(57)【要約】【課題】内部回路を静電破壊から効果的に保護できる半導体装置を提供する。【解決手段】半導体装置は、第１導電型の第１バッファＭＯＳＦＥＴ１５、第２導電型の第２バッファＭＯＳＦＥＴ１６、ＥＳＤ保護回路１７，１８、基準電位端子１３と容量結合し、通常動作時に第１の電位ＶＤＤまたは第２の電位ＶＳＳが印加される外部入力端子１４、及び第１，第２バッファＭＯＳＦＥＴのゲート電位を制御する制御回路１９を具備する。上記制御回路は、外部入力端子の電位に基づいて、通常動作時には上記第１，第２バッファＭＯＳＦＥＴのゲートを前記信号に応じた電位で制御し、ＥＳＤサージ印加時には上記外部入力端子が容量結合によって上記第２の電位または第１の電位に固定されることにより、上記第２バッファＭＯＳＦＥＴのゲートを第２の電位または第１の電位に固定してオフするように構成された第１プレバッファ１９を有する。【選択図】      図１
2008103945.tif 000002
【特許請求の範囲】
【請求項１】
第１の電位が印加される第１端子と、
前記第１の電位と異なる第２の電位が印加される第２端子と、
データの入出力を行うＩ／Ｏ端子と、
電流通路が前記第１端子と前記Ｉ／Ｏ端子間に接続され、前記Ｉ／Ｏ端子を前記第１の電位で駆動するための第１導電型の第１バッファＭＯＳＦＥＴと、
電流通路が前記Ｉ／Ｏ端子と前記第２端子間に接続され、前記Ｉ／Ｏ端子を前記第２の電位で駆動するための第２導電型の第２バッファＭＯＳＦＥＴと、
前記Ｉ／Ｏ端子に印加されたＥＳＤサージから内部回路を保護するように構成されたＥＳＤ保護回路と、
前記第２端子または第１端子と容量結合し、通常動作時に前記第１の電位または第２の電位が印加される外部入力端子と、
前記第１，第２バッファＭＯＳＦＥＴのゲート電位を制御する信号が入力され、通常動作時には前記外部入力端子に印加される第１の電位または第２の電位に基づいて前記第１，第２バッファＭＯＳＦＥＴのゲートを前記信号に応じた電位で制御し、ＥＳＤサージ印加時には前記外部入力端子が容量結合によって前記第２の電位または第１の電位に固定されることにより、前記第２バッファＭＯＳＦＥＴのゲートを前記第２の電位または前記第１の電位に固定してオフするように構成された第１プレバッファを有する制御回路と
を具備することを特徴とする半導体装置。
【請求項２】
第１の電位が印加される第１端子と、
前記第１の電位と異なる第２の電位が印加される第２端子と、
データの入出力を行うＩ／Ｏ端子と、
電流通路が前記第１端子と前記Ｉ／Ｏ端子間に接続され、前記Ｉ／Ｏ端子を前記第１の電位で駆動するための第１導電型の第１バッファＭＯＳＦＥＴと、
電流通路が前記Ｉ／Ｏ端子と前記第２端子間に接続され、前記Ｉ／Ｏ端子を前記第２の電位で駆動するための第２導電型の第２バッファＭＯＳＦＥＴと、
前記第１端子と前記第２端子間に設けられ、ＥＳＤサージから内部回路を保護するように構成されたＥＳＤ保護回路と、
前記第２端子または第１端子と容量結合し、通常動作時に前記第１の電位または第２の電位が印加される外部入力端子と、
前記第１，第２バッファＭＯＳＦＥＴのゲート電位を制御する信号が入力され、通常動作時には前記外部入力端子に印加される第１の電位または第２の電位に基づいて前記第１，第２バッファＭＯＳＦＥＴのゲートを前記信号に応じた電位で制御し、ＥＳＤサージ印加時には前記外部入力端子が容量結合によって前記第２の電位または第１の電位に固定されることにより、前記第２バッファＭＯＳＦＥＴのゲートを前記第２の電位または前記第１の電位に固定してオフするように構成された第１プレバッファを有する制御回路とを具備し、
前記Ｉ／Ｏ端子に印加されたＥＳＤサージを、前記第１バッファＭＯＳＦＥＴの電流通路と前記ＥＳＤ保護回路を介して前記第２端子に導く
ことを特徴とする半導体装置。
【請求項３】
前記制御回路は、ＥＳＤサージ印加時に、前記外部入力端子が容量結合によって前記第２の電位または第１の電位に固定されることにより、前記第１バッファＭＯＳＦＥＴのゲートを前記第１の電位または前記第２の電位に固定してオフするように構成された第２プレバッファを更に具備することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
第１の電位が印加される第１端子と、
前記第１の電位と異なる第２の電位が印加される第２端子と、
前記第１端子と前記第２端子間に接続されたＥＳＤ保護回路と、
前記第２端子または第１端子と容量結合し、通常動作時に前記第１の電位または第２の電位が印加される外部入力端子と、
前記外部入力端子に接続され、通常動作時には前記外部入力端子に印加される第１の電位または第２の電位に基づいて前記ＥＳＤ保護回路を非動作状態にし、ＥＳＤサージ印加時には前記外部入力端子が容量結合によって前記第２の電位または第１の電位に固定されることにより前記ＥＳＤ保護回路にトリガを与えて動作させるように構成されたトリガ回路と
を具備することを特徴とするＥＳＤ保護回路。
【請求項５】
電源電位が印加される電源端子と、
基準電位が印加される基準電位端子と、
データの入出力を行うＩ／Ｏ端子と、
チップの外周に沿ってそれぞれ配置され、前記電源端子に接続された電源配線及び前記基準電位端子に接続された基準電位配線と、
前記電源配線及び基準電位配線に接続され、電源電位と基準電位間の電圧に基づいて前記Ｉ／Ｏ端子を駆動するバッファ回路と、
前記電源配線及び基準電位配線に接続され、前記Ｉ／Ｏ端子に印加されたＥＳＤサージから前記バッファ回路を保護するように構成された第１のＥＳＤ保護回路と、
前記電源配線及び基準電位配線に接続され、前記電源端子と前記基準電位端子に印加されたＥＳＤサージから内部回路を保護するように構成された第２のＥＳＤ保護回路と、
チップの外周に沿って配置された配線に接続され、前記基準電位端子または前記電源配線と容量結合し、通常動作時に電源電位または基準電位が印加される外部入力端子と、
前記外部入力端子に接続され、通常動作時には前記外部入力端子に印加される電源電位または基準電位に基づいて前記バッファ回路を制御する信号に応じた電位で制御し、ＥＳＤサージ印加時には前記外部入力端子が容量結合によって前記基準電位または電源電位に固定されることにより、前記バッファ回路を前記基準電位または前記電源電位に固定して非動作状態にするように構成された制御回路と、
前記外部入力端子に接続され、通常動作時には前記外部入力端子に印加される電源電位または基準電位に基づいて前記第２のＥＳＤ保護回路を非動作状態にし、ＥＳＤサージ印加時には前記外部入力端子が容量結合によって前記基準電位または電源電位に固定されることにより、前記第２のＥＳＤ保護回路にトリガを与えて動作させるように構成されたトリガ回路と
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部回路を静電破壊から保護する静電保護回路を備えた半導体装置に関する。
【背景技術】
【０００２】
ＩＣやＬＳＩ等の半導体装置中には、ＥＳＤ（Electro Static Discharge）サージなどの過大電流から内部回路を保護するために静電保護回路が内蔵されている。Ｉ／Ｏ端子にＥＳＤサージが入力された際に内部回路を保護する方法としては、例えば特許文献１にＧＧＮＭＯＳＦＥＴ（Grounded Gate Ｎチャネル型ＭＯＳＦＥＴ）とＳＧＰＭＯＳＦＥＴ（Source connected Gate Ｐチャネル型ＭＯＳＦＥＴ）を用いるＥＳＤ保護回路が提案されている。ＧＧＮＭＯＳＦＥＴやＳＧＰＭＯＳＦＥＴは、ゲートがソース及びバルク（バックゲート）に接続されており、ＭＯＳＦＥＴの動作としてはオフ状態である。
【０００３】
これらＧＧＮＭＯＳＦＥＴやＳＧＰＭＯＳＦＥＴのドレインにＥＳＤサージが印加されると、ＭＯＳＦＥＴの動作としてはオフ状態のままで、ＭＯＳＦＥＴに寄生するＢＪＴ（Bipolar Junction Transistor）がオンしてＥＳＤサージを接地点や電源に逃がす。上記寄生ＢＪＴは、ドレインをコレクタ、ソースをエミッタ、バルクをベースとして形成される。
【０００４】
上記寄生ＢＪＴが動作する原理は下記の通りである。初めに、ＥＳＤサージによってドレイン側のジャンクションに高電圧が発生する。それにより、ジャンクションブレークダウンを起こし、ドレインとバルクの間に電流が流れる。寄生ＢＪＴのベースは、比較的高抵抗なウェル領域を介してバルクに接続されるため、ＩＲドロップによってベースがバイアスされる。この結果、寄生ＢＪＴがオンしてＥＳＤサージを放電する。
【０００５】
ところで、Ｉ／ＯバッファにＥＳＤ保護のためのＧＧＮＭＯＳＦＥＴやＳＧＰＭＯＳＦＥＴを設ける場合には、出力バッファを構成するバッファＮＭＯＳＦＥＴとバッファＰＭＯＳＦＥＴの電流通路と並列に、ＧＧＮＭＯＳＦＥＴとＳＧＰＭＯＳＦＥＴの電流通路がそれぞれ接続される。
【０００６】
このような回路構成において、ＥＳＤサージがＩ／Ｏ端子に印加された際に、出力バッファ用のＭＯＳＦＥＴのゲートの電位が、このＭＯＳＦＥＴをオンさせるに十分な電位になることがある。一例として、Ｉ／Ｏ端子に正極性のＥＳＤサージが印加された場合を考える。Ｉ／Ｏ端子には、バッファＰＭＯＳＦＥＴやＳＧＰＭＯＳＦＥＴが接続されている。バッファＰＭＯＳＦＥＴやＳＧＰＭＯＳＦＥＴのドレインとバルク間にはＰＮジャンクションダイオードが寄生しており、そのためバルクに接続されている電源端子は正の電位に昇圧される。このため、Ｉ／Ｏバッファを制御するロジック回路は、ＥＳＤサージ印加時に動作可能な状態になっている。ロジック回路の制御信号の電位は不定であるため、ロジック回路の構成によってはサージ印加時にバッファＭＯＳＦＥＴがオンとなるようなゲート電位になることがあり得る。
【０００７】
このようにゲート電位が与えられた状態でバッファＮＭＯＳＦＥＴのドレインがＥＳＤサージによって昇圧すると、ＧＧＮＭＯＳＦＥＴやＳＧＰＭＯＳＦＥＴ（これらのＭＯＳＦＥＴのゲート電位は、ＭＯＳＦＥＴをオフさせる電位にある）よりも低いドレイン電圧でバッファＮＭＯＳＦＥＴの寄生ＢＪＴがオンする。これは反転しているＭＯＳＦＥＴのドレイン電流が寄生ＢＪＴのエミッタ電流に重畳されるためである。このように、ＧＧＮＭＯＳＦＥＴ，ＳＧＰＭＯＳＦＥＴが放電デバイスとして動作するよりも低い電位でバッファＮＭＯＳＦＥＴが放電デバイスとして動作すると、電流がバッファＮＭＯＳＦＥＴに集中してしまい充分な耐圧が確保できない。
【０００８】
そこで、上記特許文献１には、ＥＳＤサージで電源電圧が上昇したときに、ダイオードストリング（voltage detecting device）により検知し、スイッチ回路（Switching circuit）とドライブ回路（Driving circuit）を介してバッファＮＭＯＳＦＥＴのゲートをロウレベルに固定し、このバッファＮＭＯＳＦＥＴを強制的にオフさせる回路が提案されている。また、同様なコンセプトによる対策が特許文献２にも記載されている。
【０００９】
しかしながら、高集積化と低電源電圧化に伴って内部回路を構成するＭＯＳＦＥＴの破壊耐圧が下がっており、ＥＳＤ保護回路単体では充分な保護が難しくなっている。このため、内部回路を静電破壊から効果的に保護できる半導体装置が望まれている。
【特許文献１】U.S.Patent No.6,765,772
【特許文献２】U.S.Patent Application Publication No.2004/0105201A1
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、内部回路を静電破壊から効果的に保護できる半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一態様によると、第１の電位が印加される第１端子と、前記第１の電位と異なる第２の電位が印加される第２端子と、データの入出力を行うＩ／Ｏ端子と、電流通路が前記第１端子と前記Ｉ／Ｏ端子間に接続され、前記Ｉ／Ｏ端子を前記第１の電位で駆動するための第１導電型の第１バッファＭＯＳＦＥＴと、電流通路が前記Ｉ／Ｏ端子と前記第２端子間に接続され、前記Ｉ／Ｏ端子を前記第２の電位で駆動するための第２導電型の第２バッファＭＯＳＦＥＴと、前記Ｉ／Ｏ端子に印加されたＥＳＤサージから内部回路を保護するように構成されたＥＳＤ保護回路と、前記第２端子または第１端子と容量結合し、通常動作時に前記第１の電位または第２の電位が印加される外部入力端子と、前記第１，第２バッファＭＯＳＦＥＴのゲート電位を制御する信号が入力され、通常動作時には前記外部入力端子に印加される第１の電位または第２の電位に基づいて前記第１，第２バッファＭＯＳＦＥＴのゲートを前記信号に応じた電位で制御し、ＥＳＤサージ印加時には前記外部入力端子が容量結合によって前記第２の電位または第１の電位に固定されることにより、前記第２バッファＭＯＳＦＥＴのゲートを前記第２の電位または前記第１の電位に固定してオフするように構成された第１プレバッファを有する制御回路とを具備する半導体装置が提供される。
【００１２】
本発明の他の一態様によると、第１の電位が印加される第１端子と、前記第１の電位と異なる第２の電位が印加される第２端子と、データの入出力を行うＩ／Ｏ端子と、電流通路が前記第１端子と前記Ｉ／Ｏ端子間に接続され、前記Ｉ／Ｏ端子を前記第１の電位で駆動するための第１導電型の第１バッファＭＯＳＦＥＴと、電流通路が前記Ｉ／Ｏ端子と前記第２端子間に接続され、前記Ｉ／Ｏ端子を前記第２の電位で駆動するための第２導電型の第２バッファＭＯＳＦＥＴと、前記第１端子と前記第２端子間に設けられ、ＥＳＤサージから内部回路を保護するように構成されたＥＳＤ保護回路と、前記第２端子または第１端子と容量結合し、通常動作時に前記第１の電位または第２の電位が印加される外部入力端子と、前記第１，第２バッファＭＯＳＦＥＴのゲート電位を制御する信号が入力され、通常動作時には前記外部入力端子に印加される第１の電位または第２の電位に基づいて前記第１，第２バッファＭＯＳＦＥＴのゲートを前記信号に応じた電位で制御し、ＥＳＤサージ印加時には前記外部入力端子が容量結合によって前記第２の電位または第１の電位に固定されることにより、前記第２バッファＭＯＳＦＥＴのゲートを前記第２の電位または前記第１の電位に固定してオフするように構成された第１プレバッファを有する制御回路とを具備し、前記Ｉ／Ｏ端子に印加されたＥＳＤサージを、前記第１バッファＭＯＳＦＥＴの電流通路と前記ＥＳＤ保護回路を介して前記第２端子に導く半導体装置が提供される。
【００１３】
本発明の更に他の一態様によると、第１の電位が印加される第１端子と、前記第１の電位と異なる第２の電位が印加される第２端子と、前記第１端子と前記第２端子間に接続されたＥＳＤ保護回路と、前記第２端子または第１端子と容量結合し、通常動作時に前記第１の電位または第２の電位が印加される外部入力端子と、前記外部入力端子に接続され、通常動作時には前記外部入力端子に印加される第１の電位または第２の電位に基づいて前記ＥＳＤ保護回路を非動作状態にし、ＥＳＤサージ印加時には前記外部入力端子が容量結合によって前記第２の電位または第１の電位に固定されることにより前記ＥＳＤ保護回路にトリガを与えて動作させるように構成されたトリガ回路とを具備する半導体装置が提供される。
【００１４】
本発明の更に別の一態様によると、電源電位が印加される電源端子と、基準電位が印加される基準電位端子と、データの入出力を行うＩ／Ｏ端子と、チップの外周に沿ってそれぞれ配置され、前記電源端子に接続された電源配線及び前記基準電位端子に接続された基準電位配線と、前記電源配線及び基準電位配線に接続され、電源電位と基準電位間の電圧に基づいて前記Ｉ／Ｏ端子を駆動するバッファ回路と、前記電源配線及び基準電位配線に接続され、前記Ｉ／Ｏ端子に印加されたＥＳＤサージから前記バッファ回路を保護するように構成された第１のＥＳＤ保護回路と、前記電源配線及び基準電位配線に接続され、前記電源端子と前記基準電位端子に印加されたＥＳＤサージから内部回路を保護するように構成された第２のＥＳＤ保護回路と、チップの外周に沿って配置された配線に接続され、前記基準電位端子または前記電源配線と容量結合し、通常動作時に電源電位または基準電位が印加される外部入力端子と、前記外部入力端子に接続され、通常動作時には前記外部入力端子に印加される電源電位または基準電位に基づいて前記バッファ回路を制御する信号に応じた電位で制御し、ＥＳＤサージ印加時には前記外部入力端子が容量結合によって前記基準電位または電源電位に固定されることにより、前記バッファ回路を前記基準電位または前記電源電位に固定して非動作状態にするように構成された制御回路と、前記外部入力端子に接続され、通常動作時には前記外部入力端子に印加される電源電位または基準電位に基づいて前記第２のＥＳＤ保護回路を非動作状態にし、ＥＳＤサージ印加時には前記外部入力端子が容量結合によって前記基準電位または電源電位に固定されることにより、前記第２のＥＳＤ保護回路にトリガを与えて動作させるように構成されたトリガ回路とを具備する半導体装置が提供される。
【発明の効果】
【００１５】
本発明によれば、内部回路を静電破壊から効果的に保護できる半導体装置が得られる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図面を参照して説明する。  
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置について説明するためのもので、静電保護回路とその周辺回路を示す回路図である。ここでは出力バッファに着目して示している。この回路は、電源端子（ＶＤＤ端子）１１、Ｉ／Ｏ端子１２、基準電位端子（ＶＳＳ端子）１３、外部入力端子１４、バッファＰＭＯＳＦＥＴ１５、バッファＮＭＯＳＦＥＴ１６、ＳＧＰＭＯＳＦＥＴ１７、ＧＧＮＭＯＳＦＥＴ１８、プレバッファ１９、ＥＳＤ保護回路２０及び容量素子２１などを含んで構成されている。
【００１７】
上記電源端子（電源パッド）１１には電源電位ＶＤＤが印加され、上記基準電位端子（基準電位パッド）１３には基準電位ＶＳＳが印加され、上記Ｉ／Ｏ端子（Ｉ／Ｏパッド）１２からデータの入出力を行う。バッファＰＭＯＳＦＥＴ１５とバッファＮＭＯＳＦＥＴ１６は出力バッファを構成している。バッファＰＭＯＳＦＥＴ１５は、ソース，ドレイン間の電流通路が上記電源端子１１と上記Ｉ／Ｏ端子１２間に接続され、上記Ｉ／Ｏ端子１２を電源電位ＶＤＤでプルアップする。また、バッファＮＭＯＳＦＥＴ１６は、ドレイン，ソース間の電流通路が上記Ｉ／Ｏ端子１２と上記基準電位端子１３間に接続され、上記Ｉ／Ｏ端子１２を基準電位ＶＳＳでプルダウンする。上記バッファＰＭＯＳＦＥＴ１５とバッファＮＭＯＳＦＥＴ１６のバルク（バックゲート）はそれぞれのソースに接続されている。
【００１８】
ＳＧＰＭＯＳＦＥＴ１７の電流通路は上記バッファＰＭＯＳＦＥＴ１５の電流通路に並列接続され、ＧＧＮＭＯＳＦＥＴ１８の電流通路は上記バッファＮＭＯＳＦＥＴ１６の電流通路に並列接続される。すなわち、ＳＧＰＭＯＳＦＥＴ１７のソース、ゲート及びバルク（バックゲート）はそれぞれ電源端子１１に接続され、ドレインはＩ／Ｏ端子１２に接続される。また、ＧＧＮＭＯＳＦＥＴ１８のソース、ゲート及びバルク（バックゲート）はそれぞれ基準電位端子１３に接続され、ドレインはＩ／Ｏ端子１２に接続される。
【００１９】
上記プレバッファ１９は、例えば３入力ＮＡＮＤ回路２２とインバータ回路２３で構成される。このプレバッファ１９は、バッファＮＭＯＳＦＥＴ１６のゲート電位をそれぞれ制御する制御回路として働く。３入力ＮＡＮＤ回路２２の第１の入力端には外部入力端子（外部入力パッド）１４が接続され、第２，第３の入力端にはゲート電位を制御する信号ＧＣ及びイネーブル信号ＥＮが供給される。この３入力ＮＡＮＤ回路２２の出力信号は、インバータ回路２３の入力端に供給され、このインバータ回路２３の出力がバッファＮＭＯＳＦＥＴ１６のゲートに供給される。上記３入力ＮＡＮＤ回路２２とインバータ回路２３は、電源端子１１に印加される電源電位ＶＤＤと基準電位端子１３に印加される基準電位ＶＳＳ間の電圧で動作する。
【００２０】
上記ゲート電位を制御する信号ＧＣは、上記バッファＰＭＯＳＦＥＴ１５のゲートにも供給される。信号ＧＣ及びイネーブル信号ＥＮは、例えば内部回路で生成されるものである。
【００２１】
上記外部入力端子１４は、容量素子２１により基準電位端子１３と容量結合している。この外部入力端子１４には、通常動作時に電源電位ＶＤＤが印加されている。上記ＥＳＤ保護回路２０は、外部入力端子１４と基準電位端子１３間に接続されている。このＥＳＤ保護回路２０は、外部入力端子１４に印加されたＥＳＤサージから内部回路（例えば３入力ＮＡＮＤ回路２２）を保護するもので、正極性及び負極性のＥＳＤサージを放電可能な回路構成になっている。このＥＳＤ保護回路２０の構成例としては、例えば上記ＧＧＮＭＯＳＦＥＴが挙げられる。
【００２２】
上記のような構成において、通常動作時には、外部入力端子１４に電源電位ＶＤＤが印加されているので、プレバッファ１９は信号ＧＣ及びイネーブル信号ＥＮに基づいてバッファＮＭＯＳＦＥＴ１６を制御することになる。また、上記バッファＰＭＯＳＦＥＴ１５は、上記信号ＧＣに基づいてバッファＮＭＯＳＦＥＴ１６と相補的にオン／オフ制御される。
【００２３】
一方、例えば基準電位端子１３を基準とした時に、Ｉ／Ｏ端子１２に正極性のＥＳＤサージが印加されると、バッファＰＭＯＳＦＥＴ１５に寄生するダイオードを介して電源端子１１が基準電位端子１３よりも高い電位に昇圧される。上記信号ＧＣ及びイネーブル信号ＥＮのレベルは、これらの信号を生成する回路の状態に応じて電源電位ＶＤＤ、または基準電位ＶＳＳ、あるいはその中間電位に固定される。一般に、それらのうちどの状態になるかは予測不可能である。
【００２４】
しかしながら、外部入力端子１４は基準電位端子１３と容量結合しているため、ＥＳＤサージ印加時には基準電位ＶＳＳに固定される。外部入力端子１４からの基準電位ＶＳＳの信号を受けて３入力ＮＡＮＤ回路２２とインバータ回路２３から構成されるプレバッファ１９がバッファＮＭＯＳＦＥＴ１６のゲートをソース電位（基準電位ＶＳＳ）に固定し、バッファＮＭＯＳＦＥＴ１６を強制的にオフする。これによって、バッファＮＭＯＳＦＥＴ１６のブレークダウン電圧をＧＧＮＭＯＳＦＥＴ１８と等しくすることができる。
【００２５】
なお、負極性のＥＳＤサージ印加時には、ＳＧＰＭＯＳＦＥＴ１７の寄生ダイオードの動作によりＥＳＤサージを電源端子１１（電源電位ＶＤＤ）に導いて保護する。
【００２６】
従って、上述したような構成によれば、通常動作時には、バッファＮＭＯＳＦＥＴ１６のゲート電位を信号ＧＣとＥＮに基づいて制御し、ＥＳＤサージ印加時には、バッファＮＭＯＳＦＥＴ１６を強制的にオフさせた状態でＧＧＮＭＯＳＦＥＴ１８の寄生ＢＪＴをオンさせ、ＥＳＤサージを基準電位端子１３（基準電位ＶＳＳ）に導くことができる。
【００２７】
このように、プレバッファ１９でバッファＮＭＯＳＦＥＴ１６のゲート電位をＥＳＤサージ印加時にそのソース電位に固定することで、バッファＮＭＯＳＦＥＴ１６がＧＧＮＭＯＳＦＥＴ１８よりも低い電位でブレークダウンするのを抑制でき、効果的に内部回路を静電破壊から保護できる。
【００２８】
（第１の変形例）
図２は、本発明の第１の実施形態に係る半導体装置の第１の変形例について説明するためのもので、静電保護回路とその周辺回路を示す回路図である。上記第１の実施形態では、外部入力端子１４と基準電位端子１３とを容量素子２１で容量結合したのに対し、本第１の変形例では、外部入力端子１４と電源端子１１とを容量素子２４で容量結合している。そして、通常動作時には、上記外部入力端子１４に基準電位ＶＳＳを印加する。また、３入力ＮＡＮＤ回路２２に代えて３入力ＮＯＲ回路２５を設け、プレバッファ１９を３入力ＮＯＲ回路２５とインバータ回路２３で構成している。
【００２９】
他の基本的な構成は第１の実施形態と同様であるので、同一構成部に同じ符号を付してその詳細な説明は省略する。
【００３０】
上記のような構成では、通常動作時に、外部入力端子１４に基準電位ＶＳＳを印加することで、バッファＮＭＯＳＦＥＴ１６のゲート電位を信号ＧＣ及びＥＮに応じた電位に制御できる。一方、ＥＳＤサージ印加時には、外部入力端子１４が電源端子１１との容量結合によって電源電位ＶＤＤに固定され、それに応じてバッファＮＭＯＳＦＥＴ１６のゲートがソース電位に固定されてバッファＮＭＯＳＦＥＴ１６が強制的にオフ状態となる。この状態で、ＧＧＮＭＯＳＦＥＴ１８の寄生ＢＪＴがオンしてＥＳＤサージを基準電位端子１３（基準電位ＶＳＳ）に導く。これによって、バッファＮＭＯＳＦＥＴ１６がＧＧＮＭＯＳＦＥＴ１８よりも低い電位でブレークダウンするのを抑制できる。
【００３１】
従って、基本的には上記第１の実施形態と同様な動作を行い、実質的に同じ作用効果が得られる。
【００３２】
（第２の変形例）
図３は、本発明の第１の実施形態に係る半導体装置の第２の変形例について説明するためのもので、静電保護回路とその周辺回路を示す回路図である。上記第１の実施形態では、バッファＮＭＯＳＦＥＴ１６のゲート電位のみを制御したのに対し、本第２の変形例では、バッファＰＭＯＳＦＥＴ１５のゲート電位も制御している。
【００３３】
すなわち、プレバッファ２６は、例えば３入力ＮＡＮＤ回路２７とインバータ回路２８，２９で構成される。このプレバッファ２６は、バッファＰＭＯＳＦＥＴ１５のゲート電位を制御する制御回路として働くものである。３入力ＮＡＮＤ回路２７の第１の入力端には外部入力端子１４が接続され、第２，第３の入力端にはゲート電位を制御する信号ＧＣ及びイネーブル信号ＥＮが供給される。この３入力ＮＡＮＤ回路２７の出力信号は、インバータ回路２８の入力端に供給され、このインバータ回路２８の出力がインバータ回路２９の入力端に供給される。そして、インバータ回路２９の出力がバッファＰＭＯＳＦＥＴ１５のゲートに供給される。これら３入力ＮＡＮＤ回路２７とインバータ回路２８，２９は、電源端子１１に印加される電源電位ＶＤＤと基準電位端子１３に印加される基準電位ＶＳＳ間の電圧で動作するようになっている。
【００３４】
上記のような構成において、通常動作時に、外部入力端子１４に電源電位ＶＤＤを印加することで、ＭＯＳＦＥＴ１５，１６のゲート電位は信号ＧＣ及びＥＮに応じた電位に制御される。一方、正極性のＥＳＤサージ印加時には、外部入力端子１４が基準電位端子１３との容量結合によって基準電位ＶＳＳに固定され、それに応じてバッファＭＯＳＦＥＴ１５，１６のゲートがソース電位に固定されて強制的にオフ状態となる。この状態で、ＧＧＮＭＯＳＦＥＴ１８の寄生ＢＪＴがオンしてＥＳＤサージを基準電位端子１３（基準電位ＶＳＳ）に導く。従って、バッファＮＭＯＳＦＥＴ１６がＧＧＮＭＯＳＦＥＴ１８よりも低い電位でブレークダウンするのを抑制できる。
【００３５】
また、負極性のＥＳＤサージ印加時には、ＳＧＰＭＯＳＦＥＴ１７の寄生ダイオードの動作によりＥＳＤサージを電源端子１１（電源電位ＶＤＤ）に導く。この際、本変形例では、バッファＭＯＳＦＥＴ１５を強制的にオフ状態にするので、バッファＭＯＳＦＥＴ１５がＳＧＰＭＯＳＦＥＴ１７よりも低い電位でブレークダウンするのを抑制できる。
【００３６】
このようにして、出力バッファを正極性と負極性のＥＳＤサージから効果的に保護できる。
【００３７】
なお、上述した説明では、Ｉ／Ｏ端子１２の電位をプルダウンするバッファＮＭＯＳＦＥＴ１６のゲート電位を制御する場合と、Ｉ／Ｏ端子１２の電位をプルダウン及びプルアップするバッファＭＯＳＦＥＴ１５，１６の両方のゲート電位を制御する場合を例にとって説明した。しかしながら、Ｉ／Ｏ端子１２の電位をプルアップするバッファＭＯＳＦＥＴ１５のゲート電位のみを、ＥＳＤサージ印加時にＭＯＳＦＥＴ１５のソース電位に固定するように構成しても良いのは勿論である。これによって、Ｉ／Ｏ端子１２に負極性のＥＳＤサージが印加されたときに、バッファＰＭＯＳＦＥＴ１５がそれと並列に接続されたＳＧＰＭＯＳＦＥＴ１７よりも低い電位でブレークダウンするのを抑制できる。
【００３８】
（第３の変形例）
図４は、本発明の第１の実施形態に係る半導体装置の第３の変形例について説明するためのもので、静電保護回路とその周辺回路を示す回路図である。本第３の変形例は、上記第１の変形例と第２の変形例とを組み合わせたものである。
【００３９】
すなわち、外部入力端子１４と電源端子１１とを容量素子２４で容量結合している。そして、通常動作時には、上記外部入力端子１４に基準電位ＶＳＳを印加する。また、３入力ＮＡＮＤ回路２２に代えて３入力ＮＯＲ回路２５を設けている。これに加えて、プレバッファ２６を設けている。プレバッファ２６は、例えば３入力ＮＯＲ回路３０とインバータ回路２８，２９で構成される。このプレバッファ２６は、バッファＰＭＯＳＦＥＴ１５のゲート電位を制御する制御回路として働く。３入力ＮＯＲ回路３０の第１の入力端には外部入力端子１４が接続され、第２，第３の入力端にはゲート電位を制御する信号ＧＣ及びイネーブル信号ＥＮが供給される。この３入力ＮＯＲ回路３０の出力信号は、インバータ回路２８の入力端に供給され、このインバータ回路２８の出力がインバータ回路２９の入力端に供給される。そして、インバータ回路２９の出力がバッファＭＯＳＦＥＴ１５のゲートに供給される。上記３入力ＮＯＲ回路３０とインバータ回路２８，２９は、電源端子１１に印加される電源電位ＶＤＤと基準電位端子１３に印加される基準電位ＶＳＳ間の電圧で動作する。
【００４０】
このような構成であっても、基本的には上記第２の変形例と同様な作用効果が得られる。
【００４１】
［第２の実施形態］
図５は、本発明の第２の実施形態に係る半導体装置について説明するためのもので、静電保護回路とその周辺回路を示す回路図である。ここでも第１の実施形態と同様に出力バッファに着目して示している。この回路は、電源端子（ＶＤＤ端子）３１、Ｉ／Ｏ端子３２、基準電位端子（ＶＳＳ端子）３３、外部入力端子３４、バッファＰＭＯＳＦＥＴ３５、バッファＮＭＯＳＦＥＴ３６、プレバッファ３７、ＥＳＤ保護回路３８，３９及び容量素子４０などを含んで構成されている。
【００４２】
上記電源端子３１には電源電位ＶＤＤが印加され、上記基準電位端子３３には基準電位ＶＳＳが印加され、上記Ｉ／Ｏ端子３２からデータの入出力を行う。バッファＰＭＯＳＦＥＴ３５とバッファＮＭＯＳＦＥＴ３６は、出力バッファを構成している。バッファＰＭＯＳＦＥＴ３５は、ソース，ドレイン間の電流通路が上記電源端子３１と上記Ｉ／Ｏ端子３２間に接続され、上記Ｉ／Ｏ端子３２を電源電位ＶＤＤでプルアップする。また、バッファＮＭＯＳＦＥＴ３６は、ドレイン，ソース間の電流通路が上記Ｉ／Ｏ端子３２と上記基準電位端子３３間に接続され、上記Ｉ／Ｏ端子３２を基準電位ＶＳＳでプルダウンする。上記バッファＰＭＯＳＦＥＴ３５とバッファＮＭＯＳＦＥＴ３６のバルク（バックゲート）はそれぞれのソースに接続されている。
【００４３】
上記プレバッファ３７は、例えば３入力ＮＡＮＤ回路４１とインバータ回路４２で構成されている。このプレバッファ３７は、バッファＮＭＯＳＦＥＴ３６のゲート電位を制御する制御回路として働く。３入力ＮＡＮＤ回路４１の第１の入力端には外部入力端子３４が接続され、第２，第３の入力端にはそれぞれゲート電位を制御する信号ＧＣ及びイネーブル信号ＥＮが供給される。
【００４４】
上記ゲート電位を制御する信号ＧＣは、上記バッファＰＭＯＳＦＥＴ３５のゲートにも供給される。信号ＧＣ及びイネーブル信号ＥＮは、例えば内部回路で生成されるものである。
【００４５】
上記外部入力端子３４は、容量素子４０により基準電位端子３３と容量結合している。この外部入力端子３４には、通常動作時に電源電位ＶＤＤが印加されている。上記ＥＳＤ保護回路３８は、電源端子３１と基準電位端子３３間に接続されており、正極性及び負極性のＥＳＤサージを放電可能な構成になっている。このＥＳＤ保護回路３８としては、例えば後述する図６に示すような構成が用いられる。
【００４６】
また、上記ＥＳＤ保護回路３９は、外部入力端子３４と基準電位端子４３間に接続されており、正極性及び負極性のＥＳＤサージを放電可能な構成になっている。このＥＳＤ保護回路３９の例としては、例えばＧＧＮＭＯＳＦＥＴが挙げられる。
【００４７】
図６は、図５に示した回路におけるＥＳＤ保護回路３８の構成例を示す回路図である。このＥＳＤ保護回路は、ダイオード４４、抵抗素子４５、容量素子４６、インバータ回路４７，４８，４９及びＮＭＯＳＦＥＴ５０を含んで構成されている。上記ダイオード４４のカソードは電源端子３１に接続され、アノードは基準電位端子３３に接続される。上記抵抗素子４５と容量素子４６は、電源端子３１と基準電位端子３３間に直列接続される。上記インバータ回路４７の入力端は上記抵抗素子４５と容量素子４６との接続点に接続され、出力端はインバータ回路４８の入力端に接続される。上記インバータ回路４８の出力端はインバータ回路４９の入力端に接続される。上記ＮＭＯＳＦＥＴ５０は電源間保護素子として働くもので、その電流通路は電源端子３１と基準電位端子３３間に接続され、ゲートは上記インバータ回路４９の出力端に接続される。
【００４８】
図６に示す構成では、定常状態では、インバータ回路４７の入力端は電源電位ＶＤＤであり、インバータ回路４９の出力が基準電位ＶＳＳとなってＮＭＯＳＦＥＴ５０はオフ状態である。そして、電源端子３１に正極性のＥＳＤサージが印加されると過渡的に抵抗素子４５と容量素子４６間に電流が流れてインバータ回路４７の入力端が基準電位ＶＳＳとなり、インバータ回路４９の出力が電源電位ＶＤＤとなってＮＭＯＳＦＥＴ５０がオンする。これによって、ＥＳＤサージが基準電位端子３３に導かれる。
【００４９】
一方、電源端子３１に負極性のＥＳＤサージが印加された時には、ダイオード４４によって保護動作が行われる。
【００５０】
上記図５及び図６に示したような構成の回路において、通常動作時には、外部入力端子３４に電源電位ＶＤＤを印加する。これによって、プレバッファ３７は、信号ＧＣ及びイネーブル信号ＥＮに基づいてＮＭＯＳＦＥＴ３６を制御する。また、上記バッファＰＭＯＳＦＥＴ３５は、上記信号ＧＣに基づいてバッファＮＭＯＳＦＥＴ３６と相補的にオン／オフ制御されることになる。
【００５１】
一方、例えば基準電位端子３３を基準とした時に、Ｉ／Ｏ端子３２に正極性のＥＳＤサージが印加されると、バッファＰＭＯＳＦＥＴ３５に寄生するダイオードを介して電源端子３１が基準電位端子３３よりも高い電位に昇圧される。上記信号ＧＣ及びイネーブル信号ＥＮのレベルは、その制御回路の状態に応じて電源電位ＶＤＤ、または基準電位ＶＳＳ、またはその中間電位に固定されるが、一般にそれらのうちどの状態になるかは予測不可能である。
【００５２】
この際、外部入力端子３４は基準電位端子３３と容量結合しているため、ＥＳＤサージ印加時には基準電位ＶＳＳに固定される。外部入力端子３４からの基準電位ＶＳＳの信号を受けて３入力ＮＡＮＤ回路４１とインバータ回路４２から構成されるプレバッファ３７がバッファＮＭＯＳＦＥＴ３６のゲート電位を基準電位ＶＳＳに固定する。これにより、ＥＳＤサージ印加時にバッファＮＭＯＳＦＥＴ３６を強制的にオフさせることができる。そして、ＥＳＤサージは、バッファＰＭＯＳＦＥＴ３５の寄生ダイオードとＥＳＤ保護回路３９を介して基準電位ＶＳＳに導かれる。
【００５３】
上記のような制御回路を用いることにより、バッファＮＭＯＳＦＥＴ３６のブレークダウン電圧を制御しない場合と比較して高くでき、その分電源間保護素子（ＮＭＯＳＦＥＴ５０）の動作電圧Ｖｔ１を高く設計することが可能である。このように電源間保護素子の動作電圧Ｖｔ１を高く設計すれば、通常動作時に保護回路が誤動作するのを効果的に防止できる。
【００５４】
（第１の変形例）
図７は、本発明の第２の実施形態に係る半導体装置の第１の変形例について説明するためのもので、静電保護回路とその周辺回路を示す回路図である。上記第２の実施形態では、外部入力端子３４と基準電位端子３３とを容量素子４０で容量結合したのに対し、本第１の変形例では、外部入力端子３４と電源端子３１とを容量素子５１で容量結合している。そして、通常動作時には、上記外部入力端子３４に基準電位ＶＳＳを印加する。また、３入力ＮＡＮＤ回路４１に代えて３入力ＮＯＲ回路５２を設けている。
【００５５】
他の基本的な構成は第２の実施形態と同様であるので、同一構成部に同じ符号を付してその詳細な説明は省略する。
【００５６】
上記のような構成によれば、通常動作時には、外部入力端子３４に基準電位ＶＳＳを印加することで、バッファＭＯＳＦＥＴ３６のゲート電位は信号ＧＣ及びＥＮに応じた電位に制御できる。一方、ＥＳＤサージ印加時には、外部入力端子３４が電源端子３１との容量結合によって電源電位ＶＤＤに固定され、それに応じてバッファＮＭＯＳＦＥＴ３６のゲートがソース電位に固定され、バッファＮＭＯＳＦＥＴ３６は強制的にオフ状態となる。この状態で、ＥＳＤサージを、バッファＰＭＯＳＦＥＴ３５の寄生ダイオードとＥＳＤ保護回路３９を介して基準電位ＶＳＳに導く。これによって、バッファＮＭＯＳＦＥＴ３６がＧＧＮＭＯＳＦＥＴ３８よりも低い電位でブレークダウンするのを抑制できる。
【００５７】
従って、基本的には上記第２の実施形態と同様な動作を行い、実質的に同じ作用効果が得られる。
【００５８】
（第２の変形例）
図８は、本発明の第２の実施形態に係る半導体装置の第２の変形例について説明するためのもので、静電保護回路とその周辺回路を示す回路図である。上記第２の実施形態では、バッファＭＯＳＦＥＴ３６のゲート電位のみを制御したのに対し、本第２の変形例では、バッファＭＯＳＦＥＴ３５のゲート電位も制御している。
【００５９】
すなわち、プレバッファ５３は、例えば３入力ＮＡＮＤ回路５４とインバータ回路５５，５６で構成される。このプレバッファ５３は、バッファＰＭＯＳＦＥＴ３５のゲート電位を制御する制御回路として働く。３入力ＮＡＮＤ回路５４の第１の入力端には外部入力端子３４が接続され、第２，第３の入力端にはゲート電位を制御する信号ＧＣ及びイネーブル信号ＥＮが供給される。この３入力ＮＡＮＤ回路５４の出力信号は、インバータ回路５５の入力端に供給され、このインバータ回路５５の出力がインバータ回路５６の入力端に供給される。そして、このインバータ回路５６の出力がバッファＭＯＳＦＥＴ３５のゲートに供給される。上記３入力ＮＡＮＤ回路５４とインバータ回路５５，５６は、電源端子３１に印加される電源電位ＶＤＤと基準電位端子３３に印加される基準電位ＶＳＳ間の電圧で動作する。
【００６０】
上記のような構成において、通常動作時には、外部入力端子３４に電源電位ＶＤＤを印加することで、ＭＯＳＦＥＴ３５，３６のゲート電位は信号ＧＣ及びＥＮに応じた電位に制御される。一方、正極性のＥＳＤサージ印加時には、外部入力端子３４が基準電位端子３３との容量結合によって基準電位ＶＳＳに固定され、それに応じてバッファＭＯＳＦＥＴ３５，３６のゲートがソース電位に固定されて強制的にオフ状態となる。この状態で、バッファＮＭＯＳＦＥＴ３５の寄生ダイオードがオンしてＥＳＤサージを上記ＥＳＤ保護回路３８を介して基準電位端子１３（基準電位ＶＳＳ）に導く。
【００６１】
また、本変形例では、Ｉ／Ｏ端子１２に負極性のＥＳＤサージが印加された時に、バッファＭＯＳＦＥＴ３５を強制的にオフ状態にし、バッファＮＭＯＳＦＥＴ３６の寄生ダイオードがオンしてＥＳＤサージを上記ＥＳＤ保護回路３８を介して電源端子１１（電源電位ＶＤＤ）に導く。
【００６２】
このようにして、正極性と負極性のＥＳＤサージから内部回路を効果的に保護できる。
【００６３】
（第３の変形例）
図９は、本発明の第２の実施形態に係る半導体装置の第３の変形例について説明するためのもので、静電保護回路とその周辺回路を示す回路図である。本第３の変形例は、上記第１の変形例と第２の変形例とを組み合わせたものである。
【００６４】
すなわち、外部入力端子３４と電源端子３１を容量素子５１で容量結合している。そして、通常動作時には、上記外部入力端子３４に基準電位ＶＳＳを印加する。また、３入力ＮＡＮＤ回路４１に代えて３入力ＮＯＲ回路５２を設けている。これに加えて、プレバッファ６２を設けている。プレバッファ６２は、例えば３入力ＮＯＲ回路６３とインバータ回路６４，６５で構成する。このプレバッファ６２は、バッファＰＭＯＳＦＥＴ３５のゲート電位を制御する制御回路として働く。３入力ＮＯＲ回路６３の第１の入力端には外部入力端子３４が接続され、第２，第３の入力端にはゲート電位を制御する信号ＧＣ及びイネーブル信号ＥＮが供給される。この３入力ＮＯＲ回路６３の出力信号は、インバータ回路６４の入力端に供給され、このインバータ回路６４の出力がインバータ回路６５の入力端に供給される。そして、インバータ回路６５の出力がバッファＭＯＳＦＥＴ３５のゲートに供給される。上記３入力ＮＯＲ回路６３とインバータ回路６４，６５は、電源端子３１に印加される電源電位ＶＤＤと基準電位端子３３に印加される基準電位ＶＳＳ間の電圧で動作する。
【００６５】
このような構成であっても、基本的には上記第２の変形例と同様な作用効果が得られる。
【００６６】
（第４の変形例）
図１０は、本発明の第２の実施形態に係る半導体装置の第４の変形例について説明するためのもので、静電保護回路とその周辺回路を示す回路図である。この回路は、図５に示した回路におけるバッファＰＭＯＳＦＥＴ３５に代えて、ダイオード６６を設けたものである。上記ダイオード６６のカソードは電源端子３１に接続し、アノードはＩ／Ｏ端子３２に接続する。
【００６７】
基本的な保護動作は図５に示した回路と実質的に同じである。
【００６８】
但し、図１０に示す回路は、Ｉ／Ｏ端子３２をプルアップすることができないので、Ｉ／Ｏ端子３２に電源電位ＶＤＤが印加された状態で用いる場合に適用可能である。
【００６９】
（第５の変形例）
図１１は、本発明の第２の実施形態に係る半導体装置の第５の変形例について説明するためのもので、静電保護回路とその周辺回路を示す回路図である。この回路は、図７に示した回路におけるバッファＰＭＯＳＦＥＴ３５に代えて、ダイオード６７を設けたものである。上記ダイオード６７のカソードは電源端子３１に接続し、アノードはＩ／Ｏ端子３２に接続する。
【００７０】
基本的な保護動作は図７に示した回路と実質的に同じである。
【００７１】
但し、図１１に示す回路は、図１０に示した回路と同様に、Ｉ／Ｏ端子３２をプルアップすることができないので、Ｉ／Ｏ端子３２に電源電位ＶＤＤが印加された状態で用いる場合に適用可能である。
【００７２】
［第３の実施形態］
図１２は、本発明の第３の実施形態に係る半導体装置について説明するためのもので、静電保護回路とその周辺回路を示す回路図である。本第３の実施形態は、電源端子に印加されたＥＳＤサージに対する保護回路であり、保護素子としてサイリスタを用い、このサイリスタのトリガ制御に応用したものである。
【００７３】
この回路は、電源端子（ＶＤＤ端子）７１、基準電位端子（ＶＳＳ端子）７２、外部入力端子７３、ダイオード７４、サイリスタ７５、ＮＭＯＳＦＥＴ７６、インバータ回路７７、ＥＳＤ保護回路７８及び容量素子７９などを含んで構成されている。
【００７４】
上記電源端子７１には電源電位ＶＤＤが印加され、上記基準電位端子７２には基準電位ＶＳＳが印加される。ダイオード７４のカソードは上記電源端子７１に接続され、アノードは上記基準電位端子７２に接続される。また、サイリスタ７５のアノードは上記電源端子７１に接続され、カソードは上記基準電位端子７２に接続される。上記ＮＭＯＳＦＥＴ７６のドレインは上記サイリスタ７５のゲートに接続され、ソース及びバルク（バックゲート）は上記基準電位端子７２に接続される。
【００７５】
上記インバータ回路７７は、上記電源端子７１と上記基準電位端子７２間の電圧で動作し、入力端が上記外部入力端子７３に接続され、出力端が上記ＮＭＯＳＦＥＴ７６のゲートに接続される。上記ＮＭＯＳＦＥＴ７６と上記インバータ回路７７は、上記サイリスタ７５にトリガ電流を与えるトリガ回路８０として働く。
【００７６】
上記外部入力端子７３は、容量素子７９により基準電位端子７２と容量結合している。この外部入力端子５３には、通常動作時には電源電位ＶＤＤが印加されている。上記ＥＳＤ保護回路７８は、外部入力端子７３と基準電位端子７２間に接続されており、正極性及び負極性のＥＳＤサージを放電可能な構成になっている。このＥＳＤ保護回路７８の例としては、例えばＧＧＮＭＯＳＦＥＴが挙げられる。
【００７７】
上記のような構成において、通常動作時には、外部入力端子５３に電源電位ＶＤＤが印加されているのでインバータ回路７７の出力は基準電位ＶＳＳであり、ＮＭＯＳＦＥＴ７６はオフ状態である。
【００７８】
一方、電源端子７１へ正極性のＥＳＤサージが印加された時には、外部入力端子５３が基準電位端子７２と容量結合しているため基準電位ＶＳＳに固定される。これによって、インバータ回路７７の出力が電源電位ＶＤＤとなり、ＮＭＯＳＦＥＴ７６がオンしてサイリスタ７５にトリガ電流が流れ、このサイリスタ７５が通電して電源端子７１へ印加されたＥＳＤサージを放電する。また、負極性のＥＳＤサージ印加時には、サイリスタ７５に代えてダイオード７４で保護動作を行う。
【００７９】
なお、上記外部入力端子７３はＬＳＩパッケージ内では電源端子と接続しないが、パッケージ外部では電源端子と接続してもよい。パッケージ外部で電源端子と上記外部入力端子７３が接続された状態で、そのノードにＥＳＤサージが印加されたときには、上述したトリガ回路は動作しないが、外部入力端子７３にはＥＳＤ保護回路７８が接続されているため、放電経路は確保される。
【００８０】
（変形例）
図１３は、本発明の第３の実施形態に係る半導体装置の変形例について説明するためのもので、静電保護回路とその周辺回路を示す回路図である。この回路は、図１２に示した回路における容量素子８１を、外部入力端子７３と電源端子７１間に設けたものである。そして、トリガ回路８０を２段のインバータ回路８２，７７とＮＭＯＳＦＥＴ７６で構成している。
【００８１】
基本的な保護動作は図１３に示した回路と実質的に同じであるので、詳細な説明は省略する。
【００８２】
［第４の実施形態］
図１４は、本発明の第４の実施形態に係る半導体装置について説明するためのもので、静電保護回路とその周辺回路に着目してチップの概略構成を模式的に示す回路図である。
【００８３】
半導体チップ１００の四辺に沿ってパッド列１１０，１１０，…が配置されている。このチップ１００の外周に沿って配線１２０（制御用信号リング）が配置され、この配線１２０には外部入力端子１３０が接続されている。上記配線１２０は基準電位または電源と容量結合し、上記外部入力端子１３０には通常動作時に電源電位ＶＤＤまたは基準電位ＶＳＳが印加される。上記配線１２０の内側には、このチップ１００の外周に沿って、電源配線１４０と基準電位配線１５０がそれぞれ配置されている。これらの配線１４０，１５０は、内部回路に電源を与えるためのもので、電源端子（電源パッド）１１２と基準電源端子（基準電位パッド）１１３に接続されている。
【００８４】
上記パッド列１１０，１１０，…には、上記電源端子１１２、上記基準電位端子１１３及びＩ／Ｏ端子（Ｉ／Ｏパッド）１１１などが含まれており、上述した第１乃至第３の実施形態に係る半導体装置と同様な構成のＥＳＤ保護回路が選択的に設けられている。これら半導体チップ１００中に設けられた複数のＥＳＤ保護回路で１つの外部入力端子１３０を共用している。
【００８５】
バッファ回路１６０は、電源配線１４０と基準電位配線１５０に接続され、これら電源配線１４０と基準電位配線１５０間の電圧に基づいて動作し、Ｉ／Ｏ端子１１１を介してデータの入出力を行う。このバッファ回路１６０にはＥＳＤ保護回路１７０が設けられており、Ｉ／Ｏ端子１１１に印加されたＥＳＤサージからこのバッファ回路１６０を保護するように構成されている。上記ＥＳＤ保護回路１７０は制御回路を備えている。この制御回路は、配線１２０を介して外部入力端子１３０に接続され、通常動作時には電源電位ＶＤＤ（または基準電位ＶＳＳ）に基づいてバッファ回路１６０を制御し、ＥＳＤサージ印加時には上記外部入力端子１３０が容量結合によって基準電位ＶＳＳ（または電源電位ＶＤＤ）に固定されることにより、バッファ回路１６０を基準電位ＶＳＳまたは電源電位ＶＤＤに固定して非動作状態にするように構成されている。
【００８６】
すなわち、上記ＥＳＤ保護回路１７０は、上記電源配線１４０と基準電位配線１５０に接続され、例えば第１，第２の実施形態とその変形例に示したような構成である。
【００８７】
他のＩ／Ｏ端子にも同様にＥＳＤ保護回路が設けられている。
【００８８】
また、ＥＳＤ保護回路１８０は、電源端子１１２及び基準電位端子１１３に印加されたＥＳＤサージから内部回路を保護するように構成されている。このＥＳＤ保護回路１８０はトリガ回路を備えている。トリガ回路は、上記外部入力端子１３０に接続され、通常動作時には外部入力端子１３０に印加される電源電位ＶＤＤ（または基準電位ＶＳＳ）に基づいてＥＳＤ保護回路１８０を非動作状態にし、ＥＳＤサージ印加時には上記外部入力端子１３０が容量結合によって基準電位ＶＳＳ（または電源電位ＶＤＤ）に固定されることにより、ＥＳＤ保護回路１８０にトリガを与えて動作させるように構成されている。
【００８９】
このＥＳＤ保護回路１８０は、上記電源配線１４０と基準電位配線１５０に接続され、例えば第３の実施形態とその変形例に示したような構成である。
【００９０】
このような構成によれば、外部入力端子を複数のＥＳＤ保護回路で共用して、内部回路を効果的に保護できる。
【００９１】
上述したように、本発明の一つの側面によれば、内部回路を静電破壊から効果的に保護できる半導体装置を提供できる。
【００９２】
以上第１乃至第４の実施形態とその変形例を用いて本発明の説明を行ったが、本発明は上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００９３】
【図１】本発明の第１の実施形態に係る半導体装置について説明するためのもので、静電保護回路とその周辺回路を示す回路図。
【図２】本発明の第１の実施形態に係る半導体装置の第１の変形例について説明するためのもので、静電保護回路とその周辺回路を示す回路図。
【図３】本発明の第１の実施形態に係る半導体装置の第２の変形例について説明するためのもので、静電保護回路とその周辺回路を示す回路図。
【図４】本発明の第１の実施形態に係る半導体装置の第３の変形例について説明するためのもので、静電保護回路とその周辺回路を示す回路図。
【図５】本発明の第２の実施形態に係る半導体装置について説明するためのもので、静電保護回路とその周辺回路を示す回路図。
【図６】図５に示した回路におけるＥＳＤ保護回路の構成例を示す回路図。
【図７】本発明の第２の実施形態に係る半導体装置の第１の変形例について説明するためのもので、静電保護回路とその周辺回路を示す回路図。
【図８】本発明の第２の実施形態に係る半導体装置の第２の変形例について説明するためのもので、静電保護回路とその周辺回路を示す回路図。
【図９】本発明の第２の実施形態に係る半導体装置の第３の変形例について説明するためのもので、静電保護回路とその周辺回路を示す回路図。
【図１０】本発明の第２の実施形態に係る半導体装置の第４の変形例について説明するためのもので、静電保護回路とその周辺回路を示す回路図。
【図１１】本発明の第２の実施形態に係る半導体装置の第５の変形例について説明するためのもので、静電保護回路とその周辺回路を示す回路図。
【図１２】本発明の第３の実施形態に係る半導体装置について説明するためのもので、静電保護回路とその周辺回路を示す回路図。
【図１３】本発明の第３の実施形態に係る半導体装置の変形例について説明するためのもので、静電保護回路とその周辺回路を示す回路図。
【図１４】本発明の第４の実施形態に係る半導体装置について説明するためのもので、静電保護回路とその周辺回路に着目してチップの概略構成を模式的に示す回路図。
【符号の説明】
【００９４】
１１，３１，７１…電源端子（ＶＤＤ端子）、１２，３２…Ｉ／Ｏ端子、１３，３３，７２…基準電位端子（ＶＳＳ端子）、１４，３４，７３，１３０…外部入力端子、１５，３５…バッファＰＭＯＳＦＥＴ、１６，３６…バッファＮＭＯＳＦＥＴ、１７…ＳＧＰＭＯＳＦＥＴ、１８…ＧＧＮＭＯＳＦＥＴ、１９，２６，３７，５３…プレバッファ、２０，３８，３９，７８，１７０，１８０…ＥＳＤ保護回路、２１，２４，４０，５１，７９…容量素子、７４…ダイオード、７５…サイリスタ、８０…トリガ回路、１００…半導体チップ、１１０…パッド列、１２０…配線、１４０…電源配線、１５０…基準電位配線、１６０…バッファ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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