(57)【要約】【課題】上位の配線層の配線の混雑を回避し、メモリセルアレイの配置領域を大きくでき、回路設計が容易な半導体集積回路及びその製造方法を提供すること。【解決手段】複数種類の基本セルＢＳ１〜ＢＳｎの長さＨを同一とし、この基本セルの長さＨの整数倍の長さを有する複数種類のマクロセルＭＳ１等を用意し、基本セルＢＳ１〜ＢＳｎとマクロセルＭＳ１等とを混在して周辺回路領域２を構成する。マクロセルＭＳ１等内の配線には、半導体基板Ｂの上に形成された第１の配線層のＭ０配線を用いる。基本セルＢＳ１〜ＢＳｎとマクロセルＭＳ１等とは、第１の配線層の上に形成された第２の配線層のＭ１配線及び第３の配線層のＭ２配線で接続する。【選択図】  図３
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【特許請求の範囲】
【請求項１】
複数のトランジスタが形成された半導体基板と、前記半導体基板の上に形成された第１配線層と、前記第１配線層の上に形成された第２配線層と、前記第２配線層の上に形成された第３配線層と、が積層されてなる半導体集積回路であって、
前記第１配線層に形成され特定の論理機能を持つように前記複数のトランジスタの幾つかを接続する第１のＭ０配線と、前記第１配線層と異なる配線層に形成され当該第１のＭ０配線により接続されたトランジスタに電源を供給する電源用配線と、を含む機能領域が形成され所定の長さを有する基本セルと、
複数の前記機能領域が形成されたマクロセルと、を有し、
前記マクロセルは、前記基本セルの長さの整数倍の長さを有し、前記第１配線層に形成され前記電源用の配線をくぐって当該マイクロセル内の一の機能領域から他の機能領域に延伸する第２のＭ０配線を含むことを特徴とする半導体集積回路。
【請求項２】
前記基本セルと前記マクロセルは、前記第２の配線層に形成されたＭ１配線により幅方向に平行に接続され、前記第３の配線層に形成されたＭ２配線により前記長さ方向に平行に接続され、
前記第２のＭ０配線は、前記マクロセルに含まれる機能領域同士を前記長さ方向に平行に接続することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記マクロセルの複数の機能領域の長さは、いずれも前記基本セルの長さと同一である請求項１または２に記載の半導体集積回路。
【請求項４】
前記マクロセルは、２又は３つの前記基本セル相当分の機能領域を含む請求項３に記載の半導体集積回路。
【請求項５】
複数のトランジスタが形成された半導体基板と、前記半導体基板の上に形成された第１配線層と、前記第１配線層の上に形成された第２配線層と、前記第２配線層の上に形成された第３配線層と、が積層されてなる半導体集積回路の製造方法であって、
特定の論理機能を持つように前記複数のトランジスタの幾つかを接続してなり所定の長さを有する基本セルと、前記基本セルの長さの整数倍の長さを有し前記基本セルより大規模な論理機能を持つマクロセルと、を用意し、少なくとも前記基本セルのセル情報をセルライブラリに登録するセル設計工程と、
前記基本セルと前記マクロセルとを混在させた状態で前記セル情報を用いて前記基本セルと前記マクロセル間の配線を行うセル配置設計工程と、を含む半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、スタンダードセル方式で設計される半導体集積回路及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の半導体基板にはトランジスタをはじめとする電子素子が多数、形成されている。これらの電子素子同士は、半導体基板上に設けられた複数の配線層の配線により互いに接続される。ここで、各配線層の抵抗値は大きく異なることから、各配線層にはそれぞれの抵抗値等を考慮したデザインルールが設けられている。
【０００３】
例えば、半導体基板に最も近い第１の配線層（以下、「Ｍ０層」）は抵抗値が高い。このため、Ｍ０層の配線は一般的には、互いに近接する電子素子同士を接続するために用いられており、例えばＣＭＯＳを構成するＮ型ＭＯＳトランジスタ（以下、「ＮＭＯＳ」）とＰ型ＭＯＳトランジスタ（以下、「ＰＭＯＳ」）とを接続するために用いられている。一方、Ｍ０層の上に形成された第２の配線層（以下、「Ｍ１層」）のさらに上に設けられた第３の配線層（以下、「Ｍ２層」）は抵抗値が小さいため、一般的には互いに離れた位置にある電子素子同士を接続するために用いられている。
【０００４】
このように、半導体集積回路の設計に際しては様々なデザインルールを考慮する必要があるため、半導体集積回路の高集積化に伴って回路設計もより複雑化している。そこで、回路設計に要する開発時間を短縮化するため、スタンダードセル方式と呼ばれる設計方法が用いられている（例えば特許文献１）。スタンダードセル方式では、特定の論理機能を持つように予め設計され検証されたトランジスタレイアウト（セル）を基本単位とすることで、適宜、計算機を利用してセル間の配線を行う。
【０００５】
スタンダードセル方式において基本単位として用意されるセルは、「基本セル」と呼ばれる。基本セルはＮＡＮＤゲートのような単純な論理機能を持ち、特定の論理機能を持つように複数のトランジスタが接続されて構成された部分（以下、「機能領域」）はひとつとみなせる。一般に、Ｍ０層の配線は基本セル内のトランジスタ同士を接続する配線として用いられる。一方、基本セル間を接続する配線としては、Ｍ０層より上層に設けられた配線層、具体的にはＭ２層の配線が用いられている。
【特許文献１】特開平５−３４７３５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、半導体メモリのような半導体集積回路には複数の記憶素子がマトリクス状に配置されて構成されたメモリセルアレイと、このメモリセルアレイの周辺に配置された周辺回路とが含まれる。近年、半導体メモリ等の大容量化が進展するに伴い、半導体集積回路においてメモリセルアレイが占める部分が大きくなり、周辺回路が配置される領域（以下、「周辺回路領域」）が細長くなる傾向がある。
【０００７】
ここで、低抵抗のＭ２層の配線は、一般的には互いに離れた位置に配置されたトランジスタ等の電子素子同士を接続するために用いられているので、Ｍ２層の配線は細長い周辺回路領域を長手方向（縦方向）に配線される。このため、メモリセルアレイを配置する領域を大きくしようとすると、Ｍ２層の配線を配置する周辺回路領域の幅を狭くしなければならず、Ｍ２層に配線する導体の本数を減らす必要が生じる。一方で、Ｍ２層に配線する導体の本数を減らさないようにしようとすれば、メモリセルアレイの配置領域を大きくすることができず、高集積化が困難となる。
【０００８】
また、スタンダードセル方式では基本セルは予め設計及び検証され、セルライブラリに登録されているため、計算機を用いてセル間の配線を自動的に決定（すなわち、自動配置）することができる。一方、基本セルより大規模な回路はセルライブラリに登録されていないため、自動配置ができない。このため、基本セルより大規模なセルと基本セルとを混在させた状態でセル間の配線配置を決定することは容易ではなく、特に、計算機による自動配置を行うことは困難であった。
【０００９】
本発明は上記課題に鑑み、半導体集積回路におけるＭ２層の配線の混雑を緩和し、メモリセルアレイの設置領域を拡大して高集積化を図ることができる半導体集積回路を提供することを目的とする。本発明はまた、スタンダードセル方式で半導体集積回路を設計し製造する場合において、基本セルより大規模なセル（以下、本明細書において「マクロセル」と称する）と基本セルとを混在させた状態で容易に回路設計を行うことができ、開発期間を短縮できる半導体集積回路の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一実施態様によると、複数のトランジスタが形成された半導体基板と、前記半導体基板の上に形成された第１配線層と、前記第１配線層の上に形成された第２配線層と、前記第２配線層の上に形成された第３配線層と、が積層されてなる半導体集積回路であって、前記第１配線層に形成され特定の論理機能を持つように前記複数のトランジスタの幾つかを接続する第１のＭ０配線と、前記第１配線層と異なる配線層に形成され当該第１のＭ０配線により接続されたトランジスタに電源を供給する電源用配線と、を含む機能領域が形成され所定の長さを有する基本セルと、複数の前記機能領域が形成されたマクロセルと、を有し、前記マクロセルは、前記基本セルの長さの整数倍の長さを有し、前記第１配線層に形成され前記電源用の配線をくぐって当該マイクロセル内の一の機能領域から他の機能領域に延伸する第２のＭ０配線を含むことを特徴とする半導体集積回路が提供される。
【発明の効果】
【００１１】
本発明によれば、Ｍ２層の配線の混雑を緩和し、メモリセルアレイの配置領域を大きくすることができる。また、本発明によれば基本セルとマクロセルとを混在した状態で、スタンダードセル方式による自動配置を行うことができるので、回路設計が容易で半導体集積回路の開発に要する時間を短縮できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施態様について図面を参照して説明する。以下、同一部材には同一符号を付し説明を省略又は簡略化する。なお、図面は模式的であり、長さ、幅、及び厚みの比率等は現実のものとは異なる。
【００１３】
図１は、本発明の第１実施例に係る半導体集積回路としての半導体メモリ装置（以下、「半導体メモリ」）１の模式図である。半導体メモリ１は、メモリセルアレイ１０と、メモリセルアレイ１０の周辺部に設けられた周辺回路領域２とを有している。メモリセルアレイ１０内の記憶素子同士はＮＡＮＤ型で接続されている。図２は、周辺回路領域２の一部を拡大した平面模式図であり、図３は、図２の破線で囲った部分の部分拡大図である。
【００１４】
本明細書においては、ある特定の論理ゲートまたはフリップフロップ等の単純な論理機能（これらを「基本回路」と総称する場合がある）を実現する一の機能領域が形成されている部分を「基本セル」と称することとする。また、基本セルより複雑で大規模な論理機能を実現するように、複数の機能領域を組み合わせて構成される部分を「マクロセル」と称する。基本セル及びマクロセルは、予め論理設計及び検証される。少なくとも各種基本セルのセル情報は、セルライブラリに登録され後述するスタンダードセル方式での回路設計を行う際には自動配置できるようにする。なお、図２において、基本セルおよびマクロセルの全てには符号を付しておらず、一部の基本セルについて符号ＢＳ、一部のマクロセルについて符号ＭＳを例示的に付している。
【００１５】
マクロセルは複数の基本セルを組み合わせて構成されたセルとみなしうるが、マクロセル内の基本セル同士は後述する第２のＭ０層の配線で接続されるように予め設計される。そこで本明細書では、マクロセル内の基本セルに相当する領域とマクロセル外の基本セルとを区別するため、一の基本セルとして形成されある特定の基本回路を実現する領域を「機能領域」と称する。すなわち「機能領域」とは、一群のトランジスタが目的とする特定の基本回路を実現するように接続された領域を意味する。機能領域には通常、数個〜十数個程度のトランジスタが含まれる。同一の機能領域内にあってある特定の基本回路を構成するトランジスタ同士は、後述するＭ０層の配線（第１のＭ０配線）により接続される。
【００１６】
基本セルの具体例としては、ＮＯＴゲート（インバータ）、ＡＮＤゲート、ＮＡＮＤゲート、ＯＲゲート、ＮＯＲゲート、及びＸＯＲゲートといった論理ゲート、並びにフリップフロップ、カウンタ、シフトレジスタ、デコーダ、マルチプレクサ及び加算回路等を実現するセルが挙げられる。マクロセルは、複数の基本セルに相当する領域を組み合わせて構成され、周辺回路領域で繰り返し使用される回路が形成された領域である。
【００１７】
図３は、周辺回路領域２の一部であって、複数種類の基本セルＢＳ１〜ＢＳｎ及び２種類のマクロセルＭ１、Ｍ２を混在した状態で並べた長方形の領域を示す。図４及び図５は図３の部分拡大図、図６は図４のＹ１−Ｙ１´線に沿った断面図、図７は図５のＹ２−Ｙ２´線に沿った断面図である。図４は、基本セルＢＳの一種であり、インバータとして機能するインバータセルＢＳ１の平面図である。図５は、２つのインバータセルＢＳ１で構成された第１のマクロセルＭＳ１の平面図である。
【００１８】
図６及び図７に示すように、半導体メモリは、半導体基板Ｂ、第１絶縁層ＩＬ１、第１配線（Ｍ０）層、第２絶縁層ＩＬ２、第２配線（Ｍ１）層、第３絶縁層ＩＬ３、及び第３配線（Ｍ２）層がこの順に積層された断面構成を有する。半導体基板Ｂには電子素子としてのトランジスタ（具体的にはＮＭＯＳ及びＰＭＯＳ）が複数、形成されている。これらのトランジスタ同士が各配線層の配線により結線されることにより、ある特定の論理機能を実現する機能領域が形成される。
【００１９】
なお、トランジスタＮＭＯＳ、ＰＭＯＳ、及び各配線層の配線はそれぞれ異なる厚さにある層に形成されているため、これらのトランジスタ及び配線は同一面上に現れるものではない。ただし、図面では理解を容易とするためにこれらのトランジスタ及び配線を適宜、同一面上に表す場合がある。例えば、図２ではＭ１層の配線とＭ２層の配線とを同一面上に記載する一方、Ｍ０層に形成された配線については省略している。また、Ｍ０ピンと第１のＭ０配線との境界、Ｍ１ピンとその両端の配線層の配線との境界、および第１のＭ０配線と第２のＭ０配線との境界には便宜上、線を引いているが、これらの境界は必ずしも明確なものではなく、連続していてよい。
【００２０】
インバータセルＢＳ１には、トランジスタとしてＮＭＯＳ及びＰＭＯＳが一つずつ含まれている。これらＮＭＯＳとＰＭＯＳとは、Ｍ０層に形成された第１のＭ０配線によりインバータとして機能するように接続され、機能領域ＬＡが形成されている。本実施例では、機能領域ＬＡ１はインバータセルＢＳ１全体を占め、インバータセルＢＳと同一の平面視略矩形状をなす。
【００２１】
ＮＭＯＳとＰＭＯＳとを接続する第１のＭ０配線は、ビア等を介してより上位のＭ２層等の配線に接続されている。これにより、機能領域ＬＡ内の回路から出力された信号は、第１のＭ０配線を介してＭ２層等に形成された信号伝達用の配線へ送られる。
【００２２】
機能領域ＬＡ内には、ＮＭＯＳ及びＰＭＯＳにそれぞれ電源を供給する電源用配線（以下、「電源線」と省略する）Ｖｃｃ及びＶｓｓが配置されている。電源線Ｖｃｃ、Ｖｓｓは、略矩形状の機能領域ＬＡの向かい合う一組の辺縁に沿って延び、この例ではＭ１層に配置されている。電源線Ｖｃｃ、Ｖｓｓの延伸方向は、Ｍ０配線によるＮＭＯＳとＰＭＯＳとの接続方向（Ｍ０配線の延伸方向）とほぼ直角となる。以下、Ｍ０配線が延びている方向を「Ｙ方向」と称し、Ｙ方向と直交する方向であって電源線Ｖｃｃ及びＶｓｓに平行な方向を「Ｘ方向」と称する。
【００２３】
周辺回路領域１には、複数種類の基本セルＢＳ１〜ＢＳｎが含まれる。異なる種類の基本セルＢＳ１〜ＢＳｎの機能領域は、それぞれ形状及び構成が異なるが、複数種類の基本セルＢＳ１〜ＢＳｎのＹ方向に平行な辺の長さ（「高さ」とも称する）はすべて同一のＨとされている。このため、複数種類の基本セルＢＳ１〜ＢＳｎをＸ方向平行となるように並べて配置し、Ｍ１層のＭ１配線を基本セルＢＳ１〜ＢＳｎのＸ方向に平行に配置することにより、Ｍ１配線はＸ方向に隣接する複数の基本セルＢＳ１〜ＢＳｎ間を直線状に延びることになる（図３参照）。
【００２４】
同様に、複数種類のマクロセルのＹ方向に平行な辺の長さは、すべて基本セルの長さＨの整数倍、例えば２倍、３倍、４倍等とされている。このため、複数種類の基本セルとマクロセルとを混在して配置し、Ｍ１配線をＸ方向に平行に延ばせば、Ｍ１配線は異なる種類のセル間をＸ方向に平行に直線上に延びる。このため、異なる種類のセルを混在して配置しても、Ｘ方向に平行に延びる配線によるセル間接続が容易にできる。
【００２５】
一方、基本セル及びマクロセルのＸ方向に平行な辺の長さ（幅）は各セルの種類ごとに異なってよい。図３に示した例では、第１マクロセルＭＳ１の長さは２Ｈ、第２マクロセルＭＳ２の長さは３Ｈであり、基本セルの長さＨの整数倍であるのに対し、基本セルＢＳ１〜ＢＳｎ及びマクロセルＭＳ１、ＭＳ２の幅Ｗ１〜Ｗｎは任意とされている。
【００２６】
次に、基本セル及びマクロセル内での配線について説明する。基本セル内にはトランジスタと、トランジスタ同士を接続する第１のＭ０配線と、トランジスタに電源電圧を供給する電源線とが含まれる。本実施例では図４に示すように、電源線Ｖｃｃ、Ｖｓｓは機能領域ＬＡの辺縁付近に位置しており、トランジスタＮＭＯＳ、ＰＭＯＳは機能領域ＬＡの内側に設けられている。Ｍ０層に形成された第１のＭ０配線は、機能領域ＬＡの内側に設けられたトランジスタＮＭＯＳ及びＰＭＯＳを接続しているので、電源線Ｖｃｃ、Ｖｓｓの内側に位置している。
【００２７】
Ｍ０層の配線は一般的には同一機能領域内のトランジスタの接続に限定されていたが、本発明ではＭ０層の配線を同一マクロセル内の異なる機能領域同士の接続にも用いる。このためＭ０層には同一機能領域内のトランジスタ間を結ぶ第１のＭ０線に加え、同一マクロセル内で電源線と立体交差して別の機能領域内へ延びる第２のＭ０配線が形成される。
【００２８】
具体的には、本実施例では図５に示すように第１マクロセルＭＳ１には、２つの機能領域ＬＡ１、ＬＡ１´が含まれている。機能領域ＬＡ１、ＬＡ１´にはそれぞれ一対の高圧電源線Ｖｃｃと低圧電源線ＶｓｓとがＸ方向に平行な辺縁部に沿って設けられている。第１マクロセルＭＳ１内の第１の機能領域ＬＡ１（一点鎖線で囲った部分）と第２の機能領域ＬＡ１´（２点鎖線で囲った部分）とは、低圧電源線Ｖｓｓ同士が隣り合って平行に並ぶように配置されている。第１の機能領域ＬＡ１及び第２の機能領域ＬＡ１´内にはそれぞれの域内のトランジスタＮＭＯＳ及びＰＭＯＳを接続する第１のＭ０配線が配置されている。
【００２９】
さらに、この第１のＭ０配線とは別に、第１の機能領域ＬＡ１と第２の機能領域ＬＡ１´をＭ２配線と同じ方向（すなわち本実施例ではＹ方向）に接続する第２のＭ０配線が第１マクロセルＭＳ１内に形成されている。第２のＭ０配線は一方の端が第１の機能領域ＬＡ１内にあり、他方の端が第２の機能領域ＬＡ１´内にある。すなわち、第２のＭ０配線は、第１の機能領域ＬＡ１及び第２の機能領域ＬＡ１´のそれぞれの辺縁部に配置された電源線Ｖｓｓと立体交差している。なお本明細書において「立体交差する」とは、配線同士が同一平面で交差しないように垂直位置を違えて交差することを意味するものとし、具体的には一方の配線（例えば第２の配線Ｍ０）が他方の配線（電源線）の上を跨ぐ、または下をくぐることを意味するものとする。本実施例では、電源線Ｖｃｃ、ＶｓｓはＭ１層に配置されており、第２のＭ０配線は一の機能領域ＬＡ１の内側から外側へ延び、電源線の下をくぐって他の機能領域ＬＡ１´に至る。
【００３０】
このように、本発明では同一のマクロセル内において、一の機能領域から他の機能領域に延びる第２のＭ０配線をＭ０層に配置することで、Ｍ２層のＭ２配線の混雑を回避し、メモリセルアレイ設置面積を大きくできるようにする。以下、この点について第２のＭ０配線を配置しない例と比較して詳述する。
【００３１】
一般には、半導体基板に最も近いＭ０配線層のＭ０配線は同一の機能領域内のトランジスタ同士を接続する配線としてのみ用いられ、当該一の機能領域の外へ延びない。つまり通常は、Ｍ０配線は同一の機能領域内にあって、基本セル間での配線、すなわち異なる機能領域間の接続には用いられていない。このため、一般的には異なるセル間の接続には、Ｍ０層より上位の配線層の配線であるＭ１配線又はＭ２配線が用いられる。
【００３２】
ところで、本明細書では「マクロセル」とは、基本セルより大規模で複雑な特定の論理機能を実現するように設計された領域であり、複数の基本セルを組み合わせて構成される。このように、マクロセルには複数の基本セル相当部分（すなわち機能領域）が含まれるが、一般にはマクロセル内においても機能領域同士の接続にはＭ０層より上位の配線層の配線が用いられていた。
【００３３】
ここで、同一配線層内では複数の配線同士が交差しないように、同一配線層内の同士は互いに同一方向に延びるように配置される。一方、半導体集積回路の厚さ方向において隣り合う２層の配線層（Ｍ１層とＭ２層）に形成された２種類の配線（Ｍ１配線とＭ２配線）は互いに直交するように配置される。例えば、図２及び図３に示すように、Ｍ１層とＭ２層とに形成された配線Ｍ１及びＭ２は互いに直交する。具体的には、本実施例ではＭ１配線は周辺回路領域２の短辺に実質的に平行なＸ方向に延び、Ｍ２配線は周辺回路領域２の長辺に実質的に平行なＹ方向に延びている。
【００３４】
周辺回路領域２は上述したとおり細長く、Ｍ２配線は図２に示すように周辺回路領域２をＹ方向に細長く延びる。このため、メモリセルアレイ１０の設置面積を大きくすることにより周辺回路領域２の幅が狭くなるに従って、Ｍ２層の配線可能領域の幅も狭くなる。よって、Ｍ０層のＭ０配線を同一機能領域内のトランジスタ同士の接続に限定する場合はメモリセルアレイ１０の設置面積を増大しようとするとＭ２層の配線が混雑するという問題が生じていた。
【００３５】
これに対し本発明では、同一のマクロセル内に含まれる複数の機能領域間についてもＭ０層の配線により接続するため、Ｍ２層の配線の混雑を回避できる。ここで、Ｍ０層のＭ０配線（第２のＭ０配線）はバス配線として使用せず、同一のマクロセルに含まれる複数の機能領域間を接続するために用いるように限定すれば、タイミングケアは同一のマクロセル内についてのみ、保証すればよいことになる。
【００３６】
マクロセルは、セル内の異なる機能領域同士をＭ０層の第２のＭ０配線で接続し、かつ、遅延を防止するため、規模を大きくしすぎないことが好ましい。このため一マクロセル内に形成される機能領域の数は、基本セル５セル相当分以下、特に２又は３セル分に相当する数とすることが好ましい。また、同一マクロセル内において第２のＭ０配線が電源線と立体交差する回数は３回以下、特に１回とすることが好ましい。
【００３７】
本発明においてマクロセルは、基本セルのＹ方向に所定の長さ（高さ）の整数倍の高さを有し、当該マクロセル内にある複数の基本セルに相当する領域（機能領域）間の接続に原則としてＭ０層の配線が用いられていればよく、形状やトランジスタの配置等は特に限定されない。図８に、上述したマクロセルＭＳ１の他の例として、基本セル３セル相当の機能領域を有するマクロセルＭＳ２の回路図を示す。このマクロセルＭＳ２は、ラッチセルＲＳとインバータセルＢＳという２種類の基本セルを組み合わせて構成されている。
【００３８】
ラッチセルＲＳ１、ＲＳ２は実質的に同一の形状をなす領域であり、この例では当該領域のＹ方向の長さ（高さ）はインバータセルＢＳの高さＨと同一とされている。また、マクロセルＭ２自体の領域のＹ方向の長さ（高さ）は基本セルであるラッチ回路セルＲＳ等の整数倍とされ、例えば３倍の３Ｈとされている。なお、マクロセルＭＳ２自体の高さが基本セルの整数倍であれば、マクロセルＭＳ２内にある基本セル相当領域の大きさは任意であってよい。
【００３９】
マクロセルＭＳ２は、２つのラッチセルＲＳ１、ＲＳ２の間に、インバータセルＢＳが一つ配置された構成であり、フリップフロップとして機能する。第１のラッチセルＲＳ１および第２のラッチセルＲＳ２はどちらもインバータセルＢＳと第２のＭ０配線で接続されている。インバータセルＢＳと２つのラッチセルＲＳ１、ＲＳ２とを接続する第２のＭ０配線は、インバータセルＢＳおよびラッチセルＲＳ内の電源用の配線をくぐる。電源用の配線は、各基本セル内に形成されたトランジスタに電源を供給する配線であり、Ｍ０層より上にある配線層（すなわちＭ１層またはＭ２層）に配置されている。マクロセルＭＳ２においては、基本セル同士を接続する配線（すなわち、ラッチセルＲＳ１とインバータセルＢＳとを接続する配線、およびラッチＲＳ２とインバータセルＢＳとを接続する配線）は、Ｍ０層に形成されるため、電源用配線をくぐることになる。
【００４０】
図９は、さらに別のマクロセルＭＳ３の回路図を示す。このマクロセルＭＳ３は、マクロセルＭＳ２と同様に基本セル３セル相当の機能領域を有する。マクロセルＭＳ３は、３種類の基本セル、具体的にはＯＲゲートセルＯＲＳ、ＡＮＤゲートセルＡＤＳ、およびフリップフロップセルＦＳを組み合わせて構成されている。
【００４１】
ＯＲゲートセルＯＲＳ、ＡＮＤゲートセルＡＤＳ、およびフリップフロップセルＦＳのＹ方向の長さ（高さ）は本例ではいずれも同一（本例ではＨ）である。ただし、マクロセルＭＳ３内にある基本セル相当領域の大きさは任意であってよい。マクロセルＭ３自体の領域のＹ方向の長さ（高さ）は基本セルの整数倍、例えば４倍の４Ｈとなるように設定されている。
【００４２】
この例ではマクロセルＭＳ３は、ＯＲゲートセルＯＲＳ、ＡＮＤゲートセルＡＤＳ、およびフリップフロップセルＦＳをこの順に直列に接続して構成され、フリップフロップセルＦＳにはクロックが設けられている。このようなマクロセルＭＳ３は、例えばＯＲゲートセルＯＲＳに３種類の信号（例えばセット／リセット信号）が入力されることで、セット／リセット動作を行う。
【００４３】
マクロセルＭＳ３においても、当該セル内の基本セル同士は原則として第２のＭ０配線で接続されている。すなわち、ＯＲゲートセルＯＲＳとＡＮＤゲートセルＡＤＳとは、Ｍ０層の配線で接続されている。ＯＲゲートセルＯＲＳおよびＡＮＤゲートセルＡＤＳはそれぞれトランジスタとこれらのトランジスタに電源を供給する電源用の配線を含み、前記Ｍ０層の配線はこれら電源用の配線をくぐってＯＲゲートセルＯＲＳまたはＡＮＤゲートセルＡＤＳに延びる。
【００４４】
図１０に、さらに別のマクロセルＭＳ４の回路図を示す。このマクロセルＭＳ４は、基本セル４セル相当の機能領域を有する。マクロセルＭＳ４は、３種類の基本セル、具体的にはＡＮＤゲートセルＡＤＳ、マルチプレクサセルＭＸＳ、およびフリップフロップセルＦＳを組み合わせて構成されている。
【００４５】
マルチプレクサセルＭＸＳと他の基本セル（ＡＮＤゲートセルＡＤＳ、フリップフロップセルＦＳ）とは、Ｙ方向の長さ（高さ）がいずれも同一（本例ではＨ）である。マクロセルＭＳ４自体のＹ方向の長さ（高さ）は基本セルの整数倍、例えば５倍の５Ｈとなるように設定されている。なお、マクロセルＭＳ４内の基本セル相当領域の大きさはこれに限定されず、例えば、基本セル相当領域の形状を工夫して、例えば基本セルの３倍の３Ｈの高さとなるようにしてもよい。
【００４６】
この例ではマクロセルＭＳ４では、ＡＮＤゲートセルＡＤＳ、２つのマルチプレクサセルＭＸＳ、およびフリップフロップセルＦＳはこの順に直列に接続され、フリップフロップセルＦＳにはクロックが設けられている。このようなマクロセルＭＳ４は、例えばＡＮＤゲートセルＡＤＳに４種類の信号（例えばアドレス信号）が入力され、目的とするアドレスを選択するアドレスデコーダとして機能する。
【００４７】
マクロセルＭＳ４においても、当該セル内の基本セル同士は原則として第２のＭ０配線で接続されている。すなわち、ＡＮＤゲートセルＡＤＳとマルチプレクサセルＭＸＳ、２つのマルチプレクサセルＭＸＳ同士、マルチプレクサセルＭＸＳとフリップフロップセルＦＳは、それぞれＭ０層の配線で接続されている。これらの基本セル内にはそれぞれ、トランジスタとこれらのトランジスタに電源を供給する電源用の配線とが設けられ、基本セル同士を接続する前記Ｍ０層の配線はこれら電源用の配線をくぐって接続対象の他の基本セルへ延びる。
【００４８】
次に、上述した半導体集積回路の製造方法について述べる。半導体集積回路の製造は、設計工程と製造工程とに大別して説明する。設計工程ではまず、セル設計工程として複数の基本回路ごとに特定された一の機能領域を有する基本セルを複数、用意する。同様に、数セル程度の基本セルを組み合わせて実現される程度の比較的小規模な論理機能を実行するセルを複数、マクロセルとして用意する。複数の基本セル及びマクロセルはそれぞれ、予め設計及び検証を行い、少なくとも基本セルについてはセルライブラリにセル情報を登録する。
【００４９】
特にメモリについては、周辺回路領域において繰り返し用いられ、例えば３〜８０程度、配置される論理機能を実行する領域をマクロセルとすることが好ましい。具体的には、上述したようにセット条件やリセット条件が入力され、アドレスをデコードしてセットまたは／およびリセットを行うデコードロジックが実行される領域をマクロセルとするとよい。
【００５０】
なお、本明細書において「基本セル」と「マクロセル」とは、ある特定の論理機能を実行する複数の領域を、主としてＹ方向の長さ（高さ）に着目して分類するために用いるものであり、マクロセルは上述したものに限定されない。すなわち、本明細書においてはある特定の論理機能を実行しマクロセルのＹ方向の長さ（高さ）の基準となるＹ方向の長さ（高さ）を有するセルを「基本セル」と称し、基本セルの整数倍のＹ方向の長さ（高さ）を有し基本セルより大きなセルを「マクロセル」と称する。このため、ＡＮＤゲート等の基本セルを複数組み合わせることによりある特定の論理機能を実行するように設計されたセルであっても、周辺回路領域での出現頻度が多い（例えば１００以上）セルは、基本セルとしてライブラリ登録してよい。
【００５１】
また、上述した例では、マクロセルは一基本セルを一ブロックと見立てて複数のブロックを並べたものとしたが、マクロセル内にある基本セルに相当する領域の大きさは任意でよい。すなわち、基本セルとしてＹ方向の長さ（高さ）がＨのラッチセルとフリップフロップセルが用意され、あるマクロセル内がラッチセルとをフリップフロップ組み合わせて構成されている場合、当該マクロセル内のラッチセルやフリップフロップに相当する領域のＹ方向の長さ（高さ）はＨでなくてもよい。
【００５２】
基本セル及びマクロセルは、上述した構成となるように設計し、特に複数種類の基本セルはすべて同一の長さとなるように設計する。また、複数のマクロセルは複数の基本セル、具体的には２〜３程度の基本セル相当の機能領域を含むように設計し、その長さはいずれも基本セルの長さの整数倍とする。また、マクロセル内の機能領域同士の接続は、Ｍ０層のＭ０配線（第２のＭ０配線）で接続するように予め設計する。
【００５３】
なお、一マクロセル内にある基本セル相当領域（機能領域）同士の接続には、Ｍ０層以外の配線層の配線を用いることは排除されないが、原則としてＭ０配線を用いる。このように、同一のマクロセル内にある異なる論理機能を果たす機能領域同士の接続に、原則としてＭ０配線を用いることで、より上層の配線層、特にＭ０層と同一方向に走るＭ２層の配線の混雑を回避できる。
【００５４】
次に、セル配置設計工程としてセルライブラリに登録されているセルを選択して周辺回路領域に基本セルとマクロセルとを周辺回路領域に配置する。ここで、本発明においては複数種類の基本セルの長さＨはすべて同一であり、複数種類のマクロセルの長さは基本セルの長さＨの整数倍、好ましくは２Ｈまたは３Ｈである。このため、セル配置を行う際に各種セルの長さ方向の両方の辺縁（上辺と下辺）を揃えるための調整をすることなく、基本セルとマクロセルとを混在状態で容易に配置できる。
【００５５】
セル配置設計工程に続き、配線配置設計工程としてＭ０層より上位の配線層の配線を用いてセル間の接続を行う。スタンダードセル方式では、基本セル間の配置配線は、セルライブラリに登録された情報に基づいてセルの端子及び配線データを自動抽出する自動配置により行うことができる。マクロセル同士又は基本セルとマクロセルとのセル間配置はマクロセル情報がセルライブラリに登録されていれば自動配置すればよい。
【００５６】
上述した半導体集積回路は、図１１に示すフローで動作するプログラムを実行するソフトウェアがインストールされたコンピュータ等を製造装置として用いて設計できる。図１２は、かかるソフトウェアがインストールされ、半導体集積回路の製造装置として用いられるコンピュータの構成を示すブロック図である。
【００５７】
まず、基本セルおよびマクロセルのトランジスタの配置および配線を決定し、各セルについてのセルライブラリデータを求めておく。そして、ステップＳ１で、キーボード等の入力手段５０を介して基本セルおよびマクロセルのセルライブラリデータを入力する。このステップＳ１で入力されたセルライブラリデータは、ＲＯＭ等の記憶手段５１に記憶される。
【００５８】
次に、ＣＰＵ等で構成される演算手段５２を用いて記憶手段５１に記憶されたセルライブラリデータを読み出し、セルの配置を決定する演算処理を行い、セルを配置する（ステップＳ２）。ステップ２で、セル配置を決定した後、演算処理手段５２を用いて、各セル同士を接続する配線を決定する演算処理を行う（ステップＳ３）。かかるステップでセル配置および配線が決定されることにより、メモリ等の半導体集積回路が設計される。
【００５９】
このようにして設計工程でセルを単位として配線配置を行った後、製造工程でシリコンウェハ等の半導体基板にトランジスタを形成し、次いで第１絶縁層ＩＬ１、第１配線（Ｍ０）層、第２絶縁層ＩＬ２、第２配線（Ｍ１）層、第３絶縁層ＩＬ３、及び第３配線（Ｍ２）層を順次、形成し、半導体集積回路を製造する。
【００６０】
半導体基板Ｂの材料は特に制限されず、例えば単結晶シリコン基板に燐（Ｐ）等の不純物を添加したＰ型シリコン基板等を用いることができる。第１〜第３絶縁層ＩＬ１は、シリコン酸化膜等で形成できる。Ｍ０層は、タングステン、ポリシリコン、銅等で形成できる。Ｍ１層及びＭ２層は、銅、金等で形成できる。
【図面の簡単な説明】
【００６１】
【図１】本発明の一実施例に係る半導体集積回路としての半導体メモリ装置の概略ブロック図である。
【図２】図１の半導体メモリ装置の周辺回路領域の一部拡大平面図である。
【図３】図２の周辺回路領域の一部拡大平面図である。
【図４】図２の周辺回路領域に含まれる基本セルの平面図である。
【図５】図２の周辺回路領域に含まれるマクロセルの平面図である。
【図６】図４のＹ１−Ｙ１´線での断面図である。
【図７】図５のＹ２−Ｙ２´線での断面図である。
【図８】他のマクロセルの構成を示す回路図である。
【図９】さらに他のマクロセルの構成を示す回路図である。
【図１０】さらに他のマクロセルの構成を示す回路図である。
【図１１】本発明に係る半導体集積回路の設計を行うプログラムの動作を示すフロー図である。
【図１２】本発明に係る半導体集積回路の製造装置の構成を示すブロック図である。
【符号の説明】
【００６２】
１      半導体メモリ装置
２      周辺回路領域
１０    メモリセルアレイ
ＢＳ１〜ＢＳｎ    基本セル
ＭＳ１〜ＭＳｎ    マクロセル
Ｂ      半導体基板
ＩＬ１  第１絶縁層
ＩＬ２  第２絶縁層
ＩＬ３  第３絶縁層
Ｍ０    第１の配線層
Ｍ１    第２の配線層
Ｍ２    第３の配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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