(57)【要約】【課題】低誘電率絶縁膜を含む積層膜を有する半導体素子の実装構造に起因するチップエッジからの膜剥がれを抑制する。【解決手段】半導体装置１は、半導体基板６上に形成され、低誘電率絶縁膜を含む積層膜７と、少なくとも低誘電率絶縁膜を切断するように設けられたレーザ加工溝２０とを備える半導体素子２を具備する。半導体素子２は配線基板３に対してフリップチップ接続されており、半導体素子２と配線基板３との間にはアンダーフィル材５が充填される。このような構造を有する半導体装置１において、レーザ加工溝２０の幅Ｘ(μm)とアンダーフィル材５のフィレット長さＹ(mm)とが、Ｙ＞-0.233Ｘ＋3.5（ただし、Ｘ＞０、Ｙ＞０である）の条件を満足する構造並びに製造工程を適用する。【選択図】図２
2008078382.tif 000002
【特許請求の範囲】
【請求項１】
素子領域を有する半導体基板と、前記半導体基板上に形成され、低誘電率絶縁膜を含む積層膜と、前記素子領域を囲うように設けられ、少なくとも前記低誘電率絶縁膜を切断するレーザ加工溝とを備える半導体素子と、
前記半導体素子とフリップチップ接続された配線基板と、
前記半導体素子と前記配線基板との間に充填されたアンダーフィル材とを具備する半導体装置において、
前記レーザ加工溝の幅Ｘ(μm)と前記アンダーフィル材によるフィレット長さＹ(mm)とが、
Ｙ＞-0.233Ｘ＋3.5
（ただし、Ｘ＞０、Ｙ＞０である）
の条件を満足することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
さらに、前記半導体素子を封止するように前記配線基板上に設けられ、かつ前記半導体素子に接合されたリッドを具備することを特徴とする半導体装置。
【請求項３】
請求項１または請求項２記載の半導体装置において、
前記アンダーフィル材によるフィレット長さＹは1mm以上5mm以下の範囲であることを特徴とする半導体装置。
【請求項４】
請求項１ないし請求項３のいずれか１項記載の半導体装置において、
前記レーザ加工溝の幅Ｘは3μm以上40μm以下の範囲であることを特徴とする半導体装置。
【請求項５】
低誘電率絶縁膜を含む積層膜を有する半導体ウェーハに、複数の素子領域間を区画するダイシング領域に沿ってレーザ光を照射し、少なくとも前記低誘電率絶縁膜を切断するレーザ加工溝を形成する工程と、
ブレードを用いて前記ダイシング領域に沿って前記半導体ウェーハを切断し、前記複数の素子領域をそれぞれ個片化して半導体素子を作製する工程と、
前記半導体素子を配線基板上にフリップチップ接続する工程と、
前記半導体素子と前記配線基板との間にアンダーフィル材を充填し、前記半導体素子を固定する工程とを具備する半導体装置の製造方法において、
前記レーザ加工溝の形成工程および前記アンダーフィル材の充填工程を、前記レーザ加工溝の幅Ｘ(μm)と前記アンダーフィル材によるフィレット長さＹ(mm)とが、
Ｙ＞-0.233Ｘ＋3.5
（ただし、Ｘ＞０、Ｙ＞０である）
の条件を満足するように実施することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程は、半導体ウェーハを格子状のダイシングラインで複数の素子領域に区画し、これら各素子領域に集積回路を形成する工程と、半導体ウェーハをダイシングラインに沿って切断し、各素子領域を半導体素子（半導体チップ）として個片化する工程と、半導体素子を配線基板上に実装してパッケージングする工程とに大別される。
【０００３】
近年、半導体素子の微細化や高速化に対応するために、配線遅延（ＲＣ遅延）の抑制（特に配線の寄生容量Ｃの低減による遅延抑制）に有効な低誘電率の絶縁膜（Ｌｏｗ−ｋ膜）の適用が進められている。Ｌｏｗ−ｋ膜の構成材料としては、例えばフッ素がドープされた酸化ケイ素（ＳｉＯＦ）、炭素がドープされた酸化ケイ素（ＳｉＯＣ）、有機シリカ、これらの多孔質膜等が使用されている。
【０００４】
半導体ウェーハの切断工程には、一般的にダイヤモンドブレード等を用いて半導体ウェーハを機械的に切削して切断するブレードダイシングが適用されている。Ｌｏｗ−ｋ膜を層間絶縁膜として用いた半導体ウェーハをブレードダイシングにより切断した場合、Ｌｏｗ−ｋ膜の脆さや密着力の低さ等に起因して、膜剥がれやクラック等が生じやすいという問題がある。そこで、Ｌｏｗ−ｋ膜を有する半導体ウェーハのブレードダイシングに先立って、各素子領域を区画するダイシングラインに沿ってレーザ光を照射し、Ｌｏｗ−ｋ膜を切断することが提案されている（例えば特許文献１，２参照）。
【０００５】
一方、半導体素子の実装構造（パッケージ構造）に関しては、半導体素子の性能を十分に発揮させるために、半導体素子と基板との配線経路が短いフリップチップ接続を適用したＦＣ−ＢＧＡ（Flip Chip - Ball Grid Alley）パッケージが利用されている。ＦＣ−ＢＧＡパッケージにおいては、配線基板上にフリップチップ接続した半導体素子からの放熱性を高めるために、半導体素子上にヒートシンクを搭載した構造を適用されている。具体的には、半導体素子を封止するリッドにヒートシンクとしての機能を持たせ、これを半導体素子の裏面側に接着している。
【０００６】
ヒートシンクを兼ねるリッドは、放熱性の観点から金属材料で構成することが一般的である。このようなリッドを備えるパッケージ構造を、Ｌｏｗ−ｋ膜を有する半導体素子に適用した場合、環境寿命試験である熱サイクル試験（ＴＣＴ）における膜剥がれが問題となっている。すなわち、ＴＣＴ時の熱応力が基板とリッド（ヒートシンク）との間に存在する半導体素子のエッジ部（チップエッジ）に多大なストレスを与え、これが原因でチップエッジから膜剥がれが生じる。特に、Ｌｏｗ−ｋ膜はそれ自体の膜強度や他の膜との密着力が低いため、ＴＣＴの際に膜剥がれを生じさせやすいという問題がある。
【０００７】
上述したように、ダイシング時のＬｏｗ−ｋ膜への加工ダメージ等による膜剥がれに関しては、レーザ加工を適用して機械的なダメージを軽減することで抑制している。しかしながら、Ｌｏｗ−ｋ膜に起因する膜剥がれはダイシング時の加工ダメージに加えて、パッケージ構造に基づいてチップエッジに付加される応力によっても生じてしまう。パッケージ構造に基づくＬｏｗ−ｋ膜の膜剥がれは、従来のレーザ加工の適用等による膜剥がれの防止策のみでは抑制することができない。そこで、最終的な半導体装置（半導体パッケージ）としての製造歩留りや信頼性等を高めるために、パッケージ構造に基づくＬｏｗ−ｋ膜の膜剥がれを抑制することが強く求められている。
【特許文献１】特開2005-252196号公報
【特許文献２】特開2006-108489号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、半導体素子の実装構造に起因するチップエッジからの膜剥がれを抑制し、製造歩留りや信頼性等の向上を図ることを可能にした半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体装置は、素子領域を有する半導体基板と、前記半導体基板上に形成され、低誘電率絶縁膜を含む積層膜と、前記素子領域を囲うように設けられ、少なくとも前記低誘電率絶縁膜を切断するレーザ加工溝とを備える半導体素子と、前記半導体素子とフリップチップ接続された配線基板と、前記半導体素子と前記配線基板との間に充填されたアンダーフィル材とを具備する半導体装置において、前記レーザ加工溝の幅Ｘ(μm)と前記アンダーフィル材によるフィレット長さＹ(mm)とが、
Ｙ＞-0.233Ｘ＋3.5
（ただし、Ｘ＞０、Ｙ＞０である）
の条件を満足することを特徴としている。
【００１０】
本発明の他の態様に係る半導体装置の製造方法は、誘電率絶縁膜を含む積層膜を有する半導体ウェーハに、複数の素子領域間を区画するダイシング領域に沿ってレーザ光を照射し、少なくとも前記低誘電率絶縁膜を切断するレーザ加工溝を形成する工程と、ブレードを用いて前記ダイシング領域に沿って前記半導体ウェーハを切断し、前記複数の素子領域をそれぞれ個片化して半導体素子を作製する工程と、前記半導体素子を配線基板上にフリップチップ接続する工程と、前記半導体素子と前記配線基板との間にアンダーフィル材を充填し、前記半導体素子を固定する工程とを具備する半導体装置の製造方法において、前記レーザ加工溝の形成工程および前記アンダーフィル材の充填工程を、前記レーザ加工溝の幅Ｘ(μm)と前記アンダーフィル材によるフィレット長さＹ(mm)とが、
Ｙ＞-0.233Ｘ＋3.5
（ただし、Ｘ＞０、Ｙ＞０である）
の条件を満足するように実施することを特徴としている。
【発明の効果】
【００１１】
本発明の態様に係る半導体装置とその製造方法によれば、半導体素子に形成するレーザ加工溝の幅と半導体素子と配線基板との間に充填されるアンダーフィル材のフィレット長さとに基づいて、半導体素子の実装構造に起因するチップエッジからの膜剥がれを抑制することができる。これによって、低誘電率絶縁膜を含む積層膜を有する半導体素子を適用した半導体装置の製造歩留りや信頼性等の向上を図ることが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を実施するための形態について、図面を参照して説明する。なお、以下では本発明の実施形態を図面に基づいて説明するが、それらの図面は図解のために提供されるものであり、本発明はそれらの図面に限定されるものではない。
【００１３】
図１は本発明の一実施形態による半導体装置の構造を示す断面図、図２はその一部を拡大して示す断面図である。これらの図に示す半導体装置（半導体パッケージ）１は、半導体素子（半導体チップ）２と配線基板３とを半田バンプ等の金属バンプ４で電気的および機械的に接続した構造、すなわちフリップチップ接続構造を有している。金属バンプ４は半導体素子２の電極パッド（図示せず）と配線基板３の上面側に設けられた接続パッド（図示せず）に対してそれぞれ接続されている。半導体素子２と配線基板３との間のギャップ部分には、アンダーフィル材５として樹脂が注入、固化されている。
【００１４】
半導体素子２は図２に示すように、Ｓｉ基板６等の半導体基板の表面側に形成された積層膜７を有している。積層膜７は多層配線膜や保護膜等を構成するものであり、多層配線膜の層間絶縁膜等として低誘電率絶縁膜（Ｌｏｗ−ｋ膜）を有している。積層膜７は例えば図３に示すように、Ｓｉ基板６上に順に形成されたローカル層８、中間層９、セミグローバル層１０、グローバル層１１、パッシベーション層１２を有している。
【００１５】
中間層９は低誘電率絶縁膜１３、ＴＥＯＳ膜等のＳｉＯx膜１４、ＳｉＣＮ膜１５を４層構造とした膜構造を有している。中間層９は図示を省略したＣｕ配線を有しており、低誘電率絶縁膜１３はＣｕ配線の層間絶縁膜として機能するものである。ローカル層８、セミグローバル層１０、グローバル層１１、パッシベーション層１２は、ＴＥＯＳ膜等のＳｉＯx膜１４、フッ素ドープシリカガラス（ＦＳＧ）膜１６、ノンドープシリカガラス（ＮＳＧ）膜１７、ＳｉＮx膜１８、ＳｉＨ4を用いたＳｉ膜１９等で構成されている。
【００１６】
低誘電率絶縁膜１３には、例えば誘電率のｋ値が3.3以下の低誘電率材料が用いられる。低誘電率絶縁膜１３としては、フッ素がドープされた酸化ケイ素膜（ＳｉＯＦ膜）、炭素がドープされた酸化ケイ素膜（ＳｉＯＣ膜）、有機シリカ（organic-silica）膜、ＨＳＱ（hydrogen silsesquioxane）膜、ＭＳＱ膜（methyl silsesquioxane膜）、ＢＣＢ（benzocyclobutene）膜、ＰＡＥ（polyarylether）膜、ＰＴＦＥ（polytetrafluoroethylene）膜、さらにはこれらの多孔質膜等が例示される。
【００１７】
積層膜７には少なくとも低誘電率絶縁膜１３を切断するように、レーザ光を照射して積層膜７の一部を除去加工して形成した溝（レーザ加工溝）２０が設けられている。レーザ加工溝２０は半導体素子２の素子領域（アクティブエリア）を囲うように形成されており、これによりブレードダイシングの加工ダメージに基づく積層膜７の膜剥がれ、特に低誘電率絶縁膜１３に起因する膜剥がれを抑制している。レーザ加工溝２０はＳｉ基板６が露出する深さ、例えば1μm以上の深さまで加工して形成することが好ましい。
【００１８】
すなわち、レーザ加工溝２０は底面がＳｉ基板６で構成されていることが好ましい。これによって、レーザ加工溝２０で積層膜７をより完全に切断することができる。このようなレーザ加工溝２０を再現性よく形成する上で、レーザ光はＳｉ基板６の一部まで加工するように照射することが好ましい。レーザ加工溝２０の幅Ｘは積層膜７の切断性を確保する上で、Ｓｉ基板６上で3μm以上とすることが好ましい。レーザ加工溝２０の幅Ｘは溝底面の幅を示すものであり、底面がＳｉ基板６で構成されたレーザ加工溝２０においては、Ｓｉ基板６の最小加工幅を示すものである。
【００１９】
この実施形態の半導体装置（半導体パッケージ）１においては、レーザ加工溝２０に積層膜７の切断機能のみならず、半導体素子２の実装構造に起因する膜剥がれを抑制する機能を持たせているため、後述するようにアンダーフィル材５のフィレット長さＹを考慮してレーザ加工溝２０の幅Ｘを設定するものとする。後に詳述するように、半導体素子２の外周側に設けられたレーザ加工溝２０内にアンダーフィル材５が充填されることによって、積層膜７に付加される熱応力が緩和されることから、半導体素子２の実装構造に起因する積層膜７の膜剥がれを抑制することが可能となる。
【００２０】
半導体素子２と配線基板３との間に充填されるアンダーフィル材５としては、例えばエポキシ系樹脂、アクリル系樹脂、アミン系樹脂、シリコーン系樹脂、ポリイミド系樹脂等が用いられる。特に、ヤング率が5〜15Gの範囲にあり、熱膨張係数が20〜40ppmの範囲のアンダーフィル樹脂を用いることが好ましい。
【００２１】
アンダーフィル樹脂のヤング率が5G未満の場合には、配線基板に接続するための半田バンプ接続部にストレスが生じ、場合によっては半田バンプにクラックが生じて破断する要因となる。一方、アンダーフィル樹脂のヤング率15Gを超えると基板の反りに追従してチップの反りが大きくなり、チップエッジからの膜剥がれの要因となる。また、アンダーフィル樹脂の熱膨張係数が20ppm未満の場合には基板の伸びに追従できずに基板配線の断線の要因となり、一方40ppmを超えると基板の反りに追従してチップの反りが大きくなり、チップエッジからの膜剥がれの要因となる。
【００２２】
アンダーフィル材５の外周部はフィレット形状を有している。アンダーフィル材５のフィレット５ａの長さＹは、アンダーフィル材５の塗布・充填状態の均一化等を図る上で1mm以上とすることが好ましい。ただし、ここでは半導体素子２のレーザ加工溝２０の幅Ｘを考慮してフィレット長さＹを設定する。なお、アンダーフィル材５のフィレット長さＹは、半導体素子２の外周面からはみ出したフィレット５ａの最大長さ（フィレット５ａの底部の長さ）を示すものとする。
【００２３】
半導体素子２が実装される配線基板３には、例えば樹脂基板、セラミックス基板、ガラス基板等の絶縁基板を基材として適用した多層配線基板が使用される。樹脂基板を適用した配線基板３としては、一般的な多層銅張積層板（多層プリント配線板）等が挙げられる。配線基板３の下面側には、半田バンプ等の外部接続端子２１が設けられている。外部接続端子２１は、上述した金属バンプ４と配線基板３の内層配線３ａを介して、半導体素子２と電気的に接続されている。
【００２４】
配線基板３上には半導体素子２を封止する容器状のリッド２２が配置されている。リッド２２は半導体素子２を気密封止する封止容器としての機能に加えて、半導体素子２の熱をパッケージ外部に放出するヒートシンクとしての機能を併せ持つものである。従って、リッド２２は外周端部が配線基板３に気密に接着されていると共に、例えばサーマルコンパウンド（ＴＩＭ材）２３を介して半導体素子２の裏面に接合されている。リッド２２は熱伝導性に優れる金属材料で構成することが一般的である。
【００２５】
次に、この実施形態による半導体装置１の製造工程について、図４および図５を参照して説明する。図４は半導体ウェーハの構成を示す平面図、図５（ａ）、（ｂ）は図４に示す半導体ウェーハの一部（四角で囲んだ領域Ｚ）を拡大して示す平面図および断面図である。図４および図５に示す半導体ウェーハ３１は、複数の素子領域３２、３２…と、これら素子領域３２間を区画するように格子状に設けられたダイシング領域（ダイシングライン）３３とを具備している。なお、符号３４はリングフレームである。
【００２６】
素子領域３２はチップリング３５で囲われており、このチップリング３５内にトランジスタ等の素子構造体、各種回路や配線等が形成されている。半導体ウェーハ３１をダイシング領域（ダイシングライン）３３に沿って切断し、各素子領域３２を個片化することにより半導体素子２が形成される。素子領域３２は、前述したようにＳｉ基板６上に形成された積層膜７を有している。ダイシング領域３３も断面構造的には素子領域３２と同様であり、Ｓｉ基板６と積層膜７とを有している。
【００２７】
上述したような積層膜７を有する半導体ウェーハ３１をダイシング加工するにあたっては、まずダイシング領域３３の積層膜７にレーザ光を照射し、積層膜７の一部を除去加工してレーザ加工溝２０を形成する。すなわち、レーザ光を素子領域（アクティブエリア）３２の外側に相当する部分（ダイシング領域３３）に対してチップリング３５の外周に沿って照射し、積層膜７を切断するレーザ加工溝２０を形成する。レーザ加工溝２０は各素子領域３２の外周全体を囲うように形成される。
【００２８】
次いで、ブレードを用いて半導体ウェーハ３１を切断する。具体的には、レーザ加工溝２０のさらに外側の領域に相当する部分（ダイシング領域３３の中央部）をダイヤモンドブレード等で切断し、各素子領域３２をそれぞれ個片化して半導体素子２を作製する。図中３６はブレードによる切断部を示している。なお、図６に示すように、レーザ加工溝２０上をブレードダイシングしてもよい。レーザダイシング領域とブレードダイシング領域とを重ねることによって、ダイシング領域３３の面積を低減することができる。いずれの場合においても、レーザ加工溝２０は個片化後の半導体素子２の外周部に残存する。
【００２９】
次に、半導体素子２に半田ボール等を搭載して金属パンプ４を形成し、さらに接続用のフラックスを塗布した後、半導体素子２上の金属パンプ４と配線基板３とをフリップチップ接続する。次いで、半導体素子２と配線基板３との間の隙間にアンダーフィル樹脂を注入し、これをキュアしてアンダーフィル材５で半導体素子２を固定する。この後、半導体素子２の裏面にサーマルコンパウンド（ＴＩＭ材）２３を塗布してリッド２２を接合する。最後に、配線基板３の下面に半田ボール等を装着して外部接続端子２１を形成することによって、ＦＣ−ＢＧＡ構造の半導体装置（半導体パッケージ）１が作製される。
【００３０】
上述した半導体装置１の作製工程において、レーザ加工溝２０の幅Ｘを5μmで一定とし、アンダーフィル材５のフィレット長さＹを1.5mmと2.0mmとした半導体装置１に対してそれぞれ125℃〜-55℃の熱サイクル試験（ＴＣＴ）を実施した。ＴＣＴ後のチップエッジの膜剥がれによる累積不良率を図７に示す。図７から分かるように、フィレット長さＹを1.5mmとした場合に比べて2.0mmとした場合の方が、より長い温度サイクル後に不良が発生している。すなわち、フィレット長さＹを長くすることによって、ＴＣＴによるチップエッジの膜剥がれに対する信頼性が向上する。
【００３１】
この点を踏まえて、図８にレーザ加工溝２０の幅Ｘとアンダーフィル材５のフィレット長さＹとを変化させた際のＴＣＴ後の膜剥がれ不良の有無を調べた結果を示す。ここでは、外形が14×14mmの半導体素子２を使用し、1000サイクルのＴＣＴ後における膜剥がれ不良の発生の有無を調べた。図８おいて、×は1000サイクルのＴＣＴ後にチップエッジの膜剥がれが発生していたもの、○は1000サイクルのＴＣＴ後においてもチップエッジの膜剥がれが発生していなかったものである。これらの具体例として、図９ないし図１１に各種条件下における膜剥がれの発生の有無を調べた結果を示す。図９ないし図１１はＳＡＴ（超音波探傷）による解析画像である。
【００３２】
図９は図８の点Ａの条件（溝幅Ｘ：5μm，フィレット長さＹ：1.5mm）とした半導体装置の1000サイクルのＴＣＴ後の観察結果、図１０は点Ｂの条件（溝幅Ｘ：5μm，フィレット長さＹ：2mm）とした半導体装置の1000サイクルのＴＣＴ後の観察結果、図１１は図８の点Ｃの条件（溝幅Ｘ：10μm，フィレット長さＹ：1.5mm）とした半導体装置の1000サイクルのＴＣＴ後の観察結果である。これらの図において、白く見える部分は膜剥がれが生じていた部分である。図８の点Ａの条件および点Ｂの条件では膜剥がれが発生しているのに対し、点Ｃの条件では膜剥がれは発生していない。
【００３３】
上記した点Ａ、点Ｂ、点Ｃ以外の条件についても、溝幅Ｘとフィレット長さＹとを変化させた半導体装置に対してＴＣＴを実施し、1000サイクル後に膜剥がれが発生しているかどうかを調べたところ、図８の［Ｙ＝-0.233Ｘ＋3.5］のラインより溝幅Ｘに対するフィレット長さＹを長くした領域内の条件を選択した半導体装置１であれば、1000サイクルのＴＣＴ後においても膜剥がれの発生を抑制することが可能であることが判明した。すなわち、アンダーフィル材５のフィレット長さＹを長くしたり、またレーザ加工溝２０の幅Ｘを広くすることによって、ＴＣＴに対する半導体装置１の信頼性（チップエッジの膜剥がれに対する信頼性）を高めることが可能となる。
【００３４】
ＦＣ−ＢＧＡ構造の半導体装置（半導体パッケージ）１に対してＴＣＴを行った場合、半導体素子２とリッド２２や半導体素子２と配線基板３との熱膨張係数の違い等に基づいて、半導体装置１に熱ストレスによる変形が生じる。この変形に基づく応力が配線基板３にフリップチップ接続された半導体素子２の端部（チップエッジ）に加わる。このチップエッジに付加される応力によって、半導体素子２の積層膜７に膜剥がれが発生する。特に、低誘電率絶縁膜１３はそれ自体の膜強度や他材料に対する密着強度が低いため、チップエッジに応力が付加された際に膜剥がれが生じやすい。
【００３５】
ＴＣＴ時の熱応力による膜剥がれに対して、アンダーフィル材５のフィレット長さＹを長くすることで、チップエッジの固定力が増大して応力が緩和されるため、ＴＣＴによる積層膜７の膜剥がれを抑制することができる。膜剥がれを抑制する上で、フィレット長さＹは1.5mm以上とすることが好ましい。アンダーフィル材５のフィレット長さＹを長くするほどＴＣＴに対する信頼性が向上する（膜剥がれの発生に対するマージンが広がる）ものの、パッケージデザインによっては半導体素子２の近傍に他部品が搭載される場合があるため、フィレット長さＹは制約を受けることになる。デザイン上の制約を考慮すると、フィレット長さＹは5mm以下、さらには3.5mm以下とすることが好ましい。
【００３６】
このような点に対して、ＴＣＴ時にチップエッジに付加される応力の緩和に対してはフィレット長さＹのみならず、半導体素子２の外周に沿って設けられたレーザ加工溝２０も有効に機能する。すなわち、レーザ加工溝２０はダイシング時における積層膜７の膜剥がれ等を抑制し、個片化された後には半導体素子２の外周部に空溝として残存する。このようなレーザ加工溝２０を有する半導体素子２をＦＣ−ＢＧＡ構造の半導体装置１に適用した場合、半導体素子２と配線基板３との間にアンダーフィル材５を注入・固化した際に、レーザ加工溝２０内にアンダーフィル材５が充填される。
【００３７】
レーザ加工溝２０内に充填されたアンダーフィル材５は、積層膜７の端面の固定材として機能する。レーザ加工溝２０の幅Ｘを広げることによって、アンダーフィル材５による積層膜７の端面の固定力が増大するため、ＴＣＴによる積層膜７の膜剥がれを抑制することができる。すなわち、アンダーフィル材５のフィレット長さＹを十分に長くすることができない場合であっても、レーザ加工溝２０の幅Ｘを広げることによって、ＴＣＴによる積層膜７の膜剥がれを再現性よく抑制することが可能となる。
【００３８】
レーザ加工溝２０内に充填されたアンダーフィル材５による積層膜７の端面の固定強度（積層膜７の密着強度）をより確実に高める上で、レーザ加工溝２０の幅Ｘは5μm以上とすることが好ましい。ただし、レーザ加工溝２０を広くしすぎると半導体素子２のダイシング領域の増大等を招くことから、レーザ加工溝２０の幅Ｘは40μm以下、さらには20μm以下とすることが好ましい。従って、レーザ加工溝２０の幅Ｘを十分に広くすることができない場合であっても、アンダーフィル材５のフィレット長さＹを長くすることによって、ＴＣＴによる積層膜７の膜剥がれを再現性よく抑制することが可能となる。
【００３９】
このように、アンダーフィル材５のフィレット長さＹとレーザ加工溝２０の幅Ｘはそれぞれ制約を受けるものの、これら両方の構成に基づいて積層膜７の端部の固定力を高めることによって、半導体素子２の実装構造に基づく積層膜７の膜剥がれを再現性よく抑制することが可能となる。具体的には、図８の［Ｙ＝-0.233Ｘ＋3.5］のラインより溝幅Ｘに対するフィレット長さＹを長くした条件を選択することによって、半導体装置１や半導体素子２の設計条件等を従来のパッケージ構造から大きく変更することなく、ＴＣＴ後における積層膜７の膜剥がれを抑制することができる。
【００４０】
また、図１２にｍ−ＥＬＴ法（modified-Edge Lift off Test）で層間膜のチップエッジの密着性について評価した結果を示す。ｍ−ＥＬＴ法とは、測定するワークに熱特性が既知のエポキシ樹脂を塗布し、温度を下げることによりエポキシ樹脂の収縮に基づいて発生する応力により膜剥がれが発生する破壊エネルギーを算出する評価手法である。図１２から分かるように、膜単体の強度が0.274MPa・m1/2であるのに対し、レーザ加工した際のチップエッジの密着強度は、レーザ加工幅が13.2μmの場合に0.361MPa・m1/2と30％以上向上した。参考までに、図１２にブレードでステップカット加工した場合の密着強度を示す。この場合には、レーザ加工を適用した場合に比べて強度の向上効果が少ないことが分かる。さらに、レーザによる加工幅が広がるにつれてチップエッジの密着性も改善することが分かり、今回のレーザ加工幅による効果と一致する。
【００４１】
上述したように、半導体素子２のレーザ加工溝２０の幅Ｘ(μm)とアンダーフィル材５のフィレット長さＹ(mm)とが、Ｙ＞-0.233Ｘ＋3.5（ただし、Ｘ＞０、Ｙ＞０である）の条件を満足する構造並びに製造工程を適用することによって、半導体素子２の実装構造（ＦＣ−ＢＧＡ構造）に基づく積層膜７の膜剥がれを再現性よく抑制することが可能となる。従って、低誘電率絶縁膜１３を含む積層膜７を有する半導体素子２を配線基板３上にフリップチップ接続した半導体装置（半導体パッケージ）１の製造歩留りや信頼性等を大幅に向上させることができる。すなわち、信頼性に優れるＦＣ−ＢＧＡ構造の半導体装置１を歩留りよく作製することが可能となる。
【００４２】
なお、本発明は上記した実施形態に限定されるものではなく、各種構造を有する半導体装置およびその製造方法、また各種工程を有する半導体装置の製造方法に適用することができる。そのような半導体装置とその製造方法についても、本発明に含まれるものである。また、本発明の実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態による半導体装置の構成を示す断面図である。
【図２】図１に示す半導体装置の一部を拡大して示す断面図である。
【図３】図１に示す半導体装置を構成する半導体素子の積層膜の一構成例を示す断面図である。
【図４】本発明の一実施形態による半導体装置の製造工程に適用される半導体ウェーハの構成を示す平面図である。
【図５】図４に示す半導体ウェーハを拡大して示すダイシング工程図であって、（ａ）は図４の領域Ｚを拡大して示す平面図、（ｂ）は（ａ）のＡ−Ａ′線に沿った断面図である。
【図６】図５に示す半導体ウェーハのダイシング工程の変形例を示す図である。
【図７】アンダーフィル材のフィレット長さＹを変化させた際のＴＣＴ後の膜剥がれによる累積不良率の例を示す図である。
【図８】レーザ加工溝の幅Ｘとアンダーフィル材のフィレット長さＹとに基づく膜剥がれの発生の有無を示す図である。
【図９】図８の点Ａの条件を適用した半導体装置におけるＴＣＴ後の半導体素子の膜剥がれの状態を超音波探傷で観察した結果を示す解析画像である。
【図１０】図８の点Ｂの条件を適用した半導体装置におけるＴＣＴ後の半導体素子の膜剥がれの状態を超音波探傷で観察した結果を示す解析画像である。
【図１１】図８の点Ｃの条件を適用した半導体装置におけるＴＣＴ後の半導体素子の膜剥がれの状態を超音波探傷で観察した結果を示す解析画像である。
【図１２】半導体素子のダイシング方法と積層膜の密着強度との関係の一例を示す図である。
【符号の説明】
【００４４】
１…半導体装置（半導体パッケージ）、２…半導体素子、３…配線基板、４…金属バンプ、５…アンダーフィル材、５ａ…フィレット部、６…Ｓｉ基板、７…積層膜、１３…低誘電率絶縁膜、２０…レーザ加工溝、２２…リッド、３１…半導体ウェーハ、３２…素子領域、３３…ダイシング領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１２】
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【図９】
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【図１０】
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【図１１】
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