(57)【要約】【課題】抵抗ラダー型ＤＡＣ回路に係り、抵抗素子などの制御不能因子の削減による、抵抗ラダー型ＤＡＣ回路の線形性を向上する。【解決手段】電圧供給端子と電圧取り出し端子間に複数の抵抗が直列接続され、該複数の抵抗が特定の比率に設定された高電圧側の直列抵抗群と、高電圧側の直列抵抗群の各抵抗の接続点と電圧取り出し端子間に各々接続された高電圧側のスイッチ群と、電圧取り出し端子に複数の抵抗が直列接続され、複数の抵抗がそれぞれ特定の比率に設定された低電圧側の直列抵抗群と、低電圧側の直列抵抗群の各抵抗の接続点と基準電位間に各々接続された低電圧側のスイッチ群と、高電圧と低電圧側のスイッチ群で高電圧と低電圧側の直列抵抗群の各々の抵抗の接続点を切り替え、合成抵抗値が重複しないようにスイッチ制御する制御回路とを有し、抵抗数を削減することで、抵抗値ばらつきのランダム性を低減する。【選択図】図２
2008092422.tif 000002
【特許請求の範囲】
【請求項１】
特定の比率を持った抵抗およびスイッチ群により構成されるマトリクス制御の抵抗ラダー回路において、前記抵抗の合成抵抗値が1つも重複することなく、前記スイッチの組み合わせにより、前記合成抵抗の抵抗値を全ての階調に割り付けることのできる
抵抗ラダー回路。
【請求項２】
前記抵抗は多結晶シリコンで形成された
請求項１記載の抵抗ラダー回路。
【請求項３】
前記階調は、４、６２×４ｎ−１(ｎは正の整数)である
請求項１記載の抵抗ラダー回路。
【請求項４】
前記階調は、４、３６、１４４、５７６、２３０４、９２１６のいずれか１つである
請求項３記載の抵抗ラダー回路。
【請求項５】
電圧供給端子と電圧取り出し端子間に複数の抵抗が直列接続され、該複数の抵抗が特定の比率に設定された高電圧側の直列抵抗群と、
前記高電圧側の直列抵抗群の各抵抗の接続点と電圧取り出し端子間に各々接続された高電圧側のスイッチ群と、
前記アナログ電圧取り出し端子に複数の抵抗が直列接続され、該複数の抵抗がそれぞれ特定の比率に設定された低電圧側の直列抵抗群と、
前記低電圧側の直列抵抗群の各抵抗の接続点と基準電位間に各々接続された低電圧側のスイッチ群と、
前記高電圧と低電圧側のスイッチ群で前記高電圧と低電圧側の直列抵抗群の各々の抵抗の接続点を切り替え、合成抵抗値が重複しないようにスイッチ制御する制御回路と
を有する抵抗ラダー回路。
【請求項６】
前記抵抗は多結晶シリコンで形成された
請求項５記載の抵抗ラダー回路。
【請求項７】
前記階調は、４、６２×４ｎ−１(ｎは正の整数)である
請求項５記載の抵抗ラダー回路。
【請求項８】
前記階調は、４、３６、１４４、５７６、２３０４、９２１６のいずれか１つである
請求項７記載の抵抗ラダー回路。
【請求項９】
抵抗ラダー回路を内蔵するディジタル−アナログ変換回路であって、
特定の比率を持った抵抗およびスイッチ群により構成され、前記抵抗の合成抵抗値が1つも重複することなく、前記スイッチの組み合わせにより、前記合成抵抗の抵抗値を全ての階調に割り付けられる高電圧と低電圧側の抵抗ラダー回路と、
前記高電圧と低電圧側の抵抗ラダー回路が直列接続され、前記高電圧抵抗ラダー回路と前記低電圧側の抵抗ラダー回路を制御信号で制御する制御回路と、
マトリクス制御の前記高電圧と低電圧側の抵抗ラダー回路の出力ノードが接続されて、前記高電圧と低電圧側の制御信号に応じて出力されるアナログ信号をバッファするバッファ回路と
を有するディジタル−アナログ変換回路。
【請求項１０】
前記抵抗は多結晶シリコンで形成された
請求項９記載のディジタル−アナログ変換回路。
【請求項１１】
前記階調は、４、６２×４ｎ−１(ｎは正の整数)である
請求項９記載のディジタル−アナログ変換回路。
【請求項１２】
前記階調は、４、３６、１４４、５７６、２３０４、９２１６のいずれか１つである
請求項１１記載のディジタル−アナログ変換回路。
【請求項１３】
電圧が異なるリファレンス電圧をそれぞれ出力する第１と第２のディジタル−アナログ変換回路と、
前記異なるリファレンス電圧を用いてアナログ信号を発生する第３のディジタル−アナログ変換回路を有し、
前記第１、２または前記第３のディジタル−アナログ変換回路は、特定の比率を持った抵抗およびスイッチ群により各々構成され、前記抵抗の合成抵抗値が1つも重複することなく、前記スイッチの組み合わせにより、前記合成抵抗の抵抗値を全ての階調に割り付けられた
ディジタル−アナログ変換回路。
【請求項１４】
前記抵抗は多結晶シリコンで形成された
請求項１３記載のディジタル−アナログ変換回路。
【請求項１５】
前記階調は、４、６２×４ｎ−１(ｎは正の整数)である
請求項１３記載のディジタル−アナログ変換回路。
【請求項１６】
前記階調は、４、３６、１４４、５７６、２３０４、９２１６のいずれか１つである
請求項１５記載のディジタル−アナログ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗ラダーを利用してディジタル信号をアナログ信号に変換するディジタル−アナログ変換回路に関する。
【背景技術】
【０００２】
従来、抵抗ラダー回路を利用するアナログ機能回路にディジタル−アナログ変換回路（抵抗ラダー型のＤＡＣ回路とも記載する）がある。図６に従来のトーナメント方式のディジタル−アナログ変換回路５００を示す。
抵抗ラダーで構成されたディジタル−アナログ変換回路５００は、単位抵抗を直列に接続することで分割抵抗を形成し、制御信号Ｓ５０５によって電圧を分割し、分割された電圧をバッファ回路５０３で出力する。例えば、ｍビット（Ｂｉｔ）のＤＡＣ（Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ；ディジタル−アナログ変換）回路（ｍは自然数）の場合、２ｍ個の単位抵抗ｒが直列に接続される。
【０００３】
図６に示す抵抗ラダー型のディジタル−アナログ変換回路５００の構成について説明する。基準電圧源に抵抗ｒ１の一方の端子が接続され、他方の端子が抵抗ｒ２の一方の端子に接続され、この抵抗ｒ２の他方の端子が抵抗ｒ３の一方の端子に接続される。この様な構成が抵抗ｒｎまで繰り返される。そして、抵抗ｒｎの他方の端子はグランドに接続される。
次に、ディジタル制御信号Ｓ５０５が供給されて、スイッチが切り替えられることにより分割抵抗を介して基準電圧を分割するスイッチ群について述べる。抵抗ｒ１と抵抗ｒ２の共通接続点にスイッチＳＷ−Ａ１の一方の端子が接続され、抵抗ｒ２と抵抗ｒ３の共通接続点にスイッチＳＷ−Ａ２の一方の端子が接続され、スイッチＳＷ−Ａ１とＳＷ−Ａ２の他方の端子が共通接続される。スイッチＳＷ−Ａ１とスイッチＳＷ−Ａ２との共通接続点にスイッチＳＷ−Ｂ１が接続され、以下同様に繰り返され、抵抗ｒ（ｎ−２）と抵抗ｒ（ｎ−１）の共通接続点にスイッチＳＷ−Ａ（ｎ−２）の一方の端子が接続され、抵抗ｒ（ｎ−１）と抵抗ｒｎの共通接続点にスイッチＳＷ−Ａ（ｎ−１）の一方の端子が接続される。スイッチＳＷ−Ａ（ｎ−２）の他方の端子とＳＷ−Ａ（ｎ−１）の他方の端子が接続され、この接続点にＳＷ−Ｂｎの一方の端子が接続される。
【０００４】
スイッチＳＷ−Ｂ１とＳＷ−Ｂ２の他方の端子が共通接続されてＳＷ−Ｃ１の一方の端子に接続され、以下同様な接続が繰り返され、スイッチの最終段でスイッチＳＷ−Ｎ１とＳＷ−Ｎ２の他方の端子が共通接続されて、この共通接続端子がバッファ回路５０３の入力に接続される。これらのスイッチＳＷ−Ａ１〜ＳＷ−Ａｎ、ＳＷ−Ｂ１〜ＳＷ−Ｂｎ、・・・、ＳＷ−Ｎ１とＳＷ−Ｎ２を入力ディジタル信号である制御信号Ｓ５０５に応じて切り替えることによりバッファ回路５０３の出力からディジタル−アナログ変換されたアナログ信号が出力される。
【０００５】
よって、高分解能の抵抗ラダー型のＤＡＣ回路５００ほど、使用される単位抵抗の数は指数関数的に多くなり、このためＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ；超集積回路）サイズの制約上、特殊用途を除いて実用化されていない。
しかし、この抵抗ラダー型のディジタル−アナログ変換回路５００は、抵抗の高線形性の特徴が生かされ、線形性（ＩＮＬ（Ｉｎｔｅｇｒａｌ  Ｎｏｎ  Ｌｉｎｅａｒｉｔｙ）特性、ＤＮＬ（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｎｏｎ  Ｌｉｎｅａｒｉｔｙ）特性の良い方式の回路として知られている。よって、線形性が優先されるアプリケーションで選択される。
また特許文献１では、３つのＤＡ変換回路で上位と下位のＤＡ変換回路が構成され、上位のＤＡ変換は２つのＤＡ変換回路で構成され、電源とグランド間に複数の抵抗が直列接続され、共通接続点の偶数と奇数により２個のグループに分け、２個のグループからそれぞれ出力された値をデコードして下位のＤＡ変換を１つのＤＡ変換回路で行い、アナログ出力電圧を出力する技術が開示されている。
【特許文献１】特開平５−２６８０９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した抵抗ラダー型ＤＡＣ回路は、単位抵抗を直列に接続した構成を取るので、単位抵抗の製造ばらつきが、抵抗ラダー型ＤＡＣ回路の線形性へ影響を与える。特に、昨今のプロセス技術では、サリサイドプロセス技術が主流であり、Ｐｏｌｙ（ポリ；多結晶）抵抗を作成する際に、コンタクトから多結晶抵抗までサリサイドが形成され、抵抗値の製造ばらつきの一因を成している。更に、サリサイド部分の抵抗値にはランダム性があり、単位抵抗の抵抗値ばらつきにランダム性を与え、抵抗ラダー回路の線形性を予測困難なものにしている。
本発明では、単位抵抗のみを使用せずに、抵抗ラダー型ＤＡＣ回路と同等の機能を有し、更に使用される抵抗の本数を削減することで、サリサイドによる抵抗値ばらつきのランダム性を低減することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、特定の比率を持った抵抗およびスイッチの群により構成されるマトリクス制御の抵抗ラダー回路に係り、前記抵抗の合成抵抗値が1つも重複することなく、前記スイッチの組み合わせにより、前記抵抗の合成抵抗値を全ての階調に割り付けることに特徴を有する。
本発明の抵抗ラダー回路は、電圧供給端子と電圧取り出し端子間に複数の抵抗が直列接続され、該複数の抵抗が特定の比率に設定された高電圧側の直列抵抗群と、前記高電圧側の直列抵抗群の各抵抗の接続点と電圧取り出し端子間に各々接続された高電圧側のスイッチ群と、前記アナログ電圧取り出し端子に複数の抵抗が直列接続され、該複数の抵抗がそれぞれ特定の比率に設定された低電圧側の直列抵抗群と、前記低電圧側の直列抵抗群の各抵抗の接続点と基準電位間に各々接続された低電圧側のスイッチ群と、前記高電圧と低電圧側のスイッチ群で前記高電圧と低電圧側の直列抵抗群の各々の抵抗の接続点を切り替え、合成抵抗値が重複しないようにスイッチ制御する制御回路とを有する。
本発明のディジタル−アナログ変換回路は、抵抗ラダー回路を内蔵するディジタル−アナログ変換回路であって、特定の比率を持った抵抗およびスイッチ群により構成され、前記抵抗の合成抵抗値が1つも重複することなく、前記スイッチの組み合わせにより、前記合成抵抗の抵抗値を全ての階調に割り付けられる高電圧と低電圧側の抵抗ラダー回路と、前記高電圧と低電圧側の抵抗ラダー回路が直列接続され、前記高電圧抵抗ラダー回路と前記低電圧側の抵抗ラダー回路を制御信号で制御する制御回路と、マトリクス制御の前記高電圧と低電圧側の抵抗ラダー回路の出力ノードが接続されて、前記高電圧と低電圧側の制御信号に応じて出力されるアナログ信号をバッファするバッファ回路とを有する。
本発明のディジタル−アナログ変換回路は、電圧が異なるリファレンス電圧をそれぞれ出力する第１と第２のディジタル−アナログ変換回路と、前記異なるリファレンス電圧を用いてアナログ信号を発生する第３のディジタル−アナログ変換回路を有し、前記第１、２または前記第３のディジタル−アナログ変換回路は、特定の比率を持った抵抗およびスイッチ群により各々構成され、前記抵抗の合成抵抗値が1つも重複することなく、前記スイッチの組み合わせにより、前記合成抵抗の抵抗値を全ての階調に割り付けられたことを特徴とする。
【発明の効果】
【０００８】
本発明は、単位抵抗のみを使用せずに、抵抗ラダー型ＤＡＣ回路と同等の機能を有し、更に使用される抵抗の本数を削減することで、サリサイドによる抵抗値ばらつきのランダム性を低減することができる。
【発明を実施するための最良の形態】
【０００９】
図１に、本発明の第１の実施形態である抵抗ラダー回路を用いたディジタル−アナログ変換（ＤＡＣ）回路１００の構成図を示す。
基準電圧と接続ノードＮＤ１間に抵抗ラダーＡ(回路)１０１を接続し、接続ノードＮＤ１とグランド間に抵抗ラダーＡ（回路）１０２が接続される。接続ノードＮＤ１はまたバッファ回路１０３の入力に接続され、バッファ回路１０３の出力からアナログ信号が出力される。
【００１０】
抵抗ラダーＡ１０１に制御信号Ｓ１が供給され、また抵抗ラダーＡ１０２に制御信号Ｓ２が供給される。これらの制御信号Ｓ１，Ｓ２はディジタル入力信号であり、このディジタル信号に応じたアナログ信号が抵抗ラダーＡ１０１，１０２から出力される。
このように、図１では同種の抵抗ラダーが２個直列に接続され、接続ノードＮＤ１の電圧がバッファ回路１０３を用いて出力される形態が採られている。
ここで、ノード１は電圧供給端子に、ノード２は電圧取り出し端子に、基準電位はグランドに相当し、また抵抗ラダーＡ１０１のｒａ１〜ｒａ５（ｒａ＿１〜ｒａ４７）は高電圧側の直列抵抗群、抵抗ラダーＡ１０２のｒｂ１〜ｒｂ５（ｒｂ＿１〜ｒｂ＿４７）は低電圧側の直列抵抗群に、また抵抗ラダーＡ１０１を切り替えるスイッチＳＷａ１〜ＳＷａ５（ＳＷ＿ａ０〜ＳＷ＿ａ４６）は高電位側のスイッチ群に、また抵抗ラダーＡ１０２を切り替えるスイッチＳＷｂ１〜ＳＷｂ５（ＳＷ＿ｂ０〜ＳＷ＿ｂ４６）は低電位側のスイッチ群にそれぞれ相当する。
【００１１】
図２に、５Ｂｉｔ相当（３２階調相当）の抵抗ラダー回路２００を示す。ここでは、抵抗ラダー回路２００を３６階調について説明するが、これ以外の階調の抵抗ラダー回路を構成することもできる。
図２（ａ）に、図１で使用される３６階調の抵抗ラダーＡ１０１，１０２の抵抗ラダー回路２００の詳細トポロジーを示す。また、この抵抗ラダーＡ１０１，１０２の抵抗は主に多結晶ポリシリコン、サリサイドで形成される。
ノードＮＤ１０に抵抗ｒａ１の一方の端子とスイッチＳＷａ０の一方の端子が接続され、スイッチＳＷａ０の他方の端子はノードＮＤ１１に接続される。抵抗ｒａ１の他方の端子は抵抗ｒａ２一方の端子に接続されるとともにスイッチＳＷａ１の一方の端子に接続される。抵抗ｒａ２の他方の端子は抵抗ｒａ３の一方の端子に接続されるとともにスイッチＳＷａ２の一方の端子に接続される。抵抗ｒａ３の他方の端子は抵抗ｒａ４の一方の端子に接続されるとともにスイッチＳＷａ３の一方の端子に接続される。抵抗ｒａ４の他方の端子は抵抗ｒａ５の一方の端子に接続されるとともにスイッチＳＷａ４の一方の端子に接続される。抵抗ｒａ５の他方の端子はスイッチＳＷａ５の一方の端子に接続される。スイッチＳＷａ０〜ＳＷａ５の他方の端子は共通接続されてノードＮＤ１１に接続される。ここで、抵抗ｒａ１，ｒａ３，ｒａ５の抵抗値は、例えば単位抵抗値ｒに設定され、また抵抗ｒａ２，ｒａ４の抵抗値は、例えば単位抵抗値ｒの５倍の５ｒに設定される。これらの抵抗（ｒａ１，ｒａ３，ｒａ５）の値“ｒ”を単位抵抗として、他の抵抗（ｒａ２，ｒａ４）は単位抵抗“ｒ”の５倍（“５ｒ”）とすればよいので、この単位抵抗の値“ｒ”は任意に設定することができる。
【００１２】
またノードＮＤ１１はスイッチＳＷｂ０の一方の端子と抵抗ｒｂ１の一方の端子に接続される。抵抗ｒｂ１の他方の端子は抵抗ｒｂ２の一方の端子とスイッチＳＷｂ１の一方の端子に接続される。抵抗ｒｂ２の他方の端子は抵抗ｒｂ３の一方の端子とスイッチＳＷｂ２の一方の端子に接続される。抵抗ｒｂ３の他方の端子は抵抗ｒｂ４の一方の端子とスイッチＳＷｂ３の一方の端子に接続される。抵抗ｒｂ４の他方の端子は抵抗ｒｂ５の一方の端子とスイッチＳＷｂ４の一方の端子に接続される。抵抗ｒｂ５の他方の端子はスイッチＳＷｂ５の一方の端子に接続される。
スイッチＳＷｂ０〜ＳＷｂ５の他方の端子はノードＮＤ１２に共通接続されて、基準電位、例えばグランドに接続される。
【００１３】
図２（ａ）において、Ａ群スイッチＳＷａ０〜ＳＷａ５及びＢ群スイッチＳＷｂ０〜ＳＷｂ５が配され、両群のスイッチＳＷの内1つずつをＯＮ（オン）状態にすることによって、特定の比率を取る抵抗値１０本の抵抗から合成抵抗が作られる。
図２（ｂ）のテーブル（マトリクス表）に示す合成抵抗を作る動作について図２（ａ）を用いて説明する。
図２（ｂ）のマトリクス表の行にＡ群スイッチＳＷａ０〜ＳＷａ５のＯＮ（オン）状態を示し、列にＢ群スイッチＳＷｂ０〜ＳＷｂ５のＯＮ状態を示し、Ａ群、Ｂ群の特定のスイッチがオンした時に合成された抵抗値をマトリクス表の配列位置に示す。
例えば、マトリクス表の１列は、スイッチＳＷａ０をＯＮ（オン）状態にしたとき、Ｂ群スイッチＳＷｂ０〜ＳＷｂ５のそれぞれのＯＮ状態のときの合成抵抗を表している。ＳＷａ０がＯＮでスイッチＳＷｂ０がＯＮのとき、ノードＮＤ１０とＮＤ１１は接続され、抵抗値は０（ゼロ）となり、またノードＮＤ１１とＮＤ１２間の抵抗値はＳＷｂ０がＯＮするので抵抗値は０（ゼロ）となるので、ノードＮＤ１０とＮＤ１２間の合成抵抗値は０(ゼロ)となる。
ＳＷａ０がＯＮでＳＷｂ１がＯＮのとき、ノードＮＤ１０とＮＤ１１間の抵抗値は０(ゼロ)となり、ノードＮＤ１１とＮＤ１２間はスイッチＳＷｂ１のみがＯＮしているので、その抵抗値は２ｒとなる。従って、ノードＮＤ１０とノードＮＤ１２間の合成抵抗値は２ｒとなる。以下同様に、スイッチＳＷｂ２がＯＮのとき、４ｒ、ＳＷｂ３がＯＮのとき１８ｒ、ＳＷｂ４がＯＮのとき２０ｒ、ＳＷｂ５がＯＮのとき２２ｒとなる。
【００１４】
次に、マトリクス表の２列において、Ａ群スイッチＳＷａ１がＯＮとなり、その状態でＢ群スイッチＳＷｂ０〜ＳＷｂ５がＯＮした特の合成抵抗を表す。ＳＷｂ０〜ＳＷｂ５がＯＮする時の合成抵抗はそれぞれ１ｒ、３ｒ、５ｒ、１９ｒ、２１ｒ、２３ｒとなる。
これをＡ群スイッチＳＷａ２〜ＳＷａ５まで繰り返す。
以下同様に繰り返し、マトリクス表の６列において、スイッチＳＷａ５がＯＮでＢ群スイッチＳＷｂ０〜ＳＷｂ５が切り替った時の合成抵抗値を示す。スイッチＳＷａ５がＯＮでスイッチＳＷｂ０がＯＮのとき、ノードＮＤ１０とノードＮＤ１１間の抵抗は１３ｒで、ノードＮＤ１１とノードＮＤ１２間の抵抗値は０(ゼロ)となり、ノードＮＤ１０とノードＮＤ１２間の合成抵抗値は１３ｒとなる。スイッチＳＷａ５がＯＮでスイッチＳＷｂ１がＯＮのとき、ノードＮＤ１１とノードＮＤ１２間の合成抵抗値は２ｒであるから、ノードＮＤ１０とノードＮＤ１２間の合成抵抗値は１５ｒとなる。同様に、スイッチＳＷｂ２がＯＮのとき、ノードＮＤ１１とノードＮＤ１２間の抵抗値は４ｒであるから、ノードＮＤ１０とノードＮＤ１２間の合成抵抗値は１７ｒとなる。スイッチＳＷｂ３がＯＮのとき、ノードＮＤ１１とノードＮＤ１２間の抵抗値は１８ｒであるから、ノードＮＤ１０とノードＮＤ１２間の合成抵抗値は３１ｒとなる。スイッチＳＷｂ４がＯＮのとき、ノードＮＤ１１とノードＮＤ１２間の抵抗値は２０ｒであるから、ノードＮＤ１０とノードＮＤ１２間の合成抵抗値は３３ｒとなる。そして、スイッチＳＷｂ５がＯＮのとき、ノードＮＤ１１とノードＮＤ１２間の抵抗値は２２ｒであるから、ノードＮＤ１０とノードＮＤ１２間の合成抵抗値は３５ｒとなる。
【００１５】
このように、図２（ｂ）のテーブル（マトリクス表）に示す両群スイッチＳＷのＯＮ（オン）状態の組み合わせを切り替えることによって、合成抵抗を０ｒから３５ｒまでの３６階調を実現することができる。また、ラダー抵抗を図２（ａ）に示すように設定することにより、このマトリクス表で重複する抵抗値は存在しない。
【００１６】
次に、抵抗ラダー型のディジタル−アナログ変換回路１００の動作について、図１と図２を用いて説明する。例えば、図１に示す制御信号Ｓ１で上側の抵抗ラダーＡ１０１の合成抵抗に図２の抵抗ラダー回路２００を使用した例において、図２の抵抗ラダー回路２００のスイッチＳＷａ１とＳＷｂ２を選択することにより５ｒが選ばれる。
さらに制御信号Ｓ２により下側の抵抗ラダーＡ１０２の合成抵抗に図２の抵抗ラダー回路２００を使用した例において、図２のＳＷａ３とＳＷｂ４を選択することにより２７ｒが選ばれる。この例において、３６階調を５：２７に分割したアナログ信号が図１のバッファ回路１０３を介して出力される。
したがって、制御信号Ｓ１で抵抗ラダーＡ１０１のスイッチを切り替えるとともに、制御信号Ｓ２で抵抗ラダーＡ１０２のスイッチを切り替えることにより、０〜３５：０〜３５の比が実現でき、これに応じたアナログ信号を出力することができる。
【００１７】
図２では３６階調の抵抗ラダー回路２００について説明したが、同様の効果が４、６２×４ｎ−１（ｎは正の整数)階調の抵抗ラダーについて、４若しくは６×２ｎ個のスイッチＳＷと２若しくは（６×２ｎ−２）本の特定の比率をもった抵抗から実現できる。
よって、実際に使用できる階調数は、４階調、３６階調、１４４階調、５７６階調、２３０４階調、９２１６階調程度までと予想される。９２１６階調で、１３Ｂｉｔ精度（８１９２階調）を確保できる。従って、抵抗数を減らすことにより、サリサイドによる抵抗ばらつきの影響を低減できる。
一方、図６に示した従来の抵抗ラダー回路の場合、３６階調を実現する場合３６本の単位抵抗を使用し、各抵抗に付与されるサリサイドにより、抵抗値がランダムにばらつく。
これに対して、上述した実施形態では、１０本の抵抗を用いて、３６階調の信号分割が行われるので、従来に比較して、サリサイドによる抵抗値のばらつきの影響は大幅に低減され、７３％の抵抗ばらつきの影響を削減できる。
【００１８】
図３と図４−Ａ〜Ｄに２３０４階調に可変できる抵抗ラダー回路３００の構成と、Ａ群スイッチＳＷとＢ群スイッチＳＷによって実現される合成抵抗の値をテーブル化したマトリクス表を示す。
図３は本発明の第２の実施形態の抵抗ラダー回路３００である。この抵抗ラダー回路３００は２３０４階調に抵抗を可変できるように、抵抗ｒａ−１〜ｒａ−４７とスイッチ群ＳＷ−ａ０〜ＳＷ−ａ４７で構成されたＡ群の抵抗ラダー回路と、抵抗ｒｂ−１〜ｒｂ−４７とスイッチＳＷ−ｂ０〜ＳＷ−ｂ４７で構成されたＢ群のダラー回路とで構成されている。
【００１９】
Ａ群の抵抗ラダー回路の回路構成は図２に示した構成と基本的に同じであるが、直列接続された抵抗ｒａ−１〜ｒａ−４７の抵抗の数とその抵抗値が異なるところに特徴がある。また同様に、Ｂ群の抵抗ラダー回路を構成する直列抵抗ｒｂ−１〜ｒｂ−４７が直列接続され、その抵抗値は図２に示した抵抗値と異なっている。ここで、抵抗ｒａ−１〜ｒａ−４７とｒｂ−１〜ｒｂ−４７を組み合わせた抵抗の合成値は重複しないように設定される。
【００２０】
Ａ群のラダー回路の具体構成は、図３に示すように、ノードＮＤ２０と抵抗ｒａ−１の一方の端子とスイッチＳＷ−ａ０の一方の端子が接続される。この抵抗ｒａ−１から抵抗ｒａ−４７は直列接続され、各抵抗の共通接続点とノードＮＤ２１間にそれぞれスイッチＳＷ−ａ１〜ＳＷ−ａ４７が接続される。
またＢ群のラダー回路の具体構成も、ノードＮＤ２１とノードＮＤ２２間に抵抗ｒｂ−１〜ｒｂ−４７が直列接続され、またノードＮＤ２１とノードＮＤ２２間にスイッチＳＷ−ｂ０が接続される。各抵抗の共通接続点とノードＮＤ２２間にそれぞれスイッチＳＷ−ｂ１〜ＳＷ−ｂ４７が接続されている。
これらのスイッチＳＷ−ａ０〜ＳＷ−ａ４７とＳＷ−ｂ０〜ＳＷ−ｂ４７は入力ディジタル信号により切り替えられ、その結果合成抵抗値が可変され、入力ディジタル信号に応じたアナログ信号（電圧）が出力される。
【００２１】
次に、図３に示した抵抗ラダー回路３００の動作について、図４−Ａ〜Ｄのマトリクス表を用いて説明する。この抵抗ラダー回路３００を構成する抵抗は多結晶ポリシリコン、サリサイド等で形成される。
図４−Ａ〜Ｄにおいて、行はＡ群のスイッチＳＷ−ａ０〜ＳＷ−ａ４７が単独にＯＮしたときの抵抗ｒａ−１〜ｒａ−４７の各抵抗値を示す。また列は、Ｂ群のスイッチＳＷ−ｂ０〜ＳＷ−ｂ４７が単独にＯＮしたときの抵抗ｒｂ−１〜ｒｂ−４７の各抵抗値を示す。
従来は、抵抗値を単位抵抗値かまたはその２のべき乗の値に設定していたため、従来の方法で抵抗値を設定すると、重複する抵抗値が発生し、互いに異なる抵抗値を表現することができない。そこで、上述した抵抗ｒａ−１〜ｒａ−４７とｒｂ−１〜ｒｂ−４７の抵抗値をマトリクス表に示す所定の値に設定することにより、２３０４個の全て異なる合成抵抗値を表すことができる。
ノードＮＤ２０とノードＮＤ２１間の抵抗に関し、抵抗ｒａ−１が１ｒ、抵抗ｒａ−２が５ｒ、・・・、抵抗ｒａ−１２が９５ｒ、・・・、抵抗ｒａ−２４が３８３ｒ、・・・、抵抗ｒｂ−４７が１ｒと設定される。
一方、ノードＮＤ２１とノードＮＤ２２間に直列接続された抵抗に関し、ｒｂ−１が２ｒ、ｒｂ−２が２ｒ、ｒｂ−３が１４ｒ、・・・、ｒｂ−１２が１９４ｒ、・・・、ｒｂ−２４が７７０ｒ、・・・ｒｂ−３６が１９４ｒ、・・・、ｒｂ−４７が２ｒと設定される。図４−Ａ〜Ｄに示すマトリクス表には単位抵抗ｒの倍数のみを記載している。
図４−Ａ〜Ｄのマトリクス表の１列はＡ群のスイッチＳＷ−ａ０がＯＮ状態において、Ｂ群のスイッチＳＷ−ｂ０〜ＳＷ−ｂ４７を切り替えたときの抵抗値を示す。
スイッチＳＷ−ａ０がＯＮのとき、ノードＮＤ２０とノードＮＤ２１間の抵抗値は０（ゼロ）で、スイッチＳＷ−ｂ０がＯＮのときノードＮＤ２１とノードＮＤ２２間は０（ゼロ）である。その結果、ノードＮＤ２０とノードＮＤ２２間の合成抵抗値は０(ゼロ)となる。
次に、ＳＷ−ｂ１がＯＮすると、ノードＮＤ２１とノードＮＤ２２間は抵抗ｒｂ−１の抵抗値２ｒとなり、その結果ノードＮＤ２０とノードＮＤ２２間の合成抵抗値は２ｒとなる。
同様にスイッチＳＷ−ｂ４７がＯＮすると、ノードＮＤ２０とノードＮＤ２２間の抵抗値は１５３４ｒとなり、ノードＮＤ２０とノードＮＤ２２間の合成抵抗値は１５３４ｒとなる。
【００２２】
図４−Ａ〜Ｄのマトリクス表の２列において、このときスイッチＳＷ−ａ１がＯＮし、ノードＮＤ２０とノードＮＤ２１間の抵抗値は１ｒであるので、スイッチＳＷ−ｂ１〜スイッチＳＷ−ｂ４７を切り替えた時のそれぞれの値は、１列の抵抗値に１ｒ加えた値となる。例えば、ＳＷ−ｂ４７をＯＮすると、ノードＮＤ２０とノードＮＤ２１間の抵抗値は１ｒで、ノードＮＤ２１とノードＮＤ２２間の抵抗値は１５３４ｒであるので、ノードＮＤ２０とノードＮＤ２２間の合成抵抗値は１５３５ｒとなる。
以下同様に繰り返し、マトリクス表の４８列において、スイッチＳＷ−ａ４７のみＯＮ状態において、スイッチＳＷ−ｂ０がＯＮのとき、行方向の抵抗値を加算した合計値が抵抗値となり、ノードＮＤ２０とノード２１間の抵抗値は７６９ｒとなる。ノードＮＤ２１とノードＮＤ２２間の抵抗値は０(ゼロ)であるので、ノードＮＤ２０とノードＮＤ２２間の合成抵抗値は７６９ｒとなる。
次に、スイッチＳＷ−ｂ１がＯＮすると、ノードＮＤ２１とノードＮＤ２２間の抵抗は２ｒであるので、ノードＮＤ２０とノードＮＤ２２間の合成抵抗値は７７１ｒとなる。
以下同様に繰り返し、スイッチＳＷ−ｂ４７がＯＮすると、ノードＮＤ２１とノードＮＤ２２間に直列接続された抵抗値は１５３４ｒで、この抵抗値をノードＮＤ２０とノードＮＤ２２間の抵抗７６９ｒに加算すると２３０３ｒの合成抵抗値が得られる。この図４−Ａ〜Ｄは各スイッチを切り替えたとき、合成した抵抗の値を示していて、抵抗値はいずれも重複しないように設定されている。
このように、本実施形態の抵抗ラダー回路３００では、従来より少ない抵抗で１０ビット精度のＤＡＣ回路を構成できる。その結果、サリサイドによる抵抗ばらつきの影響を低減できる。
【００２３】
次に、本発明の第３の実施形態のディジタル−アナログ変換（ＤＡＣ）回路４００を図５に示す。
このディジタル−アナログ変換回路４００は、５Ｂｉｔ精度のＤＡＣ回路を用いて、１０Ｂｉｔ精度のＤＡＣ回路を構成した例である。上位Ｂｉｔ変換ステージ４１０と下位Ｂｉｔ変換ステージ４３０を備えていることを特徴とする。
【００２４】
上位Ｂｉｔ変換ステージ４１０は基準電圧と接続ノードＮＤ４０間に抵抗ラダー４１１が接続され、この接続ノードＮＤ４０は抵抗ラダー４１２の一方の端子とバッファ回路４１３の入力に接続される。抵抗ラダー４１２の他方の端子は他の基準電位たとえばグランドに接続される。バッファ回路４１３の出力から、上方リファレンス電圧Ｖｒｕｐが出力される。
また、基準電圧と接続ノードＮＤ４１間に抵抗ラダー４１６が接続され、このノードＮＤ４１は抵抗ラダー４１７の一方の端子とバッファ回路４１８の入力に接続される。抵抗ラダー４１７の他方の端子は他の基準電位たとえばグランドに接続される。バッファ回路４１８の出力から、下方リファレンス電圧Ｖｒｄｎが出力される。
【００２５】
次に、下位Ｂｉｔ変換ステージ４３０に構成について述べる。上位Ｂｉｔ変換ステージ４１０のバッファ回路４１３の出力端子と接続ノードＮＤ４２間に抵抗ラダー４３１が接続され、この接続ノードＮＤ４２は抵抗ラダー４３２の一方の端子とバッファ回路４３３の入力に接続される。抵抗ラダー４３２の他方の端子はバッファ回路４１８の出力端子に接続され、下方リファレンス電圧Ｖｒｄｎが供給される。バッファ回路４３３の出力から、アナログ電圧が出力される。
【００２６】
上位Ｂｉｔ変換ステージ４１０においては、制御信号Ｓ４１，Ｓ４２で作られる接続ノードＮＤ４０の電圧と、制御信号Ｓ４３，Ｓ４４で作られる接続ノードＮＤ４１の電圧は、５Ｂｉｔ精度で１ＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）の電圧差を採ることに特徴を有する。
上位Ｂｉｔ変換ステージ４１０の動作について説明する。例えば、制御信号Ｓ４１，Ｓ４２で抵抗ラダー４１１，４１２の分割抵抗を用いて、リファレンス電圧が１３：１９に分割された電位が接続ノードＮＤ４０に割り付けられると、制御信号Ｓ４３，Ｓ４４で同様に、リファレンス電圧が１４：１９に分割された電圧が接続ノードＮＤ４１に割り付けられる。そして、これらの電位が下位Ｂｉｔ変換ステージ４３０の入力に供給される。
【００２７】
次に、図５に示す他の実施形態の下位Ｂｉｔ変換ステージ４３０の動作について説明する。接続ノードＮＤ４０の電圧がバッファ回路４１３によって、次段の下位Ｂｉｔ変換ステージ４３０の上方リファレンス電圧Ｖｒｕｐと位置付けられ、接続ノードＮＤ４１の電圧がバッファ回路４１８によって、次段の下方リファレンス電圧Ｖｒｄｎに位置付けられる。
上方リファレンス電圧Ｖｒｕｐと下方リファレンス電圧Ｖｒｄｎを下位ビットディジタル信号の制御信号Ｓ４５，Ｓ４６で抵抗ラダー４３１，４３２を制御し、それに応じて発生した分割抵抗によって、接続ノードＮＤ４２の電圧が決定される。更に、接続ノードＮＤ４２の電圧がバッファ回路４３３を介して出力される。
【００２８】
ここで、図１と図３で示した抵抗ラダー回路（１０１，１０２，３００）で構成された１０ＢｉｔＤＡＣと、図５に示した抵抗ラダー回路で構成された上位Ｂｉｔ変換ステージ４１０と下位Ｂｉｔ変換ステージ４３０で構成されたＤＡＣ回路（４００）の特性について比較する。
１０Ｂｉｔの抵抗ラダー型ＤＡＣを図１に示す構成とすると、１０Ｂｉｔは１０２４＝３２２を必要とするので、実際に図１の抵抗ラダーＡ（１０１，１０２）で実現する場合、２３０４＝４８２階調が利用される。よって、２３０４階調を実現する際に必要な素子数は、スイッチＳＷが９６個、特定の比率を持った抵抗が９４本必要である。よって、抵抗ラダーＡ（１０１，１０２）を２組使って抵抗ラダー型ＤＡＣ回路が構成されるので、結果スイッチＳＷは１９２個、特定素子の抵抗は１８８本となる。
これに対して１０Ｂｉｔの抵抗ラダー型ＤＡＣを図５に示す構成で実現する場合、５Ｂｉｔの精度を得られる３６階調の抵抗ラダーＡを６組で構成される。５Ｂｉｔの抵抗ラダーは、３２＜３６階調であることから、５Ｂｉｔの抵抗ラダーＡは１２個のスイッチＳＷと１０本の特定の比率を持った抵抗で実現される。よって、５Ｂｉｔ精度の抵抗ラダーＡを６組で構成して実現される１０Ｂｉｔ抵抗ラダー型ＤＡＣ回路には、１２＊６＝７２個のスイッチＳＷと１０＊６＝６０個の特定比率を持った抵抗で実現される。（ただし、＊印は乗算記号を表す。）
故に、図３で示す抵抗ラダーＤＡＣ回路で３８０個の素子が必要であったのに対して、図５に示す抵抗ラダーＤＡＣ回路では１３２個で同様の性能を実現できる。
【００２９】
次に、図５に示す抵抗ラダー型のＤＡＣ回路４００の他の効果について述べる。
１０Ｂｉｔの抵抗ラダー型ＤＡＣ回路を図１の構成実現する場合と図５の構成で実現する場合において、使用される抵抗ラダー内の、使用される抵抗の最大抵抗値を比較する。
図３に示す抵抗ラダーＤＡＣ回路の場合、２３０４階調の抵抗ラダーが利用されるので、図５より最大抵抗値の比率は単位抵抗の７７０倍を取る。これに対して、図５に示す抵抗ラダーＤＡＣ回路で使用され３６階調の抵抗ラダーＡでは、図２から最大抵抗値の比率は単位抵抗の１４倍を取る。
よって、図１と図５の抵抗ラダーＤＡＣ回路では、単位抵抗に対する最大抵抗値の倍率に５５倍の乖離があり、要求されるＢｉｔ数が増えるほど、図５の抵抗ラダーＤＡＣ回路の方がデバイスサイズを小さくできるという利点がある。
【００３０】
以上述べたように、本発明の抵抗ラダーＤＡＣ回路において、サリサイドによる抵抗ばらつきの影響を低減できる。図６に示される従来の抵抗ラダー回路の場合、３６階調を実現する場合、３６本の単位抵抗を使用し、各抵抗に付与されるサリサイドにより抵抗値がランダムにばらつく。
これに対して、上述した図２の実施形態では、１０本の抵抗を用いて、３６階調の信号分割が行われるので、従来に比較して、サリサイドによる抵抗値のばらつきの影響は大幅に低減され、７３％の抵抗ばらつきの影響を削減できる。
【図面の簡単な説明】
【００３１】
【図１】図１は第1の実施形態のディジタル−アナログ変換回路のブロック構成を示す図である。
【図２】図１の抵抗ラダーＡ回路の３６階調の回路構成とその動作を説明するための表を示す。
【図３】図１の抵抗ラダーＡを２３０４階調とする回路構成を示す。
【図４−Ａ】図３に示す大綱ラダー回路の動作を説明するための表を示す。
【図４−Ｂ】図３に示す大綱ラダー回路の動作を説明するための表を示す。
【図４−Ｃ】図３に示す大綱ラダー回路の動作を説明するための表を示す。
【図４−Ｄ】図３に示す大綱ラダー回路の動作を説明するための表を示す。
【図５】第２の実施形態のディジタル−アナログ変換回路のブロック構成を示す。
【図６】従来の抵抗ラダー型ＤＡＣ回路のブロック構成を示す。
【符号の説明】
【００３２】
１００，４００，５００…ディジタル−アナログ変換回路、１０１，１０２，２００，３００…抵抗ラダー（Ａ）回路、１０３，４１３，４１８，４３３，５０３…バッファ回路、ｒ１〜ｒｎ，ｒａ１〜ｒａｎ，ｒｂ１〜ｒｂｎ，ｒ−ａ１〜ｒ−ａ４７，ｒ−ｂ１〜ｒ−ｂ４７…抵抗、４１０…上位ビット（Ｂｉｔ）変換ステージ、４１１，４１２，４１６，４１７…抵抗ラダー、４３０…下位ビット（Ｂｉｔ）変換ステージ、ＳＷａ１〜ＳＷａ５，ＳＷ−ａ１〜ＳＷ−ａ４７，ＳＷｂ０〜ＳＷｂ５，ＳＷ−ｂ１〜ＳＷ−ｂ４７，ＳＷ−Ａ１〜ＳＷ−Ａｎ，ＳＷＢ１〜ＳＷＢｎ，ＳＷ−Ｃ１，ＳＷ−Ｎ１，ＳＷ−Ｎｎ…スイッチ。
【図１】
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【図２】
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【図３】
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【図４−Ａ】
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【図４−Ｂ】
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【図４−Ｃ】
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【図４−Ｄ】
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【図５】
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【図６】
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