(57)【要約】【課題】低消費電力で動作するバースト制御パルス発生回路。【解決手段】通信に用いるパルス信号を発生するバースト制御パルス発生回路１００であって、バースト制御パルス発生回路１００は、通信のオン／オフを制御するバースト信号Ｂｕｒｓｔに基づき周期信号を発振するタイミング発生回路２００と、タイミング発生回路２００から出力される周期信号に基づきパルス信号Ｐｕｌｓｅを生成するパルス発生論理回路３００と、を有し、バースト信号Ｂｕｒｓｔがオン状態のとき１回以上のパルス信号Ｐｕｌｓｅを発生し、バースト信号Ｂｕｒｓｔがオフ状態のときパルス信号Ｐｕｌｓｅの発生を停止する。【選択図】図２
2008092549.tif 000002
【特許請求の範囲】
【請求項１】
通信に用いるパルス信号を発生するバースト制御パルス発生回路であって、
前記バースト制御パルス発生回路は、
前記通信のオンとオフを制御するバースト信号に基づき周期信号を発振するリング発振回路を含み、前記周期信号に基づき複数のタイミング信号を出力するタイミング発生回路と、
前記複数のタイミング信号に基づき前記パルス信号を生成するパルス発生論理回路と、を有し、
前記バースト信号がオン状態のとき１回以上の前記パルス信号を発生し、前記バースト信号がオフ状態のとき前記パルス信号の発生を停止する、
ことを特徴とするバースト制御パルス発生回路。
【請求項２】
請求項１に記載のバースト制御パルス発生回路において、
前記リング発振回路が発振する前記周期信号の発振周期は、前記パルス信号のパルス幅よりも長い、
ことを特徴とするバースト制御パルス発生回路。
【請求項３】
請求項２に記載のバースト制御パルス発生回路において、
前記リング発振回路と前記タイミング発生回路とは、各々を構成する素子の少なくとも１個以上を共有している、
ことを特徴とするバースト制御パルス発生回路。
【請求項４】
請求項２に記載のバースト制御パルス発生回路において、
前記リング発振回路は、前記周期信号の発振周期を制御可能な論理回路を含んでいる、
ことを特徴とするバースト制御パルス発生回路。
【請求項５】
請求項２に記載のバースト制御パルス発生回路において、
前記タイミング発生回路は、前記タイミング信号を制御可能な論理回路を含んでいる、
ことを特徴とするバースト制御パルス発生回路。
【請求項６】
請求項２に記載のバースト制御パルス発生回路において、
前記リング発振回路は、２入力論理回路と、前記２入力論理回路の出力端子に直列に接続されたｎ個（ｎは２以上の自然数）のＮＯＴ回路と、を含み、ｎ個目の前記ＮＯＴ回路の出力端子は前記２入力論理回路の一方の入力端子に接続され、前記２入力論理回路の他方の入力端子に前記バースト信号が入力され、
前記タイミング発生回路は、前記リング発振回路と、ｎ個目の前記ＮＯＴ回路の出力端子に直列に接続されたｍ個（ｍはｎ以下の自然数）の前記ＮＯＴ回路と、を含む、
ことを特徴とするバースト制御パルス発生回路。
【請求項７】
請求項２に記載のバースト制御パルス発生回路において、
前記リング発振回路は、２入力論理回路と、前記２入力論理回路の出力端子に直列に接続されたｎ個（ｎは２以上の自然数）のＮＯＴ回路と、を含み、
前記タイミング発生回路は、前記リング発振回路と、ｎ個目の前記ＮＯＴ回路の出力端子に直列に接続された２×ｍ個（ｍはｍ≦ｎ÷２の自然数）の前記ＮＯＴ回路と、を含み、
前記２入力論理回路の一方の入力端子には、ｎ＋（２×ｉ）個目（ｉは０≦ｉ≦ｍの整数）の前記ＮＯＴ回路の出力端子が接続されるように切り換える切換回路が接続され、前記２入力論理回路の他方の入力端子には前記バースト信号が入力されている、
ことを特徴とするバースト制御パルス発生回路。
【請求項８】
請求項２に記載のバースト制御パルス発生回路において、
前記リング発振回路は、２入力論理回路と、前記２入力論理回路の出力端子に直列に接続されたｎ個（ｎは２以上の自然数）のＮＯＴ回路と、を含み、ｎ個目の前記ＮＯＴ回路の出力端子は前記２入力論理回路の一方の入力端子に接続され、前記２入力論理回路の他方の入力端子に前記バースト信号が入力され、
前記タイミング発生回路は、前記リング発振回路と、前記２入力論理回路の出力端子に直列に接続されたｎ＋ｍ個（ｍはｎ以下の自然数）の遅延制御信号により遅延時間を制御可能な遅延制御ＮＯＴ回路と、を含む、
ことを特徴とするバースト制御パルス発生回路。
【請求項９】
請求項２に記載のバースト制御パルス発生回路において、
前記リング発振回路は、２入力論理回路と、前記２入力論理回路の出力端子に直列に接続されたｎ個（ｎは２以上の自然数）の遅延制御信号により遅延時間を制御可能な遅延制御ＮＯＴ回路と、遅延回路と、を含み、ｎ個目の前記遅延制御ＮＯＴ回路の出力端子は前記遅延回路を介して前記２入力論理回路の一方の入力端子に接続され、前記２入力論理回路の他方の入力端子に前記バースト信号が入力され、
前記タイミング発生回路は、前記リング発振回路を含む、
ことを特徴とするバースト制御パルス発生回路。
【請求項１０】
請求項２に記載のバースト制御パルス発生回路と、パラレル／シリアル変換回路と、前記パラレル／シリアル変換回路が出力するシリアル信号が第１の電位のとき前記バースト制御パルス発生回路が発生する前記パルス信号を遅延回路を介して出力し、前記シリアル信号が前記第１の電位と異なる第２の電位のとき前記パルス信号を出力する切換回路と、を有し、入力されたパラレル信号をＰＰＭ（Pulse Position Modulation）変調して出力することを特徴とするデジタル変調回路。
【請求項１１】
請求項２に記載のバースト制御パルス発生回路と、パラレル／シリアル変換回路と、前記パラレル／シリアル変換回路が出力するシリアル信号が第１の電位のとき前記バースト制御パルス発生回路が発生する前記パルス信号を出力し、前記シリアル信号が前記第１の電位と異なる第２の電位のとき前記パルス信号の出力を切断する切換回路と、を有し、入力されたパラレル信号をＯＯＫ（On-Off Keying）変調して出力することを特徴とするデジタル変調回路。
【請求項１２】
請求項２に記載のバースト制御パルス発生回路と、パラレル／シリアル変換回路と、前記パラレル／シリアル変換回路が出力するシリアル信号が第１の電位のとき前記バースト制御パルス発生回路が発生する前記パルス信号を遅延回路を介して出力し、前記シリアル信号が前記第１の電位と異なる第２の電位のとき前記パルス信号をＮＯＴ回路を介して出力する切換回路と、を有し、入力されたパラレル信号をＢＰＭ（Bi-Phase Modulation）変調して出力することを特徴とするデジタル変調回路。
【請求項１３】
請求項２に記載のバースト制御パルス発生回路である第１のバースト制御パルス発生回路及び第２のバースト制御パルス発生回路と、パラレル／シリアル変換回路と、前記パラレル／シリアル変換回路が出力するシリアル信号が第１の電位のとき前記第１のバースト制御パルス発生回路が発生する前記パルス信号を出力し、前記シリアル信号が前記第１の電位と異なる第２の電位のとき前記第２のバースト制御パルス発生回路が発生する前記パルス信号を出力する切換回路と、を有し、入力されたパラレル信号をＦＳＫ（Frequency Shift Keying）変調して出力することを特徴とするデジタル変調回路。
【請求項１４】
通信のオンとオフを制御するバースト信号に基づき周期信号を発振するリング発振回路を含み、前記周期信号に基づき複数のタイミング信号を出力するタイミング発生回路と、前記複数のタイミング信号に基づき前記通信に用いるパルス信号を生成するパルス発生論理回路と、を有し、前記バースト信号がオン状態のとき１回以上の前記パルス信号を発生し、前記バースト信号がオフ状態のとき前記パルス信号の発生を停止し、前記リング発振回路が発振する前記周期信号の発振周期が前記パルス信号のパルス幅よりも長い、バースト制御パルス発生回路と、
パラレル／シリアル変換回路と、
前記パラレル／シリアル変換回路が出力するシリアル信号が第１の電位のとき前記バースト制御パルス発生回路が発生する前記パルス信号を遅延回路を介して出力し、前記シリアル信号が前記第１の電位と異なる第２の電位のとき前記パルス信号を出力する切換回路と、
を有し、入力されたパラレル信号をＰＰＭ（Pulse Position Modulation）変調して出力するデジタル変調回路を有する送信装置と、
前記バースト制御パルス発生回路を有する受信装置と、
から構成されることを特徴とする電子機器。
【請求項１５】
通信のオンとオフを制御するバースト信号に基づき周期信号を発振するリング発振回路を含み、前記周期信号に基づき複数のタイミング信号を出力するタイミング発生回路と、前記複数のタイミング信号に基づき前記通信に用いるパルス信号を生成するパルス発生論理回路と、を有し、前記バースト信号がオン状態のとき１回以上の前記パルス信号を発生し、前記バースト信号がオフ状態のとき前記パルス信号の発生を停止し、前記リング発振回路が発振する前記周期信号の発振周期が前記パルス信号のパルス幅よりも長い、バースト制御パルス発生回路と、
パラレル／シリアル変換回路と、
前記パラレル／シリアル変換回路が出力するシリアル信号が第１の電位のとき前記バースト制御パルス発生回路が発生する前記パルス信号を遅延回路を介して出力し、前記シリアル信号が前記第１の電位と異なる第２の電位のとき前記パルス信号をＮＯＴ回路を介して出力する切換回路と、
を有し、入力されたパラレル信号をＢＰＭ（Bi-Phase Modulation）変調して出力するデジタル変調回路を有する送信装置と、
前記バースト制御パルス発生回路を有する受信装置と、
から構成されることを特徴とする電子機器。
【請求項１６】
通信のオンとオフを制御するバースト信号に基づき周期信号を発振するリング発振回路を含み、前記周期信号に基づき複数のタイミング信号を出力するタイミング発生回路と、前記複数のタイミング信号に基づき前記通信に用いるパルス信号を生成するパルス発生論理回路と、を有し、前記バースト信号がオン状態のとき１回以上の前記パルス信号を発生し、前記バースト信号がオフ状態のとき前記パルス信号の発生を停止し、前記リング発振回路が発振する前記周期信号の発振周期が前記パルス信号のパルス幅よりも長い、バースト制御パルス発生回路と、
パラレル／シリアル変換回路と、
前記パラレル／シリアル変換回路が出力するシリアル信号が第１の電位のとき前記バースト制御パルス発生回路が発生する前記パルス信号を出力し、前記シリアル信号が前記第１の電位と異なる第２の電位のとき前記パルス信号の出力を切断する切換回路と、
を有し、入力されたパラレル信号をＯＯＫ（On-Off Keying）変調して出力するデジタル変調回路を有する送信装置と、
受信装置と、
から構成されることを特徴とする電子機器。
【請求項１７】
通信のオンとオフを制御するバースト信号に基づき周期信号を発振するリング発振回路を含み、前記周期信号に基づき複数のタイミング信号を出力するタイミング発生回路と、前記複数のタイミング信号に基づき前記通信に用いるパルス信号を生成するパルス発生論理回路と、を有し、前記バースト信号がオン状態のとき１回以上の前記パルス信号を発生し、前記バースト信号がオフ状態のとき前記パルス信号の発生を停止し、前記リング発振回路が発振する前記周期信号の発振周期が前記パルス信号のパルス幅よりも長い、バースト制御パルス発生回路である第１のバースト制御パルス発生回路及び第２のバースト制御パルス発生回路と、
パラレル／シリアル変換回路と、
前記パラレル／シリアル変換回路が出力するシリアル信号が第１の電位のとき前記第１のバースト制御パルス発生回路が発生する前記パルス信号を出力し、前記シリアル信号が前記第１の電位と異なる第２の電位のとき前記第２のバースト制御パルス発生回路が発生する前記パルス信号を出力する切換回路と、
を有し、入力されたパラレル信号をＦＳＫ（Frequency Shift Keying）変調して出力するデジタル変調回路を有する送信装置と、
前記バースト制御パルス発生回路である第１のバースト制御パルス発生回路及び第２のバースト制御パルス発生回路とを有する受信装置と、
から構成されることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信に用いるパルスを発生するバースト制御パルス発生回路、バースト制御パルス発生回路を備えたデジタル変調回路及び電子機器に関する。
【背景技術】
【０００２】
ＵＷＢ（Ultra Wide Band）通信は非常に広い周波数帯域を利用して高速大容量のデータ通信を行う通信方式である。広帯域の信号を利用する通信方式には従来のスペクトル拡散による方法や直交周波数分割多重（ＯＦＤＭ）があるが、ＵＷＢは非常に短時間のパルスを利用したさらに広帯域の通信方式であり、インパルスラジオ（ＩＲ）方式の通信とも呼ばれている。ＩＲ方式では従来の変調によらない時間軸操作のみで変復調が可能であり回路の簡略化や低消費電力化が期待できるとされている。
【０００３】
この問題を解決するために、例えば特許文献１には、ＵＷＢパルス通信において受信器の増幅器をＯＮ−ＯＦＦ制御することで低消費電力を得る方法が記載されている。
【０００４】
【特許文献１】特開２００５−２１７８９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、ＯＮ−ＯＦＦスイッチング遅延に関して考慮されていない。図１（Ａ）に示すように通信ビットレートが遅い場合には、ＯＮ−ＯＦＦスイッチング遅延の影響は小さいが、図１（Ｂ）に示すように通信ビットレートが速い場合には、ＯＮ−ＯＦＦスイッチング遅延に起因する余分な消費電力が全体の消費電力の中で大きなウェイトを占めるようになってしまうという課題がある。
【０００６】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【課題を解決するための手段】
【０００７】
［適用例１］
通信に用いるパルス信号を発生するバースト制御パルス発生回路であって、前記バースト制御パルス発生回路は、前記通信のオンとオフを制御するバースト信号に基づき周期信号を発振するリング発振回路を含み、前記周期信号に基づき複数のタイミング信号を出力するタイミング発生回路と、前記複数のタイミング信号に基づき前記パルス信号を生成するパルス発生論理回路と、を有し、前記バースト信号がオン状態のとき１回以上の前記パルス信号を発生し、前記バースト信号がオフ状態のとき前記パルス信号の発生を停止する、ことを特徴とするバースト制御パルス発生回路。
【０００８】
この構成によれば、バースト信号がオン状態のとき１回以上のパルス信号を発生し、バースト信号がオフ状態のときパルス信号の発生を停止することができるので、ＯＮ−ＯＦＦスイッチング遅延の影響を実質的に低減し、低消費電力を実現することができる。
【０００９】
［適用例２］
上記に記載のバースト制御パルス発生回路において、前記リング発振回路が発振する前記周期信号の発振周期は、前記パルス信号のパルス幅よりも長い、ことを特徴とするバースト制御パルス発生回路。
【００１０】
この構成によれば、バースト信号がオン状態のとき１回以上のパルス信号を発生し、バースト信号がオフ状態のときパルス信号の発生を停止することができるので、ＯＮ−ＯＦＦスイッチング遅延の影響を実質的に低減し、低消費電力を実現することができる。
【００１１】
［適用例３］
上記に記載のバースト制御パルス発生回路において、前記リング発振回路と前記タイミング発生回路とは、各々を構成する素子の少なくとも１個以上を共有している、ことを特徴とするバースト制御パルス発生回路。
【００１２】
この構成によれば、パルス発生回路とリング発振回路とが共有している素子を調整することにより、パルス発生回路の周波数とリング発振回路の周期を同時に調整することができ、個別に調整する場合に比べて正確な調整ができる。また、回路規模を縮小させることもできる。
【００１３】
［適用例４］
上記に記載のバースト制御パルス発生回路において、前記リング発振回路は、前記周期信号の発振周期を制御可能な論理回路を含んでいる、ことを特徴とするバースト制御パルス発生回路。
【００１４】
この構成によれば、バースト信号がオン状態のとき１回以上のパルス信号を発生し、バースト信号がオフ状態のときパルス信号の発生を停止することができるので、ＯＮ−ＯＦＦスイッチング遅延の影響を実質的に低減し、低消費電力を実現することができる。さらに、遅延時間を制御可能な論理回路によりリング発振回路の周期幅を可変にできるので、マルチパス等の伝播路の影響や、フィルタやアンテナ等の群遅延特性の影響に応じて最適な周期幅に設定できる。
【００１５】
［適用例５］
上記に記載のバースト制御パルス発生回路において、前記タイミング発生回路は、前記タイミング信号を制御可能な論理回路を含んでいる、ことを特徴とするバースト制御パルス発生回路。
【００１６】
この構成によれば、バースト信号がオン状態のとき１回以上のパルス信号を発生し、バースト信号がオフ状態のときパルス信号の発生を停止することができるので、ＯＮ−ＯＦＦスイッチング遅延の影響を実質的に低減し、低消費電力を実現することができる。さらに、遅延時間を制御可能な論理回路によりリング発振回路の周期幅を可変にできるので、マルチパス等の伝播路の影響や、フィルタやアンテナ等の群遅延特性の影響に応じて最適な周期幅に設定できる。また、リング発振回路の周期幅を固定にしたまま、出力されるパルス信号の変調周波数を遅延時間を制御可能な論理回路により連続的に変えることができる。
【００１７】
［適用例６］
上記に記載のバースト制御パルス発生回路において、前記リング発振回路は、２入力論理回路と、前記２入力論理回路の出力端子に直列に接続されたｎ個（ｎは２以上の自然数）のＮＯＴ回路と、を含み、ｎ個目の前記ＮＯＴ回路の出力端子は前記２入力論理回路の一方の入力端子に接続され、前記２入力論理回路の他方の入力端子に前記バースト信号が入力され、前記タイミング発生回路は、前記リング発振回路と、ｎ個目の前記ＮＯＴ回路の出力端子に直列に接続されたｍ個（ｍはｎ以下の自然数）の前記ＮＯＴ回路と、を含む、ことを特徴とするバースト制御パルス発生回路。
【００１８】
この構成によれば、バースト信号がオン状態のとき１回以上のパルス信号を発生し、バースト信号がオフ状態のときパルス信号の発生を停止することができるので、ＯＮ−ＯＦＦスイッチング遅延の影響を実質的に低減し、低消費電力を実現することができる。
【００１９】
［適用例７］
上記に記載のバースト制御パルス発生回路において、前記リング発振回路は、２入力論理回路と、前記２入力論理回路の出力端子に直列に接続されたｎ個（ｎは２以上の自然数）のＮＯＴ回路と、を含み、前記タイミング発生回路は、前記リング発振回路と、ｎ個目の前記ＮＯＴ回路の出力端子に直列に接続された２×ｍ個（ｍはｍ≦ｎ÷２の自然数）の前記ＮＯＴ回路と、を含み、前記２入力論理回路の一方の入力端子には、ｎ＋（２×ｉ）個目（ｉは０≦ｉ≦ｍの整数）の前記ＮＯＴ回路の出力端子が接続されるように切り換える切換回路が接続され、前記２入力論理回路の他方の入力端子には前記バースト信号が入力されている、ことを特徴とするバースト制御パルス発生回路。
【００２０】
この構成によれば、バースト信号がオン状態のとき１回以上のパルス信号を発生し、バースト信号がオフ状態のときパルス信号の発生を停止することができるので、ＯＮ−ＯＦＦスイッチング遅延の影響を実質的に低減し、低消費電力を実現することができる。さらに、切換回路によりリング発振回路の周期幅を可変にできるので、マルチパス等の伝播路の影響や、フィルタやアンテナ等の群遅延特性の影響に応じて最適な周期幅に設定できる。
【００２１】
［適用例８］
上記に記載のバースト制御パルス発生回路において、前記リング発振回路は、２入力論理回路と、前記２入力論理回路の出力端子に直列に接続されたｎ個（ｎは２以上の自然数）のＮＯＴ回路と、を含み、ｎ個目の前記ＮＯＴ回路の出力端子は前記２入力論理回路の一方の入力端子に接続され、前記２入力論理回路の他方の入力端子に前記バースト信号が入力され、前記タイミング発生回路は、前記リング発振回路と、前記２入力論理回路の出力端子に直列に接続されたｎ＋ｍ個（ｍはｎ以下の自然数）の遅延制御信号により遅延時間を制御可能な遅延制御ＮＯＴ回路と、を含む、ことを特徴とするバースト制御パルス発生回路。
【００２２】
この構成によれば、バースト信号がオン状態のとき１回以上のパルス信号を発生し、バースト信号がオフ状態のときパルス信号の発生を停止することができるので、ＯＮ−ＯＦＦスイッチング遅延の影響を実質的に低減し、低消費電力を実現することができる。さらに、リング発振回路の周期幅を固定にしたまま、出力されるパルス信号の変調周波数を遅延制御信号により連続的に変えることができる。
【００２３】
［適用例９］
上記に記載のバースト制御パルス発生回路において、前記リング発振回路は、２入力論理回路と、前記２入力論理回路の出力端子に直列に接続されたｎ個（ｎは２以上の自然数）の遅延制御信号により遅延時間を制御可能な遅延制御ＮＯＴ回路と、遅延回路と、を含み、ｎ個目の前記遅延制御ＮＯＴ回路の出力端子は前記遅延回路を介して前記２入力論理回路の一方の入力端子に接続され、前記２入力論理回路の他方の入力端子に前記バースト信号が入力され、前記タイミング発生回路は、前記リング発振回路を含む、ことを特徴とするバースト制御パルス発生回路。
【００２４】
この構成によれば、バースト信号がオン状態のとき１回以上のパルス信号を発生し、バースト信号がオフ状態のときパルス信号の発生を停止することができるので、ＯＮ−ＯＦＦスイッチング遅延の影響を実質的に低減し、低消費電力を実現することができる。さらに、出力されるパルス信号間の間隔を一定にしたまま、遅延制御信号によりパルス信号の周期幅を変えることができる。
【００２５】
［適用例１０］
上記に記載のバースト制御パルス発生回路と、パラレル／シリアル変換回路と、前記パラレル／シリアル変換回路が出力するシリアル信号が第１の電位のとき前記バースト制御パルス発生回路が発生する前記パルス信号を遅延回路を介して出力し、前記シリアル信号が前記第１の電位と異なる第２の電位のとき前記パルス信号を出力する切換回路と、を有し、入力されたパラレル信号をＰＰＭ（Pulse Position Modulation）変調して出力することを特徴とするデジタル変調回路。
【００２６】
この構成によれば、バースト信号がオン状態のとき入力されたパラレル信号をＰＰＭ変調して出力し、バースト信号がオフ状態のとき停止することができるので、ＯＮ−ＯＦＦスイッチング遅延の影響を実質的に低減し、低消費電力を実現することができる。
【００２７】
［適用例１１］
上記に記載のバースト制御パルス発生回路と、パラレル／シリアル変換回路と、前記パラレル／シリアル変換回路が出力するシリアル信号が第１の電位のとき前記バースト制御パルス発生回路が発生する前記パルス信号を出力し、前記シリアル信号が前記第１の電位と異なる第２の電位のとき前記パルス信号の出力を切断する切換回路と、を有し、入力されたパラレル信号をＯＯＫ（On-Off Keying）変調して出力することを特徴とするデジタル変調回路。
【００２８】
この構成によれば、バースト信号がオン状態のとき入力されたパラレル信号をＯＯＫ変調して出力し、バースト信号がオフ状態のとき停止することができるので、ＯＮ−ＯＦＦスイッチング遅延の影響を実質的に低減し、低消費電力を実現することができる。
【００２９】
［適用例１２］
上記に記載のバースト制御パルス発生回路と、パラレル／シリアル変換回路と、前記パラレル／シリアル変換回路が出力するシリアル信号が第１の電位のとき前記バースト制御パルス発生回路が発生する前記パルス信号を遅延回路を介して出力し、前記シリアル信号が前記第１の電位と異なる第２の電位のとき前記パルス信号をＮＯＴ回路を介して出力する切換回路と、を有し、入力されたパラレル信号をＢＰＭ（Bi-Phase Modulation）変調して出力することを特徴とするデジタル変調回路。
【００３０】
この構成によれば、バースト信号がオン状態のとき入力されたパラレル信号をＢＰＭ変調して出力し、バースト信号がオフ状態のとき停止することができるので、ＯＮ−ＯＦＦスイッチング遅延の影響を実質的に低減し、低消費電力を実現することができる。
【００３１】
［適用例１３］
上記に記載のバースト制御パルス発生回路である第１のバースト制御パルス発生回路及び第２のバースト制御パルス発生回路と、パラレル／シリアル変換回路と、前記パラレル／シリアル変換回路が出力するシリアル信号が第１の電位のとき前記第１のバースト制御パルス発生回路が発生する前記パルス信号を出力し、前記シリアル信号が前記第１の電位と異なる第２の電位のとき前記第２のバースト制御パルス発生回路が発生する前記パルス信号を出力する切換回路と、を有し、入力されたパラレル信号をＦＳＫ（Frequency Shift Keying）変調して出力することを特徴とするデジタル変調回路。
【００３２】
この構成によれば、バースト信号がオン状態のとき入力されたパラレル信号をＦＳＫ変調して出力し、バースト信号がオフ状態のとき停止することができるので、ＯＮ−ＯＦＦスイッチング遅延の影響を実質的に低減し、低消費電力を実現することができる。
【００３３】
［適用例１４］
通信のオンとオフを制御するバースト信号に基づき周期信号を発振するリング発振回路を含み、前記周期信号に基づき複数のタイミング信号を出力するタイミング発生回路と、前記複数のタイミング信号に基づき前記通信に用いるパルス信号を生成するパルス発生論理回路と、を有し、前記バースト信号がオン状態のとき１回以上の前記パルス信号を発生し、前記バースト信号がオフ状態のとき前記パルス信号の発生を停止し、前記リング発振回路が発振する前記周期信号の発振周期が前記パルス信号のパルス幅よりも長い、バースト制御パルス発生回路と、パラレル／シリアル変換回路と、前記パラレル／シリアル変換回路が出力するシリアル信号が第１の電位のとき前記バースト制御パルス発生回路が発生する前記パルス信号を遅延回路を介して出力し、前記シリアル信号が前記第１の電位と異なる第２の電位のとき前記パルス信号を出力する切換回路と、を有し、入力されたパラレル信号をＰＰＭ（Pulse Position Modulation）変調して出力するデジタル変調回路を有する送信装置と、前記バースト制御パルス発生回路を有する受信装置と、から構成されることを特徴とする電子機器。
【００３４】
この構成によれば、バースト信号がオン状態のとき入力されたパラレル信号をＰＰＭ変調して出力し、バースト信号がオフ状態のとき停止することができるので、ＯＮ−ＯＦＦスイッチング遅延の影響を実質的に低減し、低消費電力を実現することができる。
【００３５】
［適用例１５］
通信のオンとオフを制御するバースト信号に基づき周期信号を発振するリング発振回路を含み、前記周期信号に基づき複数のタイミング信号を出力するタイミング発生回路と、前記複数のタイミング信号に基づき前記通信に用いるパルス信号を生成するパルス発生論理回路と、を有し、前記バースト信号がオン状態のとき１回以上の前記パルス信号を発生し、前記バースト信号がオフ状態のとき前記パルス信号の発生を停止し、前記リング発振回路が発振する前記周期信号の発振周期が前記パルス信号のパルス幅よりも長い、バースト制御パルス発生回路と、パラレル／シリアル変換回路と、前記パラレル／シリアル変換回路が出力するシリアル信号が第１の電位のとき前記バースト制御パルス発生回路が発生する前記パルス信号を遅延回路を介して出力し、前記シリアル信号が前記第１の電位と異なる第２の電位のとき前記パルス信号をＮＯＴ回路を介して出力する切換回路と、を有し、入力されたパラレル信号をＢＰＭ（Bi-Phase Modulation）変調して出力するデジタル変調回路を有する送信装置と、前記バースト制御パルス発生回路を有する受信装置と、から構成されることを特徴とする電子機器。
【００３６】
この構成によれば、バースト信号がオン状態のとき入力されたパラレル信号をＢＰＭ変調して出力し、バースト信号がオフ状態のとき停止することができるので、ＯＮ−ＯＦＦスイッチング遅延の影響を実質的に低減し、低消費電力を実現することができる。
【００３７】
［適用例１６］
通信のオンとオフを制御するバースト信号に基づき周期信号を発振するリング発振回路を含み、前記周期信号に基づき複数のタイミング信号を出力するタイミング発生回路と、前記複数のタイミング信号に基づき前記通信に用いるパルス信号を生成するパルス発生論理回路と、を有し、前記バースト信号がオン状態のとき１回以上の前記パルス信号を発生し、前記バースト信号がオフ状態のとき前記パルス信号の発生を停止し、前記リング発振回路が発振する前記周期信号の発振周期が前記パルス信号のパルス幅よりも長い、バースト制御パルス発生回路と、パラレル／シリアル変換回路と、前記パラレル／シリアル変換回路が出力するシリアル信号が第１の電位のとき前記バースト制御パルス発生回路が発生する前記パルス信号を出力し、前記シリアル信号が前記第１の電位と異なる第２の電位のとき前記パルス信号の出力を切断する切換回路と、を有し、入力されたパラレル信号をＯＯＫ（On-Off Keying）変調して出力するデジタル変調回路を有する送信装置と、受信装置と、から構成されることを特徴とする電子機器。
【００３８】
この構成によれば、バースト信号がオン状態のとき入力されたパラレル信号をＯＯＫ変調して出力し、バースト信号がオフ状態のとき停止することができるので、ＯＮ−ＯＦＦスイッチング遅延の影響を実質的に低減し、低消費電力を実現することができる。
【００３９】
［適用例１７］
通信のオンとオフを制御するバースト信号に基づき周期信号を発振するリング発振回路を含み、前記周期信号に基づき複数のタイミング信号を出力するタイミング発生回路と、前記複数のタイミング信号に基づき前記通信に用いるパルス信号を生成するパルス発生論理回路と、を有し、前記バースト信号がオン状態のとき１回以上の前記パルス信号を発生し、前記バースト信号がオフ状態のとき前記パルス信号の発生を停止し、前記リング発振回路が発振する前記周期信号の発振周期が前記パルス信号のパルス幅よりも長い、バースト制御パルス発生回路である第１のバースト制御パルス発生回路及び第２のバースト制御パルス発生回路と、パラレル／シリアル変換回路と、前記パラレル／シリアル変換回路が出力するシリアル信号が第１の電位のとき前記第１のバースト制御パルス発生回路が発生する前記パルス信号を出力し、前記シリアル信号が前記第１の電位と異なる第２の電位のとき前記第２のバースト制御パルス発生回路が発生する前記パルス信号を出力する切換回路と、を有し、入力されたパラレル信号をＦＳＫ（Frequency Shift Keying）変調して出力するデジタル変調回路を有する送信装置と、前記バースト制御パルス発生回路である第１のバースト制御パルス発生回路及び第２のバースト制御パルス発生回路とを有する受信装置と、から構成されることを特徴とする電子機器。
【００４０】
この構成によれば、バースト信号がオン状態のとき入力されたパラレル信号をＦＳＫ変調して出力し、バースト信号がオフ状態のとき停止することができるので、ＯＮ−ＯＦＦスイッチング遅延の影響を実質的に低減し、低消費電力を実現することができる。
【発明を実施するための最良の形態】
【００４１】
以下、バースト制御パルス発生回路の実施形態について図面に従って説明する。
【００４２】
（第１実施形態）
＜バースト制御パルス発生回路の構成＞
先ず、第１実施形態に係るバースト制御パルス発生回路の構成について、図２及び図３を参照して説明する。図２は、第１実施形態に係るバースト制御パルス発生回路の構成を示す回路図である。図３は、第１実施形態に係るバースト制御パルス発生回路の動作を説明するタイミングチャートである。
【００４３】
図２に示すように、バースト制御パルス発生回路１００は、タイミング発生回路２００とパルス発生論理回路３００とから構成されている。なお、本第１実施形態では、ｎ＝４かつｍ＝４の場合について説明するが、この数に限定するものではない。
【００４４】
タイミング発生回路２００は、２入力論理回路である２入力ＮＡＮＤ２０１と、ＮＯＴ回路であるインバータ２０２〜２０９とから構成されている。２入力ＮＡＮＤ２０１の出力端子には、４個（ｎ＝４）のインバータ２０２〜２０５が直列に接続され、４個目のインバータ２０５の出力端子と２入力ＮＡＮＤ２０１の一方の入力端子が接続され、２入力ＮＡＮＤ２０１の他方の入力端子には、バースト信号Ｂｕｒｓｔが入力されている。タイミング発生回路２００に含まれる２入力ＮＡＮＤ２０１とインバータ２０２〜２０５とが、リング発振回路２１１を構成している。
【００４５】
さらに４個目のインバータ２０５の出力端子には、４個（ｍ＝４）のインバータ２０６〜２０９が直列に接続されている。また、インバータ２０９の出力端子には、インバータ２１０が接続され、インバータ２１０の出力端子からクロック信号Ｄｃｌｋが出力される。
【００４６】
ここで、２入力ＮＡＮＤ２０１の出力信号をＤ１、インバータ２０２〜２０９の出力信号をそれぞれＤ２〜Ｄ９、とする。
【００４７】
次に、パルス発生論理回路３００は、高電位側の電位Ｖ１と、低電位側の電位Ｖ２の間に、Ｐｃｈトランジスタ３０１，３０２と、Ｎｃｈトランジスタ３０３，３０４が直列に接続され、Ｐｃｈトランジスタ３０１のゲートには出力信号Ｄ１が、Ｐｃｈトランジスタ３０２のゲートとＮｃｈトランジスタ３０３のゲートには出力信号Ｄ２が、Ｎｃｈトランジスタ３０４のゲートには出力信号Ｄ３が、それぞれ入力され、Ｐｃｈトランジスタ３０２のドレインとＮｃｈトランジスタ３０３のドレインの接続点からは、パルス信号Ｐｕｌｓｅが出力される。
【００４８】
また、パルス発生論理回路３００は、高電位側の電位Ｖ１と、低電位側の電位Ｖ２の間に、Ｐｃｈトランジスタ３１１，３１２と、Ｎｃｈトランジスタ３１３，３１４が直列に接続され、Ｐｃｈトランジスタ３１１のゲートには出力信号Ｄ３が、Ｐｃｈトランジスタ３１２のゲートとＮｃｈトランジスタ３１３のゲートには出力信号Ｄ４が、Ｎｃｈトランジスタ３１４のゲートには出力信号Ｄ５が、それぞれ入力され、Ｐｃｈトランジスタ３１２のドレインとＮｃｈトランジスタ３１３のドレインの接続点からは、パルス信号Ｐｕｌｓｅが出力される。
【００４９】
また、パルス発生論理回路３００は、高電位側の電位Ｖ１と、低電位側の電位Ｖ２の間に、Ｐｃｈトランジスタ３２１，３２２と、Ｎｃｈトランジスタ３２３，３２４が直列に接続され、Ｐｃｈトランジスタ３２１のゲートには出力信号Ｄ５が、Ｐｃｈトランジスタ３２２のゲートとＮｃｈトランジスタ３２３のゲートには出力信号Ｄ６が、Ｎｃｈトランジスタ３２４のゲートには出力信号Ｄ７が、それぞれ入力され、Ｐｃｈトランジスタ３２２のドレインとＮｃｈトランジスタ３２３のドレインの接続点からは、パルス信号Ｐｕｌｓｅが出力される。
【００５０】
また、パルス発生論理回路３００は、高電位側の電位Ｖ１と、低電位側の電位Ｖ２の間に、Ｐｃｈトランジスタ３３１，３３２と、Ｎｃｈトランジスタ３３３，３３４が直列に接続され、Ｐｃｈトランジスタ３３１のゲートには出力信号Ｄ７が、Ｐｃｈトランジスタ３３２のゲートとＮｃｈトランジスタ３３３のゲートには出力信号Ｄ８が、Ｎｃｈトランジスタ３３４のゲートには出力信号Ｄ９が、それぞれ入力され、Ｐｃｈトランジスタ３３２のドレインとＮｃｈトランジスタ３３３のドレインの接続点からは、パルス信号Ｐｕｌｓｅが出力される。
【００５１】
さらに、パルス発生論理回路３００は、高電位側の電位Ｖ１と、低電位側の電位Ｖ２の間に、Ｐｃｈトランジスタ３４１と、Ｎｃｈトランジスタ３４２が直列に接続され、Ｐｃｈトランジスタ３４１のゲートとＮｃｈトランジスタ３４２のゲート、及び、Ｐｃｈトランジスタ３４１のドレインとＮｃｈトランジスタ３４２のドレインの接続点からは、パルス信号Ｐｕｌｓｅが出力される。
【００５２】
＜バースト制御パルス発生回路の動作＞
次に、図３を参照してバースト制御パルス発生回路１００の動作を説明する。なお、２入力ＮＡＮＤ２０１及びインバータ２０２〜２１０は、同じ遅延時間Ｔｄを有するものとする。また、バースト信号Ｂｕｒｓｔは、図示しない制御回路により制御されているものとする。
【００５３】
図３に示すように、バースト信号ＢｕｒｓｔがＬレベル（オフ状態）を保っている時点ｔ０までの期間では、２入力ＮＡＮＤ２０１の出力信号Ｄ１は、Ｈレベルに保たれるので、出力信号Ｄ２，Ｄ４，Ｄ６，Ｄ８は、それぞれＬレベルを保ち、出力信号Ｄ３，Ｄ５，Ｄ７，Ｄ９は、それぞれＨレベルを保つ。また、パルス発生論理回路３００は、Ｐｃｈトランジスタ３０１，３１１，３２１，３３１のゲートがそれぞれＨレベルでオフ状態あり、Ｎｃｈトランジスタ３０３，３１３，３２３，３３３のゲートがそれぞれＬレベルでオフ状態であるので、パルス信号Ｐｕｌｓｅの電位は、電位Ｖ１とＶ２の中間の電位となる。
【００５４】
次に、時点ｔ０でバースト信号ＢｕｒｓｔがＬレベルからＨレベル（オン状態）に遷移すると、遅延時間Ｔｄ後の時点ｔ１で２入力ＮＡＮＤ２０１の出力信号Ｄ１がＨレベルからＬレベルに遷移する。この時点ｔ１で、パルス発生論理回路３００は、Ｐｃｈトランジスタ３０１，３０２のゲートが共にＬレベルでオン状態となるので、パルス信号Ｐｕｌｓｅの電位は、電位Ｖ１となる。
【００５５】
次に、時点ｔ１から遅延時間Ｔｄ後の時点ｔ２で出力信号Ｄ２がＬレベルからＨレベルに遷移する。この時点ｔ２で、パルス発生論理回路３００は、Ｐｃｈトランジスタ３０２のゲートがＨレベルでオフ状態となり、さらにＮｃｈトランジスタ３０３，３０４のゲートが共にＨレベルでオン状態となるので、パルス信号Ｐｕｌｓｅの電位は、電位Ｖ２となる。
【００５６】
次に、時点ｔ２から遅延時間Ｔｄ後の時点ｔ３で出力信号Ｄ３がＨレベルからＬレベルに遷移する。この時点ｔ３で、パルス発生論理回路３００は、Ｐｃｈトランジスタ３１１、３１２のゲートが共にＬレベルでオン状態となるので、パルス信号Ｐｕｌｓｅの電位は、電位Ｖ１となる。
【００５７】
次に、時点ｔ３から遅延時間Ｔｄ後の時点ｔ４で出力信号Ｄ４がＬレベルからＨレベルに遷移する。この時点ｔ４で、パルス発生論理回路３００は、Ｐｃｈトランジスタ３１２のゲートがＨレベルでオフ状態となり、さらにＮｃｈトランジスタ３１３，３１４のゲートが共にＨレベルでオン状態となるので、パルス信号Ｐｕｌｓｅの電位は、電位Ｖ２となる。
【００５８】
次に、時点ｔ４から遅延時間Ｔｄ後の時点ｔ５で出力信号Ｄ５がＨレベルからＬレベルに遷移する。この時点ｔ５で、パルス発生論理回路３００は、Ｐｃｈトランジスタ３２１、３２２のゲートが共にＬレベルでオン状態となるので、パルス信号Ｐｕｌｓｅの電位は、電位Ｖ１となる。
【００５９】
次に、時点ｔ５から遅延時間Ｔｄ後の時点ｔ６で出力信号Ｄ６がＬレベルからＨレベルに遷移する。この時点ｔ６で、パルス発生論理回路３００は、Ｐｃｈトランジスタ３２２のゲートがＨレベルでオフ状態となり、さらにＮｃｈトランジスタ３２３，３２４のゲートが共にＨレベルでオン状態となるので、パルス信号Ｐｕｌｓｅの電位は、電位Ｖ２となる。さらに、時点ｔ５で出力信号Ｄ５がＬレベルとなったので、時点ｔ６で２入力ＮＡＮＤ２０１の出力信号Ｄ１は、Ｈレベルとなる。
【００６０】
次に、時点ｔ６から遅延時間Ｔｄ後の時点ｔ７で出力信号Ｄ７がＨレベルからＬレベルに遷移する。この時点ｔ７で、パルス発生論理回路３００は、Ｐｃｈトランジスタ３３１、３３２のゲートが共にＬレベルでオン状態となるので、パルス信号Ｐｕｌｓｅの電位は、電位Ｖ１となる。さらに、時点ｔ６で出力信号Ｄ１がＨレベルとなったので、時点ｔ７で出力信号Ｄ２は、Ｌレベルとなる。
【００６１】
次に、時点ｔ７から遅延時間Ｔｄ後の時点ｔ８で出力信号Ｄ８がＬレベルからＨレベルに遷移する。この時点ｔ８で、パルス発生論理回路３００は、Ｐｃｈトランジスタ３３２のゲートがＨレベルでオフ状態となり、さらにＮｃｈトランジスタ３３３，３３４のゲートが共にＨレベルでオン状態となるので、パルス信号Ｐｕｌｓｅの電位は、電位Ｖ２となる。さらに、時点ｔ７で出力信号Ｄ２がＬレベルとなったので、時点ｔ８で出力信号Ｄ３は、Ｈレベルとなる。
【００６２】
次に、時点ｔ８から遅延時間Ｔｄ後の時点ｔ９で出力信号Ｄ９がＨレベルからＬレベルに遷移する。この時点ｔ９で、パルス発生論理回路３００は、Ｐｃｈトランジスタ３３２のゲートがＨレベルでオフ状態であり、さらにＮｃｈトランジスタ３３４のゲートがＬレベルでオフ状態となるので、パルス信号Ｐｕｌｓｅの電位は、電位Ｖ１とＶ２の中間の電位となる。さらに、時点ｔ８で出力信号Ｄ３がＨレベルとなったので、時点ｔ９で出力信号Ｄ４は、Ｌレベルとなる。
【００６３】
次に、時点ｔ９から遅延時間Ｔｄ後の時点ｔａでクロック信号ＤｃｌｋがＬレベルからＨレベルに遷移する。さらに、時点ｔ９で出力信号Ｄ４がＨレベルとなったので、時点ｔａで出力信号Ｄ５は、Ｈレベルとなる。
【００６４】
時点ｔａで出力信号Ｄ５がＨレベルとなったので、次の時点ｔｂで出力信号Ｄ１がＬレベルとなり、以降、バースト信号ＢｕｒｓｔがＨレベルの間、時点ｔ１〜ｔｂの動作が繰り返される。
【００６５】
つまり、図３に示すように、バースト制御パルス発生回路１００は、バースト信号ＢｕｒｓｔがＨレベルの期間に、時点ｔ１〜ｔ９の期間の４つのパルスからなる変調パルス（幅Ｔｐ＝Ｔｄ×８）を時点ｔ９〜ｔｂの期間の中間電位からなるパルス間隔（幅Ｔｇ＝Ｔｄ×２）を設けてパルス信号Ｐｕｌｓｅとして繰り返し発生する。また、バースト信号ＢｕｒｓｔがＬレベルの間、パルス信号Ｐｕｌｓｅは、電位Ｖ１とＶ２の中間の電位となる。図３では、バースト信号ＢｕｒｓｔがＨレベルの期間（時点ｔ０〜ｔｄ）に、変調パルスを３回発生させている。
【００６６】
以降、上述した時点ｔ０〜ｔｄまでの動作が、時点ｔｅ〜ｔｆまでの期間も同様に繰り返される。
【００６７】
＜デジタル変調回路の構成＞
次に、バースト制御パルス発生回路を使ったデジタル変調回路の構成について、図４及び図５を参照して説明する。図４は、バースト制御パルス発生回路を使ったデジタル変調回路の構成を示す回路図である。図５は、バースト制御パルス発生回路を使ったデジタル変調回路の動作を説明するタイミングチャートである。
【００６８】
先ず、図４（Ａ）は、入力されたパラレル信号をＰＰＭ（Pulse Position Modulation）変調して出力するＰＰＭ変調回路５１０である。ＰＰＭ変調回路５１０は、バースト制御パルス発生回路１００と、パラレル／シリアル変換回路４００と、遅延回路５１２と、切換回路５１６と、から構成されている。
【００６９】
バースト制御パルス発生回路１００は、図示しない制御回路からのバースト信号Ｂｕｒｓｔを入力し、パルス信号Ｐｕｌｓｅとクロック信号Ｄｃｌｋを出力する。パラレル／シリアル変換回路４００は、パラレル信号ＴｘＤａｔａ［１］〜［ｎ］とクロック信号Ｄｃｌｋを入力し、シリアル信号ＳｅｒＴｘとクロック信号Ｓｃｌｋを出力する。切換回路５１６は、シリアル信号ＳｅｒＴｘにより制御され、シリアル信号ＳｅｒＴｘがＨレベル（第１の電位）の時は、遅延回路５１２を介してパルス信号Ｐｕｌｓｅを出力端子ＲｆＴｘから出力し、シリアル信号ＳｅｒＴｘがＬレベル（第２の電位）の時は、パルス信号Ｐｕｌｓｅを出力端子ＲｆＴｘから出力する。
【００７０】
図５（Ａ）は、ＰＰＭ変調回路５１０の動作を説明するタイミングチャートである。ＰＰＭ変調回路５１０は、シリアル信号ＳｅｒＴｘがＨレベルの時、遅延回路５１２の遅延時間Ｄｅｌａｙ分遅くパルス信号Ｐｕｌｓｅを出力端子ＲｆＴｘから出力し、シリアル信号ＳｅｒＴｘがＬレベルの時、パルス信号Ｐｕｌｓｅを出力端子ＲｆＴｘから出力する。
【００７１】
次に、図４（Ｂ）は、入力されたパラレル信号をＯＯＫ（On-Off Keying）変調して出力するＯＯＫ変調回路５２０である。ＯＯＫ変調回路５２０は、バースト制御パルス発生回路１００と、パラレル／シリアル変換回路４００と、切換回路５２６と、から構成されている。
【００７２】
切換回路５２６は、シリアル信号ＳｅｒＴｘにより制御され、シリアル信号ＳｅｒＴｘがＨレベル（第１の電位）の時は、パルス信号Ｐｕｌｓｅを出力端子ＲｆＴｘから出力し、シリアル信号ＳｅｒＴｘがＬレベル（第２の電位）の時は、パルス信号Ｐｕｌｓｅと出力端子ＲｆＴｘを切り離す。
【００７３】
図５（Ｂ）は、ＯＯＫ変調回路５２０の動作を説明するタイミングチャートである。ＯＯＫ変調回路５２０は、シリアル信号ＳｅｒＴｘがＨレベル（第１の電位）の時、パルス信号Ｐｕｌｓｅを出力端子ＲｆＴｘから出力し、シリアル信号ＳｅｒＴｘがＬレベル（第２の電位）の時、出力端子ＲｆＴｘからの出力は、ハイ・インピーダンスとなる。
【００７４】
次に、図４（Ｃ）は、入力されたパラレル信号をＢＰＭ（Bi-Phase Modulation）変調して出力するＢＰＭ変調回路５３０である。ＢＰＭ変調回路５３０は、バースト制御パルス発生回路１００と、パラレル／シリアル変換回路４００と、遅延回路５３２と、インバータ５３４と、切換回路５３６と、から構成されている。
【００７５】
切換回路５３６は、シリアル信号ＳｅｒＴｘにより制御され、シリアル信号ＳｅｒＴｘがＨレベルの時は、遅延回路５３２を介してパルス信号Ｐｕｌｓｅを出力端子ＲｆＴｘから出力し、シリアル信号ＳｅｒＴｘがＬレベルの時は、インバータ５３４を介してパルス信号Ｐｕｌｓｅを出力端子ＲｆＴｘから出力する。
【００７６】
図５（Ｃ）は、ＢＰＭ変調回路５３０の動作を説明するタイミングチャートである。ＢＰＭ変調回路５３０は、シリアル信号ＳｅｒＴｘがＨレベルの時、遅延回路５１２の遅延時間Ｄｅｌａｙ分遅くパルス信号Ｐｕｌｓｅを出力端子ＲｆＴｘから出力し、シリアル信号ＳｅｒＴｘがＬレベルの時、パルス信号Ｐｕｌｓｅを反転させインバータ５３４の遅延時間Ｉｎｖ分遅く出力端子ＲｆＴｘから出力する。
【００７７】
＜送受信回路の構成＞
次に、デジタル変調回路を使った送受信回路の構成例を、図１２及び図１３を参照して説明する。図１２は、ＰＰＭ変調回路またはＢＰＭ変調回路を使った送受信回路の構成を示す回路図である。図１３は、ＯＯＫ変調回路を使った送受信回路の構成を示す回路図である。
【００７８】
図１２に示すように、送信回路６００には、ＰＰＭ変調回路５１０またはＢＰＭ変調回路５３０が使われ、受信回路７００には、バースト制御パルス発生回路１００が使われている。図５（Ａ）に示すように、ＰＰＭ変調の“１”と“０”が、同じパルスの変調周波数の半周期（Ｄｅｌａｙ）だけずれている場合には、ＰＰＭ変調とＢＰＭ変調は、同じ受信回路構成で検波することができる。
【００７９】
また、図１３に示すように、送信回路６０２は、ＯＯＫ変調回路５２０が使われるが、受信回路７０２には、バースト制御パルス発生回路１００は使われない。ＯＯＫ変調回路５２０を使った場合、自乗検波を用いて電力検出をできる。
【００８０】
以上に述べた前記実施形態によれば、以下の効果が得られる。
【００８１】
本実施形態では、バースト信号Ｂｕｒｓｔがオン状態のとき１回以上のパルス信号を発生し、バースト信号がオフ状態のときパルス信号の発生を停止することができるので、ＯＮ−ＯＦＦスイッチング遅延の影響を実質的に低減し、低消費電力を実現することができる。なお、ｎ及びｍの数を増やすことにより、発生する１つのパルス信号Ｐｕｌｓｅの波数が増えるので帯域幅が狭くなりビットレートは落ちるが干渉に強いパルス信号Ｐｕｌｓｅを発生することができる。
【００８２】
（第２実施形態）
次に、バースト制御パルス発生回路の第２実施形態について説明する。第１実施形態においては、バースト制御パルス発生回路１００は、マルチパスなどの伝搬路の影響や、フィルタやアンテナなどの群遅延特性の影響などで受信パルスの収束が遅くなることで、パルス同士の時間間隔が短い場合には、符号間干渉を引き起こす場合がある。第２実施形態では、受信状態によりパルス間隔Ｔｇを調整することができるバースト制御パルス発生回路１１０を提案する。なお、本第２実施形態では、ｎ＝４かつｍ＝４の場合について説明するが、この数に限定するものではない。
【００８３】
第２実施形態に係るバースト制御パルス発生回路の構成について、図６及び図７を参照して説明する。図６は、第２実施形態に係るバースト制御パルス発生回路の構成を示す回路図である。図７は、第２実施形態に係るバースト制御パルス発生回路の動作を説明するタイミングチャートである。
【００８４】
図６に示すように、バースト制御パルス発生回路１１０は、リング発振周期を切り換え可能なタイミング発生回路２２０とパルス発生論理回路３００とから構成されている。
【００８５】
タイミング発生回路２２０は、２入力論理回路である２入力ＮＡＮＤ２０１と、ＮＯＴ回路であるインバータ２０２〜２０９と、切換回路２２１と、から構成されている。２入力ＮＡＮＤ２０１出力端子には、４個（ｎ＝４）のインバータ２０２〜２０５が直列に接続され、さらに４個目のインバータ２０５の出力端子には、４個（ｍ＝４）のインバータ２０６〜２０９が直列に接続されている。
【００８６】
切換回路２２１は、出力端子ｏｕｔと、入力端子ｓ１，ｓ２，ｓ３とから構成され、出力端子ｏｕｔと入力端子ｓ１、または、出力端子ｏｕｔと入力端子ｓ２、または、出力端子ｏｕｔと入力端子ｓ３、を接続するように切り換えられるようになっている。出力端子ｏｕｔは、２入力ＮＡＮＤ２０１の一方の入力端子に接続され、さらに、クロック信号Ｄｃｌｋとして外部に出力されるようになっている。
【００８７】
入力端子ｓ１は、インバータ２０５の出力端子と接続され、入力端子ｓ２は、インバータ２０７の出力端子と接続され、入力端子ｓ３は、インバータ２０９の出力端子と接続されている。切換回路２２１の出力端子ｏｕｔと入力端子ｓ１が接続されると、２入力ＮＡＮＤ２０１と４個のインバータ２０２〜２０５によるリング発振が行われる。また、切換回路２２１の出力端子ｏｕｔと入力端子ｓ２が接続されると、２入力ＮＡＮＤ２０１と６個のインバータ２０２〜２０７によるリング発振が行われる。また、切換回路２２１の出力端子ｏｕｔと入力端子ｓ３が接続されると、２入力ＮＡＮＤ２０１と８個のインバータ２０２〜２０９によるリング発振が行われる。
【００８８】
図７（Ａ）は、切換回路２２１の出力端子ｏｕｔと入力端子ｓ１が接続された状態でのタイミング発生回路２２０の動作を説明するタイミングチャートであり、図７（Ｂ）は、切換回路２２１の出力端子ｏｕｔと入力端子ｓ３が接続された状態でのタイミング発生回路２２０の動作を説明するタイミングチャートである。
【００８９】
図７（Ａ）に示すように、切換回路２２１の出力端子ｏｕｔと入力端子ｓ１が接続された状態では、変調パルス幅Ｔｐ＝Ｔｄ×８、パルス間隔幅Ｔｇ＝Ｔｄ×２である。また、図７（Ｂ）に示すように、切換回路２２１の出力端子ｏｕｔと入力端子ｓ３が接続された状態では、変調パルス幅Ｔｐ＝Ｔｄ×８、パルス間隔Ｔｇ３＝Ｔｄ×１０である。
【００９０】
以上に述べた第２実施形態のバースト制御パルス発生回路１１０によれば、変調パルス幅を一定のまま、パルス間隔を切換回路２２１によって切り換えることができるので、符号間干渉の影響を低減しながら電源ＯＮ時間を最低限に抑えることができ、符号間干渉の影響を予め考慮して大きな固定パルス間隔に設定した場合に比べ、消費電力を低減することができる。
【００９１】
（第３実施形態）
次に、バースト制御パルス発生回路の第３実施形態について説明する。第３実施形態では、変調パルス幅を可変としながら一定のビット送信速度を保つことができるバースト制御パルス発生回路１２０を提案する。なお、本第３実施形態では、ｎ＝４かつｍ＝４の場合について説明するが、この数に限定するものではない。
【００９２】
第３実施形態に係るバースト制御パルス発生回路の構成について、図８及び図９を参照して説明する。図８は、第３実施形態に係るバースト制御パルス発生回路の構成を示す回路図である。図９は、第３実施形態に係るバースト制御パルス発生回路の動作を説明するタイミングチャートである。
【００９３】
図８に示すように、バースト制御パルス発生回路１２０は、変調パルス幅を可変としながら一定のビット送信速度を保つタイミング発生回路２３０とパルス発生論理回路３００とから構成されている。
【００９４】
タイミング発生回路２３０は、２入力論理回路である２入力ＮＡＮＤ２０１と、ＮＯＴ回路であるインバータ２０２〜２０５と、遅延制御信号Ｄｃｔｒｌにより遅延時間を制御可能な遅延制御ＮＯＴ回路である遅延制御インバータ２３１〜２３８と、から構成されている。２入力ＮＡＮＤ２０１出力端子には、４個（ｎ＝４）のインバータ２０２〜２０５が直列に接続され、４個目のインバータ２０５の出力端子と２入力ＮＡＮＤ２０１の一方の入力端子が接続され、２入力ＮＡＮＤ２０１の他方の入力端子には、バースト信号Ｂｕｒｓｔが入力されている。また、インバータ２０５の出力端子からクロック信号Ｄｃｌｋが出力される。
【００９５】
２入力ＮＡＮＤ２０１の出力端子には、遅延制御インバータ２３１〜２３８が直列に接続され、遅延制御信号Ｄｃｔｒｌにより遅延時間が制御される。図９のタイミングチャートに示すように、遅延制御信号ＤｃｔｒｌがＬレベルの時は、遅延制御インバータ２３１〜２３８の遅延時間はそれぞれＴｄとなり、遅延制御信号ＤｃｔｒｌがＨレベルの時は、遅延制御インバータ２３１〜２３８の遅延時間はそれぞれＴｄ×２となるように設定されているものとする。
【００９６】
タイミング発生回路２３０は、バースト信号Ｂｕｒｓｔがオン状態の期間中、遅延制御信号Ｄｃｔｒｌを切り換えることにより、変調パルス幅（変調周波数）を連続的に変えることができる。つまり、パルスの変調周波数を変化させるＦＳＫ（Frequency Shift Keying）変調を実現できる。
【００９７】
＜ＦＳＫ変調回路の構成＞
次に、バースト制御パルス発生回路を使ったＦＳＫ変調回路の構成について、図１４を参照して説明する。図１４は、バースト制御パルス発生回路を使ったＦＳＫ変調回路の構成を示す回路図である。
【００９８】
図１４に示すように、ＦＳＫ変調回路５４０は、２つのバースト制御パルス発生回路１２０ａ、１２０ｂと、パラレル／シリアル変換回路４００と、切換回路５４６と、から構成されている。
【００９９】
２つのバースト制御パルス発生回路１２０ａ、１２０ｂは、それぞれ異なる遅延制御信号ＤｃｔｒｌであるＶａとＶｂで制御される。切換回路５４６は、シリアル信号ＳｅｒＴｘにより制御され、シリアル信号ＳｅｒＴｘがＨレベル（第１の電位）の時は、バースト制御パルス発生回路１２０ａのパルス信号Ｐｕｌｓｅを出力端子ＲｆＴｘから出力し、シリアル信号ＳｅｒＴｘがＬレベル（第２の電位）の時は、バースト制御パルス発生回路１２０ｂのパルス信号Ｐｕｌｓｅを出力端子ＲｆＴｘから出力する。
【０１００】
図９では、ビット毎にパルスの変調周波数を調整する例を示したが、遅延制御の応答速度が間に合わない場合には、予め遅延制御信号ＤｃｔｒｌにＶａもしくはＶｂを設定したバースト制御パルス発生回路１２０ａ、１２０ｂを用意して、ビットデータに応じて切換回路５４６で切り換えている。この例では、２つのバースト制御パルス発生回路１２０ａ、１２０ｂを用いているが、より多くのバースト制御パルス発生回路１２０を組み合わせてもよい。
【０１０１】
＜ＦＳＫ変調回路を使った送受信回路の構成＞
次に、ＦＳＫ変調回路を使った送受信回路の構成例を、図１５を参照して説明する。図１５は、ＦＳＫ変調回路を使った送受信回路の構成を示す回路図である。
【０１０２】
図１５に示すように、送信回路６０４には、ＦＳＫ変調回路５４０が使われ、受信回路７０４には、予め遅延制御信号ＤｃｔｒｌにＶａもしくはＶｂを設定した２つのバースト制御パルス発生回路１２０ａ，１２０ｂを基準信号源として用意し、受信信号との相関を算出することでビット判定を行っている。
【０１０３】
以上に述べた第３実施形態のバースト制御パルス発生回路１２０によれば、リング発振周期を一定にしたままなので、受信側ではパルスの変調周波数に関わらず一定のビット間隔で受信できる。従って、回路構成が複雑にならないという利点がある。さらに、他システムからの干渉や他システムへの干渉を低減する目的で周波数を可変にする周波数分割多重通信を実現することで、同時通信可能な通信数を増やしたり、通信速度を向上させたりすることができる。
【０１０４】
（第４実施形態）
次に、バースト制御パルス発生回路の第４実施形態について説明する。第４実施形態では、パルス間隔を一定に保ちながら変調パルス幅を変えることができるバースト制御パルス発生回路１３０を提案する。
【０１０５】
第４実施形態に係るバースト制御パルス発生回路の構成について、図１０及び図１１を参照して説明する。図１０は、第４実施形態に係るバースト制御パルス発生回路の構成を示す回路図である。図１１は、第４実施形態に係るバースト制御パルス発生回路の動作を説明するタイミングチャートである。
【０１０６】
図１０に示すように、バースト制御パルス発生回路１３０は、パルス間隔を一定に保ちながら変調パルス幅を変えるタイミング発生回路２４０とパルス発生論理回路３５０とから構成されている。
【０１０７】
タイミング発生回路２４０は、２入力論理回路である２入力ＮＡＮＤ２０１と、インバータ２０２，２０３と、遅延制御信号Ｄｃｔｒｌにより遅延時間を制御可能な遅延制御ＮＯＴ回路である遅延制御インバータ２３１〜２３８と、から構成されている。２入力ＮＡＮＤ２０１出力端子には、遅延制御インバータ２３１〜２３８が直列に接続され、遅延制御信号Ｄｃｔｒｌにより遅延時間が制御される。遅延制御インバータ２３８の出力端子は、２つのインバータ２０２，２０３を介して２入力ＮＡＮＤ２０１の一方の入力端子に接続され、２入力ＮＡＮＤ２０１の他方の入力端子には、バースト信号Ｂｕｒｓｔが入力されている。また、インバータ２０３の出力端子からクロック信号Ｄｃｌｋが出力される。
【０１０８】
図１１のタイミングチャートに示すように、遅延制御信号ＤｃｔｒｌがＨレベルの時は、遅延制御インバータ２３１〜２３８の遅延時間はそれぞれＴｄ、遅延制御信号ＤｃｔｒｌがＬレベルの時は、遅延制御インバータ２３１〜２３８の遅延時間はそれぞれＴｄ÷２となるように設定されているものとする。
【０１０９】
タイミング発生回路２４０は、バースト信号Ｂｕｒｓｔがオン状態の期間中、遅延制御信号Ｄｃｔｒｌを切り換えることにより、変調パルス幅（変調周波数）を連続的に変えることができるが、パルス間隔Ｔｇを一定に保つことができる。
【０１１０】
以上に述べた第４実施形態のバースト制御パルス発生回路１３０によれば、パルス間隔Ｔｇを一定に保ちながら変調パルス幅を変えることができるので、符号間干渉の課題がある場合に、パルスの変調周波数に関わらず符号間干渉の影響を抑制できる。
【０１１１】
以上、バースト制御パルス発生回路の実施形態を説明したが、こうした実施の形態に何ら限定されるものではなく、趣旨を逸脱しない範囲内において様々な形態で実施し得ることができる。
【０１１２】
（変形例１）バースト制御パルス発生回路の変形例１について説明する。図１６は、変形例１に係るバースト制御パルス発生回路の構成を示す回路図である。前記第３実施形態では、図８に示すようなタイミング発生回路２３０で説明したが、図１６に示すようなタイミング発生回路２５０にしてもよい。図８の２入力ＮＡＮＤ２０１の替わりに図１６では遅延制御２入力ＮＡＮＤ１６０１が使われ、図８のインバータ２０２〜２０５の替わりに図１６では遅延制御インバータ１６０２〜１６０５が使われている。逆に、図８の遅延制御インバータ２３１〜２３８の替わりに図１６ではインバータ２０２〜２０９が使われている。なお、インバータ２０２〜２０９を遅延制御インバータ２３１〜２３８に置き換え、タイミング発生回路２５０のすべての回路を遅延制御の論理回路にしてもよい。本変形例１によれば、パルスの変調周波数を一定に保ったまま、パルスの発生間隔を変えることができるため、符号間干渉の影響を状況に応じて低減することができる。
【０１１３】
（変形例２）バースト制御パルス発生回路の変形例２について説明する。図１７は、変形例２に係るバースト制御パルス発生回路の構成を示す回路図である。前記第１実施形態では、図２に示すようなタイミング発生回路２００で説明したが、図１７に示すようなタイミング発生回路２６０にしてもよい。図２のインバータ２０２〜２０９の替わりに図１７では差動インバータ１７０２〜１７０９が使われている。また、図２の２入力ＮＡＮＤ２０１の替わりに図１７では２つの２入力ＮＡＮＤ１７００，１７０１が使われている。本変形例２によれば、タイミング発生回路２６０で発生させる周期信号の周期の自由度を高めることができ、差動動作なためタイミング発生回路２６０が発生するノイズや外部から受けるノイズの影響を低減できる。
【０１１４】
（変形例３）バースト制御パルス発生回路を使った電子機器の例について説明する。図１８は、変形例３に係る電子機器である携帯電話１８００の構成を示す概略図である。携帯電話１８００は、操作ボタンなどを備えた本体部１８１０と、液晶パネルなどを備えた表示部１８２０とが、ヒンジ部１８３０によって折りたたみ可能なように接続されている。本体部１８１０には、図１２に示す送信回路６００が内蔵され、表示部１８２０には、図１２に示す受信回路７００が内蔵され、無線通信により本体部１８１０から表示部１８２０に動画や静止画や音声などのデータが送受信される。送信回路６００及び受信回路７００で携帯電話１８００を構成することにより、本体部１８１０から表示部１８２０に高速に動画や静止画や音声などのデータを転送することができる。
【図面の簡単な説明】
【０１１５】
【図１】従来のＯＮ−ＯＦＦスイッチング遅延を説明するタイミングチャート。
【図２】第１実施形態に係るバースト制御パルス発生回路の構成を示す回路図。
【図３】第１実施形態に係るバースト制御パルス発生回路の動作を説明するタイミングチャート。
【図４】バースト制御パルス発生回路を使ったデジタル変調回路の構成を示す回路図。
【図５】バースト制御パルス発生回路を使ったデジタル変調回路の動作を説明するタイミングチャート。
【図６】第２実施形態に係るバースト制御パルス発生回路の構成を示す回路図。
【図７】第２実施形態に係るバースト制御パルス発生回路の動作を説明するタイミングチャート。
【図８】第３実施形態に係るバースト制御パルス発生回路の構成を示す回路図。
【図９】第３実施形態に係るバースト制御パルス発生回路の動作を説明するタイミングチャート。
【図１０】第４実施形態に係るバースト制御パルス発生回路の構成を示す回路図。
【図１１】第４実施形態に係るバースト制御パルス発生回路の動作を説明するタイミングチャート。
【図１２】ＰＰＭ変調回路またはＢＰＭ変調回路を使った送受信回路の構成を示す回路図。
【図１３】ＯＯＫ変調回路を使った送受信回路の構成を示す回路図。
【図１４】バースト制御パルス発生回路を使ったＦＳＫ変調回路の構成を示す回路図。
【図１５】ＦＳＫ変調回路を使った送受信回路の構成を示す回路図。
【図１６】変形例１に係るバースト制御パルス発生回路の構成を示す回路図。
【図１７】変形例２に係るバースト制御パルス発生回路の構成を示す回路図。
【図１８】変形例３に係る電子機器である携帯電話の構成を示す概略図。
【符号の説明】
【０１１６】
１００…バースト制御パルス発生回路、１１０…バースト制御パルス発生回路、１２０…バースト制御パルス発生回路、１２０ａ…バースト制御パルス発生回路、１２０ｂ…バースト制御パルス発生回路、１３０…バースト制御パルス発生回路、２００…タイミング発生回路、２０１…２入力ＮＡＮＤ、２０２〜２１０…インバータ、２２０…タイミング発生回路、２２１…切換回路、２３０…タイミング発生回路、２３１〜２３８…遅延制御インバータ、２４０…タイミング発生回路、３００…パルス発生論理回路、４００…パラレル／シリアル変換回路、５１０…ＰＰＭ変調回路、５１２…遅延回路、５１６…切換回路、５２０…ＯＯＫ変調回路、５２６…切換回路、５３０…ＢＰＭ変調回路、５３２…遅延回路、５３４…インバータ、５３６…切換回路、５４０…ＦＳＫ変調回路、５４６…切換回路、６００…送信回路、６０２…送信回路、６０４…送信回路、７００…受信回路、７０２…受信回路、７０４…受信回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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