(57)【要約】【課題】ダイオードのゲート幅を変更することなく許容電流を増大させた保護素子、及びこの保護素子を備えた半導体装置、並びに半導体装置の製造方法を提供する。【解決手段】半導体基板に設けた第１の導電型とした第１の導電層と、この第１の導電層の上面に形成された第２の導電型の第２の導電層とを備えた保護素子において、第２の導電層の下面を凹凸形状とする。さらに、半導体基板の第１の導電層の下層側には第１の導電型の第３の導電層を設け、第２の導電層の下面の一部を第３の導電層に接合させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に設けた第１の導電型とした第１の導電層と、
この第１の導電層の上面に形成された第２の導電型の第２の導電層と、
を備えた保護素子において、
前記第２の導電層の下面を凹凸形状としたことを特徴とする保護素子。
【請求項２】
前記半導体基板の前記第１の導電層の下層側には第１の導電型の第３の導電層を設け、
前記第２の導電層の下面の一部を前記第３の導電層に接合させたことを特徴とする請求項１記載の保護素子。
【請求項３】
半導体基板に設けた第１の導電型とした第１の導電層と、
この第１の導電層の上面に形成された第２の導電型の第２の導電層と、
で構成した保護素子を備えた半導体装置において、
前記保護素子では、前記第２の導電層の下面を凹凸形状としたことを特徴とする半導体装置。
【請求項４】
前記半導体基板の前記第１の導電層の下層側には第１の導電型の導電層を設け、
前記第２の導電層の下面の一部を前記第３の導電層に接合させたことを特徴とする請求項３記載の半導体装置。
【請求項５】
半導体基板の上面に第１の導電型の第１の導電層を形成する工程と、
この第１の導電層の上面の所定間隔を隔てた２カ所に不純物を添加してそれぞれ第２の導電型とした第２の導電層を形成する工程と、
により一対のｐｎ接合からなる保護素子を形成している半導体装置の製造方法において、
前記第２の導電層を形成する工程では、
前記第２の導電層が形成される前記第１の導電層の形成領域を部分的にエッチングすることにより前記形成領域に凹部を形成する工程と、
前記形成領域に不純物を添加する工程と
を有し、前記第２の導電層の下面を前記凹部に沿って凹凸形状としていることを特徴とする半導体装置の製造方法。
【請求項６】
前記半導体基板に前記第１の導電層を形成する前に、第１の導電型の第３の導電層を形成する工程を有し、
前記エッチングによる前記凹部の形成では、前記凹部の底面が前記導電層に到達するまでエッチングを行って、前記第２の導電層の下面の一部を前記第３の導電層に接合させていることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記導電層は、前記半導体基板に形成する高電子移動度トランジスタに用いるチャネル層としていることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
半導体基板に設けられ電気的に絶縁された第１の領域および第２の領域と、
このそれぞれの領域に設けた第１の導電型の第１の導電層と、この第１の導電層の上面に形成された第２の導電型の第２の導電層と、
前記第１の導電層の下層側に設けられ前記第２の導電層の下面の一部と接続された第１の導電型の第３の導電層と、
前記第１の領域の前記第１の導電層および前記第３の導電層が接続された第１の電極取出部と、
前記第２の領域の前記第１の導電層および前記第３の導電層が接続された第２の電極取出部と、
を備え、
それぞれの領域に設けた前記第２の導電層間が接続された保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保護素子、及びこの保護素子を備えた半導体装置、並びに半導体装置の製造方法に関するものであり、特に、許容電流を増大させた保護素子、及びこの保護素子を備えた半導体装置、並びに半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来、所要の回路が構成された半導体チップを内蔵した半導体装置では、静電気等によって生じるサージ電流によって回路中の電界効果トランジスタやキャパシタ等が破壊されることがあり、このような破壊を防止するために回路には所定位置に２つのダイオードで構成した保護素子を設けてサージ電流を回路外に逃がすことが行われている（例えば、特許文献１参照。）。
【０００３】
特に、ＭＭＩＣ（Monolithic Microwave Integrated Circuits）等の高周波回路は携帯電話機に用いられることが多く、携帯電話機のアンテナから進入したサージ電流に対して十分な耐性を有していることが要求されている。
【０００４】
この場合、保護素子自体も許容電流が大きくしておく必要があり、保護素子の許容電流を大きくするには、一般的には、保護素子を構成している各ダイオードのゲート幅を大きくしてサージ経路を拡大することが行われている。
【特許文献１】特開２００６−０６６８４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ダイオードのゲート幅を大きくした場合には、当然ながら各ダイオードのサイズも大きくなってしまうため、半導体チップのチップサイズや回路レイアウトへの影響が大きく、しかも昨今の半導体チップの小型化の要求にも相反することとなり、ダイオードのゲート幅を十分な大きさとすることが困難である場合があった。
【０００６】
本発明者はこのような現状に鑑み、ダイオードのゲート幅を変更することなく保護素子の許容電流を増大させるべく開発を行って、本発明を成すに至ったものである。
【課題を解決するための手段】
【０００７】
本発明の保護素子では、半導体基板に設けた第１の導電型とした第１の導電層と、この第１の導電層の上面に形成された第２の導電型の第２の導電層とを備えた保護素子において、第２の導電層の下面を凹凸形状とした。さらに、半導体基板の第１の導電層の下層側には第１の導電型の第３の導電層を設け、第２の導電層の下面の一部を第３の導電層に接合させたことにも特徴を有するものである。
【０００８】
本発明の保護素子を備えた半導体装置では、半導体基板に設けた第１の導電型とした第１の導電層と、この第１の導電層の上面に形成された第２の導電型の第２の導電層とで構成した保護素子を備えた半導体装置において、保護素子では、第２の導電層の下面を凹凸形状とした。さらに、半導体基板の第１の導電層の下層側には第１の導電型の第３の導電層を設け、第２の導電層の下面の一部を第３の導電層に接合させたことにも特徴を有するものである。
【０００９】
本発明の半導体装置の製造方法では、半導体基板の上面に第１の導電型の第１の導電層を形成する工程と、この第１の導電層の上面の所定間隔を隔てた２カ所に不純物を添加してそれぞれ第２の導電型とした第２の導電層を形成する工程とにより一対のｐｎ接合からなる保護素子を形成している半導体装置の製造方法において、第２の導電層を形成する工程では、第２の導電層が形成される第１の導電層の形成領域を部分的にエッチングすることにより形成領域に凹部を形成する工程と、形成領域に不純物を添加する工程とを有し、第２の導電層の下面を凹部に沿って凹凸形状とすることとした。
【００１０】
さらに、半導体基板に第１の導電層を形成する前に、第１の導電型の第３の導電層を形成する工程を有し、エッチングによる凹部の形成では、凹部の底面が導電層に到達するまでエッチングを行って、第２の導電層の下面の一部を第３の導電層に接合させていることにも特徴を有し、導電層が半導体基板に形成する高電子移動度トランジスタに用いるチャネル層であることにも特徴を有するものである。
【００１１】
また、本発明の保護素子では、半導体基板に設けられ電気的に絶縁された第１の領域および第２の領域と、このそれぞれの領域に設けた第１の導電型の第１の導電層と、この第１の導電層の上面に形成された第２の導電型の第２の導電層と、第１の導電層の下層側に設けられ第２の導電層の下面の一部と接続された第１の導電型の第３の導電層と、第１の領域の第１の導電層および第３の導電層が接続された第１の電極取出部と、第２の領域の第１の導電層および第３の導電層が接続された第２の電極取出部とを備え、それぞれの領域に設けた第２の導電層間を接続した。
【発明の効果】
【００１２】
本発明によれば、第１の導電型の第１の導電層と、この第１の導電層に接合した第２の導電型の第２の導電層とで一対のｐｎ接合を形成して保護素子を構成する際に、第２の導電層の下面を凹凸形状としたことによって、ｐｎ接合となっている接合面の面積を増大させることができ、実質的にはダイオードのゲート幅を拡大させることなく、ゲート幅の拡大と同様の効果を生じさせることができる。
【００１３】
さらに、半導体基板の第１の導電層の下層側には、第１の導電層と平行に第１の導電型の第３の導電層を設け、第２の導電層の下面の一部を第３の導電層に接合させることにより、ｐｎ接合となっている接合面の面積を最も増大させることができ、保護素子の許容電流を大きくすることができる。
【００１４】
特に、第３の導電層を高電子移動度トランジスタに用いるチャネル層とした場合には、このチャネル層での電気伝導度が高いことによって、保護素子の許容電流をさらに大きくすることができる。
【発明を実施するための最良の形態】
【００１５】
本発明では、保護素子の許容電流を、保護素子を構成しているダイオードのゲート幅を大きくして増大させるのではなく、ダイオードにおけるｐｎ接合の接合面の面積を増大させることにより許容電流を増大させているものであり、ｐｎ接合の接合面の面積を増大させるために、ｐｎ接合の接合面を凹凸形状としているものである。
【００１６】
すなわち、半導体基板に設けた第１の導電型とした第１の導電層と、この第１の導電層の上面に所定間隔を隔てて設けた第２の導電型とした２つの第２の導電層とで一対のｐｎ接合からなる保護素子を構成し、第２の導電層の下面を凹凸形状としている。
【００１７】
第２の導電層の下面を凹凸形状とするために、第２の導電層の形成前に、第１の導電層では、第２の導電層の形成領域部分を部分的にエッチングして凹部を形成しておき、この凹部が形成された第２の導電層の形成領域に不純物を添加して第２の導電層を形成することにより、第２の導電層の下面を容易に凹凸形状とすることができる。
【００１８】
このように、第２の導電層の下面を凹凸形状とすることによってｐｎ接合の接合面を大きくすることができ、保護素子の許容電流を増大させることができる。
【００１９】
特に、第１の導電層の下層側に、第１の導電層と平行に第１の導電型の第３の導電層を設けている場合には、第２の導電層の下面の一部を第３の導電層に接合させることにより、ｐｎ接合の接合面を最も大きくすることができ、保護素子の許容電流を増大させることができ、しかも、この第３の導電層を高電子移動度トランジスタに用いるチャネル層とした場合には、このチャネル層の電気伝導度が第１の導電層の電気伝導度よりも大きいことによって、保護素子の許容電流をさらに増大させることができる。
【００２０】
この場合、保護素子は、半導体基板に設けられ電気的に絶縁された第１の領域および第２の領域と、このそれぞれの領域に設けた第１の導電型の第１の導電層と、この第１の導電層の上面に形成された第２の導電型の第２の導電層と、第１の導電層の下層側に設けられ第２の導電層の下面の一部と接続された第１の導電型の第３の導電層と、第１の領域の第１の導電層および第３の導電層が接続された第１の電極取出部と、第２の領域の第１の導電層および第３の導電層が接続された第２の電極取出部とを備えており、それぞれの領域に設けた第２の導電層間を接続して１対のｐｎ接合を備えた保護素子としている。
【００２１】
以下において、図面に基づいて本発明の実施形態を詳説する。図１は、第１実施形態の半導体装置における保護素子部分の断面模式図であり、バッファ層11と、第１キャリア供給層12と、第１スペーサ層13と、チャネル層14と、第２スペーサ層15と、第２キャリア供給層16と、障壁層17とが順次積層された半導体基板10の上にｎ型の第１導線層18を設け、この第１導線層18の上面に所定間隔を隔てて設けたｐ型の第２導線層31を設けて保護素子を構成している。
【００２２】
特に、第２導線層31の下面は凹凸形状として段差を設けている。このように、第２導線層31の下面を凹凸形状とすることによってｐｎ接合の接合面の面積を増大させることができ、保護素子の許容電流を増大させることができる。
【００２３】
図２は、第２実施形態の半導体装置における保護素子部分の断面模式図であり、第１実施形態の保護素子において、第２導線層31の下面の一部をｎ型半導体層である第３の導電層のチャネル層14に接合させている。
【００２４】
このように、第２導線層31の下面の一部を第１導線層18の下層側に設けられているチャネル層14に接合させることにより、ｐｎ接合の接合面を大きくすることができ、保護素子の許容電流を増大させることができる。特に、チャネル層14では、電気伝導度が第１導線層18の電気伝導度よりも大きいので、保護素子の許容電流をさらに増大させることができる。
【００２５】
図１及び図２中、19は第１層間絶縁膜、33は第２導線層31の下面を凹凸形状とするために設けた凹部、34は素子間分離領域、35は２つの第２導線層31を電気的に接続する第１金属膜、38はアロイ層、39は第２層間絶縁膜、42は第２金属膜である。
【００２６】
以下において、本実施形態の半導体装置の製造方法について説明する。
【００２７】
本実施形態の半導体装置は、高電子移動度トランジスタを備えた半導体装置であるために、半導体基板としてはガリウム−ヒ素半導体基板を用いている。説明の便宜上、以下において、ガリウムは「Ga」、ヒ素は「As」、アルミニウムは「Al」、インジウムは「In」と元素記号で表記する。
【００２８】
そして、図３に示すように、半導体基板10の上面には、高電子移動度トランジスタを形成するために必要となるGaAs膜のバッファ層11と、n+AlGaAs膜の第１キャリア供給層12と、i-AlGaAs膜の第１スペーサ層13と、InGaAs膜のチャネル層14と、i-AlGaAs膜の第２スペーサ層15と、n+AlGaAs膜の第２キャリア供給層16と、n-AlGaAs膜の障壁層17と、n+GaAs膜の第１導線層18をエピタキシャル成長法によって順次形成している。
【００２９】
さらに、第１導線層18の上面には、ＣＶＤ（Chemical Vapor Deposition）等によりシリコン窒化膜またはシリコン酸化膜等の第１層間絶縁膜19を形成している。
【００３０】
このように各層が形成された半導体基板10の上面にはレジスト膜を形成し、このレジスト膜をフォトリソグラフィー技術を用いてパターンニングして、図４に示すように、第２導電層31の形成領域部分の第１層間絶縁膜19を除去するための第１レジストマスク21を形成している。
【００３１】
第１層間絶縁膜19は、この第１レジストマスク21を用いてウェットエッチングまたはドライエッチングされることにより、第１層間絶縁膜19に拡散用開口32を形成し、第１導線層18を露出させている。なお、この拡散用開口32の形成は、高電子移動度トランジスタのゲート電極を形成するためのゲート電極用開口（図示せず）の形成と同時に行うことができる。
【００３２】
保護素子では２つのｐｎ接合が必要となるので、第１層間絶縁膜19には２つの拡散用開口32を設けている。
【００３３】
拡散用開口32の形成後、第１レジストマスク21をドライエッチングまたはウェットエッチング等によって除去し、半導体基板10の上面には再度レジスト膜を形成する。
【００３４】
このレジスト膜をフォトリソグラフィー技術を用いてパターンニングして、図５に示すように、第１層間絶縁膜19の上面には、第２導電層31の形成領域である拡散用開口32内の第１導線層18を部分的に露出させた第２レジストマスク22を形成し、この第２レジストマスク22を用いてウェットエッチングまたはドライエッチングによって第１導線層18をエッチングして、第１導線層18における第２導電層31の形成領域内に凹部33を形成している。
【００３５】
凹部33の深さは、後工程で形成される第２導電層31の厚みとの関係で決定され、凹部33の下側に形成される第２導電層31の下面が第１導線層18の下面に到達しない程度としている。
【００３６】
凹部33の形成後、第２レジストマスク22をドライエッチングまたはウェットエッチング等によって除去し、第１層間絶縁膜19をマスクとして第１導線層18に拡散用開口32から亜鉛（Zn）等のＰ型原子を拡散させて、図６に示すように、第２導電層31を形成している。
【００３７】
第２導電層31は、凹部33が形成されていることによって下面が凹凸形状となり、第１導線層18とによって形成されるｐｎ接合の接合面を凹凸形状として段差を設けることにより面積を拡大させることができる。
【００３８】
このように、第２導電層31が形成された後は、所要の電極や素子分離膜の形成が行われるが、これらは、図７に示すように、凹部33の底面をチャネル層14に到達させて凹部33を形成した場合における所要の電極や素子分離膜の形成と同じであるので、説明は省略し、引き続き、凹部33の底面をチャネル層14に到達させて凹部33を形成した場合について説明する。
【００３９】
すなわち、図５に示すように、第１層間絶縁膜19の上面に形成した第２レジストマスク22を用いて、ウェットエッチングまたはドライエッチングによって第１導線層18、第２キャリア供給層16、第２スペーサ層15、チャネル層14を順次エッチングして、図７に示すように、凹部33の底面をチャネル層14に到達させて凹部33を形成する。
【００４０】
このとき、凹部33の深さは、後工程で形成される第２導電層31の厚みとの関係で決定され、凹部33の下側に形成される第２導電層31の下面がチャネル層14の下面に到達しない程度としている。
【００４１】
凹部33の形成後、第２レジストマスク22をドライエッチングまたはウェットエッチング等によって除去し、第１層間絶縁膜19をマスクとして第１導線層18及びチャネル層14に拡散用開口32から亜鉛（Zn）等のＰ型原子を拡散させて、図８に示すように、第２導電層31を形成している。
【００４２】
第２導電層31の形成後、第１層間絶縁膜19の上面にはレジスト膜を形成し、このレジスト膜をフォトリソグラフィー技術を用いてパターンニングして、図９に示すように、素子分離用のイオン注入を行うための第３レジストマスク23を形成している。
【００４３】
第３レジストマスク23を用いて、半導体基板10には、所定位置にボロン（Ｂ）等の原子をイオン注入し、素子間分離領域34を形成している。素子間分離領域34は、各素子間に設けて、素子領域ごとに第１導線層18、障壁層17、第２キャリア供給層16、第２スペーサ層15、チャネル層14、第１スペーサ層13、第１キャリア供給層12、バッファ層11をそれぞれ分断している。
【００４４】
素子間分離領域34の形成後、第３レジストマスク23をドライエッチングまたはウェットエッチング等によって除去し、第１層間絶縁膜19の上面には、図１０に示すように蒸着またはスパッタによって第１金属膜35を形成している。この第１金属膜35は、チタン膜とプラチナ膜と金膜とを順次積層して形成しており、この第１金属膜35によって２つの第２導電層31を電気的に接続している。
【００４５】
第１金属膜35の形成後、この第１金属膜35の上面にはレジスト膜を形成し、このレジスト膜をフォトリソグラフィー技術を用いてパターンニングして、図１１に示すように、第１金属膜35を所定形状にパターンニングするための第４レジストマスク24を形成して、第１金属膜35をイオンミリングまたはドライエッチング等を用いて選択的にエッチングして、第１金属膜35を所定形状としている。
【００４６】
第１金属膜35のパターンニングした後、第４レジストマスク24をドライエッチングまたはウェットエッチング等によって除去し、第１層間絶縁膜19の上面には、レジスト膜を再度形成し、このレジスト膜をフォトリソグラフィー技術を用いてパターンニングして、図１２に示すように、第１層間絶縁膜19にオーミック電極形成用の開口を形成するための第５レジストマスク25を形成し、第１層間絶縁膜19をウェットエッチングまたはドライエッチングによりエッチングしてオーミック電極用開口36を形成している。
【００４７】
オーミック電極用開口36の形成後、図１３に示すように、第５レジストマスク25は残したまま、蒸着またはスパッタにより第５レジストマスク25の上面及びオーミック電極用開口36に金−ゲルマニウム膜、ニッケル膜等で構成したオーミック電極層37を形成している。
【００４８】
オーミック電極層37の形成後、第５レジストマスク25をリフトオフすることにより、第５レジストマスク25とともに第５レジストマスク25の上面のオーミック電極層37を除去している。
【００４９】
その後、半導体基板10に４００度程度の熱処理を施して、図１４に示すように、オーミック電極層37の金属を、このオーミック電極層37の下側の各半導体層と合金化させてアロイ層38を形成している。
【００５０】
アロイ層38の形成後、第１層間絶縁膜19の上面には、ＣＶＤ等によってシリコン窒化膜やシリコン酸化膜などで構成した第２層間絶縁膜39を形成している。
【００５１】
この第２層間絶縁膜39の上面にはレジスト膜を形成して、このレジスト膜をフォトリソグラフィー技術を用いてパターンニングして、図１５に示すように、第２層間絶縁膜39に開口を形成してアロイ層38を露出させるための開口形成に用いる第６レジストマスク26を形成し、第２層間絶縁膜39をウェットエッチングまたはドライエッチングにより選択的にエッチングしてアロイ層用開口41を形成している。
【００５２】
アロイ層用開口41の形成後、第６レジストマスク26をドライエッチングまたはウェットエッチング等によって除去し、第２層間絶縁膜39の上面には、図１６に示すように蒸着またはスパッタによって第２金属膜42を形成している。この第２金属膜42は、チタン膜とプラチナ膜と金膜とを順次積層して形成している。
【００５３】
第２金属膜42の形成後、この第２金属膜42の上面に適宜のレジストマスクを形成して第２金属膜42をパターンニングすることにより、半導体基板10上に形成した各素子を接続する配線を形成して、図２に示すように保護素子が形成される。あるいは、同様にして図１に示す保護素子が形成される。
【図面の簡単な説明】
【００５４】
【図１】本発明に係る第１実施形態の半導体装置における保護素子部分の断面模式図である。
【図２】本発明に係る第２実施形態の半導体装置における保護素子部分の断面模式図である。
【図３】本発明に係る半導体装置における保護素子部分の製造工程説明図である。
【図４】本発明に係る半導体装置における保護素子部分の製造工程説明図である。
【図５】本発明に係る半導体装置における保護素子部分の製造工程説明図である。
【図６】本発明に係る半導体装置における保護素子部分の製造工程説明図である。
【図７】本発明に係る半導体装置における保護素子部分の製造工程説明図である。
【図８】本発明に係る半導体装置における保護素子部分の製造工程説明図である。
【図９】本発明に係る半導体装置における保護素子部分の製造工程説明図である。
【図１０】本発明に係る半導体装置における保護素子部分の製造工程説明図である。
【図１１】本発明に係る半導体装置における保護素子部分の製造工程説明図である。
【図１２】本発明に係る半導体装置における保護素子部分の製造工程説明図である。
【図１３】本発明に係る半導体装置における保護素子部分の製造工程説明図である。
【図１４】本発明に係る半導体装置における保護素子部分の製造工程説明図である。
【図１５】本発明に係る半導体装置における保護素子部分の製造工程説明図である。
【図１６】本発明に係る半導体装置における保護素子部分の製造工程説明図である。
【符号の説明】
【００５５】
10  半導体基板
11  バッファ層
12  第１キャリア供給層
13  第１スペーサ層
14  チャネル層
15  第２スペーサ層
16  第２キャリア供給層
17  障壁層
18  第１導線層
19  第１層間絶縁膜
21  第１レジストマスク
22  第２レジストマスク
23  第３レジストマスク
24  第４レジストマスク
25  第５レジストマスク
26  第６レジストマスク
31  第２導電層
32  拡散用開口
33  凹部
34  素子間分離領域
35  第１金属膜
36  オーミック電極用開口
37  オーミック電極層
38  アロイ層
39  第２層間絶縁膜
41  アロイ層用開口
42  第２金属膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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