(57)【要約】【課題】  注入する不純物の種類または濃度が異なる３種類の半導体層を作り分けるために必要なレジストの形成に用いる露光マスクの数を１つにする。【解決手段】  基板の上に、第１の領域および第２の領域は覆われ、第３の領域は開口した第１のレジストを、第１の領域における厚さが第２の領域における厚さよりも厚くなるように形成する第１の工程と、第１のレジストをマスクにして、第３の領域にある半導体膜のみに不純物を注入する第２の工程と、第１のレジストを薄くして、第１の領域は覆われ、第２の領域および第３の領域は開口した第２のレジストを形成する第３の工程と、第２のレジストをマスクにして、第２の領域および第３の領域にある各半導体膜に同時に不純物を注入する第４の工程と、第１の領域および第２の領域ならびに第３の領域にある各半導体膜に同時に不純物を注入する第５の工程とを有する表示装置の製造方法。【選択図】        図９（ａ）
2008078176.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に半導体膜を形成する工程と、前記基板の第１の領域にある半導体膜、前記第１の領域の外側の第２の領域にある半導体膜、前記第１の領域および前記第２の領域の外側の第３の領域にある半導体膜のそれぞれに不純物を注入する工程とを有する表示装置の製造方法であって、
前記不純物を注入する工程は、前記基板の上に、前記第１の領域および前記第２の領域は覆われ、前記第３の領域は開口した第１のレジストを、前記第１の領域における厚さが前記第２の領域における厚さよりも厚くなるように形成する第１の工程と、
前記第１のレジストをマスクにして、前記第３の領域にある半導体膜のみに不純物を注入する第２の工程と、
前記第１のレジストを薄くして、前記第１の領域は覆われ、前記第２の領域および前記第３の領域は開口した第２のレジストを形成する第３の工程と、
前記第２のレジストをマスクにして、前記第２の領域および前記第３の領域にある各半導体膜に同時に不純物を注入する第４の工程と、
前記第１の領域および前記第２の領域ならびに前記第３の領域にある各半導体膜に同時に不純物を注入する第５の工程とを有することを特徴とする表示装置の製造方法。
【請求項２】
前記第５の工程は、前記第４の工程の後、前記第２のレジストを除去してから行うことを特徴とする請求項１に記載の表示装置の製造方法。
【請求項３】
前記第５の工程は、前記第１の工程の前に行うことを特徴とする請求項１に記載の表示装置の製造方法。
【請求項４】
前記第２の工程と前記第５の工程は、一方の工程がｎ型半導体を形成する不純物を注入する工程であり、他方の工程がｐ型半導体を形成する不純物を注入する工程であり、
前記第２の工程で注入される不純物の量は、前記第５の工程で注入される不純物の量よりも多いことを特徴とする請求項１乃至請求項３のいずれか１項に記載の表示装置の製造方法。
【請求項５】
前記第４の工程と前記第５の工程は、一方の工程がｎ型半導体を形成する不純物を注入する工程であり、他方の工程がｐ型半導体を形成する不純物を注入する工程であることを特徴とする請求項１乃至請求項４のいずれか１項に記載の表示装置の製造方法。
【請求項６】
前記第４の工程で注入される不純物の量は、前記第５の工程で注入される不純物の量よりも多いことを特徴とする請求項５に記載の表示装置の製造方法。
【請求項７】
前記第４の工程で注入される不純物の量は、前記第５の工程で注入される不純物の量よりも少ないことを特徴とする請求項５に記載の表示装置の製造方法。
【請求項８】
前記第４の工程と前記第５の工程は、同じ導電型の半導体を形成する不純物を注入する工程であることを特徴とする請求項１乃至請求項４のいずれか１項に記載の表示装置の製造方法。
【請求項９】
前記第１の工程乃至前記第５の工程の後、前記第３の領域に、前記不純物を注入した半導体膜を一方の電極とする容量素子を形成する工程を有することを特徴とする請求項１乃至請求項８のいずれか１項に記載の表示装置の製造方法。
【請求項１０】
前記第１の工程乃至前記第５の工程の後、前記第１の領域および前記第２の領域にある半導体膜にさらに不純物を注入し、該半導体膜をチャネル領域、ドレイン領域、およびソース領域に分割してＭＩＳトランジスタを形成する工程を有することを特徴とする請求項１乃至請求項９のいずれか１項に記載の表示装置の製造方法。
【請求項１１】
前記基板の上に半導体膜を形成する工程は、前記基板の上にアモルファスシリコン膜を形成する工程と、
前記アモルファスシリコン膜の一部分または全部を多結晶シリコン化する工程と、
前記半導体膜をエッチングして、前記第１の領域の半導体膜および前記第２の領域の半導体膜ならびに前記第３の領域の半導体膜を形成する工程とを有することを特徴とする請求項１乃至請求項１０のいずれか１項に記載の表示装置の製造方法。
【請求項１２】
前記アモルファスシリコン膜の一部または全部を多結晶シリコン化する工程は、前記アモルファスシリコン膜の一部または全部を、微結晶または粒状結晶の集合でなる第１の多結晶シリコンにする工程と、
前記第１の多結晶シリコンの一部または全部を、概ね一方向に長く伸びる帯状結晶の集合でなる第２の多結晶シリコンにする工程とを有することを特徴とする請求項１１に記載の表示装置の製造方法。
【請求項１３】
前記第１の工程乃至前記第５の工程の後、前記第１の領域の前記半導体膜を用いてｐ型またはｎ型のうちの一方の導電型のトランジスタを形成し、
前記第２の領域の前記半導体膜を用いて前記第１の領域のトランジスタとは反対の導電型のトランジスタを形成し、
前記第３の領域の前記半導体膜を用いて容量素子を形成する工程を有することを特徴とする請求項１乃至請求項１２のいずれか１項に記載の表示装置の製造方法。
【請求項１４】
前記第１の工程乃至前記第５の工程の後、前記第１の領域の前記半導体膜を用いてｐ型またはｎ型のうちの一方の導電型の第１のトランジスタを形成し、
前記第２の領域の前記半導体膜を用いて前記第１のトランジスタと同じ導電型の第２のトランジスタを形成し、
前記第３の領域の前記半導体膜を用いて容量素子を形成する工程を有することを特徴とする請求項１乃至請求項１２のいずれか１項に記載の表示装置の製造方法。
【請求項１５】
前記第１のトランジスタの前記半導体膜と、前記第２のトランジスタの前記半導体膜は、一方の半導体膜が帯状結晶の集合でなる多結晶シリコンであり、
他方の半導体膜が微結晶または粒状結晶の集合でなる多結晶シリコンであることを特徴とする請求項１４に記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の製造方法に関し、特に、表示領域の外側に駆動回路が形成されたアクティブマトリクス型の表示装置の製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来、液晶表示装置には、アクティブマトリクス型の液晶表示装置がある。アクティブマトリクス型の液晶表示装置は、液晶表示パネルの表示領域に多数個のアクティブ素子（スイッチング素子とも呼ばれる）がマトリクス状に配置されている。前記アクティブ素子には、たとえば、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が用いられる。前記液晶表示パネルにおいて、前記ＴＦＴの基本構造は、金属層、絶縁層、半導体層の３層からなるＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造である。このとき、前記ＴＦＴの半導体層には、主に、シリコン（Ｓｉ）が用いられる。また、前記絶縁層が、たとえば、シリコン酸化膜（ＳｉＯ２）の場合は、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ばれる。
【０００３】
また、従来の液晶表示装置において、液晶表示パネルの走査信号線および映像信号線に印加する信号電圧の生成や印加するタイミングの制御などをする駆動回路は、主に、チップ状のドライバＩＣを用いている。このドライバＩＣは、たとえば、液晶表示パネルのうちの、表示領域にアクティブ素子（ＴＦＴ）がマトリクス状に配置された基板（以下、ＴＦＴ基板という）に直接実装されていることもあるし、ドライバＩＣを実装したＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）やＣＯＦ（Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）などを前記ＴＦＴ基板に接続していることもある。またさらに、近年は、前記ＴＦＴ基板の表示領域の外側に、ＴＦＴなどを用いて前記ドライバＩＣと同等の機能を有する駆動回路を前記ＴＦＴ基板と一体的に形成した液晶表示装置が提案されている。
【０００４】
前記ＴＦＴ基板と一体的に形成される駆動回路は、多数個のＴＦＴ（ＭＯＳトランジスタ）ダイオード、キャパシター（ｃａｐａｃｉｔｏｒ）、抵抗などからなる集積回路であり、基本的には、前記ＴＦＴ基板の走査信号線、映像信号線、アクティブ素子（ＴＦＴ）などを形成する過程で、同時に形成することができる。
【０００５】
前記ＴＦＴ基板の表示領域の外側に前記駆動回路を形成する場合、ｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳという）と、ｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳという）を形成することがある。その場合、ｎＭＯＳの半導体層は、チャネル領域をｐ型またはｎ型の半導体領域にし、ドレイン領域およびソース領域をｎ型の半導体領域にする必要がある。また、ｐＭＯＳの半導体層は、チャネル領域をｎ型またはｐ型の半導体領域にし、ドレイン領域およびソース領域をｐ型の半導体領域にする必要がある。なお、ｎＭＯＳのチャネル領域をｎ型にする場合、そのドナー濃度は、ドレイン領域およびソース領域のドナー濃度とは異なる濃度にする必要がある。同様に、ｐＭＯＳのチャネル領域をｐ型にする場合、そのアクセプター濃度は、ドレイン領域およびソース領域のアクセプター濃度とは異なる濃度にする必要がある。
【０００６】
半導体層（Ｓｉ層）をｐ型半導体にする場合、一般的には、ｐ型にしたい領域のみが開口したレジストを形成し、たとえば、ボロンイオン（Ｂ＋）などの不純物（アクセプター）をイオン注入することが多い。同様に、半導体層（Ｓｉ層）をｎ型半導体にする場合、一般的には、ｎ型にしたい領域のみが開口したレジストを形成し、たとえば、リンイオン（Ｐ＋）などの不純物（ドナー）をイオン注入することが多い。このとき、各レジストは、たとえば、感光性のレジスト材を塗布した後、露光マスクを用いて露光し、現像して形成する。そのため、従来の不純物の注入方法では、ｎＭＯＳの半導体層の各半導体領域、ｐＭＯＳの半導体層の各半導体領域を作り分けるために必要な露光マスクの数が増えるとともに、露光、現像の回数が増えるという問題があった。
【０００７】
しかしながら、近年は、半導体層をｎ型半導体とｐ型半導体とに作り分けるときに必要な露光マスクの数を減らす方法として、たとえば、すべての半導体層にアクセプター（またはドナー）を注入してｐ型（またはｎ型）半導体にした後、ｐ型（またはｎ型）にする半導体層は覆い、ｎ型（またはｐ型）にしたい半導体層の上は開口したレジストを形成し、前記レジストの開口した領域にある半導体層のみにドナー（またはアクセプター）を注入してｎ型（またはｐ型）半導体にする方法が提案されている（たとえば、特許文献１を参照。）。この方法を利用して、たとえば、すべての半導体層をｐ型半導体にした後、前記レジストの開口した領域にある半導体層をｎ型半導体にする場合、前記レジストの開口した領域にある半導体層に注入するドナーの量をアクセプターの量よりも多くし、ドナー濃度がアクセプター濃度よりも高くなるようにすればよい。このようにすることで、１つの露光マスクでｎ型半導体とｐ型半導体を作り分けることができる。
【０００８】
また、近年の液晶表示装置のＴＦＴ基板では、たとえば、表示領域の各画素の保持容量を形成するときに、たとえば、アクティブ素子（ＴＦＴ）の半導体層の一部を導電化し、保持容量の一方の電極として用いることがある。このとき、アクティブ素子（ＴＦＴ）がｎＭＯＳであれば、半導体層は、チャネル領域をｐ型（またはｎ型）半導体にし、ドレイン領域およびソース領域ならびに保持容量の電極として用いる部分をｎ型半導体にする。またこのとき、保持容量の電極として用いる部分のキャリア濃度（ドナー濃度）は、ドレイン領域およびソース領域のキャリア濃度（ドナー濃度）とほぼ同等にする必要がある。
【０００９】
ＴＦＴの半導体層のうちの一部分を前記保持容量の電極として用いる場合の半導体層の形成方法としては、たとえば、保持容量の電極として用いる部分を含む半導体層の全体に不純物（アクセプター）を注入してｐ型半導体にし、保持容量の電極として用いる部分及びその周辺のみに不純物（ドナー）を注入してｎ型半導体にした後、走査信号線および保持容量線を形成し、それらをマスクにしてドレイン領域およびソース領域に不純物（ドナー）を注入してｎ型半導体にする方法が提案されている（たとえば、特許文献２を参照。）。
【特許文献１】特開２００３−２８２８８０号公報
【特許文献２】特開２００５−２７４９８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、前記ＴＦＴ基板の表示領域の外側に前記駆動回路を形成する場合、前記ＴＦＴ基板には、たとえば、ｎＭＯＳおよびｐＭＯＳと、表示領域にあるアクティブ素子の半導体層の一部を一方の電極として用いる保持容量とを形成することがある。
【００１１】
その場合、前記特許文献１または前記特許文献２に記載された方法を適用しても、たとえば、ｎ型半導体とｐ型半導体を作り分けるための露光マスクと、ドナー濃度が異なる２種類のｎ型半導体を作り分けるための露光マスクが必要である。そのため、作成する露光マスクの数が増え、その結果として、ＴＦＴ基板（液晶表示装置）の製造コストが上昇するという問題があった。
【００１２】
また、その他にも、たとえば、ドナー濃度が異なる３種類のｎ型半導体を作り分けるときにも、従来の方法では、最低でも２つの露光マスクが必要である。そのため、作成する露光マスクの数が増え、その結果として、ＴＦＴ基板（液晶表示装置）の製造コストが上昇するという問題があった。
【００１３】
本発明の目的は、注入する不純物の種類または濃度が異なる３種類の半導体層を作り分けるために必要なレジストの形成に用いる露光マスクの数を１つにすることが可能な技術を提供することにある。
【００１４】
本発明の他の目的は、注入する不純物の種類または濃度が異なる３種類の半導体層を作り分けるために必要なレジストの露光、現像工程を減らすことが可能な技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概略を説明すれば、以下の通りである。
【００１７】
（１）基板の上に半導体膜を形成する工程と、前記基板の第１の領域にある半導体膜、前記第１の領域の外側の第２の領域にある半導体膜、前記第１の領域および前記第２の領域の外側の第３の領域にある半導体膜のそれぞれに不純物を注入する工程とを有する表示装置の製造方法であって、前記不純物を注入する工程は、前記基板の上に、前記第１の領域および前記第２の領域は覆われ、前記第３の領域は開口した第１のレジストを、前記第１の領域における厚さが前記第２の領域における厚さよりも厚くなるように形成する第１の工程と、前記第１のレジストをマスクにして、前記第３の領域にある半導体膜のみに不純物を注入する第２の工程と、前記第１のレジストを薄くして、前記第１の領域は覆われ、前記第２の領域および前記第３の領域は開口した第２のレジストを形成する第３の工程と、前記第２のレジストをマスクにして、前記第２の領域および前記第３の領域にある各半導体膜に同時に不純物を注入する第４の工程と、前記第１の領域および前記第２の領域ならびに前記第３の領域にある各半導体膜に同時に不純物を注入する第５の工程とを有する表示装置の製造方法。
【００１８】
（２）前記（１）の表示装置の製造方法において、前記第５の工程は、前記第４の工程の後、前記第２のレジストを除去してから行う表示装置の製造方法。
【００１９】
（３）前記（１）の表示装置の製造方法において、前記第５の工程は、前記第１の工程の前に行う表示装置の製造方法。
【００２０】
（４）前記（１）乃至（３）のいずれかの表示装置の製造方法において、前記第２の工程と前記第５の工程は、一方の工程がｎ型半導体を形成する不純物を注入する工程であり、他方の工程がｐ型半導体を形成する不純物を注入する工程であり、前記第２の工程で注入される不純物の量は、前記第５の工程で注入される不純物の量よりも多い表示装置の製造方法。
【００２１】
（５）前記（１）乃至（４）のいずれかの表示装置の製造方法において、前記第４の工程と前記第５の工程は、一方の工程がｎ型半導体を形成する不純物を注入する工程であり、他方の工程がｐ型半導体を形成する不純物を注入する工程である表示装置の製造方法。
【００２２】
（６）前記（５）の表示装置の製造方法において、前記第４の工程で注入される不純物の量は、前記第５の工程で注入される不純物の量よりも多い表示装置の製造方法。
【００２３】
（７）前記（５）の表示装置の製造方法において、前記第４の工程で注入される不純物の量は、前記第５の工程で注入される不純物の量よりも少ない表示装置の製造方法。
【００２４】
（８）前記（１）乃至（４）のいずれかの表示装置の製造方法において、前記第４の工程と前記第５の工程は、同じ導電型の半導体を形成する不純物を注入する工程である表示装置の製造方法。
【００２５】
（９）前記（１）乃至（８）のいずれかの表示装置の製造方法において、前記第１の工程乃至前記第５の工程の後、前記第３の領域に、前記不純物を注入した半導体膜を一方の電極とする容量素子を形成する工程を有する表示装置の製造方法。
【００２６】
（１０）前記（１）乃至（９）のいずれかの表示装置の製造方法において、前記第１の工程乃至前記第５の工程の後、前記第１の領域および前記第２の領域にある半導体膜にさらに不純物を注入し、該半導体膜をチャネル領域、ドレイン領域、およびソース領域に分割してＭＩＳトランジスタを形成する工程を有する表示装置の製造方法。
【００２７】
（１１）前記（１）乃至（１０）のいずれかの表示装置の製造方法において、前記基板の上に半導体膜を形成する工程は、前記基板の上にアモルファスシリコン膜を形成する工程と、前記アモルファスシリコン膜の一部分または全部を多結晶シリコン化する工程と、前記半導体膜をエッチングして、前記第１の領域の半導体膜および前記第２の領域の半導体膜ならびに前記第３の領域の半導体膜を形成する工程とを有する表示装置の製造方法。
【００２８】
（１２）前記（１１）の表示装置の製造方法において、前記アモルファスシリコン膜の一部または全部を多結晶シリコン化する工程は、前記アモルファスシリコン膜の一部または全部を、微結晶または粒状結晶の集合でなる第１の多結晶シリコンにする工程と、前記第１の多結晶シリコンの一部または全部を、概ね一方向に長く伸びる帯状結晶の集合でなる第２の多結晶シリコンにする工程とを有する表示装置の製造方法。
【００２９】
（１３）前記（１）乃至（１２）のいずれかの表示装置の製造方法において、前記第１の工程乃至前記第５の工程の後、前記第１の領域の前記半導体膜を用いてｐ型またはｎ型のうちの一方の導電型のトランジスタを形成し、前記第２の領域の前記半導体膜を用いて前記第１の領域のトランジスタとは反対の導電型のトランジスタを形成し、前記第３の領域の前記半導体膜を用いて容量素子を形成する工程を有することを特徴とする請求項１乃至請求項１２のいずれか１項に記載の表示装置の製造方法。
【００３０】
（１４）前記（１）乃至前記（１２）のいずれかの表示装置の製造方法において、前記第１の工程乃至前記第５の工程の後、前記第１の領域の前記半導体膜を用いてｐ型またはｎ型のうちの一方の導電型の第１のトランジスタを形成し、前記第２の領域の前記半導体膜を用いて前記第１のトランジスタと同じ導電型の第２のトランジスタを形成し、前記第３の領域の前記半導体膜を用いて容量素子を形成する工程を有する表示装置の製造方法。
【００３１】
（１５）前記（１４）の表示装置の製造方法において、前記第１のトランジスタの前記半導体膜と、前記第２のトランジスタの前記半導体膜は、一方の半導体膜が帯状結晶の集合でなる多結晶シリコンであり、他方の半導体膜が微結晶または粒状結晶の集合でなる多結晶シリコンである表示装置の製造方法。
【発明の効果】
【００３２】
本発明の表示装置の製造方法によれば、１つの露光マスクを用いて形成したレジストで、基板の上の３つの領域にある半導体膜を、不純物の濃度または種類が異なる３種類の半導体に作り分けることができる。
【００３３】
このとき、前記３種類の半導体の組み合わせは任意であり、たとえば、１つのｐ型半導体とドナー濃度が異なる２つのｎ型半導体でもよいし、アクセプター濃度が異なる２つのｐ型半導体と１つのｎ型半導体でもよい。またさらに、ドナー濃度が異なる３つのｎ型半導体層、またはアクセプター濃度が異なる３つのｐ型半導体であってもよい。
【００３４】
またこのとき、３つの半導体層は、たとえば、アモルファスシリコンで形成されていてもよいし、多結晶シリコンで形成されていてもよい。また、アモルファスシリコンで形成されている半導体層と多結晶シリコンで形成されている半導体層が混在していてもよい。またさらに、多結晶シリコンで形成されている半導体層は、微結晶または粒状結晶の集合でなる多結晶シリコンでもよいし、概ね一方向に長く伸びる帯状結晶の集合でなる多結晶シリコン（擬似単結晶シリコンと呼ぶこともある）でもよい。
【発明を実施するための最良の形態】
【００３５】
以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
【００３６】
図１（ａ）は、本発明を適用できる液晶表示パネルの概略構成を示す模式平面図である。図１（ｂ）は、図１（ａ）のＡ−Ａ’線における液晶表示パネルの模式断面図である。図２は、液晶表示パネルに用いるＴＦＴ基板の概略構成の一例を示す模式平面図である。
【００３７】
本発明は、たとえば、アクティブマトリクス型の液晶表示装置の液晶表示パネルに用いるＴＦＴ基板の製造方法に適用できる。
【００３８】
液晶表示パネルは、たとえば、図１（ａ）および図１（ｂ）に示すように、第１の基板１と第２の基板２の間に液晶材料３を封入した表示パネルである。このとき、第１の基板１と第２の基板２は、表示領域ＤＡの外側に環状に設けられたシール材４で接着されており、液晶材料３は、第１の基板１および第２の基板２ならびにシール材４で囲まれた空間に密封されている。
【００３９】
また、透過型または半透過型の液晶表示パネルの場合、たとえば、第１の基板１および第２の基板２の外側を向いた面に、偏光板（偏光フィルム）５Ａ，５Ｂが貼り付けられている。またこのとき、図示は省略するが、第１の基板１と偏光板５Ａの間、第２の基板２と偏光板５Ｂの間のそれぞれに、１層または複数層の位相差板（位相差フィルム）が介在していることもある。
【００４０】
また、図示は省略するが、反射型の液晶表示パネルの場合、たとえば、第２の基板２の外側を向いた面のみに偏光板が貼り付けられている。このときも、第２の基板２と偏光板の間に、１層または複数層の位相差板（位相差フィルム）が介在していることもある。
【００４１】
また、アクティブマトリクス型の液晶表示パネルにおいて、第１の基板１は、表示領域ＤＡにアクティブ素子（スイッチング素子と呼ぶこともある）として用いるＴＦＴ素子がマトリクス状に配置されている。以下、第１の基板１をＴＦＴ基板と呼ぶ。
【００４２】
ＴＦＴ基板１は、たとえば、図２に示すように、ｘ方向に延びて表示領域ＤＡを横断する走査信号線ＧＬがｙ方向に複数本並んでおり、ｙ方向に延びて表示領域ＤＡを縦断する映像信号線ＤＬがｘ方向に複数本並んでいる。このとき、複数本の走査信号線ＧＬと複数本の映像信号線ＤＬは、絶縁層を介して設けられており、走査信号線ＧＬと映像信号線ＤＬは、該絶縁層を介して立体的に交差している。そして、図２では省略しているが、前記アクティブ素子（ＴＦＴ素子）は、たとえば、走査信号線ＧＬと映像信号線ＤＬが交差している点の近傍に配置されており、ＴＦＴ素子のゲートは走査信号線ＧＬに接続され、ドレインは映像信号線ＤＬに接続されている。また、ＴＦＴ素子のソースは、画素電極に接続されている。
【００４３】
また、本発明を適用できるＴＦＴ基板１は、たとえば、表示領域の外側に、映像信号線ＤＬが接続している第１の駆動回路ＤＲＶ１と、走査信号線ＧＬが接続している第２の駆動回路ＤＲＶ２とがＴＦＴ基板１に一体的に形成されている。第１の駆動回路ＤＲＶ１は、各映像信号線ＤＬに印加する信号電圧の生成や印加するタイミングの制御を行う回路であり、従来のデータドライバなどと呼ばれるドライバＩＣと同等の機能を有する集積回路である。また、第２の駆動回路ＤＲＶ２は、各走査信号線ＤＬに印加する信号電圧の生成や印加するタイミングの制御を行う回路であり、従来の走査ドライバなどと呼ばれるドライバＩＣと同等の機能を有する集積回路である。このとき、第１の駆動回路ＤＲＶ１および第２の駆動回路ＤＲＶ２は、たとえば、多数個のｎチャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトランジスタ、ダイオード、キャパシター（ｃａｐａｃｉｔｏｒ）、抵抗からなる集積回路である。
【００４４】
またこのとき、第１の駆動回路ＤＲＶ１および第２の駆動回路ＤＲＶ２は、シール材４よりも内側、すなわちシール材４と表示領域ＤＡの間に形成することが望ましいが、シール材４と平面でみて重なる領域やシール材４の外側に形成されていてもよい。
【００４５】
図３（ａ）は、本発明を適用できるＴＦＴ基板の表示領域の１画素の一構成例を示す模式平面図である。図３（ｂ）は、図３（ａ）の領域ＡＲ１を拡大して示した模式平面図である。図３（ｃ）は、図３（ｂ）のＢ−Ｂ’線におけるスイッチング素子の模式断面図である。図３（ｄ）は、図３（ａ）のＣ−Ｃ’線における保持容量の模式断面図である。
【００４６】
本発明を適用できるＴＦＴ基板１は、たとえば、表示領域ＤＡの１画素の構成が、たとえば、図３（ａ）乃至図３（ｄ）に示すような構成になっている。まず、ガラス基板１００などの絶縁基板の表面に第１の絶縁層１０１が形成されており、第１の絶縁層１０１の上には、アクティブ素子の半導体層ＳＣ１が形成されている。なお、第１の絶縁層１０１は、１層であってもよいし２層以上であってもよい。また、半導体層ＳＣ１の上には、アクティブ素子のゲート絶縁膜としての機能を有する第２の絶縁層１０２を介して走査信号線ＧＬおよび保持容量線ＳｔＬなどが形成されている。
【００４７】
半導体層ＳＣ１は、図３（ｂ）および図３（ｃ）に示すように、概略コの字型に蛇行しており、平面でみて走査信号線ＧＬと重なる部分を有する。そして、走査信号線ＧＬは、平面でみて半導体層ＳＣ１と重なる領域がアクティブ素子のゲートとして機能する。アクティブ素子が、たとえば、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳという）の場合、半導体層ＳＣ１は、たとえば、平面でみて走査信号線ＧＬと重なる領域（チャネル領域）Ｔ１，Ｔ１’がｐ型半導体領域（以下、ｐ型領域という）になり、チャネル領域Ｔ１，Ｔ１’とは別の領域Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８，Ｔ９がｎ型半導体領域（以下、ｎ型領域という）になる。なお、半導体層ＳＣ１のチャネル領域Ｔ１，Ｔ１’は、たとえば、他のｎ型領域とは不純物濃度（ドナー濃度）が異なるｎ型半導体領域であってもよい。
【００４８】
また、半導体層ＳＣ１のうち、２つの連続したｎ型領域Ｔ２，Ｔ３は、ドレイン領域であり、チャネル領域Ｔ１に近いほうのｎ型領域Ｔ３のドナー濃度が、遠いほうのｎ型領域Ｔ２のドナー濃度よりも低くなっている。また、半導体層ＳＣ１のうち、別の２つの連続したｎ型領域Ｔ４，Ｔ５は、ソース領域であり、チャネル領域Ｔ１’に近いほうのｎ型領域Ｔ５のドナー濃度が、遠いほうのｎ型領域Ｔ４のドナー濃度よりも低くなっている。また、半導体層ＳＣ１のうち、２つのチャネル領域Ｔ１，Ｔ１’の間にある３つの連続したｎ型領域Ｔ６，Ｔ７，Ｔ８は、チャネル領域Ｔ１に最も近いｎ型領域Ｔ７およびチャネル領域Ｔ１’に最も近いｎ型領域Ｔ８のドナー濃度が、遠いほうのｎ型領域Ｔ６のドナー濃度よりも低くなっている。
【００４９】
走査信号線ＧＬおよび保持容量線ＳｔＬなどの上には、第３の絶縁層１０３を介して映像信号線ＤＬおよびソース電極ＳＤ２などが形成されている。このとき、映像信号線ＤＬは、その一部分が、平面でみて半導体層ＳＣ１のドレイン領域（ｎ型領域Ｔ２）の一部分と重なるように形成される。そして、映像信号線ＤＬは、その重なった部分に設けられたスルーホールＴＨ１により半導体層ＳＣ１のｎ型領域Ｔ２に接続されている。また、ソース電極ＳＤ２は、その一部分が、平面でみて半導体層ＳＣ１のソース領域（ｎ型領域Ｔ４）の一部分と重なるように形成される。そして、ソース電極ＳＤ２は、その重なった部分に設けられたスルーホールＴＨ２により半導体層ＳＣ１のｎ型領域Ｔ４に接続されている。
【００５０】
映像信号線ＤＬおよびソース電極ＳＤ２などの上には、第４の絶縁層１０４を介して画素電極ＰＸおよび共通電極ＣＴ（対向電極ということもある）が形成されている。画素電極ＰＸは、その一部分が、平面でみてソース電極ＳＤ２と重なるように形成される。そして、画素電極ＰＸは、その重なった部分に設けられたスルーホールＴＨ３によりソース電極ＳＤ２に接続されている。
【００５１】
また、保持容量線ＳｔＬは、たとえば、図３（ａ）および図３（ｄ）に示すように、その一部が分岐してｙ方向に延びており、ソース電極ＳＤ２の一部は、平面でみて保持容量線ＳｔＬのｙ方向に延びている部分と重なるようにｙ方向に延びている。このとき、平面でみて保持容量線ＳｔＬとソース電極ＳＤ２とが重なっている部分には、保持容量線ＳｔＬとソース電極ＳＤ２を一対の電極とし、両者の間に介在する第３の絶縁層１０３を誘電体とする第１の保持容量が形成される。
【００５２】
また、アクティブ素子の半導体層ＳＣ１は、たとえば、図３（ｄ）に示すように、ソース領域（ｎ型領域Ｔ４）の一部が、平面でみてソース電極ＳＤ２のうちの第１の保持容量の電極として機能する部分と重なるように延びており、その延びた先に、ソース領域（ｎ型領域Ｔ４）とほぼ同等のドナー濃度であり、かつ、チャネル領域Ｔ１，Ｔ１’よりも濃度が高いｎ型領域Ｔ９がある。このとき、平面でみて保持容量線ＳｔＬと半導体層ＳＣ１のｎ型領域Ｔ９とが重なっている部分には、保持容量線ＳｔＬと半導体層ＳＣ１のｎ型領域Ｔ９を一対の電極とし、両者の間に介在する第２の絶縁層１０２を誘電体とする第２の保持容量が形成される。
【００５３】
図４（ａ）は、本発明を適用できるＴＦＴ基板の表示領域の外側に形成されるＭＯＳトランジスタの一構成例を示す模式平面図である。図４（ｂ）は、図４（ａ）のＤ−Ｄ’線におけるｎチャネルＭＯＳトランジスタの断面構成およびＥ−Ｅ’線におけるｐチャネルＭＯＳトランジスタの断面構成を横に並べて示した模式断面図である。
【００５４】
本発明を適用できるＴＦＴ基板１は、たとえば、表示領域ＤＡの外側に形成される第１の駆動回路ＤＲＶ１や第２の駆動回路ＤＲＶ２などの集積回路が形成されている。このとき、表示領域ＤＡの外側には、たとえば、ｎＭＯＳとｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳという）を直列に接続したＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）が形成される。前記ＣＭＯＳは、たとえば、図４（ａ）乃至図４（ｄ）に示すような構成になっている。まず、ガラス基板１００などの絶縁基板の表面に第１の絶縁層１０１が形成されており、第１の絶縁層１０１の上には、ｎＭＯＳの半導体層ＳＣ２とｐＭＯＳの半導体層ＳＣ３が形成されている。また、ｎＭＯＳの半導体層ＳＣ２とｐＭＯＳの半導体層ＳＣ３の上には、ｎＭＯＳおよびｐＭＯＳのゲート絶縁膜としての機能を有する第２の絶縁層１０２を介してゲート電極ＧＰ２が形成されている。
【００５５】
ｎＭＯＳの半導体層ＳＣ２およびｐＭＯＳの半導体層ＳＣ３は、たとえば、ｙ方向に長く形成されており、ゲート電極ＧＰ２は、ｘ方向に延びてｎＭＯＳの半導体層ＳＣ２およびｐＭＯＳの半導体層ＳＣ３と立体的に交差するように形成されている。このとき、ゲート電極ＧＰ２は、平面でみてｎＭＯＳの半導体層ＳＣ２と重なる部分がｎＭＯＳのゲートとして機能し、平面でみてｐＭＯＳの半導体層ＳＣ３と重なる部分がｐＭＯＳのゲートとして機能する。
【００５６】
ｎＭＯＳが、たとえば、ＬＤＤ構造の場合、半導体層ＳＣ２は、たとえば、平面でみてゲート電極ＧＰ２と重なる領域（チャネル領域）Ｔ１０がｐ型領域になり、チャネル領域Ｔ１０とは別の領域Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４がｎ型領域になる。なお、チャネル領域Ｔ１０は、他のｎ型領域とはドナー濃度が異なるｎ型半導体領域であってもよい。このとき、半導体層ＳＣ２のうち、２つの連続したｎ型領域Ｔ１１，Ｔ１２は、ソース領域であり、チャネル領域Ｔ１０に近いほうのｎ型領域Ｔ１２のドナー濃度が、遠いほうのｎ型領域Ｔ１１のドナー濃度よりも低くなっている。また、半導体層ＳＣ２のうち、別の２つの連続したｎ型領域Ｔ１３，Ｔ１４は、ドレイン領域であり、チャネル領域Ｔ１０に近いほうのｎ型領域Ｔ１４のドナー濃度が、遠いほうのｎ型領域Ｔ１３のドナー濃度よりも低くなっている。
【００５７】
一方、ｐＭＯＳの半導体層ＳＣ３は、平面でみてゲート電極ＧＰ２と重なる領域（チャネル領域）Ｔ１５がｎ型領域になり、チャネル領域Ｔ１５とは別の領域Ｔ１６，Ｔ１７がｐ型領域になる。なお、チャネル領域Ｔ１５は、他のｐ型領域とはアクセプター濃度が異なるｐ型半導体領域であってもよい。このとき、半導体層ＳＣ３の２つのｐ型領域Ｔ１６，Ｔ１７は、一方のｐ型領域Ｔ１６がソース領域であり、他方のｐ型領域Ｔ１７がドレイン領域である。
【００５８】
また、ゲート電極ＧＰ２の上には、第３の絶縁層１０３を介して金属配線６Ａ，６Ｂ，６Ｃなどが形成されている。このとき、金属配線６Ａは、スルーホールＴＨ４によりｎＭＯＳの半導体層ＳＣ２のソース領域（ｎ型領域Ｔ１１）に接続されている。また、金属配線６Ｂは、スルーホールＴＨ５によりｎＭＯＳの半導体層ＳＣ２のドレイン領域（ｎ型領域Ｔ１３）に接続されるとともに、スルーホールＴＨ６によりｐＭＯＳの半導体層ＳＣ３のソース領域（ｐ型領域Ｔ１６）に接続されている。また、金属配線６Ｃは、スルーホールＴＨ７により、ｐＭＯＳの半導体層ＳＣ３のドレイン領域（ｐ型領域Ｔ１７）に接続されている。
【００５９】
また、図４（ｂ）では省略しているが、各金属配線６Ａ，６Ｂ，６Ｃの上には、第４の絶縁層１０４が形成されている。
【００６０】
なお、上記の構成は、本発明を適用できるＴＦＴ基板１の構成の一例であり、本発明は、これに限らず、上記の構成と類似した構成のＴＦＴ基板１であれば適用することができる。
【００６１】
以下、図３（ａ）乃至図３（ｄ）と、図４（ａ）および図４（ｂ）に示したような構成のＴＦＴ基板１の製造方法、およびそれ以外の構成で、本発明を適用できる場合のＴＦＴ基板の構成例およびその製造方法について、半導体層に不純物を注入する手順に着目して説明する。
【実施例１】
【００６２】
図５は、本発明による実施例１の製造方法で形成されるＭＯＳトランジスタおよび容量素子の概略構成の一例を示す模式断面図である。
【００６３】
実施例１では、ＴＦＴ基板１の製造方法の一例として、たとえば、図５に示すように、ガラス基板１００の上に、ｎＭＯＳおよびｐＭＯＳならびに高濃度のｎ型半導体層を一方の電極とする容量素子（ｃａｐａｃｉｔｏｒ）を形成する場合を挙げる。
【００６４】
なお、図５に示したｎＭＯＳを形成する領域ＡＲ２の断面構成は、図４（ａ）のＤ−Ｄ’線における断面構成と同じである。また、図５に示したｐＭＯＳを形成する領域ＡＲ３の断面構成は、図４（ａ）のＥ−Ｅ’線における断面構成と同じである。そのため、図５に示したｎＭＯＳおよびｐＭＯＳの構成に関する説明は省略する。
【００６５】
また、図５に示した容量素子を形成する領域ＡＲ４の断面構成は、たとえば、図３（ａ）のＣ−Ｃ’線における断面構成のうちの、本発明に関わる構成を概念的に示した構成である。容量素子を形成する領域ＡＲ４は、たとえば、ガラス基板１００の表面に第１の絶縁層１０１が形成されており、第１の絶縁層１０１の上には、容量素子の下部電極として用いる半導体層ＳＣ４が形成されている。半導体層ＳＣ４は、たとえば、すべての領域がｎ型領域Ｔ９であり、ドナー濃度が、ｎＭＯＳのソース領域（ｎ型領域Ｔ１３）の濃度とほぼ同等であり、かつ、チャネル領域Ｔ１０，Ｔ１５の濃度よりも高い、導電層とみなせる半導体層である。
【００６６】
半導体層ＳＣ４の上には、第２の絶縁層１０２を介して、容量素子の上部電極として用いる保持容量線ＳｔＬが形成されている。また、保持容量線ＳｔＬの上には、たとえば、第３の絶縁層１０３を介して金属配線６Ｄ，６Ｅが形成されている。このとき、金属配線６Ｄは、スルーホールにより半導体層ＳＣ４と接続され、金属配線６Ｅは、スルーホールにより保持容量線ＳｔＬと接続されている。
【００６７】
以下、図５に示したような構成のｎＭＯＳおよびｐＭＯＳならびに容量素子を形成するときの手順について説明する。
【００６８】
図６（ａ）乃至図１４は、実施例１のＴＦＴ基板の製造方法の一例を説明するための模式図である。
図６（ａ）は、第１の絶縁層の上に半導体層を形成した直後の模式断面図である。図６（ｂ）は、ｎＭＯＳを形成する領域およびｐＭＯＳを形成する領域の半導体層の平面パターンの一例を示す模式平面図である。図６（ｃ）は、容量素子を形成する領域の半導体層の平面パターンの一例を示す模式平面図である。
図７は、３つの領域にある半導体層をｐ型にする工程の模式断面図である。
図８（ａ）は、容量素子を形成する領域の半導体層をｐ型からｎ型にする工程の模式断面図である。図８（ｂ）は、容量素子を形成する領域およびその周辺の領域における第１のレジストの平面パターンの一例を示す模式平面図である。
図９（ａ）は、ｐＭＯＳを形成する領域の半導体層をｐ型からｎ型にする工程の模式断面図である。図９（ｂ）は、ｎＭＯＳを形成する領域およびｐＭＯＳを形成する領域ならびにその周辺の領域における第２のレジストの平面パターンの一例を示す模式平面図である。
図１０は、第２のレジストを除去した直後の模式断面図である。
図１１は、導電膜の上にエッチングレジストを形成した直後の模式断面図である。
図１２は、導電膜をエッチングした後の、ｎＭＯＳを形成する領域の半導体層にｎ型領域を形成する工程のうちの１段階目の工程の模式断面図である。
図１３は、ｎＭＯＳを形成する領域の半導体層にｎ型領域を形成する工程のうちの２段階目の工程の模式断面図である。
図１４は、ｐＭＯＳを形成する領域の半導体層にｐ型領域を形成する工程の模式断面図である。
【００６９】
実施例１のＴＦＴ基板１の製造方法では、まず、図６（ａ）に示すように、ガラス基板１００の表面に第１の絶縁層１０１を形成し、続けて、ｎＭＯＳの半導体層ＳＣ２、ｐＭＯＳの半導体層ＳＣ３、容量素子の一方の電極として用いる半導体層ＳＣ４を形成する。第１の絶縁層１０１は、たとえば、ＣＶＤ法でシリコン窒化膜（ＳｉＮ膜）を成膜した後、その上に続けてシリコン酸化膜（ＳｉＯ２膜）を成膜して形成する。
【００７０】
また、各半導体層ＳＣ２，ＳＣ３，ＳＣ４は、たとえば、第１の絶縁層１０１の上にアモルファスシリコン膜を形成（成膜）し、該アモルファスシリコン膜を多結晶シリコン膜にした後、該多結晶シリコン膜をエッチングして形成する。アモルファスシリコン膜を多結晶シリコン膜にするときには、たとえば、エキシマレーザや連続発振レーザなどのエネルギービームを照射して、アモルファスシリコンを一度溶融させた後、固化（結晶化）させればよい。また、多結晶シリコン膜をエッチングするときには、ｎＭＯＳの半導体層ＳＣ２およびｐＭＯＳの半導体層ＳＣ３は、たとえば、図６（ｂ）に示すように、後の工程でゲート電極を形成する領域ＧＰ２’と交差するようなパターンで形成する。また、容量素子が表示領域ＤＡの各画素の保持容量である場合、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４は、たとえば、図６（ｃ）に示すように、アクティブ素子の半導体層ＳＣ１のパターンの一部として形成することが望ましい。
【００７１】
次に、図７に示すように、各半導体層ＳＣ２，ＳＣ３，ＳＣ４が形成された面の上に第２の絶縁層１０２を形成した後、第２の絶縁層１０２を通して各半導体層ＳＣ２，ＳＣ３，ＳＣ４に第１の不純物ＩＭＳ１（アクセプター）を注入し、各半導体層ＳＣ２，ＳＣ３，ＳＣ４をｐ型にする。第２の絶縁層１０２は、たとえば、ＣＶＤ法でシリコン酸化膜（ＳｉＯ２膜）を成膜して形成する。また、各半導体層ＳＣ２，ＳＣ３，ＳＣ４をｐ型にするときには、アクセプターとして、たとえば、ボロンイオン（Ｂ＋）をイオン注入する。またこのとき、ボロンイオンなどのアクセプターは、各半導体層ＳＣ２，ＳＣ３，ＳＣ４のすべての領域に注入されるので、各半導体層ＳＣ２，ＳＣ３，ＳＣ４は、すべての領域がｐ型領域Ｔｐになる。これによって、ｎＭＯＳのしきい値を制御するためのチャネルインプラができる。なお、この工程では、しきい値の制御ができればよいので、第１の不純物ＩＭＳ１としてドナーを注入して各半導体層ＳＣ２，ＳＣ３，ＳＣ４をｎ型にしてもよい。
【００７２】
次に、図８（ａ）に示すように、ｎＭＯＳを形成する領域ＡＲ２およびｐＭＯＳを形成する領域ＡＲ３は覆い、容量素子を形成する領域ＡＲ４は開口した第１のレジスト７Ａを形成した後、第２の絶縁層１０２を通して容量素子を形成する領域ＡＲ４の半導体層ＳＣ４のみに第２の不純物ＩＭＳ２（ドナー）を注入し、半導体層ＳＣ４をｎ型にする。半導体層ＳＣ４をｎ型にするときには、ドナーとして、たとえば、リンイオン（Ｐ＋）をイオン注入する。またこのとき、半導体層ＳＣ４は、前の工程でアクセプターを注入してｐ型領域Ｔｐになっているが、ドナーの注入量（ドーズ量）を多くして、この工程で注入されるドナーの濃度が、すでに注入されているアクセプターの濃度に比べて十分に高くなるようにすれば、半導体層ＳＣ４を高濃度のｎ型領域Ｔｎにすることができる。これによって、半導体層ＳＣ４を導電化できる。なお、この工程では、半導体層ＳＣ４を導電化することができればよいので、第２の不純物ＩＭＳ２としてアクセプターを注入して高濃度のｐ型にしてもよい。
【００７３】
また、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４を、表示領域ＤＡの各画素に対して配置されるアクティブ素子の半導体層ＳＣ１のパターンの一部として形成した場合、第１のレジスト７Ａは、たとえば、図８（ｂ）に示すように、半導体層ＳＣ１のうちの保持容量の電極として機能させる領域ＳＣ４およびその周辺のみに第２の不純物ＩＭＳ２が注入されるように開口する。なお、図８（ｂ）では、半導体層ＳＣ１のうちの領域ＳＣ４が露出しているように示しているが、実際には、第２の絶縁層１０２で覆われている。
【００７４】
また、第１のレジスト７Ａは、たとえば、第２の絶縁層１０２の上にほぼ均一な厚さになるように感光性レジストを塗布し、ハーフ露光またはハーフトーン露光と呼ばれる技術を用いて露光した後、現像、ベーク（焼成）して形成する。このとき、感光性レジストがネガ型であれば、露光マスクを介してｐＭＯＳを形成する領域ＡＲ３および容量素子を形成する領域ＡＲ４に光（たとえば、紫外線）を照射し、感光させる。また、ハーフ露光技術を用いて露光する場合、たとえば、ｐＭＯＳを形成する領域ＡＲ３に照射される光が通る箇所の光の透過率を、容量素子を形成する領域ＡＲ４に照射される光が通る箇所の光の透過率よりも小さくなるようにした露光マスクを用いる。このとき、たとえば、容量素子を形成する領域ＡＲ４の感光性レジストが完全に感光する最短時間で露光を終了すると、ｐＭＯＳを形成する領域ＡＲ３の感光性レジストは感光が不完全であり、現像液に対して可溶性の部分と不溶性の部分が生じる。そのため、現像すると、図８（ａ）に示したように、ｐＭＯＳを形成する領域ＡＲ３の厚さが、ｎＭＯＳを形成する領域ＡＲ２の厚さよりも薄い第１のレジスト７Ａを形成することができる。
【００７５】
次に、たとえば、第１のレジスト７Ａに対してＯ２アッシングを行い、ｐＭＯＳを形成する領域ＡＲ３における第１のレジスト７Ａの厚さ分だけ、第１のレジスト７Ａの全体を薄くして、図９（ａ）および図９（ｂ）に示すように、ｎＭＯＳを形成する領域ＡＲ２は覆い、ｐＭＯＳを形成する領域ＡＲ３および容量素子を形成する領域ＡＲ４は開口した第２のレジスト７Ｂを形成する。なお、図９（ｂ）では、半導体層ＳＣ３が露出しているように示しているが、実際には、第２の絶縁層１０２で覆われている。そして、第２の絶縁層１０２を通して、ｐＭＯＳを形成する領域ＡＲ３の半導体層ＳＣ３および容量素子を形成する領域ＡＲ４の半導体層ＳＣ４に第３の不純物ＩＭＳ３（ドナー）を注入し、ｐＭＯＳを形成する領域ＡＲ３の半導体層ＳＣ３をｎ型にする。半導体層ＳＣ３をｎ型にするときには、ドナーとして、たとえば、リンイオン（Ｐ＋）をイオン注入する。またこのとき、半導体層ＳＣ３も、前の工程でアクセプターを注入してｐ型領域Ｔｐになっているが、ドナーの注入量（ドーズ量）を多くして、この工程で注入されるドナーの濃度が、すでに注入されているアクセプターの濃度に比べて高くなるようにすれば、半導体層ＳＣ３をｎ型領域Ｔｎにすることができる。これによって、ｐＭＯＳのしきい値を制御するためのチャネルインプラができる。なお、この工程では、しきい値の制御ができればよいので、第３の不純物ＩＭＳ３としてアクセプターを注入してもよい。またこのとき、半導体層ＳＣ３はｐ型であってもよく、アクセプターとドナーのどちらを注入するか、また、注入する濃度などは任意に設定することができる。
【００７６】
なお、この工程は、後の工程でｐＭＯＳの半導体層ＳＣ３のチャネル領域（ｎ型領域Ｔ１５）を形成するために行う工程であるが、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４にもドナーが注入される。しかしながら、半導体層ＳＣ４はすでにｎ型領域Ｔｎになっているので、ドナー濃度が高くなるだけである。
【００７７】
その後、第２のレジスト７Ｂを除去すると、たとえば、図１０に示すように、ｎＭＯＳを形成する領域ＡＲ２の半導体層ＳＣ２はすべての領域をｐ型領域Ｔｐ、ｐＭＯＳを形成する領域ＡＲ３の半導体層ＳＣ３はすべての領域をｎ型領域Ｔｎ、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４はすべての領域をｐＭＯＳを形成する領域ＡＲ３の半導体層ＳＣ３よりも高濃度のｎ型領域Ｔｎにすることができる。
【００７８】
ここまでの工程で、第１の不純物ＩＭＳ１および第２の不純物ＩＭＳ２ならびに第３の不純物ＩＭＳ３をイオン注入するために第２の絶縁層１０２の上に形成したレジストは、第１のレジスト７Ａと第２のレジスト７Ｂの２つである。しかしながら、第２のレジスト７Ｂは、第１のレジスト７Ａをアッシングなどで薄くして形成するので、感光性レジストを露光、現像、ベークして形成するのは、第１のレジスト７Ａだけでよい。
【００７９】
また、実施例１では、まず、各半導体層ＳＣ２，ＳＣ３，ＳＣ４をｐ型にしてから、第１のレジスト７Ａおよび第２のレジスト７Ｂを用いて、ｐＭＯＳを形成する領域ＡＲ３の半導体層ＳＣ３および容量素子を形成する領域ＡＲ４の半導体層ＳＣ４をｎ型にしている。しかしながら、実施例１の製造方法では、ここまでの工程で、ｎＭＯＳを形成する領域ＡＲ２の半導体層ＳＣ２はｐ型、ｐＭＯＳを形成する領域ＡＲ３の半導体層ＳＣ３はｎ型、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４はｐＭＯＳを形成する領域ＡＲ３の半導体層ＳＣ３よりも高濃度のｎ型になっていればよい。そのため、第１のレジスト７Ａを形成する前に各半導体層ＳＣ２，ＳＣ３，ＳＣ４に第１の不純物ＩＭＳ１を注入する代わりに、たとえば、第１のレジスト７Ａおよび第２のレジスト７Ｂを用いて、ｐＭＯＳを形成する領域ＡＲ３の半導体層ＳＣ３および容量素子を形成する領域ＡＲ４の半導体層ＳＣ４をｎ型にした後、第２のレジスト７Ｂを除去し、図１０に示した状態で各半導体層ＳＣ２，ＳＣ３，ＳＣ４に第１の不純物ＩＭＳ１（アクセプター）を注入してもよい。
【００８０】
上記のような手順で、ｎＭＯＳを形成する領域ＡＲ２の半導体層ＳＣ２をｐ型、ｐＭＯＳを形成する領域ＡＲ３の半導体層ＳＣ３をｎ型、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４をｐＭＯＳを形成する領域ＡＲ３の半導体層ＳＣ３よりも高濃度のｎ型にした後は、ゲート電極および容量素子のもう一方の電極を形成し、半導体層ＳＣ２，ＳＣ３のソース領域およびドレイン領域のそれぞれに不純物をイオン注入してｎＭＯＳおよびｐＭＯＳを形成する。
【００８１】
ゲート電極および容量素子のもう一方の電極を形成するときには、まず、図１１に示すように、第２の絶縁層１０２の上に導電膜８を形成し、該導電膜８の上に、エッチングレジスト９を形成する。導電膜８は、たとえば、スパッタリング法でアルミニウム膜やモリブデンとタングステンの合金膜を成膜して形成する。また、エッチングレジスト９は、たとえば、感光性レジストを塗布した後、該感光性レジストを露光、現像、ベークして形成する。また、実施例１の製造方法では、導電膜８のエッチングを等方性エッチングで行うので、エッチングレジスト９は、たとえば、実際に形成するゲート電極や容量素子の電極のパターンよりも大きめに形成することが望ましい。
【００８２】
次に、図１２に示すように、エッチングレジスト９をマスクにして導電膜８をエッチングし、ｎＭＯＳおよびｐＭＯＳのゲート電極ＧＰ２、容量素子の上部電極（保持容量線ＳｔＬ）を形成した後、たとえば、エッチングレジスト９を残したまま、第２の絶縁層１０２を通して、ｎＭＯＳを形成する領域ＡＲ２の半導体層ＳＣ２およびｐＭＯＳを形成する領域ＡＲ３の半導体層ＳＣ３に第４の不純物ＩＭＳ４（ドナー）を注入する。
【００８３】
この工程は、ｎＭＯＳの半導体層ＳＣ２のソース領域およびドレイン領域を高濃度のｎ型領域Ｔ１１，Ｔ１３と低濃度のｎ型領域Ｔ１２，Ｔ１４にするための１段階目の工程である。そのため、ドナーの注入量は、たとえば、この工程でｎＭＯＳの半導体層ＳＣ２に注入されたドナーの濃度が、注入されているアクセプターの濃度に比べて高くなるようにする。
【００８４】
また、この工程では、ｐＭＯＳの半導体層ＳＣ３のソース領域およびドレイン領域にもドナーが注入されるが、これらの領域は、後の工程でアクセプターを注入してｐ型にするので、この時点ではｎ型でも構わない。またさらに、この工程では、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４にも部分的にドナーが注入されるが、半導体層ＳＣ４はすでに高濃度のｎ型領域Ｔｎになっているので、ドナーが注入されても構わない。
【００８５】
次に、エッチングレジスト９を除去した後、図１３に示すように、ゲート電極ＧＰ２および上部電極（保持容量線ＳｔＬ）をマスクにし、第２の絶縁層１０２を通して、ｎＭＯＳを形成する領域ＡＲ２の半導体層ＳＣ２およびｐＭＯＳを形成する領域ＡＲ３の半導体層ＳＣ３に第５の不純物ＩＭＳ５（ドナー）を注入する。
【００８６】
この工程は、ｎＭＯＳの半導体層ＳＣ２のソース領域およびドレイン領域を高濃度のｎ型領域Ｔ１１，Ｔ１３と低濃度のｎ型領域Ｔ１２，Ｔ１４にするための２段階目の工程である。そのため、ドナーの注入量は、たとえば、この工程で半導体層ＳＣ２に注入されたドナーの濃度が、注入されているアクセプターの濃度に比べて高くなるようにする。このとき、高濃度のｎ型領域Ｔ１１，Ｔ１３は、前の工程でｎ型領域になっているので、その分だけ、低濃度のｎ型領域Ｔ１２，Ｔ１４よりもドナー濃度が高くなる。
【００８７】
また、この工程でも、ｐＭＯＳの半導体層ＳＣ３のソース領域およびドレイン領域にドナーが注入されるが、これらの領域は、後の工程でアクセプターを注入してｐ型にするので、この時点ではｎ型領域Ｔｎであっても構わない。またさらに、この工程では、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４にも部分的にドナーが注入されるが、半導体層ＳＣ４はすでに高濃度のｎ型領域Ｔｎ（Ｔ９）になっているので、ドナーが注入されても構わない。
【００８８】
次に、図１４に示すように、ｎＭＯＳを形成する領域ＡＲ２および容量素子を形成する領域ＡＲ４は覆い、ｐＭＯＳを形成する領域ＡＲ３は開口した第３のレジスト７Ｃを形成し、ｐＭＯＳの半導体層ＳＣ３のソース領域Ｔ１６およびドレイン領域Ｔ１７のみに第６の不純物ＩＭＳ６（アクセプター）を注入し、半導体層ＳＣ３のソース領域Ｔ１６およびドレイン領域Ｔ１７をｐ型領域にする。
【００８９】
この工程は、ｐＭＯＳの半導体層ＳＣ３のソース領域Ｔ１６およびドレイン領域Ｔ１７をｐ型領域Ｔｐにするためのものである。このとき、半導体層ＳＣ３のソース領域Ｔ１６およびドレイン領域Ｔ１７は、前の工程でドナーが注入されてｎ型領域Ｔｎになっているが、アクセプターの注入量（ドーズ量）を多くして、この工程で注入されるアクセプターの濃度が、すでに注入されているドナーの濃度に比べて十分に高くなるようにすれば、半導体層ＳＣ３のソース領域Ｔ１６およびドレイン領域Ｔ１７をｐ型領域に戻すことができる。
【００９０】
次に、第３のレジスト７Ｃを除去した後、第３の絶縁層１０３を形成し、第３の絶縁膜１０３にスルーホールを形成し、第３の絶縁層１０３の上に導電膜を形成し、該導電膜をエッチングして金属配線、映像信号線、ソース電極などを形成すれば、図５に示したようなｎＭＯＳおよびｐＭＯＳならびに容量素子を形成することができる。また、これと並行して、表示領域ＤＡのスイッチング素子（ｎＭＯＳ）も形成される。
【００９１】
図１５（ａ）および図１５（ｂ）は、実施例１の製造方法と比較するために、従来の方法を応用して１つのｐ型半導体とドナー濃度が異なる２つのｎ型半導体を形成する場合に考えられる手順の一例を示した模式断面図である。
図１５（ａ）は、比較例の方法で容量素子を形成する領域の半導体層に不純物を注入する工程の一例の模式断面図である。図１５（ｂ）は、比較例の方法でｐＭＯＳを形成する領域の半導体層に不純物を注入する工程の一例を示す模式断面図である。
【００９２】
比較例の方法で、たとえば、図１０に示したように、ｎＭＯＳを形成する領域ＡＲ２の半導体層ＳＣ２をｐ型にし、ｐＭＯＳを形成する領域ＡＲ３の半導体層ＳＣ３をｎ型にし、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４をｐＭＯＳを形成する領域ＡＲ３の半導体層ＳＣ３よりも高濃度のｎ型にする場合に考えられる不純物の注入手順の一例を簡単に説明する。
【００９３】
比較例の方法として、たとえば、前記特許文献１や前記特許文献２に記載された方法を応用して適用した場合、まず、図７に示したように、ｎＭＯＳを形成する領域ＡＲ２の半導体層ＳＣ２、ｐＭＯＳを形成する領域ＡＲ３の半導体層ＳＣ３、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４のそれぞれに第１の不純物ＩＭＳ１（アクセプター）を注入し、各半導体層ＳＣ２，ＳＣ３，ＳＣ４をｐ型にすることが考えられる。この場合、その後の工程で、ｐＭＯＳを形成する領域ＡＲ３の半導体層ＳＣ３、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４のそれぞれに不純物（ドナー）をアクセプターよりも高濃度で注入し、導電型をｐ型からｎ型に変える必要がある。
【００９４】
しかしながら、前記特許文献１や前記特許文献２に記載された方法を応用して適用した場合、ｐＭＯＳを形成する領域ＡＲ３の半導体層ＳＣ３、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４の導電型をｐ型からｎ型に変えるときの手順は、たとえば、以下のような手順になると考えられる。
【００９５】
まず、図１５（ａ）に示すように、ｎＭＯＳを形成する領域ＡＲ２およびｐＭＯＳを形成する領域ＡＲ３は覆い、容量素子を形成する領域ＡＲ４は開口したレジスト７Ｄを形成し、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４のみに第２の不純物ＩＭＳ２（ドナー）を注入し、半導体層ＳＣ４のすべての領域をｐ型領域から高濃度のｎ型領域Ｔｎに変える。
【００９６】
次に、レジスト７Ｄを除去した後、たとえば、図１５（ｂ）に示すように、ｎＭＯＳを形成する領域ＡＲ２および容量素子を形成する領域ＡＲ４は覆い、ｐＭＯＳを形成する領域ＡＲ３は開口した別のレジスト７Ｅを形成し、ｐＭＯＳを形成する領域ＡＲ３の半導体層ＳＣ３のみに第３の不純物ＩＭＳ３（ドナー）を注入し、半導体層ＳＣ３のすべての領域をｐ型領域Ｔｐからｎ型領域Ｔｎに変える。なお、この工程では、たとえば、ｎＭＯＳを形成する領域ＡＲ２は覆い、ｐＭＯＳを形成する領域ＡＲ３および容量素子を形成する領域ＡＲ４は開口したレジストを形成することも考えられる。その場合、ｐＭＯＳを形成する領域ＡＲ３の半導体層ＳＣ３に不純物（ドナー）を注入してｐ型からｎ型に変えると同時に、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４のドナー濃度を高くすることができる。
【００９７】
このとき、比較例の方法では、レジスト７Ｄと別のレジスト７Ｅは、それぞれ、感光性レジストの塗布、露光マスクを介した露光、現像という処理を経て形成される。そのため、レジスト７Ｄを形成するときに用いる露光マスクと、別のレジスト７Ｅを形成するときに用いる露光マスクの、２枚の露光マスクが必要になる。
【００９８】
一方、実施例１の方法では、第２のレジスト７Ｂは、第１のレジスト７Ａをアッシングなどで薄くして形成するので、感光性レジストの塗布、露光マスクを介した露光、現像という処理を経て形成するのは第１のレジスト７Ａのみでよい。そのため、露光マスクを１枚にすることができ、露光マスクの作製コストが低減できる。また、感光性レジストの塗布、露光、現像といった処理の回数を減らすことができる。その結果として、ＴＦＴ基板１（液晶表示パネル）の製造コストの低減や、製造時間の短縮が可能になる。
【００９９】
なお、実施例１では、第１のレジスト７Ａを形成するときに、たとえば、図８（ａ）に示したように、ｐＭＯＳを形成する領域ＡＲ３の厚さが、ｎＭＯＳを形成する領域ＡＲ２の厚さよりも薄くなるようにハーフトーン露光をしたが、これに限らず、ｎＭＯＳを形成する領域ＡＲ２の厚さが、ｐＭＯＳを形成する領域ＡＲ３の厚さよりも薄くなるようにハーフトーン露光してもよい。
【実施例２】
【０１００】
図１６は、本発明による実施例２の製造方法で形成されるＭＯＳトランジスタおよび容量素子の概略構成の一例を示す模式断面図である。
【０１０１】
実施例２では、ＴＦＴ基板１の製造方法の別の例として、たとえば、図１６に示すように、ガラス基板１００の上に、キャリア濃度が異なる２種類のｎＭＯＳと、高濃度のｎ半導体層を一方の電極とする容量素子（ｃａｐａｃｉｔｏｒ）を形成する場合を挙げる。
【０１０２】
なお、図１６に示した容量素子を形成する領域ＡＲ４の断面構成は、実施例１（図５）で示した断面構成と同じであり、たとえば、図３（ａ）のＣ−Ｃ’線における断面構成のうちの、本発明に関わる構成を概念的に示した構成である。そのため、図１６に示した容量素子の構成に関する説明は省略する。
【０１０３】
また、図１６に示した第１のｎＭＯＳを形成する領域ＡＲ２の断面構成は、図４（ａ）のＤ−Ｄ’線における断面構成である。また、図１６に示した第２のｎＭＯＳを形成する領域ＡＲ５の断面構成は、たとえば、図３（ｂ）のＢ−Ｂ’線における断面構成のうちの、本発明に関わる構成を概念的に示した構成である。すなわち、第１のｎＭＯＳは、たとえば、第１の駆動回路ＤＲＶ１や第２の駆動回路ＤＲＶ２に用いられるｎＭＯＳであり、第２のｎＭＯＳは、たとえば、表示領域ＤＡにマトリクス状に配置されるアクティブ素子である。そのため、第１のｎＭＯＳおよび第２のｎＭＯＳの構成に関する説明は省略する。
【０１０４】
このとき、第１のｎＭＯＳと第２のｎＭＯＳは、ともにＬＤＤ構造であり、基本的な構成（構造）は同じであるが、半導体層の形成に用いる多結晶シリコンの微視的な構成（結晶性）が異なる。第１のｎＭＯＳは、第２のｎＭＯＳに比べて高速で動作させる必要がある。そのため、第１のｎＭＯＳの半導体層ＳＣ２は、たとえば、キャリアの移動方向に長く延びる帯状結晶の集合体でなる多結晶シリコンで形成することが望ましい。一方、第２のｎＭＯＳの半導体層ＳＣ１は、微結晶または粒状結晶などの集合体でなる結晶粒界が多い多結晶シリコンまたはアモルファスシリコンで形成されていてもよい。
【０１０５】
しかしながら、第１のｎＭＯＳの半導体層ＳＣ２と第２のｎＭＯＳの半導体層ＳＣ１で、たとえば、多結晶シリコンの結晶性が異なると、キャリアの移動度に違いが生じ、しきい値などの最適値に違いが生じる。そのため、たとえば、第１のｎＭＯＳの半導体層ＳＣ２のチャネル領域Ｔ１０および第２のｎＭＯＳの半導体層ＳＣ１のチャネル領域Ｔ１をｐ型にするときには、それぞれのチャネル領域Ｔ１０，Ｔ１に注入するアクセプターの濃度を変える必要がある。また、それぞれのチャネル領域Ｔ１０，Ｔ１はｎ型にすることもできるが、そのときにも、それぞれのチャネル領域Ｔ１０，Ｔ１に注入するドナーの濃度を変える必要がある。
【０１０６】
以下、図１６に示したような構成の第１のｎＭＯＳおよび第２のｎＭＯＳならびに容量素子を形成するときの手順について説明する。
【０１０７】
図１７乃至図２５は、実施例２のＴＦＴ基板の製造方法の一例を説明するための模式図である。
図１７は、多結晶シリコン膜を形成する工程の模式断面図である。
図１８は、第１のｎＭＯＳの半導体層と第２のｎＭＯＳの半導体層の結晶性の違いを説明するための模式平面図である。
図１９は、多結晶シリコン膜をエッチングした直後の模式断面図である。
図２０は、３つの領域にある半導体層をｐ型にする工程の模式断面図である。
図２１は、容量素子を形成する領域の半導体層をｐ型からｎ型にする工程の模式断面図である。
図２２は、第１のｎＭＯＳを形成する領域の半導体層と第２のｎＭＯＳを形成する領域の半導体層のキャリア濃度を変える工程の模式断面図である。
図２３は、第２のレジストを除去した直後の模式断面図である。
図２４は、第１のｎＭＯＳを形成する領域の半導体層および第２のｎＭＯＳを形成する領域の半導体層にｎ型領域を形成する工程のうちの１段階目の工程の模式断面図である。
図２５は、第１のｎＭＯＳを形成する領域の半導体層および第２のｎＭＯＳを形成する領域の半導体層にｎ型領域を形成する工程のうちの２段階目の工程の模式断面図である。
【０１０８】
実施例２のＴＦＴ基板１の製造方法では、まず、図１７に示すように、ガラス基板１００の表面に第１の絶縁層１０１を形成し、続けて、第１の絶縁層１０１の上に多結晶シリコン膜１０を形成する。第１の絶縁層１０１は、たとえば、ＣＶＤ法でシリコン窒化膜およびシリコン酸化膜を成膜して２層の絶縁層を形成する。
【０１０９】
また、多結晶シリコン膜１０を形成するときには、たとえば、まず、第１の絶縁層１０１の上にアモルファスシリコン膜を形成する。そして、アモルファスシリコン膜に、たとえば、エキシマレーザなどのエネルギービームを照射してアモルファスシリコンを一度溶融させた後、固化（結晶化）させる。このとき得られる多結晶シリコン膜１０は、照射するエネルギービームのエネルギー密度や照射時間などで結晶性（微視的な構成）が変化するが、一般には、たとえば、図１８の上側に示すように、微結晶または粒状結晶とよぶ微小結晶１０ｐの集合でなり、結晶粒界が多い。そのため、このような多結晶シリコン膜１０でｎＭＯＳの半導体層（チャネル領域）を形成した場合、結晶粒界によりキャリアの移動度が低下し、ｎＭＯＳを高速で動作させることが難しい。
【０１１０】
しかしながら、第１のｎＭＯＳのような、表示領域ＤＡの外側の駆動回路のｎＭＯＳは、表示領域ＤＡのアクティブ素子に比べて高速で動作させる必要がある。そのため、図１８の上側に示したような微小結晶１０ｐの集合でなる多結晶シリコン膜１０を形成した後、図１７に示すように、第１のｎＭＯＳを形成する領域ＡＲ２に、たとえば、エキシマレーザや連続発振レーザなどの別のエネルギービームＥＢを照射して、結晶粒界を少なくすることが望ましい。このとき、エネルギービームＥＢは、たとえば、ガラス基板１００上における照射位置を一方向に移動させながら照射し、エネルギービームＥＢが照射されて溶融したシリコンを再結晶化させる。またこのとき、エネルギービームＥＢのエネルギー密度と照射時間をある特定の条件にすると、溶融したシリコンが多結晶化するときにスーパーラテラル成長をし、たとえば、図１８の下側に示すように、エネルギービームＥＢの照射位置の移動方向（走査方向）に長く延びる帯状結晶１０ｗの集合でなる多結晶シリコンが得られる。
【０１１１】
次に、多結晶シリコン膜１０をエッチングして、図１９に示すように、第１のｎＭＯＳを形成する領域ＡＲ２の半導体層ＳＣ２、第２のｎＭＯＳを形成する領域ＡＲ５の半導体層ＳＣ１、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４を形成する。また、容量素子が表示領域ＤＡの各画素の保持容量である場合、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４は、たとえば、図６（ｃ）に示したように、第２のｎＭＯＳ（アクティブ素子）の半導体層ＳＣ１のパターンの一部として形成することが望ましい。
【０１１２】
次に、図２０に示すように、各半導体層ＳＣ２，ＳＣ１，ＳＣ４が形成された面の上に第２の絶縁層１０２を形成した後、第２の絶縁層１０２を通して各半導体層ＳＣ２，ＳＣ１，ＳＣ４に第１の不純物ＩＭＳ１（アクセプター）を注入し、各半導体層ＳＣ２，ＳＣ１，ＳＣ４をｐ型にする。第２の絶縁層１０２は、たとえば、ＣＶＤ法でシリコン酸化膜を成膜して形成する。また、各半導体層ＳＣ２，ＳＣ１，ＳＣ４をｐ型にするときには、アクセプターとして、たとえば、ボロンイオン（Ｂ＋）をイオン注入する。またこのとき、ボロンイオンなどのアクセプターは、各半導体層ＳＣ２，ＳＣ１，ＳＣ４のすべての領域に注入されるので、各半導体層ＳＣ２，ＳＣ１，ＳＣ４は、すべての領域がｐ型領域Ｔｐになる。これによって、第１のｎＭＯＳのしきい値を制御するためのチャネルインプラができる。なお、この工程では、しきい値の制御ができればよいので、第１の不純物ＩＭＳ１としてドナーを注入して各半導体層ＳＣ２，ＳＣ１，ＳＣ４をｎ型にしてもよい。
【０１１３】
次に、図２１に示すように、第１のｎＭＯＳを形成する領域ＡＲ２および第２のｎＭＯＳを形成する領域ＡＲ５は覆い、容量素子を形成する領域ＡＲ４は開口した第１のレジスト７Ａを形成した後、第２の絶縁層１０２を通して容量素子を形成する領域ＡＲ４の半導体層ＳＣ４のみに第２の不純物ＩＭＳ２（ドナー）を注入し、半導体層ＳＣ４をｎ型にする。半導体層ＳＣ４をｎ型にするときには、ドナーとして、たとえば、リンイオン（Ｐ＋）をイオン注入する。またこのとき、半導体層ＳＣ４は、前の工程でアクセプターを注入してｐ型領域Ｔｐになっているが、ドナーの注入量（ドーズ量）を多くして、この工程で注入されるドナーの濃度が、すでに注入されているアクセプターの濃度に比べて十分に高くなるようにすれば、半導体層ＳＣ４を高濃度のｎ型領域Ｔｎにすることができる。これによって、半導体層ＳＣ４を導電化できる。なお、この工程では、半導体層ＳＣ４を導電化することができればよいので、第２の不純物ＩＭＳ２としてアクセプターを注入して高濃度のｐ型にしてもよい。
【０１１４】
なお、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４を、表示領域ＤＡの各画素に対して配置されるアクティブ素子の半導体層ＳＣ１のパターンの一部として形成した場合、第１のレジスト７Ａは、たとえば、図８（ｂ）に示したように、半導体層ＳＣ１のうちの保持容量の電極として機能させる領域ＳＣ４およびその周辺のみにドナー（またはアクセプター）が注入されるように開口する。
【０１１５】
また、第１のレジスト７の形成方法は、実施例１で説明した通りなので、詳細な説明は省略する。
【０１１６】
次に、たとえば、第１のレジスト７Ａに対してＯ２アッシングを行い、第２のｎＭＯＳを形成する領域ＡＲ５における第１のレジスト７Ａの厚さ分だけ、第１のレジスト７Ａの全体を薄くし、図２２に示すように、第１のｎＭＯＳを形成する領域ＡＲ２は覆い、第２のｎＭＯＳを形成する領域ＡＲ５および容量素子を形成する領域ＡＲ４は開口した第２のレジスト７Ｂを形成する。そして、第２の絶縁層１０２を通して、第２のｎＭＯＳを形成する領域ＡＲ５の半導体層ＳＣ１に第３の不純物ＩＭＳ３（アクセプターまたはドナー）を注入し、半導体層ＳＣ１のキャリア濃度を、第１のｎＭＯＳを形成する領域ＡＲ２の半導体層ＳＣ２のキャリア濃度とは異なる濃度にする。このとき、アクセプターを注入すると、半導体層ＳＣ１のキャリア濃度は、この工程で注入したアクセプターの濃度の分だけ、半導体層ＳＣ２のキャリア濃度よりも高くなる。またこのとき、ドナーを注入すると、半導体層ＳＣ１のキャリア濃度は、前の工程で注入されているアクセプターの濃度とこの工程で注入したドナー濃度との差に相当する分だけ、半導体層ＳＣ２のキャリア濃度よりも低くなる。これによって、第２のｎＭＯＳのしきい値を制御するためのチャネルインプラができる。なお、この工程では、しきい値の制御ができればよいので、半導体層ＳＣ１はｎ型になってもよく、第３の不純物ＩＭＳ３としてアクセプターとドナーのどちらを注入するか、また、注入する濃度などは任意に設定することができる。
【０１１７】
なお、この工程では、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４にもアクセプターまたはドナーが注入される。しかしながら、半導体層ＳＣ４は前の工程で高濃度のｎ型にしているので、アクセプターが注入された場合でも、ｎ型を維持することができる。
【０１１８】
その後、第２のレジスト７Ｂを除去すると、たとえば、図２３に示すように、第１のｎＭＯＳを形成する領域ＡＲ２の半導体層ＳＣ２はｐ型、第２のｎＭＯＳを形成する領域ＡＲ５の半導体層ＳＣ１はｎ型、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４は第２のｎＭＯＳを形成する領域ＡＲ５の半導体層ＳＣ１よりも高濃度のｎ型にすることができる。
【０１１９】
ここまでの工程で、第１の不純物ＩＭＳ１および第２の不純物ＩＭＳ２ならびに第３の不純物ＩＭＳ３をイオン注入するために第２の絶縁層１０２の上に形成したレジストは、第１のレジスト７Ａと第２のレジスト７Ｂの２つである。しかしながら、第２のレジスト７Ｂは、第１のレジスト７Ａをアッシングなどで薄くして形成するので、感光性レジストを露光、現像、ベークして形成するのは、第１のレジスト７Ａだけでよい。
【０１２０】
また、実施例２では、まず、各半導体層ＳＣ２，ＳＣ１，ＳＣ４をｐ型にしてから、第１のレジスト７Ａおよび第２のレジスト７Ｂを用いて、第２のｎＭＯＳを形成する領域ＡＲ５の半導体層ＳＣ１および容量素子を形成する領域ＡＲ４の半導体層ＳＣ４に不純物を注入している。しかしながら、実施例２の製造方法の場合も、第１のレジスト７Ａを形成する前に各半導体層ＳＣ２，ＳＣ１，ＳＣ４に第１の不純物ＩＭＳ１を注入する代わりに、
たとえば、第１のレジスト７Ａおよび第２のレジスト７Ｂを用いて、第２のｎＭＯＳを形成する領域ＡＲ５の半導体層ＳＣ１および容量素子を形成する領域ＡＲ４の半導体層ＳＣ４に不純物を注入した後、第２のレジスト７Ｂを除去し、図２３に示した状態で各半導体層ＳＣ２，ＳＣ１，ＳＣ４に第１の不純物ＩＭＳ１（アクセプター）を注入してもよい。
【０１２１】
上記のような手順で、第１のｎＭＯＳを形成する領域ＡＲ２の半導体層ＳＣ２をｐ型、第２のｎＭＯＳを形成する領域ＡＲ５の半導体層ＳＣ１を第１のｎＭＯＳを形成する領域ＡＲ２の半導体層ＳＣ２とアクセプター濃度（キャリア濃度）が異なるｐ型、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４を高濃度のｎ型にした後は、ゲート電極および容量素子のもう一方の電極を形成し、半導体層ＳＣ２，ＳＣ１のソース領域およびドレイン領域のそれぞれに不純物をイオン注入して第１のｎＭＯＳおよび第２のｎＭＯＳを形成する。
【０１２２】
ゲート電極および容量素子のもう一方の電極を形成する手順は、実施例１で説明した通りであり、第２の絶縁層１０２の上に導電膜８を形成した後、該導電膜８の上にエッチングレジスト９を形成し、等方性エッチングを行う。
【０１２３】
次に、図２４に示すように、エッチングレジスト９を残したまま、第２の絶縁層１０２を通して、第１のｎＭＯＳを形成する領域ＡＲ２の半導体層ＳＣ２および第２のｎＭＯＳを形成する領域ＡＲ５の半導体層ＳＣ１に第４の不純物ＩＭＳ４（ドナー）を注入する。
【０１２４】
この工程は、第１のｎＭＯＳを形成する領域ＡＲ２の半導体層ＳＣ２のソース領域およびドレイン領域を高濃度のｎ型領域Ｔ１１，Ｔ１３と低濃度のｎ型領域Ｔ１２，Ｔ１４にするとともに、第２のｎＭＯＳを形成する領域ＡＲ５の半導体層ＳＣ１のドレイン領域およびソース領域を高濃度のｎ型領域Ｔ２，Ｔ４と低濃度のｎ型領域Ｔ３，Ｔ５にするための１段階目の工程である。そのため、ドナーの注入量は、たとえば、この工程で第１のｎＭＯＳの半導体層ＳＣ２および第２のｎＭＯＳの半導体層ＳＣ１に注入されたドナーの濃度が、すでに注入されているアクセプターの濃度に比べて高くなるようにする。
【０１２５】
また、この工程では、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４にも部分的にドナーが注入されるが、半導体層ＳＣ４はすでに高濃度のｎ型領域Ｔｎ（Ｔ９）になっているので、ドナーが注入されても構わない。
【０１２６】
次に、エッチングレジスト９を除去した後、図２５に示すように、ゲート電極ＧＰ２および上部電極（保持容量線ＳｔＬ）をマスクにし、第２の絶縁層１０２を通して、第１のｎＭＯＳを形成する領域ＡＲ２の半導体層ＳＣ２および第２のｎＭＯＳを形成する領域ＡＲ５の半導体層ＳＣ１に第５の不純物ＩＭＳ５（ドナー）を注入する。
【０１２７】
この工程は、第１のｎＭＯＳを形成する領域ＡＲ２の半導体層ＳＣ２のソース領域およびドレイン領域を高濃度のｎ型領域Ｔ１１，Ｔ１３と低濃度のｎ型領域Ｔ１２，Ｔ１４にするとともに、第２のｎＭＯＳを形成する領域ＡＲ５の半導体層ＳＣ１のドレイン領域およびソース領域を高濃度のｎ型領域Ｔ２，Ｔ４と低濃度のｎ型領域Ｔ３，Ｔ５にするための２段階目の工程である。そのため、ドナーの注入量は、たとえば、この工程で各半導体層ＳＣ２，ＳＣ１に注入されたドナーの濃度が、すでに注入されているアクセプターの濃度に比べて高くなるようにする。このとき、第１のｎＭＯＳの半導体層ＳＣ２における高濃度のｎ型領域Ｔ１１，Ｔ１３は、前の工程でｎ型領域になっているので、その分だけ、低濃度のｎ型領域Ｔ１２，Ｔ１４よりもドナー濃度が高くなる。同様に、第２のｎＭＯＳの半導体層ＳＣ１における高濃度のｎ型領域Ｔ２，Ｔ４は、前の工程でｎ型領域になっているので、その分だけ、低濃度のｎ型領域Ｔ３，Ｔ５よりもドナー濃度が高くなる。
【０１２８】
また、この工程でも、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４にも部分的にドナーが注入されるが、半導体層ＳＣ４はすでに高濃度のｎ型領域Ｔｎ（Ｔ９）になっているので、ドナーが注入されても構わない。
【０１２９】
次に、第３の絶縁層１０３を形成し、第３の絶縁膜１０３にスルーホールを形成し、第３の絶縁層１０３の上に導電膜を形成し、該導電膜をエッチングして金属配線、映像信号線、ソース電極などを形成すれば、図１６に示したようなキャリア濃度（アクセプター濃度）が異なる第１のｎＭＯＳおよび第２のｎＭＯＳと、高濃度のｎ型半導体層ＳＣ４を一方の電極とする容量素子を形成することができる。
【０１３０】
実施例２のＴＦＴ基板１の製造方法でも、３つの半導体層に不純物を注入してアクセプター濃度が異なる２つのｐ型半導体と、１つのｎ型半導体に作り分けるときに、第１のレジスト７Ａと第２のレジスト７Ｂの２つのレジストを用いるが、第２のレジスト７Ｂは、たとえば、第１のレジスト７Ａをアッシングして形成する。そのため、感光性レジストを露光、現像、ベークして形成するのは第１のレジスト７Ａだけでよい。その結果、実施例１の製造方法と同様に、ＴＦＴ基板１の製造コストの低減や、製造時間の短縮が可能になる。
【０１３１】
また、実施例２では、ＴＦＴ基板１に形成されるＭＯＳトランジスタがｎＭＯＳのみの場合を例に挙げているが、これに限らず、ｐＭＯＳのみの場合にも、実施例２の製造方法を応用して適用できることはもちろんである。
【０１３２】
また、実施例２では、第１のレジスト７Ａを形成するときに、たとえば、図２１に示したように、第２のｎＭＯＳを形成する領域ＡＲ５の厚さが、第１のｎＭＯＳを形成する領域ＡＲ２の厚さよりも薄くなるようにハーフトーン露光をしたが、これに限らず、第１のｎＭＯＳを形成する領域ＡＲ２の厚さが、第２のｎＭＯＳを形成する領域ＡＲ５の厚さよりも薄くなるようにハーフトーン露光してもよい。
【実施例３】
【０１３３】
図２６は、本発明による実施例３の製造方法で形成されるＭＯＳトランジスタおよび容量素子の概略構成の一例を示す模式断面図である。
【０１３４】
実施例３では、ＴＦＴ基板１の製造方法のさらに別の例として、たとえば、図２６に示すように、ガラス基板１００の上に、ソース領域およびドレイン領域の構成が異なる２種類のｎＭＯＳと、高濃度の半導体層を一方の電極とする容量素子（ｃａｐａｃｉｔｏｒ）を形成する場合を挙げる。
【０１３５】
なお、図２６に示した容量素子を形成する領域ＡＲ４の断面構成は、実施例１（図５）で示した断面構成と同じであり、たとえば、図３（ａ）のＣ−Ｃ’線における断面構成のうちの、本発明に関わる構成を概念的に示した構成である。そのため、図２６に示した容量素子の構成に関する説明は省略する。
【０１３６】
また、図２６に示した第１のｎＭＯＳを形成する領域ＡＲ２の断面構成は、図４（ａ）のＤ−Ｄ’線における断面構成に相当するが、半導体層ＳＣ２のソース領域およびドレイン領域が、それぞれ一定のドナー濃度のｎ型領域Ｔ１１，Ｔ１３で構成されている。また、図２６に示した第２のｎＭＯＳを形成する領域ＡＲ５の断面構成は、たとえば、図３（ｂ）のＢ−Ｂ’線における断面構成のうちの、本発明に関わる構成を概念的に示した構成である。すなわち、第１のｎＭＯＳは、たとえば、第１の駆動回路ＤＲＶ１や第２の駆動回路ＤＲＶ２に用いられるｎＭＯＳであり、第２のｎＭＯＳは、たとえば、表示領域ＤＡにマトリクス状に配置されるアクティブ素子である。そのため、第１のｎＭＯＳおよび第２のｎＭＯＳの構成に関する説明は省略する。
【０１３７】
また、実施例３のＴＦＴ基板１においても、第１のｎＭＯＳと第２のｎＭＯＳは、それぞれの半導体層ＳＣ２，ＳＣ１のソース領域およびドレイン領域の構成が異なるとともに、それぞれの半導体層ＳＣ２，ＳＣ１の形成に用いる多結晶シリコンの微視的な構成（結晶性）が異なる。このとき、第１のｎＭＯＳの半導体層ＳＣ２は、たとえば、キャリアの移動方向に長く延びる帯状結晶の集合体でなる多結晶シリコンで形成され、第２のｎＭＯＳの半導体層ＳＣ１は、微結晶または粒状結晶などの集合体でなる結晶粒界が多い多結晶シリコンまたはアモルファスシリコンで形成されている。
【０１３８】
そのため、たとえば、第１のｎＭＯＳの半導体層ＳＣ２のチャネル領域Ｔ１０および第２のｎＭＯＳの半導体層ＳＣ１のチャネル領域Ｔ１をｐ型にするときには、それぞれのチャネル領域Ｔ１０，Ｔ１に注入するアクセプターの濃度を変える必要がある。また、それぞれのチャネル領域Ｔ１０，Ｔ１はｎ型にすることもできるが、そのときにも、それぞれのチャネル領域Ｔ１０，Ｔ１に注入するドナーの濃度を変える必要がある。
【０１３９】
以下、図２６に示したような構成の第１のｎＭＯＳおよび第２のｎＭＯＳならびに容量素子を形成するときの手順について説明する。
【０１４０】
図２７乃至図３０は、実施例３のＴＦＴ基板の製造方法の一例を説明するための模式図である。
図２７は、第１のレジストおよび第２のレジストを用いて３つの領域の半導体層に不純物を注入し、第２のレジストを除去した後の模式断面図である。
図２８は、ｎＭＯＳのゲート電極および容量素子の上部電極を形成する工程の模式断面図である。
図２９は、第１のｎＭＯＳを形成する領域の半導体層および第２のｎＭＯＳを形成する領域の半導体層にｎ型領域を形成する工程のうちの１段階目の工程の模式断面図である。
図３０は、第１のｎＭＯＳを形成する領域の半導体層および第２のｎＭＯＳを形成する領域の半導体層にｎ型領域を形成する工程のうちの２段階目の工程の模式断面図である。
【０１４１】
実施例３のＴＦＴ基板１の製造方法では、まず、図２７に示すように、ガラス基板１００の表面に、第１の絶縁層１０１、半導体層ＳＣ２，ＳＣ１，ＳＣ４、第２の絶縁層１０２を形成し、たとえば、第１のｎＭＯＳを形成する領域ＡＲ２の半導体層ＳＣ２をｐ型にし、第２のｎＭＯＳを形成する領域ＡＲ５の半導体層ＳＣ１を半導体層ＳＣ２とはアクセプター濃度が異なるｐ型にし、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４を高濃度のｎ型にする。またこのとき、各半導体層ＳＣ２，ＳＣ１，ＳＣ４は、たとえば、半導体層ＳＣ２は帯状結晶１０ｗの集合でなる多結晶シリコンで形成し、半導体層ＳＣ１，ＳＣ４は微小結晶１０ｐの集合でなる多結晶シリコンで形成する。なお、ここまでの工程、特に第１の不純物ＩＭＳ１および第２の不純物ＩＭＳ２ならびに第３の不純物ＩＭＳ３を注入する工程は、実施例２で説明した手順と同じ手順で行えばよいので、詳細な説明は省略する。
【０１４２】
そして、第１のｎＭＯＳを形成する領域ＡＲ２の半導体層ＳＣ２をｐ型、第２のｎＭＯＳを形成する領域ＡＲ５の半導体層ＳＣ１を第１のｎＭＯＳを形成する領域ＡＲ２の半導体層ＳＣ２とアクセプター濃度が異なるｐ型、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４を高濃度のｎ型にした後は、ゲート電極および容量素子のもう一方の電極を形成し、半導体層ＳＣ２，ＳＣ１のソース領域およびドレイン領域のそれぞれに不純物をイオン注入して第１のｎＭＯＳおよび第２のＭＯＳを形成する。
【０１４３】
ゲート電極および走査信号線ならびに容量素子のもう一方の電極（保持容量線）を形成する手順は、実施例１で説明した通りであり、第２の絶縁層１０２の上に導電膜８を形成した後、該導電膜８の上にエッチングレジスト９を形成する。ただし、実施例３の製造方法では、異方性エッチングを行い、図２８に示すように、ゲート電極ＧＰ２および走査信号線ＧＬならびに容量素子の上部電極（保持容量線ＳｔＬ）にサイドエッチ（アンダーカット）が生じないようにする。なお、導電膜８をエッチングするときには、実施例１や実施例２と同様に等方性エッチングを行ってもよい。
【０１４４】
次に、エッチングレジスト９を除去した後、図２９に示すように、ゲート電極ＧＰ２および走査信号線ＧＬならびに上部電極（保持容量線ＳｔＬ）をマスクにし、第２の絶縁層１０２を通して、第１のｎＭＯＳを形成する領域ＡＲ２の半導体層ＳＣ２および第２のｎＭＯＳを形成する領域ＡＲ５の半導体層ＳＣ１に第４の不純物ＩＭＳ４（ドナー）を注入する。
【０１４５】
この工程は、第１のｎＭＯＳを形成する領域ＡＲ２の半導体層ＳＣ２のソース領域およびドレイン領域をｎ型領域Ｔ１１，Ｔ１３にするとともに、第２のｎＭＯＳを形成する領域ＡＲ５の半導体層ＳＣ１のドレイン領域およびソース領域を高濃度のｎ型領域Ｔ２，Ｔ４と低濃度のｎ型領域Ｔ３，Ｔ５にするための１段階目の工程である。また、この工程は、第２のｎＭＯＳを形成する領域ＡＲ５の半導体層ＳＣ１の低濃度のｎ型領域Ｔ３，Ｔ５を形成することを目的としている。そのため、ドナーの注入量は、たとえば、この工程で各半導体層ＳＣ２，ＳＣ１に注入されたドナーの濃度が、すでに注入されているアクセプターの濃度に比べて高くなるようにし、かつ、第２のｎＭＯＳを形成する領域ＡＲ５の半導体層ＳＣ１の低濃度のｎ型領域Ｔ３，Ｔ５に要求されるドナー濃度になるようにする。
【０１４６】
また、この工程でも、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４にも部分的にドナーが注入されるが、半導体層ＳＣ４はすでに高濃度のｎ型領域Ｔｎ（Ｔ９）になっているので、ドナーが注入されても構わない。
【０１４７】
次に、たとえば、図３０に示すように、第２のｎＭＯＳを形成する領域ＡＲ５の走査信号線ＧＬの上および側面を覆う第４のレジスト７Ｆを形成した後、第２の絶縁層１０２を通して、第１のｎＭＯＳを形成する領域ＡＲ２の半導体層ＳＣ２および第２のｎＭＯＳを形成する領域ＡＲ５の半導体層ＳＣ１に第５の不純物ＩＭＳ５（ドナー）を注入する。このとき、第４のレジスト７Ｆは、たとえば、走査信号線ＧＬの幅よりも１μｍから２μｍ程度広くなるように形成し、半導体層ＳＣ１のチャネル領域の近くに、低濃度のｎ型領域Ｔ３，Ｔ５が残るようにする。
【０１４８】
この工程は、第１のｎＭＯＳを形成する領域ＡＲ２の半導体層ＳＣ２のソース領域およびドレイン領域のｎ型領域Ｔ１１，Ｔ１３にするとともに、第２のｎＭＯＳを形成する領域ＡＲ５の半導体層ＳＣ１のドレイン領域およびソース領域を高濃度のｎ型領域Ｔ２，Ｔ４と低濃度のｎ型領域Ｔ３，Ｔ５にするための２段階目の工程である。また、この工程は、第１のｎＭＯＳの半導体層ＳＣ２のソース領域およびドレイン領域のｎ型領域Ｔ１１，Ｔ１３のドナー濃度を高くするとともに、第２のｎＭＯＳを形成する領域ＡＲ５の半導体層ＳＣ１のドレイン領域およびソース領域を高濃度のｎ型領域Ｔ２，Ｔ４と低濃度のｎ型領域Ｔ３，Ｔ５に作り分けることを目的としている。そのため、ドナーの注入量は、たとえば、第１のｎＭＯＳの半導体層ＳＣ２のソース領域およびドレイン領域のｎ型領域Ｔ１１，Ｔ１３や、第２のｎＭＯＳを形成する領域ＡＲ５の半導体層ＳＣ１のドレイン領域およびソース領域を高濃度のｎ型領域Ｔ２，Ｔ４に要求されるドナー濃度になるような量にする。
【０１４９】
また、この工程でも、容量素子を形成する領域ＡＲ４の半導体層ＳＣ４にも部分的にドナーが注入されるが、半導体層ＳＣ４はすでに高濃度のｎ型領域Ｔｎ（Ｔ９）になっているので、ドナーが注入されても構わない。
【０１５０】
次に、レジスト７Ｆを除去した後、第３の絶縁層１０３を形成し、第３の絶縁膜１０３にスルーホールを形成し、第３の絶縁層１０３の上に導電膜を形成し、該導電膜をエッチングして金属配線、映像信号線、ソース電極などを形成すれば、図２６に示したようなキャリア濃度（アクセプター濃度）、ソース領域およびドレイン領域の構成が異なる第１のｎＭＯＳおよび第２のｎＭＯＳと、高濃度のｎ型半導体層ＳＣ４を一方の電極とする容量素子を形成することができる。
【０１５１】
実施例３のＴＦＴ基板１の製造方法でも、３つの半導体層に不純物を注入してアクセプター濃度が異なる２つのｐ型半導体と、１つのｎ型半導体に作り分けるときに、第１のレジスト７Ａと第２のレジスト７Ｂの２つのレジストを用いるが、第２のレジスト７Ｂは、たとえば、第１のレジスト７Ａをアッシングして形成する。そのため、感光性レジストを露光、現像、ベークして形成するのは第１のレジスト７Ａだけでよい。その結果、実施例１の製造方法と同様に、ＴＦＴ基板１の製造コストの低減や、製造時間の短縮が可能になる。
【０１５２】
また、実施例３では、ＴＦＴ基板１に形成されるＭＯＳトランジスタがｎＭＯＳのみの場合を例に挙げているが、これに限らず、ｐＭＯＳのみの場合にも、実施例３の製造方法を応用して適用できることはもちろんである。
【０１５３】
また、実施例３においても、第１のレジスト７Ａを形成するときには、第２のｎＭＯＳを形成する領域ＡＲ５の厚さが、第１のｎＭＯＳを形成する領域ＡＲ２の厚さよりも薄くなるよう形成してもよいし、第１のｎＭＯＳを形成する領域ＡＲ２の厚さが、第２のｎＭＯＳを形成する領域ＡＲ５の厚さよりも薄くなるように形成してもよい。
【０１５４】
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。
【０１５５】
たとえば、実施例１乃至実施例３では、たとえば、図３（ａ）乃至図３（ｄ）、図４（ａ）および図４（ｃ）に示したような構成、あるいはそれらの構成と類似した構成のＴＦＴ基板１の製造方法を説明した。しかしながら、本発明は、これに限らず、たとえば、３つの異なる領域に形成された半導体層に不純物を注入してキャリアの種類や濃度が異なる３種類の半導体層に作り分ける必要があるＴＦＴ基板であれば、それぞれの半導体層の導電型の組み合わせや機能によらず適用することができる。すなわち、本発明は、たとえば、３つの異なる領域に形成された半導体層を、それぞれのキャリア濃度が異なる３種類のｎ型半導体層に作り分ける場合、またはそれぞれのキャリア濃度が異なる３種類のｐ型半導体層に作り分ける場合などにも適用することができる。
【０１５６】
また、実施例１乃至実施例３では、ＩＰＳ方式と呼ばれる横電界駆動方式の液晶表示パネル（ＴＦＴ基板１）を例に挙げているが、これに限らず、ＶＡ方式やＴＮ方式などの縦電界駆動方式のＴＦＴ基板１の製造方法にも、本発明の製造方法を応用して適用することができる。
【０１５７】
また、実施例１乃至実施例３では、アクティブマトリクス型の液晶表示装置（液晶表示パネル）に用いるＴＦＴ基板１を例に挙げ、その製造方法について説明した。しかしながら、本発明は、これに限らず、同様の構成を有するアクティブマトリクス型であり、かつ３つの異なる領域に形成された半導体層に不純物を注入してキャリアの種類や濃度が異なる３種類の半導体層に作り分ける必要があるＴＦＴ基板であれば、それぞれの半導体層の機能によらず適用することができる。すなわち、本発明は、たとえば、有機ＥＬを用いた自発光型の表示パネルを製造するときにも適用することができる。
【０１５８】
また、前記実施例１乃至実施例３では、ＭＯＳトランジスタ（ＴＦＴ）の半導体層がシリコンの場合を例に挙げたが、シリコンに限らず、他の半導体材料を用いてもよいことはもちろんである。
【図面の簡単な説明】
【０１５９】
【図１（ａ）】本発明を適用できる液晶表示パネルの概略構成を示す模式平面図である。
【図１（ｂ）】図１（ａ）のＡ−Ａ’線における液晶表示パネルの模式断面図である。
【図２】液晶表示パネルに用いるＴＦＴ基板の概略構成の一例を示す模式平面図である。
【図３（ａ）】本発明を適用できるＴＦＴ基板の表示領域の１画素の一構成例を示す模式平面図である。
【図３（ｂ）】図３（ａ）の領域ＡＲ１を拡大して示した模式平面図である。
【図３（ｃ）】図３（ｂ）のＢ−Ｂ’線におけるスイッチング素子の模式断面図である。
【図３（ｄ）】図３（ａ）のＣ−Ｃ’線における保持容量の模式断面図である。
【図４（ａ）】本発明を適用できるＴＦＴ基板の表示領域の外側に形成されるＭＯＳトランジスタの一構成例を示す模式平面図である。
【図４（ｂ）】図４（ａ）のＤ−Ｄ’線におけるｎチャネルＭＯＳトランジスタの断面構成およびＥ−Ｅ’線におけるｐチャネルＭＯＳトランジスタの断面構成を横に並べて示した模式断面図である。
【図５】本発明による実施例１の製造方法で形成されるＭＯＳトランジスタおよび容量素子の概略構成の一例を示す模式断面図である。
【図６（ａ）】第１の絶縁層の上に半導体層を形成した直後の模式断面図である。
【図６（ｂ）】ｎＭＯＳを形成する領域およびｐＭＯＳを形成する領域の半導体層の平面パターンの一例を示す模式平面図である。
【図６（ｃ）】容量素子を形成する領域の半導体層の平面パターンの一例を示す模式平面図である。
【図７】３つの領域にある半導体層をｐ型にする工程の模式断面図である。
【図８（ａ）】容量素子を形成する領域の半導体層をｐ型からｎ型にする工程の模式断面図である。
【図８（ｂ）】容量素子を形成する領域およびその周辺の領域における第１のレジストの平面パターンの一例を示す模式平面図である。
【図９（ａ）】ｐＭＯＳを形成する領域の半導体層をｐ型からｎ型にする工程の模式断面図である。
【図９（ｂ）】ｎＭＯＳを形成する領域およびｐＭＯＳを形成する領域ならびにその周辺の領域における第２のレジストの平面パターンの一例を示す模式平面図である。
【図１０】第２のレジストを除去した直後の模式断面図である。
【図１１】導電膜の上にエッチングレジストを形成した直後の模式断面図である。
【図１２】導電膜をエッチングした後の、ｎＭＯＳを形成する領域の半導体層にｎ型領域を形成する工程のうちの１段階目の工程の模式断面図である。
【図１３】ｎＭＯＳを形成する領域の半導体層にｎ型領域を形成する工程のうちの２段階目の工程の模式断面図である。
【図１４】ｐＭＯＳを形成する領域の半導体層にｐ型領域を形成する工程の模式断面図である。
【図１５（ａ）】比較例の方法で容量素子を形成する領域の半導体層に不純物を注入する工程の一例の模式断面図である。
【図１５（ｂ）】比較例の方法でｐＭＯＳを形成する領域の半導体層に不純物を注入する工程の一例を示す模式断面図である。
【図１６】本発明による実施例２の製造方法で形成されるＭＯＳトランジスタおよび容量素子の概略構成の一例を示す模式断面図である。
【図１７】多結晶シリコン膜を形成する工程の模式断面図である。
【図１８】第１のｎＭＯＳの半導体層と第２のｎＭＯＳの半導体層の結晶性の違いを説明するための模式平面図である。
【図１９】多結晶シリコン膜をエッチングした直後の模式断面図である。
【図２０】３つの領域にある半導体層をｐ型にする工程の模式断面図である。
【図２１】容量素子を形成する領域の半導体層をｐ型からｎ型にする工程の模式断面図である。
【図２２】第１のｎＭＯＳを形成する領域の半導体層と第２のｎＭＯＳを形成する領域の半導体層のキャリア濃度を変える工程の模式断面図である。
【図２３】第２のレジストを除去した直後の模式断面図である。
【図２４】第１のｎＭＯＳを形成する領域の半導体層および第２のｎＭＯＳを形成する領域の半導体層にｎ型領域を形成する工程のうちの１段階目の工程の模式断面図である。
【図２５】第１のｎＭＯＳを形成する領域の半導体層および第２のｎＭＯＳを形成する領域の半導体層にｎ型領域を形成する工程のうちの２段階目の工程の模式断面図である。
【図２６】本発明による実施例３の製造方法で形成されるＭＯＳトランジスタおよび容量素子の概略構成の一例を示す模式断面図である。
【図２７】第１のレジストおよび第２のレジストを用いて３つの領域の半導体層に不純物を注入し、第２のレジストを除去した後の模式断面図である。
【図２８】ｎＭＯＳのゲート電極および容量素子の上部電極を形成する工程のも式断面図である。
【図２９】第１のｎＭＯＳを形成する領域の半導体層および第２のｎＭＯＳを形成する領域の半導体層にｎ型領域を形成する工程のうちの１段階目の工程の模式断面図である。
【図３０】第１のｎＭＯＳを形成する領域の半導体層および第２のｎＭＯＳを形成する領域の半導体層にｎ型領域を形成する工程のうちの２段階目の工程の模式断面図である。
【符号の説明】
【０１６０】
１…第１の基板（ＴＦＴ基板）
１００…ガラス基板
１０１…第１の絶縁層
１０２…第２の絶縁層
１０３…第３の絶縁層
１０４…第４の絶縁層
ＧＬ…走査信号線
ＳｔＬ…保持容量線
ＤＬ…映像信号線
ＳＤ２…ソース電極
ＳＣ１，ＳＣ２，ＳＣ３，ＳＣ４…半導体層
ＰＸ…画素電極
ＣＴ…共通電極
ＤＲＶ１…第１の駆動回路
ＤＲＶ２…第２の駆動回路
Ｔ１，Ｔ１’，Ｔ１０，Ｔ１５…チャネル領域
Ｔ２，Ｔ３，Ｔ１３，Ｔ１４，Ｔ１７…ドレイン領域
Ｔ４，Ｔ５，Ｔ１１，Ｔ１２，Ｔ１６…ソース領域
２…第２の基板
３…液晶材料
４…シール材
５Ａ，５Ｂ…偏光板
６Ａ，６Ｂ，６Ｃ，６Ｄ，６Ｅ…金属配線
７Ａ…第１のレジスト
７Ｂ…第２のレジスト
７Ｅ…第３のレジスト
７Ｆ…第４のレジスト
７Ｃ，７Ｄ…レジスト
８…導電膜
９…エッチングレジスト
１０…多結晶シリコン膜
１０ｐ…微小結晶
１０ｗ…帯状結晶
【図１（ａ）】
2008078176.tif 000003
【図１（ｂ）】
2008078176.tif 000004
【図２】
2008078176.tif 000005
【図３（ａ）】
2008078176.tif 000006
【図３（ｂ）】
2008078176.tif 000007
【図３（ｃ）】
2008078176.tif 000008
【図３（ｄ）】
2008078176.tif 000009
【図４（ａ）】
2008078176.tif 000010
【図４（ｂ）】
2008078176.tif 000011
【図５】
2008078176.tif 000012
【図６（ａ）】
2008078176.tif 000013
【図６（ｂ）】
2008078176.tif 000014
【図６（ｃ）】
2008078176.tif 000015
【図７】
2008078176.tif 000016
【図８（ａ）】
2008078176.tif 000017
【図８（ｂ）】
2008078176.tif 000018
【図９（ａ）】
2008078176.tif 000019
【図９（ｂ）】
2008078176.tif 000020
【図１０】
2008078176.tif 000021
【図１１】
2008078176.tif 000022
【図１２】
2008078176.tif 000023
【図１３】
2008078176.tif 000024
【図１４】
2008078176.tif 000025
【図１５（ａ）】
2008078176.tif 000026
【図１５（ｂ）】
2008078176.tif 000027
【図１６】
2008078176.tif 000028
【図１７】
2008078176.tif 000029
【図１８】
2008078176.tif 000030
【図１９】
2008078176.tif 000031
【図２０】
2008078176.tif 000032
【図２１】
2008078176.tif 000033
【図２２】
2008078176.tif 000034
【図２３】
2008078176.tif 000035
【図２４】
2008078176.tif 000036
【図２５】
2008078176.tif 000037
【図２６】
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【図２７】
2008078176.tif 000039
【図２８】
2008078176.tif 000040
【図２９】
2008078176.tif 000041
【図３０】
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