(57)【要約】【課題】軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体装置を提供する。【解決手段】Ｐ型半導体基板２０１の表面部にＮ型リサーフ領域２０２及びリサーフ領域２０２と隣り合うＰ型ベース領域２０６が形成されている。ベース領域２０６内にリサーフ領域２０２とは離隔してＮ型エミッタ領域２０８が形成されている。エミッタ領域２０８とリサーフ領域２０２との間の部分のベース領域２０６を覆うようにゲート絶縁膜２０３が形成され、ゲート絶縁膜２０３上にはゲート電極２０７が形成されている。リサーフ領域２０２の表面部に、ベース領域２０６と電気的に接続するＰ型頂上半導体層２０５が形成されている。リサーフ領域２０２の表面部には頂上半導体層２０５と離隔してＰ型コレクタ領域２１５が形成されている。コレクタ領域２１５及び頂上半導体層２０５は実質的に同じ濃度を有すると共に実質的に同じ深さに位置する。【選択図】図１
2008124421.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、
前記半導体基板内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、
前記ベース領域内に前記リサーフ領域とは離隔して形成された第２導電型のエミッタ領域と、
前記エミッタ領域と前記リサーフ領域との間の部分の前記ベース領域を覆うように形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記リサーフ領域の表面部に形成され且つ前記ベース領域と電気的に接続する第１導電型の頂上半導体層と、
前記リサーフ領域の表面部に前記頂上半導体層とは離隔して形成され且つ前記頂上半導体層と実質的に同じ濃度を有すると共に前記頂上半導体層と実質的に同じ深さに位置する第１導電型のコレクタ領域と、
前記半導体基板上に形成され且つ前記コレクタ領域と電気的に接続するコレクタ電極と、
前記半導体基板上に形成され且つ前記ベース領域及び前記エミッタ領域と電気的に接続するエミッタ電極とを備えていることを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、
前記半導体基板内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、
前記ベース領域内に前記リサーフ領域とは離隔して形成された第２導電型のエミッタ／ソース領域と、
前記エミッタ／ソース領域と前記リサーフ領域との間の部分の前記ベース領域を覆うよう形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記リサーフ領域の表面部に形成され且つ前記ベース領域と電気的に接続する第１導電型の頂上半導体層と、
前記リサーフ領域の表面部に前記頂上半導体層とは離隔して形成され且つ前記頂上半導体層と実質的に同じ濃度を有すると共に前記頂上半導体層と実質的に同じ深さに位置する第１導電型のコレクタ領域と、
前記リサーフ領域の表面部に前記頂上半導体層とは離隔して形成された第２導電型のドレイン領域と、
前記半導体基板上に形成され且つ前記コレクタ領域及び前記ドレイン領域のそれぞれと電気的に接続するコレクタ／ドレイン電極と、
前記半導体基板上に形成され且つ前記ベース領域及び前記エミッタ／ソース領域のそれぞれと電気的に接続するエミッタ／ソース電極とを備えていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記コレクタ領域及び前記ドレイン領域はそれぞれ分離した複数の部分から構成され、
前記コレクタ領域から前記エミッタ／ソース領域へ向かう方向に対して垂直な方向において、前記コレクタ領域の各部分と前記ドレイン領域の各部分とが交互に配置されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記リサーフ領域上に、前記コレクタ領域上から前記頂上半導体層上まで延びるように形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極とをさらに備えていることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記リサーフ領域内に前記頂上半導体層と接するように形成され且つ前記ベース領域と電気的に接続する第１導電型の埋め込み半導体層をさらに備えていることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置を製造する方法であって、
前記頂上半導体層及び前記コレクタ領域を同一の不純物注入プロセスによって形成する工程を少なくとも備えていることを特徴とする半導体装置の製造方法。
【請求項７】
第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、
前記半導体基板内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、
前記ベース領域内に前記リサーフ領域とは離隔して形成された第２導電型のエミッタ領域と、
前記エミッタ領域と前記リサーフ領域との間の部分の前記ベース領域を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記リサーフ領域内に形成され且つ前記ベース領域と電気的に接続する第１導電型の埋め込み半導体層と、
前記リサーフ領域内に前記埋め込み半導体層とは離隔して形成され且つ前記埋め込み半導体層と実質的に同じ濃度を有すると共に前記埋め込み半導体層と実質的に同じ深さに位置する第１導電型のコレクタ領域と、
前記リサーフ領域の表面部に前記コレクタ領域と接するように形成された第１導電型のコレクタコンタクト領域と、
前記半導体基板上に形成され且つ前記コレクタコンタクト領域と電気的に接続するコレクタ電極と、
前記半導体基板上に形成され且つ前記ベース領域及び前記エミッタ領域と電気的に接続するエミッタ電極とを備えていることを特徴とする半導体装置。
【請求項８】
第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、
前記半導体基板内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、
前記ベース領域内に前記リサーフ領域とは離隔して形成された第２導電型のエミッタ／ソース領域と、
前記エミッタ／ソース領域と前記リサーフ領域との間の部分の前記ベース領域を覆うよう形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記リサーフ領域内に形成され且つ前記ベース領域と電気的に接続する第１導電型の埋め込み半導体層と、
前記リサーフ領域内に前記埋め込み半導体層とは離隔して形成され且つ前記埋め込み半導体層と実質的に同じ濃度を有すると共に前記埋め込み半導体層と実質的に同じ深さに位置する第１導電型のコレクタ領域と、
前記リサーフ領域の表面部に前記コレクタ領域と接するように形成された第１導電型のコレクタコンタクト領域と、
前記リサーフ領域の表面部に前記埋め込み半導体層とは離隔して形成された第２導電型のドレイン領域と、
前記半導体基板上に形成され且つ前記コレクタコンタクト領域及び前記ドレイン領域のそれぞれと電気的に接続するコレクタ／ドレイン電極と、
前記半導体基板上に形成され且つ前記ベース領域及び前記エミッタ／ソース領域のそれぞれと電気的に接続するエミッタ／ソース電極とを備えていることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記コレクタ領域及び前記ドレイン領域はそれぞれ分離した複数の部分から構成され、
前記コレクタ領域から前記エミッタ／ソース領域へ向かう方向に対して垂直な方向において、前記コレクタ領域の各部分と前記ドレイン領域の各部分とが交互に配置されていることを特徴とする半導体装置。
【請求項１０】
請求項７〜９のいずれか１項に記載の半導体装置を製造する方法であって、
前記埋め込み半導体層及び前記コレクタ領域を同一の不純物注入プロセスによって形成する工程を少なくとも備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、スイッチング電源装置に使用される高耐圧横型絶縁ゲート型バイポーラトランジスタ等の半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、地球温暖化防止対策の見地から、家電製品等のスタンバイ電力の削減が注目されており、スタンバイ時における消費電力がより低いスイッチング電源装置が強く要求されている。
【０００３】
以下に従来のスイッチング電源装置について説明する。
【０００４】
図３６は従来のスイッチング電源装置の回路構成の一例を示している。図３６に示すように、従来のスイッチング電源装置は、一次側整流平滑回路４１１と、本体回路４１２と、トランス４０４と、二次側整流平滑回路４２１とを有している。
【０００５】
具体的には、一次側整流平滑回路４１１の入力端子４１６及び４１７間に入力された交流電圧は、一次側整流平滑回路４１１によって整流平滑され、入力直流電圧として本体回路４１２に供給される。ここで、一次側整流平滑回路４１１は、ダイオードブリッジ４３１と入力コンデンサ４３２とを有しており、ダイオードブリッジ４３１によって全波整流された電圧が、入力コンデンサ４３２によって平滑されて本体回路４１２に供給されている。
【０００６】
本体回路４１２内には、半導体スイッチング素子４１３と電圧制御回路４１４とが設けられている。この半導体スイッチング素子４１３と電圧制御回路４１４とはワンチップに集積化可能である。トランス４０４内には一次巻線４４１が設けられており、当該一次巻線４４１と半導体スイッチング素子４１３とは直列接続されており、当該直列接続回路に一次側整流平滑回路４１１からの入力直流電圧が供給されている。
【０００７】
半導体スイッチング素子４１３の制御端子は電圧制御回路４１４に接続されており、電圧制御回路４１４が出力するゲート信号によって半導体スイッチング素子４１３の導通と遮断とが制御されるように構成されている。
【０００８】
トランス４０４内には、一次巻線４４１と磁気結合した二次巻線４４２と、一次巻線４４１及び二次巻線４４２と磁気結合した補助巻線４４３が設けられている。半導体スイッチング素子４１３がスイッチング動作し、一次巻線４４１に断続的に電流が流れると、二次巻線４４２と補助巻線４４３とに電圧が誘起される。
【０００９】
二次側整流平滑回路４２１は、二次巻線４４２に誘起された電圧を整流平滑して直流出力電圧を生成し、出力端子４２６及び４２７から出力する。具体的には、二次側整流平滑回路４２１は、ダイオード４２２と、チョークコイル４２３と、第１及び第２の出力コンデンサ４２４及び４２５とを有している。チョークコイル４２３と、第１及び第２の出力コンデンサ４２４及び４２５とはπ型接続されており、二次巻線４４２に誘起された電圧は、ダイオード４２２によって半波整流されると共にチョークコイル４２３と第１及び第２の出力コンデンサ４２４及び４２５とによって平滑されるようになっている。
【００１０】
補助巻線４４３の両端に生じる電圧は、電圧制御回路４１４を介して、半導体スイッチング素子４１３の制御端子に入力されている。すなわち、図３６に示すスイッチング電源装置は、リンギングチョークコンバータ（ＲＣＣ）方式であり、半導体スイッチング素子４１３は補助巻線４４３に生じた電圧によって、自励でスイッチング動作するようになっている。
【００１１】
出力端子４２６及び４２７間の電圧は、フォトカプラ４２９を介して電圧制御回路４１４にフィードバックされている。例えば出力端子４２６及び４２７間の電圧が低下した場合には、電圧制御回路４１４は、半導体スイッチング素子４１３の導通期間を強制的に長くし、逆に、出力端子４２６及び４２７間の電圧が上昇した場合には、電圧制御回路４１４は、スイッチング素子４１３の導通期間を強制的に短くする。これにより、出力端子４２６及び４２７に現れる電圧が一定値に維持されるようになっている。
【００１２】
電圧制御回路４１４の内部では、補助巻線４４３に誘起された電圧を利用して補助的な直流電圧が生成されているので、電圧制御回路４１４はスイッチング電源装置の始動時を除き、その補助的な直流電圧によって動作するようになっている。
【００１３】
尚、スイッチング電源装置の始動時、つまり入力端子４１６及び４１７間に交流電圧を投入した時には、半導体スイッチング素子４１３がスイッチング動作をしていないために、補助巻線４４３への電圧の誘起がなく、電圧制御回路４１４は無電源の状態である。従って、半導体スイッチング素子４１３にスイッチングを開始させるために、一次側整流平滑回路４１１から外付けの抵抗４５１（高耐圧、高電力）を通して、電圧制御回路４１４を起動させるのに見合う低電圧を供給する。
【００１４】
上記のようなスイッチング電源では、損失は主として半導体スイッチング素子４１３で生じる。このスイッチング素子４１３には、通常ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor ）が用いられている。一般に、バイポーラトランジスタでは、導通状態から遮断状態に切り替わるときのスイッチング損失が大きいが、ＭＯＳＦＥＴでは、スイッチング速度が速いためにスイッチング損失は小さい。その反面、ＭＯＳＦＥＴは、バイポーラトランジスタとは異なり、導通抵抗が大きいために導通損失が無視できない。従って、ＭＯＳＦＥＴに大電流が流れると、損失が大きくなってしまう。
【００１５】
近年では、スイッチング電源の技術分野においても、ユニポーラ型のＭＯＳＦＥＴに対して、ドリフト層に少数キャリアを注入するバイポーラ型のＩＧＢＴ（Insulated Gate Bipolar Transistor ）が注目されている。図３６に示す従来のスイッチング電源装置において、ＩＧＢＴをスイッチング素子４１３に用いた場合、バイポーラトランジスタと同様に伝導度変調が生じるため、導通抵抗は小さくなるものの、少数キャリアを利用するため、スイッチング速度が遅くなってスイッチング損失が大きくなる。
【００１６】
ところで、上記のようなＲＣＣ方式のスイッチング電源では、出力端子４２６及び４２７に接続される負荷が重い場合には、スイッチング素子４１３のスイッチング周波数が低下すると共にスイッチング素子４１３の導通期間が長くなり、その結果、一次巻線４４１に大電流が流れることによって出力端子４２６及び４２７間の電圧が一定値に維持される。逆に、待機モードのような軽負荷時には、スイッチング素子４１３のスイッチング周波数が高くなると共に導通期間が短くなり、その結果、一次巻線４４１に流れる電流が減少することによって出力端子４２６及び４２７間の電圧が一定値に維持される。
【００１７】
従って、スイッチング損失及び導通損失の両方を総合的にみた場合、重負荷の場合には、低周波・大電流になるため、ＭＯＳＦＥＴが不利になり、ＩＧＢＴが有利になる。逆に、待機モードのような軽負荷時には、高周波・低電流になるため、ＭＯＳＦＥＴが有利になり、ＩＧＢＴが不利になる。
【００１８】
図３７は、ＭＯＳＦＥＴ（横型、ドリフト領域はリサーフ構造）及びＩＧＢＴ（横型）をそれぞれスイッチング電源に使用した場合における負荷と損失との関係を比較した結果を示す図である。図３７に示すように、低出力（軽負荷）側ではスイッチング周波数が高くなるためにＩＧＢＴの損失が大きくなっており、高出力（重負荷）側ではスイッチング周波数が低くなるためにＭＯＳＦＥＴの損失が大きくなっている。
【特許文献１】特開平７−１５３９５１号公報
【特許文献２】特開２００２−３４５２４２号公報
【特許文献３】特公平６−５２７９１号公報（米国特許第５０７２２６８号明細書）
【特許文献４】特許第２６２９４３７号公報
【特許文献５】米国特許第４８１１０７５号明細書
【特許文献６】米国特許第５３１３０８２号明細書
【特許文献７】特開平８−２１３６１７号公報
【特許文献８】特願２００５−３０５３３５号（米国特許出願１１／５８２４４１）
【非特許文献１】D.S.Byeon 他、The separated shorted-anode insulated gate bipolar transistor with the suppressed negative differntial resistance regime、Microelectronics Journal 30、1999年、p.571-575
【発明の開示】
【発明が解決しようとする課題】
【００１９】
前述のように、スイッチング素子としてＭＯＳＦＥＴを用いた場合、重負荷での導通損失が大きくなる一方、スイッチング素子としてＩＧＢＴを用いた場合、待機時や軽負荷時でのスイッチング損失が増えるので、軽負荷から重負荷までの全域にわたって損失を低減することは、従来の半導体スイッチング素子では困難であった。
【００２０】
ところで、特許文献１には、スイッチング素子１チップ内に縦型ＩＧＢＴと縦型パワーＭＯＳＦＥＴとを共存させる構成が提案されている。しかしながら、この構成では縦型ＩＧＢＴの駆動能力に対して縦型パワーＭＯＳＦＥＴの電流能力が小さすぎ、その結果、軽負荷時にパワーＭＯＳＦＥＴを駆動させることは実用的に難しい。さらに、当該構成においては、半導体基板裏面に段差を形成しなければならないので、作製プロセスが困難である。
【００２１】
また、特許文献２には、スイッチング素子としてショットキー接合型のＩＧＢＴを用いる構成が提案されている。しかし、このショットキー接合型ＩＧＢＴにおいては、軽負荷時の損失はパワーＭＯＳＦＥＴよりも大きく、また、重負荷時の損失も従来のＩＧＢＴよりも大きいため、特許文献２の構成は必ずしも低損失化を進展させるものとは言えない。
【００２２】
さらに、特許文献１及び２のいずれのスイッチング素子も縦型構造であるため、例えば、図３６に示す従来のスイッチング電源装置の半導体スイッチング素子４１３として、これらの縦型構造のスイッチング素子を用いた場合には電圧制御回路４１４と半導体スイッチング素子４１３とのワンチップ化が困難になるという問題もある。
【００２３】
また、ひとつの素子でＭＯＳＦＥＴ及びＩＧＢＴの二種類の使い分けを可能とすることを目的としているものではないが、非特許文献１や特許文献３に、ＭＯＳＦＥＴとＩＧＢＴとの中間的な働きをする半導体素子としてアノードショート構造の横型ＩＧＢＴが提案されている。
【００２４】
図３８は、特許文献３に開示されているアノードショート構造の横型ＩＧＢＴの一例を示す断面図である。図３８に示す構成においては、Ｐ+ 型ポケット５１４とＮ+ 型ポケット５１５とがドレイン電極５１３を介してショートしている。このアノードショート横型ＩＧＢＴにおいては、ドレイン電極５１３とソース電極５０５との間を正バイアスしてゲート電極５１２に正の電圧を印加すると、Ｎ+ 型ポケット５１５からＮ+ 型ソース領域５０７を経てソース電極５０５へと電流が流れ始める（ＭＯＳＦＥＴ動作）。そして、Ｐ+ 型ポケット５１４下側のＮ型ウェル領域５０３の電位がＰ+ 型ポケット５１４と比べて約０．６Ｖ下がると、Ｐ+ 型ポケット５１４からＮ型ウェル領域５０３へとホールが注入されようになってＩＧＢＴ動作となる。また、ゲート信号のターンオフ時には、電子がＮ型ウェル領域５０３からＮ+ 型ポケット５１５へと排出されるので、図３８に示すアノードショート横型ＩＧＢＴはスイッチングが速いという特徴を持つ。しかも、このスイッチング素子は横型構造であるため、このスイッチング素子を例えば図３６に示す半導体スイッチング素子１１３として用いた場合には電圧制御回路１１４と半導体スイッチング素子１１３とのワンチップ化も可能になる。
【００２５】
しかしながら、図３８に示すアノードショート横型ＩＧＢＴをスイッチング素子として用いても、軽負荷から重負荷までの全域にわたって損失を低減することは難しい。なぜなら、このスイッチング素子においては、Ｐ+ 型ポケット５１４の長さ５２３を大きくしない限り、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へ移行しにくいため、本来ならＩＧＢＴ動作が好ましい負荷領域でもＭＯＳＦＥＴ動作してしまい、その結果、損失が増大するからである。一方、Ｐ+ 型ポケット５１４の長さ５２３を大きくすれば、Ｐ+ 型ポケット５１４とＮ型ウェル領域５０３との間に電位差が生じやすくなり、ＩＧＢＴ動作への移行が容易になる。しかし、Ｐ+ 型ポケット５１４の長さ５２３を大きくした場合には、素子の単位面積が大きくなり、その結果、ＭＯＳＦＥＴ動作時にもＩＧＢＴ動作時にも素子のオン抵抗が大きくなって損失が増大してしまう。
【００２６】
従って、図３８に示すようなアノードショート横型ＩＧＢＴをスイッチング電源装置に用いたとしても、実用的には、軽負荷から重負荷までの全域にわたって損失を低減することは難しい。
【００２７】
前記に鑑み、本発明は、軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２８】
前記の目的を達成するために、本発明に係る第１の半導体装置は、第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、前記半導体基板内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、前記ベース領域内に前記リサーフ領域とは離隔して形成された第２導電型のエミッタ領域と、前記エミッタ領域と前記リサーフ領域との間の部分の前記ベース領域を覆うように形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記リサーフ領域の表面部に形成され且つ前記ベース領域と電気的に接続する第１導電型の頂上半導体層と、前記リサーフ領域の表面部に前記頂上半導体層とは離隔して形成され且つ前記頂上半導体層と実質的に同じ濃度を有すると共に前記頂上半導体層と実質的に同じ深さに位置する第１導電型のコレクタ領域と、前記半導体基板上に形成され且つ前記コレクタ領域と電気的に接続するコレクタ電極と、前記半導体基板上に形成され且つ前記ベース領域及び前記エミッタ領域と電気的に接続するエミッタ電極とを備えている。
【００２９】
すなわち、本発明の第１の半導体装置は横型ＩＧＢＴであり、当該ＩＧＢＴにおいて、コレクタ領域の濃度を頂上半導体層の濃度と同程度の低濃度に設定しているので、コレクタ領域を高濃度層を用いて形成している場合と比較して、ＩＧＢＴ動作時に、半導体基板に注入される過剰キャリアの量を抑制することができる。その結果、ターンオフ時に半導体基板に残留している過剰キャリアの量を低減することができるため、キャリアの引き抜きに要する時間を短くできるので、スイッチング速度を改善でき、それによってスイッチング損失の低減を図ることができる。すなわち、軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体装置を実現することができる。
【００３０】
また、コレクタ領域を高濃度層を用いて形成する場合においてはコレクタ領域からリサーフ領域へのホールの注入効率を低減するためにコレクタ領域とリサーフ領域との間にリサーフ領域よりも不純物濃度が高い第２導電型のバッファ層を設ける必要があるのに対して、本発明の第１の半導体装置においてはコレクタ領域を低濃度で形成しているため、第２導電型のバッファ層を設ける必要はなく、工程を簡単化できる。
【００３１】
尚、本願において、「実質的に同じ濃度」とは濃度差が１×１０1 ／ｃｍ3 程度以下であることを意味し、「実質的に同じ深さ」とは深さの差が１μｍ程度以下であることを意味する。
【００３２】
本発明に係る第２の半導体装置は、第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、前記半導体基板内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、前記ベース領域内に前記リサーフ領域とは離隔して形成された第２導電型のエミッタ／ソース領域と、前記エミッタ／ソース領域と前記リサーフ領域との間の部分の前記ベース領域を覆うよう形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記リサーフ領域の表面部に形成され且つ前記ベース領域と電気的に接続する第１導電型の頂上半導体層と、前記リサーフ領域の表面部に前記頂上半導体層とは離隔して形成され且つ前記頂上半導体層と実質的に同じ濃度を有すると共に前記頂上半導体層と実質的に同じ深さに位置する第１導電型のコレクタ領域と、前記リサーフ領域の表面部に前記頂上半導体層とは離隔して形成された第２導電型のドレイン領域と、前記半導体基板上に形成され且つ前記コレクタ領域及び前記ドレイン領域のそれぞれと電気的に接続するコレクタ／ドレイン電極と、前記半導体基板上に形成され且つ前記ベース領域及び前記エミッタ／ソース領域のそれぞれと電気的に接続するエミッタ／ソース電極とを備えている。
【００３３】
すなわち、本発明の第２の半導体装置は、コレクタ電流量に応じてＭＯＳＦＥＴ動作又はＩＧＢＴ動作を行う半導体装置であり、当該半導体装置において、コレクタ領域の濃度を頂上半導体層の濃度と同程度の低濃度に設定しているので、コレクタ領域を高濃度層を用いて形成している場合と比較して、ＩＧＢＴ動作時に、半導体基板に注入される過剰キャリアの量を抑制することができる。その結果、ターンオフ時に半導体基板に残留している過剰キャリアの量を低減することができるため、キャリアの引き抜きに要する時間を短くできるので、スイッチング速度を改善でき、それによってスイッチング損失の低減を図ることができる。すなわち、軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体装置を実現することができる。
【００３４】
また、コレクタ領域を高濃度層を用いて形成している場合においてはコレクタ領域からリサーフ領域へのホールの注入効率を低減するためにコレクタ領域とリサーフ領域との間にリサーフ領域よりも不純物濃度が高い第２導電型のバッファ層を設ける必要があるのに対して、本発明の第２の半導体装置においてはコレクタ領域を低濃度で形成しているため、第２導電型のバッファ層を設ける必要はなく、工程を簡単化できる。さらに、第２導電型のバッファ層を設けたことに起因してＭＯＳＦＥＴ動作からＩＧＢＴ動作への切り換えが困難になるという事態を回避することができる。
【００３５】
本発明の第２の半導体装置において、前記コレクタ領域及び前記ドレイン領域はそれぞれ分離した複数の部分から構成され、前記コレクタ領域から前記エミッタ／ソース領域へ向かう方向に対して垂直な方向において、前記コレクタ領域の各部分と前記ドレイン領域の各部分とが交互に配置されていることが好ましい。
【００３６】
このようにすると、コレクタ電流量に応じてＭＯＳＦＥＴ動作又はＩＧＢＴ動作を行う半導体装置において、コレクタ領域の各部分の長さを変えることによって、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り換わるときのコレクタ電圧Ｖｃｈを調整することが容易となる。
【００３７】
本発明の第１又は第２の半導体装置において、前記リサーフ領域上に、前記コレクタ領域上から前記頂上半導体層上まで延びるように形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とをさらに備えていることが好ましい。
【００３８】
このようにすると、ターンオフ時に第２のゲート電極がオンすることによって、頂上半導体層から過剰キャリアをさらに引き抜くことができるため、キャリアの引き抜きに要する時間をさらに短くできるので、スイッチング速度をより改善することができる。
【００３９】
また、この場合、前記リサーフ領域内に前記頂上半導体層と接するように形成され且つ前記ベース領域と電気的に接続する第１導電型の埋め込み半導体層をさらに備えていることがより好ましい。
【００４０】
このようにすると、リサーフ領域内に埋め込み半導体層がさらに形成されているので、ＩＧＢＴ動作におけるターンオフ時に、頂上半導体層に加えて埋め込み半導体層からも、リサーフ領域内に残留している過剰キャリアを効率良く引き抜くことができるため、キャリアの引き抜きに要する時間をさらに一層短くできるので、スイッチング速度をより一層改善することができる。また、リサーフ領域内に頂上半導体層のみを形成した場合と比べて、埋め込み半導体層から上下両方向に空乏層を形成することが可能となるので、リサーフ領域の不純物濃度をより高くすることができ、それによってスイッチング速度の改善とオン抵抗の低減とを図ることができる。
【００４１】
本発明に係る第１の半導体装置の製造方法は、本発明の第１又は第２の半導体装置を製造する方法であって、前記頂上半導体層及び前記コレクタ領域を同一の不純物注入プロセスによって形成する工程を少なくとも備えている。
【００４２】
本発明の第１の半導体装置の製造方法によると、頂上半導体層及びコレクタ領域を同一の不純物注入プロセスによって形成するため、頂上半導体層及びコレクタ領域を別々に形成する場合と比べて工程を削減でき、それによってコスト低減が可能となる。
【００４３】
本発明に係る第３の半導体装置は、第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、前記半導体基板内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、前記ベース領域内に前記リサーフ領域とは離隔して形成された第２導電型のエミッタ領域と、前記エミッタ領域と前記リサーフ領域との間の部分の前記ベース領域を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記リサーフ領域内に形成され且つ前記ベース領域と電気的に接続する第１導電型の埋め込み半導体層と、前記リサーフ領域内に前記埋め込み半導体層とは離隔して形成され且つ前記埋め込み半導体層と実質的に同じ濃度を有すると共に前記埋め込み半導体層と実質的に同じ深さに位置する第１導電型のコレクタ領域と、前記リサーフ領域の表面部に前記コレクタ領域と接するように形成された第１導電型のコレクタコンタクト領域と、前記半導体基板上に形成され且つ前記コレクタコンタクト領域と電気的に接続するコレクタ電極と、前記半導体基板上に形成され且つ前記ベース領域及び前記エミッタ領域と電気的に接続するエミッタ電極とを備えている。
【００４４】
すなわち、本発明の第３の半導体装置は横型ＩＧＢＴであり、当該ＩＧＢＴにおいて、コレクタ領域の濃度を埋め込み半導体層の濃度と同程度の低濃度に設定しているので、コレクタ領域を高濃度層を用いて形成している場合と比較して、ＩＧＢＴ動作時に、半導体基板に注入される過剰キャリアの量を抑制することができる。その結果、ターンオフ時に半導体基板に残留している過剰キャリアの量を低減することができるため、キャリアの引き抜きに要する時間を短くできるので、スイッチング速度を改善でき、それによってスイッチング損失の低減を図ることができる。すなわち、軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体装置を実現することができる。
【００４５】
また、本発明の第３の半導体装置によると、リサーフ領域内に埋め込み半導体層が形成されているため、埋め込み半導体層から上下両方向に空乏層を形成することが可能となるので、リサーフ領域の不純物濃度をより高くすることができ、それによってスイッチング速度の改善とオン抵抗の低減とを図ることができる。
【００４６】
また、コレクタ領域を高濃度層を用いて形成している場合においてはコレクタ領域からリサーフ領域へのホールの注入効率を低減するためにコレクタ領域とリサーフ領域との間にリサーフ領域よりも不純物濃度が高い第２導電型のバッファ層を設ける必要があるのに対して、本発明の第３の半導体装置においてはコレクタ領域を低濃度で形成しているため、第２導電型のバッファ層を設ける必要はなく、工程を簡単化できる。
【００４７】
本発明に係る第４の半導体装置は、第１導電型の半導体基板の表面部に形成された第２導電型のリサーフ領域と、前記半導体基板内に前記リサーフ領域と隣り合うように形成された第１導電型のベース領域と、前記ベース領域内に前記リサーフ領域とは離隔して形成された第２導電型のエミッタ／ソース領域と、前記エミッタ／ソース領域と前記リサーフ領域との間の部分の前記ベース領域を覆うよう形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記リサーフ領域内に形成され且つ前記ベース領域と電気的に接続する第１導電型の埋め込み半導体層と、前記リサーフ領域内に前記埋め込み半導体層とは離隔して形成され且つ前記埋め込み半導体層と実質的に同じ濃度を有すると共に前記埋め込み半導体層と実質的に同じ深さに位置する第１導電型のコレクタ領域と、前記リサーフ領域の表面部に前記コレクタ領域と接するように形成された第１導電型のコレクタコンタクト領域と、前記リサーフ領域の表面部に前記埋め込み半導体層とは離隔して形成された第２導電型のドレイン領域と、前記半導体基板上に形成され且つ前記コレクタコンタクト領域及び前記ドレイン領域のそれぞれと電気的に接続するコレクタ／ドレイン電極と、前記半導体基板上に形成され且つ前記ベース領域及び前記エミッタ／ソース領域のそれぞれと電気的に接続するエミッタ／ソース電極とを備えている。
【００４８】
すなわち、本発明の第４の半導体装置は、コレクタ電流量に応じてＭＯＳＦＥＴ動作又はＩＧＢＴ動作を行う半導体装置であり、当該半導体装置において、コレクタ領域の濃度を埋め込み半導体層の濃度と同程度の低濃度に設定しているので、コレクタ領域を高濃度層を用いて形成している場合と比較して、ＩＧＢＴ動作時に、半導体基板に注入される過剰キャリアの量を抑制することができる。その結果、ターンオフ時に半導体基板に残留している過剰キャリアの量を低減することができるため、キャリアの引き抜きに要する時間を短くできるので、スイッチング速度を改善でき、それによってスイッチング損失の低減を図ることができる。すなわち、軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体装置を実現することができる。
【００４９】
また、本発明の第４の半導体装置によると、リサーフ領域内に埋め込み半導体層が形成されているため、埋め込み半導体層から上下両方向に空乏層を形成することが可能となるので、リサーフ領域の不純物濃度をより高くすることができ、それによってスイッチング速度の改善とオン抵抗の低減とを図ることができる。
【００５０】
また、コレクタ領域を高濃度層を用いて形成している場合においてはコレクタ領域からリサーフ領域へのホールの注入効率を低減するためにコレクタ領域とリサーフ領域との間にリサーフ領域よりも不純物濃度が高い第２導電型のバッファ層を設ける必要があるのに対して、本発明の第４の半導体装置においてはコレクタ領域を低濃度で形成しているため、第２導電型のバッファ層を設ける必要はなく、工程を簡単化できる。さらに、第２導電型のバッファ層を設けたことに起因してＭＯＳＦＥＴ動作からＩＧＢＴ動作への切り換えが困難になるという事態を回避することができる。
【００５１】
本発明の第４の半導体装置において、前記コレクタ領域及び前記ドレイン領域はそれぞれ分離した複数の部分から構成され、前記コレクタ領域から前記エミッタ／ソース領域へ向かう方向に対して垂直な方向において、前記コレクタ領域の各部分と前記ドレイン領域の各部分とが交互に配置されていることが好ましい。
【００５２】
このようにすると、コレクタ電流量に応じてＭＯＳＦＥＴ動作又はＩＧＢＴ動作を行う半導体装置において、コレクタ領域の各部分の長さを変えることによって、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り換わるときのコレクタ電圧Ｖｃｈを調整することが容易となる。
【００５３】
本発明に係る第２の半導体装置の製造方法は、本発明の第３又は第４の半導体装置を製造する方法であって、前記埋め込み半導体層及び前記コレクタ領域を同一の不純物注入プロセスによって形成する工程を少なくとも備えている。
【００５４】
本発明の第２の半導体装置の製造方法によると、埋め込み半導体層及びコレクタ領域を同一の不純物注入プロセスによって形成するため、埋め込み半導体層及びコレクタ領域を別々に形成する場合と比べて工程を削減でき、それによってコスト低減が可能となる。
【００５５】
尚、本発明の第１〜第４の半導体装置において、ゲート絶縁膜（本発明の第１及び第２の半導体装置においては第１のゲート絶縁膜）がエミッタ領域上まで形成されていると、ゲート電極とエミッタ領域との短絡を防止することができ、また、当該ゲート絶縁膜がリサーフ領域上まで形成されていると、電界緩和効果を得ることができる。
【発明の効果】
【００５６】
本発明によると、ターンオフ時に半導体基板に残留している過剰キャリアの量を低減することができるため、キャリアの引き抜きに要する時間を短くできる。従って、スイッチング速度を改善することができるため、スイッチング損失の低減を図ることができるので、軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００５７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置、具体的には高耐圧半導体スイッチング素子について、図面を参照しながら説明する。
【００５８】
図１は第１の実施形態に係る半導体装置の断面構成を示している。図１に示すように、例えばＰ- 型の半導体基板２０１（例えば不純物濃度１×１０14／ｃｍ3 ）の表面部に例えばＮ型のリサーフ領域２０２（例えば不純物濃度１×１０16／ｃｍ3 、深さ７μｍ）が形成されている。さらに、半導体基板２０１の表面部にリサーフ領域２０２と隣り合うように例えばＰ型のベース領域２０６（例えば不純物濃度１×１０16／ｃｍ3 、深さ４μｍ）が形成されている。
【００５９】
ベース領域２０６内には、リサーフ領域２０２とは離隔して例えばＰ+ 型のコンタクト領域２１０（例えば不純物濃度１×１０19／ｃｍ3 、深さ２μｍ）及び例えばＮ+ 型のエミッタ領域２０８（例えば不純物濃度１×１０20／ｃｍ3 、深さ０．５μｍ）が形成されている。また、エミッタ領域２０８とリサーフ領域２０２との間の部分のベース領域２０６を覆うようにゲート絶縁膜２０３が形成されており、ゲート絶縁膜２０３上にはゲート電極２０７が形成されている。
【００６０】
尚、ゲート絶縁膜２０３がエミッタ領域２０８上まで形成されていると、ゲート電極２０７とエミッタ領域２０８との短絡を防止することができ、また、ゲート絶縁膜２０３がリサーフ領域２０２上まで形成されていると、電界緩和効果を得ることができる。
【００６１】
一方、リサーフ領域２０２の表面部には、例えばＰ型の頂上半導体層２０５（例えば不純物濃度１×１０16／ｃｍ3 、深さ１μｍ）が形成されている。この頂上半導体層２０５は、図示は省略しているが、リサーフ領域２０２の所定部分又は上層配線等を経由してベース領域２０６と電気的に接続されている。
【００６２】
また、リサーフ領域２０２の表面部には頂上半導体層２０５と離隔して例えばＰ型のコレクタ領域２１５（例えば不純物濃度１×１０16／ｃｍ3 、深さ１μｍ）が形成されている。ここで、コレクタ領域２１５は、頂上半導体層２０５と実質的に同じ濃度を有すると共に頂上半導体層２０５と実質的に同じ深さに位置する。
【００６３】
コレクタ領域２１５の表面部には例えばＰ+ 型のコレクタコンタクト領域２０９（例えば不純物濃度１×１０19／ｃｍ3 、深さ０．５μｍ）が形成されている。尚、コレクタコンタクト領域２０９は形成しなくてもよい。
【００６４】
前述の各不純物領域等が形成された半導体基板２０１上には、リサーフ領域２０２の表面に形成されたフィールド絶縁膜２０４を介して、層間膜２１１が形成されている。
【００６５】
半導体基板２０１上には、層間膜２１１を貫通してコレクタコンタクト領域２０９（つまりコレクタ領域２１５）と電気的に接続するコレクタ電極２１２が形成されていると共に層間膜２１１を貫通してコンタクト領域２１０（つまりベース領域２０６）及びエミッタ領域２０８の双方と電気的に接続するエミッタ電極２１３が形成されている。
【００６６】
コレクタ電極２１２及びエミッタ電極２１３が形成された層間膜２１１上には保護膜２１４が形成されている。
【００６７】
本実施形態の半導体装置においては、コレクタ電極２１２とエミッタ電極２１３との間を正バイアスし（コレクタ電極２１２側を高電位にし）、ゲート電極２０７に正の電圧を印加すると、コレクタ領域２１５の電位とリサーフ領域２０２におけるコレクタ領域２１５を囲む部分の電位との間に生じる電位差が約０．６Ｖに達したときに、コレクタ領域２１５からリサーフ領域２０２に正孔が注入されてＩＧＢＴ動作を開始する。
【００６８】
すなわち、本実施形態の半導体装置（スイッチング素子）は、横型ＩＧＢＴであり、当該ＩＧＢＴにおいて、コレクタ領域２１５の濃度を頂上半導体層２０５の濃度と同程度の低濃度に設定しているので、コレクタ領域を高濃度層（Ｐ+ 層）を用いて形成している場合と比較して、ＩＧＢＴ動作時に、リサーフ領域２０２を含む半導体基板２０１に注入される過剰キャリアの量を抑制することができる。その結果、ターンオフ時に半導体基板２０１に残留している過剰キャリアの量を低減することができるため、キャリアの引き抜きに要する時間を短くできるので、スイッチング速度を改善でき、それによってスイッチング損失の低減を図ることができる。すなわち、軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体装置を実現することができる。
【００６９】
また、コレクタ領域を高濃度層を用いて形成している場合においてはコレクタ領域からリサーフ領域へのホールの注入効率を低減するためにコレクタ領域とリサーフ領域との間にリサーフ領域よりも不純物濃度が高い例えばＮ型のバッファ層を設ける必要があるのに対して、本実施形態の半導体装置においてはコレクタ領域２１５を低濃度で形成しているため、Ｎ型バッファ層を設ける必要はなく、工程を簡単化できる。
【００７０】
以下、図１に示した本実施形態のスイッチング素子の製造方法の一例を図２〜図７の断面図を参照しながら説明する。
【００７１】
まず、図２に示す工程において、例えば不純物濃度が１×１０14／ｃｍ3 程度のＰ- 型の半導体基板２０１の表面部に、例えば燐イオン注入により例えばＮ型のリサーフ領域２０２を選択的に形成する。リサーフ領域２０２の不純物濃度は例えば１×１０16／ｃｍ3 程度であり、リサーフ領域２０２の形成深さは例えば７μｍ程度である。
【００７２】
次に、図３に示す工程において、リサーフ領域２０２の表面部に、例えばほう素イオン注入により例えばＰ型の頂上半導体層２０５及び例えばＰ型のコレクタ領域２１５を同時に且つ選択的に形成する。ここで、頂上半導体層２０５とコレクタ領域２１５とは互いに離隔するように形成される。また、頂上半導体層２０５及びコレクタ領域２１５のそれぞれの不純物濃度は例えば１×１０16／ｃｍ3 程度であり、頂上半導体層２０５及びコレクタ領域２１５のそれぞれの形成深さは例えば１μｍ程度である。
【００７３】
尚、頂上半導体層２０５は、図示は省略しているが、後述するベース領域２０６と電気的に接続するように形成される。
【００７４】
次に、図４に示す工程において、半導体基板２０１の表面部に、例えばほう素イオン注入により例えばＰ型のベース領域２０６を形成する。ベース領域２０６はリサーフ領域２０２と隣り合うように形成される。ベース領域２０６の不純物濃度は例えば１×１０16／ｃｍ3 程度であり、ベース領域２０６の形成深さは例えば４μｍである。さらに、例えばウェット酸化等により、リサーフ領域２０２の表面に例えば厚さ５００ｎｍのフィールド絶縁膜２０４を選択的に形成する。このとき、頂上半導体層２０５の不純物が拡散して頂上半導体層２０５の不純物濃度が若干低下する。
【００７５】
尚、本実施形態において、各不純物領域を形成するためのイオン注入の実施順は、特に限定されるものではない。
【００７６】
次に、図５に示す工程において、後述するエミッタ領域２０８とリサーフ領域２０２との間の部分のベース領域２０６を覆うようにゲート絶縁膜２０３を例えば熱酸化により形成する。その後、ゲート絶縁膜２０３上に例えば多結晶シリコンからなるゲート電極２０７を選択的に形成する。さらに、ベース領域２０６内に、ゲート電極２０７をマスクとして例えば砒素イオン注入等により例えばＮ+ 型のエミッタ領域２０８をセルフアラインで選択的に形成する。エミッタ領域２０８はリサーフ領域２０２とは離隔して形成される。エミッタ領域２０８の不純物濃度は例えば１×１０20／ｃｍ3 程度であり、エミッタ領域２０８の形成深さは例えば０．５μｍ程度である。
【００７７】
次に、図６に示す工程において、ベース領域２０６内に、例えばほう素イオン注入により例えばＰ+ 型のコンタクト領域２１０を形成する。コンタクト領域２１０はリサーフ領域２０２とは離隔して形成される。コンタクト領域２１０の不純物濃度は例えば１×１０19／ｃｍ3 程度であり、コンタクト領域２１０の形成深さは例えば２μｍである。その後、コレクタ領域２１５の表面部に、例えばほう素イオン注入により例えばＰ+ 型のコレクタコンタクト領域２０９を形成する。コレクタコンタクト領域２０９の不純物濃度は例えば１×１０19／ｃｍ3 程度であり、コレクタコンタクト領域２０９の形成深さは例えば０．５μｍである。尚、コレクタコンタクト領域２０９の形成は省略してもよい。
【００７８】
次に、図７に示す工程において、フィールド絶縁膜２０４の上及びゲート電極２０７の上を含む半導体基板２０１の上に、例えば常圧ＣＶＤ（chemical vapor deposition ）法により層間膜２１１を形成した後、層間膜２１１の所定部分を開口して、半導体基板２０１上に、コレクタコンタクト領域２０９（つまりコレクタ領域２１５）と電気的に接続するコレクタ電極２１２と、コンタクト領域２１０（つまりベース領域２０６）及びエミッタ領域２０８の双方と電気的に接続するエミッタ電極２１３とをそれぞれ形成する。最後に、層間膜２１１上に例えばプラズマＳｉＮ膜からなる保護膜２１４を形成した後、保護膜２１４のうちパッド形成領域を開口する。これにより、図１に示す本実施形態のスイッチング素子が完成する。
【００７９】
以上に説明した本実施形態の製造方法によると、頂上半導体層２０５及びコレクタ領域２１５を同一の不純物注入プロセスによって形成するため、これらを別々に形成する場合と比べて工程を削減でき、コスト低減が可能となる。
【００８０】
（比較例）
ところで、高電圧・大電力の電力用半導体装置であってオン抵抗が低く且つスイッチオフの速い半導体装置として、横型二重拡散ＭＯＳ（ＬＤＭＯＳ）及び横型絶縁ゲートバイポーラトランジスタ（ＬＩＧＢＴ）の両方の構造を同一基板に形成することが提案されている（例えば特許文献７参照）。
【００８１】
特許文献７の半導体装置は、ＬＩＧＢＴのゲートとＬＤＭＯＳのゲートとがそれぞれ別々に配置されており且つＬＩＧＢＴのアノードとＬＤＭＯＳのドレインとがトレンチウェルによって分離されたダブルゲート構造を有する。
【００８２】
特許文献７の半導体装置とは別に、本願発明者は、トレンチウェル分離を用いずに簡単な構造によってＭＯＳＦＥＴ動作及びＩＧＢＴ動作の双方を行うことができるシングルゲートの横型ＩＧＢＴ構造を特許文献８において提言している。
【００８３】
以下、比較例として、この本願発明者によるＩＧＢＴ構造を持つ半導体装置について図面を参照しながら説明する。図３３（ａ）及び図３４は比較例に係る半導体装置の断面図であり、図３３（ｂ）は比較例に係る半導体装置の平面図である。尚、図３３（ａ）は図３３（ｂ）のＡ−Ａ’線の断面図であり、図３４は図３３（ｂ）のＢ−Ｂ’線の断面図である。また、図３３（ｂ）において、一部の構成要素の図示を省略している。
【００８４】
図３３（ａ）、（ｂ）及び図３４に示すように、Ｐ- 型の半導体基板１０１（例えば不純物濃度１×１０14／ｃｍ3 ）の表面部にはＮ型のリサーフ領域１０２（例えば不純物濃度１×１０16／ｃｍ3 、深さ７μｍ）が形成されている。さらに、半導体基板１０１の表面部にリサーフ領域１０２と隣り合うようにＰ型のベース領域１０６（例えば不純物濃度１×１０16／ｃｍ3 、深さ４μｍ）が形成されている。
【００８５】
ベース領域１０６内には、リサーフ領域１０２とは離隔してＰ+ 型のコンタクト領域１１０（例えば不純物濃度１×１０19／ｃｍ3 、深さ２μｍ）及びＮ+ 型のエミッタ／ソース領域１０８（例えば不純物濃度１×１０20／ｃｍ3 、深さ０．５μｍ）が形成されている。また、エミッタ／ソース領域１０８とリサーフ領域１０２との間の部分のベース領域１０６を覆うようにゲート絶縁膜１０３が形成されており、ゲート絶縁膜１０３上にはゲート電極１０７が形成されている。
【００８６】
一方、リサーフ領域１０２の表面部には、ベース領域１０６と電気的に接続するＰ型の頂上半導体層１０５（例えば不純物濃度１×１０16／ｃｍ3 、深さ１μｍ）が形成されている。
【００８７】
リサーフ領域１０２の表面部には頂上半導体層１０５と離隔してＰ+ 型のコレクタ領域１０９（例えば不純物濃度１×１０19／ｃｍ3 、深さ１μｍ）が形成されている（特に図３３（ａ）参照）。ここで、コレクタ領域１０９は、オン抵抗の低減を目的として頂上半導体層１０５と比べてはるかに高濃度で形成されている。
【００８８】
さらに、リサーフ領域１０２の表面部には、コレクタ領域１０９と電気的に接続するＮ+ 型ドレイン領域１１６（例えば不純物濃度１×１０20／ｃｍ3 、深さ０．５μｍ）が頂上半導体層１０５と離隔するように形成されている（特に、図３４参照）。
【００８９】
ここで、図３３（ｂ）に示すように、コレクタ領域１０９及びドレイン領域１１６はそれぞれ分離した複数の部分から構成されている。また、コレクタ領域１０９からエミッタ／ソース領域１０８へ向かう方向に対して垂直な方向において、コレクタ領域１０９の各部分とドレイン領域１１６の各部分とが交互に配置されている。
【００９０】
前述の各不純物領域等が形成された半導体基板１０１上には、リサーフ領域１０２の表面に形成されたフィールド絶縁膜１０４を介して、層間膜１１１が形成されている。
【００９１】
半導体基板１０１上には、層間膜１１１を貫通してコレクタ領域１０９及びドレイン領域１１６の双方と電気的に接続するコレクタ／ドレイン電極１１２が形成されていると共に層間膜１１１を貫通してコンタクト領域１１０（つまりベース領域１０６）及びエミッタ／ソース領域１０８の双方と電気的に接続するエミッタ／ソース電極１１３が形成されている。
【００９２】
コレクタ／ドレイン電極１１２及びエミッタ／ソース電極１１３が形成された層間膜１１１上には保護膜１１４が形成されている。
【００９３】
比較例に係る半導体装置においては、コレクタ／ドレイン電極１１２とエミッタ／ソース電極１１３との間に正バイアス（以下、コレクタ電圧と称することもある）を印加し、ゲート電極１０７に正の電圧を印加すると、ドレイン領域１１６からエミッタ／ソース電極１１３に向けて電子電流（以下、コレクタ電流と称することもある）が流れ、これによりＭＯＳＦＥＴ動作を行う。さらに、エミッタ／ソース電極１１３に向けて流れる電子電流つまりコレクタ電流がある程度大きくなり、コレクタ領域１０９の電位とリサーフ領域１０２におけるコレクタ領域１０９を囲む部分の電位との間に生じる電位差が約０．６Ｖに達すると、コレクタ領域１０９からリサーフ領域１０２に正孔が注入され、これによりＭＯＳＦＥＴ動作からＩＧＢＴ動作へと移行する。図３５は、本比較例に係る半導体装置におけるコレクタ電圧とコレクタ電流との相関を示している。
【００９４】
このように、比較例に係る半導体装置においては、素子に流れるコレクタ電流が比較的小さいときにはＭＯＳＦＥＴ動作をさせることができる一方、素子に流れるコレクタ電流がある程度大きくなるとＩＧＢＴ動作をさせることができる。すなわち、素子に流れるコレクタ電流量に応じて、ＭＯＳＦＥＴ動作又はＩＧＢＴ動作を行う半導体装置を実現することができる。
【００９５】
尚、比較例に係る半導体装置においては、コレクタ領域１０９及びドレイン領域１１６はそれぞれ分離した複数の部分から構成され、コレクタ領域１０９からエミッタ／ソース領域１０８へと向かう方向に対して垂直な方向において、コレクタ領域１０９の各部分とドレイン領域１１６の各部分とが交互に配置されている。このようにすると、コレクタ領域１０９の垂直な方向（つまりコレクタ領域１０９とドレイン領域１１６とが配列されている方向）の長さを短くすることができる。そのため、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へ切り替わるときのコレクタ電圧（つまり、コレクタ領域の電位とリサーフ領域におけるコレクタ領域を囲む部分の電位との間に生じる電位差が電圧降下によって約０．６Ｖに達するときのコレクタ電圧（例えば約１Ｖ））を容易に大きくすることができる。従って、高速スイッチング性能を持つＭＯＳＦＥＴ動作を可能とするコレクタ電圧の範囲を拡げる（つまり、コレクタ電圧が例えば約１Ｖよりも大きい電圧に達するまで、高速スイッチング性能を持つＭＯＳＦＥＴ動作を行うように設計する）などのように、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へ切り替わるコレクタ電圧の調整によって、より実用的な設計が可能となる。すなわち、例えば、優れたスイッチング特性を有するＭＯＳＦＥＴ動作と、低い導通抵抗を有するＩＧＢＴ動作とのバランスを自由に設計することが可能となる。
【００９６】
しかしながら、比較例に係る半導体装置として説明してきた、ＭＯＳＦＥＴ動作又はＩＧＢＴ動作を行う半導体装置においてはＩＧＢＴ動作時に以下のような問題を生じる。
【００９７】
ＩＧＢＴにおいてはバイポーラトランジスタと同様に伝導度変調が起きるため、導通損失の低減を図ることができるので、ＩＧＢＴのチップサイズと同等のチップサイズを有するＭＯＳＦＥＴと比較して、電力損失を小さくすることができる。
【００９８】
ところが、比較例に係る半導体装置においては、オン抵抗の低減を目的としてコレクタ領域１０９を頂上半導体層１０５と比べてはるかに高濃度で形成しているため、導通状態から遮断状態に切り替わるターンオフ時に半導体基板１０１内部に残留している過剰キャリアの引き抜きに時間を要してしまう。このため、ＩＧＢＴのスイッチング速度がＭＯＳＦＥＴのスイッチング速度よりも遅くなり、その結果、スイッチング損失が大きくなり、電力損失を十分に低減できなくなるという問題が起こる。
【００９９】
このような問題に対応すべく、ＩＧＢＴのスイッチング速度を改善する方法として、例えばライフタイム・キリング技術等の適用が考えられるが、この場合、コストの増大及び特性の劣化等の犠牲を伴うので、良い解決手段とは言えない。
【０１００】
また、比較例に係る半導体装置においては、コレクタ領域１０９を頂上半導体層１０５と比べてはるかに高濃度で形成しているため、コレクタ領域１０９からリサーフ領域１０２へのホールの注入効率の低減を目的として、コレクタ領域１０９とリサーフ領域１０２との間にリサーフ領域１０２よりも不純物濃度が高いＮ型のバッファ層を設ける必要が生じてくる。これは、工程の増加を招くと共に、ＭＯＳＦＥＴ動作からＩＧＢＴ動作への切り換えが困難になるという新たな問題をもたらす。
【０１０１】
以下に説明する、本発明の第２実施形態に係る半導体装置は、以上に述べた比較例に係る半導体装置の諸問題を、コストの増大や特性の劣化等を招くことなく解決するものである。
【０１０２】
（第２の実施形態）
以下、本発明の第２実施形態に係る半導体装置、具体的には高耐圧半導体スイッチング素子について、図面を参照しながら説明する。
【０１０３】
図８（ａ）及び図９は第２実施形態に係る半導体装置の断面図であり、図８（ｂ）は第２実施形態に係る半導体装置の平面図である。尚、図８（ａ）は図８（ｂ）のＣ−Ｃ’線の断面図であり、図９は図８（ｂ）のＤ−Ｄ’線の断面図である。また、図８（ｂ）において、一部の構成要素の図示を省略している。
【０１０４】
図８（ａ）、（ｂ）及び図９に示すように、例えばＰ- 型の半導体基板２０１（例えば不純物濃度１×１０14／ｃｍ3 ）の表面部に例えばＮ型のリサーフ領域２０２（例えば不純物濃度１×１０16／ｃｍ3 、深さ７μｍ）が形成されている。さらに、半導体基板２０１の表面部にリサーフ領域２０２と隣り合うようにＰ型のベース領域２０６（例えば不純物濃度１×１０16／ｃｍ3 、深さ４μｍ）が形成されている。
【０１０５】
ベース領域２０６内には、リサーフ領域２０２とは離隔して例えばＰ+ 型のコンタクト領域２１０（例えば不純物濃度１×１０19／ｃｍ3 、深さ２μｍ）及び例えばＮ+ 型のエミッタ／ソース領域２０８（例えば不純物濃度１×１０20／ｃｍ3 、深さ０．５μｍ）が形成されている。また、エミッタ／ソース領域２０８とリサーフ領域２０２との間の部分のベース領域２０６を覆うようにゲート絶縁膜２０３が形成されており、ゲート絶縁膜２０３上にはゲート電極２０７が形成されている。
【０１０６】
尚、ゲート絶縁膜２０３がエミッタ領域２０８上まで形成されていると、ゲート電極２０７とエミッタ領域２０８との短絡を防止することができ、また、ゲート絶縁膜２０３がリサーフ領域２０２上まで形成されていると、電界緩和効果を得ることができる。
【０１０７】
一方、リサーフ領域２０２の表面部には、例えばＰ型の頂上半導体層２０５（例えば不純物濃度１×１０16／ｃｍ3 、深さ１μｍ）が形成されている。この頂上半導体層２０５は、図示は省略しているが、リサーフ領域２０２の所定部分又は上層配線等を経由してベース領域２０６と電気的に接続されている。
【０１０８】
また、リサーフ領域２０２の表面部には頂上半導体層２０５と離隔して例えばＰ型のコレクタ領域２１５（例えば不純物濃度１×１０16／ｃｍ3 、深さ１μｍ）が形成されている。ここで、コレクタ領域２１５は、頂上半導体層２０５と実質的に同じ濃度を有すると共に頂上半導体層２０５と実質的に同じ深さに位置する。
【０１０９】
コレクタ領域２１５の表面部には例えばＰ+ 型のコレクタコンタクト領域２０９（例えば不純物濃度１×１０19／ｃｍ3 、深さ０．５μｍ）が形成されている。尚、コレクタコンタクト領域２０９は形成しなくてもよい。
【０１１０】
さらに、リサーフ領域２０２の表面部には、例えばＮ+ 型のドレイン領域２１６（例えば不純物濃度１×１０20／ｃｍ3 、深さ０．５μｍ）が頂上半導体層２０５と離隔するように形成されている。
【０１１１】
ここで、図８（ｂ）に示すように、コレクタ領域２１５及びドレイン領域２１６はそれぞれ分離した複数の部分から構成されている。また、コレクタ領域２１５からエミッタ／ソース領域２０８へ向かう方向に対して垂直な方向（以下、単に垂直方向と称することもある）において、コレクタ領域２１５の各部分とドレイン領域２１６の各部分とが交互に配置されている。当該垂直方向におけるコレクタ領域２１５の各部分の長さ（図８（ｂ）に示す長さＸ）は例えば６０μｍ程度であり、当該垂直方向におけるドレイン領域２１６の各部分の長さ（図８（ｂ）に示す長さＹ）は例えば３０μｍ程度である。
【０１１２】
前述の各不純物領域等が形成された半導体基板２０１上には、リサーフ領域２０２の表面に形成されたフィールド絶縁膜２０４を介して、層間膜２１１が形成されている。
【０１１３】
半導体基板２０１上には、層間膜２１１を貫通してコレクタコンタクト領域２０９（つまりコレクタ領域２１５）及びドレイン領域２１６の双方と電気的に接続するコレクタ／ドレイン電極２１２が形成されていると共に層間膜２１１を貫通してコンタクト領域２１０（つまりベース領域２０６）及びエミッタ／ソース領域２０８の双方と電気的に接続するエミッタ／ソース電極２１３が形成されている。
【０１１４】
コレクタ／ドレイン電極２１２及びエミッタ／ソース電極２１３が形成された層間膜２１１上には保護膜２１４が形成されている。
【０１１５】
本実施形態に係る半導体装置においては、コレクタ／ドレイン電極２１２とエミッタ／ソース電極２１３との間に正バイアス（以下、コレクタ電圧と称することもある）を印加し、ゲート電極２０７に正の電圧を印加すると、ドレイン領域２１６からエミッタ／ソース電極２１３に向けて電子電流（以下、コレクタ電流と称することもある）が流れ、これによりＭＯＳＦＥＴ動作を行う。さらに、エミッタ／ソース電極２１３に向けて流れる電子電流つまりコレクタ電流がある程度大きくなり、コレクタ領域２１５の電位とリサーフ領域２０２におけるコレクタ領域２１５を囲む部分の電位との間に生じる電位差が約０．６Ｖに達すると、コレクタ領域２１５からリサーフ領域２０２に正孔が注入され、これによりＭＯＳＦＥＴ動作からＩＧＢＴ動作へと移行する。
【０１１６】
このように、本実施形態に係る半導体装置においては、素子に流れるコレクタ電流が比較的小さいときにはＭＯＳＦＥＴ動作をさせることができる一方、素子に流れるコレクタ電流がある程度大きくなるとＩＧＢＴ動作をさせることができる。すなわち、素子に流れるコレクタ電流量に応じて、ＭＯＳＦＥＴ動作又はＩＧＢＴ動作を行う半導体装置を実現することができる。また、このような本実施形態に係る半導体装置において、コレクタ領域２１５の濃度を頂上半導体層２０５の濃度と同程度の低濃度に設定しているので、コレクタ領域を高濃度層（Ｐ+ 層）を用いて形成している場合（比較例）と比較して、ＩＧＢＴ動作時に、リサーフ領域２０２を含む半導体基板２０１に注入される過剰キャリアの量を抑制することができる。その結果、ターンオフ時に半導体基板２０１に残留している過剰キャリアの量を低減することができるため、キャリアの引き抜きに要する時間を短くできるので、スイッチング速度を改善でき、それによってスイッチング損失の低減を図ることができる。すなわち、軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体装置を実現することができる。
【０１１７】
図１０は、図８（ａ）、（ｂ）及び図９に示した本実施形態の半導体装置（Ｐ型半導体層（不純物濃度１×１０16／ｃｍ3 、深さ１μｍ）を用いてコレクタ領域２１５を形成した素子）と、図３３（ａ）、（ｂ）及び図３４に示した比較例に係る半導体装置（Ｐ+ 型半導体層（不純物濃度１×１０19／ｃｍ3 、深さ１μｍ）を用いてコレクタ領域１０９を形成した素子）とについて、フォールタイムｔｆ（ゲートターンオフ後にコレクタ電流がターンオフ直前の値の９０％から１０％まで小さくなるのに要する時間）の温度（Ｋ）依存性を測定した結果をプロットしたものである。尚、図１０において、横軸に温度（Ｋ）を、縦軸にフォールタイムｔｆを示している。また、フォールタイムｔｆについては、比較例に係る半導体装置における温度３９８Ｋでのｔｆ（ｎｓｅｃ）を１００％として各フォールタイム値がその何％になるかによって表している。
【０１１８】
図１０に示すように、コレクタ領域２１５の不純物濃度をＰ型の頂上半導体層２０５の不純物濃度とほぼ同じ低濃度で形成した本実施形態の半導体装置において、Ｐ+ 型半導体層を用いてコレクタ領域を形成した比較例と比べて、フォールタイムｔｆが各温度において著しく改善されていることがわかる。
【０１１９】
図１１は、図８（ａ）、（ｂ）及び図９に示した本実施形態の半導体装置（Ｐ型半導体層（不純物濃度１×１０16／ｃｍ3 、深さ１μｍ）を用いてコレクタ領域２１５を形成した素子）と、図３３（ａ）、（ｂ）及び図３４に示した比較例に係る半導体装置（Ｐ+ 型半導体層（不純物濃度１×１０19／ｃｍ3 、深さ１μｍ）を用いてコレクタ領域１０９を形成した素子）とについて、オン抵抗Ｒｏｎの温度（Ｋ）依存性を測定した結果をプロットしたものである。尚、図１１において、横軸に温度（Ｋ）を、縦軸にオン抵抗Ｒｏｎを示している。また、オン抵抗Ｒｏｎについては、本実施形態の半導体装置における温度２２３ＫでのＲｏｎ（Ω）を１００％として各オン抵抗値がその何％になるかによって表している。
【０１２０】
図１１に示すように、コレクタ領域２１５の不純物濃度をＰ型の頂上半導体層２０５の不純物濃度とほぼ同じ低濃度で形成した本実施形態の半導体装置においても、Ｐ+ 型半導体層を用いてコレクタ領域を形成した比較例と同程度のオン抵抗値が得られている。但し、温度２５０Ｋ未満で本実施形態の半導体装置のオン抵抗値が若干高くなっているが、実使用範囲が２５０Ｋ〜４００Ｋ程度（−２０℃〜１４０℃程度）であるので、問題はない。
【０１２１】
以上に説明した図１０及び図１１の測定結果より、コレクタ領域２１５の不純物濃度をＰ型の頂上半導体層２０５の不純物濃度とほぼ同じ低濃度で形成した本実施形態の半導体装置において、オン抵抗Ｒｏｎに起因する損失をほとんど増加させることなく、スイッチング損失を大きく低減できるという効果が得られていることがわかる。
【０１２２】
また、コレクタ領域を高濃度層（Ｐ+ 型半導体層）を用いて形成している比較例においてはコレクタ領域からリサーフ領域へのホールの注入効率を低減するためにコレクタ領域とリサーフ領域との間にリサーフ領域よりも不純物濃度が高いＮ型のバッファ層を設ける必要があるのに対して、本実施形態の半導体装置においてはコレクタ領域２１５を低濃度で形成しているため、Ｎ型のバッファ層を設ける必要はなく、工程を簡単化できる。さらに、比較例のようにＮ型のバッファ層を設けたことに起因してＭＯＳＦＥＴ動作からＩＧＢＴ動作への切り換えが困難になるという事態を回避することができる。
【０１２３】
尚、図８（ａ）、（ｂ）及び図９に示した本実施形態の半導体装置（スイッチング素子）の製造方法のうち、図８（ｂ）のＣ−Ｃ’線の断面図（つまり図８（ａ））の構造を作製する各工程については、第１の実施形態における図２〜図７に示した各工程と同様に実施可能であるので、説明を省略する。また、図８（ｂ）のＤ−Ｄ’線の断面図（つまり図９）の構造を作製する工程については、第１の実施形態における図５に示した工程においてＮ+ 型のエミッタ領域２０８を形成する際にＮ+ 型のドレイン領域２１６も同時に形成されるようにマスクレイアウトを変更すればよい。尚、ドレイン領域２１６の不純物濃度は例えば１×１０20／ｃｍ3 程度であり、ドレイン領域２１６の形成深さは例えば０．５μｍ程度である。
【０１２４】
（第３の実施形態）
以下、本発明の第３実施形態に係る半導体装置、具体的には高耐圧半導体スイッチング素子について、図面を参照しながら説明する。
【０１２５】
図１２（ａ）は第３実施形態に係る半導体装置の断面図であり、図１２（ｂ）は第３実施形態に係る半導体装置の平面図である。尚、図１２（ａ）は図１２（ｂ）のＥ−Ｅ’線の断面図でる。また、図１２（ｂ）のＦ−Ｆ’線の断面図は、図８（ａ）、（ｂ）及び図９に示した第２実施形態に係る半導体装置における図９に相当する断面図において頂上半導体層２０５に代えて後述する埋め込み半導体層２１７を形成したものに等しい。また、図１２（ｂ）において、一部の構成要素の図示を省略している。
【０１２６】
図１２（ａ）、（ｂ）及び図９に示すように、例えばＰ- 型の半導体基板２０１（例えば不純物濃度１×１０14／ｃｍ3 ）の表面部に例えばＮ型のリサーフ領域２０２（例えば不純物濃度２×１０16／ｃｍ3 、深さ７μｍ）が形成されている。さらに、半導体基板２０１の表面部にリサーフ領域２０２と隣り合うようにＰ型のベース領域２０６（例えば不純物濃度１×１０16／ｃｍ3 、深さ４μｍ）が形成されている。
【０１２７】
ベース領域２０６内には、リサーフ領域２０２とは離隔して例えばＰ+ 型のコンタクト領域２１０（例えば不純物濃度１×１０19／ｃｍ3 、深さ２μｍ）及び例えばＮ+ 型のエミッタ／ソース領域２０８（例えば不純物濃度１×１０20／ｃｍ3 、深さ０．５μｍ）が形成されている。また、エミッタ／ソース領域２０８とリサーフ領域２０２との間の部分のベース領域２０６を覆うようにゲート絶縁膜２０３が形成されており、ゲート絶縁膜２０３上にはゲート電極２０７が形成されている。
【０１２８】
尚、ゲート絶縁膜２０３がエミッタ領域２０８上まで形成されていると、ゲート電極２０７とエミッタ領域２０８との短絡を防止することができ、また、ゲート絶縁膜２０３がリサーフ領域２０２上まで形成されていると、電界緩和効果を得ることができる。
【０１２９】
一方、リサーフ領域２０２内には、例えばＰ型の埋め込み半導体層２１７（例えば不純物濃度２×１０16／ｃｍ3 ）が形成されている。埋め込み半導体層２１７は、基板２０１表面を基準として例えば１μｍ程度の深さ（図１２（ａ）のＺ）から、深さ方向に例えば１μｍ程度の幅（図１２（ａ）のＷ）に亘って形成されている。この埋め込み半導体層２１７は、図示は省略しているが、リサーフ領域２０２の所定部分又は上層配線等を経由してベース領域２０６と電気的に接続されている。
【０１３０】
また、リサーフ領域２０２内には埋め込み半導体層２１７と離隔して例えばＰ型のコレクタ領域２１８（例えば不純物濃度２×１０16／ｃｍ3 ）が形成されている。ここで、コレクタ領域２１８は、埋め込み半導体層２１７と実質的に同じ濃度を有すると共に埋め込み半導体層２１７と実質的に同じ深さに位置する。さらに、リサーフ領域２０２の表面部にはコレクタ領域２１８と接するように例えばＰ+ 型のコレクタコンタクト領域２１９（例えば不純物濃度１×１０19／ｃｍ3 、深さ１μｍ）が形成されている。
【０１３１】
さらに、リサーフ領域２０２の表面部には、例えばＮ+ 型のドレイン領域２１６（例えば不純物濃度１×１０20／ｃｍ3 、深さ０．５μｍ）が埋め込み半導体層２１７と離隔するように形成されている。
【０１３２】
ここで、図１２（ｂ）に示すように、コレクタ領域２１８及びドレイン領域２１６はそれぞれ分離した複数の部分から構成されている。また、コレクタ領域２１８からエミッタ／ソース領域２０８へ向かう方向に対して垂直な方向（以下、単に垂直方向と称することもある）において、コレクタ領域２１８の各部分とドレイン領域２１６の各部分とが交互に配置されている。当該垂直方向におけるコレクタ領域２１８の各部分の長さ（図１２（ｂ）に示す長さＸ）は例えば６０μｍ程度であり、当該垂直方向におけるドレイン領域２１６の各部分の長さ（図１２（ｂ）に示す長さＹ）は例えば３０μｍ程度である。
【０１３３】
前述の各不純物領域等が形成された半導体基板２０１上には、リサーフ領域２０２の表面に形成されたフィールド絶縁膜２０４を介して、層間膜２１１が形成されている。
【０１３４】
半導体基板２０１上には、層間膜２１１を貫通してコレクタコンタクト領域２１９（つまりコレクタ領域２１８）及びドレイン領域２１６の双方と電気的に接続するコレクタ／ドレイン電極２１２が形成されていると共に層間膜２１１を貫通してコンタクト領域２１０（つまりベース領域２０６）及びエミッタ／ソース領域２０８の双方と電気的に接続するエミッタ／ソース電極２１３が形成されている。
【０１３５】
コレクタ／ドレイン電極２１２及びエミッタ／ソース電極２１３が形成された層間膜２１１上には保護膜２１４が形成されている。
【０１３６】
本実施形態に係る半導体装置においては、コレクタ／ドレイン電極２１２とエミッタ／ソース電極２１３との間に正バイアス（以下、コレクタ電圧と称することもある）を印加し、ゲート電極２０７に正の電圧を印加すると、ドレイン領域２１６からエミッタ／ソース電極２１３に向けて電子電流（以下、コレクタ電流と称することもある）が流れ、これによりＭＯＳＦＥＴ動作を行う。さらに、エミッタ／ソース電極２１３に向けて流れる電子電流つまりコレクタ電流がある程度大きくなり、コレクタ領域２１８の電位とリサーフ領域２０２におけるコレクタ領域２１８を囲む部分の電位との間に生じる電位差が約０．６Ｖに達すると、コレクタ領域２１８からリサーフ領域２０２に正孔が注入され、これによりＭＯＳＦＥＴ動作からＩＧＢＴ動作へと移行する。
【０１３７】
このように、本実施形態に係る半導体装置においては、素子に流れるコレクタ電流が比較的小さいときにはＭＯＳＦＥＴ動作をさせることができる一方、素子に流れるコレクタ電流がある程度大きくなるとＩＧＢＴ動作をさせることができる。すなわち、素子に流れるコレクタ電流量に応じて、ＭＯＳＦＥＴ動作又はＩＧＢＴ動作を行う半導体装置を実現することができる。また、このような本実施形態に係る半導体装置において、コレクタ領域２１８の濃度を埋め込み半導体層２１７の濃度と同程度の低濃度に設定しているので、コレクタ領域を高濃度層（Ｐ+ 層）を用いて形成している場合（比較例）と比較して、ＩＧＢＴ動作時に、リサーフ領域２０２を含む半導体基板２０１に注入される過剰キャリアの量を抑制することができる。その結果、ターンオフ時に半導体基板２０１に残留している過剰キャリアの量を低減することができるため、キャリアの引き抜きに要する時間を短くできるので、スイッチング速度を改善でき、それによってスイッチング損失の低減を図ることができる。すなわち、軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体装置を実現することができる。
【０１３８】
また、特に、本実施形態の半導体装置（スイッチング素子）においては、リサーフ領域２０２内に埋め込み半導体層２１７が形成されているため、埋め込み半導体層から上下両方向に空乏層を形成することが可能となるので、頂上半導体層２０５を形成した場合（第２の実施形態）と比べてリサーフ領域２０２の不純物濃度をより高くすることができ、それによってスイッチング速度の改善とオン抵抗の低減とを図ることができる。
【０１３９】
また、コレクタ領域を高濃度層（Ｐ+ 型半導体層）を用いて形成している比較例においてはコレクタ領域からリサーフ領域へのホールの注入効率を低減するためにコレクタ領域とリサーフ領域との間にリサーフ領域よりも不純物濃度が高いＮ型のバッファ層を設ける必要があるのに対して、本実施形態の半導体装置においてはコレクタ領域２１８を低濃度で形成しているため、Ｎ型のバッファ層を設ける必要はなく、工程を簡単化できる。さらに、比較例のようにＮ型のバッファ層を設けたことに起因してＭＯＳＦＥＴ動作からＩＧＢＴ動作への切り換えが困難になるという事態を回避することができる。
【０１４０】
尚、本実施形態においては、ドレイン領域２１６を形成した構造、つまりＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り替わる構造について説明したが、第１の実施形態で説明したように、ドレイン領域２１６を設けない構造、つまり横型ＩＧＢＴを構成した場合においても、本実施形態と同様の効果、具体的には軽負荷から重負荷までの全域にわたって損失を低減できるという効果を得ることができる。
【０１４１】
以下、図１２（ａ）、（ｂ）及び図９に示した本実施形態のスイッチング素子の製造方法の一例を図１３〜図１８の断面図を参照しながら説明する。
【０１４２】
まず、図１３に示す工程において、例えば不純物濃度が１×１０14／ｃｍ3 程度のＰ- 型の半導体基板２０１を用意する。
【０１４３】
次に、図１４に示す工程において、半導体基板２０１の表面部に、例えば燐イオン注入により例えばＮ型のリサーフ領域２０２を選択的に形成する。リサーフ領域２０２の不純物濃度は例えば２×１０16／ｃｍ3 程度であり、リサーフ領域２０２の形成深さは例えば７μｍ程度である。その後、半導体基板２０１の表面部に、例えばほう素イオン注入により例えばＰ型のベース領域２０６を形成する。ベース領域２０６はリサーフ領域２０２と隣り合うように形成される。ベース領域２０６の不純物濃度は例えば１×１０16／ｃｍ3 程度であり、ベース領域２０６の形成深さは例えば４μｍである。さらに、例えばウェット酸化等により、リサーフ領域２０２の表面に例えば厚さ５００ｎｍのフィールド絶縁膜２０４を選択的に形成する。
【０１４４】
次に、図１５に示す工程において、リサーフ領域２０２内に、例えばほう素の高エネルギーイオン注入により例えばＰ型の埋め込み半導体層２１７及び例えばＰ型のコレクタ領域２１８を同時に且つ選択的に形成する。ここで、埋め込み半導体層２１７とコレクタ領域２１８とは互いに離隔するように形成される。また、埋め込み半導体層２１７及びコレクタ領域２１８のそれぞれの不純物濃度は例えば２×１０16／ｃｍ3 程度である。また、埋め込み半導体層２１７及びコレクタ領域２１８はそれぞれ、基板２０１表面を基準として例えば１μｍ程度の深さ（図１２（ａ）のＺ）から、深さ方向に例えば１μｍ程度の幅（図１２（ａ）のＷ）に亘って形成される。このとき、埋め込み半導体層２１７については、フィールド絶縁膜２０４を通してイオン注入を行うことにより形成されるので、埋め込み半導体層２１７と比べてコレクタ領域２１８の形成深さは若干深くなる。
【０１４５】
尚、埋め込み半導体層２１７は、図示は省略しているが、後述するベース領域２０６と電気的に接続するように形成される。
【０１４６】
また、本実施形態において、各不純物領域を形成するためのイオン注入の実施順は、特に限定されるものではない。
【０１４７】
次に、図１６に示す工程において、後述するエミッタ領域／ソース領域２０８とリサーフ領域２０２との間の部分のベース領域２０６を覆うようにゲート絶縁膜２０３を例えば熱酸化により形成する。その後、ゲート絶縁膜２０３上に例えば多結晶シリコンからなるゲート電極２０７を選択的に形成する。さらに、ゲート電極２０７及び図示しないレジストパターンをマスクとして例えば砒素イオン注入等を行うことにより、ベース領域２０６内に例えばＮ+ 型のエミッタ領域２０８／ソース領域をセルフアラインで選択的に形成すると同時に、リサーフ領域２０２内に例えばＮ+ 型のドレイン領域２１６をセルフアラインで選択的に形成する（ドレイン領域２１６については図１２（ｂ）及び図９参照）。エミッタ／ソース領域２０８はリサーフ領域２０２とは離隔して形成され、ドレイン領域２１６は埋め込み半導体層２１７と離隔して形成される。エミッタ／ソース領域２０８及びドレイン領域２１６のそれぞれの不純物濃度は例えば１×１０20／ｃｍ3 程度であり、エミッタ／ソース領域２０８及びドレイン領域２１６のそれぞれのの形成深さは例えば０．５μｍ程度である。
【０１４８】
次に、図１７に示す工程において、ベース領域２０６内に、例えばほう素イオン注入により例えばＰ+ 型のコンタクト領域２１０を形成する。コンタクト領域２１０はリサーフ領域２０２とは離隔して形成される。コンタクト領域２１０の不純物濃度は例えば１×１０19／ｃｍ3 程度であり、コンタクト領域２１０の形成深さは例えば２μｍである。その後、リサーフ領域２０２の表面部に、例えばほう素イオン注入により例えばＰ+ 型のコレクタコンタクト領域２１９をコレクタ領域２１８と接するように形成する。コレクタコンタクト領域２１９の不純物濃度は例えば１×１０19／ｃｍ3 程度であり、コレクタコンタクト領域２１９の形成深さは例えば１μｍである。
【０１４９】
次に、図１８に示す工程において、フィールド絶縁膜２０４の上及びゲート電極２０７の上を含む半導体基板２０１の上に、例えば常圧ＣＶＤ法により層間膜２１１を形成した後、層間膜２１１の所定部分を開口して、半導体基板２０１上に、コレクタコンタクト領域２１９（つまりコレクタ領域２１８）及びドレイン領域２１６の双方と電気的に接続するコレクタ／ドレイン電極２１２と、コンタクト領域２１０（つまりベース領域２０６）及びエミッタ／ソース領域２０８の双方と電気的に接続するエミッタ／ソース電極２１３とをそれぞれ形成する。最後に、層間膜２１１上に例えばプラズマＳｉＮ膜からなる保護膜２１４を形成した後、保護膜２１４のうちパッド形成領域を開口する。これにより、図１２（ａ）、（ｂ）及び図９に示す本実施形態のスイッチング素子が完成する。
【０１５０】
以上に説明した本実施形態の製造方法によると、埋め込み半導体層２１７及びコレクタ領域２１８を同一の不純物注入プロセスによって形成するため、これらを別々に形成する場合と比べて工程を削減でき、コスト低減が可能となる。
【０１５１】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置、具体的には高耐圧半導体スイッチング素子について、図面を参照しながら説明する。
【０１５２】
図１９は第４の実施形態に係る半導体装置の断面構成を示している。図１９に示すように、例えばＰ- 型の半導体基板２０１（例えば不純物濃度１×１０14／ｃｍ3 ）の表面部に例えばＮ型のリサーフ領域２０２（例えば不純物濃度１×１０16／ｃｍ3 、深さ７μｍ）が形成されている。さらに、半導体基板２０１の表面部にリサーフ領域２０２と隣り合うように例えばＰ型のベース領域２０６（例えば不純物濃度１×１０16／ｃｍ3 、深さ４μｍ）が形成されている。
【０１５３】
ベース領域２０６内には、リサーフ領域２０２とは離隔して例えばＰ+ 型のコンタクト領域２１０（例えば不純物濃度１×１０19／ｃｍ3 、深さ２μｍ）及び例えばＮ+ 型のエミッタ領域２０８（例えば不純物濃度１×１０20／ｃｍ3 、深さ０．５μｍ）が形成されている。また、エミッタ領域２０８とリサーフ領域２０２との間の部分のベース領域２０６を覆うように第１のゲート絶縁膜２０３が形成されており、第１のゲート絶縁膜２０３上には第１のゲート電極２０７が形成されている。
【０１５４】
尚、第１のゲート絶縁膜２０３がエミッタ領域２０８上まで形成されていると、第１のゲート電極２０７とエミッタ領域２０８との短絡を防止することができ、また、第１のゲート絶縁膜２０３がリサーフ領域２０２上まで形成されていると、電界緩和効果を得ることができる。
【０１５５】
一方、リサーフ領域２０２の表面部には、例えばＰ型の頂上半導体層２０５（例えば不純物濃度１×１０16／ｃｍ3 、深さ１μｍ）が形成されている。この頂上半導体層２０５は、図示は省略しているが、リサーフ領域２０２の所定部分又は上層配線等を経由してベース領域２０６と電気的に接続されている。
【０１５６】
また、リサーフ領域２０２の表面部には頂上半導体層２０５と離隔して例えばＰ型のコレクタ領域２１５（例えば不純物濃度１×１０16／ｃｍ3 、深さ１μｍ）が形成されている。ここで、コレクタ領域２１５は、頂上半導体層２０５と実質的に同じ濃度を有すると共に頂上半導体層２０５と実質的に同じ深さに位置する。
【０１５７】
コレクタ領域２１５の表面部には例えばＰ+ 型のコレクタコンタクト領域２０９（例えば不純物濃度１×１０19／ｃｍ3 、深さ０．５μｍ）が形成されている。尚、コレクタコンタクト領域２０９は形成しなくてもよい。
【０１５８】
リサーフ領域２０２上には、コレクタ領域２１５上から頂上半導体層２０５上まで延びるように第２のゲート絶縁膜２２０が形成されている。また、コレクタ領域２１５と頂上半導体層２０５との間の部分の第２のゲート絶縁膜２２０上に第２のゲート電極２２１が形成されている。第２のゲート電極２２１は、図示は省略しているが、ゲート電極配線又は上層配線等を経由して第１のゲート電極２０７と電気的に接続されている。
【０１５９】
前述の各不純物領域及びゲート電極等が形成された半導体基板２０１上には層間膜２１１が形成されている。
【０１６０】
半導体基板２０１上には、層間膜２１１を貫通してコレクタコンタクト領域２０９（つまりコレクタ領域２１５）と電気的に接続するコレクタ電極２１２が形成されていると共に層間膜２１１を貫通してコンタクト領域２１０（つまりベース領域２０６）及びエミッタ領域２０８の双方と電気的に接続するエミッタ電極２１３が形成されている。
【０１６１】
コレクタ電極２１２及びエミッタ電極２１３が形成された層間膜２１１上には保護膜２１４が形成されている。
【０１６２】
本実施形態の半導体装置においては、コレクタ電極２１２とエミッタ電極２１３との間を正バイアスし（コレクタ電極２１２側を高電位にし）、第１のゲート電極２０７に正の電圧を印加すると、コレクタ領域２１５の電位とリサーフ領域２０２におけるコレクタ領域２１５を囲む部分の電位との間に生じる電位差が約０．６Ｖに達したときに、コレクタ領域２１５からリサーフ領域２０２に正孔が注入されてＩＧＢＴ動作を開始する。すなわち、本実施形態の半導体装置（スイッチング素子）は、横型ＩＧＢＴである。
【０１６３】
本実施形態の半導体装置（スイッチング素子）によると、スイッチング素子のターンオフ時（エミッタ電極２１３の電圧が０Ｖであれば、第１のゲート電極２０７及び第２のゲート電極２２１の電圧が共に例えば６Ｖから０Ｖまで下がったとき）に、コレクタ領域２１５と頂上半導体層２０５との間の部分のリサーフ領域２０２の電位（以下、コレクタ電位と称することもある）が上がるので、コレクタ領域２１５の一部を利用して形成されたＰチャンネルＭＯＳＦＥＴが導通する。これにより、コレクタ領域２１５から、前記ＰチャンネルＭＯＳＦＥＴと頂上半導体層２０５とベース領域２０６とコンタクト領域２１０とを通る経路を用いて、リサーフ領域２０２に残留している過剰キャリアを引き抜くことができる。加えて、頂上半導体層２０５からもリサーフ領域２０２に残留している過剰キャリアを引き抜くことができる。このため、フォールタイム（ｔｆ）の短縮化を図ることができるので、言い換えると、キャリアの引き抜きに要する時間をより短くしてスイッチング速度を改善できるので、スイッチング損失の低減を図ることができる。
【０１６４】
尚、本実施形態においては、ターンオフ時にコレクタ電位を上昇させることによって、リサーフ領域２０２に残留している過剰キャリア（正孔）を引き抜いた後、頂上半導体層２０５からリサーフ領域２０２内に空乏層が拡がることにより、コレクタ電極２１２から、前記ＰチャンネルＭＯＳＦＥＴを含む前記経路を流れる正孔電流をせき止めることができるので、素子の耐圧特性が悪化することはない。
【０１６５】
また、本実施形態の半導体装置によると、コレクタ領域２１５の濃度を頂上半導体層２０５の濃度と同程度の低濃度に設定しているので、コレクタ領域を高濃度層（Ｐ+ 層）を用いて形成している場合と比較して、ＩＧＢＴ動作時に、リサーフ領域２０２を含む半導体基板２０１に注入される過剰キャリアの量を抑制することができる。その結果、ターンオフ時に半導体基板２０１に残留している過剰キャリアの量を低減することができるため、キャリアの引き抜きに要する時間を短くできるので、スイッチング速度を改善でき、それによってスイッチング損失の低減を図ることができる。すなわち、軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体装置を実現することができる。
【０１６６】
また、コレクタ領域を高濃度層を用いて形成している場合においてはコレクタ領域からリサーフ領域へのホールの注入効率を低減するためにコレクタ領域とリサーフ領域との間にリサーフ領域よりも不純物濃度が高い例えばＮ型のバッファ層を設ける必要があるのに対して、本実施形態の半導体装置においてはコレクタ領域２１５を低濃度で形成しているため、Ｎ型バッファ層を設ける必要はなく、工程を簡単化できる。
【０１６７】
尚、本実施形態においては、ドレイン領域を形成しない構造、つまりＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り替わらない構造について説明したが、第２の実施形態や第３の実施形態で説明したように、ドレイン領域を設けた場合にも、本実施形態と同様の効果、具体的には軽負荷から重負荷までの全域にわたって損失を低減できるという効果を得ることができる。また、この場合、コレクタ領域２１５及び前記ドレイン領域をそれぞれ分離した複数の部分から構成し、コレクタ領域２１５からエミッタ領域２０８（この場合にはエミッタ／ソース領域となる）へ向かう方向に対して垂直な方向において、コレクタ領域２１５の各部分と前記ドレイン領域の各部分とを交互に配置してもよい。
【０１６８】
以下、図１９に示した本実施形態のスイッチング素子の製造方法の一例を図２０〜図２５の断面図を参照しながら説明する。
【０１６９】
まず、図２０に示す工程において、例えば不純物濃度が１×１０14／ｃｍ3 程度のＰ- 型の半導体基板２０１の表面部に、例えば燐イオン注入により例えばＮ型のリサーフ領域２０２を選択的に形成する。リサーフ領域２０２の不純物濃度は例えば１×１０16／ｃｍ3 程度であり、リサーフ領域２０２の形成深さは例えば７μｍ程度である。
【０１７０】
次に、図２１に示す工程において、リサーフ領域２０２の表面部に、例えばほう素イオン注入により例えばＰ型の頂上半導体層２０５及び例えばＰ型のコレクタ領域２１５を同時に且つ選択的に形成する。ここで、頂上半導体層２０５とコレクタ領域２１５とは互いに離隔するように形成される。また、頂上半導体層２０５及びコレクタ領域２１５のそれぞれの不純物濃度は例えば１×１０16／ｃｍ3 程度であり、頂上半導体層２０５及びコレクタ領域２１５のそれぞれの形成深さは例えば１μｍ程度である。
【０１７１】
尚、頂上半導体層２０５は、図示は省略しているが、後述するベース領域２０６と電気的に接続するように形成される。
【０１７２】
次に、図２２に示す工程において、半導体基板２０１の表面部に、例えばほう素イオン注入により例えばＰ型のベース領域２０６を形成する。ベース領域２０６はリサーフ領域２０２と隣り合うように形成される。ベース領域２０６の不純物濃度は例えば１×１０16／ｃｍ3 程度であり、ベース領域２０６の形成深さは例えば４μｍである。さらに、例えばウェット酸化等により、リサーフ領域２０２の表面に、コレクタ領域２１５から頂上半導体層２０５上まで延びるように、例えば厚さ５００ｎｍの第２のゲート絶縁膜２２０を選択的に形成する。このとき、頂上半導体層２０５の不純物が拡散して頂上半導体層２０５の不純物濃度が若干低下する。
【０１７３】
尚、本実施形態において、各不純物領域を形成するためのイオン注入の実施順は、特に限定されるものではない。
【０１７４】
次に、図２３に示す工程において、後述するエミッタ領域２０８とリサーフ領域２０２との間の部分のベース領域２０６を覆うように第１のゲート絶縁膜２０３を例えば熱酸化により形成する。その後、第１のゲート絶縁膜２０３上に例えば多結晶シリコンからなる第１のゲート電極２０７を選択的に形成する。このとき、同時に、コレクタ領域２１５と頂上半導体層２０５との間の部分の第２のゲート絶縁膜２２０上に例えば多結晶シリコンからなる第２のゲート電極２２１を選択的に形成する。さらに、ベース領域２０６内に、第１のゲート電極２０７をマスクとして例えば砒素イオン注入等により例えばＮ+ 型のエミッタ領域２０８をセルフアラインで選択的に形成する。エミッタ領域２０８はリサーフ領域２０２とは離隔して形成される。エミッタ領域２０８の不純物濃度は例えば１×１０20／ｃｍ3 程度であり、エミッタ領域２０８の形成深さは例えば０．５μｍ程度である。
【０１７５】
次に、図２４に示す工程において、ベース領域２０６内に、例えばほう素イオン注入により例えばＰ+ 型のコンタクト領域２１０を形成する。コンタクト領域２１０はリサーフ領域２０２とは離隔して形成される。コンタクト領域２１０の不純物濃度は例えば１×１０19／ｃｍ3 程度であり、コンタクト領域２１０の形成深さは例えば２μｍである。その後、コレクタ領域２１５の表面部に、例えばほう素イオン注入により例えばＰ+ 型のコレクタコンタクト領域２０９を形成する。コレクタコンタクト領域２０９の不純物濃度は例えば１×１０19／ｃｍ3 程度であり、コレクタコンタクト領域２０９の形成深さは例えば０．５μｍである。尚、コレクタコンタクト領域２０９の形成は省略してもよい。
【０１７６】
次に、図２５に示す工程において、前述の各不純物領域及びゲート電極等が形成された半導体基板２０１の上に、例えば常圧ＣＶＤ法により層間膜２１１を形成した後、層間膜２１１の所定部分を開口して、半導体基板２０１上に、コレクタコンタクト領域２０９（つまりコレクタ領域２１５）と電気的に接続するコレクタ電極２１２と、コンタクト領域２１０（つまりベース領域２０６）及びエミッタ領域２０８の双方と電気的に接続するエミッタ電極２１３とをそれぞれ形成する。最後に、層間膜２１１上に例えばプラズマＳｉＮ膜からなる保護膜２１４を形成した後、保護膜２１４のうちパッド形成領域を開口する。これにより、図１９に示す本実施形態のスイッチング素子が完成する。
【０１７７】
以上に説明した本実施形態の製造方法によると、頂上半導体層２０５及びコレクタ領域２１５を同一の不純物注入プロセスによって形成するため、これらを別々に形成する場合と比べて工程を削減でき、コスト低減が可能となる。
【０１７８】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置、具体的には高耐圧半導体スイッチング素子について、図面を参照しながら説明する。
【０１７９】
図２６は第５の実施形態に係る半導体装置の断面構成を示している。図２６に示すように、例えばＰ- 型の半導体基板２０１（例えば不純物濃度１×１０14／ｃｍ3 ）の表面部に例えばＮ型のリサーフ領域２０２（例えば不純物濃度２×１０16／ｃｍ3 、深さ７μｍ）が形成されている。さらに、半導体基板２０１の表面部にリサーフ領域２０２と隣り合うように例えばＰ型のベース領域２０６（例えば不純物濃度１×１０16／ｃｍ3 、深さ４μｍ）が形成されている。
【０１８０】
ベース領域２０６内には、リサーフ領域２０２とは離隔して例えばＰ+ 型のコンタクト領域２１０（例えば不純物濃度１×１０19／ｃｍ3 、深さ２μｍ）及び例えばＮ+ 型のエミッタ領域２０８（例えば不純物濃度１×１０20／ｃｍ3 、深さ０．５μｍ）が形成されている。また、エミッタ領域２０８とリサーフ領域２０２との間の部分のベース領域２０６を覆うように第１のゲート絶縁膜２０３が形成されており、第１のゲート絶縁膜２０３上には第１のゲート電極２０７が形成されている。
【０１８１】
尚、第１のゲート絶縁膜２０３がエミッタ領域２０８上まで形成されていると、第１のゲート電極２０７とエミッタ領域２０８との短絡を防止することができ、また、第１のゲート絶縁膜２０３がリサーフ領域２０２上まで形成されていると、電界緩和効果を得ることができる。
【０１８２】
一方、リサーフ領域２０２の表面部には、例えばＰ型の頂上半導体層２２２（例えば不純物濃度１×１０16／ｃｍ3 、深さ１μｍ）が形成されている。
【０１８３】
また、リサーフ領域２０２内における頂上半導体層２２２の下側には、頂上半導体層２２２と接するように例えばＰ型の埋め込み半導体層２１７（例えば不純物濃度２×１０16／ｃｍ3 ）が形成されている。埋め込み半導体層２１７は、基板２０１表面を基準として例えば１μｍ程度の深さから、深さ方向に例えば１μｍ程度の幅に亘って形成されている。この埋め込み半導体層２１７は、図示は省略しているが、リサーフ領域２０２の所定部分又は上層配線等を経由してベース領域２０６と電気的に接続されている。すなわち、頂上半導体層２２２とベース領域２０６とは、埋め込み半導体層２１７を経由して電気的に接続されている。
【０１８４】
また、リサーフ領域２０２の表面部には頂上半導体層２２２と離隔して例えばＰ型のコレクタ領域２１５（例えば不純物濃度１×１０16／ｃｍ3 、深さ１μｍ）が形成されている。ここで、コレクタ領域２１５は、頂上半導体層２２２と実質的に同じ濃度を有すると共に頂上半導体層２２２と実質的に同じ深さに位置する。
【０１８５】
尚、埋め込み半導体層２１７が、コレクタ領域２１５近傍からベース領域２０６近傍までのリサーフ領域２０２内に形成されているのに対して、頂上半導体層２２２はコレクタ領域２１５近傍のリサーフ領域２０２内に形成されているにすぎない。また、コレクタ領域２１５からベース領域２０６へ向かう方向に対して垂直な方向において、頂上半導体層２２２は、互いに分離した複数の部分から構成されている。これは、後述するキャリアの引き抜き経路を確保するためである。
【０１８６】
コレクタ領域２１５の表面部には例えばＰ+ 型のコレクタコンタクト領域２０９（例えば不純物濃度１×１０19／ｃｍ3 、深さ０．５μｍ）が形成されている。尚、コレクタコンタクト領域２０９は形成しなくてもよい。
【０１８７】
リサーフ領域２０２上には、コレクタ領域２１５上から頂上半導体層２２２上まで延びるように第２のゲート絶縁膜２２０が形成されている。また、コレクタ領域２１５と頂上半導体層２２２との間の部分の第２のゲート絶縁膜２２０上に第２のゲート電極２２１が形成されている。第２のゲート電極２２１は、図示は省略しているが、ゲート電極配線又は上層配線等を経由して第１のゲート電極２０７と電気的に接続されている。
【０１８８】
前述の各不純物領域及びゲート電極等が形成された半導体基板２０１上には層間膜２１１が形成されている。
【０１８９】
半導体基板２０１上には、層間膜２１１を貫通してコレクタコンタクト領域２０９（つまりコレクタ領域２１５）と電気的に接続するコレクタ電極２１２が形成されていると共に層間膜２１１を貫通してコンタクト領域２１０（つまりベース領域２０６）及びエミッタ領域２０８の双方と電気的に接続するエミッタ電極２１３が形成されている。
【０１９０】
コレクタ電極２１２及びエミッタ電極２１３が形成された層間膜２１１上には保護膜２１４が形成されている。
【０１９１】
本実施形態の半導体装置であるスイッチング素子の動作は基本的に第４の実施形態と同じである。すなわち、コレクタ電極２１２とエミッタ電極２１３との間を正バイアスし（コレクタ電極２１２側を高電位にし）、第１のゲート電極２０７に正の電圧を印加すると、コレクタ領域２１５の電位とリサーフ領域２０２におけるコレクタ領域２１５を囲む部分の電位との間に生じる電位差が約０．６Ｖに達したときに、コレクタ領域２１５からリサーフ領域２０２に正孔が注入されてＩＧＢＴ動作を開始する。言い換えると、本実施形態の半導体装置（スイッチング素子）は、横型ＩＧＢＴである。
【０１９２】
本実施形態の半導体装置（スイッチング素子）によると、スイッチング素子のターンオフ時（エミッタ電極２１３の電圧が０Ｖであれば、第１のゲート電極２０７及び第２のゲート電極２２１の電圧が共に例えば６Ｖから０Ｖまで下がったとき）に、コレクタ領域２１５と頂上半導体層２０５との間の部分のリサーフ領域２０２の電位（以下、コレクタ電位と称することもある）が上がるので、コレクタ領域２１５の一部を利用して形成されたＰチャンネルＭＯＳＦＥＴが導通する。これにより、コレクタ領域２１５から、前記ＰチャンネルＭＯＳＦＥＴと頂上半導体層２２２と埋め込み半導体層２１７とベース領域２０６とコンタクト領域２１０とを通る経路を用いて、リサーフ領域２０２に残留している過剰キャリアを引き抜くことができる。加えて、頂上半導体層２２２及び埋め込み半導体層２１７からもリサーフ領域２０２に残留している過剰キャリアを引き抜くことができる。このため、フォールタイム（ｔｆ）の短縮化を図ることができるので、言い換えると、キャリアの引き抜きに要する時間をより短くしてスイッチング速度を改善できるので、スイッチング損失の低減を図ることができる。
【０１９３】
尚、本実施形態においては、ターンオフ時にコレクタ電位を上昇させることによって、リサーフ領域２０２に残留している過剰キャリア（正孔）を引き抜いた後、頂上半導体層２２２及び埋め込み半導体層２１７からリサーフ領域２０２内に空乏層が拡がることにより、コレクタ電極２１２から、前記ＰチャンネルＭＯＳＦＥＴを含む前記経路を流れる正孔電流をせき止めることができるので、素子の耐圧特性が悪化することはない。
【０１９４】
また、本実施形態の半導体装置によると、コレクタ領域２１５の濃度を頂上半導体層２２２の濃度と同程度の低濃度に設定しているので、コレクタ領域を高濃度層（Ｐ+ 層）を用いて形成している場合と比較して、ＩＧＢＴ動作時に、リサーフ領域２０２を含む半導体基板２０１に注入される過剰キャリアの量を抑制することができる。その結果、ターンオフ時に半導体基板２０１に残留している過剰キャリアの量を低減することができるため、キャリアの引き抜きに要する時間を短くできるので、スイッチング速度を改善でき、それによってスイッチング損失の低減を図ることができる。すなわち、軽負荷から重負荷までの全域にわたって損失を低減できる高耐圧半導体装置を実現することができる。
【０１９５】
また、コレクタ領域を高濃度層を用いて形成している場合においてはコレクタ領域からリサーフ領域へのホールの注入効率を低減するためにコレクタ領域とリサーフ領域との間にリサーフ領域よりも不純物濃度が高い例えばＮ型のバッファ層を設ける必要があるのに対して、本実施形態の半導体装置においてはコレクタ領域２１５を低濃度で形成しているため、Ｎ型バッファ層を設ける必要はなく、工程を簡単化できる。
【０１９６】
さらに、本実施形態の半導体装置によると、リサーフ領域２０２内に埋め込み半導体層２１７がさらに形成されているので、リサーフ領域２０２内に頂上半導体層２０５のみを形成した場合（第４の実施形態）と比べて、埋め込み半導体層２１７から上下両方向に空乏層を形成することが可能となるので、リサーフ領域２０２の不純物濃度をより高くすることができ、それによってスイッチング速度の改善とオン抵抗の低減とを図ることができる。
【０１９７】
尚、本実施形態においては、ドレイン領域を形成しない構造、つまりＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り替わらない構造について説明したが、第２の実施形態や第３の実施形態で説明したように、ドレイン領域を設けた場合にも、本実施形態と同様の効果、具体的には軽負荷から重負荷までの全域にわたって損失を低減できるという効果を得ることができる。また、この場合、コレクタ領域２１５及び前記ドレイン領域をそれぞれ分離した複数の部分から構成し、コレクタ領域２１５からエミッタ領域２０８（この場合にはエミッタ／ソース領域となる）へ向かう方向に対して垂直な方向において、コレクタ領域２１５の各部分と前記ドレイン領域の各部分とを交互に配置してもよい。
【０１９８】
以下、図２６に示した本実施形態のスイッチング素子の製造方法の一例を図２７〜図３２の断面図を参照しながら説明する。
【０１９９】
まず、図２７に示す工程において、例えば不純物濃度が１×１０14／ｃｍ3 程度のＰ- 型の半導体基板２０１の表面部に、例えば燐イオン注入により例えばＮ型のリサーフ領域２０２を選択的に形成する。リサーフ領域２０２の不純物濃度は例えば２×１０16／ｃｍ3 程度であり、リサーフ領域２０２の形成深さは例えば７μｍ程度である。
【０２００】
次に、図２８に示す工程において、リサーフ領域２０２の表面部に、例えばほう素イオン注入により例えばＰ型の頂上半導体層２２２及び例えばＰ型のコレクタ領域２１５を同時に且つ選択的に形成する。ここで、頂上半導体層２２２とコレクタ領域２１５とは互いに離隔するように形成される。また、頂上半導体層２２２及びコレクタ領域２１５のそれぞれの不純物濃度は例えば１×１０16／ｃｍ3 程度であり、頂上半導体層２２２及びコレクタ領域２１５のそれぞれの形成深さは例えば１μｍ程度である。
【０２０１】
次に、図２９に示す工程において、半導体基板２０１の表面部に、例えばほう素イオン注入により例えばＰ型のベース領域２０６を形成する。ベース領域２０６はリサーフ領域２０２と隣り合うように形成される。ベース領域２０６の不純物濃度は例えば１×１０16／ｃｍ3 程度であり、ベース領域２０６の形成深さは例えば４μｍである。さらに、例えばウェット酸化等により、リサーフ領域２０２の表面に、コレクタ領域２１５から頂上半導体層２０５上まで延びるように、例えば厚さ５００ｎｍの第２のゲート絶縁膜２２０を選択的に形成する。このとき、頂上半導体層２２２の不純物が拡散して頂上半導体層２２２の不純物濃度が若干低下する。
【０２０２】
その後、リサーフ領域２０２内における頂上半導体層２２２の下側に、例えばほう素の高エネルギーイオン注入により例えばＰ型の埋め込み半導体層２１７を頂上半導体層２２２と接するように選択的に形成する。埋め込み半導体層２１７の不純物濃度は例えば２×１０16／ｃｍ3 程度である。また、埋め込み半導体層２１７は、基板２０１表面を基準として例えば１μｍ程度の深さから、深さ方向に例えば１μｍ程度の幅に亘って形成される。尚、埋め込み半導体層２１７は、図示は省略しているが、後述するベース領域２０６と電気的に接続するように形成される。
【０２０３】
尚、本実施形態において、各不純物領域を形成するためのイオン注入の実施順は、特に限定されるものではない。
【０２０４】
次に、図３０に示す工程において、後述するエミッタ領域２０８とリサーフ領域２０２との間の部分のベース領域２０６を覆うように第１のゲート絶縁膜２０３を例えば熱酸化により形成する。その後、第１のゲート絶縁膜２０３上に例えば多結晶シリコンからなる第１のゲート電極２０７を選択的に形成する。このとき、同時に、コレクタ領域２１５と頂上半導体層２２２との間の部分の第２のゲート絶縁膜２２０上に例えば多結晶シリコンからなる第２のゲート電極２２１を選択的に形成する。さらに、ベース領域２０６内に、第１のゲート電極２０７をマスクとして例えば砒素イオン注入等により例えばＮ+ 型のエミッタ領域２０８をセルフアラインで選択的に形成する。エミッタ領域２０８はリサーフ領域２０２とは離隔して形成される。エミッタ領域２０８の不純物濃度は例えば１×１０20／ｃｍ3 程度であり、エミッタ領域２０８の形成深さは例えば０．５μｍ程度である。
【０２０５】
次に、図３１に示す工程において、ベース領域２０６内に、例えばほう素イオン注入により例えばＰ+ 型のコンタクト領域２１０を形成する。コンタクト領域２１０はリサーフ領域２０２とは離隔して形成される。コンタクト領域２１０の不純物濃度は例えば１×１０19／ｃｍ3 程度であり、コンタクト領域２１０の形成深さは例えば２μｍである。その後、コレクタ領域２１５の表面部に、例えばほう素イオン注入により例えばＰ+ 型のコレクタコンタクト領域２０９を形成する。コレクタコンタクト領域２０９の不純物濃度は例えば１×１０19／ｃｍ3 程度であり、コレクタコンタクト領域２０９の形成深さは例えば０．５μｍである。尚、コレクタコンタクト領域２０９の形成は省略してもよい。
【０２０６】
次に、図３２に示す工程において、前述の各不純物領域及びゲート電極等が形成された半導体基板２０１の上に、例えば常圧ＣＶＤ法により層間膜２１１を形成した後、層間膜２１１の所定部分を開口して、半導体基板２０１上に、コレクタコンタクト領域２０９（つまりコレクタ領域２１５）と電気的に接続するコレクタ電極２１２と、コンタクト領域２１０（つまりベース領域２０６）及びエミッタ領域２０８の双方と電気的に接続するエミッタ電極２１３とをそれぞれ形成する。最後に、層間膜２１１上に例えばプラズマＳｉＮ膜からなる保護膜２１４を形成した後、保護膜２１４のうちパッド形成領域を開口する。これにより、図２６に示す本実施形態のスイッチング素子が完成する。
【０２０７】
以上に説明した本実施形態の製造方法によると、頂上半導体層２２２及びコレクタ領域２１５を同一の不純物注入プロセスによって形成するため、これらを別々に形成する場合と比べて工程を削減でき、コスト低減が可能となる。
【産業上の利用可能性】
【０２０８】
本発明は、半導体装置及びその製造方法に関し、特にスイッチング電源装置に使用される高耐圧半導体スイッチング素子に適用した場合には、ターンオフ時に半導体基板に残留している過剰キャリアの量を低減することによりキャリアの引き抜きに要する時間を短くでき、それによってスイッチング速度を改善できるという効果が得られ、非常に有用である。
【図面の簡単な説明】
【０２０９】
【図１】図１は本発明の第１の実施形態に係る半導体装置の断面図である。
【図２】図２は本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図３】図３は本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図４】図４は本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】図５は本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図６】図６は本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図７】図７は本発明の第１の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図８】図８（ａ）は本発明の第２の実施形態に係る半導体装置の断面図（図８（ｂ）のＣ−Ｃ’線の断面図）であり、図８（ｂ）は本発明の第２の実施形態に係る半導体装置の平面図である。
【図９】図９は本発明の第２の実施形態に係る半導体装置の断面図（図８（ｂ）のＤ−Ｄ’線の断面図）である。
【図１０】図１０は、本発明の第２の実施形態に係る半導体装置と比較例に係る半導体装置とについて、フォールタイムｔｆの温度依存性を測定した結果を示す図である。
【図１１】図１１は、本発明の第２の実施形態に係る半導体装置と比較例に係る半導体装置とについて、オン抵抗Ｒｏｎの温度依存性を測定した結果を示す図である。
【図１２】図１２（ａ）は本発明の第３の実施形態に係る半導体装置の断面図（図１２（ｂ）のＥ−Ｅ’線の断面図）であり、図１２（ｂ）は本発明の第３の実施形態に係る半導体装置の平面図である。
【図１３】図１３は本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１４】図１４は本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１５】図１５は本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１６】図１６は本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１７】図１７は本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１８】図１８は本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１９】図１９は本発明の第４の実施形態に係る半導体装置の断面図である。
【図２０】図２０は本発明の第４の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２１】図２１は本発明の第４の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２２】図２２は本発明の第４の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２３】図２３は本発明の第４の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２４】図２４は本発明の第４の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２５】図２５は本発明の第４の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２６】図２６は本発明の第５の実施形態に係る半導体装置の断面図である。
【図２７】図２７は本発明の第５の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２８】図２８は本発明の第５の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２９】図２９は本発明の第５の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図３０】図３０は本発明の第５の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図３１】図３１は本発明の第５の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図３２】図３２は本発明の第５の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図３３】図３３（ａ）は比較例に係る半導体装置の断面図（図３３（ｂ）のＡ−Ａ’線の断面図）であり、図３３（ｂ）は比較例に係る半導体装置の平面図である。
【図３４】図３４は比較例に係る半導体装置の断面図（図３３（ｂ）のＢ−Ｂ’線の断面図）である。
【図３５】図３５は比較例に係る半導体装置におけるコレクタ電圧とコレクタ電流との相関を示す図である。
【図３６】図３６は従来のスイッチング電源装置の回路構成の一例を示す図である。
【図３７】図３７はＭＯＳＦＥＴ（横型、ドリフト領域はリサーフ構造）及びＩＧＢＴ（横型）をそれぞれスイッチング電源に使用した場合における負荷と損失との関係を比較した結果を示す図である。
【図３８】図３８は従来のアノードショート横型ＩＧＢＴの一例を示す断面図である。
【符号の説明】
【０２１０】
１０１    半導体基板
１０２    リサーフ領域
１０３    ゲート絶縁膜
１０４    フィールド絶縁膜
１０５    頂上半導体層
１０６    ベース領域
１０７    ゲート電極
１０８    エミッタ／ソース領域
１０９    コレクタ領域
１１０    コンタクト領域
１１１    層間膜
１１２    コレクタ／ドレイン電極
１１３    エミッタ／ソース電極
１１４    保護膜
１１６    ドレイン電極
２０１    半導体基板
２０２    リサーフ領域
２０３    ゲート絶縁膜（第１のゲート絶縁膜）
２０４    フィールド絶縁膜
２０５    頂上半導体層
２０６    ベース領域
２０７    ゲート電極（第１のゲート電極）
２０８    エミッタ領域（エミッタ／ソース領域）
２０９    コレクタコンタクト領域
２１０    コンタクト領域
２１１    層間膜
２１２    コレクタ電極（コレクタ／ドレイン電極）
２１３    エミッタ電極（エミッタ／ソース電極）
２１４    保護膜
２１５    コレクタ領域
２１６    ドレイン領域
２１７    埋め込み半導体層
２１８    コレクタ領域
２１９    コレクタコンタクト領域
２２０    第２のゲート絶縁膜
２２１    第２のゲート電極
２２２    頂上半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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