(57)【要約】【課題】半導体基板の裏面に付着したＣｕを容易に除去することができ、かつ半導体基板の熱処理において温度制御の精度が低下することを抑制できる半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１の裏面に炭化シリコン膜３１を形成し、かつ半導体基板１の表面にトランジスタを形成する工程と、半導体基板１上及びトランジスタ上に層間絶縁膜１２を形成する工程と、層間絶縁膜１２にＣｕ配線１３を埋め込む工程とを具備する。炭化シリコン膜３１及び前記トランジスタを形成する工程において、半導体基板１の側面にも炭化シリコン膜３１を形成するのが好ましい。【選択図】図１
2008103500.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面にトランジスタを形成する工程と、
前記半導体基板上及び前記トランジスタ上に層間絶縁膜を形成する工程と、
前記層間絶縁膜にＣｕ配線を埋め込む工程と、
を具備し、
前記層間絶縁膜にＣｕ配線を埋め込む工程の前に、前記半導体基板の裏面に炭化シリコン膜を形成する工程を有する半導体装置の製造方法。
【請求項２】
前記層間絶縁膜にＣｕ配線を埋め込む工程の後に、前記半導体基板の裏面を塩酸水溶液と過酸化水素水の混合液又は塩酸水溶液で処理する工程を具備する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記炭化シリコン膜を形成する工程において、前記半導体基板の側面にも前記炭化シリコン膜を形成する請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記炭化シリコン膜を形成する工程は、前記トランジスタを形成する工程の後、かつ前記層間絶縁膜を形成する前に行われる請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記炭化シリコン膜を形成する工程は、前記トランジスタを形成する工程の前に行われる請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記炭化シリコン膜を形成する工程において、前記半導体基板の裏面に酸化シリコン膜、窒化シリコン膜、又は酸窒化シリコン膜の少なくとも一つからなるバッファ層を形成し、該バッファ層上に前記炭化シリコン膜を形成する請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記炭化シリコン膜の膜厚は５ｎｍ以上１００ｎｍ以下である請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｃｕ配線を有する半導体装置の製造方法に関する。特に本発明は、半導体基板の裏面に付着したＣｕを容易に除去することができ、かつ半導体基板の熱処理において温度制御の精度が低下することを抑制できる半導体装置の製造方法に関する。
【背景技術】
【０００２】
図４は、従来の半導体装置の製造方法を説明する為の断面図である。まずシリコン基板１００の表面に素子分離膜１０２及びトランジスタを形成し、さらに素子分離膜１０２上及びトランジスタ上を含む全面上に層間絶縁膜１１２を形成する。層間絶縁膜１１２は、第１絶縁膜１０８、エッチングストッパー膜１１０、及び第２絶縁膜１１１により構成されている。第１絶縁膜１０８には、トランジスタのゲート電極１０４上に位置するタングステンプラグ１０９が埋め込まれている。
【０００３】
次いで、第２絶縁膜１１１に溝１１１ａを形成し、溝１１１ａ内及び第２絶縁膜１１１上にバリアメタル膜１１３ａ及びＣｕ膜をスパッタリング法及びめっき法により形成する。次いで、第２絶縁膜１１１上に位置するＣｕ膜及び拡散防止膜１１３ａをＣＭＰ法により除去する。これにより、溝１１１ａ内には拡散防止膜１１３ａ及びＣｕ配線１１３が埋め込まれる。
【０００４】
このＣｕ配線１１３の埋め込み工程において、シリコン基板１００の裏面にはＣｕ系汚染物質１１３ｂが付着する。Ｃｕはシリコン中の拡散係数が高いため、その後行われる熱処理工程によってＣｕがシリコン基板１００内を拡散し、ゲート絶縁膜１０３下のチャネル領域に到達し、トランジスタの特性劣化及び電流リークを生じさせる。この傾向は、処理温度が３００℃以上の場合に顕著である。このため、Ｃｕ系汚染物質１１３ｂを除去する必要がある。
【０００５】
一方、Ｃｕは高い酸化還元電位を有する為、シリコン基板１００に付着したＣｕ系汚染物質１１３ｂはシリコン基板１００との間で酸化還元反応を起こし、除去されにくくなる。Ｃｕ系汚染物質を除去する従来技術としては、シリコン基板１００の裏面に酸化シリコン膜からなる拡散防止膜を形成する方法（例えば特許文献１参照）や、拡散防止膜である酸化シリコン膜の表面ごとＣｕ系汚染物質をエッチングして除去する方法（例えば特許文献２参照）がある。
【０００６】
【特許文献１】特開２０００−１５０６４０号公報
【特許文献２】特開２００４−１２８０３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、シリコン酸化膜のＣｕ拡散防止性が不十分である為、上記した特許文献１に記載の技術ではＣｕの拡散を十分に抑制できない。
【０００８】
また、酸化シリコン膜の熱伝導性は低い為、半導体基板の裏面に一定以上の膜厚を有する酸化シリコン膜を形成すると、半導体基板を載置するステージから半導体基板への熱伝導率が低下する。このため、特許文献１及び２に記載の技術では、酸化シリコン膜を形成した後に行われる熱処理において、半導体基板の温度を高精度に制御することが困難になる。特に特許文献２に記載の技術では、酸化シリコン膜を厚く形成する必要があるため、上記した課題が顕著になる。
【０００９】
本発明は上記のような事情を考慮してなされたものであり、その目的は、半導体基板の裏面に付着したＣｕを容易に除去することができ、かつ半導体基板の熱処理において温度制御の精度が低下することを抑制できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、半導体基板の表面にトランジスタを形成する工程と、
前記半導体基板上及び前記トランジスタ上に層間絶縁膜を形成する工程と、
前記層間絶縁膜にＣｕ配線を埋め込む工程と、
を具備し、
前記層間絶縁膜にＣｕ配線を埋め込む工程の前に、前記半導体基板の裏面に炭化シリコン膜を形成する工程を有する。
【００１１】
この半導体装置の製造方法によれば、前記Ｃｕ配線を埋め込む工程の前に、前記半導体基板の裏面には前記炭化シリコン膜が形成されている。このため、前記Ｃｕ配線を埋め込む工程において生じるＣｕ系汚染物質は、前記炭化シリコン膜の上に付着する。炭化シリコンは化学的に安定であるため、Ｃｕ系汚染物質は前記炭化シリコン膜には吸着せず、このため簡単な洗浄（例えば塩酸水溶液と過酸化水素水の混合液又は塩酸水溶液を用いた処理）でＣｕ系汚染物質を除去することができる。また、炭化シリコンの熱伝導率は高いため、予め前記炭化シリコン膜を形成しても、熱処理における温度制御の精度は低下しない。
【００１２】
また、前記炭化シリコン膜の膜厚は、例えば５ｎｍ以上１００ｎｍ以下である。このように従来の拡散防止膜と比較して、前記炭化シリコン膜は、膜厚を薄くすることができる。
【００１３】
前記炭化シリコン膜を形成する工程において、前記半導体基板の側面にも前記炭化シリコン膜を形成するのが好ましい。
前記炭化シリコン膜を形成する工程は、前記トランジスタを形成する工程の後、かつ前記層間絶縁膜を形成する前に行われてもよいし、前記トランジスタを形成する工程の前に行われてもよい。
【００１４】
前記炭化シリコン膜を形成する工程において、前記半導体基板の裏面に酸化シリコン膜、窒化シリコン膜、又は酸窒化シリコン膜の少なくとも一つからなるバッファ層を形成し、該バッファ層上に前記炭化シリコン膜を形成してもよい。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の実施形態について説明する。図１の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。まず図１（Ａ）に示すようにシリコン基板１の側面及び裏面にバッファ膜３０をＣＶＤ法により形成する。バッファ層３０は、酸化シリコン膜、窒化シリコン膜、又は酸窒化シリコン膜の少なくとも一つからなる。バッファ層３０の膜厚は、例えば６ｎｍ以上２００ｎｍ以下である。
【００１６】
次いでバッファ層３０上に炭化シリコン膜３１を形成する。炭化シリコン膜３１は、例えばＳＨ４とＳＨ３ＳｉＨ３（モノメチルシラン）を原料ガスとしたプラズマＣＶＤ法により形成することができるが、Ｈ２とＣ３Ｈ８の混合ガス雰囲気中でシリコン基板１を熱処理(例えば１２５０℃)しても形成することができる。炭化シリコン膜３１の厚さは、５ｎｍ以上１００ｎｍ以下であるのが好ましい。
【００１７】
次いで図１（Ｂ）に示すように、シリコン基板１に素子分離膜２をトレンチアイソレーション法により埋め込み、トランジスタが形成される素子領域を他の領域から分離する。次いでシリコン基板１を熱酸化し、素子領域に位置するシリコン基板１にゲート絶縁膜３を形成する。ゲート絶縁膜３の膜厚はトランジスタの特性を決める重要な要素である為、熱酸化時の温度制御は高精度に行われるが、炭化シリコンの熱伝導率は高く、かつ炭化シリコン膜３１は薄いため、炭化シリコン膜３１がシリコン基板１の裏面に形成されても熱酸化時の温度制御の精度は低下しない。
【００１８】
次いで、ゲート酸化膜３上を含む全面上にポリシリコン膜を形成し、このポリシリコン膜を選択的に除去する。これによりゲート酸化膜３上にはゲート電極４が形成される。次いでゲート電極４及び素子分離膜２をマスクとしてシリコン基板１に不純物を導入する。これにより、素子領域に位置するシリコン基板１には低濃度不純物領域６が形成される。      
【００１９】
次いで、ゲート電極４上を含む全面上に、絶縁膜（例えば酸化シリコン膜と窒化シリコン膜をこの順に積層した膜）をＣＶＤ法により形成し、この絶縁膜をエッチバックする。これにより、ゲート電極４の側壁はサイドウォール５で覆われる。なお、絶縁膜を形成する工程をバッチ式のＣＶＤ装置で行う場合、シリコン基板１の側面及び裏面に位置する炭化シリコン膜３１上にも絶縁膜５ａが形成される。
【００２０】
次いで、素子分離膜２、ゲート電極４、及びサイドウォール５をマスクとしてシリコン基板１に不純物を導入する。これにより、素子領域に位置するシリコン基板１にはソース及びドレインとなる不純物領域７が形成される。
このようにして素子領域にはトランジスタが形成される。
【００２１】
次いで、図１（Ｃ）に示すように、トランジスタ上を含む全面上に、層間絶縁膜１２を構成する第１絶縁膜８を形成する。次いで第１絶縁膜８上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして第１絶縁膜８をエッチングする。これにより第１絶縁膜８にはトランジスタ上（例えばゲート電極４上）に位置する接続孔８ａが形成される。その後、レジストパターンを除去する。次いで、接続孔８ａ内及び第１絶縁膜８上にバリアメタル膜９ａを形成し、さらにバリアメタル膜９ａ上にタングステン膜を形成する。次いで、第１絶縁膜８上に位置するバリアメタル膜９ａ及びタングステン膜をＣＭＰ法により研磨除去する。これにより、接続孔８ａ内にはバリアメタル膜９ａ及びタングステンプラグ９が埋め込まれる。
【００２２】
次いで、タングステンプラグ９上及び第１絶縁膜８上にエッチングストッパー膜１０を形成し、さらにエッチングストッパー膜１０上に層間絶縁膜１２を構成する第２絶縁膜１１を形成する。次いで第２絶縁膜１１上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして第２絶縁膜１１をエッチングし、さらにエッチング条件を変えてエッチングストッパー膜１０をエッチングする。これにより、第２絶縁膜１１にはタングステンプラグ９上に位置する溝１１ａが形成される。溝１１ａの底部ではタングステンプラグ９が露出している。その後、レジストパターンを除去する。
【００２３】
次いで、溝１１ａ内及び第２絶縁膜１１上にバリアメタル膜１３ａを形成し、さらにバリアメタル膜１３ａ上にＣｕ膜をスパッタリング法及びめっき法により形成する。次いで、第２絶縁膜１１上に位置するバリアメタル膜１３ａ及びＣｕ膜をＣＭＰ法により研磨除去する。これにより溝１１ａ内には、バリアメタル膜１３ａ及びＣｕ配線１３が埋め込まれる。なお、この工程において絶縁膜５ａ上にはＣｕ系汚染物質１３ｂが付着する。
【００２４】
その後、図１（Ｄ）に示すように、シリコン基板１の裏面及び側面を希フッ酸で処理し、さらにシリコン基板１の裏面及び側面を、塩酸水溶液と過酸化水素水の混合液又は塩酸水溶液で処理する。これにより、絶縁膜５ａに付着したＣｕ系汚染物質１３ｂが除去される。なお本工程において、絶縁膜５ａも除去される場合がある。ただし炭化シリコンは化学的に安定であり、かつ高硬度であるため、炭化シリコン膜３１は、Ｃｕ系汚染物質１３ｂを除去する処理を行っても除去されない。
【００２５】
その後、必要に応じて図１（Ｃ）及び図１（Ｄ）を用いて説明した処理を繰り返し、上層の層間絶縁膜及びＣｕ配線を形成する。全ての層間絶縁膜及びＣｕ配線を形成した後、必要に応じて炭化シリコン膜３１を研磨して除去する。
【００２６】
以上、第１の実施形態によれば、Ｃｕ配線１３を形成する工程においてシリコン基板１の側面及び裏面にはＣｕ系汚染物質１３ｂが付着するが、シリコン基板１の側面及び裏面には、予め炭化シリコン膜３１が形成されている。このため、シリコン基板１の裏面に付着したＣｕを簡単な洗浄で除去することができる。また炭化シリコンの熱伝導率は高いため、予め炭化シリコン膜３１を形成しても、熱処理（例えばゲート絶縁膜３を形成する為の熱酸化処理）における温度制御の精度は低下しない。
【００２７】
また炭化シリコンの耐薬性は高いため、従来の拡散防止膜と比較して炭化シリコン膜３１を薄くできる。このため、温度制御の精度低下をさらに抑制できる。この効果は、層間絶縁膜及びＣｕ配線の層数が増えた場合に特に顕著になる。また炭化シリコンは耐磨耗性が高いため、シリコン基板１を搬送しているときに炭化シリコン膜３１に疵や剥がれは生じにくい。また炭化シリコン膜３１中のＣｕの拡散係数は低い為、Ｃｕ系汚染物質１３ｂが残留した場合でも、シリコン基板１中をＣｕが拡散することを抑制できる。
【００２８】
なお、本実施形態において、サイドウォール５となる絶縁膜を枚葉式の成膜装置で形成しても良い。この場合、シリコン基板１の裏面には絶縁膜５ａは形成されず、Ｃｕ系汚染物質１３ｂは炭化シリコン膜３１上に付着する。
【００２９】
図２の各図は、本発明の第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００３０】
まず図２（Ａ）に示すように、シリコン基板１の裏面及び側面にバッファ膜３０及び炭化シリコン膜３１を形成し、さらに素子分離膜２、ゲート絶縁膜３、ゲート電極４、サイドウォール５、低濃度不純物領域６、及び不純物領域７を形成する。これらの形成方法は第１の実施形態と同様である。なおサイドウォール５を形成する工程において、炭化シリコン膜３１上には絶縁膜５ａが形成される。
【００３１】
次いで図２（Ｂ）に示すように、シリコン基板１の裏面を薬液（例えばフッ酸）で洗浄する。これにより絶縁膜５ａが除去される。
【００３２】
次いで図２（Ｃ）に示すように、第１絶縁膜８、接続孔８ａ、バリアメタル膜９ａ、タングステンプラグ９、エッチングストッパー膜１０、第２絶縁膜１１、溝１１ａ、バリアメタル膜１３ａ、及びＣｕ配線１３を形成する。これらの形成方法は第１の実施形態と同様である。なお、Ｃｕ系汚染物質１３ｂは炭化シリコン膜３１上に付着する。
【００３３】
次いで、図２（Ｄ）に示すように、Ｃｕ系汚染物質１３ｂを除去する。本工程も第１の実施形態と同様である。
以上、第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００３４】
図３の各図は、本発明の第３の実施形態に係る半導体装置の製造方法を説明する為の断面図である。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００３５】
まず図３（Ａ）に示すように、シリコン基板１に素子分離膜２を形成し、さらにゲート絶縁膜３、ゲート電極４、サイドウォール５、低濃度不純物領域６、及び不純物領域７を形成する。これらの形成方法は第１の実施形態と同様である。なおサイドウォール５を形成する工程においてシリコン基板１上には絶縁膜５ａが形成される。
【００３６】
次いで図３（Ｂ）に示すように、絶縁膜５ａ上に炭化シリコン膜３１を形成する。このとき、絶縁膜５ａがバッファ層として機能する。
【００３７】
次いで図３（Ｃ）に示すように、第１絶縁膜８、接続孔８ａ、バリアメタル膜９ａ、タングステンプラグ９、エッチングストッパー膜１０、第２絶縁膜１１、溝１１ａ、バリアメタル膜１３ａ、及びＣｕ配線１３を形成する。これらの形成方法は第１の実施形態と同様である。なお、Ｃｕ系汚染物質１３ｂは炭化シリコン膜３１上に付着する。
【００３８】
次いで、図３（Ｄ）に示すように、Ｃｕ系汚染物質１３ｂを除去する。本工程も第１の実施形態と同様である。
以上、第３の実施形態によれば、第１の実施形態と同様の効果を得ることができる。なお、本実施形態において、図３（Ａ）で説明した処理と図３（Ｂ）で説明した処理の間に、絶縁膜５ａを除去する処理を行っても良い。
【００３９】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば上記した各実施形態において、バッファ膜３０を形成せずに、シリコン基板１の裏面及び側面に直接炭化シリコン膜３１を形成しても良い。また炭化シリコン膜３１を形成するタイミングは、Ｃｕ配線１３となるＣｕ膜を形成する前であれば、上記した実施形態で示したタイミングに限定されず、任意である。
【図面の簡単な説明】
【００４０】
【図１】各図は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】各図は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図３】各図は第３の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図４】従来の半導体装置の製造方法を説明する為の断面図。
【符号の説明】
【００４１】
１，１００…シリコン基板、２，１０２…素子分離膜、３，１０３…ゲート絶縁膜、４，１０４…ゲート電極、５…サイドウォール、５ａ…絶縁膜、６…低濃度不純物領域、７…不純物領域、８，１０８…第１絶縁膜、８ａ…接続孔、９，１０９…タングステンプラグ、９ａ，１３ａ，１１３ａ…バリアメタル膜、１０，１１０…エッチングストッパー膜、１１，１１１…第２絶縁膜、１１ａ，１１１ａ…溝、１２，１１２…層間絶縁膜、１３，１１３…Ｃｕ配線、１３ｂ，１１３ｂ…Ｃｕ系汚染物質、３０…バッファ層、３１…炭化シリコン膜
【図１】
2008103500.tif 000003
【図２】
2008103500.tif 000004
【図３】
2008103500.tif 000005
【図４】
2008103500.tif 000006