(57)【要約】【課題】従来の差動比較器では、入力電圧範囲が狭く、コモン電圧の電圧レベルによっては差動比較器が動作しない問題があった。【解決手段】本発明にかかる差動比較器は、差動入力信号に基づき、ノード２及びノード３から電流を出力する第１の差動対１１と、第１の差動対１１を構成するトランジスタと同じ導電型であって、第１の差動対１１を構成するトランジスタよりも低い閾値電圧を有するトランジスタによって構成され、差動入力信号に基づきノード４及びノード６から電流を出力する第２の差動対１２と、ノード２とノード５とから出力される信号のうち少なくとも一方の信号に基づき第１の増幅信号を生成し、ノード３とノード６とから出力される信号のうち少なくとも一方の信号に基づき第２の増幅信号を生成する出力合成回路１３とを有することを特徴とするものである。【選択図】図１
2008124735.tif 000002
【特許請求の範囲】
【請求項１】
第１、第２の出力端子から差動入力信号に応じた信号を出力する第１の差動対と、
前記第１の差動対を構成するトランジスタと同じ導電型であって、前記第１の差動対を構成するトランジスタよりも低い閾値電圧を有するトランジスタによって構成され、第３、第４の出力端子から前記差動入力信号に応じた信号を出力する第２の差動対と、
前記第１の出力端子と前記第３の出力端子とから出力される信号のうち少なくとも一方の信号に基づき第１の増幅信号を生成し、前記第２の出力端子と前記第４の出力端子とから出力される信号のうち少なくとも一方の信号に基づき第２の増幅信号を生成する出力合成回路とを有することを特徴とする差動比較器。
【請求項２】
前記出力合成回路は、前記第１の出力端子から出力される信号に基づき電圧を生成する第１のカスコード回路と、前記第２の出力端子から出力される信号に基づき電圧を生成する第２のカスコード回路と、前記第３の出力端子から出力される信号に基づき電圧を生成する第３のカスコード回路と、前記第４の出力端子から出力される信号に基づき電圧を生成する第４のカスコード回路とを有し、
前記第１のカスコード回路の出力と前記第３のカスコード回路の出力とが接続され、前記第２のカスコード回路の出力と前記第４のカスコード回路の出力とが接続される請求項１に記載の差動比較器。
【請求項３】
前記第１のカスコード回路は、ゲートに第１の定電圧が入力され、前記第１の出力端子がソースに接続される第１のトランジスタと、前記ソースと第１の電源端子との間に接続される抵抗とを有し、
前記第２のカスコード回路は、ゲートに前記第１の定電圧が入力され、前記第２の出力端子がソースに接続される第２のトランジスタと、前記ソースと前記第１の電源端子との間に接続される抵抗とを有し、
前記第３のカスコード回路は、ゲートに第２の定電圧が入力され、前記第３の出力端子がソースに接続される第３のトランジスタと、前記ソースと第２の電源端子との間に接続される抵抗とを有し、
前記第４のカスコード回路は、ゲートに前記第２の定電圧が入力され、前記第４の出力端子がソースに接続される第４のトランジスタと、前記ソースと前記第２の電源端子との間に接続される抵抗とを有することを特徴とする請求項２に記載の差動比較器。
【請求項４】
前記第１、第２のカスコード回路は出力電圧が入力電圧よりも低い電圧となるフォールデッドカスコード回路であって、前記第３、第４のカスコード回路は出力電圧が入力電圧よりも高い電圧となるカスコード回路であることを特徴とする請求項２に記載の差動比較器。
【請求項５】
前記差動比較器は、さらに前記第１、第２の増幅信号の電圧レベルを比較する比較器を有していることを特徴とする請求項１に記載の差動比較器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は差動比較器に関し、特に小振幅の差動信号を増幅してシングルエンド信号として出力する差動比較器に関する。
【背景技術】
【０００２】
近年、半導体装置ではデータの処理速度が向上したことから、半導体装置間のデータ通信速度も向上している。そして、このような高速なデータ通信を実現するためにＬＶＤＳ（Low Voltage Differential Signal）等の通信規格が提唱されている。ＬＶＤＳでは、小振幅の差動信号によってデータを通信する。そのため、ＬＶＤＳの信号を受信する受信回路には、この小振幅信号を正確に受信し、受信した差動信号を大振幅のシングルエンド信号に変換する差動比較器が必要となる。このような差動比較器の従来例が特許文献１に開示されている。
【０００３】
従来例で開示されている差動比較器の回路図を図４に示す。図４に示すように、従来例の差動比較器は、ＮＭＯＳトランジスタＱ５、Ｑ６で構成される第１の差動対と、ＰＭＯＳトランジスタＱ９、Ｑ１０で構成される第２の差動対とを有している。この第１の差動対と第２の差動対とには、差動入力信号Ｄｉｎ＋、Ｄｉｎ−が同じように入力される。また、ＮＭＯＳトランジスタＱ６のドレインと電源端子との間には、低インピーダンスの抵抗Ｒ１０４が接続される。ＰＭＯＳトランジスタＱ１０のドレインと接地端子との間には、低インピーダンスの抵抗Ｒ１０９が接続される。
【０００４】
そして、ＮＭＯＳトランジスタＱ６のドレインと抵抗Ｒ１０４との間のノードには、ＰＭＯＳトランジスタＱ１１のゲートが接続される。また、ＰＭＯＳトランジスタＱ１０のドレインと抵抗Ｒ１０９との間のノードには、ＮＭＯＳトランジスタＱ１２のゲートが接続される。そして、このＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ１２とを相補的に動作させる（以下では、プッシュプル動作と称す）ことで、入力される差動信号をシングルエンド信号に変換する。
【０００５】
従来例の差動比較器では、第１、第２の差動対の負荷抵抗として低インピーダンスの抵抗Ｒ１０４、１０９を使用することで、高速な信号を減衰させずに増幅することが可能となる。
【特許文献１】特開２０００−１０１３６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
一般的に、ＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ１２とをプッシュプル動作させるためには、抵抗Ｒ１０４、１０９にある程度大きな電流を流す必要がある。そのため、第１、第２の差動対に入力される差動信号の同相電圧（以下、コモン電圧と称す）は、第１、第２の差動対が十分に動作する電圧範囲でなければならない。しかしながら、従来例の差動比較器では、第１、第２の差動対として異なる導電型のトランジスタを用いているため、コモン電圧の電圧が低下又は上昇すると一方の差動対が十分に動作しない場合がある。つまり、従来例の差動比較器では、動作可能なコモン電圧の電圧範囲が狭くなる問題がある。近年の半導体装置は、動作電源電圧が低いため、入力される差動信号のコモン電圧も低くなる場合がある。このような場合、この問題はより顕著な問題となる。
【課題を解決するための手段】
【０００７】
本発明にかかる差動比較器は、第１、第２の出力端子から差動入力信号に応じた信号を出力する第１の差動対と、前記第１の差動対を構成するトランジスタと同じ導電型であって、前記第１の差動対を構成するトランジスタよりも低い閾値電圧を有するトランジスタによって構成され、第３、第４の出力端子から前記差動入力信号に応じた信号を出力する第２の差動対と、前記第１の出力端子と前記第３の出力端子とから出力される信号のうち少なくとも一方の信号に基づき第１の増幅信号を生成し、前記第２の出力端子と前記第４の出力端子とから出力される信号のうち少なくとも一方の信号に基づき第２の増幅信号を生成する出力合成回路とを有することを特徴とするものである。
【０００８】
本発明にかかる差動比較器によれば、差動入力信号のコモン電圧が低く、第１の差動対が動作しない場合であっても、低い閾値を有する第２の差動対が動作する。一方、差動入力信号のコモン電圧が高く、第２の差動対が動作しない場合であっても第１の差動対が動作する。また、出力合成回路は、第２の差動対から出力される電流と第１の差動対から出力される信号のいずれか一方に基づき第１の増幅信号と第２の差動電圧を生成することが可能である。つまり、本発明にかかる差動比較器は、差動入力信号のコモン電圧が高い場合と低い場合とのいずれの場合に対しても動作が可能である。
【発明の効果】
【０００９】
本発明にかかる差動比較器によれば、本発明にかかる差動比較器は、動作可能なコモン電圧の電圧範囲を広く設定することが可能である。
【発明を実施するための最良の形態】
【００１０】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本実施の形態にかかる差動比較器１の回路図を図１に示す。図１に示すように、差動比較器１は、第１の差動対１１、第２の差動対１２、出力合成回路１３、比較器１４を有している。
【００１１】
第１の差動対１１は、ＮＭＯＳトランジスタＮＴｒ１、ＮＴｒ２を有している。ＮＭＯＳトランジスタＮＴｒ１、ＮＴｒ２は、ソースがノード１にて共通接続されている。そして、ノード１と第２の電源端子（例えば、接地端子ＶＳＳ）との間にはＮＭＯＳトランジスタＭＮ３が接続されている。ＮＭＯＳトランジスタＭＮ３のゲートには電流制御電圧入力端子から所定の電圧値を有する電流制御電圧が入力される。ＮＭＯＳトランジスタＭＮ３は、電流制御電圧の値に応じた電流を出力し、第１の差動対１１は、この電流に基づき動作する。
【００１２】
また、ＮＭＯＳトランジスタＮＴｒ１のゲートには入力端子ＩＮ１を介して差動入力信号のうち一方の差動入力信号が入力される。ＮＭＯＳトランジスタＮＴｒ２のゲートには入力端子ＩＮ２を介して差動入力信号のうち他方の差動入力信号が入力される。そして、第１の差動対１１は、差動入力信号の電圧レベルに応じて第１の出力端子（例えば、ＮＭＯＳトランジスタＮＴｒ１のドレインに接続されるノード２）及び第２の出力端子（例えば、ＮＭＯＳトランジスタＮＴｒ２のドレインに接続されるノード３）から信号（例えば、電流）を出力する。
【００１３】
第２の差動対１２は、ＮＭＯＳトランジスタＬＴｒ１、ＬＴｒ２を有している。ＮＭＯＳトランジスタＬＴｒ１、ＬＴｒ２は、ソースがノード４にて共通接続されている。そして、ノード１と接地端子ＶＳＳとの間にはＮＭＯＳトランジスタＭＮ４が接続されている。ＮＭＯＳトランジスタＭＮ４のゲートには電流制御電圧入力端子から所定の電圧値を有する電流制御電圧が入力される。ＮＭＯＳトランジスタＭＮ４は、電流制御電圧の値に応じた電流を出力し、第２の差動対１２は、この電流に基づき動作する。
【００１４】
また、ＮＭＯＳトランジスタＬＴｒ１のゲートには入力端子ＩＮ１を介して差動入力信号のうち一方の差動入力信号が入力される。ＮＭＯＳトランジスタＬＴｒ２のゲートには入力端子ＩＮ２を介して差動入力信号のうち他方の差動入力信号が入力される。そして、第２の差動対１２は、差動入力信号の電圧レベルに応じて第３の出力端子（例えば、ＮＭＯＳトランジスタＬＴｒ１のドレインに接続されるノード５）及び第４の出力端子（例えば、ＮＭＯＳトランジスタＬＴｒ２のドレインに接続されるノード６）から信号（例えば、電流）を出力する。
【００１５】
なお、ＮＭＯＳトランジスタＬＴｒ１、ＬＴｒ２は、ＮＭＯＳトランジスタＮＴｒ１、ＮＴｒ２よりも閾値電圧が小さい。ＮＭＯＳトランジスタＮＴｒ１、ＮＴｒ２などの通常の閾値電圧を有するトランジスタは、ＮウェルやＰウェルの上層に形成される。これに対して、ＮＭＯＳトランジスタＬＴｒ１、ＬＴｒ２は、Ｎウェル又はＰウェルが形成されない領域に形成されるトランジスタである。ＮＭＯＳトランジスタＬＴｒ１、ＬＴｒ２をこのように形成することで、これらのトランジスタの閾値電圧を小さくすることが可能であり、比較的簡単に形成することが可能である。なお、以下で説明する例では、ＮＭＯＳトランジスタＮＴｒ１、ＮＴｒ２は約０．６Ｖの閾値電圧であって、ＮＭＯＳトランジスタＬＴｒ１、ＬＴｒ２は約０．１Ｖの閾値電圧である。
【００１６】
出力合成回路１３は、第１の出力端子と第３の出力端子とに流れる電流に基づき第１の増幅信号を生成し、第２の出力端子と第４の出力端子とに流れる電流に基づき第２の増幅信号を生成する。そして、出力合成回路１３は、第１のカスコード回路２１、第２のカスコード回路２２、第３のカスコード回路２３、第４のカスコード回路２４を有している。
【００１７】
第１のカスコード回路２１と第３のカスコード回路２３は、第１の電源端子（例えば、電源端子ＶＤＤ）と接地端子ＶＳＳとの間に直列に接続されている。そして、第１のカスコード回路２１と第３のカスコード回路２３との接続点（ノード７）から第１の増幅信号を出力する。第２のカスコード回路２２と第４のカスコード回路２４は、電源端子ＶＤＤと接地端子ＶＳＳとの間に直列に接続されている。そして、第２のカスコード回路２２と第４のカスコード回路２４との接続点（ノード８）から第２の増幅信号を出力する。
【００１８】
第１のカスコード回路２１は、入力電圧よりも出力電圧の方が電圧値が低くなるフォールデッドカスコード回路として動作する。第１のカスコード回路２１は、抵抗Ｒ１と、第１のトランジスタ（例えば、ＰＭＯＳトランジスタＭＰ１）とを有している。抵抗Ｒ１の一方の端子は電源端子ＶＤＤに接続され、他方の端子はＰＭＯＳトランジスタＭＰ１のソースに接続される。そして、抵抗Ｒ１とＰＭＯＳトランジスタＭＰ１のソースとの間の接点が第１のカスコード回路２１の入力端子となっており、この入力端子にＮＭＯＳトランジスタＮＴｒ１のドレインが接続される。また、ＰＭＯＳトランジスタＭＰ１のゲートには、第１の定電圧（例えば、制御電圧Ｖｃｏｎｓｔ１）が入力されている。そして、ＰＭＯＳトランジスタＭＰ１は、制御電圧Ｖｃｏｎｓｔ１とＰＭＯＳトランジスタＭＰ１のソースの電圧との電圧差に応じた電流をソースからドレインに流す。ＰＭＯＳトランジスタＭＰ１のドレインは、第１のカスコード回路２１の出力端子となっており、ノード７に接続されている。
【００１９】
第２のカスコード回路２２は、入力電圧よりも出力電圧の方が電圧値が低くなるフォールデッドカスコード回路として動作する。第２のカスコード回路２２は、抵抗Ｒ２と、第２のトランジスタ（例えば、ＰＭＯＳトランジスタＭＰ２）とを有している。抵抗Ｒ２の一方の端子は電源端子ＶＤＤに接続され、他方の端子はＰＭＯＳトランジスタＭＰ２のソースに接続される。そして、抵抗Ｒ２とＰＭＯＳトランジスタＭＰ２のソースとの間の接点が第２のカスコード回路２２の入力端子となっており、この入力端子にＮＭＯＳトランジスタＮＴｒ２のドレインが接続される。また、ＰＭＯＳトランジスタＭＰ２のゲートには、制御電圧Ｖｃｏｎｓｔ１が入力されている。そして、ＰＭＯＳトランジスタＭＰ２は、制御電圧Ｖｃｏｎｓｔ１とＰＭＯＳトランジスタＭＰ２のソースの電圧との電圧差に応じた電流をソースからドレインに流す。ＰＭＯＳトランジスタＭＰ２のドレインは、第２のカスコード回路２２の出力端子となっており、ノード８に接続されている。
【００２０】
第３のカスコード回路２３は、入力電圧よりも出力電圧の方が電圧値が高くなるカスコード回路として動作する。第３のカスコード回路２３は、抵抗Ｒ３と、第３のトランジスタ（例えば、ＮＭＯＳトランジスタＭＮ１）とを有している。抵抗Ｒ３の一方の端子は接地端子ＶＳＳに接続され、他方の端子はＮＭＯＳトランジスタＭＮ１のソースに接続される。そして、抵抗Ｒ３とＮＭＯＳトランジスタＭＮ１のソースとの間の接点が第３のカスコード回路２３の入力端子となっており、この入力端子にＮＭＯＳトランジスタＬＴｒ１のドレインが接続される。また、ＮＭＯＳトランジスタＭＮ１のゲートには、第２の定電圧（例えば、制御電圧Ｖｃｏｎｓｔ２）が入力されている。そして、ＮＭＯＳトランジスタＭＮ１は、制御電圧Ｖｃｏｎｓｔ２とＮＭＯＳトランジスタＭＮ１のソースの電圧との電圧差に応じた電流をドレインからソースに流す。ＮＭＯＳトランジスタＭＮ１のドレインは、第３のカスコード回路２３の出力端子となっており、ノード７に接続されている。
【００２１】
第４のカスコード回路２４は、入力電圧よりも出力電圧の方が電圧値が高くなるカスコード回路として動作する。第４のカスコード回路２４は、抵抗Ｒ４と、第４のトランジスタ（例えば、ＮＭＯＳトランジスタＭＮ２）とを有している。抵抗Ｒ４の一方の端子は接地端子ＶＳＳに接続され、他方の端子はＮＭＯＳトランジスタＭＮ２のソースに接続される。そして、抵抗Ｒ４とＮＭＯＳトランジスタＭＮ２のソースとの間の接点が第４のカスコード回路２４の入力端子となっており、この入力端子にＮＭＯＳトランジスタＬＴｒ２のドレインが接続される。また、ＮＭＯＳトランジスタＭＮ２のゲートには、制御電圧Ｖｃｏｎｓｔ２が入力されている。そして、ＮＭＯＳトランジスタＭＮ２は、制御電圧Ｖｃｏｎｓｔ２とＮＭＯＳトランジスタＭＮ２のソースの電圧との電圧差に応じた電流をドレインからソースに流す。ＮＭＯＳトランジスタＭＮ２のドレインは、第４のカスコード回路２４の出力端子となっており、ノード８に接続されている。
【００２２】
比較器１４は、出力合成回路１３が生成する第１、第２の増幅信号が入力され、この２つの電圧の電圧レベルを比較し、その比較結果を出力する。そして、この比較結果はシングルエンド信号によって出力端子ＯＵＴを介して出力される。このシングルエンド信号は、例えば第１の増幅信号が第２の増幅信号よりも大きければ、ハイレベル（例えば、電源電圧）となり、第１の増幅信号が第２の増幅信号よりも小さければ、ロウレベル（例えば、接地電圧）となる。
【００２３】
ここで、本実施の形態にかかる差動比較器１の動作について説明する。差動比較器１は、差動入力信号のコモン電圧ＶＣＭの電圧レベルに応じて動作が異なる。そのため、以下の説明では、コモン電圧ＶＣＭが０．４Ｖの場合の動作を第１の動作例とし、コモン電圧ＶＣＭが０．９Ｖの場合の動作を第２の動作例として説明する。なお、差動比較器１は、入力端子ＩＮ１から入力される差動入力信号に関する動作と入力端子ＩＮ２から入力される差動入力信号に関する動作とは互いに位相が反転した信号に基づく動作となる。そのため、以下の動作例の説明では、主に入力端子ＩＮ１から入力される差動入力信号に関する動作について説明する。
【００２４】
第１の動作例における差動比較器１の各ノードの電圧波形を図２に示し、第１の動作例を説明する。図２に示すように、第１の動作例の差動入力信号は、０．４Ｖのコモン電圧ＶＣＭを有し、数十ｍＶｐｐの振幅である。この差動入力信号のコモン電圧ＶＣＭに応じて、第１の差動対１１のノード１の電圧はほぼ０Ｖとなる。従って、第１の差動対１１に接続されるＮＭＯＳトランジスタＭＮ３は動作しない。また、第１の差動対１１の第１の出力端子（ノード２）及び第２の出力端子（ノード３）はオープンな状態となる。一方、第２の差動対１２のノード４の電圧は約０．３Ｖとなる。従って、第２の差動対１２に接続されるＮＭＯＳトランジスタＭＮ４は動作する。そして、第２の差動対１２が動作することによって、第２の差動対１２の第３の出力端子（ノード５）の電圧波形は、ノード４よりも約０．１Ｖ高いコモン電圧ＶＣＭを有し、差動入力信号とは反転した位相を有するものとなる。
【００２５】
そして、このノード５の電圧波形を入力信号として第３のカスコード回路２３は動作する。このとき、第３のカスコード回路２３は、ノード５の振幅に応じてＮＭＯＳトランジスタＭＮ１のゲート・ソース間の電圧が変動する。そして、ＮＭＯＳトランジスタＭＮ１は、ゲート・ソース間の電圧差の変動と当該トランジスタの相互コンダクタンスｇｍとに応じた電流を流す。
【００２６】
一方、第３のカスコード回路２３と直列に接続される第１のカスコード回路２１は入力端子がオープンな状態となっているため、制御電圧Ｖｃｏｎｓｔ１の電圧に応じた電流を出力する定電流源として動作する。従って、ノード７には第１のカスコード回路２１から出力される電流と第３のカスコード回路２３から出力される電流との差に応じて第１の増幅信号が生成される。この第１の動作例では、差動入力信号に対する第１の増幅信号の増幅率は約５倍である。なお、第２の増幅信号は、第１の増幅信号を反転させた信号となる。そして、比較器１４は、この第１、第２の増幅信号の電圧レベルの差に応じたシングルエンド信号を出力する（不図示）。
【００２７】
つまり、第１の動作例では、第１の差動対１１が非動作状態であっても、第２の差動対１２の動作によって生成される信号に応じて出力合成回路１３で第１、第２の増幅信号を生成する。
【００２８】
次に、第２の動作例における差動比較器１の各ノードの電圧波形を図３に示し、第２の動作例を説明する。図３に示すように、第２の動作例の差動入力信号は、０．９Ｖのコモン電圧ＶＣＭを有し、数十ｍＶｐｐの振幅である。この差動入力信号のコモン電圧ＶＣＭに応じて、第１の差動対１１のノード１の電圧は約０．３Ｖとなる。従って、第１の差動対１１に接続されるＮＭＯＳトランジスタＭＮ３は動作する。また、第１の差動対１１の第１の出力端子（ノード２）及び第２の出力端子（ノード３）の電圧波形は、差動入力信号の電圧レベルに応じたものとなる。例えば、ノード２の電圧波形は、約１．５Ｖのコモン電圧ＶＣＭを有し、差動入力信号とは反転したものとなる。
【００２９】
そして、このノード２の電圧波形を入力信号として第１のカスコード回路２１は動作する。このとき、第１のカスコード回路２１は、ノード２の振幅に応じてＰＭＯＳトランジスタＭＰ１のゲート・ソース間の電圧が変動する。そして、ＰＭＯＳトランジスタＭＰ１は、ゲート・ソース間の電圧差の変動と当該トランジスタの相互コンダクタンスｇｍとに応じた電流を流す。
【００３０】
一方、第３のカスコード回路２３は、制御電圧Ｖｃｏｎｓｔ２の電圧値に応じた電流を出力する定電流源として動作する。このとき、第３のカスコード回路２３が定電流源として動作しているために、第３のカスコード回路２３の入力端子の電圧は、制御電圧Ｖｃｏｎｓｔ２とＮＭＯＳトランジスタＭＮ１の閾値電圧との関係から約０．４Ｖとなる。そのため、第２の差動対１２のＮＭＯＳトランジスタＬＴｒ１、ＬＴｒ２のソース・ドレイン間の電圧差が十分な電圧にならず、第２の差動対１２は動作しない。
【００３１】
従って、ノード７には第１のカスコード回路２１から出力される電流と第３のカスコード回路２３から出力される電流との差に応じて第１の増幅信号が生成される。この第２の動作例では、差動入力信号に対する第１の増幅信号の増幅率は約６倍である。なお、第２の増幅信号は、第１の増幅信号を反転させた信号となる。そして、比較器１４は、この第１、第２の増幅信号の電圧レベルの差に応じたシングルエンド信号を出力する（不図示）。
【００３２】
つまり、第２の動作例では、第１の差動対１１の動作によって生成される信号に応じて出力合成回路１３で第１、第２の増幅信号を生成する。そして、第２の差動対１２は、出力合成回路１３の動作と差動入力信号のコモン電圧ＶＣＭとの関係に応じて非動作状態となる。なお、差動入力信号のコモン電圧ＶＣＭによっては、第１の差動対１１及び第２の差動対１２が共に動作する場合がある。この場合であっても、出力合成回路１３は、直列に接続されるカスコード回路が出力する電流の差に応じて第１、第２の増幅信号を生成する。
【００３３】
なお、本実施の形態にかかる差動比較器１は、第１の差動対１１と第２の差動対１２とのどちらの差動対の動作に基づき第１、第２の増幅信号が生成されるかによって、差動入力信号に対する第１、第２の増幅信号の増幅率が変動する。このようなことから、増幅率の設定は、最も増幅率が低くなる状態において、十分な増幅率となるように各制御電圧の値を設定することが好ましい。
【００３４】
上記説明より、本実施の形態の差動比較器によれば、差動入力信号のコモン電圧ＶＣＭが高い場合は、第１の差動対１１が動作する。また、第１の差動対１１が動作可能なコモン電圧ＶＣＭよりも低いコモン電圧ＶＣＭを有する差動入力信号が入力された場合は、閾値の低いトランジスタで構成される第２の差動対１２が動作する。また、出力合成回路１３は、第１の差動対１１から出力される信号と第２の差動対１２から出力される信号とのいずれか一方の信号しか入力されない場合であっても、第１、第２の増幅信号を生成することが可能である。
【００３５】
つまり、本実施の形態の差動比較器は、第１の差動対１１を構成するトランジスタの閾値電圧よりも第２の差動対１２を構成するトランジスタの閾値電圧を小さくすることで、第１の差動対１１が非動作状態となるコモン電圧ＶＣＭを有する差動入力信号が入力された場合であっても動作が可能である。
【００３６】
また、出力合成回路１３のカスコード回路は、トランジスタと電源端子ＶＤＤ又は接地端子ＶＳＳとの間に抵抗を有している。この抵抗の抵抗値は、トランジスタのソース側のインピーダンスよりも小さなインピーダンスとなるように設定される。つまり、カスコード回路の入力端子のインピーダンスは低くなる。一方、入力される信号は、カスコード回路のトランジスタの相互コンダクタンスｇｍによって増幅される。そのため、カスコード回路の入力端子のインピーダンスが低い状態であっても、出力合成回路１３は入力信号を十分な振幅まで増幅することが可能である。従って、本実施の形態の出力合成回路１３は、第１の差動対１１の動作に基づく動作と、第２の差動対１２の動作に基づく動作とのいずれの場合であっても高速動作が可能である。
【００３７】
このようなことから、本実施の形態の差動比較器１は、広い入力電圧範囲と高速動作とを同時に実現することが可能である。近年の低電源電圧環境では、伝達される信号のコモン電圧ＶＣＭの電圧レベルが低い場合も多く、本実施の形態の差動比較器の入力電圧範囲を拡大することはシステム設計において非常に有効である。
【００３８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、カスコード回路のトランジスタのソースと電源端子ＶＤＤ又は接地端子ＶＳＳの間に抵抗を接続したが、特に高速動作が必要ない場合は、この抵抗を接続する必要はない。また、差動対を構成するトランジスタはＰＭＯＳトランジスタであっても構わない。
【図面の簡単な説明】
【００３９】
【図１】実施の形態１にかかる差動比較器の回路図である。
【図２】実施の形態１にかかる差動比較器において入力信号のコモン電圧ＶＣＭが０．４Ｖとなる場合の各ノードの電圧波形図である。
【図３】実施の形態１にかかる差動比較器において入力信号のコモン電圧ＶＣＭが０．９Ｖとなる場合の各ノードの電圧波形図である。
【図４】従来の差動比較器の回路図である。
【符号の説明】
【００４０】
１    差動比較器
１１、１２    差動対
１３    出力合成回路
１４    比較器
２１〜２４    カスコード回路
ＩＮ１、ＩＮ２    入力端子
ＮＴｒ１、ＮＴｒ２    ＮＭＯＳトランジスタ
ＬＴｒ１、ＬＴｒ２    ＮＭＯＳトランジスタ
ＭＮ１〜ＭＮ４        ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２        ＰＭＯＳトランジスタ
ＯＵＴ    出力端子
Ｒ１〜Ｒ４    抵抗
【図１】
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【図２】
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【図３】
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【図４】
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