(57)【要約】【課題】エアギャップによる配線間寄生容量の低下を考慮した配線構造の設計方法およびその装置を提供する。【解決手段】配線後のレイアウトデータからタイミングエラー箇所を特定し（3_007）、エアギャップの有無による容量値の変動を評価することにより、タイミングを改善するのに必要最低限のエアギャップ禁止領域を算出する（3_008）。また、配線時には、エアギャップを考慮したタイミング計算を行ない、エアギャップによる容量値の変動を考慮して配線パターンを変更する。面積を増加することなく、配線時のタイミング収束、および配線後のタイミング改善の工数を削減することができる。【選択図】図３
2008103610.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路装置のある配線層の配線構造を設計する方法であって、
前記半導体集積回路装置のレイアウトデータを入力する工程（ａ）と、
前記レイアウトデータの配線パターンに基づいてエアギャップの禁止領域を制御する工程（ｂ）と、
前記工程（ｂ）により決定されたエアギャップ禁止領域を含むレイアウトデータを出力する工程（ｃ）とを備える、
ことを特徴とする配線構造の設計方法。
【請求項２】
請求項１において、
前記工程（ｂ）は、
前記レイアウトデータに対してタイミング計算を行う工程（ｂ１）と、
前記タイミング計算の結果に基づいて前記レイアウトデータ中のタイミングエラー箇所を特定する工程（ｂ２）と、
前記タイミングエラー箇所に対して挿入するエアギャップ禁止領域の量及び箇所を特定する工程（ｂ３）と、
前記タイミングエラー箇所に対してエアギャップ禁止領域を生成又は削除する工程（ｂ４）とを含む、
ことを特徴とする配線構造の設計方法。
【請求項３】
請求項２において、
前記工程（ｂ３）では、
ホールドタイミングエラー箇所に対してはその箇所全体をエアギャップ禁止領域とし、セットアップタイミングエラー箇所に対してはその箇所全体をエアギャップ生成領域とする、
ことを特徴とする配線構造の設計方法。
【請求項４】
請求項２において、
前記工程（ｂ３）では、
エアギャップの有無による配線寄生容量の変化量から、タイミングエラーを改善するのに必要なエアギャップ禁止領域の量を算出する、
ことを特徴とする配線構造の設計方法。
【請求項５】
請求項１において、
前記工程（ｂ）は、
前記レイアウトデータの各パスの総配線長を算出する工程と、
前記総配線長がある閾値以下の配線パターンに対してエアギャップ禁止領域を生成する工程とを含む、
ことを特徴とする配線構造の設計方法。
【請求項６】
請求項１において、
前記工程（ｂ）は、
前記レイアウトデータの配線パターンの配線長を算出する工程と、
前記配線長がある閾値以下の配線パターンに対してエアギャップ禁止領域を生成する工程とを含む、
ことを特徴とする配線構造の設計方法。
【請求項７】
請求項１において、
前記工程（ｂ）は、
前記レイアウトデータ中の隣接するダミーパターンを検出する工程と、
前記隣接するダミーパターンに挟まれた領域に対してエアギャップ禁止領域を生成する工程とを含む、
ことを特徴とする配線構造の設計方法。
【請求項８】
請求項１において、
前記工程（ｂ）は、
前記レイアウトデータ中の隣接する電源配線パターンを検出する工程と、
前記隣接する電源配線パターンに挟まれた領域に対してエアギャップ禁止領域を生成する工程とを含む、
ことを特徴とする配線構造の設計方法。
【請求項９】
請求項１において、
前記工程（ｂ）は、
前記レイアウトデータのチップ全体に対してエアギャップ禁止領域を生成する工程と、
前記レイアウトデータに対してタイミング計算を行う工程と、
前記タイミング計算の結果に基づいて前記レイアウトデータ中のタイミングエラー箇所を特定する工程と、
前記タイミングエラー箇所に対して削除するエアギャップ禁止領域を算出する工程と、
前記チップ全体に対して生成されたエアギャップ禁止領域から、前記算出されたエアギャップ禁止領域を削除する工程とを含む、
ことを特徴とする配線構造の設計方法。
【請求項１０】
請求項１において、
前記工程（ｂ）は、
前記レイアウトデータ中の特定の配線パターンに対し並走するダミーパターンを生成する工程と、
前記特定の配線パターンと前記併走するダミーパターンとの間にエアギャップ禁止領域を生成する工程と、
前記特定の配線パターンと前記併走するダミーパターンとの間に必要な寄生容量値から必要なエアギャップ量を求める工程と、
前記エアギャップ量に基づき前記エアギャップ禁止領域を増減する工程とを含む、
ことを特徴とする配線構造の設計方法。
【請求項１１】
半導体集積回路装置のある配線層の配線構造を設計する装置であって、
前記半導体集積回路装置のレイアウトデータを入力する手段（ａ）と、
前記レイアウトデータの配線パターンに基づいてエアギャップの禁止領域を制御する手段（ｂ）と、
前記手段（ｂ）により決定されたエアギャップ禁止領域を含むレイアウトデータを出力する手段（ｃ）とを備える、
ことを特徴とする配線構造の設計装置。
【請求項１２】
請求項１１において、
前記手段（ｂ）は、
前記レイアウトデータに対してタイミング計算を行う手段と、
前記タイミング計算の結果に基づいて前記レイアウトデータ中のタイミングエラー箇所を特定する手段と、
前記タイミングエラー箇所に対して挿入するエアギャップ禁止領域の量及び箇所を特定する手段と、
前記タイミングエラー箇所に対してエアギャップ禁止領域を生成又は削除する手段とを含む、
ことを特徴とする配線構造の設計装置。
【請求項１３】
半導体集積回路装置のある配線層の配線構造を設計する方法であって、
前記半導体集積回路装置のレイアウトデータを入力する工程（ａ）と、
エアギャップ生成箇所を制御するために前記レイアウトデータの配線パターンを制御する工程（ｂ）と、
前記工程（ｂ）により決定された配線パターンを含むレイアウトデータを出力する工程（ｃ）とを備える、
ことを特徴とする配線構造の設計方法。
【請求項１４】
請求項１３において、
前記工程（ｂ）では、
物理形状設計制約ファイルを用いて、ある指定された範囲内の間隔の配線パターンの生成を禁止する、
ことを特徴とする配線構造の設計方法。
【請求項１５】
請求項１４において、
前記物理形状設計制約ファイルは、
ある指定された範囲内の間隔の配線パターンの生成を禁止する制約値をもつ、
ことを特徴とする配線構造の設計方法。
【請求項１６】
請求項１３において、
前記工程（ｂ）は、
配線制約情報を入力する工程（ｂ１）と、
前記レイアウトデータに対してエアギャップを考慮したタイミング計算を行う工程（ｂ２）と、
エアギャップによる容量変動を考慮して前記レイアウトデータの配線パターンを変更する工程（ｂ３）とを含む、
ことを特徴とする配線構造の設計方法。
【請求項１７】
請求項１６において、
前記工程（ｂ３）では、
配線パターンを変更する際に、セットアップタイミングエラーとなっている配線パターンに対して他の配線パターンを並走させる、
ことを特徴とする配線構造の設計方法。
【請求項１８】
請求項１６において、
前記工程（ｂ３）では、
配線パターンを変更する際に、指定された配線間隔以内に配線パターンを生成する、
ことを特徴とする配線構造の設計方法。
【請求項１９】
請求項１６において、
前記工程（ｂ３）では、
配線パターンを変更する際に、指定された配線間隔以内にビアを生成しない、
ことを特徴とする配線構造の設計方法。
【請求項２０】
請求項１６において、
前記工程（ｂ３）では、
配線パターンを変更する際に、ホールドエラーとなっている配線パターンに対してある指定した範囲内の間隔の並走配線が発生しないように迂回した配線パターンを生成する、
ことを特徴とする配線構造の設計方法。
【請求項２１】
半導体集積回路装置のある配線層の配線構造を設計する装置であって、
前記半導体集積回路装置のレイアウトデータを入力する手段（ａ）と、
エアギャップ生成箇所を制御するために前記レイアウトデータの配線パターンを制御する手段（ｂ）と、
前記手段（ｂ）により決定された配線パターンを含むレイアウトデータを出力する手段（ｃ）とを備える、
ことを特徴とする配線構造の設計装置。
【請求項２２】
請求項２１において、
前記手段（ｂ）は、
配線制約情報を入力する手段と、
前記レイアウトデータに対してエアギャップを考慮したタイミング計算を行う手段と、
エアギャップによる容量変動を考慮して前記レイアウトデータの配線パターンを変更する手段とを含む、
ことを特徴とする配線構造の設計装置。
【請求項２３】
半導体集積回路装置のうちのエアギャップを有する配線層の配線構造であって、
ある一定長以下の配線パターンの周辺にエアギャップがない、
ことを特徴とする配線構造。
【請求項２４】
半導体集積回路装置のうちのエアギャップを有する配線層の配線構造であって、
ダミーパターン間にはさまれる領域にエアギャップがない、
ことを特徴とする配線構造（高速動作）。
【請求項２５】
半導体集積回路装置のうちのエアギャップを有する配線層の配線構造であって、
電源配線間にはさまれる領域にエアギャップがない、
ことを特徴とする配線構造（高速動作）。
【請求項２６】
半導体集積回路装置のうちのエアギャップを有する配線層の配線構造であって、
同一配線間隔の並走する配線パターンに対してエアギャップがある部分とない部分が共存する、
ことを特徴とする配線構造。
【請求項２７】
半導体集積回路装置のうちのエアギャップを有する配線層の配線構造であって、
ある指定された範囲内の間隔の配線パターンが存在しない、
ことを特徴とする配線構造。
【請求項２８】
半導体集積回路装置の設計に用いられるライブラリであって、
メタル層とビア層とエアギャップ禁止層とによりビアを定義している、
ことを特徴とするライブラリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細化プロセスにおけるエアギャップを有する半導体集積回路の配線構造およびその設計方法と設計装置に関する。
【背景技術】
【０００２】
近年、半導体プロセスの微細化に伴い、半導体集積回路の高集積度化が著しく進んできた。しかし、高集積度のため配線間隔が極端に狭くなり、配線間の寄生容量が増加するという問題が生じている。配線間寄生容量の増加は、配線間で電気信号が漏れてしまうクロストーク現象や、配線のＲＣ遅延の増大、消費電力の増大につながる。
【０００３】
そのため、半導体製造技術の分野では、４５ｎｍ以降のプロセスに向け、配線間寄生容量を下げる低誘電率の層間絶縁膜（ｌｏｗ−ｋ膜）の研究が盛んに行なわれており、また、ｌｏｗ−ｋ膜ではなく、意図的に配線間の絶縁膜中に空気によって形成される空隙（以下、エアギャップと記す）を設ける配線構造が提案されている（例えば、特許文献１参照）。誘電率１の空気を用いるエアギャップは、ｌｏｗ−ｋ膜よりもさらに低い比誘電率が得られると言われている。
【０００４】
エアギャップを生成する製造方法としては、絶縁膜にメタル層を挿入した後、エアギャップ禁止領域をマスクするレジストパターンを用いて、エアギャップ生成箇所をエッチングするという従来技術がある。半導体製造の際に生じるアライメントズレによるエアギャップとビアとの貫通を防ぐために、ビアの周囲をエアギャップ禁止領域とすることが提案されている（例えば、特許文献２参照）。
【０００５】
また、エアギャップは、メタル層の上に堆積される絶縁膜が流れ落ちずにできる空隙であり、その開口幅には、絶縁膜に使用する材料に依存してエアギャップを生成させるための上限値が存在する。そのため、半導体集積回路の配線構造の設計方法として、ダミーパターンを追加することにより配線間隔を抑制し、エアギャップの数を増加させる技術が提案されている（例えば、特許文献３参照）。
【特許文献１】特許第２０８７５４７号公報
【特許文献２】特開２００６−１２０９８８号公報
【特許文献３】特許第３４８１２２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のエアギャップの生成に関しては、以下の課題を有している。
【０００７】
第一に、配線間寄生容量を不用意に低下することによる弊害が考慮されていない点である。１８０ｎｍ以降の微細プロセスでは、クロストークやＩＲドロップ、動作条件などに起因するクロック信号の伝播時間のずれ（クロックスキュー）の増加のためホールドタイミングエラーが多発している。遅延を考慮せずに形成されたエアギャップは、ホールドタイミングエラーをさらに増やすことになる。特許文献３では、一定値以下の配線間隔となるようにダミーパターンを生成し、できるだけ多くのエアギャップを生成するように構成されているが、同課題を有する。また、電源配線間の容量低下は、電源ノイズの原因になる。
【０００８】
第二に、半導体集積回路の設計において、エアギャップによる容量低下を考慮した配線がされていない点である。エアギャップによる容量低下で配線遅延の削減が可能であるにも拘らず、タイミング収束のために膨大な工数を費やすことになる。
【０００９】
第三に、特許文献２では、エアギャップの生成禁止のためのレジストパターンを生成するが、禁止箇所が多く図形データ量が増加するとそのＯＰＣ処理時間も増すことになる。エアギャップを形成する箇所を指定するパターンを生成する場合も同様のことが言える。
【００１０】
第四に、エアギャップの大きさに依存して、その上層の絶縁膜を貫通する空隙となる危険が考慮されていない点である。エアギャップの上部は、絶縁膜の堆積により円錐状の形状となっている。エアギャップを形成する配線間隔が大きく円錐部が高くなると、絶縁膜の研磨時にエアギャップの頂上部が削り取られる可能性がある。この空隙に上層膜が流れ込み、歩留まり低下の原因となる。
【００１１】
第五に、特許文献２では、ビアとエアギャップが貫通しないように、ビアの周囲をエアギャップ禁止領域とする構成となっているが、１チップ上のビアの数は数百万から数千万個にもおよび、エアギャップ禁止領域の生成においてビアの検索が複雑となり、処理時間が増すことになる。
【００１２】
以上の課題を鑑み、本発明の目的は、エアギャップによる配線間寄生容量の低下による効果および弊害、並びに歩留まりを考慮し必要最低限のエアギャップを生成するための、また、エアギャップ禁止領域の生成を容易化するための配線構造の設計方法および装置を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は、半導体集積回路装置のある配線層の配線構造を設計する方法及び装置であって、エアギャップ生成時にタイミングエラーや歩留まり低下などの弊害を及ぼす要因となる配線パターンに対して短期間でエアギャップの禁止領域を制御することを特徴とする。
【００１４】
前記エアギャップ禁止領域を制御する際に、タイミング計算結果からタイミングエラー箇所を特定し、エアギャップ禁止領域の量及び箇所を特定し、エアギャップ禁止領域の生成または削除をすることを特徴とする。
【００１５】
また前記エアギャップ禁止領域を制御する際に、タイミングエラー箇所すべてにエアギャップ禁止領域を生成することを特徴とする。
【００１６】
また前記エアギャップ禁止領域を制御する際に、各パスの総配線長を算出し、閾値以下の配線パターンに対してエアギャップ禁止領域を生成することを特徴とする。
【００１７】
また前記エアギャップ禁止領域を制御する際に、配線パターンの配線長を算出し、閾値以下の配線パターンに対してエアギャップ禁止領域を生成することを特徴とする。
【００１８】
また前記エアギャップ禁止領域を制御する際に、ダミーパターンにはさまれた領域にエアギャップ禁止領域を生成することを特徴とする。
【００１９】
また半導体集積回路装置のうちのエアギャップを有する配線層の配線構造であって、ダミーパターン間に挟まれる領域にエアギャップがないことを特徴とする。
【００２０】
また前記エアギャップ禁止領域を制御する際に、電源配線パターンにはさまれた領域にエアギャップ禁止領域を生成することを特徴とする。
【００２１】
また半導体集積回路装置のうちのエアギャップを有する配線層の配線構造であって、電源配線パターン間に挟まれる領域にエアギャップがないことを特徴とする。
【００２２】
また前記エアギャップ禁止領域を制御する際に、チップ全体に対してエアギャップ禁止領域を生成し、タイミング計算結果からタイミングエラー箇所を特定し、削除するエアギャップ禁止領域を算出して、エアギャップ禁止領域を削除することを特徴とする。
【００２３】
また前記エアギャップ禁止領域を制御する際に、特定の配線パターンに対し併走するダミーメタルを生成し、その配線パターンとダミーパターンとの間にエアギャップ禁止領域を生成することを特徴とする。
【００２４】
さらに前記特定の配線パターンとダミーパターンとの間に必要な寄生容量値から必要なエアギャップ量を求め、エアギャップ禁止領域を増減させることを特徴とする。
【００２５】
また半導体集積回路装置のうちのエアギャップを有する配線層の配線構造であって、同一配線間隔の併走する配線パターンに対してエアギャップがある部分とない部分があることを特徴とする。
【００２６】
本発明は、半導体集積回路装置のある配線層の配線構造を設計する方法及び装置であって、タイミングエラーや歩留まり低下などの弊害を抑制するために配線パターンを制御することを特徴とする。
【００２７】
前記配線パターンを制御する際に、物理形状設計制約ファイルを用いてある指定された範囲内の配線パターン生成を禁止することを特徴とする。
【００２８】
さらに、前記物理形状設計制約ファイルはある指定された範囲内の間隔の配線パターンの生成を禁止する制約値を持つことを特徴とする。
【００２９】
また半導体集積回路装置のうちのエアギャップを有する配線層の配線構造であって、ある指定された範囲内の間隔の配線パターンが存在しないことを特徴とする。
【００３０】
またライブラリ内のビア定義にメタル層及びビア層以外にエアギャップ禁止層定義を持つことを特徴とする。
【００３１】
また前記配線パターンを制御する際に、配線制約情報を入力し、エアギャップを考慮したタイミング計算を行い、エアギャップによる容量変動を考慮しながら配線パターンを変更することを特徴とする。
【００３２】
さらに前記エアギャップによる容量変動を考慮しながら配線パターンを変更する際に、セットアップタイミングエラーとなっている配線パターンに対して他の配線パターンを併走させることを特徴とする。
【００３３】
また前記エアギャップによる容量変動を考慮しながら配線パターンを変更する際に、指定された配線間隔以内に配線パターンを生成することを特徴とする。
【００３４】
また前記エアギャップによる容量変動を考慮しながら配線パターンを変更する際に、指定された配線間隔以内にビアを生成しないことを特徴とする。
【００３５】
また前記エアギャップによる容量変動を考慮しながら配線パターンを変更する際に、ホールドタイミングエラーとなっている配線パターンに対してある指定した範囲内の間隔の併走配線が発生しないように迂回した配線パターンを生成することを特徴とする。
【発明の効果】
【００３６】
本発明の配線構造及び設計手法によると、自動配線処理工程及び配線処理後にエアギャップによる配線間寄生容量低下による弊害を最小限に抑制した配線パターンを短期間で生成することが可能となる。
【００３７】
また本発明の配線構造及び設計手法によると、エアギャップによる歩留まり低下を抑制した配線パターンを短期間で生成することが可能となる。
【発明を実施するための最良の形態】
【００３８】
図１は、実施の形態１から実施の形態８に係る配線構造の設計方法を示すフローチャート図である。レイアウトデータ入力工程１において入力したレイアウトデータに対して、エアギャップ禁止領域制御工程２において、配線パターンに基づいてエアギャップの禁止領域の制御を行なう。次に、レイアウトデータ出力工程３において、決定されたエアギャップ禁止領域を含むレイアウトデータを出力する。
【００３９】
図２は、実施の形態９から実施の形態１１に係る配線構造の設計方法を示すフローチャート図である。図１と異なるのは、レイアウトデータ入力工程１とレイアウトデータ出力工程３の間に、エアギャップの生成箇所を制御するために配線パターンを制御する配線パターン制御工程４を設けた点である。
【００４０】
以下、各実施の形態を、図面を参照しながら詳細に説明する。
（実施の形態１）
図３は、本発明の実施の形態１による配線構造の設計装置の構成を示すブロック図である。この配線構造の設計装置は、図３に示すように、入力レイアウトデータ３＿００１を入力する入力手段３＿００２と、入力したレイアウトデータの配線パターンに基づいてエアギャップの禁止領域を制御するエアギャップ禁止領域制御手段３＿００３と、決定されたエアギャップ禁止領域の情報を含む出力レイアウトデータ３＿００５を出力する出力手段３＿００４を備え、さらに、エアギャップ禁止領域制御手段３＿００３は、タイミング計算手段３＿００６と、タイミングエラー箇所を特定する手段３＿００７と、エアギャップ禁止領域の量および箇所を特定する手段３＿００８と、エアギャップ禁止領域を生成および削除する手段３＿００９を備えている。
【００４１】
エアギャップ禁止領域制御手段３＿００３は、前述の図１のエアギャップ禁止領域制御工程２において、エアギャップ禁止領域の生成、削除を行なうものである。
【００４２】
図４は、本実施の形態に係る配線構造の設計装置のエアギャップ禁止領域制御手段３＿００３における動作を示すフローチャート図である。図４に基づいて、本実施の形態に係る配線構造の設計装置の動作を図３のエアギャップ禁止領域制御手段３＿００３内の構成に対応づけて説明する。
【００４３】
まず、タイミング計算工程４＿００１において、タイミング計算手段３＿００６は、入力したレイアウトデータに対してタイミング計算を行なう。
【００４４】
次に、タイミングエラー箇所特定工程４＿００２において、手段３＿００７は、タイミング計算結果を基に、レイアウトデータ中のタイミングエラー箇所を特定する。
【００４５】
次に、エアギャップ禁止領域量・挿入箇所特定工程４＿００３において、手段３＿００８は、タイミングエラー箇所特定工程４＿００２で検出したタイミングエラー箇所に対して、別途定義しておいたエアギャップ有無による容量値変化情報４＿００５から得られる配線寄生容量の変化量を基に、エアギャップ禁止領域のサイズを求める。さらに、該タイミングエラー箇所周辺の配線パターンの状況から、エアギャップ禁止領域の挿入箇所を確定する。
【００４６】
次に、エアギャップ禁止領域生成・削除工程４＿００４において、手段３＿００９は、入力したレイアウトデータに対して、エアギャップ禁止領域量・挿入箇所特定工程４＿００３で求めたエアギャップ禁止領域の挿入箇所にエアギャップ禁止領域を生成する。
【００４７】
図５を用いて、本実施の形態に係る配線構造について説明する。
【００４８】
図５（ａ）は、セル５＿００１とセル５＿００２の間を接続する配線パターン５＿００３を示した図である。配線パターン５＿００３は、タイミングエラー箇所特定工程４＿００２において、ホールドタイミングエラーとして特定されたとする。このとき、エアギャップ禁止領域量・挿入箇所特定工程４＿００３において、配線パターン５＿００３のホールドタイミングエラー量と、エアギャップ有無による配線寄生容量の変化量から、ホールドタイミングエラーを改善するのに必要なエアギャップ禁止領域の量が計算される。
【００４９】
例えば、配線パターン５＿００３で２００ｐｓのホールドタイミングエラーが出たとし、エアギャップ禁止領域量・挿入箇所特定工程４＿００３において、この２００ｐｓのホールドタイミングエラーを改善するために、０．５ｕｍ幅で計２．５ｕｍの長さのエアギャップ禁止領域が必要と算出されたとする。この場合、配線パターン５＿００３が、他の配線パターン５＿００４及び５＿００５と０．５ｕｍ間隔で隣接している場所で、計２．５ｕｍとなるようにエアギャップ禁止領域の挿入箇所が決定される。
【００５０】
このとき、配線パターン５＿００４及び５＿００５がエアギャップ禁止領域を挿入することによりセットアップタイミングエラーとならないよう、エアギャップ禁止領域は配線パターン５＿００３の一箇所もしくは、複数個所に生成される。
【００５１】
図５（ｂ）は、複数個所にエアギャップ禁止領域が生成された例を示す図である。隣接する配線パターンのセットアップタイミングエラーの発生を防止するために、エアギャップ禁止領域５＿００６および５＿００７を生成している。
【００５２】
図５（ｃ）は、エアギャップ禁止領域５＿００６および５＿００７を用いて生成されるエアギャップを含む配線構造を示す図である。配線パターン５＿００３の周りには、エアギャップ５＿００８および５＿００９が生成された領域と、エアギャップが生成されない領域が混在した配線構造となる。
【００５３】
なお、上記ではエアギャップ禁止領域を生成することで、ホールドタイミングエラーを改善する例を述べたが、エアギャップ生成領域を生成することによるセットアップタイミングエラーの改善や、エアギャップ禁止領域を削除することによるセットアップタイミングエラーの改善、エアギャップ生成領域を削除することによるホールドタイミングエラーの改善も同様である。
【００５４】
以上のように、タイミングエラー箇所特定工程４＿００２と、タイミングエラー箇所に対して、エアギャップ有無による容量値の変化量に基づき、エアギャップ禁止領域の量および箇所を特定するエアギャップ禁止領域量・挿入箇所特定工程４＿００３と、レイアウトデータに対してエアギャップ禁止領域を生成・削除するエアギャップ禁止領域生成・削除工程４＿００４を設けたことにより、レイアウトデータの配線パターンを変更せずにタイミングエラーを改善することができ、タイミングエラー改善のためのレイアウトデータ修正にかかる工数を削減することが可能になる。
（実施の形態２）
本発明の実施の形態２に係る配線構造の設計方法について説明する。
【００５５】
実施の形態１で示した配線構造の設計手法では、図４のエアギャップ禁止領域量・挿入箇所特定工程４＿００３において、エアギャップの量によるタイミングへの影響を計算するため、処理時間が増大するという課題がある。
【００５６】
本実施の形態では、図４のエアギャップ禁止領域量・挿入箇所特定工程４＿００３において、エアギャップ禁止領域量の計算を行なわず、タイミングエラー箇所に対して、一律、ホールドエラー箇所にはエアギャップ禁止領域を生成し、セットアップエラー箇所にはエアギャップ禁止領域を削除することを特徴とする。
【００５７】
図６を用いて、本実施の形態に係る配線構造について説明する。
【００５８】
図６（ａ）は、セル６＿００１、セル６＿００２間を接続する配線パターン６＿００３を示した図である。配線パターン６＿００３は、タイミングエラー箇所特定工程４＿００２において、ホールドタイミングエラーとして特定されたとする。このとき、エアギャップ禁止領域量・挿入箇所特定工程４＿００３では、エアギャップ禁止領域挿入量を計算せず、また、配線パターン６＿００４、６＿００５のタイミング状況に関係なく、エアギャップ禁止領域挿入箇所を配線パターン６＿００３の経路上全面と特定する。
【００５９】
図６（ｂ）は、エアギャップ禁止領域が生成された例を示す図である。配線パターン６＿００３の経路上に一律エアギャップ禁止領域６＿００６、６＿００７、６＿００８を生成している。
【００６０】
図６(ｃ)は、エアギャップ禁止領域６＿００６、６＿００７、６＿００８を用いて生成される配線構造を示す図である。配線パターン６＿００３の周辺にエアギャップをもたない配線構造となる。
【００６１】
なお、上記では、前述のエアギャップ禁止領域量・挿入箇所特定工程４＿００３でエアギャップ禁止領域挿入量を計算することなく、ホールドエラーとなる配線経路上全面に一律エアギャップ禁止領域を生成しているが、エアギャップ禁止領域の生成により、図６におけるホールドエラー配線パターン６＿００３の隣接配線パターン６＿００４及び６＿００５でセットアップエラーとなる可能性がある。この場合、エアギャップ禁止領域の挿入量をあらかじめ指定しておくことにより、エアギャップ禁止領域生成後のセットアップタイミングエラーを減らすことが可能となる。
【００６２】
なお、上記ではエアギャップ禁止領域を生成することで、ホールドタイミングエラーを改善する例を述べたが、エアギャップ生成領域を生成することによるセットアップタイミングエラーの改善や、エアギャップ禁止領域を削除することによるセットアップタイミングエラーの改善、エアギャップ生成領域を削除することによるホールドタイミングエラーの改善も同様である。
【００６３】
以上のように、エアギャップ禁止領域量・挿入箇所特定工程４＿００３において、タイミングエラー箇所に対して、一律、ホールドタイミングエラー箇所にはエアギャップ禁止領域を生成し、セットアップタイミングエラー箇所にはエアギャップ禁止領域を削除することにより、より高速にエアギャップ禁止領域を制御することが可能となる。
（実施の形態３）
本発明の実施の形態３に係る配線構造の設計方法について説明する。
【００６４】
実施の形態１及び２で示した配線構造の設計方法では、タイミング計算を行ない、タイミングエラー箇所を特定した後、タイミングエラーを回避するためにエアギャップ禁止領域を生成する構成となっているが、タイミングの算出には複雑な遅延計算を実施する必要があり、計算時間が膨大になるという課題がある。
【００６５】
本実施の形態は、タイミングを算出することなく、パスの配線長の総和に基づきエアギャップ禁止領域を生成することを特徴とする。
【００６６】
図７は、前述の図１のエアギャップ禁止領域制御工程２における、本実施の形態に係る配線構造の設計方法を示すフローチャート図である。
【００６７】
図８は、本実施の形態の流れを説明するための半導体集積回路のレイアウト例である。図８（ａ）において、フリップフロップ８＿１０は配線パターン８＿３０によって組合せ素子８＿２０と接続されている。また、組合せ素子８＿２０は配線パターン８＿３１，８＿３２，８＿３３，８＿３４によってフリップフロップ８＿１１と接続されている。さらに、入力ポート８＿１２は配線パターン８＿３５，８＿３６，８＿３７によってフリップフロップ８＿１３と接続されている。なお、図中の白丸（○）は、配線パターンとフリップフロップや組合せ素子やポートとの接続を示す。
【００６８】
以下、図７に示す処理の流れを図８を用いて説明する。
【００６９】
まず、ステップ７＿１０において、パスの配線長の総和を算出する。ここで、パスとは、フリップフロップまたは入力ポートから、フリップフロップまたは出力ポートへの経路を指す。図８（ａ）では、フリップフロップ８＿１０からフリップフロップ８＿１１への経路、入力ポート８＿１２からフリップフロップ８＿１３への経路がそれぞれパスである。
【００７０】
次に、ステップ７＿１１において、パスの配線長の総和が閾値以下か否かを判定し、閾値以下である場合には、ステップ７＿１２において、配線の周囲にエアギャップ禁止領域を生成する。
【００７１】
このステップ７＿１０からステップ７＿１２までの処理を全てのパスに対して実施する。
【００７２】
なお、ステップ７＿１１で用いる閾値は様々な計算方法で設定可能であるが、一例としては、最小駆動能力のバッファが配線パターンを駆動する際に、ホールドタイミング値を満たすことのできる配線長の最小値とする方法が考えられる。
【００７３】
図８（ｂ）は、同（ａ）に対するエアギャップ禁止領域の生成後の一例を示す図である。ここで、閾値を１２５ｕｍとする。配線パターン８＿３０，８＿３１，８＿３２，８＿３３，８＿３４の配線長の総和が１００ｕｍであり、閾値以下であったため、それらの配線パターンの周囲にエアギャップ禁止領域８＿４０，８＿４１，８＿４２，８＿４３，８＿４４，８＿４５，８＿４６，８＿４７，８＿４８を生成している。一方、配線パターン８＿３５，８＿３６，８＿３７の配線長の総和は１５０ｕｍであり閾値以上であったため、それらの配線パターンの周囲にはエアギャップ禁止領域を生成してない。
【００７４】
以上のように、パスの総配線長を算出するステップ７＿１１と、総配線長が閾値以下の配線パターンに対してエアギャップ禁止領域を生成するステップ７＿１２を設けることにより、複雑な遅延計算が不要となるため、エアギャップ禁止領域の生成に要する時間を大幅に短縮することが可能となる。
（実施の形態４）
本発明の実施の形態４に係る配線構造の設計方法について説明する。
【００７５】
ビアの周囲をエアギャップ禁止領域とする場合、極端に短く、かつ、両端にビアを持つ配線パターンに対して、非常に小さなエアギャップが生成されることになる。
【００７６】
図９は、従来の配線構造の設計方法による半導体集積回路のレイアウト例を示す図である。メタル３層の配線パターン９＿３０とメタル４層の配線パターン９＿３１がビア９＿５０により接続されており、メタル４層の配線パターン９＿３１とメタル３層の配線パターン９＿３２がビア９＿５１により接続されている。ビア９＿５０の周囲にはエアギャップ禁止領域９＿４０を、ビア９＿５１の周囲にはエアギャップ禁止領域９＿４１が生成される。このとき、エアギャップ禁止領域９＿４０とエアギャップ禁止領域９＿４１の間にはわずかな領域が存在するため、非常に小さなエアギャップ９＿６０と９＿６１が生成される。このような非常に小さなエアギャップはタイミングにほとんど影響を及ぼさない。
【００７７】
本実施の形態は、ホールドタイミングエラーを発生させることなく、配線パターンの配線長に基づきエアギャップ禁止領域を生成することを特徴とする。
【００７８】
図１０は、前述の図１のエアギャップ禁止領域制御工程２における、本実施の形態に係る配線構造の設計方法を示すフローチャート図である。
【００７９】
以下、図１０に示す処理の流れを説明する。
【００８０】
まず、ステップ１０＿１０において配線パターンの配線長を算出する。次に、ステップ１０＿１１において、配線パターンの配線長が閾値以下か否かを判定し、閾値以下である場合には、ステップ１０＿１２において配線パターンの周囲にエアギャップ禁止領域を生成する。このステップ１０＿１０からステップ１０＿１２までの処理を全ての配線パターンに対して実施する。
【００８１】
なお、閾値は様々な計算方法で設定可能であるが、一例としては、最小ビア径の１０倍の長さとする方法が考えられる。
【００８２】
図１１は、本実施の形態によるエアギャップ禁止領域の生成後の一例を示す図である。図１１中の符号は、図８と同じである。配線パターン８＿３３の配線長が４０ｕｍであり閾値の１０ｕｍ以上であったため、実施の形態３で生成されたエアギャップ禁止領域８＿４５，８＿４６が、本実施の形態では生成されていない。
【００８３】
本実施の形態により設計された配線構造は、ある一定長以下の配線パターンの周辺にエアギャップがないという特徴をもつ。
【００８４】
以上のように、配線パターンの配線長を算出するステップ１０＿１０と、配線長が閾値以下の配線パターンに対してエアギャップ禁止領域を生成するステップ１０＿１２を設けることにより、タイミングへの影響の小さいエアギャップの生成を禁止することになり、ホールドタイミングエラーを発生させることなくエアギャップ生成に係わるＯＰＣ処理時間の増大を防ぐことが可能となる。
（実施の形態５）
本発明の実施の形態５に係る配線構造の設計方法について説明する。
【００８５】
ダミーパターンとダミーパターンの間の領域については、ダミーパターン自身がタイミング計算対象外であるため、タイミングエラーの観点からはエアギャップを生成しても生成しなくても良い。
【００８６】
本実施の形態は、ダミーパターンとダミーパターンの間の領域に、エアギャップ禁止領域を生成することを特徴とする。
【００８７】
図１２は、前述の図１のエアギャップ禁止領域制御工程２における、本実施の形態に係る配線構造の設計方法を示すフローチャート図である。
【００８８】
以下、図１２に示す処理の流れを説明する。
【００８９】
まず、ステップ１２＿１０において、ダミーパターンを抽出する。次に、ステップ１２＿１１において、抽出したダミーパターンに隣接して他のダミーパターンが存在するか否かを判定する。
【００９０】
他のダミーパターンが存在する場合には、ステップ１２＿１２において、２つのダミーパターンで挟まれた領域にエアギャップ禁止領域を生成する。
【００９１】
このステップ１２＿１０からステップ１２＿１２までの処理を全てのダミーパターンに対して実施する。
【００９２】
図１３は、本実施の形態によるエアギャップ禁止領域の生成後の一例を示す図である。
【００９３】
図１３において、ダミーパターン１３＿７０とダミーパターン１３＿７１の間に領域１３＿８０が存在し、ダミーパターン１３＿７１とダミーパターン１３＿７２の間に領域１３＿８１が存在する。本実施の形態では、領域の幅に関係なく、領域１３＿８０と領域１３＿８１にエアギャップ禁止領域を生成する。
【００９４】
本実施の形態により設計された配線構造は、ダミーパターンで挟まれた領域にエアギャップがないという特徴をもつ。
【００９５】
以上のように、ダミーパターンにはさまれた領域にエアギャップ禁止領域を生成するステップ１２＿１２を設けることにより、ダミーパターン間の小さなエアギャップを生成することがないため、エアギャップ生成に係わるＯＰＣ処理時間の増大を防ぐことが可能となる。
（実施の形態６）
本発明の実施の形態６に係る配線構造の設計方法について説明する。
【００９６】
電源パターンと電源パターンの間の領域については、電源パターン自身がタイミング計算対象外であるため、タイミングエラーの観点からはエアギャップを生成しても生成しなくても良い。しかしながら、電源ノイズの観点からは、電源パターンの間の領域にエアギャップを生成すると、電源パターンに付帯する容量が低下するため好ましくない。
【００９７】
本実施の形態は、電源パターンと電源パターンの間の領域に、エアギャップ禁止領域を生成することを特徴とする。
【００９８】
図１４は、前述の図１のエアギャップ禁止領域制御工程２における、本実施の形態に係る配線構造の設計方法を示すフローチャート図である。
【００９９】
以下、図１４に示す処理の流れを説明する。
【０１００】
図１４に示すステップ１４＿１０において電源パターンを抽出する。次に、ステップ１４＿１１において前記電源パターンに隣接して他の電源パターンが存在するか否かを判定し、他の電源パターンが存在する場合には、ステップ１４＿１２において電源パターンで挟まれた領域にエアギャップ禁止領域を生成する。このステップ１４＿１０からステップ１４＿１２までの処理を全ての電源パターンに対して実施する。
【０１０１】
図１５は、本実施の形態によるエアギャップ禁止領域の生成後の一例を示す図である。
【０１０２】
図１５において、電源パターン１５＿９０と電源パターン１５＿９１の間に領域１５＿８２が存在し、電源パターン１５＿９１と電源パターン１５＿９２の間に領域１５＿８３が存在する。本実施の形態では、領域の幅に関係なく、領域１５＿８２と領域１５＿８３にエアギャップ禁止領域を生成する。
【０１０３】
本実施の形態により設計された配線構造は、電源パターンで挟まれた領域にエアギャップがないという特徴をもつ。
【０１０４】
以上のように、電源配線パターンに挟まれた領域にエアギャップ禁止領域を生成するステップ１４＿１２を設けることにより、電源パターンの負荷容量の低下を防ぐことができ、電源ノイズ耐性の強い配線構造を設計することが可能となる。
（実施の形態７）
本発明の実施の形態７に係る配線構造の設計方法について説明する。
【０１０５】
本実施の形態は、チップ全面にエアギャップ禁止領域を予め生成しておき、セットアップタイミングエラー箇所のエアギャップ禁止領域を削除することを特徴とする。
【０１０６】
図１６は、前述の図１のエアギャップ禁止領域制御工程２における、本実施の形態に係る配線構造の設計方法を示すフローチャート図である。
【０１０７】
以下、図１６に示す処理の流れを説明する。
【０１０８】
まず、ステップ１６＿１０においてチップ全体にエアギャップ禁止領域を生成する。
【０１０９】
次に、ステップ１６＿１１において、パスのセットアップタイミング値を計算し、ステップ１６＿１２において、セットアップタイミングエラーか否かを判定する。
【０１１０】
セットアップタイミングエラーである場合には、ステップ１６＿１３において、セットアップタイミング値を満たすために削除すべきエアギャップ禁止領域を計算し、ステップ１６＿１４において、そのエアギャップ禁止領域を削除する。
【０１１１】
このステップ１６＿１１からステップ１６＿１４までの処理を全てのパスに対して実施する。
【０１１２】
図１７は、本実施の形態によるエアギャップ禁止領域の削除後の一例を示す図である。
【０１１３】
図１７（ａ）は、図８（ａ）のレイアウトに対してステップ１６＿１０を実施した図である。エアギャップ禁止領域１７＿４９がチップ全面に生成されている。
【０１１４】
また、図１７（ｂ）は、図１７（ａ）にステップ１６＿１１からステップ１６＿１５を適用した結果の一例であり、領域１７＿０１，領域１７＿０２，領域１７＿０３，領域１７＿０４，領域１７＿０５，領域１７＿０６において、エアギャップ禁止領域が削除されている。
【０１１５】
以上のように、チップ全体にエアギャップ禁止領域を生成するステップ１６＿１０と、タイミング計算を行なうステップ１６＿１１と、セットアップタイミング値を満たすために削除すべきエアギャップ禁止領域を算出するステップ１６＿１３を設けることにより、セットアップタイミングエラー箇所にのみエアギャップを生成することが可能となり、エアギャップに係わるＯＰＣ処理時間の増大を防ぐことが可能となる。
（実施の形態８）
本発明の実施の形態８に係る配線構造の設計方法について説明する。
【０１１６】
本実施の形態は、特定の配線パターンに対して、並走するダミーパターンを生成し、その上のエアギャップ禁止領域の量を増減することにより遅延調整を行なうことを特徴とする。
【０１１７】
図１８は、本実施の形態に係る配線構造の設計方法を示すフローチャート図である。図１８（ａ）は配置配線の流れを示し、同（ｂ）はマスク作成後のエアギャップ禁止領域制御の流れを示す図である。以下、図１８に示す処理の流れを説明する。
【０１１８】
まず、ステップ１８＿１０１において、遅延調整を行なうセルを、遅延調整値の幅に応じて距離を開けて、予め配置しておく。
【０１１９】
次に、ステップ１８＿１０２において、残りのセルに対して、一般的な配置処理を行なう。
【０１２０】
次に、ステップ１８＿１０３において、ステップ１８＿１０１で配置した遅延調整を行なうセル間の配線のみを行なう。
【０１２１】
次に、ステップ１８＿１０４において、ステップ１８＿１０３で配線した配線パターンの両側に、並走するダミーパターンを最小配線間隔で配線する。
【０１２２】
次に、ステップ１８＿１０５において、ステップ１８＿１０４で生成したダミーパターンも含め、配線パターンの長さの半分を覆うようにエアギャップ禁止領域を生成する。
【０１２３】
次に、ステップ１８＿１０６において、残りの配線に対して、一般的な配線処理を行ない、レイアウト設計を完了させてレイアウトデータを出力する。
【０１２４】
そして、マスク作成を行なった後、（ｂ）の処理に入る。
【０１２５】
ステップ１８＿１０７において、遅延調整を行なうセルの遅延調整量を求め、並走するダミーパターンとの間の必要な寄生容量値を求め、必要なエアギャップ量を求める。
【０１２６】
次に、ステップ１８＿１０８において、ステップ１８＿１０７で求めたエアギャップ量を基に、エアギャップ禁止領域を増減する。
【０１２７】
図１９は、本実施の形態によるエアギャップ禁止領域の増減の一例を示す図である。図１９（ａ）は、レイアウトデータ１８＿１０９を示す図である。同（ｂ）はステップ１８＿１０８でエアギャップ禁止領域を増加した場合の配線構造を示す図であり、同（ｃ）は同様にエアギャップ禁止領域を削減した場合の図である。
【０１２８】
図１９（ａ）を用いて、ステップ１８＿１０４とステップ１８＿１０５における処理を説明する。
【０１２９】
ステップ１８＿１０４において、遅延調整を行なうセル１９＿２０１と出力先のセル１９＿２０２との間の配線パターン１９＿２０５に対して、その両側に並走するようにダミーパターン１９＿２０６を生成する。
【０１３０】
次に、ステップ１８＿１０５において、配線パターン１９＿２０５とダミーパターン１９＿２０６の配線間に発生するエアギャップの半分が埋まるようにエアギャップ禁止領域１９＿２０３を生成する。
【０１３１】
なお、エアギャップ禁止領域の作り方は、図１９（ａ）とは逆に、セル１９＿２０２側にエアギャップ禁止領域を作成してもよい。また、エアギャップ、エアギャップ禁止領域、エアギャップと交互にしてもよい。
【０１３２】
図１９（ｂ）と（ｃ）を用いて、本実施の形態によるエアギャップ禁止領域の増減の例を説明する。
【０１３３】
例えば、図１９（ａ）の配線パターン１９＿２０５の配線間負荷容量が０．５ｐｆであり、セル１９＿２０１の遅延値が２ｎｓとする。
【０１３４】
図１９（ｂ）では、セル１９＿２０１の遅延値を３ｎｓに遅延調整するために０．８ｐｆの配線間負荷容量が必要であるとする。その場合、０．８ｐｆの配線間負荷容量になるエアギャップ１９＿２０８の量が求められ、エアギャップ禁止領域１９＿２０３を増加させたエアギャップ禁止領域１９＿２０９が生成される。
【０１３５】
一方、図１９（ｃ）では、セル１９＿２０１の遅延値を１ｎｓに遅延調整するために０．１ｐｆの配線間負荷容量が必要であるとする。その場合、０．１ｐｆの配線間負荷容量になるエアギャップ１９＿２１０の量が求められ、その結果エアギャップ禁止領域１９＿２０３は削除される。
【０１３６】
本実施の形態により設計された配線構造は、同一配線間隔の並走する配線パターンに対してエアギャップがある部分とない部分が共存するという特徴をもつ。
【０１３７】
以上のように、配線パターンと併走するダミーパターンとの間にエアギャップ禁止領域を生成するステップ１８＿１０５と、必要なエアギャップ量を求めるステップ１８＿１０７と、エアギャップ禁止領域を増減するステップ１８＿１０８を設けることにより、メタル層とビア層の修正をすることなく、エアギャップ禁止層のみの修正で遅延値の調整が行なえるため、マスク修正費用の抑制が可能となる。
（実施の形態９）
本発明の実施の形態９に係る配線構造の設計方法について説明する。
【０１３８】
本実施の形態は、前記図２の配線パターン制御工程４において、物理形状設計制約として指定された配線間隔を持つ配線パターンの生成を禁止することを特徴とする。
【０１３９】
図２０は、本実施の形態で用いる物理形状設計制約の例を示す図である。
【０１４０】
図２０において、２０＿００１は物理形状設計制約ファイルである。物理形状設計制約ファイル２０＿００１中に記載された物理形状設計制約X_AirGap_NoSpacingは、メタル層Xに対して、minValue以上maxValue以下の配線間隔を持つ配線パターンの生成を禁止する。minValueおよびmaxValueの値は、半導体製造プロセスにより決定される。
【０１４１】
例えば、
Metal1_AirGap_NoSpacing = 0.4um , 0.5um  （式１）
と記載されている場合、メタル層Metal1の配線間隔において、０．４ｕｍ以上０．５ｕｍ以下の配線間隔で配線パターンが作成されている箇所は、物理形状設計制約違反となる。
【０１４２】
次に、本実施の形態の処理の流れを説明する。
【０１４３】
図２１は、本実施の形態に係る配線構造の設計方法の処理の流れを示すフローチャート図である。図２１において、２１＿１０４は図２０のフォーマットで記載された物理形状設計制約ファイルである。
【０１４４】
まず、ステップ２１＿１０１において、配線前のレイアウトデータ２１＿１０３と物理形状設計制約ファイル２１＿１０４を読み込む。
【０１４５】
次に、ステップ２１＿１０２において、物理形状設計制約ファイル２１＿１０４に記載されている物理形状設計制約を基に、配線処理を行なう。このとき、各メタル層に定義されているminValue以上maxValue以下の配線間隔での配線パターンが生成された場合、配線間隔がminValue以下、あるいは、maxValue以上となるように配線パターンを修正する。
【０１４６】
例えば、配線間隔がminValueより小さくなるように一方の配線を他方の配線に近づける、あるいは、配線間隔がmaxValueより大きくなるように一方の配線を他方の配線から遠ざける、あるいは、メタル層を乗り換えることで実現する。ただし、配線を近づける場合は、一般的に物理形状設計制約として使用されている最小配線間隔は満たすものとする。
【０１４７】
図２２は、本実施の形態により生成される配線パターンの一例を示す図である。図２２（ａ）は上記（式１）の物理形状設計制約を用いずに配線を行なった図、同（ｂ）は同制約を用いて配線を行なった図である。
【０１４８】
上記（式１）の物理形状設計制約を用いずに配線を行なった場合、（ａ）に示すように、０．４ｕｍ以上０．５ｕｍ以下の配線間隔２２＿２０２、２２＿２０３が存在してしまう。
【０１４９】
一方、上記（式１）の物理形状設計制約を用いて配線を行なった場合、（ｂ）に示すように、０．４ｕｍ以上０．５ｕｍ以下の配線間隔が存在しないように配線される。
【０１５０】
本実施の形態により設計された配線構造は、ある範囲内の配線間隔をもつ配線パターンが存在しないという特徴をもつ。
【０１５１】
なお、本物理形状設計制約は、予め記載された物理形状設計制約ファイルを半導体集積回路の各設計工程にて入力してもよいし、各設計工程中に指示してもよい。
【０１５２】
以上のように、指定された配線間隔を持つ配線パターンの生成を禁止する物理形状設計制約を用いることにより、円錐部が高くなるエアギャップが生成されないため、研磨時に穴が開かず、歩留まりを向上することができる。
（実施の形態１０）
本発明の実施の形態１０に係る配線構造の設計方法について説明する。
【０１５３】
本実施の形態は、前記図２の配線パターン制御工程４において、ビア定義にメタル層及びビア層以外にエアギャップ禁止層を持つライブラリを用いることを特徴とする。
【０１５４】
図２３から図２５は、本実施の形態に係るライブラリによるビア形状を示す図である。各図において、２３〜２５＿１０１と２３〜２５＿１０２はメタル層、２３〜２５＿１０３はビア層、２３〜２５＿１０４はエアギャップ禁止層である。
【０１５５】
各図において、（ａ）は、メタル層およびビア層により定義されるビア形状を示し、（ｂ）は、さらにエアギャップ禁止層を含み定義されるビア形状を示す。
【０１５６】
従来のライブラリにおけるビア形状は、各図の（ａ）に相当する。
【０１５７】
なお、各ビア定義におけるエアギャップ禁止層のサイズは、半導体製造の際に生じるアライメントズレによるエアギャップとビアとの貫通を防ぐエアギャップ禁止領域の最小値であり、半導体製造プロセスに依存して決定される。
【０１５８】
以上のように、ビア定義にエアギャップ禁止層定義をもつライブラリを使用することにより、エアギャップ禁止領域の生成においてビアの探索が不要となり、処理時間を削減することができる。
（実施の形態１１）
本発明の実施の形態１１に係る配線構造の設計方法について説明する。
【０１５９】
ここで、本実施の形態を説明する前に、言葉の定義をする。「配線セグメント」とは、同一メタル層で連続した配線パターンを指す。「最大エアギャップ発生間隔」とは、エアギャップが発生する最大配線間隔を指す。
【０１６０】
本実施の形態は、タイミングエラーを削減するために、セットアップタイミングエラーとなるパスを構成する配線セグメントの周辺にはエアギャップを発生させる配線セグメントを生成し、ホールドタイミングエラーとなるパスを構成する配線セグメントの周辺にはエアギャップを発生させない配線セグメントを生成することを特徴とする。
【０１６１】
図２６は、本実施の形態による配線構造の設計装置の構成を示すブロック図である。この配線構造の設計装置は、図２６に示すように、入力レイアウトデータ２６＿００１を入力する入力手段２６＿００２と、入力したレイアウトデータに対してエアギャップ生成箇所を制御するために配線パターンを制御する配線パターン制御手段２６＿００３と、出力レイアウトデータ２６＿００５を出力する出力手段２６＿００４を備え、さらに、配線パターン制御手段２６＿００３は、配線制約情報２６＿００６を入力する手段２６＿００７と、エアギャップを考慮したタイミングを計算する手段２６＿００８と、配線パターンを変更する手段２６＿００９を備えている。
【０１６２】
前述の図２の配線パターン制御工程４において、配線パターン制御手段２６＿００３は、エアギャップ生成箇所を制御するために配線パターンの制御を行なう。
【０１６３】
図２７は、本実施の形態に係る配線構造の設計装置の配線パターン制御手段２６＿００３における動作を示すフローチャート図である。図２７に基づいて、本実施の形態に係る配線構造の設計装置の動作を説明する。
【０１６４】
図２７において、２７＿０１０は配線制約情報入力工程、２７＿０１５は配線制約除外設定工程、２７＿０２０はエアギャップを考慮したタイミング計算工程、２７＿０３０はセットアップタイミングエラーパス検出工程、２７＿０４０はホールドタイミングエラーパス検出工程、２７＿０５０はセットアップタイミングエラーパス用配線制約設定工程、２７＿０６０はホールドタイミングエラーパス用配線制約設定工程、２７＿０７０はエアギャップによる容量変動を考慮した配線工程である。配線制約情報入力工程２７＿０１０および配線制約除外設定工程２７＿０１５は手段２６＿００７の動作であり、タイミング計算工程２７＿０２０からホールドタイミングエラーパス用配線制約設定工程２７＿０６０は手段２６＿００８の動作であり、エアギャップによる容量変動を考慮した配線工程２７＿０７０は手段２６＿００９の動作となる。
【０１６５】
まず、配線制約情報入力工程２７＿０１０において、２７＿１１０，２７＿１２０，２７＿１３０に示す配線制約を入力する。
２７＿１１０は隣接配線制約（セットアップタイミングエラー用）、
２７＿１２０は隣接ビア禁止制約（セットアップタイミングエラー用）、
２７＿１３０は隣接配線禁止制約（ホールドタイミングエラー用）を示す。
【０１６６】
次に、配線制約除外設定工程２７＿０１５において、各配線セグメントに対し隣接する配線セグメントまでの最短距離を算出し、最短距離が一定値以上である配線に対して、配線制約情報入力工程２７＿０１０で入力される配線制約の対象外とする設定をする。
【０１６７】
ここで、一定値とは、エアギャップによる配線間寄生容量の低下効果が得られる最大の配線間隔とする。例えば、配線間隔が非常に広い場合、配線間寄生容量はエアギャップを隣接させるよりも小さくなる。配線間隔が広く、エアギャップを隣接させるよりも小さな配線間寄生容量を持つ配線セグメントに対しては、配線制約の対象外とする設定をする。
【０１６８】
なお、各配線に対する隣接配線までの最短距離の算出に関しては、配線後であれば実際の配線間隔から算出し、配線前であれば配線経路を概略的に見積もることにより算出できる。
【０１６９】
ここで、配線制約２７＿１１０，２７＿１２０，２７＿１３０について説明する。
【０１７０】
隣接配線制約（セットアップタイミングエラー用）２７＿１１０は、指定ネットに対し、最大エアギャップ発生間隔だけ離れた位置に他のネットの配線セグメントを優先的に発生させる制約である。本制約設定の効果を図２８を用いて説明する。２８＿０００〜２８＿００５はスタンダードセル、２８＿０１０，２８＿０２０，２８＿０３０はネット、２８＿０１１はネット２８＿０１０を接続する配線セグメント、２８＿０２１はネット２８＿０２０を接続する配線セグメント、２８＿０３１はネット２８＿０３０の配線セグメント、２８＿０４０は最大エアギャップ発生間隔である。
【０１７１】
図２８（ａ）に、スタンダードセル２８＿０００〜２８＿００５間の接続関係を示す。同（ｂ）は、ネット２８＿０１０に対し隣接配線制約（セットアップタイミングエラー用）を設定した場合の配線結果の例である。
【０１７２】
一般的に、配線セグメントはネットを最短距離で接続するように作成される。しかし、隣接配線制約（セットアップタイミングエラー用）を設定した場合、指定ネットの配線セグメント２８＿０１１と最大エアギャップ発生間隔２８＿０４０だけ離れた他ネットの配線セグメント２８＿０２１，２８＿０３１が生成される。その結果、指定ネットの配線セグメント２８＿０１１に隣接してエアギャップが生成される。
【０１７３】
なお、図２８では、説明を簡単にするため配線セグメントは１層のみとしたが、複数層の場合は各メタル層において同様の処理を実施する。
【０１７４】
なお、図２８（ｂ）では配線経路を変更した配線セグメントを生成したが、他ネットの配線セグメントの配線幅を太くし、最大エアギャップ発生間隔まで隣接させても良い。また、最大エアギャップ発生間隔でダミーパターンを生成してもよい。図２９は、ダミーパターンを生成した例である。図２９において２９＿１０と２９＿２０がダミーパターンである。
【０１７５】
隣接ビア禁止制約（セットアップタイミングエラー用）２７＿１２０は、指定ネットに対し、最大エアギャップ発生間隔以内に他ネットのビア（指定ネットの配線セグメントと同層の配線を接続するビア）を生成することを禁止する制約である。本制約の設定の効果を図３０を用いて説明する。３０＿０１０，３０＿０２０はネット、３０＿０１１，３０＿０２１，３０＿０１２，３０＿０２２は同一メタル層の配線セグメント，３０＿０３０（点で示した領域）はネット３０＿０２０の最大エアギャップ発生間隔以内の領域である。メタル層は２層とし、縦方向の配線と横方向の配線は異なるメタル層を用い、これらのメタル層はビアを用いて接続される。
【０１７６】
図３０（ａ）にスタンダードセル間の接続関係を示す。同（ｃ）は、ネット３０＿０２０に対し隣接ビア禁止制約（セットアップタイミングエラー用）を設定した場合の配線結果の例である。同（ｂ）は本制約を設定しない場合の配線結果の例である。（ｂ）に示すように、本制約を設定しない場合、ビア３０＿０５０，３０＿０６０が生成される可能性があるが、（ｃ）では本制約により領域３０＿０３０外にビア３０＿０５１，３０＿０６１が生成される。
【０１７７】
ビアの周囲をエアギャップ禁止領域とする必要がある場合、ビアが最大エアギャップ発生間隔以内に存在すると、隣接する配線セグメントが最大エアギャップ発生間隔以内に存在していても、エアギャップの生成が制限される。そのため、指定ネットを構成する配線セグメントに隣接するエアギャップをできる限り多く生成するためには、指定ネットを構成する配線セグメントから最大エアギャップ発生間隔以内にビアを発生させないことが必要となる。
【０１７８】
隣接配線禁止制約（ホールドタイミングエラー用）２７＿１３０は、指定したネットに対し、最大エアギャップ発生間隔以内に他ネットの同一メタル層の配線セグメントを生成することを禁止する制約である。
【０１７９】
その結果、指定ネットを構成する配線セグメントにはエアギャップが隣接しない。ホールドタイミングエラーが発生しているパスの遅延値を増加させるために、本制約を設定する。
【０１８０】
図２７の説明に戻る。
【０１８１】
エアギャップを考慮したタイミング計算工程２７＿０２０において、セットアップタイミングエラーパス検出工程２７＿０３０、ホールドタイミングエラーパス検出工程２７＿０４０を行う。このとき、配線が完了している場合は、実際の配線パターンを基にエアギャップ発生箇所を算出し、対応した配線容量を算出した値を基にタイミング計算を実施する。配線が完了していない場合は、エアギャップ発生箇所を予測し同様のタイミング計算を実施する。
【０１８２】
次に、セットアップタイミングエラーパス用配線制約設定工程２７＿０５０において、セットアップタイミングエラーパス検出工程２７＿０３０で検出されたパスを構成するネットに対し、隣接配線制約（セットアップタイミングエラー用）２７＿１１０および隣接ビア禁止制約（セットアップタイミングエラー用）２７＿１２０から入力した配線制約を設定する。
【０１８３】
次に、ホールドタイミングエラーパス用配線制約設定工程２７＿０６０において、ホールドタイミングエラーパス検出工程２７＿０４０で検出されたパスを構成するネットに対して、隣接配線禁止制約（ホールドタイミングエラー用）２７＿１３０から入力された配線制約を設定する。
【０１８４】
次に、エアギャップによる容量変動を考慮した配線工程２７＿０７０において、セットアップタイミングエラーパス用配線制約設定工程２７＿０５０およびホールドタイミングエラーパス用配線制約設定工程２７＿０６０で設定された制約を満たす、または、優先的に満たす配線を実施する。
【０１８５】
なお、すでに配線が完了している場合は、全ての配線を引き剥がし、前述の配線工程２７＿０７０を実施する。
【０１８６】
以上のように、隣接配線制約２７＿１１０と、隣接ビア禁止制約２７＿１２０と、隣接配線禁止制約２７＿１３０と、エアギャップによる容量変動を考慮した配線工程２７＿０７０を設けることにより、セットアップタイミングエラーが発生しているパスを構成する配線セグメントに対し、隣接するエアギャップが優先的に生成されるようになり、前記パスの遅延値は削減され、その結果セットアップタイミングエラーが削減する。また、ホールドタイミングエラーが発生しているパスに対しては、エアギャップが生成されないため、前記パスの遅延値は削減されないため、ホールドタイミングエラーが増加することはない。従って、ホールドタイミングエラーを増加させることなく、セットアップタイミングエラーを削減することが可能となる。
【産業上の利用可能性】
【０１８７】
本発明にかかる半導体集積回路の配線構造の設計方法は、エアギャップ生成箇所を制御するための配線パターン制御工程やエアギャップ禁止領域制御工程を有し、半導体集積回路の動作速度、面積、消費電力、歩留まり等を最適化する半導体集積回路の設計方法として有用である。
【図面の簡単な説明】
【０１８８】
【図１】実施の形態１から実施の形態８に係る配線構造の設計方法のフローチャート図
【図２】実施の形態９から実施の形態１１に係る配線構造の設計方法のフローチャート図
【図３】実施の形態１による配線構造の設計装置のブロック図
【図４】実施の形態１による配線構造の設計方法のフローチャート図
【図５】実施の形態１による配線構造の設計方法を説明する図
【図６】実施の形態２による配線構造の設計方法を説明する図
【図７】実施の形態３による配線構造の設計方法のフローチャート図
【図８】実施の形態３による配線構造の設計方法を説明する図
【図９】実施の形態４による配線構造の設計方法を説明する図
【図１０】実施の形態４による配線構造の設計方法のフローチャート図
【図１１】実施の形態４による配線構造の設計方法を説明する図
【図１２】実施の形態５による配線構造の設計方法のフローチャート図
【図１３】実施の形態５による配線構造の設計方法を説明する図
【図１４】実施の形態６による配線構造の設計方法のフローチャート図
【図１５】実施の形態６による配線構造の設計方法を説明する図
【図１６】実施の形態７による配線構造の設計方法のフローチャート図
【図１７】実施の形態７による配線構造の設計方法を説明する図
【図１８】実施の形態８による配線構造の設計方法のフローチャート図
【図１９】実施の形態８による配線構造の設計方法を説明する図
【図２０】実施の形態９による配線構造の設計方法を説明する図
【図２１】実施の形態９による配線構造の設計方法のフローチャート図
【図２２】実施の形態９による配線構造の設計方法を説明する図
【図２３】実施の形態１０による配線構造の設計方法を説明する図
【図２４】実施の形態１０による配線構造の設計方法を説明する図
【図２５】実施の形態１０による配線構造の設計方法を説明する図
【図２６】実施の形態１１による配線構造の設計装置のブロック図
【図２７】実施の形態１１による配線構造の設計方法のフローチャート図
【図２８】実施の形態１１による配線構造の設計方法を説明する図
【図２９】実施の形態１１による配線構造の設計方法を説明する図
【図３０】実施の形態１１による配線構造の設計方法を説明する図
【符号の説明】
【０１８９】
２  エアギャップ禁止領域制御工程
４  配線パターン制御工程
３＿００３  エアギャップ禁止領域制御手段
５＿００３〜５＿００５  配線パターン
５＿００６，５＿００７  エアギャップ禁止領域
５＿００８，５＿００９  エアギャップ
６＿００６〜６＿００８  エアギャップ禁止領域
８＿１０，８＿１１，８＿１３  フリップフロップ
８＿１２  ポート
８＿２０  組合せ素子
８＿３０〜８＿３７  配線パターン
８＿４０〜８＿４９  エアギャップ禁止領域
９＿５０，９＿５１  ビア
９＿６０，９＿６１  エアギャップ
１３＿７０〜１３＿７２  ダミーパターン
１３＿８０、１３＿８１、１５＿８２、１５＿８３  領域
１５＿９０〜１５＿９２  電源パターン
１７＿０１〜１７＿０６  領域
１９＿２０１，１９＿２０２  スタンダードセル
１９＿２０３，１９＿２０９  エアギャップ禁止領域
１９＿２０４，１９＿２０８，１９＿２１０  エアギャップ
１９＿２０５，１９＿２０６  配線パターン
２０＿００１  物理形状設計制約ファイル
２２＿２０１  配線パターン
２２＿２０２、２２＿２０３  配線間隔
２３＿１０１，２４＿１０１，２５＿１０１  メタル層ｎ
２３＿１０２，２４＿１０２，２５＿１０２  メタル層ｎ＋１
２３＿１０３，２４＿１０３，２５＿１０３  ビア層
２３＿１０４，２４＿１０４，２５＿１０４  エアギャップ禁止層
２７＿０１０  配線制約情報入力工程
２７＿０２０  エアギャップを考慮したタイミング計算工程
２７＿０３０  セットアップタイミングエラーパス検出工程
２７＿０４０  ホールドタイミングエラーパス検出工程
２７＿０５０  セットアップタイミングエラーパス用配線制約設定工程
２７＿０６０  ホールドタイミングエラーパス用タイミング制約設定工程
２７＿０７０  エアギャップによる容量変動を考慮した配線工程
２７＿１１０  隣接配線制約（セットアップタイミングエラー用）
２７＿１２０  隣接ビア禁止制約（セットアップタイミングエラー用
２７＿１３０  隣接配線禁止制約（ホールドタイミングエラー用）
２６＿００３  配線パターン制御手段
２８＿０００〜２８＿００５  スタンダードセル
２８＿０１０，２８＿０２０，２８＿０３０  ネット
２８＿０１１，２８＿０２１，２８＿０３１  配線セグメント
２８＿０４０  最大エアギャップ発生間隔
３０＿０１０，３０＿０２０  ネット
３０＿０１１，３０＿０２１，３０＿０１２，３０＿０２２  配線セグメント
３０＿０３０  最大エアギャップ発生間隔以内の領域
２９＿１０，２９＿２０  ダミーパターン
【図１】
2008103610.tif 000003
【図２】
2008103610.tif 000004
【図３】
2008103610.tif 000005
【図４】
2008103610.tif 000006
【図５】
2008103610.tif 000007
【図６】
2008103610.tif 000008
【図７】
2008103610.tif 000009
【図８】
2008103610.tif 000010
【図９】
2008103610.tif 000011
【図１０】
2008103610.tif 000012
【図１１】
2008103610.tif 000013
【図１２】
2008103610.tif 000014
【図１３】
2008103610.tif 000015
【図１４】
2008103610.tif 000016
【図１５】
2008103610.tif 000017
【図１６】
2008103610.tif 000018
【図１７】
2008103610.tif 000019
【図１８】
2008103610.tif 000020
【図１９】
2008103610.tif 000021
【図２０】
2008103610.tif 000022
【図２１】
2008103610.tif 000023
【図２２】
2008103610.tif 000024
【図２３】
2008103610.tif 000025
【図２４】
2008103610.tif 000026
【図２５】
2008103610.tif 000027
【図２６】
2008103610.tif 000028
【図２７】
2008103610.tif 000029
【図２８】
2008103610.tif 000030
【図２９】
2008103610.tif 000031
【図３０】
2008103610.tif 000032