(57)【要約】      （修正有）【課題】強誘電体キャパシタを有する半導体装置において、反転電荷量を低減することなくリーク電流を減少させ、ＴＤＤＢ寿命を向上させ、さらにインプリント特性を向上させる方法を提供する。【解決手段】半導体装置の製造工程は、下部電極上に第１の強誘電体膜を形成する工程Ｓ１、Ｓ２と、前記第１の強誘電体膜を結晶化する工程Ｓ３と、前記第１の強誘電体膜上に、前記第１の強誘電体膜の表面に存在する空隙を埋め込むように、第２の強誘電体膜を非晶質状態で形成する工程Ｓ４と、前記非晶質状態の第２の強誘電体膜上に上部電極を形成する工程Ｓ５と、を含み、前記第１の強誘電体膜の結晶化工程Ｓ３は、５８５℃よりも高い温度での熱処理により実行される。【選択図】図４
2008124274.tif 000002
【特許請求の範囲】
【請求項１】
下部電極上に第１の強誘電体膜を形成する工程と、
前記第１の強誘電体膜を結晶化する工程と、
前記第１の強誘電体膜上に、前記第１の強誘電体膜の表面に存在する空隙を埋め込むように、第２の強誘電体膜を非晶質状態で形成する工程と、
前記非晶質状態の第２の強誘電体膜上に上部電極を形成する工程と、
を含む半導体装置の製造方法であって、
前記第１の強誘電体膜の結晶化工程は、５８５℃よりも高い温度での熱処理により実行されることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の強誘電体膜の結晶化工程は、６００℃以上の温度での熱処理により実行されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の強誘電体膜の結晶化熱処理は、酸素を含む雰囲気中において実行されることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記雰囲気は、約１．２５％の濃度で酸素ガスを含むことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
さらに、前記上部電極を形成する工程の後、前記第１および第２の強誘電体膜を酸素を含む雰囲気中、前記第１の強誘電体膜の結晶化工程における熱処理温度よりも高い温度で熱処理する工程を含むことを特徴とする請求項１〜４のうち、いずれか一項記載の半導体装置の製造方法。
【請求項６】
前記第１および第２の強誘電体膜は、スパッタ法により形成されることを特徴とする請求項１〜５のうち、いずれか一項記載の半導体装置の製造方法。
【請求項７】
前記第１および第２の強誘電体膜は、ＰＺＴ膜よりなり、さらにＣａ，Ｓｒ，Ｌａ，Ｎｂ，Ｔａ，Ｉｒ及びＷからなる群より選択された少なくとも一つの元素がドープされていることを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置の製造方法。
【請求項８】
前記上部電極は、Ｐｔを含まないことを特徴とする請求項１〜７のうち、いずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、強誘電体キャパシタを備えた半導体装置及びその製造方法に関し、特にＴＤＤＢ耐性およびインプリント耐性の向上を図った半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
現在、強誘電体メモリの微細化に伴い、キャパシタ面積の縮小及び強誘電体回路の２Ｔ２Ｃ方式から１Ｔ１Ｃ方式への移行が進められている。２Ｔ２Ｃ方式では、１個のメモリセルに２個のトランジスタ及び２個のキャパシタが設けられており、１Ｔ１Ｃ方式では、１個のメモリセルに１個のトランジスタ及び１個のキャパシタが設けられている。
【０００３】
強誘電体膜に大きな分極反転量を持たせる必要があるため、キャパシタ面積の縮小及び回路の１Ｔ１Ｃへの移行に際しては、通常、強誘電体膜としてＰＺＴ膜が用いられている。また、キャパシタ面積の縮小及び回路の１Ｔ１Ｃへの移行に伴い、ＰＺＴ膜を備えた強誘電体キャパシタの分極反転電圧を低くする必要もある。このための方法として、ＰＺＴ膜の薄膜化が進められている。
【０００４】
しかし、ＰＺＴ膜を薄膜化しても、それ以前と同じ電圧を印加すると、ＰＺＴ膜にかかる電界は大きくなり、この結果、リーク電流が増大してしまう。強誘電体キャパシタにおけるリーク電流の発生の原因は、主に、結晶粒界に存在する空隙である。
【０００５】
通常、ＰＺＴ膜を備えた強誘電体キャパシタの形成方法では、下部電極膜の形成、強誘電体膜の形成、前記強誘電体膜の結晶化、上部電極膜の形成、熱処理がこの順で行われる。この方法では、強誘電体膜の結晶化の際に、前記強誘電体膜の結晶が生成され、これに伴って結晶粒界に空隙が発生する。そして、上部電極膜の形成の際に、この空隙に上部電極膜が埋め込まれることにより、実効膜厚が薄くなり、リーク電流の増大が生じている。
【０００６】
従って、この空隙を減らすことでリーク電流を大幅に低減することができ、薄膜でも十分に実用的な低いリーク電流を得ることができる。
【０００７】
そこで、特許文献１（特開平１０−３２１８０９号公報）には、次のような強誘電体キャパシタの形成方法が記載されている。この方法では、先ず、スピンコート法による強誘電体膜としてのＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）膜の塗布、乾燥及び結晶化を３回繰り返す。次に、４回目の塗布及び乾燥を行う。引き続き、６００℃で５分間の熱処理を行うことにより、ＳＢＴ膜をアモルファス又は微結晶状態とする。次いで、上部電極膜を形成し、その後、減圧雰囲気で３０分間の熱処理を行う。このような方法によれば、表面が滑らかなＳＢＴ膜（強誘電体膜）が得られる。
【０００８】
また、特許文献２（特開平８−７８６３６号公報）には、次のような強誘電体キャパシタの形成方法が開示されている。この方法では、先ず、スピンコート法による高誘電体膜として（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）膜の形成、及び結晶化温度よりも低い温度での熱処理を複数回繰り返す。次に、上部電極膜を形成する。その後、結晶化温度以上の温度で熱処理を行う。
【０００９】
更に、特許文献３（特開平８−３１９５１号公報）には、ＰＺＴ膜を結晶化させた後に、その上に非晶質のＳｒＴｉＯ３（ＳＴＯ）膜又はＢＳＴ膜を形成し、その後、Ｐｔ上部電極を形成する方法や、ＳＴＯ膜又はＢＳＴ膜を形成した直後に酸素中でこれらの膜を結晶化させる方法が開示されている。
【００１０】
また、特許文献４（特開２００１−２３７３８４号公報）には、リーク電流を低減することを目的として、次のような方法が開示されている。先ず、下部電極上に、結晶化したペロブスカイト型構造の強誘電体膜を形成する。次に、強誘電体膜上に、強誘電体膜の前駆体溶液を塗布した後、これを乾燥する。次いで、ペロブスカイト結晶化温度以下で低温熱処理を行う。そして、上部電極を形成した後、ペロブスカイト結晶化温度以上の高温熱処理を施す。
【００１１】
更に、特許文献５（特開２０００−４０７９９号公報）には、上部電極としてＰｔ膜を用いる場合に、Ｐｔの触媒作用に起因する強誘電体膜の水素劣化を抑制することを目的として、強誘電体膜と上部電極との間に、Ｐｂ、Ｐｔ及びＯを含有する層を形成する方法が開示されている。
また、特許文献６（特願２００４−３２５３２５（Ｐ２００４−３２５３２５））には、結晶化した第1の強誘電体膜上に第2の非晶質の強誘電体膜を形成し、引き続き上部電極を形成した後に、強誘電体膜の結晶化熱処理を行う方法が開示されている。
【特許文献１】特開平１０−３２１８０９号公報
【特許文献２】特開平８−７８６３６号公報
【特許文献３】特開平８−３１９５１号公報
【特許文献４】特開２００１−２３７３８４号公報
【特許文献５】特開２０００−４０７９９号公報
【特許文献６】米国特許出願公開２００５／０１６１７１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献１に記載の方法に関し、ＰＺＴ膜を使用した場合には、その結晶化温度がＳＢＴ膜よりも低い。このため、６００℃で５分間の熱処理を行うと、結晶が巨大化してしまい、アモルファス又は微結晶状態とすることはできず、かえって、空隙が発生してしまう。従って、特許文献１に記載の方法をＰＺＴ膜に適用しても、リーク電流を低減することはできない。
【００１３】
また、熱処理温度をＰＺＴ膜の結晶化温度を考慮して低下させると、空隙を低減させてリーク電流を低下させることは可能であるが、分極反転量が低下するという問題が生じてしまう。
【００１４】
また、特許文献２に記載の方法に関しても、上部電極膜を形成する直前では、例えその熱処理温度を結晶化温度以下としても、熱処理を行うとＰＺＴ膜の分極反転量が低下してしまう。
【００１５】
更に、特許文献３に記載の方法によっても、十分な分極反転量を得ることはできない。
【００１６】
また、特許文献４に記載の方法によれば、リーク電流を低下させることはできるものの、分極反転量の低下及びインプリント特性の悪化という現象が発生してしまう。
【００１７】
更に、特許文献５に記載の方法によれば、水素劣化自体を抑制することができる可能性はあるが、上部電極の剥がれが生じやすい。また、十分な反転分極量を得ることもできない。
また、特許文献６に記載の方法によれば、反転分極量を大きくしたままリーク電流を低減することが可能であるが、絶縁破壊耐性、インプリント耐性においては不十分である。
【００１８】
本発明は、強誘電体キャパシタの分極反転量を高く維持しながらリーク電流を低減し、なおかつ絶縁破壊耐性およびインプリント耐性に優れる強誘電体キャパシタの製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１９】
一の側面によれば本発明は、下部電極上に第１の強誘電体膜を形成する工程と、前記第１の強誘電体膜を結晶化する工程と、前記第１の強誘電体膜上に、前記第１の強誘電体膜の表面に存在する空隙を埋め込むように、第２の強誘電体膜を非晶質状態で形成する工程と、前記非晶質状態の第２の強誘電体膜上に上部電極を形成する工程と、を含む半導体装置の製造方法であって、前記第１の強誘電体膜の結晶化工程は、５８５℃よりも高い温度での熱処理により実行されることを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００２０】
本発明によれば、下部電極膜を形成した後に、前記下部電極膜上に非晶質の第１の強誘電体膜を形成し、前記第１の強誘電体膜を５８５℃よりも高い温度で結晶化させた後、前記第１の強誘電体膜上に第２の強誘電体膜を非晶質状態で形成し、さらに非晶質状態の前記第２の強誘電体膜上に上部電極膜を形成した後、前記第２の強誘電体膜を結晶化させることにより、前記第２の強誘電体膜の表面において、前記第１の強誘電体膜の表面に存在するような空隙の形成を実質的に排除でき、その結果本発明では、分極反転量の低下を引き起こすことなくリーク電流を低減し、なおかつ絶縁破壊耐性およびインプリント耐性に優れた強誘電体キャパシタを得ることが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る方法によって製造される強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
【００２２】
このメモリセルアレイには、一の方向に延びる複数本のビット線３、並びに前記ビット線３が延びる方向に対して垂直な方向に延びる複数本のワード線４及びプレート線５が設けられている。また、これらのビット線３、ワード線４及びプレート線５が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１及びＭＯＳトランジスタ２が設けられている。
【００２３】
前記ＭＯＳトランジスタ２のゲートは前記ワード線４に接続されている。また、前記ＭＯＳトランジスタ２の一方のソース・ドレインは前記ビット線３に接続され、他方のソース・ドレインは前記強誘電体キャパシタ１の一方の電極に接続されている。そして、前記強誘電体キャパシタ１の他方の電極が前記プレート線５に接続されている。なお、各ワード線４及びプレート線５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。同様に、各ビット線３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。前記ワード線４及びプレート線５が延びる方向、前記ビット線３が延びる方向は、夫々行方向、列方向とよばれることがある。
【００２４】
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
【００２５】
次に、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法について説明する。但し、ここでは、便宜上、各メモリセルの断面構造については、その製造方法と共に説明する。図２Ａ乃至図２Ｇは、本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【００２６】
本実施形態では、先ず、図２Ａに示すように、シリコン基板１１の表面に素子分離絶縁膜１２を形成する。次に、所定の活性領域（トランジスタ形成領域）に、夫々不純物を選択的に導入して、ウェル（図示せず）を形成する。前記シリコン基板１１の導電型はｐ型又はｎ型のいずれでもよい。次いで、活性領域内に、ＬＤＤ構造のＣＭＯＳトランジスタ１３を形成する。その後、前記ＣＭＯＳトランジスタ１３を覆う酸化防止膜１４をＣＶＤ法により形成する。前記酸化防止膜１４としては、例えば厚さが２００ｎｍのＳｉＯＮ膜を形成する。続いて、前記酸化防止膜１４の上に、例えば厚さが６００ｎｍのＳｉＯ２膜１５をＣＶＤ法により形成する。前記酸化防止膜１４及びＳｉＯ２膜１５から第１の層間絶縁膜１６が構成される。なお、前記ＳｉＯ２膜１５を形成する際には、反応ガスとして例えばＴＥＯＳ（Tetraethyl orthosilicate）を用いる。
【００２７】
次に、図２Ｂに示すように、前記第１の層間絶縁膜１６の素子分離用絶縁膜１２との界面を基準とした厚さが、例えば７８５ｎｍになるように、化学機械研磨（ＣＭＰ）法によりＳｉＯ２膜１５を上面から研磨して平坦化する。次いで、Ｎ２雰囲気中で、６５０℃、３０分間の熱処理を行うことにより、前記第１の層間絶縁膜１６の脱ガスを十分に行う。
【００２８】
その後、図２Ｃに示すように、高周波スパッタ法により、前記下部電極の密着層となるＡｌ２Ｏ３膜１８を前記ＳｉＯ２膜１５上に形成する。前記Ａｌ２Ｏ３膜１８の厚さは、例えば２０ｎｍとする。
【００２９】
続いて、図２Ｄに示すように、前記Ａｌ２Ｏ３膜１８上に強誘電体キャパシタの下部電極となるＰｔ膜２５（下部電極膜）をスパッタ法により形成する。前記Ｐｔ膜２５の厚さは、例えば１５０ｎｍとする。
【００３０】
次に、図２Ｅに示すように、前記Ｐｔ膜２５上に強誘電体キャパシタの容量絶縁膜となる強誘電体膜２６を高周波スパッタ法により形成する。前記強誘電体膜２６の厚さは、例えば１２０ｎｍとする。この際、前記強誘電体膜２６は、例えば２層構造の膜として形成する。この形成方法について説明する。
【００３１】
図３Ａ乃至図３Ｅは、前記強誘電体膜２６の形成方法を工程順に示す断面図である。
【００３２】
先ず図３Ａに示すように前記下部電極膜２５上に、例えば厚さが９０ｎｍで非晶質のＰＺＴ膜２６ａを高周波スパッタ法により形成する。次に、結晶化熱処理を、５８５℃よりも高い温度で行うことにより、前記ＰＺＴ膜２６ａを結晶化させる。
【００３３】
前記結晶化熱処理は、例えば６００℃において、酸素濃度が１．２５%の酸素雰囲気中、９０秒間行われる。この結晶化熱処理の結果、図３Ｂに示すように、前記ＰＺＴ膜２６ａ中には結晶粒界５１が生成される。
【００３４】
次いで、図３Ｃに示すように、前記ＰＺＴ膜２６ａ上に、例えば厚さが３０ｎｍで非晶質のＰＺＴ膜２６ｂを高周波スパッタ法により形成する。
【００３５】
続いて、図３Ｄに示すように、前記ＰＺＴ膜２６ｂを結晶化させることなく、前記ＰＺＴ膜２６ｂ上に上部電極膜２７を形成する。その後、結晶化熱処理を行うことにより、前記ＰＺＴ膜２６ｂを結晶化させる。この結果、図３Ｅに示すように、前記ＰＺＴ膜２６ｂ中に結晶粒界５２が生成される。
【００３６】
このようにスパッタ法により形成されたＰＺＴ膜２６ａ，２６ｂは、一般にＰｂ（Ｚｒx，Ｔｉ1-x）Ｏ3（０≦ｘ≦１）で表される組成を有するが、通常、Ｃａ，Ｓｒ，Ｌａ，Ｎｂ，Ｔａ，ＩｒおよびＷよりなる群から選択された少なくとも一つの元素がドーピングされている。
【００３７】
このようにして前記強誘電体膜２６を形成した後、図３Ｅに示すように、前記強誘電体膜２６上に上部電極膜２７を順次形成する。前記上部電極膜２７の形成に当たっては、第１層目のＩｒＯｘ膜を成膜した後に、急速加熱処理（アニール）を行い、その後第２層目のＩｒＯ２膜を成膜する。
【００３８】
引き続き前記上部電極膜２７上に強誘電体キャパシタの上部電極のパターン形状を有するレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして前記上部電極膜２７をエッチングする。この結果、図２Ｆに示すように、前記上部電極膜２７から上部電極２４が得られる。
【００３９】
次に前記レジストパターンを除去し、引き続き炉内での熱処理を行う。これは、ＩｒＯｘ膜の成膜による前記誘電体膜２６の損傷を回復するための回復熱処理である。また、これらの熱処理により、前記強誘電体膜２６が緻密化される。次に前記強誘電体キャパシタの容量絶縁膜のパターン形状を有するレジストパターン（図示せず）を新たに形成し、このレジストパターンをマスクとして前記強誘電体膜２６をエッチングする。この結果、図２Ｆに示すように、前記強誘電体膜２６から容量絶縁膜２３が得られる。
【００４０】
更に前記レジストパターンを除去し、前記強誘電体キャパシタの下部電極のパターン形状を有するレジストパターン（図示せず）を新たに形成し、このレジストパターンをマスクとして前記Ｐｔ膜２５及びＡｌ２Ｏ３膜１８をエッチングする。この結果、図２Ｆに示すように、前記Ｐｔ膜２５から下部電極２２が得られ、強誘電体キャパシタが形成される。
【００４１】
次いで図２Ｇに示すように、水素によって還元されやすいＰＺＴからなる前記容量絶縁膜２３を水素から保護するために、Ａｌ２Ｏ３膜を保護膜１９としてスパッタ法により全面に形成する。前記保護膜１９の厚さは、例えば５０ｎｍとする。
【００４２】
その後、第２の層間絶縁膜としてＳｉＯ２膜２０をＣＶＤ法により全面に形成する。前記ＳｉＯ２膜２０の厚さは、例えば１５００ｎｍとする。続いて、ＣＭＰにより前記ＳｉＯ２膜２０を平坦化する。
【００４３】
次いで前記ＣＭＯＳトランジスタ１３のソース／ドレイン拡散層上のシリサイド層まで到達するコンタクトホール２１を、所定形状のレジストパターン（図示せず）をマスクとしてドライエッチングにより、前記ＳｉＯ２膜２０、保護膜１９、ＳｉＯ２膜１５及び酸化防止膜１４に形成する。
【００４４】
次に前記レジストパターンを除去し、前記コンタクトホール２１内に密着層としてＴｉ膜及びＴｉＮ膜を形成した後、更にＷ膜を埋め込む。そして、これらの導電膜に対してＣＭＰを行うことにより、前記密着層及びＷ膜からなる導電性プラグ２８をコンタクトホール２１内に残存させる。
【００４５】
次いで前記上部電極２４まで到達するコンタクトホール３０及び前記下部電極２２まで到達するコンタクトホール２９を、他の所定形状のレジストパターン（図示せず）をマスクとしてドライエッチングにより、前記ＳｉＯ２膜２０及び保護膜１９に形成する。
【００４６】
その後前記レジストパターンを除去し、前記ＣＭＯＳトランジスタ１３を構成する拡散層と前記上部電極２４とを接続する部分等を含むＡｌ配線３１を、前記ＳｉＯ２膜２０上に形成する。
【００４７】
そして、図示しないが、更に、層間絶縁膜の形成、コンタクトプラグの形成及び下から第２層目以降の配線の形成等を行う。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。
【００４８】
このような本実施形態では、前記ＰＺＴ膜２６ａ中に結晶粒界５１が生成された時に、前記ＰＺＴ膜２６ａの表面近傍に結晶粒界５１に沿った空隙が形成される。しかし、その後に前記ＰＺＴ膜２６ｂを形成しているため、空隙は前記ＰＺＴ膜２６ｂにより埋め込まれる。一方、前記ＰＺＴ膜２６ｂについては、その結晶化を前記上部電極膜２７の形成後に行うため、結晶粒界５２が生成されても、空隙は実質的に形成されない。従って、リーク電流が低減される。
【００４９】
また前記ＰＺＴ膜２６ｂの結晶化を上部電極膜２７の形成後に行うことにより、分極反転量の低下を抑制することもできる。更に、前記強誘電体膜２６を、互いに同じ材料からなるＰＺＴ膜２６ａ及び２６ｂから形成していることからも、高い分極反転量を得ることが可能である。但し、前記上部電極膜２７としてＰｔを含有するものを用いると、前述のように、剥がれが生じやすくなったり、十分な分極反転量を得られなくなったりする。従って前記上部電極膜２７としては、Ｐｔを含有しないものを用いる必要がある。
【００５０】
本発明の発明者は、このような条件で強誘電体キャパシタを形成することにより、後で説明するように、ウェハ面内での反転分極量のばらつきが抑制されるばかりでなく、ＴＤＤＢ耐性およびインプリント耐性が向上することを見出した。
【００５１】
また上記本発明の方法では前記ＰＺＴ膜２６ａの結晶化熱処理を、５８５℃を超える温度で行うことにより、前記ＰＺＴ膜２６bの結晶性を向上させることができる。これは、前記ＰＺＴ膜２６ａの結晶化熱処理を、５８５℃を超える温度で行った結果、前記ＰＺＴ膜２６aにおける（１１１）配向性が向上し、このため前記ＰＺＴ膜２６ｂの結晶化を上部電極膜２７の形成後に行った場合、前記ＰＺＴ膜２６bが、ＰＺＴ膜２６aの結晶配向性を利用してエピタキシャル成長をするためである。その結果、前記ＰＺＴ膜２６aの結晶性が良いほど前記ＰＺＴ膜２６bの結晶性も良好となり、前記ＰＺＴ膜と２６全体の結晶性が向上する。
【００５２】
これにより、一層高い歩留りで所望の優れた特性を備えた半導体装置を得ることが可能となる。
【００５３】
なお、本発明において強誘電体メモリのセルの構造は、１Ｔ１Ｃ型に限定されるものでなく、２Ｔ２Ｃ型であってもよい。
【実施例】
【００５４】
次に、本願発明者が実際に行った実験の結果について説明する。
【００５５】
まず、Ｓｉ基板を熱酸化することにより、その表面に厚さが１００ｎｍのＳｉＯ２膜を形成した。次に、Ａｌ２Ｏ３ターゲットを用いたスパッタ法にて、前記ＳｉＯ２膜上に厚さが２０ｎｍのＡｌ２Ｏ３膜を形成した。このときの条件は、パワー：２ｋＷ、Ａｒ流速：２０ｓｃｃｍ、温度：室温、成膜時間：３４秒間とした。次いで、Ｐｔターゲットを用いたスパッタ法にて、Ａｌ２Ｏ３膜上に厚さが１５０ｎｍのＰｔ膜を形成した。このときの条件は、パワー：１ｋＷ、Ａｒ流速：１１６ｓｃｃｍ、温度：３５０℃、成膜時間：９３秒間とした。このＰｔ膜を下部電極膜とした。
【００５６】
続いて、図４に示す方法に基づいて前記強誘電体膜及び上部電極膜の形成を行った。
【００５７】
本発明の実施例では、図４に示すように、上述のようにして前記下部電極膜を形成した後（ステップＳ１）、ＰＺＴターゲットを用いたスパッタ法にて、前記下部電極膜上に第１のＰＺＴ膜（ＰＺＴ膜２６ａに相当する膜）を形成した（ステップＳ２）。このときの条件は、パワー：１ｋＷ、Ａｒ流速：２０ｓｃｃｍ、温度：５０℃、成膜時間：２１４秒間とした。この結果、前記第１のＰＺＴ膜の厚さは９０ｎｍであり、Ｐｂ量は１．１３であった。なお、このＰｂ量は、Ｐｂ、Ｚｒ、Ｔｉの組成割合に関し、Ｚｒ及びＴｉの総量を１としたときのＰｂの量（割合）を示したものである。
【００５８】
次に、急速加熱処理（Rapid Thermal Annealing：ＲＴＡ）装置を用いて前記第１のＰＺＴ膜の結晶化を行った（ステップＳ３）。このときの条件は、温度：６００℃、Ａｒ：１．９７５ｓｌｍ、Ｏ２流量：２５ｓｃｃｍ、加熱時間：９０秒間とした。また、比較例として温度を５６０℃、５８５℃とした２条件を作製した。
【００５９】
次いで、ＰＺＴターゲットを用いたスパッタ法にて、第１のＰＺＴ膜上に第２のＰＺＴ膜（ＰＺＴ膜２６ｂに相当する膜）を形成した（ステップＳ４）。このときの条件は、パワー：１ｋＷ、Ａｒ流速：２０ｓｃｃｍ、温度：５０℃、成膜時間：３３秒間とした。この結果、前記第２のＰＺＴ膜の厚さは３０ｎｍであり、Ｐｂ量は１．１３であった。
【００６０】
続いて、Ｉｒターゲットを用いたスパッタ法にて、前記第２のＰＺＴ膜上に上部電極膜としてＩｒＯ２膜を形成した（ステップＳ５）。このときの条件は、パワー：２ｋＷ、Ａｒ：１００ｓｃｃｍ、Ｏ２流速：５７ｓｃｃｍ、温度：２０℃、成膜時間：９秒間とした。この結果、前記ＩｒＯ２膜の厚さは５０ｎｍであった。
【００６１】
そして、急速加熱処理装置を用いて熱処理を行うことにより、前記第２のＰＺＴ膜を結晶化させた（ステップＳ６）。このときの条件は、温度：７２５℃、Ａｒ流速：１．９８ｓｌｍ、Ｏ２流速：２０ｓｃｃｍ、加熱時間：２０秒間とした。
【００６２】
このようにして３種類の強誘電体キャパシタを形成した後、各強誘電体キャパシタの分極反転量及びリーク電流、ＴＤＤＢ寿命、インプリント耐性を測定した。
【００６３】
図５に前記強誘電体キャパシタの分極量の比較を示す。測定は１．１５×２．１０μmのキャパシタが１０２４個集まったセルアレイキャパシタを用いて室温で行っている。図には１．８V印加時の分極量と、３．０V印加時の分極量を示している。
【００６４】
図５を参照するに、いずれの電圧においても前記第１のＰＺＴ膜２６ａの結晶化熱処理温度に対する分極量の違いは見られない。すなわち前記図４のステップＳ３において前記ＰＺＴ膜２６aに加えられる結晶化熱処理の温度を本実施例のように高温にしても分極量への影響は無く、高い結晶化熱処理温度を使っても、高い分極量を維持することができる。
【００６５】
図６は、前記強誘電体キャパシタのリーク電流の比較を示す。ただし測定は１．１５×２．１０μmのキャパシタが１０２４個集まったセルアレイキャパシタを用いて室温で行っている。図には＋５V印加時のリーク電流と、−５V印加時のリーク電流を示している。
【００６６】
図６を参照するに、前記ステップＳ３の熱処理温度が５８５℃より低いところでリーク電流は温度の低下と共に増大する傾向を示しているが、前記熱処理温度が５８５℃以上では、リーク電流値は一定であるのがわかる。すなわち前記ステップＳ３の結晶化熱処理工程で前記ＰＺＴ膜２６aに加える結晶化熱処理温度を本実施例のように高温にしてもリーク電流への影響は無く、低いリーク電流を維持することができる。
【００６７】
図７は、前記強誘電体キャパシタのＴＤＤＢ寿命を示す。ただし前記ＴＤＤＢ寿命の測定は５０μm×５０μmのキャパシタを用いて１２５℃で行っている。より具体的には、定電圧１０．８Vを強誘電体キャパシタに継続的に印加し、強誘電体キャパシタが絶縁破壊を起こすまでの時間をＴＤＤＢ寿命としている。
【００６８】
図７を参照するに、前記図４のステップＳ３における結晶化熱処理温度が高いほど、ＴＤＤＢ寿命は長くなることがわかる。すなわち比較例よりも前記PＺＴ膜２６aの熱処理温度を高くすることによって、ＴＤＤＢ耐性を向上させることができることが、本発明の発明者により見出された。
【００６９】
図８は、強誘電体キャパシタの読み出しマージンを示す。ただし図８において測定は１．１５×２．１０μmのキャパシタが１０２４個集まったセルアレイキャパシタを用いて室温で行っている。本測定においては強誘電体キャパシタ２個（キャパシタＡおよびＢ）を１ペアとして行っている。
【００７０】
図９に前記図８の読み出しマージン測定方法を示す。
【００７１】
図９を参照するに、まずキャパシタＡに０情報を書き込み、キャパシタＢに１情報を書き込む。書き込み電圧は２．２Vを使用した。
【００７２】
引き続き１５０℃、７２時間のベークを行い、室温まで冷却を行った後、２．２Ｖで読み出しを行う。この読み出しを「ＳＳリード」と称する。さらに、このようなＳＳリードにおいて前記キャパシタＡから発生する電荷量と前記キャパシタＢから発生する電荷量の差を求め、これをＳＳリード読み出しマージンとして図９にプロットしている。
【００７３】
次に、前記ＳＳリードの後、今度は先ほどとは逆にキャパシタＡに１情報を書き込み、キャパシタＢに０情報を書き込む。さらに９０℃、２０分間のベークを行い、室温まで冷却を行った後、２．２Ｖで読み出しを行う。これを「ＯＳリード」と称する。さらに、このようなＯＳリードにおいて前記キャパシタＡから発生する電荷量と前記キャパシタＢから発生する電荷量の差を求め、これをＯＳリード読み出しマージンとして図９にプロットしている。
【００７４】
図８を参照するに、ＳＳリードについて見るならば、前記図４、ステップＳ３の結晶化熱処理温度が５６０℃でも５８５℃でも、読み出しマージンは実質的に同じであるが、前記結晶化熱処理温度が６００℃になると、読み出しマージンは多少増大するのがわかる。
【００７５】
一方、ＯＳリードについて見ると、前記読み出しマージンは前記図４，ステップ３の結晶化熱処理温度が５６０℃から５８５℃へと増大すると縮小する傾向を示しており、このため前記ステップ３の結晶化熱処理温度を、５８５℃を超えて増大させると読み出しマージンはさらに縮小するものと予測されるが、本発明では、前記熱処理温度が５８５℃を超えて６００℃に達すると、前記読み出しマージンが、予測に反して増加することが見出された。
【００７６】
そこで本発明によれば、前記図４のステップ３における結晶化熱処理を、５８５℃を超える温度で行うことにより、前記読み出しマージンを拡大し、インプリント特性を向上させると同時に、リーク電流およびＴＤＤＢ寿命を向上させることが可能となる。
【００７７】
なお、前記図４のステップＳ３の後、直ちに上部電極を形成して熱処理を行った場合には、強誘電体キャパシタのリーク電流が増大してしまう。また前記図４のステップＳ４の後、前記第２の強誘電体膜を結晶化させた後で上部電極を形成した場合には、分極反転量が減少してしまう。
【００７８】
前記図４のステップS３の結晶化熱処理温度は、前記ステップＳ６の結晶化熱処理温度を超えないのが好ましい。
【００７９】
図１０は、前記図９のＳＳリード時およびＯＳリード時における、それぞれの読み出しマージンのバラツキを示す。ただし図１０中、前記バラツキは、ウェハ間の値およびウェハ面内の値を含めたものを示している。
【００８０】
図１０を参照するに、ＳＳリード時においては、前記ステップＳ３の熱処理温度が５８５℃よりも低い場合に読み出しマージンのバラツキが、熱処理温度の低下と共に大きくなる傾向が見られるが、５８５℃以上ではバラツキは減少するのがわかる。
【００８１】
一方ＯＳリード時における読み出しマージンのバラツキについて見ると、前記ステップＳ３の結晶化熱処理温度が５６０℃の場合よりも５８５℃の場合にバラツキが大きく、前記ステップＳ３の結晶化熱処理温度が５８５℃以下の場合には、結晶化熱処理温度の増大と共に読み出しマージンバラツキが増大する傾向が見られ、このことから、結晶化熱処理温度を、５８５℃を超えて増大させた場合、読み出しマージンバラツキはさらに増大するものと予測されるのに対し、本願発明は、前記図４のステップS３の結晶化熱処理温度を、５８５℃を超えて増大させた場合、逆に読み出しマージンバラツキが減少することを見出したものである。すなわち本願発明によれば、前記図４のステップS３における結晶化熱処理を、５８５℃を超える温度で行うことにより、インプリント特性を向上させることが可能となる。
［第２の実施形態］
図１１は、本発明の第２の実施形態による強誘電体メモリの構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００８２】
図１１を参照するに、本実施形態による強誘電体メモリは、下部電極２２，容量絶縁膜２３および上部電極２４を積層した構成の強誘電体キャパシタを前記層間絶縁膜２０上、一方の導電性プラグ１８上に位置するように形成されており、前記導電性プラグ１８は、前記下部電極２２の下面にコンタクトする。また前記強誘電体キャパシタはその側壁面および上面がＡｌ2Ｏ3よりなる水素バリア膜１９により覆われており、前記水素バリア膜上には、図示を省略した別の層間絶縁膜が形成されている。
【００８３】
前記別の層間絶縁膜中には、前記水素バリア膜１９を介して前記上部電極１４を露出するビアホールが形成され、前記ビアホールを介して前記上部電極１４が、前記別の層間絶縁膜上に形成された配線パターンに接続される。
【００８４】
また図１１の構成では、前記保護膜１８上に、ビットラインパターンを構成する配線パターン３１が形成されている。
【００８５】
図１１の構成においても、前記強誘電体容量絶縁膜２３は第１のＰＺＴ膜２６ａとその上の第２のＰＺＴ膜２６ｂより構成され、前記第１のＰＺＴ膜２６ａは、先の図４のステップＳ２において下部電極層上に形成され、前記ステップＳ３において酸素を含む雰囲気中、５８５℃を超える温度で熱処理することにより結晶化される。一方、前記第２のＰＺＴ膜２６ｂは前記図４のステップＳ４において非晶質状態で形成され、ステップＳ５で上部電極層が形成された後、ステップＳ６で熱処理され、結晶化している。
【００８６】
図１１の構成においても、先の実施形態の場合と同様に、反転電荷量を低減することなくリーク電流が減少し、ＴＤＤＢ寿命が向上し、さらにインプリント特性が向上する好ましい特徴が得られる。
【００８７】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【図面の簡単な説明】
【００８８】
【図１】本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
【図２Ａ】本発明の実施形態に係る強誘電体メモリの製造工程を示す図（その１）である。
【図２Ｂ】本発明の実施形態に係る強誘電体メモリの製造工程を示す図（その２）である。
【図２Ｃ】本発明の実施形態に係る強誘電体メモリの製造工程を示す図（その３）である。
【図２Ｄ】本発明の実施形態に係る強誘電体メモリの製造工程を示す図（その４）である。
【図２Ｅ】本発明の実施形態に係る強誘電体メモリの製造工程を示す図（その５）である。
【図２Ｆ】本発明の実施形態に係る強誘電体メモリの製造工程を示す図（その６）である。
【図２Ｇ】本発明の実施形態に係る強誘電体メモリの製造工程を示す図（その７）である。
【図３Ａ】強誘電体膜の形成方法を示す図（その１）である。
【図３Ｂ】強誘電体膜の形成方法を示す図（その２）である。
【図３Ｃ】強誘電体膜の形成方法を示す図（その３）である。
【図３Ｄ】強誘電体膜の形成方法を示す図（その４）である。
【図３Ｅ】強誘電体膜の形成方法を示す図（その５）である。
【図４】強誘電体膜および上部電極膜の形成方法を示すフローチャートである。
【図５】第１の強誘電体膜の結晶化温度と分極量の関係を示す図である。
【図６】第１の強誘電体膜の結晶化温度とリーク電流の関係を示す図である。
【図７】第１の強誘電体膜の結晶化温度とＴＤＤＢ寿命の関係を示す図である。
【図８】第１の強誘電体膜の結晶化温度と読み出しマージンの関係を示す図である。
【図９】図８の測定方法を説明する図である。
【図１０】第１の強誘電体膜の結晶化温度と読み出しマージンバラツキの関係を示す図である。
【図１１】第２の実施形態による強誘電体メモリの構成を示す図である。
【符号の説明】
【００８９】
１  強誘電体キャパシタ
２，１３  ＭＯＳトランジスタ
３  ビット線
４  ワード線
５  プレート線
１１  シリコン基板
１２  素子分離領域
１４  酸化防止膜
１５  ＳｉＯ２膜
１６，２０  層間絶縁膜
１８，１９  水素バリア膜
２１，２９，３０  コンタクトホール
２２  下部電極
２３  容量膜
２４  上部電極
２５  下部電極層
２６  強誘電体膜
２７  上部電極膜
２８  コンタクトプラグ
３１  配線パターン
【図１】
2008124274.tif 000003
【図２Ａ】
2008124274.tif 000004
【図２Ｂ】
2008124274.tif 000005
【図２Ｃ】
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【図２Ｄ】
2008124274.tif 000007
【図２Ｅ】
2008124274.tif 000008
【図２Ｆ】
2008124274.tif 000009
【図２Ｇ】
2008124274.tif 000010
【図３Ａ】
2008124274.tif 000011
【図３Ｂ】
2008124274.tif 000012
【図３Ｃ】
2008124274.tif 000013
【図３Ｄ】
2008124274.tif 000014
【図３Ｅ】
2008124274.tif 000015
【図４】
2008124274.tif 000016
【図５】
2008124274.tif 000017
【図６】
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【図７】
2008124274.tif 000019
【図８】
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【図９】
2008124274.tif 000021
【図１０】
2008124274.tif 000022
【図１１】
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