(57)【要約】【課題】３次元トランジスタの下部拡散層同士を接続する配線抵抗を低減する。【解決手段】Ｘ方向及びＹ方向にマトリクス配置され、半導体基板１００の主面に対して垂直方向に延びる複数の柱状体１００ｅと、柱状体１００ｅの表面を覆うゲート絶縁膜１０６と、柱状体１００ｅの上部及び下部にそれぞれ形成された上部拡散層１０７及び下部拡散層１０８と、柱状体１００ｅの周囲を取り囲むゲート電極１１０と、Ｙ方向に隣接する下部拡散層１０８同士を互いに短絡させる下部電極１０４とを備える。これにより、下部拡散層１０８同士を接続する配線抵抗を大幅に低減することが可能となる。したがって、下部拡散層１０８側をビット線としたメモリセルアレイを構成した場合、ビット線抵抗の低減によって消費電力を低減することができるとともに、高速動作を行うことが可能となる。【選択図】図１
2008140996.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面と平行な第１及び第２の方向にマトリクス配置され、前記主面に対して実質的に垂直方向に延びる複数の柱状体と、前記柱状体の表面を覆うゲート絶縁膜と、前記複数の柱状体の上部にそれぞれ形成された上部拡散層と、前記複数の柱状体の下部にそれぞれ形成された下部拡散層と、前記複数の柱状体の周囲のうち、少なくとも前記上部拡散層と前記下部拡散層との間のチャネル領域をそれぞれ取り囲むゲート電極と、前記第１の方向に隣接する前記下部拡散層同士を互いに短絡させる複数の下部電極とを備えることを特徴とする半導体装置。
【請求項２】
前記第２の方向に隣接する前記ゲート電極同士は互いに接触し、前記第１の方向に隣接する前記ゲート電極同士は互いに非接触であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の方向における前記柱状体の間隔は、前記第１の方向における前記柱状体の間隔よりも狭いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２の方向における前記柱状体の配列ピッチは、前記第１の方向における前記柱状体の配列ピッチよりも狭いことを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記複数の柱状体は前記半導体基板に設けられた突起部上に設けられており、前記下部電極は前記突起部の側壁に沿って設けられていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記突起部は前記第１の方向に延在する複数の帯状形状を有しており、これにより、前記下部電極は前記第１の方向に連続的に設けられていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記突起部は前記第１及び前記第２の方向にマトリクス配置された複数の島状形状を有しており、これにより、前記下部電極は前記下部拡散層のそれぞれに対して１つずつ設けられていることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記第１の方向に隣接する前記下部電極同士は互いに接触し、前記第２の方向に隣接する前記下部電極同士は互いに非接触であることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１の方向における前記突起部の間隔は、前記第２の方向における前記突起部の間隔よりも狭いことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記下部拡散層は前記柱状体の前記下部の外周部分に形成されており、前記柱状体の前記下部の中心部分には、前記チャネル領域と前記半導体基板とを繋ぐ放電層が形成されていることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
半導体基板の主面に対して実質的に垂直方向に延びる柱状体と、前記柱状体の表面を覆うゲート絶縁膜と、前記柱状体の上部に形成された上部拡散層と、前記柱状体の下部に形成された下部拡散層と、前記柱状体の周囲のうち、少なくとも前記上部拡散層と前記下部拡散層との間のチャネル領域を取り囲むゲート電極とを備え、
前記下部拡散層は前記柱状体の前記下部の外周部分に形成されており、前記柱状体の前記下部の中心部分には、前記チャネル領域と前記半導体基板とを繋ぐ放電層が形成されていることを特徴とする半導体装置。
【請求項１２】
半導体基板をエッチングすることにより、前記半導体基板に溝及び突起部を形成する第１のステップと、前記溝の底部に下部電極を形成する第２のステップと、前記下部電極を絶縁膜で覆う第３のステップと、前記突起部の一部をエッチングすることにより、前記半導体基板に柱状体を形成する第４のステップと、前記柱状体の表面を覆うゲート絶縁膜を形成する第５のステップと、前記柱状体の上部及び下部にそれぞれ上部拡散層及び下部拡散層を形成する第６のステップとを備え、
前記第６のステップは、前記下部電極と接するよう前記下部拡散層を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
前記第２のステップは、全面に下部電極材料を形成した後、エッチバックすることによって、前記下部電極を前記突起部の側壁に沿って形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記上部拡散層と前記下部拡散層との間のチャネル領域と、前記半導体基板とを繋ぐ放電層を形成する第７のステップをさらに備えることを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
半導体基板をエッチングすることにより、半導体基板に柱状体を形成する第１のステップと、前記柱状体の表面を覆うゲート絶縁膜を形成する第２のステップと、前記柱状体の上部及び下部にそれぞれ上部拡散層及び下部拡散層を形成する第３のステップと、前記上部拡散層と前記下部拡散層との間のチャネル領域と、前記半導体基板とを繋ぐ放電層を形成する第４のステップを備えることを特徴とする半導体装置の製造方法。
【請求項１６】
前記第３のステップは一導電型の不純物をイオン注入することによって行い、前記第４のステップは、逆導電型の不純物を前記一導電型の不純物よりも深く注入されるようイオン注入することによって行うことを特徴とする請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、複数のトランジスタがマトリクス配置された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
これまで、半導体装置の集積度向上は、主にトランジスタの微細化によって達成されてきた。トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果などによって正しく動作しないおそれが生じている。
【０００３】
このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを３次元的に形成する方法が提案されている。中でも、半導体基板の主面に対して垂直方向に延びる柱状体をチャネルとして用いるタイプの３次元トランジスタは、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点を有している（特許文献１〜３参照）。
【特許文献１】特開平６−２０９０８９号公報
【特許文献２】特開平９−８２９５号公報
【特許文献３】特開平２００２−８３９４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の３次元トランジスタをマトリクス配置した場合、柱状体の上部に形成された上部拡散層同士は低抵抗材料を用いて接続することができるものの、柱状体の下部に形成された下部拡散層同士の接続は、隣接する下部拡散層自体が接触することによって接続される構成となる。このため、下部拡散層同士の接続抵抗は、拡散層抵抗によって制限されることから、消費電力が増大するとともに、高速動作が困難であるという問題があった。
【０００５】
また、従来の３次元トランジスタは、スイッチングにより柱状体の内部に正電荷が蓄積され、これによってしきい値電圧が変動するという問題もあった。
【０００６】
したがって、本発明の目的は、３次元トランジスタの下部拡散層同士を接続する配線抵抗を低減することが可能な半導体装置及びその製造方法を提供することである。
【０００７】
また、本発明の他の目的は、３次元トランジスタを構成する柱状体の内部に正電荷が蓄積しにくい半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一側面による半導体装置は、半導体基板の主面と平行な第１及び第２の方向にマトリクス配置され、前記主面に対して実質的に垂直方向に延びる複数の柱状体と、前記柱状体の表面を覆うゲート絶縁膜と、前記複数の柱状体の上部にそれぞれ形成された上部拡散層と、前記複数の柱状体の下部にそれぞれ形成された下部拡散層と、前記複数の柱状体の周囲のうち、少なくとも前記上部拡散層と前記下部拡散層との間のチャネル領域をそれぞれ取り囲むゲート電極と、前記第１の方向に隣接する前記下部拡散層同士を互いに短絡させる複数の下部電極とを備えることを特徴とする。
【０００９】
複数の柱状体は半導体基板に設けられた突起部上に設けられており、下部電極は突起部の側壁に沿って設けられていることが好ましい。この場合、突起部は第１の方向に延在する複数の帯状形状を有し、これにより、下部電極が第１の方向に連続的に設けられていても構わない。或いは、突起部が第１及び第２の方向にマトリクス配置された複数の島状形状を有しており、これにより、下部電極が下部拡散層のそれぞれに対して１つずつ設けられていても構わない。
【００１０】
本発明の他の側面による半導体装置は、半導体基板の主面に対して実質的に垂直方向に延びる柱状体と、前記柱状体の表面を覆うゲート絶縁膜と、前記柱状体の上部に形成された上部拡散層と、前記柱状体の下部に形成された下部拡散層と、前記柱状体の周囲のうち、少なくとも前記上部拡散層と前記下部拡散層との間のチャネル領域を取り囲むゲート電極とを備え、前記下部拡散層は前記柱状体の前記下部の外周部分に形成されており、前記柱状体の前記下部の中心部分には、前記チャネル領域と前記半導体基板とを繋ぐ放電層が形成されていることを特徴とする。
【００１１】
本発明の一側面による半導体装置の製造方法は、半導体基板をエッチングすることにより、半導体基板に溝及び突起部を形成する第１のステップと、前記溝の底部に下部電極を形成する第２のステップと、前記下部電極を絶縁膜で覆う第３のステップと、前記突起部の一部をエッチングすることにより、前記半導体基板に柱状体を形成する第４のステップと、前記柱状体の表面を覆うゲート絶縁膜を形成する第５のステップと、前記柱状体の上部及び下部にそれぞれ上部拡散層及び下部拡散層を形成する第６のステップとを備え、前記第６のステップは、前記下部電極と接するよう前記下部拡散層を形成することを特徴とする。
【００１２】
本発明において、少なくとも第５のステップと第６のステップは順不同であり、どちらを先に実行しても構わない。また、本発明による半導体装置の製造方法は、上部拡散層と下部拡散層との間のチャネル領域と、半導体基板とを繋ぐ放電層を形成する第７のステップをさらに備えることが好ましい。この場合、少なくとも第５のステップから第７のステップまでは順不同であり、どの順に実行しても構わない。
【００１３】
本発明の他の側面による半導体装置の製造方法は、半導体基板をエッチングすることにより、半導体基板に柱状体を形成する第１のステップと、前記柱状体の表面を覆うゲート絶縁膜を形成する第２のステップと、前記柱状体の上部及び下部にそれぞれ上部拡散層及び下部拡散層を形成する第３のステップと、前記上部拡散層と前記下部拡散層との間のチャネル領域と、前記半導体基板とを繋ぐ放電層を形成する第４のステップを備えることを特徴とする。
【００１４】
本発明において、少なくとも第３のステップと第４のステップは順不同であり、どちらを先に実行しても構わない。また、第３のステップは一導電型の不純物をイオン注入することによって行い、第４のステップは、逆導電型の不純物を一導電型の不純物よりも深く注入されるようイオン注入することによって行うことができる。
【発明の効果】
【００１５】
このように、本発明の一側面による半導体装置によれば、第１の方向に隣接する下部拡散層同士を互いに短絡させる複数の下部電極を備えていることから、下部拡散層同士を接続する配線抵抗を大幅に低減することが可能となる。これにより、例えば下部拡散層側をビット線としたメモリセルアレイを構成した場合、ビット線抵抗の低減によって消費電力を低減することができるとともに、高速動作を行うことが可能となる。
【００１６】
また、本発明の他の側面による半導体装置によれば、柱状体下部の中心部分に、チャネル領域と半導体基板とを繋ぐ放電層が形成されていることから、柱状体の内部に発生した正電荷が放電層を介して速やかに放出される。これにより、正電荷の蓄積によるしきい値電圧の変動を防止することが可能となる。
【００１７】
さらに、本発明による半導体装置の製造方法によれば、上記特徴を有する半導体装置を容易に作成することが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１９】
図１は、本発明の第１の実施形態による半導体装置の要部を示す図であり、（ａ）は平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った断面図である。
【００２０】
図１に示すように、本実施形態による半導体装置は、半導体基板１００の主面と平行なＸ方向及びＹ方向にマトリクス配置された複数の柱状体１００ｅを有している。柱状体１００ｅは半導体基板１００の一部であり、半導体基板１００の主面に対して垂直方向に延びている。柱状体１００ｅの上部には上部拡散層１０７が形成され、下部には下部拡散層１０８が形成されている。また、柱状体１００ｅの側面は全周に亘ってゲート絶縁膜１０６で覆われている。
【００２１】
上部拡散層１０７及び下部拡散層１０８の一方はソース領域及びドレイン領域の一方として機能し、上部拡散層１０７及び下部拡散層１０８の他方はソース領域及びドレイン領域の他方として機能する。また、柱状体１００ｅのうち、上部拡散層１０７と下部拡散層１０８との間の領域は、チャネル領域１０９として機能する。このように、柱状体１００ｅは、３次元トランジスタの主要部分を構成することになる。
【００２２】
本実施形態においては、Ｘ方向における柱状体１００ｅの間隔がＹ方向における柱状体１００ｅの間隔よりも狭く設定されている。また、柱状体１００ｅの平面形状はほぼ正方形（又は円形）であり、このため、Ｘ方向における柱状体１００ｅの配列ピッチは、Ｙ方向における柱状体１００ｅの配列ピッチよりも狭くなっている。
【００２３】
隣接する柱状体１００ｅ間には、チャネル領域１０９を取り囲むゲート電極１１０が設けられている。隣接するゲート電極１１０は、Ｘ方向において互いに接触し、Ｙ方向において互いに非接触である。これにより、Ｘ方向に隣接する３次元トランジスタのゲート電極１１０は互いに共通となり、Ｙ方向に隣接する３次元トランジスタのゲート電極１１０は互いに別個となる。
【００２４】
図２は、半導体基板１００の形状を説明するための模式的な斜視図である。図２に示すように、半導体基板１００にはＹ方向に延在する帯状の突起部１００ｂが複数設けられており、Ｚ方向に延びる柱状体１００ｅはこれら突起部１００ｂ上に設けられている。
【００２５】
図１に戻って、突起部１００ｂの側壁には、Ｙ方向に連続的に延在する下部電極１０４が設けられている。下部電極１０４は、Ｙ方向に隣接する下部拡散層１０８同士を互いに短絡させる役割を果たし、これにより、下部拡散層１０８同士を接続する配線抵抗を低減させている。
【００２６】
図３は、図１に示す半導体装置の回路図である。
【００２７】
図３に示すように、図１に示した半導体装置は、Ｘ方向に延在する複数のゲート電極１１０と、Ｙ方向に延在する複数の下部電極１０４が交差し、その交点に３次元トランジスタが配置されたアレイ構造を有する。その用途については特に限定されないが、例えば、図４に示すように、上部拡散層１０７にそれぞれキャパシタＣを接続すれば、ＤＲＡＭのメモリセルアレイとして利用することが可能となる。
【００２８】
本実施形態では、理解を容易にするために４つの３次元トランジスタを２×２のマトリクス状に配置しているが、当然ながら、より多数のトランジスタをマトリクス状に配置することが可能である。
【００２９】
次に、本実施形態による半導体装置の製造方法について説明する。
【００３０】
図５〜図１６は、本実施形態による半導体装置の製造方法を説明するための工程図であり、いずれも（ａ）は平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った断面図である。
【００３１】
まず、図５に示すように、Ｐ型のシリコンからなる半導体基板１００の表面に、シリコン酸化膜１０１とシリコン窒化膜１０２を形成する。その後、図示しないフォトレジストを用いたドライエッチングによって、シリコン窒化膜１０２をパターニングし、Ｙ方向に延在する帯状体とする。次に、パターニングしたシリコン窒化膜１０２をマスクとしてシリコン酸化膜１０１及び半導体基板１００をエッチングし、Ｙ方向に延在する溝１００ａを半導体基板１００内に形成する。Ｘ方向に隣接する溝１００ａ間には、半導体基板１００からなる突起部が形成されることになる。
【００３２】
次に、全面にシリコン酸化膜１０３を堆積させることにより溝１００ａを埋め込んだ後、ＣＭＰ（Chemical Mechanical Polishing）法を用いて研磨することにより、図５に示す構造を得る。シリコン酸化膜１０３による溝１００ａの埋め込みは、ＨＤＰ（High-Density Plasma）−ＣＶＤ法を用いることができる。また、ＣＭＰ法による研磨においては、シリコン窒化膜１０２をストッパとして利用することができる。
【００３３】
その後、図６に示すように、シリコン酸化膜１０３をエッチバックすることにより、溝１００ａの底部にのみシリコン酸化膜１０３を残存させる。シリコン酸化膜１０３のエッチバックは、シリコン窒化膜１０２に対する選択比が高い条件で行う必要がある。これにより半導体基板１００には、Ｙ方向に延在する板状の突起部１００ｂが形成されることになる。また、残存したシリコン酸化膜１０３は、ＳＴＩ（Shallow Trench Isolation）領域となり、Ｘ方向に隣接する３次元トランジスタを素子分離する役割を果たす。
【００３４】
次に、図７に示すように、全面に下部電極材料を堆積させた後、これをエッチバックする。これにより、下部電極１０４は、溝１００ａの底部に残存するシリコン酸化膜１０３上であって、突起部１００ｂの側壁部分にのみ残存する。つまり、下部電極１０４は突起部１００ｂの側壁に沿ってＹ方向に連続的に延在する複数の帯状形状となる。下部電極１０４の材料については特に限定されないが、例えばポリシリコンなどを用いることができる。
【００３５】
次に、全面にシリコン酸化膜１０５を堆積させた後、ＣＭＰ法を用いて研磨することにより、図８に示す構造を得る。この場合も、シリコン窒化膜１０２をストッパとして利用することができる。その後、図９に示すように、フォトレジストを露光することによりＸ方向に延在する帯状のマスクパターンＭを形成する。これにより、Ｙ方向に延在する突起部１００ｂとＸ方向に延在するマスクパターンＭとが交差した形状となる。
【００３６】
次に、図１０に示すように、マスクパターンＭを用いてシリコン窒化膜１０２をエッチングする。これにより、マスクパターンＭに覆われていないシリコン酸化膜１０１が露出し、突起部１００ｂとマスクパターンＭとの交差部分にのみシリコン窒化膜１０２が残存することになる。つまり、シリコン窒化膜１０２がＸ方向及びＹ方向にマトリクス配置された状態となる。その後、図１１に示すように、マスクパターンＭを除去する。
【００３７】
次に、図１２に示すように、マトリクス配置されたシリコン窒化膜１０２をマスクとしてシリコン酸化膜１０１，１０５をエッチングする。かかるエッチングにおいては、下部電極１０４が露出しないよう、シリコン酸化膜１０５のエッチング量を調整する必要がある。これにより、シリコン酸化膜１０１及びシリコン窒化膜１０２がＸ方向及びＹ方向にマトリクス配置された状態となり、Ｙ方向に延在する溝１００ｃが形成されることになる。また、下部電極１０４は、シリコン酸化膜１０５によって覆われた状態である。
【００３８】
次に、図１３に示すように、シリコン酸化膜１０１をマスクとして半導体基板１００をエッチングする。かかるエッチングにおいては、事前にシリコン窒化膜１０２を除去しておく必要はなく、半導体基板１００をエッチングする過程で除去される。これにより、Ｙ方向に隣接するシリコン酸化膜１０１間には、溝１００ｄが形成されることになる。半導体基板１００のエッチング量としては、溝１００ｃと同等に設定することが好ましい。
【００３９】
以上の工程により突起部１００ｂの一部が削られ、これにより、半導体基板１００の主面に対して垂直方向に延びる複数の柱状体１００ｅがＸ方向及びＹ方向にマトリクス配置された状態となる。つまり、半導体基板１００の形状は、図２に示したとおりの形状となる。
【００４０】
次に、図１４に示すように、露出している半導体基板１００の表面に熱酸化によってゲート絶縁膜１０６を形成する。これにより、柱状体１００ｅの全ての側面は、ゲート絶縁膜１０６によって覆われた状態となる。次に、リン（Ｐ）などのＮ型不純物をイオン注入することによって柱状体１００ｅの上部に上部拡散層１０７を形成するとともに、柱状体１００ｅの下部に下部拡散層１０８を形成する。この場合、熱酸化によってイオン注入用の犠牲酸化膜を形成した後にＮ型不純物をイオン注入して拡散層１０７、１０８を形成し、その後、熱酸化によりゲート絶縁膜を形成することが好ましい。また、上部拡散層１０７と下部拡散層１０８は別々のイオン注入によって形成しても構わない。この場合、柱状体１００ｅの上部に注入用マスクを設けることによってまず下部拡散層１０８を形成し、図１に示す構造を形成した後、再度イオン注入することによって上部拡散層１０８を形成することができる。
【００４１】
ここで、下部拡散層１０８はイオン注入によるドーパントの回り込みによって形成されるため、下部拡散層１０８は柱状体１００ｅの下部の外周部分に形成されることになる。この時、下部拡散層１０８によって柱状体１００ｅの下部が塞がれる状態とするのではなく、図１４（ｃ）に示すように、下部拡散層１０８が存在しない隙間Ｄを形成しておく。
【００４２】
さらに、ボロン（Ｂ）などのＰ型不純物をイオン注入することによって柱状体１００ｅの上部及び下部に、それぞれＰ型不純物層１０７ａ，１０８ａを形成する。Ｐ型不純物のイオン注入は、Ｎ型不純物のイオン注入よりもドーパントが深く注入されるような条件で行われ、これにより、上述した隙間ＤにはＰ型不純物層１０８ａが形成されることになる。このＰ型不純物層１０８ａは、チャネル領域１０９と半導体基板１００とを繋ぐ放電層として機能し、チャネル領域１０９がフローティング状態となるのを防止する役割を果たす。これにより、チャネル領域１０９に正電荷が蓄積することによるしきい値電圧の変動（低下）が抑制される。放電層としての機能を十分に発揮させるためには、Ｐ型不純物層１０８ａの不純物濃度をチャネル領域１０９よりも高くすることが好ましい。なお、Ｐ型不純物層１０７ａは不要であり、これを無くすためには、下部のＰ型不純物層１０７ａを形成する際、柱状体１００ｅの上部に注入用マスクを設けておけば良い。
【００４３】
尚、ゲート絶縁膜１０６の形成、Ｎ型不純物のイオン注入及びＰ型不純物のイオン注入は、この順に行う必要はなく、順不同である。
【００４４】
次に、図１５に示すように、全面にゲート電極材料１１０ａを堆積させ、これによって柱状体１００ｅの全面を覆う。ゲート電極材料１１０ａとしてはポリシリコンを用いることができる。そして、図１６に示すように、ゲート電極材料１１０ａをエッチバックし、ゲート電極１１０を形成する。ゲート電極材料１１０ａのエッチバックは、Ｙ方向に隣接する柱状体１００ｅ間に存在するゲート絶縁膜１０６が露出するまで行う。上述の通り、Ｘ方向における柱状体１００ｅの間隔は、Ｙ方向における柱状体１００ｅの間隔よりも狭く設定されていることから、かかるエッチバックによって、Ｙ方向に隣接するゲート電極１１０同士は非接触となる一方、Ｘ方向に隣接するゲート電極１１０同士は接触した状態となる。
【００４５】
そして、全面にシリコン酸化膜１１１を堆積させた後、ＣＭＰ法を用いて研磨することにより、図１に示した構造を得る。ＣＭＰ法による研磨においては、シリコンからなる柱状体１００ｅをストッパとして利用することができる。
【００４６】
その後は、例えば、柱状体１００ｅの上部拡散層１０７にキャパシタを形成し、ゲート電極１１０及び下部電極１０４をそれぞれワード線及びビット線として使用すれば、図４に示したように、ＤＲＡＭのメモリセルアレイとして用いることが可能となる。
【００４７】
このように、本実施形態による半導体装置は、柱状体１００ｅを用いた３次元トランジスタがマトリクス配置され、Ｙ方向に隣接する下部拡散層１０８同士が下部電極１０４によって互いに短絡されている。これにより、下部拡散層１０８同士を接続する配線抵抗が大幅に低減されることから、例えば下部拡散層１０８側をビット線としたメモリセルアレイを構成した場合、ビット線抵抗を低減させることが可能となる。したがって、消費電力を低減することができるとともに、高速動作を行うことが可能となる。
【００４８】
しかも、本実施形態によれば、下部電極１０４が突起部１００ｂの側壁に沿って連続的に設けられていることから、Ｙ方向に隣接するトランジスタに対して２本の下部電極１０４が割り当てられることになる。このため、下部拡散層１０８同士を接続する配線抵抗を十分に低減することが可能となる。また、仮に２本の下部電極１０４のうちの１本が断線したとしても、下部電極１０４による接続状態を確保することが可能となり、製品の歩留まりを高めることも可能となる。
【００４９】
また、本実施形態では、Ｘ方向における柱状体１００ｅの間隔がＹ方向における柱状体１００ｅの間隔よりも狭く設定されている。このため、ゲート電極材料１１０ａを堆積させた後、エッチバックするだけで、Ｘ方向に隣接するゲート電極１１０同士を互いに接触させ、Ｙ方向に隣接するゲート電極１１０同士を互いに非接触とすることが可能となる。本実施形態では、柱状体１００ｅの平面形状がほぼ正方形（又は円形）であり、これにより、Ｘ方向における柱状体１００ｅの配列ピッチについても、Ｙ方向における柱状体１００ｅの配列ピッチよりも狭くなっている。本発明においてこのような配列ピッチに設定することは必須でないが、このような配列ピッチに設定することにより、高い集積度を得ることが可能となる。
【００５０】
さらに、柱状体１００ｅの下部の中心部分にはＰ型不純物層１０８ａが形成されており、これがチャネル領域１０９と半導体基板１００とを繋ぐ放電層として機能することから、チャネル領域１０９への正電荷の蓄積を防止することが可能となる。このような放電層を形成するためには、下部拡散層１０８の広がりを抑える必要があることから、下部拡散層１０８の不純物濃度をある程度低く抑える必要がある。その結果、３次元トランジスタの下部拡散層同士を接続する配線抵抗が高くなってしまう。しかしながら、本実施形態では、Ｙ方向に隣接する下部拡散層同士を短絡させる下部電極１０４を備えていることから、下部拡散層１０８の不純物濃度を低く抑えつつ、配線抵抗を低減することが可能となる。
【００５１】
このように、Ｐ型不純物層１０８ａからなる放電層を備える点と、下部拡散層同士を短絡させる下部電極１０４を備える点は、密接な関係を持っている。
【００５２】
次に、本発明の第２の実施形態について説明する。
【００５３】
図１７は、本発明の第２の実施形態による半導体装置の要部を示す図であり、（ａ）は平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った断面図である。また、図１８は、本実施形態における半導体基板１００の形状を説明するための模式的な斜視図である。
【００５４】
図１７及び図１８に示すように、本実施形態による半導体装置では、半導体基板１００に設けられた突起部１００ｂが島状形状を有しており、Ｘ方向及びＹ方向にマトリクス配置されている。島状の突起部１００ｂは、１つの柱状体１００ｅに対してそれぞれ１つ設けられている。突起部１００ｂの平面形状は、Ｘ方向における径よりもＹ方向における径が大きい楕円形状である。このため、突起部１００ｂの配列ピッチについては、Ｘ方向よりもＹ方向の方が広いにもかかわらず、隣接する突起部１００ｂの間隔は、Ｘ方向よりもＹ方向の方が狭くなっている。
【００５５】
本実施形態においても、突起部１００ｂの側壁には下部電極１０４が設けられている。下部電極１０４は、突起部１００ｂが島状であることからリング状であり、下部拡散層１０８に対してそれぞれ１つずつ設けられることになる。また、突起部１００ｂが上記の形状を有していることから、Ｙ方向に隣接する下部電極１０４同士は互いに接触し、Ｘ方向に隣接する下部電極１０４同士は互いに非接触とされている。
【００５６】
その他の点については、上述した第１の実施形態による半導体装置と同じであることから、同一の要素については同一の符号を付し、重複する説明は省略する。
【００５７】
次に、本実施形態による半導体装置の製造方法について説明する。
【００５８】
図１９〜図３０は、本実施形態による半導体装置の製造方法を説明するための工程図であり、いずれも（ａ）は平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った断面図である。
【００５９】
まず、図１９に示すように、Ｐ型のシリコンからなる半導体基板１００の表面に、シリコン酸化膜１０１とシリコン窒化膜１０２を形成する。その後、図示しないフォトレジストを用いたドライエッチングによってシリコン窒化膜１０２をパターニングし、Ｙ方向を長軸とする楕円形状にシリコン窒化膜１０２を残存させる。この時、マトリクス状のシリコン窒化膜１０２は、Ｘ方向よりもＹ方向の方が配列ピッチが広く、且つ、Ｘ方向よりもＹ方向の方が間隔が狭くなるようにパターニングする。
【００６０】
次に、パターニングしたシリコン窒化膜１０２をマスクとしてシリコン酸化膜１０１及び半導体基板１００をエッチングし、溝１００ａを半導体基板１００内に形成する。
【００６１】
次に、全面にシリコン酸化膜１０３を堆積させることにより溝１００ａを埋め込んだ後、ＣＭＰ法を用いて研磨することにより、図１９に示す構造を得る。その後、図２０に示すように、シリコン酸化膜１０３をエッチバックすることにより、溝１００ａの底部にのみシリコン酸化膜１０３を残存させる。これにより半導体基板１００には、マトリクス状の突起部１００ｂが形成されることになる。
【００６２】
次に、図２１に示すように、全面に下部電極材料を堆積させた後、これをエッチバックする。これにより、下部電極１０４は突起部１００ｂの側壁に沿ってリング状に残存することになる。この時、隣接する突起部１００ｂの間隔は、Ｘ方向よりもＹ方向の方が狭いことから、Ｙ方向に隣接する下部電極１０４同士は互いに接触し、Ｘ方向に隣接する下部電極１０４同士は互いに非接触となる。
【００６３】
次に、全面にシリコン酸化膜１０５を堆積させた後、ＣＭＰ法を用いて研磨することにより、図２２に示す構造を得る。この場合も、シリコン窒化膜１０２をストッパとして利用することができる。その後、図２３に示すように、フォトレジストを露光することによりＸ方向に延在する帯状のマスクパターンＭを形成する。マスクパターンＭは、突起部１００ｂを横切る位置に形成する必要がある。
【００６４】
次に、図２４に示すように、マスクパターンＭを用いてシリコン窒化膜１０２をエッチングする。これにより、楕円形であったシリコン窒化膜１０２のＹ方向における端部が除去され、中央部分のみが残存した状態となる。その後、図２５に示すように、マスクパターンＭを除去する。
【００６５】
次に、図２６に示すように、シリコン窒化膜１０２をマスクとしてシリコン酸化膜１０１，１０５をエッチングする。かかるエッチングにおいては、下部電極１０４が露出しないよう、シリコン酸化膜１０５のエッチング量を調整する必要がある。そして、図２７に示すように、シリコン酸化膜１０１をマスクとして半導体基板１００をエッチングする。これにより、楕円形であった突起部１００ｂのＹ方向における端部が除去され、半導体基板１００の主面に対して垂直方向に延びる複数の柱状体１００ｅがＸ方向及びＹ方向にマトリクス配置された状態となる。つまり、半導体基板１００の形状は、図１８に示したとおりの形状となる。また、Ｘ方向における柱状体１００ｅの間隔は、Ｙ方向における柱状体１００ｅの間隔よりも狭くなる。
【００６６】
次に、図２８に示すように、露出している半導体基板１００の表面に熱酸化によってゲート絶縁膜１０６を形成する。これにより、柱状体１００ｅの全ての側面は、ゲート絶縁膜１０６によって覆われた状態となる。次に、リン（Ｐ）などのＮ型不純物をイオン注入することによって柱状体１００ｅの上部に上部拡散層１０７を形成するとともに、柱状体１００ｅの下部に下部拡散層１０８を形成する。さらに、ボロン（Ｂ）などのＰ型不純物をイオン注入することによって柱状体１００ｅの上部及び下部に、それぞれＰ型不純物層１０７ａ，１０８ａを形成する。これにより、第１の実施形態と同様、下部拡散層１０８の隙間Ｄには、Ｐ型不純物層１０８ａが形成され、これがチャネル領域１０９と半導体基板１００とを繋ぐ放電層として機能する。
【００６７】
この場合も、犠牲酸化膜を形成した後にＮ型不純物をイオン注入して拡散層１０７、１０８を形成し、その後、熱酸化によりゲート絶縁膜を形成することが好ましい。また、上部拡散層１０７と下部拡散層１０８を別々のイオン注入によって形成しても構わない。さらに、Ｐ型不純物層１０７ａを形成する際、柱状体１００ｅの上部に注入用マスクを設けておくことにより、Ｐ型不純物層１０７ａを省略しても構わない。
【００６８】
次に、図２９に示すように、全面にゲート電極材料１１０ａを堆積させ、これによって柱状体１００ｅの全面を覆う。そして、図３０に示すように、ゲート電極材料１１０ａをエッチバックし、ゲート電極１１０を形成する。ゲート電極材料１１０ａのエッチバックは、Ｙ方向に隣接する柱状体１００ｅ間に存在するゲート絶縁膜１０６が露出するまで行う。上述の通り、Ｘ方向における柱状体１００ｅの間隔は、Ｙ方向における柱状体１００ｅの間隔よりも狭く設定されていることから、かかるエッチバックによって、Ｙ方向に隣接するゲート電極１１０同士は非接触となる一方、Ｘ方向に隣接するゲート電極１１０同士は接触した状態となる。
【００６９】
そして、全面にシリコン酸化膜１１１を堆積させた後、ＣＭＰ法を用いて研磨することにより、図１７に示した構造を得る。
【００７０】
このように、本実施形態による半導体装置では下部電極１０４がリング状であり、Ｙ方向に隣接する下部電極１０４同士は互いに接触する一方、Ｘ方向に隣接する下部電極１０４同士は互いに非接触とされている。これにより、上述した第１の実施形態と同様の効果が得られるとともに、仮に下部電極１０４の一部が断線したとしても、下部電極１０４の配線抵抗がほとんど変わらなくなる。したがって、本実施形態によれば、第１の実施形態による効果に加え、製品の信頼性をより高めることが可能となる。
【００７１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７２】
例えば、上記各実施形態では、３次元トランジスタとしてＮチャンネル型のＭＯＳトランジスタを形成した場合を例に説明したが、本発明がこれに限定されるものではなく、Ｐチャンネル型のＭＯＳトランジスタを形成することも可能である。さらに、ＭＯＳトランジスタ以外の他の能動素子を形成することも可能である。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１の実施形態による半導体装置の要部を示す図であり、（ａ）は平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った断面図である。
【図２】第１の実施形態による半導体装置における半導体基板１００の形状を説明するための模式的な斜視図である。
【図３】図１に示す半導体装置の回路図である。
【図４】第１の実施形態による半導体装置をＤＲＡＭのメモリセルアレイとして利用した場合の回路図である。
【図５】第１の実施形態による半導体装置の製造方法を説明するための工程図である（シリコン酸化膜１０１〜シリコン酸化膜１０３の形成）。
【図６】第１の実施形態による半導体装置の製造方法を説明するための工程図である（シリコン酸化膜１０３のエッチバック）。
【図７】第１の実施形態による半導体装置の製造方法を説明するための工程図である（下部電極１０４の形成）。
【図８】第１の実施形態による半導体装置の製造方法を説明するための工程図である（シリコン酸化膜１０５の形成）。
【図９】第１の実施形態による半導体装置の製造方法を説明するための工程図である（マスクパターンＭの形成）。
【図１０】第１の実施形態による半導体装置の製造方法を説明するための工程図である（シリコン窒化膜１０２のパターニング）。
【図１１】第１の実施形態による半導体装置の製造方法を説明するための工程図である（マスクパターンＭの除去）。
【図１２】第１の実施形態による半導体装置の製造方法を説明するための工程図である（シリコン酸化膜１０１，１０５のエッチング）。
【図１３】第１の実施形態による半導体装置の製造方法を説明するための工程図である（半導体基板１００のエッチング）。
【図１４】第１の実施形態による半導体装置の製造方法を説明するための工程図である（ゲート絶縁膜１０６、上部拡散層１０７、下部拡散層１０８、Ｐ型不純物層１０７ａ，１０８ａの形成）。
【図１５】第１の実施形態による半導体装置の製造方法を説明するための工程図である（ゲート電極材料１１０ａの形成）。
【図１６】第１の実施形態による半導体装置の製造方法を説明するための工程図である（ゲート電極１１０の形成）。
【図１７】本発明の第２の実施形態による半導体装置の要部を示す図であり、（ａ）は平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った断面図である。
【図１８】第２の実施形態による半導体装置における半導体基板１００の形状を説明するための模式的な斜視図である。
【図１９】第２の実施形態による半導体装置の製造方法を説明するための工程図である（シリコン酸化膜１０１〜シリコン酸化膜１０３の形成）。
【図２０】第２の実施形態による半導体装置の製造方法を説明するための工程図である（シリコン酸化膜１０３のエッチバック）。
【図２１】第２の実施形態による半導体装置の製造方法を説明するための工程図である（下部電極１０４の形成）。
【図２２】第２の実施形態による半導体装置の製造方法を説明するための工程図である（シリコン酸化膜１０５の形成）。
【図２３】第２の実施形態による半導体装置の製造方法を説明するための工程図である（マスクパターンＭの形成）。
【図２４】第２の実施形態による半導体装置の製造方法を説明するための工程図である（シリコン窒化膜１０２のパターニング）。
【図２５】第２の実施形態による半導体装置の製造方法を説明するための工程図である（マスクパターンＭの除去）。
【図２６】第２の実施形態による半導体装置の製造方法を説明するための工程図である（シリコン酸化膜１０１，１０５のエッチング）。
【図２７】第２の実施形態による半導体装置の製造方法を説明するための工程図である（半導体基板１００のエッチング）。
【図２８】第２の実施形態による半導体装置の製造方法を説明するための工程図である（ゲート絶縁膜１０６、上部拡散層１０７、下部拡散層１０８、Ｐ型不純物層１０７ａ，１０８ａの形成）。
【図２９】第２の実施形態による半導体装置の製造方法を説明するための工程図である（ゲート電極材料１１０ａの形成）。
【図３０】第２の実施形態による半導体装置の製造方法を説明するための工程図である（ゲート電極１１０の形成）。
【符号の説明】
【００７４】
１００      半導体基板
１００ａ，１００ｃ，１００ｄ    溝
１００ｂ    突起部
１００ｅ    柱状体
１０１，１０３，１０５，１１１    シリコン酸化膜
１０２      シリコン窒化膜
１０４      下部電極
１０６      ゲート絶縁膜
１０７      上部拡散層
１０７ａ，１０８ａ    Ｐ型不純物層
１０８      下部拡散層
１０９      チャネル領域
１１０      ゲート電極
１１０ａ    ゲート電極材料
Ｍ          マスクパターン
【図１】
2008140996.tif 000003
【図２】
2008140996.tif 000004
【図３】
2008140996.tif 000005
【図４】
2008140996.tif 000006
【図５】
2008140996.tif 000007
【図６】
2008140996.tif 000008
【図７】
2008140996.tif 000009
【図８】
2008140996.tif 000010
【図９】
2008140996.tif 000011
【図１０】
2008140996.tif 000012
【図１１】
2008140996.tif 000013
【図１２】
2008140996.tif 000014
【図１３】
2008140996.tif 000015
【図１４】
2008140996.tif 000016
【図１５】
2008140996.tif 000017
【図１６】
2008140996.tif 000018
【図１７】
2008140996.tif 000019
【図１８】
2008140996.tif 000020
【図１９】
2008140996.tif 000021
【図２０】
2008140996.tif 000022
【図２１】
2008140996.tif 000023
【図２２】
2008140996.tif 000024
【図２３】
2008140996.tif 000025
【図２４】
2008140996.tif 000026
【図２５】
2008140996.tif 000027
【図２６】
2008140996.tif 000028
【図２７】
2008140996.tif 000029
【図２８】
2008140996.tif 000030
【図２９】
2008140996.tif 000031
【図３０】
2008140996.tif 000032