(57)【要約】【課題】半導体薄膜上で良好なソース−ドレイン耐圧を確保する。【解決手段】薄膜トランジスタは絶縁性支持基板１０上に設けられる半導体薄膜１２と、半導体薄膜１２上に設けられるゲート絶縁膜１４と、ゲート絶縁膜１４を介して半導体薄膜１２上に形成されるゲート電極層１６を備え、半導体薄膜１２はゲート電極層１６の下方に配置されるチャネル領域１２Ｃ、チャネル領域１２Ｃの両側に配置されるソースおよびドレイン領域１２Ｓ，１２Ｄ、チャネル領域１２Ｃおよびドレイン領域１２Ｄ間に配置されるＬＤＤ領域１２ＬＤを有する。ソース領域１２Ｓは不純物濃度が半導体薄膜１２の厚さ方向においてゲート絶縁膜１４との界面から支持基板１０との界面に向かって低くなる不純物濃度プロファイルを有し、ソース領域の不純物プロファイルにおいて支持基板付近の不純物濃度がゲート絶縁膜付近の不純物濃度に対して１／１００以上低い。【選択図】図７
2008153642.tif 000002
【特許請求の範囲】
【請求項１】
支持基板の絶縁性表面上に設けられる半導体薄膜と、前記半導体薄膜上に設けられるゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体薄膜上に形成されるゲート電極層を備え、前記半導体薄膜は前記ゲート電極層の下方に配置され第１導電型の不純物を含むチャネル領域、前記チャネル領域の両側に配置され前記第１導電型とは反対である第２導電型の不純物を含むソース領域およびドレイン領域、および少なくとも前記ドレイン領域および前記チャネル領域間に配置され前記第２導電型の不純物を含むＬＤＤ領域を有し、前記ソース領域は不純物濃度が前記半導体薄膜の厚さ方向において前記ゲート絶縁膜との界面から前記支持基板との界面に向かって低くなる不純物濃度プロファイルを有し、前記ソース領域の不純物プロファイルにおいて前記支持基板付近の不純物濃度が前記ゲート絶縁膜付近の不純物濃度に対して１／１００以上低いことを特徴とする薄膜トランジスタ。
【請求項２】
前記第１導電型がｐ型に設定され第２導電型がｎ型に設定されたｎチャネル型トランジスタであることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記チャネル領域は不純物濃度が前記半導体薄膜の厚さ方向において前記ゲート絶縁膜との界面から前記支持基板との界面に向かって高くなる不純物濃度プロファイルを有することを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項４】
さらに前記ソース領域および前記ドレイン領域にそれぞれ接合するソース電極およびドレイン電極を備え、少なくとも前記ドレイン電極の接合部から前記ＬＤＤ領域に隣接する前記ドレイン領域の端部までの距離が４μｍを越えないことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項５】
支持基板の絶縁性表面上に設けられる半導体薄膜と、前記半導体薄膜上に設けられるゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体薄膜上に形成されるゲート電極層を備え、前記半導体薄膜は前記ゲート電極層の下方に配置され第１導電型の不純物とを含むチャネル領域、前記チャネル領域の両側に配置され前記第１導電型とは反対である第２導電型の不純物を含むソース領域およびドレイン領域、および少なくとも前記チャネル領域および前記ドレイン領域間に配置され前記第２導電型の不純物を含むＬＤＤ領域を有する薄膜トランジスタの製造方法であって、前記ソース領域の不純物濃度を前記半導体薄膜の厚さ方向においてゲート絶縁膜との界面から支持基板との界面に向かって低くなる不純物濃度プロファイルに形成することを特徴とする薄膜トランジスタの製造方法。
【請求項６】
液晶表示パネルと、前記液晶表示パネル上に配置される薄膜トランジスタを含む駆動回路とを備える表示装置であって、前記薄膜トランジスタは支持基板の絶縁性表面上に設けられる半導体薄膜、前記半導体薄膜上に設けられるゲート絶縁膜、前記ゲート絶縁膜を介して前記半導体薄膜上に形成されるゲート電極層を備え、前記半導体薄膜は前記ゲート電極層の下方に配置され第１導電型の不純物を含むチャネル領域、前記チャネル領域の両側に配置され前記第１導電型とは反対である第２導電型の不純物を含むソース領域およびドレイン領域、および少なくとも前記チャネル領域および前記ドレイン領域間に配置され前記第２導電型の不純物を含むＬＤＤ領域を有し、前記ソース領域は不純物濃度が前記半導体薄膜の厚さ方向において前記ゲート絶縁膜との界面から前記支持基板との界面に向かって低くなる不純物濃度プロファイルを有することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば液晶表示パネルに組み込まれる薄膜トランジスタ、この薄膜トランジスタの製造方法、およびこの薄膜トランジスタを用いた表示装置に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ）はガラス基板のような絶縁基板上に堆積される半導体薄膜に形成したＭＯＳ（ＭＩＳ）構造の電界効果トランジスタである。ここでは、例えば絶縁基板に接着してＳＯＩ(Semiconductor On Insulator) 構造基板を成す半導体ウェハに形成した電界効果トランジスタも同様に薄膜トランジスタとして取り扱う。
【０００３】
アクティブマトリクス型液晶表示パネルでは、薄膜トランジスタが一般に画素スイッチング素子として用いられている。最近では、ＩＣチップからなる駆動回路に代って薄膜トランジスタで構成される駆動回路を液晶表示パネルと一体化することも検討されている。このため、薄膜トランジスタの電流駆動能力を改善する研究が盛んである。例えば多結晶シリコン膜の溶融再結晶化により得られるような単結晶シリコン粒膜に薄膜トランジスタを形成すれば、電流駆動能力の著しい改善を期待できる。しかしながら、このような薄膜トランジスタのソース−ドレインブレークダウン電圧（ソース−ドレイン耐圧）は多結晶シリコン膜に形成した薄膜トランジスタに比べて著しく劣化し、オフ電流の増大やラッチアップ現象が比較的小さなソース−ドレイン間の電圧で発生し易くなる。
【０００４】
チャネル領域内の電界強度は通常ドレイン端近傍で大きく、チャネル領域の両端間に電界を印加したときに発生したキャリアがそこで加速されてドレイン端に衝突するインパクトによって半導体をイオン化する。このインパクトイオン化により生成された少数キャリアはチャネル領域を構成するシリコンボディに蓄積して閾値電圧を変化させ、結果的にオフ電流を増大させてしまう。また、キャリアの蓄積は寄生バイポーラ現象としてチャネル領域に流れる電流をゲートによる制御不能な状態で自己継続させるシングルラッチアップの発生を容易にし、トランジスタの機能を損なわせる原因となる。
【０００５】
電界効果トランジスタにおいてソース−ドレイン耐圧を向上させる技術としては、Lightly-doped drain (ＬＤＤ)構造が一般に知られている。また、閾値制御として不純物濃度をゲート絶縁膜側の表面付近の不純物濃度を設定し、ラッチアップを避けるためにゲート絶縁膜側の表面付近から離れた深い場所での不純物濃度を表面付近よりも高く設定されたウェルをチャネル領域に設けるレトログレードウェル技術が知られている（特許文献1を参照）。
【特許文献１】特開平６−１６３８４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、薄膜トランジスタでは、通常、抵抗を小さくするために、ソース領域およびドレイン領域の不純物濃度がゲート絶縁膜側で高く、絶縁基板に設けられた下地酸化膜側で低くなっている。同様にこれらソース領域およびドレイン領域とは反対の導電性となるチャネル領域の不純物濃度も、ゲート絶縁膜側で高く、下地酸化膜側で低くなっている。このような不純物濃度のプロファイルが半導体薄膜として用いられるシリコンボディの膜厚方向、すなわち深さ方向において存在すると、ゲート絶縁膜付近においてチャネル領域およびドレイン領域とが高い濃度で隣接する結果となり、これが十分なソース−ドレイン耐圧を得ることを困難にしている。
【０００７】
上述のＬＤＤ構造はゲート長をサブミクロンオーダーにすると、ソース−ドレイン耐圧を十分大きくすることができない。また、レトロクレードウェル技術も、シリコンボディの膜厚が２０〜２００nm程度に制限される場合には、ソース−ドレイン耐圧について十分な有効性を確保できなかった。
【０００８】
本発明の目的は、半導体薄膜上で良好なソース−ドレイン耐圧を確保することができる薄膜トランジスタ、薄膜トランジスタの製造方法、および表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明によれば、支持基板の絶縁性表面上に設けられる半導体薄膜と、半導体薄膜上に設けられるゲート絶縁膜と、ゲート絶縁膜を介して半導体薄膜上に形成されるゲート電極層を備え、半導体薄膜はゲート電極層の下方に配置され第１導電型の不純物を含むチャネル領域、チャネル領域の両側に配置され第１導電型とは反対である第２導電型の不純物を含むソース領域およびドレイン領域、および少なくともドレイン領域およびチャネル領域間に配置され第２導電型の不純物を含むＬＤＤ領域を有し、ソース領域は不純物濃度が半導体薄膜の厚さ方向においてゲート絶縁膜との界面から支持基板との界面に向かって低くなる不純物濃度プロファイルを有し、ソース領域の不純物プロファイルにおいて支持基板付近の不純物濃度がゲート絶縁膜付近の不純物濃度に対して１／１００以上低い薄膜トランジスタが提供される。
【００１０】
さらに本発明によれば、支持基板の絶縁性表面上に設けられる半導体薄膜と、半導体薄膜上に設けられるゲート絶縁膜と、ゲート絶縁膜を介して半導体薄膜上に形成されるゲート電極層を備え、半導体薄膜はゲート電極層の下方に配置され第１導電型の不純物とを含むチャネル領域、チャネル領域の両側に配置され第１導電型とは反対である第２導電型の不純物を含むソース領域およびドレイン領域、および少なくともチャネル領域およびドレイン領域間に配置され第２導電型の不純物を含むＬＤＤ領域を有する薄膜トランジスタの製造方法であって、ソース領域の不純物濃度を半導体薄膜の厚さ方向においてゲート絶縁膜との界面から支持基板との界面に向かって低くなる不純物濃度プロファイルに形成する薄膜トランジスタの製造方法が提供される。
【００１１】
さらに本発明によれば、液晶表示パネルと、液晶表示パネル上に配置される薄膜トランジスタを含む駆動回路とを備える表示装置であって、薄膜トランジスタは支持基板の絶縁性表面上に設けられる半導体薄膜、半導体薄膜上に設けられるゲート絶縁膜、ゲート絶縁膜を介して半導体薄膜上に形成されるゲート電極層を備え、半導体薄膜はゲート電極層の下方に配置され第１導電型の不純物を含むチャネル領域、チャネル領域の両側に配置され第１導電型とは反対である第２導電型の不純物を含むソース領域およびドレイン領域、および少なくともチャネル領域およびドレイン領域間に配置され第２導電型の不純物を含むＬＤＤ領域を有し、ソース領域は不純物濃度が半導体薄膜の厚さ方向においてゲート絶縁膜との界面から支持基板との界面に向かって低くなる不純物濃度プロファイルを有する表示装置が提供される。
【発明の効果】
【００１２】
この薄膜トランジスタ、薄膜トランジスタの製造方法、および表示装置では、半導体薄膜上で良好なソース−ドレイン耐圧を確保することができる。
【発明を実施するための最良の形態】
【００１３】
本願発明者は、高品質な半導体薄膜として特に多結晶シリコン膜の溶融再結晶化された結晶化領域に形成される短チャネルの薄膜トランジスタにおいて最初にソース領域の不純物プロファイルが高品質なソース−ドレイン耐圧ＢＶに影響することを確認した。これは、薄膜トランジスタのソース領域の接合深さおよびこれらの物理的メカニズムに対するソース−ドレイン耐圧ＢＶの依存性をシミュレーションおよび実験の両面から詳細に調査した結果である。
【００１４】
シリコンボディの厚さおよびゲート絶縁膜の厚さをそれぞれ１００ｎｍおよび３０ｎｍに設定して、０．５μｍのゲート長（ソース領域およびドレイン領域間のチャネルに沿ったゲート電極の長さ）のシングルドレイン構造およびＬＤＤ構造を持つコプレーナー型ｎチャネル薄膜トランジスタのソース−ドレイン耐圧についてのシミュレーションを行った。ｎ-のＬＤＤ領域の長さおよびドーズ量は、ソース−ドレイン耐圧ＢＶと駆動電流との妥協点として０．２μｍおよび１×１０１３（ｃｍ−２）に固定した。計算の全てはＳＥＮＴＡＵＲＵＳ  ＰＲＯＣＥＳＳ and ＤＥＳＳＥＳ（日本シノプス社製）を用いて行われた。
【００１５】
また、シミュレートされたデバイスと同一寸法を持つ複数の薄膜トランジスタをＳＯＩ(Semiconductor On Insulator)基板（ユニボンド社製）上に製作した。ゲート絶縁膜はＴＥＯＳおよびＯ２をソースガスとして用いた３００℃でのプラズマエンハンスドＣＶＤにより堆積された。ｎ＋のソース領域の不純物プロファイルは不純物イオン注入用の加速電圧を変更することにより変化させた。注入不純物の活性化は６００℃での炉アニーリングによって行われた。ソース−ドレイン耐圧ＢＶはシングルトランジスタラッチのはじまり時点のドレイン電圧として定義した。
【００１６】
シミュレーション段階では、ｎ＋のソース領域にｎ型不純物としてイオン注入されるＰ（リン）イオンの加速エネルギー、すなわち加速電圧をそれぞれ１５ＫｅＶ、２５ＫｅＶ、および３５ＫｅＶとして単純に異ならせたゲート長Ｌ＝０．５μｍの薄膜トランジスタのサンプルＡ，Ｂ，Ｃを用意した。図１はこれらサンプルＡ，Ｂ，Ｃにおけるｎ＋のソース領域の不純物プロファイルを示す。図１の測定条件はシリコンボディ厚Ｔsi＝１００ｎｍ, ゲート絶縁膜厚Ｔox＝３０ｎｍ, ＬＤＤ長ＬＤ＝０．２μｍ，ＬＤＤ注入：Ｐのドーズ量＝１×１０１３／ｃｍ２，ｎ＋注入：Ｐのドーズ量＝２×１０１５／ｃｍ２，サンプルＡ：加速電圧＝１５ＫｅＶ，サンプルＢ：加速電圧＝２５ＫｅＶ，サンプルＣ：加速電圧＝３５ＫｅＶである。ここでは、Ｐのドーズ量が２×１０１５(cm−２)に固定された（２×１０１５(cm−２)以下であればよい）。図２は、サンプルＡ，Ｂ，Ｃの不純物プロファイルに対するソース−ドレイン耐圧ＢＶを調べた結果を示す。図２を参照すると、ソース−ドレイン耐圧ＢＶはチャネル領域およびドレイン領域間にｎ−のＬＤＤ領域を持たないシングルドレイン構造よりもこのＬＤＤ領域を設けたＬＤＤ構造において増大する。これに加えて、ソース−ドレイン耐圧ＢＶはｎ＋ソース領域の接合深さの低減に伴って増大することが明らかである。図２には、実際に製作されたサンプルＡ，Ｂ，Ｃのソース−ドレイン耐圧ＢＶを実測値としてシミュレーション結果の計算値と一緒に示している。これら実測値からも同様の傾向が確認される。このような現象の物理的な原因を考察するため、ＬＤＤ構造のサンプルＡ，Ｂ，Ｃにおいてドレイン電圧およびゲート電圧をそれぞれ３．５Ｖおよび０．５Ｖとしてチャネルに沿った横方向の電界強度およびインパクトイオン化強度を調べた。図３はチャネルに沿った横方向の電界強度を示し、図４はチャネルに沿った横方向のインパクトイオン化強度を示す。図３および図４の測定条件は、ＰＴＳ注入（チャネル）：Ｂのドーズ量＝４×１０１１／ｃｍ２，加速電圧＝３５ＫｅＶ；ＬＤＤ注入：Ｐのドーズ量＝１×１０１３／ｃｍ２，加速電圧＝１５ＫｅＶ；ｎ＋注入：Ｐのドーズ量＝２×１０１５／ｃｍ２；シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート絶縁膜厚Ｔox＝３０ｎｍ，ゲート長Ｌ＝０．５μｍ，ＬＤＤ長ＬＤ＝０．２μｍ，ドレイン電圧Ｖｄ＝３．５Ｖ，ゲート電圧Ｖｇ＝０．５Ｖ、チャネル方向の電界強度：ゲート絶縁膜から２０ｎｍの深さでの値、インパクトイオン化強度：ゲート絶縁膜から２０ｎｍの深さでの値である。図３および図４を比較すると、チャネル領域とＬＤＤ領域の接合部にみられる横方向電界のピーク値はサンプルＡ，Ｂ，Ｃについてほとんど同じである。しかしながら、ゲート絶縁膜付近の不純物濃度に対して絶縁性支持基板付近の不純物濃度が最も高いサンプルＣ、並びにゲート絶縁膜付近の不純物濃度に対して絶縁性支持基板付近の不純物濃度が最も低いサンプルＡをインパクトイオン化強度のピーク値について比較すると、このピーク値がサンプルＣからサンプルＡへの移行により約１桁、すなわち１／１０だけ低減される。ｎ＋ソース領域の深さの減少に伴うソース−ドレイン耐圧ＢＶの増大が主として浅い接合構造によって低減されたインパクトイオン化によることは明らかなようである。ここで、なぜ浅いｎ＋ソース領域を用いることによってインパクトイオン化強度が低減されるかが疑問となる。インパクトイオン化強度は最大電界強度および電子電流密度の関数であるため、ソース接合における注入電子の量は接合が浅くなると低減されるものと考えられる。ソース接合における電子注入はソース−ボディ接合の順バイアス値を決定するボディ電位によって制御される。
【００１７】
図５はサンプルＡ，Ｂ，Ｃについてシリコンボディにおける最小電位値(Ｖbmin)をドレイン電圧の関数として求めた結果を示す。図５の測定条件は、ＰＴＳ注入（チャネル）：Ｂのドーズ量＝４×１０１１／ｃｍ２，加速電圧＝３５ＫｅＶ；ＬＤＤ注入：Ｐのドーズ量＝１×１０１３／ｃｍ２，加速電圧＝１５ＫｅＶ；ｎ＋注入：Ｐのドーズ量＝２×１０１５／ｃｍ２；シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート絶縁膜厚Ｔox＝３０ｎｍ，ゲート長Ｌ＝０．５μｍ，ＬＤＤ長ＬＤ＝０．２μｍ，ゲート電圧Ｖｇ＝０．５Ｖ，最小電位値：ゲート絶縁膜から２０ｎｍの深さでの値である。図５から判るように、最小電位値Ｖbminは静電効果のためにドレイン電圧の増大に伴なって増大する。１．５Ｖ未満のドレイン電圧値では、これらの最小電位値ＶbminがサンプルＡ，Ｂ，Ｃの全てについてほぼ同じで、ドレイン電圧１．５Ｖでは０．２５Ｖになる。ここでは、１．５Ｖのドレイン電圧値がドレイン接合でのインパクトイオン化のはじまりに対応しており、１．５Ｖを越えるドレイン電圧値では、最小電位値Ｖbminの上昇はｎ＋ソース領域が深いほど大きい。これは、ソース−ボディ接合が深いｎ＋接合の場合についてより強く順バイアスされ、より多くの電子がボディ領域に注入されることを意味する。したがって、インパクトイオン化強度は深いｎ＋接合の場合ほど増すことになる。
【００１８】
図６はドレイン電圧およびゲート電圧をそれぞれ３．５Ｖおよび０．５ＶにバイアスしたサンプルＡ，Ｂ，Ｃにおける正孔密度分布を調べた結果を示す。図６では、例えば、８×１０１４（ｃｍ−３）よりも大きい正孔密度の領域が斜線で強調されている。斜線で強調された領域の境界（図中の丸で囲んだ部分）は有効ソース−ボディ接合長を反映していると考えられる。ｎ＋接合深さの低減に伴い、有効ソース−ボディ接合長は過剰正孔がｎ＋ソース領域の下に入り込むために大きくなる。これはソース−ボディ接合の有効面積がｎ＋深さの低減につれて大きくなることを意味する。ソース−ボディ接合間の順バイアスＶbsは式（１）で表される。
【数１】
2008153642.tif 000003
【００１９】
ここで、ｑは素電荷であり、ｋＢはボルツマン定数であり、Ｔは絶対温度であり、ｎおよびjsrはそれぞれｎ値およびソース−ボディ接合の逆飽和電流密度であり、ＩholeおよびＩeは正孔および電子の電流成分であり、Ａ0は有効接合面積である。式（１）によると、合計電流が一定であるとすれば、Ａ0が大きくなったときにＶbsが小さくなる。このメカニズムはドレイン電圧Ｖd＞１．５Ｖにおける最小電位値Ｖbminのドレイン電圧依存性の違いをもたらすことになる。
【００２０】
以上のようにして、高性能薄膜トランジスタのソース−ドレイン耐圧ＢＶに関するソース接合の深さの影響について研究し、その結果としてソース接合深さの低減がソース−ドレイン耐圧ＢＶを実質的に増大させることが判明した。ソース−ドレイン耐圧ＢＶの改善は主としてインパクトイオン化の抑制による。インパクトイオン化を低減することで、ｎ＋ソース領域の下方の過剰ホールの浸透を許すボディ電位の上昇を抑えることができる。
【００２１】
以下、本発明の一実施形態に係るＬＤＤ構造のｎチャネル型薄膜トランジスタについて添付図面を参照して説明する。この薄膜トランジスタは、例えばアクティブマトリクス型液晶表示装置の表示パネルにおいて高いソース−ドレイン耐圧を必要とする画素スイッチや駆動回路を構成するために用いられる。
図７はこのＬＤＤ構造のｎチャネル型薄膜トランジスタの断面構造を示す。この薄膜トランジスタは絶縁性支持基板１０、この絶縁性支持基板１０の絶縁性表面上に配置される厚さ３０〜２００ｎｍ程度の半導体薄膜１２、この半導体薄膜１２を覆う例えば厚さ３０ｎｍ程度のゲート絶縁膜１４、およびゲート絶縁膜１４を介して半導体薄膜１２上に形成される厚さ例えば２００ｎｍ程度のゲート電極層１６を備える。半導体薄膜１２はゲート電極層１６の下方に配置されるチャネル領域１２Ｃと、このチャネル領域１２Ｃの両側に配置されるソース領域１２Ｓおよびドレイン領域１２Ｄと、チャネル領域１２Ｃおよびドレイン領域１２Ｄ間に配置されるＬＤＤ領域１２ＬＤと、ソース領域１２Ｓおよびチャネル領域１２Ｃ間に配置されるＬＤＤ領域１２ＬＳとを含む。ソース電極１８Ｓおよびドレイン電極１８Ｄはゲート絶縁膜１４に形成される１対のコンタクトホールを介してソース領域１２Ｓおよびドレイン領域１２Ｄに接続される。チャネル領域１２Ｃは、ソース領域１２Ｓおよびドレイン領域１２Ｄ間で電子または正孔のようなキャリアを移動させるための領域であり、このキャリアの移動はゲート電極層１６に印加されるゲート電圧に対応した電界によって制御される。ここでは、ソース領域１２Ｓおよびドレイン領域１２Ｄの各々は例えばリン（Ｐ）のようなｎ型不純物を含有するｎ＋型不純物領域であり、ＬＤＤ領域１２ＬＳおよび１２ＬＤはソース領域１２Ｓおよびドレイン領域１２Ｄよりも少ないリン（Ｐ）のようなｎ型不純物を含有するｎ−型不純物領域であり、チャネル領域１２Ｃは例えばボロン（Ｂ）のようなp型不純物を含有するｐ型不純物領域である。ソース領域１２Ｓおよびドレイン領域１２Ｄ間のチャネルに沿ったゲート電極層１６のゲート長Ｌは１μｍ以下、例えば０．５μｍであり、ＬＤＤ領域１２ＬＳおよび１２ＬＤのＬＤＤ長ＬＤは０．２μｍである。ゲート電極層１６は例えばＭｏＷの金属膜からなる。ゲート絶縁膜１４は例えば二酸化ケイ素（すなわち、ＳｉＯ２）のような酸化物からなり、薄膜トランジスタを電界トランジスタとして機能させるためにゲート電極層１６をチャネル領域１２Ｃから電気的に絶縁する。
【００２２】
絶縁性支持基板１０は、ガラス、溶融石英、サファイア、プラスチック、ポリイミド等の材料からなる絶縁性基板１０Ａを用いることができる。ここでは、ガラス基板が絶縁性基板１０Ａとして用いられ、さらにこの絶縁性基板１０Ａが半導体薄膜１２の下地となる下地絶縁層１０Ｂにより覆われている。半導体薄膜１２は下地絶縁層１０Ｂ上にアモルファスシリコン膜を堆積し、入射光を位相変調して逆ピーク状の光強度分布で出射する位相シフタを用いて空間的に強度変調されたエキシマレーザを照射する位相変調エキシマレーザ結晶化法によりアモルファスシリコン膜を溶融再結晶化して得られた単結晶シリコン粒膜からなる。位相変調エキシマレーザ結晶化法において、エキシマレーザは半導体薄膜１２上において位相シフタに依存した光強度分布に設定され、この強度分布に対応した温度勾配を半導体薄膜１２内に生じさせる。光強度分布は、連続する三角形状の光強度分布である。半導体薄膜１２のエキシマレーザ光による照射領域を溶融する。エキシマレーザ光の遮断期間に、結晶成長する。この温度勾配は半導体薄膜１２平面に平行な横方向において低温部分から高温部分に向かう単結晶シリコン粒ＳＣの成長を促進する。この結果、単結晶シリコン粒ＳＣが図８に示すように少なくとも１個の薄膜トランジスタを収容可能な数ミクロン程度の粒径に成長する。単結晶シリコン粒ＳＣの結晶成長方向に電子又は正孔が移動するように薄膜トランジスタを形成することが望ましい。図８では、単結晶シリコン粒ＳＣの形状が示されているが、半導体薄膜１２はソース領域１２Ｓ、ドレイン領域１２Ｄ、およびチャネル領域１２Ｃからなる島状部分だけを残すように製造過程でＭＥＳＡエッチングされる。チャネル領域１２Ｃ全体は単結晶シリコン粒ＳＣ内に配置されている。
【００２３】
尚、半導体薄膜１２は下地絶縁層１０Ｂを介さずに絶縁性基板１０Ａ上に直接に形成されてもよい。また、半導体薄膜１２は例えば絶縁性基板に接着してＳＯＩ(Semiconductor On Insulator) 構造基板を成す半導体ウェハによって構成されてもよい。さらに、半導体薄膜１２は例えばシリコン（Ｓｉ）、シリコンゲンルマニウム（ＳｉＧｅ）のような半導体を含む層であってもよい。薄膜トランジスタの閾値電圧はチャネル領域１２Ｃ内の不純物濃度に依存し、薄膜トランジスタの電流駆動能力はゲート長などに依存する。
【００２４】
チャネル領域１２Ｃは不純物濃度が半導体薄膜１２の厚さ方向においてゲート絶縁膜１４との界面から絶縁性支持基板１０との界面に向かって高くなる不純物濃度プロファイルを有し、ソース領域１２Ｓおよびドレイン領域１２Ｄは不純物濃度が半導体薄膜１２の厚さ方向においてゲート絶縁膜１４との界面から絶縁性支持基板１０との界面に向かって低くなる不純物濃度プロファイルを有し、ＬＤＤ領域１２ＬＤおよびＬＤＤ領域１２ＬＳは不純物濃度が半導体薄膜１２の厚さ方向においてゲート絶縁膜１４との界面から絶縁性支持基板１０との界面に向かって低くなる不純物濃度プロファイルを有する。また、ソース領域１２Ｓおよびドレイン領域１２Ｄの不純物濃度プロファイルでは、絶縁性支持基板１０付近の不純物濃度がゲート絶縁膜１４付近の不純物濃度に対して２桁、すなわち１／１００以上低いことが好ましい。さらにＬＤＤ領域１２ＬＤおよびＬＤＤ領域１２ＬＳの不純物濃度プロファイルでは、絶縁性支持基板１０付近の不純物濃度がゲート絶縁膜１４付近の不純物濃度に対して３桁、すなわち１／１０００以上低いことが好ましい。但し、チャネル領域１２Ｃ、ドレイン領域１２Ｄ、およびＬＤＤ領域１２ＬＳについては、上述以外の不純物濃度プロファイルを持つようにしてもよい。
【００２５】
電子をキャリアとするｎチャネル型薄膜トランジスタは、高移動度特性を得ることができるが、ソース−ドレイン耐圧が低いという課題が従来において存在していた。これに対して図７に示す本実施形態のｎチャネル型薄膜トランジスタは、ソース領域１２Ｓおよびドレイン領域１２Ｄの不純物濃度プロファイルにおいて絶縁性支持基板１０付近の不純物濃度をゲート絶縁膜１４付近の不純物濃度に対して１／１００以上低くすることにより高耐圧化されている。また、本実施形態のｎチャネル型薄膜トランジスタはＬＤＤ領域１２ＬＤの不純物濃度プロファイルにおいて絶縁性支持基板１０付近の不純物濃度をゲート絶縁膜１４付近の不純物濃度に対して１／１００以上、好ましくは１／１０００以上低くすることにより高耐圧化されている。
【００２６】
尚、ソース領域１２Ｓ、ドレイン領域１２Ｄ、およびＬＤＤ領域１２ＬＳ，１２ＬＤの不純物濃度プロファイルについては、例えば２次イオン質量分析計により測定することができる。
【００２７】
図９は上述した薄膜トランジスタを用いた液晶表示装置の概略的な回路構成を示し、図１０はこの液晶表示装置の概略的な断面構造を示す。
【００２８】
液晶表示装置は、液晶表示パネル１０１およびこの液晶表示パネル１０１を制御する液晶コントローラ１０２を備える。液晶表示パネル１０１は、例えば液晶層ＬＱがアレイ基板ＡＲおよび対向基板ＣＴ間に保持される構造を有し、液晶コントローラ１０２は液晶表示パネル１０１から独立した駆動回路基板ＰＣＢ上に配置される。
【００２９】
液晶表示パネル１０１は、マトリクス状に配置される複数の表示画素ＰＸ、複数の表示画素ＰＸの行に沿って配置される複数の走査線Ｙ、複数の表示画素ＰＸの列に沿って配置される複数のデータ線Ｘ、データ線Ｘおよび走査線Ｙの交差位置近傍にそれぞれ配置され各々１本の走査線Ｙからのゲートパルスに応答して１本のデータ線Ｘからのデータ信号を取り込みこのデータ信号を１個の表示画素ＰＸに供給する複数の画素スイッチＰＳ、複数の走査線Ｙを駆動する走査線ドライバ１０３、並びに複数のデータ線Ｘを駆動するデータ線ドライバ１０４を備える。複数の走査線Ｙ、複数のデータ線Ｘ、画素スイッチＰＸ、走査線ドライバ１０３、およびデータ線ドライバ１０４はアレイ基板ＡＲ上に形成される。各表示画素ＰＸはアレイ基板ＡＲ上に形成される複数の画素電極ＰＥの１個、複数の画素電極ＰＥに対向して対向基板ＣＴ上に形成されコモン電位に設定される単一の共通電極ＣＥ、画素電極ＰＥと共通電極ＣＥとの間に位置する液晶層ＬＱの一部、およびアレイ基板ＡＲ上に形成され画素電極ＰＥおよび共通電極ＣＥ間の液晶容量に並列に接続される補助容量Ｃｓを有する。補助容量Ｃｓは画素スイッチＰＸから供給されるデータ信号の電圧を保持し、データ信号の電圧を画素電極ＰＥに印加する。表示画素ＰＸの透過率は画素電極ＰＥおよび共通電極ＣＥ間の電位差によって制御される。
【００３０】
液晶コントローラ１０２は、例えば外部から供給されるデジタル映像信号ＶＩＤＥＯおよび同期信号を受取り、垂直走査制御信号ＹＣＴおよび水平走査制御信号ＸＣＴを発生する。垂直走査制御信号ＹＣＴは走査線ドライバ１０３に供給され、水平走査制御信号ＸＣＴは映像信号ＶＩＤＥＯと共にデータ線ドライバ１０４に供給される。走査線ドライバ１０３は垂直走査制御信号ＹＣＴによって制御され、１垂直走査（フレーム）期間においてゲートパルスを複数の走査線Ｙに順次供給する。ゲートパルスは各走査線Ｙに１水平走査期間（１Ｈ）だけ供給される。データ線ドライバ１０４は水平走査制御信号ＸＣＴによって制御され、１走査線Ｙがゲートパルスにより駆動される水平走査期間に入力される映像信号ＶＩＤＥＯの直並列変換およびデジタルアナログ変換を行って１行分のデータ信号を複数のデータ線Ｘにそれぞれ供給する。画素スイッチＰＳ並びに走査線ドライバ１０３およびデータ線ドライバ１０４の各々は図７に示す構造の薄膜トランジスタを用いて構成される。
【００３１】
次に図７に示すＬＤＤ構造の薄膜トランジスタについて行ったシミュレーション結果について説明する。
【００３２】
図１１はＬＤＤ構造においてチャネル領域１２Ｃの不純物プロファイルに対するボロン（Ｂ）のイオン注入条件の影響を示す。第１実施形態と同様に、Ｖth注入は薄膜トランジスタの閾値電圧制御用にＢＦ２をイオン注入する注入方式である。ＰＴＳ（パンチスルーストップ）注入は、半導体薄膜１２の膜厚方向、すなわち深さ方向においてゲート絶縁膜１４との界面から離れた部分の濃度を高めて低抵抗化することによりインパクトイオンの蓄積を防止するためにＢをイオン注入する注入方式である。Ｖth注入のみを行う場合、Ｖth注入およびＰＴＳ注入を併用する場合、並びにＰＴＳ注入のみを行う場合についてシミュレーションしてみると、図１１に示すように異なる不純物プロファイルが得られる。図１１の測定条件は、Ｖth注入：ＢＦ２のドーズ量＝３．５×１０１１／ｃｍ２，ＰＴＳ注入：Ｂのドーズ量＝６×１０１１／ｃｍ２，Ｖth＋ＰＴＳ注入：（ＢＦ２のドーズ量＝２．３×１０１１／ｃｍ２）＋（Ｂのドーズ量＝２×１０１１／ｃｍ２），シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート長Ｌ＝０．５μｍ，ＬＤＤ長ＬＤ＝０．２μｍ，ＬＤＤ注入：Ｐのドーズ量＝２×１０１２／ｃｍ２，加速電圧＝３５ＫｅＶ；ｎ＋注入：Ｐのドーズ量＝２×１０１５／ｃｍ２，加速電圧＝３５ＫｅＶである。
【００３３】
図１２〜図１４は、それぞれＶth注入のみを行う場合、Ｖth注入およびＰＴＳ注入を併用する場合、並びにＰＴＳ注入のみを行う場合におけるゲート電圧Ｖg−ドレイン電流Id特性を示す。図１２の測定条件は、Ｖth注入（チャネル）：ＢＦ２のドーズ量＝３．５×１０１１／ｃｍ２，加速電圧＝５０ＫｅＶ；ＰＴＳ注入（チャネル）：無し；ＬＤＤ注入：Ｐのドーズ量＝２×１０１２／ｃｍ２，加速電圧＝３５ＫｅＶ；ｎ＋注入：Ｐのドーズ量＝２×１０１５／ｃｍ２，加速電圧＝３５ＫｅＶ；シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート絶縁膜厚Ｔox＝３０ｎｍ，ゲート長Ｌ＝０．５μｍ，ＬＤＤ長ＬＤ＝０．２μｍ，ドレイン電圧Ｖｄ＝０．１Ｖ，０．５Ｖ，１．１Ｖ〜３．７Ｖ（０．２刻み）である。この場合、ソース−ドレイン耐圧ＢＶ＝３．１Ｖ，オン電流Ion(Ｖｄ＝３．１Ｖ，Ｖｇ＝３Ｖ)＝１２６．８μＡ／μｍ，オフ電流Ioff(Ｖｄ＝３．１Ｖ，Ｖｇ＝０Ｖ)＝５×１０−１１Ａ，スイング値Ｓth＝９７．７ｍＶ／ｄｅｃ，最大移動度μｍａｘ＝４９２．２ｃｍ２／Ｖ・ｓという結果が得られた。図１３の測定条件は、Ｖth注入（チャネル）：ＢＦ２のドーズ量＝２．３×１０１１／ｃｍ２，加速電圧＝５０ＫｅＶ；ＰＴＳ注入（チャネル）：Ｂのドーズ量＝２×１０１１／ｃｍ２，加速電圧＝３５ＫｅＶ；ＬＤＤ注入：Ｐのドーズ量＝２×１０１２／ｃｍ２，加速電圧＝３５ＫｅＶ；ｎ＋注入：Ｐのドーズ量＝２×１０１５／ｃｍ２，加速電圧＝３５ＫｅＶ；シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート絶縁膜厚Ｔox＝３０ｎｍ，ゲート長Ｌ＝０．５μｍ，ＬＤＤ長ＬＤ＝０．２μｍ，ドレイン電圧Ｖｄ＝０．１Ｖ，０．５Ｖ，１．１Ｖ〜４．１Ｖ（０．２刻み）である。この場合、ソース−ドレイン耐圧ＢＶ＝３．５Ｖ，オン電流Ion(Ｖｄ＝３．１Ｖ，Ｖｇ＝３Ｖ)＝１２７．４μＡ／μｍ，オフ電流Ioff(Ｖｄ＝３．１Ｖ，Ｖｇ＝０Ｖ)＝１．１×１０−１１Ａ，スイング値Ｓth＝９１．０ｍＶ／ｄｅｃ，最大移動度μｍａｘ＝５０２．１ｃｍ２／Ｖ・ｓという結果が得られた。図１４の測定条件は、Ｖth注入（チャネル）：無し；ＰＴＳ注入（チャネル）：Ｂのドーズ量＝６×１０１１／ｃｍ２，加速電圧＝３５ＫｅＶ；ＬＤＤ注入：Ｐのドーズ量＝２×１０１２／ｃｍ２，加速電圧＝３５ＫｅＶ；ｎ＋注入：Ｐのドーズ量＝２×１０１５／ｃｍ２，加速電圧＝３５ＫｅＶ；シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート絶縁膜厚Ｔox＝３０ｎｍ，ゲート長Ｌ＝０．５μｍ，ＬＤＤ長ＬＤ＝０．２μｍ，ドレイン電圧Ｖｄ＝０．１Ｖ，０．５Ｖ，１．１Ｖ〜４．１Ｖ（０．２刻み）である。この場合、ソース−ドレイン耐圧ＢＶ＝３．７Ｖ，オン電流Ion(Ｖｄ＝３．１Ｖ，Ｖｇ＝３Ｖ)＝１２９．６μＡ／μｍ，オフ電流Ioff(Ｖｄ＝３．１Ｖ，Ｖｇ＝０Ｖ)＝９．９×１０−１３Ａ，スイング値Ｓth＝８６．６ｍＶ／ｄｅｃ，最大移動度μｍａｘ＝５５４．９ｃｍ２／Ｖ・ｓという結果が得られた。これら特性から、ソース−ドレイン耐圧ＢＶはＶth注入のみを行う場合に３．１Ｖとなり、Ｖth注入およびＰＴＳ注入を併用する場合に３．５Ｖ、ＰＴＳ注入のみを行う場合に３．７Ｖとなる。
【００３４】
図１５は閾値電圧Ｖthのドレイン電圧Ｖd依存性に対するボロン（Ｂ）のイオン注入条件の影響を示す。図１５の測定条件は、Ｖth注入：ＢＦ２のドーズ量＝３．５×１０１１／ｃｍ２，ＰＴＳ注入：Ｂのドーズ量＝６×１０１１／ｃｍ２，Ｖth注入＋ＰＴＳ注入：（ＢＦ２のドーズ量＝２．３×１０１１／ｃｍ２）＋（Ｂのドーズ量＝２×１０１１／ｃｍ２）；ＬＤＤ注入：Ｐのドーズ量＝２×１０１２／ｃｍ２，加速電圧＝３５ＫｅＶ；ｎ＋注入：Ｐのドーズ量＝２×１０１５／ｃｍ２，加速電圧＝３５ＫｅＶ；シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート長Ｌ＝０．５μｍ，ＬＤＤ長ＬＤ＝０．２μｍである。ここでは、ドレイン電圧Ｖdが低い場合（この場合は０．１Ｖ）でほぼ同じ閾値電圧Ｖthが得られるようにそれぞれの注入条件の詳細であるドーズ量を調整している。薄膜トランジスタでは、閾値電圧Ｖthがドレイン電圧Ｖdに依存して変化するＤＩＢＬ（ドレイン誘導障壁低下）効果が生じることが避けられない。図１５によれば、Ｖth注入のみを行う場合に最もＤＩＢＬの影響を強く受ける。これに比べると、Ｖth注入およびＰＴＳ注入を併用して行う場合およびＰＴＳ注入のみを行う場合には、同程度にＤＩＢＬの影響を受けづらいことが判る。
【００３５】
図１６は最大移動度μmax、スイング値Ｓth、ソース−ドレイン耐圧ＢＶ、オン電流Ion、およびオフ電流Ioffに及ぼす注入条件の影響を一覧形式で示す。この注入条件は、イオン注入装置の加速電圧である。すなわち、Ｖth注入のみの場合に得られた結果は、ソース−ドレイン耐圧ＢＶ＝３．１Ｖ，オン電流Ion(Ｖｄ＝３．１Ｖ，Ｖｇ＝３Ｖ)＝１２６．８μＡ／μｍ，オフ電流Ioff(Ｖｄ＝３．１Ｖ，Ｖｇ＝０Ｖ)＝５．０×１０−１１Ａ，スイング値Ｓth＝９７．７ｍＶ／ｄｅｃ，最大移動度μｍａｘ＝４９２．２ｃｍ２／Ｖ・ｓである。ＰＴＳ注入のみの場合に得られた結果は、ソース−ドレイン耐圧ＢＶ＝３．７Ｖ，オン電流Ion(Ｖｄ＝３．１Ｖ，Ｖｇ＝３Ｖ)＝１２９．６μＡ／μｍ，オフ電流Ioff(Ｖｄ＝３．１Ｖ，Ｖｇ＝０Ｖ)＝９．９×１０−１３Ａ，スイング値Ｓth＝８６．６ｍＶ／ｄｅｃ，最大移動度μｍａｘ＝５５４．９ｃｍ２／Ｖ・ｓである。Ｖth注入＋ＰＴＳ注入の場合に得られた結果は、ソース−ドレイン耐圧ＢＶ＝３．５Ｖ，オン電流Ion(Ｖｄ＝３．１Ｖ，Ｖｇ＝３Ｖ)＝１２７．４μＡ／μｍ，オフ電流Ioff(Ｖｄ＝３．１Ｖ，Ｖｇ＝０Ｖ)＝１．１×１０−１１Ａ，スイング値Ｓth＝９１．０ｍＶ／ｄｅｃ，最大移動度μｍａｘ＝５０２．１ｃｍ２／Ｖ・ｓである。この結果から、ＰＴＳ注入のみを行う場合に、最も良好な最大移動度μmax、スイング値Ｓth、ソース−ドレイン耐圧ＢＶ、オン電流Ion、およびオフ電流Ioffを得られることが判る。（図１６、１７、１８，１９）
図１７は薄膜トランジスタのソース−ドレイン耐圧ＢＶとＬＤＤ注入用リン（Ｐ）のドーズ量との関係に対するチャネル領域１２Ｃのイオン注入条件の影響を示し、図１８は薄膜トランジスタのオン電流IonとＬＤＤ注入用リン（Ｐ）のドーズ量との関係に対するチャネル領域１２Ｃのイオン注入条件の影響を示し、図１９は薄膜トランジスタのオン電流Ionと上記ソース−ドレイン耐圧ＢＶとの関係に対するチャネル領域１２Ｃのイオン注入条件の影響を示す。図１７〜図１９の測定条件は、シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート絶縁膜厚Ｔox＝３０ｎｍ，ゲート長Ｌ＝０．５μｍ，ＬＤＤ長ＬＤ＝０．２μｍ，ＬＤＤ注入：加速電圧＝１５ＫｅＶ，ｎ＋注入：Ｐのドーズ量＝２×１０１５／ｃｍ２，加速電圧＝１５ＫｅＶである。この結果から、ＬＤＤ構造においてチャネル領域１２Ｃの不純物プロファイル毎にソース−ドレイン耐圧ＢＶおよびオン電流Ionを最適化できることが判る。また、ＬＤＤ構造においてチャネル領域１２Ｃの不純物プロファイルはＰＴＳ注入が最も良好なソース−ドレイン耐圧およびオン電流特性を示すことが判る。
【００３６】
図２０は薄膜トランジスタのソース−ドレイン耐圧ＢＶとＬＤＤ注入用リン（Ｐ）のドーズ量との関係に対するｎ＋注入用の加速電圧の影響を示す、図２１は薄膜トランジスタのオン電流IonとＬＤＤ注入用リン（Ｐ）のドーズ量との関係に対するｎ＋注入用の加速電圧の影響を示し、図２２は薄膜トランジスタのオン電流Ionとソース−ドレイン耐圧ＢＶとの関係に対するｎ＋注入用の加速電圧の影響を示し、図２３は薄膜トランジスタのオフ電流IoffとＬＤＤ注入用リン（Ｐ）のドーズ量との関係に対するｎ＋注入用の加速電圧の影響を示す。図２０〜図２３の測定条件は、シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート絶縁膜厚Ｔox＝３０ｎｍ，ゲート長Ｌ＝０．５μｍ，ＬＤＤ長ＬＤ＝０．２μｍ，ＬＤＤ注入：加速電圧＝１５ＫｅＶ，ｎ＋注入：Ｐのドーズ量＝２×１０１５／ｃｍ２である。この結果から、ＬＤＤ構造においてｎ＋注入用の加速電圧毎にソース−ドレイン耐圧ＢＶ、オン電流Ion、およびオフ電圧Ioffを最適化できることが判る。また、ＬＤＤ構造においてｎ＋注入用の加速電圧を小さくして、半導体薄膜の厚さ方向においてゲート絶縁膜との界面から絶縁性支持基板との界面に向かって低くなる不純物濃度プロファイルを有するようにすることが最も良好なソース−ドレイン耐圧およびオン電流特性を示すことが判る。
【００３７】
図２４は薄膜トランジスタのソース−ドレイン耐圧ＢＶとＬＤＤ注入用リン（Ｐ）のドーズ量との関係に対するｎ＋注入用リン（Ｐ）のドーズ量の影響を示し、図２５は薄膜トランジスタのオン電流IonとＬＤＤ注入用リン（Ｐ）のドーズ量との関係に対するｎ＋注入用リン（Ｐ）のドーズ量の影響を示し、図２６は薄膜トランジスタのオン電流Ionとソース−ドレイン耐圧ＢＶとの関係に対するｎ＋注入用リン（Ｐ）のドーズ量の影響を示し、図２７は薄膜トランジスタのオフ電流IoffとＬＤＤ注入用リン（Ｐ）のドーズ量との関係に対するｎ＋注入用リン（Ｐ）のドーズ量の影響を示し、図２８は薄膜トランジスタの閾値電圧Ｖthとドレイン電圧Ｖdとの関係に対するｎ＋注入用リン（Ｐ）のドーズ量の影響を示す。図２４〜図２７の測定条件は、シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート絶縁膜厚Ｔox＝３０ｎｍ，ゲート長Ｌ＝０．５μｍ，ＬＤＤ長ＬＤ＝０．２μｍ，ＬＤＤ注入：加速電圧＝１５ＫｅＶ，ｎ＋注入：加速電圧＝１５ＫｅＶである。図２８の測定条件は、シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート絶縁膜厚Ｔox＝３０ｎｍ，ゲート長Ｌ＝０．５μｍ，ＬＤＤ長ＬＤ＝０．２μｍ；ＬＤＤ注入：Ｐのドーズ量＝２×１０１３／ｃｍ２，加速電圧＝１５ＫｅＶ；ｎ＋注入：加速電圧＝１５ＫｅＶである。この結果から、ＬＤＤ構造において、ｎ＋注入用リン（Ｐ）のドーズ量は２×１０１５／ｃｍ２以下であることが好ましく、ｎ＋注入用リン（Ｐ）のドーズ量毎にソース−ドレイン耐圧ＢＶ、オン電流Ion、オフ電圧Ioff、および閾値電圧Ｖthを最適化できることが判る。また、ＬＤＤ構造においてｎ＋注入用のドーズ量を少なくすることが最も良好なソース−ドレイン耐圧およびオン電流特性を示すことが判る。
【００３８】
図２９は薄膜トランジスタのソース−ドレイン耐圧ＢＶとＬＤＤ注入用リン（Ｐ）のドーズ量との関係に対するＬＤＤ注入用加速電圧の影響を示し、図３０は薄膜トランジスタのオン電流IonとＬＤＤ注入用リン（Ｐ）のドーズ量との関係に対するＬＤＤ注入用加速電圧の影響を示し、図３１は薄膜トランジスタのオフ電流IoffとＬＤＤ注入用リン（Ｐ）のドーズ量との関係に対するＬＤＤ注入用加速電圧の影響を示し、図３２は薄膜トランジスタのオン電流Ionとソース−ドレイン耐圧ＢＶとの関係に対するＬＤＤ注入用加速電圧の影響を示す。図２９〜図３２の測定条件は、シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート絶縁膜厚Ｔox＝３０ｎｍ，ゲート長Ｌ＝０．５μｍ，ＬＤＤ長ＬＤ＝０．２μｍ；ＰＴＳ注入（チャネル）：Ｂのドーズ量＝４×１０１１／ｃｍ２，加速電圧＝３５ＫｅＶ；ＬＤＤ注入：加速電圧＝７．５〜３５ＫｅＶ；ｎ＋注入：Ｐのドーズ量＝２×１０１５／ｃｍ２，加速電圧＝１５ＫｅＶである。この結果から、ＬＤＤ構造においてＬＤＤ注入用加速電圧を下げてリン濃度が低くなった場合に、ＬＤＤ注入用リン（Ｐ）のドーズ量を増大させてソース−ドレイン耐圧ＢＶ、オン電流Ion、およびオフ電圧Ioffを最適化できることが判る。ＬＤＤ注入用加速電圧が１０〜１５KeVであれば、良好なソース−ドレイン耐圧ＢＶおよびオン電流Ionを得ることができる。ＬＤＤ注入用加速電圧が１０ＫｅＶである場合には、ＬＤＤ注入用リン（Ｐ）のドーズ量が１×１０１３／ｃｍ２〜４×１０１４／ｃｍ２  の範囲で最適になる。また、ＬＤＤ注入用加速電圧が１５ＫｅＶである場合には、ＬＤＤ注入用リン（Ｐ）のドーズ量が６×１０１２／ｃｍ２〜４×１０１３／ｃｍ２  の範囲で最適になる。
【００３９】
図３２において、最適動作範囲は、ソース−ドレイン耐圧ＢＶが３．５Ｖ以上で、オン電流Ｉonが１２０μＡ／μｍ以上であった。また、最高動作範囲は、ソース−ドレイン耐圧ＢＶが４Ｖ以上で、オン電流Ｉonが１４０μＡ／μｍ以上であった。
【００４０】
また、結晶に欠陥が多い場合に同様の検討を行うと、同じドーズ量で結晶に欠陥が少ない場合に比べて再結合中心が増えるためソース−ドレイン耐圧ＢＶは高くなり、移動度が小さくなるためオン電流Ionが低下するので、ＬＤＤ注入用加速電圧が１５ＫｅＶである場合には最適ドーズ量は２×１０１３／ｃｍ２〜1×１０１４／ｃｍ２  の範囲程度にシフトした。
【００４１】
したがって、ＬＤＤ注入用加速電圧が支持基板１０付近の不純物濃度がゲート絶縁膜１４付近の不純物濃度に対して１／１０００から１／１００００程度に低くなるような加速電圧（この場合は１５ＫｅＶを用いている）の場合には、ＬＤＤ注入用リン（Ｐ）のドーズ量が６×１０１２／ｃｍ２〜1×１０１4／ｃｍ２  の範囲で最適になる。
【００４２】
また、支持基板１０付近の不純物濃度がゲート絶縁膜１４付近の不純物濃度に対して１／１００００から１／１０００００程度に低くなるようなＬＤＤ注入加速電圧（この例では１０ＫｅＶを用いている）の場合に、結晶に欠陥が多い場合に同様の検討を行うと、同様にソース−ドレイン耐圧ＢＶは高くなり、オン電流Ionが低下するので、最適ドーズ量は３×１０１３／ｃｍ２〜1×１０１５／ｃｍ２  の範囲程度にシフトした。
【００４３】
したがって、支持基板１０付近の不純物濃度がゲート絶縁膜１４付近の不純物濃度に対して１／１００００から１／１０００００程度に低くなるようなＬＤＤ注入用加速電圧（この例では１０ＫｅＶを用いている）の場合には、ＬＤＤ注入用リン（Ｐ）のドーズ量が１×１０１３／ｃｍ２〜1×１０１５／ｃｍ２  の範囲で最適になる。
【００４４】
尚、ドレイン電極１８Ｄ接合端部（コンタクトホール）の内側端からチャネル領域１２Ｃとドレイン領域１２Ｄとの接合端部までの距離Ｄが４μｍ以下であることは、例えばレーザ顕微鏡、紫外線顕微鏡、光学顕微鏡による測定で確認できる。
【００４５】
また、上述の説明では、ＬＤＤ長ＬＤを０．２μｍに固定しているが、このＬＤＤ長ＬＤを０．３〜０．４μｍ程度に長くしてＬＤＤ注入用リン（Ｐ）のドーズ量を増大させても、同等の結果を得ることができる。逆に、このＬＤＤ長ＬＤを０．０５〜０．１μｍ程度に短くしてＬＤＤ注入用リン（Ｐ）のドーズ量を減少させても、同等の結果を得ることができる。すなわち、ＬＤＤ長ＬＤを任意に変更しても、同等の結果を得る上で支障とならない。
【００４６】
本実施形態では、不純物濃度が半導体薄膜１２の厚さ方向においてゲート絶縁膜１４との界面から絶縁性支持基板１０との界面に向かって高くなる不純物濃度プロファイルがチャネル領域１２Ｃに設けられ、不純物濃度が半導体薄膜１２の厚さ方向においてゲート絶縁膜１４との界面から絶縁性支持基板１０との界面に向かって低くなる不純物濃度プロファイルがソース領域１２ＳおよびＬＤＤ領域１２ＬＤに設けられる。これにより、最大移動度μmaxが高くし、スイング値Ｓthを小さくし、オン電流Ionを増大し、およびオフ電流Ioffを低減する一方で、ソース−ドレイン耐圧ＢＶを向上させ、さらにＤＩＢＬ効果による閾値電圧Ｖthの変動を低減できる。また、ソース−ドレイン耐圧ＢＶを向上させる不純物濃度プロファイルを得るために、閾値電圧Ｖthが所望値からずれても、不純物のドーズ量を調整することによりゲート絶縁膜１４付近の不純物濃度に対する絶縁性支持基板１０付近の不純物濃度の比率を維持して所望の閾値電圧Ｖthを得ることができる。
【００４７】
ちなみに、上述の実施形態では、ドレイン領域１８Ｄに対するドレイン電極１８Ｄの接合端部がＬＤＤ領域１２ＬＤに隣接するドレイン領域１２Ｄの端部からゲート長Ｌと同じ０．５μｍという距離Ｄに設定されている。また、ソース領域１８Ｓに対するソース電極１８Ｓの接合端部がＬＤＤ領域１２ＬＳに隣接するソース領域１２Ｓの端部からゲート長Ｌと同じ０．５μｍという距離Ｄに設定されている。ドレイン領域１２Ｄは、少なくともドレイン電極１８Ｄの接合端部からＬＤＤ領域１２ＬＤに隣接するドレイン領域１２Ｄの端部までの距離Ｄは上述のようなチャネル領域１２Ｃ、ソース領域１２Ｓ、ドレイン領域１２Ｄ、ＬＤＤ領域１２ＬＳ、ＬＤＤ領域１２ＬＤの不純物濃度プロファイルにより得られる良好なデバイス特性を劣化させないために４μｍを越えないように設定され、より好ましくは１μｍを越えないように設定されるべきである。
【００４８】
図３３はゲート長Ｌ＝０．５μｍであるＬＤＤ構造の薄膜トランジスタにおいて、ドレイン領域１８Ｄに対するドレイン電極１８Ｄの接合端部からＬＤＤ領域１２ＬＤに隣接するドレイン領域１２Ｄの端部までの距離Ｄに対するオン電流Ionの依存性のシミュレーション結果を示し、図３４はドレイン電極１８Ｄの接合端部からＬＤＤ領域１２ＬＤに隣接するドレイン領域１２Ｄの端部までの距離Ｄに対するオン電流Ionの依存性の実験結果を示す。図３３および図３４の測定条件は、ＰＴＳ注入（チャネル）：Ｂのドーズ量＝４×１０１１／ｃｍ２，加速電圧＝３５ＫｅＶ；ＬＤＤ注入：Ｐのドーズ量＝１×１０１３／ｃｍ２，加速電圧＝１５ＫｅＶ；ｎ＋注入：Ｐのドーズ量＝２×１０１５／ｃｍ２；シリコンボディ厚Ｔsi＝１００ｎｍ，ゲート絶縁膜厚Ｔox＝３０ｎｍ，ゲート長Ｌ＝０．５μｍ，ＬＤＤ長ＬＤ＝０．２μｍである。実際のデバイスで測定された実測値はシミュレーション結果とほぼ一致することが確認された。距離Ｄが短くなると、浅接合でも深接合でもオン電流Ionはあまり変わらないが、距離Ｄが長くなると、浅接合による電流低下が著しい。従って、浅接合によるソース−ドレイン耐圧ＢＶの向上効果を意味のあるものにするためには、距離Ｄを短くすることが重要であり、少なくとも４μｍ以下、できれば１μm以下にすることにより、ソース−ドレイン耐圧ＢＶおよびオン電流Ionをいずれも高い値に設定することが可能になる。
【００４９】
尚、ゲート長Ｌが１μｍ以下であることは、例えばレーザ顕微鏡、紫外線顕微鏡、光学顕微鏡による測定で確認できる。ドレイン電極１８Ｄ接合端部（コンタクトホール）の内側端からチャネル領域１２Ｃとドレイン領域１２Ｄとの接合端部までの距離Ｄが４μｍ以下の薄膜トランジスタでは、ソース領域１２Ｄおよびドレイン領域１２Ｄを上述の不純物濃度プロファイルにすることにより高いソース−ドレイン耐圧を得ることができる。
【００５０】
図３５はＬＤＤ構造の薄膜トランジスタにおいてｎ＋注入用の加速電圧およびゲート長Ｌがソース−ドレイン耐圧ＢＶに及ぼす影響を示す。図３５の測定条件は、シリコンボディ厚Ｔsi＝１００ｎｍ；チャネル領域：ＰＴＳ注入のみ；ＬＤＤ長ＬＤ＝０．２μｍ；ＬＤＤ注入：Ｐのドーズ量＝１×１０１３／ｃｍ２，加速電圧＝１５ＫｅＶである。ｎ＋注入の加速電圧が１５ＫｅＶの場合、ソース−ドレイン耐圧ＢＶはＬ＝０．５μｍで４．７Ｖ、Ｌ＝１．０μｍで５．１Ｖ、Ｌ＝２．０μｍで５．９Ｖ、Ｌ＝３．０μｍで６．１Ｖである。ｎ＋注入の加速電圧が２５ＫｅＶの場合、ソース−ドレイン耐圧ＢＶはＬ＝０．５μｍで３．９Ｖ、Ｌ＝１．０μｍで４．５Ｖ、Ｌ＝２．０μｍで５．７Ｖ、Ｌ＝３．０μｍで６．１Ｖである。ｎ＋注入の加速電圧が３５ＫｅＶの場合、ソース−ドレイン耐圧ＢＶはＬ＝０．５μｍで３．５Ｖ、Ｌ＝１．０μｍで４．１Ｖ、Ｌ＝２．０μｍで５．７Ｖ、Ｌ＝３．０μｍで６．１Ｖである。図３６はＬＤＤ構造の薄膜トランジスタにおいてチャネル注入条件とゲート長Ｌがソース−ドレイン耐圧ＢＶに及ぼす影響を示す。図３６の測定条件は、シリコンボディ厚Ｔsi＝１００ｎｍ，ｎ＋注入：Ｐのドーズ量＝２×１０１５／ｃｍ２，加速電圧＝３５ＫｅＶである。ＰＴＳ注入のみがチャネル領域で行われる場合、ソース−ドレイン耐圧ＢＶはＬ＝０．５μｍで３．７Ｖ、Ｌ＝１．０μｍで４．１Ｖ、Ｌ＝２．０μｍで５．７Ｖ、Ｌ＝３．０μｍで６．１Ｖである。ＰＴＳ注入＋Ｖth注入がチャネル領域で行われる場合、ソース−ドレイン耐圧ＢＶはＬ＝０．５μｍで３．５Ｖ、Ｌ＝１．０μｍで３．９Ｖ、Ｌ＝２．０μｍで５．７Ｖ、Ｌ＝３．０μｍで６．１Ｖである。Ｖth注入のみがチャネル領域で行われる場合、ソース−ドレイン耐圧ＢＶはＬ＝０．５μｍで３．１Ｖ、Ｌ＝１．０μｍで３．５Ｖ、Ｌ＝２．０μｍで５．７Ｖ、Ｌ＝３．０μｍで６．１Ｖである。これらの図から明らかなように、ゲート長Ｌが１μｍを越える場合、ｎ+の接合を浅くしてもソース−ドレイン耐圧ＢＶを大きく向上させる効果を期待できない。いいかえると、ゲート長Ｌを１μｍ以下にすることが上述のソース−ドレイン耐圧ＢＶの向上させるために効果的となる。
【００５１】
以下に、薄膜トランジスタがシリコンボディ厚Ｔsi＝５０ｎｍである場合について説明を補足する。図３７はソース領域１２Ｓおよびドレイン領域１２Ｄのようなｎ＋領域の不純物プロファイルに対するリン（Ｐ）をイオン注入するためのイオン注入装置の加速電圧の影響を示す。図３７の測定条件は、シリコンボディ厚Ｔsi＝５０ｎｍ，ゲート絶縁膜厚Ｔox＝３０ｎｍ，ＬＤＤ長ＬＤ＝０．２μｍ，ＬＤＤ注入：Ｐのドーズ量＝１×１０１３／ｃｍ２，ｎ＋注入：Ｐのドーズ量＝２×１０１５／ｃｍ２である。ここでは、ｎ＋注入が半導体薄膜１２の膜厚方向、すなわち深さ方向においてゲート絶縁膜１４との界面から離れた部分の濃度を低くするようにＰをイオン注入するために行われる。このｎ＋注入についてシミュレーションしてみると、図３７に示すように上記加速電圧毎に異なる不純物プロファイルが得られる。上記加速電圧が２０ＫｅＶであれば、絶縁性支持基板１０付近のリン濃度がゲート絶縁膜１４付近のリン濃度に対して２桁、すなわち１／１００程度に低くなる。また、上記加速電圧が１２．５ＫｅＶであれば、絶縁性支持基板１０付近のリン濃度がゲート絶縁膜１４付近のリン濃度に対して３桁、すなわち１／１０００程度に低くなる。
【００５２】
尚、ソース領域１２Ｓ、ドレイン領域１２Ｄ、およびＬＤＤ領域１２ＬＳ，１２ＬＤの不純物濃度プロファイルについては、例えば２次イオン質量分析計により測定することができる。
【００５３】
図３８はソース−ドレイン耐圧ＢＶとＬＤＤ注入用リンのドーズ量との関係に対するｎ＋注入用の加速電圧の影響を示し、図３９はオン電流IonとＬＤＤ注入用リンのドーズ量との関係に対するｎ＋注入用の加速電圧の影響を示し、図４０はオン電流Ionとソース−ドレイン耐圧ＢＶとの関係に対するｎ＋注入用の加速電圧の影響を示す。図３８〜図４０の測定条件は、シリコンボディ厚Ｔsi＝５０ｎｍ，ゲート絶縁膜厚Ｔox＝３０ｎｍ，ゲート長Ｌ＝０．５μｍ，ＬＤＤ長ＬＤ＝０．２μｍ，ＬＤＤ注入：加速電圧＝１０ＫｅＶ，ｎ＋注入：Ｐのドーズ量＝２×１０１５／ｃｍ２である。この結果から、ＬＤＤ構造においてｎ＋注入用の加速電圧毎にソース−ドレイン耐圧ＢＶ、オン電流Ion、およびオフ電圧Ioffを最適化できることが判る。また、ＬＤＤ構造においてｎ＋注入用の加速電圧を小さくして、半導体薄膜の厚さ方向においてゲート絶縁膜との界面から絶縁性支持基板との界面に向かって低くなる不純物濃度プロファイルを有するようにすることが最も良好なソース−ドレイン耐圧およびオン電流特性を示すことが判る。
【００５４】
図４１はソース−ドレイン耐圧ＢＶとＬＤＤ注入用リンのドーズ量との関係に対するチャネル領域のイオン入条件の影響を示し、図４２はオン電流IonとＬＤＤ注入用リンのドーズ量との関係に対するチャネル領域のイオン注入条件の影響を示し、図４３はオン電流Ionとソース−ドレイン耐圧ＢＶとの関係に対するチャネル領域のイオン注入条件の影響を示す。図４１〜図４３の測定条件は、シリコンボディ厚Ｔsi＝５０ｎｍ，ゲート絶縁膜厚Ｔox＝３０ｎｍ，ゲート長Ｌ＝０．５μｍ，ＬＤＤ長ＬＤ＝０．２μｍ，ＬＤＤ注入：加速電圧＝１０ＫｅＶ；ｎ＋注入：Ｐのドーズ量＝２×１０１５／ｃｍ２，加速電圧＝１５ＫｅＶである。この結果から、ＬＤＤ構造においてチャネル領域１２Ｃの不純物プロファイル毎にソース−ドレイン耐圧ＢＶおよびオン電流Ionを最適化できることが判る。また、ＬＤＤ構造においてチャネル領域１２Ｃの不純物プロファイルはＰＴＳ注入が最も良好なソース−ドレイン耐圧およびオン電流特性を示すことが判る。
【００５５】
図４４はソース−ドレイン耐圧ＢＶとＬＤＤ注入用リンのドーズ量との関係に対するＬＤＤ注入用加速電圧の影響を示し、図４５はオン電流IonとＬＤＤ注入用リンのドーズ量との関係に対するＬＤＤ注入用加速電圧の影響を示し、図４６はオフ電流IoffとＬＤＤ注入用リンのドーズ量との関係に対するＬＤＤ注入用加速電圧の影響を示し、図４７はオン電流Ionとソース−ドレイン耐圧ＢＶとの関係に対するＬＤＤ注入用加速電圧の影響を示す。図４４〜図４７の測定条件は、シリコンボディ厚Ｔsi＝５０ｎｍ，ゲート絶縁膜厚Ｔox＝３０ｎｍ，ゲート長Ｌ＝０．５μｍ，ＬＤＤ長ＬＤ＝０．２μｍ，ＬＤＤ注入：加速電圧＝７．５〜１５ＫｅＶ（図４４，図４５，図４７），加速電圧＝１２．５〜２０ＫｅＶ（図４６）；ｎ＋注入：Ｐのドーズ量＝２×１０１５／ｃｍ２，加速電圧＝１５ＫｅＶである。この結果から、ＬＤＤ構造においてＬＤＤ注入用加速電圧を下げてリン濃度が低くなった場合に、ＬＤＤ注入用リン（Ｐ）のドーズ量を増大させてソース−ドレイン耐圧ＢＶ、オフ電流Ioff、およびオン電流Ionを最適化できることが判る。
【００５６】
以上のように、シリコンボディ厚Ｔsiを５０ｎｍに低減すると、１００ｎｍのときほどソース−ドレイン耐圧ＢＶを向上させることはできないが、浅接合によるソース−ドレイン耐圧ＢＶの向上効果を確認することはできる。
【００５７】
ちなみに、ＬＤＤ注入用の加速電圧はｎ＋注入用の加速電圧と同等か、少し小さめで良好なソース−ドレイン耐圧ＢＶの特性を得ることができる。つまり、半導体薄膜１２であるシリコンボディの厚さ方向においてゲート絶縁膜１４との界面から絶縁性支持基板１０との界面に向かって低くなる不純物プロファイルの濃度差をΔとすると、ｎ＋のソース領域１２Ｓの濃度差ΔよりもＬＤＤ領域１２ＬＤの濃度差Δを小さくすることが良好なソース−ドレイン耐圧ＢＶの特性を得るために有効である。
【００５８】
また、上述のチャネル注入用の加速電圧はゲート絶縁膜を３０ｎｍで固定した場合に適合する値として選定されている。ゲート絶縁膜１４を薄くする場合、基本的には、加速電圧を下げてチャネル領域１２Ｃに同等の不純物濃度プロファイルを持たせることが可能であるため、結果的には同等の効果が得られる。
【００５９】
尚、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。
【００６０】
例えば絶縁性支持基板１０は、全体が絶縁性である絶縁基板に限らず、半導体薄膜の下地となる表面に絶縁性を持たせた半導体ウェハや金属板でもよい。
【００６１】
また、上述の実施形態では、薄膜トランジスタが図７に示すようにｎチャネル型であったが、ｐチャネル型であっても同様の効果を得ることができる。
【００６２】
また、製造プロセスを複雑化しないために、ｎ＋のドレイン領域１２Ｄの不純物プロファイルはｎ＋のソース領域１２Ｄの不純物プロファイルと実質的に同じに設定され、ＬＤＤ領域１２ＬＳの不純物プロファイルはＬＤＤ領域１２ＬＤの不純物プロファイルと実質的に同じに設定されるが、これらは独立に設定されてもよい。
【００６３】
さらに、上述の実施形態では、薄膜トランジスタのＬＤＤ領域１２ＬＳ、１２ＬＤについて図７に示すように下地絶縁層１０Ｂとの界面まで接合した例について説明したが、ＬＤＤ領域１２ＬＳ、１２ＬＤは図４８に示すようにゲート絶縁膜１４との界面およびソース領域１２Ｓおよびドレイン領域１２Ｄとの界面に接していればよい。
【００６４】
さらにまた、上述の実施形態では、薄膜トランジスタのＬＤＤ領域について、チャネル領域１２Ｃおよびソース領域１２Ｓ間、並びにチャネル領域１２Ｃおよびドレイン領域１２Ｄ間に設けた例について説明したが、図４９に示すように少なくともチャネル領域１２Ｄおよびドレイン領域１２Ｄ間にあればよい。
【００６５】
さらにまた、上述の実施形態では、ポリシリコン半導体薄膜に形成された薄膜トランジスタよりソース−ドレイン耐圧が低い半導体薄膜として大粒径の結晶化領域を有する高品質な半導体薄膜に適用した実施形態について説明したが、比較的ソース−ドレイン耐圧特性のよいポリシリコンに薄膜トランジスタを形成してもよい。この薄膜トランジスタの支持体は、絶縁性支持基板例えばガラス基板、基板上に下地絶縁膜を設けた基板やＳＯＩ基板などのような支持基板に絶縁性表面を有するものである。
【００６６】
上述の実施形態では、高品質な半導体薄膜上で良好なソース−ドレイン耐圧を確保することに重点をおいて説明したが、これら実施形態の薄膜トランジスタはホットキャリアストレス劣化に対して極めて良好な信頼性を有することが以下に述べる検証によって確認された。
【００６７】
ホットキャリアストレス劣化については、例えば「ＴＦＴの信頼性解析の現状」丹呉 浩侑、宇佐美 弦、菅沼 昌之（電子情報通信学会論文誌Ｃ、Ｊ８７−Ｃ／３, p283-295, 2004）において図５０に示すような２段の劣化モードになることが報告されている。１段目の劣化モードは電子トラッピングに起因し、２段目の劣化モードは界面準位の発生に起因する。
【００６８】
本発明者はホットキャリアストレス劣化の検証試験においてストレス（ゲート電圧Ｖｇ＝２．１Ｖ，ドレイン電圧Ｖｄ＝３．５Ｖ〜６．５Ｖ）の印加前後にＩｄ−Ｖｇ曲線（Ｖｄ＝０．１Ｖ）を測定して、デバイス特性の劣化を計測した。ドレイン電流劣化率Delta-Id/Ioは、Ｖｇ＝Ｖth＋３Ｖでのドレイン電流Ｉｄの減衰率である。尚、閾値Ｖthはゲート幅Ｗ／ゲート長Ｌで規格化したドレイン電流Ｉｄが１０−７Ａとなるゲート電圧Ｖｇで定義した。
【００６９】
図５１はホットキャリア信頼性寿命に及ぼすボディ膜厚Ｔsiの影響を示す。ここでは、ＳＯＩ（Single crystal On Insulator）のｎチャネル型ＭＯＳトランジスタ（チャネルへの不純物ドープ無し）で、ボディ膜厚Ｔsi＝１００,５０,４０,３０ｎｍについて検証された。このトランジスタにおいて、ゲート長ＬはＬ＝１．０μｍ，０．５μｍであり、ゲート幅ＷはＷ＝２．０μｍとされた。この結果、ボディ膜厚Ｔsiが薄くなると、最大移動度μmaxが若干低下することが判る。
【００７０】
図５２および図５３はホットキャリアストレス劣化によるドレイン電流劣化率Delta-Id/Ioに及ぼすボディ膜厚Ｔsiの影響を示す。図５２の測定条件は、ＳＯＩ，Ｌ＝０．５μｍ，Ｗ＝２．０μｍ；ストレス：Ｖｄ＝４．５Ｖ，Ｖg＝２．１Ｖであり、図５３の測定条件はＳＯＩ，Ｌ＝０．５μｍ，Ｗ＝２．０μｍ；ストレス：Ｖｄ＝４．０Ｖ，Ｖg＝２．１Ｖである。この結果、ボディ膜厚Ｔsiが厚くなるほど、ホットキャリアストレス劣化が小さいことが判る。また、この傾向は、ストレス条件が厳しくなるほど強くなる。
【００７１】
図５４および図５５はホットキャリアストレス劣化による閾値シフトに及ぼすボディ膜厚Ｔsiの影響を示す。図５４の測定条件は、ＳＯＩ，Ｌ＝０．５μｍ，Ｗ＝２．０μｍ；ストレス：Ｖｄ＝４．５Ｖ，Ｖg＝２．１Ｖであり、図５５の測定条件はＳＯＩ，Ｌ＝０．５μｍ，Ｗ＝２．０μｍ；ストレス：Ｖｄ＝４．０Ｖ，Ｖg＝２．１Ｖである。この結果において、２段目の劣化モードの傾きはボディ膜厚Ｔsiが薄くなるほど急峻になる。従って、ホットキャリアストレス劣化に対する信頼性の観点からは、ボディ膜厚Ｔsiほ厚めに設定することが有効であることが判る。
【００７２】
図５６はホットキャリアストレス劣化によるドレイン電流劣化率Delta-Id/Ioに及ぼすボディ膜厚Ｔsiの影響を示し、図５７はホットキャリアストレス劣化による閾値シフトに及ぼすボディ膜厚Ｔsiの影響を示す。図５６および図５７の測定条件は、ＳＯＩ，Ｌ＝１．０μｍ，Ｗ＝２．０μｍ；ストレス：Ｖｄ＝５．０Ｖ，Ｖg＝２．１Ｖである。この結果、ゲート長Ｌ＝１．０μｍの場合においても、ホットキャリアストレス劣化はボディ膜厚Ｔsiが厚いほど抑制される。また、閾値シフトの２段目の劣化モードの傾きはボディ膜厚Ｔsiが薄くなるほど急峻になる。従って、ホットキャリアストレス劣化に対する信頼性の観点からは、ボディ膜厚Ｔsiを厚めに設定することが有効であることが判る。
【００７３】
図５８および図５９は４端子法によるボディ電流Ibodyの測定例を示す。図５８はボディ膜厚Ｔsi＝１００ｎｍの場合であり、図５９はボディ膜厚Ｔsi＝５０ｎｍの場合である。図５８および図５９の測定条件は、ＳＯＩ、Ｌ＝１．０μｍ、Ｗ＝５．０μｍである。ゲート電圧Ｖｇに対するボディ電流Ibodyはドレイン電圧Ｖｄ３．０〜７．０Ｖまでの０．５Ｖ刻みに設定して測定されたものである。
【００７４】
図６０〜図６３はボディ膜厚Ｔsiとボディ電流Ibodyとの関係を示す。図６０の測定条件はＳＯＩ，Ｌ＝０．５μｍ，Ｗ＝５．０μｍ，Ｖｄ＝４．５Ｖであり、図６１の測定条件はＳＯＩ，Ｌ＝０．５μｍ，Ｗ＝５．０μｍ；Ｖｄ＝４．０Ｖであり、図６２の測定条件はＳＯＩ，Ｌ＝１．０μｍ，Ｗ＝５．０μｍ，Ｖｄ＝５．０Ｖであり、図６３の測定条件はＳＯＩ，Ｌ＝１．０μｍ，Ｗ＝５．０μｍ；Ｖｄ＝４．０Ｖである。Ｌ＝０．５μｍおよびＬ＝１．０μｍのいずれにおいても、ボディ膜厚Ｔsiが薄いほど、最大移動度μmaxが若干低下するにもかかわらず、ボディ電流Ibodyが大きく、ドレイン接合端でのインパクトイオン化によるホールの発生が顕著になることを示唆している。この傾向はホットキャリアストレス劣化の傾向と一致する。すなわち、インパクトイオン化はホットキャリアストレス劣化に差を生じさせる要因であることが判る。
【００７５】
図６４はシミュレーションで得られたドレイン端での電界強度に及ぼすボディ膜厚Ｔsiの影響を示す。図の横軸はシリコンボディ（Si）とゲート絶縁膜（SiO2）との界面からの距離を表している。この結果より、ボディ膜厚が薄くなると、電界強度が強くなっていることが確認された。つまり、ボディ膜厚が薄くなると、インパクトイオン化が大きくなって、たくさんのホットエレクトロンが発生するだけでなく、電界強度が強いため、よりたくさんのホットエレクトロンがゲート絶縁膜に注入され、その結果、ホットキャリアストレス劣化が大きくなることがわかる。
【００７６】
図６５および図６６はホットキャリアストレス劣化によるドレイン電流劣化率Delta-Id/Ioに及ぼすボディ膜厚Ｔsiの影響を示す。図６５および図６６では、シリコンボディがＳＯＩではなく、位相変調エキシマレーザアニール（ＰＭＥＬＡ）による溶融再結晶化で得られた膜である薄膜トランジスタの場合について検証された。図６５の測定条件は、ＰＭＥＬＡ，シングルドレイン構造，Ｔsi＝１００ｎｍ，Ｌ＝１．０μｍ，Ｗ＝２．０μｍ，Ｔox（SiO2のゲート絶縁膜厚）＝３０ｎｍ；Ｖg＝２．１Ｖであり、図６６の測定条件はＰＭＥＬＡ，シングルドレイン構造，Ｔsi＝５０ｎｍ，Ｌ＝１．０μｍ，Ｗ＝２．０μｍ，Ｔox（SiO2のゲート絶縁膜厚）＝３０ｎｍ；Ｖg＝２．１Ｖである。
【００７７】
図６７はホットキャリアストレス劣化によるドレイン電流劣化率Delta-Id/Ioに及ぼすボディ膜厚Ｔsiの影響を共通のストレス条件で比較した結果を示す。ここでは、ストレス条件がＶｄ＝５．０Ｖ，Ｖｇ＝２．１Ｖに設定されている。また、ボディ膜厚Ｔsiについては、Ｔsi＝１００，５０，４０ｎｍに設定されている。この結果、ＰＭＥＬＡによる薄膜トランジスタにおいても、ホットキャリアストレス劣化に対する信頼性の観点からボディ膜厚Ｔsiを厚めに設定することが有効であることが判る。
【００７８】
図６８〜図７０はホットキャリアストレス劣化に及ぼすｎ＋接合深さの影響を示す。具体的には、ｎ＋接合深さに対するドレイン電流劣化率Delta-Id/Ioの依存性が図６８にで確認され、ｎ＋接合深さに対する最大相互コンダクタンス劣化率Delta-gmmax/gmmaxoの依存性が図６９で確認され、ｎ＋接合深さに対する閾値シフトDelta-Vthの依存性が図７０で確認された。図６８〜図７０の測定条件はＳＯＩ，シングルドレイン構造，Ｌ＝０．５μｍ，Ｗ＝５．０μｍ；ストレス：Ｖｄ＝５．０Ｖ，Ｖｇ＝２．１Ｖである。ｎ＋接合深さを決定するｎ＋注入での加速電圧は、３５ＫｅＶ，２５ＫｅＶ，１５ＫｅＶに設定された。図６８によれば、ｎ＋注入の加速電圧を低くして接合深さを浅くするほど、ホットキャリアストレス劣化が小さくなる。図６９および図７０によれば、最大相互コンダクタンス劣化率Delta-gmmax/gmmaxoおよび閾値シフトDelta-Vthからみても、ｎ＋注入の加速電圧を低くして接合深さを浅くするほど、ホットキャリアストレス劣化が小さくなる。この結果から、ｎ＋の接合を浅くすることによりソース−ドレイン耐圧を高めるだけでなくホットキャリアストレス劣化に対する信頼性も高めることができることが判る。
【００７９】
次に、ＬＤＤ構造におけるホットキャリアストレス劣化に及ぼすｎ＋接合深さの影響を示す。図２に示したＬＤＤ構造(チャネル長０．５μｍ、チャネル幅５．０μｍ、ＬＤＤ長０．２μｍ)のデバイスについて、ホットキャリアストレス(ストレス条件：Ｖｄ＝５．５Ｖ、Ｖｇ＝２．１Ｖ)を１０００秒印加した後のドレイン電流の劣化率に及ぼすｎ＋接合深さの影響を表１に示す。ここで、チャネル注入はＰＴＳ注入のみを用いている。この結果から、ｎ＋注入時の加速電圧を低くしてｎ＋接合深さを浅くしてやることで、ホットキャリア信頼性を大きく向上できることがわかる。
【表１】
2008153642.tif 000004
【００８０】
次に、ＬＤＤ構造において、ホットキャリアストレス劣化に及ぼすチャネル注入の影響を示す。図１６に示したＬＤＤ構造(チャネル長０．５μｍ、チャネル幅５．０μｍ、ＬＤＤ長０．２μｍ)のデバイスについて、ホットキャリアストレス(ストレス条件：Ｖｄ＝５．５Ｖ、Ｖｇ＝２．１Ｖ)を１０００秒印加した後のドレイン電流の劣化率に及ぼすチャネル注入の影響を表２に示す。ここで、ｎ＋注入時の加速電圧は１５ＫｅＶを用いている。この結果から、チャネル注入をＰＴＳ注入にすることで、ホットキャリア信頼性を大きく向上できることがわかる。
【表２】
2008153642.tif 000005
【００８１】
次に、ＬＤＤ構造において、ホットキャリアストレス劣化に及ぼすＬＤＤ注入の影響を示す。図２９に示したＬＤＤ構造(チャネル長０．５μｍ、チャネル幅５．０μｍ、ＬＤＤ長０．２μｍ、ＬＤＤ濃度＝２×１０１３／cm２)のデバイスについて、ホットキャリアストレス(ストレス条件：Ｖｄ＝６Ｖ、Ｖｇ＝２．１Ｖ)を１０００秒印加した後のドレイン電流の劣化率に及ぼすＬＤＤ注入の影響を表３に示す。ここで、ｎ＋注入時の加速電圧は１５ＫｅＶ、チャネル注入はＰＴＳ注入を用いている。この結果から、ＬＤＤ注入時の加速電圧を弱くすることで、ホットキャリア信頼性を大きく向上できることがわかる。
【表３】
2008153642.tif 000006
【００８２】
以上について要約すると、ボディ膜厚Ｔsiに対するホットキャリアストレス劣化の依存性を調べた結果、ボディ膜厚Ｔsiが厚いほどホットキャリアストレス劣化が小さく、ホットキャリアストレス劣化に対する信頼先の観点からボディ膜厚Ｔsiを厚めに設定することが有効であることが確認された。また、４端子法によりボディ電流Ibodyを測定すると、ボディ膜厚Ｔsiが薄いほど、最大移動度μmaxが若干低下するにもかかわらず、ボディ電流Ibodyが大きく、ドレイン接合端でのインパクトイオン化によるホールの発生が顕著になることを示唆しており、この傾向はホットキャリアストレス劣化の傾向と一致している。さらに、ｎ＋注入の加速電圧を低くして接合深さを浅くするほど、ホットキャリアストレス劣化が小さくなることが確認された。
【図面の簡単な説明】
【００８３】
【図１】本発明を概略的に説明するための図であって、リンのイオン注入の加速電圧を互いに異ならせた薄膜トランジスタのサンプルＡ，Ｂ，Ｃに得られるｎ＋のソース領域の不純物プロファイルを示す図である。
【図２】図１に示すサンプルＡ，Ｂ，Ｃの不純物プロファイルに対するソース−ドレイン耐圧を示す図である。
【図３】図１に示すサンプルＡ，Ｂ，Ｃのチャネルに沿った横方向の電界強度を示す図である。
【図４】図１に示すサンプルＡ，Ｂ，Ｃのチャネルに沿った横方向のインパクトイオン化強度を示す図である。
【図５】図１に示すサンプルＡ，Ｂ，Ｃについてシリコンボディにおける最小電位値をドレイン電圧の関数として求めた結果を示す図である。
【図６】図１に示すサンプルＡ，Ｂ，Ｃにおいてドレイン電圧およびゲート電圧をそれぞれ３．５Ｖおよび０．５Ｖにバイアスした場合に得られる正孔密度分布を示す図である。
【図７】本発明の一実施形態に係るＬＤＤ構造のｎチャネル型薄膜トランジスタの断面構造を示す図である。
【図８】図７に示す薄膜トランジスタが半結晶シリコン粒内に配置された状態を示す図である。
【図９】図７に示す薄膜トランジスタを用いた液晶表示装置の概略的な回路構成を示す図である。
【図１０】図９に示す液晶表示装置の概略的な断面構造を示す図である。
【図１１】図７に示す薄膜トランジスタのチャネル領域の不純物プロファイルに対するボロンのイオン注入条件の影響を示す図である。
【図１２】図７に示す薄膜トランジスタのチャネル領域についてＶth注入のみを行う場合におけるゲート電圧−ドレイン電流特性を示す図である。
【図１３】図７に示す薄膜トランジスタのチャネル領域についてＶth注入およびＰＴＳ注入を併用する場合におけるゲート電圧−ドレイン電流特性を示す図である。
【図１４】図７に示す薄膜トランジスタのチャネル領域についてＰＴＳ注入のみを行う場合におけるゲート電圧−ドレイン電流特性を示す図である。
【図１５】図７に示す薄膜トランジスタのドレイン電圧への閾値電圧の依存性に対するボロンのイオン注入条件の影響を示す図である。
【図１６】図７に示す薄膜トランジスタの最大移動度、スイング値、ソース−ドレイン耐圧、オン電流、およびオフ電流に及ぼすイオン注入条件の影響を一覧形式で示す図である。
【図１７】図７に示す薄膜トランジスタのソース−ドレイン耐圧とＬＤＤ注入用リンのドーズ量との関係に対するチャネル領域のイオン入条件の影響を示す図である。
【図１８】図７に示す薄膜トランジスタのオン電流とＬＤＤ注入用リンのドーズ量との関係に対するチャネル領域のイオン注入条件の影響を示す図である。
【図１９】図７に示す薄膜トランジスタのオン電流とソース−ドレイン耐圧との関係に対するチャネル領域のイオン注入条件の影響を示す図である。
【図２０】図７に示す薄膜トランジスタのソース−ドレイン耐圧とＬＤＤ注入用リンのドーズ量との関係に対するｎ＋注入用の加速電圧の影響を示す図である。
【図２１】図７に示す薄膜トランジスタのオン電流とＬＤＤ注入用リンのドーズ量との関係に対するｎ＋注入用の加速電圧の影響を示す図である。
【図２２】図７に示す薄膜トランジスタのオン電流とソース−ドレイン耐圧との関係に対するｎ＋注入用の加速電圧の影響を示す図である。
【図２３】図７に示す薄膜トランジスタのオフ電流とＬＤＤ注入用リンのドーズ量との関係に対するｎ＋注入用の加速電圧の影響を示す図である。
【図２４】図７に示す薄膜トランジスタのソース−ドレイン耐圧とＬＤＤ注入用リンのドーズ量との関係に対するｎ＋注入用リンのドーズ量の影響を示す図である。
【図２５】図７に示す薄膜トランジスタのオン電流とＬＤＤ注入用リンのドーズ量との関係に対するｎ＋注入用リンのドーズ量の影響を示す図である。
【図２６】図７に示す薄膜トランジスタのオン電流とソース−ドレイン耐圧との関係に対するｎ＋注入用リンのドーズ量の影響を示す図である。
【図２７】図７に示す薄膜トランジスタのオフ電流とＬＤＤ注入用リンのドーズ量との関係に対するｎ＋注入用リンのドーズ量の影響を示す図である。
【図２８】図７に示す薄膜トランジスタの閾値電圧とドレイン電圧との関係に対するｎ＋注入用リンのドーズ量の影響を示す図である。
【図２９】図７に示す薄膜トランジスタのソース−ドレイン耐圧とＬＤＤ注入用リンのドーズ量との関係に対するＬＤＤ注入用加速電圧の影響を示す図である。
【図３０】図７に示す薄膜トランジスタのオン電流とＬＤＤ注入用リンのドーズ量との関係に対するＬＤＤ注入用加速電圧の影響を示す図である。
【図３１】図７に示す薄膜トランジスタのオフ電流とＬＤＤ注入用リンのドーズ量との関係に対するＬＤＤ注入用加速電圧の影響を示す図である。
【図３２】図７に示す薄膜トランジスタのオン電流とソース−ドレイン耐圧との関係に対するＬＤＤ注入用加速電圧の影響を示す図である。
【図３３】図７に示す薄膜トランジスタのドレイン電極の接合端部からＬＤＤ領域に隣接するドレイン領域の端部までの距離に対するオン電流の依存性のシミュレーション結果を示す図である。
【図３４】図７に示す薄膜トランジスタのドレイン電極の接合端部からＬＤＤ領域に隣接するドレイン領域の端部までの距離に対するオン電流の依存性のシミュレーション結果と実験結果を示す図である。
【図３５】図７に示すＬＤＤ構造の薄膜トランジスタにおいてｎ＋注入用の加速電圧およびゲート長がソース−ドレイン耐圧に及ぼす影響を示す図である。
【図３６】図７に示すＬＤＤ構造の薄膜トランジスタにおいてチャネル注入条件とゲート長がソース−ドレイン耐圧に及ぼす影響を示す図である。
【図３７】図７に示す薄膜トランジスタにシリコンボディ厚Ｔsi＝５０ｎｍを適用した場合に得られるｎ＋領域の不純物プロファイルに対するリンのイオン注入の加速電圧の影響を示す図である。
【図３８】図７に示す薄膜トランジスタにシリコンボディ厚Ｔsi＝５０ｎｍを適用した場合に得られるソース−ドレイン耐圧とＬＤＤ注入用リンのドーズ量との関係に対するｎ＋注入用の加速電圧の影響を示す図である。
【図３９】図７に示す薄膜トランジスタにシリコンボディ厚Ｔsi＝５０ｎｍを適用した場合に得られるオン電流とＬＤＤ注入用リンのドーズ量との関係に対するｎ＋注入用の加速電圧の影響を示す図である。
【図４０】図７に示す薄膜トランジスタにシリコンボディ厚Ｔsi＝５０ｎｍを適用した場合に得られるオン電流とソース−ドレイン耐圧との関係に対するｎ＋注入用の加速電圧の影響を示す図である。
【図４１】図７に示す薄膜トランジスタにシリコンボディ厚Ｔsi＝５０ｎｍを適用した場合に得られるソース−ドレイン耐圧とＬＤＤ注入用リンのドーズ量との関係に対するチャネル領域のイオン入条件の影響を示す図である。
【図４２】図７に示す薄膜トランジスタにシリコンボディ厚Ｔsi＝５０ｎｍを適用した場合に得られるオン電流とＬＤＤ注入用リンのドーズ量との関係に対するチャネル領域のイオン注入条件の影響を示す図である。
【図４３】図７に示す薄膜トランジスタにシリコンボディ厚Ｔsi＝５０ｎｍを適用した場合に得られるオン電流とソース−ドレイン耐圧との関係に対するチャネル領域のイオン注入条件の影響を示す図である。
【図４４】図７に示す薄膜トランジスタにシリコンボディ厚Ｔsi＝５０ｎｍを適用した場合に得られるソース−ドレイン耐圧とＬＤＤ注入用リンのドーズ量との関係に対するＬＤＤ注入用加速電圧の影響を示す図である。
【図４５】図７に示す薄膜トランジスタにシリコンボディ厚Ｔsi＝５０ｎｍを適用した場合に得られるオン電流とＬＤＤ注入用リンのドーズ量との関係に対するＬＤＤ注入用加速電圧の影響を示す図である。
【図４６】図７に示す薄膜トランジスタにシリコンボディ厚Ｔsi＝５０ｎｍを適用した場合に得られるオフ電流とＬＤＤ注入用リンのドーズ量との関係に対するＬＤＤ注入用加速電圧の影響を示す図である。
【図４７】図７に示す薄膜トランジスタにシリコンボディ厚Ｔsi＝５０ｎｍを適用した場合に得られるオン電流とソース−ドレイン耐圧との関係に対するＬＤＤ注入用加速電圧の影響を示す図である。
【図４８】図７に示す薄膜トランジスタの第１変形例の断面構造を示す図である。
【図４９】図７に示す薄膜トランジスタの第２変形例の断面構造を示す図である。
【図５０】ホットキャリアストレス劣化の劣化モードの特徴を示す図である。
【図５１】ホットキャリア信頼性寿命に及ぼすボディ膜厚の影響を示す図である。
【図５２】ドレイン電圧Ｖｄ＝４．５Ｖである場合おいてホットキャリアストレス劣化によるドレイン電流劣化率に及ぼすボディ膜厚の影響を示す図である。
【図５３】ドレイン電圧Ｖｄ＝４．０Ｖである場合おいてホットキャリアストレス劣化によるドレイン電流劣化率に及ぼすボディ膜厚の影響を示す図である。
【図５４】ドレイン電圧Ｖｄ＝４．５Ｖの場合においてホットキャリアストレス劣化による閾値シフトに及ぼすボディ膜厚の影響を示す図である。
【図５５】ドレイン電圧Ｖｄ＝４．０Ｖである場合おいてホットキャリアストレス劣化による閾値シフトに及ぼすボディ膜厚の影響を示す図である。
【図５６】ゲート長Ｌ＝１．０μｍである場合においてホットキャリアストレス劣化によるドレイン電流劣化率及ぼすボディ膜厚の影響を示す図である。
【図５７】ゲート長Ｌ＝１．０μｍである場合においてホットキャリアストレス劣化による閾値シフトに及ぼすボディ膜厚の影響を示す図である。
【図５８】ボディ膜厚Ｔsi＝１００ｎｍの場合において４端子法によるボディ電流の測定例を示す図である。
【図５９】ボディ膜厚Ｔsi＝５０ｎｍの場合において４端子法によるボディ電流の測定例を示す図である。
【図６０】ゲート長Ｌ＝０．５μｍおよびドレイン電圧Ｖｄ＝４．５Ｖの場合においてボディ膜厚とボディ電流との関係を示す図である。
【図６１】ゲート長Ｌ＝０．５μｍおよびドレイン電圧Ｖｄ＝４．０Ｖの場合においてボディ膜厚とボディ電流との関係を示す図である。
【図６２】ゲート長Ｌ＝１．０μｍおよびドレイン電圧Ｖｄ＝５．０Ｖの場合においてボディ膜厚とボディ電流との関係を示す図である。
【図６３】ゲート長Ｌ＝１．０μｍおよびドレイン電圧Ｖｄ＝４．０Ｖの場合においてボディ膜厚とボディ電流との関係を示す図である。
【図６４】シミュレーションで得られたドレイン端での電界強度に及ぼすボディ膜厚Ｔsiの影響を示す図である。
【図６５】ＰＭＥＬＡでのボディ膜厚Ｔsi＝１００ｎｍの場合においてホットキャリアストレス劣化によるドレイン電流劣化率に及ぼすボディ膜厚の影響を示す図である。
【図６６】ＰＭＥＬＡでのボディ膜厚Ｔsi＝５０ｎｍの場合においてホットキャリアストレス劣化によるドレイン電流劣化率に及ぼすボディ膜厚の影響を示す図である。
【図６７】ホットキャリアストレス劣化によるドレイン電流劣化率に及ぼすボディ膜厚の影響をドレイン電圧Ｖｄ＝５．０Ｖ，ゲート電圧Ｖｇ＝２．１Ｖという共通のストレス条件で比較した結果を示す図である。
【図６８】ホットキャリアストレス劣化であるドレイン電流劣化率に及ぼすｎ＋接合深さの影響を示す図である。
【図６９】ホットキャリアストレス劣化である最大相互コンダクタンス劣化率に及ぼすｎ＋接合深さの影響を示す図である。
【図７０】ホットキャリアストレス劣化である閾値シフトに及ぼすｎ＋接合深さの影響を示す図である。
【符号の説明】
【００８４】
１０…絶縁性支持基板、１２…半導体薄膜、１２Ｓ…ソース領域、１２Ｄ…ドレイン領域、１２Ｃ…チャネル領域、１２ＬＳ，１２ＬＤ…ＬＤＤ領域、１４…ゲート絶縁膜、１６…ゲート電極層、１８Ｓ…ソース電極、１８Ｄ…ドレイン電極、ＳＣ…単結晶シリコン粒。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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