(57)【要約】【課題】熱バジェットを抑制して高誘電体膜を結晶化する半導体装置の製造方法を提供する。【解決手段】基体上に酸化シリコンよりも高い誘電率を有する材料からなる第１の膜を形成する工程と、加熱して前記第１の膜を結晶化させる工程と、前記結晶化させた前記第１の膜の厚みを減らす工程と、前記厚みを減らした前記第１の膜の上に第２の膜を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。【選択図】図１
2008078580.tif 000002
【特許請求の範囲】
【請求項１】
基体上に酸化シリコンよりも高い誘電率を有する材料からなる第１の膜を形成する工程と、
加熱して前記第１の膜を結晶化させる工程と、
前記結晶化させた前記第１の膜の厚みを減らす工程と、
前記厚みを減らした前記第１の膜の上に第２の膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記結晶化させる工程の前に、酸素を含有する雰囲気で加熱する工程をさらに備えたことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記結晶化させる工程の前に、前記第１の膜の上に、シリコン窒化物からなる第３の膜を形成する工程をさらに備えたことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記シリコン窒化膜を複数回に分けて形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記結晶化させる工程と、前記厚みを減らす工程と、の間に、前記シリコン窒化膜を除去する工程をさらに備えたことを特徴とする請求項３または４に記載の半導体装置の製造方法。
【請求項６】
前記基体は、シリコン基板と、前記シリコン基板の上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜の上に設けられた浮遊ゲート電極と、を有することを特徴とする請求項１〜５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記第２の膜は、制御ゲート電極を含むことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１の膜は、アルミニウム、ハフニウム、ランタン及びタンタルの少なくともいずれかを含む酸化物からなることを特徴とする請求項１〜７のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、不揮発性の半導体記憶装置（例えばフラッシュメモリデバイス）で使用される高誘電体膜の結晶化などに用いることができる半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体フラッシュメモリデバイスでは、浮遊電極と制御電極の間の高品質絶縁膜として、シリコン系絶縁膜が用いられている。デバイスの微細化・高集積化に伴い、絶縁膜を薄くすることが求められている。シリコン系絶縁膜は、非晶質状態でもデータ保存特性に関わるリーク電流特性に問題はないが、誘電率が低いために浮遊電極と制御電極の間の容量が不足し、書き込み電圧等のデバイスパラメータの制御が困難であった。そのため、アルミニウム、ハフニウム、ランタン、タンタル等の酸化物からなる高誘電体膜の導入が検討されている。この種の材料が用いられた例として、特許文献１及び特許文献２が挙げられる。
【０００３】
しかし、遷移金属等の酸化物から構成される高誘電体膜は、誘電率は高いが非晶質状態でリーク電流特性が悪いため、結晶化させることが望ましい。ところが、結晶化には１０００℃近い熱工程が必要であり、熱工程によりトランジスター特性が劣化するという問題があった。そこで、トランジスタ特性を維持するため、熱バジェット（Budget）を抑えて、高誘電体膜を低温で結晶化する結晶化方法が求められている。
【特許文献１】特開２００６−８６５２５号公報
【特許文献２】特開平１０−１８９９２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、熱バジェットを抑制して高誘電体膜を結晶化する半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、基体上に酸化シリコンよりも高い誘電率を有する材料からなる第１の膜を形成する工程と、加熱して前記第１の膜を結晶化させる工程と、前記結晶化させた前記第１の膜の厚みを減らす工程と、前記厚みを減らした前記第１の膜の上に第２の膜を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００６】
本発明によれば、熱バジェットを抑制して高誘電体膜を結晶化する半導体装置の製造方法が提供される。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照しつつ、本発明の実施の形態について説明する。  
図１は、本発明の第１の実施形態に係わる半導体装置の製造方法のシーケンスを示す工程図である。  
本実施形態の半導体装置の製造方法は、高誘電体膜の成膜（ステップＳ１０２）、低温の酸素アニール（ステップＳ１０４）、９００℃以下の短時間アニール（ステップＳ１０４）、高誘電体膜の薄膜化（ステップＳ１０６）及び上部層の形成（ステップＳ１１０）の各ステップにより構成される。
【０００８】
図２（ａ）乃至（ｅ）は、本実施形態の半導体装置の製造方法の各工程での膜の断面図である。なお、図２は、半導体フラッシュメモリデバイスに本実施形態を適用した具体例を表す。
【０００９】
図１に示したシーケンスの前に、例えば以下の工程が完了し、図２（ａ）に示す初期状態が得られている。すなわち、シリコン基板１上にトンネル絶縁膜２が１０ｎｍ以下の厚さで形成され、トンネル絶縁膜２の上に５０乃至１００ｎｍの厚さの浮遊ゲート電極３が形成される。さらに、素子分離のための図示しないＳＴＩ（Shallow Trench Isolation）などが適宜形成される。ＳＴＩにより分離された膜構造の幅は、例えば５０ｎｍ以下である。この後、基板の洗浄を行う。
【００１０】
以上の前工程終了後、図１及び図２に示すように高誘電体膜の成膜を行う。高誘電体膜は、ＩＰＤ（inter poly dielectric）膜である。高誘電体膜の形成に先立って、図示していないが１０ｎｍ以下程度の厚さの酸化シリコンなどからなる絶縁膜が形成される。この絶縁膜上に、図２（ｂ）に示すように、非晶質状態の高誘電体膜４が形成される（ステップＳ１０２）。高誘電体膜は、酸化シリコンよりも高い誘電率を有する材料からなる膜をいい、その材料としては、例えば、アルミニウム、ハフニウム、ランタン、タンタル等の少なくともいずれかを含む酸化物を挙げることができる。このような材料から構成される高誘電体膜４が、１０ｎｍ以上の厚さに形成される。厚く形成するのは、後の工程で結晶化しやすくなるからである。この理由は、膜厚が大きいほうが、薄い膜よりも結晶核の数が多く、結晶化が促進されるからであると考えられる。
【００１１】
その後、低温の酸素アニールを行う（ステップＳ１０４）。すなわち、非晶質高誘電体膜４の形成時には酸素欠損が生じるため、酸素欠損の補完を行う。
【００１２】
次に、非晶質高誘電体膜４を結晶化させるため、１気圧以上の酸素及び窒素雰囲気中で、９００℃以下の短時間アニールを行う（ステップＳ１０６）。アニール時間は３０秒程度であるが、従来は１０００℃以上の高温が必要であったのに対し、本実施形態によれば、９００℃以下の温度で結晶化が可能である。結晶化により図２（ｃ）に示す結晶化高誘電体膜５が形成される。
【００１３】
例えば、半導体フラッシュメモリデバイスの場合、高誘電体膜として必要な厚さは２ｎｍ程度であるため、厚く形成して結晶化した膜の薄膜化を行う（ステップＳ１０８）。薄膜化は、例えばドライエッチングにより行うことができる。具体的には、反応性イオンエッチング等の手法により、遅い速度でエッチングを行う。以上説明したように、一度厚く形成して結晶化させた後に薄くすることで、図２（ｄ）に示すように結晶化したＩＰＤ膜としての高誘電体膜６を得ることができる。この後、図示しないが、１０ｎｍ以下程度の厚さの酸化シリコンなどからなる絶縁膜が形成され、高誘電体膜６はＩＰＤ膜として形成される。
【００１４】
その後、上部層として例えば制御ゲート電極８が５０乃至１００ｎｍの厚さで形成され、図２（ｅ）に表した積層構造が完成する。
特許文献１及び２には、高誘電体膜の材料としてアルミニウム、ハフニウム、ランタン、タンタルの酸化物が開示されている。しかし、これら特許文献１及び２では高誘電体膜は形成された状態で用いられているのみであり、本実施形態により得られるものとは異なる。
【００１５】
図３は、本実施形態における高誘電体膜の状態を概念的に表す模式図である。すなわち、同図（ａ）〜（ｃ）は高誘電体膜の断面図であり、同図（ｄ）は高誘電体膜の平面図である。  
また、図４は、比較例に係る製造方法における高誘電体膜の状態を概念的に表す模式図である。すなわち、同図（ａ）及び（ｂ）は高誘電体膜の断面図であり、同図（ｃ）は高誘電体膜の平面図である。
【００１６】
本実施形態においては、まず図３（ａ）に表したように高誘電体膜４を成膜する（ステップＳ１０２）。この時、必要とされる膜厚（例えば２ｎｍ）よりも厚い（例えば１０ｎｍ）高誘電体膜４を形成する。通常のＣＶＤやスパッタリングなどの手法を用いて成膜した高誘電体膜４は、ほぼ非晶質状態にある。次に、低温（例えば９００℃以下）でアニールして結晶化させる（ステップＳ１０６）。すると、膜厚方向及び膜面方向に結晶化が進行し、例えば図３（ｂ）に例示した如く、膜厚方向にほぼ単一の結晶粒５Ａからなる多結晶体の高誘電体膜５が得られる。
【００１７】
しかる後に、この高誘電体膜５をエッチングして薄膜化することにより、高誘電体膜６を得る（ステップＳ１０８）。結晶粒が膜面方向にも成長しているので、高誘電体膜６においては、図３（ｃ）に表したように、膜厚方向に対して膜面方向のほうが結晶粒６Ａのサイズが大きい多結晶体が得られる場合もある。
【００１８】
一方、図４に表した比較例の場合、高誘電体膜４を必要とされる厚み（例えば２ｎｍ）に成膜する。その後、高温（例えば１０００℃以上）でアニールすることにより、結晶化させる。この時、膜厚方向とともに膜面方向にも結晶化が進行するが、その結晶粒５０Ａの膜面方向のサイズも、膜厚が薄いことに対応して制限される場合が多いと考えられる。
【００１９】
以上説明したように、本実施形態によれば、図３（ｃ）及び（ｄ）に表したように、高誘電体膜６の結晶粒６Ａのサイズが膜厚に比して大きい傾向がある。これに対して、比較例の場合には、図４（ｂ）及び（ｃ）に表したように、結晶化後の高誘電体膜５０の結晶粒は、相対的に小さい傾向がある。
【００２０】
すなわち、本実施形態によれば、従来よりも低温で結晶化でき、薄膜化（ステップＳ１０８）した後の高誘電体膜は、膜面方向の結晶粒のサイズが相対的に大きい傾向がある。なお、図３及び図４には多結晶体の構造を便宜上簡略化して表したが、実際には結晶粒６Ａ、５０Ａの形状やサイズは、図示したものよりも不規則である。
図５は、本発明の第２の実施形態に係わる半導体装置の製造方法のシーケンスを示す工程図である。  
本実施形態の半導体装置の製造方法は、高誘電体膜の成膜（ステップＳ１０２）、低温の酸素アニール（ステップＳ１０４）、シリコン窒化膜の成膜（ステップＳ１０５）、９００℃以下の短時間アニール（ステップＳ１０６）、シリコン窒化膜のエッチング（ステップＳ１０７）、高誘電体膜の薄膜化（ステップＳ１０８）及び上部層の形成（ステップＳ１１０）の各ステップにより構成される。
【００２１】
図６（ａ）乃至（ｇ）は、半導体フラッシュメモリデバイスの製造に本実施形態を適用した具体例における各工程での断面図である。第１の実施形態と比較して、非晶質高誘電体膜４の結晶化工程の前に、シリコン窒化膜７を形成し、結晶化後にエッチングで除去する工程が加わった点が異なる。
【００２２】
第１の実施形態と同一の工程は説明を省略するが、図６（ｃ）はシリコン窒化膜７の形成の工程（ステップＳ１０５）、図６（ｄ）は短時間アニールによる結晶化の工程（ステップＳ１０６）、図６（ｅ）はシリコン窒化膜７の除去工程（ステップＳ１０７）を表す。
【００２３】
シリコン窒化膜７は、非晶質高誘電体膜４に対するストレス印加用の膜であり、低温プラズマＣＶＤなどの方法により、低い成膜速度で２ｎｍの薄膜を複数回（例えば、１０回）に分けて成膜する。連続して成膜するよりも、このように複数回に分けて成膜することにより、より大きなストレスを発生させることができる。このようなシリコン窒化膜７を設けて非晶質高誘電体膜４にストレスが印加されることにより、結晶化初期の核形成が促進され、結晶化温度を９００℃以下に下げることが可能となる。また、シリコン窒化膜７の形成に際して低温プラズマＣＶＤを用いることにより、熱履歴を小さく抑えることができる。
【００２４】
シリコン窒化膜の除去（ステップＳ１０７）は、例えば高温のリン酸等の薬液を用いたウェットエッチングにより行うことができる。こうすると、下地の高誘電体膜５がエッチングされることを防止できる。以上の工程により、図６（ｇ）に表したように、第１の実施形態と同様の積層構造が完成する。
（実施例）
非晶質高誘電体膜４としてアルミニウムの酸化物を用い、膜厚を３ｎｍ、５ｎｍ、１０ｎｍの３種類として、第１の実施形態と同様の方法を適用し、結晶化の程度を透過型電子顕微鏡（ＴＥＭ）及びＸ線回折（ＸＲＤ）により確認した。膜厚を１０ｎｍとした場合は、断面ＴＥＭ観察によれば、結晶化温度の９００℃で３０秒加熱した膜で、膜厚方向の全体にわたって格子縞が明瞭に観察された。つまり、膜厚方向の全体にわたってほぼ単一の結晶粒が形成され、この結晶粒の膜面方向のサイズも１０ｎｍ以上であることが確認された。
【００２５】
一方、膜厚が３ｎｍの場合は、９００℃で３０秒の熱処理では、断面ＴＥＭ観察で格子縞は全く認められなかった。また、平面ＴＥＭ観察では、平均粒径が１ｎｍ未満の多数の微結晶が認められたが、結晶化の程度は低かった。
【００２６】
表１に、ＸＲＤで測定した結果をまとめて示す。
【表１】
2008078580.tif 000003
膜厚とアニール時間の各組み合わせに対して、Ａｌ２Ｏ３結晶に固有の回折ピークが認められたアニール温度を示す。アニール時間を３０秒とした場合、膜厚１０ｎｍでは９００℃で結晶化するが、３ｎｍの膜では１０００℃でも微結晶しか得られなかった。膜厚が５ｎｍの場合は、アニール時間を６０秒と長くすることで９００℃で結晶化することが認められた。また、３ｎｍの膜厚の場合は、１０００℃でのアニール時間を６０秒と長くすることで結晶化することも確かめられた。
【００２７】
以上の結果から、アルミニウムの酸化物などの高誘電体膜を結晶化させる際には、最終的に必要とされる膜厚より厚い膜を形成し、結晶化させた後にエッチングすることにより、熱バジェットを抑制して結晶化させることができる。具体的には、例えば、膜厚が２ｎｍの結晶化した高誘電体膜を得る場合に、例えば１０ｎｍ程度の高誘電体膜を形成し、或いはさらに高誘電体膜の上部にストレス印加膜を導入し、低温で結晶化させた後に、エッチングによって所定の厚さの２ｎｍ程度に薄くすることにより、トランジスタ特性に影響を及ぼすことなく、熱バジェットを抑制して低温で所定の厚さのＩＰＤ膜としての結晶化高誘電体膜を得ることができる。
【００２８】
本実施例においては、高誘電体膜６としてアルミニウムの酸化物を用いた例について説明したが、前述の通り、ハフニウム、ランタン、タンタル等の酸化物或いは複数の金属が混合した酸化物、例えばＨｆＡｌＯｘ等を用いてもよい。
【００２９】
また、本発明は、フラッシュメモリで用いられる高誘電体膜への適用に限定されることなく、また、材料も金属酸化物に限定されることなく、結晶化した極薄膜の形成にも適用でき、結晶化極薄膜が用いられる各種デバイスの製造方法に適用可能である。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１の実施形態による高誘電体膜の結晶化のシーケンスを示す工程図である。
【図２】工程の各段階における膜の断面構造図である。
【図３】本実施形態における高誘電体膜の状態を概念的に表す模式図である。
【図４】比較例に係る製造方法における高誘電体膜の状態を概念的に表す模式図である。
【図５】本発明の第２の実施形態による高誘電体膜の結晶化のシーケンスを示す工程図である。
【図６】工程の各段階における膜の断面構造図である。
【符号の説明】
【００３１】
１    シリコン基板、２    トンネル絶縁膜、３    浮遊ゲート電極、４    非晶質高誘電体膜、５    結晶化高誘電体膜、６    高誘電体膜、７    シリコン窒化膜、８    制御ゲート電極
【図１】
2008078580.tif 000004
【図２】
2008078580.tif 000005
【図３】
2008078580.tif 000006
【図４】
2008078580.tif 000007
【図５】
2008078580.tif 000008
【図６】
2008078580.tif 000009