(57)【要約】      （修正有）【課題】酸化膜上へ薄膜半導体からなるカソード膜をエピタキシャル成長し、その膜の研磨処理時間を短縮し、低結晶欠陥のカソード膜を有するＭＯＳ型半導体装置製造方法の提供。【解決手段】一導電型半導体基板の主面に、第一開口領域を有する第一絶縁膜と、より薄い第二絶縁膜を形成し、第一開口領域内の第二絶縁膜に第二開口領域を形成する工程、第一開口領域の一部を埋める一導電型の第一カソード膜形成と第一開口領域の残部を埋める一導電型の第二カソード膜形成とを含むカソード膜形成工程、該カソード膜表面に第一カソード膜表面を覆うゲート絶縁膜とゲート電極を形成後、一導電型不純物と拡散係数の大きい他導電型不純物を、ゲート電極をマスクとしイオン注入と熱拡散により第一カソード膜内に他導電型ベース領域と高濃度一導電型エミッタ領域形成工程とを備え、第一開口領域を埋める第一カソード膜はエピタキシャル法によるＭＯＳ型半導体装置製造方法。【選択図】図１
2008153454.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板の一方の主面に、第一開口領域を有する第一絶縁膜と該第一絶縁膜より薄い第二絶縁膜とを全面に重ねて形成し、前記第一開口領域の中央に形成されている前記第二絶縁膜に第二開口領域を形成する工程と、前記第一開口領域の一部を埋める一導電型の第一カソード膜形成と前記第一開口領域の残部を埋める一導電型の第二カソード膜形成とを含むカソード膜形成工程、該カソード膜表面に、少なくとも前記第一カソード膜表面を覆うゲート絶縁膜とゲート電極を形成後、一導電型不純物元素と拡散係数が該一導電型不純物元素より大きい他導電型不純物元素とを用い、前記ゲート電極をマスクとするイオン注入と熱拡散によって前記ゲート電極直下の第一カソード膜にまで広がる他導電型ベース領域と高濃度一導電型エミッタ領域を形成する工程と、前記ゲート電極を絶縁するように覆う層間絶縁膜と、前記他導電型ベース領域表面と前記高濃度一導電型エミッタ領域表面とに共通に接するカソード電極を形成する工程とを少なくとも備えるＭＯＳ型半導体装置の製造方法において、前記第一開口領域を埋める一導電型のカソード膜のうち、少なくとも前記第一カソード膜はエピタキシャル半導体成長膜により形成されることを特徴とするＭＯＳ型半導体装置の製造方法。
【請求項２】
前記第一カソード膜を前記第一絶縁膜と第二絶縁膜との合計厚さ以上のエピタキシャル半導体成長膜により形成した後、半導体基板全面に多結晶半導体膜またはアモルファス半導体膜を堆積させる工程と、前記第一絶縁膜と第二絶縁膜の合計厚さを基準として、前記第一エピタキシャル半導体成長膜と多結晶半導体膜またはアモルファス半導体膜と第一絶縁膜表面とを略面一に平坦化するように研磨してカソード膜を形成することを特徴とする請求項１記載のＭＯＳ型半導体装置の製造方法。
【請求項３】
前記第一カソード膜を第一エピタキシャル半導体成長膜により形成した後、該第一エピタキシャル半導体成長膜をシード層として、第一エピタキシャル半導体成長膜上には第二エピタキシャル半導体成長膜を形成し、前記第一開口領域内の薄い第二絶縁膜および厚い第一絶縁膜上には多結晶半導体膜を堆積および積層させる工程と、第一絶縁膜の厚さを基準として、前記第一、第二エピタキシャル半導体成長膜と多結晶半導体膜と第一絶縁膜表面とを略面一に平坦化するように研磨して形成することを特徴とする請求項１記載のＭＯＳ型半導体装置の製造方法。
【請求項４】
前記第一カソード膜を第一エピタキシャル半導体成長膜により形成した後、半導体基板全面に多結晶半導体膜またはアモルファス半導体膜を堆積させてアニール熱処理により単結晶化膜とする工程と、前記第一絶縁膜と第二絶縁膜との合計厚さを基準として、前記第一エピタキシャル半導体成長膜と単結晶化膜表面と第一絶縁膜表面とを略面一に平坦化するように研磨して形成することを特徴とする請求項１記載のＭＯＳ型半導体装置の製造方法。
【請求項５】
前記半導体膜がシリコン膜であることを特徴とする請求項１乃至４のいずれか一項に記載のＭＯＳ型半導体装置の製造方法。
【請求項６】
シリコンガスソースとシリコンへのエッチング作用のあるガスソースを供給して前記第一エピタキシャルシリコン成長膜を形成した後に、シリコンガスソースを用いて多結晶半導体膜またはアモルファス半導体膜をＣＶＤ法により形成させることを特徴とする請求項５記載のＭＯＳ型半導体装置の製造方法。
【請求項７】
シリコンガスソースがジクロルシランガスであり、シリコンへのエッチング作用のあるガスソースが塩化水素ガスであることを特徴とする請求項６記載のＭＯＳ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳ型半導体装置に関し、特にＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などを構成するパワーＭＯＳ型半導体装置に関する。
【背景技術】
【０００２】
ＩＧＢＴについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで言うＩＧＢＴの性能とは、オフ時には、安定して遮断電圧を保持し、オン時には、小さい電圧降下すなわち低オン抵抗で通電でき、パワー損失およびスイッチング損失の少ないスイッチングデバイスとしての性能のことである。なお、ＩＧＢＴの動作の本質に鑑みて、以降ＩＧＢＴについて、コレクタを「アノード」と表記し、エミッタを「カソード」と表記することがある。後述する本発明を説明するための一例として、特にＩＧＢＴを採り上げることにしたので、以下では、一般的なＩＧＢＴ特性等について説明する。
【０００３】
ＩＧＢＴの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間にはトレードオフ関係が存在し、高耐圧のＩＧＢＴほどオン電圧が高くなる。最終的には、このトレードオフ関係の限界値は、結晶シリコンの物性で決まる。このトレードオフを限界まで向上させるためには、電圧保持時にかかる電界を主として負担する高抵抗ドリフト層の厚さをできる限り小さくすると共に局所的な電界集中が生じるのを防ぐなど、素子の構造設計面での工夫が必要である。
【０００４】
また、ＩＧＢＴの性能を表すもう一つの重要な指標として、オン電圧とスイッチング損失（特に、ターンオフ損失）間のトレードオフ関係がある。ＩＧＢＴは、スイッチングデバイスであるため、オンオフ動作が繰り返し行われる。このスイッチング動作の過渡期に、単位時間当たり大きな損失が発生する。一般的にもＩＧＢＴのオン電圧とターンオフ損失の間にはトレードオフ関係があるということはよく知られている。このようなトレードオフ関係を改善することによって、ＩＧＢＴはさらに電気特性の向上を図ることができる。
【０００５】
前記オン電圧とターンオフ損失とのトレードオフ関係を最適化するには、ＩＧＢＴのオン状態における過剰キャリア分布を最適化することが有効である。つまり、オン電圧を下げるだけなら過剰キャリアを多くすればよいが、単に過剰キャリアを多くするだけでは、熱などの損失に変換されるターンオフエネルギーもより多くなるので、その多くなった分だけターンオフ損失が増加する結果となる。従って、このトレードオフ関係を最適化するには、同じオン電圧でターンオフ損失を最小にするように、全体として過剰キャリアを多くすると共にその過剰キャリア分布を最適化することが必要となる。さらにはドリフト層でのキャリアライフタイムができるだけ大きいことが望ましい。
【０００６】
すなわち、オフの過渡期、アノード−カソード間電圧の上昇中、低電圧で流れる電流による損失の方が、最大電圧に上昇後に流れる電流による損失よりも、電圧と電流の積（電圧×電流）で表される損失に対する寄与が少ないことから、小さいことは明らかである。言い換えると、オン電圧が同じであるという条件下では、カソード側に偏重したキャリア分布が、カソード側にあるｐｎ接合からドリフト層をアノード側に向かって延びる空乏層先端から低電圧で引き抜かれるキャリアの割合が多いので、より高い電圧で引き抜かれるアノード側偏重のキャリア分布よりもターンオフ損失が小さくなるということである。
【０００７】
アノード側のキャリア濃度を下げるには、特に６００Ｖなどのように定格耐圧の低いＩＧＢＴでは、アノード層の総不純物量を下げると共に輸送効率を上げる必要があるため、製造工程中に１００μｍ程度の厚さ、あるいはそれよりも薄い極薄ウエハを扱う必要が生じるが、このような薄ウエハの取り扱いは生産技術的観点からは望まれることではない。
一方、カソード側のキャリア濃度を上げるメカニズムはＩＥ効果と呼ばれ、このＩＥ効果を生かす具体的な構造が既に発表されている。たとえば、プレーナ構造のｐベースを囲むように高濃度ｎ層を挿入したＨｉＧＴ構造などである（特許文献１、２参照）。また、トレンチゲート構造においては、隣り合うトレンチ間のメサ部（トレンチ間の台形シリコン基板部分）に、ドリフト層よりも高濃度のｎ層を挿入したＣＳＴＢＴ構造や、ＩＥＧＴ構造などである（特許文献３参照）。以降、前記高濃度ｎ層をｎ＋バッファ領域と表記する。一般に、トレンチ型におけるＩＥ効果の方がプレーナ型におけるＩＥ効果よりも大きいと言われている。このＩＥ効果の技術的考え方も詳細が既に発表されている（非特許文献１参照）。
【０００８】
前記ＩＥ効果の考え方について、以下詳細に説明する。実際のデバイス動作を考えると、ＩＧＢＴは、図６に示されるように、ＭＯＳＦＥＴ１０１とｐｎｐバイポーラトランジスタ１０２とｐｉｎダイオード１０３の組み合わせと考えることができる。
図７は、プレーナ型ＩＧＢＴの要部の構成を示す半導体基板の断面図である。図７において、符号１０１はＭＯＳＦＥＴ領域（ＭＯＳ部）、符号１０２はｐｎｐバイポーラトランジスタ領域（以下、ｐｎｐ−ＢＪＴ領域とする）であり、符号１０３はｐｉｎダイオード領域である。また、図７において、実線の矢印は電子電流の流れを表し、点線の矢印はホール電流の流れを表す。符号１０１〜１０３は図６と共通である
図７の実線矢印に示すように、電子は、ＭＯＳ部１０１の表面のｎ＋＋領域５６から、ｎ＋＋領域５６を囲むｐベース領域５７の表面のうち、ｎ−ドリフト層５９の表面とｎ＋＋領域５６とにより挟まれる領域において、図示しないゲート電極へのゲート電圧印加により形成されるｎチャネル５８と、ｎ−ドリフト層５９の表面のｎ＋電子蓄積層６０を経由して、裏面のｐアノード層６１に向かって流れる。この電子電流の一部は、ｐｎｐ−ＢＪＴ領域１０２のベース電流となる。ｐｎｐ−ＢＪＴ領域１０２では、ｐアノード層６１から拡散またはドリフトによってやってきたホールがｐベース領域５７にコレクトされるだけであり、そのｐｎ接合部（ｐベース領域７とｎ−ドリフト層５９間のｐｎ接合）は、若干逆バイアスされている。従って、そのｐｎ接合部付近のｎ−ドリフト層５９中の少数キャリア、すなわちホールの濃度は、極めて低い。
【０００９】
一方、ｐｉｎダイオード領域１０３のｎカソードは、ｎ−ドリフト層５９の表面のｎ＋電子蓄積層６０である。このｎ＋電子蓄積層６０とｎ−ドリフト層５９の間の接合（以下、ｎ＋／ｎ−接合と略す）は、若干順バイアスされているので、ｎ−ドリフト層５９中に電子が注入される。大電流時には、この注入電子濃度は、ｎ−ドリフト層５９のドーピング濃度よりも遥かに高くなる（高注入状態）。そして、電荷中性条件を満たすため、電子と同じ濃度のホールも存在する。従って、前記ｎ＋／ｎ−接合付近のｎ-ドリフト層５９中の少数キャリア、すなわちホールの濃度は、極めて高い。
【００１０】
従って、ＩＧＢＴにおいて、カソード側偏重の最適キャリア分布を実現するためには、ｐｎｐ−ＢＪＴ領域を減らして、ｐｉｎダイオード領域を増やせばよいことが分かる。また、前記ｎ＋／ｎ−接合の順バイアス量を増やして、電子注入を促進することが非常に重要である。実際に、これまで提案されたＩＥ効果を有する構造でも、ｐｉｎダイオード領域の比率を増やすと同時に、ｎ＋／ｎ−接合の順バイアスの増加が実現されている。
【００１１】
ところで、プレーナ構造のＩＧＢＴにおいて、セルピッチに占めるｐベースの比率を小さくすると、オン電圧が低減するもう一つの理由として、ｐｉｎダイオード領域の比率が大きくなることに加えて、表面付近での横方向電流密度が高くなり、電圧降下が大きくなることによって、前記ｎ＋／ｎ−接合の順バイアスが大きくなることによるオン電圧の低減がある。観点を変えると、前記ｎ＋／ｎ−接合の順バイアスが大きくなるのは、ｎ＋層は低抵抗であるためであり、そのｎ＋層の電位はカソード電位にほぼ等しいが、ｎ−層は高抵抗であるため、その電位が大電流による電圧降下により持ち上がるからとも言える。
【００１２】
同様に、トレンチ構造のＩＧＢＴにおいても、ｐｎｐ−ＢＪＴ領域の比率を減らすことによって、ＩＥ効果を高めることができる。ｐｎｐ−ＢＪＴ領域の比率を減らすには、たとえば一部のメサ部（トレンチ間の台形部分）のｐベース領域をフローティング状態とすればよい。また、トレンチを深くして、トレンチ底部をｐｎ接合から離すことによっても、ＩＥ効果が大きくなる。さらに、メサ部の幅を狭くすることによっても、ＩＥ効果が大きくなる。これらは、いずれの場合も、メサ部を流れるホール電流密度が大きくなり、電圧降下によるｎ＋／ｎ−接合の順バイアスが強くなるためと考えられる。
【００１３】
ここで、ドリフト層のドーピング濃度をＮｄとし、ｎ＋／ｎ−接合にかかる順バイアスをＶｎとすると、ｎ＋／ｎ−接合のｎ−層側の電子濃度ｎは、次式で表される。ただし、ｋはボルツマン定数であり、Ｔは絶対温度である。
ｎ＝Ｎｄ ｅｘｐ（Ｖｎ／ｋＴ）
上記式より、ｎ＋／ｎ−接合に印加される順バイアスが大きくなれば、カソード側の電子濃度ｎは、指数関数的に増大することを表している。
【００１４】
前記順バイアス量を増やす手段としては、前述のように、大電流による電圧降下を利用することもできるが、ｎ＋型不純物濃度領域（表面側のｎ＋バッファ領域）を設けることによっても、順バイアス量を増やすこともできる（特許文献１〜３）。ただし、特許文献１に記載されているＨｉＧＴ構造は、プレーナ構造であるため、表面側のｎ＋バッファ領域のｎ型不純物濃度が高すぎると、順耐圧が大きく低下してしまう問題がある。
【００１５】
しかし、特許文献３に記載されているＣＳＴＢＴ構造によれば、順電圧保持時、すなわちブロッキングモード時には、表面側のｎ＋バッファ領域は、ｐｎ接合だけでなく、両側のトレンチゲート酸化膜との境界からも空乏化するので、低い順バイアスで完全に空乏化する。順バイアスをさらに上げても、トレンチ間のメサ部の電界が緩和されていることによって、局所的なピーク電界が現れにくく、ＩＥ効果を高めても順耐圧が低下しにくいという特性とすることができる。
【００１６】
また、前記ＣＳＴＢＴ構造における表面側のｎ＋バッファ領域は、ｎ−ドリフト層との間に拡散電位を作り、ホールにとっての電位障壁となるので、ドリフト層中のカソード側のホール濃度が上昇する。このことは、観点を変えると、このホール濃度の上昇は、表面側のｎ＋バッファ領域とｎ−層との間が順バイアスされるので、ｎ＋バッファ領域から電子が注入されるから、ということもできる。
【００１７】
以上のように、特許文献１〜３に示される従来のＩＧＢＴにおいても、オン電圧−ターンオフ損失のトレードオフを最適化するためにＩＥ効果によるカソード側に偏重したキャリア分布となるような素子構造を備えている。
さらに、セルの集積密度を高めることを目的に、ｐ型半導体基板と、該基板上の絶縁膜に設けられた切り欠き部を介して電気的に前記基板と接続されるｐ型チャネルゾーンと、少なくとも１つのセルゾーンと、ｐ型中間ゾーンとを備えるＳＯＩ−ＩＧＢＴが公開されている（特許文献４）。
【００１８】
またさらに、ＩＧＢＴのオン電圧とターンオフ損失間のトレードオフ関係を改善するために、ｐｎシリコン基板のｎ側基板表面に絶縁膜に包接された断面形状のゲート電極層を介して積層された薄膜シリコン半導体層からなるカソード膜を備える構造のＩＧＢＴであって、このカソード膜が以下の製造方法によって作成される構造を有するものがある。つまり、前記絶縁膜に包接された断面形状のゲート電極層には、絶縁膜で絶縁された状態で開口部が形成され、この開口部に露出するｎ側シリコン基板表面をシード層として堆積形成されるエピタキシャルシリコン層を前記開口部内だけでなく、ゲート電極上の絶縁膜上にまで成長させることにより、ｐｎシリコン基板と開口部で電気的に接続されるようにした薄膜シリコン半導体層からなる前記カソード膜とする製造方法により形成される構造のＩＧＢＴについても発表されている（特許文献５）。
【特許文献１】特開２００３−３４７５４９号公報
【特許文献２】特表２００２−５３２８８５号公報
【特許文献３】特開平８−３１６４７９号公報
【特許文献４】特表２００１−５１５６６２号公報
【特許文献５】特開２００２−１５８３５６号公報
【非特許文献１】フロリン・ウドレア、他１名、「ア  ユニファイド  アナリティカル  モデル  フォア  ザ  キャリア  ダイナミクス  イン  トレンチ  インシュレイテッド  ゲート  バイポーラ  トランジスタズ、ＩＳＰＳＤ’９５、ｐ．１９０−１９５
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、この特許文献５に示されるＩＧＢＴは、前述のエピタキシャル成長による薄膜シリコン半導体層から形成されるカソード膜はオン状態では大電流を流し阻止時においては高電界が印加されるため、良好なデバイス特性を得るには、前記カソード膜を結晶欠陥の少ない（あるいは無い）良質な結晶性シリコン半導体膜とすることが肝要であるが、実際には、このような薄膜シリコン半導体膜を絶縁膜上に形成すると、多結晶化しやすいので、生産効率的にも、結晶性の観点からも困難性が見られるのである。そこで、前記特許文献５に示される方法をさらに改良して、良質な単結晶性シリコン半導体膜を得られるようにした製造方法もいくつか試みられている。
【００２０】
たとえば、図５（ａ）に示す従来の製造方法を示す要部断面図のように、シリコン半導体基板２１に形成された第一、第二シリコン酸化膜２２、２４に第一開口領域２３、第二開口領域２５を形成するために、厚い第一シリコン酸化膜２２のフォトエッチングで第一開口領域２３を形成し、薄い第二シリコン酸化膜２４の形成および再度フォトエッチングを行い、第二開口領域２５を形成した後、この第二開口領域２５に露出するシリコン面をシード層としてシリコンエピタキシャル成長を開始し、第一開口領域２３内の薄い第二シリコン酸化膜２４上を横方向にも成長させて第一開口領域２３の凹部を埋めるようにエピタキシャルシリコン層２６を形成する。
【００２１】
その後、図５（ｂ）に示すように、第一開口領域２３外側の厚い第一、第二シリコン酸化膜２２、２４を基準にして、エピタキシャルシリコン層２６の上部を研磨により除去しエピタキシャル成長膜表面をシリコン酸化膜と面一に平坦化してカソード膜２７を形成する。前記特許文献５に示されるＩＧＢＴの製造方法を改良したこのカソード膜の形成方法によれば、良質な単結晶シリコン半導体膜からなるカソード膜をシリコン酸化膜上に形成できる。
【００２２】
しかし、このようにドリフト層となるシリコン基板上にシリコン酸化膜を挟んで、その上に単結晶シリコン半導体膜を形成する構造を有するＩＧＢＴの製造方法では、シリコン酸化膜には、できるだけ直接に結晶シリコンを成長させないような製造方法とするため（シリコン酸化膜上に付着させると多結晶シリコン膜となり易いので）、シリコンガスソース（たとえばジクロロシラン）とシリコンのエッチング作用のあるガスソース（たとえばＨＣｌ）を基板上に同時供給し、前述のように、シリコン酸化膜に設けられた第二開口部からシリコン半導体膜を厚さ方向と横方向にエピタキシャル成長（エピタキシャル横方向成長）させて第一開口領域（カソード領域）をシリコン半導体膜で埋める構造となる。
【００２３】
ところが、エピタキシャル横方向成長は厚さ方向と横方向の成長速度がほぼ同じ（等方的）であるため、カソード膜を、たとえば横方向に１０μｍ埋めるためには、厚さも１０μｍのエピタキシャル成長が必要になる。その結果、カソード膜の必要な厚さはたとえば１μｍ程度にすぎないのに、実際のエピタキシャル成長層（前記シリコンエピタキシャル成長膜２６）の厚さは１０μｍ程度にもなってしまうので、厚さ１０μｍの内のほとんど、すなわち９μｍを研磨で削って除去することになる。このためエピタキシャル成長工程と研磨工程の処理時間が非常に長くなる。従って、このようなシリコン酸化膜上へのエピタキシャル成長によるカソード膜の形成方法を採用する限り、低率の生産効率となり高コストなデバイスにならざるを得ないという問題がある。
【００２４】
さらに、図５（ａ）に示すような形状で１０μｍのような厚いエピタキシャルシリコン層を形成すると、膜中に大きな残留応力が発生してしまうため、厚さ１μｍに減厚してカソード膜を構成するシリコン半導体膜中にも、成長中に形成された結晶欠陥が残ることが避けられないという問題もある。これらの結果、このような製造方法では結晶欠陥による電流のリーク等が発生し、良好なデバイス特性が得られないのである。
【００２５】
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は前述の問題点を解消し、半導体基板上に絶縁膜を介して形成される薄膜半導体膜からなるカソード膜の形成のためのエピタキシャル成長工程とその成長膜の研磨工程の処理時間を短縮すると共に、残留する結晶欠陥を減らして良質な結晶性を有するカソード膜とすることにより、リーク電流を減少させることができるＭＯＳ型半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００２６】
特許請求の範囲の請求項１記載の発明によれば、一導電型半導体基板の一方の主面に、第一開口領域を有する第一絶縁膜と該第一絶縁膜より薄い第二絶縁膜とを全面に重ねて形成し、前記第一開口領域の中央に形成されている前記第二絶縁膜に第二開口領域を形成する工程と、前記第一開口領域の一部を埋める一導電型の第一カソード膜形成と前記第一開口領域の残部を埋める一導電型の第二カソード膜形成とを含むカソード膜形成工程、該カソード膜表面に、少なくとも前記第一カソード膜表面を覆うゲート絶縁膜とゲート電極を形成後、一導電型不純物元素と拡散係数が該一導電型不純物元素より大きい他導電型不純物元素とを用い、前記ゲート電極をマスクとするイオン注入と熱拡散によって前記ゲート電極直下の第一カソード膜にまで広がる他導電型ベース領域と高濃度一導電型エミッタ領域を形成する工程と、前記ゲート電極を絶縁するように覆う層間絶縁膜と該層間絶縁膜上と、露出された他導電型ベース領域表面と前記高濃度一導電型エミッタ領域表面とに共通に接するカソード電極を形成する工程とを少なくとも備えるＭＯＳ型半導体装置の製造方法において、前記第一開口領域を埋める一導電型のカソード膜のうち、少なくとも前記第一カソード膜はエピタキシャル半導体成長膜により形成されるＭＯＳ型半導体装置の製造方法とすることにより、前記本発明の目的は達成される。
【００２７】
特許請求の範囲の請求項２記載の発明によれば、前記第一カソード膜を前記第一絶縁膜と第二絶縁膜との合計厚さ以上のエピタキシャル半導体成長膜により形成した後、半導体基板全面に多結晶半導体膜またはアモルファス半導体膜を堆積させる工程と、前記第一絶縁膜と第二絶縁膜の合計厚さを基準として、前記第一エピタキシャル半導体成長膜と多結晶半導体膜またはアモルファス半導体膜と第一絶縁膜表面とを略面一に平坦化するように研磨してカソード膜を形成する特許請求の範囲の請求項１記載のＭＯＳ型半導体装置の製造方法とすることが好ましい。
【００２８】
特許請求の範囲の請求項３記載の発明によれば、前記第一カソード膜を第一エピタキシャル半導体成長膜により形成した後、該第一エピタキシャル半導体成長膜をシード層として、第一エピタキシャル半導体成長膜上には第二エピタキシャル半導体成長膜を形成し、前記第一開口領域内の薄い第二絶縁膜および厚い第一絶縁膜上には多結晶半導体膜を堆積および積層させる工程と、第一絶縁膜の厚さを基準として、前記第一、第二エピタキシャル半導体成長膜と多結晶半導体膜と第一絶縁膜表面とを略面一に平坦化するように研磨して形成する特許請求の範囲の請求項１記載のＭＯＳ型半導体装置の製造方法とすることも好ましい。
【００２９】
特許請求の範囲の請求項４記載の発明によれば、前記第一カソード膜を第一エピタキシャル半導体成長膜により形成した後、半導体基板全面に多結晶半導体膜またはアモルファス半導体膜を堆積させてアニール熱処理により単結晶化膜とする工程と、前記第一絶縁膜と第二絶縁膜との合計厚さを基準として、前記第一エピタキシャル半導体成長膜と単結晶化膜表面と第一絶縁膜表面とを略面一に平坦化するように研磨して形成する特許請求の範囲の請求項１記載のＭＯＳ型半導体装置の製造方法とすることもできる。
【００３０】
特許請求の範囲の請求項５記載の発明によれば、前記半導体膜がシリコン膜である特許請求の範囲の請求項１乃至４のいずれか一項に記載のＭＯＳ型半導体装置の製造方法とすることが望ましい。
特許請求の範囲の請求項６記載の発明によれば、シリコンガスソースとシリコンへのエッチング作用のあるガスソースを供給して選択第一エピタキシャルシリコン成長膜を形成した後に、シリコンガスソースを用いて多結晶半導体膜またはアモルファス半導体膜をＣＶＤ法により形成させる特許請求の範囲の請求項５記載のＭＯＳ型半導体装置の製造方法とすることがより望ましい。
【００３１】
特許請求の範囲の請求項７記載の発明によれば、シリコンガスソースがジクロルシランガスであり、シリコンへのエッチング作用のあるガスソースが塩化水素ガスである特許請求の範囲の請求項６記載のＭＯＳ型半導体装置の製造方法とすることがいっそう望ましい。
【発明の効果】
【００３２】
本発明によれば、半導体基板上に絶縁膜を介して形成される薄膜半導体膜からなるカソード膜の形成のためのエピタキシャル成長工程とその成長膜の研磨工程の処理時間を短縮すると共に、残留する結晶欠陥を減らして良質な結晶性を有するカソード膜とすることにより、リーク電流を減少させることができるＭＯＳ型半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明にかかるＭＯＳ型半導体装置の製造方法について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１は本発明のＭＯＳ型半導体装置の製造方法を示す実施例１にかかる要部断面図である。図２は本発明のＭＯＳ型半導体装置の製造方法を示す実施例２にかかる要部断面図である。図３は本発明のＭＯＳ型半導体装置の製造方法を示す実施例３にかかる要部断面図である。図４は本発明のＭＯＳ型半導体装置の製造方法によるＩＧＢＴの断面図である。
【実施例１】
【００３４】
図１に、本発明のＭＯＳ型半導体装置の製造方法を示す実施例１にかかるユニットセルのＭＯＳゲート側のみの断面図を示す。ＭＯＳ型半導体装置としては、ＭＯＳＦＥＴ、ＩＧＢＴなどがあるが、本発明では、特徴部分がＭＯＳゲート側にあるので、いずれであってもよい。シリコン半導体基板としては、ｎ型ＦＺ−シリコン基板１のミラー研磨仕上げを用いる。基板の比抵抗は３０〜２００Ωｃｍの範囲が好ましく、ＩＧＢＴに求められる耐圧によって選択する。たとえば、８０Ωｃｍの基板１を用いて作製すれば、図４の断面図に示す耐圧１２００ＶのＩＧＢＴとすることができる。
【００３５】
シリコン半導体基板１の一方の主面の全面に熱酸化またはＣＶＤにより形成される厚さ０．３μｍ〜１．０μｍ程度の第一シリコン酸化膜２を設ける。ここでは第一シリコン酸化膜２の厚さは０．７μｍとした。
次に、その第一シリコン酸化膜２上にフォトレジストによるパターニングを施して、この第一シリコン酸化膜２をストライプ状の平面パターンとなるように選択的にドライエッチングして、幅５μｍ〜２５μｍの第一開口部３を形成してシリコン基板１面を露出させる。ここではその幅を２０μｍとした。
【００３６】
続いて、熱酸化またはＣＶＤにより第二シリコン酸化膜４を厚さ０．０５μｍ〜０．２μｍの範囲のいずれかの厚さに全面形成した後、フォトリソグラフィーによって、この第二シリコン酸化膜４の中央に径１μｍの第二開口部５を形成する。第二シリコン酸化膜４の膜厚は前述のように０．０５μｍ〜０．２μｍの範囲が好ましいが、ここでは、第二シリコン酸化膜４の厚さを０．１μｍとした。第一シリコン酸化膜２のところの厚さは、当初の厚さ０．７μｍに第二シリコン酸化膜４厚０．１μｍを合わせて０．８μｍになる。
【００３７】
その後、ジクロロシラン（ＳｉＨ２Ｃｌ２）、ＨＣｌおよびホスフィン（ＰＨ３、エピタキシャルシリコン成長膜中のＰ：リン濃度が１×１０１５ａｔｏｍｓ／ｃｍ３になる量）などのガスを同時に供給し、反応温度１０００℃、１０ｋＰａの圧力雰囲気で、露出した第二開口部内のシリコン基板表面をシード層としてシリコンをエピタキシャル横方向成長させる。ｎ型エピタキシャルシリコン層６−１の成長は第二開口部５のシリコン基板面で始まり、成長面が第二シリコン酸化膜４の厚みを超えると成長は第二シリコン酸化膜４上を横方向にも進む。ｎ型エピタキシャルシリコン層６−１の膜厚が４μｍになったところで、ストップさせる。すると、第二開口部５周囲の第二シリコン酸化膜上を横方向にも４μｍ拡がったエピタキシャルシリコン層６−１が形成される。
【００３８】
次に、モノシラン（ＳｉＨ４）とホスフィン（ＰＨ３、多結晶シリコン膜中のＰ：リン濃度が１×１０１５ａｔｏｍｓ／ｃｍ３になるように供給する）を同時に供給し、反応温度６００℃、１００Ｐａの圧力雰囲気で減圧ＣＶＤにより厚さ１μｍの多結晶シリコン膜６−２を全面に形成する（図１（ａ））。
次に、前記第一、第二シリコン酸化膜２、４の合計厚さ０．８μｍを基準にして、このシンコン酸化膜と面一になるように、エピタキシャルシリコン層６−１と多結晶シリコン膜６−２を研磨して厚さ０．８μｍの、第一開口部３の凹部内を満たすエピタキシャルシリコン層部分の第一カソード膜７と、多結晶シリコン膜部分の第二カソード膜８を形成する（図１（ｂ））。
【００３９】
続いて、図１（ｃ）に示すように、第一開口部３の凹部内を満たす第一、第二カソード膜７、８上に熱酸化あるいはＣＶＤによるゲート酸化膜９を全面に形成する。ここでは、熱酸化膜を厚さ０．１μｍで形成した。次に、ゲート電極１０となる導電性ポリシリコン層を０．５μｍ程度の厚さで、ＣＶＤにより全面に形成し、フォトリソグラフィーにより前記導電性ポリシリコン層を部分的に除去してゲート電極１０とする。このゲート電極１０をマスクにして、前記第二カソード膜８にドーズ量５×１０１４ｃｍ−２のボロンイオンおよびドーズ量１×１０１５ｃｍ−２の砒素イオンをイオン注入し、窒素雰囲気で１１５０℃×２時間のドライブ拡散を行って第一カソード膜７へ横方向にもボロンと砒素の拡散層を広げ、ｐ型チャネル領域（ｐ型ベース領域）１３とｎ＋型ソース領域１４を形成する。ボロンは砒素より拡散係数が大きいので、図１（ｃ）に示すようにｐ型ベース領域１３がｎ＋型ソース領域１４より奥に拡がる。この際、形成されたｐ型ベース領域１３表面のうち、ｎ＋型ソース領域１４の表面と前記カソード膜７の表面とに挟まれる表面が、前記ゲート電極１０直下であって多結晶シリコン層８ではなく、エピタキシャルシリコン層である元の第一カソード膜７の表面であるように、前記イオン注入のマスクとなるゲート電極１０をパターニングすることが必要である。なお、図１（ｃ）におけるｐ＋コンタクト領域１５については、ｐ型ベース領域１３より高濃度にすることによりエミッタ電極とのコンタクト性が向上するので、形成することが望ましい。
【００４０】
さらに、前記ゲート電極１０上には層間絶縁膜（ＰＳＧ膜―リンシリケートガラス膜）１１を介して接し、ｎ＋型ソース領域１４とｐ＋コンタクト領域１５（またはｐ型ベース領域）には共通にオーミック接触する金属カソード電極（Ａｌ−Ｓｉ）１２が形成される（図１（ｃ））。
この実施例１では、少なくとも、デバイスユニット中央部の第二開口部５から横方向に前記ゲート電極１１の直下の表面に相当する位置まではエピタキシャルシリコン層である第一カソード膜７が形成されていることが特徴である。このようにすることにより、ゲート電極直下のｐ型ベース領域１３表面に形成されるチャネル（反転層）は良好な結晶性が確保できるので、良好な半導体特性を得ることができるのである。
【００４１】
続いて、半導体基板の裏面側を耐圧に必要な厚さにまで研磨し、コレクタ層（図示せず）を形成した後、コレクタ層上にアノード電極（図示せず）を形成することにより、図４の断面図に示す本発明の実施例１にかかるＩＧＢＴ構造が作り込まれた半導体基板が完成する。
前述のように、厚さ４μｍのエピタキシャル層６−１と厚さ１μｍの多結晶シリコン膜６−２を成長して積層させてからカソード膜７、８を形成する方法とすることにより、カソード膜７、８を形成するために必要な当初のシリコン半導体膜の厚さは、従来の厚さ１０μｍの１／２の５μｍですむため、従来の製造方法と比較してシリコン半導体膜の成長時間とその後の研磨工程時間は１／２になり、製造プロセスを大幅に短縮できる。さらに、この実施例１では、ＩＧＢＴのカソード膜において良質な結晶性が要求されるのはゲート電極とゲート酸化膜直下のチャネルが形成される領域である。この領域を良好な結晶性の得られるエピタキシャル成長層とすることで良好なＩＧＢＴ特性を確保できるだけでなく、従来よりもエピタキシャルシリコン層厚を１／２に薄くできるので残留応力も小さくなる。この結果、カソード膜を構成する研磨後のシリコン半導体膜中に残留する結晶欠陥も形成されにくく、良好なデバイス特性が得られる効果が得られる。
【００４２】
本実施例１においてエピタキシャルシリコン成長層や多結晶シリコン膜の成長に用いる、シリコンガスソースとしてモノシラン（ＳｉＨ４）、ジクロロシラン（ＳｉＨ２Ｃｌ２）、トリクロロシラン（ＳｉＨＣｌ３）、シラン（ＳｉＣｌ４）等と、エッチング作用のあるガスソースとしてＨＣｌ、Ｃｌ２、ＣｌＦ３等およびドーパントガスとしてホスフィンＰＨ３、ジボランＢ２Ｈ６、アルシン（ＡｓＨ３）等を適用できる。成膜方法としては、常圧ＣＶＤ法、減圧ＣＶＤ法等を適用できる。反応温度としては、５００℃〜１２００℃が適用できる。必要に応じてシリコン半導体膜の結晶性の回復等を目的として、膜成長工程後や研磨工程後にアニール熱処理を加えることもできる。
【実施例２】
【００４３】
図２に、本発明のＭＯＳ半導体装置の製造方法にかかる実施例２を示す。第二シリコン酸化膜４に幅１μｍの第二開口部５を形成し、シリコン半導体基板面を露出させた後に、ジクロロシラン（ＳｉＨ２Ｃｌ２）、ＨＣｌおよびホスフィン（ＰＨ３、エピタキシャル膜中のＰ：リン濃度が１×１０１５ａｔｏｍｓ／ｃｍ３になるように供給する）を同時に供給し、反応温度１０００℃、１０ｋＰａの圧力雰囲気でエピタキシャル横方向成長し厚さ４μｍの第一エピタキシャルシリコン層６−１を形成する。この第一エピタキシャルシリコン層６−１を形成する範囲は実施例１と同様である。
【００４４】
次に、ジクロロシラン（ＳｉＨ２Ｃｌ２）とホスフィン（ＰＨ３、エピタキシャル膜中のＰ：リン濃度が１×１０１５ａｔｏｍｓ／ｃｍ３になるように供給する）を同時に供給し、反応温度１０００℃、１０ｋＰａの圧力雰囲気下、ＣＶＤ法で厚さ１μｍの結晶シリコン膜を選択的に成長させる（図２）。
具体的には、最初の第一エピタキシャルシリコン層６−１を実施例１と同様にして形成した後、第一エピタキシャルシリコン成長条件からエッチング作用のあるガスソースを無くした（あるいは減少させた）条件でＣＶＤ成長することにより、第一エピタキシャルシリコン膜６−１の上には第二エピタキシャルシリコン層１７を、第一および第二シリコン酸化膜の上には多結晶シリコン膜１８を一プロセスで形成する。
【００４５】
第一エピタキシャルシリコン層６−１の成長条件と比較して第二エピタキシャルシリコン膜１７のＣＶＤ条件は、シリコン酸化膜の上にもシリコン半導体が付着するようにシリコンガスソースとエッチング作用のあるガスソースの供給量を無くすか減少させるように制御すればよく、さらに、反応温度、圧力雰囲気、ガスソース、ドーパント量等を前述の目的に合致するならば、変えても構わない。このようにガス供給を制御することにより、前述の目的のように、エピタキシャル層上にはエピタキシャル層、シリコン酸化膜上には多結晶シリコン膜を一プロセスで形成することができる。続く研磨以降の工程は前述の実施例１と同様に進めることにより、本発明にかかるＩＧＢＴが作製される。
【００４６】
この実施例２に製造方法によってもカソード膜を構成する研磨後のシリコン半導体膜中に残留する結晶欠陥も形成されにくく、良好なデバイス特性が得られる効果が得られる。
【実施例３】
【００４７】
図３に、本発明のＭＯＳ半導体装置の製造方法にかかる実施例３を示す。第二シリコン酸化膜４の第二開口部５からエピタキシャル横方向成長させて、厚さ４μｍの第一エピタキシャルシリコン層６−１を実施例１と同様に形成する。次に、シリコンガスソースとしてモノシラン（ＳｉＨ４）を用いてプラズマＣＶＤ法により厚さ１μｍのアモルファスシリコン膜２７をシリコン基板面全体に形成する（図３（ａ））。
【００４８】
次に、アモルファスシリコン膜２７表面にレーザーを照射して昇温し、前記第一エピタキシャルシリコン層６−１を結晶成長の種（シード層）としてアニール熱処理法を用いた固相エピタキシャル成長によりアモルファスシリコン膜２７を結晶化し第三エピタキシャルシリコン層２８を形成する（図３（ｂ））。
本実施例３において、固相エピタキシャル成長させる膜としてアモルファスシリコン膜２７を適用するのが望ましいが、アモルファスシリコン膜に代えて多結晶シリコン膜としても適用できる。第三エピタキシャルシリコン層２８の成長方法としては、プラズマＣＶＤ法、常圧・減圧ＣＶＤ法、スパッタリング法、蒸着法等を適用できる。その際の反応温度としては６００℃以下が望ましい。アニール熱処理方法として、レーザーアニールや炉アニールを適用でき、アニール熱処理温度は５００℃以上が望ましいが、アニール熱処理を行うタイミングとしては、前記固相エピタキシャル成長工程後でもよいし、その後の研磨工程後に行なうこともできる。ドーパントは必要に応じて、成膜時に同時にドーパントガスを供給しても成膜後にイオン注入法や拡散法などにより膜中に導入しても構わない。
【００４９】
この実施例３によっても、カソード膜を構成する研磨後のシリコン半導体膜中に残留する結晶欠陥も形成されにくく、良好なデバイス特性が得られる効果が得られる。
【図面の簡単な説明】
【００５０】
【図１】本発明のＭＯＳ型半導体装置の製造方法を示す実施例１にかかる要部断面図である。
【図２】本発明のＭＯＳ型半導体装置の製造方法を示す実施例２にかかる要部断面図である。
【図３】本発明のＭＯＳ型半導体装置の製造方法を示す実施例３にかかる要部断面図である。
【図４】本発明のＭＯＳ型半導体装置の製造方法によるＩＧＢＴの断面図である。
【図５】従来のＭＯＳ型半導体装置の製造方法を示す要部断面図である。
【図６】ＩＧＢＴの等価回路図である。
【図７】一般的なＩＧＢＴの断面図である。
【符号の説明】
【００５１】
１        半導体基板、シリコン基板
２        第一絶縁膜、第一シリコン酸化膜
３        第一開口部
４        第二絶縁膜、第二シリコン酸化膜
５        第二開口部
６        第一エピタキシャル半導体膜、第一エピタキシャルシリコン膜
７        第一カソード膜
８        第二カソード膜
９        ゲート絶縁膜
１０        ゲート電極
１１        層間絶縁膜
１２        エミッタ電極
１７        第二エピタキシャル半導体膜、第二エピタキシャルシリコン膜
１８        多結晶半導体膜、多結晶シリコン膜
２７        アモルファス半導体膜、アモルファスシリコン膜
２８        第三エピタキシャルシリコン膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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