(57)【要約】【課題】下部電極コンタクト層と相変化層とが広い接触面積を持つ相変化メモリ素子及びその製造方法を提供する。【解決手段】ビアホ―ルを満たした下部電極コンタクト層、相変化層及び上部電極層を備えるストレージノードと、下部電極コンタクト層に連結されるスイッチング素子とを備える相変化メモリ素子において、下部電極コンタクト層は、相変化層に向かって突出した突出部を持つことを特徴とする相変化メモリ素子及びその製造方法。突出部は、下部電極コンタクト層のエッチング率が低いエッチング条件で、その周囲の層間絶縁層をドライまたはウェットエッチングして形成でき、選択的成長法で形成でき、蒸着及び写真エッチング工程を利用して形成できる。選択的成長法や蒸着及び写真エッチング工程以後にドライまたはウェットエッチングをさらに行える。【選択図】図２
2008103727.tif 000002
【特許請求の範囲】
【請求項１】
ビアホ―ルを満たした下部電極コンタクト層、相変化層及び上部電極層を備えるストレージノードと、前記下部電極コンタクト層に連結されるスイッチング素子とを備える相変化メモリ素子において、
前記下部電極コンタクト層は、前記相変化層に向かって突出した突出部を持つことを特徴とする相変化メモリ素子。
【請求項２】
前記突出部は、前記ビアホ―ル周囲に拡張されたことを特徴とする請求項１に記載の厚相変化メモリ素子。
【請求項３】
前記スイッチング素子は、トランジスタまたはダイオードであることを特徴とする請求項１に記載の相変化メモリ素子。
【請求項４】
順次に積層された下部電極コンタクト層、相変化層及び上部電極層を備えるストレージノードと、前記下部電極コンタクト層に連結されるスイッチング素子と、を備える相変化メモリ素子の製造方法において、
層間絶縁層にホールを形成する工程と、
前記ホールを前記下部電極コンタクト層で満たす工程と、
前記下部電極コンタクト層の上部に突出部を形成する工程と、
前記層間絶縁層上に、前記下部電極コンタクト層の突出した部分を覆う相変化層を形成する工程と、を含むことを特徴とする相変化メモリ素子の製造方法。
【請求項５】
前記突出部を形成する工程は、
前記下部電極コンタクト層のエッチング率が前記層間絶縁層のエッチング率より低いエッチング条件で、前記層間絶縁層の上部面及び前記下部電極コンタクト層をエッチングする工程を含むことを特徴とする請求項４に記載の相変化メモリ素子の製造方法。
【請求項６】
前記エッチング工程は、ドライまたはウェットエッチング方法でエッチングすることを特徴とする請求項５に記載の相変化メモリ素子の製造方法。
【請求項７】
前記突出部を形成する工程は、
前記ホールに満たされた前記下部電極コンタクト層を選択的に成長させる工程を含むことを特徴とする請求項４に記載の相変化メモリ素子の製造方法。
【請求項８】
前記選択的に成長させる工程は、前記下部電極コンタクト層の垂直及び水平成長率を異ならせることを特徴とする請求項７に記載の相変化メモリ素子の製造方法。
【請求項９】
前記選択的に成長させる工程は、前記水平成長率が前記垂直成長率より大きい条件で前記下部電極コンタクト層を成長させる工程を含み、
前記下部電極コンタクト層のエッチング率が前記層間絶縁層のエッチング率より低いエッチング条件で、前記層間絶縁層の上部面及び前記下部電極コンタクト層をエッチングする工程をさらに含むことを特徴とする請求項８に記載の相変化メモリ素子の製造方法。
【請求項１０】
前記エッチング工程は、ドライまたはウェットエッチング方法でエッチングすることを特徴とする請求項９に記載の相変化メモリ素子の製造方法。
【請求項１１】
前記ホールを満たす工程は、
前記層間絶縁層上に前記ホールを満たす前記下部電極コンタクト層を形成する工程を含み、
前記突出部を形成する工程は、
前記層間絶縁層上に形成された前記下部電極コンタクト層を所定厚さまで平坦化する工程と、
前記平坦化された下部電極コンタクト層上に前記ホールとその周囲の一部と、を覆うマスクを形成する工程と、
前記マスク周囲の前記下部電極コンタクト層を除去する工程と、
前記マスクを除去する工程と、を含むことを特徴とする請求項４に記載の相変化メモリ素子の製造方法。
【請求項１２】
前記下部電極コンタクト層のエッチング率が前記層間絶縁層のエッチング率より低いエッチング条件で、前記層間絶縁層の上部面及び前記下部電極コンタクト層をエッチングする工程をさらに含むことを特徴とする請求項１１に記載の相変化メモリ素子の製造方法。
【請求項１３】
前記エッチング工程は、ドライまたはウェットエッチング方法でエッチングすることを特徴とする請求項１２に記載の相変化メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子及びその製造方法に係り、より詳細には、下部電極コンタクト層と相変化層とが広い接触面積を持つ相変化メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ素子は、一般的にトランジスタのような一つのスイッチング素子と、これに電気的に連結されたストレージノードとを備える。相変化メモリ素子は、ストレージノードに相変化層を備えるところにその特徴がある。相変化層は、結晶状態である時と非晶質状態である時、抵抗が大きく変わる。このような現象を利用して相変化層を結晶状態から非晶質状態に変化させることでデータを記録する。そして、相変化層の抵抗を測定して記録されたデータを読み取る。
【０００３】
図１は、現在広く知られた相変化メモリ素子（以下、従来の相変化メモリ素子）のストレージノードの構成を示す。
【０００４】
図１を参照すれば、層間絶縁層１０にビアホ―ル１２が形成されており、ビアホ―ル１２は、下部電極コンタクト層１４で満たされている。下部電極コンタクト層１４は下部のトランジスタ（図示せず）に連結される。
【０００５】
このような下部電極コンタクト層１４は、層間絶縁層１０上にビアホ―ル１２を満たす電極物質層を形成した後、前記電極物質層の表面を層間絶縁層１０の表面が露出されるまで平坦化することによって形成できる。
【０００６】
層間絶縁層１０上に下部電極コンタクト層１４を覆う相変化層１６が形成されている。相変化層１６上に上部電極１８が存在し、その上に上部電極コンタクト層２０が存在する。
【０００７】
このような従来の相変化メモリ素子は、書き込みと読み取りを反復する過程で相変化層１６と下部電極コンタクト層１４とが剥離されるなど、両層間の接触状態が容易に不良になりうる。このようになれば、相変化メモリ素子の抵抗が高くなり、ストレージノードを通じる電流の流れが円滑でなくなって相変化層に相変化を起こし難い。したがって、情報の記録や読み取りが事実不可能になる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする技術的課題は、前述した従来技術の問題点を改善するためのものであり、反復される書き込み動作で下部電極コンタクト層と相変化層間の接触不良を最小化でき、下部電極コンタクト層と相変化層とが広い接触面積を持つ相変化メモリ素子を提供するところにある。
【０００９】
本発明が解決しようとする他の技術的課題は、このような相変化メモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【００１０】
前記技術的課題を達成するために、本発明は、ビアホ―ルを満たした下部電極コンタクト層、相変化層及び上部電極層を備えるストレージノードと、前記下部電極コンタクト層に連結されるスイッチング素子とを備える相変化メモリ素子において、前記下部電極コンタクト層は、前記相変化層に向かって突出した突出部を持つことを特徴とする相変化メモリ素子を提供する。
【００１１】
本発明によれば、前記突出部は、前記ビアホ―ル周囲に拡張される。前記スイッチング素子は、トランジスタまたはダイオードである。
【００１２】
前記他の技術的課題を達成するために、本発明は、順次に積層された下部電極コンタクト層、相変化層及び上部電極層を備えるストレージノードと、前記下部電極コンタクト層に連結されるスイッチング素子を備える相変化メモリ素子との製造方法において、層間絶縁層にホールを形成する工程と、前記ホールを前記下部電極コンタクト層で満たす工程と、前記下部電極コンタクト層の上部に突出部を形成する工程と、前記層間絶縁層上に前記下部電極コンタクト層の突出した部分を覆う相変化層を形成する工程と、を含むことを特徴とする相変化メモリ素子の製造方法を提供する。
【００１３】
本発明の一態様によれば、前記突出部を形成する工程は、前記下部電極コンタクト層のエッチング率が前記層間絶縁層のエッチング率より低いエッチング条件で、前記層間絶縁層の上部面及び前記下部電極コンタクト層をエッチングする工程を含む。
【００１４】
前記エッチング工程は、ドライまたはウェットエッチング方法でエッチングする工程である。
【００１５】
本発明の他の態様によれば、前記突出部を形成する工程は、前記ホールに満たされた前記下部電極コンタクト層を選択的に成長させる工程を含む。このとき、前記選択的に成長させる工程は、前記下部電極コンタクト層の垂直及び水平成長率を異ならせる。
【００１６】
前記選択的に成長させる工程は、前記水平成長率が前記垂直成長率より大きい条件で前記下部電極コンタクト層を成長させる工程を含み、前記下部電極コンタクト層のエッチング率が前記層間絶縁層のエッチング率より低いエッチング条件で、前記層間絶縁層の上部面及び前記下部電極コンタクト層をエッチングする工程をさらに含む。
【００１７】
本発明のさらに他の態様によれば、前記ホールを満たす工程は、前記層間絶縁層上に前記ホールを満たす前記下部電極コンタクト層を形成する工程を含み、前記突出部を形成する工程は、前記層間絶縁層上に形成された前記下部電極コンタクト層を所定厚さまで平坦化する工程と、前記平坦化された下部電極コンタクト層上に前記ホールとその周囲の一部とを覆うマスクを形成する工程と、前記マスク周囲の前記下部電極コンタクト層を除去する工程と、前記マスクを除去する工程と、を含む。そして、前記下部電極コンタクト層のエッチング率が前記層間絶縁層のエッチング率より低いエッチング条件で、前記層間絶縁層の上部面及び前記下部電極コンタクト層をエッチングする工程をさらに含む。
【発明の効果】
【００１８】
このような本発明を利用すれば、相変化層と下部電極コンタクト層間の接触不良を低減できて、反復書き込み動作の回数を大きく増加させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態による下部電極コンタクト層と相変化層とが広い接触面積を持つ相変化メモリ素子及びその製造方法を、添付された図面を参照して詳細に説明する。この過程で図面に図示された層や領域の厚さは、明細書の明確性のために誇張して図示されたものである。
【００２０】
まず、相変化メモリ素子について説明する。
図２を参照すれば、基板４０に所定間隔で離隔された第１及び第２不純物領域４２、４４が存在する。第１及び第２不純物領域４２、４４は、基板４０にドーピングされた物質と逆のタイプの不純物がドーピングされた領域である。第１及び第２不純物領域４２、４４のうちいずれか一つはソース領域であり、残りの一つはドレイン領域である。第１及び第２不純物領域４２、４４間の基板４０上にゲート電極が含まれたゲート積層物４６が存在する。第１及び第２不純物領域４２、４４とゲート積層物４６とはスイッチング素子のトランジスタを構成する。前記トランジスタの代りにダイオードをスイッチング素子として使用できる。基板４０上に前記トランジスタを覆う第１層間絶縁層４８が形成されている。第１層間絶縁層４８に第１不純物領域４２が露出されるコンタクトホール５０が形成されており、コンタクトホール５０は、導電性プラグ５２で満たされている。第１層間絶縁層４８上に、導電性プラグ５２を覆う下部電極５４が存在する。そして、第１層間絶縁層４８上に、下部電極５４を覆う第２層間絶縁層５６が形成されている。第２層間絶縁層５６に、下部電極５４の上部面が露出されるビアホ―ル５８が形成されている。ビアホ―ル５８は、下部電極コンタクト層６０で満たされている。ビアホ―ル５８で、下部電極コンタクト層６０と第２層間絶縁層５６との間にスペース（図示せず）が形成できる。前記スペースが備わる理由の一つは、下部電極コンタクト層６０で発生する熱損失を低減させるためである。下部電極コンタクト層６０は、ビアホ―ル５８を全部満たしてビアホ―ル５８の外に突出している。これにより、下部電極コンタクト層６０の上端は第２層間絶縁層５６の上部面より高い。下部電極コンタクト層６０の突出部６０ａの表面は曲面であるが、例えば、球面でありうる。
【００２１】
一方、下部電極コンタクト層６０は、図３に示したようにビアホ―ル５８を満たした後、下部電極コンタクト層６０周囲の第２層間絶縁層５６上に拡張されることもある。この場合に、下部電極コンタクト層６０の第２層間絶縁層５６上に拡張された部分６０ｂの上部面は平面である。拡張された部分６０ｂは平板形である。
【００２２】
再び図２を参照すれば、第２層間絶縁層５６上に下部電極コンタクト層６０の突出部６０ａを覆う相変化層６２が形成されている。相変化層６２は、ＧＳＴ（ＧｅＳｂＴｅ）層でありうる。相変化層６２は、ＧＳＴ層以外の他の相変化物質層であってもよい。相変化層６２上に上部電極６４が存在し、その上に上部電極コンタクト層６６が備わっている。
【００２３】
次いで、前述した本発明の実施形態による相変化メモリ素子の製造方法を説明する。
【００２４】
図４を参照すれば、基板４０の所定領域上にゲート積層物４６を形成する。ゲート積層物４６は、ゲート絶縁膜とゲート電極とを備える。基板４０で活性領域を限定するフィールド酸化膜（図示せず）とゲート電極４４との間の基板４０に導電性不純物を注入して、第１及び第２不純物領域４２、４４を形成する。第１不純物領域４２はソース領域として、第２不純物領域４４はドレイン領域として使われうるが、逆に使われてもよい。第１及び第２不純物領域４２、４４に注入された導電性不純物は、基板４０にドーピングされた不純物と逆のタイプの不純物である。第１及び第２不純物領域４２、４４は多様な形状を持つことができる。第１及び第２不純物領域４２、４４とゲート積層物４６とは半導体トランジスタを構成する。
【００２５】
次いで、基板４０上に前記トランジスタを覆う第１層間絶縁層４８を形成する。第１層間絶縁層４８に第１不純物領域４２が露出されるコンタクトホール５０を形成する。コンタクトホール５０は、第１不純物領域４２の代わりに、第２不純物領域４４が露出される位置に形成されてもよい。コンタクトホール５０は導電性プラグ５２で満たす。
【００２６】
図５を参照すれば、第１層間絶縁層４８上に導電性プラグ５２の露出された上部面を覆う下部電極層５４を形成する。第１層間絶縁層４８上に下部電極層５４を覆う第２層間絶縁層５６を形成する。第２層間絶縁層５６は、例えば、シリコン酸化物層で形成できる。第２層間絶縁層５６と第１層間絶縁層４８とは同じ絶縁層でありうる。第２層間絶縁層５６に、下部電極層５４の上部面が露出されるビアホ―ル５８を形成する。
【００２７】
図６を参照すれば、ビアホ―ル５８を下部電極コンタクト層６０で満たす。ビアホ―ル５８を下部電極コンタクト層６０で満たした後、第２層間絶縁層５６と下部電極コンタクト層６０のうち、第２層間絶縁層５６に対するエッチング選択比が相対的に大きい条件（以下、エッチング条件）を持つドライエッチング方法を利用して、第２層間絶縁層５６の上部面と下部電極コンタクト層６０の上部面とをエッチングする。前記エッチング条件は、下部電極コンタクト層６０より第２層間絶縁層５６に対するエッチング率が高い条件であり、したがって、前記ドライエッチング方法で、このような条件を満たすエッチングガス、例えば、アルゴンガス（Ａｒ）を使用する。
【００２８】
第２層間絶縁層５６と下部電極コンタクト層６０とに対する前記エッチングの結果、第２層間絶縁層５６の上部面は、図７に示したように、下部電極コンタクト層６０の上端より低くなる。これにより、下部電極コンタクト層６０の上部６０ａは、ビアホ―ル６０の外に突出される。結局、下部電極コンタクト層６０は、前記エッチングによりビアホ―ル６０の外に突出した突出部６０ａを持つ。
【００２９】
図８を参照すれば、第２層間絶縁層５６上に、下部電極コンタクト層６０の突出部６０ａを覆う相変化層６２を形成する。突出部６０ａによって、下部電極コンタクト層６０と相変化層６２との接触面積は、突出部６０ａがない時よりはるかに広くなる。
【００３０】
この結果、下部電極コンタクト層６０と相変化層６２との間に接触不良が現れる可能性は非常に低く、接触不良が現れても一部の接触領域に制限される。
【００３１】
相変化層６２はＧＳＴ層で形成できるが、それ以外の他の相変化物質層で形成してもよい。相変化層６２上に上部電極層６４と上部電極コンタクト層６６とを順次に形成する。
【００３２】
一方、図６の第２層間絶縁層５６と下部電極コンタクト層６０とに対するエッチングは、ドライエッチング方法の代わりにウェットエッチング方法で行ってもよい。前記ウェットエッチング方法に使用するエッチング液も、前記エッチング条件を満たすことが望ましいが、例えば、フッ化水素酸（ＨＦ）を使用できる。
【００３３】
また一方で、図６で第２層間絶縁層５６と下部電極コンタクト層６０とをエッチングする代わり、選択的成長法を利用しても所望の結果を得られる。
【００３４】
例えば、図６でビアホ―ル５８に下部電極コンタクト層６０を満たした後、エピタキシャル成長法のような選択的成長法を利用して下部電極コンタクト層６０のみ成長させる。この時、下部電極コンタクト層６０の成長のために供給されるソース物質や温度や圧力などの成長条件を調節することによって、下部電極コンタクト層６０の成長速度を垂直方向と水平方向とで互いに異ならせることができる。すなわち、下部電極コンタクト層６０の垂直及び水平成長率を異ならせることができる。前記水平成長率を前記垂直成長率より速くすれば、図３に示したように、ビアホ―ル５８周囲の第２層間絶縁層５６上に下部電極コンタクト層６０を拡張させることができる。下部電極コンタクト層６０の第２層間絶縁層５６上に拡張された部分６０ｂの広さは、前記成長条件を調節することによって調節できる。下部電極コンタクト層６０の拡張された部分６０ｂを得る過程で、拡張された部分６０ｂを除外した第２層間絶縁層５６の残りの上部面はマスク（図示せず）で覆われる。そして、拡張された部分６０ｂを形成した後、前記マスクは除去する。以後、前記ドライまたはウェットエッチングを利用して、前記選択的成長法で形成した結果物と第２層間絶縁層５６とをエッチングしてもよい。
【００３５】
さらにまた一方で、図６のビアホ―ル５８を満たした下部電極コンタクト層６０は、ビアホ―ル５８を満たす下部電極コンタクト層６０を第２層間絶縁層５６上に形成した後、下部電極コンタクト層６０を第２層間絶縁層５６が露出されるまで平坦化して形成できるが、前記平坦化を調節することによって、図３に図示した拡張された部分６０ｂを得ることができる。
【００３６】
具体的に、前記平坦化は、化学機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法のような研磨方法を利用して行えるが、この過程で前記平坦化は、第２層間絶縁層５６の上部面が露出される前に止める。このようにして、第２層間絶縁層５６の上部面に、図３に図示した拡張された部分６０ｂの厚さに該当する下部電極コンタクト層６０を残すことができる。以後、第２層間絶縁層５６の上部面に残っている下部電極コンタクト層６０上に、拡張された部分６０ｂに対応する領域を覆うマスク、例えば、感光膜パターンを形成する。次いで、第２層間絶縁層５６の上部面で下部電極コンタクト層６０の露出された部分をエッチングした後、前記マスクを除去する。このようにして、図３の拡張された部分６０ｂを形成できる。
【００３７】
一方、図３の結果で、第２層間絶縁層５６と下部電極コンタクト層６０の拡張された部分６０ｂとを、前記したエッチング条件を満たすドライまたはウェットエッチング方法を利用してエッチングできる。図９は、このようなエッチング結果を示す。
【００３８】
前述したように、本発明の相変化メモリ素子は、下部電極コンタクト層の上部がビアホ―ルの外に突出している。したがって、下部電極コンタクト層と相変化層との接触面積が増大する。この結果、反復的な書き込み動作で、下部電極コンタクト層と相変化層との間に剥離のような接触不良が起きる可能性は非常に低い。このような結果で、相変化メモリ素子の反復書き込み回数を大きく増加させることができ、運用と関連して信頼性を高めることができる。
【００３９】
前記の説明で多くの事項が具体的に記載されているが、これらは発明の範囲を限定するものというより、望ましい実施形態の例示として解釈されねばならない。例えば、当業者ならば、前記の部材について前記実施形態で提示していない多様な物質を提示できるであろう。また、下部電極コンタクト層６０をソース領域４２に直接接触させることもできるであろう。また、相変化メモリ素子以外のメモリ素子の製造方法に本発明の技術的思想を適用できるであろう。したがって、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想により定められねばならない。
【産業上の利用可能性】
【００４０】
本発明は、半導体メモリ素子関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００４１】
【図１】従来技術による相変化メモリ素子の断面図である。
【図２】本発明の実施形態による相変化メモリ素子の断面図である。
【図３】図２の相変化メモリ素子で、下部電極コンタクト層の突出部の変形された例を示す断面図である。
【図４】図２に図示した相変化メモリ素子の製造方法を工程別に示す断面図である。
【図５】図２に図示した相変化メモリ素子の製造方法を工程別に示す断面図である。
【図６】図２に図示した相変化メモリ素子の製造方法を工程別に示す断面図である。
【図７】図２に図示した相変化メモリ素子の製造方法を工程別に示す断面図である。
【図８】図２に図示した相変化メモリ素子の製造方法を工程別に示す断面図である。
【図９】図４ないし図８の製造方法で下部電極コンタクト層の突出部を、選択的成長法または蒸着及び平坦化方法を利用して図３に示したような平板形に形成した後、平板形の突出部を層間絶縁層より低いエッチング率でドライまたはウェットエッチングした結果を示す断面図である。
【符号の説明】
【００４２】
４０  基板
４２、４４  第１及び第２不純物領域
４６  ゲート積層物
４８  第１層間絶縁層
５０  コンタクトホール
５２  導電性プラグ
５４  下部電極
５６  第２層間絶縁層
５８  ビアホ―ル
６０  下部電極コンタクト層
６０ａ  下部電極コンタクト層の突出部
６０ｂ  下部電極コンタクト層の拡張された部分
６２  相変化層
６４  上部電極
６６  上部電極コンタクト層
【図１】
2008103727.tif 000003
【図２】
2008103727.tif 000004
【図３】
2008103727.tif 000005
【図４】
2008103727.tif 000006
【図５】
2008103727.tif 000007
【図６】
2008103727.tif 000008
【図７】
2008103727.tif 000009
【図８】
2008103727.tif 000010
【図９】
2008103727.tif 000011