(57)【要約】      （修正有）【課題】ソース、ドレイン、チャネル、ゲート酸化物、ゲート電極、および修正可能なゲートスタック層を備えたトランジスタの使用を含む、情報を記憶するためのメモリセル設計および方法を提供する。【解決手段】修正可能なゲートスタック層内において、トランジスタのオン抵抗は、電荷蓄積に基づかない物理的変化を生じさせることによって変化し、これによって情報が記憶される。【選択図】なし【特許請求の範囲】
【請求項１】
半導体トランジスタであって、
ソース、ドレイン、およびチャネルと、
上記チャネル上に配置されたゲート酸化物層と、
ゲート電極と、
上記ゲート酸化物層と上記ゲート電極との間に配置された、修正可能なゲートスタック層とを備えており、
上記修正可能なゲートスタック層は、抵抗スイッチング素子を有しており、当該抵抗スイッチング素子の導電率を可変として、上記半導体トランジスタのオン抵抗を変化させる、半導体トランジスタ。
【請求項２】
上記半導体トランジスタは、所定のゲート電圧における上記半導体トランジスタの上記オン抵抗の変化に基づいて情報を記憶する、請求項１に記載の半導体トランジスタ。
【請求項３】
上記ゲート酸化物層の厚さは３ｎｍ以下である、請求項１に記載の半導体トランジスタ。
【請求項４】
上記抵抗スイッチング素子は絶縁材料を含んでおり、
上記抵抗スイッチング素子の上記導電率は、上記絶縁材料内に導電性フィラメントを可逆的に形成することによって変化する、請求項１に記載の半導体トランジスタ。
【請求項５】
上記絶縁材料は固体電解質を含んでいる、請求項４に記載の半導体トランジスタ。
【請求項６】
上記固体電解質はカルコゲナイドガラスを含んでいる、請求項５に記載の半導体トランジスタ。
【請求項７】
上記絶縁材料は、酸化銅、酸化ニッケル、酸化ジルコニウム、酸化チタン、酸化アルミニウム、あるいはＳｒＺｒＯ３膜のうちの少なくとも１つを含んでいる、請求項４に記載の半導体トランジスタ。
【請求項８】
上記絶縁材料は金属真空システムを有している、請求項４に記載の半導体トランジスタ。
【請求項９】
上記絶縁材料はｓｐ３過剰の炭素層を有しており、
上記導電性フィラメントは、上記ｓｐ３過剰の炭素層内に形成されたｓｐ２過剰の炭素フィラメントを有している、請求項４に記載の半導体トランジスタ。
【請求項１０】
上記絶縁材料に電流を流すことによって、上記導電性フィラメントの形成を誘起する、請求項４に記載の半導体トランジスタ。
【請求項１１】
上記抵抗スイッチング素子は、自身の相に基づいて自身の導電率を変化させる相変化材料を含んでいる、請求項１に記載の半導体トランジスタ。
【請求項１２】
上記相変化材料は、上記相変化材料の温度に応じて上記相変化材料の相を変化させる、請求項１１に記載の半導体トランジスタ。
【請求項１３】
メモリセルであって、
チャネル、ゲート酸化物層、ゲート電極、および修正可能なゲートスタック層を有したトランジスタを備えており、
上記修正可能なゲートスタック層の可変の導電率に応じて、上記メモリセル内に情報を記憶する、メモリセル。
【請求項１４】
上記ゲート酸化物層の厚さは３ｎｍ以下である、請求項１３に記載のメモリセル。
【請求項１５】
上記修正可能なゲートスタック層は低導電性材料を含んでおり、
上記低導電性材料内に高導電性フィラメントを形成することによって、上記修正可能なゲートスタック層の導電率が変化する、請求項１３に記載のメモリセル。
【請求項１６】
上記低導電性材料は固体電解質を含んでいる、請求項１５に記載のメモリセル。
【請求項１７】
上記低導電性材料はｓｐ３過剰の炭素層を有しており、
上記高導電性フィラメントは、上記ｓｐ３過剰の炭素層内に形成されたｓｐ２過剰の炭素フィラメントを有している、請求項１５に記載のメモリセル。
【請求項１８】
上記修正可能なゲートスタック層に第１の電流を流すことによって、上記高導電性フィラメントの形成を誘起する、請求項１５に記載のメモリセル。
【請求項１９】
上記修正可能なゲートスタック層に、上記第１の電流とは反対の方向に流れる第２の電流を流すことによって、上記高導電性フィラメントの形成を逆転させる、請求項１８に記載のメモリセル。
【請求項２０】
上記修正可能なゲートスタック層は、自身の層に基づいて自身の導電率を変化させる相変化材料を含んでいる、請求項１３に記載のメモリセル。
【請求項２１】
情報を記憶する方法であって、
チャネル、ゲート酸化物層、ゲート電極、および修正可能なゲートスタック層を有するトランジスタを備える工程と、
上記修正可能なゲートスタック層内において、電荷蓄積に基づかない物理的変化を生じさせることによって、上記トランジスタのオン抵抗が変化して情報を記憶する工程とを含んでいる、方法。
【請求項２２】
上記修正可能なゲートスタック層において、電荷蓄積に基づかない物理的変化を生じさせる上記工程は、上記修正可能なゲートスタック層の導電率を変化させる工程を含んでいる、請求項２１に記載の方法。
【請求項２３】
上記修正可能なゲートスタック層は、低導電性材料を含んでおり、
上記修正可能なゲートスタック層の導電率を変化させる上記工程は、上記低導電性材料内に高導電性フィラメントを可逆的に形成する工程を含んでいる、請求項２２に記載の方法。
【請求項２４】
上記高導電性フィラメントを可逆的に形成する上記工程は、上記修正可能なゲートスタック層に第１の電流を流す工程を含んでいる、請求項２３に記載の方法。
【請求項２５】
上記修正可能なゲートスタック層に、上記第１の電流とは反対の方向に流れる第２の電流を流すことによって、上記高導電性フィラメントの形成を逆転させる工程をさらに含んでいる、請求項２４に記載の方法。
【請求項２６】
上記修正可能なゲートスタック層において、電荷蓄積に基づかない物理的変化を生じさせる上記工程は、上記修正可能なゲートスタック内の材料内に相変化を生じさせる工程を含んでいる、請求項２１に記載のメモリセル。
【請求項２７】
メモリセルの製造方法であって、
ソース領域、ドレイン領域、およびチャネル領域によってドープされた基板を備える工程と、
上記チャネル領域上に、厚さ約３ｎｍ以下のゲート酸化物層を塗布する工程と、
上記ゲート酸化物層上に、電荷蓄積に基づかない可変の導電率を有する材料を含んだ修正可能なゲートスタック層を堆積する工程と、
上記修正可能なゲートスタック層上にゲートコンタクト層を堆積する工程とを含んでいる、製造方法。
【請求項２８】
上記修正可能なゲートスタック層を堆積する上記工程は、
カルコゲナイドガラスからなる層を堆積する工程と、
金属からなる層を堆積する工程と、
上記金属の一部を上記カルコゲナイドガラス内に拡散する工程とを含んでいる、請求項２７に記載の製造方法。
【請求項２９】
上記修正可能なゲートスタック層を堆積する上記工程は、二成分遷移金属酸化物を堆積する工程を含んでいる、請求項２７に記載の製造方法。
【請求項３０】
二成分遷移金属酸化物を堆積する上記工程は、酸化チタン、酸化ニッケル、アルミニウム過剰の酸化物、あるいは酸化ジルコニウムのうちの少なくとも１つを含んだ二成分遷移金属酸化物を堆積する工程を含んでいる、請求項２９に記載の製造方法。
【請求項３１】
上記修正可能なゲートスタック層を堆積する上記工程の前に、導電性ゲートプレート層を堆積する工程をさらに含んでいる、請求項２７に記載の製造方法。
【請求項３２】
上記修正可能なゲートスタック層を堆積する上記工程は、
ｓｐ２混成無定形炭素過剰層を堆積する工程と、
ｓｐ３混成無定形炭素過剰層を堆積する工程とを含んでいる、請求項２７に記載の製造方法。
【請求項３３】
メモリセルであって、
閾値電圧よりも高い電圧がゲート電極に印加されたときに、ソースとドレインとの間に電流を流す切り替え手段と、
上記切り替え手段内に配置されており、上記切り替え手段のオン抵抗を変化させて情報を記憶する、導電率変化手段とを備えている、メモリセル。
【請求項３４】
上記導電率変化手段は固体電解質を含んでいる、請求項３３に記載のメモリセル。
【請求項３５】
上記導電率変化手段は相変化材料を含んでいる、請求項３３に記載のメモリセル。
【請求項３６】
半導体トランジスタであって、
ソース、ドレイン、およびチャネルと、
上記チャネル上に配置された、厚さ約３ｎｍ以下のゲート酸化物層と、
ゲート電極と、
上記ゲート酸化物層と上記ゲート電極との間に配置された修正可能なゲートスタック層であって、上記半導体トランジスタのオン抵抗を変化させることによって情報を記憶するゲートスタック層とを備えている、半導体トランジスタ。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔技術分野〕
本発明は、一般的にはメモリに関し、一実施形態では、修正可能な（modifiable）ゲートスタックメモリ素子に関する。
【０００２】
〔背景〕
フラッシュメモリなどの不揮発性メモリは、電力が供給されていないときであっても、記憶されたデータを保持する。一般的なタイプの不揮発性メモリは、フラッシュメモリである。フラッシュメモリは、デジタルカメラ、携帯オーディオプレーヤ、無線通信装置、個人用デジタル補助装置（ＰＤＡ）、および周辺機器などの様々な電子機器において幅広く用いられており、またコンピュータまたはその他の装置内にファームウェアを記憶させるために用いられている。
【０００３】
フラッシュメモリおよびその他の不揮発性メモリ技術においては、市場で益々求められている密度を達成することが今後数年間の主要な課題である。このためには、セルサイズを継続的に微細化する必要があるが、これには設計および製造において解決すべき様々な課題がある。
【０００４】
上記および上記以外の理由により、以下の実施形態において説明されている本発明が必要とされる。
【０００５】
〔本発明の概要〕
本発明は、ソース、ドレイン、チャネル、ゲート酸化物層、ゲート電極、および修正可能なゲートスタック層を備えたトランジスタの使用を含む、情報を記憶するためのメモリセル設計および方法を提供する。情報を記憶させるためには、上記修正可能なゲートスタック層内において、電荷蓄積に基づかない物理的変化を生じさせることによって、トランジスタのオン抵抗が変化される。
【０００６】
上記および上記以外の本発明の特徴は、以下の図面および詳細な説明を参照することによってよりよく理解されるであろう。
【０００７】
〔図面の簡単な説明〕
以下の図面では、異なる図面を通じて、同様の符号は基本的に同一の箇所を示している。これらの図面は、必ずしも互いに相対的な縮尺とはなっていない。その代わりに、本発明の原理を例証する部分は基本的に強調されている。以下の説明では、図面に照らして本発明の様々な実施形態が説明されている。図面は以下の通りである。
【０００８】
図１は、従来のフラッシュメモリセルを示す図である。
【０００９】
図２Ａおよび図２Ｂは、従来のＣＢＲＡＭセルを示す図である。
【００１０】
図３は、本発明の一実施形態によるメモリセルを示す図である。
【００１１】
図４Ａおよび図４Ｂは、本発明の一実施形態によるメモリセルのゲートスタック内における導電性フィラメントの成長を示す図である。
【００１２】
図５Ａおよび図５Ｂは、本発明の一実施形態によるメモリセルのゲートスタック内における２つのフィラメントの成長を示す図である。
【００１３】
図６は、本発明によるメモリセルの別の実施形態を示す図である。
【００１４】
図７Ａおよび図７Ｂは、本発明によるメモリセルの別の実施形態によるゲートスタック内における導電性フィラメントの成長を示す図である。
【００１５】
図８は、本発明の一実施形態による、メモリセルの製造方法を示すブロック図である。
【００１６】
図９Ａおよび図９Ｂは、本発明によるメモリセルのさらに別の実施形態を示す図である。
【００１７】
図１０は、本発明の別の実施形態による、メモリセルの製造方法を示すブロック図である。
【００１８】
図１１は、本発明の別の実施形態による、ゲートスタック内において相変化材料が用いられているメモリセルを示す図である。
【００１９】
〔実施形態の詳細な説明〕
５０ｎｍノード技術を用いた、ＤＲＡＭおよびＮＡＮＤフラッシュメモリなどのメモリ製品の大量生産は、間もなく業界標準となるであろう。メモリ技術におけるノードサイズは５０ｎｍ以下にまで微細化されたため、既存の技術を用いて微細化するだけでは対応できない様々な技術的問題が生じるであろうことが予想される。代わりに、新しいデバイス構造、新しいプロセス技術、および新しい材料などの新たな手法が求められている。
【００２０】
ＤＲＡＭにおける主な設計上の特徴は、ストレージキャパシタ、およびキャパシタに接続されたストレージノードにおける低い漏れ電流である。ＤＲＡＭ性能を説明する上での主要なパラメータであるリフレッシュ間隔は、キャパシタに蓄積された電荷の損失によって左右される。ストレージノードにおける漏れ電流は、キャパシタ自身を介した漏れ、ストレージノードにおける接合漏れ電流、およびセルトランジスタからのサブスレッショルド導電（sub-threshold conduction）を含んでいる。デザインルールの微細化に伴って、キャパシタの有効表面積の縮小に起因するストレージキャパシタの容量低下が生じ、またチャネルドーピング濃度の上昇に起因するストレージノードにおける接合漏れ電流の増加が生じる。１００ｎｍ未満では、ＴＩＴ（Ｔｉ／絶縁体／Ｔｉ）キャパシタが用いられ、キャパシタ誘電体の形成には原子層堆積法（atomic layer deposition; ALD）が用いられている。同様の用途に対して、ＨｆＯ２およびＨｆＯ２／Ａｌ２Ｏ３（約８０ｎｍノード)、およびＺｒＯ２（約６０ｎｍノード)など、その他の種類の高誘電率誘電体材料もまた開発されてきている。５０ｎｍ未満のノードでは、ＤＲＡＭ内のキャパシタを形成する材料としては、ＲＩＲ（Ｒｕ／絶縁体／Ｒｕ）が有望であろう。しかし実際は、Ｒｕの集積化には複雑性が伴うため、その大量生産には制限が加えられる。
【００２１】
新しい材料に加えて新しい構造が開発されてきており、ＤＲＡＭの微細化に貢献している。例えば、ＭＥＳＨ−ＣＡＰと称される新しい構造は、ＴＩＴキャパシタの使用を５０ｎｍノードサイズへと広げることが期待されている。
【００２２】
ＤＲＡＭにおける漏れの問題もまた、対処しなければならない。例えば、漏れの主原因は、ストレージノードにおけるドーピング特性によるものである。ドーピング特性は、セルトランジスタのチャネルドーピング濃度、およびポリシリコンプラグコンタクトからの外部拡散によって決定される。プレーナ型トランジスタ設計は、１００ｎｍ未満のノードサイズにおける漏れ電流要求を満たすために困難が伴う。これらの問題に対処するために、ＲＣＡＴ（リセスチャネルアレイトランジスタ)、およびＳ−ＲＣＡＴ（球状リセスチャネルアレイトランジスタ)と称される、新しい三次元セル構造が採用されている。例えばＲＣＡＴ設計は、セル面積を拡大することなくトランジスタの実効ゲート長を長くすることによって、短チャネル効果に起因する問題を軽減する。５０ｎｍ未満のノードサイズでは、ＦｉｎＦＥＴおよびダブルゲート極薄ボディ（ultra thin body; UTB）トランジスタなど、その他の新しい設計を用いることが期待されている。例えばＦｉｎＦＥＴは、一般的に、ＲＣＡＴと比べて優れた電流駆動機能および短チャネルに対するイミュニティ（耐性）を有している。
【００２３】
ポリシリコンプラグからの外部拡散（out diffusion）に起因する漏れは、選択エピタキシャル成長を用いた、隆起ソース／ドレイン構造（elevated source/drain structure）によって対処することができる。上記構造を用いることによって、浅い接合（shallow junction）の形成により短チャネル効果を効果的に抑制することができる。また、例えば極度に低い濃度でドーピングされたチャネルを有するＦｉｎＦＥＴなどのためのトランジスタ設計の余地が得られる。また、上記のような構造を用いることによって、より広いプロセスウィンドウが得られるため、メモリセルコンタクトが安定する。
【００２４】
ＮＡＮＤフラッシュメモリもまた、微細化に関する課題に直面している。図１は、ＮＡＮＤフラッシュメモリアレイにおいて用いられている、従来のフラッシュメモリセル１００を示している。メモリセル１００は、基板１０６内に形成されたソース領域１０２およびドレイン領域１０４を有している。基板１０６上には、トンネル酸化物層１０８、フローティングゲート１１０、絶縁層１１２（インターポリ誘電体（inter-poly dielectric）、すなわちＩＰＤとしても知られている)、およびコントロールゲート１１４を備えている。ワード線１１６は、コントロールゲート１１４に接続している。セルを構成している上記層スタックは、側壁１１８によって囲まれている。動作中では、コントロールゲート１１４とソース領域１０２およびドレイン領域１０４との間に、高いバイアス電圧（例えば１８Ｖ）を印加することによって、フラッシュメモリセル１００などの従来のＮＡＮＤフラッシュメモリセルにデータが書き込まれる。これらの条件下において、電子は、トンネル酸化物層１０８を横断してフローティングゲート１１０内へとトンネルする。フラッシュメモリセル１００を消去するためには、まず基板１０６、ソース領域１０２、および／またはドレイン領域１０４における上記電圧を上昇させる。これによって、フローティングゲート１１０内に記憶されていた電子が、トンネル酸化物層１０８を横断して、基板１０６、ソース領域１０２、および／またはドレイン領域１０４へとトンネルするようにする。別の方法としては、絶縁層１１２を横断してコントロールゲート１１４へと電子をトンネルさせて、フラッシュメモリセル１００を効果的に消去することができる。
【００２５】
フローティングゲート１１０に蓄積された電荷は、フラッシュメモリセル１００の閾値電圧を変化させる。フラッシュメモリセル１００の閾値電圧とは、ソース領域１０２とドレイン領域１０４との間に電流が流れることを可能にするコントロールゲート１１４に印加される電圧である。フラッシュメモリセル１００は、選択された電圧をコントロールゲート１１４に印加し、そしてソース領域１０２とドレイン領域１０４との間に流れる電流を測定することによって読み出される。読み出しのために選択および印加される上記電圧は、フローティングゲート１１０に蓄積される電荷に応じて、上記閾値電圧よりも高くなるか低くなるかが決定され、「１」または「０」を示す。さらに、例えばフローティングゲート１１０に蓄積される電荷を変化させて、閾値電圧にいくつかのレベルを与えることによって、フラッシュメモリセル１００内にマルチビットを記憶させることができる。
【００２６】
フラッシュメモリセル１００のメモリ効果は、フローティングゲート１１０への電荷の蓄積に依存している。従ってトンネル酸化物層１０８は、フローティングゲート１１０における電荷の大幅な損失を防ぐために、十分に厚い層である必要がある。例えば、トンネル酸化物層１０８の高さ（厚さ)が４ｎｍである場合は、直接トンネリング（direct tunnelling）に起因して、フローティングゲート１１０の電荷の２０％が５分未満で失われる可能性がある。高さが約５ｎｍのトンネル酸化物層１０８の場合では、直接トンネリングに起因して、フローティングゲート１１０の電荷の約２０％が約１日で失われる。直接トンネリングに起因して生じる、（商業的に許容され得る時間の範囲内における)このような損失を防止するために、従来のフラッシュメモリは一般的に、高さ８ｎｍ〜１２ｎｍのトンネル酸化物層を備えている。電荷をより効果的に捕獲するために窒化ケイ素（ＳｉＮ）を用いた、さらに新しいタイプのフラッシュメモリ（例えばＳＯＮＯＳフラッシュ）では、トンネル酸化物層の高さは、一般的には少なくとも４ｎｍである。
【００２７】
フラッシュメモリセルの寸法を微細化する際に直面する問題は、物理的な微細化における課題、電気的な微細化（electrical scaling）における課題、および信頼性における課題を含んでいる。物理的な微細化における課題の１つとして、アレイ内におけるワード線スペースが縮小されると、無関係のフローティングゲート同士における容量結合が増加し、これによって閾値電圧がシフトするという問題がある。この結合は、フローティングゲートの高さを低くすることによって、および／または、低誘電率誘電体材料を用いることによって軽減される。さらに、上記のようなフローティングゲートによる干渉を効果的に除去するために、ＳＯＮＯＳ型のセル構造を用いることも可能である。
【００２８】
物理的な微細化における別の課題として、ワード線方向におけるフローティングゲートの側壁が正確に形成されない可能性があるという問題がある。これは、フラッシュメモリデバイスの微細化に伴って、インターポリ誘電体の物理的厚さが、フローティングゲート間の空間よりも大きくなるために生じる。コントロールゲートからフローティングゲートへ至るまでの側壁が結合比率に与える影響は、フローティングゲートの高さを低くすることによって低減されるため、結合比率は３０ｎｍノードにおいて０．３未満に低下する。結合比率を高めるために、インターポリＯＮＯ誘電体を１５ｎｍまで微細化することができる。別の手法としては、Ａｌ２Ｏ３およびＨｆＯ２などの高誘電率誘電体材料を用いることも可能である。さらに、Ｕ型ＮＡＮＤフラッシュと称される新しいセル構造は、インターポリ誘電体領域が強化されているため、結合比率がより高い。
【００２９】
電気的な微細化における課題（例えば短いゲート長に起因する短チャネル効果、および狭いアクティブ幅（active width）に起因する駆動電流低下など）は、フラッシュメモリの微細化に伴って深刻になる可能性がある。ノードサイズが３０ｎｍ未満である場合は、特に多値セルの動作において、上記課題によって感知幅（sensing margin）およびデバイスの動作速度に悪影響が及ぼされる可能性がある。これらの問題を克服する試みとして、ＦｉｎＦＥＴおよびブースタプレート構造（booster plate structure）などの構造を用いることができる。ＦｉｎＦＥＴは、側壁チャネルおよび最上部の平面を用いるため、駆動電流を上昇させることができる。さらにＦｉｎＦＥＴは、短チャネル効果に対して適度のイミュニティを有している。ブースタプレート構造では、選択されていないセルにおいてプログラミング障害が抑制されるため、短チャネル効果が軽減される。
【００３０】
フラッシュメモリデバイスの小型化に伴う信頼性の問題は、セルサイズの微細化に伴ってインターポリ誘電体の容量が減少することに起因して、フローティングゲート上の電子数が大幅に低下することによって生じる。例えば、３０ｎｍのデザインルールでは、フローティングゲート内に蓄積された１００個未満の電子によって、閾値電圧が６Ｖシフトすると考えられている。電荷損失の許容数は１０電子未満となるため、データ保持不良および耐性不良が生じる可能性がある。上述したように、データ保持に関する懸念によって、トンネル酸化物層を積極的に微細化する機能もが制限される。
【００３１】
フラッシュメモリ内のメモリセルサイズの微細化に関する課題に加えて、周辺機器の小型化に関する課題もある。従来のフラッシュメモリをプログラミングおよび消去するために必要な高電界によって、周辺機器の小型化が立ち遅れる。これは、高い電圧要求に対応しなければならないからである。ＳＯＮＯＳなどの新しいセル構造の使用、および高誘電率誘電体材料の開発によって、上記のような電圧の高い周辺機器を小型化する余地が生まれる。
【００３２】
ＮＡＮＤフラッシュデバイスでは、従来のフローティングゲート設計が、５０ｎｍノードサイズまで継続的に微細化されると考えられる。５０ｎｍ未満では、ＳＯＮＯＳ型ＮＡＮＤフラッシュ、およびＦｉｎＦＥＴとＳＯＮＯＳ型セル構造との組み合わせが使用可能であると考えられる。さらに、ＳｉＯ２／ＳｉＮ／Ａｌ２Ｏ３およびＴａＮからなる誘電体複合材料を含有した、ＴＡＮＯＳセルを用いることができる。このセルタイプにおいて、遮断酸化物（blocking oxide）と電荷トラッピング層とのバンドギャップ適合が良好である高誘電率誘電体を用いることによって、トンネル酸化物上の結合比率が改善される。これによって、電荷損失特性が改善され、かつ消去速度が高まった、より厚い誘電体が得られる可能性がある。
【００３３】
電荷に基づくＤＲＡＭおよびフラッシュメモリに加えて、相変化ランダムアクセスメモリ（phase change random access memory; PCRAM）、および導電性ブリッジングランダムアクセスメモリ（conductive bridging random access memory; CBRAM）などの、電荷に基づかないその他のメモリもまた、有望なメモリ技術を提供する。ＰＣＲＡＭおよびＣＢＲＡＭは、不揮発性メモリである。ＰＣＲＡＭおよびＣＢＲＡＭは電荷に基づかないため、フラッシュメモリの小型化に関連するデータ保持の問題の一部にイミュニティがある。これに関し、ＣＢＲＡＭ、あるいはプログラマブルメタライゼーションセル（programmable metallization cell; PMC）メモリが特に関心を集めている。
【００３４】
ＰＭＣメモリあるいはＣＢＲＡＭは、固体電解質からなる薄膜内において、ナノスケール量の金属を電気化学的制御することによって、情報を記憶する。ＣＢＲＡＭの主な特性は、低い電圧および電流動作、高い拡張性、および比較的平易な製造などである。デバイス形成は、カルコゲナイド（例えばセレン化ゲルマニウム、硫化ゲルマニウム）あるいは酸化物（例えば酸化タングステン）ベースのガラスに銀あるいは銅を溶解して、固体電解質を生成する工程を含んでいる。銀または銅を含有した層、および電解質膜と接触して形成された不活性電極によって形成されるデバイスでは、銀または銅金属の酸化、および電解質内における銀または銅イオンの減少によって生じる電気的変化を介して、情報が記憶される。これは、数百ｍＶという低いバイアスを印加することによって行われ、またこれによってμＡ幅の電流に対しても、数十ナノ秒内に大規模な抵抗変化を生じさせることができる。電着金属が除去されるまで、同じ大きさの逆バイアスを印加することによってプロセスが逆転し、これによってデバイスが消去される。情報は、電荷に基づく蓄積ではなく、金属原子の電着によって記憶されるため、ＣＢＲＡＭは保持特性に優れている。
【００３５】
図２Ａは、導電性ブリッジングランダムアクセスメモリ（ＣＢＲＡＭ）セルにおいて用いられる、従来の導電性ブリッジング接合（conductive bridging junction; CBJ）を示している。ＣＢＪ２００は、第１の電極２０２、第２の電極２０４、および第１の電極２０２と第２の電極２０４との間に挟まれた固体電解質ブロック（solid electrolyte block）２０６を有している。第１の電極２０２および第２の電極２０４のいずれか一方は反応性電極であり、他方は不活性電極である。本実施例では、第１の電極２０２が反応性電極であり、第２の電極２０４が不活性電極である。第１の電極２０２は、本実施例では銀（Ａｇ）を含有しており、固体電解質ブロック２０６は、銀によってドープされたカルコゲナイド材料を含んでいる。
【００３６】
固体電解質ブロック２０６全体に電圧が印加されると、酸化還元反応が始まる。この酸化還元反応によって、第１の電極２０２内のＡｇ＋イオンが固体電解質ブロック２０６内へと移動してＡｇへと還元され、これによって固体電解質ブロック２０６内にＡｇ過剰のクラスターが生成される。固体電解質ブロック２０６内に生成されるＡｇ過剰のクラスターのサイズおよび数量は、第１の電極２０２と第２の電極２０４との間に導電性ブリッジ２１４が形成される程度にまで増加させることができる。
【００３７】
図２Ｂに示されているように、図２Ａの導電性ブリッジング接合に印加された逆電圧が、固体電解質２０６全体に印加されるため、酸化還元反応が始まる。この酸化還元反応によって、固体電解質ブロック２０６内のＡｇ＋イオンが第１の電極２０２へと移動してＡｇに還元される。この結果、固体電解質ブロック２０６内のＡｇ過剰のクラスターのサイズおよび数量が減少し、これによって導電性ブリッジ２１４が縮小し、最終的には除去される。
【００３８】
ＣＢＪ２００の現在のメモリ状態を決定するため、ＣＢＪ２００に検出電流が流される。上記検出電流は、ＣＢＪ１００内に導電性ブリッジ２１４が備えられていない場合は高い抵抗値に遭遇し、導電性ブリッジ２１４が備えられている場合は低い抵抗値に遭遇する。例えば、高い抵抗値は「０」を示し、低い抵抗値は「１」を示す。あるいはこの逆である。
【００３９】
固体電解質ブロック２０６は、多くの材料を含んでいてよい。ＣＢＲＡＭに用いる材料として大きな注目を集めている材料は、酸素（Ｏ)、硫黄（Ｓ)、およびセレン（Ｓｅ)を含むカルコゲンである。これらの材料と、銅（Ｃｕ)または銀（Ａｇ）とを組み合わせることによって、Ａｇ２ＳｅまたはＣｕ２Ｓなどの二成分電解質が得られる。あるいは、タングステン（Ｗ）などの遷移金属を酸素と反応させて、電解質のための適切なベースガラス（base glass）を形成することができる。例えば、得られる酸化タングステンが十分に多孔性であって、かつ三酸化物（ＷＯ３)である場合、上記材料内において銀または銅イオンが移動性となり、電着物を形成することができる。別の手法としては、カルコゲンと、ゲルマニウムなどのその他の成分とを組み合わせて、ＣｕまたはＡｇが溶解されるベースガラスを生成する手法がある。このような電解質の例としては、Ｇｅ３０Ｓｅ７０内に溶解したＡｇ（例えばＡｇ３３Ｇｅ２０Ｓｅ４７)が挙げられる。これは、連続的なガラス状のＧｅ２Ｓｅ３バックボーンと超イオンであるＡｇ２Ｓｅ分散相の形を成し、電解質が超イオン特性を示すことを可能にする。上記材料および上記材料の硫化物のナノ構造は、ＣＢＲＡＭなどのスイッチングデバイスにおいて用いるための良好な特性を有している。上記金属過剰相は、イオンと電子伝導体との両方であるが、上記各導電領域を分離させる上記基幹材料は良好な誘電体である。従って、電着前における上記材料の全体的な抵抗値は高い。
【００４０】
ＣＢＲＡＭにおいて用いられるような固体電解質は、その厚さ全体にイオンが含まれるように形成することができる。電子を供給するカソードと最も近接しているイオンは、その表面へと移動して最初に除去される。イオン分布、および電極のナノトポグラフィーにおける不均一性によって、局所的な堆積または核生成が促進される。多数の核が形成される場合であっても、単一の金属ナノワイヤとしてカソードから成長する後の成長のためには、電界が最も高く、イオン供給が最良である核が好まれる。金属をカソード上に電着することによって、電極が電解質内へと物理的に拡張される。これは、特に固体電解質が本質的にガラス状であり、空隙を豊富に有する半たわみ構造において成長していく電着物を収容できる場合に、固体電解質内において可能である。
【００４１】
上記電着物は、カソードに接続されているため、後のイオン還元（ion reduction）のために電子を供給することができる。これによって、拡大する電着物が電解質からイオンを捕獲し、これらイオンを電解質表面上において被覆（plating）して前方に拡張することができる。従って、十分な割合の金属イオンを含んだ電解質では、成長していく電着物は、大規模なイオン源に常に隣接している。このため、還元されるために各イオンが移動する平均距離は、最長でも数ｎｍである。
【００４２】
上記電着物の抵抗値は、周囲の電解質の抵抗値よりも数桁低い。このため、上記電着物がカソードからアノードへと成長して完全な導電性ブリッジが形成されると、上記構造の抵抗は大幅に低下する。上記構造の抵抗が電着効果によって低下することによって、上記デバイス内に流れる電流が、ソースの電流制限に達するまで上昇する。この時点において、電着の閾値電圧まで電圧が降下してプロセスは停止し、上記構造の最終的な「オン」抵抗が得られる。
【００４３】
上述したように、上記電着プロセスは、印加されるバイアスの極性を変化させることによって可逆的に行うことができる。上記電着物は、酸化可能な当初の電極について正（positive）にされた場合は新しいノードとなり、酸化によって溶解する。導電性ブリッジの溶解中では、金属の電着によって、電着のための過剰な金属が生成された場所に平衡が維持される。導電性ブリッジの当初の成長プロセスによって、上記電極を囲む電解質内にイオン密度の低い領域が残される。この「自由体積（free volume）」は、電解質内へと成長が拡大することなく再堆積が行われるように有利に働く。上記電着物が完全に溶解されると、上記プロセスは自ら終了し、これによって上記構造の最終的な「オフ」抵抗が得られる。上記構造が非対称であることによって、デバイスにおける高抵抗の「オフ」状態と、低抵抗の「オン」状態とのサイクリングが促進され、これによってデバイスが切り替え素子またはメモリ素子として機能できるようになる。
【００４４】
なお、真空内においても同様の原理が機能する。真空内では、真空に流れるトンネル電流によってイオンが移動される。例えば、真空内において、白金導線とＡｇ２Ｓ層との間にある狭小な隙間内に、ナノスケールの銀ブリッジ（nanoscale silver bridge）が形成される。上記ブリッジを形成するプロセスは、繰り返し且つ急速に逆転させることができる。これは、わずか数個の原子のみしか関与していないからである。金または銅からなる導電性ブリッジを用いる同様の金属−真空システムもまた構成することができる。
【００４５】
フラッシュメモリとは異なり、従来のＣＢＲＡＭセル、および、例えばＰＣＲＡＭまたは二元系遷移金属酸化物抵抗ランダムアクセスメモリ（ＯｘＲＲＡＭ)など、その他の抵抗メモリ技術を用いたメモリセルでは、不揮発性メモリセルはトランジスタから離されている。これによってメモリセルがより大きくなり、また微細化がより困難になる。ナノ電気機械ＦＥＴおよびサスペンデッドゲート技術（suspended gate technology）などの、新しく提案されているその他の技術もまた、微細化が困難である。
【００４６】
本発明によると、メモリ素子とトランジスタとを組み合わせるが、電荷蓄積に基づかない素子をゲートにおいて用いるフラッシュ型構造を用いて、メモリセルを形成することができる。ゲートスタック内には、例えばＣＢＲＡＭにおいて用いられるような固体電解質を取り込むことができる。電界誘起型フィラメント（field induced filament）を高いゲート電圧でゲートスタック内に成長させることによって、トランジスタの閾値電圧またはオン抵抗をより低いゲート電圧で変化させることができる。鋭いフィラメント（sharp filament）は、その近傍に非常に高電界を構築し、また、フィラメントの長さおよびフィラメントとトランジスタチャネルとの近接性に応じて、デバイスチャネルの導電率を非常に強力に調整（modulation）する。デバイスのオン抵抗は、ソース電圧とドレイン電圧との差であって、所定のゲート電圧においてソースとドレインとの間に流れる電流によって分割される。トランジスタのオン抵抗は、長さおよびチャネルとの近接性などのフィラメントの形状に応じて、所定のゲート電圧において大幅に変化する。従って、修正可能なゲートスタックを用いることによって、チャネル付近に蓄積された電荷ではなく、形状を再構成できるゲート電極に基づき、構成に応じてチャネルを調節する、新しいメモリデバイスが得られる。このようなメモリセルは、その最小寸法を超微細化することができるため、ＮＡＮＤまたはＮＯＲフラッシュメモリにおいて用いられている構造と同様の構造内に配置して、同様の記憶密度を達成することができる。さらに、ＰＣＲＡＭにおいて用いられている相変化材料と同様の相変化材料など、電荷蓄積に基づかないその他の抵抗スイッチング素子、あるいは二成分遷移金属酸化物抵抗メモリ、あるいはｓｐ２過剰の炭素からなる導電性フィラメントがｓｐ３過剰の無定形炭素からなる絶縁層内に形成された炭素ベースのスイッチング素子などを、固体電解質の代わりに用いることによって、トランジスタの閾値電圧またはオン抵抗を所定のゲート電圧において変化させることができる。
【００４７】
上記メモリは電荷蓄積に基づかないため、デバイスの最小寸法が超微細化される場合であっても、情報記憶に関する信頼性の問題は少ない。さらに、トンネル酸化物（すなわちゲート酸化物）は、フローティングゲート上における電荷損失を防止する必要がないため、厚さを３ｎｍ以下まで薄くすることができる。薄いトンネル酸化物層は、プログラミングにおいて有利である。さらに、電荷蓄積に基づかない上記のようなデバイスのプログラミングは、電荷蓄積に基づく多くのメモリとは異なり、紫外線の照射、あるいは、Ｃｏ６０または総線量が約１ＭＲａｄであるその他の放射線源への曝露によって消去されることはない。
【００４８】
図３を参照すると、本発明の一実施形態によるメモリセルが示されている。メモリセル３００は、ＣＢＲＡＭ内において見られるような固体電解質をトランジスタのゲートスタック内に取り込んだ半導体トランジスタとして構成されている、非常に微細化度の高い（highly scalable）フラッシュ型メモリセルである。メモリセル３００は、フラッシュメモリセルとは異なり、電荷蓄積に基づいていない。その代わり、メモリセル３００は、ＣＢＲＡＭと同様の固体電解質中におけるフィラメントの成長を電界によって誘起することによって、セルの閾値電圧および／またはオン抵抗をシフトさせる。メモリセル３００は、電荷蓄積に基づかないため、フラッシュメモリ微細化の際に生じる信頼性に関する問題と同様の問題によって影響を受けることがなく有利である。
【００４９】
メモリセル３００は、基板３０６内に形成されたソース領域３０２、ドレイン領域３０４、およびチャネル３０５を有している。一部の実施形態では、基板３０６はＰ型基板であってよく、ソース領域３０２およびドレイン領域３０４はＮ＋ドープされた領域であってよい。
【００５０】
基板３０６上には、一部の実施形態では高さ３ｎｍ以下、別の実施形態では高さ１ｎｍのゲート酸化物層３０８が堆積される。ゲート酸化物層３０８上には、修正可能なゲートスタック３１０が形成される。ゲート電極３１２は、修正可能なゲートスタック３１０上に堆積される。修正可能なゲートスタック３１０およびゲート電極３１２は、側壁３１４によって囲まれている。
【００５１】
修正可能なゲートスタック３１０は、カルコゲナイドガラス固体電解質によって形成されている。しかし、修正可能なゲートスタック３１０は、酸化銅、二成分遷移金属酸化物、例えば酸化ニッケル、酸化ジルコニウム、酸化チタン、アルミニウムまたはアルミニウム過剰の酸化物、あるいはＳｒＺｒＯ３膜など、その他の適切な材料であってよいことについて理解されたい。修正可能なゲートスタック３１０内において、銀、金、あるいは銅真空システムを含む金属‐真空システム、あるいは炭素二層システム（carbon bi-layer system）を用いることができる。以下に詳述するように、修正可能なゲートスタック３１０内において、導電性フィラメントを高いゲート電圧で成長させることができる。この導電性フィラメントは、より低いゲート電圧において、トランジスタの閾値電圧またはオン抵抗に影響を及ぼす。閾値電圧またはオン抵抗におけるこれらの変化を用いて、情報を記憶させることができる。
【００５２】
図４Ａおよび図４Ｂは、修正可能なゲートスタック３１０内にフィラメント４０２が成長された、メモリセル３００を示している。フィラメント４０２が存在していることによって、修正可能なゲートスタック３１０の導電率が変化され、トランジスタ/メモリセル３００の閾値電圧またはオン抵抗を変化させることによって、トランジスタチャネル３０５上におけるゲート電圧の結合（coupling）が変化される。フィラメント４０２は、ゲート酸化物層３０８に高い電圧でトンネル電流を流したときに形成される電界に沿って成長する。フィラメント４０２の形成には、一般的には、上記修正可能なゲートスタックの厚さ１ｎｍに対して１Ｖ未満の電圧で十分であるが、これより高い電圧を用いることもできる。
【００５３】
例えば、修正可能なゲートスタック３１０が、銀によってドープされたカルコゲナイド材料であって、かつゲート電極３１２が銀を含有している場合であれば、高い電圧において形成される電界によって、Ａｇ＋イオンをゲート電極３１２から修正可能なゲートスタック３１０へと移動させる酸化還元反応が生じる。これらのイオンは、修正可能なゲートスタック３１０内においてＡｇに還元され、修正可能なゲートスタック３１０内にＡｇ過剰のクラスターが形成される。これらのＡｇ過剰のクラスターは、ＣＢＲＡＭデバイス内における導電性ブリッジと同様に、フィラメント４０２を形成する。フィラメント４０２は、高い電圧において電流フローを逆転させることによって、低減または除去することができる。
【００５４】
フィラメント４０２は、図４Ｂに示されているように、電界強度および成長に要した時間に応じて、様々な長さになるように成長させることができる。様々な長さのフィラメントによって、修正可能なゲートスタック３１０の様々な導電率、および、メモリセル３００の所定のゲート電圧における様々な閾値電圧またはオン抵抗が得られる。トランジスタチャネルの閾値電圧または導電率を制御する上記機能を用いて、メモリセル３００にマルチビットの情報を記憶させることができる。例えば、トランジスタの４つの異なる閾値電圧または導電性状態を区別することによって、メモリセル３００に２ビットの情報を記憶させることができる。
【００５５】
図４Ａおよび図４Ｂに示されているように、フィラメント４０２は、メモリセル３００のドレイン側に成長されている。これは、ゲート電極３１２とドレイン領域３０４との間にバイアスを印加して、修正可能なゲートスタック３１０に電流を流すことによって達成することができる。この電流は、一般的には約１００ｎＡ〜１００μＡの範囲内であって、従来のフラッシュメモリへの書き込みの際に一般的に流される電流のフェムトアンペアよりも大幅に高い。このようなフィラメントを成長させるために用いられる電界は、バイアスに応じて、メモリセル３００のソース側またはドレイン側のいずれかに形成することができる。従って、図５Ａおよび図５Ｂに示されているように、修正可能なゲートスタック３１０内に２つのフィラメント５０２および５０４を形成することができる。これらのフィラメントは、（フィラメント５０２を形成するためには）ゲート電極３１２とソース領域３０２との間に適切なバイアスを印加し、そして（フィラメント５０４を形成するためには)ゲート電極３１２とドレイン領域３０４との間に適切なバイアスを印加することによって形成することができる。
【００５６】
図６は、本発明によるメモリセルの別の実施形態を示している。その他の実施形態と同様に、メモリセル６００は、トランジスタのゲート内に固体電解質が取り込まれた半導体トランジスタとして構成されている。メモリセル６００は、基板６０６内に、ソース領域６０２、ドレイン領域６０４、およびチャネル６０５が形成されている。基板６０６上には、ゲート酸化物層６０８が配置されており、ゲート酸化物層６０８上には、ゲートプレート層６１０が形成されている。ゲートプレート層６１０は、ポリシリコン材料、Ｍｏ、Ｗ、またはＣｒなどの金属、導電性炭素材料、あるいはその他の適切な導電性材料を含んでいてよい。ゲートプレート層６１０上には、固体電解質からなる修正可能なゲートスタック６１２が配置されており、ゲートスタック６１２上にはゲート電極６１４が配置されている。側壁６１６は、メモリセル６００の両縁に配置されている。
【００５７】
ゲートプレート層６１０の存在は、修正可能なゲートスタック６１２に流れる電流に影響を及ぼす。図７Ａおよび図７Ｂに示されているように、ゲートプレート層６１０が配置されている場合、修正可能なゲートスタック６１２の中央部分にフィラメント７０２を成長させることができる。
【００５８】
図８は、固体電解質材料としてカルコゲナイドガラスを用いて、図３に示されているメモリセル３００と同様のメモリセルを製造する方法８００を示している。工程８０２では、従来の処理によって基板が形成され、この基板上には厚さ１〜３ｎｍのゲート酸化物層が塗布される。工程８０４では、このゲート酸化物層上に、ポリメタクリル酸メチル（ＰＭＭＡ）フォトレジスト材料などの第１のフォトレジスト材料が堆積される。例えば回転成形（spin casting）によって、フォトレジスト材料が塗布される。その後、このレジストを約１７０℃で約１８時間ベークして、溶剤を完全に除去する。
【００５９】
工程８０６では、公知のリソグラフィ技術によって上記レジストが露光によってパターン形成され、上記基板と位置合わせされたナノスケール開口部が形成される。例えば、上記レジストは、ＪＥＯＬ６００電子ビームリソグラフィシステムなどの電子ビームリソグラフィシステムを用いて、約１２００μＣ／ｃｍ２の領域線量で露光するようにしてよい。工程８０８では、上記レジストが現像され、急峻な側壁を有する高解像度のパターンが上記レジスト内に形成される。これは例えば、ＭＩＢＫ：ＣＳ：ＭＥＫを１１：１０：１の割合で含んだ現像液中に、パターン形成された上記レジストを約２０秒間曝露することによって行うことができる。このとき、ＭＩＢＫは、メチルイソブチルケトン：イソプロパノールを１：３の割合で含み、ＣＳは、３：７の割合で２-エトキシエタノール：メタノールを含み、ＭＥＫは、２．６５：７．３５の割合でメチルエチルケトン：エタノールを含んでいる。続いて、イソプロピルアルコール（ＩＰＡ）による洗浄処理が約３０秒間行われる。これによって、ＰＭＭＡ内に、急峻な側壁を有する高解像度のパターンが得られる。
【００６０】
工程８１０では、約２０ｎｍのベースガラスが堆積される。これは、例えば抵抗によって加熱されるクヌーセン型セル（Knudsen-type cell）または電子ビーム蒸着を用いて、高真空条件（約１０−６Ｔｏｒｒ)下においてＧｅ３０Ｓｅ７０源から蒸着させることによって、堆積された膜の組成が原材料の組成に近くなるようにして行うことができる。約０．０１ｎｍ／秒〜約０．１ｎｍ／秒、好ましくは約０．０３ｎｍ／秒という低い堆積速度を用いることによって、良好な段差被覆性が得られ、狭小なビアを充填することができる。
【００６１】
工程８１２では、約３０ｎｍのＡｇが堆積される。これは、堆積しているガラスから真空を破壊することなく、蒸着によって行うことができる。厚さ約２０ｎｍのベースガラスと、厚さ約３０ｎｍのＡｇとの組み合わせは、上記ガラスの深さ全体がＡｇによって完全に飽和される一方で、拡散完了時には薄い（約１０ｎｍ）残留Ａｇ表面層が得られることを確実にするためのものである。
【００６２】
工程８１４では、上記ガラス内にＡｇが拡散される。これは例えば、０．３５Ｗ／ｃｍ２の白熱（タングステン)広域スペクトル光源に約７０分間曝露し、Ａｇがベースガラス内に溶解するための熱と光とを供給することによって行うことができる。これによって、上記工程中における基板温度が、約１００℃というほぼ安定した状態になる。この温度は、サンプルバックと接触している温度センサによって測定される。この温度は、用いられている全ての材料のガラス転移点を遥かに下回る温度である。上記曝露工程は、電解質層の酸化防止のため、高真空条件下において行われる。
【００６３】
工程８１６では、１００ｎｍのＡｇあるいはその他のゲート金属などからなる、第２の電極材料が堆積される。これは例えば、真空破壊せずに、蒸着によって行うことができる。
【００６４】
別の一実施形態では、上記ゲート酸化物上に導電層を堆積することによって、図６に示されているようなメモリセルが形成される。これは、レジスト現像（工程８０８)後、かつカルコゲナイド層堆積（工程８１０)前に行われる。上記導電層は、ポリシリコンゲートプレート、金属ゲートプレート（例えばＭｏ、Ｗ、あるいはＣｒを含む)、あるいは導電性炭素層などの導電性材料を含んでいてよい。
【００６５】
図９Ａは、本発明によるメモリセルの別の一実施形態を示している。メモリセル９００は、２つの無定形（アモルファス）炭素層を有する炭素二重層システム９０２を有している。第１の層９０４は絶縁層であって、厚さ２〜３ｎｍのｓｐ３混成炭素過剰の炭素膜を有している。第２の層９０６は、ｓｐ２混成炭素過剰の導電層である。メモリセル９００は、ゲート酸化物層９０８、ソース領域９１０、ドレイン領域９１２、チャネル９１３、および、金属またはその他の高導電性材料を含む任意のコンタクト層９１４を有している。第２の層９０６は、ゲート電極として機能する。
【００６６】
図９Ｂに示されているように、動作中において、炭素二重層システム９０２に電流を強制的に流すことによって、ｓｐ３過剰の第１の層９０４内にｓｐ２フィラメント９５０を形成することができ、これによって炭素二重層システムの導電率（および抵抗）を変化させることができる。上記電流によって、第１の層９０４内では、材料の構造が変化する。つまり、ｓｐ３欠陥（defect）の移動によって、原子スケールのｓｐ２／ｓｐ３崩れ（ディスオーダード：disordered）から、無秩序（ディスオーダード：disordered）グラファイト系のｓｐ２ドメインネットワークへと変化する。上記電流によって、ｓｐ２過剰のクラスターの移動が誘起され、グラファイト系ｓｐ２ドメインの浸透経路ネットワークが形成される。これによって、絶縁体から金属への遷移が生じる。ｓｐ２が過剰な金属状態における電子伝達の特徴は、多数のホールと少数のキャリアを伴い、微弱な温度依存性がある点にある。一次元チャネルは、ｓｐ３炭素バリア内、特に電子インジェクターに隣接したバリア内の、局所的なｓｐ２過剰の領域におけるフィラメントによる伝導（filamentary conduction）によって生じる。これによって、低バイアスにおける電気伝導が制限される。さらに、高電界が印加された際におけるｓｐ２結合炭素分子のπ軌道の配向性を伴い、これによって電子伝達が増加する。
【００６７】
逆の極性を有する電流を流すことによって、ｓｐ３過剰の第１の層９０４内におけるｓｐ２ドメインの移動が逆転してｓｐ２フィラメント９５０が縮小し、炭素二重層システム９０２の導電率（および抵抗）が低くなる。その他の実施形態と同様に、炭素二重層システムの抵抗が変化することによって、ゲート電極とトランジスタチャネルとの結合、ひいてはセルの閾値電圧またはオン抵抗が変化する。必要に応じて、ゲート酸化物層９０８上に別の導電性ｓｐ２過剰の炭素層（図示せず)を配置して、その他の実施形態におけるゲートプレート層と同様の機能を持たせることも可能である。本発明によるメモリセル内における炭素二重層システムでは、内部に導電性フィラメントを形成することのできる酸化ニッケル／ニッケルスタックなどの、その他の材料を同様に用いることも可能である。
【００６８】
図１０を参照すると、図９に示されているような、本発明による炭素二重層に基づくメモリセルを製造する方法１０００が示されている。工程１００２では、従来の処理によって基板が備えられ、この基板上に厚さ１〜３ｎｍのゲート酸化物層が塗布される。工程１００４では、厚さ２〜３ｎｍの非導電性ｓｐ３過剰の無定形炭素層が堆積される。工程１００６では、導電性ｓｐ２過剰の無定形炭素層が堆積される。この層の厚さは任意の適切な厚さであってよいが、一実施形態においては約１０〜５０ｎｍである。工程１００８では、必要に応じて、Ｍｏ、Ｔｉ、Ｔａなどの金属、その他の金属、あるいは適切な高導電性材料を含有した導電層によって、上記炭素層を覆ってもよい。工程１０１０では、従来の炭素ハードマスク技術を用いて、上記スタックがエッチングされる。上記デバイスの処理は、従来の製造技術に従って継続してよい。
【００６９】
必要に応じて、上記ゲート酸化物層とｓｐ３過剰の無定形炭素層との間に、厚さ約１ｎｍの別の導電性炭素層を堆積してもよい。このような層は、工程１００４の前に堆積することができる。
【００７０】
ゲートスタック内において、ゲートとチャネルとの結合を変化させるための、ＣＢＲＡＭ型の電荷に基づかない手段を用いることに加えて、導電率を変化させることのできるその他の材料を用いることもできる。例えば、ＰＣＲＡＭ内において用いられる相変化材料と同様の相変化材料を用いることができる。図１１は、シリコン、ポリシリコン、無定形炭素、カルコゲナイドなどの温度依存性相変化材料、あるいはその他の適切な相変化材料に基づく一実施形態を示している。トランジスタを形成しているメモリセル１１００は、基板１１０６内において、ソース領域１１０２およびドレイン領域１１０４を有している。基板１１０６内にあるソース領域１１０２、ドレイン領域１１０４、およびチャネル領域１１０５上には、例えば１〜３ｎｍのＳｉＯ２を有していてよいゲート酸化物層１１０８が堆積される。ゲート酸化物層１１０８上には、加熱されるとその導電率を変化させる相変化材料１１１０が堆積され、ゲートコンタクト層１１１２に接続される。ゲートコンタクト層１１１２は、Ｗ、ＷＳｉ、ポリシリコン、Ｎｉ、ＮｉＳｉなどの高導電性材料、あるいはその他の適切な導電性材料を含んでいる。「イン」ライン１１１４および「アウト」ライン１１１６は相変化材料１１１０に接続されており、これによって相変化材料１１１０が加熱されて、その導電率が変化する。例えばＳｉＯ２を含んでいてよい絶縁体１１１８は、ゲートコンタクト層１１１２から、「イン」ライン１１１４および「アウト」ライン１１１６を分離させる。
【００７１】
動作中では、「イン」ライン１１１４および「アウト」ライン１１１６を用いて相変化材料１１１０に電流が流され、これによって相変化材料１１１０が加熱される。相変化材料１１１０は、加熱される温度に応じて、高導電性（一般的には導電性結晶形）または高抵抗（一般的には非導電性非晶質形)である。一般的に、これらの材料は、その結晶化温度を超える温度（しかし融点未満）では導電性状態に切り替わり、その融点を超える温度まで加熱すると抵抗状態が得られる。温度によっては、導電率の中間的な値を得ることもできる。本発明のその他の実施形態と同様に、これら材料の導電率が変化することによって、所定のゲート電圧におけるメモリセル１１００の閾値電圧またはオン抵抗が変化する。
【００７２】
概説すると、本発明の一実施形態では、半導体トランジスタは、ソース、ドレイン、およびチャネルを有している。上記トランジスタは、当該チャネル上に形成されたゲート酸化物層、ゲート電極、および、当該ゲート酸化物層と当該ゲート電極との間に形成された修正可能なゲートスタック層を有している。この修正可能なゲートスタック層は、抵抗スイッチング素子を有している。この抵抗スイッチング素子の導電率は、上記ゲート電極とトランジスタチャネルとの結合を変化させ、ひいては所定のゲート電圧における上記半導体トランジスタの閾値電圧、導電率、あるいはオン抵抗を変化させる。一部の実施形態では、上記半導体トランジスタは、所定のゲート電圧におけるそのオン抵抗に基づいて情報を記憶する。一部の実施形態では、上記ゲート酸化物層の厚さは３ｎｍ以下である。
【００７３】
一部の実施形態では、上記抵抗スイッチング素子は絶縁材料を含んでおり、この絶縁材料内に導電性フィラメントを可逆的に形成することによって、上記抵抗スイッチング素子の導電率が変化する。これら実施形態の一部では、上記絶縁材料は固体電解質を含有しており、このような実施形態の一部では、固体電解質はカルコゲナイドガラスを含有している。一部の実施形態では、上記絶縁材料は、酸化銅、酸化ニッケル、酸化ジルコニウム、酸化チタン、酸化アルミニウム、あるいはＳｒＺｒＯ３膜の少なくとも１つを含んでいる。一部の実施形態では、上記絶縁材料は金属真空システムを有している。別の実施形態では、上記絶縁材料はｓｐ３過剰の炭素層を有しており、上記導電性フィラメントは、上記ｓｐ３過剰の炭素層内に形成されたｓｐ２過剰の炭素フィラメントを有している。一部の実施形態では、上記絶縁材料に電流を流すことによって、上記導電性フィラメントの形成が誘起される。
【００７４】
一部の実施形態では、上記抵抗スイッチング素子は、その相に基づいて導電率が変化する相変化材料を含んでいる。これら実施形態の一部では、相変化材料は、その温度に応じて相を変化させる。
【００７５】
一部の実施形態では、本発明は、チャネル、ゲート酸化物層、ゲート電極、および修正可能なゲートスタック層を有するトランジスタを備えた、メモリセルを提供する。このメモリセル内に記憶される情報は、上記修正可能なゲートスタック層の可変の導電率に基づいている。これら実施形態の一部では、上記ゲート酸化物層の厚さは３ｎｍ以下である。一部の実施形態では、上記修正可能なゲートスタック層は、その相に基づいて導電率が変化する相変化材料を含んでいる。
【００７６】
一部の実施形態では、上記修正可能なゲートスタック層は低導電性材料を含んでおり、これら低導電性材料内に高導電性フィラメントを形成することによって、上記修正可能なゲートスタック層の導電率が変化する。これら実施形態の一部では、上記低導電性材料は、固体電解質を含んでいる。一部の実施形態では、上記低導電性材料は、ｓｐ３過剰の炭素層を有しており、上記高導電性フィラメントは、上記ｓｐ３過剰の炭素層内に形成されたｓｐ２過剰の炭素フィラメントを有している。
【００７７】
一部の実施形態では、上記修正可能なゲートスタック層に第１の電流を流すことによって、上記高導電性フィラメントの形成が誘起される。これら実施形態の一部では、上記修正可能なゲートスタック層に、上記第１の電流との反対の方向に流れる第２の電流を流すことによって、上記高導電性フィラメントの形成がされる。
【００７８】
別の実施形態では、本発明は、情報を記憶する方法を提供する。この方法は、チャネル、ゲート酸化物層、ゲート電極、および修正可能なゲートスタック層を有するトランジスタを備える工程と、上記修正可能なゲートスタック層内において電荷蓄積に基づかない物理的変化を生じさせることによって、上記トランジスタのオン抵抗を変化させる工程とを含んでいる。一部の実施形態では、上記修正可能なゲートスタック層内において、電荷蓄積に基づかない物理的変化を生じさせる上記工程は、上記修正可能なゲートスタック内の材料に相変化を生じさせる工程を含んでいる。一部の実施形態では、上記修正可能なゲートスタック層内において電荷蓄積に基づかない物理的変化を生じさせる上記工程は、上記修正可能なゲートスタック層の導電率、ひいては上記ゲート電極と上記トランジスタチャネルとの結合を変化させる工程を含んでいる。
【００７９】
一部の実施形態では、上記修正可能なゲートスタック層は低導電性材料を含んでおり、上記修正可能なゲートスタック層の導電率を変化させる工程は、上記低導電性材料内の高導電性フィラメントを可逆的に形成する工程を含んでいる。これら実施形態の一部では、上記高導電性フィラメントを可逆的に形成する上記工程は、上記修正可能なゲートスタック層に第１の電流を流す工程を含んでいる。このような実施形態の一部では、上記高導電性フィラメントの構成を逆転させる上記工程は、上記修正可能なゲートスタック層に、上記第１の電流とは反対の方向に流れる第２の電流を流すことによって実施される。
【００８０】
別の実施形態では、本発明は、メモリセルの製造方法を提供する。この方法は、ソース領域、ドレイン領域、およびチャネル領域によってドープされた基板を備える工程と、上記チャネル領域上に厚さ３ｎｍ以下のゲート酸化物層を塗布する工程と、上記ゲート酸化物層上に、電荷蓄積に基づかない可変の導電率を有する材料を含んだ、修正可能なゲートスタック層を堆積する工程と、当該修正可能なゲートスタック層上にゲートコンタクト層を堆積する工程とを含んでいる。一部の実施形態では、上記修正可能なゲートスタック層を堆積する上記工程は、カルコゲナイドガラスからなる層を堆積する工程と、金属からなる層を堆積する工程と、上記金属の大部分を上記カルコゲナイドガラス内に拡散する工程とを含んでいる。一部の実施形態では、上記修正可能なゲートスタック層を堆積する上記工程は、二成分遷移金属酸化物を堆積する工程を含んでいる。これら実施形態の一部では、上記二成分遷移金属酸化物は、酸化チタン、酸化ニッケル、アルミニウム過剰の酸化物、あるいは酸化ジルコニウムの内の少なくとも１つを含有していてよい。
【００８１】
一部の実施形態では、上記方法は、上記修正可能なゲートスタック層を堆積する上記工程前に、導電性ゲートプレート層を堆積する工程をさらに含んでいる。一部の実施形態では、上記修正可能なゲートスタック層を堆積する上記工程は、ｓｐ２混成無定形炭素過剰層（ｓｐ２ハイブリッドアモルファス過剰層）を堆積する工程と、ｓｐ３混成無定形炭素過剰層（ｓｐ３ハイブリッドアモルファス過剰層）を堆積する工程とを含んでいる。
【００８２】
別の実施形態では、本発明は、メモリセルを提供する。このメモリセルは、閾値電圧よりも高い電圧がゲート電極に印加されたときに、ソースとドレインとの間に電流が流れるようにする切り替え手段と、当該切り替え手段内に配置されており、当該切り替え手段のオン抵抗を変化させて情報を記憶させる、導電率変化手段とを備えている。一部の実施形態では、上記導電率変化手段は、固体電解質を含んでいる。一部の実施形態では、上記導電率変化手段は、相変化材料を含んでいる。
【００８３】
さらに別の実施形態では、本発明は、半導体トランジスタを提供する。この半導体トランジスタは、ソース、ドレイン、チャネル、当該チャネル上に配置された厚さ３ｎｍ以下のゲート酸化物層、ゲート電極、および当該ゲート酸化物層と当該ゲート電極との間に配置された修正可能なゲートスタック層を有している。当該修正可能なゲートスタック層は、上記半導体トランジスタのオン抵抗を変化させることによって情報を記憶する。
【００８４】
本発明について、具体的な実施形態に照らして図示および説明してきた。しかし当業者であれば、特許請求の範囲によって規定されている本発明の精神および範囲を逸脱することなく、本発明の形態および詳細を様々に変更して実施できることについて理解するであろう。例えば、本発明によると、固体電解質または相変化材料として用いることのできる材料、および、トランジスタ／メモリセルのゲートスタック内に取り込むことのできる、可変の導電率を有したその他のタイプの材料は多く存在する。さらに、このような修正可能な導電性素子を、例えばＦｉｎＦＥＴ、ナノワイヤトランジスタなどのトランジスタ設計、あるいはその他のトランジスタ設計に適用して、本発明によるメモリセルを提供することも可能である。さらに、本発明よると、ポリゲート置換などを用いたその他の実施形態も可能であり、さらにその他多くの変形例が可能である。従って本発明の範囲は、特許請求の範囲によって示されるものであり、特許請求の範囲と同様の意義および範囲に匹敵する全ての変更を包含している。
【図面の簡単な説明】
【００８５】
【図１】従来のフラッシュメモリセルを示す図である。
【図２Ａ】従来のＣＢＲＡＭセルを示す図である。
【図２Ｂ】従来のＣＢＲＡＭセルを示す図である。
【図３】本発明の一実施形態によるメモリセルを示す図である。
【図４Ａ】本発明の一実施形態によるメモリセルのゲートスタック内における導電性フィラメントの成長を示す図である。
【図４Ｂ】本発明の一実施形態によるメモリセルのゲートスタック内における導電性フィラメントの成長を示す図である。
【図５Ａ】本発明の一実施形態によるメモリセルのゲートスタック内における２つのフィラメントの成長を示す図である。
【図５Ｂ】本発明の一実施形態によるメモリセルのゲートスタック内における２つのフィラメントの成長を示す図である。
【図６】本発明によるメモリセルの別の実施形態を示す図である。
【図７Ａ】本発明によるメモリセルの別の実施形態によるゲートスタック内における導電性フィラメントの成長を示す図である。
【図７Ｂ】本発明によるメモリセルの別の実施形態によるゲートスタック内における導電性フィラメントの成長を示す図である。
【図８】本発明の一実施形態による、メモリセルの製造方法を示すブロック図である。
【図９Ａ】本発明によるメモリセルのさらに別の実施形態を示す図である。
【図９Ｂ】本発明によるメモリセルのさらに別の実施形態を示す図である。
【図１０】本発明の別の実施形態による、メモリセルの製造方法を示すブロック図である。
【図１１】本発明の別の実施形態による、ゲートスタック内において相変化材料が用いられているメモリセルを示す図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【外国語明細書】
2008124452000001.pdf