(57)【要約】【課題】PLL回路内部で、デッドロック状態を復旧させることがができるようにする。【解決手段】セレクタ６３は、位相検出回路６１からの位相誤差(PExGain)および最長反転間隔検出回路６２からのTMAX固定値のどちらか一方を選択し、制御情報として、セレクタ６５に出力する。セレクタ６５は、デッドロック検出回路６６からのデッドロック検出フラグに基づいて、セレクタ６３からの制御情報およびPE微分成分計算回路６４からの位相誤差の微分成分のどちらか一方を選択し、セレクタ後制御情報として、セレクタ６７に出力する。本発明は、記録媒体より読み出される再生信号に対して信号処理を行う信号処理装置を含む再生システムに適用できる。【選択図】図７
2008103973.tif 000002
【特許請求の範囲】
【請求項１】
入力される信号と発振器からのクロック信号とを比較して位相誤差を検出し、前記発振器に帰還させることで、クロック信号を生成するPLL回路において、
デッドロック状態を検出するデッドロック検出手段と、
前記デッドロック検出手段により前記デッドロック状態が検出された場合、前記位相誤差から、前記位相誤差の微分値に切り替えて、切り替えた前記位相誤差の微分値を、前記発振器に帰還させる帰還手段と
を備えるPLL回路。
【請求項２】
前記デッドロック検出手段は、前記位相誤差の２つの回転方向の回転数の差分に基づいて、前記デッドロック状態を検出する
請求項１に記載のPLL回路。
【請求項３】
入力される信号と発振器からのクロック信号とを比較して位相誤差を検出し、前記発振器に帰還させることで、クロック信号を生成するPLL回路のデッドロック状態復旧方法であって、
デッドロック状態を検出し、
前記デッドロック状態が検出された場合、前記位相誤差から、前記位相誤差の微分値に切り替えて、切り替えた前記位相誤差の微分値を、前記発振器に帰還させる
ステップを含むデッドロック状態復旧方法。
【請求項４】
入力される信号を処理する信号処理装置において、
前記信号を入力する信号入力手段と、
前記信号入力手段により入力された信号を、発振器からのクロック信号に基づいてディジタル化するAD変換手段と、
前記AD変換手段によりディジタル化された信号の波形等化を行う波形等化手段と、
前記波形等化手段により前記波形等化が行われた信号と、前記発振器からのクロック信号とを比較して、位相誤差を検出する位相誤差検出手段と、
デッドロック状態を検出するデッドロック検出手段と、
前記デッドロック検出手段により前記デッドロック状態が検出された場合、前記位相誤差検出手段により検出された前記位相誤差から、前記位相誤差の微分値に切り替えて、切り替えた前記位相誤差の微分値を、前記発振器に帰還させる帰還手段と、
前記波形等化手段により前記波形等化が行われた信号を出力する信号出力手段と
を備える信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、PLL回路、デッドロック状態復旧方法、および信号処理装置に関し、特に、PLL回路内部で、デッドロック状態を検出し、検出したデッドロック状態を正常な状態に復旧することができるようにしたPLL回路、デッドロック状態復旧方法、および信号処理装置に関する。
【背景技術】
【０００２】
PLL(phase locked loop)回路は、記録媒体から再生されたRF（radio frequency）信号（以下、再生信号と称する）のゼロクロスのサンプリング点から位相誤差を計算し、再生信号の周波数に合わせてクロックを生成することを目的としている。再生開始時において、PLL回路がロックしていない場合、位相誤差はランダム状態となり、PLL回路がロックすると位相誤差は０近傍の値となる。
【０００３】
このPLL回路のロック状態は、図１に示される位相誤差のエンベロープを観測することで把握できる。図１の例においては、縦軸が位相誤差（-64乃至63）を表し、横軸が時間の経過を表すグラフが示されており、グラフの下には、PLL回路の判定による内部状態（ロックしていない状態（以下、キャプチャ状態と称する）、またはロック状態）が示されている。
【０００４】
図１に示されるように、PLL回路がキャプチャ状態である場合、位相誤差がランダム状態であるので、位相誤差のエンベローブは分厚いが、PLL回路がロック状態になると、位相誤差が小さくなり、位相誤差のエンベローブは、０近傍に落ち着く。
【０００５】
しかしながら、従来のPLL回路においては、目標の周波数に近づいて、内部的にロック状態になったと判定されても、実際には、AD変換後にオフセットがのってしまうなどの理由で、その目標周波数が間違っている場合や、目標周波数が合っていたとしても、位相がずれてしまっている場合がある。このような場合には、PLL回路が、例え内部的にロック状態になったと判定しているとしても、図２に示されるように、位相誤差のエンベロープが落ち着かない状態となってしまう。
【０００６】
このときの位相誤差のエンベローブ波形を、矢印に示されるように拡大してみると、位相誤差がある一定の傾きを持った繰り返しの波形となっている。これは、位相誤差が-180°乃至+180°までを回転し続けている状態であり、このような状態がデッドロック状態と呼ばれる。
【０００７】
PLL回路がデッドロックしてしまうと、実際の再生信号の周波数とは異なっているため、シンク検出もできず、すべてのデータがエラーとなってしまう。
【０００８】
これに対して、例えば、特許文献１には、PLL回路から供給される所定の信号の値が基準範囲内であるか否かを判定し、その判定結果に基づいてPLL回路がデッドロック状態であるか否かを判別し、その判別結果に対応して、デッドロック状態に陥ったPLL回路を復旧させるPLL回路制御装置が提案されている。
【０００９】
【特許文献１】特開２００３−１２４８０７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１の提案では、PLL回路においてデッドロック状態は検出できず、PLL回路とは別に、デッドロック状態を判別し、デッドロック状態に陥ったPLL回路を復旧させる制御装置を設ける必要があった。
【００１１】
本発明は、このような状況に鑑みてなされたものであり、PLL回路内部で、デッドロック状態を検出し、検出したデッドロック状態を正常な状態に復旧させることができるようにするものである。
【課題を解決するための手段】
【００１２】
本発明の第１の側面のPLL回路は、入力される信号と発振器からのクロック信号とを比較して位相誤差を検出し、前記発振器に帰還させることで、クロック信号を生成するPLL回路において、デッドロック状態を検出するデッドロック検出手段と、前記デッドロック検出手段により前記デッドロック状態が検出された場合、前記位相誤差から、前記位相誤差の微分値に切り替えて、切り替えた前記位相誤差の微分値を、前記発振器に帰還させる帰還手段とを備える。
【００１３】
前記デッドロック検出手段は、前記位相誤差の２つの回転方向の回転数の差分に基づいて、前記デッドロック状態を検出することができる。
【００１４】
本発明の第１の側面のデッドロック状態復旧方法は、入力される信号と発振器からのクロック信号とを比較して位相誤差を検出し、前記発振器に帰還させることで、クロック信号を生成するPLL回路のデッドロック状態復旧方法であって、デッドロック状態を検出し、前記デッドロック状態が検出された場合、前記位相誤差から、前記位相誤差の微分値に切り替えて、切り替えた前記位相誤差の微分値を、前記発振器に帰還させるステップを含む。
【００１５】
本発明の第２の側面の信号処理装置は、入力される信号を処理する信号処理装置において、前記信号を入力する信号入力手段と、前記信号入力手段により入力された信号を、発振器からのクロック信号に基づいてディジタル化するAD変換手段と、前記AD変換手段によりディジタル化された信号の波形等化を行う波形等化手段と、前記波形等化手段により前記波形等化が行われた信号と、前記発振器からのクロック信号とを比較して、位相誤差を検出する位相誤差検出手段と、デッドロック状態を検出するデッドロック検出手段と、前記デッドロック検出手段により前記デッドロック状態が検出された場合、前記位相誤差検出手段により検出された前記位相誤差から、前記位相誤差の微分値に切り替えて、切り替えた前記位相誤差の微分値を、前記発振器に帰還させる帰還手段と、前記波形等化手段により前記波形等化が行われた信号を出力する信号出力手段とを備える。
【００１６】
本発明の第１の側面においては、デッドロック状態が検出され、前記デッドロック状態が検出された場合、前記位相誤差から、前記位相誤差の微分値に切り替えて、前記発振器に帰還される。
【００１７】
本発明の第２の側面においては、入力された信号が、発振器からのクロック信号に基づいてディジタル化され、ディジタル化された信号の波形等化が行われ、前記波形等化が行われた信号と、前記発振器からのクロック信号とを比較して、位相誤差が検出される。そして、デッドロック状態が検出され、前記デッドロック状態が検出された場合、検出された前記位相誤差から、前記位相誤差の微分値に切り替えて、切り替えた前記位相誤差の微分値が、前記発振器に帰還され、前記波形等化が行われた信号が出力される。
【００１８】
信号処理装置は、独立した装置であってもよいし、記録再生装置や再生装置の信号処理を行うブロック、または、データを受信する受信装置の信号処理を行うブロックであってもよい。
【発明の効果】
【００１９】
本発明の第１の側面によれば、PLL回路内部で、デッドロック状態を復旧させることがができる。
【００２０】
本発明の第２の側面によれば、PLL回路がロックせずにデータが全エラーになることを抑制することができる。
【発明を実施するための最良の形態】
【００２１】
以下に本発明の実施の形態を説明するが、本発明の構成要件と、明細書または図面に記載の実施の形態との対応関係を例示すると、次のようになる。この記載は、本発明をサポートする実施の形態が、明細書または図面に記載されていることを確認するためのものである。したがって、明細書または図面中には記載されているが、本発明の構成要件に対応する実施の形態として、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その構成要件に対応するものではないことを意味するものではない。逆に、実施の形態が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００２２】
本発明の第１の側面のPLL回路は、入力される信号と発振器（例えば、図５のVCO回路４６）からのクロック信号とを比較して位相誤差を検出し、前記発振器に帰還させることで、クロック信号を生成するPLL回路（例えば、図４のディジタルPLL回路３６）において、デッドロック状態を検出するデッドロック検出手段（例えば、図７のデッドロック検出回路６６）と、前記デッドロック検出手段により前記デッドロック状態が検出された場合、前記位相誤差から、前記位相誤差の微分値に切り替えて、切り替えた前記位相誤差の微分値を、前記発振器に帰還させる帰還手段（例えば、図７のセレクタ６５）とを備える。
【００２３】
本発明の第１の側面のデッドロック状態復旧方法は、入力される信号と発振器からのクロック信号とを比較して位相誤差を検出し、前記発振器に帰還させることで、クロック信号を生成するPLL回路のデッドロック状態復旧方法であって、デッドロック状態を検出し（例えば、図１１のステップＳ１５）、前記デッドロック状態が検出された場合、前記位相誤差から、前記位相誤差の微分値に切り替えて、切り替えた前記位相誤差の微分値を、前記発振器に帰還させる（例えば、図１４のステップＳ７５）ステップを含む。
【００２４】
本発明の第２の側面の信号処理装置は、入力される信号を処理する信号処理装置（例えば、図３の伝送路復号部１１）において、前記信号を入力する信号入力手段（例えば、図４の入力端子２１）と、前記信号入力手段により入力された信号を、発振器（例えば、図５のVCO回路４６）からのクロック信号に基づいてディジタル化するAD変換手段（例えば、図４のAD変換器３２）と、前記AD変換手段によりディジタル化された信号の波形等化を行う波形等化手段（例えば、図４の適応イコライザ３３など）と、前記波形等化手段により前記波形等化が行われた信号と、前記発振器からのクロック信号とを比較して、位相誤差を検出する位相誤差検出手段（例えば、図７の位相検出回路６１）と、デッドロック状態を検出するデッドロック検出手段（例えば、図７のデッドロック検出回路６６）と、前記デッドロック検出手段により前記デッドロック状態が検出された場合、前記位相誤差検出手段により検出された前記位相誤差から、前記位相誤差の微分値に切り替えて、切り替えた前記位相誤差の微分値を、前記発振器に帰還させる帰還手段（例えば、図７のセレクタ６５）と、前記波形等化手段により前記波形等化が行われた信号を出力する信号出力手段（例えば、図４の出力端子２２）とを備える。
【００２５】
以下、図を参照して本発明の実施の形態について説明する。
【００２６】
図３は、本発明を適用した信号処理装置を含む再生システムの構成例を示している。図３において、再生システムは、装着される光ディスク等の記録媒体１からのデータを再生するシステムであり、本発明を適用した信号処理装置としての伝送路復号部１１、ECC（error check and correct）部１２、および情報源復号部１３により構成されている。
【００２７】
伝送路復号部１１は、再生システムのフロントエンドとして機能するものであり、記録媒体１より読み出されるRF（radio frequency）信号(以下、再生信号と称する)に対して、波形等化、２値化、および復調などの信号処理を行う。伝送路復号部１１により信号処理が行われた信号は、ECC部１２に出力される。
【００２８】
ECC部１２は、伝送路復号部１１により、波形等化、２値化、および復調などの信号処理が行われた信号に対して、誤り訂正を行い、誤り訂正後の信号を情報源復号部１３に出力する。
【００２９】
情報源復号部１３は、再生システムのバックエンドとして機能するものであり、ECC部１２からの信号を、この信号が符号化された符号化方式（例えば、MPEG（moving picture experts group）-4など）に対応する復号方式で、音声データや画像データに復号する。
【００３０】
その後、例えば、情報源復号部１３により音声データが復号された場合には、図示せぬ後段のスピーカから、情報源復号部１３により復号された音声データに対応する音声２が出力される。例えば、情報源復号部１３により画像データが復号された場合には、図示せぬ後段の表示部に、画像データに対応する画像が表示される。
【００３１】
図４は、図３の伝送路復号部１１の構成例を示す図である。図４の例において、伝送路復号部１１は、入力端子２１、出力端子２２、およびマイクロコンピュータ２３、並びに、増幅器３１、AD(analog to digital)変換器３２、適応イコライザ３３、ゲインコントロール回路３４、アシンメトリ補正回路３５、ディジタルPLL回路３６、ビタビ復号器３７、同期検出器３８、および復調回路３９などにより構成されている。
【００３２】
なお、これらの構成要素のうち、例えば、AD変換器３２、適応イコライザ３３、ゲインコントロール回路３４、アシンメトリ補正回路３５、ディジタルPLL回路３６、およびビタビ復号器３７は、１つのチップに集積化されている。
【００３３】
入力端子２１は、記録媒体１より読み出される再生信号を入力する。出力端子２２は、復調回路３９により復号された信号を、図３のECC部１２に出力する。マイクロコンピュータ２３は、例えばCPU（central processing Unit）、ROM（read only memory）、およびRAM（random access memory）等を含んで構成され、図示せぬ操作部からのユーザの指示や各種のプログラムなどを実行することにより、伝送路復号部１１の各部の処理を制御する。
【００３４】
伝送路復号部１１の入力端子２１を介して入力された再生信号は、増幅器３１に入力される。増幅器３１は、再生信号を増幅し、増幅された再生信号を、AD変換器３２に出力する。AD変換器３２は、ディジタルPLL回路３６より出力されるクロック信号（以下、単にクロックとも称する）によりタイミングを制御され、増幅器３１により増幅された再生信号をディジタル化し、適応イコライザ３３に出力する。
【００３５】
すなわち、図４に示されるように、AD変換器３２より前段においては、アナログの再生信号に対しての信号処理が行われ、AD変換器３２より後段においては、ディジタルの再生信号に対しての信号処理が行われる。
【００３６】
適応イコライザ３３は、ディジタルPLL回路３６より出力されるクロックに基づいて、AD変換器３２によりディジタル化された再生信号の周波数特性を調整し、周波数特性が調整された再生信号をゲインコントロール回路３４に出力する。ゲインコントロール回路３４は、ディジタルPLL回路３６より出力されるクロックに基づいて、適応イコライザ３３により周波数特性が調整された再生信号を、適切な振幅値に調整し、振幅値が調整された再生信号を、アシンメトリ補正回路３５に出力する。
【００３７】
アシンメトリ補正回路３５は、ディジタルPLL回路３６より出力されるクロックに基づいて、ゲインコントロール回路３４からの再生信号の波形の上下非対称歪み（アシンメトリ）を補正し、アシンメトリが補正された再生信号を、ビタビ復号器３７およびディジタルPLL回路３６に出力する。
【００３８】
すなわち、適応イコライザ３３、ゲインコントロール回路３４、およびアシンメトリ補正回路３５により、入力された再生信号には波形等化が行われ、その波形は、エッジの検出しやすい波形となる。
【００３９】
ディジタルPLL回路３６は、波形等化が行われた再生信号の位相にクロックの位相を同期させるように、クロックを生成し、生成したクロックを、AD変換器３２、適応イコライザ３３、ゲインコントロール回路３４、アシンメトリ補正回路３５、およびビタビ復号器３７に供給する。
【００４０】
ビタビ復号器３７は、ディジタルPLL回路３６より出力されるクロックに基づき、アシンメトリ補正回路３５からの波形等化が行われた再生信号に対して、例えば、パーシャルレスポンス(PR: partial response) (1,2,2,2,1)方式と最尤検出（ML:maximum likelihood sequence detection）方式を組み合わせたビタビ復号を行うことにより、０と１の２値であるチャネルビット列を検出することで、２値化を行い、同期検出器３８に出力する。
【００４１】
同期検出器３８は、チャネルビット列から、所定の同期パターンを検出し、検出した同期パターンを復調回路３９に出力する。復調回路３９は、同期検出器３８により検出された同期パターンに基づいて、チャネルビット列を所定の位置から復調し、出力端子２２に出力する。出力端子２２からの信号は、図３のECC部１２に出力される。
【００４２】
図５は、図４のディジタルPLL回路３６の構成例を示す図である。
【００４３】
図５のディジタルPLL回路３６は、位相誤差計算器４１、間引きフィルタ(decimation filter)４２、ループフィルタ(loop filter)４３、ΔΣ変調器４４、DA(digital to analog)変換器４５、およびVCO(voltage controlled oscillator)回路４６により構成されている。なお、図５に示されるように、DA変換器４５より前段においては、ディジタルの情報が処理され、DA変換器４５より後段においては、アナログの情報が処理される。
【００４４】
位相誤差計算器４１は、アシンメトリ補正回路３５からの再生信号とクロックとの位相誤差を計算する。図６を参照して、位相誤差の計算方法について説明する。
【００４５】
図６の例においては、左から順に、正の位相誤差状態である、クロック５１と再生信号の波形５２の関係、位相誤差ゼロの状態である、クロック５１と再生信号の波形５３の関係、および負の位相誤差状態である、クロック５１と再生信号の波形５４の関係が示されている。
【００４６】
位相誤差は、再生信号の波形が位相ゼロとなる点Ｏの前後のサンプリング点（以下、ゼロクロスのサンプリング点とも称する）Ｐ１とゼロクロスのサンプリング点Ｐ２のそれぞれの位相ゼロとの距離ｄ１および距離ｄ２を比較することで求められる。
【００４７】
すなわち、再生信号の波形５２においては、ゼロクロスのサンプリング点Ｐ１の距離ｄ１の方が、ゼロクロスのサンプリング点Ｐ２の距離ｄ２よりも長い。これにより、クロック５１が波形５２の再生信号よりも進んでおり、クロック５１と波形５２の再生信号が、正の位相誤差がある状態（すなわち、正の位相誤差状態）であることがわかる。そして、これらの距離ｄ１および距離ｄ２の差を求めることで、位相誤差が計算される。
【００４８】
再生信号の波形５３においては、ゼロクロスのサンプリング点Ｐ１の距離ｄ１と、ゼロクロスのサンプリング点Ｐ２の距離ｄ２とは同じ距離である。これにより、クロック５１が波形５３の再生信号と一致しており、クロック５１と波形５３の再生信号が、位相誤差がない状態（すなわち、位相誤差ゼロの状態）であることがわかる。
【００４９】
再生信号の波形５４においては、ゼロクロスのサンプリング点Ｐ１の距離ｄ１の方が、ゼロクロスのサンプリング点Ｐ２の距離ｄ２よりも短い。これにより、クロック５１が波形５４の再生信号よりも遅れており、クロック５１と波形５４の再生信号が、負の位相誤差がある状態（すなわち、負の位相誤差状態）であることがわかる。そして、これらの距離ｄ１および距離ｄ２の差を求めることで、位相誤差が計算される。
【００５０】
図５に戻って、位相誤差計算器４１は、また、デッドロック検出回路６６（図７）を有しており、デッドロック検出回路６６の検出結果に基づいて、計算した位相誤差値、または位相誤差の微分値のどちらかを選択し、選択した値を、12ビットの最終制御情報として、間引きフィルタ４２に出力する。
【００５１】
間引きフィルタ４２は、位相誤差計算器４１からの最終制御情報の平均をとって間引き、間引き後の情報を、間引き後制御情報として、ループフィルタ４３に出力する。ループフィルタ４３は、間引きフィルタ４２からの間引き後制御情報を溜めて、周波数偏差を計算し、その計算結果を、24ビットの周波数情報として、ΔΣ変調器４４に出力する。
【００５２】
ΔΣ変調器４４は、DA変換器４５が8ビットの変換器であるため、ループフィルタ４３の24ビットの精度を落とさないように、ループフィルタ４３からの24ビットの周波数情報の下位16ビットの情報を上位ビットに押し上げて、8ビットの周波数情報として、DA変換器４５に出力する。DA変換器４５は、ΔΣ変調器４４からの8ビットの周波数情報をアナログ化し、VCO制御電圧として、VCO回路４６に出力する。
【００５３】
VCO回路４６は、VCO制御電圧に相当する周波数で発振を行うことで、クロックを生成し、生成したクロックを、図４のAD変換器３２、適応イコライザ３３、ゲインコントロール回路３４、アシンメトリ補正回路３５、およびビタビ復号器３７に供給する。
【００５４】
図７は、図５の位相誤差計算器４１の構成例を示す図である。
【００５５】
図７の位相誤差計算器４１は、位相検出回路６１、最長反転間隔(TMAX)検出回路６２、セレクタ６３、PE(phase error)微分成分計算回路６４、セレクタ６５、デッドロック検出回路６６、およびセレクタ６７により構成されている。アシンメトリ補正回路３５からの再生信号は、位相検出回路６１および最長反転間隔検出回路６２に入力される。
【００５６】
また、位相検出回路６１およびPE微分成分計算回路６４には、マイクロコンピュータ２３からのゲインが入力され、セレクタ６７には、マイクロコンピュータ２３からのデッドロック検出機能ON/OFF信号(RC_DMYLOCK_ON)が入力される。ゲインは、位相検出回路６１およびPE微分成分計算回路６４の微調整のために入力されるものであり、調整後は必要なくなる。また、デッドロック検出機能ON/OFF信号(RC_DMYLOCK_ON)は、デッドロック検出回路６６の機能の有効(ON)または無効(OFF)を制御するための信号である。
【００５７】
位相検出回路６１は、必要に応じて、マイクロコンピュータ２３からのゲインを用いて、図６を参照して上述したように、アシンメトリ補正回路３５からの再生信号とクロックとの位相誤差を計算し、計算した位相誤差(PExGain)をセレクタ６３に出力する。また、位相検出回路６１は、マイクロコンピュータ２３からのゲインを用いずに、アシンメトリ補正回路３５からの再生信号とクロックとの位相誤差(PE)を計算し、7ビットの位相誤差(PE)をPE微分成分計算回路６４およびデッドロック検出回路６６に出力する。
【００５８】
最長反転間隔検出回路６２は、アシンメトリ補正回路３５からの再生信号から最長反転間隔を検出し、検出された最長反転間隔が、ある固定値（以下、TMAX固定値と称する）で理想最長反転間隔（シンクパターンともいう）になるように制御をかける。すなわち、最長反転間隔検出回路６２は、そのTMAX固定値を、セレクタ６３に出力する。例えば、再生中の記録媒体１がDVDの場合、理想最長反転間隔は、１４Ｔとされる。反転間隔が１４Ｔとは、１４クロック（＝１４Ｔ）で１回の反転があることを表す。
【００５９】
セレクタ６３は、ディジタルPLL回路３６の内部モード（キャプチャ状態モードおよびロック状態モード）に応じて、位相検出回路６１からの位相誤差(PExGain)および最長反転間隔検出回路６２からのTMAX固定値のどちらか一方を選択し、選択した方を、制御情報として、セレクタ６５およびセレクタ６７に出力する。
【００６０】
すなわち、ディジタルPLL回路３６においては、再生開始時には、キャプチャ状態モードとして、大まかに、最長反転間隔を１４Ｔに合わせる処理を行い、１４Ｔに合った場合に、ロック状態モードに切り替えて、細かく、位相誤差の処理を行うことで、再生信号とクロックの位相を合わせる処理が行われている。したがって、セレクタ６３は、キャプチャ状態モードの場合には、最長反転間隔検出回路６２からのTMAX固定値を選択し、ロック状態モードの場合には、位相検出回路６１からの位相誤差(PExGain)を選択する処理を行う。
【００６１】
PE微分成分計算回路６４は、必要に応じて、マイクロコンピュータ２３からのゲインを用いて、位相検出回路６１からの位相誤差(PE)を微分計算して、計算した12ビットの位相誤差の微分成分を、セレクタ６５に出力する。すなわち、PE微分成分計算回路６４は、現在の位相誤差(PE)と、１つ前の位相誤差(PE)の差分をとって、それを、位相誤差の微分成分として、セレクタ６５に出力している。
【００６２】
セレクタ６５は、デッドロック検出回路６６からのデッドロック検出フラグ(dmy_lock_det)に基づいて、セレクタ６３からの制御情報およびPE微分成分計算回路６４からの位相誤差の微分成分のどちらか一方を選択し、選択した方を、12ビットのセレクタ後制御情報として、セレクタ６７に出力する。
【００６３】
デッドロック検出回路６６は、予め設定されている集計区間（すなわち、再生信号の波形が位相ゼロを所定の回数、通過する区間）、位相検出回路６１からの位相誤差(PE)を監視して、位相誤差の回転数をカウントする。そして、デッドロック検出回路６６は、カウントした位相誤差の回転数に基づいて、ディジタルPLL回路３６がデッドロック状態であるか否かを判定し、判定結果に応じたデッドロック検出フラグ(dmy_lock_det)をセレクタ６５に出力する。
【００６４】
例えば、ディジタルPLL回路３６がデッドロック状態である場合には、１を示すデッドロック検出フラグが出力され、ディジタルPLL回路３６がデッドロック状態ではない場合には、０を示すデッドロック検出フラグが出力される。
【００６５】
セレクタ６７は、マイクロコンピュータ２３からのデッドロック検出機能ON/OFF信号(RC_DMYLOCK_ON)に基づいて、セレクタ６３からの制御情報およびセレクタ６５からのセレクタ後制御情報のどちらか一方を選択し、12ビットの最終制御情報として、図５の間引きフィルタ４２に出力する。例えば、セレクタ６７は、マイクロコンピュータ２３からの信号が、デッドロック検出機能のON（１）を示している場合、セレクタ６５からのセレクタ後制御情報を選択し、デッドロック検出機能のOFF（０）を示している場合、セレクタ６３からの制御情報を選択する。
【００６６】
図８は、デッドロック検出回路６６の構成例を示している。図８の例において、デッドロック検出回路６６は、カウンタ部７１、カウンタ部７２、およびデッドロック検出判定部７３により構成されている。カウンタ部７１およびカウンタ部７２には、位相検出回路６１からの位相誤差(PE)が入力される。
【００６７】
カウンタ部７１は、例えば、位相誤差PE-1に示されるように、位相検出回路６１からの位相誤差が反時計回りに１回転する毎に、内蔵する反時計回りカウンタの値（以下、反時計回りカウンタ値と称する）を１インクリメントする。
【００６８】
カウンタ部７２は、例えば、位相誤差PE-2に示されるように、位相検出回路６１からの位相誤差が時計回りに１回転する毎に、内蔵する時計回りカウンタの値（以下、時計回りカウンタ値と称する）を１インクリメントする。
【００６９】
ここで、図９を参照して、位相誤差の値と角度の対応関係を説明する。図９の例においては、位相誤差のうちの上位3ビットと、その位相誤差の角度（位相が、正しい位相から何度ずれているかを表す角度）の対応関係が示されている。
【００７０】
図９に示されるように、位相誤差の値が000の場合、位相は0°乃至＋45°ずれており、位相誤差の値が001の場合、位相は＋45°乃至＋90°ずれており、位相誤差の値が010の場合、位相は＋90°乃至＋135°ずれており、位相誤差の値が011の場合、位相は＋135°乃至±180°ずれている。また、位相誤差の値が111の場合、位相誤差は0°乃至−45°ずれており、位相誤差の値がは110の場合、位相誤差は−45°乃至−90°ずれており、位相誤差の値が101の場合、位相は−90°乃至−135°ずれており、位相誤差の値が100の場合、位相は−135°乃至±180°ずれている。なお、位相誤差の値のMSB（most significant bit）は、＋（０）、−（１）を表している。
【００７１】
例えば、ディジタルPLL回路３６が正常なロック状態となった場合、ある集計区間の位相誤差の角度は、0°の近辺（例えば、±2°）を繰り返し、その値は、111または000のどちらかの値を示すが、図２を参照して上述したように、ディジタルPLL回路３６がデッドロック状態となった場合、ある集計区間の位相誤差は、-180°，-90°，0°+90°，+180°の順に時計回り（矢印Ｒ）、あるいは+180°，+90°，0°-90°，-180°の順に反時計回り（矢印ＮＲ）のどちらか一方の方向に回転を繰り返す。
【００７２】
例えば、ある集計区間の位相誤差が時計回りに回転を繰り返す場合には、位相誤差の反時計回りの回転は略起こらない。その逆も同様であり、ある集計区間の位相誤差が反時計回りに回転を繰り返す場合には、位相誤差の時計回りの回転は略起こらない。したがって、ある集計区間における、カウンタ部７１の反時計回りカウンタ値と、カウンタ部７２の時計回りカウンタ値の差分を見ることで、デッドロック状態を検出することが可能になる。
【００７３】
図８に戻って、カウンタ部７１は、また、デッドロック検出判定部７３の制御のもと、反時計回りカウンタ値をデッドロック検出判定部７３に出力したり、反時計回りカウンタ値をリセットしたりする。カウンタ部７２も、また、デッドロック検出判定部７３の制御のもと、時計回りカウンタ値をデッドロック検出判定部７３に出力したり、時計回りカウンタ値をリセットしたりする。
【００７４】
デッドロック検出判定部７３には、ディジタルPLL回路３６内部からの集計区間信号(s_btm_timer)、ディジタルPLL回路３６内部（例えば、最長反転間隔検出回路６２）からの周波数OK/NG信号(RC_TMAX_LOCK)、およびマイクロコンピュータ２３からの検出条件が入力される。
【００７５】
集計区間信号(s_btm_timer)は、ディジタルPLL回路３６内部に予め設定されている集計区間（すなわち、再生信号の波形が位相ゼロを所定の回数、通過する区間）になると、１を示し、それ以外は０を示す信号であり、その集計区間は、マイクロコンピュータ２３により変更も可能である。周波数OK/NG信号(RC_TMAX_LOCK)は、最長反転間隔が１４Ｔに近づき、再生信号とディジタルPLL回路３６との周波数が合ってきている状態のときに、OK(１)を示し、周波数がまだ合っていない状態のときに、NG(０)を示す信号である。
【００７６】
デッドロック検出判定部７３は、集計区間信号(s_btm_timer)が１を示すときから、次の１を示すまでの集計区間、ディジタルPLL回路３６内部からの周波数OK/NG信号(RC_TMAX_LOCK)およびマイクロコンピュータ２３からの検出条件に基づき、カウンタ部７１の反時計回りカウンタ値と、カウンタ部７２の時計回りカウンタ値を用いて、ディジタルPLL回路３６がデッドロック状態であるか否かを判定し、判定結果に応じたデッドロック検出フラグ(dmy_lock_det)をセレクタ６５に出力する。
【００７７】
また、デッドロック検出判定部７３は、ディジタルPLL回路３６がデッドロック状態から、正常なロック状態になったか否かも、カウンタ部７１の反時計回りカウンタ値と、カウンタ部７２の時計回りカウンタ値を用いて判定し、判定結果に応じたデッドロック検出フラグ(dmy_lock_det)をセレクタ６５に出力する。
【００７８】
前者のデッドロック状態を検出する検出条件はEntry条件とされ、次の式（１）で表される。また、後者のデッドロック状態から抜けたことを検出する検出条件はExit条件とされ、次の式（２）で表される。
【００７９】
【数１】
2008103973.tif 000003
【００８０】
【数２】
2008103973.tif 000004
【００８１】
ここで、&&は、andを表し、||は、orを表し、!は、notを表す。RC_DMYLOCK_ENTTHRE[7:3]、RC_DMYLOCK_ENTTHRE[2:0]、およびRC_DMYLOCK_EXTTHRE[3:0]は、マイクロコンピュータ２３により設定されるレジスタ値である。
【００８２】
Entry条件は、まず、デッドロック状態である場合、位相誤差が一定方向に回転するので、反時計回りカウンタ値と時計回りカウンタ値の差分の絶対値が所定の値RC_DMYLOCK_ENTTHRE[7:3]以上であること、さらに、位相誤差が一方の方向に回転しているときには、他方の回転方向のカウンタ値がゼロ近い値となるので、反時計回りカウンタ値および時計回りカウンタ値のどちらか一方が所定の値2×RC_DMYLOCK_ENTTHRE[2:0] + 1より小さいことを条件としている。これにより、ある一方の方向に回転しているかが判定される。また、再生信号とディジタルPLL回路３６との周波数が合ってきている状態であるかを判定するために、周波数OK/NG信号(RC_TMAX_LOCK)が１であることもEntry条件の１つとしている。
【００８３】
Exit条件は、位相誤差の一定方向の回転がなくなったことを判定するための条件であるので、２つのカウンタ値（反時計回りカウンタ値および時計回りカウンタ値）の両方が所定の値RC_DMYLOCK_EXTTHRE[3:0]より小さくなったこと、あるいは、周波数OK/NG信号(RC_TMAX_LOCK)が１ではないことを条件としている。すなわち、ディジタルPLL回路３６内部が、周波数が合ってない状態と認識しているとき、デッドロック状態はありえないからである。
【００８４】
図１０は、デッドロック検出のタイミングチャートを示す図である。図１０の例においては、上から順に、クロック、集計区間信号(s_btm_timer)、反時計回りカウンタ値、時計回りカウンタ値、周波数OK/NG信号(RC_TMAX_LOCK)、デッドロック検出フラグ(dmy_lock_det)を示しており、各信号において、高い(high)の状態は１を表し、低い（low）の状態は０を表している。
【００８５】
なお、図１０の例においては、例えば、RC_DMYLOCK_ENTTHRE[7:3]＝７、RC_DMYLOCK_ENTTHRE[2:0]＝１、およびRC_DMYLOCK_EXTTHRE[3:0]＝３であるとする。
【００８６】
集計区間信号(s_btm_timer)が１を示した後、反時計回りカウンタ値および時計回りカウンタ値は、それぞれリセットされ、再度カウントを開始している。円部分Ｅ１に示されるように、集計区間信号(s_btm_timer)が次の１を示すとき、デッドロック検出フラグ(dmy_lock_det)は０を示している。また、集計区間信号(s_btm_timer)が前回の１を示したときからの反時計回りカウンタ値および時計回りカウンタ値は、それぞれ、「９」と「０」であり、反時計回りカウンタ値と時計回りカウンタ値の差分の絶対値は、「７」よりも大きく、さらに、時計回りカウンタ値が「２×１＋１」より小さい。さらに、周波数OK/NG信号(RC_TMAX_LOCK)は、１を示しているので、デッドロック検出判定部７３は、Entry条件を満たすとして、デッドロック検出フラグ(dmy_lock_det)に１を設定する。
【００８７】
また、集計区間信号(s_btm_timer)が次の１を示した後で、反時計回りカウンタ値および時計回りカウンタ値は、それぞれリセットされ、再度カウントを開始している。円部分Ｅ２に示されるように、集計区間信号(s_btm_timer)がさらに次の１を示すとき、デッドロック検出フラグ(dmy_lock_det)は１を示している。また、集計区間信号(s_btm_timer)が前回の１を示したときからの反時計回りカウンタ値および時計回りカウンタ値は、どちらも、「３」より小さい。したがって、周波数OK/NG信号(RC_TMAX_LOCK)は、１を示しているが、デッドロック検出判定部７３は、Exit条件を満たすとして、デッドロック検出フラグ(dmy_lock_det)に０を設定する。
【００８８】
なお、これらのEntry条件およびExit条件の各レジスタ値はともにマイクロコンピュータ２３で設定可能な値を条件としているので、検出精度を変更することができる。
【００８９】
次に、図１１のフローチャートを参照して、デッドロック検出回路６６のデッドロック検出処理について説明する。
【００９０】
ステップＳ１１において、デッドロック検出判定部７３は、集計区間信号(s_btm_timer)に基づいて、集計区間の始まりであるか否かを判定する。集計区間信号(s_btm_timer)が１である場合、ステップＳ１１において、集計区間の始まりであると判定され、処理は、ステップＳ１２に進む。ステップＳ１１において、集計区間の始まりではないと判定された場合、デッドロック検出処理は終了される。
【００９１】
ステップＳ１２において、デッドロック検出判定部７３は、デッドロック検出フラグ(dmy_lock_det)が０であるか否かを判定する。ステップＳ１２において、デッドロック検出フラグが０である（すなわち、デッドロック状態が検出されていない）と判定された場合、処理は、ステップＳ１３に進む。ステップＳ１３において、デッドロック検出判定部７３は、位相誤差の回転カウンタ値（すなわち、反時計回りカウンタ値および時計回りカウンタ値）がEntry条件を満たすか否かを判定する。
【００９２】
ステップＳ１３において、位相誤差の回転カウンタ値がEntry条件を満たすと判定された場合、処理は、ステップＳ１４に進む。ステップＳ１４において、デッドロック検出判定部７３は、周波数OK/NG信号(RC_TMAX_LOCK)に基づいて、周波数がOKであるか否かを判定する。周波数OK/NG信号(RC_TMAX_LOCK)が１である場合、ステップＳ１４において、周波数がOKであると判定され、処理は、ステップＳ１５に進む。
【００９３】
デッドロック検出判定部７３は、ステップＳ１５において、デッドロック検出フラグ(dmy_lock_det)に１を設定する。その後、処理は、ステップＳ１９に進む。
【００９４】
ステップＳ１３において、位相誤差の回転カウンタ値がEntry条件を満たさないと判定された場合、または、ステップＳ１４において、周波数がOKではないと判定された場合、処理は、ステップＳ１９に進む。すなわち、この場合、デッドロック検出フラグ(dmy_lock_det)は、０のままである。
【００９５】
一方、ステップＳ１２において、デッドロック検出フラグが１である（すなわち、デッドロック状態が検出されている）と判定された場合、処理は、ステップＳ１６に進む。ステップＳ１６において、デッドロック検出判定部７３は、位相誤差の回転カウンタ値（すなわち、反時計回りカウンタ値および時計回りカウンタ値）がExit条件を満たすか否かを判定する。
【００９６】
ステップＳ１６において、位相誤差の回転カウンタ値がExit条件を満たさないと判定された場合、処理は、ステップＳ１７に進む。ステップＳ１７において、デッドロック検出判定部７３は、周波数OK/NG信号(RC_TMAX_LOCK)に基づいて、周波数がNGであるか否かを判定する。周波数OK/NG信号(RC_TMAX_LOCK)が０である場合、ステップＳ１７において、周波数がNGであると判定され、処理は、ステップＳ１８に進む。
【００９７】
ステップＳ１６において、位相誤差の回転カウンタ値がExit条件を満たすと判定された場合、処理は、ステップＳ１７をスキップし、ステップＳ１８に進む。ステップＳ１８において、デッドロック検出判定部７３は、デッドロック検出フラグ(dmy_lock_det)に０を設定する。その後、処理は、ステップＳ１９に進む。
【００９８】
また、ステップＳ１７において、周波数がNGではないと判定された場合、処理は、ステップＳ１９に進む。すなわち、この場合、デッドロック検出フラグ(dmy_lock_det)は、１のままである。
【００９９】
ステップＳ１９において、デッドロック検出判定部７３は、カウンタ部７１およびカウンタ部７２に、位相誤差の回転カウンタ値（すなわち、反時計回りカウンタ値および時計回りカウンタ値）をリセットさせ、さらに、新たにカウントを開始させ、デッドロック検出処理を終了させる。
【０１００】
以上のように、デッドロック検出回路６６においては、位相誤差の反時計回りカウンタ値と時計回りカウンタ値を用いて、ディジタルPLL回路３６がデッドロック状態であることを検出することができる。
【０１０１】
次に、図１２のフローチャートを参照して、図３の伝送路復号部１１の信号処理について説明する。伝送路復号部１１の入力端子２１を介して入力された再生信号は、増幅器３１に入力される。増幅器３１は、再生信号を増幅し、増幅された再生信号を、AD変換器３２に出力する。
【０１０２】
ステップＳ３１において、AD変換器３２は、増幅器３１からの再生信号を入力し、ディジタルPLL回路３６より出力されるクロックに基づいてディジタル化し、適応イコライザ３３に出力する。
【０１０３】
ステップＳ３２において、適応イコライザ３３、ゲインコントロール回路３４、およびアシンメトリ補正回路３５は、再生信号に対して、波形等化を行う。すなわち、適応イコライザ３３は、ディジタルPLL回路３６より出力されるクロックに基づいて、AD変換器３２によりディジタル化された再生信号の周波数特性を調整し、周波数特性が調整された再生信号をゲインコントロール回路３４に出力する。
【０１０４】
ゲインコントロール回路３４は、ディジタルPLL回路３６より出力されるクロックに基づいて、適応イコライザ３３により周波数特性が調整された再生信号を、適切な振幅値に調整し、振幅値が調整された再生信号を、アシンメトリ補正回路３５に出力する。アシンメトリ補正回路３５は、ディジタルPLL回路３６より出力されるクロックに基づいて、ゲインコントロール回路３４からの再生信号の波形の上下非対称歪みを補正し、アシンメトリが補正された再生信号を、ビタビ復号器３７およびディジタルPLL回路３６に出力する。これにより、再生信号は、エッジの検出しやすい波形になる。
【０１０５】
ステップＳ３３において、ディジタルPLL回路３６は、クロック生成処理を実行する。このクロック生成処理は、図１３を参照して詳しく後述するが、ステップＳ３３のクロック生成処理により、波形等化が行われた再生信号の位相誤差が計算され、図１１を参照して上述したように設定されたデッドロック検出フラグ(dmy_lock_det)に基づいて、位相誤差値または位相誤差の微分値が制御情報として選択され、選択された制御情報に基づいて、クロックが生成される。このクロックにより、次回のステップＳ３１のディジタル化のタイミングが制御される。
【０１０６】
ステップＳ３４において、ビタビ復号器３７は、アシンメトリ補正回路３５からの波形等化が行われた再生信号を２値化する。すなわち、ビタビ復号器３７は、ディジタルPLL回路３６より出力されるクロックに基づき、アシンメトリ補正回路３５からの波形等化が行われた再生信号に対して、例えば、パーシャルレスポンス (1,2,2,2,1)方式と最尤検出方式を組み合わせたビタビ復号を行うことにより、０と１の２値であるチャネルビット列を検出することで、２値化を行い、同期検出器３８に出力する。
【０１０７】
ステップＳ３５において、同期検出器３８は、チャネルビット列から、所定の同期パターンを検出し、検出した同期パターンを復調回路３９に出力する。
【０１０８】
ステップＳ３６において、復調回路３９は、同期検出器３８により検出された同期パターンに基づいて、チャネルビット列を所定の位置から復調し、出力端子２２に出力する。出力端子２２からの信号は、図３のECC部１２に出力される。
【０１０９】
次に、図１３のフローチャートを参照して、図１２のステップＳ３３のクロック生成処理を説明する。
【０１１０】
ステップＳ５１において、位相検出回路６１は、アシンメトリ補正回路３５からの再生信号とクロックとの位相誤差を検出する。
【０１１１】
例えば、位相検出回路６１は、必要に応じて、マイクロコンピュータ２３からのゲインを用いて、アシンメトリ補正回路３５からの再生信号とクロックとの位相誤差を計算し、計算した位相誤差(PExGain)をセレクタ６３に出力する。また、位相検出回路６１は、マイクロコンピュータ２３からのゲインを用いずに、アシンメトリ補正回路３５からの再生信号とクロックとの位相誤差(PE)を計算し、7ビットの位相誤差(PE)をPE微分成分計算回路６４およびデッドロック検出回路６６に出力する。
【０１１２】
ステップＳ５２において、PE微分成分計算回路６４は、必要に応じて、マイクロコンピュータ２３からのゲインを用いて、位相検出回路６１からの位相誤差(PE)を微分計算して、12ビットの位相誤差の微分成分を、セレクタ６５に出力する。
【０１１３】
ステップＳ５３において、最長反転間隔検出回路６２は、アシンメトリ補正回路３５からの再生信号から最長反転間隔を検出し、検出された最長反転間隔が、TMAX固定値で、理想最長反転間隔になるように、そのTMAX固定値をセレクタ６３に出力する。
【０１１４】
ステップＳ５４において、位相誤差計算器４１の各セレクタ（セレクタ６３、セレクタ６５、セレクタ６７）は、制御情報生成処理を実行する。この制御情報生成処理は、図１４を参照して後述するが、ステップＳ５４の制御情報生成処理により、位相検出回路６１からの位相誤差(PE)、PE微分成分計算回路６４からの位相誤差の微分成分、または最長反転間隔検出回路６２からのTMAX固定値が、ディジタルPLL回路３６の内部モードや、デッドロック検出フラグ(dmy_lock_det)、デッドロック検出機能ON/OFF信号(RC_DMYLOCK_ON)に基づいて選択されて、最終制御情報が生成され、生成された最終制御情報が、間引きフィルタ４２に出力される。
【０１１５】
ステップＳ５５において、間引きフィルタ４２は、位相誤差計算器４１からの最終制御情報の平均をとって間引き、間引いた後の制御情報を、間引き後制御情報として、ループフィルタ４３に出力する。
【０１１６】
ステップＳ５６において、ループフィルタ４３は、間引きフィルタ４２からの間引き後制御情報を溜めて、周波数偏差を計算し、その計算結果から、24ビットの周波数情報を生成し、ΔΣ変調器４４に出力する。24ビットの周波数情報は、ΔΣ変調器４４により24ビットの周波数情報の下位16ビットの情報を、上位ビットに押し上げて、8ビットの周波数情報として、DA変換器４５に出力される。
【０１１７】
ステップＳ５７において、DA変換器４５は、ΔΣ変調器４４からの8ビットの周波数情報をアナログ化し、VCO制御電圧として、VCO回路４６に出力する。
【０１１８】
ステップＳ５８において、VCO回路４６は、VCO制御電圧に相当する周波数で発振を行うことで、クロックを生成する。生成されたクロックは、図４のAD変換器３２、適応イコライザ３３、ゲインコントロール回路３４、アシンメトリ補正回路３５、およびビタビ復号器３７に供給される。
【０１１９】
次に、図１４のフローチャートを参照して、図１３のステップＳ５４の制御情報生成処理を説明する。セレクタ６３には、位相検出回路６１からの位相誤差(PExGain)および最長反転間隔検出回路６２からのTMAX固定値が入力されている。
【０１２０】
セレクタ６３は、ステップＳ７１において、ディジタルPLL回路３６の内部モードがロック状態モードであるか否かを判定し、ロック状態モードではない、すなわち、キャプチャ状態モードであると判定した場合、ステップＳ７２において、最長反転間隔検出回路６２からのTMAX固定値を選択し、選択したTMAX固定値を制御情報に設定する。
【０１２１】
一方、ステップＳ７１において、ディジタルPLL回路３６の内部モードがロック状態モードであると判定された場合、処理は、ステップＳ７３に進む。ステップＳ７３において、セレクタ６３は、位相検出回路６１からの位相誤差(PExGain)の情報を選択し、選択した位相誤差(PExGain)を制御情報に設定する。ステップＳ７２またはＳ７３において設定された制御情報は、セレクタ６５およびセレクタ６７に出力される。
【０１２２】
セレクタ６５には、セレクタ６３からの制御情報およびPE微分成分計算回路６４からの位相誤差の微分成分が入力されている。セレクタ６５は、ステップＳ７４において、図１１の処理で設定されたデッドロック検出回路６６からのデッドロック検出フラグ(dmy_lock_det)が１であるか否かを判定し、デッドロック検出フラグ(dmy_lock_det)が１であると判定した場合、ディジタルPLL回路３６がデッドロック状態であると検出されたので、ステップＳ７５において、PE微分成分計算回路６４からの位相誤差の微分成分を選択し、選択した位相誤差の微分成分をセレクタ後制御情報に設定する。
【０１２３】
また、ステップＳ７４において、デッドロック検出フラグ(dmy_lock_det)が１ではない、すなわち、デッドロック検出フラグ(dmy_lock_det)が０であると判定された場合、処理は、ステップＳ７６に進む。ディジタルPLL回路３６がデッドロック状態ではないと検出されたので、ステップＳ７６において、セレクタ６５は、セレクタ６３からの制御情報を選択し、選択した制御情報をセレクタ後制御情報に設定する。ステップＳ７５またはＳ７６において設定されたセレクタ後制御情報は、セレクタ６７に出力される。
【０１２４】
セレクタ６７には、セレクタ６３からの制御情報およびセレクタ６５からのセレクタ後制御情報が入力されている。セレクタ６７は、ステップＳ７７において、マイクロコンピュータ２３からのデッドロック検出機能ON/OFF信号(RC_DMYLOCK_ON)に基づいて、デッドロック検出回路６６がONであるか否かを判定する。
【０１２５】
デッドロック検出機能ON/OFF信号(RC_DMYLOCK_ON)が１である場合、ステップＳ７７において、デッドロック検出回路６６がONであると判定され、処理は、ステップＳ７８に進む。ステップＳ７８において、セレクタ６７は、セレクタ６５からのセレクタ後制御情報を選択し、選択したセレクタ後制御情報を最終制御情報に設定する。
【０１２６】
また、デッドロック検出機能ON/OFF信号(RC_DMYLOCK_ON)が０である場合、ステップＳ７７において、デッドロック検出回路６６がOFFであると判定され、処理は、ステップＳ７９に進む。ステップＳ７９において、セレクタ６７は、セレクタ６３からの制御情報を選択し、選択した制御情報を最終制御情報に設定する。ステップＳ７８またはＳ７９において設定された最終制御情報は、間引きフィルタ４２に出力される。
【０１２７】
以上のように、位相誤差計算器４１においては、マイクロコンピュータ２３によりデッドロック検出回路がOFFに設定されていない限り、デッドロック検出回路６６によりデッドロック状態が検出された場合、位相誤差の微分成分が選択されて、選択された位相誤差の微分成分が、最終制御情報として出力され、最終的に、VCO回路４６にVCO制御電圧として入力される。
【０１２８】
これにより、デッドロック状態における位相誤差の一定の傾きがなだらかになり、デッドロック状態であったディジタルPLL回路３６は、デッドロック状態を抜け出し、正しいロック状態に移行することができる。
【０１２９】
すなわち、図１５を参照して、ディジタルPLL回路３６による効果を説明する。図１５は、デッドロック状態であったディジタルPLL回路３６が、そのデッドロック状態を検出することによって、正しいロック状態となる場合の位相誤差の波形を示している。
【０１３０】
図１５の例においては、縦軸が位相誤差（-64乃至63）を表し、横軸が時間の経過を表すグラフが示されており、グラフの下には、ディジタルPLL回路３６により判定されるデッドロック状態およびロック状態が示されている。
【０１３１】
すなわち、図中左側では、ディジタルPLL回路３６がデッドロック状態であり、図２を参照して上述したように、位相誤差がある一定の傾きを持った繰り返しの波形で表されているが、ディジタルPLL回路３６においては、その繰り返し（回転）数に基づいてデッドロック状態が検出され、位相誤差の微分値が制御情報として、VCO回路４６に出力される。
【０１３２】
これにより、円部分Ａに示されるように、その位相誤差の傾きがだんだんとなだらかな傾きとなり、最終的には、ディジタルPLL回路３６が正しいロック状態となり、位相誤差は、位相ゼロ近辺に収束していく。したがって、デッドロック状態であったディジタルPLL回路３６は、デッドロック状態を抜け出し、正しいロック状態に移行することができる。
【０１３３】
以上により、PLL回路内部で、デッドロック状態を復旧させることがができ、PLL回路がロックせずにデータが全エラーになることを抑制することができる。
【０１３４】
なお、上記説明においては、例えば、記録媒体が、DVDなどの光ディスクの場合の例を説明したが、記録媒体は、光ディスクに限らず、例えば、MD（Mini-Disk）などの光磁気ディスクやハードディスク、フラッシュメモリなどの記録媒体とすることができる。
【０１３５】
また、上述した信号処理装置としての伝送路復号部１１は、例えば、楽曲や映像などの信号を再生する再生装置、楽曲や映像の信号を再生する再生ブロックが含まれる記録再生装置などの再生システムに適用することができる。さらに、信号処理装置としての伝送路復号部１１は、再生システムに限らず、音声データや音楽ストリームデータなどのデータ通信を行う受信装置や携帯電話機などにも適用することができる。
【０１３６】
なお、本明細書において、フローチャートを参照して説明した各ステップの処理は、必ずしもフローチャートに記載された順序に沿って時系列に行う必要はなく、また、可能であれば、並列的に行ってもよい。
【０１３７】
また、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
【０１３８】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【０１３９】
【図１】PLL回路が正しくロックした場合の位相誤差のエンベローブを示す図である。
【図２】PLL回路がデッドロック状態に陥った場合の位相誤差のエンベローブを示す図である。
【図３】本発明を適用した信号処理装置を含む再生システムの構成例を示すブロック図である。
【図４】図３の伝送路復号部の構成例を示すブロック図である。
【図５】図４のディジタルPLL回路の構成例を示すブロック図である。
【図６】位相誤差の計算方法を説明する図である。
【図７】図４の位相誤差計算器の構成例を示すブロック図である。
【図８】図７のデッドロック検出回路の構成例を示すブロック図である。
【図９】位相誤差の値と角度の対応関係を説明する図である。
【図１０】デッドロック検出のタイミングチャートを示す図である。
【図１１】図７のデッドロック検出回路のデッドロック検出処理を説明するフローチャートである。
【図１２】図３の伝送路復号部の信号処理を説明するフローチャートである。
【図１３】図１２のステップＳ３３のクロック生成処理を説明するフローチャートである。
【図１４】図１３のステップＳ５４の制御情報生成処理を説明するフローチャートである。
【図１５】本発明の効果を説明する図である。である。
【符号の説明】
【０１４０】
１  記録媒体，  １１  伝送路復号部，  ２１  入力端子，  ２２  出力端子，  ２３  マイクロコンピュータ，  ３２  AD変換器，  ３３  適応イコライザ，  ３４  ゲインコントロール回路，  ３５  アシンメトリ補正回路，  ３６  ディジタルPLL回路，  ３７  ビタビ復号器，  ４１  位相誤差計算器，  ４２  間引きフィルタ，  ４３  ループフィルタ，  ４４  ΔΣ変調器，  ４５  DA変換器，  ４６  VCO回路，  ６１  位相検出回路，  ６２  最長反転間隔検出回路，  ６３  セレクタ，  ６４  PE微分成分計算回路，  ６５  セレクタ，  ６６  デッドロック検出回路，  ６７  セレクタ，  ７１，７２  カウンタ部，  ７３  デッドロック検出判定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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