(57)【要約】【課題】出力段を構成するパワートランジスタのゲート電圧の振幅を制限すること無く、かつ、消費電流を増やすことなく、出力電流の切り替わり時における貫通電流の発生を防止する。【解決手段】ＮＭＯＳトランジスタ２のゲート電圧ＶＮＧを反転出力する第１の反転増幅器１０２と、その出力によってオン・オフ動作するＰＭＯＳ用スイッチ素子３と、ＰＭＯＳトランジスタ１のゲート電圧ＶＰＧを反転出力する第２の反転増幅器１０３と、その出力によってオン・オフ動作するＮＭＯＳ用スイッチ素子４とを設け、ＰＭＯＳパワートランジスタ１とＮＭＯＳパワートランジスタ２が同時に導通しないようにして、貫通電流の発生が防止されるものとなっている。【選択図】図１
2008092272.tif 000002
【特許請求の範囲】
【請求項１】
ＣＭＯＳプッシュプル出力段を備えると共に、前記出力段の前段に内部増幅器が設けられ、当該内部増幅器は、前記ＣＭＯＳプッシュプル出力段を構成するＰＭＯＳパワートランジスタとＮＭＯＳパワートランジスタに対して、同相で所定値だけシフトされた２つの駆動信号をそれぞれ出力するよう構成されてなる増幅回路であって、
前記２つの駆動信号の内、前記ＰＭＯＳパワートランジスタを駆動する第１の駆動信号が入力され、当該入力に対して所定の閾値で反転信号を出力する第２の反転増幅器と、グランドと前記ＮＭＯＳパワートランジスタのゲートの間に接続され、前記第２の反転増幅器の出力が論理値Ｈｉｇｈに相当する所定レベルでオンとなる一方、前記第２の反転増幅器の出力が論理値Ｌｏｗに相当する所定レベルでオフとなるＮＭＯＳ用スイッチ素子と、
前記２つの駆動信号の内、前記ＮＭＯＳパワートランジスタを駆動する第２の駆動信号が入力され、当該入力に対して所定の閾値で反転信号を出力する第１の反転増幅器と、電源と前記ＰＭＯＳパワートランジスタのゲートの間に接続され、前記第１の反転増幅器の出力が論理値Ｌｏｗに相当する所定レベルでオンとなる一方、前記第１の反転増幅器の出力が論理値Ｈｉｇｈに相当する所定レベルでオフとなるＰＭＯＳ用スイッチ素子と、
を具備してなることを特徴とする増幅回路。
【請求項２】
前記ＰＭＯＳ用スイッチ素子は、ＰＭＯＳトランジスタであって、そのゲートが第１の反転増幅器の出力段に、ドレインがＰＭＯＳパワートランジスタのゲートに、それぞれ接続される一方、ソースに電源電圧が印加されるよう設けられ、
前記ＮＭＯＳ用スイッチ素子は、ＭＭＯＳトランジスタであって、そのゲートが第２の反転増幅器の出力段に、ドレインがＮＭＯＳパワートランジスタのゲートに、それぞれ接続される一方、ソースがグランドに接続されて設けられてなることを特徴とする請求項１記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路に係り、特に、ＣＭＯＳトランジスタを用いた出力回路を有する増幅回路の出力動作の改善等を図ったものに関する。
【背景技術】
【０００２】
従来、この種の回路としては、例えば、特許文献１等に開示されたような構成を有してなるものが知られている。
図４には、このような従来回路の構成例が示されており、以下、同図を参照しつつ従来回路について概括的に説明する。
この増幅回路は、内部増幅器１０１ＡとＣＭＯＳ出力段１０４Ａとに大別されて構成されたものとなっている。
【０００３】
内部増幅器１０１Ａは、反転入力端子に入力信号が印加されるようになっている一方、非反転入力端子には、ＣＭＯＳ出力段１０４Ａの出力の一部が負帰還入力されるようになっている。
内部増幅器１０１Ａの出力信号であるＶＰＧ及びＶＮＧは、同相で、所定値だけシフトされた信号であり、ＣＭＯＳ出力段１０４Ａを構成する出力トランジスタＭ１とＭ２のゲート電圧として、ＶＰＧは出力トランジスタＭ１のゲートに、ＶＮＧは出力トランジスタＭ２のゲートに、それぞれ印加されるようになっている。なお、出力トランジスタＭ１には、ＰＭＯＳパワートランジスタが、出力トランジスタＭ２には、ＮＭＯＳパワートランジスタが、それぞれ用いられている。
そして、かかる構成においては、上述のように出力の一部が内部増幅器１０１Ａへ負帰還入力されるようになっているため、増幅回路全体のゲインは１となっている。
【特許文献１】特許第３１０７３５３号公報（第３−５頁、図１−図３）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上述のようなプッシュプル型のＣＭＯＳ出力段１０４Ａを用いた増幅回路においては、例えば、ＣＭＯＳ出力段１０４ＡがＢ級プッシュプル動作となるように内部増幅器１０１Ａによりバイアスされている場合、出力トランジスタＭ１，Ｍ２を流れる電流は、全て負荷に供給される。しかし、入力電圧が内部回路の応答速度よりも高速で変化するような場合には、回路がそれに追従動作できなくなり、出力トランジスタＭ１，Ｍ２のゲートに所定のバイアス電圧が印加されるまでの過渡動作において、双方のトランジスタが同時に導通してしまい、正極側の電源電圧ＶＤＤと負極側となるグランドとの間に貫通電流が流れ、消費電流の増大を招くという問題があった。
【０００５】
図５には、上述の貫通電流の発生を説明するための従来の増幅回路の主要部における信号波形が示されており、以下、同図を参照しつつ貫通電流の発生について説明する。
なお、同図において、ＩM1は、出力トランジスタＭ１のドレイン電流を、ＩＩM2は、出力トランジスタＭ２のドレイン電流を、それぞれ意味するものとする。  
まず、入力信号として、図５（Ａ）に示されたように、電源電圧範囲でフルスイングする台形波が入力されるとする。
【０００６】
そして、時間ｔ０〜ｔ１の期間において、増幅回路には、グランド電圧に等しい電圧が入力される（図５（Ａ）参照）。この従来の増幅回路は、先に述べたようにゲイン１となるよう負帰還が施されているため、グランド電圧とほぼ等しい電圧が出力されることとなる（図５（Ｄ）参照）。
【０００７】
内部増幅器１０１Ａが十分に高い電圧利得を有し、その最大出力電圧範囲が電源電圧に等しい場合、出力トランジスタＭ２のゲート電圧ＶＧＮは、電源電圧ＶＤＤと等しく、ＯＮ抵抗は最小となり、その際の出力電流による電圧降下分が出力電圧として出力されることとなる。
【０００８】
次に、時間ｔ１〜ｔ２の期間においては、入力電圧がグランド電圧から電源電圧ＶＤＤへ向かって切り替わってゆくこととなる（図５（Ａ）参照）。
時間ｔ１付近では、出力トランジスタＭ２のゲート・ソース間に高い電圧がかかると同時に、ドレイン・ソース間電圧（ＶＤＳ）が低くなっており、ＶＤＳ≦ＶＧＳ−ＶＴＨが成立しているため、出力トランジスタＭ２の動作点は線形領域にある。なお、ここで、ＶＧＳは、ゲート・ソース間電圧であり、ＶＴＨは、ＮＭＯＳパワートランジスタの閾値電圧である。
【０００９】
かかる線形領域においては、一般にｇｍ（コンダクタンス）が低く、高い電圧利得を得ることができない。したがって、入力電圧の変化に対するＶＮＧ変化量が大きくなる。この際、内部増幅器１０１Ａが出力トランジスタＭ２を放電する電流が不足し、入力電圧に追従した出力電圧を出力できなくなると、内部増幅器１０１Ａの反転入力端子の電位が非反転入力端子の電位よりも高くなる。
その結果、内部増幅器１０１Ａが出力トランジスタＭ１をＯＮさせるため、出力トランジスタＭ１と出力トランジスタＭ２が同時にＯＮとなり貫通電流が流れることとなる（図５（Ｅ）及び図５（Ｆ）の点線円の部分参照）。
そして、この貫通電流は、出力トランジスタＭ２の動作点が飽和領域に移行してｇｍが高くなり、入力電圧に追従した動作を開始するまで継続されることとなる。
【００１０】
時間ｔ３〜ｔ４の間は、上述の動作と電圧、電流の極性が異なるだけで、基本的に同様な動作がなされるものとなっている。
ところで、上述のような貫通電流は、ＶＮＧ、ＶＰＧの振幅を制限することで低減することができる。しかし、パワートランジスタのＯＮ抵抗を最小とするには、ゲート・ソース間電圧を最大にする必要があるため、ＶＮＧ、ＶＰＧの振幅を制限すると、パワートランジスタの能力を最大限まで引き出すことができなくなるという欠点を生ずる。
また、プリドライバである内部増幅器１０１Ａの出力電流を増やして、パワートランジスタのゲートを充電する電流供給能力を上げることでも貫通電流を低減することはできるが、消費電流の増加を招くという欠点がある。
【００１１】
本発明は、上記実状に鑑みてなされたもので、出力段を構成するパワートランジスタのゲート電圧の振幅を制限すること無く、かつ、消費電流を増やすことなく、出力電流の切り替わり時における貫通電流の発生を防止することのできる増幅回路を提供するものである。
【課題を解決するための手段】
【００１２】
上記本発明の目的を達成するため、本発明に係る増幅回路は、
ＣＭＯＳプッシュプル出力段を備えると共に、前記出力段の前段に内部増幅器が設けられ、当該内部増幅器は、前記ＣＭＯＳプッシュプル出力段を構成するＰＭＯＳパワートランジスタとＮＭＯＳパワートランジスタに対して、同相で所定値だけシフトされた２つの駆動信号をそれぞれ出力するよう構成されてなる増幅回路であって、
前記２つの駆動信号の内、前記ＰＭＯＳパワートランジスタを駆動する第１の駆動信号が入力され、当該入力に対して所定の閾値で反転信号を出力する第２の反転増幅器と、グランドと前記ＮＭＯＳパワートランジスタのゲートの間に接続され、前記第２の反転増幅器の出力が論理値Ｈｉｇｈに相当する所定レベルでオンとなる一方、前記第２の反転増幅器の出力が論理値Ｌｏｗに相当する所定レベルでオフとなるＮＭＯＳ用スイッチ素子と、
前記２つの駆動信号の内、前記ＮＭＯＳパワートランジスタを駆動する第２の駆動信号が入力され、当該入力に対して所定の閾値で反転信号を出力する第１の反転増幅器と、電源と前記ＰＭＯＳパワートランジスタのゲートの間に接続され、前記第１の反転増幅器の出力が論理値Ｌｏｗに相当する所定レベルでオンとなる一方、前記第１の反転増幅器の出力が論理値Ｈｉｇｈに相当する所定レベルでオフとなるＰＭＯＳ用スイッチ素子とを具備してなるものである。
かかる構成において、前記ＰＭＯＳ用スイッチ素子は、ＰＭＯＳトランジスタであって、そのゲートが第１の反転増幅器の出力段に、ドレインがＰＭＯＳパワートランジスタのゲートに、それぞれ接続される一方、ソースに電源電圧が印加されるよう設けられ、
前記ＮＭＯＳ用スイッチ素子は、ＭＭＯＳトランジスタであって、そのゲートが第２の反転増幅器の出力段に、ドレインがＮＭＯＳパワートランジスタのゲートに、それぞれ接続される一方、ソースがグランドに接続されて設けられてなるものが好適である。
【発明の効果】
【００１３】
本発明によれば、ＣＭＯＳ出力段を構成する２つのトランジスタが、出力電流の切り替わりの際に同時に導通しないようにその動作を制御する回路を設けたので、ＣＭＯＳ出力段を構成するＣＭＯＳトランジスタのゲート電圧の振幅を制限すること無く、かつ、消費電流を増大させること無く、出力電流の切り替わりの際に、ＣＭＯＳ出力段に貫通電流が流れることが確実に防止できるという効果を奏するものである。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における増幅回路の基本構成例について、図１を参照しつつ説明する。
本発明の実施の形態における増幅回路は、プリドライバとしての内部増幅器１０１と、第１及び第２の反転増幅器（図１においては、それぞれ「ＩＮＶ１」、「ＩＮＶ２」と表記）１０２，１０３と、ＰＭＯＳ用スイッチ素子（図１においては「Ｍ３」と表記）３と、ＮＭＯＳ用スイッチ素子（図１においては「Ｍ４」と表記）４と、ＣＭＯＳ出力段１０４とを主たる構成要素として構成されたものとなっている。
【００１５】
内部増幅器１０１は、入力端子２１を介して反転入力端子に入力信号が印加される一方、非反転入力端子には、後述するＣＭＯＳ出力段１０４を構成するＰＭＯＳパワートランジスタ（図１においては「Ｍ１」と表記）１とＮＭＯＳパワートランジスタ（図１においては「Ｍ２」と表記）２の相互のドレインが接続されており、出力信号が負帰還されるようになっている。
この内部増幅器１０１は、電源電圧の全範囲の入力電圧に対して歪み無く増幅動作を行うよう構成されており、同相で所定値だけシフトされた２つの駆動信号ＶＰＧ，ＶＮＧが出力されるものとなっている。
【００１６】
内部増幅器１０１から出力される第１の駆動信号としての電圧ＶＰＧは、ＰＭＯＳパワートランジスタ１のゲート及び第２の反転増幅器１０３に入力されるようになっていると共に、ＰＭＯＳ用スイッチ素子３にも印加されるようになっている。すなわち、本発明の実施の形態におけるＰＭＯＳ用スイッチ素子３は、ＰＭＯＳトランジスタを用いてなり、そのドレインに第１の駆動信号としての電圧ＶＰＧが印加されるようになっている。
【００１７】
一方、内部増幅器１０１から出力される第２の駆動信号としての電圧ＶＮＧは、ＮＭＯＳパワートランジスタ２のゲート及び第１の反転増幅器１０２に入力されるようになっていると共に、ＮＭＯＳ用スイッチ素子４にも印加されるようになっている。すなわち、本発明の実施の形態におけるＮＭＯＳ用スイッチ素子４は、ＮＭＯＳトランジスタを用いてなり、そのドレインに第２の駆動信号としての電圧ＶＮＧが印加されるようになっている。
【００１８】
第１の反転増幅器１０２の出力Ｖ１は、ＰＭＯＳ用スイッチ素子３のゲートに、また、第２の反転増幅器１０３の出力Ｖ２は、ＮＭＯＳ用スイッチ素子４のゲートに、それぞれ入力されるようになっている。
ＰＭＯＳ用スイッチ素子３は、そのソース及びサブストレートに、後述するＣＭＯＳ出力段１０４のＰＭＯＳパワートランジスタ１のソース及びサブストレートと共に、電源電圧ＶＤＤが印加されるようになっている。
ＮＭＯＳ用スイッチ素子４は、そのソース及びサブストレートが、後述するＣＭＯＳ出力段１０４のＮＭＯＳパワートランジスタ２のソース及びサブストレートと共に、グランドに接続されたものとなっている。
【００１９】
ＣＭＯＳ出力段１０４は、ＰＭＯＳパワートランジスタ１とＮＭＯＳパワートランジスタ２により、プッシュプル型ＣＭＯＳパワー増幅器が構成されたものとなっている。
すなわち、ＰＭＯＳパワートランジスタ１とＮＭＯＳパワートランジスタ２は、ドレインが相互に接続されて出力端子２２に接続される一方、ＰＭＯＳパワートランジスタのソース及びサブストレートには、電源電圧ＶＤＤが印加されるようになっており、また、ＮＭＯＳパワートランジスタ２のソース及びサブストレートは、グランドに接続されてグランド電位に保持されるようになっている。
【００２０】
そして、ＰＭＯＳパワートランジスタ１のゲートには、先に述べたようにＰＭＯＳ用スイッチ素子３のドレインが接続されると共に、内部増幅器１０１から第１の駆動信号としての電圧ＶＰＧが印加されるようになっている。
一方、ＮＭＯＳパワートランジスタ２のゲートには、同じく先に述べたようにＮＭＯＳ用スイッチ素子４のドレインが接続されると共に、内部増幅器１０１から第２の駆動信号としての電圧ＶＮＧが印加されるようになっている。
【００２１】
次に、上記構成における動作について、図３に示された主要部の波形図を参照しつつ説明する。なお、図３において、便宜的に、ＩＤ１は、ＰＭＯＳパワートランジスタ１のドレイン電流を、ＩＤ２は、ＮＭＯＳパワートランジスタ２のドレイン電流を、それぞれ意味するものとする。また、同図において、Ｖ１、Ｖ２は、先に述べたように第１の反転増幅器１０２、第２の反転増幅器１０３の出力電圧である。
【００２２】
最初に、入力端子２１には、図３（Ａ）に示されたような台形波が入力されるものとする。
かかる前提の下、まず、時間０〜ｔ１の期間においては、入力端子２１にはグランド電圧に等しい電圧が入力される（図３（Ａ）参照）。この増幅回路は、先に述べたようにゲイン１となるよう負帰還が施されているため、グランド電圧とほぼ等しい電圧が出力されることとなる（図３（Ｆ）参照）。
【００２３】
内部増幅器１０１が十分に高い電圧利得を有し、その最大出力電圧範囲が電源電圧に等しい場合、ＮＭＯＳパワートランジスタ２のゲート電圧ＶＮＧは、電源電圧ＶＤＤと等しくなる（図３（Ｂ）参照）。この時、同時に、第１の反転増幅器１０２にも電圧ＶＮＧが印加されるため、第１の反転増幅器１０２の出力は、論理値Ｌｏｗ、すなわち、この場合、グランド電位となり、ＰＭＯＳ用スイッチ素子３がＯＮ状態とされる。
【００２４】
一方、ＰＭＯＳパワートランジスタ１のゲート電圧ＶＰＧも電源電圧ＶＤＤとほぼ等しくなる。そして、第２の反転増幅器１０３には、電圧ＶＰＧが印加されるため、第２の反転増幅器１０３の出力は、論理値Ｌｏｗ、すなわち、この場合、グランド電位となり、ＮＭＯＳ用スイッチ素子４がＯＦＦ状態とされる。
したがって、ＮＭＯＳパワートランジスタ２は、ＯＮ状態となり、出力電流が流れ、ＯＮ抵抗における電圧降下分が出力されることとなる。
【００２５】
次に、時間ｔ１〜ｔ２の期間においては、入力電圧がグランド電圧から電源電圧ＶＤＤへ向かって切り替わってゆくこととなる（図３（Ａ）参照）。    
時間ｔ１付近では、ＮＭＯＳパワートランジスタ２のゲート・ソース間に高い電圧がかかると同時に、ドレイン・ソース間電圧（ＶＤＳ）が低くなっており（図３（Ｂ）参照）、ＶＤＳ≦ＶＧＳ−ＶＴＨが成立しているため、ＮＭＯＳパワートランジスタ２の動作点は線形領域にある。
【００２６】
この線形領域においては、一般にｇｍ（コンダクタンス）が低く、高い電圧利得を得ることができない。このため、入力電圧の変化に対するＶＮＧの変化量が大きくなる。この際、内部増幅器１０１がＮＭＯＳパワートランジスタ２のゲートを放電する電流が不足し、それによって入力電圧に追従した出力電圧を出力できなくなると、内部増幅器１０１の反転入力端子の電位が非反転入力端子の電位よりも高くなる。その結果、内部増幅器１０１がＰＭＯＳパワートランジスタ１をＯＮさせようと動作するが、ＶＮＧの電位が第１の反転増幅器１０２の出力が反転する所定の閾値電圧に下がるまでは、ＰＭＯＳ用スイッチ素子３がＯＮ状態にあるため（図３（Ｂ）、図３（Ｃ）及び図３（Ｇ）参照）、ＶＰＧは強制的にＶＤＤに保持されることとなり（図３（Ｄ）参照）、従来と異なり、ＰＭＯＳパワートランジスタ１とＮＭＯＳパワートランジスタ２に貫通電流が流れることが防止されることとなる（図３（Ｇ）及び図３（Ｈ）参照）。
なお、時間ｔ３〜ｔ４の間は、上述の動作と電圧、電流の極性が異なるだけで、基本的に同様な動作がなされるものであるので、ここでの再度の詳細な説明は省略することとする。
【００２７】
図２には、内部増幅器１０１の具体回路構成例が示されており、以下、同図を参照しつつ、この回路構成例について説明する。
この内部増幅器１０１の具体回路は、本発明特有のものではなく、例えば、特許第３１０７３５３号公報等により、良く知られているものであるので、以下、概括的に説明することとする。
【００２８】
この内部増幅器１０１は、差動入力回路１０８と同相信号発生回路１０７とに大別されてなるものである。
差動入力回路１０８は、ＰＭＯＳトランジスタＭ１１〜Ｍ１３を中心に構成された第１の差動入力回路１０５と、ＮＭＯＳトランジスタＭ１４〜Ｍ１６を中心に構成された第２の差動入力回路１０６とにより相補型の差動増幅回路が構成されたものとなっている。
一方、同相信号発生回路１０７は、ＰＭＯＳトランジスタＭ１７，Ｍ１８と、ＮＭＯＳトランジスタＭ１９，２０を中心に構成されている。かかる同相信号発生回路１０７は、第１及び第２の差動入力回路１０５，１０６の出力信号が印加され、出力側には、同相で所定の電圧差を有する第１の駆動信号としての電圧ＶＰＧと第２の駆動信号としての電圧ＶＮＧを出力するようになっている。
【００２９】
なお、このような内部増幅器１０１の回路構成にあっても、増幅回路としての全体の動作は、既に先に述べた通りであり、異なることは無いので、ここでの再度の詳細な説明は省略することとする。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態における増幅回路の構成例を示す構成図である。
【図２】内部増幅器の具体回路構成例を示す回路図である。
【図３】本発明の実施の形態における増幅回路の主要部における波形図であり、図３（Ａ）は、入力電圧の変化を示す波形図、図３（Ｂ）は、電圧ＶＮＧの変化を示す波形図、図３（Ｃ）は、第１の反転増幅器の出力電圧Ｖ１の変化を示す波形図、図３（Ｄ）は、電圧ＶＰＧの変化を示す波形図、図３（Ｅ）は、第２の反転増幅器の出力電圧Ｖ２の変化を示す波形図、図３（Ｆ）は、出力電圧の変化を示す波形図、図３（Ｇ）は、ＰＭＯＳパワートランジスタのドレイン電流の変化を示す波形図、図３（Ｈ）は、ＮＭＯＳパワートランジスタのドレイン電流の変化を示す波形図である。
【図４】従来回路の一構成例を示す構成図である。
【図５】図４に示された従来回路の主要部における波形図であり、図５（Ａ）は、入力電圧の変化を示す波形図、図５（Ｂ）は、電圧ＶＮＧの変化を示す波形図、図５（Ｃ）は、電圧ＶＰＧの変化を示す波形図、図５（Ｄ）は、出力電圧の変化を示す波形図、図５（Ｅ）は、ＰＭＯＳパワートランジスタのドレイン電流の変化を示す波形図、図５（Ｆ）は、ＮＭＯＳパワートランジスタのドレイン電流の変化を示す波形図である。
【符号の説明】
【００３１】
１…ＰＭＯＳパワートランジスタ
２…ＮＭＯＳパワートランジスタ
３…ＰＭＯＳ用スイッチ素子
４…ＮＭＯＳ用スイッチ素子
１０１…内部増幅器
１０２…第１の反転増幅器
１０３…第２の反転増幅器
１０４…ＣＭＯＳ出力段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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