(57)【要約】      （修正有）【課題】バルブ型リセスパターンを形成するための側壁保護膜として熱酸化膜を形成するとき処理時間が増加し、厚さ調整が難しいことと、バルブ型リセスパターンにおいて第１リセス領域と第２リセス領域とのＣＤの差が大きい場合、シームが生じ、熱処理によってシームが移動して素子のリフレッシュ特性を低下させることとを防止可能な半導体素子の製造方法を提供する。【解決手段】半導体基板５１Ｂをエッチングして第１リセス領域５５を形成するステップと、第１リセス領域５５を備える半導体基板５１Ｂの全面にプラズマ酸化膜を形成するステップと、プラズマ酸化膜をエッチングして第１リセス領域５５の側壁に側壁保護膜５６Ａを形成するステップと、第１リセス領域５５の底部を等方性エッチングして、第１リセス領域５５よりも広い幅で、かつ、ラウンド形状の第２リセス領域５７を形成するステップとを含む。【選択図】図５Ｅ
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【特許請求の範囲】
【請求項１】
半導体基板上に第１リセス領域を形成する第１ステップと、
該第１リセス領域を備える前記半導体基板の全面にプラズマ酸化膜を形成する第２ステップと、
該プラズマ酸化膜を部分的にエッチングして、前記第１リセス領域の側壁に側壁保護膜を形成する第３ステップと、
前記第１リセス領域の底部を等方性エッチングして、前記第１リセス領域よりも広い幅であり、かつ、ラウンド形状の第２リセス領域を形成する第４ステップと
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記プラズマ酸化膜が、
プラズマチャンバ内で形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記プラズマチャンバが、
プラズマエッチングチャンバ又は感光膜ストリップチャンバを備えることを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記プラズマ酸化膜が、
前記プラズマエッチングチャンバ内で、１００ｍＴｏｒｒ〜１００Ｔｏｒｒの圧力で、３００Ｗ〜９００Ｗの電力を印加して形成されることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記プラズマ酸化膜が、
前記プラズマエッチングチャンバ内でフッ化炭素（ＣＦ４）を用いて形成されることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記プラズマ酸化膜が、
ＣＦ４及びＯ２を１：２の割合で混合した混合ガスを用いて形成されることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項７】
前記プラズマ酸化膜が、
前記感光膜ストリップチャンバ内で、Ｏ２及びＮ２の混合ガスを用いて形成されることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項８】
前記プラズマ酸化膜が、
２０Å〜３０Åの厚さに形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記第２リセス領域が、
前記プラズマ酸化膜をエッチングする前記第３ステップを実行するチャンバと同じチャンバ内で、インシチュで行われることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１０】
前記第２リセス領域の幅が、
前記第１リセス領域の幅の１〜１．５倍に形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１１】
前記等方性エッチングが、
１０ｍＴｏｒｒ〜６０ｍＴｏｒｒの圧力で、３００Ｗ〜１０００Ｗのトップパワーを印加して行われることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１２】
前記等方性エッチングが、
ボトムパワーを印加せずに行われることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記等方性エッチングが、
１Ｗ〜１００Ｗのボトムパワーを印加して行われることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１４】
前記等方性エッチングが、
ＨＢｒ、Ｃｌ２、ＳＦ６、Ｏ２及びＣＦ４からなる群の中から選ばれたいずれか１つの単独ガス又は２つ以上の混合ガスを用いて行われることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１５】
前記第３ステップにおける前記プラズマ酸化膜のエッチングが、
非等方性エッチングであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１６】
前記プラズマ酸化膜を形成する前記第２ステップの前に、第１洗浄処理を更に行うことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１７】
前記プラズマ酸化膜を、前記第１洗浄処理を終了してから１時間以内に形成することを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記第２リセス領域を形成した後に、第２洗浄処理を更に行うことを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１９】
前記第２洗浄処理が、
前記プラズマ酸化膜に影響を与えずに行われることを特徴とする請求項１８に記載の半導体素子の製造方法。
【請求項２０】
前記第２洗浄処理の後に、後エッチング処理を更に行うことを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項２１】
前記第４ステップの後に、前記プラズマ酸化膜を除去するために、第３洗浄処理を更に行うことを特徴とする請求項２０に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の製造技術に関し、特に、バルブ型リセスゲートを有する半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子の超高集積化に伴って、セルメモリトランジスタのチャネル長が短くなり、また、基板にドーピングする注入濃度の上昇に伴って、電界が増加する。電界の増加によって接合漏れ電流が発生し、既存の平面ゲートでは素子のリフレッシュ特性を確保するのが難しい。
【０００３】
したがって、半導体素子のリフレッシュ特性を確保するために、ゲートパターンの下部領域をリセスして、チャネル長を増大させるために三次元（３Ｄ）のゲート構造であるリセスゲート構造を形成する技術が提案された。
【０００４】
図１Ａ及び図１Ｂは、従来技術に係るリセスパターンを示す電子顕微鏡写真である。図１Ａは、活性領域の長軸方向に沿った断面の写真であり、図１Ｂは、活性領域の短軸方向に沿った断面の写真である。
【０００５】
図１Ａに示すように、半導体基板１１に素子分離膜１２を形成して活性領域を画定し、活性領域の基板の一部を選択的にエッチングしてリセス１３を形成する。
【０００６】
前記リセス１３を用いてチャネル長を増大させることによって、リフレッシュ特性を確保することができる。しかし、デザインルールの縮小に伴って、リセス１３のＣＤ（ｃｒｉｔｉｃａｌ  ｄｉｍｅｎｓｉｏｎ）も益々小さくなっている。
【０００７】
これにより、リセス１３の形状は悪くなり、リセス１３の底部の形状は、曲率半径が減少して尖るようになる。
【０００８】
活性領域の短軸方向に沿った図１Ｂに示すように、リセス１３の底部の形状が尖って、素子分離膜１２とリセス１３との界面に尖った突起１００が発生する。この突起１００が漏れ電流の原因として働いて、素子のリフレッシュ特性を劣化させる問題がある。
【０００９】
上記問題を解決するために、バルブ型リセスゲートを形成する処理が提案された。このバルブ型リセスゲート処理では、曲率半径を増大させるためにリセス１３の底部を丸くリセスする。
【００１０】
図２Ａ及び図２Ｂは、従来技術に係るバルブ型リセスパターンを示す電子顕微鏡写真である。図２Ａは、活性領域の長軸方向に沿った断面の写真であり、図２Ｂは、活性領域の短軸方向に沿った断面の写真である。
【００１１】
バルブ型リセスゲート処理では、図２Ａに示すように、半導体基板２１に素子分離膜２２を形成して活性領域を画定し、活性領域の一部を選択的にエッチングしてバルブ型リセス領域２３を形成する。ここで、バルブ型リセス領域２３の上部よりも下部の形状をより大きく、かつ、丸く形成される。
【００１２】
図２Ｂから、バルブ型リセス領域２３を形成することによって、素子分離膜２２とバルブ型リセス領域２３との界面に尖った突起が発生していないことが分かる。
【００１３】
前記バルブ型リセス領域２３の形成は、下記の順で行わなければならない。
【００１４】
半導体基板２１を選択的にエッチングして、垂直形状の第１リセス（図示せず）を形成した後、第１リセスの側壁上に、第２リセス（図示せず）を形成するための後続のエッチングのときに第１リセス領域の側壁を保護する側壁保護膜が形成される。第２リセスは、第１リセス領域の底だけを等方性エッチングして形成される。
【００１５】
このとき、側壁保護膜として、ｈｉｇｈ  ｔｅｍｐｅｒａｔｕｒｅ  ｏｘｉｄｅ（ＨＴＯ）、ｌｏｗ  ｐｒｅｓｓｕｒｅ  ｔｅｔｒａｅｔｈｙｌｏｘｙｓｉｌａｎｅ（ＬＰＴＥＯＳ）系の熱酸化膜を用いる。しかし、熱酸化膜を形成する場合、最低５時間以上の処理時間を要するだけでなく、側壁保護膜の厚さを調整するのも難しい。また、熱酸化膜を用いて側壁保護膜を形成する場合、底部分が上部分よりも厚く形成されることによって、エッチングが不十分なときには、第２リセス領域が形成できないことがある。
【００１６】
図３は、これらの従来技術に係る熱酸化膜の問題点を示す電子顕微鏡写真である。
【００１７】
図４Ａ及び図４Ｂは、従来技術に係るバルブ型リセスゲートを示す電子顕微鏡写真である。図４Ａ及び図４Ｂに示すように、第２リセス領域のＣＤ調整が難しく、また、第２リセス領域のＣＤが大きいほど、後続のポリシリコン電極を形成するときに第１リセス領域と第２リセス領域とのＣＤの差だけのシーム４００Ａが形成される。該シーム４００Ａは、ステップカバレッジの良いポリシリコンがリセスパターンの表面に沿って形成されることによって生じる中空の空間である。符号４００Ｂは、後続する熱処理の後に、例えば図４Ａの位置から、移動したシームを表す。このように後続の熱処理を行う場合、シームがゲート酸化膜とポリシリコン電極との界面に移動して、素子のリフレッシュ特性を低下させる可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであり、その目的は、バルブ型リセスパターンを形成するための側壁保護膜として熱酸化膜を形成するとき、処理時間が増加し、また、厚さ調整が難しいことと、バルブ型リセスパターンにおいて、第１リセスと第２リセスのＣＤとの差が大きくなる場合、中空の空間（シーム）が生じ、熱処理によってシームが移動して素子のリフレッシュ特性を低下させることとを防止することができる半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明の半導体素子の製造方法は、半導体基板をエッチングして第１リセス領域を形成するステップと、該第１リセス領域を備える前記半導体基板の全面にプラズマ酸化膜を形成するステップと、該プラズマ酸化膜をエッチングして第１リセス領域の側壁に側壁保護膜を形成するステップと、前記第１リセス領域の底部を等方性エッチングして、前記第１リセス領域よりも広い幅であり、かつ、ラウンド形状の第２リセス領域を形成するステップとを含むことを特徴としている。
【００２０】
また、前記プラズマ酸化膜を、プラズマエッチングチャンバ又は感光膜ストリップチャンバ内で形成することを特徴としている。
【発明を実施するための最良の形態】
【００２１】
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。
【００２２】
図５Ａ〜図５Ｇは、本発明の好ましい実施形態に係るリセスゲートを有する半導体素子の製造方法を、工程順に説明するための断面図である。
【００２３】
図５Ａに示すように、半導体基板５１に素子分離膜５２を形成する。ここで、素子分離膜５２は、活性領域を画定するためのものであって、半導体基板５１を選択的に一部エッチングしてトレンチを形成し、絶縁膜を埋め込んだ後、平坦化して形成する。
【００２４】
半導体基板５１上に犠牲酸化膜とハードマスクを順に積層し、該ハードマスク上に感光膜（図示せず）を形成し、露光及び現像によって、感光膜のうち、リセスパターンを形成する予定の領域を開放させた後、感光膜をエッチングマスクとしてハードマスク及び犠牲酸化膜をエッチングする。これによって、第１マスクパターン５３と第２マスクパターン５４が、リセス予定領域を画定するために、半導体基板５１と素子分離膜５２の上に順に形成される。
【００２５】
特に、第１マスクパターン５３は、半導体基板５１のトップアタック（Ｔｏｐ  Ａｔｔａｃｋ）を防止するためのものであって、熱酸化膜、Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ（ＨＴＯ）、Ｍｉｄｄｌｅ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ（ＭＴＯ）、Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｔｅｔｒａｅｔｈｌｙｏｘｙｓｉｌａｎｅ（ＬＰＴＥＯＳ）及びＰｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｔｅｔｒａｅｔｈｌｙｏｘｙｓｉｌａｎｅ（ＰＥＴＥＯＳ）からなる群の中から選ばれたいずれか１つの物質で形成される。第１マスクパターン５３はまた、素子分離膜５２を形成するときに用いられたパッド酸化膜で形成することができる。第１マスクパターン５３は、５０Å〜５００Åの厚さに形成される。そして、第２マスクパターン５４は、非晶質カーボン、ｓｉｌｉｃｏｎ  ｏｘｙｎｉｔｒｉｄｅ（ＳｉＯＮ）及びポリシリコンの群の中から選ばれたいずれか１つの物質の層又は２つ以上の物質の混合層として形成する。
【００２６】
図５Ｂに示すように、第１マスクパターン５３と第２マスクパターン５４をエッチングマスクとして半導体基板５１をエッチングして、第１リセス５５を形成する。ここで、第１リセス５５は、後続のバルブ型リセス領域（図５Ｆ参照）のネック部分になるものであって、垂直形状に、即ち、側壁が半導体基板５１の平面に略垂直に形成される。特に、第１リセス５５を、１０００Å〜２０００Åの深さに形成する。
【００２７】
第１マスクパターン５３及び第２マスクパターン５４を形成する第１エッチングと、第１リセス５５を形成するエッチングとを、同一チャンバ内で、即ちインシチュで行うことができ、または、異なるチャンバ内で、即ちエクスシチュで行うこともできる。
【００２８】
続いて、第１リセス５５が形成された結果物、即ち第１リセス５５が形成された状態の半導体基板に第１洗浄処理を行う。この第１洗浄処理は、Ｓｕｌｆｕｒｉｃ  ａｃｉｄｅ−Ｐｅｒｏｘｉｄｅ  Ｍｉｘｔｕｒｅ（ＳＰＭ）、Ｂｏｆｆｅｒｅｄ  ｏｘｉｄｅ  Ｅｔｃｈａｎｔ（ＢＯＥ）及び水酸化アンモニウムを順に用いた洗浄として行うことができる。したがって、第１リセス５５を形成するためのエッチング時に発生したポリマー及び自然酸化膜のようなエッチング残留物を、第１洗浄処理によって除去することができる。
【００２９】
続いて、第２マスクパターン５４を除去する。ここで、符号５１Ａは、半導体基板５１をエッチングした後に形成された、エッチングされた半導体基板を表す。
【００３０】
図５Ｃに示すように、第１リセス５５を備える結果物（第１リセス５５が形成された状態の半導体基板）の全面にプラズマ酸化膜５６を形成する。ここで、プラズマ酸化膜５６は、プラズマ酸化を行って形成した膜であって、２０Å〜３０Åの厚さに形成することができる。
【００３１】
プラズマ酸化膜５６は、プラズマエッチングチャンバ又は感光膜ストリップチャンバ内で形成することができる。
【００３２】
ここで、プラズマエッチングチャンバ内でプラズマ酸化膜５６を形成する場合、３０℃〜３００℃の温度および１００ｍＴｏｒｒ〜１００Ｔｏｒｒの圧力で、３００Ｗ〜９００Ｗの電力を印加し、ＣＦ４及びＯ２の混合ガスを用いるが、この混合ガスは、ＣＦ４：Ｏ２が１：２の割合（体積割合）で混合された混合ガスである。特に、混合ガス中のＣＦ４ガスは、プラズマ酸化膜５６を形成するとともに、第１リセス５５を形成するときに半導体基板５１の損傷層を除去してキュアリング（修復）し、且つ第１リセス５５と素子分離膜５２との界面における尖った突起の形成を抑制するという長所がある。
【００３３】
また、感光膜ストリップチャンバ内でプラズマ酸化膜５６を形成する場合には、Ｏ２及びＮ２の混合ガスを用いてプラズマ酸化処理を行うことができる。
【００３４】
特に、プラズマ酸化は、自然酸化膜の成長を最小限に抑え、プラズマ酸化膜５６の生成を極大化するために、洗浄処理後、最高３０分〜１時間の遅延時間を超えないうちに行われるのが望ましい。これは、遅延時間が１時間以上になると、自然酸化膜の成長などによってプラズマ酸化膜５６の形成が難しくなるためである。
【００３５】
このように、熱酸化膜の形成時間は最低５時間以上である反面、プラズマ酸化膜５６は、ウエハ１枚当たり３分間以内と、処理が速く、厚さを薄く調整することができる。また、全面に均一な厚さに形成されるため、後続の第１リセス５５の側壁にプラズマ酸化膜５６を残留させるエッチングが容易になり、これによって後続の第２リセス領域を形成するときにエッチング対象を十分に確保することができるため、安定した第２リセス領域を形成することができる。そして、熱酸化膜は、５００℃程度で形成される反面、プラズマ酸化膜５６は、３０℃〜３００℃の温度でも十分に形成され得る。
【００３６】
図５Ｄに示すように、プラズマ酸化膜５６を非等方性エッチングして第１リセス５５の側壁に、エッチングされたプラズマ酸化膜５６Ａを形成する。ここで、エッチングされたプラズマ酸化膜５６Ａは、後述する第２リセス領域を形成するための後続の第２エッチングにおいて、第１リセス５５の側壁を保護するための側壁保護膜であって、１０ｍＴｏｒｒ〜６０ｍＴｏｒｒの圧力でＣＦ４、Ｏ２及びＡｒの混合ガスを用いて形成されることができる。
【００３７】
図５Ｅに示すように、第１リセス５５の下に、エッチングされた半導体基板５１Ａを等方性エッチング（第２エッチング）して第２リセス５７を形成する。ここで、第２リセス５７は、エッチングされたプラズマ酸化膜５６Ａによって第１リセス５５の側壁が保護された状態で等方性エッチングされて、ラウンド形状、即ち断面が円形状であり、かつ、第２リセス５７の幅が第１リセス５５の幅よりも広く形成される。等方性エッチング時、第１マスクパターン５３がエッチングされた半導体基板５１Ａの表面を保護して損傷を防止する。
【００３８】
第２リセス５７を形成するための等方性エッチングは、図５Ｄのエッチングされたプラズマ酸化膜５６Ａのエッチングと同一チャンバ内でインシチュで行われる。このとき、１０ｍＴｏｒｒ〜６０ｍＴｏｒｒの圧力で、３００Ｗ〜１０００Ｗのトップパワー、ボトムパワーを印加せず又は１Ｗ〜１００Ｗのボトムパワーを印加して、ＨＢｒ、Ｃｌ２、Ｏ２、ＳＦ６及びＣＦ４の群の中から選ばれたいずれか１つのガス又は２つ以上の混合ガスを用いて行うことができる。ここで、符号５１Ｂは、エッチングされた半導体基板５１Ａを等方性エッチングして形成された後の、等方性エッチングされた半導体基板を表す。
【００３９】
特に、第２リセス５７の幅は、第１リセス５５の幅の１倍〜１．５倍になるように形成する。これは、第２リセス５７の幅が第１リセス５５の幅に比べて大きすぎる場合、後続のゲート電極５９を形成する処理のときにポリシリコン電極にシームが生じて素子不良を引き起こす問題があり、この問題を防止するためである。
【００４０】
次に第２洗浄処理（図示せず）を行う。ここで、第２洗浄処理は、エッチングされたプラズマ酸化膜５６Ａが除去されない条件で行うが、ＳＰＭと水酸化アンモニウムを順に用いて行うことができる。洗浄処理によって第１マスクパターン５３が除去される。
【００４１】
エッチングされたプラズマ酸化膜５６Ａを除去するために、ＢＯＥ成分を含んで洗浄処理を行う場合、半導体基板５１Ｂもある程度損傷して、第２リセス５７の幅が必要以上に広くなり得る。したがって、エッチングされたプラズマ酸化膜５６Ａが除去されない条件で洗浄処理を行うことによって、第２リセス５７を形成するためのエッチングにおいて発生したエッチング不純物を選択的に除去することができる。
【００４２】
続いて、後エッチング処理（ＬＥＴ）を行う。ここで、後エッチング処理は、ＣＦ４及びＯ２の混合ガスを用いて行って、上記のエッチングによって損傷した半導体基板５１Ｂの損傷層をキュアリング（修復）するとともに、第２リセス５７を形成した後に残っている尖った突起を除去する。このとき、エッチングされたプラズマ酸化膜５６Ａがバリアの役割をして、第１リセス５５のＣＤの増大を防止する。
【００４３】
図５Ｆに示すように、第３洗浄処理を行って、エッチングされたプラズマ酸化膜５６Ａを除去する。このとき、第１リセス５５の側壁に形成された、エッチングされたプラズマ酸化膜５６Ａの他に、上記の後エッチング処理で発生した少量のプラズマ酸化膜もともに除去される。
【００４４】
したがって、垂直形状の第１リセス５５と円形状の第２リセス５７とからなるバルブ型リセスパターン５００が形成される。このとき、第２リセス５７の幅Ｗ２は、第１リセス５５の幅Ｗ１に対して１倍〜１．５倍になるように形成される。
【００４５】
図５Ｇに示すように、等方性エッチングされた基板５１Ｂ、素子分離膜５２及びバルブ型リセス領域５００の全面にゲート絶縁膜５８を形成する。ここで、ゲート絶縁膜５８は、例えば酸化物の膜として形成する。
【００４６】
続いて、ゲート絶縁膜５８上に導電物質を形成する。ここで、導電物質は、ゲート電極５９を形成するためのものであって、バルブ型リセスパターン５００を満たし、かつ、等方性エッチングされた半導体基板５１Ｂの上部を覆うように形成され、例えばポリシリコンで形成される。
【００４７】
続いて、導電物質及びゲート絶縁膜５８をパターニングしてゲート電極５９を形成する。
【００４８】
上述した本発明では、バルブ型リセスパターン５００を形成するときに第１リセス５５の側壁保護のためにエッチングされたプラズマ酸化膜５６Ａを形成するが、これには熱酸化膜で形成するよりも量産性を向上することができるという長所がある。
【００４９】
また、厚さ調整が容易であり、全面に均一に蒸着される、エッチングされたプラズマ酸化膜５６Ａを薄く形成して、第１リセス５５の幅に対して１倍〜１．５倍になる円形状の第２リセス５７を形成することによって、後続のゲート電極５９を形成する処理のときにバルブ型リセスパターン５００の第１リセス領域５５と第２リセス領域５７の幅の差が大きすぎてシームが発生する現象を防止することができるという長所がある。
【００５０】
本発明は、プラズマ酸化膜を側壁保護膜として形成して処理時間の短縮及び厚さ調整を容易にすることによって、第１リセス領域の幅に対して第２リセス領域の幅を１倍〜１．５倍に形成して、ゲート電極を形成するときにシームが発生するのを防止することができるという効果を奏する。
【００５１】
また、本発明は、７０ｎｍ以下のクラスのＤＲＡＭ素子において、ゲート電極の形成時におけるシームの発生及び発生したシームの移動を防止し、半導体基板の尖った突起の形成を効果的に制御して、リセスゲートを５０ｎｍクラスの素子まで適用できるようにし、ＤＲＡＭ素子のリフレッシュ特性の向上に寄与するという効果を奏する。
【００５２】
以上、特定の実施形態によって本発明を説明したが、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５３】
【図１Ａ】従来技術に係るリセスゲートを示す電子顕微鏡写真である。
【図１Ｂ】従来技術に係るリセスゲートを示す電子顕微鏡写真である。
【図２Ａ】従来技術に係るバルブ型リセスゲートを示す電子顕微鏡写真である。
【図２Ｂ】従来技術に係るバルブ型リセスゲートを示す電子顕微鏡写真である。
【図３】従来技術に係る熱酸化膜の問題点を示す電子顕微鏡写真である。
【図４Ａ】従来技術に係るバルブ型リセスゲートの問題点を示す電子顕微鏡写真である。
【図４Ｂ】従来技術に係るバルブ型リセスゲートの問題点を示す電子顕微鏡写真である。
【図５Ａ】本発明の好ましい実施形態に係るリセスゲートを有する半導体素子の製造方法を説明するための断面図である。
【図５Ｂ】本発明の好ましい実施形態に係るリセスゲートを有する半導体素子の製造方法を説明するための断面図である。
【図５Ｃ】本発明の好ましい実施形態に係るリセスゲートを有する半導体素子の製造方法を説明するための断面図である。
【図５Ｄ】本発明の好ましい実施形態に係るリセスゲートを有する半導体素子の製造方法を説明するための断面図である。
【図５Ｅ】本発明の好ましい実施形態に係るリセスゲートを有する半導体素子の製造方法を説明するための断面図である。
【図５Ｆ】本発明の好ましい実施形態に係るリセスゲートを有する半導体素子の製造方法を説明するための断面図である。
【図５Ｇ】本発明の好ましい実施形態に係るリセスゲートを有する半導体素子の製造方法を説明するための断面図である。
【符号の説明】
【００５４】
５１      半導体基板
５２      素子分離膜
５３      第１マスクパターン
５４      第２マスクパターン
５５      第１リセス
５６      プラズマ酸化膜
５７      第２リセス
５８      ゲート絶縁膜
５９      ゲート電極
【図５Ａ】
2008124461.tif 000003
【図５Ｂ】
2008124461.tif 000004
【図５Ｃ】
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【図５Ｄ】
2008124461.tif 000006
【図５Ｅ】
2008124461.tif 000007
【図５Ｆ】
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【図５Ｇ】
2008124461.tif 000009
【図１Ａ】
2008124461.tif 000010
【図１Ｂ】
2008124461.tif 000011
【図２Ａ】
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【図２Ｂ】
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【図３】
2008124461.tif 000014
【図４Ａ】
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【図４Ｂ】
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