(57)【要約】【課題】従来の非同期データ受け渡しでは、送り側の信号変化周期を受け側の動作クロックの２倍以上にしておく必要があった。  ここで本発明では、この制限なく、非同期データの受け渡しを可能にすることを目的とする。【解決手段】この目的を達成するために本発明では、非同期の関係にある２つのクロックから位相差量をパルス幅で抽出し、これを制御カウンタのクロックとして使用し、徐々にパルス幅が大きくなってカウンタが動作すると、遅延量制御部によって、一方のクロックの遅延量を制御し、一方のクロックが他方のクロックに追従する装置を提供する。【選択図】図３
2008092359.tif 000002
【特許請求の範囲】
【請求項１】
複数のクロック間において使用する複数クロック間位相調整装置であって、
第１のクロックおよび第２のクロックに基づいて前記第１のクロックおよび前記第２のクロックの間の位相差を検出し、前記位相差の量をパルス幅で出力し、かつ、前記第１のクロックと前記第２のクロックとのどちらが進んでいるのか遅れているのかを示す基準前後情報を出力する位相差検出部と、
前記位相差量のパルスを位相差量クロックとして動作し、かつ、前記基準前後情報に基づいて前記位相差量をカウントアップまたはカウントダウンを遅延量制御カウンタと、
前記遅延量制御カウンタの値に基づいて、前記第１のクロックの遅延量を制御する遅延量制御部と、
を有する複数クロック間位相調整装置。
【請求項２】
請求項１に記載の複数クロック間位相調整装置であって、
前記第１のクロックから第１の基準信号を生成する第１の基準信号生成器と、
前記第２のクロックから第２の基準信号を生成する第２の基準信号生成器と
を有し、
前記位相差検出部は、
前記第１の基準信号および前記第２の基準信号の間の位相差を検出し、前記位相差の量をパルス幅で出力し、かつ、前記第１のクロックと前記第２のクロックとのどちらが進んでいるのか遅れているのかを示す基準前後情報を出力する複数クロック間位相調整装置。
【請求項３】
請求項２に記載の複数クロック間位相調整装置であって、
前記第１のクロックおよび前記第２のクロックの周波数差がプロセスばらつき及びノイズ成分の誤差分のみである複数クロック間位相調整装置。
【請求項４】
請求項２に記載の複数クロック間位相調整装置であって、
前記第１のクロックおよび前記第２のクロックの周波数が同程度であり、前記第１のクロックおよび前記第２のクロックの周波数差が、前記第１のクロックの幅または前記第２のクロックの幅の４分の１以下である複数クロック間位相調整装置。
【請求項５】
請求項４に記載の複数クロック間位相調整装置であって、
前記第２のクロックの周波数が前記第１のクロックの周波数のほぼ整数倍であり、
前記第２のクロックの周波数を前記整数分の１に分周する分周器を有し、
前記第２の基準信号生成器は、
前記分周器による分周後のクロック出力を入力する複数クロック間位相調整装置。
【請求項６】
請求項４に記載の複数クロック間位相調整装置であって、
前記第２のクロックの周波数が前記第１のクロックの周波数のほぼ整数倍であり、
前記第２の基準信号生成器は、
前記第２の基準信号のパルス幅を前記整数倍に補正する複数クロック間位相調整装置。
【請求項７】
請求項１ないし６に記載の複数クロック間位相調整装置であって、
前記遅延量制御カウンタのクロック入力前段にシュミットを有する複数クロック間位相調整装置。
【請求項８】
請求項１ないし７に記載の複数クロック間位相調整装置であって、
非同期回路間のフリップフロップの信号の受け渡しに利用され、前記非同期回路に接続される複数クロック間位相調整装置。
【請求項９】
請求項１ないし７に記載の複数クロック間位相調整装置であって、
ＰＬＬのリファレンスクロックと前記ＰＬＬの出力クロックとの間の位相を補償する複数クロック間位相調整装置。
【請求項１０】
請求項２ないし７に記載の複数クロック間位相調整装置であって、
システムＬＳＩの内部のクロックと前記システムＬＳＩの外部の同期メモリ内のクロックとの間の位相を補償し、前記システムＬＳＩから前記同期メモリに同期クロックを供給することなく前記基準信号生成器の出力のみ前記同期メモリへ受け渡すことで、前記システムＬＳＩと前記同期メモリとの間で同期アクセスを行う複数クロック間位相調整装置。
【請求項１１】
請求項１０に記載の複数クロック間位相調整装置であって、
前記システムＬＳＩ側がスリープ状態に入る場合に、前記同期メモリにもスリープを指示する複数クロック間位相調整装置。
【請求項１２】
請求項１に記載の複数クロック間位相調整装置であって、
前記位相差検出部は、
前記第１のクロックおよび前記第２のクロックにおける全クロックで位相比較を行う複数クロック間位相調整装置。
【請求項１３】
請求項１ないし１２に記載の複数クロック間位相調整装置を有する携帯電話システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期式ディジタルシステムや携帯電話システムにおいて、同期の取れていない複数の基準クロック間の位相調整に関するものである。
【背景技術】
【０００２】
近年のディジタル同期システムでは、基準クロックを複数存在させ、システム内部の各々の回路を適した周波数で動作させることで、ローパワー化やノイズの抑圧が試みられている。
【０００３】
このとき、異なる基準クロック間の通信では、非同期信号として扱わなくてはならない課題が生じるが、従来、非同期受け渡しの技術としては、送り側の信号変化周期を受け側クロック周期の２倍以上にする等の非同期対策を行っている。(例えば、非特許文献１参照。)
【非特許文献１】Mike Stein、”複数クロックの混在回路で信号同期を取る”、[online]、Design Feature 2003年11月号、[平成１８年６月７日検索]、インターネット、＜ＵＲＬ：http://www.ednjapan.com/content/issue/2003/11/feature/feature02.html＞
【発明の開示】
【発明が解決しようとする課題】
【０００４】
まず、図１を用いて、非同期信号を対策無しで受け渡そうとした場合に生じる不都合を説明する。図１は本発明の従来の非同期データ受け渡しの課題を示すブロック図、タイムチャート、対策技術を示した図である。
【０００５】
図１（ａ）において、ＣＬＫ１とＣＬＫ２とは周波数も異なり、かつ、ＣＬＫ１とＣＬＫ２との間の位相には、何の関係も無いものとする。このとき、フリップフロップ１０２のデータ入力端子Dの信号変化と、ＣＬＫ２の立ち上がりエッジとが、ほぼ同時刻に起こった場合、図１（ｂ）に示す通り、フリップフロップ１０２の出力Qは、メタステーブル状態という発振(または中間電位出力)を発生してしまう。このようなことが発生すると、フリップフロップ１０２の後段のデータを破壊してしまう可能性がある。
【０００６】
この発振に対して、非同期間の信号の受け渡しにおいては、図２に示す構成を採るのが一般的である。図２に示すように、フリップフロップ１０２の後段に同じＣＬＫ２で動作するフリップフロップ１０３を設け、かつ、クロックＣＬＫ２の周波数をクロックＣＬＫ１の周波数より２倍以上大きくする。図２は従来の非同期データ受け渡しの対策技術を示すブロック図である。
【０００７】
図１（ｂ）に示した通り、フリップフロップ１０２のメタステーブル状態の時間は限られているため、上述のような構成をとることで、フリップフロップ２０３の出力は安定的に値が確定する。
【０００８】
以上が、非同期信号を受け渡す場合の一般的な手法であるが、このような従来の技術では、次のような事情が残っていた。すなわち、（１）送り側の信号変化周期を受信側の動作周波数より２倍以上大きくする必要がある。（２）送り側の信号変化周期が受信側の動作周波数より２倍以上大きくない場合には、送信側の送信部に、データバッファが必要になる。これは、受信側の動作周波数より２倍以上大きい周期で送信していく間、送信周期より短い間隔で送信部から送られてくるデータは、一時的にデータバッファに蓄積し、順次送信していくためである。
【０００９】
つまり、送り側の信号変化周期が受信側の動作周波数より２倍以上大きくない場合、一度に送信するデータサイズが大きいほど、データバッファには大きい容量を必要とする。また、送り側の信号変化周期が受信側の動作周波数より２倍以上大きくない場合、常に連続するデータでは受け渡すことはできないという事情がある。
【００１０】
本発明は上記事情を鑑みてなされたものであって、送り側の信号変化周期が受信側の動作周波数の２倍以下の場合でも、非同期信号を受け渡すことができる複数クロック間位相調整装置および携帯電話システムを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の第１の複数クロック間位相調整装置は、複数のクロック間において使用する複数クロック間位相調整装置であって、第１のクロックおよび第２のクロックに基づいて前記第１のクロックおよび前記第２のクロックの間の位相差を検出し、前記位相差の量をパルス幅で出力し、かつ、前記第１のクロックと前記第２のクロックとのどちらが進んでいるのか遅れているのかを示す基準前後情報を出力する位相差検出部と、前記位相差量のパルスを位相差量クロックとして動作し、かつ、前記基準前後情報に基づいて前記位相差量をカウントアップまたはカウントダウンを遅延量制御カウンタと、前記遅延量制御カウンタの値に基づいて、前記第１のクロックの遅延量を制御する遅延量制御部と、を有する構成としている。
【００１２】
この構成により、送り側の信号変化周期が受信側の動作周波数の２倍以下の場合でも、非同期信号を受け渡すことができる。例えば、送り側のクロックの位相と、受け側のクロックの位相が、完全に一致していなくても、一定の関係が保てていれば、信号を受け渡すことができるため、これにより、お互い周波数も位相も異なる非同期クロック間において、信号の受け渡しが可能になる。
【００１３】
また、本発明の第２の複数クロック間位相調整装置は、前記第１のクロックから第１の基準信号を生成する第１の基準信号生成器と、前記第２のクロックから第２の基準信号を生成する第２の基準信号生成器とを有し、前記位相差検出部が、前記第１の基準信号および前記第２の基準信号の間の位相差を検出し、前記位相差の量をパルス幅で出力し、かつ、前記第１のクロックと前記第２のクロックとのどちらが進んでいるのか遅れているのかを示す基準前後情報を出力する構成としている。
【００１４】
この構成により、クロックに基づく基準パルスを生成することができ、例えば基準信号をクロックの１０００回トグルに１回出力することにより、消費電力を低減することが可能となる。
【００１５】
また、本発明の第３の複数クロック間位相調整装置は、前記第１のクロックおよび前記第２のクロックの周波数差がプロセスばらつき及びノイズ成分の誤差分のみである構成としている。
【００１６】
この構成により、第１および第２のクロックの周波数差は微細なものとなるため、基準信号生成器による基準信号の生成を相応に間引くことが可能となる。
【００１７】
また、本発明の第４の複数クロック間位相調整装置は、前記第１のクロックおよび前記第２のクロックの周波数が同程度であり、前記第１のクロックおよび前記第２のクロックの周波数差が、前記第１のクロックの幅または前記第２のクロックの幅の４分の１以下である構成としている。
【００１８】
この構成により、２つのクロックの周波数が異なるが近いものである場合には、たとえ２クロック間でバラツキ誤差を含むとしても、非同期信号の受け渡しが可能となる。
【００１９】
また、本発明の第５の複数クロック間位相調整装置は、前記第２のクロックの周波数が前記第１のクロックの周波数のほぼ整数倍であり、前記第２のクロックの周波数を前記整数分の１に分周する分周器を有し、前記第２の基準信号生成器が、前記分周器による分周後のクロック出力を入力する構成としている。
【００２０】
この構成により、２つのクロックの周波数が大きく異なるが一方の周波数が他方の周波数の整数倍程度の関係にある場合には、非同期信号の受け渡しが可能となる。
【００２１】
また、本発明の第６の複数クロック間位相調整装置は、前記第２のクロックの周波数が前記第１のクロックの周波数のほぼ整数倍であり、前記第２の基準信号生成器が、前記第２の基準信号のパルス幅を前記整数倍に補正する構成としている。
【００２２】
この構成により、２つのクロックの周波数が大きくことなるが一方の周波数が他方の周波数の整数倍程度の関係にある場合には、非同期信号の受け渡しが可能となる。
【００２３】
また、本発明の第７の複数クロック間位相調整装置は、前記遅延量制御カウンタのクロック入力前段にシュミットを有する構成としている。
【００２４】
この構成により、シュミット通過できるパルス幅を、第１のクロックが第２のクロックに追従制御する基準幅にすることで、位相差検出部の出力パルスの幅がシュミットを通過するほどの幅になったときは、遅延量制御カウンタを構成する全てのＣＭＯＳトランジスタにとって、安定的に動作できる信号が確保されているので、短いパルス幅による、遅延量制御カウンタの誤動作を回避することができる。
【００２５】
また、本発明の第８の複数クロック間位相調整装置は、非同期回路間のフリップフロップの信号の受け渡しに利用され、前記非同期回路に接続される構成としている。
【００２６】
この構成により、送り側の信号変化周期が受信側の動作周波数の２倍以下の場合でも、非同期信号を受け渡すことができる。
【００２７】
また、本発明の第９の複数クロック間位相調整装置は、ＰＬＬのリファレンスクロックと前記ＰＬＬの出力クロックとの間の位相を補償する構成としている。
【００２８】
この構成により、ＰＬＬの前段領域と後段領域とは同期状態となり、データの受け渡しを自由に行うことが可能である。
【００２９】
また、本発明の第１０の複数クロック間位相調整装置は、システムＬＳＩの内部のクロックと前記システムＬＳＩの外部の同期メモリ内のクロックとの間の位相を補償し、前記システムＬＳＩから前記同期メモリに同期クロックを供給することなく前記基準信号生成器の出力のみ前記同期メモリへ受け渡すことで、前記システムＬＳＩと前記同期メモリとの間で同期アクセスを行う構成としている。
【００３０】
この構成により、同期クロックをシステムＬＳＩから同期メモリへ供給することなく同期アクセスを行うことが可能となり、したがって従来その供給のために発生していた大きな消費電流を抑制することができる。
【００３１】
また、本発明の第１１の複数クロック間位相調整装置は、前記システムＬＳＩ側がスリープ状態に入るときに、前記同期メモリにもスリープを指示する構成としている。
【００３２】
この構成により、例えば同期メモリ内のＰＬＬを常に動作させることがないため、消費電力を低減することができる。
【００３３】
また、本発明の第１２の複数クロック間位相調整装置は、前記位相差検出部が、前記第１のクロックおよび前記第２のクロックにおける全クロックで位相比較を行う構成としている。
【００３４】
この構成により、基準信号生成器を有さずに、非同期信号の受け渡しが可能となる。
【００３５】
また、本発明の第１の携帯電話システムは、２クロック間位相調整装置を有する構成としている。
【００３６】
この構成により、送り側の信号変化周期が受信側の動作周波数の２倍以下の場合でも、非同期信号を受け渡すことができる携帯電話システムを実現することができる。
【発明の効果】
【００３７】
本発明によれば、送り側の信号変化周期が受信側の動作周波数より２倍以下の場合でも、非同期信号を受け渡すことを可能となる。
また、延量制御カウンタが頻繁にカウント動作するような２つのクロックの関係で無い限り、例えば、３０ＭＨｚと６４ＭＨｚのような全く異なる周波数でも、一方の基準信号生成器の基準信号イネーブルの取り出し回数を変更し、位相検出部内でのパルスの生成方法を変更することで、本発明は適用できる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施形態について説明する。
尚、以下に説明する実施形態は説明のためのものであり、本発明の範囲を制限するものではない。従って、当業者であればこれらの各要素、もしくは全要素をこれと均等なものに置換した実施形態を採用することが可能であるが、これらの実施形態も本願発明の範囲に含まれる。
【００３９】
（第１の実施形態）
まず、本発明の第１の実施形態における２クロック間位相調整装置３００について説明する。
【００４０】
図３は本発明の第１の実施形態における２クロック間位相調整装置３００のブロック図を示している。２クロック間位相調整装置３００は、ＰＬＬ３０１、ＰＬＬ３０２、基準信号生成器３０３、基準信号生成器３０４、位相差検出部３０７、カウンタ３１１、遅延量セレクタ３１２、遅延バッファ３１３を有する。尚、２クロック間位相調整装置３００は複数クロック間位相調整装置の一例である。
【００４１】
ＰＬＬ３０１とＰＬＬ３０２は、本実施形態においては同じ周波数のクロック生成を設計ターゲットに設計されたものであるが、実際のＰＬＬではプロセスバラツキ等の誤差を含んでいるため、２つのＰＬＬの出力クロック周波数は完全には一致せず、数ｐｐｍ程度の周波数差が発生している。
【００４２】
ここで、ＰＬＬ３０１のクロックＣＬＫ１から基準信号生成器３０３で、歯抜け式で基準パルス３０５を取り出す。また、ＰＬＬ３０２のクロックＣＬＫ１'からも、基準信号生成器３０４で、歯抜け式で基準パルス３０６を取り出す。
【００４３】
このとき、基準信号生成器３０３と基準信号生成器３０４との基準パルスを取り出すためのイネーブル信号Ｅ１、Ｅ２は、それぞれＣＬＫ１、ＣＬＫ１'で動作するカウンタの、同じカウント値で発生するものとする。ここでは、例えば基準パルス３０５は、ＣＬＫ１の１０００回トグルに１回のパルス、例えば基準パルス３０６も、ＣＬＫ１の１０００回トグルに１回のパルスとする。
【００４４】
次に、基準パルス３０５と基準パルス３０６とを元に、位相差検出部３０７により、図３（ｂ）のように、２つのクロックの位相のずれ分をカウンタクロック３０９のパルスとして取り出す。かつ、基準パルス３０６に対し、基準パルス３０６が進んでいるのか遅れているのかの情報を示す基準前後情報３１０を取り出す。
【００４５】
カウンタクロック３０９を遅延量制御カウンタ３１１のクロック端子に入力し、基準前後情報３１０を遅延量制御カウンタ３１１内のカウントアップ／カウントダウンセレクタに入力する。
【００４６】
ここで、ＣＬＫ１とＣＬＫ１'の位相差が小さい場合は、位相差検出部３０７の出力パルスであるカウンタクロック３０９の幅が、遅延量制御カウンタ３１１を構成するフリップフロップのクロックとしては足りず、遅延量制御カウンタ３１１はカウント動作されない。
【００４７】
しかし、ＣＬＫ１とＣＬＫ１'の周波数のわずかな誤差により、図３（ｂ）のように、カウンタクロック３０９の幅は徐々に大きくなる。
【００４８】
そして、カウンタクロック３０９の幅が、遅延量制御カウンタ３１１を構成するフリップフロップのクロックとして足りるだけの幅に達すると、遅延量制御カウンタ３１１はカウント動作する。このとき、遅延量制御カウンタ３１１は、基準前後情報３１０を元に、カウントアップ、またはカウントダウンする。
【００４９】
遅延量制御カウンタ３１１のカウントアップまたはカウントダウン信号は、遅延量セレクタ３１２のセレクト端子に入力し、図３（ａ）のような構成で、遅延量制御カウンタ３１１の値応じて、ＣＬＫ１の遅延量を変更する。
【００５０】
ここで、遅延バッファ３１３の１段あたりの遅延量は、遅延量制御カウンタ３１１がクロックと認識するカウンタクロック３０９の幅とほぼ同等の値に予めしておく。このようにすることで、図３（ｂ）のＣＬＫ１の位相が遅延バッファ３１３の１段分、換言するとＣＬＫ１'との間で生じていた位相差分、ＣＬＫ１が遅延、または前倒しするので、ＣＬＫ１とＣＬＫ１'との間の位相差は補正される。これを繰り返すことで、ＣＬＫ１の位相は常にＣＬＫ１'位相に追従するため、最大でも、遅延量制御カウンタ３１１がクロックと認識するパルス幅以上の位相差は生じない。
【００５１】
このようなＣＬＫ１とＣＬＫ１'をフリップフロップ間の受け渡しに適用すれば、お互い周波数も位相も異なる非同期クロック間において、信号の受け渡しが可能になる。
【００５２】
尚、基準信号生成器３０３および３０４のイネーブル信号Ｅ１、Ｅ２の周期について、換言すると、何クロックおきに基準パルス３０５および３０６を取り出すかであるが、取り出したパルスの間隔で、位相差検出されることになるので、本実施形態のように、設計ターゲットは同じ周波数で、プロセスバラツキの誤差分のみの位相差を補正する場合では、周波数誤差は数百万分の１と思われるため、基準パルスの取り出しは、相応に間引くことができる。
【００５３】
このような本発明の第１の実施形態における２クロック間位相調整装置３００は、複数のクロック間において使用する２クロック間位相調整装置３００であって、第１のクロックおよび第２のクロックに基づいて第１のクロックおよび第２のクロックの間の位相差を検出し、位相差の量をパルス幅で出力し、かつ、第１のクロックと第２のクロックとのどちらが進んでいるのか遅れているのかを示す基準前後情報を出力する位相差検出部３０７と、位相差量のパルスを位相差量クロックとして動作し、かつ、基準前後情報に基づいて位相差量をカウントアップまたはカウントダウンを遅延量制御カウンタ３１１と、遅延量制御カウンタ３１１の値に基づいて、第１のクロックの遅延量を制御する遅延量制御部と、を有する構成とすることで、送り側の信号変化周期が受信側の動作周波数の２倍以下の場合でも、非同期信号を受け渡すことができる。
【００５４】
（第２の実施形態）
次に、本発明の第２の実施形態における２クロック間位相調整装置４００について説明する。第１の実施形態で説明した図３（ａ）と重複する部分には同一の符号を付し、説明を省略する。
【００５５】
本実施形態における２クロック間位相調整装置４００は、第１の実施形態における２クロック間位相調整装置３００の遅延量制御カウンタ３１１のクロック端子の手前、若しくは、カウンタ３１１を構成するフリップフロップ内部のクロック入力の初段に、シュミット回路４０１を設けた構成である。尚、シュミット回路４０１はシュミットの一例である。
【００５６】
ここで、ＣＬＫ１の遅延制御用バッファ４０２の遅延量は、シュミット回路４０１を通過するパルス幅にしておく。
【００５７】
このようにすることで、位相差検出部４０３の出力パルスであるカウンタクロック４０４の幅が、シュミット回路４０１を通過するほどの幅になったときは、遅延量制御カウンタ４０５を構成するフリップフロップ内の全てのＣＭＯＳトランジスタにとって、安定的に動作できるクロックパルスが確保されているので、短いパルス幅による、遅延量制御カウンタ４０５の誤動作を回避することができる。
【００５８】
このような本発明の第２の実施形態における２クロック間位相調整装置４００によれば、遅延量制御カウンタ４０５のクロック入力前段、または遅延量制御カウンタ４０５を構成するフリップフロップのクロック入力初段にシュミット回路４０１を有する構成とすることで、シュミット通過できるパルス幅を、第１のクロックが第２のクロックに追従制御する基準幅にすることで、位相差検出部４０３の出力パルスの幅がシュミット回路４０１を通過するほどの幅になったときは、遅延量制御カウンタ４０５を構成する全てのＣＭＯＳトランジスタにとって、安定的に動作できる信号が確保されているので、短いパルス幅による、遅延量制御カウンタ４０５の誤動作を回避することができる。
【００５９】
（第３の実施形態）
次に、本発明の第３の実施形態における２クロック間位相調整装置について説明する。本実施形態の構成については、２クロック間位相調整装置３００や４００とほぼ同一であり、ここでは図面を用いた説明を省略する。尚、基準信号生成器３０４および３０５を用いない点は異なっている。
【００６０】
本実施形態におけるＣＬＫ１,ＣＬＫ２は、設計ターゲットとしても異なる２つの周波数のクロックであって、周波数の値が近い場合を想定している。ここでは仮に、３０ＭＨｚと３２ＭＨｚで説明する。
【００６１】
図５に示す通り、３０ＭＨｚと３２ＭＨｚでは、理想状態において、３０ＭＨｚの１６クロック分で、３２ＭＨｚと約１クロック分位相差が生じる。図５は本発明の第３の実施形態におけるクロックに関するタイムチャートである。
【００６２】
ここで、信号受渡しを行うフリップフロップ間において、クロックスキューが、クロックの４分の１程度以下であれば、およそ設計可能な範囲であるので、例えば、本実施形態であれば、基準信号生成器３０３、３０４によるサンプリングは行わず、全クロックで位相差比較を行うことで、フリップフロップでの信号受渡しが可能な範囲内に、ＣＬＫ１は、ＣＬＫ２に追従し続けることができる。
【００６３】
また上述では、理想状態の３０ＭＨｚと３２ＭＨｚで説明したが、ここに、各々非理想効果分のバラツキを持ったとしても、その量は数ｐｐｍ程度であるため、上記の構成であれば、バラツキ誤差分を含めて、ＣＬＫ１は、ＣＬＫ２に追従することができる。
【００６４】
尚、上記では、３０ＭＨｚと３２ＭＨｚで説明したが、例えば、３０ＭＨｚと３０．７２ＭＨｚ程度の差であれば、３０ＭＨｚの５０クロック分で、３０．７２MHzと約１クロック分位相差を生じる程度なので、各々のクロックから、基準信号生成器３０３、３０４で１０クロックに１パルス程度、サンプリングして位相比較することで、非同期受け渡しが可能な範囲で、ＣＬＫ１はＣＬＫ２に追従することができる。
【００６５】
また、上記で説明に使用した周波数は、周波数の近い２つのクロックの例であり、本発明の範囲を制限するものではない。例えば、７０ｋＨｚと７１ｋＨｚ等でも可能である。
【００６６】
このような本発明の第３の実施形態における２クロック間位相調整装置によれば、第１のクロックおよび第２のクロックの周波数が同程度であり、第１のクロックおよび第２のクロックの周波数差が、第１のクロックの幅または前記第２のクロックの幅の４分の１以下である構成とすることで、２つのクロックの周波数が異なるが近いものである場合には、たとえ２クロック間でバラツキ誤差を含むとしても、非同期信号の受け渡しが可能となる。
【００６７】
（第４の実施形態）
次に、本発明の第４の実施形態における２クロック間位相調整装置６００について説明する。図６は本発明の第４の実施形態における２クロック間位相調整装置６００のブロック図である。第１の実施形態で説明した図３（ａ）と重複する部分には同一の符号を付し、説明を省略する。
【００６８】
本実施形態におけるＣＬＫ１、ＣＬＫ２は、設計ターゲットとしても異なる２つの周波数のクロックであって、かつ、周波数が全く異なる場合である。
【００６９】
しかしながら、ＣＬＫ１とＣＬＫ２との間には、おおよそ整数倍程度の関係にある場合とする。例えば、３０ＭＨｚと６１．４４ＭＨｚとする。
ここで、６１．４４ＭＨｚは３０．７２ＭＨｚの２倍であるので、ＣＬＫ２を分周器６０１で２分周した後の信号を、第３の実施形態におけるＣＬＫ１’として扱うことで、後は、第３の実施形態と同様に、３０ＭＨｚと６１．４４ＭＨｚ間で、クロック位相を補償することができる。
【００７０】
尚、上記で説明に使用した周波数と分周器６０１の分周数は、おおよそ整数倍程度の関係にある２つのクロックの例であり、本発明の範囲を制限するものではない。例えば、２つのクロックの周波数の間の関係がおおよそ３倍の関係にあるときは、分周器６０１は３倍大きな一方の周波数を３分の１に分周する。
【００７１】
このような本発明の第４の実施形態における２クロック間位相調整装置６００は、第２のクロックの周波数が第１のクロックの周波数のほぼ整数倍であり、第２のクロックの周波数を整数分の１に分周する分周器６０１を有し、第２の基準信号生成器３０４が、分周器６０１による分周後のクロック出力を入力する構成とすることで、２つのクロックの周波数が大きく異なるが一方の周波数が他方の周波数の整数倍程度の関係にある場合には、非同期信号の受け渡しが可能となる。
【００７２】
（第５の実施形態）
次に、本発明の第５の実施形態における２クロック間位相調整装置について説明する。本実施形態の構成については、本発明の第１の実施形態における２クロック間位相調整装置１００などと同一であり、ここでは図面を用いた説明を省略する。
【００７３】
第５の実施形態では、第４の実施形態と同じＣＬＫ１、ＣＬＫ２の条件における、第４の実施形態とは異なる構成での位相追従装置を示す。
【００７４】
第３の実施形態における３０ＭＨｚと３０．７２ＭＨｚの場合では、基準信号生成器３０３と３０４において、ＣＬＫ１、ＣＬＫ２共に、１０トグルに１回パルスをサンプリングしたところ、本実施形態では、CLK１は、１０トグルに１回のパルスをサンプリングをし、CLK２に関しては、２倍の２０トグルに１回のパルスをサンプリングする。そして、ＣＬＫ２からサンプリングしたパルス幅を２倍にすることで、後は、第３の実施形態と同様の構成で、３０ＭＨｚと６１．４４ＭＨｚ間のクロック位相を補償することができる。
【００７５】
このような本発明の第５の実施形態における２クロック間位相調整装置によれば、第２のクロックの周波数が第１のクロックの周波数のほぼ整数倍であり、第２の基準信号生成器３０４が、第２の基準信号のパルス幅を整数倍に補正する構成とすることで、２つのクロックの周波数が大きく異なるが一方の周波数が他方の周波数の整数倍程度の関係にある場合には、非同期信号の受け渡しが可能となる。
【００７６】
（第６の実施形態）
次に、本発明の第６の実施形態における２クロック間位相調整装置７００について説明する。
【００７７】
第１ないし第５の実施形態においては、説明のため、ＰＬＬを図中に用い、ＰＬＬ出力の直後のクロックを用いて説明したが、これは本発明を限定するものではなく、本発明は、図７に示す通り、第３ないし第５の実施形態で説明した、追従可能なクロック間であれば、システム中の何処のクロック間でも、適用可能である。尚、図７は本発明の第６の実施形態における２クロック間位相調整装置７００のブロック図である。第２の実施形態で説明した図４と重複する部分には同一の符号を付し、説明を省略するが、構成はこれに限られない。
【００７８】
上記のように適用可能であるため、第１の実施形態では、ＰＬＬ３０１とＰＬＬ３０２のリファレンスクロックにおいては、広義の意味で個別に設けたが、図８に示す通り、ＰＬＬ３０１とＰＬＬ３０２の間のバラツキを抑制する目的で、リファレンスクロックＲＥＦ１とＲＥＦ２を共通のＲＥＦにすることは何ら問題ない。尚、図８は本発明の第６の実施形態における２クロック間位相調整装置８００のブロック図である。第２の実施形態で説明した図４と重複する部分には同一の符号を付し、説明を省略するが、構成はこれに限られない。
【００７９】
（第７の実施形態）
次に、本発明の第７の実施形態における２クロック間位相調整装置１０００について説明する。
【００８０】
本実施形態は、ＰＬＬのリファレンスクロックとＰＬＬの出力クロックとの位相補償にも使用できる。図９に示す、一般的なＰＬＬの構成では、ローパスフィルタ９０１による遅延により、通常、リファレンスクロックのエッジと、出力クロックのエッジは揃っていない。図９は一般的なＰＬＬの内部構成を示したブロック図である。
【００８１】
ここで、図１０のように、リファレンスクロックと出力クロックとの間で、本発明を適用することで、リファレンスクロックのエッジと、出力クロックのエッジを揃えることができる。尚、図１０は本発明の第７の実施形態における２クロック間位相調整装置１０００のブロック図である。第２の実施形態で説明した図４と重複する部分には同一の符号を付し、説明を省略するが、構成はこれに限られない。
【００８２】
これにより、従来、リファレンスクロックで動作する領域と、ＰＬＬ出力で動作する領域との間では、原則、データの受渡しはできず、受け渡す場合は、リファレンスクロック側の周期がＰＬＬ３０１出力側の動作周波数の２倍以上でなければならないという制限があったが、本実施形態により、ＰＬＬ３０１前段の領域と、ＰＬＬ３０１後段の領域は、同期状態となり、データの受け渡しが自由に行えるようになる。
【００８３】
また、例えば、動作モードに応じて、ＰＬＬ３０１が停止して、ＰＬＬ３０１後段回路を、リファレンスクロック周波数で動作させたい場合も、従来は、リファレンスクロックの位相と、出力クロックの位相との関係は、何も補償されていなかったので、突然に、クロックを切り替えることはできなかったが、本発明の適用により、リファレンスクロックの位相と、出力クロックの位相との間に、一定の位相関係が成立しているので、ＰＬＬ３０１停止に伴い、ＰＬＬ３０１後段領域の動作クロックを、リファレンスクロックに突然に、切り替えることができる。
【００８４】
また、ＰＬＬ３０１復帰時における、ＰＬＬ３０１後段回路の動作クロックの、リファレンスクロックからＰＬＬ３０１出力クロックへの切り替えも同様である。
【００８５】
また、本発明は、２クロック間の位相調整で説明してきたが、２クロック間を調整できるということは、２クロック以上の複数のクロック間も調整することができることは言及するまでもない。
【００８６】
例えば、図１１のように、リファレンスクロックで動作する領域１１０１、ＰＬＬ３０１の出力で動作する領域１１０２、ＰＬＬ３０２で動作する領域１１０３がある。各々の間は非同期で、領域１１０１、領域１１０２、領域１１０３との間のデータの受け渡しには、データを送る領域の周期がデータを受け取る側の周期の２倍以上でなければならないという制限があった。図１１は本発明の第７の実施形態における非同期領域が複数の場合を示した図である。
【００８７】
そこで、図１２のように、本発明を適用し、位相調整後のクロック（図においてはＣＬＫ１’）と、３つ目のクロック（図においてはＣＬＫ２）間を位相調整することにより、領域１２０１、領域１２０２、領域１２０３は同期状態となり、各々の領域間のデータ受渡しが自由に行うことができるようになる。図１２は本発明の第７の実施形態における非同期領域が複数の場合に２クロック間位相調整装置を適用した場合を示した図である。
【００８８】
図１２においては２クロック間位相調整装置は符号１２０４、１２０５として２つ使用されており、２クロック間位相調整装置１２０４はＣＬＫ１およびリファレンスクロックを入力とし、ＣＬＫ１’を出力としている。また、２クロック間位相調整装置１２０５はＣＬＫ１’およびＣＬＫ２を入力とし、ＣＬＫ２’を出力としている。２クロック間位相調整装置１２０４、１２０５としては、例えば上記第１ないし第５の実施形態において説明した２クロック間位相調整装置が使用される。
【００８９】
このような本発明の第７の実施形態における２クロック間位相調整装置１０００によれば、ＰＬＬ３０１のリファレンスクロックとＰＬＬ３０１の出力クロックとの間の位相を補償する構成とすることにより、ＰＬＬ３０１の前段領域と後段領域とは同期状態となり、データの受け渡しを自由に行うことが可能である。
【００９０】
（第８の実施形態）
次に、本発明の第８の実施形態における２クロック間位相調整装置について説明する。
【００９１】
システムＬＳＩ（ＳｏＣ）１４０１と同期メモリ（外部メモリ）１４０２とのインターフェースに２クロック間位相調整装置を適用することで、外部の同期メモリ１４０２とのインターフェースを、同期クロック無しで、アクセスすることを可能にする。
【００９２】
従来、図１３に示すように、同期メモリ（外部メモリ）１３０２とのインターフェースには、システムＬＳＩ（ＳｏＣ）１３０１から外部の同期メモリ１３０２へ同期クロックを供給することで同期タイミングを取っている。図１３は一般的な外部同期メモリインターフェースの構成を示すブロック図である。
【００９３】
しかしながら、外部端子の負荷容量は、ＬＳＩ１３０１内部のトランジスタゲート負荷容量の千倍近くになっているので、システムＬＳＩ１３０１のクロック出力端子の消費電流は非常に大きいという事情がある。
【００９４】
そこで、本発明を図１４に示すような構成することで、システムＬＳＩ１４０１から外部の同期メモリ１４０２へ、クロックの数百〜数千パルスに１つ取り出した基準信号を渡すことで、システムＬＳＩ１４０１と外部の同期メモリ１４０２間で同期を取ることができる。これにより、システムＬＳＩ１４０１のクロック出力端子の消費電流を数百〜数千分の１に抑えることができる。
【００９５】
例えば、同期クロックが６０ＭＨｚ程度である場合、システムＬＳＩ１４０１全体でも数十ｍＡの動作電流の内、外部クロック出力端子だけで、１ｍＡ程度も消費している。これは、外部クロック出力が、ＬＳＩ１４０１内部に比べ千倍程度大きい負荷容量に対し、６０ＭＨｚで常にトグルするゆえで、
ＣＭＯＳの消費電流が、Ｉ≒１／２×（負荷容量）×（電圧）×（周波数）
から求められることからも、同期クロックの外部出力が、非常に電流を消費する条件であることがわかる。
【００９６】
一方、ＰＬＬ１４０１ａの消費電流は、仮に２０００逓倍程度で６０ＭＨｚ生成するＰＬＬでも、１５０μＡ程度で設計できるので、これにより、１ｍＡ程の電流を７分の１程度に低減することができる。
【００９７】
尚、本実施形態において適用する２クロック間位相調整装置としては、例えば第１ないし第５の実施形態で説明した２クロック間位相調整装置が用いられる。具体的な構成の一例としては、例えば第１の実施形態で説明した２クロック間位相調整装置３００を本実施形態に用いるとすると、図１６に示すようにシステムＬＳＩ１４０１は、ＰＬＬ３０１、基準信号生成器３０３、位相差検出部３０７、遅延制御カウンタ３１１、遅延量セレクタ３１２、遅延バッファ３１３を有し、同期メモリ１４０２は、ＰＬＬ３０２、基準信号生成器３０４を有するような構成となる。図１６は本発明の第７および第８の実施形態における２クロック間位相調整装置の具体的な構成の一例を示した図である。
【００９８】
このような本発明の第８の実施形態における２クロック間位相調整装置によれば、システムＬＳＩ１４０１の内部のクロックとシステムＬＳＩ１４０１の外部の同期メモリ１４０２内のクロックとの間の位相を補償し、システムＬＳＩ１４０１から同期メモリ１４０２に同期クロックを供給することなく基準信号生成器の出力のみ同期メモリ１４０２へ受け渡すことで、システムＬＳＩ１４０１と同期メモリ１４０２との間で同期アクセスを行う構成とすることで、従来その供給のために発生していた大きな消費電流を抑制することができる。
【００９９】
（第９の実施形態）
次に、本発明の第９の実施形態における２クロック間位相調整装置について説明する。
【０１００】
第９の実施形態は、第８の実施形態における次の事情を解決するものである。
システムＬＳＩ１４０１から外部の同期メモリ１４０２に同期クロックを供給する構成の場合は、外部の同期メモリ１４０２にアクセスを行う場合のみ、クロックを供給し、アクセスしない場合は停止できるが、本実施形態では、同期メモリ１４０２側のＰＬＬ１４０２ｂを停止すると、アクセス再開時に、大きなアクセスウエイトが必要となり、現実的ではないため、同期メモリ１４０２側のＰＬＬ１４０２ｂを常に動作させておく必要があるという事情がある。
【０１０１】
しかしながら、システムＬＳＩ１４０１側のＰＬＬ１４０１ａも停止する条件下では、システムＬＳＩ１４０１側のＰＬＬ１４０１ａが再起動すると同時に、メモリ１４０２側のＰＬＬ１４０２ｂも起動できれば良いので、メモリ１４０２側のＰＬＬ１４０２ｂも停止することができる。
【０１０２】
そこで、図１５に示すように、第８の実施形態に加え、システムＬＳＩ（ＳｏＣ）１５０１から同期メモリ（外部メモリ）１５０２に対し、例えばシステムＬＳＩ１５０１の有するＣＰＵ１５０３がＳｌｅｅｐ（スリープ）信号を出力することで、同期メモリ１５０２側のＰＬＬ１５０２ｂを停止することができる。図１５は本発明の第９の実施形態におけるシステムＬＳＩおよび外部同期メモリのブロック図である。
【０１０３】
本実施形態におけるＳｌｅｅｐ信号は、同期メモリ１５０２へのメモリアクセスをしないとき、ＰＬＬ１５０２ｂを停止するように制御可能な信号である。このＳｌｅｅｐ信号は、例えば、携帯電話の待受動作時でアプリケーションのスリープ時などに使用される。
【０１０４】
これにより、例えばシステムの一例では、システムＬＳＩ１５０１側がアクティブである期間のうち、外部の同期メモリ１５０２へのアクセスが６割程度発生しているシステムがあるので、このような場合では、消費電流７分の１の削減効果が６割効果となり、合計で４分の１程度の消費電流削減効果を得ることができる。
【０１０５】
尚、本実施形態において適用する２クロック間位相調整装置としては、例えば第１ないし第５の実施形態で説明した２クロック間位相調整装置が用いられ、加えてＳｌｅｅｐ信号を送出する構成となっている。具体的な構成の一例としては、例えば第１の実施形態で説明した２クロック間位相調整装置３００を本実施形態に用いるとすると、システムＬＳＩ１５０１は、ＰＬＬ３０１、基準信号生成器３０３、位相差検出部３０７、遅延制御カウンタ３１１、遅延量セレクタ３１２、遅延バッファ３１３、ＣＰＵ（不図示）を有し、同期メモリ１５０２は、ＰＬＬ３０２、基準信号生成器３０４を有するような構成となる。
【０１０６】
このような本発明の第９の実施形態における２クロック間位相調整装置によれば、システムＬＳＩ１５０１側がスリープ状態に入る場合に、同期メモリ１５０２にもスリープを指示する構成とすることで、消費電流を大きく削減することができる。
【０１０７】
尚、ここまでの実施形態において述べてきた２クロック間位相調整装置は、例えば携帯電話システムへ適用させることも考えられる。
【産業上の利用可能性】
【０１０８】
本発明は、ディジタル電子回路システムや携帯電話システム等において有用である。例えば、好適には非同期間のデータの受け渡しや、ＰＬＬのリファレンスとＰＬＬ出力間、システムＬＳＩと外部同期式メモリ間インタフェースなどで利用可能であるが、これに限定はされない。
【図面の簡単な説明】
【０１０９】
【図１】非同期データ受け渡しの課題を示すブロック図およびタイムチャートである。
【図２】従来の非同期データ受け渡しの対策技術を示すブロック図である。
【図３】本発明の第１の実施形態における２ブロック間位相調整装置のブロック図である。
【図４】本発明の第２の実施形態における２ブロック間位相調整装置のブロック図である。
【図５】本発明の第３の実施形態におけるクロックに関するタイムチャートである。
【図６】本発明の第４の実施形態における２ブロック間位相調整装置のブロック図である。
【図７】本発明の第６の実施形態における２ブロック間位相調整装置のブロック図である。
【図８】本発明の第６の実施形態における２ブロック間位相調整装置の変形例を示したブロック図である。
【図９】一般的なＰＬＬの内部構成を説明するためのブロック図である。
【図１０】本発明の第７の実施形態における２ブロック間位相調整装置のブロック図である。
【図１１】本発明の第７の実施形態における非同期領域が複数の場合を示す概念図である。
【図１２】本発明の第７の実施形態における非同期領域が複数の場合に、２クロック間位相調整装置を適用した状態を示す概念図である。
【図１３】一般的な外部同期メモリインタフェースの構成を示すブロック図である。
【図１４】本発明の第８の実施形態における外部同期メモリインタフェースに２クロック間位相調整装置を適用した状態を示すブロック図である。
【図１５】本発明の第９の実施形態におけるシステムＬＳＩおよび外部同期ＬＳＩのブロック図である。
【図１６】本発明の第８および第９の実施形態における２クロック間位相調整装置の具体的な構成の一例を示した図
【符号の説明】
【０１１０】
１０１  送り側のフリップフロップ
１０２  受け側のフリップフロップ
１０３  メタステーブル対策のフリップフロップ
３００  ２クロック間位相調整装置
３０１  一方のＰＬＬ
３０２  他方のＰＬＬ
３０３  一方の基準信号生成器
３０４  他方の基準信号生成器
３０５  一方の基準信号
３０６  他方の基準信号
３０７  位相差検出部
３０９  カウンタクロック
３１０  基準前後情報
３１１  遅延量制御カウンタ
３１２  遅延量セレクタ
３１３  遅延バッファ
４００  ２クロック間位相調整装置
４０１  シュミット
４０２  遅延バッファ
４０３  位相差検出部
４０４  カウンタクロック
４０５  遅延量制御カウンタ
６００  ２クロック間位相調整装置
６０１  ｎ分周器
７００  ２クロック間位相調整装置
８００  ２クロック間位相調整装置
９０１  ローパスフィルタ
１０００  ２クロック間位相調整装置
１１０１  リファレンスクロック動作領域
１１０２  ＣＬＫ１出力動作領域
１１０３  ＣＬＫ２出力動作領域
１２０１  リファレンスクロック動作領域
１２０２  ＣＬＫ１’出力動作領域
１２０３  ＣＬＫ２’出力動作領域
１２０４  ２クロック間位相調整装置
１２０５  ２クロック間位相調整装置
１３０１  ＳｏＣ
１３０２  外部メモリ
１４０１  ＳｏＣ
１４０１ａ  ＰＬＬ１
１４０２  外部メモリ
１４０２ｂ  ＰＬＬ２
１５０１  ＳｏＣ
１５０１ａ  ＰＬＬ１
１５０２  外部メモリ
１５０３  ＣＰＵ
【図１】
2008092359.tif 000003
【図２】
2008092359.tif 000004
【図３】
2008092359.tif 000005
【図４】
2008092359.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
2008092359.tif 000010
【図９】
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【図１０】
2008092359.tif 000012
【図１１】
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【図１２】
2008092359.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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