(57)【要約】【課題】安定した周波数特性を有するフィルタ回路および半導体集積装置を提供する。【解決手段】第１ｇｍアンプ１１と、その出力端と信号入力端子１４との間に接続された第１キャパシタＣ１と、第１キャパシタＣ１に切り離し可能に並列接続された第２キャパシタＣ２と、第２キャパシタＣ２が第１キャパシタＣ１から切り離されているときに、第２キャパシタＣ２の両端の電位差がゼロになるように帰還制御するバッファアンプ１６と、第１ｇｍアンプ１１の出力端に一方の入力端が接続された第２ｇｍアンプ１２と、その出力端と接地端子１８との間に接続された第３キャパシタＣ３と、第３キャパシタＣ３に切り離し可能に並列接続された第４キャパシタＣ４と、第４キャパシタＣ４が第３キャパシタＣ３から切り離されているときに、第３キャパシタＣ３の両端の電位差がゼロになるように帰還制御するバッファアンプ１３とを具備する。【選択図】図１
2008124660.tif 000002
【特許請求の範囲】
【請求項１】
第１ｇｍアンプと、
前記第１ｇｍアンプの出力端と第１端子との間に接続された第１キャパシタと、
前記第１キャパシタに切り離し可能に並列接続された第２キャパシタと、
前記第２キャパシタが前記第１キャパシタから切り離されているときに、前記第２キャパシタの両端の電位差がゼロになるように帰還制御する第１制御手段と、
前記第１ｇｍアンプの出力端に一方の入力端が接続された第２ｇｍアンプと、
前記第２ｇｍアンプの出力端と第２端子との間に接続された第３キャパシタと、
前記第３キャパシタに切り離し可能に並列接続された第４キャパシタと、
前記第４キャパシタが前記第３キャパシタから切り離されているときに、前記第３キャパシタの両端の電位差がゼロになるように帰還制御する第２制御手段と、
を具備することを特徴とするフィルタ回路。
【請求項２】
前記第１制御手段が、入力端が前記第１ｇｍアンプの出力端に接続され、前記第２キャパシタが前記第１キャパシタから切り離されているときに、出力端が前記第２キャパシタの前記第１ｇｍアンプの出力端に接続されている端子と反対側の端子に接続される第１バッファアンプを具備し、
前記第２制御手段が、入力端が前記第２ｇｍアンプの出力端に接続され、前記第４キャパシタが前記第３キャパシタから切り離されているときに、出力端が前記第２ｇｍアンプの出力端に接続されている前記第３キャパシタの端子と反対側の端子に接続される第２バッファアンプを具備することを特徴とする請求項１に記載のフィルタ回路。
【請求項３】
前記第１および第２端子がともに接地端子であり、または前記第１端子が接地端子、前記第２端子が信号入力端子であり、あるいは前記第１端子が信号入力端子、前記第２端子が接地端子であることを特徴とする請求項１に記載のフィルタ回路。
【請求項４】
前記切り離し可能に並列接続されたキャパシタを複数具備し、外部制御信号により選択された前記切り離し可能なキャパシタが切り離されているときに、前記切り離されたキャパシタの両端の電位差がゼロになるように帰還制御することを特徴とする請求項１に記載のフィルタ回路。
【請求項５】
情報処理部と、
第１ｇｍアンプと、前記第１ｇｍアンプの出力端と第１端子との間に接続された第１キャパシタと、前記第１キャパシタに切り離し可能に並列接続された第２キャパシタと、前記第２キャパシタが前記第１キャパシタから切り離されているときに、前記第２キャパシタの両端の電位差がゼロになるように帰還制御する第１制御手段と、前記第１ｇｍアンプの出力端に一方の入力端が接続された第２ｇｍアンプと、前記第２ｇｍアンプの出力端と第２端子との間に接続された第３キャパシタと、前記第３キャパシタに切り離し可能に並列接続された第４キャパシタと、前記第４キャパシタが前記第３キャパシタから切り離されているときに、前記第３キャパシタの両端の電位差がゼロになるように帰還制御する第２制御手段とを具備するフィルタ回路とが、
同一半導体チップ上に集積して形成されていることを特徴とする半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィルタ回路および半導体集積装置に係り、特に特性を可変できるフィルタ回路および半導体集積装置に関する。
【背景技術】
【０００２】
近年、音声や映像などの情報信号を処理する情報処理装置では、外付けのＳＡＷ（Surface Acoustic Wave）フィルタやセラミックフィルタ等により実現していた情報処理用フィルタを半導体集積回路（ＩＣ）上に構成して内蔵することが、情報処理装置の小型化やローコスト化を実現する手法として注目されている。
【０００３】
従来、ｇｍアンプと容量を組み合わせたフィルタでは、容量値を切り換えてＱ値や周波数特性を可変する場合、スイッチを介して複数の容量を並列接続しておき、それぞれの容量のスイッチをオンまたはオフすることにより、目的の容量値を得ている。（例えば特許文献１参照。）。
【０００４】
特許文献１には、ＩＣ上の抵抗、容量などの素子のばらつきによりフィルタの周波数特性にもばらつきが生じる。この周波数特性のばらつきを調整するために、抵抗または容量を調整するためのスイッチを設け、これらスイッチを切り換えることで抵抗または容量を調整することが記載されている。
【０００５】
然しながら、ＩＣ上に形成された容量には基板を介して寄生容量が存在するため、スイッチで容量を切り離なしたとしても、寄生容量により期待するフィルタの周波数特性が得られず、ばらつきが生じるという問題がある。
【０００６】
期待する周波数特性のフィルタを得るためには、この寄生容量を見込んだ調整を行なう必要がある。  
しかし、寄生容量自体にもＩＣの製造条件などによりばらつきが生じるので、精度の高い調整を行うことは容易ではない。そのため、多数の微調整用の容量とスイッチが必要になるという問題がある。
【０００７】
特に、フィルタが多段カスケード接続されて構成されている場合は、周波数特性を決定している全ての容量を調整するためのスイッチを設けると、スイッチの数が非常に多くなって回路規模が非常に大きくなってしまう問題がある。
【特許文献１】特開２００４−２３６５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、安定した周波数特性を有するフィルタ回路および半導体集積装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様のフィルタ回路は、第１ｇｍアンプと、前記第１ｇｍアンプの出力端と第１端子との間に接続された第１キャパシタと、前記第１キャパシタに切り離し可能に並列接続された第２キャパシタと、前記第２キャパシタが前記第１キャパシタから切り離されているときに、前記第２キャパシタの両端の電位差がゼロになるように帰還制御する第１制御手段と、前記第１ｇｍアンプの出力端に一方の入力端が接続された第２ｇｍアンプと、前記第２ｇｍアンプの出力端と第２端子との間に接続された第３キャパシタと、前記第３キャパシタに切り離し可能に並列接続された第４キャパシタと、前記第４キャパシタが前記第３キャパシタから切り離されているときに、前記第３キャパシタの両端の電位差がゼロになるように帰還制御する第２制御手段と、を具備することを特徴としている。
【発明の効果】
【００１０】
本発明によれば、安定した周波数特性を有するフィルタ回路および半導体集積装置が得られる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１２】
本発明の実施例１に係るフィルタ回路について、図１乃至図３を用いて説明する。図１は本実施例のフィルタ回路を示す回路図、図２は本実施例のフィルタ回路の切換えスイッチを示す回路図、図３は本実施例のフィルタ回路の周波数特性を比較例と対比して示す図である。  
本実施例は、ｇｍアンプと容量を組み合わせたｇｍ−Ｃフィルタがカスケード接続されたバンドパスフィルタ（ＢＰＦ）の例である。
【００１３】
図１に示すように、本実施例のフィルタ回路１０は、第１ｇｍアンプ１１と、第１ｇｍアンプ１１の出力端に正入力端が接続された第２ｇｍアンプ１２と、第２ｇｍアンプ１２の出力端に接続されたバッファアンプ１３とを具備している。  
第１および第２ｇｍアンプ１１、１２は、衆知のとおり、電圧入力信号を増幅して電流信号に変換して出力するアンプである。
【００１４】
第１ｇｍアンプ１１の出力端には第１キャパシタＣ１の一端が接続され、信号入力端子１４（第１端子）に第１キャパシタＣ１の他端が接続されている。  
第１ｇｍアンプ１１の出力端には第２キャパシタＣ２の一端が接続され、第２キャパシタＣ２の他端は双投スイッチ１５の共通端子１５ａに接続されている。双投スイッチ１５の第１接点１５ｂは信号入力端子１４に接続されている。  
第１ｇｍアンプ１１の出力端には、バッファアンプ１６（第１制御手段）の入力端が接続され、バッファアンプ１６の出力端は双投スイッチ１５の第２接点１５ｃに接続されている。
【００１５】
双投スイッチ１５は共通端子１５ａと、第１接点１５ｂと、第２接点１５ｃを有し、制御信号入力端子１７に供給される制御信号Ｖｃｔｒｌにより、共通端子１５ａは第１接点１５ｂおよび第２接点１５ｃのいずれかに接続される。
【００１６】
双投スイッチ１５の共通端子１５ａを第１接点１５ｂに接続することにより、第２キャパシタＣ２は、第１キャパシタＣ１に並列接続される。
【００１７】
双投スイッチ１５の共通端子１５ａを第２接点１５ｃに接続することにより、第２キャパシタＣ２は第１キャパシタＣ１から切り離されるとともに、バッファアンプ１６が第２キャパシタＣ２に並列接続される。
【００１８】
同様に、第２ｇｍアンプ１２の出力端には第３キャパシタＣ３の一端が接続され、接地端子１８（第２端子）に第３キャパシタＣ３の他端が接続されている。  
第２ｇｍアンプ１２の出力端には第４キャパシタＣ４の一端が接続され、第４キャパシタＣ４の他端は双投スイッチ１９の共通端子１９ａに接続されている。双投スイッチ１９の第１接点１９ｂは接地端子１８に接続されている。  
バッファアンプ１３（第２制御手段）の出力端は双投スイッチ１９の第２接点１９ｃに接続されている。バッファアンプ１３は、第２ｇｍアンプ１２の出力バッファと第２制御手段の機能を兼ねている。
【００１９】
双投スイッチ１９は共通端子１９ａと、第１接点１９ｂと、第２接点１９ｃを有し、制御信号入力端子２０に供給される制御信号Ｖｃｔｒｌにより、共通端子１９ａは第１接点１９ｂおよび第２接点１９ｃのいずれかに接続される。
【００２０】
双投スイッチ１９の共通端子１９ａを第１接点１９ｂに接続することにより、第４キャパシタＣ４は、第３キャパシタＣ３に並列接続される。  
双投スイッチ１９の共通端子１９ａを第２接点１９ｃに接続することにより、第４キャパシタＣ４は第３キャパシタＣ３から切り離されるとともに、バッファアンプ１３は第４キャパシタＣ４に並列接続される。
【００２１】
また、第１ｇｍアンプの正入力端は接地されており、第１および第２ｇｍアンプ１１、１２の負入力端は、それぞれバッフアアンプ１３の出力端に接続されている。
【００２２】
第１および第２ｇｍアンプ１１、１２の増幅度は、例えばそれぞれ２．２μＡ／Ｖおよび０．２８μＡ／Ｖである。  
第１および第３キャパシタＣ１、Ｃ３の容量は、例えば１．２５ＰＦであり、第２および第４キャパシタＣ２、Ｃ４の容量は、例えば０．８ＰＦ程度である。
【００２３】
フィルタ回路１０の周波数特性は、第２および第４キャパシタＣ２、Ｃ４を第１および第３キャパシタＣ１、Ｃ３から切り離した場合に、例えば中心周波数ｆ０が１００ＫＨｚになるように設計されている。  
また、第２および第４キャパシタＣ２、Ｃ４を第１および第３キャパシタＣ１、Ｃ３接続した場合に、例えば中心周波数ｆ０が６０ＫＨｚになるように設計されている。
【００２４】
図２は双投スイッチ１５の構成を示す回路図である。  
図２に示すように、双投スイッチ１５は、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタが対称形に接続されたトランスミッションゲート３０、３１と、インバータ３２とを具備している。
【００２５】
トランスミッションゲート３０、３１は、それぞれｎ型ＭＯＳトランジスタに“Ｈ”レベルの信号を印加し、ｐ型ＭＯＳトランジスタに“Ｌ”レベルの信号を印加することにより双方向に導通する。
【００２６】
制御信号入力端子１７に“Ｌ”レベルの信号を印加すると、トランスミッションゲート３０が導通し、トランスミッションゲート３１が非導通になるので、共通端子１５ａが第１接点１５ｂに接続される。  
一方、制御信号入力端子１７に“Ｈ”レベルの信号を印加すると、トランスミッションゲート３１が導通し、トランスミッションゲート３０が非導通になるので、共通端子１５ａが第２接点１５ｃに接続される。  
双投スイッチ１９についても同様である。
【００２７】
図３は半導体基板に形成された第２キャパシタＣ２を示す図である。  
図３に示すように、第２キャパシタＣ２は、例えばｐ型シリコン基板４０に形成されたｎ型拡散層４１と、ｎ型拡散層４１上に形成された絶縁膜４２、例えばシリコン酸化膜と、絶縁膜４２上に形成された電極４３、例えばアルミニウム電極で構成されている。
【００２８】
ｎ型拡散層４１はｐｎ接合によりｐ型シリコン基板４０と電気的に分離され、ｐ型シリコン基板４０は接地されているので、ｎ型拡散層４１と接地ＧＮＤとの間に寄生容量Ｃｓ２が存在する。寄生容量Ｃｓ２は、例えば第２キャパシタＣ２の容量の２０％程度にもなる。
【００２９】
第１、第３および第４キャパシタＣ１、Ｃ３、Ｃ４についても同様であり、寄生容量Ｃｓ１、Ｃｓ３、Ｃｓ４が形成される。
【００３０】
従来では、第２キャパシタＣ２が第１キャパシタＣ１から切り離されると、第２キャパシタＣ２と浮遊容量Ｃｓ２との直列回路が、第１ｇｍアンプ１１と接地ＧＮＤとの間に形成される。  
これにより、インピーダンスの高い第１ｇｍアンプ１１側から、第２キャパシタＣ２と寄生容量Ｃｓ２との直列回路を通って入力信号電流が接地ＧＮＤへと流れるので、第１キャパシタＣ１の容量値が見かけ上増加するとともに電力損出が生じていた。
【００３１】
その結果、フィルタ回路１０の周波数特性は、中心周波数ｆ０が低下するとともに利得が低下し、期待した周波数特性とのずれが生じていた。  
第４キャパシタＣ４が、第３キャパシタＣ３から切り離された場合についても同様である。
【００３２】
一方、本実施例では、第２キャパシタＣ２が第１キャパシタＣ１から切り離されると、第２キャパシタＣ２とバッフアアンプ１６との並列回路が形成される。  
これにより、インピーダンスの高い第１ｇｍアンプ１１側から、第２キャパシタＣ２の一端の電位がバッフアアンプ１６を介して第２キャパシタＣ２の他端に帰還されるので、第２キャパシタＣ２の両端の電位が等しくなる。
【００３３】
その結果、インピーダンスの高い第１ｇｍアンプ１１側から、入力信号電流が第２キャパシタＣ２を通って接地ＧＮＤへ流れることは無い。  
これにより、寄生容量ｃｓ２は第１ｇｍアンプ１１側からは見えなくなるので、寄生容量Ｃｓ２が、フィルタ回路１０の周波数特性に影響を及ぼすことを防止することが可能である。
【００３４】
同様にして、第４キャパシタＣ４が第３キャパシタＣ３から切り離されると、第４キャパシタＣ４とバッフアアンプ１３との並列回路が形成される。  
これにより、インピーダンスの高い第２ｇｍアンプ１２側から、第４キャパシタＣ４の一端の電位がバッフアアンプ１３を介して第４キャパシタＣ４の他端に帰還されるので、第４キャパシタＣ４の両端の電位が等しくなる。
【００３５】
その結果、インピーダンスの高い第２ｇｍアンプ１２側から、入力信号電流が第４キャパシタＣ４を通って接地ＧＮＤへ流れることは無い。  
これにより、寄生容量ｃｓ４は第２ｇｍアンプ１２側からは見えなくなるので、寄生容量Ｃｓ４が、フィルタ回路１０の周波数特性に影響を及ぼすことを防止することが可能である。
【００３６】
第２キャパシタＣ２が第１キャパシタＣ１に並列接続されている状態では、寄生容量Ｃｓ２は、第１ｇｍアンプ１１側から見えなくなるので、フィルタ回路１０の周波数特性には影響を与えない。第４キャパシタＣ４が第３キャパシタＣ３に並列接続されている場合も、同様である。
【００３７】
図４は、本実施例のフィルタ回路１０の周波数特性をシミュレーションした結果を、バッファアンプ１３、１６による帰還経路を有しないフィルタ回路（比較例）と対比して示す図で、図中の実線４６が本実施例の場合、図中の破線４７が比較例の場合である。
【００３８】
図４に示すように、本実施例では第１および第４キャパシタを有しない理想回路とほぼ同等で、設計どおりの周波数特性が得られている。
【００３９】
一方、比較例では、中心周波数ｆ０が１０％程度低下し、利得が１ｄＢ程度低下する結果が得られ、寄生容量Ｃｓ２、Ｃｓ４の影響により周波数特性にずれが生じている。
【００４０】
図５はフィルタ回路１０が半導体集積回路に内蔵されて、同一チップ上にモノリシックに集積された半導体集積装置を示す図である。
【００４１】
図５に示すように、本実施例の半導体集積装置５０は、第１ｇｍアンプ１１と、第１ｇｍアンプ１１の出力端と信号入力端子１４との間に接続された第１キャパシタＣ１と、第１キャパシタＣ１に切り離し可能に並列接続された第２キャパシタＣ２と、第２キャパシタＣ２が第１キャパシタＣ１から切り離されているときに、第２キャパシタＣ２の両端の電位差がゼロになるように帰還制御するバッファアンプ１６と、第１ｇｍアンプ１１の出力端に一方の入力端が接続された第２ｇｍアンプ１２と、第２ｇｍアンプ１２の出力端と接地端子１８との間に接続された第３キャパシタＣ３と、第３キャパシタＣ３に切り離し可能に並列接続された第４キャパシタＣ４と、第４キャパシタＣ４が第３キャパシタＣ３から切り離されているときに、第３キャパシタＣ３の両端の電位差がゼロになるように帰還制御するバッファアンプ１３とを具備するフィルタ回路１０と、音声や映像データなどの情報信号を処理するために、入力部、処理部、出力部などを備えた情報処理部５１と、が同一チップ５２上にモノリシックに集積して形成されている。
【００４２】
また、半導体チップ５２上に、情報信号を入力し、処理結果を出力するために必要なボンディングパッド５３ａ〜５３ｄが形成されている。
【００４３】
以上説明したように、本実施例では、第２キャパシタＣ２が第１キャパシタＣ１から切り離されているときに、第２キャパシタＣ２の両端の電位差がゼロになるように帰還制御している。
【００４４】
その結果、インピーダンスの高い第１ｇｍアンプ１１側から、第２キャパシタＣ２と寄生容量Ｃｓ２との直列回路を通って入力信号電流が接地ＧＮＤへと流れ、第１キャパシタＣ１の容量値が増加するとともに電力損出が生じるのを防止することができる。
【００４５】
従って、容量値を切り換えて周波数特性を可変するフィルタ回路において、安定した周波数特性を有するフィルタ回路１０および半導体集積装置５０が得られる。
【００４６】
ここでは、フィルタ回路１０が、バンドパスフィルタ（ＢＰＦ）である場合について説明したが、その他の特性のフィルタ、例えばローパスフィルタ（ＬＰＦ）、ハイパスフィルタ（ＨＰＦ）、バンドエリミネートーフィルタ（ＢＥＦ）であっても構わない。
【００４７】
例えば、フィルタ回路がローパスフィルタ（ＬＰＦ）の場合には、入力信号Ｖｉｎを第１ｇｍアンプ１１の正入力端に供給し、第１および第２端子１４、１８を接地端子とすればよい。  
フィルタ回路がハイパスフィルタ（ＨＰＦ）の場合には、第１端子１４を接地端子とし、第２端子１８を信号入力端子とすればよい。  
フィルタ回路がバンドエリミネートーフィルタ（ＢＥＦ）の場合には、入力信号Ｖｉｎを第１ｇｍアンプ１１の正入力端に供給し、第１端子１４を接地端子とし、第２端子１８を信号入力端子とすればよい。
【００４８】
バッファアンプ１３が、出力バッファと第２制御手段とを兼ねている場合について説明したが、それぞれ別に設けても構わない。  
即ち、図６に示すように、入力端が第２ｇｍアンプ１２の出力端に接続され、出力端が双投スイッチ１９の第２接点１９ｃに接続されたバッファアンプ２２（第２制御手段）を設ければよい。
【００４９】
２個のトランスミッションゲート３０、３１を有する双投スイッチ１５を用いる場合について説明したが、ＭＯＳトランジスタによる単投スイッチを２個用い、互いに相補的に作動するようにしても構わない。
【００５０】
フィルタ回路１０が、第１および第２ｇｍアンプ１１、１２を有する場合について説明したが、第１ｇｍアンプ１１だけを用いても寄生容量Ｃｓ２が補償されたフィルタとして機能させることができる。
【実施例２】
【００５１】
図７は本発明の実施例２に係るフィルタ回路の要部を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例１と異なる点は、互いに切り離し可能な複数のキャパシタを並列接続したことにある。
【００５２】
即ち、図７に示すように、本実施例のフィルタ回路６０は、第１キャパシタＣ１に切り離し可能に並列接続された第５キャパシタＣ５および第６キャパシタＣ６を具備している。更に、第３キャパシタＣ３に切り離し可能に並列接続された第７キャパシタおよび第８キャパシタ（図示せず）を具備している。
【００５３】
第５キャパシタＣ５の一端は第１ｇｍアンプ１１の出力端に接続され、第５キャパシタＣ５の他端は双投スイッチ６１の共通端子６１ａに接続されている。  
双投スイッチ６１の第１接点６１ｂは、信号入力端子１４に接続されている。双投スイッチ６１の第２接点６１ｃは、バッファアンプ１６の出力端に接続されている。
【００５４】
制御信号入力端子６２に供給される制御信号Ｖｃｔｒｌ２により、共通端子６１ａは第１接点６１ｂおよび第２接点６１ｃのいずれかに接続される。  
第５キャパシタＣ５が第１キャパシタＣ１から切り離されているときに、インピーダンスの高い第１ｇｍアンプ１１側から、第５キャパシタＣ５の一端の電位がバッファアンプ１６を介して第５キャパシタＣ５の他端に帰還されるので、第５キャパシタＣ５の両端の電位が等しくなる。
【００５５】
その結果、インピーダンスの高い第１ｇｍアンプ１１側から、第５キャパシタＣ５を通って入力信号電流が接地ＧＮＤへ流れることは無い。  
従って、寄生容量ｃｓ５は第１ｇｍアンプ１１側からは見えなくなり、寄生容量Ｃｓ５がフィルタ回路６０の周波数特性に影響を及ぼすことを防止することが可能である。
【００５６】
同様に、第６キャパシタＣ６の一端は第１ｇｍアンプ１１の出力端に接続され、第６キャパシタＣ６の他端は双投スイッチ６３の共通端子６３ａに接続されている。  
双投スイッチ６３の第１接点６３ｂは、信号入力端子１４に接続されている。双投スイッチ６３の第２接点６３ｃは、バッファアンプ１６の出力端に接続されている。
【００５７】
制御信号入力端子６４に供給される制御信号Ｖｃｔｒｌ３により、共通端子６３ａは第１接点６３ｂおよび第２接点６３ｃのいずれかに接続される。  
第６キャパシタＣ６が第１キャパシタＣ１から切り離されているときに、インピーダンスの高い第１ｇｍアンプ１１側から、第６キャパシタＣ６の一端の電位がバッファアンプ１６を介して第６キャパシタＣ６の他端に帰還されるので、第６キャパシタＣ６の両端の電位が等しくなる。
【００５８】
その結果、インピーダンスの高い第１ｇｍアンプ１１側から、第６キャパシタＣ６を通って入力信号電流が接地ＧＮＤへ流れることは無い。  
従って、寄生容量ｃｓ６は第１ｇｍアンプ１１側からは見えなくなり、寄生容量Ｃｓ６がフィルタ回路６０の周波数特性に影響を及ぼすことを防止することが可能である。
【００５９】
これにより、寄生容量Ｃｓ２、Ｃｓ５、Ｃｓ６の影響を受けることなく、２３＝８通りの容量値の組み合わせができるので、期待した周波数特性を有するプログラマブルなフィルタ回路６０を実現することができる。
【００６０】
第３キャパシタＣ３に切り離し可能に並列接続された第７キャパシタおよび第８キャパシタについても、同様であり、その説明は省略する。
【００６１】
以上説明したように、本実施例のフィルタ回路６０は、切り離されているときに寄生容量が補償される複数のキャパシタを有しているので、期待した周波数特性を有するプログラマブルなフィルタ回路６０が得られる利点がある。
【００６２】
ここでは、２個のキャパシタを追加した場合について説明したが、寄生容量が補償されるので、並列接続するキャパシタの数は特に制限されない。
【００６３】
また、第１キャパシタＣ１が第１ｇｍアンプ１１の出力端と信号入力端１４との間に常時接続されている場合について説明したが、いずれかのキャパシタが第１ｇｍアンプ１１の出力端と信号入力端１４との間に接続されていればよいので、第１キャパシタＣ１も双投スイッチにより切り離せるようにしてもよい。  
これにより、全てのキャパシタを互いに切り離し可能に並列接続して、容量の可変範囲を更に広げることができる利点がある。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施例１に係るフィルタ回路を示す回路図。
【図２】本発明の実施例１に係るフィルタ回路の双投スイッチの構成を示す回路図。
【図３】本発明の実施例１に係る半導体基板に形成されたキャパシタを示す断面図。
【図４】本発明の実施例１に係るフィルタ回路の周波数特性をシミュレーションした結果を比較例と対比して示す図。
【図５】本発明の実施例１に係るフィルタ回路が同一チップ上に集積して形成された半導体集積装置を示す図。
【図６】本発明の実施例１に係る他のフィルタ回路を示す回路図。
【図７】本発明の実施例２に係るフィルタ回路の要部を示す回路図。
【符号の説明】
【００６５】
１０、６０  フィルタ回路
１１  第１gmアンプ
１２  第２gmアンプ
１３、１６、２２  バッファアンプ
１４  信号入力端子（第１端子）
１５、１９、６１、６３  双投スイッチ
１７、２０、６２、６４  制御信号入力端子
１８  接地端子（第２端子）
２１  信号出力端子
３０、３１  トランスミッションゲート
３２  インバータ
４０  ｐ型シリコン基板
４１  ｎ型拡散層
４２  絶縁膜
４３  電極
５０  半導体集積装置
５１  情報処理部
５２  半導体チップ
５３ａ〜５３ｄ  ボンディングパッド
Ｃ１  第１キャパシタ
Ｃ２  第２キャパシタ
Ｃ３  第３キャパシタ
Ｃ４  第４キャパシタ
Ｃ５  第５キャパシタ
Ｃ６  第６キャパシタ
Ｃｓ１、Ｃｓ２、Ｃｓ３、Ｃｓ４、Ｃｓ５、Ｃｓ６  寄生容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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