(57)【要約】【課題】ゲート電極に特別な電圧を印加することなく、しかも埋め込みフォトダイオードの特性を維持したまま、スミアを効果的に低減することが可能な固体撮像素子及び固体撮像素子の製造方法を提供する。【解決手段】半導体基板１０１に設けられた光電変換部１０６と、半導体基板上の光電変換部に隣接する位置に形成され光電変換部で発生した信号電荷を受け取って所定方向に転送する電荷転送路１３０と、光電変換部から電荷転送路へ信号電荷を転送するゲート電極１０７と、を備えた固体撮像素子であって、ゲート電極１０７を、少なくとも電荷転送路１３０の電荷蓄積部を形成する半導体領域とは導電型が異なるポリシリコンで形成した。【選択図】図１
2008153428.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けられた光電変換部と、前記半導体基板上の前記光電変換部に隣接する位置に形成され前記光電変換部で発生した信号電荷を受け取って所定方向に転送する電荷転送路と、前記光電変換部から前記電荷転送路へ信号電荷を転送するゲート電極と、を備えた固体撮像素子であって、
前記ゲート電極を、少なくとも前記電荷転送路の電荷蓄積部を形成する半導体領域とは導電型が異なるポリシリコンで形成したことを特徴とする固体撮像素子。
【請求項２】
請求項１記載の固体撮像素子であって、
前記電荷転送路の電荷蓄積部を、Ｎ型の導電型を有する半導体領域で形成し、
前記ゲート電極を、Ｐ型の導電型を有するポリシリコンで形成したことを特徴とする固体撮像素子。
【請求項３】
請求項２記載の固体撮像素子であって、
前記電荷転送路として、前記光電変換部から受け取った信号電荷を垂直方向に転送する複数の垂直電荷転送路と、前記垂直電荷転送路の下流側に形成され、前記垂直電荷転送路を介して受け取った信号電荷を水平方向に転送する水平電荷転送路とを備え、
前記垂直電荷転送路及び水平電荷転送路の少なくとも一方について信号電荷の転送を制御する電荷転送電極を、Ｐ型の導電型を有するポリシリコンで形成したことを特徴とする固体撮像素子。
【請求項４】
請求項２記載の固体撮像素子であって、
前記電荷転送路として、前記光電変換部から受け取った信号電荷を垂直方向に転送する複数の垂直電荷転送路と、前記垂直電荷転送路の下流側に形成され前記垂直電荷転送路から受け取った信号電荷の保持及び転送を実施するラインメモリと、前記ラインメモリの下流側に形成され前記ラインメモリから受け取った信号電荷を水平方向に転送する水平電荷転送路とを備え、
前記垂直電荷転送路と、前記ラインメモリと、前記水平電荷転送路との少なくとも１つについて信号電荷の転送を制御する電荷転送電極を、Ｐ型の導電型を有するポリシリコンで形成したことを特徴とする固体撮像素子。
【請求項５】
請求項３又は請求項４記載の固体撮像素子であって、
複数の前記光電変換部及び複数の前記垂直電荷転送路が列毎に互いに隣接する位置に形成され、１つの列に属する第１の光電変換部及び第１の垂直電荷転送路と、隣接する列に属する第２の光電変換部及び第２の垂直電荷転送路とが存在する場合に、前記第１の光電変換部と前記第２の垂直電荷転送路との間に素子分離領域が形成され、前記第２の垂直電荷転送路の信号電荷転送を制御する電荷転送電極を、前記第２の垂直電荷転送路の位置から隣接する前記第１の光電変換部に向かって前記素子分離領域の中間位置まで張り出すように形成したことを特徴とする固体撮像素子。
【請求項６】
請求項１〜請求項５のいずれか１項記載の固体撮像素子を製造するための固体撮像素子の製造方法であって、
前記半導体基板に電荷転送路の電荷蓄積部を形成するための第１導電型層を形成するステップと、
前記第１導電型層の上に、絶縁層を介して前記第１導電型層とは異なる導電型である第２導電型のゲート電極を形成するステップと、
を含むことを特徴とする固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子及びそれを製造するための固体撮像素子の製造方法に関する。
【背景技術】
【０００２】
デジタルカメラなどに用いられる固体撮像素子、特にＣＣＤ（Charge Coupled Devices）を用いた固体撮像素子については、特有のノイズであるスミアの発生を抑制する必要がある。スミアは、被写体の中に高い輝度を持つライトや太陽などが含まれている場合に現れやすく、実際には撮影した画像中の輝度の高い部分の上下に筋や帯状に白っぽく見えるノイズとして現れる。
【０００３】
これは、固体撮像素子上の撮像部の輝度の高い画素部分で発生した電荷が、既に光電変換が終わり転送を行っている他の画素の電荷に混入することによりスミアが現れると考えられている。具体的なスミアの発生メカニズムについては、図１４に(1)〜(4)でそれぞれ示すような４種類の原因が考えられる。つまり、以下の(1)〜(4)の４つの原因の少なくともいずれかによりスミアが発生する。
(1)フォトダイオード（ＰＤ）周辺部分での光電変換：フォトダイオードの開口から入射した光はその入射角度が表面と垂直な成分だけとは限らず、また光は波動の性質を持っているので開口を通過した光は広がり、フォトダイオードの周辺にあるゲート領域などにおいても光電変換が行われ、ノイズに相当する電荷が生成され、この電荷が垂直電荷転送部（ＶＣＣＤ）に混入する。
(2)埋め込みフォトダイオードのＰ型領域での拡散電流：埋め込みフォトダイオードの表面では、Ｐ＋領域で発生した電子が表面を拡散し、隣の列の垂直電荷転送部（ＶＣＣＤ）に混入する。
(3)遮光膜（Ａｌ）の開口部から入射した光の反射及び回折：フォトダイオードの開口の縁でシリコン基板の表面など屈折率の異なる境界で入射光の反射や散乱が発生し、これによる光の影響で電荷が発生し垂直電荷転送部（ＶＣＣＤ）に混入する。
(4)遮光膜（Ａｌ）の光透過：垂直電荷転送部（ＶＣＣＤ）を遮光している遮光膜（Ａｌ）に欠陥があると、この欠陥から漏れた光が垂直電荷転送部に入射して電荷を生成し、スミアが発生する。
【０００４】
しかし、最近の固体撮像素子においては、遮光が十分に行われている場合が多いので、実際のスミアの原因としては上記(2)で示した光電変換されたキャリアの拡散成分が支配的である。
現在のＣＣＤ型の固体撮像素子は、例えば特許文献１に開示されているように、ＮＭＯＳプロセスを用いて構成されている。すなわち、ＮＭＯＳプロセスでは移動速度の速い電子をキャリアとして用いるので、高速な動作が可能であり、固体撮像素子などを製造する場合に、素子性能上適している。
ＮＭＯＳプロセスでは、基本的には図１５（ａ）に示すような構成のＮＭＯＳトランジスタを用いて各回路要素を構成する。図１５（ａ）において、Ｐ型半導体（シリコン）で構成されるサブストレート（基材）３０１の表面に絶縁層３０２が形成され、絶縁層３０２の上にゲート電極３０３が形成されている。また、ソース領域３０４及びドレイン領域３０５はそれぞれＮ型半導体（シリコン）で構成されている。また、この例ではゲート電極３０３として一般的な材料であるＮ型ポリシリコン（Ｎ−Ｐｏｌｙ）を用いている。
【０００５】
つまり、サブストレート３０１とゲート電極３０３との間に形成されるキャパシタにより、ゲート電極３０３に正電圧が印加されると、サブストレート３０１と絶縁層３０２との境界面に電子が引き寄せられ、ソース領域３０４とドレイン領域３０５との間に反転層（Ｎ型）が形成される。この反転層により導電率の高い領域（チャネル）がソース領域３０４とドレイン領域３０５との間に形成され、その間をキャリアである電子が移動する。この電子の移動はゲート電極３０３に印加する電圧により制御できる。
なお、ＮＭＯＳトランジスタについては、ソース−ドレイン間の距離が短く（２μｍ以下）なった場合に生じる干渉（短チャネル効果）を低減するために表面チャネル構造にする必要がある。また、閾値電圧を低くする必要がある場合には、例えばゲート電極３０３に印加する電圧が０Ｖの場合でも若干の空乏状態が発生するように、ゲート電極３０３としてＮ型ポリシリコンを用いて図１５（ｂ）に示すような電位ポテンシャル分布を形成するのが一般的である。
【０００６】
ＮＭＯＳプロセスを用いた従来のＣＣＤ型の固体撮像素子は、図１６に示すように構成されている。図１６は、１画素分の撮像セル及びその周辺部の断面構造を示している。すなわち、それぞれの画素（ピクセル）の信号電荷を生成する撮像セルにおいては、Ｐ型半導体領域４０１に設けられたＮ型半導体領域４０２がフォトダイオード（ＰＤ）を構成している。Ｎ型半導体領域４０２の上方にはＰ＋領域４０３が形成されている。また、信号電荷を垂直方向に向かって転送するための垂直電荷転送部（ＶＣＣＤ）を形成するＮ型半導体領域４０４がＮ型半導体領域４０２の側方に配置されている。フォトダイオードであるＮ型半導体領域４０２によって生成され蓄積された信号電荷を垂直電荷転送部に転送するために、ゲート電極４０６がＮ型半導体領域４０４の上方に設けてある。ゲート電極４０６とＮ型半導体領域４０４との間は絶縁層４０５で分離されている。ゲート電極４０６は、一般的なＮＭＯＳトランジスタと同様にＮ型ポリシリコン（Ｎ−Ｐｏｌｙ）を用いて構成してある。
【０００７】
二次元の固体撮像素子は行方向及び列方向に向かって等間隔で並んだ多数の撮像セルを備えているので、１つの撮像セルと隣接する位置には別の撮像セルが配置されている。図１６に示す例では、右側のＮ型半導体領域４０４（１）は当該撮像セルが属する列の垂直電荷転送部を構成し、左側のＮ型半導体領域４０４（２）は当該撮像セルに隣接する他の列に属する垂直電荷転送部を構成している。また、ゲート電極４０６（１）は当該撮像セルのフォトダイオードから当該撮像セルが属する列の垂直電荷転送部であるＮ型半導体領域４０４（１）に信号電荷を転送するために備わっており、ゲート電極４０６（２）は隣接する列に属する撮像セルのフォトダイオードからその撮像セルが属する列のＮ型半導体領域４０４（２）に信号電荷を転送するために備わっている。また、当該撮像セルと隣接する列の撮像セルとの間はＰ＋領域４０３により分離されている。
【０００８】
しかし、埋め込みフォトダイオードのＰ型領域（４０３）での拡散電流の影響により、当該撮像セルのフォトダイオードで生成された信号電荷の一部が、隣接する他の列の撮像セルに属する垂直電荷転送部（４０４（２））に混入する場合があり、これがスミアの原因となる。つまり、図１４に示した(2)のような経路で隣接する他の列に信号電荷が漏れてしまう。
このようなスミアの原因を低減するために、従来より、主に埋め込みフォトダイオードの表面シールド層（図１６のＰ＋領域４０３に相当）を浅くすることで対応している。しかし、表面シールド層を浅くしすぎると、本来の目的である埋め込みフォトダイオードの構造にならないので、暗電流や白キズの原因となる界面発生電流が増大するという問題がある。従って、実際の表面シールド層の浅さについては、スミアと界面発生電流とのトレードオフにより決定せざるを得ない。
【特許文献１】特開２００５−２０９７１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来の固体撮像素子においては、フォトダイオードの光電変換によって生成されたキャリアの拡散成分を減らすために、表面シールド層を浅くすることで対応していたので、界面発生電流の増大による制約を受けることになり、効果的にスミアを抑制するのは困難であった。
また、スミアが発生するのはフォトダイオードの露光時である。この時、フォトダイオードと垂直電荷転送部との間の電位ポテンシャルを制御するゲート電極には中間電位（ＶＭ）と低電位（ＶＬ）とのいずれかが印加されるが、ゲート電極に中間電位（ＶＭ）が印加されて垂直電荷転送部の電位ポテンシャルが低くなっている時にスミアが発生する。
従って、中間電位（ＶＭ）として負バイアスをかければ、垂直電荷転送部の入り口に電位バリアを形成することができるので、キャリアの拡散成分が隣接する他の列に流入するのを防止することができ、スミアの発生を抑制できる。
【００１０】
しかしながら、特に民生品などに用いられる固体撮像素子の場合には、消費電力を低減する必要性や、電源数を減らす必要性があるため、ゲート電極に中間電位（ＶＭ）としてアース電位（ＧＮＤ）を印加せざるを得ないのが実情である。そのため、従来の固体撮像素子では中間電位（ＶＭ）として負バイアスをかけることができず、垂直電荷転送部の入り口に電位バリアを形成することができなかった。
【００１１】
本発明は、ゲート電極に特別な電圧を印加することなく、しかも埋め込みフォトダイオードの特性を維持したまま、スミアを効果的に低減することが可能な固体撮像素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る上記目的は下記構成により達成される。
（１）半導体基板に設けられた光電変換部と、前記半導体基板上の前記光電変換部に隣接する位置に形成され前記光電変換部で発生した信号電荷を受け取って所定方向に転送する電荷転送路と、前記光電変換部から前記電荷転送路へ信号電荷を転送するゲート電極と、を備えた固体撮像素子であって、
前記ゲート電極を、少なくとも前記電荷転送路の電荷蓄積部を形成する半導体領域とは導電型が異なるポリシリコンで形成したことを特徴とする固体撮像素子。
【００１３】
この固体撮像素子によれば、ゲート電極に外部から特別な電圧（負バイアス）を印加することなく、しかも埋め込みフォトダイオードの特性を維持したまま、スミアを効果的に低減することができる。
例えば、ＮＭＯＳプロセスを用いた固体撮像素子を構成する場合には、前記電荷転送路の電荷蓄積部を形成する半導体領域はＮ型の導電型（ドーピング極性を意味する）を有する半導体領域で形成されるので、その場合には前記ゲート電極を、Ｎ型の導電型を有するポリシリコンで形成することになる。逆に、ＰＭＯＳプロセスを用いた固体撮像素子を構成する場合には、前記電荷転送路の電荷蓄積部を形成する半導体領域はＰ型の導電型を有する半導体領域で形成されるので、その場合には前記ゲート電極を、Ｐ型の導電型を有するポリシリコンで形成することになる。
つまり、従来のＮＭＯＳプロセスの固体撮像素子ではゲート電極がＮ型のポリシリコンで形成されているのに対し、本発明では導電型が異なるＰ型のポリシリコンでゲート電極を形成する。
ゲート電極の材料として利用可能なＮ型のポリシリコンとＰ型のポリシリコンとの間には仕事関数に大きな違いがある。例えば、Ｎ＋型のポリシリコンとＰ＋型のポリシリコンとでは、おおよそそれらのバンドギャップ差（約１．１Ｖ）に相当する量だけ仕事関数に違いがある。なお、「仕事関数」は電子が金属の外に飛び出すために必要な最低のエネルギーを表す。
つまり、ゲート電極の材料をＮ型のポリシリコンからＰ型のポリシリコンに変えると、それらの仕事関数の違いによって、光電変換部と電荷転送路との間の電位ポテンシャル分布が変わり、フォトダイオードによって生成されたキャリアの移動に大きな変化をもたらす。具体的には、ゲート電極の材料をＮ型のポリシリコンからＰ型のポリシリコンに変えると、前記中間電位（ＶＭ）として、実効的に（ＶＭ−１．１（Ｖ））の電位を印加するのと同じ結果になるので、中間電位（ＶＭ）として、負バイアスを印加しなくても負バイアスを印加した場合と同様の結果が得られることになる。
なお、従来の一般的な固体撮像素子はＮＭＯＳプロセスを用いて構成されており、ＮＭＯＳプロセスの一般的なデバイスと同様にゲート電極としてはＮ型ポリシリコンが用いられている。すなわち、ゲート電極の材料としてＮ型ポリシリコンを用いることにより、例えば線幅が０．２５μｍ程度の微細構造の下では、高速動作が可能になるというメリットもある。そのため、従来のＮＭＯＳプロセスの固体撮像素子にはゲート電極としてＮ型ポリシリコンを用いることが一般的に行われている。しかし、Ｐ型ポリシリコンを用いて構成することも可能であり、その利点があれば、適宜利用され得るものである。
【００１４】
（２）  （１）記載の固体撮像素子であって、
前記電荷転送路の電荷蓄積部を、Ｎ型の導電型を有する半導体領域で形成し、
前記ゲート電極を、Ｐ型の導電型を有するポリシリコンで形成したことを特徴とする固体撮像素子。
【００１５】
この固体撮像素子によれば、ＮＭＯＳプロセスで固体撮像素子を構成する場合を想定しているので、電荷転送路の電荷蓄積部をＮ型の導電型を有する半導体領域で形成し、ゲート電極を、Ｐ型の導電型を有するポリシリコンで形成する。従って、前記（１）と同様に、ゲート電極にＮ型のポリシリコンを用いる場合と比べて、中間電位（ＶＭ）として、実効的に（ＶＭ−１．１（Ｖ））の電位を印加するのと同じ結果になり、中間電位（ＶＭ）として負バイアスを印加しなくても負バイアスを印加した場合と同様の結果が得られる。そのため、ゲート電極に外部から特別な電圧（負バイアス）を印加することなく、しかも埋め込みフォトダイオードの特性を維持したまま、スミアを効果的に低減することができる。
【００１６】
（３）  （２）記載の固体撮像素子であって、
前記電荷転送路として、前記光電変換部から受け取った信号電荷を垂直方向に転送する複数の垂直電荷転送路と、前記垂直電荷転送路の下流側に形成され、前記垂直電荷転送路を介して受け取った信号電荷を水平方向に転送する水平電荷転送路とを備え、
前記垂直電荷転送路及び水平電荷転送路の少なくとも一方について信号電荷の転送を制御する電荷転送電極を、Ｐ型の導電型を有するポリシリコンで形成したことを特徴とする固体撮像素子。
【００１７】
この固体撮像素子によれば、ゲート電極だけでなく、垂直電荷転送路又は水平電荷転送路の信号電荷の転送を制御する電荷転送電極についてもＰ型のポリシリコンで形成する。すなわち、ゲート電極と同じ材料を用いて垂直電荷転送路又は水平電荷転送路の電荷転送電極を形成することになるので、製造工程が複雑化することを防止できる。
【００１８】
（４）  （２）記載の固体撮像素子であって、
前記電荷転送路として、前記光電変換部から受け取った信号電荷を垂直方向に転送する複数の垂直電荷転送路と、前記垂直電荷転送路の下流側に形成され前記垂直電荷転送路から受け取った信号電荷の保持及び転送を実施するラインメモリと、前記ラインメモリの下流側に形成され前記ラインメモリから受け取った信号電荷を水平方向に転送する水平電荷転送路とを備え、
前記垂直電荷転送路と、前記ラインメモリと、前記水平電荷転送路との少なくとも１つについて信号電荷の転送を制御する電荷転送電極を、Ｐ型の導電型を有するポリシリコンで形成したことを特徴とする固体撮像素子。
【００１９】
この固体撮像素子によれば、ゲート電極だけでなく、垂直電荷転送路又はラインメモリ又は水平電荷転送路の信号電荷の転送を制御する電荷転送電極についてもＰ型のポリシリコンで形成する。すなわち、ゲート電極と同じ材料を用いて垂直電荷転送路又はラインメモリ又は水平電荷転送路の電荷転送電極を形成することになるので、製造工程が複雑化することを防止できる。
【００２０】
（５）  （３）又は（４）記載の固体撮像素子であって、
複数の前記光電変換部及び複数の前記垂直電荷転送路が列毎に互いに隣接する位置に形成され、１つの列に属する第１の光電変換部及び第１の垂直電荷転送路と、隣接する列に属する第２の光電変換部及び第２の垂直電荷転送路とが存在する場合に、前記第１の光電変換部と前記第２の垂直電荷転送路との間に素子分離領域が形成され、前記第２の垂直電荷転送路の信号電荷転送を制御する電荷転送電極を、前記第２の垂直電荷転送路の位置から隣接する前記第１の光電変換部に向かって前記素子分離領域の中間位置まで張り出すように形成したことを特徴とする固体撮像素子。
【００２１】
この固体撮像素子によれば、各画素位置のフォトダイオード（第１の光電変換部）によって生成されたキャリアが拡散電流として隣接する他の列の垂直電荷転送部（第２の垂直電荷転送路）に漏れるのを防止する効果を更に高めることができる。
一般的な構成においては、各垂直電荷転送路の信号電荷転送を制御する電荷転送電極は、垂直電荷転送路の半導体領域（チャネル）と幅及び位置が揃うような寸法及び形状で構成される。しかし、前記（５）の固体撮像素子では、第２の垂直電荷転送路の信号電荷転送を制御する電荷転送電極を、第２の垂直電荷転送路の位置から隣接する第１の光電変換部に向かって素子分離領域の中間位置まで張り出すように形成する。これにより、第１の光電変換部から隣接列の第２の垂直電荷転送路に拡散電流が流入することを阻止する効果が高まり、スミアの抑制効果が向上する。
なお、隣接列の電荷転送電極を第１の光電変換部に近付けすぎると、逆に第１の光電変換部から隣接列に信号電荷が読み出される可能性が高くなるので、電荷転送電極の張り出し量については、素子分離領域の中間位置までに留める必要がある。
【００２２】
（６）  （１）〜（５）のいずれか１項記載の固体撮像素子を製造するための固体撮像素子の製造方法であって、
前記半導体基板に電荷転送路の電荷蓄積部を形成するための第１導電型層を形成するステップと、
前記第１導電型層の上に、絶縁層を介して前記第１導電型層とは異なる導電型である第２導電型のゲート電極を形成するステップと、
を含むことを特徴とする固体撮像素子の製造方法。
【００２３】
この固体撮像素子の製造方法によれば、前記（１）〜（５）のいずれかの固体撮像素子を製造することが可能になる。
【発明の効果】
【００２４】
本発明によればゲート電極に外部から特別な電圧（負バイアス）を印加することなく、しかも埋め込みフォトダイオードの特性を維持したまま、スミアを効果的に低減することができる。
【発明を実施するための最良の形態】
【００２５】
（第１の実施の形態）
本発明に係る固体撮像素子の好適な実施の形態について、図面を参照して以下に詳細に説明する。
図１は本発明に係る固体撮像素子の撮像部における断面図、図２は図１に示す固体撮像素子の要部拡大平面図である。なお、図１は図２に示す固体撮像素子のＡ１−Ａ２断面の構成を示している。
【００２６】
図１，図２に示す固体撮像素子は、二次元ＣＣＤイメージセンサを構成している。すなわち、多数の撮像セル１２０が平面上に行方向（矢印Ｘの方向）及び列方向（矢印Ｙの方向）に沿って二次元配置された撮像部１１０を有している。各々の撮像セル１２０は、半導体で構成されるフォトダイオード（ＰＤ）を備えており、各々の受光面に入射した光の強さと露光時間の長さとで定まる光量に応じた信号電荷を生成する。
【００２７】
二次元配置された多数の撮像セル１２０のそれぞれが出力する信号電荷を固体撮像素子の出力端子から時系列のフレーム毎の信号として取り出すために、複数の垂直電荷転送部（ＶＣＣＤ）１３０と、ラインメモリ５２と、水平電荷転送部（ＨＣＣＤ）５４と、出力増幅器５５とが固体撮像素子に備わっている。
【００２８】
各々の垂直電荷転送部１３０は、撮像セル１２０と隣接する位置に、縦方向（矢印Ｙ方向）に向かって延設されており、１列分の撮像セル１２０のそれぞれから信号電荷を受け取った後、列毎に信号電荷を矢印Ｙ方向に順次に転送する。
【００２９】
各列の垂直電荷転送部１３０の出力側にラインメモリ５２が配置されており、各垂直電荷転送部１３０から同時に出力される１行分の信号電荷がラインメモリ５２上に一時的に蓄積される。
【００３０】
ラインメモリ５２に蓄積された１行分の信号電荷は、ラインメモリ５２上から水平電荷転送部５４に向かって転送され、その結果、水平電荷転送部５４上に１行分の信号電荷が現れる。水平電荷転送部５４は、それ自身が保持している１行分の信号電荷を１画素単位で水平方向（矢印Ｘ方向）に順次に転送する。
水平電荷転送部５４の出力に順番に現れる信号電荷は、出力増幅器５５で増幅され、出力端子ＯＵＴに現れる。
【００３１】
このような読み出し動作を実現するのに必要な制御信号、すなわち、垂直転送制御信号φＶ（通常は複数相の信号）と、転送制御信号φＬＭと、水平転送制御信号φＨ（通常は複数相の信号）とがそれぞれ図示しないタイミング信号発生回路によって生成され、固体撮像素子の各垂直電荷転送部１３０と、ラインメモリ５２と、水平電荷転送部５４とにそれぞれ印加される。なお、ラインメモリ５２は省略されて構成される場合もある。
【００３２】
また、図２に示す例では、多数の撮像セル１２０がハニカム状のパターン（撮像セルの配置位置を各行毎で水平方向に半ピッチずらしたパターン）を形成するように配置されている。また、図２中に「Ｇ１」、「Ｇ２」、「Ｂ」、「Ｒ」で示すように、それぞれの撮像セル１２０は検出する色成分が予め定められている。すなわち、「Ｇ１」、「Ｇ２」の各撮像セル１２０は緑色成分、「Ｂ」の各撮像セル１２０は青色成分、「Ｒ」の各撮像セル１２０は赤色成分の明るさを検出する。
【００３３】
これらの検出色は、各撮像セル１２０の受光面の前面に配置された光学フィルタの分光特性によって設定される。図２に示す例では、撮像セル１２０の列毎に区分して、４種類のフィルタ列ＦＣ１、ＦＣ２、ＦＣ３、ＦＣ４が配置してある。夫々の光学フィルタは、所謂、ベイヤー配列を４５゜傾けた配列となっている。
【００３４】
垂直電荷転送部１３０は、図２に示すように、撮像セル１２０の列毎に、各列と隣接する位置に蛇行する形状で形成されている。各々の垂直電荷転送部１３０は、半導休基板３５に形成された垂直電荷転送チャネル３７と、半導休基板３５上に電気的絶縁膜（図示せず）を介して配置された電荷転送用の多数本の第１垂直転送電極４１、第２垂直転送電極４３、第１補助転送電極４５、第２補助転送電極４６、第３補助転送電極４７とを備えている。
【００３５】
すなわち、各電極４１，４３，４５，４６，４７に所定の電圧を印加して各垂直電荷転送チャネル３７上に所定の電位分布を形成し、各電極に印加する電圧を順次に切り替えることにより、垂直電荷転送部（ＶＣＣＤ）１３０において各画素の信号電荷を目的の方向に向けて順次に転送することができる。
【００３６】
第１垂直転送電極４１及び第２垂直転送電極４３は、撮像セル１２０の行毎にそれぞれ１つずつ形成されている。なお、各第１垂直転送電極４１は、撮像セル１２０から垂直電荷転送部１３０の垂直電荷転送チャネル３７への信号電荷の転送を制御するための読出しゲートとしても機能する。
【００３７】
矢印Ｙ方向に交互に並んでいる第２垂直転送電極４３及び第１垂直転送電極４１のそれぞれには、図２に示すように、４相の垂直転送制御信号（あるいは駆動パルスと呼ぶ）φＶ１、φＶ２、φＶ３、φＶ４のいずれかが各第２垂直転送電極４３及び第１垂直転送電極４１の配置された位置関係に応じて印加される。同様に、第１補助転送電極４５には垂直転送制御信号φＶ２が印加され、第２補助転送電極４６には垂直転送制御信号φＶ３が印加され、第３補助転送電極４７には垂直転送制御信号φＶ４が印加される。
【００３８】
図２に示すように、各垂直電荷転送部１３０の転送最終段の位置（図２の下側）における信号電荷を制御する電極４７）と隣接する位置（信号電荷の転送方向に対して下流側）にラインメモリ５２が形成されている。ラインメモリ５２における信号電荷の転送を制御するために、転送制御電極ＬＭ１及びＬＭ２が設けられている。転送制御電極ＬＭ１及びＬＭ２には、転送制御信号φＬＭが印加される。
【００３９】
固体撮像素子の１つの撮像セル１２０の断面は、図１に示すように、Ｐ型半導体層１０２が形成されたＮ型のシリコン基板（Ｎ−ｓｕｂ：前記半導休基板３５に相当）１０１の中に、Ｎ型領域で構成されたフォトダイオード（ＰＤ）１０３と、Ｎ型領域で形成された垂直電荷転送部（ＶＣＣＤ）１３０と、電荷読み出し領域１０４と、チャネルストップ領域１０５とが形成されている。また、フォトダイオード１０３の表面側には薄いＰ型領域１０６が形成してある。
【００４０】
垂直電荷転送部（ＶＣＣＤ）１３０の上方には、ゲート電極１０７が形成されている。なお、垂直電荷転送部１３０とゲート電極１０７との間は図示しない絶縁層で電気的に分離されている。図１に示す垂直電荷転送部１３０（１）は、フォトダイオード１０３と同じ列に属しており、垂直電荷転送部１３０（２）は隣接する他の列に属している。つまり、図１に示すフォトダイオード１０３の光電変換によって生成される信号電荷は、ゲート電極１０７に印加される電圧による電位ポテンシャル制御によって、電荷読み出し領域１０４を通り垂直電荷転送部１３０（１）のチャネル上に移動するが、隣接する列の垂直電荷転送部１３０（２）へは移動しない。フォトダイオード１０３と隣接する列の垂直電荷転送部１３０（２）との間は、チャネルストップ領域１０５（２）によって分離されている。
【００４１】
但し、埋め込みフォトダイオード（１０３）の表面では、Ｐ＋領域（１０６）で発生した電子が表面を拡散し、隣の列の垂直電荷転送部（ＶＣＣＤ）１３０（２）に混入する可能性があり、これがスミアの原因となる。このような拡散電流の影響を抑制するため、図１に示す固体撮像素子においては、各ゲート電極１０７をＰ＋型のポリシリコンを用いて形成してある。図１及び図２に示すようなＮＭＯＳ構造の固体撮像素子においては、通常、Ｎ型のポリシリコンが材料として用いられているが、ここでは特別にＰ＋型のポリシリコンを用いている。理由は次の通りである。
【００４２】
ゲート電極の材料として利用可能なＮ型のポリシリコンとＰ型のポリシリコンとの間には仕事関数に大きな違いがある。例えば、Ｎ＋型のポリシリコンとＰ＋型のポリシリコンとでは、おおよそそれらのバンドギャップ差（約１．１Ｖ）に相当する量だけ仕事関数に違いがある。なお、「仕事関数」は電子が金属の外に飛び出すために必要な最低のエネルギーを表す。
【００４３】
つまり、ゲート電極の材料をＮ型のポリシリコンからＰ型のポリシリコンに変えると、それらの仕事関数の違いによって、光電変換部であるフォトダイオード１０３と垂直電荷転送部１３０との間の電位ポテンシャル分布が変わり、フォトダイオードによって生成されたキャリアの移動に大きな変化をもたらす。具体的には、ゲート電極の材料をＮ型のポリシリコンからＰ型のポリシリコンに変えると、中間電位（ＶＭ）として、実効的に（ＶＭ−１．１（Ｖ））の電位を印加することと同じ結果になるので、この中間電位（ＶＭ）として、外部から負バイアスを印加しなくても負バイアスを印加した場合と同様の効果が得られる。そのため、ゲート電極に外部から特別な電圧（負バイアス）を印加することなく、しかも埋め込みフォトダイオードの特性を維持したまま、スミアを効果的に低減することができる。
【００４４】
図１に示すように、余分な光の入射を防止するために、シリコン基板１０１の表面側は各フォトダイオード１０３の受光面の領域を除いて遮光膜１１１で覆われている。また、各フォトダイオード１０３の受光面と対向するように、その上方には列毎に設けられたフィルタ列ＦＣ２、ＦＣ３、ＦＣ４が配置され、更にその上面にセル毎に独立したマイクロレンズ１１２が配置してある。
【００４５】
図２に示す固体撮像素子のラインメモリ５２及び水平電荷転送部５４の近傍の構成（Ｂ１−Ｂ２線断面）を図３に拡大した状態で示した。図３に示すように、水平電荷転送部５４は、矢印Ｘ方向に向かって帯状に延在する１本の水平電荷転送チャネル５６と、この水平電荷転送チャネル５６の上方に形成された水平転送電極Ｈａ及びＨｂを有している。水平転送電極Ｈａ及びＨｂは多数備わっており、これら水平転送電極Ｈａと水平転送電極Ｈｂとが交互に配置されている。それぞれの水平転送電極Ｈａは、平面視上、矩形に形成されており、それぞれの水平転送電極Ｈｂは、平面視上、その端部が逆Ｌ字状に形成されている。
【００４６】
隣接する位置に存在する一対の水平転送電極Ｈａと水平転送電極Ｈｂとは電気的に共通に接続されており、順番に並んでいる水平転送電極Ｈａ及びＨｂには、４相の水平転送制御信号（あるいは駆動パルスと呼ぶ）φＨ１、φＨ２、φＨ３、φＨ４のいずれかが各水平転送電極Ｈａ及びＨｂの配置された位置に応じて印加される。
【００４７】
図３に示すように、Ｐ型半導体層１０２が形成されたＮ型のシリコン基板１０１の中に、垂直電荷転送部１３０用の垂直電荷転送チャネル３７と、ラインメモリ５２用の電荷転送チャネル５２ａ，５２ｂと、水平電荷転送部５４用の水平電荷転送チャネル５６とが形成されている。
【００４８】
各撮像セル１２０のフォトダイオード１０３から読み出される信号電荷は、垂直電荷転送チャネル３７と、電荷転送チャネル５２ａ，５２ｂと、水平電荷転送チャネル５６とを順番に通って出力部ＯＵＴ（図１参照）まで転送される。
【００４９】
垂直竃荷転送チャネル３７の上方には、電荷転送方向（矢印Ｙの方向）の上流から下流に向かって、順番に垂直転送電極Ｖ２、Ｖ３、Ｖ４が設けられている。なお、図３に示す垂直転送電極Ｖ１、Ｖ２、Ｖ３、Ｖ４は、図２における最下流の第２垂直転送電極４３と、第１補助転送電極４５と、第２補助転送電極４６と、第３補助転送電極４７とに相当する。
【００５０】
垂直電荷転送部１３０の垂直電荷転送チャネル３７はＮ型の不純物領域として形成されている。また、ラインメモリ５２については、電荷転送チャネル５２ａがＮ−型不純物領域で形成され、電荷転送チャネル５２ｂがＮ型不純物領域で形成されている。
【００５１】
水平電荷転送部５４の水平電荷転送チャネル５６については、交互に並んで配置されたＮ型不純物領域とＮ−型不純物領域とで構成されている。各水平転送電極ＨａはＮ型不純物領域の上方の位置に配置されており、各水平転送電極ＨｂはＮ−型不純物領域の上方の位置に配置されている。なお、水平転送電極Ｈｂは、ラインメモリ５２の転送制御電極ＬＭ２と水平転送電極Ｈａとの間の領域に回り込んでいる。この回り込んだ部分の下方もＮ−型不純物領域になっている。
【００５２】
図４に図２で示した固体撮像素子の出力端子近傍の構成を表す断面図を示した。
図４に示すように、Ｐ型半導体層１０２の表面には、Ｎ−領域１２６ならびにＮ＋領域１２８，１３１が形成されている。Ｎ＋領域１２８は浮遊拡散層を構成し、この浮遊拡散層２８には、出力増幅器５５が接続されている。この出力増幅器５５には、ＭＯＳトランジスタを使用したソースフォロワが使用されている。なお、図中、ＶＦＤは、浮遊拡散層１２８の電位を表す。また、Ｎ＋領域１３１はリセットドレイン（ＲＤ）を構成し、このリセットドレイン（ＲＤ）１３１は、リセットドレイン電位ＶＲＤに設定されている。
【００５３】
また、図４において、１５１〜１５５は電極であり、電極１５１，１５３には駆動パルスφ１が印加され、電極１５２には駆動パルスφ２が印加される。また、電極１５４は水平転送出力ゲートであり、この電極１５４には所定の直流電圧ＶＯＧが常時印加される。また、電極１５５はリセットゲートを構成し、このリセットゲート１５５には、リセットゲートクロックφＲＧが印加される。なお、図４中、点線で示されるＱは電荷であり、矢印は、その電荷Ｑの移動（転送）の様子を示している。
【００５４】
各信号（φ１,φ２，φＲＧ，ＶＦＤ）として外部から固体撮像素子に印加する電圧を、所定の制御手順に従って順次に切り替えることにより、電荷Ｑは図４中に矢印で示すようにφ１が印加される電極下の位置からφ２が印加される電極下の位置に移動し、更にφ１が印加される電極下の位置に移動し、次に浮遊拡散層１２８の位置に転送され、出力増幅器５５から電荷の量に対応する電圧として出力される。
以上のようにして、検出された光が電荷に変換されて電圧信号として出力される。
【００５５】
次に、図２に示した固体撮像素子のように、ＮＭＯＳ構造の固体撮像素子においてゲート電極１０７の材料をＮ型のポリシリコンからＰ型のポリシリコンに変更することによって生じる効果を確認するためにコンピュータを用いて行ったシミュレーションについて説明する。
図５は図２に示す固体撮像素子の１撮像セルとその周辺に関する断面構成を示す拡大断面図、図６は図５に示す１撮像セルとその周辺に関するシミュレーションの結果を表す模式図である。
このシミュレーションにおいては、図５に示すように１つの撮像セル１２０（１）とそれに隣接する他の撮像セル１２０（２）との境界近傍の領域１６０について最表面電位分布とそれによって隣接セル間に流れる拡散電流を調べた。
【００５６】
具体的には、ゲート電極１０７としてＰ型のポリシリコンを用いた固体撮像素子の図５中の領域１６０を拡大して示した図６（ａ）に構造のモデルを示し、図６（ｂ）においては電位ポテンシャルを等高線として表し、拡散電流の流れを小さな矢印として示している。
【００５７】
なお、シミュレーションで想定している条件については次の通りである。
各撮像セルの大きさ：２μｍ×２μｍ
Ｐ−ｐｏｌｙとＮ−ｐｏｌｙの仕事関数差：１．１Ｖ
【００５８】
また、ゲート電極１０７の材料をＮ型のポリシリコンからＰ型のポリシリコンに変更するだけでは、垂直電荷転送部（ＶＣＣＤ）１３０のポテンシャルが浅くなってしまい、ＶＣＣＤの飽和容量が減少し、読み出し部においても信号電荷を読み出しにくくなってしまう。そこで、このシミュレーションにおいては、ゲート電極１０７の材料をＮ型のポリシリコンからＰ型のポリシリコンに変更するだけでなく、同時にＶＣＣＤの飽和容量が変化しないように、ＶＣＣＤ（ＢＣ）ドーズ量を調整（不純物濃度を濃くする）し、更に読み出し特性が変わらないように、チャネルドーズ（ＴＧＩ）のドーズ量を調整（不純物の濃度を薄くする）している。
【００５９】
図６（ｂ）を参照すると、丸印で囲んだ領域１６１の部分にゲート電極１０７の下方に流れる拡散電流が現れている。この拡散電流がスミアの原因となる。この拡散電流を詳細に調べた結果を図７に示した。
図７はゲート電極１０７の材料としてＰ型のポリシリコン（Ｐ−ｐｏｌｙ）を用いた場合と、Ｎ型のポリシリコン（Ｎ−ｐｏｌｙ）を用いた場合のそれぞれについての表面電位分布を示すグラフである。
図７のグラフを参照すると、ゲート電極１０７の材料としてＰ型のポリシリコン（Ｐ−ｐｏｌｙ）を用いた場合は、実線で示すカーブとなり、Ｎ型のポリシリコン（Ｎ−ｐｏｌｙ）を用いた場合は点線で示すカーブとなる。双方を比較すると、表面電位分布に明らかな違いが生じており、Ｐ型のポリシリコンの方がＮ型のポリシリコンよりも電位ポテンシャルの勾配がなだらかな領域が長くなっており、これによりスミアの発生が抑制される。つまり、フォトダイオード１０３の表面側の薄いＰ型領域１０６では、光電変換されて発生したキャリア（電子）が、拡散によってフォトダイオード１０３や垂直電荷転送部１３０に落ちる際、フォトダイオード１０３側に落ちれば感度に寄与し、垂直電荷転送部１３０側に落ちればスミアとなる。このときのキャリアの拡散は、比較的電位勾配がなだらかな領域が長いほど、フォトダイオード１０３に落ちる割合が増加する。したがって、Ｐ型ポリシリコンの方が、感度が向上してスミアが抑制されることになる。具体的には、この違いによって約１５％、拡散電流によるスミアを低減する効果が得られる。
【００６０】
なお、スミアの原因については、濃い素子分離領域を形成する隣接画素ＶＣＣＤへ流れ込む拡散電流が大半（計算上は９５％以上）を占めるため、ＶＣＣＤドーズ調整を行うとスミアを低減する効果は小さくなるが、チャネルドーズのドーズ量調整についてはほとんど影響を受けない。
【００６１】
また、このような原因で生じるスミアの程度については、フォトダイオード１０３の開口端と隣接列の垂直電荷転送部１３０との距離に応じて決まるので、各撮像セルの更なる微細化によって今後更に顕著になると予想される。
【００６２】
次に、この固体撮像素子の製造工程の具体例について説明する。
図８，図９に本実施形態の固体撮像素子の製造工程の一例を示した。
まず、図８（ａ）に示すように、ｎ型のシリコン基板１０１の表面に、酸化シリコン膜８１ａと、窒化シリコン膜８１ｂと、酸化シリコン膜８１ｃを形成し、３層構造のゲート酸化膜８１を形成する。
【００６３】
続いて、このゲート酸化膜２上に、ＳｉＨ４とＢＣｌ３、またはＢ２Ｈ６を用いた減圧ＣＶＤ法により、Ｂ（ボロン）をドープしたＰ型ポリシリコンを形成する。または、ノンドープのポリシリコンを形成してＢ（ボロン）をイオン注入してＰ型にしてもよい。
【００６４】
そして、図８（ｂ）に示すように、フォトリソグラフィにより所望のマスクを用いて露光し、現像、水洗を行い、レジストパターンＲ１を形成する。
【００６５】
この後、図８（ｃ）に示すように、レジストパターンＲ１をマスクとして、ＨＢｒとＯ2との混合ガスを用いた反応性イオンエッチングにより、ゲート酸化膜８１の窒化シリコン膜８１ｂをエッチングストッパとして多結晶シリコン膜８３を選択的にエッチング除去し、電極を形成する。ここでは高密度プラズマなどのエッチング装置を用いるのが望ましい。
【００６６】
続いて、このレジストパターンＲ１をマスクとして、転送効率を補うためのイオン注入を行う。ここではボロンを所定の条件でイオン注入する。そして、アッシングによりレジストパターンＲ１を除去する。
【００６７】
こののち、減圧ＣＶＤ法により、電極のパターンの表面に酸化シリコン膜からなる電極間絶縁膜８５を形成する（図８（ｄ））。
【００６８】
次にレジストを塗布し、フォトリソグラフィにより光電変換部であるフォトダイオード形成領域に開口を有するレジストパターンＲ２を形成する（図８（ｅ））。
【００６９】
そしてこのレジストパターンＲ２をマスクとして、ＨＢｒとＯ2との混合ガスを用いた反応性イオンエッチングにより、ゲート酸化膜８１の窒化シリコン膜８１ｂをエッチングストッパとして多結晶シリコン膜８３を選択的にエッチング除去し、フォトダイオード形成領域を開口する。（図９（ａ））。
【００７０】
次に、図９（ｂ）に示すように、このレジストパターンＲ２をそのまま残し、これをマスクとしてフォトダイオードのｐｎ接合を形成するためのイオン注入を行い、図９（ｃ）に示すように、基板１０１との間にｐｎ接合を形成する拡散領域８７を形成する。
【００７１】
そして図９（ｄ）に示すように、電極８３の側壁酸化を行い、電極８３の側壁にも酸化シリコン膜を形成する。
この後図９（ｅ）に示すように、窒化シリコン膜８１ｂをエッチング除去することで、Ｐ型のゲート電極８３を備えた単層電極構造の固体撮像素子が形成される。
なお、上記製造プロセスは、Ｐ型のゲート電極８３を形成する一例であり、この他にも、適宜な変更が可能である。
【００７２】
（第２の実施の形態）
次に、本発明に係る固体撮像素子の第２の実施の形態について説明する。
図１０は第２の実施の形態における固体撮像素子の１撮像セルとその周辺に関する断面構成を示す拡大断面図である。
本実施の形態の固体撮像素子の構造は、ゲート電極１０７の形状以外は前述の図５に示す構造と同様である。そのため、図１０においては、図５に示した内容と対応する要素は同一の符号を付してある。
【００７３】
図１０に示す構造における大きな特徴は、隣接する列のゲート電極１０７（２）が、垂直電荷転送部１３０（２）のフォトダイオード１０３側の端部位置からフォトダイオード１０３側に張り出している点である。すなわち、垂直電荷転送部１３０（２）の端部１７１とゲート電極１０７（２）の端部１７２とが図５のように一致しておらず、水平方向に位置がずれ、ゲート電極１０７（２）の端部１７２が隣接する列の撮像セルに向かって距離Ｌだけ突出している。
【００７４】
このような構成にすると、フォトダイオード１０３からＰ型領域１０６の表面を通って隣接する他の列の垂直電荷転送部１３０（２）に拡散電流が流れることを抑制する効果が高まり、スミアをより効果的に抑制できる。
【００７５】
但し、ゲート電極１０７（２）の端部１７２の張り出し量（Ｌ）が大きすぎると、信号電荷の読み出しの際に、フォトダイオード１０３の信号電荷が隣接列の垂直電荷転送部１３０（２）に読み出される可能性が高くなる。従って、端部１７２の張り出し量については、フォトダイオード１０３の端部１０３ａから垂直電荷転送部１３０（２）の端部１７１までの間を仕切る分離領域１０６ａの位置になるように張り出し量（Ｌ）を決定する必要がある。
【００７６】
（第３の実施の形態）
次に、本発明の固体撮像素子に関する第３の実施の形態について説明する。
図１１は第３の実施の形態における固体撮像素子の構成を示す平面図である。
本実施の形態は、前述の第１の実施の形態の変形例である。図１１に示す固体撮像素子についても、第１の実施の形態と同様に、ＮＭＯＳプロセスを用いて構成してあり、撮像部１１０Ａと、ラインメモリ５２Ａと、水平電荷転送部５４Ａと、出力増幅器５５とを備えている。但し、第１の実施の形態ではゲート電極１０７だけをＰ＋型のポリシリコンで構成していたが、図１１に示す固体撮像素子は他の電極についてもＰ＋型のポリシリコンで構成してある。
【００７７】
すなわち、撮像部１１０Ａについては、ゲート電極１０７だけでなく、各垂直電荷転送部１３０のチャネル上で信号電荷を転送するために用いる電荷転送電極（図２中の第１垂直転送電極４１、第２垂直転送電極４３、第１補助転送電極４５、第２補助転送電極４６、第３補助転送電極４７に相当）についても、Ｐ＋型のポリシリコンで構成してある。また、ラインメモリ５２Ａについても電荷転送電極（図３中のＬＭ１、ＬＭ２に相当）をＰ＋型のポリシリコンで構成してある。更に、水平電荷転送部５４Ａについても電荷転送電極（図３中のＨａ、Ｈｂ、図４中の１５１〜１５４、１５５に相当）をＰ＋型のポリシリコンで構成してある。なお、出力増幅器５５やその他の回路の電極については一般的なＮＭＯＳ構造のデバイスと同様にＮ型ポリシリコンで構成してある。
【００７８】
この固体撮像素子によれば、電荷転送電極の全体をＰ型のポリシリコンで形成することで、素子を部分的にＮ型とＰ型のポリシリコン電極を混在させることがなくなり、素子構造と製造工程が簡略化できる。
【００７９】
なお、固体撮像素子に設けられる前述のゲート電極１０７に関する具体的な構造については、一般的な二層ポリシリコン構造でもよく、疑似単層構造でもよく、単層構造でもよく、ポリサイド構造であってもよい。
図１２に二層ポリシリコン構造の場合の電極の構成例を模式的に示した。図示したように、二相ポリシリコン構造の電極は、ゲート電極１０７Ａが、第１電極９１と第２電極９３とが互いに垂直方向に一部が重なり合った構造となっている。
また、図１３にポリサイド構造の場合の電極の構成例を模式的に示した。図示したように、ポリサイド構造の電極は、多結晶シリコン層９５と、その上のタングステンポリサイド層９７との積層により、タングステンポリサイドからなるゲート電極１０７Ｂが形成されている。この種のポリサイドを用いた電極の構造については、例えば特開２００５−３５３７６６号公報にも開示されている。このようなゲート電極に対してもＰ型のポリシリコン電極として形成することで、上記同様の効果を得ることができる。
【００８０】
なお、前述の各実施の形態においては、ＮＭＯＳプロセスを用いて固体撮像素子を構成しているが、当然のことながらＰＭＯＳプロセスを用いて固体撮像素子を構成することも可能である。ＰＭＯＳプロセスを用いて固体撮像素子を構成する場合には、前記ゲート電極１０７の材料としてＮ型のポリシリコンを用いればよい。これにより、前述の各実施の形態と同様にスミアの低減が可能である。
【産業上の利用可能性】
【００８１】
以上のように、本発明の固体撮像素子は、ゲート電極に外部から特別な電圧（負バイアス）を印加することなく、しかも埋め込みフォトダイオードの特性を維持したまま、スミアを効果的に低減することができる。従って、例えばデジタルカメラなどの二次元ＣＣＤイメージセンサに本発明を適用することにより、輝度の高い被写体を撮影する場合に発生するスミアを抑制できる。
【図面の簡単な説明】
【００８２】
【図１】本発明に係る固体撮像素子の撮像部における断面図である。
【図２】第１の実施の形態における固体撮像素子の主要部の構成例を示す平面図である。
【図３】図２に示す固体撮像素子のＢ１−Ｂ２線断面の構成を示す拡大断面図である。
【図４】図２に示す固体撮像素子の出力端子近傍の構成を示す断面図である。
【図５】図２に示す固体撮像素子の１撮像セルとその周辺に関する断面構成を示す拡大断面図である。
【図６】図５に示す１撮像セルとその周辺に関するシミュレーションの結果を表す模式図で、（ａ）は構造のモデルで、（ｂ）は電位ポテンシャルと拡散電流の流れを示す図である。
【図７】図５に示す１撮像セルとその周辺に関するシミュレーションの結果を表すグラフである。
【図８】固体撮像素子の製造工程の一例を示す説明図（その１）である。
【図９】固体撮像素子の製造工程の一例を示す説明図（その２）である。
【図１０】第２の実施の形態における固体撮像素子の１撮像セルとその周辺に関する断面構成を示す拡大断面図である。
【図１１】第３の実施の形態における固体撮像素子の構成を示す平面図である。
【図１２】二層ポリシリコン構造の場合の電極の構成例を示す模式図である。
【図１３】ポリサイド構造の場合の電極の構成例を示す模式図である。
【図１４】一般的な構成の固体撮像素子の１撮像セルとその周辺に関する断面構成とスミア発生メカニズムを示す縦断面図である。
【図１５】一般的な構成のＮＭＯＳトランジスタの構成を示す縦断面図（ａ）とＤ１−Ｄ２線上の電位ポテンシャル分布を示す説明図（ｂ）である。
【図１６】一般的な構成のＮＭＯＳプロセスを用いた固体撮像素子の構成を示す断面図である。
【符号の説明】
【００８３】
３７，ＶＴ１，ＶＴ２  垂直電荷転送チャネル
４１  第１垂直転送電極
４３  第２垂直転送電極
４５  第１補助転送電極
４６  第２補助転送電極
４７  第３補助転送電極
５２  ラインメモリ
５４  水平電荷転送部
５５  出力増幅器
５６  水平電荷転送チャネル
１００  固体撮像素子
１０１  シリコン基板
１０２  Ｐ型半導体層
１０３  フォトダイオード
１０４  電荷読み出し領域
１０５  チャネルストップ領域
１０６  Ｐ型領域
１０７  ゲート電極
１１０  撮像部
１１１  遮光膜
１１２  マイクロレンズ
１２０  撮像セル
１３０  垂直電荷転送部
Ｈａ，Ｈｂ  水平転送電極
Ｖ１，Ｖ２，Ｖ３，Ｖ４  垂直転送電極
ＬＭ，ＬＭ１，ＬＭ２  転送制御電極
ＦＣ１，ＦＣ２，ＦＣ３，ＦＣ４  フィルタ列
【図１】
2008153428.tif 000003
【図２】
2008153428.tif 000004
【図３】
2008153428.tif 000005
【図４】
2008153428.tif 000006
【図５】
2008153428.tif 000007
【図６】
2008153428.tif 000008
【図７】
2008153428.tif 000009
【図８】
2008153428.tif 000010
【図９】
2008153428.tif 000011
【図１０】
2008153428.tif 000012
【図１１】
2008153428.tif 000013
【図１２】
2008153428.tif 000014
【図１３】
2008153428.tif 000015
【図１４】
2008153428.tif 000016
【図１５】
2008153428.tif 000017
【図１６】
2008153428.tif 000018