(57)【要約】【課題】短チャネル効果を悪化させず、かつ、基板とコンタクト間におけるコンタクト抵抗の上昇を抑制する。【解決手段】半導体装置は、溝１５を有する半導体基板１１と、半導体基板内に形成された第１の導電型のウェル層と、溝内に形成され、絶縁層からなるブロック層１７と、ブロック層と離間して半導体基板上に形成されたゲート電極Ｇと、半導体基板の表面に形成され、半導体基板の表面から第１の深さに不純物濃度のピークを有する第２の導電型の第１の拡散層２４と、ブロック層に対してゲート電極と反対側の半導体基板の表面に形成され、半導体基板の表面から第１の深さより深い第２の深さに不純物濃度のピークを有し、第１の拡散層と接して導通する第２の導電型の第２の拡散層２７と、第２の拡散層に接続されたコンタクト３５とを具備する。【選択図】      図２
2008140922.tif 000002
【特許請求の範囲】
【請求項１】
溝を有する半導体基板と、
前記半導体基板内に形成された第１の導電型のウェル層と、
前記溝内に形成され、絶縁層からなるブロック層と、
前記ブロック層と離間して前記半導体基板上に形成されたゲート電極と、
前記半導体基板の表面に形成され、前記半導体基板の表面から第１の深さに不純物濃度のピークを有する第２の導電型の第１の拡散層と、
前記ブロック層に対して前記ゲート電極と反対側の前記半導体基板の表面に形成され、前記半導体基板の表面から前記第１の深さより深い第２の深さに不純物濃度のピークを有し、前記第１の拡散層と接して導通する前記第２の導電型の第２の拡散層と、
前記第２の拡散層に接続されたコンタクトと
を具備することを特徴とする半導体装置。
【請求項２】
前記第１の導電型はＮ型であり、前記第２の導電型はＰ型であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の深さは前記半導体基板の前記表面から２０ｎｍであり、前記第２の深さは前記半導体基板の前記表面から５０ｎｍであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第２の拡散層は、前記ブロック層で前記第１の拡散層と分離され、前記ゲート電極と対向しない領域で前記第１の拡散層と接して導通することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ゲート電極の側面に形成された第１の側壁絶縁膜と、
前記第１の側壁絶縁膜の側面に形成された第２の側壁絶縁膜と、
前記第１の側壁絶縁膜の下方の前記半導体基板の表面に形成された第３の拡散層と、
前記半導体基板内の前記ブロック層の一部の周囲に形成され、前記第１の拡散層と前記第３の拡散層とを導通させる第４の拡散層と
をさらに具備することを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンタクト接続される拡散層の不純物濃度のピークが深い半導体装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等のＣＭＯＳデバイスには、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方を含む回路が使われている。トランジスタのソース・ドレインには、半導体基板の表面に形成された不純物拡散層が用いられる。この不純物拡散層の形成には、ＰＭＯＳトランジスタではボロンを代表とする不純物が用いられ、ＮＭＯＳトランジスタでは砒素を代表とする不純物が用いられる。
【０００３】
このようなＣＭＯＳデバイスのＰＭＯＳトランジスタでは、不純物拡散層に接続するコンタクト抵抗について、次のような問題があった。
【０００４】
ＰＭＯＳトランジスタで用いるボロンは、ＮＭＯＳトランジスタで用いる砒素と比べて拡散係数が大きい。このため、短チャネル効果を抑えるには、ボロンを打ち込む際の加速エネルギーを下げて、ＮＭＯＳトランジスタの不純物拡散層よりも基板表面に近いところに不純物濃度のピークが来るようにしなければならない。
【０００５】
一方、ＮＭＯＳトランジスタで用いる砒素は、基板表面よりも少し深い位置に不純物濃度のピークが来るように打ち込む。これは、基板の中に打ち込まれる不純物総量のばらつきを小さくして、かつ、トランジスタのソース・ドレイン間の寄生抵抗を下げるためである。
【０００６】
従って、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの間で拡散層の不純物濃度のピークの深さが異なり、ＮＭＯＳトランジスタよりもＰＭＯＳトランジスタの方が拡散層の不純物濃度のピークが浅くなる。
【０００７】
このような状況の下、拡散層上には、上層配線に接続するためのコンタクトホールが開口される。このとき、コンタクトと不純物拡散層との間の導通歩留まりを確保するために、コンタクトの深さ相当を掘るエッチング時間に加えて、さらにオーバーエッチングをかける。このため、コンタクトホールの開口部では、半導体基板の表面がエッチングされてしまう。すると、コンタクトホールの開口部の表面の不純物濃度に関し、特にＰＭＯＳトランジスタの方の濃度が下がってしまう場合がある。従って、このような不純物濃度の低下により、基板とコンタクト間におけるコンタクト抵抗が上がってしまうという問題があった。
【０００８】
尚、この出願の発明に関連する先行技術文献情報としては、次のようなものがある。
【特許文献１】特開２００６−４０９０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、短チャネル効果を悪化させず、かつ、基板とコンタクト間におけるコンタクト抵抗の上昇を抑制することが可能な半導体装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の一視点による半導体装置は、溝を有する半導体基板と、前記半導体基板内に形成された第１の導電型のウェル層と、前記溝内に形成され、絶縁層からなるブロック層と、前記ブロック層と離間して前記半導体基板上に形成されたゲート電極と、前記半導体基板の表面に形成され、前記半導体基板の表面から第１の深さに不純物濃度のピークを有する第２の導電型の第１の拡散層と、前記ブロック層に対して前記ゲート電極と反対側の前記半導体基板の表面に形成され、前記半導体基板の表面から前記第１の深さより深い第２の深さに不純物濃度のピークを有し、前記第１の拡散層と接して導通する前記第２の導電型の第２の拡散層と、前記第２の拡散層に接続されたコンタクトとを具備する。
【発明の効果】
【００１１】
本発明によれば、短チャネル効果を悪化させず、かつ、基板とコンタクト間におけるコンタクト抵抗の上昇を抑制することが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１２】
本発明者は、基板とコンタクト間におけるコンタクト抵抗が上がってしまう問題の原因について追求した結果、次のようなことが分かった。
【００１３】
例えばＣＭＯＳデバイス等に用いられるＰＭＯＳトランジスタでは、短チャネル効果を抑制するために、拡散層の不純物濃度のピークを半導体基板の表面近傍（例えば、基板深さ１０ｎｍ近傍）に設定し、拡散層の深さを可能な限り浅くしている。ここで、フェルミ準位が価電子帯の中に入り、拡散層と金属との接触抵抗が十分に低くなるようにするには、拡散層の不純物濃度を１０２０ｃｍ−３以上にすることが望ましい。そして、このように拡散層の不純物濃度が１０２０ｃｍ−３以上となるのは、基板表面から２０ｎｍ程度の範囲であることが分かった。
【００１４】
そこで、本発明の実施形態では、この拡散層へのコンタクトにおいて、コンタクト開口部の半導体基板が２０ｎｍ以上掘られてもコンタクト抵抗が上昇する不具合が出ないよう、コンタクトの周囲に基板表面から従来よりも深いところにピークが来る拡散層を形成する。
【００１５】
以上のような本発明の実施形態を、以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１６】
［第１の実施形態］
第１の実施形態では、コンタクト接続される領域の拡散層を、不純物濃度のピークが深くなるようにイオン注入をして形成するとともに、短チャネル効果の抑制を図るために絶縁性のブロック層を設けている。このような第１の実施形態は、例えばＣＭＯＳデバイスに用いられるＰＭＯＳトランジスタを例に挙げて説明する。
【００１７】
図１は、本発明の第１の実施形態に係るＰＭＯＳトランジスタを有する半導体装置の概略的な平面図を示す。図２は、図１のＩＩ−ＩＩ線に沿った断面図を示す。以下に、第１の実施形態に係るＰＭＯＳトランジスタを有する半導体装置について説明する。
【００１８】
半導体基板１１内にＮウェル層（図示せず）が形成され、半導体基板１１内には溝１４が形成されている。この溝１４内に例えばＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁層１６が形成され、この素子分離絶縁層１６で素子領域１０が分離されている。
【００１９】
素子領域１０内には溝１５が形成され、この溝１５内に絶縁性のブロック層１７が形成されている。このブロック層１７は、素子領域１０内に収まっており、素子分離絶縁層１６とは接しない。ブロック層１７は、素子分離絶縁層１６と同一の絶縁層で形成されてもよいし、異なる絶縁層で形成されてもよい。ブロック層１７の底面は、図示するように素子分離絶縁層１６の底面と同程度の深さを有してもよいし、素子分離絶縁層１６の底面と異なる深さを有してもよい。ブロック層１７の上面は、素子分離絶縁層１６の上面と同じ高さを有し、半導体基板１１の上面より突出していてもよい。
【００２０】
ブロック層１７の上から見た平面形状は、例えばコの字型であり、開口部１７’が存在する。この開口部１７’は、ゲート電極Ｇと対向しない領域に存在する。従って、ブロック層１７は、ゲート電極Ｇと対向してゲート電極Ｇと並列して延在する第１の部分と、この第１の部分の両端部からゲート電極Ｇと遠ざかる方向にそれぞれ延在した第２の部分とからなる。
【００２１】
素子領域１０内の２つのブロック層１７間の半導体基板１１上には、ＰＭＯＳトランジスタＰＴｒのゲート電極Ｇがゲート絶縁膜１８を介して形成されている。このゲート電極Ｇは、合わせずれ等を考慮し、ブロック層１７と例えば１００ｎｍ以上離間して設けられている。ゲート電極Ｇは素子領域１０を跨いで素子分離絶縁層１６上にまで延在し、素子分離絶縁層１６上のゲート電極ＧにはゲートコンタクトＧＣが接続されている。ゲートコンタクトＧＣが接続する素子分離絶縁層１６上のゲート電極Ｇのゲート長Ｌ２は、図示するように素子領域１０上のゲート電極Ｇのゲート長Ｌ１よりも長くしてもよいし、ゲート長Ｌ１と同程度でもよい。
【００２２】
ゲート電極Ｇの両側の素子領域１０の表面には、ボロンやＢＦ２などのＰ型不純物を拡散させた一対の拡散層２４が形成されている。ブロック層１７で囲まれた素子領域１０の表面には、ボロンやＢＦ２などのＰ型不純物を拡散させた一対の拡散層２７が形成されている。これら拡散層２４、２７は、ブロック層１７の底面より浅くなるように形成されている。このため、拡散層２４、２７は、ブロック層１７の存在する領域では接しないが、ブロック層１７の開口部１７’で直接接している。つまり、拡散層２４、２７は、ブロック層１７の開口部１７’で導通し、ｐｎ接合を挟まずに電流経路が確保されている。
【００２３】
拡散層２７には、上層配線３６から電位を与えるためのコンタクト３５が接続されている。ここで、図２には厳密に図示されていないが、コンタクト３５が存在する拡散層２７の上面は、コンタクトホール３３の形成時に半導体基板１１がオーバーエッチングされて、コンタクト３５の形成されない領域の半導体基板１１の上面よりも下がり、半導体基板１１の表面からの深さからおおむね２０ｎｍを中心にばらついている。
【００２４】
ゲート電極Ｇ上にはシリサイド層３０が形成されている。このシリサイド層３０は、ゲート電極Ｇのシート抵抗をポリシリコン単独よりも１桁以上下げて、ＣＲ時定数を低減している。シリサイド層３０は、例えば、コバルトシリサイド（ＣｏＳｉ）、タングステンシリサイド（ＷＳｉ）、モリブデンシリサイド（ＭｏＳｉ）、タンタルシリサイド（ＴａＳｉ）、チタンシリサイド（ＴｉＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、白金シリサイド（ＰｔＳｉ）等からなる。
【００２５】
図３は、本発明の各実施形態に係るＰＭＯＳトランジスタのＰ型不純物拡散層２４における基板下の深さ方向に対する不純物プロファイルを示す。この不純物プロファイルは、ＢＦ２＋を１０ｋｅＶ、３Ｅ１５ｃｍ−２からなる条件（第１の条件）でイオン注入し、活性化アニールを行なった場合のシミュレーション結果である。
【００２６】
図３に示すように、Ｐ型拡散層２４の不純物濃度は、基板表面近くで最も高く、基板表面から深くなるに従って低くなる。拡散層２４の不純物濃度のピークの範囲は半導体基板１１の表面から２０ｎｍ程度であり、拡散層２４の不純物濃度の最大のピークは半導体基板１１の表面から１０ｎｍ程度の深さに位置する。尚、各実施形態における不純物濃度のピークとは、不純物濃度が１０２０ｃｍ−３程度と濃く、金属的性質を示す範囲を意味する。
【００２７】
図４は、本発明の各実施形態に係るＰＭＯＳトランジスタのＰ型不純物拡散層２７における基板下の深さ方向に対する不純物プロファイルを示す。この不純物プロファイルは、ＢＦ２＋を１０ｋｅＶ、３Ｅ１５ｃｍ−２からなる条件（第１の条件）でイオン注入した後、ＢＦ２＋を３０ｋｅＶ、２Ｅ１５ｃｍ−２からなる条件（第２の条件）でイオン注入し、活性化アニールを行なった場合のシミュレーション結果である。
【００２８】
図４に示すように、Ｐ型拡散層２７の不純物濃度は基板表面から深くなるに従って低くなるが、基板表面から５０ｎｍ程度の深さまで１０２０ｃｍ−３以上の不純物濃度を保つことができる。つまり、拡散層２７の不純物濃度のピークは、半導体基板１１の表面から５０ｎｍ程度の深さに位置している。従って。拡散層２７の不純物濃度のピークは、拡散層２４の不純物濃度のピークより深くなっている。これは、上記第１の条件で拡散層２４を形成した領域に、さらに上記第２の条件で不純物を打ち込んで拡散層２７を形成するためである。
【００２９】
図５は、本発明の各実施形態に係るＮＭＯＳトランジスタのＮ型不純物拡散層における基板下の深さ方向に対する不純物プロファイルを示す。この不純物プロファイルは、Ａｓ＋、３０ＫｅＶ、３Ｅ１５ｃｍ−２の条件でイオン注入し、活性化アニールを行なった場合のシミュレーション結果である。
【００３０】
図５に示すように、Ｎ型拡散層の不純物濃度は、基板表面近くで最も高く、基板表面から深くなるに従って低くなる。このＮ型拡散層は、基板表面から４０〜５０ｎｍ程度まで、１０２０ｃｍ−３以上の不純物濃度を確保している。Ｎ型拡散層の不純物濃度のピークは、半導体基板１１の表面から例えば２５〜３０ｎｍ程度の深さに位置している。
【００３１】
このような図３乃至図５の不純物プロファイルによれば、コンタクト３３が接続される領域のＰ型拡散層２７では、Ｎ型拡散層と同じ程度の深い不純物濃度のピーク（基板表面から５０ｎｍ程度）を有するように形成されている。
【００３２】
図６乃至図１３は、本発明の第１の実施形態に係るＰＭＯＳトランジスタを有する半導体装置の製造工程の断面図を示す。以下に、本発明の第１の実施形態に係るＰＭＯＳトランジスタを有する半導体装置の製造方法について説明する。
【００３３】
まず、図６に示すように、ＰＭＯＳトランジスタを形成する領域の半導体基板（シリコン基板）１１の表面近傍にリンなどのＮ型不純物を拡散させたＮウェル層（図示せず）が形成され、半導体基板１１の表面近傍にしきい値調整のためのチャネルイオン注入が行われる。そして、半導体基板１１の表面が酸化され、例えばシリコン酸化膜からなる犠牲酸化膜１２が形成される。次に、ＣＶＤ（Chemical Vapor Deposition）法などを用いて、犠牲酸化膜１２上にシリコン窒化膜１３が堆積される。次に、シリコン窒化膜１３上にレジスト（図示せず）が形成され、リソグラフィにより後述する素子分離絶縁層１６及びブロック層１７に該当する領域が開口される。その後、シリコン窒化膜１３、犠牲酸化膜１２及び半導体基板１１が、例えば２５０ｎｍ程度順次エッチングされる。これにより、半導体基板１１内に溝１４、１５が形成される。ここで、溝１４は素子分離絶縁層１６を形成するための溝であり、溝１５はブロック層１７を形成するための溝である。これらの溝１４、１５は、プロセス上同一工程で形成できるが、異なる工程で別々に形成することも可能である。
【００３４】
次に、図７に示すように、溝１４、１５の表面のシリコンを数ｎｍ酸化した後、ＣＶＤ法などを用いてシリコン酸化膜１９が溝１４、１５内に埋め込まれる。その後、ＣＭＰ（Chemical Mechanical Polish）などを用いてシリコン窒化膜１３上のシリコン酸化膜１９が除去され、シリコン酸化膜１９を溝１４、１５の中にのみ残す。このとき、シリコン窒化膜１３は、ＣＭＰのストッパとしての役割を果たす。このようにして、溝１４内にはＳＴＩ構造の素子分離絶縁層１６が形成され、溝１５内にはブロック層１７が形成される。その後、例えば燐酸でシリコン窒化膜１３が剥離され、例えばフッ化アンモニウム水溶液などで犠牲酸化膜１２が剥離される。この際、素子分離絶縁層１６及びブロック層１７の上面も一部剥離されることがあり、素子分離絶縁層１６及びブロック層１７の上面の角は丸まってもよい。
【００３５】
次に、図８に示すように、酸化により半導体基板１１の表面に例えばシリコン酸化膜からなるゲート絶縁膜１８が形成される。次に、ゲート絶縁膜１８、素子分離絶縁層１６及びブロック層１７上にリンをドーピングしたポリシリコン膜２１が堆積され、このポリシリコン膜２１上にシリコン窒化膜２２が堆積される。ここで、ポリシリコン膜２１はゲート電極Ｇの材料となり、シリコン窒化膜２２はマスク材やＣＭＰのストッパ材となる。
【００３６】
次に、図９に示すように、ゲート電極Ｇの領域にのみレジスト（図示せず）が残るようにリソグラフィでレジストをパターニングした後、シリコン窒化膜２２及びポリシリコン膜２１がＲＩＥ（Reactive Ion Etching）でエッチングされる。その後、レジストが剥離される。その結果、図１に示す形状のゲート電極Ｇが形成される。
【００３７】
次に、図１０に示すように、ＣＶＤ法を用いてシリコン酸化膜２３が約５０ｎｍ堆積され、全面ＲＩＥで加工される。これにより、ゲート電極Ｇの側壁にのみシリコン酸化膜２３が残され、側壁絶縁膜ＳＷが形成される。次に、イオン注入法により、例えば１０ｋｅＶ、３Ｅ１５ｃｍ−２の条件（第１の条件）で、ＢＦ２＋などのＰ型不純物が半導体基板１１の表面に打ち込まれる。これにより、半導体基板１１の表面に不純物領域２４’が形成される。
【００３８】
ここで、不純物領域２４’のＰ型不純物濃度の最大ピークは、基板表面から例えば１０ｎｍ前後の深さに位置する。このため、アニール後の拡散層２４の深さも浅く抑えられる。このアニール後の拡散層２４は、図３で示すような不純物プロファイルを持つ。このようなプロセスを採用する理由は、Ｐ型不純物のボロンは拡散係数が大きいためにＰＭＯＳトランジスタの短チャネル効果が悪化しやすく、これを抑制する設計をする必要があるためである。
【００３９】
次に、図１１に示すように、レジスト２５が塗布された後、リソグラフィでレジスト２５に開口部２６が形成される。この開口部２６の形成の際には、ブロック層１７とゲート電極Ｇとの間は開口されないようにする。次に、イオン注入法により、例えば３０ｋｅＶ、２Ｅ１５ｃｍ−２の条件（第２の条件）で、ＢＦ２＋などのＰ型不純物が半導体基板１１の表面に打ち込まれる。これにより、半導体基板１１の表面に不純物領域２７’が形成される。
【００４０】
ここで、不純物領域２７’は、不純物領域２４’の形成時よりも加速エネルギーを上げて形成し、図５で示すＮＭＯＳトランジスタのＮ型拡散層とほぼ同じ不純物濃度のピークが来るようにする。つまり、不純物領域２７’の不純物濃度の最大ピークが基板表面から例えば３０ｎｍ前後の深さに位置するようにイオン注入が行われる。このアニール後の拡散層２７は、例えば図４で示すような不純物プロファイルを持つ。
【００４１】
次に、図１２に示すように、Ｐ型の不純物領域２４’、２７’に対して、例えば、９５０℃、１０秒程度の活性化アニールを行われる。これにより、半導体基板１１の表面に拡散層２４、２７が形成される。
【００４２】
次に、図１３に示すように、ＣＶＤなどにより、シリコン窒化膜２８とＢＰＳＧ（Boron Phosphorous Silicate Glass）などのシリコン酸化膜系の層間絶縁膜２９が堆積される。その後、ＣＭＰで平坦化することで不要な層間絶縁膜２９及びシリコン窒化膜２８が除去され、シリコン窒化膜２２が露出される。その後、燐酸又はＲＩＥなどにより、シリコン窒化膜２２が剥離される。
【００４３】
次に、図１及び図２に示すように、スパッタリングによりコバルトなどの高融点金属が堆積され、ゲート電極Ｇのポリシリコンとコバルトとを接触させる。そして、５００℃前後の温度でアニールが行われ、ポリシリコンとコバルトとを反応させる。これにより、ＣｏＳｉからなるシリサイド層３０がゲート電極Ｇ上に形成される。次に、硫酸と過酸化水素水の混合液により、不要な未反応のコバルトが剥離される。その後、８００℃前後の温度でアニールが行われ、低抵抗のシリサイド層３０が形成される。次に、層間絶縁膜２９及びシリサイド層３０上にシリコン窒化膜３１が堆積され、このシリコン窒化膜３１上にシリコン酸化膜３２が堆積される。次に、リソグラフィ及びＲＩＥにより、拡散層２７を露出するコンタクトホール３３が開口され、シリコン酸化膜３２内に配線溝３４が形成される。尚、コンタクトホール３３の形成時、拡散層２７の表面が基板表面から２０ｎｍ程度オーバーエッチングされる場合がある。次に、コンタクトホール３３及び配線溝３４内にＴｉ、ＴｉＮ、又はこれらの積層膜などからなるバリアメタル膜（図示せず）が形成される。そして、このバリアメタル膜上にタングステンなどの金属材がスパッタリングやＣＶＤ法で堆積され、この金属材でコンタクトホール３３及び配線溝３４が埋め込まれる。次に、金属材及びバリアメタル膜がＣＭＰで除去され、コンタクト３３及び上層配線３６が形成される。以上のような工程で、ＰＭＯＳトランジスタＰＴｒを有する半導体装置が完成する。
【００４４】
上記第１の実施形態によれば、次のような効果を得ることができる。
【００４５】
コンタクトホール３３を開口するときは、基本的にシリコン酸化膜２９、３２やシリコン窒化膜２８、３１をＲＩＥでエッチングする。このＲＩＥにおいては、シリコン酸化膜２９、３２やシリコン窒化膜２８、３１のエッチングレートは当然速く、シリコンのエッチングレートは低くなるような条件を用いるのが通例である。しかし、コンタクトホール３３の開口部において、半導体基板１１のエッチング量をゼロにすることはできず、２０ｎｍ程度は半導体基板１１が掘られてしまう。理由は、コンタクトホール３３を形成するのに必要な最小限度のエッチングに加えて、開口歩留まりを確保するためにオーバーエッチングをする必要があることと、半導体基板１１と選択比を確保しているとはいえ、それは無限大ではないためである。
【００４６】
しかし、ＰＭＯＳトランジスタＰＴｒにおけるコンタクトホール３３の周囲の拡散層２７の形成では、半導体基板１１の表面近傍の不純物濃度のピーク（基板表面から２０ｎｍ）に加えて、さらに３０ｎｍ程度深いところに不純物濃度のピークを持つように、Ｐ型不純物を追加注入している。このため、基板表面から約５０ｎｍの深さまで１０２０ｃｍ−３以上の高濃度の拡散層２７になっている。ゆえに、この拡散層２７の表面に落とすコンタクトホール３３の形成時に半導体基板１１が２０ｎｍ程度掘れてかつその掘れる深さがばらついたとしても、拡散層２７の不純物濃度のピークが掘れ量よりも深いため、開口部表面の不純物濃度の低下が抑えられる。このため、コンタクト３５の抵抗の上昇を抑制できる。
【００４７】
また、ＰＭＯＳトランジスタの拡散層の形成時、単に、コンタクトホールを形成する周囲のみにさらに不純物を深く追加注入する方法も考えられる。しかし、追加注入を行う領域を規定するリソグラフィにおいて、合わせずれによって濃い不純物濃度の領域がゲート電極に近くなると、短チャネル効果が悪化する問題がある。これに対し、本実施形態では、拡散層２７は拡散層２４よりも深く形成されてしまうが、ブロック層１７が拡散層２７の周囲にあること、拡散層２４、２７を導通させるためのブロック層１７の開口部１７’がゲート電極Ｇ側を向いていないことから、短チャネル効果が悪化することは抑制できる。
【００４８】
また、従来、コンタクトに接続される拡散層の濃度を高めるために、コンタクトホールの開口後に、拡散層と同型の不純物を再度打ち込みアニールする、いわゆる再拡散プロセスを用いることもあった。しかし、本実施形態でも示したように、コンタクトホールを開口する時点で、ゲート電極上のシリサイド層として熱に弱いＣｏＳｉなどの材料が適用されていると、９００℃〜９５０℃前後の活性化アニールができないため、再拡散プロセスが適用できない。しかし、本実施形態を適用すれば、再拡散プロセスを使用しなくても、コンタクト３５に接続される拡散層２７の濃度を高める所望の電気特性を得ることができる。
【００４９】
尚、上記第１の実施形態は、例えば次のように種々変更することが可能である。
【００５０】
（１）図１４及び図１５に示すように、拡散層２７は、ブロック層１７の開口部１７’から外側に延びずに、ブロック層１７内に収まるように形成してもよい。従って、図２の構造では、拡散層２７は開口部１７’から外側に延在して素子分離絶縁層１６に接していたが、図１５の構造では、拡散層２７は素子分離絶縁層１６に接しない。
【００５１】
（２）図１６に示すように、ブロック層１７の開口部１７’は、ゲート電極Ｇと対向しなければよい。また、図１では、ブロック層１７の平面形状はゲート電極Ｇに対して対称であったが、図１６のように、ブロック層１７の平面形状はゲート電極Ｇに対して非対称であってもよい。
【００５２】
（３）図１７に示すように、ブロック層１７の平面形状は、例えば、ゲート電極Ｇと並行した直線状であってもよい。この場合、ブロック層１７は、拡散層２７とゲート電極Ｇとの間に設けることが望ましい。
【００５３】
［第２の実施形態］
第２の実施形態は、第１の実施形態とブロック層に関する構造が異なる。このような第２の実施形態では、例えばＣＭＯＳデバイスに用いられるＰＭＯＳトランジスタを例に挙げる。尚、ここでは、第１の実施形態と同様の点については説明を省略する。
【００５４】
図１８は、本発明の第２の実施形態に係るＰＭＯＳトランジスタを有する半導体装置の概略的な平面図を示す。図１９は、図１８のＸＩＸ−ＸＩＸ線に沿った断面図を示す。図２０は、図１８のＸＸ−ＸＸ線に沿った断面図を示す。以下に、第２の実施形態に係るＰＭＯＳトランジスタを有する半導体装置について説明する。
【００５５】
半導体基板１１上には、ＰＭＯＳトランジスタＰＴｒのゲート電極Ｇがゲート絶縁膜１８を介して形成されている。このゲート電極Ｇは素子領域１０を跨いで素子分離絶縁層１６上にまで延在する。そして、ゲート電極Ｇの一端部は、素子分離絶縁層１６上に位置し、ゲートコンタクトＧＣが接続されている。ゲート電極Ｇの他端部は素子領域１０と素子分離絶縁層１６との境界部分に位置し、このゲート電極Ｇの他端部のゲート長Ｌ３は素子領域１０上のゲート電極Ｇのゲート長Ｌ１よりも長くなっている。これは、短チャネル効果の影響を抑制するためである。短い部分のゲート長Ｌ１は例えば０．２〜０．４μｍ程度であり、長い部分のゲート長Ｌ３は例えば１μｍ前後である。但し、短いゲート長が必要でないトランジスタの場合は、あえてこのような構造にする必要はなく、全体が同一のゲート長で形成してもよい。
【００５６】
ゲート電極Ｇの側面には第１の側壁絶縁膜ＳＷ１が形成され、この第１の側壁絶縁膜ＳＷ１の側面には第２の側壁絶縁膜ＳＷ２が形成されている。第１及び第２の側壁絶縁膜ＳＷ１、ＳＷ２は例えばシリコン酸化膜等からなり、両者は同じ材料でも異なる材料でもよい。第１の側壁絶縁膜ＳＷ１は、ゲート絶縁膜１８と同じ材料が望ましく、シリコンとエッチング選択比のとれるもの（例えばシリコン酸化膜）が望ましい。
【００５７】
第２の側壁絶縁膜ＳＷ２の下の半導体基板１１内には溝４２が形成され、この溝４２内にブロック層４６が形成されている。このブロック層４６は第２の側壁絶縁膜ＳＷ２と同一の絶縁層で一体形成されている。ブロック層４６は、半導体基板１１の深さ方向に対して細くなっている。ブロック層４６は、ゲート電極Ｇと並列して延在し、素子分離絶縁層１６に接している。ブロック層４６は、素子分離絶縁層１６と同一の絶縁層で形成されてもよいし、異なる絶縁層で形成されてもよい。ブロック層４６の底面は、素子分離絶縁層１６の底面と同じ程度の深さを有する。
【００５８】
ブロック層４６に対してゲート電極Ｇと反対側の半導体基板１１の表面には、ボロンやＢＦ２などのＰ型不純物を拡散させた一対の拡散層２４が形成されている。この拡散層２４の一部の領域には、ボロンやＢＦ２などのＰ型不純物を拡散させた一対の拡散層２７が形成されている。拡散層２４、２７は、直接接して導通し、ｐｎ接合を挟まずに電流経路が確保されている。ここで、拡散層２４、２７の不純物プロファイルは、上記第１の実施形態と同様であり、図３及び図４に示すようになる。
【００５９】
第１の側壁絶縁膜ＳＷ１の下方の半導体基板１１内には、ボロンやＢＦ２などのＰ型不純物を拡散させた一対の拡散層４１が形成されている。この拡散層４１は、いわゆるＬＤＤ（Lightly Doped Drain）構造を実現するために設けられている。
【００６０】
半導体基板１１内のブロック層４６の一部の周囲には、ボロンやＢＦ２などのＰ型不純物を拡散させた一対の拡散層４４が形成されている（図１８、２０参照）。この拡散層４４は、ゲート長Ｌ３が長くなったゲート電極Ｇの付近にのみ存在する。拡散層２４、２７、４１はブロック層４６の底面より浅くなるように形成されているため、拡散層２４と拡散層４１とはブロック層４６で絶縁されている。このため、拡散層４４により、拡散層２４、４１が導通されている。
【００６１】
図２１乃至図２８は、本発明の第２の実施形態に係るＰＭＯＳトランジスタを有する半導体装置の製造工程の断面図等を示す。以下に、第２の実施形態に係るＰＭＯＳトランジスタを有する半導体装置の製造方法について説明する。尚、主に図１８のＸＩＸ−ＸＩＸ線に沿った断面図を用いて説明するが、必要に応じて図１８のＸＸ−ＸＸ線に沿った断面図又は平面図を併用する。
【００６２】
まず、図２１に示すように、ＰＭＯＳトランジスタを形成する領域の半導体基板（シリコン基板）１１の表面近傍にリンなどのＮ型不純物を拡散させたＮウェル層（図示せず）が形成され、半導体基板１１の表面近傍にしきい値調整のためのチャネルイオン注入が行われる。そして、半導体基板１１の表面が酸化され、例えばシリコン酸化膜からなる犠牲酸化膜１２が形成される。次に、ＣＶＤ法などを用いて、犠牲酸化膜１２上にシリコン窒化膜１３が堆積される。次に、シリコン窒化膜１３上にレジスト（図示せず）が形成され、リソグラフィにより後述する素子分離絶縁層１６及びブロック層１７に該当する領域が開口される。その後、シリコン窒化膜１３、犠牲酸化膜１２及び半導体基板１１が、例えば２５０ｎｍ程度順次エッチングされる。これにより、半導体基板１１内に溝１４が形成される。
【００６３】
次に、図２２に示すように、溝１４の表面のシリコンを数ｎｍ酸化した後、ＣＶＤ法などを用いてシリコン酸化膜１９が溝１４内に埋め込まれる。その後、ＣＭＰなどを用いてシリコン窒化膜１３上のシリコン酸化膜１９が除去され、シリコン酸化膜１９を溝１４の中にのみ残す。このとき、シリコン窒化膜１３は、ＣＭＰのストッパとしての役割を果たす。このようにして、溝１４内にＳＴＩ構造の素子分離絶縁層１６が形成される。その後、例えば燐酸でシリコン窒化膜１３が剥離され、例えばフッ化アンモニウム水溶液などで犠牲酸化膜１２が剥離される。この際、素子分離絶縁層１６及びブロック層１７の上面も一部剥離されることがあり、素子分離絶縁層１６及びブロック層１７の上面の角は丸まってもよい。
【００６４】
次に、図２３に示すように、酸化により半導体基板１１の表面に例えばシリコン酸化膜からなるゲート絶縁膜１８が形成される。次に、ゲート絶縁膜１８及び素子分離絶縁層１６上にリンをドーピングしたポリシリコン膜２１が堆積され、このポリシリコン膜２１上にシリコン窒化膜２２が堆積される。ここで、ポリシリコン膜２１はゲート電極Ｇの材料となり、シリコン窒化膜２２はマスク材やＣＭＰのストッパ材となる。
【００６５】
次に、図２４に示すように、ゲート電極Ｇの領域にのみレジスト（図示せず）が残るようにリソグラフィでレジストをパターニングした後、シリコン窒化膜２２及びポリシリコン膜２１がＲＩＥでエッチングされる。次に、レジストが剥離される。その結果、図１８に示す形状のゲート電極Ｇが形成される。次に、後酸化工程を行った後、ＬＤＤ構造を作るために、イオン注入法により、例えば１０ｋｅＶ、１Ｅ１３ｃｍ−２の条件で、ＢＦ２＋などのＰ型不純物が半導体基板１１の表面に打ち込まれ、活性化アニールが行われる。これにより、半導体基板１１の表面に拡散層４１が形成される。
【００６６】
次に、図２５に示すように、シリコン窒化膜２２、ゲート絶縁膜１８及び素子分離絶縁層１６上にシリコン酸化膜２３が１０ｎｍ程度堆積され、このシリコン酸化膜２３でゲート電極Ｇが覆われる。
【００６７】
次に、図２６（ａ）及び（ｂ）に示すように、第１のエッチング工程により、シリコン酸化膜２３がエッチバックされる。このとき、ＲＩＥの特性を利用して、段差下（本実施形態の場合、ゲート電極Ｇの脇部分）のエッチングレートが速くなるような第１のエッチング条件を適用する。この第１のエッチング条件では、例えば、「フッ素、水素、炭素の化合物」又は「フッ素、炭素の化合物」を含むガスが用いられる。このような第１のエッチング工程により、段差下のシリコン酸化膜２３及びゲート絶縁膜１８が早くなくなり、段差下の半導体基板１１のみが先に露出される。ここで、ゲート電極Ｇの側面にはシリコン酸化膜２３が残り、側壁絶縁膜ＳＷ１が形成される。
【００６８】
次に、例えば第１のエッチング工程と異なるチャンバーを用いて、第２のエッチング工程が行われる。この第２のエッチング工程では、シリコンのエッチングレートが速くシリコン酸化膜のエッチングレートの遅くなるような第２のエッチング条件に変える。この第２のエッチング条件は、例えばゲート電極Ｇを加工する時に使用するＲＩＥ条件であり、例えば第１のエッチング条件とは異なるガス（例えばＨＢｒを含むガス）が用いられる。第２のエッチング条件で半導体基板１１がエッチングされると、半導体基板１１に先が細くなった溝４２が形成される。尚、このようなエッチングを行うには、膜１８、２３は、同じ材料（例えばシリコン酸化膜）で、さらにシリコンとのエッチング選択比が高い材料で形成することが望ましい。
【００６９】
次に、図２７（ａ）及び（ｂ）に示すように、リソグラフィによりレジスト４３が形成される。このレジスト４３は、ゲート電極Ｇの幅が広い箇所（ゲート長Ｌ３が長い箇所）の一部が開口するように形成される。次に、イオン注入法により、例えば１０ｋｅＶ、１Ｅ１５ｃｍ−２の条件で、ＢＦ２＋などのＰ型不純物が半導体基板１１の表面に打ち込まれ、活性化アニールが行われる。これにより、溝４２の一部の周囲に拡散層４４が形成される。この拡散層４４の形成方法としては、例えば斜めイオン注入などを用いてもよい。その後、アッシャーと硫酸＋過酸化水素水混合液でレジスト４３が剥離される。
【００７０】
次に、図２８に示すように、半導体基板１１上に側壁材料になる例えばシリコン酸化膜４７が堆積され、同時に溝４２も埋め込まれる。続いて、シリコン酸化膜４７がエッチバックされる。これにより、ゲート電極Ｇの側面のシリコン酸化膜２３上には側壁絶縁膜ＳＷ２が形成され、溝４２内にブロック層４６が形成される。
【００７１】
次に、図２９に示すように、イオン注入法により、例えば１０ｋｅＶ、３Ｅ１５ｃｍ−２の条件（第１の条件）で、ＢＦ２＋などのＰ型不純物が半導体基板１１の表面に打ち込まれる。これにより、半導体基板１１の表面に不純物領域２４’が形成される。次に、レジスト（図示せず）をマスクとして、イオン注入法により、例えば３０ｋｅＶ、２Ｅ１５ｃｍ−２の条件（第２の条件）で、ＢＦ２＋などのＰ型不純物が半導体基板１１の表面に打ち込まれる。これにより、半導体基板１１の表面に不純物領域２７’が形成される。次に、Ｐ型の不純物領域２４’、２７’に対して、例えば、９５０℃、１０秒程度の活性化アニールを行われる。これにより、半導体基板１１の表面に拡散層２４、２７が形成される。尚、拡散層２４、２７の形成の詳細は第１の実施形態と同様であり、拡散層２４、２７は図３及び図４の不純物プロファイルをそれぞれ有する。
【００７２】
次に、図１８乃至図２０に示すように、ＣＶＤなどによりシリコン窒化膜２８と層間絶縁膜２９が堆積された後、ＣＭＰで平坦化され、シリコン窒化膜２２が露出される。その後、燐酸又はＲＩＥなどにより、シリコン窒化膜２２が剥離される。次に、スパッタリングによりコバルトなどの高融点金属が堆積され、アニールが行われる。これにより、ＣｏＳｉからなるシリサイド層３０がゲート電極Ｇ上に形成される。次に、不要な未反応のコバルトが剥離され、８００℃前後の温度でアニールが行われる。次に、層間絶縁膜２９及びシリサイド層３０上にシリコン窒化膜３１が堆積され、このシリコン窒化膜３１上にシリコン酸化膜３２が堆積される。次に、リソグラフィ及びＲＩＥにより、拡散層２７を露出するコンタクトホール３３が開口され、シリコン酸化膜３２内に配線溝３４が形成される。次に、コンタクトホール３３及び配線溝３４内にバリアメタル膜（図示せず）が形成される。そして、このバリアメタル膜上に金属材が堆積され、この金属材でコンタクトホール３３及び配線溝３４が埋め込まれる。次に、金属材及びバリアメタル膜がＣＭＰで除去され、コンタクト３３及び上層配線３６が形成される。以上のような工程で、ＰＭＯＳトランジスタＰＴｒを有する半導体装置が完成する。
【００７３】
上記第２の実施形態によれば、第１の実施形態と同様、コンタクト３５を接続する領域において、基板表面から約５０ｎｍの深さまで１０２０ｃｍ−３以上の高濃度不純物プロファイルを有する拡散層２７を形成している。従って、拡散層２７の表面に落とすコンタクトホール３３の形成時に半導体基板１１が掘れたとしても、拡散層２７の不純物濃度のピークが掘れ量よりも深いため、開口部表面の不純物濃度の低下が抑えられる。このため、コンタクト３５の抵抗の上昇を抑制できる。
【００７４】
また、本実施形態では、ゲート電極Ｇのゲート幅方向（ゲート長と垂直方向）で素子領域１０の端から端まで溝４２を掘る。このため、この状態のままでは、拡散層２４、２７とゲート電極Ｇの脇の拡散層４１との間にはｐｎ接合が挟まるため、拡散層２４、２７と拡散層４１とは導通しない。しかし、本実施形態では、溝４２の一部の周囲に拡散層４４を設けることで、拡散層２４、２７と拡散層４１との導通は確保できる。この導通領域では、拡散層４４の深さが深くなり短チャネル効果の影響を受けやすくなるが、ゲート長Ｌ３を１μｍ前後に長くすることで短チャネル効果の悪影響も回避できる。
【００７５】
尚、上記第２の実施形態は、例えば次のように種々変更することが可能である。
【００７６】
図３０及び図３１に示すように、拡散層２７は、拡散層２４内に収まるように形成してもよい。従って、図１８の構造では、拡散層２７の一部は素子分離絶縁層１６に接していたが、図３０の構造では、拡散層２７は素子分離絶縁層１６に接しない。
【００７７】
［第３の実施形態］
第３の実施形態は、上記第１の実施形態の構造を、例えばＮＡＮＤ型フラッシュメモリの周辺回路トランジスタや選択ゲートトランジスタに適用した例である。ここでは、第１の実施形態と同じ点については説明を省略する。尚、第３の実施形態のフラッシュメモリには、上記第２の実施形態の構造を適用することも可能である。
【００７８】
図３２は、本発明の第３の実施形態に係るフラッシュメモリの半導体装置の断面図を示す。以下に、本発明の第３の実施形態に係るフラッシュメモリの半導体装置について説明する。
【００７９】
図３２に示すように、第３の実施形態において、上記第１の実施形態と異なる点は、ゲート電極Ｇの構造である。すなわち、第３の実施形態のゲート電極Ｇは、第１のゲート電極層５１と、第２のゲート電極層５３と、第１及び第２のゲート電極層５１、５３間に設けられた電極間絶縁膜５２とからなる。そして、電極間絶縁膜５２は、第１及び第２のゲート電極層５１、５３を導通させるための開口部５４が設けられている。この開口部５４下の第１のゲート電極層５１には開口部５４と同じ形状の溝５５が形成されており、この溝５５内には第２のゲート電極層５３が埋め込まれている。
【００８０】
尚、第１のゲート電極層５１は、メモリセルトランジスタの浮遊ゲートとして機能する層であり、第２のゲート電極層５１は、メモリセルトランジスタの制御ゲートとして機能する層である。
【００８１】
上記第３の実施形態によれば、上記第１の実施形態と同様の効果を得ることができる。
【００８２】
［第４の実施形態］
第４の実施形態は、ＣＭＯＳデバイスなどに用いられている半導体装置であり、ＰＭＯＳトランジスタＰＴｒとＮＭＯＳトランジスタＮＴｒとを同一基板上に形成した例である。
【００８３】
ここで、本実施形態のＰＭＯＳトランジスタＰＴｒとしては、各実施形態で説明したＰＭＯＳトランジスタＰＴｒを適用する。本実施形態のＮＭＯＳトランジスタＮＴｒとしては、各実施形態で説明したＰＭＯＳトランジスタＰＴｒと同じ構造を適用してもよいし、異なる構造（例えば既知の構造）を適用してもよい。既知の構造であっても、ＮＭＯＳトランジスタＮＴｒの拡散層の形成によく使用されるＡｓは、ボロンに比べて拡散係数が小さい（拡散速度が遅い）。このため、Ａｓをイオン注入法で半導体基板に打ち込むと、ＰＭＯＳトランジスタＰＴｒの拡散層２７と同様、３０ｎｍ程度の深さに濃度ピークが来るように形成することが可能である（図５参照）。
【００８４】
ＮＭＯＳトランジスタＮＴｒの既知の構造は、各実施形態のブロック層などが存在しない構造である。例えば、半導体基板内にＰ型のウェル層が形成され、半導体基板上にゲート絶縁膜を介してゲート電極が形成されている。ゲート電極の両側の半導体基板内にはＮ型の不純物拡散層が形成され、この不純物拡散層にコンタクトが接続されている。ここで、Ｎ型の不純物拡散層は、各実施形態のＰＭＯＳトランジスタＰＴｒの拡散層２７と同様に、基板表面から５０ｎｍ程度の深さまで１０２０ｃｍ−３以上の不純物濃度を保つことができる（図５参照）。
【００８５】
上記第４の実施形態によれば、同一基板上のＰＭＯＳトランジスタＰＴｒ及びＮＭＯＳトランジスタＮＴｒの拡散層２７上にコンタクトホール３３を同時に形成しても、両者とも拡散層２７の不純物濃度のピークが深い位置に存在するため、両者とも拡散層２７へのコンタクト抵抗上昇とばらつきの増大を防ぐことができる。このため、ＮＭＯＳトランジスタＮＴｒとＰＭＯＳトランジスタＰＴｒの両方が同一チップ内で良好なコンタクトを取れ、かつトランジスタの短チャネル効果の悪化を防ぐことができる。
【００８６】
尚、上記各実施形態は、以下の態様を含んでいる。
【００８７】
（１）本発明の一態様の半導体装置は、溝を有する半導体基板と、前記半導体基板内に形成された第１の導電型のウェル層と、前記溝内に形成され、絶縁層からなるブロック層と、前記ブロック層と離間して前記半導体基板上に形成されたゲート電極と、前記半導体基板の表面に形成され、前記半導体基板の表面から第１の深さに不純物濃度のピークを有する第２の導電型の第１の拡散層と、前記ブロック層に対して前記ゲート電極と反対側の前記半導体基板の表面に形成され、前記半導体基板の表面から前記第１の深さより深い第２の深さに不純物濃度のピークを有し、前記第１の拡散層と接して導通する前記第２の導電型の第２の拡散層と、前記第２の拡散層に接続されたコンタクトとを具備する。
【００８８】
（２）上記（１）の態様において、前記ブロック層の上面は、前記半導体基板の上面より突出する（例えば図２参照）。
【００８９】
（３）上記（１）の態様に係る半導体装置は、前記半導体基板内に形成され、前記ブロック層の底面と同じ深さの底面を有する素子分離絶縁層とをさらに具備する（例えば図２参照）。
【００９０】
（４）上記（１）の態様において、前記ブロック層の平面形状は、コの字型である（例えば図１参照）。
【００９１】
（５）上記（１）の態様において、前記ブロック層の平面形状は、直線状である（例えば図１７参照）。
【００９２】
（６）上記（１）の態様に係る半導体装置は、前記ゲート電極の側面に形成された第１の側壁絶縁膜と、前記第１の側壁絶縁膜の側面に形成された第２の側壁絶縁膜と、前記第１の側壁絶縁膜の下方の前記半導体基板の表面に形成された第３の拡散層と、前記半導体基板内の前記ブロック層の一部の周囲に形成され、前記第１の拡散層と前記第３の拡散層とを導通させる第４の拡散層とをさらに具備する（例えば図１８〜図２０参照）。
【００９３】
（７）上記（６）の態様において、前記第２の側壁絶縁膜は、前記絶縁層で形成されている（例えば図１８〜図２０参照）。
【００９４】
（８）上記（６）の態様において、前記第４の拡散層に隣接する前記ゲート電極のゲート長は、前記第４の拡散層に隣接しない前記ゲート電極のゲート長より長い（例えば図１８参照）。
【００９５】
（９）上記（６）の態様において、前記ブロック層は、前記半導体基板の深さ方向に対して細くなっている（例えば図１９、図２０参照）。
【００９６】
（１０）上記（１）の態様において、前記第１の導電型のトランジスタと前記ゲート電極を有する前記第２の導電型のトランジスタとを同一の前記半導体基板上に備え、前記第１の導電型のトランジスタは、前記半導体基板内に形成された前記第２の導電型のウェル層と、前記半導体基板上に形成されたゲート電極と、前記半導体基板の表面に形成され、前記半導体基板の表面から前記第２の深さに不純物濃度のピークを有する前記第１の導電型の第３の拡散層と、前記第３の拡散層に接続されたコンタクトとを具備する。
【００９７】
（１１）本発明の一態様の半導体装置の製造方法は、半導体基板内に第１の導電型のウェル層を形成する工程と、前記半導体基板内に溝を形成する工程と、前記溝内に絶縁層を埋め込み、ブロック層を形成する工程と、前記ブロック層と離間して前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板の表面に前記半導体基板の表面から第１の深さに不純物濃度のピークを有する第２の導電型の第１の拡散層(24)を形成する工程と、前記ブロック層に対して前記ゲート電極と反対側の前記半導体基板の表面に前記半導体基板の表面から前記第１の深さより深い第２の深さに不純物濃度のピークを有する前記第２の導電型の第２の拡散層を形成する工程と、前記第２の拡散層に接続するコンタクトを形成する工程とを具備する（例えば図１〜図１３参照）。
【００９８】
（１２）本発明の一態様の半導体装置の製造方法は、半導体基板内に第１の導電型のウェル層を形成する工程と、前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板の表面に第２の導電型の第１の拡散層を形成する工程と、前記半導体基板及び前記ゲート電極上に第１の絶縁層を形成する工程と、前記第１の絶縁層をエッチングし、前記ゲート電極の側面に第１の側絶縁膜を形成する工程と、前記ゲート電極の脇部分の前記半導体基板をエッチングし、前記半導体基板内に溝を形成する工程と、前記半導体基板内の前記溝の一部の周囲に前記第２の導電型の第２の拡散層を形成する工程と、前記第１の側壁絶縁膜の側面に第２の絶縁層からなる第２の側壁絶縁膜を形成するともに、前記溝内に前記第２の絶縁層からなるブロック層を形成する工程と、前記ブロック層に対して前記ゲート電極と反対側の前記半導体基板の表面に前記半導体基板の表面から第１の深さに不純物濃度のピークを有する前記第２の導電型の第３の拡散層を形成する工程と、前記第３の拡散層の一部の領域に前記半導体基板の表面から前記第１の深さより深い第２の深さに不純物濃度のピークを有する前記第２の導電型の第４の拡散層を形成する工程と、前記第４の拡散層に接続するコンタクトを形成する工程とを具備する（例えば図１８〜図２９参照）。
【００９９】
（１３）上記（１１）及び（１２）の態様において、前記第１の導電型はＮ型であり、前記第２の導電型はＰ型である。
【０１００】
（１４）上記（１１）及び（１２）の態様において、前記第１の深さは前記半導体基板の前記表面から２０ｎｍであり、前記第２の深さは前記半導体基板の前記表面から５０ｎｍである。
【０１０１】
（１５）上記（１２）の態様において、前記第１の絶縁層のエッチング時に前記ゲート電極の前記脇部分の前記半導体基板の表面のみを露出した後、前記溝を形成する（例えば図２６参照）。
【０１０２】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１０３】
【図１】本発明の第１の実施形態に係るＰＭＯＳトランジスタを有する半導体装置の概略的な平面図。
【図２】図１のＩＩ−ＩＩ線に沿った断面図。
【図３】本発明の各実施形態に係るＰＭＯＳトランジスタのＰ型不純物拡散層２４における基板下の深さ方向に対する不純物プロファイルの図。
【図４】本発明の各実施形態に係るＰＭＯＳトランジスタのＰ型不純物拡散層２７における基板下の深さ方向に対する不純物プロファイルの図。
【図５】本発明の各実施形態に係るＮＭＯＳトランジスタのＮ型不純物拡散層における基板下の深さ方向に対する不純物プロファイルの図。
【図６】本発明の第１の実施形態に係わるＰＭＯＳトランジスタを有する半導体装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わるＰＭＯＳトランジスタを有する半導体装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施形態に係わるＰＭＯＳトランジスタを有する半導体装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施形態に係わるＰＭＯＳトランジスタを有する半導体装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第１の実施形態に係わるＰＭＯＳトランジスタを有する半導体装置の製造工程を示す断面図。
【図１１】図１０に続く、本発明の第１の実施形態に係わるＰＭＯＳトランジスタを有する半導体装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第１の実施形態に係わるＰＭＯＳトランジスタを有する半導体装置の製造工程を示す断面図。
【図１３】図１２に続く、本発明の第１の実施形態に係わるＰＭＯＳトランジスタを有する半導体装置の製造工程を示す断面図。
【図１４】本発明の第１の実施形態に係るＰＭＯＳトランジスタを有する他の半導体装置の概略的な平面図。
【図１５】図１４のＸＶ−ＸＶ線に沿った断面図。
【図１６】本発明の第１の実施形態に係るＰＭＯＳトランジスタを有する他の半導体装置の概略的な平面図。
【図１７】本発明の第１の実施形態に係るＰＭＯＳトランジスタを有する他の半導体装置の概略的な平面図。
【図１８】本発明の第２の実施形態に係るＰＭＯＳトランジスタを有する半導体装置の概略的な平面図。
【図１９】図１８のＸＩＸ−ＸＩＸ線に沿った断面図。
【図２０】図１８のＸＸ−ＸＸ線に沿った断面図。
【図２１】本発明の第２の実施形態に係わるＰＭＯＳトランジスタを有する半導体装置の製造工程を示す断面図。
【図２２】図２１に続く、本発明の第２の実施形態に係わるＰＭＯＳトランジスタを有する半導体装置の製造工程を示す断面図。
【図２３】図２２に続く、本発明の第２の実施形態に係わるＰＭＯＳトランジスタを有する半導体装置の製造工程を示す断面図。
【図２４】図２３に続く、本発明の第２の実施形態に係わるＰＭＯＳトランジスタを有する半導体装置の製造工程を示す断面図。
【図２５】図２４に続く、本発明の第２の実施形態に係わるＰＭＯＳトランジスタを有する半導体装置の製造工程を示す断面図。
【図２６】図２６（ａ）は、図２５に続く、本発明の第２の実施形態に係わるＰＭＯＳトランジスタを有する半導体装置の製造工程を示す断面図、図２６（ｂ）は、図２６（ａ）の平面図。
【図２７】図２７（ａ）は、図２６（ａ）に続く、本発明の第２の実施形態に係わるＰＭＯＳトランジスタを有する半導体装置の製造工程を示す断面図、図２７（ｂ）は、図２７（ａ）の平面図。
【図２８】図２７に続く、本発明の第２の実施形態に係わるＰＭＯＳトランジスタを有する半導体装置の製造工程を示す断面図。
【図２９】図２８に続く、本発明の第２の実施形態に係わるＰＭＯＳトランジスタを有する半導体装置の製造工程を示す断面図。
【図３０】本発明の第２の実施形態に係るＰＭＯＳトランジスタを有する他の半導体装置の概略的な平面図。
【図３１】図３０のＸＸＸＩ−ＸＸＸＩ線に沿った断面図。
【図３２】本発明の第３の実施形態に係わるフラッシュメモリの半導体装置を示す断面図。
【符号の説明】
【０１０４】
１０…素子領域、１１…半導体基板、１２…犠牲酸化膜、１３、２２、２８、３１…シリコン窒化膜、１４、１５、４２、５５…溝、１６…素子分離絶縁層、１７、４６…ブロック層、１７’、２６、５４…開口部、１８…ゲート絶縁膜、１９、２３、３２…シリコン酸化膜、２１…ポリシリコン膜、２４、２７、４１、４４…拡散層、２４’、２７’…不純物領域、２５、４３…レジスト、２９…層間絶縁膜、３０…シリサイド層、３３…コンタクトホール、３４…配線溝、３５…コンタクト、３６…上層配線、５１…第１のゲート電極層、５２…電極間絶縁膜、５３…第２のゲート電極層、Ｇ…ゲート電極、ＣＧ…ゲートコンタクト、ＳＷ、ＳＷ１、ＳＷ２…側壁絶縁膜、ＰＴｒ…ＰＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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