(57)【要約】【課題】電源ラインの揺らぎやノイズによる誤動作が発生し難く、低コストで製造することのできる小型の半導体装置を提供する。【解決手段】埋め込み酸化膜１２を有するＳＯＩ基板２０において、埋め込み酸化膜１２上のＳＯＩ層２１が、埋め込み酸化膜１２に達する絶縁分離トレンチにより取り囲まれた複数の領域Ｅ１，Ｅ２，Ｄに分割され、複数の領域Ｅ１，Ｅ２，Ｄが、能動素子または受動素子が配置される素子領域Ｅ１，Ｅ２と、基板面内において素子領域Ｅ１，Ｅ２を取り囲み、接地（ＧＮＤ）電位に固定される分離領域Ｄとに分類され、分離領域Ｄに、当該分離領域ＤのＳＯＩ層２１を一方の電極とする容量素子Ｃ１が配置されてなる半導体装置１０１とする。【選択図】図２
2008153403.tif 000002
【特許請求の範囲】
【請求項１】
埋め込み酸化膜を有するＳＯＩ基板において、
前記埋め込み酸化膜上のＳＯＩ層が、埋め込み酸化膜に達する絶縁分離トレンチにより取り囲まれた複数の領域に分割され、
前記複数の領域が、
能動素子または受動素子が配置される素子領域と、
基板面内において前記素子領域を取り囲み、接地（ＧＮＤ）電位に固定される分離領域とに分類され、
前記分離領域に、当該分離領域のＳＯＩ層を一方の電極とする容量素子が配置されてなることを特徴とする半導体装置。
【請求項２】
前記分離領域のＳＯＩ層が、第１導電型であり、
前記第１導電型の分離領域のＳＯＩ層内に第２導電型領域が形成され、
前記容量素子が、
前記第２導電型領域をもう一方の電極として、前記第１導電型の分離領域のＳＯＩ層と第２導電型領域の接合部における接合容量を用いた、接合容量素子であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記分離領域のＳＯＩ層が、Ｐ導電型であり、
前記第２導電型領域が、Ｎ導電型であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記分離領域内に、トレンチが形成され、
前記トレンチ内に、側壁酸化膜を介して導電材が埋め込まれ、
前記容量素子が、
前記側壁酸化膜を挟んで、前記導電材をもう一方の電極とする、トレンチ構造容量素子であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記分離領域のＳＯＩ層が、Ｎ導電型であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記分離領域のＳＯＩ層が、Ｐ導電型であり、
前記導電材が、Ｎ導電型の多結晶シリコンであることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記分離領域上に、誘電体層が形成され、
前記誘電体層上に、導電体層が形成され、
前記容量素子が、
前記誘電体層を挟んで、前記導電体層をもう一方の電極とする、平面構造容量素子であることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記容量素子のもう一方の電極が、電源ラインに接続されてなることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記容量素子が、前記分離領域に複数個配置されてなることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記容量素子の耐圧が、前記素子領域に配置される能動素子または受動素子の耐圧に較べて、低く設定されてなることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記半導体装置が、車載用の半導体装置であることを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Silicon On Insulator）基板に形成される半導体装置であって、絶縁分離トレンチによって取り囲まれた素子領域と、素子領域を取り囲み、接地（ＧＮＤ）電位に固定される分離領域とを有してなる半導体装置に関する。
【背景技術】
【０００２】
バルク状態のシリコン基板を用いる半導体装置では、特定の素子を他の素子から分離する素子分離構造として、一般的に、ＰＮ接合分離が用いられている。ＰＮ接合分離は、ＰＮ接合に逆バイアスを印加した状態で用いる素子分離で、分離に用いるＰＮ接合の各々に接合容量が存在して、一種のコンデンサ（容量素子）が形成される。このため、このコンデンサに急峻に変化する電圧が印加されると、充電電流（変位電流）がＰＮ接合の接合面全面に流れ、この充電電流が寄生トランジスタを動作させて、回路の誤動作や素子破壊を引き起こす場合がある。反面、このコンデンサは、電源ラインと接地（ＧＮＤ）ラインの間に接続されるバイパスコンデンサとして機能する場合もある。
【０００３】
一方、ＳＯＩ基板を用いる半導体装置では、素子分離構造として、一般的に、誘電体分離が用いられている。例えば、基板貼り合わせ技術により形成される埋め込み酸化膜を有するＳＯＩ基板では、埋め込み酸化膜に達する絶縁分離トレンチにより取り囲まれてＳＯＩ層が複数の領域に分割され、これら分割された各領域に能動素子（または受動素子）が配置される。一般的に、ＳＯＩ基板を用いることで、バルクシリコン基板を用いる場合に較べて、素子の動作速度を向上することができる。一方、埋め込み酸化膜を有するＳＯＩ基板においては、電源電位となる素子領域が誘電率の低い埋め込みシリコン酸化膜を介して接地（ＧＮＤ）電位の支持基板に接しており、電源電位とＧＮＤ電位間の容量が相対的に小さい。このため、出力トランジスタ素子の駆動などによって大電流が引き出された場合には、電源ラインの揺らぎが生じて、最悪の場合に素子が誤動作してしまうという問題が起きる。
【０００４】
この問題を解決する手段として、例えば、特開平１０−２７０７０４号公報（特許文献１）に開示された半導体装置がある。図６は、特許文献１に開示された従来の半導体装置で、ＳＯＩ構造の半導体集積回路装置９０の模式的な断面図である。
【０００５】
図６に示す半導体装置９０は、トランジスタ５ｐ，５ｎの埋め込み絶縁層４の下部に、Ｎ導電型のウェル２とＰ導電型のウェル３を形成し、トランジスタのグローバルな電源線６とＮ導電型のウェル２とを、スイッチなどを介さず直接接続し、同様にトランジスタのグローバルな接地線７とＰ導電型のウェル３とを直接接続する。
【特許文献１】特開平１０−２７０７０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図６に示す半導体装置９０では、Ｎウェル２は電源電位、Ｐウェル３は接地電位に接続されているので、境界面はＰＮ接合に逆バイアスが印加された状態であり、電源電圧に応じた幅の空乏層が生じる。この空乏層はコンデンサのように働くので、電源線と接地線間にバイパスコンデンサが接続されたのと等価となる。これによって、半導体装置９０では、動作時の電源線と接地線の電位変動が抑制できる。
【０００７】
一方、図６の半導体装置９０は、埋め込み絶縁層４の下部にパターン形成されたＮ導電型のウェル２とＰ導電型のウェル３が必要であり、多大な製造コストを要する。また、複合ＩＣのような多電源系の半導体装置へ適用するためには、Ｎウェル２を複数設けて異なる電位に設定する必要があり、構造が複雑になると、共に大型化してしまう。
【０００８】
そこで本発明は、ＳＯＩ基板に形成される半導体装置であって、電源ラインの揺らぎやノイズによる誤動作が発生し難く、低コストで製造することのできる小型の半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００９】
請求項１に記載の半導体装置は、埋め込み酸化膜を有するＳＯＩ基板において、前記埋め込み酸化膜上のＳＯＩ層が、埋め込み酸化膜に達する絶縁分離トレンチにより取り囲まれた複数の領域に分割され、前記複数の領域が、能動素子または受動素子が配置される素子領域と、基板面内において前記素子領域を取り囲み、接地（ＧＮＤ）電位に固定される分離領域とに分類され、前記分離領域に、当該分離領域のＳＯＩ層を一方の電極とする容量素子が配置されてなることを特徴としている。
【００１０】
上記半導体装置は、ＧＮＤ電位に固定される分離領域に、当該分離領域を一方の電極とする容量素子が作り込まれた構造である。分離領域は、ＳＯＩ基板を用いる半導体装置において素子間の電位干渉を防ぐために一般的に設けられる構造で、能動素子または受動素子が配置される素子領域を取り囲み、ＧＮＤ電位に固定される領域である。従来、この領域には能動素子や受動素子は配置されないが、上記半導体装置においては、この分離領域に容量素子を作り込むことで、この容量素子を、電源ラインの揺らぎやノイズを除去するためのデカップリングコンデンサやバイパスコンデンサに利用することができる。分離領域の占有面積は、時には基板（チップ）面積の数１０％にも及ぶ場合があるが、上記半導体装置は、この大きな占有面積有する分離領域を有効活用するもので、チップ面積を新たに消費することなく、大容量の容量素子を形成することができる。これによって、上記半導体装置は、電源ラインの揺らぎやノイズによる誤動作が発生し難い半導体装置とすることができる。
【００１１】
また、上記分離領域に作り込まれる容量素子は、当該分離領域のＳＯＩ層を一方の電極としており、後述するように、簡単な構造で、安価に製造することができる。
【００１２】
以上のようにして、上記半導体装置は、ＳＯＩ基板に形成される半導体装置であって、電源ラインの揺らぎやノイズによる誤動作が発生し難く、低コストで製造することのできる小型の半導体装置とすることができる。
【００１３】
上記半導体装置においては、例えば請求項２に記載のように、前記分離領域のＳＯＩ層が、第１導電型であり、前記第１導電型の分離領域のＳＯＩ層内に第２導電型領域が形成され、前記容量素子が、前記第２導電型領域をもう一方の電極として、前記第１導電型の分離領域のＳＯＩ層と第２導電型領域の接合部における接合容量を用いた、接合容量素子であるように構成することができる。
【００１４】
上記半導体装置における接合容量素子は、不純物拡散により分離領域内に第２導電型領域を形成するだけの簡単な構造で、分離領域の内部に大きな表面積の接合部を持った大容量の容量素子として機能させることができ、小型で安価な半導体装置とすることができる。
【００１５】
上記半導体装置において、例えば請求項３に記載のように、前記分離領域のＳＯＩ層をＰ導電型とし、前記第２導電型領域をＮ導電型とする場合には、第２導電型領域を正電位の電源に接続することで、Ｐ導電型の分離領域のＳＯＩ層とＮ導電型の第２導電型領域とからなる接合容量素子をデカップリングコンデンサとして機能させることができる。また、上記半導体装置において、分離領域のＳＯＩ層がＮ導電型で、第２導電型領域がＰ導電型である場合には、第２導電型領域を負電位の電源に接続することで、Ｎ導電型の分離領域のＳＯＩ層とＰ導電型の第２導電型領域とからなる接合容量素子をデカップリングコンデンサとして機能させることができる。
【００１６】
上記半導体装置においては、請求項４に記載のように、前記分離領域内に、トレンチが形成され、前記トレンチ内に、側壁酸化膜を介して導電材が埋め込まれ、前記容量素子が、前記側壁酸化膜を挟んで、前記導電材をもう一方の電極とする、トレンチ構造容量素子であるように構成してもよい。
【００１７】
上記半導体装置におけるトレンチ構造容量素子についても、分離領域の内部に大きな表面積の側壁酸化膜を持った大容量の容量素子として機能させることができると共に、トレンチ形成、側壁酸化およびトレンチ埋め込みといった半導体装置の製造において一般的に用いられている技術により形成することができ、小型で安価な半導体装置とすることができる。
【００１８】
上記半導体装置においては、例えば請求項５に記載のように、前記分離領域のＳＯＩ層が、Ｎ導電型である場合であっても、トレンチ内に埋め込まれた導電材を正電位の電源に接続することで、当該トレンチ構造容量素子をデカップリングコンデンサとして機能させることができる。また、例えば請求項６に記載のように、前記分離領域のＳＯＩ層が、Ｐ導電型である場合、前記導電材が、Ｎ導電型の多結晶シリコンであるように構成してもよい。この場合、Ｎ導電型の多結晶シリコンからなる導電材を正電位の電源に接続すると、Ｐ導電型の分離領域のＳＯＩ層との間で、ＰＮ逆バイアスがかかる構造となる。従って、側壁酸化膜でのリークに対して強い構造とすることができ、高い耐圧を確保することができる。
【００１９】
上記半導体装置においては、請求項７に記載のように、前記分離領域上に、誘電体層が形成され、前記誘電体層上に、導電体層が形成され、前記容量素子が、前記誘電体層を挟んで、前記導電体層をもう一方の電極とする、平面構造容量素子であるように構成してもよい。誘電体層は、安価に形成できるシリコン酸化膜であってもよいが、大きな誘電率を持った誘電体材料であることが好ましい。
【００２０】
上記半導体装置における平面構造容量素子についても、分離領域上に大きな誘電率を持った誘電体層を形成することで大容量の容量素子として機能させることができ、小型で安価な半導体装置とすることができる。
【００２１】
請求項８に記載のように、上記半導体装置においては、前記容量素子のもう一方の電極が電源ラインに接続されてなる場合、当該容量素子を前述したようにデカップリングコンデンサとして機能させることができ、電源ラインの揺らぎやノイズによる誤動作が発生し難い半導体装置とすることができる。
【００２２】
また、請求項９に記載のように、上記半導体装置においては、前記容量素子を、前記分離領域に複数個配置することで、複合ＩＣのような多電源系の半導体装置へ適用することもできる。
【００２３】
さらに、請求項１０に記載のように、上記半導体装置においては、前記容量素子の耐圧が、前記素子領域に配置される能動素子または受動素子の耐圧に較べて、低く設定されてなるように構成することが好ましい。この場合には、前記容量素子を、前記素子領域に配置される能動素子や受動素子を保護するための保護素子としても機能させることができる。
【００２４】
以上のように、上記半導体装置は、ＳＯＩ基板に形成される半導体装置であって、電源ラインの揺らぎやノイズによる誤動作が発生し難く、低コストで製造することのできる小型の半導体装置となっている。従って、上記半導体装置は、請求項１１に記載のように、厳しいノイズ環境下で使用されると共に小型で低コストが要求される車載用の半導体装置として好適である。
【発明を実施するための最良の形態】
【００２５】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００２６】
最初に、ＳＯＩ（Silicon On Insulator）基板を用いる半導体装置において、能動素子や受動素子を埋め込み酸化膜上のＳＯＩ層に配置する一般的な方法について説明する。
【００２７】
図１は、上記ＳＯＩ基板を用いる半導体装置の一例である。図１（ａ）は、半導体装置１００が形成された半導体チップの全体を示す模式的な平面図であり、図１（ｂ）は、図１（ａ）における一点鎖線Ａ−Ａでの断面を模式的に示した図である。
【００２８】
半導体装置１００では、図１（ｂ）に示すように、埋め込み酸化膜１２を有するＳＯＩ基板１０が用いられている。埋め込み酸化膜１２上のＳＯＩ層１１は、Ｎ導電型（ｎ−）であり、において、埋め込み酸化膜１２下の支持基板１３は、Ｐ導電型（ｐ−）である。ＳＯＩ層１１は、埋め込み酸化膜１２に達するように形成され側壁酸化膜１４を介して内部に多結晶シリコン１５が埋め込まれた絶縁分離トレンチＴに取り囲まれて、複数の領域に分割されている。尚、図１（ｂ）において、符号１６の部分はＬＯＣＯＳ（LocalOxidation of Silicon）酸化膜であり、符号１７の部分は配線金属である。
【００２９】
絶縁分離トレンチＴにより分割された複数の領域は、能動素子または受動素子が配置される素子領域Ｅ１，Ｅ２と、基板面内において素子領域Ｅ１，Ｅ２を取り囲み、接地（ＧＮＤ）電位に固定される分離領域Ｄとに分類される。尚、図１（ｂ）では、バイポーラトランジスタの構造が、素子領域Ｅ１，Ｅ２に配置される能動素子または受動素子の代表例として図示されている。
【００３０】
図１（ａ）の半導体装置１００が形成された半導体チップの全体を示す図では、ハッチングが施された領域が上記素子領域Ｅ１，Ｅ２に相当し、白抜きで示された領域が上記分離領域Ｄに相当し、実線が上記絶縁分離トレンチＴに相当する。図１（ａ）に示す半導体装置１００では、分離領域Ｄが個々の素子領域Ｅ１，Ｅ２を取り囲む一体的に連結した領域として構成されているが、分離領域Ｄは、絶縁分離トレンチＴにより区分された各素子領域Ｅ１，Ｅ２を取り囲む独立した領域として構成してもよい。
【００３１】
図１（ａ），（ｂ）の半導体装置１００で示したように、分離領域Ｄは、ＳＯＩ基板１０を用いる半導体装置において素子間の電位干渉を防ぐために一般的に設けられる構造で、能動素子または受動素子が配置される素子領域Ｅ１，Ｅ２を取り囲み、ＧＮＤ電位に固定される領域である。分離領域Ｄは、従来、基本的に能動素子や受動素子が配置されない領域で、図１（ａ）において点線で示したパッドやシールリングが分離領域Ｄ上に配置される。分離領域Ｄの占有面積は、時には基板（チップ）面積の数１０％にも及ぶ場合がある。
【００３２】
図２は、本発明の半導体装置の一例で、半導体装置１０１の断面を模式的に示した図である。図２に示す半導体装置１０１の断面は、図１（ｂ）に示す半導体装置１００の断面に対応しており、図２の半導体装置１０１において、図１（ｂ）の半導体装置１００と同様の部分については、同じ符号を付した。図２に示す半導体装置１０１では、Ｐ導電型（ｐ−）のＳＯＩ層２１を有するＳＯＩ基板２０が用いられている。
【００３３】
図２に示す半導体装置１０１では、図１（ｂ）に示した半導体装置１００と異なり、分離領域Ｄに、当該分離領域ＤのＳＯＩ層２１を一方の電極とする容量素子Ｃ１が配置されている。図２の半導体装置１０１における容量素子Ｃ１は、接合容量素子となっている。すなわち、図２の半導体装置１０１においては、分離領域ＤのＳＯＩ層２１が、Ｐ導電型（ｐ−）であり、この分離領域ＤのＳＯＩ層２１内にＮ導電型（ｎ）領域２２が形成されている。これによって、容量素子Ｃ１は、Ｐ導電型の分離領域ＤのＳＯＩ層２１を一方の電極とし、Ｎ導電型領域２２をもう一方の電極として、Ｐ導電型の分離領域ＤのＳＯＩ層２１とＮ導電型領域２２の接合部における接合容量を用いた、接合容量素子となっている。
【００３４】
このように、図２の半導体装置１０１は、ＧＮＤ電位に固定される分離領域Ｄに、当該分離領域Ｄを一方の電極とする容量素子Ｃ１が作り込まれた構造である。半導体装置１０１においては、分離領域Ｄに容量素子Ｃ１を作り込むことで、この容量素子Ｃ１を、電源ラインの揺らぎやノイズを除去するためのデカップリングコンデンサやバイパスコンデンサに利用することができる。前述したように分離領域Ｄの占有面積は、時には基板（チップ）面積の数１０％にも及ぶ場合がある。半導体装置１０１は、この大きな占有面積有する分離領域Ｄを有効活用するもので、チップ面積を新たに消費することなく、大容量の容量素子Ｃ１を形成することができる。これによって、半導体装置１０１は、電源ラインの揺らぎやノイズによる誤動作が発生し難い半導体装置とすることができる。
【００３５】
尚、図２の半導体装置１０１においては、分離領域ＤのＳＯＩ層２１をＰ導電型とし、この分離領域ＤのＳＯＩ層２１内にＮ導電型領域２２が形成されている。このＮ導電型領域２２を正電位の電源Ｖｃｃに接続することで、Ｐ導電型の分離領域ＤのＳＯＩ層２１とＮ導電型領域２２とからなる接合容量素子Ｃ１をデカップリングコンデンサとして機能させることができる。同様に、図１（ｂ）に示した半導体装置１００のように分離領域ＤのＳＯＩ層１１がＮ導電型（ｎ−）である場合には、当該分離領域ＤのＳＯＩ層１１にＰ導電型領域を形成し、このＰ導電型領域を負電位の電源に接続することで、Ｎ導電型の分離領域ＤのＳＯＩ層１１とＰ導電型領域とからなる接合容量素子をデカップリングコンデンサとして機能させることができる。
【００３６】
図２の半導体装置１０１において、分離領域Ｄに作り込まれた接合容量素子Ｃ１は、当該分離領域ＤのＳＯＩ層２１を一方の電極としており、不純物拡散により分離領域Ｄ内にＮ導電型領域２２を形成するだけの簡単な構造で、大きな表面積の接合部を分離領域Ｄの内部に持った大容量の容量素子として機能させることができる。従って、半導体装置１０１は、小型で安価な半導体装置とすることができる。
【００３７】
以上のようにして、図２に示す半導体装置１０１は、ＳＯＩ基板に形成される半導体装置であって、電源ラインの揺らぎやノイズによる誤動作が発生し難く、低コストで製造することのできる小型の半導体装置とすることができる。
【００３８】
図３は、本発明における別の半導体装置の例で、半導体装置１０２の断面を模式的に示した図である。図３に示す半導体装置１０２の断面も、図１（ｂ）に示す半導体装置１００の断面に対応しており、図３の半導体装置１０２においても、図１（ｂ）の半導体装置１００と同様の部分については、同じ符号を付した。図３に示す半導体装置１０２では、図１（ｂ）の半導体装置１００と同じＮ導電型（ｎ−）のＳＯＩ層１１を有するＳＯＩ基板１０が用いられている。
【００３９】
図３に示す半導体装置１０２においても、図１（ｂ）に示した半導体装置１００と異なり、分離領域Ｄに、当該分離領域ＤのＳＯＩ層１１を一方の電極とする容量素子Ｃ２が配置されている。図３の半導体装置１０２における容量素子Ｃ２は、図２の半導体装置１０１における容量素子Ｃ１と異なり、トレンチ構造容量素子となっている。すなわち、図３の半導体装置１０２においては、分離領域Ｄ内に、トレンチ３０が形成され、トレンチ３０内に、側壁酸化膜３１を介して導電材３２が埋め込まれている。従って、容量素子Ｃ２は、Ｎ導電型のＳＯＩ層１１を一方の電極としており、側壁酸化膜３１を挟んで、トレンチ３０内に埋め込まれた導電材３２をもう一方の電極とする、トレンチ構造容量素子となっている。
【００４０】
図３の半導体装置１０２についても、図２の半導体装置１０１と同様に、ＧＮＤ電位に固定される分離領域Ｄに、当該分離領域Ｄを一方の電極とする容量素子Ｃ２が作り込まれた構造である。従って、図３の半導体装置１０２における容量素子Ｃ２を、電源ラインの揺らぎやノイズを除去するためのデカップリングコンデンサやバイパスコンデンサに利用することができる。
【００４１】
尚、トレンチ構造容量素子Ｃ２を用いた半導体装置１０２では、分離領域ＤのＳＯＩ層１１が、Ｎ導電型である場合であっても、トレンチ３０内に埋め込まれた導電材３２を正電位の電源Ｖｃｃに接続することで、当該トレンチ構造容量素子Ｃ２をデカップリングコンデンサとして機能させることができる。また、例えば分離領域ＤのＳＯＩ層が、Ｐ導電型である場合には、導電材３２が、Ｎ導電型の多結晶シリコンであるように構成してもよい。この場合、Ｎ導電型の多結晶シリコンからなる導電材３２を正電位の電源に接続すると、Ｐ導電型の分離領域との間で、ＰＮ逆バイアスがかかる構造となる。従って、側壁酸化膜３１でのリークに対して強い構造とすることができ、高い耐圧を確保することができる。
【００４２】
図３の半導体装置１０２におけるトレンチ構造容量素子Ｃ２は、大きな表面積の側壁酸化膜３１を分離領域Ｄの内部に持った大容量の容量素子として機能させることができる。このため、半導体装置１０２は、誤動作が発生し難い小型の半導体装置とすることができる。
【００４３】
また、図３の半導体装置１０２におけるトレンチ構造容量素子Ｃ２は、トレンチ形成、側壁酸化およびトレンチ埋め込みといった半導体装置の製造において一般的に用いられている技術により形成することができる。このため、半導体装置１０２は、安価な半導体装置とすることができる。
【００４４】
以上のようにして、図３に示す半導体装置１０２も、ＳＯＩ基板に形成される半導体装置であって、電源ラインの揺らぎやノイズによる誤動作が発生し難く、低コストで製造することのできる小型の半導体装置とすることができる。
【００４５】
図４も、別の半導体装置の例で、半導体装置１０３の断面を模式的に示した図である。図４に示す半導体装置１０３の断面も、図１（ｂ）に示す半導体装置１００の断面に対応しており、図１（ｂ）の半導体装置１００と同様の部分については、同じ符号を付した。
【００４６】
図４に示す半導体装置１０３においても、分離領域Ｄに、当該分離領域ＤのＳＯＩ層１１を一方の電極とする容量素子Ｃ３が配置されている。半導体装置１０３における容量素子Ｃ３は、平面構造容量素子となっている。すなわち、半導体装置１０３においては、分離領域Ｄ上に、誘電体層４０が形成され、誘電体層４０上に、導電体層４１が形成されている。従って、容量素子Ｃ３は、誘電体層４０を挟んで、Ｎ導電型のＳＯＩ層１１を一方の電極としており、導電体層４１をもう一方の電極とする、平面構造容量素子となっている。尚、誘電体層４０は、安価に形成できるシリコン酸化膜であってもよいが、大きな誘電率を持った誘電体材料であることが好ましい。
【００４７】
図４の半導体装置１０３についても、容量素子Ｃ３を電源ラインの揺らぎやノイズを除去するためのデカップリングコンデンサやバイパスコンデンサに利用することができることは言うまでもない。半導体装置１０３における平面構造容量素子Ｃ３についても、分離領域Ｄ上に大きな誘電率を持った誘電体層４０を形成することで大容量の容量素子として機能させることができ、小型で安価な半導体装置とすることができる。
【００４８】
図５は、図２の半導体装置１０１に類似した別の半導体装置の例で、半導体装置１０４の断面を模式的に示した図である。
【００４９】
図５に示す半導体装置１０４では、分離領域ＤのＳＯＩ層２１にＮ導電型領域２３，２４が形成され、ＳＯＩ層２１を一方の電極とする２個の容量素子Ｃ４，Ｃ５が分離領域Ｄに配置されている。このように、複数の容量素子Ｃ４，Ｃ５を分離領域Ｄに複数個配置することで、複合ＩＣのような複数の電源Ｖｃｃ１，Ｖｃｃ２を有する多電源系の半導体装置へ適用することができる。尚、図５の半導体装置１０４における容量素子Ｃ４，Ｃ５は接合容量素子であるが、他のトレンチ構造容量素子や平面構造容量素子についても同様であることは、言うまでもない。
【００５０】
特に、上記した半導体装置１０１〜１０４は、素子領域Ｅ１，Ｅ２に高耐圧素子を搭載する複合ＩＣに好適である。容量素子Ｃ１〜Ｃ５を持たない図１の半導体装置１００では、素子領域Ｅ１，Ｅ２に高耐圧素子を搭載する場合、高耐圧素子の電位変動が大きいために、分離領域Ｄとの間に形成される寄生容量により、隣接する素子に伝播してノイズとなり易い。上記した半導体装置１０１〜１０４においては、これら素子領域Ｅ１，Ｅ２に形成される高耐圧素子の電位変動を、容量素子Ｃ１〜Ｃ５で吸収することができる。
【００５１】
さらに、上記した半導体装置１０１〜１０４においては、容量素子Ｃ１〜Ｃ５の耐圧が、素子領域Ｅ１，Ｅ２に配置される能動素子または受動素子の耐圧に較べて、低く設定されてなることが好ましい。この場合には、容量素子Ｃ１〜Ｃ５を、素子領域Ｅ１，Ｅ２に配置される能動素子や受動素子を保護するための保護素子としても機能させることができる。
【００５２】
以上のように、上記した半導体装置１０１〜１０４は、ＳＯＩ基板に形成される半導体装置であって、電源ラインの揺らぎやノイズによる誤動作が発生し難く、低コストで製造することのできる小型の半導体装置となっている。従って、上記した半導体装置１０１〜１０４は、厳しいノイズ環境下で使用されると共に小型で低コストが要求される車載用の半導体装置として好適である。
【図面の簡単な説明】
【００５３】
【図１】ＳＯＩ基板を用いる半導体装置の一例で、（ａ）は、半導体装置１００が形成された半導体チップの全体を示す模式的な平面図であり、（ｂ）は、（ａ）における一点鎖線Ａ−Ａでの断面を模式的に示した図である。
【図２】本発明の半導体装置の一例で、半導体装置１０１の断面を模式的に示した図である。
【図３】別の半導体装置の例で、半導体装置１０２の断面を模式的に示した図である。
【図４】別の半導体装置の例で、半導体装置１０３の断面を模式的に示した図である。
【図５】別の半導体装置の例で、半導体装置１０４の断面を模式的に示した図である。
【図６】従来の半導体装置で、ＳＯＩ構造の半導体集積回路装置９０の模式的な断面図である。
【符号の説明】
【００５４】
９０，１００〜１０４  半導体装置
１０，２０  ＳＯＩ基板
１１，２１  ＳＯＩ層
Ｔ  絶縁分離トレンチ
Ｅ１，Ｅ２  素子領域
Ｄ  分離領域
Ｃ１〜Ｃ５  容量素子
２２〜２４  Ｎ導電型領域（第２導電型領域）
３０  トレンチ
３１  側壁酸化膜
３２  導電材
４０  誘電体層
４１  導電体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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