(57)【要約】【課題】半導体装置の短チャネル効果とゲート空乏化を共に抑制する。【解決手段】ゲート電極およびサイドウォール等の形成後（ステップＳ１〜Ｓ５）、ＨＤＰ−ＣＶＤ法を用いて、ゲート電極上面にはごく薄く、Ｓｉ基板表面には厚く、ＳｉＯ2膜（ＨＤＰ酸化膜）を形成する（ステップＳ６）。その後、全面エッチバックを行い（ステップＳ７）、Ｓｉ基板表面のＨＤＰ酸化膜は所定膜厚にし、ゲート電極上面のＨＤＰ酸化膜は除去する。この状態でＳｉ基板とゲート電極に同時に不純物注入を行うと（ステップＳ８〜Ｓ１３）、Ｓｉ基板にはＨＤＰ酸化膜越しに不純物が注入され、ゲート電極には直接不純物が注入されるため、Ｓｉ基板には浅く、ゲート電極には深く、不純物が注入される。これにより、短チャネル効果とゲート空乏化が共に抑制された半導体装置が形成可能になる。【選択図】図１
2008153446.tif 000002
【特許請求の範囲】
【請求項１】
複数のトランジスタを備える半導体装置の製造方法において、
半導体基板上に複数のゲート電極を形成する工程と、
前記ゲート電極にそれぞれサイドウォールを形成する工程と、
前記ゲート電極および前記サイドウォールを形成した後の前記半導体基板表面に絶縁膜を形成する工程と、
エッチングを行って前記半導体基板表面に形成された前記絶縁膜を所定の膜厚にする工程と、
所定の領域の前記ゲート電極と前記絶縁膜下の前記半導体基板とに同時に所定の不純物を注入する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁膜を形成する工程においては、
前記絶縁膜を、前記半導体基板表面に形成すると共に、前記半導体基板表面より薄く前記ゲート電極上面に形成し、
前記絶縁膜を前記所定の膜厚にする工程においては、
全面に前記エッチングを行って、前記半導体基板表面に形成された前記絶縁膜を前記所定の膜厚にすると共に、前記ゲート電極上面に形成された前記絶縁膜を除去し、
前記所定の不純物を注入する工程においては、
前記上面から前記絶縁膜が除去された前記ゲート電極と、前記所定の膜厚にした前記絶縁膜下の前記半導体基板とに、前記所定の不純物を注入することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜を形成する工程においては、
高密度プラズマＣＶＤ法を用いて、前記絶縁膜を形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜を形成する工程においては、
前記エッチング後に残る前記絶縁膜が、前記所定の不純物を注入する工程において前記絶縁膜下の前記半導体基板に前記所定の不純物が所定の深さで注入される膜厚になるように、前記絶縁膜を形成することを特徴とする請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
複数の前記ゲート電極を形成する工程においては、
前記ゲート電極のうち、少なくとも一部の隣接する前記ゲート電極が、素子分離領域によって画定された一の素子領域上に配置されるように、前記ゲート電極を形成することを特徴とする請求項１〜４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に同一基板上に複数のトランジスタを備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置に広く用いられているＭＯＳ（Metal Oxide Semiconductor）トランジスタは、成膜、エッチング、不純物注入等の複数の工程を経て、所望の構成および性能が得られるように形成される。
【０００３】
一般的にＭＯＳトランジスタは、次のような流れで形成することができる。まず、シリコン（Ｓｉ）基板等の半導体基板上に、ゲート絶縁膜を形成した後、その上にゲート電極となるポリシリコンを堆積し、ゲート加工を行って、ソース・ドレイン・エクステンション領域形成用の不純物注入を行う。そして、ゲート電極にサイドウォールを形成した後、ゲート電極および半導体基板に不純物注入を行い、ゲート電極に不純物を注入すると共に、半導体基板内にソース・ドレイン領域を形成する。注入された不純物は、適当な段階で熱処理を行って活性化される。
【０００４】
なお、従来、半導体装置等の形成に関しては、様々な提案がなされている。例えば、半導体基板への不純物注入では、注入深さの制御等を目的として、酸化膜や窒化膜等の絶縁膜あるいはレジスト越しに不純物注入を行う方法等が提案されている（特許文献１〜５参照）。また、ソース・ドレイン形成領域を窒化膜でマスクした状態でゲート電極に不純物注入を行い、その窒化膜の除去後に、ソース・ドレイン形成領域に不純物注入を行うことで、ゲート電極とソース・ドレイン形成領域に各々の条件で不純物注入を行う方法等も提案されている（特許文献６参照）。
【０００５】
また、半導体装置等の形成に係る成膜方法には、ゲート絶縁膜の形成やＬＯＣＯＳ（Local Oxidation of Silicon）法による素子分離領域の形成に用いられる熱酸化法、熱やプラズマを利用したＣＶＤ（Chemical Vapor Deposition）法、スパッタリング等のＰＶＤ（Physical Vapor Deposition）法等があり、形成する膜の材質や用途等に応じて選択される。例えば、ＨＤＰ（High Density Plasma）−ＣＶＤ法は、ギャップの埋め込み性が良く、膜質が緻密であり、ＳＴＩ（Shallow Trench Isolation）法による素子分離領域の形成や層間絶縁膜の形成等に好適である（特許文献７，８参照）。
【特許文献１】特開平６−８５２３３号公報
【特許文献２】特開平８−２５５７６３号公報
【特許文献３】特開２０００−３３２１０１号公報
【特許文献４】特開２００２−３６８０１３号公報
【特許文献５】特許第３３２５８２２号公報
【特許文献６】特開平９−２８３６３７号公報
【特許文献７】特開２００５−３３２９０２号公報
【特許文献８】特開平１１−４０６６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、ＭＯＳトランジスタを用いた大規模半導体集積回路の高集積化、高機能化のためには、それを構成するＭＯＳトランジスタの微細化、高性能化が必要である。ＭＯＳトランジスタのゲート長を短くし、ゲート間距離（ゲートピッチ）を縮めるという方向性は、半導体集積回路の高集積化、高機能化の方向性と一致する。しかしながら、このようにＭＯＳトランジスタのゲート長やゲートピッチを縮めると、ゲート側壁のサイドウォール自体の幅も縮める必要が生じてくるため、結果として短チャネル効果が顕在化してくるようになる。
【０００７】
これは、上記のような一般的な形成フローに従って同一半導体基板上に複数のＭＯＳトランジスタを形成した場合、それらのゲート長やゲートピッチを縮め、サイドウォール幅を縮めたときには、縮めなかったときと同じような条件を用いると、ソース・ドレイン領域形成用に注入した不純物がゲート直下の領域に広く拡散しやすく、それによって短チャネル効果が発生しやすくなるためである。
【０００８】
このような短チャネル効果を抑制するためには、ソース・ドレイン領域形成用の不純物注入を、半導体基板のもっと浅い領域に行うようにすることが考えられる。ところが、短チャネル効果の抑制をねらってソース・ドレイン領域の不純物注入を浅く行うと、それと同時にゲート電極への不純物注入を行う場合には、その不純物注入も浅く行われることになるため、ゲート電極に注入した不純物が充分にゲート絶縁膜界面に拡散せず、ゲート空乏化が問題になってきてしまう。
【０００９】
このように、ＭＯＳトランジスタのゲート長を短くし、ゲートピッチを狭くすると、ゲート電極とソース・ドレイン領域の不純物注入を同時に行う場合には、短チャネル効果やゲート空乏化が生じやすくなるという問題がある。両者はトレードオフの関係にあり、一方の改善を目指すと、他方の問題が大きく現れるようになる。従来提案されている方法を用いる等して、ソース・ドレイン領域には浅く、ゲート電極には深く、それぞれ不純物を注入しようとすると、特にＣＭＯＳ構造を採用した半導体集積回路では、大幅な工程数の増加とそれによるコストアップが避けられない。大幅な工程数の増加とコストアップを抑えつつ、短チャネル効果とゲート空乏化を共に抑制することのできる方法が強く要望されている。
【００１０】
本発明はこのような点に鑑みてなされたものであり、短チャネル効果およびゲート空乏化が抑制された半導体装置を工程数の増加を抑えて製造することのできる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明では上記課題を解決するために、複数のトランジスタを備える半導体装置の製造方法において、半導体基板上に複数のゲート電極を形成する工程と、前記ゲート電極にそれぞれサイドウォールを形成する工程と、前記ゲート電極および前記サイドウォールを形成した後の前記半導体基板表面に絶縁膜を形成する工程と、エッチングを行って前記半導体基板表面に形成された前記絶縁膜を所定の膜厚にする工程と、所定の領域の前記ゲート電極と前記絶縁膜下の前記半導体基板とに同時に所定の不純物を注入する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１２】
このような半導体装置の製造方法によれば、ゲート電極およびサイドウォールを形成した後の半導体基板表面に絶縁膜を形成し、エッチングを行ってその絶縁膜を所定膜厚にする。そして、半導体基板には、その絶縁膜越しに不純物を注入し、ゲート電極には、絶縁膜を介さずに不純物を注入する。これにより、半導体基板とゲート電極に対して同時に不純物注入を行った際、半導体基板には浅く、ゲート電極には深く、不純物が注入されるようになる。
【発明の効果】
【００１３】
本発明では、ゲート電極およびサイドウォールを形成した後の半導体基板表面に所定膜厚の絶縁膜を形成し、ゲート電極と、その絶縁膜下の半導体基板とに、同時に不純物を注入するようにした。これにより、ゲート電極には深く、半導体基板には浅く、不純物を注入することができ、充分な不純物量のゲート電極と、浅いソース・ドレイン領域とを、同時に形成することが可能になる。したがって、ゲート空乏化および短チャネル効果が共に抑制されたトランジスタを備える半導体装置を、工程数の増加を抑えて、実現することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は半導体装置の形成フローの一例を示す図である。また、図２〜図８は形成フローの各工程の説明図である。以下、半導体装置の形成方法について、図１〜図８を参照して詳細に説明する。
【００１５】
図２はサイドウォール形成まで行った後の要部断面模式図である。
まず、図２に示すように、例えばＳｉ基板１にＳＴＩ法を用いて素子分離領域２を形成する。なお、ここでは、ＳＴＩ法を用いた場合を例示しているが、ＬＯＣＯＳ法を用いてもよい。
【００１６】
素子分離領域２の形成後は、その素子分離領域２によって画定される素子領域である、Ｓｉ基板１のｎチャネル型ＭＯＳトランジスタを形成する領域（ｎＭＯＳ形成領域）およびｐチャネル型ＭＯＳトランジスタを形成する領域（ｐＭＯＳ形成領域）にそれぞれ不純物注入を行い、ｐウェル３ａおよびｎウェル３ｂを形成する。
【００１７】
次いで、例えば、このようなＳｉ基板１の表面を熱酸化して、全面に所定膜厚の酸化シリコン（ＳｉＯ2）膜を形成する（ステップＳ１）。なお、ＳｉＯ2膜は、ＣＶＤ法等を用いて形成することもできる。また、ＳｉＯ2膜に替えて、他の材質の絶縁膜を形成することもできる。
【００１８】
次いで、ＳｉＯ2膜上に、ゲート電極材料として、例えば、ＣＶＤ法等を用いてポリシリコンを堆積する（ステップＳ２）。なお、このようにポリシリコンを用いる場合には、例えば、約１００ｎｍの膜厚で堆積することができる。
【００１９】
次いで、フォトリソグラフィ技術、エッチング技術により、ｎＭＯＳ形成領域およびｐＭＯＳ形成領域のゲート加工を行う（ステップＳ３）。
ここでは、このゲート加工により、ｎＭＯＳ形成領域には、狭ピッチで配置された複数（ここでは２つ）のゲート電極４ａと各ゲート電極４ａ直下にそれぞれゲート絶縁膜５ａを形成し、また、ｐＭＯＳ形成領域には、狭ピッチで配置された複数（ここでは２つ）のゲート電極４ｂと各ゲート電極４ｂ直下にそれぞれゲート絶縁膜５ｂを形成する。なお、各ゲート電極４ａ，４ｂは、例えば、ゲート長方向の幅が約３０ｎｍになるようにゲート加工を行って形成することができる。
【００２０】
次いで、Ｓｉ基板１のｎＭＯＳ形成領域およびｐＭＯＳ形成領域にそれぞれ、比較的低濃度の所定導電型の不純物を注入し、ソース・ドレイン・エクステンション領域６ａ，６ｂを形成する（ステップＳ４）。
【００２１】
例えば、ｐＭＯＳ形成領域をレジストでマスクした状態でｎＭＯＳ形成領域のごく浅い領域に比較的低濃度でｎ型不純物を注入し、そのレジストの除去後、今度はｎＭＯＳ形成領域をレジストでマスクした状態でｐＭＯＳ形成領域のごく浅い領域に比較的低濃度のｐ型不純物を注入し、そのレジストを除去する。
【００２２】
その後、各ゲート電極４ａ，４ｂの側壁にそれぞれサイドウォール７ａ，７ｂを形成する（ステップＳ５）。サイドウォール７ａ，７ｂは、後述のソース・ドレイン領域９ａ，９ｂを形成する不純物注入の際のオフセットスペーサとなる。その幅は、数十ｎｍ、例えば、２０ｎｍ〜６０ｎｍ程度とすることができる。
【００２３】
サイドウォール７ａ，７ｂは、まずＳｉ基板１の全面に被覆性良くＳｉＯ2や窒化シリコン（ＳｉＮ）等の絶縁膜を堆積した後、エッチバックを行うことによって形成することができる。
【００２４】
このようにしてサイドウォール７ａ，７ｂの形成まで行った後は、ＨＤＰ−ＣＶＤ工程に進む。
図３はＨＤＰ−ＣＶＤ工程の要部断面模式図である。
【００２５】
サイドウォール７ａ，７ｂの形成まで行ったＳｉ基板１上、ここではＳｉ基板１のほぼ全面に、ＨＤＰ−ＣＶＤ法を用いて、ＳｉＯ2膜（ＨＤＰ酸化膜）８を堆積する（ステップＳ６）。
【００２６】
ＨＤＰ酸化膜８は、図３に示したように、ゲート電極４ａ，４ｂやサイドウォール７ａ，７ｂのようにＳｉ基板１表面から突出している部分にはごく薄くしか堆積されないが、平坦なＳｉ基板１表面にはより厚く堆積される性質を有している。また、このように各ゲート電極４ａ，４ｂが狭ピッチで形成されている場合でも、その埋め込み性が良好であることから、ゲート電極４ａ間（サイドウォール７ａ間）およびゲート電極４ｂ間（サイドウォール７ｂ間）をも確実に埋め込むことができる。なお、このＨＤＰ−ＣＶＤ工程におけるＨＤＰ酸化膜８の堆積膜厚の設定に関しては後述する。
【００２７】
図４は全面エッチバック工程の要部断面模式図、図５は全面エッチバック後の断面写真の一例である。
図３に示したようにＨＤＰ酸化膜８を形成した後は、全面をエッチング（全面エッチバック）し（ステップＳ７）、そのＨＤＰ酸化膜８のうち、Ｓｉ基板１表面に堆積されたＨＤＰ酸化膜８を所定膜厚にし、同時に、ゲート電極４ａ，４ｂ上面に薄く堆積されたＨＤＰ酸化膜８を除去する。ＨＤＰ酸化膜８は、上記のような性質により、図３に示したように、ゲート電極４ａ，４ｂ上面にはごく薄く堆積され、Ｓｉ基板１表面にはより厚く堆積されるため、全面エッチバック工程後に、この図４に示すような状態を得ることができる。
【００２８】
一例として、図５には、全面エッチバック前のＨＤＰ酸化膜のＳｉ基板表面における堆積膜厚を約３０ｎｍにし、全面エッチバック後のＨＤＰ酸化膜のＳｉ基板表面における堆積膜厚を約１５ｎｍにしたときのＳＥＭ写真を示している。
【００２９】
後述のように、ソース・ドレイン領域９ａ，９ｂを形成するための不純物注入は、この全面エッチバック後にＳｉ基板１上に残る所定膜厚のＨＤＰ酸化膜８越しに行う（図６）。この図４に示した全面エッチバック後のＨＤＰ酸化膜８の膜厚は、その不純物注入条件（不純物の注入深さ）を考慮して設定される。さらに、この全面エッチバック前の上記図３に示したＨＤＰ−ＣＶＤ工程におけるＨＤＰ酸化膜８の堆積膜厚（初期堆積膜厚）は、その全面エッチバック条件を考慮して設定される。なお、ＨＤＰ酸化膜８の堆積膜厚の設定、および堆積膜厚と不純物注入深さとの関係の詳細については後述する。
【００３０】
なお、ここでは、図３のＨＤＰ−ＣＶＤ工程において、Ｓｉ基板１表面とゲート電極４ａ，４ｂ上面にＨＤＰ酸化膜８を形成し、図４の全面エッチバック工程において、ゲート電極４ａ，４ｂ上面にはＨＤＰ酸化膜８が存在せず、Ｓｉ基板１表面には所定膜厚のＨＤＰ酸化膜８が存在する状態を得る場合を例示した。このほか、ＨＤＰ−ＣＶＤ工程において、Ｓｉ基板１表面にはＨＤＰ酸化膜８が堆積されるが、ゲート電極４ａ，４ｂ上面にはＨＤＰ酸化膜８が堆積されないような条件をはじめから設定しておき、そのような条件で堆積を行った後、全面エッチバック工程において、Ｓｉ基板１表面のＨＤＰ酸化膜８を所定膜厚にすることも可能である。
【００３１】
図４に示したような状態を形成した後は、ソース・ドレイン領域９ａ，９ｂを形成するための不純物注入を行う。
図６はソース・ドレイン領域形成工程の要部断面模式図である。
【００３２】
図４に示したような状態から、ゲート電極４ａ，４ｂおよびＳｉ基板１に対して所定条件で不純物の注入を行う。
例えば、まずｐＭＯＳ形成領域にレジスト（図示せず。）を形成する（ステップＳ８）。そして、ｎＭＯＳ形成領域に、所定条件、例えば、ソース・ドレイン・エクステンション領域６ａより深い領域に、より高濃度に、ｎ型不純物が注入されるような条件で、ソース・ドレイン領域９ａ形成用のｎ型不純物の注入を行う（ステップＳ９）。その際、ｎ型不純物は、前述のように、Ｓｉ基板１内に、全面エッチバック後に残るＨＤＰ酸化膜８越しに注入される。ｎ型不純物の注入後は、ｐＭＯＳ領域に形成したレジストを除去する（ステップＳ１０）。
【００３３】
次いで、今度はｎＭＯＳ形成領域にレジスト（図示せず。）を形成する（ステップＳ１１）。そして、ｐＭＯＳ形成領域に、所定条件、例えば、ソース・ドレイン・エクステンション領域６ｂより深い領域に、より高濃度に、ｐ型不純物が注入されるような条件で、ソース・ドレイン領域９ｂ形成用のｐ型不純物の注入を行う（ステップＳ１２）。その際、ｐ型不純物は、前述のように、Ｓｉ基板１内に、全面エッチバック後に残るＨＤＰ酸化膜８越しに注入される。ｐ型不純物の注入後は、ｎＭＯＳ領域に形成したレジストを除去する（ステップＳ１３）。
【００３４】
ｎＭＯＳ形成領域とｐＭＯＳ形成領域にそれぞれソース・ドレイン領域９ａ，９ｂ形成用の不純物注入を行った後は、注入した不純物を活性化するために、所定条件のアニールを実施する。
【００３５】
このようにして不純物注入を行ってソース・ドレイン領域９ａ，９ｂを形成する場合、不純物は、ソース・ドレイン領域９ａ，９ｂを形成すべき領域のＳｉ基板１内に注入されるほか、同時にゲート電極４ａ，４ｂにも注入される。
【００３６】
ソース・ドレイン領域９ａ，９ｂを形成すべき領域のＳｉ基板１に対しては、上記のように、全面エッチバック後に残るＨＤＰ酸化膜８越しに所定導電型の不純物が注入される。この不純物注入時のＨＤＰ酸化膜８の膜厚を制御することにより、ソース・ドレイン領域９ａ，９ｂの不純物の注入深さを制御することができる。したがって、目的の注入深さが得られるような膜厚を設定し、そのような膜厚でＨＤＰ酸化膜８を形成しておくようにすればよい。
【００３７】
一方、Ｓｉ基板１と同時に不純物が注入されるゲート電極４ａ，４ｂに対しては、ＨＤＰ酸化膜８越しではなく直接、所定導電型の不純物が注入されることになるため、その深い領域まで不純物を注入することができる。
【００３８】
これにより、ソース・ドレイン領域９ａ，９ｂには短チャネル効果を抑制できる程度に浅く不純物を注入し、ゲート電極４ａ，４ｂにはその空乏化を抑制できる程度に深く不純物を注入することが可能になるため、短チャネル効果とゲート空乏化の双方を抑制することが可能になる。
【００３９】
このようにしてソース・ドレイン領域９ａ，９ｂを形成した後は、シリサイド形成工程に進む（ステップＳ１４）。
図７はシリサイド形成工程の要部断面模式図である。
【００４０】
通常のシリサイド形成工程は、フッ酸（ＨＦ）を用いて自然酸化膜を除去する前処理の後、金属膜の堆積、アニールによるシリサイド化、未反応金属膜の除去、という流れで実施される。
【００４１】
ソース・ドレイン領域９ａ，９ｂの形成後、そのような流れに従ってシリサイド工程を行った場合、まずＨＦを用いた前処理により、自然酸化膜同様、不純物の注入深さ制御に用いたＨＤＰ酸化膜８を除去することができる。その後は、上記の流れに従い、ＨＤＰ酸化膜８が除去された全面に所定の金属膜、例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）、タングステン（Ｗ）、チタン（Ｔｉ）等を堆積し、所定温度のアニールを行って、ｎＭＯＳ形成領域とｐＭＯＳ形成領域のゲート電極４ａ，４ｂおよびソース・ドレイン領域９ａ，９ｂの各表層部にそれぞれ、シリサイド１０ａ，１０ｂを形成すればよい。
【００４２】
このように、不純物の注入深さ制御にＨＤＰ酸化膜８を用いた場合でも、それを除去するための特別な工程を加えることなく、シリサイド１０ａ，１０ｂの形成を行うことができる。以降は、常法に従い、層間絶縁膜、コンタクト、配線等を形成し、半導体装置を完成していけばよい。
【００４３】
以上のような形成フローにより、短チャネル効果とゲート空乏化が共に抑制されたＭＯＳトランジスタを備える半導体装置が実現可能になる。
ここで、上記形成フローにおけるＨＤＰ酸化膜８の堆積膜厚の設定、および堆積膜厚と不純物注入深さとの関係について説明する。
【００４４】
上記形成フローにおけるソース・ドレイン領域９ａ，９ｂの形成工程では、そのための不純物注入を行う際にＳｉ基板１表面に残っているＨＤＰ酸化膜８の膜厚を制御することにより、その不純物の注入深さを制御する。また同時に、上面からＨＤＰ酸化膜８を除去する、あるいはＨＤＰ酸化膜８をはじめから上面に堆積させないようにすることにより、ゲート電極４ａ，４ｂに不純物を深く注入する。
【００４５】
このような方法を用いる場合、ある条件でＨＤＰ酸化膜越しにＳｉ基板に不純物を注入したときのＨＤＰ酸化膜の膜厚と不純物の注入深さとの関係は、あらかじめシミュレーションを行うことによって求めておくことができる。
【００４６】
図８はシミュレーション結果の一例を示す図である。
この図８には、不純物としてリン（Ｐ）、ヒ素（Ａｓ）、ホウ素（Ｂ）の３種類のイオンを用い、これらをそれぞれ、表面にＨＤＰ酸化膜を形成したＳｉ基板に、所定の加速電圧で注入したときの、ＨＤＰ酸化膜の膜厚とピーク深さの相対比（ＨＤＰ酸化膜の膜厚がゼロのときを１とする。）との関係を示している。ここでは、Ｐを加速電圧１０ｋｅＶ、Ａｓを加速電圧２０ｋｅＶ、Ｂを加速電圧３ｋｅＶで注入した場合のシミュレーション結果を示している。
【００４７】
図８において、横軸は、ＨＤＰ酸化膜の膜厚を表し、縦軸は、ピーク深さの相対比、すなわちＨＤＰ酸化膜の膜厚がゼロのときのピーク深さに対する各膜厚のときのピーク深さの比を表している。なお、ＨＤＰ酸化膜の膜厚がゼロのときのピーク深さは、ゲートポリシリコンの不純物の注入深さと考えて構わない。
【００４８】
図８より、注入する不純物の種類によらず、ＨＤＰ酸化膜の膜厚が増加するのに伴い、ピーク深さの相対比が減少する傾向、すなわち注入深さが浅くなる傾向が認められる。ＨＤＰ酸化膜の膜厚とその不純物の注入深さとの間のこのような関係を用い、最終的に目的の注入深さが得られるように、最適な不純物注入条件と不純物注入時のＨＤＰ酸化膜の最適な膜厚が設定される。
【００４９】
上記図１〜図７に例示した形成フローでは、まず、ゲート電極４ａ間およびゲート電極４ｂ間のピッチ等を考慮し、ゲート電極４ａ，４ｂにおける不純物の注入深さ、ソース・ドレイン領域９ａ，９ｂにおける不純物の注入深さを設定する。次いで、図８に例示したような関係を用い、その注入深さが得られるような不純物注入条件、およびその条件の不純物注入時にＳｉ基板１表面に残っているべきＨＤＰ酸化膜８の膜厚を設定する。そして、ＨＤＰ酸化膜８の堆積後に行う所定条件の全面エッチバック後に、そのような膜厚が得られるように、全面エッチバック前のＨＤＰ酸化膜８の初期堆積膜厚を設定する。このような設定を行った上で、ＨＤＰ−ＣＶＤ工程にてＨＤＰ酸化膜８を形成し（ステップＳ６）、その全面エッチバックを行って（ステップＳ７）、所定条件の不純物の注入を行うようにすればよい（ステップＳ８〜Ｓ１３）。
【００５０】
また、このようにＨＤＰ酸化膜８の初期堆積膜厚を制御することによって全面エッチバック後に残るＨＤＰ酸化膜８の膜厚を制御する方法のほか、勿論、全面エッチバック後に所定膜厚のＨＤＰ酸化膜８が残るように初期堆積膜厚に基づいてその全面エッチバックの条件を制御するようにしてもよい。
【００５１】
以上説明したように、ソース・ドレイン領域９ａ，９ｂ形成用の不純物注入にＨＤＰ酸化膜８を用い、ソース・ドレイン領域９ａ，９ｂを形成すべき領域のＳｉ基板１に対しては、その不純物注入をＨＤＰ酸化膜８越しに行う。同時に、その不純物注入を、ゲート電極４ａ，４ｂに対し、ＨＤＰ酸化膜８越しではなく、直接行う。そして、その不純物注入時のＨＤＰ酸化膜８の膜厚を制御することにより、ソース・ドレイン領域９ａ，９ｂをＳｉ基板１内に浅く形成し、同時に、ゲート電極４ａ，４ｂの深い領域まで不純物を注入することが可能になる。その結果、狭ピッチであっても短チャネル効果とゲート空乏化が共に抑制されたＭＯＳトランジスタを備える半導体装置を形成することができる。
【００５２】
さらに、このようにＨＤＰ酸化膜８を用いる方法では、工程数を大幅に増加させることなく、そのような狭ピッチのＭＯＳトランジスタを備えた半導体装置を形成することができる。
【００５３】
ここで、図９は半導体装置の別の形成フローを示す図である。
この図９に示す形成フローは、ゲート加工前のポリシリコンに不純物注入を行ってゲート空乏化の抑制を図るためのものである。
【００５４】
すなわち、上記図１と同様にして、Ｓｉ基板上にゲート絶縁膜を形成し（ステップＳ１００）、その上にポリシリコンの堆積を行った後（ステップＳ１０１）、この図９の形成フローでは、ｐＭＯＳ形成領域にレジストを形成して（ステップＳ１０２）、ｎＭＯＳ形成領域のゲート電極にｎ型不純物を注入する（ステップＳ１０３）。そして、そのｐＭＯＳ形成領域のレジストを除去した後（ステップＳ１０４）、ｎＭＯＳ形成領域にレジストを形成して（ステップＳ１０５）、ｐＭＯＳ形成領域のゲート電極にｐ型不純物を注入し（ステップＳ１０６）、そのｎＭＯＳ形成領域のレジストを除去する（ステップＳ１０７）。
【００５５】
その後は、再び上記図１と同様にして、狭ピッチのゲート加工（ステップＳ１０８）、ソース・ドレイン・エクステンション領域の形成（ステップＳ１０９）、サイドウォールの形成（ステップＳ１１０）を行った後、ＨＤＰ酸化膜の形成とその全面エッチバックを行うことなく、ｎＭＯＳ形成領域とｐＭＯＳ形成領域にそれぞれ不純物注入を行ってＳｉ基板にソース・ドレイン領域を形成する（ステップＳ１１１〜Ｓ１１６）。最後にシリサイドを形成し（ステップＳ１１７）、半導体装置の基本構造の形成を終了する。
【００５６】
このように、図９に示す形成フローでは、ゲート加工前のｎＭＯＳ形成領域とｐＭＯＳ形成領域のポリシリコンにそれぞれ不純物注入を行い、その後、ｎＭＯＳ形成領域とｐＭＯＳ形成領域のＳｉ基板にそれぞれ不純物注入を行ってソース・ドレイン領域を形成する。
【００５７】
この方法の場合、ポリシリコンに対する不純物の注入条件と、ソース・ドレイン領域を形成すべき領域に対する不純物の注入条件とを、独立に制御することができる。すなわち、狭ピッチのＭＯＳトランジスタを形成する場合に、ゲート電極にはその空乏化を抑制できる程度に深く不純物を注入し、ソース・ドレイン領域には短チャネル効果を抑制できる程度に浅く不純物を注入することができる。
【００５８】
ただし、この図９に示す形成フローでは、ｐＭＯＳ形成領域をレジストでマスクする工程、ｎＭＯＳ形成領域にゲート電極用のｎ型不純物を注入する工程、およびｐＭＯＳ形成領域のレジストを剥離する工程の３工程を行い（ステップＳ１０２〜Ｓ１０４）、さらに、ｎＭＯＳ形成領域をレジストでマスクする工程、ｐＭＯＳ形成領域にゲート電極用のｐ型不純物を注入する工程、およびｎＭＯＳ形成領域のレジストを剥離する工程の３工程を行った後（ステップＳ１０５〜Ｓ１０７）、ゲート加工以降の工程を行う必要がある。
【００５９】
これに対し、上記図１の形成フローでは、ＨＤＰ酸化膜８を用いることにより、ゲート電極４ａ，４ｂとソース・ドレイン領域９ａ，９ｂに不純物をそれぞれに最適な注入深さに、同時に注入することが可能である。したがって、狭ピッチであっても、より少ない工程数で短チャネル効果とゲート空乏化とが共に抑制された半導体装置を形成することができる。
【００６０】
（付記１）  複数のトランジスタを備える半導体装置の製造方法において、
半導体基板上に複数のゲート電極を形成する工程と、
前記ゲート電極にそれぞれサイドウォールを形成する工程と、
前記ゲート電極および前記サイドウォールを形成した後の前記半導体基板表面に絶縁膜を形成する工程と、
エッチングを行って前記半導体基板表面に形成された前記絶縁膜を所定の膜厚にする工程と、
所定の領域の前記ゲート電極と前記絶縁膜下の前記半導体基板とに同時に所定の不純物を注入する工程と、
を有することを特徴とする半導体装置の製造方法。
【００６１】
（付記２）  前記絶縁膜を形成する工程においては、
前記絶縁膜を、前記半導体基板表面に形成すると共に、前記半導体基板表面より薄く前記ゲート電極上面に形成し、
前記絶縁膜を前記所定の膜厚にする工程においては、
全面に前記エッチングを行って、前記半導体基板表面に形成された前記絶縁膜を前記所定の膜厚にすると共に、前記ゲート電極上面に形成された前記絶縁膜を除去し、
前記所定の不純物を注入する工程においては、
前記上面から前記絶縁膜が除去された前記ゲート電極と、前記所定の膜厚にした前記絶縁膜下の前記半導体基板とに、前記所定の不純物を注入することを特徴とする付記１記載の半導体装置の製造方法。
【００６２】
（付記３）  前記絶縁膜を形成する工程においては、
高密度プラズマＣＶＤ法を用いて、前記絶縁膜を形成することを特徴とする付記１または２に記載の半導体装置の製造方法。
【００６３】
（付記４）  前記絶縁膜を形成する工程においては、
前記エッチング後に残る前記絶縁膜が、前記所定の不純物を注入する工程において前記絶縁膜下の前記半導体基板に前記所定の不純物が所定の深さで注入される膜厚になるように、前記絶縁膜を形成することを特徴とする付記１〜３のいずれかに記載の半導体装置の製造方法。
【００６４】
（付記５）  前記半導体基板表面に形成された前記絶縁膜の膜厚と、前記絶縁膜下の前記半導体基板に前記所定の不純物を注入した際の前記所定の不純物の注入深さとの関係をあらかじめ求めておき、
前記絶縁膜を形成する工程においては、前記関係を用いて、前記エッチング後に残る前記絶縁膜が、前記絶縁膜下の前記半導体基板に前記所定の不純物が前記所定の深さで注入される膜厚になるように、前記絶縁膜を形成することを特徴とする付記４記載の半導体装置の製造方法。
【００６５】
（付記６）  前記絶縁膜を前記所定の膜厚にする工程においては、
前記エッチング後に残る前記絶縁膜が、前記所定の不純物を注入する工程において前記絶縁膜下の前記半導体基板に前記所定の不純物が所定の深さで注入される膜厚になるように、前記エッチングを行うことを特徴とする付記１〜３のいずれかに記載の半導体装置の製造方法。
【００６６】
（付記７）  前記所定の不純物を注入する工程においては、
前記所定の領域がｎチャネル型トランジスタを形成する領域である場合には、前記ゲート電極と前記絶縁膜下の前記半導体基板とにｎ型不純物を注入して、ｎ型の前記ゲート電極とソース・ドレイン領域とを形成し、
前記所定の領域がｐチャネル型トランジスタを形成する領域である場合には、前記ゲート電極と前記絶縁膜下の前記半導体基板とにｐ型不純物を注入して、ｐ型の前記ゲート電極とソース・ドレイン領域とを形成することを特徴とする付記１〜６のいずれかに記載の半導体装置の製造方法。
【００６７】
（付記８）  前記所定の不純物を注入する工程後に、
前記半導体基板表面の前記絶縁膜を除去する工程と、
前記ゲート電極と前記絶縁膜が除去された前記半導体基板とをシリサイド化する工程と、
を有することを特徴とする付記１〜７のいずれかに記載の半導体装置の製造方法。
【００６８】
（付記９）  複数の前記ゲート電極を形成する工程においては、
前記ゲート電極のうち、少なくとも一部の隣接する前記ゲート電極が、素子分離領域によって画定された一の素子領域上に配置されるように、前記ゲート電極を形成することを特徴とする付記１〜８のいずれかに記載の半導体装置の製造方法。
【図面の簡単な説明】
【００６９】
【図１】半導体装置の形成フローの一例を示す図である。
【図２】サイドウォール形成まで行った後の要部断面模式図である。
【図３】ＨＤＰ−ＣＶＤ工程の要部断面模式図である。
【図４】全面エッチバック工程の要部断面模式図である。
【図５】全面エッチバック後の断面写真の一例である。
【図６】ソース・ドレイン領域形成工程の要部断面模式図である。
【図７】シリサイド形成工程の要部断面模式図である。
【図８】シミュレーション結果の一例を示す図である。
【図９】半導体装置の別の形成フローを示す図である。
【符号の説明】
【００７０】
１  Ｓｉ基板
２  素子分離領域
３ａ  ｐウェル
３ｂ  ｎウェル
４ａ，４ｂ  ゲート電極
５ａ，５ｂ  ゲート絶縁膜
６ａ，６ｂ  ソース・ドレイン・エクステンション領域
７ａ，７ｂ  サイドウォール
８  ＨＤＰ酸化膜
９ａ，９ｂ  ソース・ドレイン領域
１０ａ，１０ｂ  シリサイド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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