(57)【要約】【課題】ＤＢＩ機能を備えたメモリを試験することが可能なメモリ試験装置を実現する。【解決手段】アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、データ発生部とピン出力選択部の間にあり、データ信号のデータと１サイクル前に出力したデータをビット比較すると共にこの比較結果に基づいてデータ信号を反転制御し、出力データ及び反転信号を出力するＤＢＩ生成部を有する。【選択図】  図１
2008152870.tif 000002
【特許請求の範囲】
【請求項１】
アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、
前記データ発生部と前記ピン出力選択部の間にあり、
前記データ信号のデータと１サイクル前に出力したデータをビット比較すると共にこの比較結果に基づいて前記データ信号を反転制御し、出力データ及び反転信号を出力するＤＢＩ生成部を有することを特徴とするメモリ試験装置。
【請求項２】
アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、
前記データ発生部と前記ピン出力選択部の間にあり、
前記データ信号がｎ個１組（ｎは２以上の整数）の入力データに時系列分割されて入力され、
１側入力データと１サイクル前に出力したｎ側出力データをビット比較すると共にこの比較結果に基づいて前記１側入力データ信号を反転制御し、１側出力データ及び１側反転信号を出力する第１のＤＢＩ回路と、
前記１側入力データに時系列で続く（ｎ−１）個の入力データ各々に対し、前記１側入力データが反転しない場合と反転した場合の２通りのＤＢＩ方式による出力データ及び反転信号を生成し、前記１側反転信号を選択制御信号として前記２通りのＤＢＩ方式による出力データ及び反転信号のうちどちらか一方を選択してｎ側出力データ及びｎ側反転信号を出力する（ｎ−１）個の第２のＤＢＩ回路と
から構成されるＤＢＩ生成部を有することを特徴とするメモリ試験装置。
【請求項３】
アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、
前記データ発生部と前記ピン出力選択部の間にあり、
前記データ信号がｎ個１組（ｎは２以上の整数）の入力データに時系列分割されて入力され、
１側入力データと１サイクル前に出力したｎ側出力データをビット比較すると共にこの比較結果に基づいて前記１側入力データ信号を反転制御し、１側出力データ及び１側反転信号を出力する第１のＤＢＩ回路と、
前記１側入力データに時系列で続く（ｎ−１）個の入力データ各々に対し、前記１側入力データが反転しない場合と反転した場合の２通りのＤＢＩ方式による反転信号を生成し、前記１側反転信号を選択制御信号として前記２通りのＤＢＩ方式による反転信号のうちどちらか一方を選択してｎ側反転信号を出力し、このｎ側反転信号の論理によってｎ側入力データを反転する若しくは反転しないを制御してｎ側出力データを出力する（ｎ−１）個の第２のＤＢＩ回路と
から構成されるＤＢＩ生成部を有することを特徴とするメモリ試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリを被試験対象デバイス（以下、ＤＵＴ（Device Under Test）という）とするメモリ試験装置に関し、ＤＢＩ（Data Bus Inversion）機能を備えたメモリを試験することが可能なメモリ試験装置に関する。
【背景技術】
【０００２】
近年、メモリの高速化が進み、入出力データの転送速度が数Gbpsまで上がってきている。入出力データが数Gbpsになると消費電力が問題となってくる。
【０００３】
一般に、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造の半導体は入出力データが”０”（ローレベル）から”１”（ハイレベル）、若しくは、”１”（ハイレベル）から”０”（ローレベル）に変化することにより内部の消費電力が上がる。
【０００４】
そこで、入出力データの変化率を抑え、消費電力を下げるＤＢＩ方式が検討されている。ＤＢＩ方式とは、ライトデータ及びリードデータにおいて、１サイクル前のデータと現在のデータをビット比較して、変化したビット数が半分より多い場合にデータを反転する（以下、反転制御という）方式である。
【０００５】
従来のメモリ試験装置に関連する先行技術文献としては次のようなものがある。
【０００６】
【特許文献１】特開２００４−３４８８９２号公報
【０００７】
図８はこのような従来のメモリ試験装置を示す構成ブロック図である。ＤＵＴ８０は、被試験対象デバイスである。シーケンス制御部１はプログラムカウンタ信号を出力する。
【０００８】
インストラクションメモリ２は、プログラムカウンタ信号が入力され、このプログラムカウンタ信号が指し示すアドレスに格納されているインストラクションと呼ばれるデータを出力する。
【０００９】
アドレス発生部３は、インストラクションメモリ２からインストラクションが入力され、このインストラクションに従ってＤＵＴ８０のアドレス信号を演算して出力する。データ発生部４は、インストラクションメモリ２からインストラクションが入力され、このインストラクションに従ってＤＵＴ８０のデータ信号を演算して出力する。
【００１０】
制御信号発生部５は、インストラクションメモリ２からインストラクションが入力され、このインストラクションに従ってＤＵＴ８０の制御信号、すなわち、チップセレクト、ライトイネーブル、リードイネーブル等を出力する。
【００１１】
アドレス発生部３、データ発生部４及び制御信号発生部５は発生部５０を構成している。
【００１２】
ピン出力選択部６は、メモリ試験装置のピン毎に備えられ、インストラクションメモリ２からインストラクションが入力される。そして、このインストラクションに従い、アドレス発生部３からのアドレス信号、データ発生部４からのデータ信号、若しくは、制御信号発生部５からの制御信号の中から１ビットを選択して出力する（以下、この選択された１ビットの信号をパターン信号という）。
【００１３】
シーケンス制御部１、インストラクションメモリ２、ピン出力選択部６及び発生部５０はパターン発生器６０を構成している。
【００１４】
波形整形部７は、ピン出力選択部６からパターン信号が入力され、ＤＵＴ８０に信号を出力する。期待値判定部８は、ピン出力選択部６からパターン信号、並びに、ＤＵＴ８０からの出力信号がそれぞれ入力される。
【００１５】
波形整形部７及び期待値判定部８はピン毎に備えられ、ピンエレクトロニクス６１を構成している。また、パターン発生器６０及びピンエレクトロニクス６１はメモリ試験装置７０を構成している。
【００１６】
図８に示す従来例の動作を説明する。まず、テスト開始前にインストラクションメモリにＮＯＰ（No Operation）やＪＵＭＰ等のインストラクションに対応したデータがロードされる。テストが開始されると、テストプログラムに従い、パターン発生器６０及びピンエレクトロニクス６１の各種設定が行われる。
【００１７】
そして、シーケンス制御部からプログラムカウンタ信号が出力され、インストラクションメモリ２へ入力される。インストラクションメモリ２は、このプログラムカウンタ信号が指し示すアドレスに格納されているインストラクションを出力する。
【００１８】
このインストラクションに従って、アドレス発生部３でＤＵＴ８０に印加するアドレスが演算され、データ発生部４でＤＵＴ８０に印加するデータが演算される。同時に、制御信号発生部５でチップセレクト、ライトイネーブル、リードイネーブル等を発生する。
【００１９】
テストプログラムには、テスタピンとＤＵＴ８０のピンの対応が予め定義されている。ピン出力選択部６は、この定義に従ってアドレス信号、データ信号及び制御信号をそれぞれ該当するピンエレクトロニクス６１へ振り分ける。
【００２０】
波形整形部７は、パターン信号をテストプログラムで設定されている電圧レベル、波形フォーマット、エッジタイミング等に基づいて波形整形し、ＤＵＴ８０に出力する。波形フォーマットとは、ＮＲＺ（Non Return to Zero）やＲＺ（Return to Zero）等をいう。
【００２１】
期待値判定部８は、ＤＵＴ８０からのデータ読み出し時に、テストプログラムで指定されたタイミングでパターン信号とＤＵＴ８０の出力信号を比較して判定する。判定結果はメモリ試験装置７０で内部処理される。
【００２２】
この結果、ピン出力選択部６がインストラクションメモリ２からのインストラクションに従ってアドレス発生部３から出力されるアドレス信号、データ発生部４から出力されるデータ信号及び制御信号発生部５から出力される制御信号の中から１ビットを選択し、波形整形部７がＤＵＴ８０へ出力、若しくは、期待値判定部８がデータ信号とＤＵＴ８０からの出力信号を比較判定することにより、予めパターンデータを持つことなく、ＤＵＴ８０に印加するパターンをテストプログラムに従って発生することができるので、大容量メモリ等のデバイスを試験することが可能になる。
【００２３】
図９はＤＢＩ機能を備えたメモリの（Ａ）データ入力回路と（Ｂ）データ出力回路の構成ブロック図である。
【００２４】
図９（Ａ）においてフリップフロップ９はライトデータ（ＤＱ）が入力され、フリップフロップ１０はライトデータと共に送信されてくる反転信号（ＤＢＩ）が入力される。排他的論理和回路１１はフリップフロップ９の出力及びフリップフロップ１０の出力がそれぞれ入力され、フリップフロップ１２は排他的論理和回路１１の出力が入力される。そして、フリップフロップ１２の出力がライトデータとしてメモリのメモリセルに書き込まれる。
【００２５】
実際は、ライトデータは複数ビット幅を持っており、フリップフロップ９もライトデータのビット幅に合わせて複数になる。また、排他的論理和回路１１も各ビットに対して排他的論理和がとられ、フリップフロップ１２もライトデータのビット幅に合わせて複数になる。
【００２６】
また、図９（Ｂ）において比較判定部１３はメモリのメモリセルから読み出されたリードデータ及び１サイクル前に出力されたリードデータ、すなわち、フリップフロップ１５の出力がそれぞれ入力され、排他的論理和回路１４はメモリのメモリセルから読み出されたリードデータ及び比較判定部１３の出力がそれぞれ入力される。
【００２７】
フリップフロップ１５は排他的論理和回路１４の出力が入力され、フリップフロップ１５の出力はリードデータ（ＤＱ）として出力される。フリップフロップ１６は比較判定部１３の出力が入力され、フリップフロップ１６の出力は反転信号（ＤＢＩ）として出力される。
【００２８】
フリップフロップ９、フリップフロップ１０、排他的論理和回路１１、フリップフロップ１２、比較判定部１３、排他的論理和回路１４、フリップフロップ１５及びフリップフロップ１６はメモリ９０を構成している。
【００２９】
また、データ入力回路（Ａ）と同様に、比較判定部１３へ入力されるメモリセルから読み出されたリードデータ及び１サイクル前に出力されたリードデータは複数ビット幅を持っており、排他的論理和回路１４も各ビットに対して排他的論理和がとられる。フリップフロップ１５もリードデータのビット幅に合わせて複数になる。
【００３０】
図９に示すＤＢＩ機能を備えたメモリの動作を説明する。ライト時、ＤＢＩ機能を備えたメモリコントローラ（図示せず）は１サイクル前に出力したライトデータと現在出力しようとしているライトデータをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
【００３１】
もし、変化したビット数がビット幅の半分より多い場合には、メモリコントローラは現在出力しようとしているライトデータをビット反転して出力すると共に反転信号”１”を出力する。
【００３２】
メモリ９０の（Ａ）データ入力回路は、ビット反転されたライトデータがＤＱ端子に入力され、反転信号がＤＢＩ端子に入力される。そして、排他的論理和回路１１の一方の入力端子には反転信号の”１”が入力されるので、ライトデータはビット反転されてフリップフロップ１２を介してメモリセルに書き込まれる。
【００３３】
一方、変化したビット数がビット幅の半分より多くない場合には、メモリコントローラは現在出力しようとしているライトデータをビット反転せずに出力すると共に反転信号”０”を出力する。
【００３４】
メモリ９０の排他的論理和回路１１の一方の入力端子には反転信号の”０”が入力されるので、ライトデータはビット反転されずにフリップフロップ１２を介してメモリセルに書き込まれる。
【００３５】
次に、リード時の動作を説明する。比較判定部１３は１サイクル前に出力したリードデータと現在出力しようとしているリードデータをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
【００３６】
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部１３は”１”を出力し、排他的論理和回路１４でリードデータがビット反転される。そして、フリップフロップ１５を介してビット反転されたリードデータが出力されると共にフリップフロップ１６を介して反転信号”１”が出力される。
【００３７】
メモリコントローラでは、リードデータと反転信号を受け取り、反転信号が”１”であるので、リードデータをビット反転して処理に用いる。
【００３８】
一方、変化したビット数がビット幅の半分より多くない場合には、比較判定部１３は”０”を出力し、排他的論理和回路１４でリードデータはビット反転されない。そして、フリップフロップ１５を介してリードデータが出力されると共にフリップフロップ１６を介して反転信号”０”が出力される。
【００３９】
メモリコントローラでは、リードデータと反転信号を受け取り、反転信号が”０”であるので、リードデータをビット反転せずにそのまま処理に用いる。
【００４０】
この結果、ライト時にはＤＢＩ機能を備えたメモリコントローラが１サイクル前に出力したライトデータと現在出力しようとしているライトデータをビット比較し、変化したビット数がビット幅の半分より多い場合には、現在出力しようとしているライトデータをビット反転して出力すると共に反転信号”１”を出力し、リード時にはメモリ９０が１サイクル前に出力したリードデータと現在出力しようとしているリードデータをビット比較し、変化したビット数がビット幅の半分より多い場合には、現在出力しようとしているリードデータをビット反転して出力すると共に反転信号”１”を出力することにより、メモリ９０へ入力されるデータ及びメモリ９０から出力されるデータのレベル変化が低減されるので、メモリ９０の消費電力を抑えることが可能になる。
【発明の開示】
【発明が解決しようとする課題】
【００４１】
しかし、図８に示す従来例では、ＤＢＩ機能を備えていないため、ＤＵＴ８０に印加するデータ信号を反転制御することができないので、ＤＢＩ機能を備えたメモリを試験することができないという問題があった。
従って本発明が解決しようとする課題は、ＤＢＩ機能を備えたメモリを試験することが可能なメモリ試験装置を実現することにある。
【課題を解決するための手段】
【００４２】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、
前記データ発生部と前記ピン出力選択部の間にあり、前記データ信号のデータと１サイクル前に出力したデータをビット比較すると共にこの比較結果に基づいて前記データ信号を反転制御し、出力データ及び反転信号を出力するＤＢＩ生成部を有することを特徴とする。
【００４３】
請求項２記載の発明は、
アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、前記データ発生部と前記ピン出力選択部の間にあり、前記データ信号がｎ個１組（ｎは２以上の整数）の入力データに時系列分割されて入力され、１側入力データと１サイクル前に出力したｎ側出力データをビット比較すると共にこの比較結果に基づいて前記１側入力データ信号を反転制御し、１側出力データ及び１側反転信号を出力する第１のＤＢＩ回路と、前記１側入力データに時系列で続く（ｎ−１）個の入力データ各々に対し、前記１側入力データが反転しない場合と反転した場合の２通りのＤＢＩ方式による出力データ及び反転信号を生成し、前記１側反転信号を選択制御信号として前記２通りのＤＢＩ方式による出力データ及び反転信号のうちどちらか一方を選択してｎ側出力データ及びｎ側反転信号を出力する（ｎ−１）個の第２のＤＢＩ回路とから構成されるＤＢＩ生成部を有することを特徴とする。
【００４４】
請求項３記載の発明は、
アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、前記データ発生部と前記ピン出力選択部の間にあり、前記データ信号がｎ個１組（ｎは２以上の整数）の入力データに時系列分割されて入力され、１側入力データと１サイクル前に出力したｎ側出力データをビット比較すると共にこの比較結果に基づいて前記１側入力データ信号を反転制御し、１側出力データ及び１側反転信号を出力する第１のＤＢＩ回路と、前記１側入力データに時系列で続く（ｎ−１）個の入力データ各々に対し、前記１側入力データが反転しない場合と反転した場合の２通りのＤＢＩ方式による反転信号を生成し、前記１側反転信号を選択制御信号として前記２通りのＤＢＩ方式による反転信号のうちどちらか一方を選択してｎ側反転信号を出力し、このｎ側反転信号の論理によってｎ側入力データを反転する若しくは反転しないを制御してｎ側出力データを出力する（ｎ−１）個の第２のＤＢＩ回路とから構成されるＤＢＩ生成部を有することを特徴とする。
【発明の効果】
【００４５】
本発明によれば次のような効果がある。
請求項１の発明によれば、アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、前記データ発生部と前記ピン出力選択部の間にあり、前記データ信号のデータと１サイクル前に出力したデータをビット比較すると共にこの比較結果に基づいて前記データ信号を反転制御し、出力データ及び反転信号を出力するＤＢＩ生成部を有することにより、ＤＢＩ方式に対応したデータを発生することができるので、ＤＢＩ機能を備えたデバイスを試験することが可能になる。
【００４６】
請求項２の発明によれば、アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、前記データ発生部と前記ピン出力選択部の間にあり、前記データ信号がｎ個１組（ｎは２以上の整数）の入力データに時系列分割されて入力され、１側入力データと１サイクル前に出力したｎ側出力データをビット比較すると共にこの比較結果に基づいて前記１側入力データ信号を反転制御し、１側出力データ及び１側反転信号を出力する第１のＤＢＩ回路と、前記１側入力データに時系列で続く（ｎ−１）個の入力データ各々に対し、前記１側入力データが反転しない場合と反転した場合の２通りのＤＢＩ方式による出力データ及び反転信号を生成し、前記１側反転信号を選択制御信号として前記２通りのＤＢＩ方式による出力データ及び反転信号のうちどちらか一方を選択してｎ側出力データ及びｎ側反転信号を出力する（ｎ−１）個の第２のＤＢＩ回路とから構成されるＤＢＩ生成部を有することにより、ＤＢＩ方式に対応したデータを発生することができるので、ＤＢＩ機能を備えたデバイスを試験することが可能になる。
【００４７】
請求項３の発明によれば、アドレス発生部からのアドレス信号、データ発生部からのデータ信号及び制御信号発生部からの制御信号をピン出力選択部で選択するメモリ試験装置において、前記データ発生部と前記ピン出力選択部の間にあり、前記データ信号がｎ個１組（ｎは２以上の整数）の入力データに時系列分割されて入力され、１側入力データと１サイクル前に出力したｎ側出力データをビット比較すると共にこの比較結果に基づいて前記１側入力データ信号を反転制御し、１側出力データ及び１側反転信号を出力する第１のＤＢＩ回路と、前記１側入力データに時系列で続く（ｎ−１）個の入力データ各々に対し、前記１側入力データが反転しない場合と反転した場合の２通りのＤＢＩ方式による反転信号を生成し、前記１側反転信号を選択制御信号として前記２通りのＤＢＩ方式による反転信号のうちどちらか一方を選択してｎ側反転信号を出力し、このｎ側反転信号の論理によってｎ側入力データを反転する若しくは反転しないを制御してｎ側出力データを出力する（ｎ−１）個の第２のＤＢＩ回路とから構成されるＤＢＩ生成部を有することにより、ＤＢＩ方式に対応したデータを発生することができるので、ＤＢＩ機能を備えたデバイスを試験することが可能になる。
【発明を実施するための最良の形態】
【００４８】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るメモリ試験装置の一実施例を示す構成ブロック図であり、図８と共通する部分には同一の符号を付けている。図１と図８の構成で異なる点は、データ発生部４とピン出力選択部６の間にＤＢＩ生成部１７を設けたことである。
【００４９】
シーケンス制御部１、インストラクションメモリ２、ピン出力選択部６、ＤＢＩ生成部１７及び発生部５０はパターン発生器６２を構成している。また、ピンエレクトロニクス６１及びパターン発生器６２はメモリ試験装置７１を構成している。
【００５０】
ＤＢＩ生成部１７はデータ発生部４からライトデータ、若しくは、期待値判定部８で使用される期待値となるリードデータが入力される。
【００５１】
図１に示す実施例の動作を図２を用いて説明する。図２はＤＢＩ生成部１７の構成ブロック図である。
【００５２】
比較判定部１８はデータ発生部４から入力されたデータ及び１サイクル前にピン出力選択部６へ出力されたデータ、すなわち、フリップフロップ２０の出力がそれぞれ入力され、排他的論理和回路１９はデータ発生部４から入力されたデータ及び比較判定部１８の出力がそれぞれ入力される。
【００５３】
フリップフロップ２０は排他的論理和回路１９の出力が入力され、フリップフロップ２０の出力はＤＵＴ８０に印加するパターンデータ、若しくは、期待値データとしてピン出力選択部６へ出力される。フリップフロップ２１は比較判定部１８の出力が入力され、フリップフロップ２１の出力は反転信号として出力される。
【００５４】
比較判定部１８、排他的論理和回路１９、フリップフロップ２０及びフリップフロップ２１はＤＢＩ生成部１７を構成している。
【００５５】
図２に示す実施例の動作を説明する。比較判定部１８はデータ発生部４から入力されたデータと１サイクル前に出力したデータＤＱをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
【００５６】
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部１８は”１”を出力し、排他的論理和回路１９でデータ発生部４から入力されたデータがビット反転される。そして、フリップフロップ２０を介してビット反転されたデータ信号が出力されると共にフリップフロップ２１を介して反転信号”１”が出力される。
【００５７】
一方、変化したビット数がビット幅の半分より多くない場合には、比較判定部１８は”０”を出力し、排他的論理和回路１９でデータ発生部４から入力されたデータはビット反転されない。そして、フリップフロップ２０を介してデータ信号が出力されると共にフリップフロップ２１を介して反転信号”０”が出力される。
【００５８】
ＤＢＩ生成部１７から出力されたデータ信号及び反転信号はピン出力選択部６に入力される。ピン出力選択部６は、インストラクションメモリ２からのインストラクションに従い、アドレス発生部３からのアドレス信号、制御信号発生部５からの制御信号、若しくは、ＤＢＩ生成部１７からのデータ信号及び反転信号の中から１ビットを選択して出力する。その他の動作については、図８に示す従来例と同じため、説明を省略する。
【００５９】
この結果、ＤＢＩ生成部１７がデータ発生部４から入力されたデータと１サイクル前に出力したデータＤＱをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断して反転制御し、ピン出力選択部６がアドレス発生部３から出力されるアドレス信号、ＤＢＩ生成部１７から出力される反転制御後のデータ信号及び反転信号、並びに、制御信号発生部５から出力される制御信号の中から１ビットを選択し、波形整形部７がＤＵＴ８０へ出力、若しくは、期待値判定部８がデータ信号とＤＵＴ８０からの出力信号を比較判定することにより、ＤＢＩ方式に対応したデータを発生することができるので、ＤＢＩ機能を備えたデバイスを試験することが可能になる。
【００６０】
図３は本発明に係るメモリ試験装置の他の実施例を示す構成ブロック図であり、図１と共通する部分には同一の符号を付けている。図３と図１の構成で異なる点は、データ発生部２２、ＤＢＩ生成部２３及びピン出力選択部２４が異なることである。
【００６１】
アドレス発生部３、データ発生部２２及び制御信号発生部５は発生部５１を構成し、シーケンス制御部１、インストラクションメモリ２、ＤＢＩ生成部２３、ピン出力選択部２４及び発生部５１はパターン発生器６３を構成している。また、ピンエレクトロニクス６１及びパターン発生器６３はメモリ試験装置７２を構成している。
【００６２】
データ発生部２２は、図１と同様に、インストラクションメモリ２からインストラクションが入力され、このインストラクションに従ってＤＵＴ８０のデータ信号を演算して出力する。
【００６３】
データ発生部２２と図１のデータ発生部４で異なる点は、データ発生部２２では時系列のデータ信号を２つ同時に出力するということである。すなわち、データ発生部４では”データ１”、”データ２”、・・・”データｎ”とデータ信号を時系列で１つ出力していたのに対して、データ発生部２２ではデータ出力端子を２つ備え、”データ１とデータ２”、”データ３とデータ４”、・・・”データｎ−１とデータｎ”というようにデータ信号を時系列で２つ同時に出力する（以下、時系列のデータ信号を何個か１組として分けることを時系列分割するという）。
【００６４】
ＤＢＩ生成部２３は、データ発生部２２から２つのデータ信号が入力され、これらのデータをビット反転するか否かを判断する。そして、反転制御を行い、反転制御後のデータをピン出力選択部６へ出力する。
【００６５】
ピン出力選択部２４は、メモリ試験装置のピン毎に備えられ、インストラクションメモリ２からインストラクションが入力される。そして、このインストラクションに従い、アドレス発生部３からのアドレス信号、制御信号発生部５からの制御信号、若しくは、ＤＢＩ生成部２３からの２つのデータ信号及び２つの反転信号の中から１ビットを選択して出力する。その他の動作については、図１に示す実施例と同じため、説明を省略する。
【００６６】
図４はＤＢＩ生成部２３の構成ブロック図である。図４において、１側入力データ端子及び２側入力データ端子にはデータ発生部２２から出力される２つのデータ信号がそれぞれ入力される。すなわち、”データｎ−１”（ｎは２以上の偶数）が１側入力データ端子へ入力され、”データｎ”が２側入力データ端子へ入力される。
【００６７】
１側入力データ端子はインバータ２５の入力端子、比較判定部２６の一方の入力端子、比較判定部２７の一方の入力端子及び排他的論理和回路２９の一方の入力端子にそれぞれ接続される。
【００６８】
２側入力データ端子は比較判定部２７の一方の入力端子、比較判定部２８の一方の入力端子、排他的論理和回路３０の一方の入力端子及び排他的論理和回路３１の一方の入力端子にそれぞれ接続される。インバータ２５の出力端子は比較判定部２８の他方の入力端子に接続され、比較判定部２６の出力端子は排他的論理和回路２９の他方の入力端子、セレクタ３２の制御端子、セレクタ３３の制御端子及びフリップフロップ３５のデータ入力端子にそれぞれ接続される。
【００６９】
比較判定部２７の出力端子は排他的論理和回路３０の他方の入力端子及びセレクタ３３の一方の入力端子にそれぞれ接続され、比較判定部２８の出力端子は排他的論理和回路３１の他方の入力端子及びセレクタ３３の他方の入力端子にそれぞれ接続される。
【００７０】
排他的論理和回路２９の出力端子はフリップフロップ３４のデータ入力端子に接続され、排他的論理和回路３０の出力端子はセレクタ３２の一方の入力端子に接続される。排他的論理和回路３１の出力端子はセレクタ３２の他方の入力端子に接続され、セレクタ３２の出力端子はフリップフロップ３６の入力端子に接続される。セレクタ３３の出力端子はフリップフロップ３７の入力端子に接続される。
【００７１】
フリップフロップ３４の出力は１側出力データ（１側ＤＱ）として出力され、フリップフロップ３５の出力は１側反転信号（１側ＤＢＩ）として出力される。フリップフロップ３６の出力は比較判定部２６の他方の入力端子に接続されると共に２側出力データ（２側ＤＱ）として出力され、フリップフロップ３７の出力は２側反転信号（２側ＤＢＩ）として出力される。
【００７２】
また、フリップフロップ３４〜３７のクロック入力端子には、それぞれ同一のクロック信号が入力されるものとする。
【００７３】
比較判定部２６、排他的論理和回路２９、フリップフロップ３４及びフリップフロップ３５はＤＢＩ回路４０を構成し、インバータ２５、比較判定部２７、比較判定部２８、排他的論理和回路３０、排他的論理和回路３１、セレクタ３２、セレクタ３３、フリップフロップ３６及びフリップフロップ３７はＤＢＩ回路４１を構成している。
【００７４】
図４に示す実施例の動作を説明する。比較判定部２６は、１側入力データと１サイクル前に出力された２側出力データをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
【００７５】
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部２６は”１”を出力し、変化したビット数がビット幅の半分より多くない場合には、比較判定部２６は”０”を出力する。比較判定部２６の出力をフリップフロップ３５で１クロック遅らせた信号が１側反転信号となる。
【００７６】
排他的論理和回路２９は、比較判定部２６の出力が”１”の場合には、１側入力データを反転して出力し、比較判定部２６の出力が”０”の場合には、１側入力データを反転せずにそのまま出力する。排他的論理和回路２９の出力をフリップフロップ３４で１クロック遅らせた信号が１側出力データとなる。
【００７７】
比較判定部２７は、１側入力データが反転制御で反転しない場合の２側入力データに対する反転信号を生成する。すなわち、１側入力データと２側入力データをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
【００７８】
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部２７は”１”を出力し、変化したビット数がビット幅の半分より多くない場合には、比較判定部２７は”０”を出力する。
【００７９】
排他的論理和回路３０は、比較判定部２７の出力を受けて、１側入力データが反転制御で反転しない場合の２側入力データに対する出力データを生成する。すなわち、排他的論理和回路３０は、比較判定部２７の出力が”１”の場合には、２側入力データを反転して出力し、比較判定部２７の出力が”０”の場合には、２側入力データを反転せずにそのまま出力する。
【００８０】
比較判定部２８は、１側入力データが反転制御で反転した場合の２側入力データに対する反転信号を生成する。すなわち、１側入力データの反転データと２側入力データをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
【００８１】
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部２８は”１”を出力し、変化したビット数がビット幅の半分より多くない場合には、比較判定部２８は”０”を出力する。
【００８２】
排他的論理和回路３１は、比較判定部２８の出力を受けて、１側入力データが反転制御で反転した場合の２側入力データに対する出力データを生成する。すなわち、排他的論理和回路３１は、比較判定部２８の出力が”１”の場合には、２側入力データを反転して出力し、比較判定部２８の出力が”０”の場合には、２側入力データを反転せずにそのまま出力する。
【００８３】
また、セレクタ３２は、比較判定部２６の出力が”０”の時には排他的論理和回路３０の出力、すなわち、１側入力データが反転制御で反転しない場合の２側入力データに対する出力データを選択し、比較判定部２６の出力が”１”の時には排他的論理和回路３１の出力、すなわち、１側入力データが反転制御で反転した場合の２側入力データに対する出力データを選択する。
【００８４】
セレクタ３３は、比較判定部２６の出力が”０”の時には比較判定部２７の出力、すなわち、１側入力データが反転制御で反転しない場合の２側入力データに対する反転信号を選択し、比較判定部２６の出力が”１”の時には比較判定部２８の出力、すなわち、１側入力データが反転制御で反転した場合の２側入力データに対する反転信号を選択する。
【００８５】
そして、セレクタ３２の出力をフリップフロップ３６で１クロック遅らせた信号が２側出力データ（２側ＤＱ）となり、セレクタ３３の出力をフリップフロップ３７で１クロック遅らせた信号が２側反転信号（２側ＤＢＩ）となる。
【００８６】
図４に示す実施例の動作をより具体的に図５を用いて説明する。図５はＤＢＩ生成部２３の動作を示すタイミングチャートであり、ＤＵＴ８０にＤ１〜Ｄ１０までの１０個のデータ（それぞれデータ幅を８ビットとする）を書き込む時の動作を示している。
【００８７】
１側入力データはＤ１，Ｄ３，Ｄ５，Ｄ７，Ｄ９の奇数番号データであり、２側入力データはＤ２，Ｄ４，Ｄ６，Ｄ８，Ｄ１０の偶数番号データである。図５に示すように、１側入力データＤ１と２側入力データＤ２は同じタイミングでＤＢＩ生成部２３に入力される。同様に、Ｄ３とＤ４、Ｄ５とＤ６、Ｄ７とＤ８、Ｄ９とＤ１０もそれぞれ同じタイミングで入力される。
【００８８】
まず、１側入力データ端子にデータＤ１として”０ｘ００”が入力され、２側入力データ端子にデータＤ２として”０ｘＦＦ”が入力される。なお、フリップフロップ３４〜３７の初期値は”０”とする。
【００８９】
比較判定部２６では、データＤ１”０ｘ００”と２側ＤＱの初期値である”０ｘ００”が比較され、変化しているビット数が”０”で半分の４ビット以下なので、”０”（ローレベル）が出力される。さらに、排他的論理和回路２９では、比較判定部２６の出力が”０”であるため、データＤ１”０ｘ００”は反転されずに出力される。
【００９０】
また、比較判定部２７では、データＤ１”０ｘ００”とデータＤ２”０ｘＦＦ”が比較され、変化しているビット数が”８”で半分の４ビットより多いので、”１”（ハイレベル）が出力される。さらに、排他的論理和回路３０では、比較判定部２７の出力が”１”であるため、データＤ２”０ｘＦＦ”は反転され、”０ｘ００”として出力される。
【００９１】
同様に、比較判定部２８では、データＤ１”０ｘ００”の反転データ”０ｘＦＦ”とデータＤ２”０ｘＦＦ”が比較され、変化しているビット数が”０”で半分の４ビット以下なので、”０”が出力される。さらに、排他的論理和回路３１では、比較判定部２８の出力が”０”であるため、データＤ２”０ｘＦＦ”は反転されずに出力される。
【００９２】
セレクタ３２は、比較判定部２６の出力である制御信号が”０”の時には排他的論理和回路３０の出力を選択し、制御信号が”１”の時には排他的論理和回路３１の出力を選択する。同様に、セレクタ３３は、比較判定部２６の出力である制御信号が”０”の時には比較判定部２７の出力を選択し、制御信号が”１”の時には比較判定部２８の出力を選択する。
【００９３】
データＤ１／Ｄ２のサイクルでは、比較判定部２６の出力は”０”のため、セレクタ３２は排他的論理和回路３０の出力を選択し、セレクタ３３は比較判定部２７の出力を選択する。
【００９４】
従って、１側ＤＱ（フリップフロップ３４の出力）はデータＤ１”０ｘ００”が出力され、１側ＤＢＩ（フリップフロップ３５の出力）は”０”が出力される。また、２側ＤＱ（フリップフロップ３６の出力）はデータＤ２”０ｘＦＦ”の反転データである”０ｘ００”が出力され、２側ＤＢＩ（フリップフロップ３７の出力）は”１”が出力される。
【００９５】
次に、１側入力データ端子にデータＤ３として”０ｘＦＦ”が入力され、２側入力データ端子にデータＤ４として”０ｘ３Ｆ”が入力される。
【００９６】
比較判定部２６では、データＤ３”０ｘＦＦ”と２側ＤＱである”０ｘ００”が比較され、変化しているビット数が”０”で半分の４ビットより多いので、”１”が出力される。さらに、排他的論理和回路２９では、比較判定部２６の出力が”１”であるため、データＤ３”０ｘＦＦ”は反転され、”０ｘ００”として出力される。
【００９７】
また、比較判定部２７では、データＤ３”０ｘＦＦ”とデータＤ４”０ｘ３Ｆ”が比較され、変化しているビット数が”２”で半分の４ビット以下なので、”０”が出力される。さらに、排他的論理和回路３０では、比較判定部２７の出力が”０”であるため、データＤ４”０ｘ３Ｆ”は反転されずに出力される。
【００９８】
同様に、比較判定部２８では、データＤ３”０ｘＦＦ”の反転データ”０ｘ００”とデータＤ４”０ｘ３Ｆ”が比較され、変化しているビット数が”０”で半分の４ビットより多いので、”１”が出力される。さらに、排他的論理和回路３１では、比較判定部２８の出力が”１”であるため、データＤ４”０ｘ３Ｆ”は反転され、”０ｘＣ０”として出力される。
【００９９】
データＤ３／Ｄ４のサイクルでは、比較判定部２６の出力は”１”のため、セレクタ３２は排他的論理和回路３１の出力を選択し、セレクタ３３は比較判定部２８の出力を選択する。
【０１００】
従って、１側ＤＱ（フリップフロップ３４の出力）はデータＤ３”０ｘＦＦ”の反転データである”０ｘ００”が出力され、１側ＤＢＩ（フリップフロップ３５の出力）は”１”が出力される。また、２側ＤＱ（フリップフロップ３６の出力）はデータＤ４”０ｘ３Ｆ”の反転データである”０ｘＣ０”が出力され、２側ＤＢＩ（フリップフロップ３７の出力）は”１”が出力される。
【０１０１】
次に、１側入力データ端子にデータＤ５として”０ｘ０３”が入力され、２側入力データ端子にデータＤ６として”０ｘ３Ｆ”が入力される。
【０１０２】
比較判定部２６では、データＤ５”０ｘ０３”と２側ＤＱである”０ｘＣ０”が比較され、変化しているビット数が”４”で半分の４ビット以下なので、”０”が出力される。さらに、排他的論理和回路２９では、比較判定部２６の出力が”０”であるため、データＤ５”０ｘ０３”は反転されずに出力される。
【０１０３】
また、比較判定部２７では、データＤ５”０ｘ０３”とデータＤ６”０ｘ３Ｆ”が比較され、変化しているビット数が”４”で半分の４ビット以下なので、”０”が出力される。さらに、排他的論理和回路３０では、比較判定部２７の出力が”０”であるため、データＤ６”０ｘ３Ｆ”は反転されずに出力される。
【０１０４】
同様に、比較判定部２８では、データＤ５”０ｘ０３”の反転データ”０ｘＦＣ”とデータＤ６”０ｘ３Ｆ”が比較され、変化しているビット数が”４”で半分の４ビット以下なので、”０”が出力される。さらに、排他的論理和回路３１では、比較判定部２８の出力が”０”であるため、データＤ６”０ｘ３Ｆ”は反転されずに出力される。
【０１０５】
データＤ５／Ｄ６のサイクルでは、比較判定部２６の出力は”０”のため、セレクタ３２は排他的論理和回路３０の出力を選択し、セレクタ３３は比較判定部２７の出力を選択する。
【０１０６】
従って、１側ＤＱ（フリップフロップ３４の出力）はデータＤ５”０ｘ０３”が出力され、１側ＤＢＩ（フリップフロップ３５の出力）は”０”が出力される。また、２側ＤＱ（フリップフロップ３６の出力）はデータＤ６”０ｘ３Ｆ”が出力され、２側ＤＢＩ（フリップフロップ３７の出力）は”０”が出力される。
【０１０７】
次に、１側入力データ端子にデータＤ７として”０ｘＣ０”が入力され、２側入力データ端子にデータＤ８として”０ｘ０Ｃ”が入力される。
【０１０８】
比較判定部２６では、データＤ７”０ｘＣ０”と２側ＤＱ出力の”０ｘ３Ｆ”が比較され、変化しているビット数が”８”で半分の４ビットより多いので、”１”が出力される。さらに、排他的論理和回路２９では、比較判定部２６の出力が”１”であるため、データＤ７”０ｘＣ０”は反転され、”０ｘ３Ｆ”として出力される。
【０１０９】
また、比較判定部２７では、データＤ７”０ｘＣ０”とデータＤ８”０ｘ０Ｃ”が比較され、変化しているビット数が”４”で半分の４ビット以下なので、”０”が出力される。さらに、排他的論理和回路３０では、比較判定部２７の出力が”０”であるため、データＤ８”０ｘ０Ｃ”は反転されずに出力される。
【０１１０】
同様に、比較判定部２８では、データＤ７”０ｘＣ０”の反転データ”０ｘ３Ｆ”とデータＤ８”０ｘ０Ｃ”が比較され、変化しているビット数が”４”で半分の４ビット以下なので、”０”が出力される。さらに、排他的論理和回路３１では、比較判定部２８の出力が”０”であるため、データＤ８”０ｘ０Ｃ”は反転されずに出力される。
【０１１１】
データＤ７／Ｄ８のサイクルでは、比較判定部２６の出力は”１”のため、セレクタ３２は排他的論理和回路３１の出力を選択し、セレクタ３３は比較判定部２８の出力を選択する。
【０１１２】
従って、１側ＤＱ（フリップフロップ３４の出力）はデータＤ７”０ｘＣ０”の反転データである”０ｘ３Ｆ”が出力され、１側ＤＢＩ（フリップフロップ３５の出力）は”１”が出力される。また、２側ＤＱ（フリップフロップ３６の出力）はデータＤ８”０ｘ０Ｃ”が出力され、２側ＤＢＩ（フリップフロップ３７の出力）は”０”が出力される。
【０１１３】
最後に、１側入力データ端子にデータＤ９として”０ｘＦＦ”が入力され、２側入力データ端子にデータＤ１０として”０ｘＦＦ”が入力される。
【０１１４】
比較判定部２６では、データＤ９”０ｘＦＦ”と２側ＤＱ出力の”０ｘ０Ｃ”が比較され、変化しているビット数が”６”で半分の４ビットより多いので、”１”が出力される。さらに、排他的論理和回路２９では、比較判定部２６の出力が”１”であるため、データＤ９”０ｘＦＦ”は反転され、”０ｘ００”として出力される。
【０１１５】
また、比較判定部２７では、データＤ９”０ｘＦＦ”とデータＤ１０”０ｘＦＦ”が比較され、変化しているビット数が”０”で半分の４ビット以下なので、”０”が出力される。さらに、排他的論理和回路３０では、比較判定部２７の出力が”０”であるため、データＤ１０”０ｘＦＦ”は反転されずに出力される。
【０１１６】
同様に、比較判定部２８では、データＤ９”０ｘＦＦ”の反転データ”０ｘ００”とデータＤ１０”０ｘＦＦ”が比較され、変化しているビット数が”８”で半分の４ビットより多いので、”１”が出力される。さらに、排他的論理和回路３１では、比較判定部２８の出力が”１”であるため、データＤ１０”０ｘＦＦ”は反転され、”０ｘ００”として出力される。
【０１１７】
データＤ９／Ｄ１０のサイクルでは、比較判定部２６の出力は”１”のため、セレクタ３２は排他的論理和回路３１の出力を選択し、セレクタ３３は比較判定部２８の出力を選択する。
【０１１８】
従って、１側ＤＱ（フリップフロップ３４の出力）はデータＤ９”０ｘＦＦ”の反転データである”０ｘ００”が出力され、１側ＤＢＩ（フリップフロップ３５の出力）は”１”が出力される。また、２側ＤＱ（フリップフロップ３６の出力）はデータＤ１０”０ｘＦＦ”の反転データである”０ｘ００”が出力され、２側ＤＢＩ（フリップフロップ３７の出力）は”１”が出力される。
【０１１９】
この結果、データ発生部２２から時系列データを２つ１組にしたデータ、すなわち、１側入力データ及び２側入力データを発生し、ＤＢＩ生成部２３の一方のＤＢＩ回路４０が１側入力データと他方のＤＢＩ回路４１のＤＱ出力を比較判定して反転制御を行って出力し、ＤＢＩ生成部２３の他方のＤＢＩ回路４１が１側入力データと２側入力データ、若しくは、１側入力データの反転データと２側入力データをそれぞれ比較判定して反転制御を行うと共にこの２つの反転制御されたデータのうちどちらか一方をＤＢＩ回路４０のＤＢＩ出力で選択して出力することにより、ＤＢＩ方式に対応したデータを発生することができるので、ＤＢＩ機能を備えたデバイスを試験することが可能になる。
【０１２０】
図６は他のＤＢＩ生成部の構成ブロック図である。図６において、１側入力データ端子、２側入力データ端子、３側入力データ端子及び４側入力データ端子にはデータ発生部からデータがそれぞれ入力される。１側入力データ端子はインバータ１０１の入力端子、比較判定部１０２の一方の入力端子及びフリップフロップ１０６のデータ入力端子にそれぞれ接続され、２側入力データ端子は比較判定部１０２の他方の入力端子、比較判定部１０３の一方の入力端子、排他的論理和回路１０４の一方の入力端子及び排他的論理和回路１０５の一方の入力端子にそれぞれ接続される。
【０１２１】
３側入力データ端子はフリップフロップ１１１のデータ入力端子に接続され、４側入力データ端子はフリップフロップ１１２のデータ入力端子に接続される。インバータ１０１の出力端子は比較判定部１０３の他方の入力端子に接続され、比較判定部１０２の出力端子は排他的論理和回路１０４の他方の入力端子及びフリップフロップ１０８のデータ入力端子にそれぞれ接続される。
【０１２２】
比較判定部１０３の出力端子は排他的論理和回路１０５の他方の入力端子及びフリップフロップ１１０のデータ入力端子にそれぞれ接続され、排他的論理和回路１０４の出力端子はフリップフロップ１０７のデータ入力端子に接続される。排他的論理和回路１０５の出力端子はフリップフロップ１０９のデータ入力端子に接続され、フリップフロップ１０６の出力端子はフリップフロップ１１７のデータ入力端子に接続される。
【０１２３】
フリップフロップ１０７の出力端子は比較判定部１１３の一方の入力端子及びフリップフロップ１１８のデータ入力端子にそれぞれ接続され、フリップフロップ１０８の出力端子はフリップフロップ１１９のデータ入力端子に接続される。フリップフロップ１０９の出力端子は比較判定部１１４の一方の入力端子及びフリップフロップ１２０のデータ入力端子にそれぞれ接続され、フリップフロップ１１０の出力端子はフリップフロップ１２１のデータ入力端子に接続される。
【０１２４】
フリップフロップ１１１の出力端子は比較判定部１１３の他方の入力端子、比較判定部１１４の他方の入力端子、排他的論理和回路１１５の一方の入力端子及び排他的論理和回路１１６の一方の入力端子にそれぞれ接続され、フリップフロップ１１２の出力端子はフリップフロップ１２６のデータ入力端子に接続される。比較判定部１１３の出力端子は排他的論理和回路１１５の他方の入力端子及びフリップフロップ１２３のデータ入力端子にそれぞれ接続され、比較判定部１１４の出力端子は排他的論理和回路１１６の他方の入力端子及びフリップフロップ１２５のデータ入力端子にそれぞれ接続される。
【０１２５】
排他的論理和回路１１５の出力端子はフリップフロップ１２２のデータ入力端子に接続され、排他的論理和回路１１６の出力端子はフリップフロップ１２４のデータ入力端子に接続される。フリップフロップ１１７の出力端子はフリップフロップ１３１のデータ入力端子に接続され、フリップフロップ１１８の出力端子はフリップフロップ１３２のデータ入力端子に接続される。
【０１２６】
フリップフロップ１１９の出力端子はフリップフロップ１３３のデータ入力端子に接続され、フリップフロップ１２０の出力端子はフリップフロップ１３４のデータ入力端子に接続される。フリップフロップ１２１の出力端子はフリップフロップ１３５のデータ入力端子に接続され、フリップフロップ１２２の出力端子は比較判定部１２７の一方の入力端子及びフリップフロップ１３６のデータ入力端子にそれぞれ接続される。
【０１２７】
フリップフロップ１２３の出力端子はフリップフロップ１３７のデータ入力端子に接続され、フリップフロップ１２４の出力端子は比較判定部１２８の一方の入力端子及びフリップフロップ１３８のデータ入力端子にそれぞれ接続される。フリップフロップ１２５の出力端子はフリップフロップ１３９のデータ入力端子に接続され、フリップフロップ１２６の出力端子は比較判定部１２７の他方の入力端子、比較判定部１２８の他方の入力端子、排他的論理和回路１２９の一方の入力端子及び排他的論理和回路１３０の一方の入力端子にそれぞれ接続される。
【０１２８】
比較判定部１２７の出力端子は排他的論理和回路１２９の他方の入力端子及びフリップフロップ１４１のデータ入力端子にそれぞれ接続され、比較判定部１２８の出力端子は排他的論理和回路１３０の他方の入力端子及びフリップフロップ１４３のデータ入力端子にそれぞれ接続される。排他的論理和回路１２９の出力端子はフリップフロップ１４０のデータ入力端子に接続され、排他的論理和回路１３０の出力端子はフリップフロップ１４２のデータ入力端子に接続される。
【０１２９】
フリップフロップ１３１の出力端子は比較判定部１４４の一方の入力端子及び排他的論理和回路１４５の一方の入力端子にそれぞれ接続され、フリップフロップ１３２の出力端子はセレクタ１４６の一方の入力端子に接続される。フリップフロップ１３３の出力端子はセレクタ１４７の一方の入力端子に接続され、フリップフロップ１３４の出力端子はセレクタ１４６の他方の入力端子に接続される。
【０１３０】
フリップフロップ１３５の出力端子はセレクタ１４７の他方の入力端子に接続され、フリップフロップ１３６の出力端子はセレクタ１４８の一方の入力端子に接続される。フリップフロップ１３７の出力端子はセレクタ１４９の一方の入力端子に接続され、フリップフロップ１３８の出力端子はセレクタ１４８の他方の入力端子に接続される。
【０１３１】
フリップフロップ１３９の出力端子はセレクタ１４９の他方の入力端子に接続され、フリップフロップ１４０の出力端子はセレクタ１５０の一方の入力端子に接続される。フリップフロップ１４０の出力端子はセレクタ１５１の一方の入力端子に接続され、フリップフロップ１４２の出力端子はセレクタ１５０の他方の入力端子に接続される。
【０１３２】
フリップフロップ１４３の出力端子はセレクタ１５１の他方の入力端子に接続され、比較判定部１４４の出力端子は排他的論理和回路１４５の他方の入力端子、セレクタ１４６の制御端子、セレクタ１４７の制御端子、セレクタ１４８の制御端子、セレクタ１４９の制御端子、セレクタ１５０の制御端子、セレクタ１５１の制御端子及びフリップフロップ１５３のデータ入力端子にそれぞれ接続される。
【０１３３】
排他的論理和回路１４５の出力端子はフリップフロップ１５２のデータ入力端子に接続され、セレクタ１４６の出力端子はフリップフロップ１５４のデータ入力端子に接続される。セレクタ１４７の出力端子はフリップフロップ１５５のデータ入力端子に接続され、セレクタ１４８の出力端子はフリップフロップ１５６のデータ入力端子に接続される。
【０１３４】
セレクタ１４９の出力端子はフリップフロップ１５７のデータ入力端子に接続され、セレクタ１５０の出力端子はフリップフロップ１５８のデータ入力端子に接続される。セレクタ１５１の出力端子はフリップフロップ１５９のデータ入力端子に接続される。
【０１３５】
フリップフロップ１５２の出力は１側ＤＱとして出力され、フリップフロップ１５３の出力は１側ＤＢＩとして出力される。フリップフロップ１５４の出力は２側ＤＱとして出力され、フリップフロップ１５５の出力は２側ＤＢＩとして出力される。
【０１３６】
フリップフロップ１５６の出力は３側ＤＱとして出力され、フリップフロップ１５７の出力は３側ＤＢＩとして出力される。フリップフロップ１５８の出力は比較判定部１４４の他方の入力端子に接続されると共に４側ＤＱとして出力され、フリップフロップ１５９の出力は４側ＤＢＩとして出力される。
【０１３７】
また、フリップフロップ１０６〜１１２，１１７〜１２６，１３１〜１４３，１５２〜１５９のクロック入力端子には、それぞれ同一のクロック信号が入力されるものとする。
【０１３８】
フリップフロップ１０６、フリップフロップ１１７、フリップフロップ１３１、比較判定部１４４、排他的論理和回路１４５、フリップフロップ１５２及びフリップフロップ１５３はＤＢＩ回路２００を構成する。
【０１３９】
インバータ１０１、比較判定部１０２〜１０３、排他的論理和回路１０４〜１０５、フリップフロップ１０７〜１１０、フリップフロップ１１８〜１２１、フリップフロップ１３２〜１３５、セレクタ１４６〜１４７及びフリップフロップ１５４〜１５５はＤＢＩ回路２０１を構成する。
【０１４０】
フリップフロップ１１１、比較判定部１１３〜１１４、排他的論理和回路１１５〜１１６、フリップフロップ１２２〜１２５、フリップフロップ１３６〜１３９、セレクタ１４８〜１４９及びフリップフロップ１５６〜１５７はＤＢＩ回路２０２を構成する。
【０１４１】
フリップフロップ１１２、フリップフロップ１２６、比較判定部１２７〜１２８、排他的論理和回路１２９〜１３０、フリップフロップ１４０〜１４３、セレクタ１５０〜１５１及びフリップフロップ１５８〜１５９はＤＢＩ回路２０３を構成する。
【０１４２】
図６に示す実施例の動作を説明する。基本的な動作は、図４に示す実施例と同じであるが、異なる点は、入力されるデータが時系列分割され、データ４つで１組であり、４つのデータを順次処理することである。
【０１４３】
比較判定部１０２は、１側入力データが反転制御で反転しない場合の２側入力データに対する反転信号を生成する。すなわち、１側入力データと２側入力データをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
【０１４４】
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部１０２は”１”を出力し、変化したビット数がビット幅の半分より多くない場合には、比較判定部１０２は”０”を出力する。
【０１４５】
排他的論理和回路１０４は、比較判定部１０２の出力を受けて、１側入力データが反転制御で反転しない場合の２側入力データに対する出力データを生成する。すなわち、排他的論理和回路１０４は、比較判定部１０２の出力が”１”の場合には、２側入力データを反転して出力し、比較判定部１０２の出力が”０”の場合には、２側入力データを反転せずにそのまま出力する。
【０１４６】
比較判定部１０３は、１側入力データが反転制御で反転した場合の２側入力データに対する反転信号を生成する。すなわち、１側入力データの反転データと２側入力データをビット比較し、変化したビット数がビット幅の半分より多いか否かを判断する。
【０１４７】
もし、変化したビット数がビット幅の半分より多い場合には、比較判定部１０３は”１”を出力し、変化したビット数がビット幅の半分より多くない場合には、比較判定部１０３は”０”を出力する。
【０１４８】
排他的論理和回路１０５は、比較判定部１０３の出力を受けて、１側入力データが反転制御で反転した場合の２側入力データに対する出力データを生成する。すなわち、排他的論理和回路１０５は、比較判定部１０３の出力が”１”の場合には、２側入力データを反転して出力し、比較判定部１０３の出力が”０”の場合には、２側入力データを反転せずにそのまま出力する。
【０１４９】
以下、同様に、比較判定部１１３は、１側入力データが反転制御で反転しない場合の３側入力データに対する反転信号を生成する。排他的論理和回路１１５は、比較判定部１１３の出力を受けて、１側入力データが反転制御で反転しない場合の３側入力データに対する出力データを生成する。
【０１５０】
比較判定部１１４は、１側入力データが反転制御で反転した場合の３側入力データに対する反転信号を生成する。排他的論理和回路１１６は、比較判定部１１４の出力を受けて、１側入力データが反転制御で反転した場合の３側入力データに対する出力データを生成する。
【０１５１】
比較判定部１２７は、１側入力データが反転制御で反転しない場合の４側入力データに対する反転信号を生成する。排他的論理和回路１２９は、比較判定部１２７の出力を受けて、１側入力データが反転制御で反転しない場合の４側入力データに対する出力データを生成する。
【０１５２】
比較判定部１２８は、１側入力データが反転制御で反転した場合の４側入力データに対する反転信号を生成する。排他的論理和回路１３０は、比較判定部１２８の出力を受けて、１側入力データが反転制御で反転した場合の４側入力データに対する出力データを生成する。
【０１５３】
比較判定部１４４は、４側出力データ（４側ＤＱ）に基づいて１側入力データに対する反転信号を生成する。排他的論理和回路１４５は、比較判定部１４４の出力を受けて、１側入力データに対する出力データを生成する。
【０１５４】
また、セレクタ１４６は、比較判定部１４４の出力が”０”の時にはフリップフロップ１３２の出力、すなわち、１側入力データが反転制御で反転しない場合の２側入力データに対する出力データを選択し、比較判定部１４４の出力が”１”の時にはフリップフロップ１３４の出力、すなわち、１側入力データが反転制御で反転した場合の２側入力データに対する出力データを選択する。
【０１５５】
セレクタ１４７は、比較判定部１４４の出力が”０”の時にはフリップフロップ１３３の出力、すなわち、１側入力データが反転制御で反転しない場合の２側入力データに対する反転信号を選択し、比較判定部１４４の出力が”１”の時にはフリップフロップ１３５の出力、すなわち、１側入力データが反転制御で反転した場合の２側入力データに対する反転信号を選択する。
【０１５６】
セレクタ１４８は、比較判定部１４４の出力が”０”の時にはフリップフロップ１３６の出力、すなわち、１側入力データが反転制御で反転しない場合の３側入力データに対する出力データを選択し、比較判定部１４４の出力が”１”の時にはフリップフロップ１３８の出力、すなわち、１側入力データが反転制御で反転した場合の３側入力データに対する出力データを選択する。
【０１５７】
セレクタ１４９は、比較判定部１４４の出力が”０”の時にはフリップフロップ１３７の出力、すなわち、１側入力データが反転制御で反転しない場合の３側入力データに対する反転信号を選択し、比較判定部１４４の出力が”１”の時にはフリップフロップ１３９の出力、すなわち、１側入力データが反転制御で反転した場合の３側入力データに対する反転信号を選択する。
【０１５８】
セレクタ１５０は、比較判定部１４４の出力が”０”の時にはフリップフロップ１４０の出力、すなわち、１側入力データが反転制御で反転しない場合の４側入力データに対する出力データを選択し、比較判定部１４４の出力が”１”の時にはフリップフロップ１４２の出力、すなわち、１側入力データが反転制御で反転した場合の４側入力データに対する出力データを選択する。
【０１５９】
セレクタ１５１は、比較判定部１４４の出力が”０”の時にはフリップフロップ１４１の出力、すなわち、１側入力データが反転制御で反転しない場合の４側入力データに対する反転信号を選択し、比較判定部１４４の出力が”１”の時にはフリップフロップ１４３の出力、すなわち、１側入力データが反転制御で反転した場合の４側入力データに対する反転信号を選択する。
【０１６０】
この結果、データ発生部から時系列データを４つ１組にしたデータ、すなわち、１側入力データ、２側入力データ、３側入力データ及び４側入力データを発生し、ＤＢＩ回路２００が１側ＤＱ及び１側ＤＢＩを生成し、ＤＢＩ回路２０１が２側ＤＱ及び２側ＤＢＩを生成し、ＤＢＩ回路２０２が３側ＤＱ及び３側ＤＢＩを生成し、ＤＢＩ回路２０３が４側ＤＱ及び４側ＤＢＩを生成することにより、ＤＢＩ方式に対応したデータを発生することができるので、ＤＢＩ機能を備えたデバイスを試験することが可能になる。
【０１６１】
図７は他のＤＢＩ生成部の構成ブロック図であり、図４と共通する部分には同一の符号を付けている。図７と図４の構成で異なる点は、２側ＤＱを生成するＤＢＩ回路において、１側入力データが反転した時及び反転しない時の２通りの２側ＤＱを生成せずに、選択された後の２側反転信号で２側入力データの反転制御を行っていることである。
【０１６２】
図７において、１側入力データ端子及び２側入力データ端子には図４の実施例と同様に、データ発生部２２から出力される２つのデータ信号がそれぞれ入力される。すなわち、”データｎ−１”（ｎは２以上の偶数）が１側入力データ端子へ入力され、”データｎ”が２側入力データ端子へ入力される。
【０１６３】
２側入力データ端子は比較判定部２７の一方の入力端子、比較判定部２８の一方の入力端子及び排他的論理和回路３８の一方の入力端子にそれぞれ接続される。比較判定部２６の出力端子は排他的論理和回路２９の他方の入力端子、セレクタ３３の制御端子及びフリップフロップ３５のデータ入力端子にそれぞれ接続される。
【０１６４】
比較判定部２７の出力端子はセレクタ３３の一方の入力端子に接続され、比較判定部２８の出力端子はセレクタ３３の他方の入力端子に接続される。セレクタ３３の出力端子はフリップフロップ３７の入力端子及び排他的論理和回路３８の他方の入力端子にそれぞれ接続される。排他的論理和回路３８の出力端子はフリップフロップ３６の入力端子に接続される。その他の接続に関しては、図４の実施例と同じため、説明を省略する。
【０１６５】
インバータ２５、比較判定部２７、比較判定部２８、セレクタ３３、フリップフロップ３６、フリップフロップ３７及び排他的論理和回路３８はＤＢＩ回路４２を構成している。
【０１６６】
図７に示す実施例の動作を説明する。図４に示す実施例の動作とほぼ同じため、異なる部分のみを説明する。
【０１６７】
排他的論理和回路３８は、セレクタ３３の出力を受けて、２側入力データに対する出力データを生成する。すなわち、排他的論理和回路３８は、セレクタ３３の出力が”１”の場合には、２側入力データを反転して出力し、セレクタ３３の出力が”０”の場合には、２側入力データを反転せずにそのまま出力する。
【０１６８】
そして、排他的論理和回路３８の出力をフリップフロップ３６で１クロック遅らせた信号が２側出力データ（２側ＤＱ）となる。
【０１６９】
この結果、データ発生部２２から時系列データを２つ１組にしたデータ、すなわち、１側入力データ及び２側入力データを発生し、ＤＢＩ生成部２３の一方のＤＢＩ回路４０が１側入力データと他方のＤＢＩ回路４２のＤＱ出力を比較判定して反転制御を行って出力し、ＤＢＩ生成部２３の他方のＤＢＩ回路４２が１側入力データと２側入力データ、若しくは、１側入力データの反転データと２側入力データをそれぞれ比較判定し、どちらか一方をＤＢＩ回路４０のＤＢＩ出力で選択すると共にこの選択された信号で２側入力データを反転制御して出力することにより、ＤＢＩ方式に対応したデータを発生することができるので、ＤＢＩ機能を備えたデバイスを試験することが可能になる。
【０１７０】
なお、図１及び図３に示す実施例においてピンエレクトロニクス６１は波形整形部７及び期待値判定部８で構成されているが、必ずしもこのようにする必要はなく、ピンによっては波形整形部７のみとしてもよい。
【０１７１】
また、図４、図６及び図７に示す実施例において回路中にフリップフロップを配置しているが、必ずしもこのようにする必要はなく、タイミングが許容できる範囲であれば、フリップフロップの数を減らしたり、若しくは、全て削除しても構わない。
【０１７２】
また、図１から図７に示す実施例において各比較判定部では変化したビット数がビット幅の半分より多いか否かを判断しているが、必ずしもビット幅の半分に限定されるものではなく、判断するビット数は適宜変更してもよい。
【０１７３】
例えば、データ幅が８ビットのメモリの場合には、変化したビットが５ビットより多いか否かで判断してもよいし、変化したビットが３ビットより多いか否かで判断してもよい。
【図面の簡単な説明】
【０１７４】
【図１】本発明に係るメモリ試験装置の一実施例を示す構成ブロック図である。
【図２】ＤＢＩ生成部の構成ブロック図である。
【図３】本発明に係るメモリ試験装置の他の実施例を示す構成ブロック図である。
【図４】ＤＢＩ生成部の構成ブロック図である。
【図５】ＤＢＩ生成部の動作を示すタイミングチャートである。
【図６】他のＤＢＩ生成部の構成ブロック図である。
【図７】他のＤＢＩ生成部の構成ブロック図である。
【図８】従来のメモリ試験装置を示す構成ブロック図である。
【図９】ＤＢＩ機能を備えたメモリのデータ入力回路とデータ出力回路の構成ブロック図である。
【符号の説明】
【０１７５】
１  シーケンス制御部
２  インストラクションメモリ
３  アドレス発生部
４，２２  データ発生部
５  制御信号発生部
６，２４  ピン出力選択部
７  波形整形部
８  期待値判定部
９，１０，１２，１５，１６，２０，２１，３４〜３７，１０６〜１１２，１１７〜１２６，１３１〜１４３，１５２〜１５９  フリップフロップ
１１，１４，１９，２９〜３１，３８，１０４，１０５，１１５，１１６，１２９，１３０，１４５  排他的論理和回路
１３，１８，２６〜２８，１０２，１０３，１１３，１１４，１２７，１２８，１４４  比較判定部
１７，２３  ＤＢＩ生成部
２５，１０１  インバータ
３２，３３，１４６〜１５１  セレクタ
４０，４１，４２，２００〜２０３  ＤＢＩ回路
５０，５１  発生部
６０，６２，６３  パターン発生器
６１  ピンエレクトロニクス
７０，７１，７２  メモリ試験装置
８０  ＤＵＴ
９０  メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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