(57)【要約】【課題】半導体チップの電気的接続に起因する電圧降下やスイッチングノイズを低コストに抑圧することが可能な半導体装置を提供すること。【解決手段】半導体装置100は、外部との信号伝送あるいは電源供給のための外部電極11,12,13を有する基板10と、前記基板10上の前記外部電極が存在しない領域に配置され、前記外部電極11とワイヤ接続された電源パッド31を主表面上に備えた半導体チップ30と、前記半導体チップ30上の前記電源パッド31が存在しない主表面上に配置され、前記半導体チップ30と接続ピン50,51を介して接続され且つ前記外部電極12,13と電源供給のためにワイヤ接続されている導体層41,42を有する、インターポーザ40とを具備する。【選択図】      図１
2008124072.tif 000002
【特許請求の範囲】
【請求項１】
外部との信号伝送あるいは電源供給のための外部電極を有する基板と、
前記基板上の前記外部電極が存在しない領域に配置され、前記外部電極とワイヤ接続された電源パッドを主表面上に備えた半導体チップと、
前記半導体チップ上の前記電源パッドが存在しない主表面上に配置され、前記半導体チップと接続ピンを介して接続され且つ前記外部電極と電源供給のためにワイヤ接続されている導体層を有する、インターポーザと
を具備することを特徴とした半導体装置。
【請求項２】
外部との信号伝送あるいは電源供給のための外部電極を有する基板と、
前記基板上の前記外部電極が存在しない領域に配置され、前記外部電極とワイヤ接続された電源パッドを主表面上に備えた半導体チップと、
前記半導体チップ上の前記電源パッドが存在しない主表面上に配置され、前記半導体チップと接続ピンを介して接続されて電源供給に用いられる導体層を有する、インターポーザと
を具備することを特徴とした半導体装置。
【請求項３】
外部との信号伝送あるいは電源供給のための外部電極を有する基板と、
前記基板上の前記外部電極が存在しない領域に配置された半導体チップと、
前記半導体チップ上の主表面上を覆うように配置され、前記半導体チップと接続ピンを介して接続され且つ前記外部電極と電源供給のためにワイヤ接続されている導体層を有する、インターポーザと
を具備することを特徴とした半導体装置。
【請求項４】
前記インターポーザに電荷供給素子が設けられている
ことを特徴とした請求項１乃至３のいずれか1項に記載の半導体装置。
【請求項５】
前記接続ピンは、電源電圧用、接地用、電荷供給用、或いは電源制御用の信号用のいずれかの用途のためである
ことを特徴とした請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワイヤボンディングを使用したパッケージにおいて、チップ上にインターポーザを備えた半導体装置に関するものである。
【背景技術】
【０００２】
半導体素子は外部との信号伝送あるいは電源供給のため、外部との電気的接続がなされる必要がある。無線タグのように、非接触で信号あるいは電源の供給を行う場合もあるが、通常はチップ上の電極と外部とを導電性材料(Cu等の金属や導電性樹脂)で物理的に接続することにより信号伝送および電源供給を行う。
【０００３】
上記接続の形態の一つとしては、まず、ワイヤボンディング技術を用いることが考えられる。ワイヤボンディングは、金の細線でチップ上の電極パッドとパッケージ基板上の外部電極とを接続する手法である。
【０００４】
通常、チップ上の電極パッドはチップの周辺部に配置される。従って、チップ中央部の回路とチップ上の電極パッドとの間の距離が長くなる。このため、消費電力が大きいデバイスの場合、電源パッドと回路間の電圧降下が大きくなり、適切なパフォーマンスが得られなくなる場合もある。
【０００５】
また、ワイヤボンディングでは、チップ上の電極パッドと外部電極間を、長さ数mmの金ワイヤで接続する。このワイヤのもつインダクタンス成分により、いわゆるスイッチングノイズあるいはdi/dtノイズが発生する。そのノイズも、半導体素子のパフォーマンスを低下させる要因となる。
【０００６】
ワイヤボンディングとは異なる接続形態としては、フリップチップ接続がある（例えば、非特許文献１）。フリップチップ接続では、チップ電極上に微細な突起電極（バンプ）を形成し、チップとパッケージ基板とを接続する。突起電極は、チップ前面にマトリックス状に形成することが可能である。
【０００７】
即ち、フリップチップ接続においては、任意の回路ブロック上に電源用の端子を形成することができるため、ワイヤボンディングの場合のような電圧降下は発生しない。また、突起電極は非常に小さい(0.1mm程度)であるため、それに起因するdi/dtノイズもほとんど無視できる。しかしながら、突起電極の形成および組立てコストは、ワイヤボンディングよりも高くなってしまう。
【０００８】
従って、ワイヤボンディング接続で生ずる問題点を低コストに解決する手法が望まれていた。
【非特許文献１】M.Suryakumar et al.,“Dual Die Processor Package Design Optimization and Performance Evaluation”,IEEE,2006 Electronic Components and Technology Conference,pp.215-221.
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、半導体チップの電気的接続に起因する電圧降下やスイッチングノイズを低コストに抑圧することが可能な半導体装置を提供する。
【課題を解決するための手段】
【００１０】
この発明の第１の態様に係る半導体装置は、外部との信号伝送あるいは電源供給のための外部電極を有する基板と、前記基板上の前記外部電極が存在しない領域に配置され、前記外部電極とワイヤ接続された電源パッドを主表面上に備えた半導体チップと、前記半導体チップ上の前記電源パッドが存在しない主表面上に配置され、前記半導体チップと接続ピンを介して接続され且つ前記外部電極と電源供給のためにワイヤ接続されている導体層を有する、インターポーザとを具備する。
【００１１】
この発明の第２の態様に係る半導体装置は、外部との信号伝送あるいは電源供給のための外部電極を有する基板と、前記基板上の前記外部電極が存在しない領域に配置され、前記外部電極とワイヤ接続された電源パッドを主表面上に備えた半導体チップと、前記半導体チップ上の前記電源パッドが存在しない主表面上に配置され、前記半導体チップと接続ピンを介して接続されて電源供給に用いられる導体層を有する、インターポーザとを具備する。
【００１２】
この発明の第３の態様に係る半導体装置は、外部との信号伝送あるいは電源供給のための外部電極を有する基板と、前記基板上の前記外部電極が存在しない領域に配置された半導体チップと、前記半導体チップ上の主表面上を覆うように配置され、前記半導体チップと接続ピンを介して接続され且つ前記外部電極と電源供給のためにワイヤ接続されている導体層を有する、インターポーザとを具備する。
【発明の効果】
【００１３】
本発明によれば、半導体チップの電気的接続に起因する電圧降下やスイッチングノイズを低コストに抑圧することが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【００１５】
(第１の実施形態)
図１に、本発明の第１の実施形態に係る半導体装置１００の構成を示す。
【００１６】
半導体装置１００は、パッケージ基板１０、マウント材（絶縁体）２０、半導体チップ３０、接続ピン５０、５１、インターポーザ４０、金ワイヤ６１、６２、６３、モールド樹脂８０を含んでいる。
【００１７】
パッケージ基板１０上にマウント材２０を介して半導体チップ３０が搭載されている。パッケージ基板１０上の周辺部には外部電極１１、１２、１３が備えられており、外部電極１１、１２、１３を介して外部との信号伝送あるいは電源供給がなされる。
【００１８】
外部電極の一つである外部電極１１は、半導体チップ３０の主表面上の周辺部に備えられた電源パッド３１にワイヤボンディングによって金ワイヤ６１で電気的に接続されており、金ワイヤ６１には主として半導体チップ３０と外部とがやりとりする信号が流れる。
【００１９】
半導体チップ３０上の電源パッド３１が存在しない中心部に、インターポーザ４０が搭載されている。インターポーザ４０と半導体チップ３０とは、多数の接続ピン（導体）５０、５１により電気的に接続される。接続ピン５０、５１は、例えば、半田、銅、導電ペースト等の材料からなる。インターポーザ４０は、パッケージ基板１０の外部電極１２、１３とワイヤボンディングにより金ワイヤ６２、６３で電気的に接続される。インターポーザ４０とパッケージ基板１０の間のワイヤ接続６２、６３は、電源供給のために使用される。
【００２０】
インターポーザ４０は、絶縁体である基材４４、基材４４を上下に挟んでいる導体層４１、４２、そして、導体層４１、４２を接続するビア４３等から構成される。基材４４は、例えば有機基板、セラミック基板あるいはＳｉ等の半導体基板等であり、導体層４１、４２は、例えばＣｕ、Ａｌ、Ａｇ等の導体である。
【００２１】
本実施形態においては、電源は半導体チップ３０上を経由して半導体チップ３０の所望の回路ブロックに供給されるのではなく、インターポーザ４０を介して半導体チップ３０中央部の所望の回路ブロックに直接供給される。
【００２２】
具体的には、例えば、金ワイヤ６２、導体層４１、ビア４３、導体層４２、接続ピン５０を経由して、電源Ｖｄｄが半導体チップ３０に供給され、金ワイヤ６３、導体層４１、ビア４３、導体層４２、接続ピン５１を経由して、接地電位ＧＮＤが半導体チップ３０に供給される。
【００２３】
従って、インターポーザ４０内の導体層４１、４２として電気抵抗が十分小さい材料を選択することにより、半導体チップ３０全面に渡って、ほとんど電圧降下を起こさずに電源を供給することができる。半導体チップ３０の配線層の膜厚は１〜２μｍ程度なので、導体層４１、４２の合計膜厚がそれの５倍〜１０倍、即ち１０μｍ程度以上あれば、電圧降下を十分抑制することが可能である。
【００２４】
インターポーザ４０と半導体チップ３０とは、多数の接続ピン（導体）によって電気的に接続されるが、本実施形態の場合、接続ピンは全て接続ピン５０、５１のように、電源電圧供給用か、或いは接地用である。
【００２５】
さらに、本実施形態の別の構成として、図２に示すように、インターポーザ４０に導体層４５、４６を追加して導体層を４層にすることが考えられる。導体層の数が増えたことにより電気抵抗が減少し、電圧降下をさらに抑制することが可能である。
【００２６】
また逆に、上述した膜厚条件を満たす等して電圧降下を十分に抑制することができるのであれば、図１のように導体層が２層である必要は必ずしもなく、１層の導体層とビア及び接続ピンを介して半導体チップ３０に接続される構造であってもよい。
【００２７】
本実施形態においてはさらに、図３に示すように、インターポーザ４０上に、デカップリングキャパシタ７０、あるいはＤＣ／ＤＣコンバータ等の電源素子等からなる、電源を強化するための電荷供給素子を備えてもよい。
【００２８】
金ワイヤ６２、６３は一般に、長さ数mmであり高いインダクタンス成分を有するので、一般にはいわゆるスイッチングノイズあるいはdi/dtノイズと呼ばれるノイズが発生して電源電圧を不安定にしてしまい電源系劣化の原因となる。
【００２９】
インターポーザ上にキャパシタ７０等の素子を搭載することにより、急減な電源電圧の低下に対して、キャパシタ７０に蓄積してある電荷を供給して補償することができる。従ってこれにより、上記した電源ノイズの抑制が可能となる。また、デカップリングキャパシタ７０の代わりにＤＣ／ＤＣコンバータ等の能動素子を搭載して電荷供給しても同様な効果が得られる。
【００３０】
またこの場合、インターポーザ４０と半導体チップ３０との接続ピンは、接続ピン５０、５１のように、電源電圧供給用又は接地用が大半であるが、それ以外は接続ピン５２、５３のように、電荷供給用であるか、或いは、図示しないがＤＣ／ＤＣコンバータを搭載した場合等の電源制御用の信号用であり、これらに用途が限定される。
【００３１】
また、図３においても、図２のようにインターポーザ４０の導体層を多層化して、電圧降下をさらに抑制することももちろん可能である。
【００３２】
以上説明したように、本実施形態の半導体装置１００は、ワイヤボンディングを使用した廉価なパッケージにおいて、チップ上のインターポーザを介して電源供給を受けることにより、電圧降下を抑制することが可能となる。さらに、インターポーザ上にキャパシタあるいは電源素子等を搭載することにより、スイッチングノイズの抑制も可能となる。
【００３３】
即ち、フリップチップ接続を用いたパッケージと同等或いはそれ以上の優れた電源特性を有する半導体装置を低コストに提供することが可能となる。
【００３４】
(第２の実施形態)
図４に、本発明の第２の実施形態に係る半導体装置２００の構成を示す。
【００３５】
半導体装置２００は、パッケージ基板１０、マウント材（絶縁体）２０、半導体チップ３０、接続ピン５５、５６、インターポーザ４０、金ワイヤ６５、６６、モールド樹脂８０を含んでいる。
【００３６】
本実施形態は、第１の実施形態と比べインターポーザ４０とパッケージ基板１０が、直接金ワイヤで接続されていない点で異なっている。
【００３７】
従って、半導体チップ３０とパッケージ基板１０とを接続するワイヤには、半導体チップ３０と外部とがやりとりする信号用である金ワイヤ６５の他に、電源供給用の金ワイヤ６６が必要となる。
【００３８】
具体的には、電源電圧Ｖｄｄは、図４の外部電極１６、金ワイヤ６６及び電極パッド３２を経由して、矢印９９に沿って、順に、接続ピン５５、導体層４２、ビア４３、導体層４１、ビア４３、導体層４２、接続ピン５６を経由して半導体チップ３０に供給される。図示しないが、接地電位ＧＮＤも同様にして、半導体チップ３０に供給される。なお、接続ピン５５、５６は、例えば、半田、銅、導電ペースト等の材料からなる。
【００３９】
第１の実施形態と同様に、インターポーザ４０内の導体層４１、４２として電気抵抗が十分小さい材料を選択するれば、上記したようにインターポーザ４０を介することにより、半導体チップ３０全面に渡って、ほとんど電圧降下を起こさずに電源を供給することができる。
【００４０】
第１の実施形態と同様、導体層４１、４２の合計膜厚が１０μｍ程度以上あれば、電圧降下を十分抑制することが可能であり、この条件を満足するなどして、電圧降下を十分抑制できるのであれば、導体層は１層でもかまわない。また、本実施形態の場合も、インターポーザ４０と半導体チップ３０とを接続する接続ピンは全て接続ピン５５、５６のように電源電圧供給用か、或いは接地用である。
【００４１】
さらに、本実施形態の別の構成としても、図５に示すように、インターポーザ４０に導体層４５、４６を追加して導体層を４層にすることが考えられ、電圧降下をさらに抑制することが可能である。
【００４２】
また、本実施形態においても、図６に示すように、インターポーザ４０上に、デカップリングキャパシタ７０、あるいはＤＣ／ＤＣコンバータ等の電源素子等からなる、電源を強化するための電荷供給素子を搭載して、スイッチングノイズ（di/dtノイズ）の抑制をすることが可能となる。
【００４３】
この場合も、インターポーザ４０と半導体チップ３０とを接続する接続ピンは、接続ピン５５、５６のように、電源電圧供給用又は接地用が大半であるが、それ以外は接続ピン５７、５８のように、電荷供給用であるか、或いは、図示しないがＤＣ／ＤＣコンバータを搭載した場合等の電源制御用の信号用であり、これらに用途が限定される。
【００４４】
また、図６においても、図５のようにインターポーザ４０の導体層を多層化して、電圧降下をさらに抑制することももちろん可能である。
【００４５】
以上説明したように、本実施形態の半導体装置２００においても、ワイヤボンディングを使用した廉価なパッケージにおいて、チップ上のインターポーザを介して電源供給を受けることにより、電圧降下を抑制することが可能となる。さらに、インターポーザ上にキャパシタあるいは電源素子等を搭載することにより、スイッチングノイズの抑制も可能となる。
【００４６】
即ち、フリップチップ接続を用いたパッケージと同等或いはそれ以上の優れた電源特性を有する半導体装置を低コストに提供することが可能となる。
【００４７】
(第３の実施形態)
図７に、本発明の第３の実施形態に係る半導体装置３００の構成を示す。
【００４８】
半導体装置３００は、パッケージ基板１０、マウント材（絶縁体）２０、半導体チップ３０、接続ピン５８、５９、インターポーザ４０、金ワイヤ６７、６８、モールド樹脂８０を含んでいる。
【００４９】
本実施形態は、半導体チップ３０とインターポーザ４０の横幅及び紙面奥行き方向の幅が同じであり、半導体チップ３０とパッケージ基板１０とが、直接金ワイヤで接続されていない点で第１、第２の実施形態とは異なっている。
【００５０】
従って、インターポーザ４０とパッケージ基板１０との間のワイヤ接続は、電源供給用の金ワイヤ６７の他に、インターポーザ４０を経由して半導体チップ３０に外部との信号のやりとりをするための金ワイヤ６８が必要となる。
【００５１】
電源電圧Ｖｄｄは、金ワイヤ６７、導体層４１、ビア４３、導体層４２、接続ピン５８を経由して半導体チップ３０に供給される。図示しないが、接地電位ＧＮＤも同様にして、半導体チップ３０に供給される。なお、接続ピン５８、５９は、例えば、半田、銅、導電ペースト等の材料からなる。
【００５２】
第１の実施形態と同様に、インターポーザ４０内の導体層４１、４２として電気抵抗が十分小さい材料を選択すれば、上記したようにインターポーザ４０を介することにより、半導体チップ３０全面に渡って、ほとんど電圧降下を起こさずに電源を供給することができる。
【００５３】
導体層４１、４２の合計膜厚が１０μｍ程度以上あれば、電圧降下を十分抑制することが可能であり、この条件を満足するなどして電圧降下を十分抑制できるのであれば、導体層は１層でもかまわない。また逆に、インターポーザ４０の導体層を多層化して、電圧降下をさらに抑制してもよい。
【００５４】
本実施形態においても、図８に示すように、インターポーザ４０上に、デカップリングキャパシタ７０、あるいはＤＣ／ＤＣコンバータ等の電源素子等からなる、電源を強化するための電荷供給素子を搭載してもよい。これにより、スイッチングノイズ（di/dtノイズ）の抑制をすることが可能となる。この場合も、インターポーザ４０の導体層を多層化して、電圧降下をさらに抑制することももちろん可能である。
【００５５】
以上説明したように、本実施形態の半導体装置３００においても、ワイヤボンディングを使用した廉価なパッケージにおいて、チップ上のインターポーザを介して電源供給を受けることにより、電圧降下を抑制することが可能となる。さらに、インターポーザ上にキャパシタあるいは電源素子等を搭載することにより、スイッチングノイズの抑制も可能となる。即ち、フリップチップ接続を用いたパッケージと同等或いはそれ以上の優れた電源特性を有する半導体装置を低コストに提供することが可能となる。
【００５６】
また、本実施形態の半導体装置３００のインターポーザ４０及び半導体チップ３０は横幅及び紙面奥行き方向の幅が揃っている。従って、図９に示すように、半導体ウエハ９０とインターポーザ９１を接続ピン９２を介して張り合わせた状態で、ウエハ状態で切断してチップ単位に加工して作成することが可能である。即ち、本実施形態の半導体装置３００は量産化に向いた構造をしているため、製造コストの低下がさらに図れるという利点がある。また、図９において、密着強度および信頼性向上のため、半導体ウェハ９０とインターポーザ９１の間に樹脂材料を封入する場合もある。
【００５７】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す断面図。
【図２】本発明の第１の実施形態に係る半導体装置の別の構成を示す断面図。
【図３】本発明の第１の実施形態に係る半導体装置のさらに別の構成を示す断面図。
【図４】本発明の第２の実施形態に係る半導体装置の構成を示す断面図。
【図５】本発明の第２の実施形態に係る半導体装置の別の構成を示す断面図。
【図６】本発明の第２の実施形態に係る半導体装置のさらに別の構成を示す断面図。
【図７】本発明の第３の実施形態に係る半導体装置の構成を示す断面図。
【図８】本発明の第３の実施形態に係る半導体装置の別の構成を示す断面図。
【図９】本発明の第３の実施形態に係る半導体装置の加工の様子を示す図。
【符号の説明】
【００５９】
１０…パッケージ基板、１１、１２、１３、１６…外部電極、２０…マウント材、
３０…半導体チップ、３１、３２…電源パッド、４０、９１…インターポーザ、
４１、４２、４５、４６…導体層、４３…ビア、４４…基材、
５０、５１、５２、５３、５５、５６、５７、５８、５９…接続ピン、
６１、６２、６３、６５、６６、６７、６８…金ワイヤ、
７０…デカップリングキャパシタ、８０…モールド樹脂、９０…半導体ウエハ、
９９…矢印、１００、２００、３００…半導体装置。
【図１】
2008124072.tif 000003
【図２】
2008124072.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008124072.tif 000009
【図８】
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【図９】
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