(57)【要約】【課題】  結晶欠陥の発生を防止することができる半導体装置及び半導体装置の製造方法を実現する。【解決手段】  ＳＯＩ基板１１に形成され、トレンチ１１ｅにより分離された複数の素子形成領域内に、バイポーラトランジスタ１２及びＣＭＯＳ１３を形成するＢｉＣＭＯＳである半導体装置１０において、バイポーラトランジスタ１２の表面のみを覆って形成された耐酸化膜１９を備えているため、ＣＭＯＳ１３に熱酸化法によりゲート酸化膜２４及びゲート保護膜２６を形成する際にも、バイポーラトランジスタ１２の表面を熱酸化しないようにすることができる。これによれば、高濃度のイオンが注入されたコレクタ１６、エミッタ１７などのイオン注入領域が、熱酸化されることがないので、結晶欠陥の発生を防止することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板に形成され、素子分離領域により分離された複数の素子形成領域内に素子部を形成する半導体装置の製造方法において、
前記複数の素子形成領域のうちの一つである第１の素子形成領域内に所定の濃度以上のＰ型不純物をイオン注入し、Ｐ型不純物領域を形成する工程と、
前記Ｐ型不純物領域内にＮ型不純物をイオン注入し、Ｎ型不純物領域を形成する工程と、
前記複数の素子形成領域のうち、前記第１の素子形成領域以外の第２の素子形成領域の表面に熱酸化した領域を形成する工程と、を備え、
前記第１の素子形成領域の表面を熱酸化しないことを特徴とする半導体装置の製造方法。
【請求項２】
前記所定の濃度以上のＰ型不純物は、イオン注入により形成され、イオン注入濃度が１×１０１３ｃｍ−２以上のボロンであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の素子形成領域の表面に、酸化を防止するための耐酸化膜を形成する工程を更に備えたことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記耐酸化膜は、窒化けい素またはポリシリコンからなることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記素子分離領域は、酸化膜を介してポリシリコンが埋め込まれたトレンチであることを特徴とする請求項１ないし請求項４のいずれか１つに記載の半導体装置の製造方法。
【請求項６】
前記第１の素子形成領域に、Ｐ型不純物でベース領域を形成し、当該ベース領域内にＮ型不純物にてエミッタ領域を形成した縦型ＮＰＮ型バイポーラトランジスタが形成されることを特徴とする請求項１ないし請求項５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
前記基板は、ＳＯＩ基板であることを特徴とする請求項１ないし請求項６のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
前記半導体装置は、ＢｉＣＭＯＳまたはＢｉＣＤＭＯＳであることを特徴とする請求項１ないし請求項７のいずれか１つに記載の半導体装置の製造方法。
【請求項９】
基板に形成され、素子分離領域により分離された複数の素子形成領域内に素子部を形成する半導体装置において、
前記複数の素子形成領域のうちの一つである第１の素子形成領域内に所定の濃度以上のＰ型不純物をイオン注入して形成されたＰ型不純物領域と、
前記Ｐ型不純物領域内にＮ型不純物をイオン注入して形成されたＮ型不純物領域と、
前記第１の素子形成領域のみを覆って形成された酸化を防止するための耐酸化膜と、
を備えたことを特徴とする半導体装置。
【請求項１０】
前記所定の濃度以上のＰ型不純物は、イオン注入により形成され、イオン注入濃度が１×１０１３ｃｍ−２以上のボロンであることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記耐酸化膜は、窒化けい素またはポリシリコンからなることを特徴とする請求項９または請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記素子分離領域は、酸化膜を介してポリシリコンが埋め込まれたトレンチであることを特徴とする請求項９ないし請求項１１のいずれか１つに記載の半導体装置の製造方法。
【請求項１３】
前記第１の素子形成領域に、Ｐ型不純物でベース領域を形成し、当該ベース領域内にＮ型不純物にてエミッタ領域を形成した縦型ＮＰＮ型バイポーラトランジスタが形成されていることを特徴とする請求項９ないし請求項１２のいずれか１つに記載の半導体装置の製造方法。
【請求項１４】
前記基板は、ＳＯＩ基板であることを特徴とする請求項９ないし請求項１３のいずれか１つに記載の半導体装置の製造方法。
【請求項１５】
前記半導体装置は、ＢｉＣＭＯＳまたはＢｉＣＤＭＯＳであることを特徴とする請求項９ないし請求項１４のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、バイポーラトランジスタ、ＣＭＯＳ、パワー素子などを混載して形成される半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、バイポーラトランジスタ、ＣＭＯＳ、パワー素子などを混載して形成される半導体装置として、ＳＯＩ基板上の基板面にトレンチを形成し、絶縁膜を埋め込むことにより素子分離を行った半導体装置が知られている。
このような半導体装置では、絶縁膜とＳＯＩ基板との熱膨張係数差に起因する熱応力及びイオン注入による損傷により、トレンチ周辺のイオン注入部に結晶欠陥が発生し、この結晶欠陥がバイポーラ特性の低下やＰＮジャンクションリークなど原因となり、デバイス動作の不具合を誘発するという問題があった。
そこで、結晶欠陥の発生を防ぐために、例えば、特許文献１では、イオン注入により不純物導入領域を形成した後に不活性雰囲気下アニールすることにより、イオン注入による損傷を回復させ、続く酸化工程での結晶欠陥の成長を抑制させるという技術が開示されている。
また、特許文献２では、イオン注入により不純物導入領域を形成した後に極低濃度酸素雰囲気下でアニールすることにより、イオン注入による損傷を回復させ、続く酸化工程での結晶欠陥の成長を抑制させるという技術が開示されている。
【特許文献１】特開平３−２１７０１９号公報
【特許文献２】特開平１１−２６０７５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、本発明者らは、原子半径がシリコンと大きく異なる元素、例えば、ボロンを高濃度でイオン注入し、更に後の工程でＮ型不純物がボロン注入領域内にイオン注入する工程がなされた場合において素子形成領域表面が熱酸化される場合、例えば、ＣＭＯＳの形成工程において、ゲート酸化膜の形成を行う場合などには、上述のような酸化工程に先駆けた不活性雰囲気下のアニールを行っても、必ずしも結晶欠陥の発生を抑制することができないことを実験により見出した。
【０００４】
そこで、本発明は、結晶欠陥の発生を防止することができる半導体装置及び半導体装置の製造方法を実現することを目的とする。
【課題を解決するための手段】
【０００５】
この発明は、上記目的を達成するため、請求項１に記載の発明では、基板に形成され、素子分離領域により分離された複数の素子形成領域内に素子部を形成する半導体装置の製造方法において、前記複数の素子形成領域のうちの一つである第１の素子形成領域内に所定の濃度以上のＰ型不純物をイオン注入し、Ｐ型不純物領域を形成する工程と、前記Ｐ型不純物領域内にＮ型不純物をイオン注入し、Ｎ型不純物領域を形成する工程と、前記複数の素子形成領域のうち、前記第１の素子形成領域以外の第２の素子形成領域の表面に熱酸化した領域を形成する工程と、を備え、前記第１の素子形成領域の表面を熱酸化しない、という技術的手段を用いる。
【０００６】
請求項１に記載の発明によれば、基板に形成され、素子分離領域により分離された複数の素子形成領域内に素子部を形成する半導体装置の製造方法において、複数の素子形成領域のうちの一つである第１の素子形成領域内に所定の濃度以上のＰ型不純物をイオン注入し、Ｐ型不純物領域を形成し、Ｐ型不純物領域内にＮ型不純物をイオン注入し、Ｎ型不純物領域を形成し、複数の素子形成領域のうち、第１の素子形成領域以外の第２の素子形成領域の表面に熱酸化した領域を形成することができる。更に、第１の素子形成領域以外の第２の素子形成領域の表面に熱酸化した領域を形成する際にも、第１の素子形成領域の表面を熱酸化しないようにすることができる。
これによれば、Ｐ型不純物領域とＮ型不純物領域とが形成された第１の素子形成領域を熱酸化しないので、結晶欠陥の発生を防止することができる。
つまり、結晶欠陥の発生を防止することができる半導体装置の製造方法を実現することができる。
【０００７】
請求項２に記載の発明では、請求項１に記載の半導体装置の製造方法において、前記所定の濃度以上のＰ型不純物は、イオン注入により形成され、イオン注入濃度が１×１０１３ｃｍ−２以上のボロンである、という技術的手段を用いる。
【０００８】
従来の半導体装置の製造方法では、請求項２に記載の発明のように、Ｐ型不純物としてイオン注入量が１×１０１３ｃｍ−２以上のボロンをイオン注入した場合、結晶欠陥の発生頻度が上昇するが、本発明によれば第１の素子形成領域を熱酸化しないので、結晶欠陥の発生を防止することができる。
【０００９】
請求項３に記載の発明では、請求項１または請求項２に記載の半導体装置の製造方法において、前記第１の素子形成領域の表面に、酸化を防止するための耐酸化膜を形成する工程を更に備えた、という技術的手段を用いる。
【００１０】
請求項３に記載の発明によれば、第１の素子形成領域の表面に、酸化を防止するための耐酸化膜を形成する工程を更に備えているため、第２の素子形成領域の表面に熱酸化した領域を形成する際にも、この耐酸化膜により第１の素子形成領域の表面を熱酸化しないようにすることができるので、結晶欠陥の発生を防止することができる。
【００１１】
請求項４に記載の発明では、請求項３に記載の半導体装置の製造方法において、前記耐酸化膜は、窒化けい素またはポリシリコンからなる、という技術的手段を用いる。
【００１２】
請求項４に記載の発明によれば、耐酸化膜は、耐酸化性が良好な窒化けい素またはポリシリコンからなるので、結晶欠陥の発生を確実に防止することができる。
【００１３】
請求項５に記載の発明では、請求項１ないし請求項４のいずれか１つに記載の半導体装置の製造方法において、前記素子分離領域は、酸化膜を介してポリシリコンが埋め込まれたトレンチである、という技術的手段を用いる。
【００１４】
請求項５に記載の発明のように、素子分離領域が酸化膜を介してポリシリコンが埋め込まれたトレンチである場合には、結晶欠陥を生じやすいが、本発明によれば第１の素子形成領域を熱酸化しないので、結晶欠陥の発生を防止することができる。
【００１５】
請求項６に記載の発明では、請求項１ないし請求項５のいずれか１つに記載の半導体装置の製造方法において、前記第１の素子形成領域に、Ｐ型不純物でベース領域を形成し、当該ベース領域内にＮ型不純物にてエミッタ領域を形成した縦型ＮＰＮ型バイポーラトランジスタが形成される、という技術的手段を用いる。
【００１６】
請求項６に記載の発明のように、Ｐ型不純物領域内にＮ型不純物をイオン注入する領域が存在することで、結晶欠陥が生じやすいＮＰＮ型バイポーラトランジスタが形成される半導体装置の製造方法に適用した場合においても、結晶欠陥の発生を防止することができる。
【００１７】
請求項７に記載の発明では、請求項１ないし請求項６のいずれか１つに記載の半導体装置の製造方法において、前記基板は、ＳＯＩ基板である、という技術的手段を用いる。
【００１８】
請求項７に記載の発明のように、基板として、シリコンと埋め込み酸化膜との熱膨張率の違いによるデバイス形成する活性領域に応力がかかりやすく、結晶欠陥が生じやすいＳＯＩ基板を用いた半導体装置の製造方法として適用することもできる。
【００１９】
請求項８に記載の発明では、請求項１ないし請求項７のいずれか１つに記載の半導体装置の製造方法において、前記半導体装置は、ＢｉＣＭＯＳまたはＢｉＣＤＭＯＳである、という技術的手段を用いる。
【００２０】
請求項８に記載の発明のように、請求項１ないし請求項７のいずれか１つに記載の半導体装置の製造方法は、ＣＭＯＳとバイポーラトランジスタとを同一基板上に形成したＢｉＣＭＯＳまたはパワー素子としてのＤＭＯＳとバイポーラトランジスタとを同一基板上に形成したＢｉＣＤＭＯＳの製造方法に適用することができる。
これによれば、ＭＯＳ形成工程において熱酸化を行う場合にも、バイポーラトランジスタの形成領域が熱酸化されることがないので、結晶欠陥の発生を防止することができる。
【００２１】
請求項９に記載の発明では、基板に形成され、素子分離領域により分離された複数の素子形成領域内に素子部を形成する半導体装置において、前記複数の素子形成領域のうちの一つである第１の素子形成領域内に所定の濃度以上のＰ型不純物をイオン注入して形成されたＰ型不純物領域と、前記Ｐ型不純物領域内にＮ型不純物をイオン注入して形成されたＮ型不純物領域と、前記第１の素子形成領域のみを覆って形成された酸化を防止するための耐酸化膜と、を備えた、という技術的手段を用いる。
【００２２】
請求項９に記載の発明によれば、基板に形成され、素子分離領域により分離された複数の素子形成領域内に素子部を形成する半導体装置において、第１の素子形成領域のみを覆って形成された耐酸化膜を備えているため、第１の素子形成領域以外の素子領域の表面に熱酸化した領域を形成する際にも、第１の素子形成領域の表面を熱酸化しないようにすることができる。
これによれば、第１の素子形成領域を熱酸化しないので、結晶欠陥の発生を防止することができる。
つまり、結晶欠陥の発生を防止することができる半導体装置を実現することができる。
【００２３】
請求項１０に記載の発明では、請求項９に記載の半導体装置において、前記所定の濃度以上のＰ型不純物は、イオン注入により形成され、イオン注入濃度が１×１０１３ｃｍ−２以上のボロンである、という技術的手段を用いる。
【００２４】
従来の半導体装置では、請求項１０に記載の発明のように、Ｐ型不純物として不純物濃度が１×１０１３ｃｍ−２以上のボロンをイオン注入した場合、結晶欠陥の発生頻度が上昇するが、本発明によれば第１の素子形成領域を熱酸化しないので、結晶欠陥の発生を防止することができる。
【００２５】
請求項１１に記載の発明では、請求項９または請求項１０に記載の半導体装置において、前記耐酸化膜は、窒化けい素またはポリシリコンからなる、という技術的手段を用いる。
【００２６】
請求項１１に記載の発明によれば、耐酸化膜は、耐酸化性が良好な窒化けい素またはポリシリコンからなるので、結晶欠陥の発生を確実に防止することができる。
【００２７】
請求項１２に記載の発明では、請求項９ないし請求項１１のいずれか１つに記載の半導体装置において、前記素子分離領域は、酸化膜を介してポリシリコンが埋め込まれたトレンチである、という技術的手段を用いる。
【００２８】
請求項１２に記載の発明のように、素子分離領域が酸化膜を介してポリシリコンが埋め込まれたトレンチである場合には、熱応力などによりトレンチ近傍の残留応力が高く結晶欠陥を生じやすいが、本発明によれば第１の素子形成領域を熱酸化しないので、結晶欠陥の発生を防止することができる。
【００２９】
請求項１３に記載の発明では、請求項９ないし請求項１２のいずれか１つに記載の半導体装置において、前記第１の素子形成領域に、Ｐ型不純物でベース領域を形成し、当該ベース領域内にＮ型不純物にてエミッタ領域を形成した縦型ＮＰＮ型バイポーラトランジスタが形成されている、という技術的手段を用いる。
【００３０】
請求項１３に記載の発明のように、Ｐ型不純物領域内にＮ型不純物をイオン注入する領域が存在することで、結晶欠陥が生じやすいＮＰＮ型バイポーラトランジスタが形成される半導体装置である場合においても、結晶欠陥の発生を防止することができる。
【００３１】
請求項１４に記載の発明では、請求項９ないし請求項１３のいずれか１つに記載の半導体装置において、前記基板は、ＳＯＩ基板である、という技術的手段を用いる。
【００３２】
請求項１４に記載の発明のように、基板として、シリコンと埋め込み酸化膜との熱膨張率の違いによるデバイス形成する活性領域に応力がかかりやすく、結晶欠陥が生じやすいＳＯＩ基板を用いることもできる。
【００３３】
請求項１５に記載の発明では、請求項９ないし請求項１４のいずれか１つに記載の半導体装置において、前記半導体装置は、ＢｉＣＭＯＳまたはＢｉＣＤＭＯＳである、という技術的手段を用いる。
【００３４】
請求項１５に記載の発明のように、ＣＭＯＳとバイポーラトランジスタとを同一基板上に形成したＢｉＣＭＯＳまたはパワー素子としてのＤＭＯＳとバイポーラトランジスタとを同一基板上に形成したＢｉＣＤＭＯＳの製造方法に適用することができる。
これによれば、ＭＯＳ形成工程において熱酸化を行う場合にも、バイポーラトランジスタの形成領域が熱酸化されることがないので、結晶欠陥の発生を防止することができる。
【発明を実施するための最良の形態】
【００３５】
この発明に係る半導体装置及び半導体装置の製造方法について、図を参照して説明する。ここでは、基板として、シリコンと埋め込み酸化膜との熱膨張率の違いによるデバイス形成する活性領域に応力がかかりやすく、結晶欠陥が生じやすいＳＯＩ基板を用い、同一基板上にバイポーラトランジスタとＣＭＯＳとを形成したＢｉＣＭＯＳを例に説明する。
図１は、本実施形態の半導体装置の断面説明図である。図２及び図３は、半導体装置の製造工程を示す断面説明図である。図４は、バイポーラトランジスタのベース−エミッタ間の耐圧波形を示す説明図である。図５は、バイポーラトランジスタの電流増幅率ｈＦＥのペア比を示す説明図である。
なお、図１ないし図３では、説明のために一部を拡大して誇張して示している。
【００３６】
図１に示すように、半導体装置（ＢｉＣＭＯＳ）１０は、ＳＯＩ基板１１上に絶縁膜により素子分離されたバイポーラトランジスタ１２及びＣＭＯＳ１３とから構成されている。
ＳＯＩ基板１１は、シリコン基板１１ａ上に絶縁膜１１ｂを介して高濃度Ｎ型シリコン層１１ｃ及び低濃度Ｎ型シリコン層１１ｄを積層して形成されている。バイポーラトランジスタ１２及びＣＭＯＳ１３は、外周部がそれぞれＳＯＩ基板１１の深さ方向に形成された素子分離領域であるトレンチ１１ｅにより絶縁分離され、素子領域の表面がＬＯＣＯＳ膜１４により分離されている。
【００３７】
バイポーラトランジスタ１２は、ＮＰＮ型バイポーラトランジスタであり、低濃度Ｎ型シリコン層１１ｄの表面にベース１５及びコレクタ１６が形成されている。ベース１５内には、エミッタ１７及びベースコンタクト１８が形成されている。
ベース１５及びコレクタ１６を覆って、バイポーラトランジスタ１２の表面全面に窒化けい素からなる耐酸化膜１９が形成されている。
コレクタ１６、エミッタ１７及びベースコンタクト１８には、耐酸化膜１９に形成されたコンタクトホールを介してそれぞれ電極２７が接続されている。
【００３８】
ＣＭＯＳ１３は、Ｐチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）１３ａ及びＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）１３ｂにより構成されている。
ＰＭＯＳ１３ａでは、ＳＯＩ基板１１の低濃度Ｎ型シリコン層１１ｄにＰウェル２０が形成され、Ｐウェル２０の表面にソース・ドレイン２２が形成されている。ソース・ドレイン２２の上部には、ゲート酸化膜２４を介してゲート電極２５が形成されている。そして、ゲート電極２５を覆ってゲート保護膜２６が形成され、ソース・ドレイン２２には電極２７がそれぞれ接続されている。
【００３９】
ＮＭＯＳ１３ｂでは、ＳＯＩ基板１１の低濃度Ｎ型シリコン層１１ｄにＮウェル２１が形成され、Ｎウェル２１の表面にソース・ドレイン２３が形成されている。ソース・ドレイン２３の上部には、ゲート酸化膜２４を介してゲート電極２５が形成されている。そして、ゲート電極２５を覆ってゲート保護膜２６が形成され、ソース・ドレイン２３には電極２７がそれぞれ接続されている。
【００４０】
次に、この半導体装置１０の製造方法について、図２及び図３を参照に説明する。
まず、図２（Ａ）に示すように、ＳＯＩ基板１１を用意し、バイポーラトランジスタ１２及びＣＭＯＳ１３の形成領域の外周部を囲んでトレンチ１１ｅを形成し、素子領域を絶縁分離する。ここで、トレンチ１１ｅは、ＳＯＩ基板１１の厚さ方向に形成された溝内部に絶縁膜を介してポリシリコンを充填して形成されている。
【００４１】
続いて、トレンチ１１ｅの上端、ベース１５と低濃度Ｎ型シリコン層１１ｄとの境界、Ｐウェル２０とＮウェル２１との境界にＬＯＣＯＳ９を形成して、表面における素子間分離を行う。
【００４２】
続いて、図２（Ｂ）に示すように、ＣＭＯＳ１３のＰウェル２０の形成領域に対応してＰ型不純物をイオン注入により導入して、拡散工程を経てＰウェル２０を形成するとともに、バイポーラトランジスタ１２の形成領域にベース１５を形成する。
ここで、イオン注入するＰ型不純物は、不純物濃度が１×１０１３〜２×１０１４ｃｍ−２のボロンである。また、拡散工程は窒素中で１１７０℃に加熱することにより行われる。
【００４３】
続いて、図２（Ｃ）に示すように、ＣＭＯＳ１３のＮウェル２１の形成領域に対応してＮ型不純物をイオン注入により導入して、拡散工程を経てＮウェル２１を形成するとともに、バイポーラトランジスタ１２の形成領域に、コレクタ１６、エミッタ１７及びベースコンタクト１８を形成する。
ここで、イオン注入するＮ型不純物は、不純物濃度が１〜１０×１０１５ｃｍ−２のリンである。また、拡散工程は窒素中で１１００℃に加熱することにより行われる。
【００４４】
続いて、図３（Ｄ）に示すように、バイポーラトランジスタ１２の形成領域を覆って耐酸化膜１９を形成する。耐酸化膜１９は、ＣＶＤにより形成された窒化けい素膜であり、例えば、ＳｉＨ２Ｃｌ２：ＮＨ３＝１：３、ガス圧２５ＭＰａ、成膜温度７５０〜８００℃という成膜条件により形成される。
ここで、耐酸化膜１９として、窒化けい素膜以外にポリシリコン膜なども用いることができる。
【００４５】
続いて、図３（Ｅ）に示すように、酸化雰囲気下で加熱、例えば水素と酸素の混合気中にて８５０℃で加熱して、ＣＭＯＳ１３の形成領域の表面にゲート酸化膜２４を形成する。続いて、ポリシリコンによりゲート電極２５を形成する。
【００４６】
続いて、図３（Ｆ）に示すように、ゲート電極２５をマスクとして、ＰＭＯＳ１３ａのソース・ドレイン２２及びＮＭＯＳ１３ｂのソース・ドレイン２３を形成する。
続いて、酸化雰囲気下で加熱、例えば酸素中にて８５０〜１０００℃で加熱して、ゲート電極２５の表面にゲート保護膜２６を形成する。
そして、ホウ素リン含有ケイ酸ガラス（ＢＰＳＧ）などにより絶縁膜（図示せず）を形成して各部に電極２７を形成することでＢｉＣＭＯＳの半導体装置１０が形成される。
【００４７】
上述のように、バイポーラトランジスタ１２の形成領域を覆って耐酸化膜１９を形成するため、続くＣＭＯＳ１３でのゲート酸化膜２４及びゲート保護膜２６を形成する酸化工程においても、高濃度のイオンが注入されたコレクタ１６、エミッタ１７などのイオン注入領域が酸化されることがないため、結晶欠陥の導入を防ぐことができる。
また、バイポーラトランジスタ１２の形成領域のみを覆って耐酸化膜１９が形成された半導体装置１０は、上述の工程を経て製造されたものであると推定することができる。
【００４８】
図４には、バイポーラトランジスタ１２のベース−エミッタ間の耐圧波形を示す。従来の工程により製造され、結晶欠陥が導入された半導体装置では、図４（Ａ）に示すように、耐圧波形のばらつきが大きく、ベース−エミッタ間電圧が低い領域からリーク電流が上昇する傾向が認められるが、本実施形態の半導体装置１０では、図４（Ｂ）に示すように、リーク電流が小さく、耐圧波形のばらつきも小さい。
【００４９】
図５には、本実施形態による半導体装置１０により、バイポーラトランジスタのペアを形成した場合のベース電流に対するコレクタ電流の比である電流増幅率ｈＦＥのペア比を示す。
図５に示すように、従来の工程により製造され、結晶欠陥が発生した半導体装置では、個々のバイポーラトランジスタのｈＦＥのばらつきが大きいため、ｈＦＥペア比のばらつきが大きい。一方、本実施形態の半導体装置１０では、結晶欠陥が発生しないため、ｈＦＥのばらつきを非常に小さい値にすることができるので、ｈＦＥペア比のばらつきはほとんど生じない。これにより、半導体装置１０の歩留まりを向上させることができる。
【００５０】
（変更例）
なお、本実施形態では、Ｐ型不純物としてボロンを、Ｎ型不純物としてリンを用いたが、これに限定されるものではなく、例えば、Ｐ型不純物としてアルミニウムなど、Ｎ型不純物としてヒ素やアンチモンなどを用いることができる。
【００５１】
［最良の形態の効果］
（１）ＳＯＩ基板１１に形成され、トレンチ１１ｅにより分離された複数の素子形成領域内に、バイポーラトランジスタ１２及びＣＭＯＳ１３を形成するＢｉＣＭＯＳである半導体装置１０において、バイポーラトランジスタ１２の表面のみを覆って形成された耐酸化膜１９を備えているため、ＣＭＯＳ１３に熱酸化法によりゲート酸化膜２４及びゲート保護膜２６を形成する際にも、バイポーラトランジスタ１２の表面を熱酸化しないようにすることができる。これによれば、高濃度のイオンが注入されたコレクタ１６、エミッタ１７などのイオン注入領域が、熱酸化されることがないので、結晶欠陥の発生を防止することができる。
つまり、結晶欠陥の発生を防止することができる半導体装置１０及び半導体装置１０の製造方法を実現することができる。
【００５２】
（２）本実施形態は、Ｐ型不純物として不純物濃度が１×１０１４ｃｍ−３以上のボロンをイオン注入した場合、素子分離領域が酸化膜を介してポリシリコンが埋め込まれたトレンチ１１ｅである場合、バイポーラトランジスタ１２がＮ型不純物をイオン注入する領域が存在することで、結晶欠陥が生じやすいＮＰＮ型バイポーラトランジスタである場合のように、結晶欠陥が発生しやすい半導体装置及び半導体装置の製造方法に特に好適に用いることができる。
【００５３】
[その他の実施形態]
（１）上述した実施形態では、ＣＭＯＳ１３のゲート酸化膜２４及びゲート保護膜２６は熱酸化法により形成したが、スパッタ法やプラズマＣＶＤ法などにより酸化膜を堆積して形成してもよい。この構成を用いると、高濃度のイオンが注入されたコレクタ１６、エミッタ１７などのイオン注入領域が、熱酸化されることがないので、結晶欠陥が発生しない。これにより、耐酸化膜１９を形成しなくても結晶欠陥の発生を防止することができる。
【００５４】
（２）半導体装置１０として、パワー素子としてのＤＭＯＳとバイポーラトランジスタとを同一基板上に形成したＢｉＣＤＭＯＳを用いることもできる。
これによれば、ＢｉＣＭＯＳと同様に、ＭＯＳ形成工程において熱酸化を行う場合にも、バイポーラトランジスタ１２の形成領域が熱酸化されることがないので、結晶欠陥の発生を防止することができる。
【００５５】
（３）半導体装置１０のバイポーラトランジスタ１２として、１×１０１３ｃｍ−２以上のＰ型不純物をイオン注入した領域内に１×１０１５ｃｍ−２以上のＮ型不純物をイオン注入した構造を持つデバイスならば、ＰＮＰ型バイポーラトランジスタやＬＤＭＯＳ、ダイオードを用いてもよい。
【００５６】
（４）本発明は、ＳＯＩ基板１１以外の基板に、例えば、シリコンのみで構成された半導体基板に形成された半導体装置及び半導体装置の製造方法にも適用することができる。
【図面の簡単な説明】
【００５７】
【図１】本実施形態の半導体装置の断面説明図である。
【図２】半導体装置の製造工程を示す断面説明図である。
【図３】半導体装置の製造工程を示す断面説明図である。
【図４】バイポーラトランジスタのベース−エミッタ間の耐圧波形を示す説明図である。
【図５】バイポーラトランジスタの電流増幅率ｈＦＥのペア比を示す説明図である。
【符号の説明】
【００５８】
１０    半導体装置
１１    ＳＯＩ基板
１１ｅ  トレンチ（素子分離領域）
１２    バイポーラトランジスタ（第１の素子形成領域）
１３    ＣＭＯＳ（第２の素子形成領域）
１５    ベース（Ｐ型不純物領域）
１７    エミッタ（Ｎ型不純物領域）
１９    耐酸化膜
【図１】
2008153345.tif 000003
【図２】
2008153345.tif 000004
【図３】
2008153345.tif 000005
【図４】
2008153345.tif 000006
【図５】
2008153345.tif 000007