(57)【要約】【課題】本発明は、電子部品と上層回路との接続を、レーザービア加工を行わずに接続する多層配線基板及びその製造方法を提供すること、並びに電子部品の電極ピッチの狭ピッチ化が進行してもランド形成が可能な多層配線基板及びその製造方法を提供することを課題とする。【解決手段】本発明の一実施形態によれば、配線８と絶縁層６が積層された配線基板１００と、所定のピッチで配列された複数の電極１及び前記複数の電極１のそれぞれの上に形成された複数のバンプ２を有する電子部品３と、前記複数のバンプ２と上層回路の配線８とを接続するための複数のランド７と、を有する多層配線基板であって、前記複数のバンプ２はそれぞれ上部に平坦面を有し、且つそれぞれの前記平坦面が前記複数のランド７と直接接続されていることを特徴とする多層配線基板が提供される。【選択図】図1
2008124260.tif 000002
【特許請求の範囲】
【請求項１】
配線と絶縁層が積層された配線基板と、
所定のピッチで配列された複数の電極及び前記複数の電極のそれぞれの上に形成された複数のバンプを有する電子部品と、
前記複数のバンプと上層回路の配線とを接続するための複数のランドと、を有する多層配線基板であって、
前記複数のバンプはそれぞれ上部に平坦面を有し、且つそれぞれの前記平坦面が前記複数のランドと直接接続されていることを特徴とする多層配線基板。
【請求項２】
前記電子部品は前記配線基板上に設置されて前記絶縁層によって封止され、
前記絶縁層は上部に平坦面を有し、
前記電子部品上の位置において前記絶縁層の平坦面と前記複数のバンプのそれぞれの平坦面とが同一の平面を形成していることを特徴とする請求項１に記載の多層配線基板。
【請求項３】
前記複数のランドの径をＤＲ、前記電子部品の前記電極のピッチをｐ、前記電子部品の実装位置ずれの最大値及び露光ずれの最大値の合計をａ、前記複数のバンプの前記配線基板垂直方向上部平坦面の径をＤＢとすると、前記複数のランド径ＤＲは、以下の式を満たすことを特徴とする請求項1に記載の多層配線基板。
ＤＲ>２ａ−ＤＢ
ｐ>ＤＲ>０
【請求項４】
前記複数のバンプは、それぞれが複数のバンプを積層して形成されていることを特徴とする請求項１乃至請求項３のいずれかに記載の多層配線基板。
【請求項５】
前記電子部品は、半導体素子であることを特徴とする請求項１乃至請求項４のいずれかに記載の多層配線基板。
【請求項６】
電子部品の複数の電極上にそれぞれバンプを形成し、
配線基板上に前記電子部品を電極面を上にして設置し、
前記配線基板及び前記電子部品上に絶縁層を積層し、
前記複数のバンプが所望の径だけ前記絶縁層から露出するように前記電子部品上の該絶縁層及び該複数のバンプを一括して研磨し、
前記複数のバンプ上に上層回路の配線を接続するためのランドを形成することを特徴とする多層配線基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種電子機器の配線基板に関し、更に詳しくは特に半導体素子などの複数の電子部品を内蔵する多層配線基板に関するものである。
【背景技術】
【０００２】
近年、電子機器、特に携帯機器においては、高機能化、高性能化の要求と同時に特に高密度実装が強く求められている。その対策として、配線基板を積層し、更には半導体素子等の複数の電子部品が内蔵される多層配線基板が多用されている。ここで一般的に多層配線基板は、大きな基板サイズで一連の工程を通して複数の配線基板を一括して形成し、その後それぞれを切り離すことで製造する。その際、配線基板の配線形成方法としては、一般にフォトレジストの一括露光現像を行った後、サブトラクティブ（Ｓｕｂｔｒａｃｔｉｖｅ）法と呼ばれる所謂ウエットエッチングで行う方式が用いられている。
【０００３】
かかる多層配線基板の製造方法については、  特許文献１に、半導体素子の電極上に金等の突起電極（以下、バンプという。）を形成し、配線基板上の電極と半導体素子の電極上のバンプとを非導電性接着剤ＮＣＦ（Ｎｏｎ−ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）等を介して、フェイスダウン方式により実装を行った後、上層回路の積層を行うことで半導体素子を内蔵化する方法が示されている。
【０００４】
しかし、この方法の場合、半導体素子の周辺に配線を引き出して上層の回路に接続するため、配線基板の小型化の要求に応えることが困難であり、また、配線長が長くなるため良好な電気特性を得ることが難しいという問題点があった。
【０００５】
そこで、特許文献２に示されるフェイスアップ方式で半導体素子を配線基板に設置し、絶縁層を積層した後、ビアホールを形成して上層回路との接続を行う方法が提案されている。図を用いて概略を説明する。図９は、特許文献２に提案された多層配線基板の製造方法を示す図である。
【０００６】
図９において、まず、電極１上に、金等のバンプ２を形成する。次に、半導体素子３をフェイスアップ方式で配線基板１００上のダイパッド４上に接着剤５を介して設置し、絶縁層６を積層する。次に、炭酸ガスレーザー等でバンプ２及び配線基板１００の電極１上の絶縁層６にビアホールを開ける（以下、このようなレーザーによってビアホールを開ける加工を、レーザービア加工という。）。続いて、無電解めっきや電解めっきによってビア１４、ランド７及び上層配線８を形成し、ビア１４を介して上層回路との接続を行う。以上の方法により、多層配線基板が形成される。
【０００７】
しかし、この方法では、配線基板１００のダイパッド４上へ接着剤５を介して半導体素子３を接着するため、配線基板１００の回路パターンと半導体素子３との実装位置精度（実装時の位置合せの精度）が問題となる。特に近年の半導体素子３の電極ピッチＰ（電極の長さＬと隣接する電極との間隔Ｓの合計）の微細化に伴い、第１の問題点として、レーザービア加工を行った場合、位置ずれにより半導体素子３の回路上にレーザーが当たり回路を破壊してしまうという問題があった。また、この方法では、レーザーによってビアホールを開け、更に現像工程によってランド７及び上層配線８を形成する。従って、レーザー加工位置精度（レーザーの照射位置合せの精度）、上層回路パターンの位置精度（上層回路パターンの位置合わせの精度）、露光精度及びサイドエッチング量（エッチングの際に側壁面方向にエッチングされる量）が問題となる。半導体素子３の電極ピッチＰの狭ピッチ化により、第２の問題点として、上記各種位置精度のマージンを十分に取ってランド７を形成した場合、隣接するランド７がショートしてしまい、現状の精度のままでは今後の電極ピッチの狭ピッチ化に対応できない（ランドが形成できない）という問題があった。
【０００８】
【特許文献１】特開平６−４５７６３号公報
【特許文献２】特開２００２−１８５１４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、前記問題点を鑑みてなされたものであり、レーザービア加工に伴い電子部品（主として半導体素子）の回路にレーザーが当たり、回路を破壊してしまう問題を回避すべく、電子部品と上層回路との接続を、レーザービア加工を行わずにバンプのみによって接続する多層配線基板及びその製造方法を提供すること、並びに上層回路パターンを形成する際に、電子部品の電極ピッチの狭ピッチ化が進行してもランド形成が可能な多層配線基板及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１０】
本発明の請求項１に係る発明は、配線と絶縁層が積層された配線基板と、所定のピッチで配列された複数の電極及び前記複数の電極のそれぞれの上に形成された複数のバンプを有する電子部品と、前記複数のバンプと上層回路の配線とを接続するための複数のランドと、を有する多層配線基板であって、前記複数のバンプはそれぞれ上部に平坦面を有し、且つそれぞれの前記平坦面が前記複数のランドと直接接続されていることを特徴とする多層配線基板としたものである。
【００１１】
本発明の請求項２に係る発明は、前記電子部品は前記配線基板上に設置されて前記絶縁層によって封止され、前記絶縁層は上部に平坦面を有し、前記電子部品上の位置において前記絶縁層の平坦面と前記複数のバンプのそれぞれの平坦面とが同一の平面を形成していることを特徴とする請求項１に記載の多層配線基板としたものである。
【００１２】
本発明の請求項３に係る発明は、前記複数のランドの径をＤＲ、前記電子部品の前記電極のピッチをｐ、前記電子部品の実装位置ずれの最大値及び露光ずれの最大値の合計をａ、前記複数のバンプの前記配線基板垂直方向上部平坦面の径をＤＢとすると、前記複数のランド径ＤＲは、以下の式（１）及び（２）を満たすことを特徴とする請求項1に記載の多層配線基板としたものである。
ＤＲ>２ａ−ＤＢ・・・・・（１）
ｐ>ＤＲ>０・・・・・・・（２）
【００１３】
本発明の請求項４に係る発明は、前記複数のバンプは、それぞれが複数のバンプを積層して形成されていることを特徴とする請求項１乃至請求項３のいずれかに記載の多層配線基板としたものである。
【００１４】
本発明の請求項５に係る発明は、前記電子部品は、半導体素子であることを特徴とする請求項１乃至請求項４のいずれかに記載の多層配線基板としたものである。
【００１５】
本発明の請求項６に係る発明は、電子部品の複数の電極上にそれぞれバンプを形成し、配線基板上に前記電子部品を電極面を上にして設置し、前記配線基板及び前記電子部品上に絶縁層を積層し、前記複数のバンプが所望の径だけ前記絶縁層から露出するように前記電子部品上の該絶縁層及び該複数のバンプを一括して研磨し、前記複数のバンプ上に上層回路の配線を接続するためのランドを形成することを特徴とする多層配線基板の製造方法としたものである。
【発明の効果】
【００１６】
本発明によれば、電子部品と上層回路との接続を、レーザービア加工を行わずにバンプのみによって接続でき、且つ上層回路パターンを形成する際に、電子部品の電極ピッチの狭ピッチ化が進行してもランド形成が可能となる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明について図を用いながら詳細に説明する。本明細書においては、同一部材については同一符号を付し、説明を省略または簡略化する。
【００１８】
（本発明に至る経緯）
上述したように、従来の技術においては、レーザービア加工において半導体素子の回路にレーザーが当たり回路を破壊してしまう問題があり、また微細化が進行した場合に、従来の配線形成方法ではランド形成ができなくなるという問題があった。本発明について説明する前に、かかる従来方法の問題点について、更に図面を用いながら詳細に説明し、その後、本発明の内容及び効果を明らかにする。
【００１９】
上述したように、従来方法のサブトラクティブ法においては各種位置精度が問題となるが、現状において、このサブトラクティブ法による微細化の最高精度は、レーザー加工位置精度±１０μｍ、露光精度±１５μｍ、サイドエッチング量±１０μｍ及び最小ビアホール径５０μｍとなっている。
【００２０】
ここで、半導体素子の電極と上層配線基板とは、ビアを介して上層配線基板に形成されたランドと呼ばれる導体パターンを介して接続される。従ってランドは、上述したレーザー加工位置精度や露光精度による「ずれ」に対してマージンを持って形成される。即ち、ランドの径は、実装位置ずれや露光ずれ等が発生した場合でも、以後の工程において薬液でエッチング処理することを考慮して、レーザービア加工によって形成されるビアを完全に覆い隠すランドの大きさが求められる。この「ずれ」は上下左右いずれの方向においても発生するため、前記マージンは上下左右に対して取る必要があり、サブトラクティブ法における配線形成技術の最高精度であるレーザー加工位置精度±１０μｍと露光精度±１５μｍとの合計の２倍（上下左右いずれの方向に「ずれ」が生じても吸収できるように）の５０μｍ取られている。従って、加工するビアホール径を現状で最小の５０μｍとした場合、ランド径は最低でもビアホール径５０μｍと前記マージン５０μｍの合計１００μｍ必要となる。現状において最小ランド径は１００μｍである。
【００２１】
更に、配線基板に用いられる配線の配線幅Ｌと隣接する配線との間隔Ｓとを合わせた距離（以下、配線ピッチＰという。）は、現状配線幅Ｌが３０μｍ、隣接配線間隔Ｓが３０μｍの６０μｍとなっている。なお、以下においては、配線ピッチＰを表示する場合、前記を例に取れば、配線ピッチＰ６０μｍ（Ｌ／Ｓ＝３０／３０）のように表示する。また、この表示は、電子部品（主として、半導体素子。）の電極の長さＬと隣接する電極との間隔Ｓとを合わせた距離（以下、電極ピッチＰという。）を表示する場合にも同様とし、電極ピッチＰ６０μｍ（Ｌ／Ｓ＝３０／３０）のように表示する。
【００２２】
また現状、電子部品の実装位置精度、特に配線基板のダイパッド上への半導体素子の実装位置精度は、±２０μｍとなっている。
【００２３】
現状の各種位置精度を考慮した場合、従来方法による配線基板の形成の問題点を図に基づいて説明する。図１０は、従来の多層配線基板の製造方法によるレーザー加工ずれを示す模式図である。また、図１１は、従来方法によるランド形成を示す模式図であり、図１２は、図１１に示したランド形成方法によって形成されたランドのショートを示す模式図である。
【００２４】
図１０を参照する。図１０においては、電極ピッチＰ１２０μｍ（Ｌ／Ｓ＝６０／６０）、バンプ２径５５μｍ、バンプ２高さ４０μｍの半導体素子３を用い、バンプ２上の絶縁層６の樹脂厚が５０μｍになるように半導体素子３を内蔵した場合を示す。図１０（ａ）は、実装位置精度及びレーザー加工位置精度に「ずれ」がない場合を示し、図１０（ｂ）は、実装位置精度が２０μｍずれ、一方、レーザー加工位置精度には「ずれ」がない場合を示している。
【００２５】
従来方法により配線基板を製造する場合、図１０（ａ）に示すとおり、実装位置ずれ及びレーザー加工位置ずれがない場合、即ち、設計どおりに加工された場合、半導体素子３の電極１上に形成されたバンプ２の中心線に沿って、レーザービア加工によって５０μｍ径のビアホール１３が形成され、ビアホール１３の中心線は、バンプ２の中心線に重なる。
【００２６】
一方、半導体素子３のダイパッド４上への実装位置が２０μｍずれた場合、図１０（ｂ）に示すように、５０μｍ径のビアホール１３を形成するために照射されるレーザーは、レーザー加工位置にずれがない場合、バンプ２の中心線から２０μｍずれた中心線に対して照射されることになる。バンプ２径５５μｍであるため、レーザー照射の中心線は、バンプ２の外周から２、５μｍ内側の部分に位置することになる。従って、径５０μｍのビアホール、言い換えれば半径２５μｍのビアホール形成するために照射されるレーザーは、バンプ２の外周から２、５μｍ内側を中心に、半径２５μｍで照射されることになる。実装位置ずれにより半導体素子３上の回路上にも照射されることが容易に理解される。レーザービア加工の場合、形成されるビアホールはテーパー状となるが、照射する中心がこのようにずれていれば、半導体素子３上の回路上に照射されることは免れない。従って、本例において、更に、現状の技術において１０μｍである最大レーザー加工位置ずれが生じた場合には、実装位置ずれと相俟って半導体素子３の回路上の広範囲にレーザーが照射されてしまい、回路が破壊されてしまう確率が更に高まることになる。
【００２７】
次に、図１１及び図１２を参照する。図１１において、電極ピッチＰ、バンプ２径等は図１０に示した例と同様である。レーザー加工位置精度±１０μｍ、露光精度±１５μｍ、最小ビアホール径５０μｍ、サイドエッチング量１０μｍという現状の微細化の最高精度に基づいて従来方法によって設計した場合、図１１に示すように、ランド７を形成するためのフォトレジストパターン１５は１２０μｍ径となる。即ち、ビアホール径５０μｍに対して、ランド７径は、レーザー加工位置精度±１０μｍ及び露光精度±１５μｍに対するマージンが必要となり、更にランド７を形成するためのフォトレジストパターン１５は、サイドエッチング量１０μｍのマージンが必要となるからである。このフォトレジストパターン１５の径１２０μｍは、電極ピッチＰ１２０μｍと同一であるため、図１１に示すように、隣接するランド７を形成するためのフォトレジストパターン１５同士が接することとなる。かかるフォトレジストパターン１５によって形成されたランド７は、この接点部分においてエッチングがうまく行われず、図１２に示すようにエッチング後に、該接点において接続されたままとなってしまい、この接点でショートしてしまう場合が生じる。
【００２８】
現状の最高精度では、上述のとおり電極ピッチＰ１２０μｍにおいてかかる隣接するランド７を形成するためのフォトレジストパターンが接してしまう現象が発生する。従って、電極ピッチＰが更に狭ピッチの、例えば電極ピッチＰ１００μｍ（Ｌ／Ｓ＝５０／５０）の場合、隣接するランド７形成のためのフォトレジストパターン１５が相互に重なってしまい、エッチング後に形成されたランド７は、より大きな接点を有することになり、ショートが発生する場合が格段に増加する。レーザービア加工でビアホールを形成し、ビアホールにビアを形成してランドと接続する方法によっては、今後更なる電極ピッチＰの狭ピッチ化が進行した場合、現状の微細化の最高精度をもってしても対応できず、ランド７の形成が不可能となる（ランド７を形成しても、形成されたランド７が全てショートしてしまう。）ことが理解される。
【００２９】
上述した各種位置精度マージンを無視して、仮にランド７径を１００μｍ以下とすることも考えられる。しかし、この場合、サブトラクティブ法によって多層配線基板を形成する際に、最大の位置ずれが生じた場合に、銅等の酸で腐食される金属で形成されたビアがエッチング液で腐食され、半導体素子３との接続不良が発生してしまい現実的でない。従って、上記の加工精度が飛躍的に向上しない限り、サブトラクティブ法によって配線を形成する場合には、ランド径７は１００μｍより小さくできない。以上述べたとおり、従来方法によってはこれ以上の電極ピッチの狭ピッチ化に対応できないのである。
【００３０】
本発明はかかる問題を鑑みてなされたものである。以下に本発明を実施するための最良の形態について、図に基づいて詳細に説明する。
【００３１】
図１及び図２は本発明の一実施形態に係る多層配線基板の断面図である。図１及び図２に示す本発明の一実施形態に係る多層配線基板においては、電極ピッチＰ１２０μｍ（Ｌ／Ｓ＝６０／６０）の半導体素子３を使用し、半導体素子３の電極１上に径５５μｍで高さ４０μｍの金のバンプ２を形成している。但し、一例であり、これに限定されるわけではない。また、バンプ２の材料は金に限られず、エッチング液に腐食されない金属であればよい。
【００３２】
図１及び図２に示すように、本発明の一実施形態に係る多層配線基板は、電極１上に金のバンプ２が形成された半導体素子３が、配線基板１００上のダイパッド４に、接着剤５を介してフェイスアップ方式で設置され、更に配線基板１００上全面に絶縁層６が積層されている。バンプ２及び絶縁層６の上部は一括して研磨され、バンプ２及び絶縁層６はそれぞれ平坦面を有し、且つそれぞれの平坦面が同一の平面を構成している。言い換えれば、積層された絶縁層６の配線基板垂直方向上部からバンプ２が露出し、露出したバンプ２と絶縁層６が一括して平坦化されている。なお、バンプ２の露出した平面の径は、予め定められた所望の径である（以後、本発明の一実施形態に係る多層配線基板において、絶縁層上部に露出しているバンプの径を、露出バンプ径という。）。更に、バンプ２の上部平坦面に、上層配線８に接続されたランド７が直接接続されている。従って、バンプ２及びランド７を介して、半導体素子３の電極１と上層配線８とが電気的に接続されている。
【００３３】
従来方法においては、バンプ２が絶縁層６に覆われているため、バンプ２に直接上層回路と接続するためのランド７を接続することができず、レーザービア加工によってビアホールを形成し、ビアホールにビアを形成してビアを介してバンプ２とランド７を接続していた。一方、上述のように、本発明の一実施形態に係る多層配線基板においては、バンプ２及び絶縁層６は配線基板垂直方向上部に平坦面を有し、且つそれぞれの平坦面は同一の平面を構成しているため、バンプ２に直接ランド７を接続することができる。従って、本発明の一実施形態に係る多層配線基板においては、電極１に形成されたバンプ２と上層配線８とを接続するために、ビアホールに形成されたビアを必要とせず、ビアホール自体の形成（即ち、レーザービア加工）が不要である。本発明によって、多層配線基板において、配線基板に内蔵される電子部品と上層回路との接続を、レーザービア加工を行わずにバンプのみによって接続できる。
【００３４】
上述した構成に係る本発明の一実施形態に係る多層配線基板の製造方法について説明する。配線基板１００上のダイパッド４に、電極１上にバンプ２を形成した半導体素子３を、接着剤５を介してフェイスアップ方式で設置し、続いて、配線基板１００上全面に絶縁層６を積層する。半導体素子３を実装する配線基板１００は、半導体素子３の実装部が開口（凹型）された配線基板、又は平坦な配線基板のいずれでもよい。接着剤５は銀ペーストを使用したが、一例でありこれに限られるわけではない。更に絶縁層６を形成する積層絶縁材料は、ガラスクロス入り樹脂やフィラー入り樹脂、又はその組合せを所望の構成によって使用する。
【００３５】
絶縁層６を積層した後、続いて配線基板１００上に積層された前記絶縁層６を機械的に研磨してバンプ２を露出させ、更に前記バンプ２の径が所望の径になるまで前記絶縁層６及び前記バンプ２を一括して研磨する。従って、図１及び図２に示すようにバンプ２の上部は研磨されて平坦な平坦面を有し、且つ少なくとも半導体素子３上においては、平坦化された絶縁層６の上部平坦面と同一平面を形成する。
【００３６】
なお、絶縁層６の研磨は、配線基板１００上全面について研磨する必要はなく、半導体素子３上に位置する部分だけ研磨すればよい。例えば、ブレスト法によれば、容易に絶縁層６を除去できる。従って、バンプ２を露出しやすくするため、バンプ２上の絶縁層６厚をできる限り薄く積層することがよい。また、他の部品との関係で絶縁層６全体の厚さを一定の厚さ以上確保する必要がある場合には、絶縁層６の全体の高さを稼ぐために、バンプ２を図２に示すように複数を段状に積み重ねて形成する、所謂多段バンプとしてもよい。この場合も、バンプ２の材料は後工程のエッチングを考慮して、金等の腐食に強い金属を選択する。
【００３７】
続いて、ランド７及び上層配線８を、サブトラクティブ法により形成する。具体的には、絶縁層６及びバンプ２を、バンプ２の径が所望の径になるまで研磨した後、配線基板１００全面に無電解めっき及び電解めっきにより銅等の金属層を形成し、前記金属層の上に、所望のランド７及び上層配線８のパターン状にフォトレジストを形成して塩化第２銅液等の薬液でエッチングを行う。その後フォトレジストを剥離してランド７及び上層配線８を形成する。なお、金属層は銅に限定されるわけではなく、また薬液も塩化鉄などの薬液でもよい。
【００３８】
ここで、ランド７の形成にあたっては、半導体素子３上の電極ピッチＰ、露出バンプ２径、配線基板１００のダイパッド４上への半導体素子３実装位置精度±２０μｍ及び露光精度±１５μｍを考慮して、ランド７径は、層間配線接続に用いられるランドの径１００μｍよりも小さい５０μｍに設定しているが、これに限定されるわけでない。本発明の一実施形態に係る多層配線基板のバンプ２は、上述したように酸に腐食されない金等で形成されているため、位置ずれが生じた場合であっても後工程のエッチングの際バンプ２が腐食されないように、ランド７径を露出バンプ２径及び実装位置精度等を考慮して設計する必要がない。ランド７の径の設定は、工程内の半導体素子３実装位置精度及び露光精度の最大ずれ量と、該ランド７が接続されるバンプ２に隣接するバンプ（以下、隣接バンプという。）２との間隔量（以下、隣接バンプ間隔という。また、この間隔は、絶縁を確保する間隔である。）から任意に設定することができる。即ち、最大ずれが生じた場合でも該ランド７とバンプ２との接続が確保され、且つ該ランド７と隣接バンプ２との絶縁が確保できるようにランド７径を設定すればよい。本発明の一実施形態に係る多層配線基板は、上述したようにビアホール形成を行わないため、最小ビアホール径を考慮する必要がないからである。従って、本発明の一実施形態に係る多層配線基板のランド７径をＤＲ、電子部品の電極のピッチをｐ、電子部品の実装位置ずれの最大値及び露光ずれの最大値の合計をａ、複数のバンプの配線基板垂直方向上部平坦面の径をＤＢとすると、複数のランド径ＤＲは、以下の式（１）及び（２）を満たせばよい。
ＤＲ>２ａ−ＤＢ・・・・・（１）
ｐ>ＤＲ>０・・・・・・・（２）
また、露光現像によってランド等のパターンを形成するため、ランド７径は、半導体素子３の電極ピッチＰよりも小さければよく、基本的には露出バンプ径と同一以上の大きさとすることができる。隣接するランド７を形成するためのフォトレジストが接触することなく、エッチングに影響が出ないからである。
【００３９】
なお、前記ランド７及び上層配線８は、セミアディティブ（Ｓｅｍｉ−ａｄｄｉｔｉｖｅ）法によって形成してもよい。この場合は、半導体素子３上に形成するバンプ２は、金等のエッチング液に強い金属に限られず、エッチング液で腐食してしまう銅等の金属であってもよく、コスト面で有効である。セミアディティブ法によれば、エッチング液による腐食が極わずかなためである。
【００４０】
その後、一連の多層配線基板の製造工程を行うことにより、本発明の一実施形態に係る多層配線基板を製造することができる。
【００４１】
本発明の多層配線基板の効果について、図を基に説明する。図３は、本発明の一実施形態に係る多層配線基板において、位置ずれが生じない場合と位置ずれが生じた場合を対比的に示す平面模式図である。図３（ａ）は、位置ずれが生じない場合を示し、図３（ｂ）は、位置ずれが生じた場合を示す。
【００４２】
本発明の一実施形態に係る多層配線基板は、図１乃至図２に示したとおり、電極１上に金でバンプ２が形成された半導体素子３を、配線基板１００のダイパット４上に接着剤５で接着し、更に、その上に絶縁層６を積層する。その後バンプ２の所定の径（本例においては、露出バンプ２径５０μｍである。）が露出するまで、絶縁層６及びバンプ２を機械的に研磨してバンプ２を露出させる。次に無電解めっき又は電解めっきを行い、銅等の金属層を形成し、金属層の表面にフォトレジストパターンを形成してエッチングを行いランド７及び上層配線８を形成する。従って、ランド７と半導体素子３はバンプ２のみによって直接接続されている。この際、ランド７径は、層間配線接続に用いられるランドの径よりも小さく設定することができ、図３においてはランド７径５０μｍに設定されている。なお、図３において、電極ピッチは１２０μｍ（Ｌ／Ｓ＝６０／６０）であり、レーザー加工位置精度±１０μｍ、露光精度±１５μｍ、サイドエッチング量１０μｍである。
【００４３】
図３（ａ）に、位置ずれが生じない場合を示すが、バンプ２の中心と、ランド７の中心が一致し、図面上ではバンプ２がランド７の下に重なり見えない。この時、隣接バンプ間隔は７０μｍとなる。即ち、半導体素子３の電極ピッチＰ１２０μｍ（Ｌ／Ｓ＝６０／６０）であるが、この電極ピッチＰは、隣接する電極の中心同士の間隔でもある。従って、ランド２径５０μｍであるため、ランド２は相互に中心から該ランドの半径２５μｍずつ接近しており、隣接するランド７の間隔は、１２０μｍ−（２５μｍ×２）＝７０μｍとなる。
【００４４】
一方、図３（ｂ）に、位置ずれが最大限生じた場合を示す。配線基板１００のダイパット４上への半導体素子３の実装位置精度±２０μｍ及び露光精度±１５μｍより、バンプ２中心とランド７中心は最大３５μｍずれることになる。このように最大のずれが生じた場合であっても、露出バンプ２径とランド７径は、それぞれ５０μｍであるため、５０μｍ−３５μｍ＝１５μｍとなり、１５μｍの幅で接続されている。また、隣接バンプ間隔は、図３(a)に示した位置ずれが生じていない場合の間隔７０μｍ−最大ずれ３５μｍ＝３５μｍとなり、絶縁性を十分確保できることが理解される。
【００４５】
次に、現状の最高の加工精度を基に、半導体素子３の電極ピッチＰが狭ピッチ化された場合に、本発明の一実施形態に係る多層配線基板の対応可能性について説明する。一例として、電極ピッチＰ１００μｍ（Ｌ／Ｓ＝５０／５０）となった場合について説明するする。
【００４６】
上述のしたように、本発明の一実施形態に係る多層配線基板は、レーザービア加工を行わないため、現状の最小ビア径５０μｍを考慮する必要がない。考慮しなければならない位置精度は、半導体素子３の実装位置精度±２０μｍと露光精度±１５μｍのみである。
【００４７】
図４に、図３に示した本発明の一実施形態に係る多層配線基板において、絶縁層６上に露出する露出バンプ２径を４０μｍとし、ランド７径も同様に４０μｍとしたとき、位置ずれが生じない場合と位置ずれが最大限生じた場合を示す。図４（ａ）に、位置ずれが生じない場合を示し、図４（ｂ）に位置ずれが最大限生じた場合を示す。図４（ａ）においては位置ずれが生じていないため、同一径であるバンプ２とランド７は相互に重なり、隣接バンプ間隔は６０μｍとなる。一方、配線基板１００のダイパット４上への半導体素子３の実装位置精度±２０μｍ及び露光精度±１５μｍより、図４（ｂ）においては、バンプ２中心とランド７中心は最大３５μｍずれることになる。図４（ｂ）に示すように、このような最大のずれが生じた場合であっても、バンプ２とランド７はそれぞれの径が４０μｍであるため、位置ずれが生じたランド７径４０μｍ−最大ずれ量３５μｍ＝５μｍとなり、５μｍの幅で接続されている。また、一のバンプ２に接続するランド７と隣接するバンプ２との間隔（隣接バンプ間隔）は、位置ずれが生じていない場合の間隔６０μｍ（電極ピッチＰ１００μｍ−バンプ２半径２０μｍ×２）−最大ずれ量３５μｍ＝２５μｍとなり、絶縁性を十分確保できることが理解される。
【００４８】
バンプ２とランド７の接続幅が５μｍで不足な場合、同じ例において露出バンプ２径及びランド７径をそれぞれ４５μｍとすると、接続幅は、位置ずれが生じたランド７径４５μｍ−最大ずれ量３５μｍ＝１０μｍとなる。このとき、隣接バンプ間隔は、位置ずれが生じていない場合の間隔６０μｍ（電極ピッチＰ１００μｍ−バンプ２半径２２、５μｍ×２）−最大ずれ量３５μｍ＝２０μｍである。更に露出バンプ２径とランド７径を異なる大きさ、例えば露出バンプ２径を４０μｍとしランド７径を５０μｍとすると、接続幅は１５μｍ、隣接バンプ間隔は２５μｍとなる。以上のように、本発明の一実施形態に係る多層配線基板においては、露出バンプ２径とランド７径を一定の範囲内で自由に設定することにより、所望の接続幅と絶縁間隔（隣接バンプ間隔）を確保することができる。
【００４９】
本発明の一実施形態に係る配線基板は、絶縁層６とバンプ２を一括して機械的に研磨するため、絶縁層６上に露出するバンプ２径を制御することができる。従ってレーザービア加工の場合と異なり、最小ビアホール径に影響されない。バンプ２径は研磨する工程において所望の径を絶縁層６上に露出させることができる。一方、ランド７径は、現状の最小配線ピッチＰ６０μｍ（Ｌ／Ｓ＝３０／３０）から、最小配線幅３０μｍ以上であることが必要であり、また、最大の位置ずれが生じた場合でもバンプ２との接続を確保するため、最大ずれ３５μｍ以上が必要である。しかし、上述した最小配線ピッチ及び半導体素子の実装位置精度と露光精度が向上すれば、更に縮小可能である。
【００５０】
以上説明したように、本発明の一実施形態に係る多層配線基板は、半導体素子と上層配線との接続において、レーザービア加工によるビアホールの形成及びその後のビア形成を行わない。半導体素子３上のバンプ２のみによってランド７に接続し、該ランド７に接続された上層配線８と接続されることになる。従って、レーザービア加工を用いないため、半導体素子３の回路にレーザーが当たって回路を破壊する問題を解消できる。
【００５１】
また、本発明の一実施形態に係る多層配線基板は、レーザービア加工を用いないため、ランド７の形成において、レーザー加工位置精度や最小ビアホール径を考慮する必要がない。また、上層配線のランドと直接接続するバンプについて、絶縁層上に露出するバンプの径（露出バンプ径）を、従来方法における最小ビアホール径以下にすることができ、しかも、一定の範囲内で所望の大きさにすることができる。従って、上層回路パターンを形成する際、ランド７径を従来よりも小さくすることができ、また、ランド７径を小さくしても接続を確保できるため、半導体素子３の電極ピッチの狭ピッチ化に対応してランド形成することができる。
【００５２】
更に、本発明の一実施形態に係る多層配線基板は、半導体素子の電極と上層配線とを接続するためにビアを必要とせず、またバンプ及び絶縁層を機械的に研磨している。従って、多層配線基板内に内蔵される他の電子部品等の高さにもよるが、ビアの高さ及び研磨されたバンプの高さの分だけ、多層配線基板の厚さを薄くすることが可能であり、コンパクト化及びスリム化の要求に応えることもできる。
【００５３】
なお、上述した本発明の一実施形態によれば、配線基板１００のダイパッド４上に接着剤５で設置されて内蔵される電子部品は、半導体素子３に限られず、同様の方法でキャパシタや抵抗体等の他の電子部品を内蔵することもできる。
【実施例１】
【００５４】
以下、本発明の第１の実施例を、図を基に具体的に説明する。図５乃至図８は、本発明の第１の実施例に係る多層配線基板及びその製造方法を示す断面図である。まず、シリコン９厚１００μｍ、電極ピッチＰ１２０μｍ（Ｌ／Ｓ＝６０／６０）で、電極１に径５５μｍの金バンプ２を２段重ねしてバンプ２高さ７０μｍとしたダイボンディングフィルム（エポキシ系接着フィルム。ここでは、日立化成工業株式会社製、商品名ハイアタッチを用いた。）１０付き半導体素子３を準備した。多層配線基板製造の途中工程において、配線基板１００のダイパッド４上に、ダイボンディングフィルム１０を介して半導体素子３を１７０℃前後でダイボンドした（図５参照）。
【００５５】
次に、厚さ２００μｍのフィラー高充填エポキシ系絶縁樹脂１１を介して、銅箔１２を配線基板１００全面に配置し、最高加熱温度１７５℃で２時間程度加熱プレスした（図６参照）。プレス後の銅箔１２とバンプ２との距離は５μｍ程度であった。なお、銅箔１２の代わりに、再利用可能なテフロン（登録商標）シートを用いてもよい。
【００５６】
次に、銅箔１２を塩化第２銅液等でエッチング除去し、エポキシ系絶縁樹脂１１の表面を機械的に研磨し、バンプ２が露出した後は、前記エポキシ系絶縁樹脂１１と前記バンプ２とを機械的に研磨し、露出バンプ２径が略５０μｍとなるまで研磨した（図７参照）。
【００５７】
次に、炭酸ガスレーザーにより、層間配線接続を行うためのビアホールを開け、無電解銅めっき及び電解銅めっきを行い、ビア及び銅層を形成した（図示せず）。
【００５８】
次に、前記銅層表面にフォトレジストを形成し、塩化第２銅液等でエッチングを行い、所望のランド７及び上層配線８パターンを形成した後、フォトレジストを剥離してランド７及び上層配線８を形成した。更に一連の多層配線基板の製造工程を経ることにより、本発明の一実施形態に係る多層配線基板を製造することができた（図８参照）。なお、本実施例においては、半導体素子３上の電極ピッチＰ１２０μｍ、研磨後の露出バンプ２径５０μｍ、配線基板１００のダイパッド４上への半導体素子３実装位置精度±２０μｍ及び露光精度１５μｍを考慮して、ランド７径は５０μｍに設定した。このランド７径は、例えば層間配線接続に用いられるランドの径１００μｍよりも小さい径である。
【実施例２】
【００５９】
本発明の第２の実施例を具体的に説明する。まず、多層配線基板の途中工程において、半導体素子の実装部が深さ１００μｍ程度開口された配線基板上の電極に、スクリーン印刷により所望の位置に、径６０μｍ、高さ７０μｍ程度の銀バンプを形成した。
【００６０】
次に、シリコン厚１００μｍ、電極ピッチＰ１２０μｍ（Ｌ／Ｓ＝６０／６０）で、電極に径５５μｍの銅バンプを２段重ねしてバンプ高さ６０μｍとしたダイボンディングフィルム（エポキシ系接着フィルム。ここでは、日立化成工業株式会社製、商品名ハイアタッチを用いた。）付き半導体素子を準備し、前記配線基板のダイパッド上にダイボンディングフィルムを介して前記半導体素子を１７０℃前後でダイボンドした。
【００６１】
次に、厚さ１００μｍのフィラー高充填エポキシ系絶縁樹脂を介して、銅箔を配線基板全面に配置し、最高加熱温度１７５℃で２時間程度加熱プレスした。この際、プレス後の銅箔とバンプとの距離は５μｍ程度であった。
【００６２】
次に、銅箔を塩化第２銅液等でエッチング除去し、エポキシ系絶縁樹脂の表面を機械的に研磨し、バンプが露出した後は、エポキシ系絶縁樹脂とバンプとを機械的に研磨し、配線基板上及び半導体素子上のバンプを、露出バンプ径が略５０μｍとなるまで研磨した。
【００６３】
次に、無電解銅めっき及び電解銅めっきを行い、配線基板全面に厚さ１μｍ程度の銅層を形成した。
【００６４】
次に、前記銅層表面にフォトレジストを形成し、露光現像を行い、セミアディティブ法により電解銅めっきを行い、所望のランド及び配線のパターンを形成した。
【００６５】
次に、フォトレジストを剥離し、更に、厚さ１μｍ程度の銅層を、過硫酸アンモニウム液によってソフトエッチングを行い、所望の配線を形成した。
【００６６】
更に一連の多層配線基板の製造工程を経ることにより、本発明の一実施形態に係る多層配線基板を製造することができた。なお、半導体素子上の電極ピッチＰ１２０μｍ、研磨して露出した露出バンプ径５０μｍ、配線基板のダイパッド上への半導体素子実装位置精度±２０μｍ及び露光精度１５μｍを考慮して、ランド径は、層間配線接続に用いられるランドの径１００μｍよりも小さい５０μｍに設定した。また、層間配線接続に用いられるランドの径についても、狭ピッチが要求される領域については５０μｍに設定した。
【産業上の利用可能性】
【００６７】
本発明の一実施形態に係る多層配線基板は、特に、携帯電話等の配線基板の小型化及び電気的特性の向上に有用であり、またその製造方法は、能動素子や受動素子を内蔵する配線基板の製造に利用可能であり、特に、半導体素子の電極ピッチの狭ピッチ化に対応したランド形成（接続）を可能とする。
【図面の簡単な説明】
【００６８】
【図１】本発明の一実施形態に係る多層配線基板の断面図である。
【図２】本発明の一実施形態に係る多層配線基板の断面図である。
【図３】本発明の一実施形態に係る多層配線基板において、位置ずれが生じない場合と位置ずれが生じた場合を対比的に示す平面模式図である。
【図４】図３に示す本発明の一実施形態に係る多層配線基板において、絶縁層状に露出するバンプ径を４０μｍ、ランド径４０μｍとしたときの位置ずれが生じない場合と位置ずれが生じた場合を対比的に示す平面模式図である。
【図５】本発明の第１の実施例に係る多層配線基板及びその製造方法を示す断面図である。
【図６】本発明の第１の実施例に係る多層配線基板及びその製造方法を示す断面図である。
【図７】本発明の第１の実施例に係る多層配線基板及びその製造方法を示す断面図である。
【図８】本発明の第１の実施例に係る多層配線基板及びその製造方法を示す断面図である。
【図９】従来の多層配線基板の製造方法を示す図である。
【図１０】従来の多層配線基板の製造方法によるレーザー加工ずれを示す模式図である。
【図１１】従来の多層配線基板の製造方法によるランド形成を示す模式図である。
【図１２】図１１に示したランド形成方法によって形成されたランドのショートを示す模式図である。
【符号の説明】
【００６９】
１：電極
２：バンプ
３：半導体素子
４：ダイパッド
５：接着剤
６：絶縁層
７：ランド
８：上層配線
９：シリコン
１０：ダイボンディングフィルム
１１：エポキシ系絶縁樹脂
１２：銅箔
１３：ビアホール
１４：ビア
１５：フォトレジストパターン
１６：ショート
１００：配線基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2008124260.tif 000011
【図１０】
2008124260.tif 000012
【図１１】
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【図１２】
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