(57)【要約】【課題】中空構造において温度上昇による層間絶縁膜の変形を抑制する。【解決手段】本発明の例に係る半導体装置は、半導体基板Ｓ上に互いに上下に隣接してスタックされる中空構造の第１及び第２配線層Ｌ４，Ｌ５と、第１配線層Ｌ４内に形成され、信号線として機能しないダミーパターンＰと、第２配線層Ｌ５内に形成される導電パターンＰとを備える。そして、半導体基板Ｓ上からみて、ダミーパターンＰと導電パターンＰとは、互いにオーバーラップする部分とそれ以外の部分とを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に互いに上下に隣接してスタックされる中空構造の第１及び第２配線層と、前記第１配線層内に形成され、信号線として機能しないダミーパターンと、前記第２配線層内に形成される導電パターンとを具備し、前記半導体基板上からみて、前記ダミーパターンと前記導電パターンとは、互いにオーバーラップする部分とそれ以外の部分とを有することを特徴とする半導体装置。
【請求項２】
前記オーバーラップする部分の面積は、前記ダミーパターンの面積又は前記導電パターンの面積の20％以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記オーバーラップする部分の面積は、前記ダミーパターンの面積又は前記導電パターンの面積の80％以下であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記導電パターンは、信号線として機能しないダミーパターンであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記ダミーパターン及び前記導電パターンは、ライン状、アイランド状及びネットワーク状のうちの１つを有することを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線層が中空構造を有する半導体装置に関する。
【背景技術】
【０００２】
ＬＳＩの高性能化、特に、信号速度の高速化を実現するには、配線層内の導電線の寄生容量を低減することが極めて重要になる。そのための究極技術は、配線層内の信号線の間を完全な空洞(cavity)にする中空構造である（例えば、特許文献１，２を参照）。
【０００３】
しかし、配線層が中空構造を有する半導体装置では、配線層内の信号線の間には何も存在しない。従って、この場合には、主として配線層内の導電パターン（信号線、ダミーパターンなど）によって、床又は天井となる層間絶縁膜を支えなければならない。
【０００４】
このような状態で、温度上昇により導電パターン（例えば、金属）が熱膨張を起こすと、層間絶縁膜が変形を起こし、平坦であるはずの層間絶縁膜の表面が凸凹になる恐れが生じる。
【０００５】
そして、層間絶縁膜の表面に凹凸が生じると、ＰＥＰ(Photo Engraving Process)時に、焦点ずれが発生し、微細で正確なパターンを描けなくなる、ダマシンプロセス時に、ＣＭＰ(Chemical Mechanical Polishing)による削り過ぎや残渣などを発生させる、という問題を引き起こす。
【特許文献１】特開２００３−３４７４０１号公報
【特許文献２】特許第３４８１２２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の例では、配線層が中空構造を有する半導体装置において、温度上昇による層間絶縁膜の変形を抑制するための新構造を提案する。
【課題を解決するための手段】
【０００７】
本発明の例に係る半導体装置は、半導体基板上に互いに上下に隣接してスタックされる中空構造の第１及び第２配線層と、第１配線層内に形成され、信号線として機能しないダミーパターンと、第２配線層内に形成される導電パターンとを備える。そして、半導体基板上からみて、ダミーパターンと導電パターンとは、互いにオーバーラップする部分とそれ以外の部分とを有する。
【発明の効果】
【０００８】
本発明の例によれば、配線層が中空構造を有する半導体装置において、温度上昇による層間絶縁膜の変形を抑制することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら、本発明の実施の形態について詳細に説明する。
【００１０】
１．  概要  
本発明の例は、配線層が中空構造を有する半導体装置を対象とする。このような半導体装置において、温度上昇による層間絶縁膜の変形を抑制するのに効果的な、互いに上下に隣接する第１及び第２配線層内の導電パターンのレイアウトを提案する。
【００１１】
第１配線層内の導電パターンのうち本発明の例の対象となるものは、信号線として機能しないダミーパターンである。また、本発明の例では、第２配線層内の導電パターンの種類（信号線、ダミーパターンなど）については、特に、限定されない。
【００１２】
そして、本発明の例では、半導体基板上からみて、第１配線層内の導電パターン（ダミーパターン）と第２配線層内の導電パターンとが互いにオーバーラップする部分とそれ以外の部分とを有する、という平面レイアウトとする。
【００１３】
これにより、例えば、上側の層間絶縁膜の堆積時に温度上昇が生じても、既に形成された下側の層間絶縁膜の変形を抑制することができる。
【００１４】
２．  層間絶縁膜の変形について  
まず、層間絶縁膜の変形について考察する。
【００１５】
配線層が中空構造を有するＬＳＩを製造したところ、ダミーパターンが配置されるエリア内で層間絶縁膜の変形が顕著であることが判明した。
【００１６】
これは、信号線などの導電線が配置されるエリア内では、導電線が不規則に密集しているのに対し、ダミーパターンが配置されるエリア内では、ダミーパターンが規則的に配置されていることによると想定される。
【００１７】
そこで、導電パターン（ダミーパターン）のレイアウトと層間絶縁膜の変形との関係についてシミュレーションを試みた。
【００１８】
図１は、層間絶縁膜の変形のシミュレーション結果を示している。  
このシミュレーションは、二次元で行った。
【００１９】
半導体基板Ｓ上に５つの配線層Ｌ１〜Ｌ５を配置し、各配線層は、中空構造とした。また、導電パターンＰは、アイランド状（正方形 1μｍ×1μｍ）と仮定した。配線層Ｌ１〜Ｌ５上には、これらの床又は天井となる層間絶縁膜Ｉ１〜Ｉ５を配置した。
【００２０】
全ての配線層Ｌ１〜Ｌ５内に導電パターンＰを配置し、エリアＡにおいては、半導体基板Ｓ上からみて、導電パターンＰは、互いにオーバーラップする部分を持たないレイアウトとした。また、エリアＢにおいては、半導体基板Ｓ上からみて、導電パターンＰは、互いに完全にオーバーラップするレイアウトとした。
【００２１】
温度は、層間絶縁膜の堆積時の温度（約350℃）を考慮して、330℃（＝350℃−室温20℃）とした。
【００２２】
導電パターンＰの材料及び層間絶縁膜Ｉ１〜Ｉ５の材料については、表１に示すものを採用した。
【表１】
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【００２３】
表１において、導電パターンＰの材料の一つに銅(Cu)を示したのは、現在のＬＳＩでは、配線材料として銅が一般的に使用されるためである。
【００２４】
また、層間絶縁膜については、SiO2、SixNyなどが一般的に使用されるが、最近では、これらよりも低い誘電率を持つ材料として、SiCxOy、SiCxOyHz、有機CHxなどが使用される。また、配線材料として銅を使用する場合には、銅の拡散防止膜として、SiCxNy、SiCxなどが層間絶縁膜の一部に使用される。
【００２５】
そこで、これらの絶縁材料についても、シミュレーションを行うに当ってのパラメータの一つとして挙げている。
【００２６】
表１から分かることは、導電パターンＰと層間絶縁膜Ｉ１〜Ｉ５との間で、機械的特性としてのヤング率に開きがあることにある。また、当然のことながら、材料が異なれば、熱膨張係数も異なる。
【００２７】
従って、製造工程中に温度の上昇が生じるステップが存在すれば、ヤング率の違いにより局所的変形が生じると共に、熱膨張係数の違いにより各材料の伸び量に違いが生じる。
【００２８】
その結果、図１に示すように、層間絶縁膜Ｉ１〜Ｉ５の変形（凹凸）が生じる。この変形は、特に、最上の層間絶縁膜Ｉ５に顕著に起こる。
【００２９】
３．  実施の形態  
以下、実施の形態について説明する。
【００３０】
(1)   デバイス構造  
図２は、本発明の例に係るデバイス構造を示している。
【００３１】
半導体基板Ｓ上には、絶縁層を介して複数の配線層（本例では、５つ）Ｌ１〜Ｌ５がスタックされる。配線層Ｌ１〜Ｌ５上には、これらの床又は天井となる層間絶縁膜Ｉ１〜Ｉ５が形成される。
【００３２】
全ての配線層Ｌ１〜Ｌ５内には、導電パターンＰが配置される。導電パターンＰは、ダミーパターンの他、信号線などの導電線を含む。但し、本発明の例では、ダミーパターンが配置されるエリアを前提とするため、導電パターンＰの少なくとも１つは、ダミーパターンである。
【００３３】
配線層Ｌ１〜Ｌ５内の導電パターンＰの間のエリアは、完全な空洞(cavity)になっている。即ち、配線層Ｌ１〜Ｌ５は、中空構造である。
【００３４】
導電パターンＰの材料及び層間絶縁膜Ｉ１〜Ｉ５の材料については、特に、限定されない。また、空洞内に満たすガスの種類についても、特に、限定されない。
【００３５】
そして、半導体基板Ｓ上からみて、互いに上下に隣接する２つの配線層内の導電パターンＰは、互いにオーバーラップする部分とそれ以外の部分とを有する。
【００３６】
このような構造によれば、導電パターンＰがオーバーラップすることにより、構造そのものが強固になるため、製造工程中に温度上昇が生じても、層間絶縁膜の変形を抑制することができる。
【００３７】
(2)   オーバーラップ量  
次に、導電パターンのオーバーラップ量と層間絶縁膜の撓み量との関係をシミュレーションし、オーバーラップ量の適正範囲について考察する。
【００３８】
図３及び図４は、撓み量のシミュレーション結果を示している。  
このシミュレーションは、二次元で行った。
【００３９】
半導体基板上に５つの配線層を配置し、温度330℃を与えたときの最上の層間絶縁膜の最大撓み量（上下方向）を、オーバーラップ量、即ち、オーバーラップする部分の長さ（割合）をパラメータにして求めた。
【００４０】
ここで、全ての配線層内に導電パターンを配置し、各配線層は、中空構造とした。また、導電パターンは、アイランド状（正方形 1000nm×1000nm）とした。
【００４１】
導電パターンは、Cuとし、層間絶縁膜は、SiCxOy/SiCxNyの積層とした。
【００４２】
オーバーラップする部分の長さ（割合）が0nm(0％)である場合は、最大撓み量は、26.0nmとなった。これは、図１のエリアＡの構造に対応する。
【００４３】
また、オーバーラップする部分の長さ（割合）が、200nm(20％)、500nm(50％)、700nm(70％)である場合は、それぞれ、最大撓み量は、14.3nm、11.4nm、11.1nmとなった。
【００４４】
そして、オーバーラップする部分の長さ（割合）が1000nm(100％)である場合は、最大撓み量は、10.4nmとなった。これは、図１のエリアＢの構造に対応する。
【００４５】
このシミュレーション結果から分かることは、オーバーラップ量を多くすればするほど、層間絶縁膜の撓み量、特に、最上の層間絶縁膜の最大撓み量が小さくなる、ということである。
【００４６】
撓み量の許容範囲については、ＬＳＩの世代、即ち、リソグラフィによる最小加工寸法などの条件により異なるが、概ね、15nm以下であれば、正確なパターンを描くことができる。
【００４７】
従って、オーバーラップ量の最小値は、導電パターンの長さ(1000nm)の20％以上(200nm以上)にするのが好ましい。
【００４８】
また、オーバーラップ量の最大値については、他の弊害が発生しない、ということを条件に決める。
【００４９】
図５は、オーバーラップ量とクラックの発生頻度との関係を示している。
【００５０】
この図から分かることは、オーバーラップ量が増加すると、クラックの発生頻度が上昇する、ということにある。このクラックは、導電パターン及び層間絶縁膜の双方に発生し、その原因は、熱膨張時に発生するせん断応力に起因する。
【００５１】
特に、オーバーラップ量が800nm(80％)を超えると、クラックの発生頻度が急上昇している。
【００５２】
従って、オーバーラップ量の最大値は、導電パターンの長さ(1000nm)の80％以下(800nm以下)にするのが好ましい。
【００５３】
(3)   導電パターンの形状について  
次に、導電パターンの形状（サイズを含む）について考察する。
【００５４】
上述のシミュレーションでは、全ての導電パターンの形状を同じ（アイランド状）としたが、本発明の例では、概要の項目で示した条件を満たす限り、導電パターンの形状については、特に、限定されない。
【００５５】
図６は、図２のデバイス構造の変形例を示している。  
この変形例が図２のデバイス構造と異なる点は、配線層Ｉ２，Ｉ４内の導電パターンＰ２のサイズ及び位置にある。
【００５６】
具体的には、配線層Ｉ２，Ｉ４内の導電パターンＰ２のサイズは、配線層Ｉ１，Ｉ３，Ｉ５内の導電パターンＰ１のサイズの２倍となっている。
【００５７】
例えば、全ての導電パターンＰ１，Ｐ２の形状を正方形と仮定すると、配線層Ｉ１，Ｉ３，Ｉ５内の導電パターンＰ１のサイズは、1000nm×1000nmとし、配線層Ｉ２，Ｉ４内の導電パターンＰ２のサイズは、2000nm×2000nmとする。
【００５８】
また、この場合、配線層Ｉ１，Ｉ３，Ｉ５内の２つの導電パターンＰ１に、配線層Ｉ２，Ｉ４内の１つの導電パターンＰ２を対応させて、導電パターンＰ１，Ｐ２をオーバーラップさせることができる。
【００５９】
ここで、図６の変形例のように、導電パターンＰ１、Ｐ２の形状が異なる場合には、オーバーラップ量の適正範囲については、これらのうち大きいほうの導電パターンＰ２に基づいて判断する。
【００６０】
図７乃至図９は、ダミーパターンの形状の例を示している。  
導電パターンが信号線の場合には、当然に、その形状は、ライン状になるが、導電パターンがダミーパターンである場合には、その形状については、特に、限定されない。
【００６１】
例えば、ダミーパターンＤＰは、図７に示すように、ライン状（ラインパターン）であってもよいし、図８に示すように、アイランド状（アイランドパターン）であってもよいし、図９に示すように、ネットワーク状（ネットワークパターン）であってもよい。
【００６２】
ラインパターン同士の組み合わせとしては、図１０に示すように、互いに上下に隣接する配線層内のラインパターンの延びる方向を直交させる例がある。
【００６３】
アイランドパターン同士の組み合わせとしては、図１１に示すように、互いに上下に隣接する配線層内のアイランドパターンのサイズを変える例がある。
【００６４】
(4)   まとめ  
以上、説明したように、本発明の例によれば、互いに上下に隣接する２つの配線層内の導電パターン（少なくとも一方はダミーパターン）がオーバーラップする部分とそれ以外の部分とを有するため、温度上昇による層間絶縁膜の変形を抑制できる。
【００６５】
４．  適用例  
本発明の例は、半導体メモリ、ロジックＬＳＩ、マイコンなど、ＬＳＩ全般に適用可能である。
【００６６】
また、本発明の例を実際にＬＳＩに適用した場合、互いに上下に隣接する２つの配線層の間の層間絶縁膜内には信号線同士を接続するプラグが配置される。この点を考慮すると、実際のデバイス構造は、以下のようになる。
【００６７】
図１２の例は、配線層Ｌｕ内の上側の導電パターンＰｕ及び配線層Ｌｄ内の下側の導電パターンＰｄのうちの少なくとも１つがダミーパターンの場合である。導電パターンＰｕ，Ｐｄは、層間絶縁膜Ｉを介して互いに独立している。
【００６８】
導電パターンＰｕ，Ｐｄは、それぞれ、その側面及び底面にバリアメタルＭを有する。このような構造は、例えば、ダマシンプロセスにより形成される。
【００６９】
図１３の例は、配線層Ｌｕ内の上側の導電パターンＰｕ及び配線層Ｌｄ内の下側の導電パターンＰｄが共にダミーパターンの場合である。導電パターンＰｕ，Ｐｄは、層間絶縁膜Ｉ内のプラグＨを介して互いに接続される。
【００７０】
導電パターンＰｕ，Ｐｄ及びプラグＨは、それぞれ、その側面及び底面にバリアメタルＭを有する。このような構造は、例えば、デュアルダマシンプロセスにより形成される。
【００７１】
図１４の例は、配線層Ｌｕ内の上側の導電パターンＰｕ及び配線層Ｌｄ内の下側の導電パターンＰｄが共にダミーパターンの場合である。導電パターンＰｕ，Ｐｄは、層間絶縁膜Ｉ内のプラグＨを介して互いに接続される。
【００７２】
さらに、プラグＨの周辺が完全に空洞化される。
【００７３】
導電パターンＰｕ，Ｐｄ及びプラグＨは、それぞれ、その側面及び底面にバリアメタルＭを有する。このような構造は、例えば、デュアルダマシンプロセスにより形成される。
【００７４】
５．  むすび  
本発明の例によれば、配線層が中空構造を有する半導体装置において、温度上昇による層間絶縁膜の変形を抑制することができる。
【００７５】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００７６】
【図１】比較例としてのデバイス構造を示す図。
【図２】本発明の例としてのデバイス構造を示す図。
【図３】撓み量のシミュレーション結果を示す図。
【図４】オーバーラップ量と撓み量との関係を示す図。
【図５】オーバーラップ量とクラックの発生頻度との関係を示す図。
【図６】変形例としてのデバイス構造を示す図。
【図７】ダミーパターンの形状の例を示す図。
【図８】ダミーパターンの形状の例を示す図。
【図９】ダミーパターンの形状の例を示す図。
【図１０】オーバーラップの例を示す図。
【図１１】オーバーラップの例を示す図。
【図１２】適用例としてのデバイス構造を示す図。
【図１３】適用例としてのデバイス構造を示す図。
【図１４】適用例としてのデバイス構造を示す図。
【符号の説明】
【００７７】
Ｓ：  半導体基板、  Ｌ１〜Ｌ５：  配線層、  Ｉ１〜Ｉ５：  層間絶縁膜、  Ｐ：  導電パターン、  ＤＰ：  ダミーパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2008153539.tif 000012
【図１０】
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【図１１】
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【図１２】
2008153539.tif 000015
【図１３】
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【図１４】
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