(57)【要約】【課題】チャネルストップ注入層が活性領域に形成されることを防止して、トランジスタ特性の低下を防止した半導体装置を提供する。【解決手段】ランダムロジック部ＲＰはボディコンタクト部ＢＤを有するのに対し、ＳＲＡＭ部ＳＰはボディコンタクト部ＢＤを有していない。また、ＳＲＡＭ部ＳＰの周辺回路ＰＰは、ランダムロジック部にはＰＴＩ構造を採用し、そのＭＯＳトランジスタはＰＤＳＯＩ−ＭＯＳトランジスタとしてボディ固定される構成となっている。【選択図】図５４
2008078672.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板、埋め込み絶縁膜およびＳＯＩ層が順に積層されたＳＯＩ基板の前記ＳＯＩ層上にＭＯＳトランジスタを備えて構成される、機能の異なる複数の半導体集積回路領域を備えた半導体装置であって、
前記半導体装置は、
ランダムロジック部と、ＳＲＡＭ部とを有し、
前記ランダムロジック部は、その下部に前記ＳＯＩ層を有する部分分離酸化膜によって電気的に分離され、
前記ＳＲＡＭ部は、前記ＳＯＩ層を貫通して前記ＳＯＩ基板の前記埋め込み絶縁膜に達する完全分離酸化膜によって電気的に分離され、
前記ランダムロジック部は、
前記ＳＯＩ層に設けられ、外部から電位固定可能なボディ領域を備え、
前記ボディ領域は、前記部分分離酸化膜下部の前記ＳＯＩ層に接して形成される、半導体装置。
【請求項２】
前記ランダムロジック部の前記ＭＯＳトランジスタは、
通常動作時に、そのソース・ドレイン層から延びる空乏層が前記埋め込み絶縁膜に到達しないモードで動作するＰＤ（Partially-Depleted）ＳＯＩ−ＭＯＳトランジスタであり、
前記ＳＲＡＭ部の前記ＭＯＳトランジスタは、
通常動作時に、そのソース・ドレイン層から延びる空乏層が前記埋め込み絶縁膜に到達するモードで動作するＦＤ(Fully-Depleted)ＳＯＩ−ＭＯＳトランジスタである、請求項１記載の半導体装置。
【請求項３】
前記ＳＲＡＭ部が形成される前記ＳＯＩ層の厚さは、前記ランダムロジック部が形成される前記ＳＯＩ層よりも薄い、請求項２記載の半導体装置。
【請求項４】
半導体基板、埋め込み絶縁膜およびＳＯＩ層が順に積層されたＳＯＩ基板の前記ＳＯＩ上にＭＯＳトランジスタを備えて構成される、機能の異なる複数の半導体集積回路領域を備えた半導体装置であって、
前記半導体装置は、
ＳＲＡＭ部を少なくとも有し、
前記ＳＲＡＭ部は、
その下部に前記ＳＯＩ層を有する部分分離酸化膜によって電気的に分離され、前記ＳＯＩ層に設けられた、外部から電位固定可能なボディ領域を備え、
前記ボディ領域は、前記部分分離酸化膜下部の前記ＳＯＩ層に接して形成される、半導体装置。
【請求項５】
前記ＳＲＡＭ部が形成される前記ＳＯＩ層の厚さは、１８０ｎｍ〜２２０ｎｍである、請求項４記載の半導体装置。
【請求項６】
ＳＯＩ基板のＳＯＩ層上にＭＯＳトランジスタを備えて構成される、機能の異なる複数の半導体集積回路領域を備えた半導体装置であって、
前記半導体装置は、
アナログ回路部と、デジタル回路部とを有し、
前記アナログ回路部は、その下部に前記ＳＯＩ層を有する部分分離酸化膜によって電気的に分離され、
前記デジタル回路部は、前記ＳＯＩ層を貫通して前記ＳＯＩ基板の前記埋め込み絶縁膜に達する完全分離酸化膜によって電気的に分離され、
前記アナログ回路部は、
前記ＳＯＩ層に設けられ、外部から電位固定可能なボディ領域を備え、
前記ボディ領域は、前記部分分離酸化膜下部の前記ＳＯＩ層に接して形成される、半導体装置。
【請求項７】
前記アナログ回路部および前記デジタル回路部の前記ＭＯＳトランジスタは、
通常動作時に、そのソース・ドレイン層から延びる空乏層が前記埋め込み絶縁膜に到達しないモードで動作するＰＤ（Partially-Depleted）ＳＯＩ−ＭＯＳトランジスタである、請求項６記載の半導体装置。
【請求項８】
前記デジタル回路部が形成される前記ＳＯＩ層の厚さは、前記アナログ回路部が形成される前記ＳＯＩ層よりも薄い、請求項７記載の半導体装置。
【請求項９】
半導体基板、埋め込み絶縁膜およびＳＯＩ層が順に積層されたＳＯＩ基板の前記ＳＯＩ層上にＭＯＳトランジスタを備え、前記ＭＯＳトランジスタの形成領域となる活性領域を以上規定するとともに、前記ＭＯＳトランジスタを電気的に分離するトレンチ分離酸化膜を備えた半導体装置であって、
前記トレンチ分離酸化膜は、
前記ＳＯＩ層の所定深さに達するトレンチの内壁に配設された内壁酸化膜を有し、
前記内壁酸化膜は、
前記トレンチの側壁に形成される部分の第１の厚さが、前記トレンチの底部側角部に形成される部分の第２の厚さよりも厚い、半導体装置。
【請求項１０】
前記内壁酸化膜の、前記トレンチの底部に形成される部分の第３の厚さが、前記第１の厚さよりも薄く、前記第２の厚さよりも厚い、請求項９記載の半導体装置。
【請求項１１】
半導体基板、埋め込み絶縁膜およびＳＯＩ層が順に積層されたＳＯＩ基板の前記ＳＯＩ層上にＭＯＳトランジスタを備えて構成される半導体装置が形成される半導体ウェハであって、
前記半導体ウェハは、その下部に前記ＳＯＩ層を有する部分分離酸化膜と同じ構造を有する第１のモニターパターンと、
前記ＳＯＩ層を貫通して前記ＳＯＩ基板の前記埋め込み絶縁膜に達する完全分離酸化膜と同じ構造を有する第２のモニターパターンとを、備える、半導体ウェハ。
【請求項１２】
前記完全分離酸化膜および前記部分分離酸化膜とが併合した併合分離酸化膜と同じ構造を有する第３のモニターパターンを、さらに備える、請求項１１記載の半導体ウェハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、トレンチ分離酸化膜を有する半導体装置に関する。
【背景技術】
【０００２】
シリコン基板上に埋め込み酸化膜およびＳＯＩ（Silicon On Insulator）層が配設されたＳＯＩ基板に形成されるＳＯＩ構造の半導体装置（以後、ＳＯＩデバイスと呼称）は、寄生容量を低減でき、高速動作および低消費電力という特徴を有し、携帯機器などに使用されている。
【０００３】
また、シリコン基板上に直接形成されるバルクデバイスも、微細化技術、高集積化技術の進捗は著しく、その開発の速度は加速する一方である。
【０００４】
デバイス技術の進捗に伴って、チャネル不純物やソース／ドレイン不純物の濃度は高くなり、しかも急峻な不純物プロファイルが要求される傾向にある。このため、不純物注入後の熱処理は低温で、短時間で行う傾向にある。
【０００５】
一方では、シリコン層内にトレンチを設け、該トレンチ内に絶縁物を埋め込むことで形成されたトレンチ分離構造を有するデバイスでは、その分離構造の形成に、高温で、長時間の熱処理が必須となっている。
【０００６】
ここで、ＳＯＩデバイスの一例として、図６４にトレンチ分離によりＭＯＳトランジスタ間を電気的に分離したＳＯＩデバイス７０の部分断面構成を示す。
【０００７】
図６４において、シリコン基板１０１上に埋め込み酸化膜１０２およびＳＯＩ層１０３が配設されたＳＯＩ基板において、ＳＯＩ層１０３上にはＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）ＮＭ１およびＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）ＰＭ１が配設され、両者の間は、分離酸化膜１０４によって電気的に完全に分離されている。なお、分離酸化膜１０４はＮＭＯＳトランジスタＮＭ１およびＰＭＯＳトランジスタＰＭ１を囲むように配設されている。
【０００８】
ＮＭＯＳトランジスタＮＭ１およびＰＭＯＳトランジスタＰＭ１は、ＳＯＩ層１０３中に形成されるソース・ドレイン領域ＳＤ、チャネル形成領域ＣＨ、チャネル形成領域ＣＨ上に形成されるゲート酸化膜ＧＯ、ゲート酸化膜ＧＯ上に形成されるゲート電極ＧＴおよび、ゲート電極ＧＴの側面を覆うサイドウォール酸化膜ＳＷで構成される。
【０００９】
このようにＳＯＩデバイス７０においては、ＮＭＯＳトランジスタＮＭ１およびＰＭＯＳトランジスタＰＭ１は、ＳＯＩ層１０３中で分離酸化膜１０４により互いに独立しているだけでなく、他の半導体素子等からも完全に分離されているため、両トランジスタにおいてはラッチアップが原理的に起こらない構造を呈している。
【００１０】
従って、ＣＭＯＳトランジスタを有するＳＯＩデバイスを製造する場合は、微細加工技術で決まる最小分離幅を使用できチップ面積を縮小できるメリットがあった。しかしながら、衝突電離現象によって発生するキャリア（ＮＭＯＳではホール）がチャネル形成領域に溜まり、これによりキンクが発生したり、動作耐圧が劣化したり、また、チャネル形成領域の電位が安定しないために遅延時間の周波数依存性が発生する等の基板浮遊効果により生ずる種々の問題点があった。
【００１１】
そこで考案されたのが、パーシャルトレンチ分離構造である。図６５に、パーシャルトレンチ分離構造（ＰＴＩ構造）を有するＳＯＩデバイス８０の部分断面構成を示す。
【００１２】
図６５において、ＳＯＩ層１０３上にＮＭＯＳトランジスタＮＭ１およびＰＭＯＳトランジスタＰＭ１が配設され、両者の間は、その下部にウエル領域ＷＲが配設された部分分離酸化膜１０５によって分離されている。なお、部分分離酸化膜１０５はＮＭＯＳトランジスタＮＭ１およびＰＭＯＳトランジスタＰＭ１を囲むように配設されている。
【００１３】
ここで、部分分離酸化膜１０５に対して、ＳＯＩデバイス７０における分離酸化膜１０４のように、埋め込み酸化膜１０２に達するトレンチ酸化膜で素子間を電気的に完全に分離する構造をフルトレンチ分離構造（ＦＴＩ構造）と呼称し、その酸化膜を完全分離酸化膜と呼称する。
【００１４】
このように、ＮＭＯＳトランジスタＮＭ１およびＰＭＯＳトランジスタＰＭ１は部分分離酸化膜１０５によって分離されるが、部分分離酸化膜１０５の下部のウエル領域ＷＲを通じてキャリアの移動が可能であり、キャリアがチャネル形成領域に溜まるということを防止でき、またウエル領域ＷＲを通じてチャネル形成領域の電位を固定（ボディ固定）することができるので、基板浮遊効果による種々の問題が発生しないという利点があった。
【００１５】
また、ＭＯＳトランジスタの信頼性をさらに向上させたＰＴＩ構造のＳＯＩデバイスとして、以下に説明するＭＯＳトランジスタ９０が挙げられる。以下、図６６〜図７３を用いてＭＯＳトランジスタ９０の製造方法を説明する。なおＭＯＳトランジスタ９０の構成は、最終工程を説明する図７３に示す。
【００１６】
まず、図６６に示すように、酸素イオン注入によって埋め込み酸化膜１０２を形成するＳＩＭＯＸ法や、貼り合わせ法などにより、シリコン基板１０１、埋め込み酸化膜１０２およびＳＯＩ層１０３で構成されるＳＯＩ基板を準備する。
【００１７】
そして、ＳＯＩ基板上に、ＣＶＤ法あるいは熱酸化により１０〜３０ｎｍ（１００〜３００Å）の酸化膜１０６を形成した後、その上に厚さ３０〜２００ｎｍ（３００〜２０００Å）の窒化膜１０７を形成する。続いて、窒化膜１０７上にパターニングによりレジストマスクＲＭ１を形成する。レジストマスクＲＭ１は、トレンチを形成するための開口部を有している。
【００１８】
続いて、レジストマスクＲＭ１をマスクとして窒化膜１０７、酸化膜１０６およびＳＯＩ層１０３をエッチングによりパターニングし、図６７に示すようにＳＯＩ層１０３に部分トレンチＴＲを形成する。このエッチングにおいては、ＳＯＩ層１０３を完全にエッチングして埋め込み酸化膜１０２を露出させるのではなく、トレンチの底部に所定厚さのＳＯＩ層１０３が残るようにエッチング条件を調整する。
【００１９】
なお、部分トレンチＴＲは、所定の幅でシリコン基板１０１に対してほぼ垂直方向に延びて形成されるため、集積度を損ねることなく微細化を維持した素子分離を行うことができる。
【００２０】
次に、図６８に示す工程において、厚さ５００ｎｍ（５０００Å）程度の酸化膜を堆積し、ＣＭＰ(Chemical Mechanical Polishing)処理により窒化膜１０７の途中まで研磨し、その後、窒化膜１０７および酸化膜１０６の除去を行うことにより、部分分離酸化膜１０５を形成する。ここで、図６８に向かって部分分離酸化膜１０５より左側の領域は、しきい値電圧の低いトランジスタを形成する第１の領域Ｒ１とし、部分分離酸化膜１０５より右側の領域は、一般的なしきい値電圧を有し、かつ信頼性の高いトランジスタを形成する第２の領域Ｒ２とする。
【００２１】
次に、図６９に示す工程においてＳＯＩ層１０３上に全域に渡って酸化膜ＯＸ１０１を形成する。酸化膜ＯＸ１０１の厚さは３〜１０ｎｍ（３０〜１００Å）である。その後、第２の領域Ｒ２上を覆うようにレジストマスクＲＭ２を形成し、酸化膜ＯＸ１０１を介して第１の領域Ｒ１のＳＯＩ層１０３内に半導体不純物をイオン注入により導入する。この場合の注入条件はしきい値電圧の低いトランジスタを形成するための条件であり、例えばＮＭＯＳトランジスタを形成するのであれば、ボロン（Ｂ）イオンをエネルギー５〜４０ｋｅＶ、ドーズ量１×１０11〜３×１０11／ｃｍ2で注入する。なお、これに先立って、ボロンイオンをエネルギー３０〜１００ｋｅＶ、ドーズ量１×１０12〜１×１０14／ｃｍ2で注入することでウエル領域を形成する工程を有している。
【００２２】
次に、図７０に示す工程においては第１の領域Ｒ１上を覆うようにレジストマスクＲＭ３を形成し、酸化膜ＯＸ１０１を介して第２の領域Ｒ２のＳＯＩ層１０３内に半導体不純物をイオン注入により導入する。この場合の注入条件は一般的なしきい値電圧のトランジスタを形成するための条件であり、例えばＮＭＯＳトランジスタを形成するのであれば、ボロン（Ｂ）イオンをエネルギー５〜４０ｋｅＶ、ドーズ量３×１０11〜５×１０11／ｃｍ2である。
【００２３】
次に、図７１に示す工程において、第２の領域Ｒ２上を覆うようにレジストマスクＲＭ４を形成し、第１の領域Ｒ１の酸化膜ＯＸ１０１を除去する。
【００２４】
レジストマスクＲＭ４を除去した後、図７２に示す工程において全域に渡って酸化膜を形成する。このとき、領域Ｒ１においては厚さは１〜４ｎｍ（１０〜４０Å）の酸化膜ＯＸ１０２が形成され、領域Ｒ２においては酸化膜ＯＸ１０１の厚さが増して酸化膜ＯＸ１０３となる。その後、全域に渡って、ゲート電極となる多結晶シリコン層（以下、ポリシリコン層と呼称）ＰＳ１を形成する。
【００２５】
続いて、図７３に示す工程において、ポリシリコン層ＰＳ１、酸化膜ＯＸ１０２およびＯＸ１０３をパターニングして、ゲート電極ＧＴ１およびＧＴ２、ゲート酸化膜ＧＯ１およびＧＯ２を形成し、サイドウォール酸化膜ＳＷの形成、ソース・ドレイン層ＳＤの形成によりＮＭＯＳトランジスタＮＭ３およびＮＭ４を形成する。なお、部分分離酸化膜１０５の下部はウエル領域ＷＲとなっている。
【００２６】
なお、ＮＭＯＳトランジスタＮＭ３およびＮＭ４上には層間絶縁膜が形成され、層間絶縁膜を貫通してソース・ドレイン層ＳＤに達する複数のコンタクトホールが形成されてＳＯＩデバイス９０を構成するが、それらについては図示を省略する。
【００２７】
以上説明したように、ＰＴＩ構造のＳＯＩデバイスは、基板浮遊効果による種々の問題を解消できるデバイスとして広く利用されつつあるが、部分分離酸化膜下部のウエル領域は、酸化膜形成時の偏析現象により不純物濃度が低下し導電型が反転する場合がある。これを防止するために、ウエル領域と同じ導電型の不純物を注入する、チャネルストップ注入を行う。しかし、先に説明したように、トレンチ分離構造の形成に際しては、高温で、長時間の熱処理が必須となるので、トレンチ分離構造の形成前にチャネルストップ注入を行っても、その後の熱処理によって不純物が拡散してプロファイルが乱れ、所期の効果が得られない可能性がある。
【００２８】
これを解消する方法としては、トレンチ分離構造形成後に不純物を注入する方法が挙げられるが、その場合には、トレンチ分離酸化膜の下部のみに高濃度の不純物を注入することが難しいという問題が生じる。
【００２９】
すなわち、図７４に示すように、ＳＯＩ層１０３の表面内に部分分離酸化膜１０５を形成した後、部分分離酸化膜１０５の上部からイオン注入を行い、部分分離酸化膜１０５の下部に不純物を注入する場合、ＭＯＳトランジスタ等の半導体素子を形成する活性領域ＡＲにも高濃度の不純物が導入されて、不純物層ＸＬが形成される。
【００３０】
これは、部分分離酸化膜１０５の、ＳＯＩ層１０３の主面から突出する部分の高さＬで規定される分離段差が低い（例えば２０ｎｍ）ためであり、部分分離酸化膜１０５を通過して、その下部のウエル領域に不純物プロファイルのピークが形成されるエネルギーで注入を行うと、活性領域ＡＲ中においても高濃度の不純物層ＸＬが形成されることになる。この不純物層ＸＬの導電型はソース・ドレイン層とは反対である。
【００３１】
この結果、ＭＯＳトランジスタのしきい値調整が難しくなったり、ＭＯＳトランジスタのソース・ドレイン層あるいはソース・ドレイン層のＰＮ接合部の周囲に形成される空乏層を埋め込み酸化膜１０２にまで到達させることが困難になる。
【００３２】
図７５には、活性領域ＡＲにＭＯＳトランジスタを形成した構成を示しており、ソース・ドレイン領域ＳＤは不純物層ＸＬの存在により、ソース・ドレイン不純物が相殺され、埋め込み酸化膜１０２にまで到達していない。また、ソース・ドレイン層のＰＮ接合の周囲に形成される空乏層も不純物層ＸＬの存在により埋め込み酸化膜１０２にまで到達できない。
【００３３】
一方、部分分離酸化膜１０５の分離段差を大きくすれば、活性領域ＡＲに高濃度の不純物層ＸＬが形成されないようにできるが、半導体装置の微細化の観点からは、分離段差は２０ｎｍ以下にすることが望ましい。
【発明の開示】
【発明が解決しようとする課題】
【００３４】
本発明は上記のような問題点を解消するためになされたもので、チャネルストップ注入層が活性領域に形成されることを防止して、トランジスタ特性の低下を防止した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００３５】
本発明に係る請求項１記載の半導体装置は、半導体基板、埋め込み絶縁膜およびＳＯＩ層が順に積層されたＳＯＩ基板の前記ＳＯＩ層上にＭＯＳトランジスタを備えて構成される、機能の異なる複数の半導体集積回路領域を備えた半導体装置であって、前記半導体装置は、ランダムロジック部と、ＳＲＡＭ部とを有し、前記ランダムロジック部は、その下部に前記ＳＯＩ層を有する部分分離酸化膜によって電気的に分離され、前記ＳＲＡＭ部は、前記ＳＯＩ層を貫通して前記ＳＯＩ基板の前記埋め込み絶縁膜に達する完全分離酸化膜によって電気的に分離され、前記ランダムロジック部は、前記ＳＯＩ層に設けられ、外部から電位固定可能なボディ領域を備え、前記ボディ領域は、前記部分分離酸化膜下部の前記ＳＯＩ層に接して形成されている。
【００３６】
本発明に係る請求項２記載の半導体装置は、前記ランダムロジック部の前記ＭＯＳトランジスタが、通常動作時に、そのソース・ドレイン層から延びる空乏層が前記埋め込み絶縁膜に到達しないモードで動作するＰＤ（Partially-Depleted）ＳＯＩ−ＭＯＳトランジスタであり、前記ＳＲＡＭ部の前記ＭＯＳトランジスタは、通常動作時に、そのソース・ドレイン層から延びる空乏層が前記埋め込み絶縁膜に到達するモードで動作するＦＤ(Fully-Depleted)ＳＯＩ−ＭＯＳトランジスタである。
【００３７】
本発明に係る請求項３記載の半導体装置は、前記ＳＲＡＭ部が形成される前記ＳＯＩ層の厚さが、前記ランダムロジック部が形成される前記ＳＯＩ層よりも薄い。
【００３８】
本発明に係る請求項４記載の半導体装置は、半導体基板、埋め込み絶縁膜およびＳＯＩ層が順に積層されたＳＯＩ基板の前記ＳＯＩ層上にＭＯＳトランジスタを備えて構成される、機能の異なる複数の半導体集積回路領域を備えた半導体装置であって、前記半導体装置は、ＳＲＡＭ部を少なくとも有し、前記ＳＲＡＭ部は、その下部に前記ＳＯＩ層を有する部分分離酸化膜によって電気的に分離され、前記ＳＯＩ層に設けられた、外部から電位固定可能なボディ領域を備え、前記ボディ領域は、前記部分分離酸化膜下部の前記ＳＯＩ層に接して形成されている。
【００３９】
本発明に係る請求項５記載の半導体装置は、前記ＳＲＡＭ部が形成される前記ＳＯＩ層の厚さが、１８０ｎｍ〜２２０ｎｍである。
【００４０】
本発明に係る請求項６記載の半導体装置は、半導体基板、埋め込み絶縁膜およびＳＯＩ層が順に積層されたＳＯＩ基板の前記ＳＯＩ層上にＭＯＳトランジスタを備えて構成される、機能の異なる複数の半導体集積回路領域を備えた半導体装置であって、前記半導体装置は、アナログ回路部と、デジタル回路部とを有し、前記アナログ回路部は、その下部に前記ＳＯＩ層を有する部分分離酸化膜によって電気的に分離され、前記デジタル回路部は、前記ＳＯＩ層を貫通して前記ＳＯＩ基板の前記埋め込み絶縁膜に達する完全分離酸化膜によって電気的に分離され、前記アナログ回路部は、前記ＳＯＩ層に設けられ、外部から電位固定可能なボディ領域を備え、前記ボディ領域は、前記部分分離酸化膜下部の前記ＳＯＩ層に接して形成されている。
【００４１】
本発明に係る請求項７記載の半導体装置は、前記アナログ回路部および前記デジタル回路部の前記ＭＯＳトランジスタが、通常動作時に、そのソース・ドレイン層から延びる空乏層が前記埋め込み絶縁膜に到達しないモードで動作するＰＤ（Partially-Depleted）ＳＯＩ−ＭＯＳトランジスタである。
【００４２】
本発明に係る請求項８記載の半導体装置は、前記デジタル回路部が形成される前記ＳＯＩ層の厚さが、前記アナログ回路部が形成される前記ＳＯＩ層よりも薄い。
【００４３】
本発明に係る請求項９記載の半導体装置は、半導体基板、埋め込み絶縁膜およびＳＯＩ層が順に積層されたＳＯＩ基板の前記ＳＯＩ層上にＭＯＳトランジスタを備え、前記ＭＯＳトランジスタの形成領域となる活性領域を規定するとともに、前記ＭＯＳトランジスタを電気的に分離するトレンチ分離酸化膜を備えた半導体装置であって、前記トレンチ分離酸化膜は、前記ＳＯＩ層の所定深さに達するトレンチの内壁に配設された内壁酸化膜を有し、前記内壁酸化膜は、前記トレンチの側壁に形成される部分の第１の厚さが、前記トレンチの底部側角部に形成される部分の第２の厚さよりも厚い。
【００４４】
本発明に係る請求項１０記載の半導体装置は、前記内壁酸化膜の、前記トレンチの底部に形成される部分の第３の厚さが、前記第１の厚さよりも薄く、前記第２の厚さよりも厚い。
【００４５】
本発明に係る請求項１１記載の半導体ウェハは、半導体基板、埋め込み絶縁膜およびＳＯＩ層が順に積層されたＳＯＩ基板の前記ＳＯＩ層上にＭＯＳトランジスタを備えて構成される半導体装置が形成される半導体ウェハであって、前記半導体ウェハは、その下部に前記ＳＯＩ層を有する部分分離酸化膜と同じ構造を有する第１のモニターパターンと、前記ＳＯＩ層を貫通して前記ＳＯＩ基板の前記埋め込み絶縁膜に達する完全分離酸化膜と同じ構造を有する第２のモニターパターンとを備えている。
【００４６】
本発明に係る請求項１２記載の半導体ウェハは、前記完全分離酸化膜および前記部分分離酸化膜とが併合した併合分離酸化膜と同じ構造を有する第３のモニターパターンをさらに備えている。
【発明の効果】
【００４７】
本発明に係る請求項１記載の半導体装置によれば、ランダムロジック部が部分分離酸化膜によって電気的に分離され、ＳＲＡＭ部が完全分離酸化膜によって電気的に分離され、また、ランダムロジック部がボディ領域を備え、ボディ領域は、部分分離酸化膜下部のＳＯＩ層に接して形成されるので、ランダムロジック部のＭＯＳトランジスタにおいて安定した動作が得られ、ＳＲＡＭ部のＭＯＳトランジスタは電気的に完全に分離することができる。
【００４８】
本発明に係る請求項２記載の半導体装置によれば、ＳＲＡＭ部のＭＯＳトランジスタにおいては、スイッチング特性が良好となり、また、寄生バイポーラ効果を低減してソフトエラー耐性を高めることができる。
【００４９】
本発明に係る請求項３記載の半導体装置によれば、ＳＲＡＭ部のＭＯＳトランジスタにおいて、ソフトエラー耐性を向上させることができる。
【００５０】
本発明に係る請求項４記載の半導体装置によれば、ＳＲＡＭ部が部分分離酸化膜によって電気的に分離され、ボディ固定されるので、ＳＲＡＭ部のＭＯＳトランジスタにおいて基板浮遊効果を防止できる。
【００５１】
本発明に係る請求項５記載の半導体装置によれば、ＳＲＡＭ部が形成されるＳＯＩ層の厚さを１８０ｎｍ〜２２０ｎｍとすることで、ソフトエラー耐性を改善することができる。
【００５２】
本発明に係る請求項６記載の半導体装置によれば、アナログ回路部が部分分離酸化膜によって電気的に分離され、デジタル回路部が完全分離酸化膜によって電気的に分離され、また、アナログ回路部がボディ領域を備え、ボディ領域は、部分分離酸化膜下部のＳＯＩ層に接して形成されるので、アナログ回路部では、ＭＯＳトランジスタの動作の安定性や、線形性が得られ、またノイズも少なくなる。デジタル回路部はＳＯＩ層の薄膜領域に形成されるので、寄生容量を小さくでき、より高速動作が可能で、低消費電力を実現できる。
【００５３】
本発明に係る請求項７記載の半導体装置によれば、アナログ回路部およびデジタル回路部のＭＯＳトランジスタは、何れもＰＤＳＯＩ−ＭＯＳトランジスタであるので、しきい値電圧の制御性が優れている。
【００５４】
本発明に係る請求項８記載の半導体装置によれば、デジタル回路部のＭＯＳトランジスタにおいて、ソフトエラー耐性を向上させることができる。
【００５５】
本発明に係る請求項９記載の半導体装置によれば、トレンチ分離酸化膜のためのトレンチの側壁に形成される部分の第１の厚さが、トレンチの底部側角部に形成される部分の第２の厚さよりも厚いので、ジャンクションリークを低減できる。
【００５６】
本発明に係る請求項１０記載の半導体装置によれば、ジャンクションリークをさらに低減できる。
【００５７】
本発明に係る請求項１１記載の半導体ウェハによれば、第２のモニターパターンを備えることで、層間絶縁膜の厚さの検出において、分光エリプソメトリの測定結果の解析が容易となる。
【００５８】
本発明に係る請求項１２記載の半導体ウェハによれば、第３のモニターパターンをさらに備えるので、層間絶縁膜の厚さの検出において、分光エリプソメトリの測定結果の解析が容易となる。
【発明を実施するための最良の形態】
【００５９】
＜Ａ．実施の形態１＞
まず、チャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法について、製造工程を順に示す断面図である図１〜図１３を用いて説明する。
【００６０】
まず、図１に示すように、酸素イオン注入によって埋め込み酸化膜２（埋め込み絶縁膜）を形成するＳＩＭＯＸ法や、貼り合わせ法などにより、シリコン基板１、埋め込み酸化膜２およびＳＯＩ層３で構成されるＳＯＩ基板を準備する。なお、ＳＯＩ基板は上記以外の方法で形成されたものであっても良い。
【００６１】
通常、ＳＯＩ層３の膜厚は５０〜２００ｎｍ、埋め込み酸化膜２の膜厚は１００〜５００ｎｍである。そして、ＳＯＩ基板上に、ＣＶＤ法（８００℃程度の温度条件）あるいは熱酸化（８００〜１０００℃の温度条件）により厚さ１０〜３０ｎｍ（１００〜３００Å）のシリコン酸化膜（以後、酸化膜と呼称）４を形成する。
【００６２】
その後、酸化膜４上にＣＶＤ法により、厚さ１０〜１００ｎｍ（１００〜１０００Å）の多結晶シリコン膜（以後。ポリシリコン膜と呼称）５を形成する。
【００６３】
そして、ポリシリコン膜５上に、ＣＶＤ法あるいは熱酸化により厚さ１０〜２００ｎｍ（１００〜２０００Å）の酸化膜６を形成し、酸化膜６上にＣＶＤ法により、厚さ１０〜３００ｎｍ（１００〜３０００Å）のポリシリコン膜７を形成する。
【００６４】
さらに、ポリシリコン膜７上に、ＣＶＤ法（７００℃程度の温度条件）により厚さ３０〜２００ｎｍ（３００〜２０００Å）のシリコン窒化膜（以後、窒化膜と呼称）８を形成する。なお、酸化膜４、ポリシリコン膜５、酸化膜６、ポリシリコン膜７および窒化膜８は後に形成されるトレンチ分離酸化膜形成のために補助的に機能するので補助膜と呼称することもある。
【００６５】
その後、窒化膜８上に、トレンチ分離酸化膜の形成位置に対応する部分が開口部となったレジストマスクをパターニングし、窒化膜８およびポリシリコン膜７をドライエッチングあるいはウエットエッチングにより選択的に除去する。
【００６６】
その後、図２に示すように、パターニングされた窒化膜８をエッチングマスクとして、酸化膜６、ポリシリコン膜５、酸化膜４を貫通するとともに、ＳＯＩ層３を所定深さまでエッチングしてトレンチＴＲ１を形成する。このエッチングにおいては、ＳＯＩ層３を完全にエッチングして埋め込み酸化膜２を露出させるのではなく、トレンチの底部に所定厚さのＳＯＩ層３が残るようにエッチング条件を調整する。
【００６７】
なお、部分トレンチＴＲ１は、所定の幅でシリコン基板１に対してほぼ垂直方向に延びて形成されるため、集積度を損ねることなく微細化を維持した素子分離を行うことができる。
【００６８】
次に、図３に示す工程において、トレンチＴＲ１の内壁を酸化して酸化膜ＯＸ１を形成し、図４に示す工程においてトレンチＴＲ１内に酸化膜ＯＸ２を埋め込む。
【００６９】
この酸化膜ＯＸ２は、例えばＨＤＰ(High-Density-Plasma)−ＣＶＤ法で形成すれば良い。ＨＤＰ−ＣＶＤ法は一般的なプラズマＣＶＤよりも１桁〜２桁高い密度のプラズマを使用し、スパッタリングとデポジションを同時に行いながら酸化膜を堆積するものであり、膜質の良好な酸化膜を得ることができる。
【００７０】
その後、酸化膜ＯＸ２上に、ＭＯＳトランジスタ等の半導体素子を形成する活性領域に対応する部分が開口部となったレジストマスクＲＭ１１をパターニングし、レジストマスクＲＭ１１の開口パターンに合わせて酸化膜ＯＸ２を所定深さまでエッチングした後、レジストマスクＲＭ１１を除去する。このような処理を行う理由は、後に行うＣＭＰ（Chemical Mechanical Polishing）処理で酸化膜ＯＸ２を除去するが、その際に、酸化膜ＯＸ２が均一に除去されるようにするためである。
【００７１】
そして、ＣＭＰにより酸化膜ＯＸ２を除去して、トレンチＴＲ１内にのみ酸化膜ＯＸ２を残した後、熱リン酸で窒化膜８を除去し、さらにポリシリコン膜７を除去することで、図５に示す部分分離酸化膜ＰＴ１１を得る。ここで、ポリシリコン膜７の除去は、アルカリ液、例えばＫＯＨ（水酸化カリウム）溶液あるいはアンモニアと過酸化水素水との混合溶液を用いたウエットエッチングを用いても良いし、酸化膜との選択性のあるドライエッチングを用いても良い。
【００７２】
部分分離酸化膜ＰＴ１１は、酸化膜６の主面から突出し、全体の厚さは６００ｎｍ（６０００Å）程度である。なお、ＳＯＩ層３内での厚さを１００ｎｍ程度とすれば、いわゆる分離段差は５００ｎｍ程度となる。
【００７３】
次に、図６に示す工程において、ＰＭＯＳトランジスタが形成される領域ＰＲの上部が開口部となるようにレジストマスクＲＭ１２を形成する。そして、部分分離酸化膜ＰＴ１１を通過してＳＯＩ層３内で不純物プロファイルのピークが形成されるエネルギーでチャネルストップ注入を行い、部分分離酸化膜ＰＴ１１の下部のＳＯＩ層３内、すなわち分離領域にチャネルストップ層Ｎ１を形成する。
【００７４】
ここで、注入される不純物はＮ型の不純物であり、リン（Ｐ）を用いるならば、その注入エネルギーは、例えば６０〜１２０ｋｅＶとし、チャネルストップ層Ｎ１の濃度は１×１０17〜１×１０19／ｃｍ3とする。
【００７５】
このとき、活性領域ＡＲに対応するＳＯＩ層３内では、チャネルストップ注入の不純物は停止せず、埋め込み酸化膜２やその下部のシリコン基板１内に注入されることになる。図６においては、シリコン基板１内に不純物層Ｎ１１が形成された例を示している。
【００７６】
次に、図７に示す工程において、ＮＭＯＳトランジスタが形成される領域ＮＲの上部が開口部となるようにレジストマスクＲＭ１３を形成する。そして、部分分離酸化膜ＰＴ１１を通過してＳＯＩ層３内で不純物プロファイルのピークが形成されるエネルギーでチャネルストップ注入を行い、部分分離酸化膜ＰＴ１１の下部のＳＯＩ層３内、すなわち分離領域にチャネルストップ層Ｐ１を形成する。
【００７７】
ここで、注入される不純物はＰ型の不純物であり、ボロン（Ｂ）を用いるならば、その注入エネルギーは、例えば３０〜６０ｋｅＶとし、チャネルストップ層Ｐ１の濃度は１×１０17〜１×１０19／ｃｍ3とする。
【００７８】
このとき、活性領域ＡＲに対応するＳＯＩ層３内では、チャネルストップ注入の不純物は停止せず、埋め込み酸化膜２やその下部のシリコン基板１内に注入されることになる。図７においては、シリコン基板１内に不純物層Ｐ１１が形成された例を示している。
【００７９】
このように、分離段差を利用してチャネルストップ注入を行うことにより、分離領域に自己整合的に高濃度のチャネルストップ層Ｎ１およびＰ１を形成することができる。
【００８０】
次に、図８に示す工程において、部分分離酸化膜ＰＴ１１および内壁酸化膜ＯＸ１を、水（Ｈ2Ｏ）対フッ酸（ＨＦ）の比率が５０対１の２％フッ酸溶液に１００〜２０００秒曝すフッ酸処理により部分分離酸化膜ＰＴ１１および内壁酸化膜ＯＸ１をエッチングして、分離段差を低減した部分分離酸化膜ＰＴ１を形成する。
【００８１】
次に、図９に示す工程において、ウエットエッチングあるいは酸化膜との選択性のあるドライエッチングにより、酸化膜４上のポリシリコン膜５を除去する。
【００８２】
次に、図１０に示す工程において、ＰＭＯＳトランジスタが形成される領域ＰＲの上部が開口部となるようにレジストマスクＲＭ１４を形成する。そして、チャネル注入としてＮ型不純物、例えばＰ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）の何れかを注入して、トランジスタのしきい値電圧を設定する。
【００８３】
このときの注入条件の一例としては、リンを用いる場合には、注入エネルギー２０〜１００ｋｅＶで、ドーズ量１×１０10〜１×１０14／ｃｍ2とする。
【００８４】
次に、図１１に示す工程において、ＮＭＯＳトランジスタが形成される領域ＮＲの上部が開口部となるようにレジストマスクＲＭ１５を形成する。そして、チャネル注入としてＰ型不純物、例えばＢ（ボロン）あるいはＩｎ（インジウム）を注入して、トランジスタのしきい値電圧を設定する。
【００８５】
このときの注入条件の一例としては、ボロンを用いる場合には、注入エネルギー５〜４０ｋｅＶで、ドーズ量１×１０10〜１×１０14／ｃｍ2とする。なお、しきい値電圧をより低くするのであればドーズ量を減らせば良い。
【００８６】
チャネル注入後、注入ダメージ回復を目的に短時間の熱処理を行う。
【００８７】
その後、酸化膜４をウエットエッチングにより除去し、代わりに、図１２に示すように、ＳＯＩ層３上に１〜４ｎｍ（１０〜４０Å）の厚さの絶縁膜１１を形成する。これには、熱酸化法、Rapid Thermal Oxidation法、ＣＶＤ法などが使用できる。さらに、絶縁膜１１上に１００〜４００ｎｍ（１０００〜４０００Å）の厚さのポリシリコン膜１２をＣＶＤ法により堆積する。
【００８８】
そして、図１３に示すように、領域ＰＲおよびＮＲにおいて、絶縁膜１１およびポリシリコン膜１２をパターニングしてゲート絶縁膜１１およびゲート電極１２とし、ゲート電極１２を注入マスクとして不純物注入（ＬＤＤ注入）を行うことで低ドープドレイン層（あるいはソース・ドレインエクステンション層）１４を形成する。
【００８９】
その後、ゲート絶縁膜１１およびゲート電極１２の側壁に絶縁膜のスペーサ（サイドウォールスペーサ）１３を形成し、ゲート電極１２およびサイドウォールスペーサ１３を注入マスクとして、ソース・ドレイン層形成のための不純物注入（ソース・ドレイン注入）を行うことでソース・ドレイン層１５を形成する。
【００９０】
さらに、注入ダメージ回復および注入イオン活性化のために短時間の熱処理を行う。
【００９１】
その後、全面に渡ってＣｏ（コバルト）などの高融点金属層をスパッタリング法で形成し、熱処理によりシリコンとのシリサイド反応を起こさせてシリサイド層を形成する。なお、当該シリサイド反応により、ゲート電極１２の上部およびソース・ドレイン層１５の上部に、それぞれシリサイド層１６および１７が形成され、未反応の高融点金属層を除去する。
【００９２】
その後、全面に渡って層間膜ＺＬを形成し、層間絶縁膜ＺＬを貫通してシリサイド層１７に達するコンタクトプラグＣＰを設け、コンタクトプラグＣＰに配線層ＷＬを接続することで、図１３に示すＳＯＩデバイス１００が形成される。
【００９３】
以上説明した半導体装置の製造方法によれば、分離段差の大きな部分分離酸化膜ＰＴ１１を形成し、部分分離酸化膜ＰＴ１１を通してチャネルストップ注入を行うことにより、分離領域に自己整合的に高濃度のチャネルストップ層Ｎ１およびＰ１を形成することができる。そして、この場合には、活性領域ＡＲに対応するＳＯＩ層３内には、チャネルストップ層は形成されないので、ＭＯＳトランジスタのしきい値調整を支障なく行うことができ、また、ＭＯＳトランジスタのソース・ドレイン層あるいはソース・ドレイン層のＰＮ接合部の周囲に形成される空乏層を埋め込み酸化膜２にまで到達させることが可能となり、トランジスタ特性の低下を防止した半導体装置を得ることができる。
【００９４】
なお、部分分離酸化膜ＰＴ１１は、チャネルストップ注入後に分離段差を小さくするようにエッチングして、最終的には分離段差が２０ｎｍ以下の部分分離酸化膜ＰＴ１とするので、半導体装置の微細化に伴う不具合が生じることがない。
【００９５】
また、ＳＯＩ層３上に、酸化膜４、ポリシリコン膜５、酸化膜６、ポリシリコン膜７および窒化膜８の５層膜を形成し、これらを貫通するトレンチＴＲ１を用いて部分分離酸化膜ＰＴ１１を形成するので、分離段差を大きくすることができる。さらに、窒化膜８はトレンチＴＲ１のエッチングマスクとして機能し、ポリシリコン膜７は大きな分離段差を形成するための膜であり、酸化膜６はポリシリコン膜７の除去に際してのエッチングストッパとして機能し、ポリシリコン膜５は、エッチングにより部分分離酸化膜ＰＴ１１の分離段差を小さくする際に、活性領域の保護膜として機能する。酸化膜４はパッド酸化膜とも呼称され、ＳＯＩ層３への不純物注入に際してのダメージ低減や、上層の膜の除去に際してＳＯＩ層３の保護膜として機能する。
【００９６】
以上説明したチャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法としては、分離段差の大きな部分分離酸化膜を通してチャネルストップ注入を行う構成を示したが、以下製造工程を順に示す断面図である図１４〜図２０を用いて説明する方法によりチャネルストップ注入を行っても良い。なお、図１〜図１３を用いて説明した半導体装置の製造方法と同一の構成については同一の符号を付し、重複する説明は省略する。
【００９７】
まず、図１４に示すようにＳＯＩ基板を準備し、ＳＯＩ基板上に酸化膜４を形成する。
【００９８】
次に、酸化膜４上にＣＶＤ法により、厚さ５〜３００ｎｍ（５０〜３０００Å）のポリシリコン膜２１を形成し、ポリシリコン膜２１上に、ＣＶＤ法により厚さ１００〜２００ｎｍ（１０００〜２０００Å）の窒化膜２２を形成する。なお、酸化膜４、ポリシリコン膜２１および窒化膜２２は分離酸化膜形成のために補助的に機能するので補助膜と呼称することもある。
【００９９】
その後、レジストマスクを用いて窒化膜２２およびポリシリコン膜２１をドライエッチングあるいはウエットエッチングにより選択的に除去する。
【０１００】
そして、図１５に示すように、パターニングされた窒化膜２２をエッチングマスクとして、酸化膜４を貫通するとともに、ＳＯＩ層３を所定深さまでエッチングしてトレンチＴＲ２を形成する。このエッチングにおいては、ＳＯＩ層３を完全にエッチングして埋め込み酸化膜２を露出させるのではなく、トレンチの底部に所定厚さのＳＯＩ層３が残るようにエッチング条件を調整する。
【０１０１】
次に、図１６に示す工程においてトレンチＴＲ２の内壁を酸化して内壁酸化膜ＯＸ１を形成し、図１７に示す工程においてトレンチＴＲ２内に酸化膜ＯＸ２を埋め込む。
【０１０２】
その後、酸化膜ＯＸ２上に、ＭＯＳトランジスタ等の半導体素子を形成する活性領域に対応する部分が開口部となったレジストマスクＲＭ２１をパターニングし、レジストマスクＲＭ２１の開口パターンに合わせて酸化膜ＯＸ２を所定深さまでエッチングした後、レジストマスクＲＭ２１を除去する。
【０１０３】
そして、ＣＭＰにより窒化膜２２上の酸化膜ＯＸ２を除去して、トレンチＴＲ２内にのみ酸化膜ＯＸ２を残すことで、図１８に示す部分分離酸化膜ＰＴ２１を得る。
【０１０４】
次に、図１９に示す工程において、フッ酸（ＨＦ）処理により部分分離酸化膜ＰＴ２１および内壁酸化膜ＯＸ１をエッチングして、分離段差を低減した部分分離酸化膜ＰＴ２を形成する。このとき、分離酸化膜ＰＴ２の厚みは１００〜１５０ｎｍ（１０００〜１５００Å）とし、分離段差は２０ｎｍ程度とする。
【０１０５】
その後、ＰＭＯＳトランジスタが形成される領域ＰＲの上部が開口部となるようにレジストマスクＲＭ２２を形成する。そして、部分分離酸化膜ＰＴ２を通過してＳＯＩ層３内で不純物プロファイルのピークが形成されるエネルギーでチャネルストップ注入を行い、部分分離酸化膜ＰＴ２の下部のＳＯＩ層３内、すなわち分離領域にチャネルストップ層Ｎ１を形成する。
【０１０６】
ここで、注入される不純物はＮ型の不純物であり、リン（Ｐ）を用いるならば、その注入エネルギーは、例えば１００〜３００ｋｅＶとし、チャネルストップ層Ｎ１の濃度は１×１０17〜１×１０19／ｃｍ3とする。
【０１０７】
このとき、活性領域ＡＲに対応するＳＯＩ層３上にはポリシリコン膜２１および窒化膜２２が残っており、その厚さは約４００ｎｍ（４０００Å）であるので、上述したエネルギーではポリシリコン膜２１および窒化膜２２を通過できず、活性領域ＡＲに対応するＳＯＩ層３内にはチャネルストップ注入の不純物は注入されない。
【０１０８】
次に、図２０に示す工程において、ＮＭＯＳトランジスタが形成される領域ＮＲの上部が開口部となるようにレジストマスクＲＭ２３を形成する。そして、部分分離酸化膜ＰＴ２を通過してＳＯＩ層３内で不純物プロファイルのピークが形成されるエネルギーでチャネルストップ注入を行い、部分分離酸化膜ＰＴ２の下部のＳＯＩ層３内、すなわち分離領域にチャネルストップ層Ｐ１を形成する。
【０１０９】
ここで、注入される不純物はＰ型の不純物であり、ボロン（Ｂ）を用いるならば、その注入エネルギーは、例えば３０〜１００ｋｅＶとし、チャネルストップ層Ｐ１の濃度は１×１０17〜１×１０19／ｃｍ3とする。
【０１１０】
このとき、活性領域ＡＲに対応するＳＯＩ層３内にはチャネルストップ注入の不純物は注入されない。
【０１１１】
その後、熱リン酸で窒化膜２２除去し、ウエットエッチングあるいは酸化膜との選択性のあるドライエッチングにより、ポリシリコン膜２１を除去する。以後、図１０〜図１３を用いて説明した工程を経ることで、図１３に示すＳＯＩデバイス１００を得る。
【０１１２】
以上説明した製造方法によれば、活性領域ＡＲ上にはポリシリコン膜２１および窒化膜２２を残し、分離段差の小さな部分分離酸化膜ＰＴ２を通過してＳＯＩ層３内でチャネルストップ層が形成されるエネルギーでチャネルストップ注入を行うことにより、分離領域に自己整合的に高濃度のチャネルストップ層Ｎ１およびＰ１を形成することができる。そして、この場合には、活性領域ＡＲに対応するＳＯＩ層３内には、チャネルストップ層は形成されないので、ＭＯＳトランジスタのしきい値調整を支障なく行うことができ、また、ＭＯＳトランジスタのソース・ドレイン層あるいはソース・ドレイン層のＰＮ接合部の周囲に形成される空乏層を埋め込み酸化膜２にまで到達させることが可能となり、トランジスタ特性の低下を防止した半導体装置を得ることができる。
【０１１３】
また、活性領域ＡＲに対応するＳＯＩ層３上にはポリシリコン膜２１および窒化膜２２を残すことで、チャネルストップ注入に際しての不純物イオンは、ポリシリコン膜２１および窒化膜２２の一方または両方の内部に止まり、ＳＯＩ層３に到達する可能性は小さいので、不純物イオンがＳＯＩ層３を通過することによるダメージを受けにくく、後にＳＯＩ層３上に形成されるゲート絶縁膜の信頼性を向上できる。
【０１１４】
以上説明したチャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法においては、シリコン窒化膜（以後、窒化膜と呼称）をエッチングマスクとして、ＳＯＩ層３内にトレンチ分離酸化膜形成のためのトレンチを形成する点で共通しているが、当該トレンチの形成においては、以下のような手法を採用することで、トレンチの深さを均一にすることができる。
【０１１５】
＜Ａ−１．トレンチの深さを均一にする製造方法＞
以下、本発明に係る実施の形態１としてトレンチの深さを均一にする製造方法について、図２１〜図２５を用いて説明する。なお、以下の説明においては、図１４〜図２０を用いて説明したチャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法に適用することを前提とし、図１４〜図２０を用いて説明した構成と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１１６】
図２１は、図１４を用いて説明した製造工程をさらに詳細に説明する図であり、窒化膜２２上のパターニングされたレジストマスクＲＭ５１を用いて、窒化膜２２およびポリシリコン膜２１をドライエッチングあるいはウエットエッチングにより選択的に除去する工程を示している。
【０１１７】
窒化シリコン（ＳｉＮ）のエッチングは、一般にポリシリコンや酸化シリコン（ＳｉＯ2）との選択性が高くないので、ポリシリコン膜２１だけでなくシリコン酸化膜（以後、酸化膜と呼称）４もエッチングされ、ＳＯＩ層３までも若干エッチングされる可能性がある。
【０１１８】
この段階でＳＯＩ層３がエッチングされ、その深さがロット（半導体装置の生産単位）間でばらつくと、ＳＯＩ層３を所定深さまでエッチングしてトレンチＴＲ２を形成する場合に、トレンチＴＲ２の最終的な深さがロット間でばらつくことになる。
【０１１９】
以下、図２２に示すフローチャートを用いて、実施の形態１に係る製造方法について説明する。
【０１２０】
ｎ番のロットの処理を開始すると、まず、図２１を用いて説明したように、ステップＳ１において、窒化膜２２をパターニングする。このとき、先に説明したようにポリシリコン膜２１だけでなく酸化膜４もエッチングされ、場合によってはＳＯＩ層３までもエッチングされる可能性がある。
【０１２１】
そこで、窒化膜２２のパターニング後に、ＳＯＩ層３の厚さを測定し（ステップＳ２）、その結果を用いて、ＳＯＩ層３のエッチング条件（エッチング時間等）を決定する（ステップＳ３）。なお、ＳＯＩ層３の厚さ測定には、物体表面に直線偏光された光を照射し、物体表面で反射される楕円偏光を観測する分光エリプソメトリを使用すれば良い。
【０１２２】
ここで、エッチング条件としてエッチング時間を決定する場合、以下のような処理を行う。すなわち、測定したＳＯＩ層３の厚さがＸS1であり、ＳＯＩ層３の当初の厚さをＸSOI、目標とするトレンチ深さ（エッチング前のＳＯＩ層３の主面からの深さで定義）をＸTRとするならば、エッチングレートがＥR1の場合には、エッチング時間ＥT1は、以下の数式（１）で決定される。
【０１２３】
【数１】
2008078672.tif 000003
【０１２４】
この決定されたエッチング条件を用いて、パターニングされた窒化膜２２をエッチングマスクとしてトレンチＴＲ２を形成する（ステップＳ４）。これを、ロット内での工程進行方向前方の工程の条件を補正するので、フィードフォワード処理（ＦＦ処理）と呼称する。
【０１２５】
なお、このエッチングにおいては、トレンチの底部と埋め込み酸化膜２との間にＳＯＩ層３を残すことは言うまでもない。
【０１２６】
次に、トレンチＴＲ２のエッチングが終了した後、トレンチの底部に残るＳＯＩ層３の厚さを測定する（ステップＳ５）。そして、その結果を用いて、ＳＯＩ層３の最新のエッチングレートを算出する（ステップＳ６）。
【０１２７】
すなわち、測定したＳＯＩ層３の厚さがＸS2であるならば、ステップＳ２での測定結果ＸS1と、エッチング時間ＥT1から、以下の数式（２）で最新のエッチングレートＥR2が算出できる。
【０１２８】
【数２】
2008078672.tif 000004
【０１２９】
ここで、「最新の」という呼称は、エッチングレートは僅かではあるがエッチング装置の状態により、エッチングごとに異なっていることが考えられ、ＳＯＩ層３のエッチングレートと言っても、そのうちの１つの値、あるいは平均値であるので、更新された数値の意味で「最新の」という呼称を用いた。
【０１３０】
この最新のエッチングレートＥR2は、次のｎ＋１番目のロット処理に与えられ（ステップＳ７）、上述したステップＳ３においてＳＯＩ層３のエッチング時間の算出に使用される。すなわち、ｎ番目のロット処理で用いた数式（１）のエッチングレートＥR1の代わりに、エッチングレートＥR2を用いて、ＳＯＩ層３のエッチング時間を算出する。これにより、トレンチＴＲ２の最終的な深さのロット間でのばらつきをさらに抑制することができる。
【０１３１】
なお、この処理は、ロット内での工程進行方向後方の工程の条件を補正する処理であるので、フィードバック処理（ＦＢ処理）と呼称する。
【０１３２】
以上説明したステップＳ１〜Ｓ７の処理を、ｎ＋２番目のロット、ｎ＋３番目のロットにおいても行う。
【０１３３】
なお、ＦＦ処理は行わずに、ＦＢ処理だけを行うようにしても良い。図２３には、ＦＢ処理だけを行う場合のフローチャートを示している。
【０１３４】
図２３のステップＳ１１において、窒化膜２２をパターニングする。その後、パターニングされた窒化膜２２をエッチングマスクとしてトレンチＴＲ２を形成する（ステップＳ１２）。なお、トレンチＴＲ２のエッチングにおいては、ＳＯＩ層３の既知のエッチングレートを使用し、また、窒化膜２２のパターニングではＳＯＩ層３はエッチングされていないものとしてエッチング時間を設定する。
【０１３５】
次に、トレンチＴＲ２のエッチングが終了した後、トレンチの底部に残るＳＯＩ層３の厚さを測定する（ステップＳ１３）。そして、その結果を用いて、ＳＯＩ層３の最新のエッチングレートを算出する（ステップＳ１４）。
【０１３６】
この最新のエッチングレートは、測定したトレンチの底部に残るＳＯＩ層３の厚さと、ＳＯＩ層３の当初の厚さからトレンチ深さを算出し、その値をエッチング時間で割ることで得ることができる。
【０１３７】
この最新のエッチングレートは、次のｎ＋１番目のロット処理に与えられ（ステップＳ１５）、上述したステップＳ１２におけるＳＯＩ層３のエッチング時間の設定に際して、ＳＯＩ層３の既知のエッチングレートの代わりに使用される。
【０１３８】
なお、ＦＢ処理は行わずに、ＦＦ処理だけを行うようにしても良く、その場合には、図２２に示すフローチャートにおいて、ステップＳ５〜Ｓ７を省略すれば良い。
【０１３９】
＜Ａ−２．作用効果＞
以上説明したように、実施の形態１の製造方法によれば、各ロットにおいて、窒化膜２２のパターニング後に、少なくとも１回はＳＯＩ層３の厚さを測定し、その結果を用いて、ＳＯＩ層３のエッチング条件を決定することで、トレンチＴＲ２の最終的な深さをロット間で均一にできる。
【０１４０】
また、トレンチＴＲ２の形成後にもＳＯＩ層３の厚さを測定し、その結果を用いて最新のエッチングレートを算出し、その値を次のロットの処理のためにフィードバックするので、トレンチＴＲ２の最終的な深さのロット間でのばらつきをさらに抑制することができる。
【０１４１】
＜Ａ−３．変形例１＞
以上説明した実施の形態１の製造方法においては、窒化膜２２のパターニングにおいて、ポリシリコン膜２１および酸化膜４もエッチングされ、ＳＯＩ層３までエッチングが及ぶこと前提として説明したが、窒化膜２２のエッチングの選択性を高めることができた場合や、ポリシリコン膜２１が十分に厚く、エッチングがＳＯＩ層３に及ばない場合でも、ＳＯＩ層３の厚さの測定結果には以下のような用途がある。
【０１４２】
以下、ＳＯＩ層３の厚さの測定結果の用途について図２４に示すフローチャートを用いて説明する。
【０１４３】
ｎ番のロットの処理を開始すると、まず、図２１を用いて説明したように、ステップＳ２１において、窒化膜２２をパターニングする。ここでは、窒化膜２２のエッチングの選択性を高めることができた場合を想定し、窒化膜２２だけがパターニングされるものとする。
【０１４４】
次に、窒化膜２２をエッチングマスクとし、ステップＳ２２およびＳ２３において、それぞれポリシリコン膜２１および酸化膜４をパターニングする。
【０１４５】
その後、窒化膜２２をエッチングマスクとしてＳＯＩ層３に第１回目のエッチングを施す（ステップＳ２４）。このエッチングにおいては、ＳＯＩ層３の既知のエッチングレートを使用してエッチング時間を設定するが、エッチング深さはトレンチＴＲ２の最終的な深さに及ばないように設定することは言うまでもない。
【０１４６】
次に、ＳＯＩ層３の厚さの第１回目の測定を行い（ステップＳ２５）、その結果を用いて算出した第１回目のエッチングレートと共に、測定したＳＯＩ層３の厚さを参照して、ステップＳ２６においてＳＯＩ層３の第２回目のエッチングのエッチング条件（エッチング時間等）を決定する（ＦＦ処理）。
【０１４７】
この第１回目のエッチングレートは、測定したトレンチの底部に残るＳＯＩ層３の厚さと、ＳＯＩ層３の当初の厚さからトレンチ深さを算出し、その値を１回目のエッチングのエッチング時間で割ることで得ることができる。
【０１４８】
次に、ステップＳ２６で決定したＳＯＩ層３の第２回目のエッチングの条件を用いて、エッチングを行う。このエッチングでは、トレンチＴＲ２の最終的な深さに達するまでエッチングを行う（ステップＳ２７）。
【０１４９】
その後、ＳＯＩ層３の厚さの第２回目の測定を行い（ステップＳ２８）、その結果を用いて最新のエッチングレートを算出する（ステップＳ２９）。
【０１５０】
この最新のエッチングレートは、１回目に測定したトレンチの底部に残るＳＯＩ層３の厚さから、２回目に測定したトレンチの底部に残るＳＯＩ層３の厚さを差し引いて２回目のエッチングの深さを求め、その値を２回目のエッチングのエッチング時間で割ることで得ることができる。
【０１５１】
この最新のエッチングレートは、ステップＳ３０において次のｎ＋１番目のロット処理に与えられ（ＦＢ処理）、上述したステップＳ２４においてＳＯＩ層３の第１回目のエッチングのエッチング条件の算出に使用される。
【０１５２】
このように、トレンチＴＲ２の形成において、ＳＯＩ層３のエッチングを２回に分けて行い、その都度エッチングレートを算出し、ＦＦ処理およびＦＢ処理を行うので、トレンチＴＲ２の最終的な深さをロット間で均一にできる。
【０１５３】
＜Ａ−４．変形例２＞
以上説明した変形例１においては、ＳＯＩ層３のエッチングを２回に分けて行う例を示したが、図２５にフローチャートで示すようにＳＯＩ層３のエッチングを１回で行っても良い。
【０１５４】
すなわち、まず、ステップＳ３１において、窒化膜２２をパターニングする。ここでは、窒化膜２２のエッチングの選択性を高めることができた場合を想定し、窒化膜２２だけがパターニングされるものとする。
【０１５５】
次に、窒化膜２２をエッチングマスクとし、ステップＳ３２およびＳ３３において、それぞれポリシリコン膜２１および酸化膜４をパターニングする。
【０１５６】
その後、窒化膜２２をエッチングマスクとしてＳＯＩ層３をエッチングしてトレンチＴＲ２を形成する（ステップＳ３４）。このエッチングにおいては、ＳＯＩ層３の既知のエッチングレートを使用してエッチング時間を設定し、エッチング深さはトレンチＴＲ２の最終的な深さとなるように設定する。
【０１５７】
その後、ＳＯＩ層３の厚さの測定を行い（ステップＳ３５）、その結果を用いて最新のエッチングレートを算出する（ステップＳ３６）。
【０１５８】
この最新のエッチングレートは、測定したトレンチの底部に残るＳＯＩ層３の厚さと、ＳＯＩ層３の当初の厚さからトレンチ深さを算出し、その値をエッチング時間で割ることで得ることができる。
【０１５９】
この最新のエッチングレートは、ステップＳ３７において次のｎ＋１番目のロット処理に与えられ（ＦＢ処理）、上述したステップＳ３４におけるエッチングに際してのエッチング条件の算出に使用される。
【０１６０】
＜Ａ−５．モニターパターンについて＞
以上説明した実施の形態１およびその変形例においては、トレンチの底部と埋め込み酸化膜２との間にＳＯＩ層３を残す、いわゆる部分分離酸化膜において、部分分離酸化膜形成のためのトレンチを正確に形成する製造方法について説明した。
【０１６１】
トレンチの底部に残るＳＯＩ層３の厚さの測定には、実際には、ＳＯＩウェハの端縁部に設けたモニターパターンを使用する。具体的には、図２６に示す、モニターパターンＭＰＡを使用する。すなわち、モニターパターンＭＰＡは単純な平面形状（例えば矩形）の部分分離酸化膜であり、分光エリプソメトリによる測定が可能なように十分な面積を有している。
【０１６２】
このモニターパターンＭＰＡの形成過程においてＳＯＩ層３の厚さを測定するが、モニターパターンＭＰＡが完成した後は、基板全面を覆うように層間絶縁膜ＺＬが形成されるが、層間絶縁膜ＺＬにはコンタクトホールが設けられるので、コンタクトホールのオーバーエッチングを防止するため、層間絶縁膜ＺＬの正確な厚さの情報が必要となる。
【０１６３】
そこで、層間絶縁膜ＺＬの厚さを分光エリプソメトリにより測定するが、その際にモニターパターンＭＰＡ上の層間絶縁膜ＺＬを測定すると、以下の理由により正確な結果が得られない可能性がある。
【０１６４】
すなわち、シリコン基板１上の構成に着目した場合、モニターパターンＭＰＡ部分のシリコン基板１上には、埋め込み酸化膜２、ＳＯＩ層３、モニターパターンＭＰＡおよび層間絶縁膜ＺＬが存在しており、酸化膜とシリコン層の多層構造となっている。従って、分光エリプソメトリを行う場合、多層構造に基づいて測定結果の解析を行うことになり、解析が複雑になって層間絶縁膜ＺＬの正確な厚さを得ることが難しい。
【０１６５】
そこで、層間絶縁膜ＺＬの厚さ測定のために、図２６に示すモニターパターンＭＰＢおよびＭＰＣを設けるようすることが望ましい。
【０１６６】
すなわち、モニターパターンＭＰＢは、中央部分においてはＳＯＩ層３を貫通して埋め込み酸化膜２に達して完全分離構造（フルトレンチ分離構造）となり、端縁部においては、その下部にＳＯＩ層３を有して部分分離構造（パーシャルトレンチ分離構造）となり、部分分離酸化膜と完全分離酸化膜とが併合した併合分離酸化膜（combined isolation oxide film）の形状を有している。また、モニターパターンＭＰＣは完全分離酸化膜である。
【０１６７】
従って、シリコン基板１上の構成に着目した場合、モニターパターンＭＰＢおよびＭＰＣ部分のシリコン基板１上は酸化膜のみの構造となり、分光エリプソメトリの測定結果の解析が容易となる。
【０１６８】
＜Ｂ．実施の形態２＞
＜Ｂ−１．基本構成＞
図１４〜図２０を用いて説明したチャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法においては、図１６を用いて説明したように、トレンチＴＲ２内へのＨＤＰ酸化膜の埋め込みに先立って、トレンチＴＲ２の内壁を酸化して内壁酸化膜ＯＸ１を形成する工程を有していたが、この酸化工程には、８００〜１０００℃の酸素（Ｏ2）雰囲気中でのファーネスアニールによるドライ酸化を利用することが、より望ましい。
【０１６９】
図２７にドライ酸化により形成された内壁酸化膜ＯＸ１の断面形状を示す。図２７に示すようにドライ酸化を行うと、内壁酸化膜ＯＸ１の厚さが各部で均一にはならない。
【０１７０】
すなわち、内壁酸化膜ＯＸ１のトレンチＴＲ２の側壁部に形成される部分の厚さをＪ１とし、トレンチＴＲ２の底部側角部に形成される部分の厚さをＪ２とし、トレンチＴＲ２の底部に形成される部分の厚さをＪ３とすると、厚さの大小関係はＪ１＞Ｊ３＞Ｊ２となる。
【０１７１】
＜Ｂ−２．作用効果＞
内壁酸化膜ＯＸ１が、このような構造となることで、ジャンクションリークの少ない構造を得ることができる。
【０１７２】
その理由は、トレンチＴＲ２の側壁部および底部が酸化されると、厚い酸化膜が形成されて体積が膨張するが、ドライ酸化の場合、トレンチＴＲ２の底部側角部においては酸化の促進度合いが小さく、側壁部および底部の酸化膜が角部にまで及んだとしても、角部の酸化膜の厚さは側壁部および底部ほどは厚くならない。トレンチＴＲ２の底部側角部に厚い酸化膜が形成されると、そこに応力が集中し、ＰＮ接合部が角部近傍に存在する場合にはジャンクションリークが発生するが、上述したようにドライ酸化では、角部の酸化膜の厚さが厚くなることが防止されるので、ジャンクションリークの発生を抑制できる。
【０１７３】
＜Ｂ−３．変形例１＞
図２７に示したトレンチＴＲ２の断面形状は矩形ではなく、その底部の角部が開口部に向けて広がるように傾斜していた。これはトレンチエッチングに際して、角部ではエッチングの進行が遅いことに起因している。
【０１７４】
このような構造になると、トレンチの底面の幅で規定される分離幅が狭くなり、分離耐圧が低下してトレンチ分離にとっては望ましくない。
【０１７５】
そこで、トレンチエッチングに際して、オーバーエッチング気味になるようにエッチング条件を設定することで、図２８に示すようなメサ状の断面形状を有するトレンチＴＲ２１を形成する。
【０１７６】
トレンチＴＲ２１は、窒化膜２２側から底部に向かうにつれて開口部が広がるように側壁が傾斜しており、その傾斜角度は９５°〜１１０°程度となっている。このような形状のトレンチＴＲ２１において、例えばドライ酸化により内壁酸化膜ＯＸ１を形成した状態を図２９に示す。
【０１７７】
図２９に示すように、内壁酸化膜ＯＸ１が形成され、角部が丸みを帯びて（ラウンドして）もトレンチＴＲ２１がメサ状の断面形状を有するため、分離幅Ｗ１（内壁酸化膜ＯＸ１形成後のトレンチの底面幅）は狭くならず、どちらかと言えば、トレンチ側壁が垂直に近い形状となり、分離耐圧の低下を防止できる。
【０１７８】
なお、トレンチＴＲ２１形成のための窒化膜２２のパターニングにおいては、トレンチＴＲ２１がメサ状の断面形状を有するので、窒化膜２２に設ける開口部の幅Ｗ２を狭くすることができ、窒化膜２２の開口間隔を狭めることで、トレンチ間隔をより狭くして、半導体装置の集積度を向上することも可能となる。
【０１７９】
＜Ｂ−４．変形例２＞
以上説明した実施の形態２および変形例１においては、トレンチＴＲ２およびＴＲ２１の内壁を熱酸化して内壁酸化膜ＯＸ１を形成することを前提としたが、トレンチ底部の角部をラウンドさせないという観点に立てば、熱酸化により形成した内壁酸化膜ＯＸ１の代わりに、ＣＶＤ法により形成したＣＶＤ酸化膜を用いれば良い。
【０１８０】
図３０は、トレンチＴＲ２の内壁にＣＶＤ法により内壁酸化膜ＯＸ１０を形成した状態を示しており、トレンチ底部の角部のラウンドが抑制され、比較的広い分離幅Ｗ３が得られることが判る。なお、内壁酸化膜ＯＸ１０は、窒化膜２２の表面にも形成されている。
【０１８１】
ＣＶＤ法により酸化膜を形成する場合、熱酸化のように下地層（ここではＳＯＩ層３）が高温に曝されないので、下地層のトレンチエッチングのダメージが回復されない可能性がある。このため、ＣＶＤ酸化膜と下地層との界面状態が良好とは言えない状態になる可能性があるが、ＣＶＤ酸化膜形成後に若干の熱酸化を行うことで、下地層との界面状態を改質できる。
【０１８２】
＜Ｃ．実施の形態３＞
以上説明した実施の形態１および２においては、トレンチ分離酸化膜として、部分分離酸化膜を用いることを前提として説明したが、実施の形態３以降においては完全分離酸化膜および併合分離酸化膜を用いる場合の発明について説明する。
【０１８３】
半導体装置の製造には、エッチングマスクや注入マスクなど、複数のマスクが使用される。本発明に係る実施の形態３においては、半導体装置の製造時に使用される特定のマスクのマスクデータを、他のマスクデータを加工することで簡便に得る方法を開示するものである。
【０１８４】
＜Ｃ−１．装置構成＞
図３１に併合分離酸化膜を用いてＭＯＳトランジスタの電気的分離を行う場合の平面構成を示す。
【０１８５】
図３１において、ＭＯＳトランジスタが形成される矩形の活性領域ＡＲは、併合分離酸化膜ＢＴによって規定されている。そして、矩形の活性領域ＡＲを２分するようにゲート電極１２が配設され、ゲート電極１２の延長線上にはボディ固定用のボディコンタクト部ＢＤが設けられている。なお、ボディコンタクト部ＢＤの形成領域も併合分離酸化膜ＢＴによって規定されている。
【０１８６】
ここで、ボディ固定とは、部分分離酸化膜の下部に残るウエル領域を通じてチャネル形成領域の電位を固定することである。
【０１８７】
併合分離酸化膜ＢＴは完全分離酸化膜と部分分離酸化膜とを併合した構造を有しており、図３１においては活性領域ＡＲの外周に沿って配設された完全分離酸化膜ＦＴ（ハッチングで示す）を有している。なお、その他の領域は部分分離酸化膜となっている。
【０１８８】
完全分離酸化膜ＦＴは、ゲート電極１２の近傍では途切れており、平面視形状が略Ｃ字形の２つの完全分離酸化膜ＦＴが活性領域ＡＲを囲む形状となっている。
【０１８９】
図３１におけるＡ−Ａ線およびＢ−Ｂ線での矢視方向断面の構成を、それぞれ図３２および図３３に示す。なお、図３２および図３３に示すＭＯＳトランジスタの構成は、図１３に示す構成と同様であり、同一の構成には同一の符号を付し、重複する説明は省略する。また、図３２においては、空乏層ＤＬの形成状態の一例を破線で示している。
【０１９０】
図３２に示すように、ゲート電極１２のゲート長方向の活性領域ＡＲ外周には完全分離酸化膜ＦＴが配設されて完全分離されており、また図３３に示すように、ゲート電極１２のゲート幅方向の活性領域ＡＲ外周には部分分離酸化膜ＰＴが配設されて部分分離状態となっている。従って、活性領域ＡＲは部分分離酸化膜ＰＴの下部のＳＯＩ層３を通じてボディコンタクト部ＢＤのボディ領域（不純物領域）ＢＲに電気的に接続されており、活性領域ＡＲの電位はボディコンタクト部ＢＤの電位に固定（ボディ固定）されると共に、完全分離酸化膜ＦＴによってＰＮジャンクション容量のフィールドエッジ成分を低減できるので、素子動作が安定し、また、高速動作、低消費電力を達成できる。
【０１９１】
ここで、図３１に示すような略Ｃ字形の２つの完全分離酸化膜ＦＴを形成するには、専用のエッチングマスクが必要となるが、そのエッチングマスクの製作には労力を要していた。
【０１９２】
そこで、本発明に係る実施の形態３として、完全分離酸化膜ＦＴ形成のためのエッチングマスクを簡便に得ることができる手法について以下に説明する。
【０１９３】
＜Ｃ−２．製造方法＞
まず、エッチングマスクの作成方法の説明に先立って、図３１に示すＭＯＳトランジスタの製造工程を順に説明する。
【０１９４】
まず、図３４に示す工程において、活性領域ＡＲを規定するレジストマスクＲＭ７１をＳＯＩ基板上に配設する。なお、以下の説明においては活性領域とは、基本的にソース・ドレイン層の形成領域を指す。従って、レジストマスクＲＭ７１を形成するためのデータをソース・ドレイン層のフィールドデータＬ３１と呼称する。なお、ボディコンタクト部ＢＤにもレジストマスクを配設するが、以下においては図示するに止め、説明は省略する。
【０１９５】
図３４におけるＣ−Ｃ線での矢視方向断面の構成を図３５に示す。図３５において、ＳＯＩ基板を構成するＳＯＩ層３上には酸化膜４、ポリシリコン膜２１および窒化膜２２が積層されており、窒化膜２２をパターニングするためのエッチングマスクがレジストマスクＲＭ７１となる。なお、図３５においてはレジストマスクＲＭ７１を残した状態で部分分離酸化膜用のトレンチＴＲ２が形成され、内壁酸化膜ＯＸ１が形成された状態を示しているが、実際には、酸化膜４、ポリシリコン膜２１およびＳＯＩ層３のトレンチエッチングは、レジストマスクＲＭ１を除去し、パターニングされた窒化膜２２を用いることはこれまで説明した通りである。
【０１９６】
次に、図３６に示す工程において、完全分離酸化膜形成のためのレジストマスクＲＭ７２をＳＯＩ基板上に配設する。
【０１９７】
レジストマスクＲＭ７２は、完全分離酸化膜の形成部分が略Ｃ字形の開口部ＦＴＯとなったマスクであり、２つの開口部ＦＴＯは活性領域ＡＲの端縁部に一部が重なるように配設されている。このレジストマスクＲＭ７２を形成するためのデータを完全分離データＦ１と呼称する。
【０１９８】
ここで、開口部ＦＴＯのうち、活性領域ＡＲ外に重なる部分は一定の幅αを有し、活性領域ＡＲ上に重なる部分は一定の幅βを有し、後に形成されるゲート電極１２（破線部）と開口部ＦＴＯの両端部との間には距離γを有するものとする。
【０１９９】
図３６におけるＤ−Ｄ線での矢視方向断面の構成を図３７に示す。図３７に示すように、レジストマスクＲＭ７２の２つの開口部ＦＴＯは、何れも、幅αだけトレンチＴＲ２上に重なり、幅βだけ活性領域ＡＲ上に重なるように配設されている。当該レジストマスクＲＭ７２を用いてＳＯＩ層３をエッチングした状態を図３８に示す。
【０２００】
図３８に示すように、トレンチＴＲ２の幅αに相当する部分に埋め込み酸化膜２にまで到達するフルトレンチＦＴＲが形成されている。なお、活性領域ＡＲ上の窒化膜２２も幅βに対応する部分がエッチングされているが、窒化膜２２は最終的には除去されるので何等問題はない。
【０２０１】
図３９には、トレンチＴＲ２およびフルトレンチＦＴＲをＨＤＰ酸化膜ＯＸ２で埋め込んだ状態を示している。この後、ＨＤＰ酸化膜ＯＸ２を平坦化した後、窒化膜２２、ポリシリコン膜２１および酸化膜４を除去し、図４０に示すような最終的な併合分離酸化膜ＢＴを得る。なお、併合分離酸化膜ＢＴで規定される活性領域ＡＲ上に絶縁膜１１およびポリシリコン膜１２をパターニングしてゲート絶縁膜１１およびゲート電極１２とする。
【０２０２】
なお、併合分離酸化膜ＢＴを形成した後、活性領域ＡＲ上にゲート絶縁膜１１およびゲート電極１２を選択的に形成するが、その際に使用されるエッチングマスクが図４１に示すレジストマスクＲＭ７３である。レジストマスクＲＭ７３は、ＳＯＩ基板の全面に形成された酸化膜やポリシリコン膜上に選択的に配設され、ゲート電極１２の平面視形状に対応するパターンを有しており、上記酸化膜やポリシリコン膜をパターニングしてゲート絶縁膜１１およびゲート電極１２を形成する。このレジストマスクＲＭ７３を形成するためのデータをゲートデータＬ３３と呼称する。
【０２０３】
＜Ｃ−３．完全分離データの作成方法＞
以上説明したように、図３１に示すＭＯＳトランジスタの形成には、レジストマスクＲＭ７１〜７３の少なくとも３枚のレジストマスクが必要であるが、以下の手法を採用することで、レジストマスクＲＭ７２形成のための完全分離データＦ１を簡便に得ることができる。
【０２０４】
完全分離データＦ１の作成において、上述したソース・ドレイン層のフィールドデータＬ３１、ゲートデータＬ３３の他に、以下の定義を行う。
【０２０５】
すなわち、データのアンダーサイズ処理を演算子ＵＮで表す。
【０２０６】
また、データのオーバーサイズ処理を演算子ＯＶで表す。
【０２０７】
また、データの引き算を演算子−で表す。
【０２０８】
ここで、アンダーサイズ処理とは、対象となるデータを等方的に所定量だけ小さくする処理であり、例えば（Ｌ３１ ＵＮ０．１μｍ）とすれば、当初のフィールドデータＬ３１が矩形領域を規定する場合、４辺それぞれが０．１μｍずつ内側に移動することを意味する。
【０２０９】
逆に、オーバーサイズ処理とは、対象となるデータを等方的に所定量だけ大きくする処理であり、例えば（Ｌ３１ ＯＶ０．１μｍ）とすれば、当初のフィールドデータＬ３１が矩形領域を規定する場合、４辺それぞれが０．１μｍずつ外側に移動することを意味する。
【０２１０】
そして、先に説明した長さを示すα、βおよびγの値を各処理の係数として用いた下記の演算式（３）により、完全分離データＦ１を得ることができる。
【０２１１】
【数３】
2008078672.tif 000005
【０２１２】
ここで、係数α、βおよびγを０．１５μｍとすると、（Ｌ３１ ＯＶ α）により、ソース・ドレイン層のフィールドデータＬ３１で規定される矩形領域を０．１５μｍ等方的に広げた矩形領域が得られ、そこから、（Ｌ３１ ＵＮ β）により、ソース・ドレイン層のフィールドデータＬ３１で規定される矩形領域を０．１５μｍ等方的に小さくした矩形領域を差し引くことで、環状部の幅がα＋β（＝０．３μｍ）の矩形環状領域を得る。
【０２１３】
さらに矩形環状領域から、（Ｌ３３ ＯＶ γ）により、ゲートデータＬ３３で規定されるゲート領域を０．１５μｍ等方的に広げた領域を差し引くことで、図３６に示すように、向かい合った２つのＣ字形状の開口部ＦＴＯを有するレジストマスクＲＭ７２を作成するための完全分離データＦ１を得ることができる。
【０２１４】
＜Ｃ−４．作用効果＞
以上説明した、完全分離データの作成方法によれば、ソース・ドレイン層のフィールドデータＬ３１およびゲートデータＬ３３から完全分離データＦ１を得ることができるので、併合分離酸化膜ＢＴの形成に際して必要となる、完全分離酸化膜ＦＴ形成用のエッチングマスクの製作が容易となり、半導体装置の製造コストを低減することができる。
【０２１５】
＜Ｃ−５．応用例１＞
以上説明した手法を用いれば、以下のような応用も可能である。
【０２１６】
図４２は、２つのＭＯＳトランジスタが隣接して配設された構成を示す平面図であり、両トランジスタのゲート電極１２が並列するように配設されている。どちらのＭＯＳトランジスタも、活性領域ＡＲを囲む部分が完全分離酸化膜ＦＴとなった併合分離酸化膜によって電気的に分離されている。
【０２１７】
しかし、隣り合う活性領域ＡＲ間には完全分離酸化膜ＦＴが形成されていない部分分離領域Ｘが存在している。ここには部分分離酸化膜が形成されており、部分分離酸化膜の下部にはＳＯＩ層が存在する。
【０２１８】
このように、狭い部分分離領域が存在すると、エッチングマスクのパターンが複雑になり、製造コストの増加につながるので、できるだけ回避することが望ましい。このような場合にも、上述した完全分離データの作成方法が有効となる。
【０２１９】
図４３は、図４２の構成を得るために、上述した演算式（３）に基づいて得られた完全分離データＦ１を図面化した図であり、隣り合う開口部ＦＴＯ間の部分分離領域Ｘの幅は２δとなっている。
【０２２０】
このデータに基づいて工程を進めると図４２に示す構成が得られるが、本例では、下記の演算式（４）により、完全分離データＦ１をさらに加工して、完全分離データＦ２を得る。
【０２２１】
【数４】
2008078672.tif 000006
【０２２２】
ここで、部分分離領域Ｘの幅の半分に相当する長さδを、各処理における係数δとし、係数δを０．１５μｍ程度とすると、（（Ｆ１） ＯＶ δ）により、完全分離データＦ１で規定される開口部ＦＴＯが０．１５μｍ等方的に広がることになる。なお、上記開口部ＦＴＯとは、正確には開口部ＦＴＯを形成するためのデータと言うべきであるが、簡略化のため開口部ＦＴＯと呼称する。以下に示すその他の開口部についても同様である。なお、隣り合う開口部ＦＴＯ間の部分分離領域Ｘの幅でなく、隣り合う活性領域間の幅の半分を係数δとしても良い。要するに、隣り合うＭＯＳトランジスタの配設間隔に基づいて決定され、隣り合う開口部ＦＴＯを確実に接触させることができる値であれば良い。
【０２２３】
図４４に開口部ＦＴＯをオーバーサイズ処理した状態を模式的に示す。図４４においては、完全分離データＦ１をオーバーサイズ処理して得られた開口部ＦＴＯ１およびＦＴＯ２を実線で示し、当初の開口部ＦＴＯを破線で示す。図４４に示すように、完全分離データＦ１をオーバーサイズ処理することで、隣り合う開口部ＦＴＯどうしが接触し、平面視形状が略Ｈ字形（あるいはＩ字形）の開口部ＦＴＯ１となる。なお、開口部ＦＴＯ１の両側には開口部ＦＴＯの形状を維持した略Ｃ字形の開口部ＦＴＯ２が形成される。
【０２２４】
次に、（Ｆ１ ＯＶ δ）ＵＮ δにより、開口部ＦＴＯ１およびＦＴＯ２をアンダーサイズ処理した状態を図４５に模式的に示す。
【０２２５】
図４５に示すように、開口部ＦＴＯ１およびＦＴＯ２が、それぞれ０．１５μｍ等方的に縮小され、ＦＴＯ１１およびＦＴＯ１２となっている。この結果、ＦＴＯ１２は、完全分離データＦ１における開口部ＦＴＯと実質的に同じになるが、ＦＴＯ１１は略Ｈ字形を維持して縮小される。
【０２２６】
このような形状の開口部ＦＴＯ１１およびＦＴＯ１２を有する完全分離データＦ２に基づいて形成されたエッチングマスクを用いて製造されたＭＯＳトランジスタの平面図を図４６に示す。
【０２２７】
図４６に示すように、隣接して配設された２つのＭＯＳトランジスタの、隣り合う活性領域ＡＲの端縁部および隣り合う活性領域ＡＲ間に、略Ｈ字形の完全分離酸化膜ＦＴ１が形成されている。なお、２つのＭＯＳトランジスタのそれぞれにおいて、完全分離酸化膜ＦＴ１で囲まれた活性領域ＡＲとは反対側の活性領域ＡＲは、図４２と同様に完全分離酸化膜ＦＴで囲まれている。
【０２２８】
以上説明したように、完全分離データを簡単な演算によって加工することで、隣接して配設された２つのＭＯＳトランジスタの、隣り合う活性領域間に狭い部分分離領域が存在することが回避され、エッチングマスクのパターンを単純化して、製造コストを低減できる。
【０２２９】
＜Ｃ−６．応用例２＞
以上の説明においては、併合分離酸化膜を構成する完全分離酸化膜の形成のためのマスクデータを、他のマスクデータを加工することで簡便に得る方法について言及したが、この方法を用いて、ソース・ドレイン層のフィールドデータＬ３１を得ることもできる。
【０２３０】
すなわち、データの足し算を演算子＋で表し、データの重ね合わせ処理を演算子ＡＮＤで表す。そして、全てのフィールドデータを全フィールドデータＬ３１１、Ｐ型ウエルを形成するためのＰ型不純物注入領域を規定するデータをＰ型ウエルデータＬ２４とし、Ｎ型ウエルを形成するためのＮ型不純物注入領域を規定するデータをＮ型ウエルデータＬ２０とし、Ｎ型ソース・ドレイン層を形成するためのＮ型不純物注入領域を規定するデータをＮ型ソース・ドレインデータＬ１８とし、Ｐ型ソース・ドレイン層を形成するためのＰ型不純物注入領域を規定するデータをＰ型ソース・ドレインデータＬ１７とすることで、ソース・ドレイン層のフィールドデータＬ３１を以下の演算式（５）に基づいて得ることができる。
【０２３１】
【数５】
2008078672.tif 000007
【０２３２】
＜Ｄ．実施の形態４＞
図１〜図２０を用いて説明した半導体装置の製造方法においては、部分分離酸化膜の形成に際しては、部分トレンチを形成した後、部分トレンチ内に内壁酸化膜を形成する構成を示したが、完全分離酸化膜および併合分離酸化膜の形成においても、一旦、部分トレンチ（パーシャルトレンチ）を形成し、内壁酸化膜を形成した後に所望の完全トレンチ（フルトレンチ）を形成することで、以下に説明する効果が得られる。
【０２３３】
＜Ｄ−１．製造方法＞
まず、製造工程を順に示す断面図である図４７〜図５１を用いて、本発明に係る実施の形態４の半導体装置の製造方法について説明する。
【０２３４】
図４７は、図１６を用いて説明した工程に対応する図であり、トレンチＴＲ２の内壁を酸化して内壁酸化膜ＯＸ１を形成した状態を示している。
【０２３５】
次に、図４８に示すように、完全トレンチを形成することを目的として、所定の開口パターンを有するレジストマスクＲＭ８１をＳＯＩ基板の全面に形成する。
【０２３６】
ここで、所定の開口パターンは、図に向かって右側のトレンチＴＲ２部分が全て開口部となり、また、図に向かって左側のトレンチＴＲ２においては、活性領域ＡＲの端縁部近傍部分がレジストで覆われ、それ以外の部分が開口部となったパターンである。
【０２３７】
このようなレジストマスクＲＭ８１を用いて、埋め込み酸化膜２にまで到達するエッチング（フルトレンチエッチング）を行うことで、図４９に示すように、活性領域ＡＲの図に向かって右側には完全トレンチＦＴＲが形成され、活性領域ＡＲの図に向かって左側には完全トレンチＦＴＲと部分トレンチＰＴＲとを有した併合トレンチＢＴＲが形成されることになる。
【０２３８】
このとき、完全トレンチＦＴＲにおいては、トレンチＴＲ２の底面がエッチングにより除去されるので、ＳＯＩ層３の側壁においては上部側だけに内壁酸化膜ＯＸ１が存在し、側壁下部側には内壁酸化膜ＯＸ１は存在していない。
【０２３９】
また、併合トレンチＢＴＲにおいては、部分トレンチＰＴＲのみに内壁酸化膜ＯＸ１が存在し、完全トレンチＦＴＲのＳＯＩ層３の側壁には内壁酸化膜ＯＸ１は存在していない。
【０２４０】
このように、埋め込み酸化膜２とＳＯＩ層３との界面近傍に内壁酸化膜ＯＸ１が存在しないので、埋め込み酸化膜２とＳＯＩ層３との界面に内壁酸化膜ＯＸ１が浸入することがなく、ＳＯＩ層３の形状が反り上がるように変形し、機械的ストレスが加わってジャンクションリークが発生することが防止される。
【０２４１】
また、図４９に示すＨ部のように、完全トレンチＦＴＲ側のＳＯＩ層３の側壁においては、内壁酸化膜ＯＸ１が徐々に薄くなる構成となるので、ＳＯＩ層３に対する機械的ストレスの低減に寄与する。なお、図４６に示すＥ−Ｆ−Ｇ−Ｈ線での矢視断面図は、図４９に示すような構成となる。
【０２４２】
工程の説明に戻ると、次に、完全トレンチＦＴＲおよび併合トレンチＢＴＲをＨＤＰ酸化膜で埋め込んで平坦化した後、図１９を用いて説明したように、窒化膜２２をエッチングマスクとしてフッ酸（ＨＦ）処理によりＨＤＰ酸化膜を所定厚さまでエッチングする。その後、窒化膜２２およびポリシリコン膜２１を除去し、さらに、酸化膜４を除去して、代わりにゲート絶縁膜１１を形成し、その上にゲート電極１２およびシリサイド層１６を形成することで図５０に示すように、活性領域ＡＲの左右に、完全分離酸化膜ＦＴおよび併合分離酸化膜ＢＴを有した構成を得る。
【０２４３】
また、上記においては、活性領域ＡＲの左右に完全分離酸化膜ＦＴおよび併合分離酸化膜ＢＴを有した構成を得る方法について説明したが、図４８を用いて説明したレジストマスクＲＭ８１の開口パターンを、左右のトレンチＴＲ２部分が全て開口部となるようなパターンにすることで、活性領域ＡＲの左右に完全トレンチを形成することができ、最終的に、図５１に示すように、活性領域ＡＲの左右に完全分離酸化膜ＦＴを有した構成を得ることも容易にできる。また、図５０の構成および図５１の構成を共に備える場合もある。
【０２４４】
＜Ｄ−２．作用効果＞
以上説明したように、実施の形態４の半導体装置の製造方法によれば、活性領域ＡＲの左右に完全分離酸化膜ＦＴおよび併合分離酸化膜ＢＴを有した構成においても、また、活性領域ＡＲの左右に完全分離酸化膜ＦＴを有した構成においても、埋め込み酸化膜２とＳＯＩ層３との界面近傍に内壁酸化膜ＯＸ１が存在しないので、埋め込み酸化膜２とＳＯＩ層３との界面に内壁酸化膜ＯＸ１が浸入することがなく、ＳＯＩ層３の形状が反り上がるように変形し、機械的ストレスが加わってジャンクションリークが発生することが防止される。
【０２４５】
また、完全トレンチＦＴＲ側のＳＯＩ層３の側壁においては、領域Ｈに示すように、内壁酸化膜ＯＸ１が徐々に薄くなる構成となるので、ＳＯＩ層３に対する機械的ストレスの低減に寄与する。
【０２４６】
なお、従来は、完全分離酸化膜および併合分離酸化膜を形成する際に、完全トレンチを形成した後に内壁酸化を行っていたが、その場合には、埋め込み酸化膜とＳＯＩ層との界面に内壁酸化膜が浸入し、ＳＯＩ層の形状が反り上がるように変形するので、これを防止するために以下のような手法を採る場合がある。
【０２４７】
すなわち、ＳＯＩ層に完全トレンチ形成する際に、内壁酸化膜の厚さ程度のＳＯＩ層が底面に残るようにトレンチを形成し、その後、熱酸化を行うことで、トレンチ側壁のＳＯＩ層を酸化するだけでなく、トレンチ底部のＳＯＩ層を完全に酸化して内壁酸化膜を形成するようにしていた。
【０２４８】
この方法では、酸化剤（例えば酸素）が埋め込み酸化膜とＳＯＩ層との界面に浸入することをある程度は防止できるが、完全ではない。また、トレンチ底部に残すべきＳＯＩ層が、エッチングのばらつきにより予定外に厚くなり、完全に酸化されない場合はＳＯＩ層が部分的に残って、電流リークの原因になる場合があった。
【０２４９】
しかし、上述した実施の形態４の半導体装置の製造方法によれば、埋め込み酸化膜２とＳＯＩ層３との界面に内壁酸化膜ＯＸ１が浸入することがなく、また、完全トレンチを形成する際にＳＯＩ層を残す必要がなく、十分なオーバーエッチングにより完全トレンチを形成できるので、エッチング制御が容易となるという利点もある。
【０２５０】
＜Ｅ．実施の形態５＞
＜Ｅ−１．装置構成＞
これまでに説明したパーシャルトレンチ分離構造（ＰＴＩ構造）は、部分分離酸化膜の下部に残るウエル領域を通じてチャネル形成領域の電位を固定するボディ固定を実現できる構造として着目されるが、半導体装置において必ずしも全ての部位をボディ固定する必要はなく、ＳＯＩデバイスの特徴を活かして、フローティング構造を採用した方が良い部位も存在する。
【０２５１】
例えば、システムＬＳＩにおいて、ランダムロジック部はＰＴＩ構造としてボディ固定し、ＳＲＡＭ部はＦＴＩ構造（フルトレンチ分離構造）としてフローティング構造とする場合が考えられる。
【０２５２】
以下、本発明に係る実施の形態５として、ランダムロジック部はＰＴＩ構造とし、ＳＲＡＭ部はＦＴＩ構造とした半導体装置について説明する。
【０２５３】
図５２はＰＴＩ構造に囲まれたＭＯＳトランジスタをボディ固定する場合の構成を示す断面図であり、活性領域領域ＡＲは、部分分離酸化膜ＰＴの下部のＳＯＩ層３（Ｐ型ウエル）を通じてボディコンタクト部ＢＤの不純物領域（ボディ領域）ＢＲに電気的に接続されており、活性領域ＡＲの電位はボディコンタクト部ＢＤの電位に固定（ボディ固定）される構成となっている。ボディコンタクト部ＢＤは、ＳＯＩ層４の表面内に形成されたＰ型不純物領域で構成され、Ｐ型不純物領域上にはシリサイド層１７を有している。
【０２５４】
従って、ボディコンタクト部ＢＤに所定の電位を与えて、図５２に示すＭＯＳトランジスタのボディ固定をすることにより、基板浮遊効果による種々の問題が発生することを抑制できる。
【０２５５】
なお、図５２に示すＭＯＳトランジスタはＮチャネル型であり、ソース・ドレイン層１５はＮ型不純物領域となっており、ゲート電極１２下部のＳＯＩ層３はＰ型不純物領域となっている。なお、図５２に示すＭＯＳトランジスタは、図１３に示すＮＭＯＳトランジスタと基本的には同じであり、同一の構成については同一の符号を付し、重複する説明は省略する。
【０２５６】
また、図５２に示すＭＯＳトランジスタはＰＤ（Partially-Depleted）ＳＯＩ−ＭＯＳトランジスタであり、通常動作時に、ゲート電極１２直下の空乏層ＤＬが、埋め込み酸化膜２まで達しない特徴を有している。この特徴のため、ＰＤＳＯＩ−ＭＯＳトランジスタはしきい値電圧の制御性が優れている。
【０２５７】
図５３はＦＴＩ構造に囲まれたＭＯＳトランジスタを示す断面図であり、活性領域領域ＡＲは、完全分離酸化膜ＦＴに囲まれており、ＮＭＯＳトランジスタは電気的にフローティング状態となっている。
【０２５８】
なお、図５３に示すＭＯＳトランジスタはＦＤ(Fully-Depleted)ＳＯＩ−ＭＯＳトランジスタであり、通常動作時に、ゲート電極１２直下の空乏層が、埋め込み酸化膜２まで達しており、図５２に示すＰＤＳＯＩ−ＭＯＳトランジスタのように、空乏層は図示されていない。
【０２５９】
ＦＤＳＯＩ−ＭＯＳトランジスタは、サブスレショルド特性が良好で、スイッチング動作に優れるという利点を有するとともに、寄生バイポーラ効果も小さいのでソフトエラー耐性が高いという利点も有する。
【０２６０】
＜Ｅ−２．作用効果＞
従って、システムＬＳＩにおいて、ランダムロジック部にはＰＴＩ構造を採用し、そのＭＯＳトランジスタはＰＤＳＯＩ−ＭＯＳトランジスタとしてボディ固定することで、安定した動作が得られる。
【０２６１】
また、ＳＲＡＭ部はＦＴＩ構造を採用し、そのＭＯＳトランジスタはＦＤＳＯＩ−ＭＯＳトランジスタとすることで、スイッチング特性に優れ、かつソフトエラー耐性が高いＭＯＳトランジスタを得ることができる。
【０２６２】
図５４に上記構成を有したシステムＬＳＩの平面レイアウトを模式的に示す。図５４に示すように、ランダムロジック部ＲＰはボディコンタクト部ＢＤを有するのに対し、ＳＲＡＭ部ＳＰはボディコンタクト部ＢＤを有していない。
【０２６３】
また、ＳＲＡＭ部ＳＰの周辺回路ＰＰは、ランダムロジック部にはＰＴＩ構造を採用し、そのＭＯＳトランジスタはＰＤＳＯＩ−ＭＯＳトランジスタとしてボディ固定される構成となっている。
【０２６４】
なお、ＰＤＳＯＩ−ＭＯＳトランジスタは、ボディ電位固定が強く要求されるＩ／Ｏ回路、アナログ回路（ＰＬＬ、センスアンプ回路）、タイミング回路、ダイナミック回路などに適用すると、特に有効である。
【０２６５】
＜Ｅ−３．変形例＞
以上の説明においては、システムＬＳＩにおいて、ランダムロジック部はＰＴＩ構造としてボディ固定し、ＳＲＡＭ部はＦＴＩ構造としてフローティング構造とする構成を説明したが、この場合はＳＯＩ層の厚さはランダムロジック部でもＳＲＡＭ部でも同じであった。
【０２６６】
しかし、ＳＯＩ層の厚さを、回路の種類に応じて適宜変更することで、ＰＴＩ構造およびＦＴＩ構造の特性をさらに有効に活用することができる。
【０２６７】
例えば、アナログ回路部をＳＯＩ層の厚い領域（厚膜領域）に形成して、ＰＴＩ構造により電気的に分離し、デジタル回路部をＳＯＩ層の薄い領域（薄膜領域）に形成してＦＴＩ構造により電気的に分離した半導体集積回路を構成する。
【０２６８】
以下、図５５〜図６１を用いて当該半導体集積回路の製造工程を説明する。
【０２６９】
まず、図５５に示す工程において、シリコン基板１、埋め込み酸化膜２およびＳＯＩ層３で構成されるＳＯＩ基板を準備し、ＳＯＩ層３上に厚さ５〜３０ｎｍの酸化膜ＯＸ５を形成する。この酸化膜ＯＸ５はＳＯＩ層３の厚さを場所によって変えるための下敷き酸化膜である。
【０２７０】
そして、ＳＯＩ層３の薄膜化を行う部分が開口部となったパターンを有する厚さ１００〜５００ｎｍの窒化膜マスクＳＮ５を酸化膜ＯＸ５上に形成する。
【０２７１】
次に、図５６に示す工程において、ＬＯＣＯＳ（Local Oxide of Silicon）酸化により、窒化膜ＳＮ５で覆われない部分の酸化膜ＯＸ５を成長させて、当該部分のＳＯＩ層３の厚さを薄くする。ここで、ＳＯＩ層３の当初の厚さを１０〜２００ｎｍとすると、薄膜化後のＳＯＩ層３厚さは１０〜５０ｎｍとなる。
【０２７２】
次に、図５７に示す工程において、窒化膜ＳＮ５および酸化膜ＯＸ５を除去する。ここで、当初の厚さを維持する領域を厚膜領域Ｒ１０、薄膜化された領域を薄膜領域Ｒ２０と呼称する。
【０２７３】
その後、図５８に示す工程において、ＳＯＩ層３上に、酸化膜４、ポリシリコン膜２１および窒化膜２２を順次形成する。このとき、酸化膜４、ポリシリコン膜２１および窒化膜２２はＳＯＩ層３の段差形状を反映して、段差を有して形成されることになる。なお、これらの膜は、図１４〜図２０を用いて説明した半導体装置の製造方法において説明しているので重複する説明は省略する。
【０２７４】
次に、図５９に示す工程において、厚膜領域Ｒ１０と薄膜領域Ｒ２０との境界に併合分離酸化膜を形成するために併合トレンチＢＴＲ１を形成する。併合トレンチＢＴＲ１は、厚膜領域Ｒ１０側が部分トレンチ、薄膜領域Ｒ２０側が完全トレンチとなっている。
【０２７５】
次に、図６０に示す工程において、併合トレンチＢＴＲ１内をＨＤＰ酸化膜で埋め込んだ後、ＨＤＰ酸化膜を平坦化した後、窒化膜２２、ポリシリコン膜２１を除去し、最終的な併合分離酸化膜ＢＴ１を得る。
【０２７６】
なお、図６０に示すように、併合分離酸化膜ＢＴ１の形成と同時に、厚膜領域Ｒ１０には部分分離酸化膜ＰＴが形成され、併合分離酸化膜ＢＴ１と合わせて活性領域ＡＲ１を規定し、薄膜領域Ｒ２０には完全分離酸化膜ＦＴが形成され、併合分離酸化膜ＢＴ１と合わせて活性領域ＡＲ２を規定する。
【０２７７】
その後、図６１に示すように、厚膜領域Ｒ１０の活性領域ＡＲ１には、ゲート絶縁膜１１１、ゲート電極１２１、サイドウォールスペーサ１３１、（Ｎ型）低ドープドレイン層１４１および（Ｎ型）ソース・ドレイン層１５１を形成してＮＭＯＳトランジスタＮＭ１０を形成し、薄膜領域Ｒ２０の活性領域ＡＲ２には、ゲート絶縁膜１１２、ゲート電極１２２、サイドウォールスペーサ１３２、（Ｎ型）ソース・ドレイン層１５２を形成してＮＭＯＳトランジスタＮＭ２０を形成する。
【０２７８】
なお、ＮＭＯＳトランジスタＮＭ１０およびＮＭ２０は、何れもＰＤ（Partially-Depleted）ＳＯＩ−ＭＯＳトランジスタであり、ゲート電極直下の空乏層が、埋め込み酸化膜２まで達しない特徴を有している。この特徴のため、ＰＤＳＯＩ−ＭＯＳトランジスタはしきい値電圧の制御性が優れている。
【０２７９】
以上の工程を経て、ＳＯＩ層の厚膜領域にアナログ回路部が形成され、ＰＴＩ構造により電気的に分離され、ボディ固定が可能となる。また、ＳＯＩ層の薄膜領域にデジタル回路部が形成されＦＴＩ構造により電気的に完全に分離された構成となる。
【０２８０】
このような構成を採ることで、アナログ回路部では、ＭＯＳトランジスタの動作の安定性や、線形性が得られ、またノイズも少なくなる。デジタル回路部はＳＯＩ層の薄膜領域に形成されるので、寄生容量を小さくでき、より高速動作が可能で、低消費電力を実現できる。
【０２８１】
なお、ＳＯＩ層の厚膜領域にランダムロジック部を形成し、薄膜領域にＳＲＡＭ部を形成することによっても、実施の形態５で示した効果を得ることができる。この場合、ＳＲＡＭ部のＭＯＳトランジスタは完全分離のＦＤＳＯＩ−ＭＯＳトランジスタとすることで、スイッチング特性に優れ、かつソフトエラー耐性を高めることができるが、ＳＯＩ層の厚膜領域にＳＲＡＭ部を形成し、部分分離でボディ固定を行う場合には、ＳＯＩ層の厚さを調整することで、ソフトエラー耐性を改善することができる。
【０２８２】
図６２に、ソフトエラーレートのＳＯＩ層の厚さ依存性を示す。図６２において、横軸にＳＯＩ層の厚さ（ｎｍ）を示し、縦軸にソフトエラーレートを単位時間当たりのエラービットの数（ｂｉｔ／ｓｅｃ）で示す。
【０２８３】
図６２に示すように、ＰＴＩ構造で活性領域がフローティング状態である場合は、ＳＯＩ層が厚くなるとソフトエラーレートも増加し、ＳＯＩ層の厚さ５０ｎｍを境にソフトエラーレートの増加率が高まるが、ＦＴＩ構造で活性領域がボディ固定される場合には、ＳＯＩ層の厚さ２００ｎｍの近傍で、最もソフトエラーレートが小さくなることが判る。
【０２８４】
従って、ＳＲＡＭ部を形成するＳＯＩ層の厚さは、１８０〜２２０ｎｍとしてボディ固定することで、ソフトエラー耐性を改善することができる。
【０２８５】
＜Ｆ．実施の形態６＞
＜Ｆ−１．装置構成＞
実施の形態１〜５において説明したように、部分分離酸化膜を用いてＭＯＳトランジスタを電気的に分離する場合、ＭＯＳトランジスタ間の部分分離酸化膜の下部にはＳＯＩ層が存在するので、そこに不純物が導入されて電気抵抗が低下すると、分離能力が低下する可能性がある。
【０２８６】
例えば、図６３に示すように、２つのＭＯＳトランジスタが隣接して配設される構成において、両トランジスタの活性領域ＡＲ間の領域Ｇには、部分分離酸化膜が形成されているので、当該領域のＳＯＩ層にソース・ドレイン層を形成するための不純物が注入されると、電気抵抗が低下する。
【０２８７】
そこで、不純物を注入すべき領域をＣＡＤ等で設計後、当該領域以外の領域を遮光部とした反マスクを作成し、それを用いてポジ型レジストを露光して開口優先マスクを形成することで、ソース・ドレイン不純物注入に際しては、２つのＭＯＳトランジスタ間の領域Ｇにソース・ドレイン不純物が注入されることを防止できる。
【０２８８】
図６３には、開口優先マスクとしてレジストマスクＲＭ９１を設けた例を示しており、レジストマスクＲＭ９１の開口部ＯＰ１０を通して、ソース・ドレイン不純物注入が行われる。なお、図６３において、図３１を用いて説明した構成と同一の構成については同一の符号を付し、重複する説明は省略する。
【０２８９】
なお、開口優先マスクの作成方法としては、不純物を注入すべき領域をＣＡＤ等で設計後、当該領域をそのままマスク上の遮光部とした正マスクを作成し、それを用いネガ型レジストを露光するようにしても良い。
【０２９０】
＜Ｆ−２．作用効果＞
以上説明したように、ＭＯＳトランジスタの不純物注入に際しては、開口優先マスクを用いることで、開口部以外の部分分離酸化膜の下部のＳＯＩ層に不純物が導入されることが防止され、ＳＯＩ層の電気抵抗が低下することを防止して、分離能力を維持できる。
【図面の簡単な説明】
【０２９１】
【図１】チャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法を示す断面図である。
【図２】チャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法を示す断面図である。
【図３】チャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法を示す断面図である。
【図４】チャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法を示す断面図である。
【図５】チャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法を示す断面図である。
【図６】チャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法を示す断面図である。
【図７】チャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法を示す断面図である。
【図８】チャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法を示す断面図である。
【図９】チャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法を示す断面図である。
【図１０】チャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法を示す断面図である。
【図１１】チャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法を示す断面図である。
【図１２】チャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法を示す断面図である。
【図１３】チャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法を示す断面図である。
【図１４】チャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法を示す断面図である。
【図１５】チャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法を示す断面図である。
【図１６】チャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法を示す断面図である。
【図１７】チャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法を示す断面図である。
【図１８】チャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法を示す断面図である。
【図１９】チャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法を示す断面図である。
【図２０】チャネルストップ注入層が活性領域に形成されることを防止する半導体装置の製造方法を示す断面図である。
【図２１】本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。
【図２２】本発明に係る実施の形態１の半導体装置の製造方法を説明するフローチャートである。
【図２３】本発明に係る実施の形態１の半導体装置の製造方法のうち、ＦＢ処理だけを行う場合のフローチャートである。
【図２４】本発明に係る実施の形態１の半導体装置の製造方法の変形例を説明するフローチャートである。
【図２５】本発明に係る実施の形態１の半導体装置の製造方法の変形例を説明するフローチャートである。
【図２６】本発明に係る実施の形態１の半導体装置の製造方法を実施するためのモニターパターンを示す断面図である。
【図２７】本発明に係る実施の形態２の半導体装置の製造方法を説明する断面図である。
【図２８】本発明に係る実施の形態２の半導体装置の製造方法の変形例を説明する断面図である。
【図２９】本発明に係る実施の形態２の半導体装置の製造方法の変形例を説明する断面図である。
【図３０】本発明に係る実施の形態２の半導体装置の製造方法の変形例を説明する断面図である。
【図３１】本発明に係る実施の形態３の半導体装置の製造方法を説明する平面図である。
【図３２】本発明に係る実施の形態３の半導体装置の製造方法を説明する断面図である。
【図３３】本発明に係る実施の形態３の半導体装置の製造方法を説明する断面図である。
【図３４】本発明に係る実施の形態３の半導体装置の製造方法に使用されるレジストマスクの平面図である。
【図３５】本発明に係る実施の形態３の半導体装置の製造方法を説明する断面図である。
【図３６】本発明に係る実施の形態３の半導体装置の製造方法に使用されるレジストマスクの平面図である。
【図３７】本発明に係る実施の形態３の半導体装置の製造方法を説明する断面図である。
【図３８】本発明に係る実施の形態３の半導体装置の製造方法を説明する断面図である。
【図３９】本発明に係る実施の形態３の半導体装置の製造方法を説明する断面図である。
【図４０】本発明に係る実施の形態３の半導体装置の製造方法を説明する断面図である。
【図４１】本発明に係る実施の形態３の半導体装置の製造方法に使用されるレジストマスクの平面図である。
【図４２】本発明に係る実施の形態３の半導体装置の製造方法の応用例を説明する平面図である。
【図４３】本発明に係る実施の形態３の半導体装置の製造方法の応用例を説明する平面図である。
【図４４】本発明に係る実施の形態３の半導体装置の製造方法の応用例を説明する平面図である。
【図４５】本発明に係る実施の形態３の半導体装置の製造方法の応用例を説明する平面図である。
【図４６】本発明に係る実施の形態３の半導体装置の製造方法の応用例を説明する平面図である。
【図４７】本発明に係る実施の形態４の半導体装置の製造方法を説明する断面図である。
【図４８】本発明に係る実施の形態４の半導体装置の製造方法を説明する断面図である。
【図４９】本発明に係る実施の形態４の半導体装置の製造方法を説明する断面図である。
【図５０】本発明に係る実施の形態４の半導体装置の製造方法を説明する断面図である。
【図５１】本発明に係る実施の形態４の半導体装置の製造方法を説明する断面図である。
【図５２】本発明に係る実施の形態５の半導体装置の構成を説明する断面図である。
【図５３】本発明に係る実施の形態５の半導体装置の構成を説明する断面図である。
【図５４】本発明に係る実施の形態５の半導体装置の構成を説明する平面図である。
【図５５】本発明に係る実施の形態５の半導体装置の製造方法を説明する断面図である。
【図５６】本発明に係る実施の形態５の半導体装置の製造方法を説明する断面図である。
【図５７】本発明に係る実施の形態５の半導体装置の製造方法を説明する断面図である。
【図５８】本発明に係る実施の形態５の半導体装置の製造方法を説明する断面図である。
【図５９】本発明に係る実施の形態５の半導体装置の製造方法を説明する断面図である。
【図６０】本発明に係る実施の形態５の半導体装置の製造方法を説明する断面図である。
【図６１】本発明に係る実施の形態５の半導体装置の製造方法を説明する断面図である。
【図６２】本発明に係る実施の形態５の半導体装置のＳＯＩ層の最適厚さを説明する図である。
【図６３】本発明に係る実施の形態６の半導体装置の製造方法を説明する断面図である。
【図６４】従来の半導体装置の構成を説明する断面図である。
【図６５】従来の半導体装置の構成を説明する断面図である。
【図６６】従来の半導体装置の製造方法を説明する断面図である。
【図６７】従来の半導体装置の製造方法を説明する断面図である。
【図６８】従来の半導体装置の製造方法を説明する断面図である。
【図６９】従来の半導体装置の製造方法を説明する断面図である。
【図７０】従来の半導体装置の製造方法を説明する断面図である。
【図７１】従来の半導体装置の製造方法を説明する断面図である。
【図７２】従来の半導体装置の製造方法を説明する断面図である。
【図７３】従来の半導体装置の構成を説明する断面図である。
【図７４】従来の半導体装置の問題点を説明する断面図である。
【図７５】従来の半導体装置の問題点を説明する断面図である。
【符号の説明】
【０２９２】
１  ＳＯＩ層、４，６  酸化膜、５，７，２１  ポリシリコン膜、８，２２  窒化膜、ＴＲ１，ＴＲ２  トレンチ、Ｎ１，Ｐ１  チャネルストップ層、ＭＰＡ，ＭＰＢ，ＭＰＣ  モニターパターン、ＢＴ  併合分離酸化膜、ＰＴ  部分分離酸化膜、ＦＴ  完全分離酸化膜、ＢＲ  ボディ領域。
【図１】
2008078672.tif 000008
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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