(57)【要約】【課題】解析対象回路の遅延解析を効率的かつ正確におこなうこと。【解決手段】並列に動作する多数の部分回路（パス）から構成される解析対象回路の遅延解析をおこなう際に、各パスのパス内全回路素子遅延分布とパス内回路素子間遅延分布とから、二つのパスを一つのパスとした場合のパス内全回路素子遅延分布およびパス内全回路素子遅延分布を再帰的に計算することにより、解析対象回路の全体の遅延分布を算出し、解析対象回路の回路遅延を見積もる。【選択図】図７
2008152669.tif 000002
【特許請求の範囲】
【請求項１】
パス内のすべての回路素子の素子性能に基づく遅延をあらわす遅延分布（以下、「パス内全回路素子遅延分布」という）と、前記パス内の回路素子間の相互の相関関係に基づく遅延をあらわす遅延分布（以下、「パス内回路素子間遅延分布」という）とを用いて、解析対象回路の遅延解析をコンピュータに実行させる遅延解析プログラムであって、
前記解析対象回路内の任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記解析対象回路内の各パスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を保持する遅延分布集合の中から抽出させる抽出工程と、
前記抽出工程によって抽出された一方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布と、他方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布とに基づいて、前記二つのパスを一つにした場合の全体の遅延をあらわす遅延分布（以下、「パス内全体遅延分布」という）を算出させる第１の算出工程と、
前記抽出工程によって抽出された一方のパスのパス内全回路素子遅延分布と他方のパスのパス内全回路素子遅延分布とに基づいて、前記二つのパスを一つにした場合のパス内全回路素子遅延分布を算出させる第２の算出工程と、
前記第１の算出工程によって算出されたパス内全体遅延分布と前記第２の算出工程によって算出されたパス内全回路素子遅延分布とに基づいて、前記二つのパスを一つにした場合のパス内回路素子間遅延分布を算出させる第３の算出工程と、
を前記コンピュータに実行させることを特徴とする遅延解析プログラム。
【請求項２】
前記抽出工程によって抽出されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布の替わりに、前記第２の算出工程によって算出されたパス内全回路素子遅延分布および前記第３の算出工程によって算出されたパス内回路素子間遅延分布を、一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布として前記遅延分布集合に記録させる記録工程と、
前記遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されているか否かを判定させる判定工程と、
前記判定工程の判定結果に基づいて、前記抽出工程、前記第１の算出工程、前記第２の算出工程および前記第３の算出工程を、前記コンピュータに実行させることを特徴とする請求項１に記載の遅延解析プログラム。
【請求項３】
前記判定工程によって前記遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されていないと判定された場合、前記遅延分布集合に保持されている残余のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記解析対象回路の全体の遅延解析結果として出力させる出力工程を前記コンピュータに実行させることを特徴とする請求項２に記載の遅延解析プログラム。
【請求項４】
請求項１〜３のいずれか一つに記載の遅延解析プログラムを記録したコンピュータに読み取り可能な記録媒体。
【請求項５】
パス内のすべての回路素子の素子性能に基づく遅延をあらわす遅延分布（以下、「パス内全回路素子遅延分布」という）と、前記パス内の回路素子間の相互の相関関係に基づく遅延をあらわす遅延分布（以下、「パス内回路素子間遅延分布」という）とを用いて、解析対象回路の遅延解析をおこなう遅延解析装置であって、
前記解析対象回路内の任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記解析対象回路内の各パスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を保持する遅延分布集合の中から抽出する抽出手段と、
前記抽出手段によって抽出された一方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布と、他方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布とに基づいて、前記二つのパスを一つにした場合の全体の遅延をあらわす遅延分布（以下、「パス内全体遅延分布」という）を算出する第１の算出手段と、
前記抽出手段によって抽出された一方のパスのパス内全回路素子遅延分布と他方のパスのパス内全回路素子遅延分布とに基づいて、前記二つのパスを一つにした場合のパス内全回路素子遅延分布を算出する第２の算出手段と、
前記第１の算出手段によって算出されたパス内全体遅延分布と前記第２の算出手段によって算出されたパス内全回路素子遅延分布とに基づいて、前記二つのパスを一つにした場合のパス内回路素子間遅延分布を算出する第３の算出手段と、
を備えることを特徴とする遅延解析装置。
【請求項６】
パス内のすべての回路素子の素子性能に基づく遅延をあらわす遅延分布（以下、「パス内全回路素子遅延分布」という）と、前記パス内の回路素子間の相互の相関関係に基づく遅延をあらわす遅延分布（以下、「パス内回路素子間遅延分布」という）とを用いて、解析対象回路の遅延解析をおこなう遅延解析方法であって、
前記解析対象回路内の任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記解析対象回路内の各パスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を保持する遅延分布集合の中から抽出する抽出工程と、
前記抽出工程によって抽出された一方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布と、他方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布とに基づいて、前記二つのパスを一つにした場合の全体の遅延をあらわす遅延分布（以下、「パス内全体遅延分布」という）を算出する第１の算出工程と、
前記抽出工程によって抽出された一方のパスのパス内全回路素子遅延分布と他方のパスのパス内全回路素子遅延分布とに基づいて、前記二つのパスを一つにした場合のパス内全回路素子遅延分布を算出する第２の算出工程と、
前記第１の算出工程によって算出されたパス内全体遅延分布と前記第２の算出工程によって算出されたパス内全回路素子遅延分布とに基づいて、前記二つのパスを一つにした場合のパス内回路素子間遅延分布を算出する第３の算出工程と、
を含んだことを特徴とする遅延解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、解析対象回路の回路遅延を見積もる遅延解析プログラム、該プログラムを記録した記録媒体、遅延解析装置および遅延解析方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の微細化にともない、プロセスのバラツキ、電源電圧の低下、クロストークなどの統計的要因の影響が大きくなってきており、回路遅延の変動が増大している。従来の静的遅延解析（ＳＴＡ）では、これらの回路遅延の変動は遅延マージンとして余分に確保されているが、遅延マージンの増大化のためタイミング設計が困難となってきている。
【０００３】
このため、統計的要因を正確に考慮することにより、不要な遅延マージンを低減させることができる統計的遅延解析（ＳＳＴＡ）に対する要求が高まってきている。ＳＳＴＡにおいて扱う統計的要因には、半導体集積回路の回路素子・配線間で独立であるバラツキ成分と、回路素子・配線間で相関を持つバラツキ成分とがある。
【０００４】
ＳＳＴＡにより回路全体の遅延分布を正確に求めるためには、これらのバラツキ成分を考慮する必要がある。バラツキ成分を考慮して回路全体の遅延分布を正確に算出する手法として、たとえば、モンテカルロシミュレーションがある。
【０００５】
また、解析対象回路内の相対するパスの遅延時間の相対バラツキを、システマティック成分とランダム成分とに分離し、当該システマティック成分とランダム成分とを用いて、近似的に回路全体の遅延分布を計算する手法が提供されている（たとえば、下記特許文献１参照。）。
【０００６】
【特許文献１】特開２００５−１００３１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した従来技術であるモンテカルロシミュレーションでは、バラツキ成分を精度良く考慮した遅延分布を算出するためには計算量が膨大となってしまう。したがって、遅延解析に多大な作業時間がかかってしまい、設計期間の長期化を招くという問題があった。
【０００８】
また、上述した特許文献１の従来技術では、統計的要因を最悪値で見積もるため、かなり悲観的でかつ不正確な遅延分布が算出されることとなり、結果的に回路設計の手戻りが生じ、設計者の負担が増大するとともに、設計期間の長期化を招くという問題があった。
【０００９】
この発明は、上述した従来技術による問題点を解消するため、解析対象回路の遅延解析を効率的かつ正確におこなうことにより、設計者の負担軽減や設計期間の短縮化を図ることができる遅延解析プログラム、該プログラムを記録した記録媒体、遅延解析装置および遅延解析方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決し、目的を達成するため、この発明にかかる遅延解析プログラム、該プログラムを記録した記録媒体、遅延解析装置および遅延解析方法は、パス内のすべての回路素子の素子性能に基づく遅延をあらわす遅延分布（以下、「パス内全回路素子遅延分布」という）と、前記パス内の回路素子間の相互の相関関係に基づく遅延をあらわす遅延分布（以下、「パス内回路素子間遅延分布」という）とを用いて、解析対象回路の遅延解析をおこなう遅延解析プログラム、該プログラムを記録した記録媒体、遅延解析装置および遅延解析方法であって、前記解析対象回路内の任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記解析対象回路内の各パスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を保持する遅延分布集合の中から抽出し、抽出された一方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布と、他方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布とに基づいて、前記二つのパスを一つにした場合の全体の遅延をあらわす遅延分布（以下、「パス内全体遅延分布」という）を算出し、抽出された一方のパスのパス内全回路素子遅延分布と他方のパスのパス内全回路素子遅延分布とに基づいて、前記二つのパスを一つにした場合のパス内全回路素子遅延分布を算出し、算出されたパス内全体遅延分布とパス内全回路素子遅延分布とに基づいて、前記二つのパスを一つにした場合のパス内回路素子間遅延分布を算出することを特徴とする。
【００１１】
この発明によれば、解析対象回路内の任意の二つのパスを一つにした場合のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、効率的かつ正確に算出することができる。
【００１２】
また、上記発明において、抽出されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布の替わりに、算出されたパス内全回路素子遅延分布および算出されたパス内回路素子間遅延分布を、一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布として前記遅延分布集合に記録し、前記遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されているか否かを判定し、判定結果に基づいて、再度、任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を遅延分布集合の中から抽出し、一連の処理を繰り返しおこなうことを特徴とする。
【００１３】
この発明によれば、遅延分布集合の保持内容が一つのパスに関する全回路素子遅延分布およびパス内回路素子間遅延分布となるまで、二つのパスを一つのパスとした場合のパス内全回路素子遅延分布およびパス内全回路素子遅延分布を再帰的に計算することができる。
【００１４】
また、上記発明において、前記遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されていないと判定された場合、前記遅延分布集合に保持されている残余のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記解析対象回路の全体の遅延解析結果として出力することとしてもよい。
【００１５】
この発明によれば、解析対象回路内のすべてのパスを一つのパスとした場合のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を出力することができ、解析対象回路の全体の遅延分布を求めることができる。
【発明の効果】
【００１６】
本発明にかかる遅延解析プログラム、該プログラムを記録した記録媒体、遅延解析装置および遅延解析方法によれば、解析対象回路の遅延解析を効率的かつ正確におこなうことにより、設計者の負担軽減や設計期間の短縮化を図ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００１７】
以下に添付図面を参照して、この発明にかかる遅延解析プログラム、該プログラムを記録した記録媒体、遅延解析装置および遅延解析方法の好適な実施の形態を詳細に説明する。
【００１８】
（遅延解析装置のハードウェア構成）
つぎに、この発明の実施の形態にかかる遅延解析装置のハードウェア構成について説明する。図１は、この発明の実施の形態にかかる遅延解析装置のハードウェア構成を示すブロック図である。
【００１９】
図１において、遅延解析装置は、ＣＰＵ１０１と、ＲＯＭ１０２と、ＲＡＭ１０３と、ＨＤＤ（ハードディスクドライブ）１０４と、ＨＤ（ハードディスク）１０５と、ＦＤＤ（フレキシブルディスクドライブ）１０６と、着脱可能な記録媒体の一例としてのＦＤ（フレキシブルディスク）１０７と、ディスプレイ１０８と、Ｉ／Ｆ（インターフェース）１０９と、キーボード１１０と、マウス１１１と、スキャナ１１２と、プリンタ１１３とを備えている。また、各構成部は、バス１００によってそれぞれ接続されている。
【００２０】
ここで、ＣＰＵ１０１は、遅延解析装置の全体の制御を司る。ＲＯＭ１０２は、ブートプログラムなどのプログラムを記録している。ＲＡＭ１０３は、ＣＰＵ１０１のワークエリアとして使用される。ＨＤＤ１０４は、ＣＰＵ１０１の制御にしたがってＨＤ１０５に対するデータのリード／ライトを制御する。ＨＤ１０５は、ＨＤＤ１０４の制御で書き込まれたデータを記憶する。
【００２１】
ＦＤＤ１０６は、ＣＰＵ１０１の制御にしたがってＦＤ１０７に対するデータのリード／ライトを制御する。ＦＤ１０７は、ＦＤＤ１０６の制御で書き込まれたデータを記憶したり、ＦＤ１０７に記憶されたデータを遅延解析装置に読み取らせたりする。
【００２２】
また、着脱可能な記録媒体として、ＦＤ１０７のほか、ＣＤ−ＲＯＭ（ＣＤ−Ｒ、ＣＤ−ＲＷ）、ＭＯ、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｋ）、メモリカードなどであってもよい。ディスプレイ１０８は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。このディスプレイ１０８には、たとえば、ＣＲＴ、ＴＦＴ液晶ディスプレイ、プラズマディスプレイなどを採用することができる。
【００２３】
Ｉ／Ｆ１０９は、通信回線を通じてインターネットなどのネットワーク１１４に接続され、このネットワーク１１４を介して他の装置に接続される。そして、Ｉ／Ｆ１０９は、ネットワーク１１４と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。Ｉ／Ｆ１０９には、たとえばモデムやＬＡＮアダプタなどを採用することができる。
【００２４】
キーボード１１０は、文字、数字、各種指示などの入力のためのキーを備え、データの入力をおこなう。また、タッチパネル式の入力パッドやテンキーなどであってもよい。マウス１１１は、カーソルの移動や範囲選択、あるいはウィンドウの移動やサイズの変更などをおこなう。ポインティングデバイスとして同様の機能を備えるものであれば、トラックボールやジョイスティックなどであってもよい。
【００２５】
スキャナ１１２は、画像を光学的に読み取り、遅延解析装置内に画像データを読み込む。なお、スキャナ１１２は、ＯＣＲ機能を持たせてもよい。また、プリンタ１１３は、画像データや電子文書を印刷する。プリンタ１１３には、たとえば、レーザプリンタやインクジェットプリンタなどを採用することができる。
【００２６】
（遅延分布ライブラリの記憶内容）
つぎに、遅延分布ライブラリ２００について説明する。図２は、遅延分布ライブラリ２００の記憶内容を示す説明図（その１）である。図２において、遅延分布ライブラリ２００は、解析対象回路内のパス（部分回路）ごとに、遅延分布情報２００−１〜２００−ｎを格納している。遅延分布情報２００−１〜２００−ｎは、パスごとに、回路遅延に関する遅延分布を有している。
【００２７】
また、遅延分布として、パスごとのパス内全回路素子遅延分布とパス内回路素子間遅延分布とを有している。パス内全回路素子遅延分布とパス内回路素子間遅延分布とについての詳細な説明は後述する。
【００２８】
たとえば、パスｉについては、パス内全回路素子遅延分布ａｉとパス内回路素子間遅延分布ｂｉとを有しており、それぞれの遅延分布関数は、確率密度関数Ｐiと確率密度関数Ｑiである。各パスのパス内全回路素子遅延分布ａ１〜ａｎとパス内回路素子間遅延分布ｂ１〜ｂｎは、たとえば、公知技術であるＳＳＴＡ（Ｓｔａｔｉｓｔｉｃａｌ  Ｓｔａｔｉｃ  Ｔｉｍｉｎｇ  Ａｎａｌｙｚｅｒ）手法により算出することができる。
【００２９】
（解析対象回路の一例）
つぎに、この発明の実施の形態にかかる解析対象回路３００の一例について説明する。図３は、この発明の実施の形態にかかる解析対象回路３００の一例を示す回路図である。なお、図面では、解析対象回路の一部を抜粋して表示している。図３において、解析対象回路３００は、回路素子Ｃ１〜Ｃ９を有している。
【００３０】
ここでは、図２に示すパス１は、回路素子Ｃ１、Ｃ２、Ｃ３を通る経路（パス）とし、また、パス２は、回路素子Ｃ４、Ｃ５、Ｃ６を通る経路（パス）とし、また、パス３は、回路素子Ｃ７、Ｃ８、Ｃ９を通る経路（パス）とする。なお、回路素子としては、フリップフロップ、バッファ、インバータなどが挙げられる。また、クロックソースＣＳは、水晶やセラミック発振子などを用いたクロック発信器である。
【００３１】
（遅延解析装置の機能的構成）
つぎに、この発明の実施の形態にかかる遅延解析装置４００の機能的構成について説明する。図４は、この発明の実施の形態にかかる遅延解析装置４００の機能的構成を示すブロック図である。図４において、遅延解析装置４００は、抽出部４０１と、第１の算出部４０２と、第２の算出部４０３と、第３の算出部４０４と、記録部４０５と、判定部４０６と、出力部４０７と、から構成されている。
【００３２】
遅延解析装置４００は、パス内のすべての回路素子の素子性能に基づく遅延をあらわす遅延分布（以下、「パス内全回路素子遅延分布」という）と、パス内の回路素子間の相互の相関関係に基づく遅延をあらわす遅延分布（以下、「パス内回路素子間遅延分布」という）とを用いて、解析対象回路の遅延解析をおこなう。
【００３３】
パス内全回路素子遅延分布は、パス内の回路素子ごとに独立した素子性能のバラツキ成分を考慮して、パス内のすべての回路素子についての回路遅延を統計的にあらわしたものである。また、パス内回路素子間遅延分布は、パス内の回路素子間の相互の相関関係に基づくバラツキ成分を考慮して、パス内の回路遅延を統計的にあらわしたものである。
【００３４】
解析対象回路内の各パスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布は、タイミング解析により得られる。具体的には、たとえば、公知技術であるＳＳＴＡ手法により、解析対象回路のネットリストデータと、解析対象回路内の各回路素子・配線の遅延バラツキをあらわすバラツキデータとから、各パスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を算出することができる。
【００３５】
そして、タイミング解析により得られたタイミング解析結果、すなわち、解析対象回路内の各パスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布に関するデータは、遅延解析装置４００に備えられている遅延分布ライブラリ２００に保持されることとなる。具体的には、たとえば、タイミング解析結果が遅延解析装置４００に入力されると、自動的に遅延分布ライブラリ２００に記憶される。
【００３６】
抽出部４０１は、解析対象回路内の任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、解析対象回路内の各パスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を保持する遅延分布集合の中から抽出する。なお、抽出部４０１によって抽出された任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布は、ＲＯＭ１０２やＲＡＭ１０３などのメモリに記憶される。
【００３７】
遅延分布集合は、解析対象回路内のすべてのパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布の集合であり、図２に示す遅延分布ライブラリ２００に記憶されている。
【００３８】
具体的には、抽出部４０１は、解析対象回路３００内のパスごとのパス内全回路素子遅延分布とパス内回路素子間遅延分布が保持されている遅延分布ライブラリ２００の中から、任意の二つのパスに関する遅延分布情報を抽出する。
【００３９】
より具体的には、たとえば、抽出部４０１は、遅延分布ライブラリ２００に保持されている遅延分布情報２００−１〜２００−ｎのうち、上から順にパス１とパス２に関する遅延分布情報２００−１，２００−２を抽出することとしてもよい。
【００４０】
第１の算出部４０２は、抽出部４０１によって抽出された一方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布と、他方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布とに基づいて、二つのパスを一つにした場合の全体の遅延をあらわす遅延分布（以下、「パス内全体遅延分布」という）を算出する。
【００４１】
具体的には、第１の算出部４０２は、ＲＯＭ１０２やＲＡＭ１０３などのメモリに記憶されている二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を読み出して、二つのパスを一つにした場合の全体の遅延をあらわすパス内全体遅延分布を算出する。なお、第１の算出部４０２によって算出されたパス内全体遅延分布はＲＯＭ１０２やＲＡＭ１０３などのメモリに記憶される。
【００４２】
ここで、二つのパスのパス内全回路素子遅延分布とパス内回路素子間遅延分布とに基づいて、二つのパスを一つにした場合のパス内全体遅延分布を算出する具体的な手順について説明する。図５は、パス内全体遅延分布の算出手順の概要を示す説明図である。ここでは、算出元となる情報として、遅延分布ライブラリ２００に保持されているパス１とパス２に関する遅延分布情報２００−１，２００−２を例に挙げて説明する。
【００４３】
以下、パス１に関するパス内全回路素子遅延分布ａ１を確率密度関数であらわした確率密度分布をＰ1（ｘ）と表記し、パス内回路素子間遅延分布ｂ１を確率密度関数であらわした確率密度分布をＱ1（ｚ）と表記する。また、パス２に関するパス内全回路素子遅延分布ａ２を確率密度関数であらわした確率密度分布をＰ2（ｙ）と表記し、パス内回路素子間遅延分布ｂ２を確率密度関数であらわした確率密度分布をＱ2（ｚ）と表記する。
【００４４】
さらに、図３に示すパス１とパス２を一つにした場合の全体の遅延をあらわすパス内全体遅延分布（以下、「パス内全体遅延分布ｃ１」とする）を確率密度関数であらわした確率密度分布をＲ1（ｔ）と表記する。ここで、パス内回路素子間遅延分布ｂ１，ｂ２は、同一チップ上において共通の確率変数に基づいて確率的に変動する特性を有している。
【００４５】
具体的には、パス内回路素子間遅延分布ｂ１，ｂ２の確率密度関数は、回路素子ごとに与えられる定数ｊ、ｋおよび同一チップ内のすべての回路素子に共通して与えられる確率変数ｎ（ｚ）により、下記式（１）および（２）であらわすことができる。
【００４６】
Ｑ1（ｚ）＝ｊ1×ｎ（ｚ）＋ｋ1・・・（１）
Ｑ2（ｚ）＝ｊ2×ｎ（ｚ）＋ｋ2・・・（２）
【００４７】
なお、定数ｊ1、ｊ2は標準偏差をあらわしており、定数ｋ1、ｋ2は平均をあらわしている。また、上記式（１）、（２）に共通する確率変数ｎ（ｚ）は「平均：１」かつ「標準偏差：１」の正規分布であり、下記式（３）によってあらわすことができる。
【００４８】
【数１】
2008152669.tif 000003
【００４９】
図５において、抽出部４０１によって抽出されたパス１に関するパス内全回路素子遅延分布ａ１の確率密度分布：Ｐ1（ｘ）およびパス内回路素子間遅延分布ｂ１の確率密度分布：Ｑ1（ｚ）と、パス２に関するパス内全回路素子遅延分布ａ２の確率密度分布：Ｐ2（ｙ）およびパス内回路素子間遅延分布ｂ２の確率密度分布：Ｑ2（ｚ）とが示されている。
【００５０】
これらの確率密度分布：Ｐ1（ｘ）、Ｐ2（ｙ）、Ｑ1（ｚ）、Ｑ2（ｚ）を用いて、パス１とパス２を一つにした場合の全体の遅延をあらわすパス内全体遅延分布ｃ１の確率密度分布：Ｒ1（ｔ）を計算する。具体的には、まず、下記式（４）によってパス１とパス２に関する累積確率分布を求める。
【００５１】
【数２】
2008152669.tif 000004
【００５２】
そして、上記式（４）によって求めた累積確率分布：ｒ1（ｔ）を微分することにより、パス１とパス２を一つにした場合の全体の遅延をあらわすパス内全体遅延分布ｃ１の確率密度分布：Ｒ1（ｔ）を算出することができる。
【００５３】
第２の算出部４０３は、抽出部４０１によって抽出された一方のパスのパス内全回路素子遅延分布と他方のパスのパス内全回路素子遅延分布とに基づいて、二つのパスを一つにした場合のパス内全回路素子遅延分布を算出する。
【００５４】
具体的には、第２の算出部４０３は、ＲＯＭ１０２やＲＡＭ１０３などのメモリに記憶されている各パスのパス内全回路素子遅延分布を読み出して、二つのパスを一つにした場合のパス内全回路素子遅延分布を算出する。なお、第２の算出部４０３によって算出されたパス内全回路素子遅延分布はＲＯＭ１０２やＲＡＭ１０３などのメモリに記憶される。
【００５５】
パス内全回路素子遅延分布は、パス内の回路素子ごとに独立した素子性能のバラツキ成分を考慮した回路遅延をあらわしたものであり、パスごとに独立した遅延分布である。このため、たとえば、図３に示すパス１とパス２を一つにした場合のパス内全回路素子遅延分布（以下、「パス内全回路素子遅延分布ｄ１」とする）の確率密度分布は、各パスのパス内全回路素子遅延分布（Ｐ1（ｘ）、Ｐ2（ｙ））の累積確率関数を用いて、下記式（５）によってあらわすことができる。ここでは、パス内全回路素子遅延分布ｄ１の確率密度分布をＦ1（ｔ）と表記する。
【００５６】
【数３】
2008152669.tif 000005
【００５７】
第３の算出部４０４は、第１の算出部４０２によって算出されたパス内全体遅延分布と第２の算出部４０３によって算出されたパス内全回路素子遅延分布とに基づいて、二つのパスを一つにした場合のパス内回路素子間遅延分布を算出する。
【００５８】
具体的には、第３の算出部４０４は、ＲＯＭ１０２やＲＡＭ１０３などのメモリに記憶されている第１の算出部４０２によって算出されたパス内全体遅延分布と第２の算出部４０３によって算出されたパス内全回路素子遅延分布を読み出して、二つのパスを一つにした場合のパス内回路素子間遅延分布を算出する。なお、第３の算出部４０４によって算出された二つのパスを一つにした場合のパス内回路素子間遅延分布は、ＲＯＭ１０２やＲＡＭ１０３などのメモリに記憶される。
【００５９】
より具体的には、第３の算出部４０４は、まず、第１の算出部４０２によって算出されたパス内全体遅延分布ｃ１の確率密度分布：Ｒ1（ｔ）の「平均：Ｍ」と「標準偏差：Σ」とを算出する。さらに、第２の算出部４０３によって算出されたパス内全回路素子遅延分布ｄ１の確率密度分布：Ｆ1（ｔ）の「平均：ｍ」と「標準偏差：σ」とを算出する。
【００６０】
ここで求める二つのパスを一つにした場合のパス内回路素子間遅延分布（以下、「パス内回路素子間遅延分布ｅ１」とする）の確率密度分布は、確率密度分布：Ｒ1（ｔ）の「平均：Ｍ」および「標準偏差：Σ」と、確率密度分布：Ｆ1（ｔ）の「平均：ｍ」および「標準偏差：σ」とを用いて、下記式（６）、（７）および（８）によってあらわすことができる。ここでは、二つのパスを一つにした場合のパス内回路素子間遅延分布ｅ１の確率密度分布をＧ1（ｚ）と表記する。
【００６１】
【数４】
2008152669.tif 000006
【００６２】
【数５】
2008152669.tif 000007
【００６３】
【数６】
2008152669.tif 000008
【００６４】
これは、確率密度分布の数学的な性質を利用したものである。具体的には、コンボリューション後の確率密度分布の平均は、コンボリューション前の二つの確率密度分布の平均の和となる。また、コンボリューション後の確率密度分布の標準偏差の２乗は、コンボリューション前の二つの確率密度分布の標準偏差の２乗の和となる。
【００６５】
これらの性質を、パス内全回路素子遅延分布、パス内回路素子間遅延分布およびパス内全体遅延分布に適用する。すなわち、パス内全回路素子遅延分布とパス内回路素子間遅延分布とをコンボリューションすることによってパス内全体遅延分布が算出されるという関係に上記数学的性質を適用することができる。
【００６６】
記録部４０５は、抽出部４０１によって抽出されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布の替わりに、第２の算出部４０３によって算出されたパス内全回路素子遅延分布および第３の算出部４０４によって算出されたパス内回路素子間遅延分布を、一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布として遅延分布集合に記録する。
【００６７】
具体的には、たとえば、遅延分布ライブラリ２００から抽出されたパス１とパス２に関する遅延分布情報２００−１，２００−２の替わりに、パス１とパス２を一つにした場合の新たな遅延分布情報を遅延分布ライブラリ２００に記録する。
【００６８】
すなわち、遅延分布ライブラリ２００から二つのパスに関する遅延分布情報を削除し、新たな遅延分布情報を一つ遅延分布ライブラリ２００に記憶する。これにより、遅延分布ライブラリ２００に記録されている遅延分布情報が一つ少なくなる。
【００６９】
ここで、記録部４０５により、新たな遅延分布情報が記録された遅延分布ライブラリ２００の記憶内容について説明する。図６は、遅延分布ライブラリ２００の記憶内容を示す説明図（その２）である。図６において、遅延ライブラリ２００には、図３に示すパス１とパス２を一つのパスとした場合の遅延分布情報６００−１が格納されている。
【００７０】
遅延分布情報６００−１は、記録部４０５により、パス１に関する遅延分布情報２００−１（図２参照）とパス２に関する遅延分布情報２００−２（図２参照）との替わりに記録された新たな遅延分布情報である。
【００７１】
このように、遅延分布情報２００−１，２００−２の替わりに、新たな遅延分布情報６００−１が記録されたことにより、図２に示す遅延分布ライブラリ２００では「ｎ」個保持されていた遅延分布情報が、図６に示す遅延分布ライブラリ２００では「ｎ−１」個となっている。
【００７２】
すなわち、記録部４０５により、遅延分布ライブラリ２００に新たな遅延分布情報が記録されるごとに、遅延分布ライブラリ２００に保持されている遅延分布情報が１個ずつ少なくなっていくこととなる。
【００７３】
判定部４０６は、遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されているか否かを判定する。具体的には、判定部４０６は、ＨＤ１０５などのメモリに記憶されている遅延分布集合を読み出して、複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されているか否かを判定する。
【００７４】
より具体的には、たとえば、判定部４０６は、遅延分布ライブラリ２００から、その時点で遅延分布ライブラリ２００に保持されている遅延分布情報の個数をあらわすヘッダ情報を読み出して、複数の遅延分布情報が保持されているか否かを判定するようにしてもよい。なお、判定部４０６による判定結果はＲＯＭ１０２やＲＡＭ１０３などのメモリに記憶される。
【００７５】
そして、判定部４０６により、遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されていると判定された場合には、抽出部４０１は、解析対象回路内の任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、記録部４０５により、第２の算出部４０３によって算出されたパス内全回路素子遅延分布および第３の算出部４０４によって算出されたパス内回路素子間遅延分布が記録された遅延分布集合の中から抽出する。
【００７６】
具体的には、判定部４０６により、遅延分布ライブラリ２００に複数の遅延分布情報が保持されていると判定された場合、抽出部４０１は、その時点で遅延分布ライブラリ２００に保持されている残余の遅延分布情報のうち任意の二つの遅延分布情報を抽出する。
【００７７】
出力部４０７は、判定部４０６によって遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されていないと判定された場合、遅延分布集合に保持されている残余のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、解析対象回路の全体の遅延解析結果として出力する。
【００７８】
そして、出力部４０７によって出力されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布から、解析対象回路のパス全体遅延分布を算出することにより、解析対象回路の回路遅延を見積もることができる。
【００７９】
具体的には、たとえば、出力部４０７は、判定部４０６によって遅延分布ライブラリ２００に複数の遅延分布情報が保持されていないと判定された場合、遅延分布ライブラリ２００から残余の遅延分布情報を読み出して、解析対象回路の全体の遅延解析結果として出力する。
【００８０】
すなわち、遅延分布ライブラリ２００に保持されている遅延分布情報が一つとなった場合、解析対象回路内のすべてのパスを一つのパスとした場合の遅延分布情報である残余の遅延分布情報を遅延分布ライブラリ２００から読み出して、解析対象回路の全体の遅延解析結果として出力する。
【００８１】
なお、上述した抽出部４０１、第１の算出部４０２、第２の算出部４０３、第３の算出部４０４、記録部４０５、判定部４０６および出力部４０７は、具体的には、たとえば、図１に示したＲＯＭ１０２、ＲＡＭ１０３、ＨＤ１０５などの記録媒体に記録されたプログラムを、ＣＰＵ１０１が実行することによって、または、Ｉ／Ｆ１０９によって、その機能を実現する。
【００８２】
（遅延解析装置４００の遅延解析処理手順）
つぎに、この発明の実施の形態にかかる遅延解析装置４００の遅延解析処理手順について説明する。図７は、この発明の実施の形態にかかる遅延解析装置４００の遅延解析処理手順を示すフローチャートである。
【００８３】
図７のフローチャートにおいて、まず、遅延解析装置４００は、解析対象回路の遅延解析が開始されたか否かを判断する（ステップＳ７０１）。具体的には、たとえば、解析対象回路の遅延解析の開始に関するユーザの指示入力を受け付けたか否かを判断する。
【００８４】
ここで、解析対象回路の遅延解析が開始されるのを待って、開始された場合（ステップＳ７０１：Ｙｅｓ）、抽出部４０１により、解析対象回路内の任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を遅延分布集合の中から抽出する（ステップＳ７０２）。
【００８５】
そして、第１の算出部４０２により、ステップＳ７０２において抽出された一方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布と、他方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布とに基づいて、二つのパスを一つにした場合の全体の遅延をあらわすパス内全体遅延分布を算出する（ステップＳ７０３）。
【００８６】
また、第２の算出部４０３により、ステップＳ７０２において抽出された一方のパスのパス内全回路素子遅延分布と他方のパスのパス内全回路素子遅延分布とに基づいて、二つのパスを一つにした場合のパス内全回路素子遅延分布を算出する（ステップＳ７０４）。
【００８７】
つぎに、第３の算出部４０４により、ステップＳ７０３において算出されたパス内全体遅延分布とステップＳ７０４において算出されたパス内全回路素子遅延分布とに基づいて、二つのパスを一つにした場合のパス内回路素子間遅延分布を算出する（ステップＳ７０５）。
【００８８】
そして、記録部４０５により、ステップＳ７０２において抽出されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布の替わりに、ステップＳ７０４において算出されたパス内全回路素子遅延分布およびステップＳ７０５において算出されたパス内回路素子間遅延分布を、一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布として遅延分布集合に記録する（ステップＳ７０６）。
【００８９】
このあと、判定部４０６により、遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されているか否かを判定する（ステップＳ７０７）。
【００９０】
ここで、判定部４０６により、遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されていると判定された場合（ステップＳ７０７：Ｙｅｓ）、ステップＳ７０２に移行し、一連の処理を繰り返す。
【００９１】
また、判定部４０６により、遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されていないと判定された場合（ステップＳ７０７：Ｎｏ）、出力部４０７により、遅延分布集合に保持されている残余のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、解析対象回路の全体の遅延解析結果として出力して（ステップＳ７０８）、本フローチャートによる一連の処理を終了する。
【００９２】
なお、ステップＳ７０３およびステップＳ７０４において実行される処理は、順序が逆であってもよく、また、同時並行して実行することとしてもよい。
【００９３】
このように、この発明の実施の形態によれば、解析対象回路内の各パスのパス内全回路素子遅延分布とパス内回路素子間遅延分布とから、二つのパスを一つのパスとした場合のパス内全回路素子遅延分布およびパス内全回路素子遅延分布を再帰的に計算することができる。
【００９４】
このため、解析対象回路内のすべてのパスを一つのパスとした場合のパス内全回路素子遅延分布およびパス内全回路素子遅延分布を自動的に求めることができる。さらに、求めたパス内全回路素子遅延分布およびパス内全回路素子遅延分布から、解析対象回路の全体のパス内全体遅延分布を求めることができ、解析対象回路の回路遅延を正確に見積もることができる。
【００９５】
また、モンテカルロ法により、解析対象回路内のパス内全回路素子遅延およびパス内全回路素子遅延を考慮した遅延解析をおこなう場合に比べて、計算処理を簡素化することができ、計算速度の高速化を図ることができる。
【００９６】
以上説明したように、遅延解析プログラム、該プログラムを記録した記録媒体、遅延解析装置および遅延解析方法によれば、解析対象回路の遅延解析を効率的かつ正確におこなうことにより、設計者の負担軽減や設計期間の短縮化を図ることができる。
【００９７】
なお、本実施の形態で説明した遅延解析方法は、予め用意されたプログラムをパーソナル・コンピュータやワークステーションなどのコンピュータで実行することにより実現することができる。このプログラムは、ハードディスク、フレキシブルディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤなどのコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。またこのプログラムは、インターネットなどのネットワークを介して配布することが可能な伝送媒体であってもよい。
【００９８】
（付記１）パス内のすべての回路素子の素子性能に基づく遅延をあらわす遅延分布（以下、「パス内全回路素子遅延分布」という）と、前記パス内の回路素子間の相互の相関関係に基づく遅延をあらわす遅延分布（以下、「パス内回路素子間遅延分布」という）とを用いて、解析対象回路の遅延解析をコンピュータに実行させる遅延解析プログラムであって、
前記解析対象回路内の任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記解析対象回路内の各パスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を保持する遅延分布集合の中から抽出させる抽出工程と、
前記抽出工程によって抽出された一方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布と、他方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布とに基づいて、前記二つのパスを一つにした場合の全体の遅延をあらわす遅延分布（以下、「パス内全体遅延分布」という）を算出させる第１の算出工程と、
前記抽出工程によって抽出された一方のパスのパス内全回路素子遅延分布と他方のパスのパス内全回路素子遅延分布とに基づいて、前記二つのパスを一つにした場合のパス内全回路素子遅延分布を算出させる第２の算出工程と、
前記第１の算出工程によって算出されたパス内全体遅延分布と前記第２の算出工程によって算出されたパス内全回路素子遅延分布とに基づいて、前記二つのパスを一つにした場合のパス内回路素子間遅延分布を算出させる第３の算出工程と、
を前記コンピュータに実行させることを特徴とする遅延解析プログラム。
【００９９】
（付記２）前記抽出工程によって抽出されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布の替わりに、前記第２の算出工程によって算出されたパス内全回路素子遅延分布および前記第３の算出工程によって算出されたパス内回路素子間遅延分布を、一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布として前記遅延分布集合に記録させる記録工程と、
前記遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されているか否かを判定させる判定工程と、
前記判定工程の判定結果に基づいて、前記抽出工程、前記第１の算出工程、前記第２の算出工程および前記第３の算出工程を、前記コンピュータに実行させることを特徴とする付記１に記載の遅延解析プログラム。
【０１００】
（付記３）前記判定工程によって前記遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されていないと判定された場合、前記遅延分布集合に保持されている残余のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記解析対象回路の全体の遅延解析結果として出力させる出力工程を前記コンピュータに実行させることを特徴とする付記２に記載の遅延解析プログラム。
【０１０１】
（付記４）付記１〜３のいずれか一つに記載の遅延解析プログラムを記録したコンピュータに読み取り可能な記録媒体。
【０１０２】
（付記５）パス内のすべての回路素子の素子性能に基づく遅延をあらわす遅延分布（以下、「パス内全回路素子遅延分布」という）と、前記パス内の回路素子間の相互の相関関係に基づく遅延をあらわす遅延分布（以下、「パス内回路素子間遅延分布」という）とを用いて、解析対象回路の遅延解析をおこなう遅延解析装置であって、
前記解析対象回路内の任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記解析対象回路内の各パスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を保持する遅延分布集合の中から抽出する抽出手段と、
前記抽出手段によって抽出された一方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布と、他方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布とに基づいて、前記二つのパスを一つにした場合の全体の遅延をあらわす遅延分布（以下、「パス内全体遅延分布」という）を算出する第１の算出手段と、
前記抽出手段によって抽出された一方のパスのパス内全回路素子遅延分布と他方のパスのパス内全回路素子遅延分布とに基づいて、前記二つのパスを一つにした場合のパス内全回路素子遅延分布を算出する第２の算出手段と、
前記第１の算出手段によって算出されたパス内全体遅延分布と前記第２の算出手段によって算出されたパス内全回路素子遅延分布とに基づいて、前記二つのパスを一つにした場合のパス内回路素子間遅延分布を算出する第３の算出手段と、
を備えることを特徴とする遅延解析装置。
【０１０３】
（付記６）前記抽出手段によって抽出されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布の替わりに、前記第２の算出手段によって算出されたパス内全回路素子遅延分布および前記第３の算出手段によって算出されたパス内回路素子間遅延分布を、一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布として前記遅延分布集合に記録する記録手段と、
前記遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されているか否かを判定する判定手段と、を備え、
前記抽出手段は、
前記判定手段の判定結果に基づいて、前記解析対象回路内の任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記記録手段により、前記第２の算出手段によって算出されたパス内全回路素子遅延分布および前記第３の算出手段によって算出されたパス内回路素子間遅延分布が記録された遅延分布集合の中から抽出することを特徴とする付記５に記載の遅延解析装置。
【０１０４】
（付記７）前記判定手段によって前記遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されていないと判定された場合、前記遅延分布集合に保持されている残余のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記解析対象回路の全体の遅延解析結果として出力する出力手段を備えることを特徴とする付記６に記載の遅延解析装置。
【０１０５】
（付記８）パス内のすべての回路素子の素子性能に基づく遅延をあらわす遅延分布（以下、「パス内全回路素子遅延分布」という）と、前記パス内の回路素子間の相互の相関関係に基づく遅延をあらわす遅延分布（以下、「パス内回路素子間遅延分布」という）とを用いて、解析対象回路の遅延解析をおこなう遅延解析方法であって、
前記解析対象回路内の任意の二つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記解析対象回路内の各パスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布を保持する遅延分布集合の中から抽出する抽出工程と、
前記抽出工程によって抽出された一方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布と、他方のパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布とに基づいて、前記二つのパスを一つにした場合の全体の遅延をあらわす遅延分布（以下、「パス内全体遅延分布」という）を算出する第１の算出工程と、
前記抽出工程によって抽出された一方のパスのパス内全回路素子遅延分布と他方のパスのパス内全回路素子遅延分布とに基づいて、前記二つのパスを一つにした場合のパス内全回路素子遅延分布を算出する第２の算出工程と、
前記第１の算出工程によって算出されたパス内全体遅延分布と前記第２の算出工程によって算出されたパス内全回路素子遅延分布とに基づいて、前記二つのパスを一つにした場合のパス内回路素子間遅延分布を算出する第３の算出工程と、
を含んだことを特徴とする遅延解析方法。
【０１０６】
（付記９）前記抽出工程によって抽出されたパス内全回路素子遅延分布およびパス内回路素子間遅延分布の替わりに、前記第２の算出工程によって算出されたパス内全回路素子遅延分布および前記第３の算出工程によって算出されたパス内回路素子間遅延分布を、一つのパスのパス内全回路素子遅延分布およびパス内回路素子間遅延分布として前記遅延分布集合に記録する記録工程と、
前記遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されているか否かを判定する判定工程と、
前記判定工程の判定結果に基づいて、前記抽出工程、前記第１の算出工程、前記第２の算出工程および前記第３の算出工程を繰り返しおこなうことを特徴とする付記８に記載の遅延解析方法。
【０１０７】
（付記１０）前記判定工程によって前記遅延分布集合に複数のパスに関するパス内全回路素子遅延分布およびパス内回路素子間遅延分布が保持されていないと判定された場合、前記遅延分布集合に保持されている残余のパス内全回路素子遅延分布およびパス内回路素子間遅延分布を、前記解析対象回路の全体の遅延解析結果として出力する出力工程を含んだことを特徴とする付記９に記載の遅延解析方法。
【産業上の利用可能性】
【０１０８】
以上のように、本発明にかかる遅延解析プログラム、該プログラムを記録した記録媒体、遅延解析装置および遅延解析方法は、ＬＳＩの遅延解析に有用である。
【図面の簡単な説明】
【０１０９】
【図１】この発明の実施の形態にかかる遅延解析装置のハードウェア構成を示すブロック図である。
【図２】遅延分布ライブラリの記憶内容を示す説明図（その１）である。
【図３】この発明の実施の形態にかかる解析対象回路の一例を示す回路図である。
【図４】この発明の実施の形態にかかる遅延解析装置の機能的構成を示すブロック図である。
【図５】パス内全体遅延分布の算出手順の概要を示す説明図である。
【図６】遅延分布ライブラリの記憶内容を示す説明図（その２）である。
【図７】この発明の実施の形態にかかる遅延解析装置０の遅延解析処理手順を示すフローチャートである。
【符号の説明】
【０１１０】
２００  遅延分布ライブラリ
３００  解析対象回路
４００  遅延解析装置
４０１  抽出部
４０２  第１の算出部
４０３  第２の算出部
４０４  第３の算出部
４０５  記録部
４０６  判定部
４０７  出力部
【図１】
2008152669.tif 000009
【図２】
2008152669.tif 000010
【図３】
2008152669.tif 000011
【図４】
2008152669.tif 000012
【図５】
2008152669.tif 000013
【図６】
2008152669.tif 000014
【図７】
2008152669.tif 000015