(57)【要約】【課題】簡単な構成によってリターンロスを改善する。【解決手段】入力端ＲＦｉｎ１〜ＲＦｉｎ５と、出力端ＲＦｏｕｔと、一端が入力端ＲＦｉｎ１〜ＲＦｉｎ５にそれぞれ接続され、他端が共通に接続されるＦＥＴＱ１〜Ｑ５と、ＦＥＴＱ１〜Ｑ５の他端と出力端ＲＦｏｕｔとの間を接続するインダクタＬ１と、を備える。インダクタＬ１は、ボンディングワイヤによって構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の入力端子と、
出力端子と、
一端が前記複数の入力端子にそれぞれ接続され、他端が共通に接続される複数のスイッチ素子と、
前記複数のスイッチ素子の他端と前記出力端子との間を接続するインダクタと、
を備えることを特徴とするスイッチ回路。
【請求項２】
他の入力端子と、
一端が前記他の入力端子に接続され、他端が前記出力端子に接続される他のスイッチ素子と、
をさらに１組以上備えることを特徴とする請求項１記載のスイッチ回路。
【請求項３】
前記複数の入力端子のそれぞれと前記複数のスイッチ素子のそれぞれとを直接接続する代わりに、間に挿入される他のインダクタをさらに備えることを特徴とする請求項１記載のスイッチ回路。
【請求項４】
前記インダクタは、ボンディングワイヤによって構成されることを特徴とする請求項１または３記載のスイッチ回路。
【請求項５】
前記スイッチ素子は、制御端によってオンオフされるＦＥＴであることを特徴とする請求項１〜３のいずれか一に記載のスイッチ回路。
【請求項６】
請求項１〜５のいずれか一に記載のスイッチ回路を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ回路および半導体装置に関し、特に通信装置に用いられる送受信切替用のスイッチ回路およびこのスイッチ回路を備える半導体装置に関する。
【背景技術】
【０００２】
携帯電話の高性能化・小型軽量化に伴い、ＡＮＴ（アンテナ）送受信切り替え用のスイッチＩＣの多ポート化が進んでいる。具体的には、ＳＰｎＴ（ｎ入力１出力）スイッチにおいて、例えば分岐数ｎが４より大きくなるような多ポートのスイッチ回路の利用が増加している。このようなスイッチ回路では、１つのオンとなったパスに対して多くのオフであるパスが並列に接続される構成となる。このような場合、オフであるスイッチの寄生容量によって、並列接続されるパス数が増えることで並列の容量性成分が大きくなり、入出力ポートから見たリターンロスが悪化する現象が起きる。
【０００３】
そこで、並列となる容量性成分を低減させて入出力のリターンロスおよび挿入損失を向上する技術が、例えば特許文献１において、開示されている。特許文献１に記載の１入力多出力スイッチは、信号が入力される１つの入力端子と、信号が出力される複数の出力端子と、入力側を共通にして並列に接続された複数の単位スイッチよりなる単位スイッチ群と、単位スイッチ群を構成する各単位スイッチの入力側に共通に接続された１つの入力側スイッチとを備える。そして、単位スイッチ群を構成する各単位スイッチの出力側に出力端子が共通に接続され、入力側スイッチの入力側に入力端子が接続される。このような構成の１入力多出力スイッチによれば、各単位スイッチの入力側に１つの入力側スイッチが共通に接続されているため、入力端子と出力端子との間のＦＥＴの合成容量値がｎ×Ｃoff よりも低減する。したがって、入出力リターンロス及び挿入損失を向上させることができる。
【０００４】
なお、関連する技術として、特許文献２には、信号経路に主整合ブロックと、その主整合ブロックに一端が接続された直列整合ブロックとが挿入され、直列整合ブロックの他端側においてその信号経路にスイッチと並列整合ブロックの直列接続の一端が接続され、スイッチのオン・オフ切り替えによって２つの周波数のいずれかにおいて入出力のインピーダンスの整合を行う整合回路が開示されている。
【０００５】
【特許文献１】特開平８−２２３０２１号公報
【特許文献２】国際公開第０４／０８２１３８号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ここで、ＳＰｎＴスイッチ回路における特性について説明する。図１０は、ＳＰｎＴスイッチ回路の回路図である。図１０において、スイッチ回路は、ペレット１００内に構成され、スイッチ素子であるＦＥＴＱ１〜Ｑ５を備える。ＦＥＴＱ１〜Ｑ５は、それぞれ一端を入力端ＲＦｉｎ１〜ＲＦｉｎ５に接続し、他端を共通に出力端ＲＦｏｕｔに接続する。ＦＥＴＱ１〜Ｑ５は、いずれか一つの制御端に不図示のバイアスが供給されることによってオンとなって、入力端ＲＦｉｎ１〜ＲＦｉｎ５のいずれか一つが選択されて、出力端ＲＦｏｕｔと接続される。入力端ＲＦｉｎ１〜ＲＦｉｎ５、および出力端ＲＦｏｕｔは、ボンディングパッドを介してペレット１００中に接続される。
【０００７】
以上のような構成のスイッチ回路において、ＦＥＴＱ１がオンとなり、ＦＥＴＱ２〜Ｑ５は、オフであるように制御されたとする。この時のスイッチ回路の等価回路を図１１に示す。図１１において、Ｒｏｎは、オンとなったＦＥＴの抵抗成分を表し、Ｃｏｆｆは、オフであるＦＥＴの寄生容量成分を表す。なお、スイッチ素子となるＦＥＴのゲート幅が６００ｕｍ、オフ容量が０．２ｐＦ／ｍｍであるとする。
【０００８】
図１２は、図１１の等価回路において、入力端ＲＦｉｎ１から見込んだスミスチャートである。図１２において、ＦＥＴの接続数をｎ＝１〜５と変化させ、すなわち寄生容量成分を変化させ、それぞれについて周波数を０．１ＧＨｚ〜４．１ＧＨｚと変化させている。図１２に示される特性を観測すると、ｎ≧４となった場合の入出力のインピーダンスは、実部・虚部とも負の方向に動く。これは、オフしているｎ−１本の分岐パスによる並列容量性が見えているもので、ｎが大きいほど大きく原点よりずれる。すなわち、ｎが小さいスイッチ回路では、オフであるパスの容量値は十分小さいものとみなせるため、インピーダンス整合は、オン抵抗分がわずかに５０Ωからずれるだけである。しかし、ｎ≧４では、このオフ容量が無視できなくなり、入出力からみたインピーダンスが並列容量性になるため、５０Ωからのずれが生じ、特に高周波側（ＤＣＳ帯１．７１ＧＨｚ〜）でリターンロスの悪化が生ずる。また、リターンロスの悪化に伴い、挿入損失が悪化するケースもある。なお、ＲＦｉｎ１とＲＦｏｕｔで見たリターンロスは、２ＧＨｚの信号に対して、−１６．８ｄＢほどになる。
【０００９】
このように、従来のＳＰｎＴスイッチでは、ポート数の増加に伴ってリターンロスの悪化が生じ、システムから要求される特性を満たすことが難しくなっている。これに対し、特許文献１の技術によれば、スイッチ素子が２段直列に接続されるために、オフであるスイッチ素子の容量性成分を低減することができる。しかしながら、単なるＳＰｎＴスイッチに対し、スイッチ数が増大するため回路構成が複雑となる。また、容量性成分が低減されるとはいえ、ポート数がより増加した場合には容量性成分の増加は避けることができず、リターンロスが悪化する虞がある。
【課題を解決するための手段】
【００１０】
本発明の１つのアスペクトに係るスイッチ回路は、複数の入力端子と、出力端子と、一端が複数の入力端子にそれぞれ接続され、他端が共通に接続される複数のスイッチと、複数のスイッチの他端と出力端子との間を接続するインダクタと、を備える。
【発明の効果】
【００１１】
本発明によれば、パス数の多いスイッチ回路において、入出力方向に直列なインダクタを付加する簡単な構成によってリターンロスを改善することができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施形態に係るスイッチ回路は、複数の入力端子（図１のＲＦｉｎ１〜ＲＦｉｎ５）と、出力端子（図１のＲＦｏｕｔ）と、一端が複数の入力端子にそれぞれ接続され、他端が共通に接続される複数のスイッチ素子（図１のＱ１〜Ｑ５）と、複数のスイッチ素子の他端と出力端子との間を接続するインダクタ（図１のＬ１）と、を備える。
【００１３】
また、スイッチ回路は、他の入力端子と、一端が他の入力端子に接続され、他端が出力端子に接続される他のスイッチ素子と、をさらに１組以上備えていてもよい。
【００１４】
さらに、スイッチ回路は、複数の入力端子のそれぞれと複数のスイッチ素子のそれぞれとを直接接続する代わりに、間に挿入される他のインダクタをさらに備えていてもよい。
【００１５】
インダクタは、ボンディングワイヤによって構成されることが好ましい。また、スイッチ素子は、制御端によってオン・オフされるＦＥＴであることが好ましい。さらに、半導体装置は、以上のようなスイッチ回路を備えていてもよい。
【００１６】
このような構成のスイッチ回路は、入出力方向に直列なインダクタを付加することで、入出力端子からみたインピーダンスが直列誘導性に振れる。すなわち、インダクタは、ＳＰｎＴのｎが増加することに伴って増大した並列容量性を打ち消す方向にインピーダンスを移動させて、リターンロスを向上させる。以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００１７】
図１は、本発明の第１の実施例に係るスイッチ回路の回路図である。図１において、スイッチ回路は、ペレット１０内に構成され、スイッチ素子であるＦＥＴＱ１〜Ｑ５と、インダクタＬ１を備える。ＦＥＴＱ１〜Ｑ５は、それぞれ一端を入力端ＲＦｉｎ１〜ＲＦｉｎ５に接続し、他端を共通にインダクタＬ１の一端に接続する。また、インダクタＬ１の他端は、出力端ＲＦｏｕｔに接続する。ＦＥＴＱ１〜Ｑ５は、いずれか一つの制御端に不図示のバイアスが供給されることによってオンとなって、入力端ＲＦｉｎ１〜ＲＦｉｎ５のいずれか一つが選択されて、インダクタＬ１を介して出力端ＲＦｏｕｔと接続される。入力端ＲＦｉｎ１〜ＲＦｉｎ５、および出力端ＲＦｏｕｔは、ボンディングパッドを介してペレット１０中に接続される。また、インダクタＬ１は、ボンディングパッドを介してペレット１０中に接続される。
【００１８】
以上のような構成のスイッチ回路において、ＦＥＴＱ１がオンとなり、ＦＥＴＱ２〜Ｑ５は、オフであるように制御されたとする。この時のスイッチ回路の等価回路を図２に示す。図２において、Ｒｏｎは、オンとなったＦＥＴの抵抗成分を表し、Ｃｏｆｆは、オフであるＦＥＴの寄生容量成分を表す。また、インダクタＬ１は、ＲＦ配線の一部である５００ｕｍ、２０ｕｍφのボンディングワイヤ（Ｌ＝０．５ｎＨ相当）とした。
【００１９】
図３は、図２の等価回路において、入力端ＲＦｉｎ１から見込んだスミスチャートである。図３において、ＦＥＴの接続数をｎ＝１〜５と変化させ、すなわち寄生容量成分を変化させ、それぞれについて周波数を０．１ＧＨｚ〜４．１ＧＨｚと変化させている。図３を参照すると、ｎ＝４、５における高周波時のずれが、図１２に比べて小さく抑えられていることが分かる。すなわち、インダクタを形成するボンディングワイヤの挿入によってインピーダンスが直列誘導性に振れ、オフであるＦＥＴの寄生容量成分によるずれが抑えられる。また、ＲＦｉｎ１とＲＦｏｕｔのリターンロスは、−１９．０ｄＢまで向上する。
【実施例２】
【００２０】
図４は、本発明の第２の実施例に係るスイッチ回路の回路図である。図４において、スイッチ回路は、ペレット１０ａ内に構成され、図１と同一の符号は、同一物を表す。図４のスイッチ回路は、図１に対して、インダクタＬ１の代わりに挿入位置が異なるインダクタＬ２を備える。すなわち、ＦＥＴＱ１、Ｑ２の他端を、直接出力端ＲＦｏｕｔに接続する。また、ＦＥＴＱ３〜Ｑ５の他端を共通にインダクタＬ２の一端に接続する。また、インダクタＬ２の他端は、出力端ＲＦｏｕｔに接続する。
【００２１】
このような構成のスイッチ回路によれば、入力端ＲＦｉｎ１、またはＲＦｉｎ２と出力端ＲＦｏｕｔ間がオンのときのリターンロスは、向上せず、−１６．８ｄＢのままである。しかし、入力端ＲＦｉｎ３〜ＲＦｉｎ５のいずれかと出力端ＲＦｏｕｔ間がオンの場合におけるリターンロスは、図１の場合よりも大きく、−２０．５ｄＢ程度まで向上する。
【００２２】
以上のような構成のスイッチ回路において、ＦＥＴＱ３がオンとなり、ＦＥＴＱ１、Ｑ２、Ｑ４、Ｑ５は、オフであるように制御されたとする。この時のスイッチ回路の等価回路を図５に示す。
【００２３】
図６は、入力端ＲＦｉｎ１と入力端ＲＦｉｎ３とに対応するＦＥＴがそれぞれオンした場合のＲＦｉｎ側から見込んだスミスチャートである。入力端ＲＦｉｎ１に対応するＦＥＴＱ１がオンとなった場合に対し、入力端ＲＦｉｎ３に対応するＦＥＴＱ３がオンとなった場合の方が、ずれが小さく抑えられることが示される。
【００２４】
以上のように、パスによって使用される周波数帯や要求されるリターンロスのスペックが異なる場合、インダクタを挿入する位置を変更することで、各パスのリターンロスを微調整することができる。例えば、図４では、ＦＥＴＱ１、Ｑ２の他端を、直接出力端ＲＦｏｕｔに接続する構成を示した。しかしこれに限定されることなく、ＦＥＴＱ１、Ｑ２、Ｑ３の他端を、直接出力端ＲＦｏｕｔに接続するように、あるいは、ＦＥＴＱ１の他端のみを、直接出力端ＲＦｏｕｔに接続するようにインダクタＬ２の挿入位置を変更するようにしてもよい。
【実施例３】
【００２５】
図７は、本発明の第３の実施例に係るスイッチ回路の回路図である。図７において、スイッチ回路は、ペレット１０ｂ内に構成され、図１と同一の符号は、同一物を表す。図７のスイッチ回路は、図１に対して、入力端ＲＦｉｎ１とＦＥＴＱ１との間にボンディングワイヤによるインダクタＬ３がさらに挿入される点が異なる。
【００２６】
以上のような構成のスイッチ回路において、ＦＥＴＱ１がオンとなり、ＦＥＴＱ２〜Ｑ５は、オフであるように制御されたとする。この時のスイッチ回路の等価回路を図８に示す。
【００２７】
図９は、入力端ＲＦｉｎ１側から見込んだスミスチャートであって、挿入されるインダクタの違いによるインピーダンスの変化が示される。図９を参照するならば、図７の構成（両側にインダクタを挿入した場合）は、図１の構成に対し、インピーダンスのずれが小さく抑えられることが示される。すなわち、図７に示すように入出力両端にインダクタを挿入することによっても、より大きな効果を得ることができる。このように、インダクタを挿入する場所に関わらず入出力に直列な方向の誘導成分によって、オフとなるＦＥＴの並列容量性を打ち消すことでインピーダンスのずれが抑制される。
【００２８】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施例に係るスイッチ回路の回路図である。
【図２】本発明の第１の実施例に係るスイッチ回路の等価回路である。
【図３】本発明の第１の実施例に係るスイッチ回路のスミスチャートである。
【図４】本発明の第２の実施例に係るスイッチ回路の回路図である。
【図５】本発明の第２の実施例に係るスイッチ回路の等価回路である。
【図６】本発明の第２の実施例に係るスイッチ回路のスミスチャートである。
【図７】本発明の第３の実施例に係るスイッチ回路の回路図である。
【図８】本発明の第３の実施例に係るスイッチ回路の等価回路である。
【図９】本発明の第３の実施例に係るスイッチ回路のスミスチャートである。
【図１０】従来の単純なＳＰｎＴスイッチ回路の回路図である。
【図１１】従来の単純なＳＰｎＴスイッチ回路の等価回路である。
【図１２】従来の単純なＳＰｎＴスイッチ回路のスミスチャートである。
【符号の説明】
【００３０】
１０、１０ａ、１０ｂ  ペレット
Ｑ１〜Ｑ５  ＦＥＴ
Ｌ１、Ｌ２、Ｌ３インダクタ
ＲＦｉｎ１〜ＲＦｉｎ５  入力端
ＲＦｏｕｔ  出力端
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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