(57)【要約】【課題】ロジックテスタなどのテスタ能力に依存することなく、半導体集積回路装置に設けられたアナログ部の電気的特性の測定を高精度に、短時間で実現する。【解決手段】テスタＬＴにより、半導体集積回路装置に設けられたアナログフロントエンド部２のＤＣテストが行われると、スイッチ部１０の任意のスイッチを介してアナログ回路から出力される測定結果がサンプル／ホールド回路１１に入力される。測定結果は、Ａ／Ｄ変換部１３によってデジタルデータに変換された後、該デジタルデータが期待値判定部１４に入力される。期待値判定部１４は、入力されたデジタルデータの期待値判定を行い、その判定結果をテスタＬＴに出力する。【選択図】図２
2008153600.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号の処理を行うアナログ処理部を有した半導体集積回路装置であって、
前記アナログ処理部のアナログ回路におけるＤＣ特性の測定結果から、ファンクション判定を行い、その判定結果を出力するテスト判定制御部を備えたことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記テスト判定制御部は、
前記アナログ回路から出力されたアナログ信号の電圧を保持するサンプル／ホールド部と、
測定信号が出力される任意の前記アナログ回路と前記サンプル／ホールド部とを電気的に接続するスイッチング部と、
前記サンプル／ホールド部から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換部と、
前記Ａ／Ｄ変換部から出力されたデジタルデータの期待値判定を行い、その判定結果を任意のテスト結果出力用外部端子に出力する期待値判定部とよりなることを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記サンプル／ホールド部から出力されたアナログ信号を外部出力するテスト信号出力用外部端子を備えたことを特徴とする半導体集積回路装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
前記アナログ処理部は、
光ディスク装置のアナログフロントエンド処理に用いられるアナログフロントエンド部であることを特徴とする半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置において、
前記半導体集積回路装置は、
前記光ディスク装置のデジタル処理を行うデジタル処理部を備えたことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に設けられたアナログ回路のテスティング技術に関し、特に、デジタル／アナログ混載の半導体集積回路装置における電気的特性の測定に有効な技術に関する。
【背景技術】
【０００２】
ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）ドライブなどに例示される光ディスク装置に用いられる半導体集積回路装置として、いわゆるアナログフロントエンド処理用などのアナログ部とＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）などのデジタル部とが混載されたデジタル／アナログ混載型の半導体集積回路装置が知られている。
【０００３】
この種の半導体集積回路装置では、一般にアナログ部のテストを短時間で行うために、テスト結果のアナログ信号を該半導体集積回路装置に設けられているＡ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器によってデジタル信号に変換し、そのデジタル信号のテスト結果をロジックテスタに出力している。
【０００４】
そして、ロジックテスタは、半導体集積回路装置から出力されたデジタル信号を再びアナログ信号に変換した後演算処理を行い、期待値判定を行っている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、上記のような半導体集積回路装置におけるアナログ部のテスティング技術では、次のような問題点があることが本発明者により見い出された。
【０００６】
すなわち、ロジックテスタにおいて、期待値判定を行うために、テスト時間が該ロジックテスタの演算速度に依存してしまうことになり、テスト時間の短縮が困難であるという問題がある。
【０００７】
また、半導体集積回路装置のＡ／Ｄ変換器を用いるので、テスト精度やテスト速度が該Ａ／Ｄ変換器の分解能力や取り込み速度などに依存してしまうという問題がある。
【０００８】
本発明の目的は、ロジックテスタなどのテスタ能力に依存することなく、半導体集積回路装置に設けられたアナログ部の電気的特性の測定を高精度に、短時間で実現することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明は、アナログ信号の処理を行うアナログ処理部を有した半導体集積回路装置であって、該アナログ処理部のアナログ回路におけるＤＣ特性の測定結果から、ファンクション判定を行い、その判定結果を出力するテスト判定制御部を備えたものである。
【００１２】
また、本願のその他の発明の概要を簡単に示す。
【００１３】
本発明は、前記テスト判定制御部が、アナログ回路から出力されたアナログ信号の電圧を保持するサンプル／ホールド部と、測定信号が出力される任意のアナログ回路と該サンプル／ホールド部とを電気的に接続するスイッチング部と、サンプル／ホールド部から出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換部と、該Ａ／Ｄ変換部から出力されたデジタルデータの期待値判定を行い、その判定結果を任意のテスト結果出力用外部端子に出力する期待値判定部とよりなるものである。
【００１４】
また、本発明は、前記サンプル／ホールド部から出力されたアナログ信号を外部に出力するテスト信号出力用外部端子を備えたものである。
【００１５】
さらに、本発明は、前記アナログ処理部が、光ディスク装置のアナログフロントエンド処理に用いられるアナログフロントエンド部よりなるものである。
【００１６】
また、本発明は、前記半導体集積回路装置が、光ディスク装置のデジタル処理を行うデジタル処理部を備えたものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
（１）半導体集積回路装置におけるアナログ処理部のテスト時間を短縮することができる。
【００１９】
（２）また、半導体集積回路装置のテスト精度を向上させることができる。
【００２０】
（３）さらに、テストでフェイル（Ｆａｉｌ）となった半導体集積回路装置の属性を判別することを可能にすることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
図１は、本発明の一実施の形態による半導体集積回路装置の一例を示すブロック図、図２は、図１の半導体集積回路装置に設けられたアナログテスト判定部の構成例を示すブロック図である。
【００２３】
本実施の形態において、半導体集積回路装置１は、ＤＶＤドライブなどに例示される光ディスク装置に用いられる。半導体集積回路装置１は、図１に示すように、アナログ部からなるアナログフロントエンド部２とデジタル処理部となるＤＳＰ３とから構成されている。
【００２４】
アナログフロントエンド部２は、光ディスクから読み取った信号から再生信号、およびサーボ信号などのドライブ制御に必要な各種信号を生成する。アナログフロントエンド部２は、インタフェース４、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）系回路５、Ｗｏｂｂｌｅ／各種検出回路６、サーボ系回路７、ＡＰＣ（Ａｕｔｏ  Ｌａｓｅｒ  Ｐｏｗｅｒ  Ｃｏｎｔｒｏｌ）回路８、ならびにアナログテスト判定部９から構成されている。
【００２５】
インタフェース４は、光ディスク装置に設けられたピックアップＰとのインタフェースであり、該ピックアップＰから読み出された信号が入力される。ピックアップＰは、回転駆動されるＤＶＤディスクなどの光ディスクにレーザ光を照射し、その反射光をフォトダイオードからなる受光部で受光して光学変換して該光ディスクに記憶されている情報を読み出す。
【００２６】
インタフェース４には、ＲＦ系回路５、Ｗｏｂｂｌｅ／各種検出回路６、およびサーボ系回路７がそれぞれ接続されている。また、ＲＦ系回路５、Ｗｏｂｂｌｅ／各種検出回路６、ならびにサーボ系回路７には、後段に設けられたデジタル信号処理を行うＤＳＰ３が接続されている。
【００２７】
ＲＦ系回路５は、ＲＦ帯域の信号から再生信号を生成し、ＤＳＰ３に該再生信号を出力する。Ｗｏｂｂｌｅ／各種検出回路６は、Ｗｏｂｂｌｅ、およびディスクの傷や欠陥、記録部／未記録部などを検出し、その検出結果をＤＳＰ３に出力する。
【００２８】
サーボ系回路７は、ピックアップＰやレンズの位置を制御するための各種演算を行い、その演算結果をＤＳＰ３に出力する。ＡＰＣ回路８は、再生／記録のレーザパワーを検出し、ピックアップＰにフィードバックする。
【００２９】
テスト判定制御部として機能するアナログテスト判定部９は、テストバスＢｔを介して、ＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）系回路５、Ｗｏｂｂｌｅ／各種検出回路６、サーボ系回路７、およびＡＰＣ回路８にそれぞれ接続されている。
【００３０】
アナログテスト判定部９は、アナログフロントエンド部２のＲＦ系回路５、Ｗｏｂｂｌｅ／各種検出回路６、サーボ系回路７、およびＡＰＣ回路８から出力されたテスト結果を判定し、その判定結果を任意の外部ピンを介してデジタル値（２値）で出力する。
【００３１】
ＤＳＰ３は、光学ピックアップから読み出されて増幅された読み出し信号を２値（デジタル）化し、その２値化したデータに基づいてＰＬＬクロックを出力するなどのデジタル信号処理を行う。
【００３２】
図２は、アナログテスト判定部９の構成例を示すブロック図である。
【００３３】
アナログテスト判定部９は、スイッチ部１０、サンプル／ホールド回路１１、バッファ１２、Ａ／Ｄ変換部１３、および期待値判定部１４から構成されている。スイッチ部１０は複数のスイッチからなり、アナログ部の各機能ブロックから出力されるテスト結果がサンプル／ホールド回路１１に入力されるようにスイッチングを行う。スイッチ部１０のスイッチは、たとえば、期待値判定部１４に設けられたレジスタに格納された設定値に基づいて、導通／非導通の制御が行われる。
【００３４】
サンプル／ホールド部となるサンプル／ホールド回路１１は、スイッチ部１０の任意のスイッチを介して入力されたテスト結果の信号をサンプリング、およびホールドする。サンプル／ホールド回路１１の出力部には、同じくサンプル／ホールド部となるバッファ１２が接続されている。バッファ１２は、サンプル／ホールド回路１１から出力された信号を一時的に格納する。
【００３５】
バッファ１２の出力部には、アナログのテスト結果の信号を出力するテスト信号出力用外部端子とＡ／Ｄ変換部１３の入力部とがそれぞれ接続されている。このＡ／Ｄ変換部１３は、一般的な構成からなり、たとえば、コンパレータ１３ａ、逐次比較レジスタ１３ｂ、およびＤ／Ａ変換器１３ｃからなる。
【００３６】
Ａ／Ｄ変換部１３は、バッファ１２から出力されたアナログのテスト結果をデジタルデータに変換して出力する。Ａ／Ｄ変換部１３の出力部には、期待値判定部１４の入力部が接続されている。期待値判定部１４は、入力されたデジタルデータを期待値判定し、その判定結果を任意のテスト結果出力用外部端子を介してテスタＬＴに出力する。
【００３７】
次に、本実施の形態によるアナログテスト判定部９の動作について説明する。
【００３８】
まず、テスタＬＴによりアナログフロントエンド部２のＤＣテストが行われる。
【００３９】
この場合、テスタＬＴによる主なＤＣテストとして、たとえば、基準電圧測定、ＧＣＡゲイン測定、オフセット調整測定、回路オフセット測定、ＣＲフィルタのＦＣ測定、およびドループ測定などがある。
【００４０】
上述した各測定項目のテストをテスタＬＴが行う際に、スイッチ部１０の任意のスイッチが導通状態となり、アナログフロントエンド部２の該当するアナログ回路から出力される測定結果がサンプル／ホールド回路１１に入力される。
【００４１】
続いて、測定結果は、Ａ／Ｄ変換部１３によってデジタルデータに変換された後、該デジタルデータが期待値判定部１４に入力される。期待値判定部１４は、入力されたデジタルデータの期待値判定を行い、その判定結果を出力する。
【００４２】
期待値判定部１４における各測定項目毎の期待値判定機能について説明する。
【００４３】
基準電圧測定は、出力電圧の絶対値レベルを測定し、アナログ回路の内部基準レベルがスペック内であるかを判定する。ＧＣＡ（Ｇａｉｎ  Ｃｏｎｔｒｏｌ  Ａｍｐ）ゲイン測定は、ゲイン可変アンプの各ゲイン設定がスペック内であるかを判定する。この判定は、入力振幅と出力振幅の割り算を行うことにより判定を行う。
【００４４】
オフセット調整測定は、ＤＣレベルのオフセット調整を行う回路のオフセット調整幅がスペック内であるかを判定する。このオフセット調整測定では、アナログ回路で発生する回路オフセット信号を信号パスの出力レベルと内部基準レベルとの差分や、前後のビットの出力レベルの差分を測定することにより判定を行う。
【００４５】
回路オフセット測定は、アナログ部の回路で発生する回路オフセットを信号パスの出力レベルと内部基準レベルとの差分を測定することにより判定する。ＣＲフィルタのＦＣ測定は、静電容量と抵抗とによって構成されたＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）、ＨＰＦ（Ｈｉｇｈ  Ｐａｓｓ  Ｆｉｌｔｅｒ）のカットオフ周波数ｆｃを時定数τの期間の出力レベル変動を測定することにより、ＬＰＦ、ＨＰＦのカットオフ周波数ｆｃがスペック以内であるかを判定する。
【００４６】
ドループ測定は、アナログ部のサンプル／ホールド回路やトップ（ボトム）ホールド回路などのドループ特性（ｄｒｏｏｐ  ｒａｔｅ）がスペック内であるかを判定する。
【００４７】
そして、期待値判定部１４は、各測定項目の判定結果とＡ／Ｄ変換部１３から出力されたデジタルデータとをテスタＬＴに出力する。
【００４８】
期待値判定部１４が出力する判定結果としては、判定結果の良否を示す’Ｐａｓｓ／Ｆａｉｌ’、判定結果がＮＧの場合に上限のリミットをオーバーしたことを示す’Ｈｉｇｈリミットオーバー’、判定結果がＮＧの場合に下限のリミットをオーバーしたことを示す’Ｌｏｗリミットオーバー’、および不良のカテゴリ分け（性能マージンでＮＧになったか機能不良などでＮＧになったか）を示す’値クランプ’などである。
【００４９】
期待値判定部１４は、判定結果の良否を示す’Ｐａｓｓ／Ｆａｉｌ’だけでなく、’Ｈｉｇｈリミットオーバー’、’Ｌｏｗリミットオーバー’、および’値クランプ’などによってフェイル（Ｆａｉｌ）属性も判定することが可能となる。
【００５０】
また、バッファ１２からは、テスト信号出力用外部端子を介してアナログのテスト結果の信号が出力され、期待値判定部１４からは、デジタルデータの測定結果が出力されるので、テスタＬＴにおけるデバッグの効率を向上させることができる。
【００５１】
それにより、本実施の形態によれば、アナログテスト判定部９により期待値判定が行われるので、テスタＬＴによる期待値判定が不要になり、半導体集積回路装置１のアナログフロントエンド部２のテスト時間を短縮することができる。
【００５２】
また、アナログテスト判定部９によるアナログテストをプローブ検査などの工程に適用することにより、プローバによるアナログのテスト結果の信号の測定を不要とすることができる。これにより、高精度なアナログテストの測定を行うことが可能となる。
【００５３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５４】
本発明は、アナログ処理部を備えた半導体集積回路装置におけるアナログ回路の電気的特性の検査技術に適している。
【図面の簡単な説明】
【００５５】
【図１】本発明の一実施の形態による半導体集積回路装置の一例を示すブロック図である。
【図２】図１の半導体集積回路装置に設けられたアナログテスト判定部の構成例を示すブロック図である。
【符号の説明】
【００５６】
１  半導体集積回路装置
２  アナログフロントエンド部
３  ＤＳＰ
４  インタフェース
５  ＲＦ系回路
６  Ｗｏｂｂｌｅ／各種検出回路
７  サーボ系回路
８  ＡＰＣ回路
９  アナログテスト判定部
１０  スイッチ部
１１  サンプル／ホールド回路
１２  バッファ
１３  Ａ／Ｄ変換部
１３ａ  コンパレータ
１３ｂ  逐次比較レジスタ
１３ｃ  Ｄ／Ａ変換器
１４  期待値判定部
Ｂｔ  テストバス
Ｐ  ピックアップ
ＬＴ  テスタ
【図１】
2008153600.tif 000003
【図２】
2008153600.tif 000004