(57)【要約】【課題】チャージポンプ回路の昇圧方式を切り替えるときに、使用されないチャージポンプ容量（キャパシタ）が生じることを回避する。【解決手段】チャージポンプ回路ユニット１１では、接続切替端子ＳＷ１が電源電圧ＶＤＤを選択し、論理反転バッファゲートＧ２とキャパシタＣ２により、電源電圧ＶＤＤの２倍（２×ＶＤＤ）の昇圧動作を行い、接続切替端子ＳＷ３により、昇圧された電圧を昇圧制御電圧ＶＢとして外部出力する。チャージポンプ回路ユニット１２では、接続切替端子ＳＷ１´によりチャージポンプ回路ユニット１１から出力される昇圧制御電圧ＶＢ（２×ＶＤＤ）を選択し、論理反転バッファゲートＧ２´とキャパシタＣ２´により、３×ＶＤＤの昇圧動作を行う。昇圧された電圧（３×ＶＤＤ）は、ＮＭＯＳトランジスタＭ４´を介して、内部電源線２１に向けて出力され、内部電圧ＶＰＰを生じさせる。【選択図】図３
2008161014.tif 000002
【特許請求の範囲】
【請求項１】
複数のチャージポンプ回路ユニットから構成されると共に、前記チャージポンプ回路ユニットにより外部電源電圧ＶＤＤを所望の内部電圧ＶＰＰに昇圧して内部電源線に出力する昇圧型チャージポンプ回路であって、
前記チャージポンプ回路ユニットは、
前記電源電圧ＶＤＤまたは外部入力される昇圧制御電圧ＶＢを選択する第１の接続切替端子と、
チャージポンプ用キャパシタを前記電源電圧ＶＤＤに充電すると共に、前記第１の接続切替端子により選択された電源電圧ＶＤＤまたは前記昇圧制御電圧ＶＢに前記チャージポンプ用キャパシタに充電された電圧を加えて昇圧する昇圧部と、
前記昇圧部により昇圧された昇圧電圧を前記内部電源線に向けて出力するか、または前記昇圧制御電圧ＶＢとして外部出力するかを切り替える第２の接続切替端子と、
前記第２の接続切替端子により前記昇圧された電圧を前記内部電源線に向けて出力することが選択された場合に、前記昇圧された電圧を前記内部電源線に出力する昇圧電圧出力部と、
を備えることを特徴とする昇圧型チャージポンプ回路。
【請求項２】
複数のチャージポンプ回路ユニットの出力側が前記内部電源線に並列に接続されて構成されると共に、
前記第１の接続切替端子は前記電源電圧ＶＤＤを選択し、
前記昇圧部は前記チャージポンプ用キャパシタを使用して電源電圧ＶＤＤの２倍の昇圧動作を行い、
前記第２の接続切替端子は昇圧された電圧を前記内部電源線に向けて出力することを選択し、
前記昇圧された電圧を前記昇圧電圧出力部から内部電源線に出力して
構成されることを特徴とする請求項１に記載の昇圧型チャージポンプ回路。
【請求項３】
前記チャージポンプ回路ユニットの複数が直列に接続されて構成されると共に、
初段のチャージポンプ回路は、
第１の接続切替端子が前記電源電圧ＶＤＤを選択し、
昇圧部が電源電圧ＶＤＤの２倍の昇圧動作を行い、
第２の接続切替端子が昇圧された電圧を前記昇圧制御電圧ＶＢとして次段のチャージポンプ回路ユニットに出力して、
構成され、
中段のチャージポンプ回路ユニットは、
第１の接続切替端子が前段のチャージポンプ回路ユニットから出力される昇圧制御電圧ＶＢを選択し、
昇圧部が前記昇圧制御電圧ＶＢと電源電圧ＶＤＤを加算した電圧の昇圧動作を行い、
第２の接続切替端子が昇圧された電圧を新たな昇圧制御電圧ＶＢとして次段のチャージポンプ回路ユニットに出力して、
構成され、
最終段のチャージポンプ回路は、
第１の接続切替端子が前段のチャージポンプ回路ユニットから出力される昇圧制御電圧ＶＢを選択し、
昇圧部が前記昇圧制御電圧ＶＢと電源電圧ＶＤＤを加算した電圧の昇圧動作を行い、
第２の接続切替端子が昇圧された電圧を前記内部電源線に向けて出力することを選択し、
前記昇圧された電圧を前記昇圧電圧出力部から内部電源線に出力して
構成されることを特徴とする請求項１に記載の昇圧型チャージポンプ回路。
【請求項４】
電源電圧ＶＤＤまたは外部入力される昇圧制御電圧ＶＢを選択する第１の接続切替端子と、
チャージポンプ用キャパシタを前記電源電圧ＶＤＤに充電すると共に、前記第１の接続切替端子により選択された電源電圧ＶＤＤまたは前記昇圧制御電圧ＶＢに前記チャージポンプ用キャパシタに充電された電圧を加えて昇圧する昇圧部と、
前記昇圧部により昇圧された昇圧電圧を前記内部電源線に向けて出力するか、または前記昇圧制御電圧ＶＢとして外部出力するかを選択する第２の接続切替端子と、
前記第２の接続切替端子により昇圧された電圧を前記内部電源線に向けて出力することが選択された場合に、前記昇圧された電圧を前記内部電源線に出力する昇圧電圧出力部と、
を備えるチャージポンプ回路ユニットを２つ使用すると共に、
前記第１の接続切替端子を前記電源電圧ＶＤＤを選択するように設定し、
前記第２の接続切替端子を昇圧電圧を内部電源線に向けて出力するように設定し、
て構成されると共に、
さらに、前記第１のチャージポンプ回路ユニットのチャージポンプ用キャパシタの昇圧出力側と、前記第２のチャージポンプ回路ユニットのチャージポンプ用キャパシタの昇圧出力側との接続および開放を行うスイッチング部と、
前記第１のチャージポンプ回路ユニットによる昇圧および放電動作と、前記第２のチャージポンプ回路ユニットによる昇圧および放電動作とを所定の休止期間をおいて交互に行わせると共に、前記休止期間中に前記スイッチング部をＯＮにする制御部と、
を備えて構成されることを特徴とする昇圧型チャージポンプ回路。
【請求項５】
前記チャージポンプ回路ユニットが、
第１のクロック信号ＩＮ１を入力とするバッファゲートＧ１と、
第２のクロック信号ＩＮ２を入力とする論理反転バッファゲートＧ２と、
第３のクロック信号ＩＮ３またはグランドレベルを入力とするバッファゲートＧ３と、
前記バッファゲートＧ１の出力に一方の端子が接続されるキャパシタＣ１と、
前記論理反転バッファゲートＧ２の出力に一方の端子が接続されるチャージポンプ用キャパシタＣ２と、
前記キャパシタＣ２の他方の端子にゲート端子が接続され、ドレイン端子が前記電源電圧ＶＤＤに接続され、ソース端子が前記キャパシタＣ１の他方の端子に接続されるＮＭＯＳトランジスタＭ１と、
前記キャパシタＣ１の他方の端子にゲート端子が接続され、ドレイン端子が前記電源電圧ＶＤＤに接続され、ソース端子が前記キャパシタＣ２の他方の端子に接続されるＮＭＯＳトランジスタＭ２と、
前記キャパシタＣ１の他方の端子にゲート端子が接続され、ドレイン端子が電源電圧ＶＤＤに接続されるＮＭＯＳトランジスタＭ３と、
前記ＮＭＯＳトランジスタＭ３のソース端子にゲート端子が接続されるＮＭＯＳトランジスタＭ４と、
前記論理反転バッファゲートＧ２への供給電源電圧を電源電圧ＶＤＤまたは前記昇圧制御電圧ＶＢに切り替え接続する接続切替端子ＳＷ１と、
前記バッファゲートＧ３の入力を前記クロック信号ＩＮ３またはグランドレベルに切り替え接続する接続切替端子ＳＷ２と、
前記キャパシタＣ２の他方の端子の電圧を前記昇圧制御電圧ＶＢとして外部出力するか、または前記ＮＭＯＳトランジスタＭ４のドレイン端子に接続するかを切り替える接続切替端子ＳＷ３と、
前記ＮＭＯＳトランジスタＭ４のソース端子を前記内部電源線に接続するか否かを切り替える接続切替端子ＳＷ４と、
前記ＮＭＯＳトランジスタＭ３のソース端子および前記ＮＭＯＳトランジスタＭ４のゲート端子に一方の端子が接続されるキャパシタＣ３と、
前記バッファゲートＧ３の出力電圧ＶＤＤおよび前記内部電圧ＶＰＰを入力とし、前記キャパシタＣ３の他方の端子に、電源電圧ＶＤＤと内部電圧ＶＰＰを加算した信号を出力するレベルコンバータＬＣと、
を備えると共に、
上記チャージポンプ回路ユニットの各部の動作を制御する各クロック信号ＩＮ１、ＩＮ２、ＩＮ３を生成するクロック信号生成部を、
備えることを特徴とする請求項１から３のいずれかに記載の昇圧型チャージポンプ回路。
【請求項６】
第１のクロック信号ＩＮ１を入力とするバッファゲートＧ１と、
第２のクロック信号ＩＮ２を入力とする論理反転バッファゲートＧ２と、
第３のクロック信号ＩＮ３またはグランドレベルを入力とするバッファゲートＧ３と、
前記バッファゲートＧ１の出力に一方の端子が接続されるキャパシタＣ１と、
前記論理反転バッファゲートＧ２の出力に一方の端子が接続されるチャージポンプ用キャパシタＣ２と、
前記キャパシタＣ２の他方の端子にゲート端子が接続され、ドレイン端子が前記電源電圧ＶＤＤに接続され、ソース端子が前記キャパシタＣ１の他方の端子に接続されるＮＭＯＳトランジスタＭ１と、
前記キャパシタＣ１の他方の端子にゲート端子が接続され、ドレイン端子が前記電源電圧ＶＤＤに接続され、ソース端子が前記キャパシタＣ２の他方の端子に接続されるＮＭＯＳトランジスタＭ２と、
前記キャパシタＣ１の他方の端子にゲート端子が接続され、ドレイン端子が電源電圧ＶＤＤに接続されるＮＭＯＳトランジスタＭ３と、
前記ＮＭＯＳトランジスタＭ３のソース端子にゲート端子が接続されるＮＭＯＳトランジスタＭ４と、
前記論理反転バッファゲートＧ２への供給電源電圧を電源電圧ＶＤＤまたは前記昇圧制御電圧ＶＢに切り替え接続する接続切替端子ＳＷ１と、
前記バッファゲートＧ３の入力を前記クロック信号ＩＮ３またはグランドレベルに切り替え接続する接続切替端子ＳＷ２と、
前記キャパシタＣ２の他方の端子の電圧を前記昇圧制御電圧ＶＢとして外部出力するか、または前記ＮＭＯＳトランジスタＭ４のドレイン端子に接続するかを切り替える接続切替端子ＳＷ３と、
前記ＮＭＯＳトランジスタＭ４のソース端子を前記内部電源線に接続するか否かを切り替える接続切替端子ＳＷ４と、
前記ＮＭＯＳトランジスタＭ３のソース端子および前記ＮＭＯＳトランジスタＭ４のゲート端子に一方の端子が接続されるキャパシタＣ３と、
前記バッファゲートＧ３の出力電圧ＶＤＤおよび前記内部電圧ＶＰＰを入力とし、前記キャパシタＣ３の他方の端子に、電源電圧ＶＤＤと内部電圧ＶＰＰを加算した信号を出力するレベルコンバータＬＣと、
を備えるチャージポンプ回路ユニットを２つ使用すると共に、
前記接続切替端子ＳＷ１を前記電源電圧ＶＤＤを選択するように設定し、
前記接続切替端子ＳＷ３を前記キャパシタＣ２の昇圧電圧を前記ＮＭＯＳトランジスタＭ４に向けて出力するように設定し、
て構成されると共に、
第１のチャージポンプ回路のキャパシタＣ２の前記接続切替端子ＳＷ３に接続される側の端子と、第２のチャージポンプ回路ユニットのキャパシタＣ２の前記接続切替端子ＳＷ３に接続される側の端子との間に接続されるＮＭＯＳトランジスタＭ５と、
第４のクロック信号ＩＮ４またはグランドレベルを入力とし、かつ供給電源電圧が前記内部電圧ＶＰＰであるバッファゲートＧ４と、
前記バッファゲートＧ４の入力を前記クロック信号ＩＮ４またはグランドレベルに切り替え接続する接続切替端子ＳＷ５と、
前記接続切替端子ＳＷ５がクロック信号ＩＮ４側に設定された場合に、一方のチャージポンプ回路ユニットによる昇圧および放電動作と、他方のチャージポンプ回路ユニットによる昇圧および放電動作とを所定の休止期間を挟んで交互に行わせるように、各チャージポンプ回路ユニットに対する前記クロック信号ＩＮ１、ＩＮ２、ＩＮ３を生成するとともに、前記休止期間中に前記ＮＭＯＳトランジスタＭ５をＯＮにするクロック信号ＩＮ４を生成するクロック信号生成部と、
を備えて構成されることを特徴とする請求項４に記載のチャージポンプ回路ユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置等に使用される昇圧型チャージポンプ回路に関し、特に、ＤＤＲ１仕様およびＤＤＲ２仕様に対応してチャージポンプ回路の昇圧方式を切り替えるときに、半導体チップ内に使用されないチャージポンプ容量（チャージポンプ用キャパシタ）が生じることを回避し、半導体のチップ面積に無駄な領域を生じさせない、昇圧型チャージポンプ回路に関する。
【背景技術】
【０００２】
従来の半導体メモリ装置では、電源電圧（外部電源電圧）が高いＤＤＲ１仕様（例えば、ＶＤＤ＝２．５Ｖ）では「２×ＶＤＤ」の昇圧型チャージポンプ回路を使用し、電源電圧の低いＤＤＲ２仕様（例えば、ＶＤＤ＝１．８Ｖ）では「３×ＶＤＤ」の昇圧型チャージポンプ回路を使用し、昇圧された内部電圧を生成している。
【０００３】
なお、ＤＤＲ２（Double Data Rate 2）は、ＤＤＲよりも高性能で消費電力が少ないという特徴を持つＳＤＲＡＭの規格の名称であり、ＪＥＤＥＣ(Joint Electron Device Engineering Council)によって策定されたものであり、ＤＤＲ２以外の従来のＤＤＲのこと「ＤＤＲ１」と呼ぶ。
【０００４】
図７は、従来の昇圧型チャージポンプ回路の構成例を示す図であり、ＤＤＲ１仕様とＤＤＲ２仕様に共通に使用される昇圧型チャージポンプ回路の例を示す図である。この回路の詳細については、実施の形態の項で同種の昇圧型チャージポンプ回路について詳細に説明するので、ここでは、要点だけについて説明する。
【０００５】
図７において、接続切替端子ＳＷ１１およびＳＷ１２により、キャパシタＣ１２を回路内で使用する否かを選択できるように構成されている。
ＤＤＲ１仕様に対応する場合は、図に示すように、接続切替端子ＳＷ１１、ＳＷ１２をＤＤＲ１側に接続し、キャパシタＣ１２を回路から切り離し使用しないようにする。また、接続切替端子ＳＷ１３もＤＤＲ１側に接続する。
【０００６】
上記構成において、クロック信号ＩＮ２がＨＩＧＨレベル（論理反転バッファゲートＧ１１の出力がＬＯＷレベル）の時に、ＮＭＯＳトランジスタＭ１１によりキャパシタＣ１１を電源電圧ＶＤＤの電圧レベルに充電する。
【０００７】
そして、クロック信号ＩＮ２がＬＯＷレベル（論理反転バッファゲートＧ１１の出力がＨＩＧＨレベル）になったときに、キャパシタＣ１１のＮＭＯＳトランジスタＭ１２のドレイン端子に接続される点の電圧（Ｄ点の電圧）を「２×ＶＤＤ」の電圧レベルに昇圧する。その後、クロック信号ＩＮ３をＨＩＧＨレベルにして、ＮＭＯＳトランジスタＭ１２をＯＮ（オン）にし、キャパシタＣ１１からの放電電流により出力電圧（内部電圧）ＶＰＰを生じさせる。これにより、「２×ＶＤＤ＞ＶＰＰ＞ＶＤＤ」の内部電圧ＶＰＰが得られる。
【０００８】
また、ＤＤＲ２仕様に対応する場合は、図８に示すように、接続切替端子ＳＷ１１、ＳＷ１２をＤＤＲ２側に接続し、キャパシタＣ１２を回路に接続して使用する。また、接続切替端子ＳＷ１３をＤＤＲ２側に接続し、接続切替端子ＳＷ１４もＤＤＲ２側に接続する。
【０００９】
上記構成において、クロック信号ＩＮ２がＨＩＧＨレベル（論理反転バッファゲートＧ１１の出力がＬＯＷレベル）の時に、ＮＭＯＳトランジスタＭ１３によりキャパシタＣ１２を電源電圧ＶＤＤの電圧レベルに充電する。同時に、キャパシタＣ１１もＮＭＯＳトランジスタＭ１１により電源電圧ＶＤＤの電圧レベルに充電する。
【００１０】
そして、クロック信号ＩＮ２がＬＯＷレベル（論理反転バッファゲートＧ１１の出力がＨＩＧＨレベル）になったときに、キャパシタＣ１２の電圧（Ｅ点の電圧）を「２×ＶＤＤ」の電圧レベルに持ち上げ、該Ｅ点の電圧「２×ＶＤＤ」をＰＭＯＳトランジスタ（ＰチャネルＭＯＳＦＥＴ）Ｍ１４、接続切替端子ＳＷ１３を介してキャパシタＣ１１に印加し、キャパシタＣ１１の出力側（Ｄ点）を「３×ＶＤＤ」に昇圧する。その後、クロック信号ＩＮ３をＨＩＧＨレベルにして、ＮＭＯＳトランジスタＭ１２をＯＮ（オン）にし、キャパシタＣ１１からの放電電流により内部電圧ＶＰＰを生じさせる。これにより、「ＶＰＰ＞２×ＶＤＤ」の内部電圧ＶＰＰが得られる。
【００１１】
上記構成の昇圧型チャージポンプ回路は、ＤＤＲ１仕様とＤＤＲ２仕様の切替を回路内部の配線切り替えで行うことができ便利であった。しかしながら、ＤＤＲ１仕様に切り替えたとき使用されないチャージポンプ容量（チャージポンプ用キャパシタＣ１２）が存在することになる。このチャージポンプ容量の面積は大きく、半導体のチップ面積に無駄が生じるという問題が生じていた。
【００１２】
なお、従来技術の昇圧回路がある（特許文献１を参照）。この従来技術の昇圧回路では、電源電圧よりも高い電圧を目的別に発生することができる昇圧回路を提供することを目的としている。このために、電圧ＶＤＤを昇圧して電圧２×ＶＤＤを生成する第１のチャージポンプ回路と、電圧３×ＶＤＤを生成する第２のチャージポンプ回路と、電圧４×ＶＤＤを生成する第３のチャージポンプ回路と、切替部４とを設ける。切替部は切替信号に応じて第１のチャージポンプ回路と第２チャージポンプ回路とを直列接続して電圧３×ＶＤＤを出力し、また、第１のチャージポンプ回路と第２チャージポンプ回路と第３のチャージポンプ回路とを直列接続して電圧４×ＶＤＤを半導体装置の内部回路に出力する。
しかしながら、上記特許文献１の昇圧回路は、複数のチャージポンプ回路を選択し直列接続することにより、所望の電圧を得ることを目的としており、上述したような、昇圧型チャージポンプ回路をＤＤＲ１仕様に対応して配線接続を切り替えたときに、使用されないチャージポンプ容量が生じるという問題を解決するものではない。
【００１３】
また、従来技術のバッテリの電圧を２倍にする回路アセンブリがある（特許文献２を参照）。しかしながら、この特許文献２の回路アセンブリは、低いバッテリ電圧および低温で満足に動作開始する回路アセンブリを提供することを目的としており、上述したような、昇圧型チャージポンプ回路をＤＤＲ１仕様に対応して配線接続を切り替えたときに、使用されないチャージポンプ容量が生じるという問題を解決するものではない。
【特許文献１】特開２００５−２３５３１５号公報
【特許文献２】特開２００２−１１２５３２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述したように、従来の昇圧型チャージポンプ回路においては、ＤＤＲ１仕様とＤＤＲ２仕様の切替を回路内部の配線切り替えで行うことができ便利であったが、ＤＤＲ１仕様に配線接続を切り替えたときに、使用されないチャージポンプ容量が存在しチップ面積に無駄が生じるという問題あった。
【００１５】
本発明は、このような問題を解決するためになされたものであり、本発明は、ＤＤＲ１仕様およびＤＤＲ２仕様に対応してチャージポンプ回路の昇圧方式を切り替えるときに、使用されないチャージポンプ容量（チャージポンプ用キャパシタ）が生じることを回避し、半導体のチップ面積に無駄な領域が生じず、さらに、チャージポンプ回路をユニット化することでレイアウト設計が容易に行える、昇圧型チャージポンプ回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明は上記課題を解決するためになされたものであり、本発明の昇圧型チャージポンプ回路は、複数のチャージポンプ回路ユニットから構成されると共に、前記チャージポンプ回路ユニットにより外部電源電圧ＶＤＤを所望の内部電圧ＶＰＰに昇圧して内部電源線に出力する昇圧型チャージポンプ回路であって、前記チャージポンプ回路ユニットは、前記電源電圧ＶＤＤまたは外部入力される昇圧制御電圧ＶＢを選択する第１の接続切替端子と、チャージポンプ用キャパシタを前記電源電圧ＶＤＤに充電すると共に、前記第１の接続切替端子により選択された電源電圧ＶＤＤまたは前記昇圧制御電圧ＶＢに前記チャージポンプ用キャパシタに充電された電圧を加えて昇圧する昇圧部と、前記昇圧部により昇圧された昇圧電圧を前記内部電源線に向けて出力するか、または前記昇圧制御電圧ＶＢとして外部出力するかを切り替える第２の接続切替端子と、前記第２の接続切替端子により前記昇圧された電圧を前記内部電源線に向けて出力することが選択された場合に、前記昇圧された電圧を前記内部電源線に出力する昇圧電圧出力部と、を備えることを特徴とする。
このような構成により、本発明の昇圧型チャージポンプ回路を複数のチャージポンプ回路ユニットで構成される。このチャージポンプ回路ユニットは、電源電圧ＶＤＤまたは外部入力される昇圧制御電圧ＶＢを選択し、選択した電圧に対しチャージポンプ用キャパシタに充電された電圧を加えて昇圧するように構成されている。また、チャージポンプ用キャパシタを用いて昇圧した電圧を昇圧制御電圧ＶＢとして外部出力するか、内部電源線に内部電圧ＶＰＰとして出力するかを切り替え可能に構成されている。このため、ＤＤＲ１仕様（電源電圧ＶＤＤが高い仕様）に対応する場合は、チャージポンプ回路ユニットの出力を内部電源線に並列に接続すると共に、電源電圧ＶＤＤにチャージポンプ用キャパシタの電圧を加えて昇圧を行い、昇圧された電圧を内部電源線に出力する。また、ＤＤＲ２仕様（電源電圧ＶＤＤが低い仕様）に対応する場合は、チャージポンプ回路ユニットを直列に接続する。この場合、初段のチャージポンプ回路ユニットは電源電圧ＶＤＤにチャージポンプ用キャパシタの電圧を加えて昇圧を行い、昇圧された電圧を昇圧制御電圧ＶＢとして次段のチャージポンプ回路ユニットに出力する。次段のチャージポンプ回路ユニットが最終段のチャージポンプ回路ユニットでない場合は、前段から入力された昇圧制御電圧ＶＢにチャージポンプ用キャパシタの電圧を加えて昇圧し、この昇圧された電圧を新たな昇圧制御電圧ＶＢとして次段のチャージポンプ回路ユニットに出力する。最終段のチャージポンプ回路ユニットでは、前段から入力された昇圧制御電圧ＶＢにチャージポンプ用キャパシタの電圧を加えて昇圧し、この昇圧された電圧を内部電源線に内部電圧ＶＰＰとして出力する。
これにより、基本となるチャージポンプ回路ユニットの個数および接続構成を変えるだけで、ＤＤＲ１仕様およびＤＤＲ２仕様に対応することができる。この場合に、各チャージポンプ回路ユニットのチャージポンプ用キャパシタは全て昇圧動作に寄与することになり、使用されないチャージポンプ容量（チャージポンプ用キャパシタ）が生じることを回避でき、チップ面積に無駄を生じさせない。さらに、チャージポンプ回路をユニット化するので、レイアウト設計が容易に行える。
【００１７】
また、本発明の昇圧型チャージポンプ回路は、複数のチャージポンプ回路ユニットの出力側が前記内部電源線に並列に接続されて構成されると共に、前記第１の接続切替端子は前記電源電圧ＶＤＤを選択し、前記昇圧部は前記チャージポンプ用キャパシタを使用して電源電圧ＶＤＤの２倍の昇圧動作を行い、前記第２の接続切替端子は昇圧された電圧を前記内部電源線に向けて出力することを選択し、前記昇圧された電圧を前記昇圧電圧出力部から内部電源線に出力して構成されることを特徴とする。
このような構成により、本発明の昇圧型チャージポンプ回路を複数のチャージポンプ回路ユニットの出力側を内部電源線に並列に接続して構成する。各チャージポンプ回路ユニットにおいて、第１の接続切替端子により電源電圧ＶＤＤを選択し、電源電圧ＶＤＤにチャージポンプ用キャパシタに充電された電圧を加えて昇圧する。また、第２の接続切替端子により、昇圧された電圧を内部電源線に向けて出力することを選択し、昇圧された電圧を昇圧電圧出力部を通して内部電源線に内部電圧ＶＰＰとして出力する。
これにより、基本となるチャージポンプ回路ユニットを並列接続することにより、ＤＤＲ１仕様に対応する昇圧型チャージポンプ回路を構成することができる。この場合に、各チャージポンプ回路ユニットのチャージポンプ用キャパシタは全て昇圧動作に寄与しており、使用されないチャージポンプ容量（チャージポンプ用キャパシタ）が生じることを回避でき、チップ面積に無駄を生じさせない。さらに、チャージポンプ回路をユニット化するので、レイアウト設計が容易に行える。
【００１８】
また、本発明の昇圧型チャージポンプ回路は、前記チャージポンプ回路ユニットの複数が直列に接続されて構成されると共に、初段のチャージポンプ回路は、第１の接続切替端子が前記電源電圧ＶＤＤを選択し、昇圧部が電源電圧ＶＤＤの２倍の昇圧動作を行い、第２の接続切替端子が昇圧された電圧を前記昇圧制御電圧ＶＢとして次段のチャージポンプ回路ユニットに出力して、構成され、中段のチャージポンプ回路ユニットは、第１の接続切替端子が前段のチャージポンプ回路ユニットから出力される昇圧制御電圧ＶＢを選択し、昇圧部が前記昇圧制御電圧ＶＢと電源電圧ＶＤＤを加算した電圧の昇圧動作を行い、第２の接続切替端子が昇圧された電圧を新たな昇圧制御電圧ＶＢとして次段のチャージポンプ回路ユニットに出力して、構成され、最終段のチャージポンプ回路は、第１の接続切替端子が前段のチャージポンプ回路ユニットから出力される昇圧制御電圧ＶＢを選択し、昇圧部が前記昇圧制御電圧ＶＢと電源電圧ＶＤＤを加算した電圧の昇圧動作を行い、第２の接続切替端子が昇圧された電圧を前記内部電源線に向けて出力することを選択し、前記昇圧された電圧を前記昇圧電圧出力部から内部電源線に出力して構成されることを特徴とする。
このような構成により、本発明の昇圧型チャージポンプ回路を複数のチャージポンプ回路を直列に接続して構成する。このチャージポンプ回路ユニットは、第１の接続切替端子いより電源電圧ＶＤＤまたは外部入力される昇圧制御電圧ＶＢを選択し、選択した電圧に対しチャージポンプ用キャパシタに充電された電圧（電源電圧ＶＤＤ）を加えて昇圧するように構成されている。また、第２の接続切替端子により、チャージポンプ用キャパシタを用いて昇圧した電圧を昇圧制御電圧ＶＢとして外部出力するか、内部電源線に内部電圧ＶＰＰとして出力するかを切り替え可能に構成されている。このチャージポンプ回路ユニットを使用して、ＤＤＲ２仕様（電源電圧ＶＤＤが低い仕様）に対応する場合は、チャージポンプ回路ユニットを直列に接続する。
この場合、初段のチャージポンプ回路ユニットは、第１の接続切替端子により電源電圧ＶＤＤを選択し、該電源電圧ＶＤＤにチャージポンプ用キャパシタの電圧を加えて昇圧を行うようにし、第２の接続切替端子の設定により、昇圧された電圧を昇圧制御電圧ＶＢとして次段のチャージポンプ回路ユニットに出力する。次段のチャージポンプ回路ユニットが最終段のチャージポンプ回路ユニットでない場合は、第１の接続切替端子により昇圧制御電圧ＶＢを選択し、前段から入力された昇圧制御電圧ＶＢにチャージポンプ用キャパシタの電圧を加えて昇圧するようにし、第２の接続切替端子の設定により、昇圧された電圧を新たな昇圧制御電圧ＶＢとして次段のチャージポンプ回路ユニットに出力する。最終段のチャージポンプ回路ユニットでは、第１の接続切替端子により昇圧制御電圧ＶＢを選択し、前段から入力された昇圧制御電圧ＶＢにチャージポンプ用キャパシタの電圧を加えて昇圧し、第２の接続切替端子の設定により、昇圧された電圧を内部電源線に内部電圧ＶＰＰとして出力する。
これにより、基本となるチャージポンプ回路ユニットを直列に接続することにより、ＤＤＲ２仕様に対応する昇圧型チャージポンプ回路を構成することができる。この場合に、各チャージポンプ回路ユニットのチャージポンプ用キャパシタは全て昇圧動作に寄与することになり、使用されないチャージポンプ容量（チャージポンプ用キャパシタ）が生じることを回避でき、チップ面積に無駄を生じさせない。さらに、チャージポンプ回路をユニット化するので、レイアウト設計が容易に行える。
【００１９】
また、本発明の昇圧型チャージポンプ回路は、電源電圧ＶＤＤまたは外部入力される昇圧制御電圧ＶＢを選択する第１の接続切替端子と、チャージポンプ用キャパシタを前記電源電圧ＶＤＤに充電すると共に、前記第１の接続切替端子により選択された電源電圧ＶＤＤまたは前記昇圧制御電圧ＶＢに前記チャージポンプ用キャパシタに充電された電圧を加えて昇圧する昇圧部と、前記昇圧部により昇圧された昇圧電圧を前記内部電源線に向けて出力するか、または前記昇圧制御電圧ＶＢとして外部出力するかを選択する第２の接続切替端子と、前記第２の接続切替端子により昇圧された電圧を前記内部電源線に向けて出力することが選択された場合に、前記昇圧された電圧を前記内部電源線に出力する昇圧電圧出力部と、を備えるチャージポンプ回路ユニットを２つ使用すると共に、前記第１の接続切替端子を前記電源電圧ＶＤＤを選択するように設定し、前記第２の接続切替端子を昇圧電圧を内部電源線に向けて出力するように設定し、て構成されると共に、さらに、前記第１のチャージポンプ回路ユニットのチャージポンプ用キャパシタの昇圧出力側と、前記第２のチャージポンプ回路ユニットのチャージポンプ用キャパシタの昇圧出力側との接続および開放を行うスイッチング部と、前記第１のチャージポンプ回路ユニットによる昇圧および放電動作と、前記第２のチャージポンプ回路ユニットによる昇圧および放電動作とを所定の休止期間をおいて交互に行わせると共に、前記休止期間中に前記スイッチング部をＯＮにする制御部と、を備えて構成されることを特徴とする。
このような構成により、各チャージポンプ回路ユニットを、電源電圧ＶＤＤにチャージポンプ用キャパシタの充電電圧を加えて昇圧を行い、昇圧した電圧を内部電源線に内部電圧ＶＰＰとして出力するように構成するとともに、第１のチャージポンプ回路ユニットのチャージポンプ用キャパシタの昇圧出力側と、第２のチャージポンプ回路ユニットのチャージポンプ用キャパシタの昇圧出力側との接続および開放を行うスイッチング部を設ける。そして、第１のチャージポンプ回路ユニットによる昇圧および放電動作と、第２のチャージポンプ回路ユニットによる昇圧および放電動作とを所定の休止期間をおいて交互に行わせると共に、前記休止期間中に前記スイッチング部をＯＮにする制御部を設ける。
これにより、基本となるチャージポンプ回路ユニットを２つ使用して、内部電圧ＶＰＰの電圧レベルを「（ＶＰＰ＋３×ＶＤＤ）／２」付近まで昇圧させることができる。また、スイッチング部を常時ＯＦＦにすることにより、ＤＤＲ１仕様の昇圧型チャージポンプ回路とすることができる。
これにより、各チャージポンプ回路ユニットのチャージポンプ用キャパシタは全て昇圧動作に寄与することになり、使用されないチャージポンプ容量（チャージポンプ用キャパシタ）が生じることを回避でき、チップ面積に無駄を生じさせない。さらに、チャージポンプ回路をユニット化するので、レイアウト設計が容易に行える。
【００２０】
また、本発明の昇圧型チャージポンプ回路は、前記チャージポンプ回路ユニットが、第１のクロック信号ＩＮ１を入力とするバッファゲートＧ１と、第２のクロック信号ＩＮ２を入力とする論理反転バッファゲートＧ２と、第３のクロック信号ＩＮ３またはグランドレベルを入力とするバッファゲートＧ３と、前記バッファゲートＧ１の出力に一方の端子が接続されるキャパシタＣ１と、前記論理反転バッファゲートＧ２の出力に一方の端子が接続されるチャージポンプ用キャパシタＣ２と、前記キャパシタＣ２の他方の端子にゲート端子が接続され、ドレイン端子が前記電源電圧ＶＤＤに接続され、ソース端子が前記キャパシタＣ１の他方の端子に接続されるＮＭＯＳトランジスタＭ１と、前記キャパシタＣ１の他方の端子にゲート端子が接続され、ドレイン端子が前記電源電圧ＶＤＤに接続され、ソース端子が前記キャパシタＣ２の他方の端子に接続されるＮＭＯＳトランジスタＭ２と、前記キャパシタＣ１の他方の端子にゲート端子が接続され、ドレイン端子が電源電圧ＶＤＤに接続されるＮＭＯＳトランジスタＭ３と、前記ＮＭＯＳトランジスタＭ３のソース端子にゲート端子が接続されるＮＭＯＳトランジスタＭ４と、前記論理反転バッファゲートＧ２への供給電源電圧を電源電圧ＶＤＤまたは前記昇圧制御電圧ＶＢに切り替え接続する接続切替端子ＳＷ１と、前記バッファゲートＧ３の入力を前記クロック信号ＩＮ３またはグランドレベルに切り替え接続する接続切替端子ＳＷ２と、前記キャパシタＣ２の他方の端子の電圧を前記昇圧制御電圧ＶＢとして外部出力するか、または前記ＮＭＯＳトランジスタＭ４のドレイン端子に接続するかを切り替える接続切替端子ＳＷ３と、前記ＮＭＯＳトランジスタＭ４のソース端子を前記内部電源線に接続するか否かを切り替える接続切替端子ＳＷ４と、前記ＮＭＯＳトランジスタＭ３のソース端子および前記ＮＭＯＳトランジスタＭ４のゲート端子に一方の端子が接続されるキャパシタＣ３と、前記バッファゲートＧ３の出力電圧ＶＤＤおよび前記内部電圧ＶＰＰを入力とし、前記キャパシタＣ３の他方の端子に、電源電圧ＶＤＤと内部電圧ＶＰＰを加算した信号を出力するレベルコンバータＬＣと、を備えると共に、上記チャージポンプ回路ユニットの各部の動作を制御する各クロック信号ＩＮ１、ＩＮ２、ＩＮ３を生成するクロック信号生成部を、備えることを特徴とする。
【００２１】
上記構成の昇圧型チャージポンプ回路は、昇圧型チャージポンプ回路を複数のチャージポンプ回路ユニットで構成する。このチャージポンプ回路ユニットは、接続切替端子ＳＷ１により電源電圧ＶＤＤまたは外部入力される昇圧制御電圧ＶＢを選択し、論理反転バッファゲートＧ２の供給電源電圧（回路電圧）とする。また、クロック信号ＩＮ２がＨＩＧＨレベルの時に、ＮＭＯＳトランジスタＭ２によりチャージポンプ用キャパシタＣ２を電源電圧ＶＤＤに充電し、クロック信号ＩＮ２がＬＯＷレベルのときに、チャージポンプ用キャパシタＣ２に充電された電圧（電源電圧ＶＤＤ）を加えて昇圧する。また、接続切替端子ＳＷ３により、昇圧された電圧を昇圧制御電圧ＶＢとして外部出力するか、ＮＭＯＳトランジスタＭ４を介して内部電源線に内部電圧ＶＰＰとして出力するかを切り替える。昇圧した電圧を内部電圧ＶＰＰとして出力する場合は、接続切替端子ＳＷ２を介してクロック信号ＩＮ３をバッファゲートＧ３に入力し、レベルコンバータＬＣ、キャパシタＣ３、ＮＭＯＳトランジスタＭ３の動作により、クロック信号ＩＮ３がＨＩＧＨレベルの時にＮＭＯＳトランジスタＭ４をＯＮにして、キャパシタＣ２の充電電圧をＮＭＯＳトランジスタＭ４を通して内部電圧ＶＰＰとして出力する。なお、クロック信号ＩＮ１、バッファゲートＧ１、およびＮＭＯＳトランジスタＭ１は、キャパシタＣ１の充電および昇圧を行うためのものであり、クロック信号ＩＮ１がＨＩＧＨレベルの時にキャパシタＣ１の電圧を昇圧し、ＮＭＯＳトランジスタＭ２をＯＮにする。
これにより、基本となるチャージポンプ回路ユニットを複数使用し、その接続構成を変えるだけで、ＤＤＲ１仕様およびＤＤＲ２仕様に対応することができる。この場合に、各チャージポンプ回路ユニットのチャージポンプ用キャパシタは全て昇圧動作に寄与することになり、使用されないチャージポンプ容量（チャージポンプ用キャパシタ）が生じることを回避でき、チップ面積に無駄を生じさせない。さらに、チャージポンプ回路をユニット化するので、レイアウト設計が容易に行える。
【００２２】
また、本発明の昇圧型チャージポンプ回路は、第１のクロック信号ＩＮ１を入力とするバッファゲートＧ１と、第２のクロック信号ＩＮ２を入力とする論理反転バッファゲートＧ２と、第３のクロック信号ＩＮ３またはグランドレベルを入力とするバッファゲートＧ３と、前記バッファゲートＧ１の出力に一方の端子が接続されるキャパシタＣ１と、前記論理反転バッファゲートＧ２の出力に一方の端子が接続されるチャージポンプ用キャパシタＣ２と、前記キャパシタＣ２の他方の端子にゲート端子が接続され、ドレイン端子が前記電源電圧ＶＤＤに接続され、ソース端子が前記キャパシタＣ１の他方の端子に接続されるＮＭＯＳトランジスタＭ１と、前記キャパシタＣ１の他方の端子にゲート端子が接続され、ドレイン端子が前記電源電圧ＶＤＤに接続され、ソース端子が前記キャパシタＣ２の他方の端子に接続されるＮＭＯＳトランジスタＭ２と、前記キャパシタＣ１の他方の端子にゲート端子が接続され、ドレイン端子が電源電圧ＶＤＤに接続されるＮＭＯＳトランジスタＭ３と、前記ＮＭＯＳトランジスタＭ３のソース端子にゲート端子が接続されるＮＭＯＳトランジスタＭ４と、前記論理反転バッファゲートＧ２への供給電源電圧を電源電圧ＶＤＤまたは前記昇圧制御電圧ＶＢに切り替え接続する接続切替端子ＳＷ１と、前記バッファゲートＧ３の入力を前記クロック信号ＩＮ３またはグランドレベルに切り替え接続する接続切替端子ＳＷ２と、前記キャパシタＣ２の他方の端子の電圧を前記昇圧制御電圧ＶＢとして外部出力するか、または前記ＮＭＯＳトランジスタＭ４のドレイン端子に接続するかを切り替える接続切替端子ＳＷ３と、前記ＮＭＯＳトランジスタＭ４のソース端子を前記内部電源線に接続するか否かを切り替える接続切替端子ＳＷ４と、前記ＮＭＯＳトランジスタＭ３のソース端子および前記ＮＭＯＳトランジスタＭ４のゲート端子に一方の端子が接続されるキャパシタＣ３と、前記バッファゲートＧ３の出力電圧ＶＤＤおよび前記内部電圧ＶＰＰを入力とし、前記キャパシタＣ３の他方の端子に、電源電圧ＶＤＤと内部電圧ＶＰＰを加算した信号を出力するレベルコンバータＬＣと、を備えるチャージポンプ回路ユニットを２つ使用すると共に、前記接続切替端子ＳＷ１を前記電源電圧ＶＤＤを選択するように設定し、前記接続切替端子ＳＷ３を前記キャパシタＣ２の昇圧電圧を前記ＮＭＯＳトランジスタＭ４に向けて出力するように設定し、て構成されると共に、第１のチャージポンプ回路のキャパシタＣ２の前記接続切替端子ＳＷ３に接続される側の端子と、第２のチャージポンプ回路ユニットのキャパシタＣ２の前記接続切替端子ＳＷ３に接続される側の端子との間に接続されるＮＭＯＳトランジスタＭ５と、第４のクロック信号ＩＮ４またはグランドレベルを入力とし、かつ供給電源電圧が前記内部電圧ＶＰＰであるバッファゲートＧ４と、前記バッファゲートＧ４の入力を前記クロック信号ＩＮ４またはグランドレベルに切り替え接続する接続切替端子ＳＷ５と、前記接続切替端子ＳＷ５がクロック信号ＩＮ４側に設定された場合に、一方のチャージポンプ回路ユニットによる昇圧および放電動作と、他方のチャージポンプ回路ユニットによる昇圧および放電動作とを所定の休止期間を挟んで交互に行わせるように、各チャージポンプ回路ユニットに対する前記クロック信号ＩＮ１、ＩＮ２、ＩＮ３を生成するとともに、前記休止期間中に前記ＮＭＯＳトランジスタＭ５をＯＮにするクロック信号ＩＮ４を生成するクロック信号生成部と、を備えて構成されることを特徴とする。
【００２３】
上記構成の昇圧型チャージポンプ回路は、２つのチャージポンプ回路ユニットで構成される。このチャージポンプ回路ユニットにおいては、接続切替端子ＳＷ１により電源電圧ＶＤＤを選択し、論理反転バッファゲートＧ２の供給電源電圧（回路電圧）とする。また、クロック信号ＩＮ２がＨＩＧＨレベルの時に、チャージポンプ用キャパシタＣ２を充電し、クロック信号ＩＮ２がＬＯＷレベルの時に、チャージポンプ用キャパシタＣ２に充電された電圧に、論理反転バッファゲートＧ２の出力電圧（ＶＤＤ）を加えて昇圧し、また、クロック信号ＩＮ２がＬＯＷレベルの時に、クロック信号ＩＮ３をＨＩＧＨレベルにしてＮＭＯＳトランジスタＭ４をＯＮ（オン）させ、キャパシタＣ２の充電電圧をＮＭＯＳトランジスタＭ４を通して内部電源線に出力し内部電圧ＶＰＰを生じさせる。
クロック信号生成部では、上記昇圧・放電動作を、２つのチャージポンプ回路ユニットが所定の休止期間を挟んで交互に行うように制御するクロック信号ＩＮ１、ＩＮ２、ＩＮ３を各チャージポンプ回路ユニットごとに生成する。また、２つのチャージポンプ回路ユニットの休止期間中に、一方のチャージポンプ回路ユニットのキャパシタＣ２の昇圧出力側（接続切替端子ＳＷ３に接続される側）と、他方のチャージポンプ回路ユニットのキャパシタＣ２の昇圧出力側とに接続されたＮＭＯＳトランジスタＭ５をＯＮ（オン）に制御するクロック信号ＩＮ４を生成する。このようにして、内部電圧ＶＰＰの電圧レベルを「（ＶＰＰ＋３×ＶＤＤ）／２」付近まで昇圧させる。また、所望の場合は、ＮＭＯＳトランジスタＭ５を常時ＯＦＦにすることにより、ＤＤＲ１仕様の昇圧型チャージポンプ回路（２×ＶＤＤ＞ＶＰＰ＞ＶＤＤ）とする。
これにより、基本となるチャージポンプ回路ユニットを２つ使用して、内部電圧ＶＰＰの電圧レベルを「（ＶＰＰ＋３×ＶＤＤ）／２」付近まで昇圧させることができる。この場合、各チャージポンプ回路ユニットのチャージポンプ用キャパシタは全て昇圧動作に寄与しており、使用されないチャージポンプ容量（チャージポンプ用キャパシタ）が生じることを回避でき、チップ面積に無駄を生じさせない。さらに、チャージポンプ回路をユニット化するので、レイアウト設計が容易に行える。
【発明の効果】
【００２４】
本発明の昇圧型チャージポンプ回路においては、ＤＤＲ１仕様およびＤＤＲ２仕様に対応してチャージポンプ回路の昇圧方式を切り替えるときに、使用されないチャージポンプ容量（チャージポンプ用キャパシタ）が生じることを回避でき、半導体のチップ面積に無駄を生じさせない。さらに、チャージポンプ回路をユニット化するので、レイアウト設計が容易に行える。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態を添付図面を参照して説明する。
［第１の実施の形態］
（ＤＤＲ１仕様に対応する昇圧型チャージポンプ回路）
図１は、本発明の第１の実施の形態に係わる昇圧型チャージポンプ回路の構成を示す図であり、ＤＤＲ１仕様（例えば、電源電圧が２．５Ｖ）に対応する場合の例を示す図である。
【００２６】
図１に示す昇圧型チャージポンプ回路は、２つのチャージポンプ回路ユニット１１、１２で構成される。このチャージポンプ回路ユニット１１、１２は同じ構成のものであり、２つのチャージポンプ回路ユニット１１、１２を並列に動作させて、電源電圧（外部電源電圧）ＶＤＤを昇圧し、内部電源線２１の内部電圧（内部電源電圧）ＶＰＰが「２×ＶＤＤ＞ＶＰＰ＞ＶＤＤ」となるようにしたものである。
【００２７】
図１に示す各チャージポンプ回路ユニット１１において、クロック信号ＩＮ１、ＩＮ２、ＩＮ３はそれぞれ位相の異なるクロック信号である。これらのクロック信号ＩＮ１、ＩＮ２、ＩＮ３はクロック信号生成部１３により生成される。トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４はＮＭＯＳトランジスタ（ＮチャネルＭＯＳＦＥＴ）である。Ｃ１、Ｃ２、Ｃ３はキャパシタであり、特にキャパシタＣ２は、昇圧・放電動作により内部電圧ＶＰＰを発生されるチャージポンプ用キャパシタである。Ｇ１、Ｇ３はバッファゲート、Ｇ２は論理反転バッファゲート、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４は配線の接続を切り替えるための接続切替端子を示している。
【００２８】
なお、チャージポンプ回路ユニット１２の回路構成は、チャージポンプ回路ユニット１１と同じ構成であるが、チャージポンプ回路ユニット１２の各構成部分には符号[´]を付加して、チャージポンプ回路ユニット１１の各構成部分と区別している。
【００２９】
クロック信号ＩＮ１はバッファゲートＧ１の入力となり、バッファゲートＧ１の出力にはキャパシタＣ１の一方の端子に接続される。キャパシタＣ１の他方の端子は、ＮＭＯＳトランジスタＭ１のソース端子に接続されると共に、ＮＭＯＳトランジスタＭ２、Ｍ３のゲート端子に接続される。また、ＮＭＯＳトランジスタＭ１、Ｍ２のドレイン端子は電源電圧ＶＤＤに接続される。
【００３０】
クロック信号ＩＮ２は論理反転バッファゲートＧ２の入力となり、論理反転バッファゲートＧ２の出力にはキャパシタＣ２の一方の端子に接続される。キャパシタＣ２の他方の端子は、ＮＭＯＳトランジスタＭ１のゲート端子に接続されると共に、ＮＭＯＳトランジスタＭ２のソース端子、および接続切替端子ＳＷ３に接続にされる。また、論理反転バッファゲートＧ２への供給電源電圧（回路電圧）は、接続切替端子ＳＷ１により電源電圧ＶＤＤまたは外部からの昇圧制御電圧ＶＢに切り替え可能に構成されている。
【００３１】
また、ＮＭＯＳトランジスタＭ４のドレイン端子は接続切替端子ＳＷ３の切替端子に接続され、ソース端子は接続切替端子ＳＷ４を介して内部電源線２１に接続される。また、ＮＭＯＳトランジスタＭ４のゲート端子は、ＮＭＯＳトランジスタＭ３のソース端子、キャパシタＣ３の一方の端子に接続される。キャパシタＣ３の他方の端子はレベルコンバータＬＣの出力端子に接続される。また、ＮＭＯＳトランジスタＭ３のドレイン端子は電源電圧ＶＤＤに接続される。
【００３２】
クロック信号ＩＮ３は接続切替端子ＳＷ２を通して、バッファゲートＧ３の入力となる。バッファゲートＧ３の出力はレベルコンバータＬＣの入力となる。レベルコンバータＬＣは、クロック信号ＩＮ３がＨＩＧＨレベル（ハイ：電源電圧ＶＤＤレベル）の時に、キャパシタＣ３を介して、Ｃ点の電圧レベルを「ＶＤＤ＋ＶＰＰ」に持ち上げ、ＮＭＯＳトランジスタＭ４をＯＮ（オン）させるためのものである。
【００３３】
なお、前述した第１の接続切替端子は接続切替端子ＳＷ１が相当し、この接続切替端子ＳＷ１により、電源電圧ＶＤＤまたは昇圧制御電圧ＶＢが選択される。この接続切替端子ＳＷ１で選択された電圧は論理反転バッファゲートＧ２への供給電源電圧（回路電圧）となる。また、前述した昇圧部は論理反転バッファゲートＧ２、チャージポンプ用のキャパシタＣ２、およびＮＭＯＳトランジスタＭ２等が相当する。この昇圧部により、キャパシタＣ２に充電された電圧（ＶＤＤ）を、論理反転バッファゲートＧ２の出力電圧（電源電圧ＶＤＤまたは昇圧制御電圧ＶＢ）により持ち上げ、昇圧動作が行われる。第２の接続切替端子は接続切替端子ＳＷ３が相当する。この接続切替端子ＳＷ３により、キャパシタＣ２の電圧（昇圧された電圧）を、昇圧制御電圧ＶＢとして外部出力するか、ＮＭＯＳトランジスタＭ４を通して内部電源線２１に出力するかを切り替える。
【００３４】
また、前述した昇圧電圧出力部は、ＮＭＯＳトランジスタＭ４、Ｍ３、キャパシタＣ３、レベルコンバータＬＣ等が相当する。このＮＭＯＳトランジスタＭ４をＯＮにすることにより、キャパシタＣ３の電圧を内部電源線２１に出力する。
【００３５】
図２は、図１に示す昇圧型チャージポンプ回路の動作を示すタイミングチャートである。以下、図２を参照して、図１に示す回路の動作を説明する。
【００３６】
チャージポンプ回路ユニット１１において、時刻ｔ１の以前では、クロック信号ＩＮ１、ＩＮ２がＨＩＧＨ（ハイ：電源電圧ＶＤＤレベル）である。このため、キャパシタＣ１につながるＡ点の電圧レベルは、キャパシタＣ１に充電された電圧ＶＤＤと、バッファゲートＧ１の出力電圧とが加算され、概略「２×ＶＤＤ」の電圧レベルとなる。この状態において、ＮＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ３がＯＮ（オン）となる。
【００３７】
また、ＩＮ２がＨＩＧＨレベルであるため、キャパシタＣ２は、論理反転バッファゲートＧ２に接続される側がＬＯＷレベル（ＧＮＤレベル）となる。キャパシタＣ２とＮＭＯＳトランジスタＭ２のソース端子とが接続されるＢ点の電圧は、キャパシタＣ２がＮＭＯＳトランジスタＭ２から充電されることにより、ＶＤＤとなる。また、この状態において、ＮＭＯＳトランジスタＭ３はＯＮであるため、キャパシタＣ３のＣ点の電圧はＶＤＤとなる。
【００３８】
上記状態において、時刻ｔ２になると、クロック信号ＩＮ１、ＩＮ２がＬＯＷレベルになり、クロック信号ＩＮ３がＨＩＧＨレベルに移行する。クロック信号ＩＮ２がＨＩＧＨレベルになると、論理反転バッファゲートＧ２の出力はＨＩＧＨレベル（ＶＤＤ）となり、この出力電圧（ＶＤＤ）とキャパシタＣ２の充電電圧とが加算され、Ｂ点の電圧は「２×ＶＤＤ」の電圧となる。
【００３９】
また、クロック信号ＩＮ３がＨＩＧＨレベルになると、キャパシタＣ３に充電されていた電圧ＶＤＤと内部電圧ＶＰＰとが加算され、Ｃ点の電圧レベルを「ＶＤＤ＋ＶＰＰ」に持ち上げ、ＮＭＯＳトランジスタＭ４をＯＮ（オン）させる。
【００４０】
ＮＭＯＳトランジスタＭ４がＯＮになると、キャパシタＣ２の充電電圧（Ｂ点の電圧）により、接続切替端子ＳＷ３、ＮＭＯＳトランジスタＭ４、および接続切替端子ＳＷ４を通して放電が開始され、内部電源線２１に内部電圧ＶＰＰを生じさせる。そして、時刻ｔ３以降、上記動作が繰り返される。
【００４１】
上述した動作は、他方のチャージポンプ回路ユニット１２についても同じである。このように、同じ構成のチャージポンプ回路ユニット１１、１２の出力を内部電源線２１に並列に接続することにより、ＤＤＲ１仕様に対応する昇圧型チャージポンプ回路（２×ＶＤＤ＞ＶＰＰ＞ＶＤＤ）を構成することができる。
【００４２】
なお、図１に示した例では、チャージポンプ回路ユニットの２つを並列に接続する例について説明したが、チャージポンプ回路ユニットの数は３つ以上であってもよい。
【００４３】
［第２の実施の形態］
（ＤＤＲ２仕様に対応する場合）
図３は、本発明の第２の実施の形態に係わる昇圧型チャージポンプ回路の構成を示す図であり、ＤＤＲ２仕様（例えば、電源電圧が１．８Ｖ）に対応する場合の例を示す図である。
【００４４】
図３に示す昇圧型チャージポンプ回路は、２つのチャージポンプ回路ユニット１１Ａ、１２Ａで構成されており、２つのチャージポンプ回路ユニット１１Ａ、１２Ａを直列に接続することにより、内部電源線２１の内部電圧ＶＰＰが「３×ＶＤＤ＞ＶＰＰ＞２×ＶＤＤ」となるようにしたものである。
【００４５】
このチャージポンプ回路ユニット１１Ａ、１２Ａは、図１に示したチャージポンプ回路ユニット１１、１２と同じ構成のものであり、接続切替端子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ１´、ＳＷ２´、ＳＷ３´、ＳＷ４´の配線接続状態が一部異なるだけものである。
【００４６】
チャージポンプ回路ユニット１１Ａにおいて、接続切替端子ＳＷ２は、バッファゲートＧ３の入力がグランドに接続されるよう配線接続される。接続切替端子ＳＷ３は、キャパシタＣ２の昇圧出力側（Ｂ点）の電圧が昇圧制御電圧ＶＢとしてチャージポンプ回路ユニット１２Ａに向けて出力されるように接続される。
【００４７】
また、チャージポンプ回路ユニット１２Ａにおいて、接続切替端子ＳＷ１´は昇圧制御電圧ＶＢを選択するように配線接続される。これにより、チャージポンプ回路ユニット１１ＡのＢ点の電圧が論理反転バッファゲートＧ２´の供給電源電圧（回路電圧）として印加される。また、接続切替端子ＳＷ２´は、バッファゲートＧ３´の入力がクロック信号ＩＮ３となるように配線接続される。接続切替端子ＳＷ３´は、キャパシタＣ２´につながるＢ´点の電圧がＮＭＯＳトランジスタＭ４´のドレイン端子に印加されるように配線接続される。また、接続切替端子ＳＷ４´は、ＮＭＯＳトランジスタＭ４´のソース端子を内部電源線２１に接続するように配線接続される。
【００４８】
図４は、図３に示す昇圧型チャージポンプ回路の動作を示すタイミングチャートである。以下、図４を参照して、図３に示す回路の動作を説明する。
【００４９】
時刻ｔ１の以前では、クロック信号ＩＮ１、ＩＮ２がＨＩＧＨレベルである。ＩＮ１がＨＩＧＨレベルであるため、チャージポンプ回路ユニット１１Ａにおいて、キャパシタＣ１につながるＡ点の電圧レベルは、キャパシタＣ１に充電された電圧にバッファゲートＧ１の出力電圧が加わり、概略「２×ＶＤＤ」の電圧レベルに昇圧される。
【００５０】
また、ＩＮ２がＨＩＧＨレベルであるため、キャパシタＣ２は論理反転バッファゲートＧ２に接続される側がＬＯＷレベル（ＧＮＤレベル）となり、キャパシタＣ２のＢ点の電圧が、ＮＭＯＳトランジスタＭ２からの充電により電源電圧ＶＤＤとなる。
【００５１】
チャージポンプ回路ユニット１２Ａにおいても、同様に、クロック信号ＩＮ１がＨＩＧＨレベルであるため、キャパシタＣ１´につながるＡ´点の電圧レベルは、キャパシタＣ１´に充電された電圧にバッファゲートＧ１´の出力電圧が加わり、概略「２×ＶＤＤ」の電圧レベルとなる。
【００５２】
また、ＩＮ２がＨＩＧＨレベルであるため、キャパシタＣ２´は論理反転バッファゲートＧ２´に接続される側がＬＯＷレベル（ＧＮＤレベル）となり、キャパシタＣ２´のＢ´点の電圧が、ＮＭＯＳトランジスタＭ２´からの充電により電源電圧ＶＤＤとなる。また、この状態において、ＮＭＯＳトランジスタＭ３´のゲート端子がＡ´点に接続されているため、ＮＭＯＳトランジスタＭ３´はＯＮとなり、キャパシタＣ３´のＣ´点の電圧はＶＤＤとなる。
【００５３】
上記状態において、時刻ｔ２になると、クロック信号ＩＮ１、ＩＮ２はＬＯＷレベルとなり、クロック信号ＩＮ３がＨＩＧＨレベルに移行する。
【００５４】
クロック信号ＩＮ２がＬＯＷレベルになると、チャージポンプ回路ユニット１１Ａにおいて、論理反転バッファゲートＧ２の出力がＨＩＧＨレベルとなるため、キャパシタＣ２のＢ点の電圧が持ち上げられて「２×ＶＤＤ」となる。
【００５５】
チャージポンプ回路ユニット１１ＡのＢ点の電圧は接続切替端子ＳＷ３を介して、昇圧制御電圧ＶＢとしてチャージポンプ回路ユニット１２Ａに出力される。この昇圧制御電圧ＶＢはチャージポンプ回路ユニット１２Ａの接続切替端子ＳＷ１´を介して論理反転バッファゲートＧ２´の供給電源電圧（回路電圧）として印加される。
【００５６】
従って、チャージポンプ回路ユニット１２Ａにおいて、クロック信号ＩＮ２がＬＯＷレベルになると、論理反転バッファゲートＧ２´の出力はＨＩＧＨレベル（２×ＶＤＤ）となり、この出力電圧（２×ＶＤＤ）とキャパシタＣ２´の充電電圧（ＶＤＤ）とが加算され、Ｂ´点の電圧は「３×ＶＤＤ」の電圧となる。
【００５７】
また、クロック信号ＩＮ３がＨＩＧＨレベルになると、キャパシタＣ３´に充電されていた電圧ＶＤＤに内部電圧ＶＰＰが加わり、Ｃ´点の電圧レベルが「ＶＤＤ＋ＶＰＰ」となり、ＮＭＯＳトランジスタＭ４´がＯＮ（オン）する。
【００５８】
ＮＭＯＳトランジスタＭ４´がＯＮになると、キャパシタＣ２´の充電電圧（Ｂ´点の電圧）により、接続切替端子ＳＷ３、ＮＭＯＳトランジスタＭ４、および接続切替端子ＳＷ４を通して放電が開始され、内部電源線２１に内部電圧ＶＰＰを生じさせる。そして、時刻ｔ３以降、上記動作が繰り返されることになる。
【００５９】
このように、同じ構成のチャージポンプ回路ユニット１１Ａ、１２Ａの直列に接続することにより、ＤＤＲ１仕様に対応する昇圧型チャージポンプ回路（ＶＰＰ＞２×ＶＤＤ）を構成することができる。
【００６０】
なお、図３に示した例では、チャージポンプ回路ユニットの２つを直列に接続する例について説明したが、チャージポンプ回路ユニットの数は３つ以上であってもよい。この場合は、最終段のチャージポンプ回路ユニットから内部電源線２１に内部電圧ＶＰＰが出力されることになる。
【００６１】
以上、第１の実施の形態および第２の実施の形態の例で説明したように、本発明の昇圧型チャージポンプ回路においては、基本となるチャージポンプ回路ユニットを作成し、昇圧方式を変えるときは、それら複数個続させてチャージポンプ出力発生電圧を柔軟に変更できる。また、すべてのチャージポンプ容量を無駄なく使用する方式であるため、従来技術のようにチャージポンプ昇圧方式を切り替えるとき使用されないチャージポンプ容量が生じ、チップ面積に無駄が生じていた問題が解消される。すなわち、従来と同様なチップ面積で昇圧能力を向上させることができる。
【００６２】
［第３の実施の形態］
図５は、本発明の第３の実施の形態に係わる昇圧型チャージポンプ回路の構成を示す図である。
図５に示す昇圧型チャージポンプ回路において、基本となるチャージポンプ回路ユニット１１Ｂ、１２Ｂは、図１に示すＤＤＲ１仕様に対応するチャージポンプ回路ユニット１１、１２と基本的に同じ構成である。
【００６３】
図５に示す昇圧型チャージポンプ回路が、図１に示す昇圧型チャージポンプ回路と異なる点は、チャージポンプ回路ユニット１１ＢのキャパシタＣ２につながるＢ点と、チャージポンプ回路ユニット１２ＢのキャパシタＣ２´につながるＢ´点との間に、ＮＭＯＳトランジスタＭ５を挿入した点が異なり、また、クロック信号ＩＮ４と、接続切替端子ＳＷ５と、バッファゲートＧ４を追加した点が異なる。なお、バッファゲートＧ４は供給電源電圧（回路電圧）が内部電圧ＶＰＰであり、また、チャージポンプ回路ユニット１１Ｂに出力されるクロック信号ＩＮ１、ＩＮ２、ＩＮ３、チャージポンプ回路ユニット１２Ｂに出力されるクロック信号ＩＮ１´、ＩＮ２´、ＩＮ３´、およびクロック信号ＩＮ４はクロック信号生成部１４により生成される。
【００６４】
クロック信号ＩＮ４は接続切替端子ＳＷ５を介してバッファゲートＧ４に入力される。バッファゲートＧ４は内部電圧ＶＰＰで駆動され、その出力がＮＭＯＳトランジスタＭ５のゲート端子の入力となる。
【００６５】
上記構成において、内部電圧ＶＰＰの電圧レベルを「２×ＶＤＤ＞ＶＰＰ＞ＶＤＤ」にする時は、接続切替端子ＳＷ５をグランド側に接続し、バッファゲートＧ４の入力信号を常時ＬＯＷレベル（ＧＮＤレベル）にし、ＮＭＯＳトランジスタＭ５を常時ＯＦＦにする。これにより、チャージポンプ回路ユニット１１Ｂ、１２Ｂを独立に動作させる。すなわち、ＮＭＯＳトランジスタＭ５がＯＦＦ（オフ）の状態においては、結果的に図１に示す昇圧型チャージポンプ回路と同じ構成と動作になる。
【００６６】
また、内部電圧ＶＰＰの電圧レベルを「（ＶＰＰ＋３×ＶＤＤ）／２」付近まで昇圧させる場合は、クロック信号ＩＮ４を入力し、所定のタイミングごとに、チャージポンプ回路ユニット１１ＢのキャパシタＣ２の昇圧出力側と、チャージポンプ回路ユニット１２ＢのキャパシタＣ２´の昇圧出力側とを、ＮＭＯＳトランジスタＭ５を介して並列に接続する。これにより、内部電圧ＶＰＰの電圧レベルは、「（ＶＰＰ＋３×ＶＤＤ）／２」の電圧レベル付近まで昇圧可能である。
【００６７】
なお、前述したスイッチング部はＮＭＯＳトランジスタＭ５が相当し、制御部はクロック信号生成部１４が相当する。
【００６８】
図６は、図５に示す昇圧型チャージポンプ回路の動作を説明するためのタイミングチャートである。以下、図６を参照して、その動作について説明する。
【００６９】
時刻ｔ１において、クロック信号ＩＮ２がＬＯＷレベルになると、チャージポンプ回路ユニット１１Ｂにおいて、論理反転バッファゲートＧ２の出力がＨＩＧＨレベルとなるため、キャパシタＣ２のＢ点の電圧が持ち上げられて「（ＶＰＰ＋３×ＶＤＤ）／２」となる。この理由については後述する。
【００７０】
また、時刻ｔ２においてクロック信号ＩＮ３がＨＩＧＨレベルとなると、レベルコンバータＬＣの動作により、予め電源電圧ＶＤＤに充電されたキャパシタＣ３の電圧に対して内部電圧ＶＰＰが加算され、Ｃ点の電圧は「ＶＰＰ＋ＶＤＤ」となる。これにより、ＮＭＯＳトランジスタＭ４がＯＮし、キャパシタＣ２からの放電電流が、ＮＭＯＳトランジスタＭ４を通して内部電源線２１に流れ、内部電圧ＶＰＰを生じさせる。
【００７１】
また、時刻ｔ２においてクロック信号ＩＮ１´がＨＩＧＨレベルとなり、チャージポンプ回路ユニット１２ＢのＡ´点は、キャパシタＣ１´の充電電圧が加算され「２×ＶＤＤ」の電圧レベルとなる。これにより、ＮＭＯＳトランジスタＭ２´がＯＮ（オン）になる。また、このとき、クロック信号ＩＮ２´がＨＩＧＨレベルであるため、論理反転バッファゲートＧ２´の出力はＬＯＷレベルとなり、ＮＭＯＳトランジスタＭ２´により、キャパシタＣ２´の電圧（Ｂ´点の電圧）が電源電圧ＶＤＤまで充電される。
【００７２】
その後、時刻ｔ３において、クロック信号ＩＮ３がＬＯＷレベルとなり、ＮＭＯＳトランジスタＭ４がＯＦＦとなる。この時点で、チャージポンプ回路ユニット１１ＢのＢ点の電圧レベルは内部電圧ＶＰＰとなっている。
【００７３】
そして、時刻ｔ４において、クロック信号ＩＮ４がＨＩＧＨレベルとなり、ＮＭＯＳトランジスタＭ５がＯＮ（オン）になると、チャージポンプ回路ユニット１１ＢのＢ点から、チャージポンプ回路ユニット１２ＢのＢ´点に向かって電流が流れ、クロック信号ＩＮ４がＬＯＷレベルに移行する時刻ｔ５の時点では、Ｂ点およびＢ´点の電圧は「（ＶＰＰ＋ＶＤＤ）／２」となる。
【００７４】
次に、時刻ｔ６において、チャージポンプ回路ユニット１２Ｂのクロック信号ＩＮ２´がＬＯＷレベル（クロック信号ＩＮ２はＨＩＧＨレベル）になると、論理反転バッファゲートＧ２´の出力がＨＩＧＨレベル（ＶＤＤ）となり、キャパシタＣ２´に充電された電圧「（ＶＰＰ＋ＶＤＤ）／２」と加算された電圧「（ＶＰＰ＋３×ＶＤＤ）／２」がＢ´点に生じる。
【００７５】
また、時刻ｔ７においてクロック信号ＩＮ３´がＨＩＧＨレベルとなると、レベルコンバータＬＣ´の動作により、予め電源電圧ＶＤＤに充電されたＣ３´の電圧に対して内部電圧ＶＰＰが加わり、Ｃ´点の電圧は「ＶＰＰ＋ＶＤＤ」となる。これにより、ＮＭＯＳトランジスタＭ４´がＯＮし、キャパシタＣ２´からの放電電流が、ＮＭＯＳトランジスタＭ４´を通して出力側に流れ、内部電源線２１に内部電圧ＶＰＰを生じさせる。
【００７６】
また、時刻ｔ７においてクロック信号ＩＮ１がＨＩＧＨレベルとなり、チャージポンプ回路ユニット１１ＢのＡ点は、バッファゲートＧ１に出力電圧にキャパシタＣ１の充電電圧が加わり、「２×ＶＤＤ」の電圧レベルとなる。これにより、ＮＭＯＳトランジスタＭ２がＯＮ（オン）になり、キャパシタＣ２は電源電圧ＶＤＤに充電される。
【００７７】
その後、時刻ｔ８において、クロック信号ＩＮ３´がＬＯＷレベルとなり、ＮＭＯＳトランジスタＭ４´がＯＦＦとなる。この時点で、チャージポンプ回路ユニット１２ＢのＢ´点の電圧レベルは内部電圧ＶＰＰである。
【００７８】
そして、時刻ｔ９において、クロック信号ＩＮ４がＨＩＧＨレベルとなり、ＮＭＯＳトランジスタＭ５がＯＮ（オン）になると、チャージポンプ回路ユニット１２ＢのＢ´点から、チャージポンプ回路ユニット１１ＢのＢ点に向かって電流が流れ、クロック信号ＩＮ４がＬＯＷレベルに移行する時刻ｔ１０の時点では、Ｂ点およびＢ´点の電圧は「（ＶＰＰ＋ＶＤＤ）／２」となる。
以後、上記動作が繰り返される。
【００７９】
このように、第３の実施の形態に係わる昇圧型チャージポンプ回路では、同じチャージポンプ回路ユニット１１Ｂ、１２Ｂを使用し、クロック信号ＩＮ４と接続切替端子ＳＷ５による動作モードの選択により、ＤＤＲ１仕様の場合は、内部電圧ＶＰＰの電圧レベルを「２×ＶＤＤ＞ＶＰＰ＞ＶＤＤ」とし、ＤＤＲ２の電源電圧仕様の場合は、内部電圧ＶＰＰの電圧レベルを「（ＶＰＰ＋３×ＶＤＤ）／２」付近まで昇圧することができる。
【００８０】
以上、本発明の実施の形態について説明したが、本発明の昇圧型チャージポンプ回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【産業上の利用可能性】
【００８１】
本発明においては、ＤＤＲ１仕様およびＤＤＲ２仕様に対応してチャージポンプ回路の昇圧方式を切り替えるときに、使用されないチャージポンプ容量（キャパシタ）が生じることを回避し、半導体のチップ面積に無駄な領域が生じさせず、さらに、チャージポンプ回路をユニット化することでレイアウト設計が容易に行える効果を奏するので、本発明は、半導体メモリ装置等に有用である。
【図面の簡単な説明】
【００８２】
【図１】本発明の第１の実施の形態に関わる昇圧型チャージポンプ回路の構成を示す図である。
【図２】図１に示す昇圧型チャージポンプ回路の動作を説明するためのタイミングチャートである。
【図３】本発明の第２の実施の形態に関わる昇圧型チャージポンプ回路の構成を示す図である。
【図４】図３に示す昇圧型チャージポンプ回路の動作を説明するためのタイミングチャートである。
【図５】本発明の第３の実施の形態に関わる昇圧型チャージポンプ回路の構成を示す図である。
【図６】図５に示す昇圧型チャージポンプ回路の動作を説明するためのタイミングチャートである。
【図７】従来のＤＤＲ１仕様対応の昇圧型チャージポンプ回路の構成を示す図である。
【図８】従来のＤＤＲ２仕様対応の昇圧型チャージポンプ回路の構成を示す図である。
【符号の説明】
【００８３】
１１、１１Ａ、１１Ｂ・・・チャージポンプ回路ユニット、１２、１２Ａ、１２Ｂ・・・チャージポンプ回路ユニット、１３、１４・・・クロック信号生成部、２１・・・内部電源線、Ｃ１、Ｃ２、Ｃ３・・・キャパシタ、Ｃ１´、Ｃ２´、Ｃ３´・・・キャパシタ、Ｇ１、Ｇ３、Ｇ１´、Ｇ３´、Ｇ４・・・バッファゲート、Ｇ２、Ｇ２´・・・論理反転バッファゲート、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５・・・接続切替端子、ＳＷ１´、ＳＷ２´、ＳＷ３´、ＳＷ４´・・・接続切替端子、ＬＣ・・・レベルコンバータ、Ｍ１、Ｍ２、Ｍ３、Ｍ４・・・ＮＭＯＳトランジスタ、Ｍ１´、Ｍ２´、Ｍ３´、Ｍ４´・・・ＮＭＯＳトランジスタ、Ｍ５・・・ＮＭＯＳトランジスタ、ＶＤＤ・・・電源電圧（外部電源電圧）、ＶＰＰ・・・内部電圧（内部電源電圧）、ＶＢ・・・昇圧制御電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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