(57)【要約】【課題】  大幅な工程増を伴わずにメモリ層を積層できる構造を持つ半導体メモリを提供する。【解決手段】  基板に平行に積層された縞状のアクティブエリア(ＡＡ)を有し、基板に垂直方向に積層された前記各ＡＡは自己整合的に加工されており、各ＡＡは基板に垂直方向の側面の一方または両方をチャネル領域として使用し、かつ、各ＡＡは長手方向に複数のゲート電極(ＧＣ)と直交し、ＡＡとＧＣとの直交部分がメモリセルを形成し、直交面内の複数のセルがゲート電極を共有する。【選択図】    図６
2008078404.tif 000002
【特許請求の範囲】
【請求項１】
基板に平行に積層された縞状のアクティブエリアを有し、
基板に垂直方向に積層された前記各アクティブエリアは自己整合的に加工されており、
前記各アクティブエリアは基板に垂直方向の側面の一方または両方をチャネル領域として使用し、かつ、前記各アクティブエリアは長手方向に複数のゲート電極と直交し、
前記アクティブエリアと前記ゲート電極との直交部分がメモリセルを形成し、
直交面内の複数の前記メモリセルが前記ゲート電極を共有することを特徴とする半導体メモリ。
【請求項２】
基板に平行に積層された縞状のアクティブエリアを有し、
基板に垂直方向に積層された前記各アクティブエリアは自己整合的に加工されており、
前記各アクティブエリアは基板に垂直方向の側面に記憶絶縁膜及びゲート電極が形成されており、
前記各アクティブエリアは長手方向に複数の前記ゲート電極と直交し、
前記アクティブエリアと前記ゲート電極との直交部分がメモリセルを形成し、
直交面内の前記各メモリセルは隣接するメモリセルと前記ゲート電極を共有し、
各アクティブエリアをはさむ前記ゲート電極は独立に駆動できるように配線によって接続されていることを特徴とする半導体メモリ。
【請求項３】
基板に平行に積層された縞状のアクティブエリアを有し、
基板に垂直方向に積層された前記各アクティブエリアは自己整合的に加工されており、
前記各アクティブエリアは基板に垂直方向の側面に記憶絶縁膜及び前記ゲート電極が形成されており、
前記各アクティブエリアは長手方向に複数の前記ゲート電極と直交し、
前記アクティブエリアと前記ゲート電極との直交部分がメモリセルを形成し、
前記各メモリセルは第一、及び第二のゲート電極ではさまれた構造をもち、
前記第一のゲート電極は前記アクティブエリアに直交する面内の前記各メモリセルが共有し、
第二のゲート電極は前記アクティブエリアに平行な方向に形成され、アクティブエリア方向に平行で基板に対して垂直な面内の複数の前記メモリセルが共有することを特徴とする半導体メモリ。
【請求項４】
基板に平行に積層された縞状のアクティブエリアを有し、
基板に垂直方向に積層された前記各アクティブエリアは自己整合的に加工されており、
前記各アクティブエリアは基板に垂直方向の側面に記憶膜及びゲート電極が形成されており、
前記各アクティブエリアは長手方向に複数の前記ゲート電極と直交し、
前記アクティブエリアと前記ゲート電極との直交部分がメモリセルを形成し、
前記各メモリセルは絶縁膜と前記ゲート電極とではさまれた構造をもち、
アクティブエリア方向に平行で基板に対して垂直な面内の複数の前記メモリセルが前記ゲート電極を共有することを特徴とする半導体メモリ。
【請求項５】
基板に平行に積層された縞状のアクティブエリアと前記各アクティブエリアが共有するゲート電極とを有し、縞状に配置された前記各アクティブエリアのうち、基板に平行な面内のアクティブエリア群の属する階層を選択するための階層選択ゲートトランジスタを有することを特徴とする請求項１〜４いずれか一項に記載される半導体メモリ。
【請求項６】
請求項１に記載される基板に平行に積層された縞状のアクティブエリアを有し、前記基板に垂直方向に積層された前記各アクティブエリアを自己整合的に形成する方法として、前記基板上に絶縁膜とエピタキシャルシリコン膜、または多結晶シリコン膜とを交互に積層し、アクティブエリア形状に一括加工することによって形成することを特徴とする半導体メモリの製造方法。
【請求項７】
請求項１に記載される基板に平行に積層された縞状のアクティブエリアを有し、前記基板に垂直方向に積層された前記各アクティブエリアを自己整合的に形成する方法として、前記基板上にエピタキシャルシリコンゲルマニウム膜とエピタキシャルシリコン膜とを交互に積層し、アクティブエリア形状に一括加工後にエピタキシャルシリコンゲルマニウム膜を選択ウエットエッチングで除去し、その空隙に絶縁膜を埋め込むことによって形成することを特徴とする半導体メモリの製造方法。
【請求項８】
請求項１に記載される基板に平行に積層された縞状のアクティブエリアに直交するゲート電極を形成する方法として、基板に平行に積層された縞状のアクティブエリアとこのアクティブエリア間の絶縁膜との空隙部に導電体膜を埋め込み、反応性イオンエッチングで加工して形成することを特徴とする半導体メモリの製造方法。
【請求項９】
請求項１に記載される基板に平行に積層された縞状のアクティブエリアに直交するゲート電極を形成する方法として、基板に平行に積層された縞状のアクティブエリアとこのアクティブエリア間の絶縁膜との空隙部に絶縁体膜を埋め込み、ゲート電極の鋳型となる空隙を改めて形成後、記憶絶縁膜と導電体膜とを該空隙部に埋め込み、化学機械研磨法で加工して形成することを特徴とする半導体メモリの製造方法。
【請求項１０】
請求項１に記載される基板に平行に積層された縞状のアクティブエリアに接続するコンタクトプラグを形成する方法として、隣接する２つのアクティブエリアにまたがるコンタクトプラグをアクティブエリアの両端でアクティブエリア一本分ずらした形で配置することを特徴とする半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体メモリ及びその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリは大容量データ格納用として、携帯電話、デジタルスチルカメラ（ＤＳＣ）、ＵＳＢメモリ、シリコンオーディオ等に広く用いられており、急速な微細化によるビットあたりの製造コストの削減によって更に市場の拡大を続けている。また、新規のアプリケーションも急速に立ち上がってきており、微細化／製造コスト低減が新たなる市場を発掘する好循環を実現している。
【０００３】
特に、ＮＡＮＤ型フラッシュメモリは複数のアクティブエリア（ＡＡ）がゲート電極（ＧＣ）を共有することで、実質的なクロスポイントセルを実現しており、そのシンプルな構造ゆえに急速な微細化が進められている。ＮＡＮＤ型フラッシュメモリはこのような微細化に伴うビットあたりの価格低減により、上記ＵＳＢメモリ、シリコンオーディオ等のストレージ用途に広く用いられるようになってきている。そのため、近年のＮＡＮＤ型フラッシュメモリは半導体の微細加工を先導するようになっており、最小加工寸法（minimum half pitch）は量産レベルでも０．１ミクロン以下に達している。微細化に伴い技術的難度も急激に高まってきてはいるものの、今後も一層の微細化が進展していくことが要求されている。
【０００４】
しかし、フラッシュメモリの微細化を今後も進めていくには多くの課題がある。以下に課題を列挙する。
【０００５】
（１）  急激な微細化に、リソグラフィ技術の開発が追随できない。現状、既にリソグラフィ装置の発売即量産開始という状況になっており、今後、リソグラフィ技術は現状維持のままで集積度を上げていくことが求められている。
【０００６】
（２）  微細化に伴い、素子の寸法が小さくなるために、ショートチャネル効果やナローチャネル効果が急激に悪化し、不揮発性メモリの信頼性確保、高速動作が世代毎に困難になってきている。
【０００７】
（３）  微細化に伴い、素子の寸法が小さくなるため、今後トランジスタのドーパント不純物などの原子数の統計的ばらつき等が素子特性、あるいは素子特性のばらつきを悪化させることが予測される。
【０００８】
このため、単純な水平面内での微細化による高集積度化のみに頼っては、今後継続的に集積度を向上させていくことは困難になる可能性が高い。
【０００９】
そこで、本発明者は、リソグラフィ技術の微細化に全面的に頼らなくても、メモリ素子の高集積化を比較的容易に実現できる半導体メモリの構造として積層型メモリ及びその製造方法を考案した。
【００１０】
積層型メモリの公知例としては、例えば、特許文献１〜８に示されるような各メモリ層を順次積み上げていく方法が考案され、一部量産が行われているものもあるが、これらはいずれもメモリ層は一層毎積み上げ方式で形成していくためにメモリ層を増やしていくと、製造工程数も大幅に増加していくという問題があった。
【特許文献１】特開平７−２３５６４９号公報
【特許文献２】United States Patent No US6534403B2
【特許文献３】United States Patent Application Publication Pub.No US2005/0014334A1
【特許文献４】United States Patent Application Publication Pub.No US2005/0012119A1
【特許文献５】United States Patent Application Publication Pub.No US2005/0012120A1
【特許文献６】United States Patent Application Publication Pub.No US2005/0012154A1
【特許文献７】United States Patent Application Publication Pub.No US2005/0012220A1
【特許文献８】United States Patent Application Publication Pub.No US2005/0014322A1
【発明の開示】
【発明が解決しようとする課題】
【００１１】
この発明は、大幅な工程増を伴わずにメモリ層を積層できる構造を持つ半導体メモリ及びその製造方法を提供する。
【課題を解決するための手段】
【００１２】
この発明の第１態様に係る半導体メモリは、基板に平行に積層された縞状のアクティブエリアを有し、基板に垂直方向に積層された前記各アクティブエリアは自己整合的に加工されており、前記各アクティブエリアは基板に垂直方向の側面の一方または両方をチャネル領域として使用し、かつ、前記各アクティブエリアは長手方向に複数のゲート電極と直交し、前記アクティブエリアと前記ゲート電極との直交部分がメモリセルを形成し、直交面内の複数の前記メモリセルが前記ゲート電極を共有する。
【００１３】
この発明の第２態様に係る半導体メモリは、基板に平行に積層された縞状のアクティブエリアを有し、基板に垂直方向に積層された前記各アクティブエリアは自己整合的に加工されており、前記各アクティブエリアは基板に垂直方向の側面に記憶絶縁膜及びゲート電極が形成されており、前記各アクティブエリアは長手方向に複数の前記ゲート電極と直交し、前記アクティブエリアと前記ゲート電極との直交部分がメモリセルを形成し、直交面内の前記各メモリセルは隣接するメモリセルと前記ゲート電極を共有し、各アクティブエリアをはさむ前記ゲート電極は独立に駆動できるように配線によって接続されている。
【００１４】
この発明の第３態様に係る半導体メモリは、基板に平行に積層された縞状のアクティブエリアを有し、基板に垂直方向に積層された前記各アクティブエリアは自己整合的に加工されており、前記各アクティブエリアは基板に垂直方向の側面に記憶絶縁膜及び前記ゲート電極が形成されており、前記各アクティブエリアは長手方向に複数の前記ゲート電極と直交し、前記アクティブエリアと前記ゲート電極との直交部分がメモリセルを形成し、前記各メモリセルは第一、及び第二のゲート電極ではさまれた構造をもち、前記第一のゲート電極は前記アクティブエリアに直交する面内の前記各メモリセルが共有し、第二のゲート電極は前記アクティブエリアに平行な方向に形成され、アクティブエリア方向に平行で基板に対して垂直な面内の複数の前記メモリセルが共有する。
【００１５】
この発明の第４態様に係る半導体メモリは、基板に平行に積層された縞状のアクティブエリアを有し、基板に垂直方向に積層された前記各アクティブエリアは自己整合的に加工されており、前記各アクティブエリアは基板に垂直方向の側面に記憶膜及びゲート電極が形成されており、前記各アクティブエリアは長手方向に複数の前記ゲート電極と直交し、前記アクティブエリアと前記ゲート電極との直交部分がメモリセルを形成し、前記各メモリセルは絶縁膜と前記ゲート電極とではさまれた構造をもち、アクティブエリア方向に平行で基板に対して垂直な面内の複数の前記メモリセルが前記ゲート電極を共有する。
【００１６】
この発明の第５態様に係る半導体メモリの製造方法は、上記基板に平行に積層された縞状のアクティブエリアを有し、前記基板に垂直方向に積層された前記各アクティブエリアを自己整合的に形成する方法として、前記基板上に絶縁膜とエピタキシャルシリコン膜、または多結晶シリコン膜とを交互に積層し、アクティブエリア形状に一括加工することによって形成する。
【００１７】
この発明の第６態様に係る半導体メモリの製造方法は、上記基板に平行に積層された縞状のアクティブエリアを有し、前記基板に垂直方向に積層された前記各アクティブエリアを自己整合的に形成する方法として、前記基板上にエピタキシャルシリコンゲルマニウム膜とエピタキシャルシリコン膜とを交互に積層し、アクティブエリア形状に一括加工後にエピタキシャルシリコンゲルマニウム膜を選択ウエットエッチングで除去し、その空隙に絶縁膜を埋め込むことによって形成する。
【００１８】
この発明の第７態様に係る半導体メモリの製造方法は、上記基板に平行に積層された縞状のアクティブエリアに直交するゲート電極を形成する方法として、基板に平行に積層された縞状のアクティブエリアとこのアクティブエリア間の絶縁膜との空隙部に導電体膜を埋め込み、反応性イオンエッチングで加工して形成する。
【００１９】
この発明の第８態様に係る半導体メモリの製造方法は、上記基板に平行に積層された縞状のアクティブエリアに直交するゲート電極を形成する方法として、基板に平行に積層された縞状のアクティブエリアとこのアクティブエリア間の絶縁膜との空隙部に絶縁体膜を埋め込み、ゲート電極の鋳型となる空隙を改めて形成後、記憶絶縁膜と導電体膜とを該空隙部に埋め込み、化学機械研磨法で加工して形成する。
【００２０】
この発明の第９態様に係る半導体メモリの製造方法は、上記基板に平行に積層された縞状のアクティブエリアに接続するコンタクトプラグを形成する方法として、隣接する２つのアクティブエリアにまたがるコンタクトプラグをアクティブエリアの両端でアクティブエリア一本分ずらした形で配置する。
【発明の効果】
【００２１】
この発明によれば、大幅な工程増を伴わずにメモリ層を積層できる構造を持つ半導体メモリ及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００２２】
以下の実施形態に開示される半導体メモリ及びその製造方法の概要は次の通りである。
【００２３】
半導体メモリにおいて、アクティブエリア(ＡＡ)が基板と平行に複数積層され、積層された各ＡＡがゲート電極(ＧＣ)を共有する積層型メモリ。
【００２４】
半導体メモリの製造方法において、ＡＡ層となる単結晶シリコン層、または多結晶シリコン層、または最終的に多結晶シリコン層に転換される非晶質シリコン層を層間絶縁膜乃至単結晶シリコンゲルマニウム膜を介して複数層積層した後に一括して加工することによって基板と平行に複数積層されたＡＡを形成する工程と、ＧＣとなる導電体膜を基板全面に形成し、反応性イオンエッチング（ＲＩＥ）、または機械的化学研磨（ＣＭＰ）によって加工することになり、上記積層されたＡＡのＧＣを一括して製造する工程を有する製造方法。
【００２５】
上記積層型メモリ及びその製造方法によれば、従来に比べて、さらに高い集積度を実現できる。
【００２６】
また、上記積層型メモリに、積層された各階層を選択するための階層選択ゲートトランジスタを有することで、少ないリソグラフィ回数で高集積度でありながら周辺回路を従来のフラッシュメモリに大きな変更を加えないで用いることができる。
【００２７】
以下、この発明の実施形態のいくつかを、図面を参照して説明する。なお、図面においては、同一の部分については同一の参照符号を付す。
【００２８】
（第１実施形態）
図１〜図７は、この発明の第１実施形態に係る半導体メモリ（フラッシュメモリ）を、主要な製造工程毎に示す斜視図、又は断面図、又は平面図である。
【００２９】
本実施形態は２層積層メモリの場合であり、ＡＡ領域となる単結晶シリコン層を固相成長で形成するものである。
【００３０】
まず、図１に示すように、半導体基板１０１上に、層間絶縁膜（Interlayer Dielectric：ILD）となるシリコン熱酸化膜１０２を、例えば、５０ｎｍ程度の厚みに形成する。次に、通常のリソグラフィ技術及びエッチング技術を用いて、固相成長のシードとなる基板の露出箇所を形成する。次に、基板全面に、アモルファスシリコン膜を、例えば、６０ｎｍ程度の厚みに形成する。次に、アニールを施し、上記アモルファスシリコン膜を上記基板の露出箇所から固相成長させることによって、上記熱酸化膜１０２上に、例えば、６０ｎｍ程度の厚みの単結晶シリコン膜１０３を形成する。次に、層間絶縁膜となるＣＶＤシリコン酸化膜１０４を、例えば、５０ｎｍ程度の厚みに形成する。次に、通常のリソグラフ技術及びＲＩＥ技術を用いて、固相成長のシードとなる基板の露出箇所を再度形成する。次に、基板全面に、アモルファスシリコン膜を、例えば、６０ｎｍ程度の厚みに形成する。次に、アニールを施し、上記アモルファスシリコン膜を上記基板の露出箇所から固相成長させることによって、上記ＣＶＤシリコン酸化膜１０４上に、例えば、６０ｎｍ程度の厚みの単結晶シリコン膜１０５を形成する。次に、単結晶シリコン膜１０５上に、シリコン熱酸化膜１０６を、例えば、２ｎｍ程度の厚みに形成し、次に、シリコン熱酸化膜１０６上に、シリコン窒化膜１０７を、例えば、６０ｎｍ程度の厚みに形成し、次に、シリコン窒化膜１０７上に、ＣＶＤシリコン酸化膜１０８を、例えば、１００ｎｍ程度の厚みに形成する。
【００３１】
次に、図２に示すように、通常のリソグラフィ技術及びＲＩＥ技術を用いて、周辺回路部のＣＶＤシリコン酸化膜１０８、シリコン窒化膜１０７、シリコン熱酸化膜１０６、単結晶シリコン膜１０５、ＣＶＤシリコン酸化膜１０４、単結晶シリコン膜１０３、シリコン熱酸化膜１０２を順次除去して半導体基板１０１の表面を露出させる。次に、半導体基板１０１の露出した表面に、高電圧トランジスタのゲート酸化膜となる熱酸化膜１０９を、例えば、３５ｎｍ程度の厚みに改めて形成する。次に、通常のリソグラフィ技術及びウエットエッチングを用いて、低電圧トランジスタとなる領域の熱酸化膜１０９を剥離し、この剥離した部分に、低電圧トランジスタのゲート酸化膜となる熱酸化膜１１０を熱酸化膜１０９よりも薄い厚みに形成する。次に、基板全面に、ゲート電極となる多結晶シリコン膜１１１を、例えば、１００ｎｍの厚みに形成する。
【００３２】
次に、図３に示すように、通常のトランジスタ形成手順を用いて、周辺回路部のトランジスタ１１２、シャロートレンチアイソレーション（ＳＴＩ）１１３を形成し、基板全面に、層間絶縁膜１１４を形成したのち、層間絶縁膜１１４の上面を平坦化する。
【００３３】
次に、図４に示すように、通常のリソグラフィ技術及びＲＩＥ技術を用いて、多結晶シリコン膜１１１及びＣＶＤシリコン酸化膜１０８を加工し、さらに、加工した多結晶シリコン膜１１１及びＣＶＤシリコン酸化膜１０８をハードマスクに用いて、シリコン窒化膜１０７、ＣＶＤシリコン酸化膜１０６、単結晶シリコン膜１０５、ＣＶＤシリコン酸化膜１０４、単結晶シリコン膜１０３を順次加工し、シリコン熱酸化膜１０２をオーバーエッチングするところまで加工して、多層メモリのＡＡ領域となる縞状パターンを形成する。
【００３４】
次に、図５に示すように、加工によって露出したＡＡ領域端面を熱酸化し、ドライ前処理で熱酸化膜を除去して加工ダメージを除去する。次に、記憶絶縁膜（memory dielectric layer）となるシリコン熱酸化膜／ＣＶＤシリコン窒化膜／ＡＬＤ-アルミナ膜１１５を順次形成する。続いて、ゲート電極となるリン（Ｐ）ドープ多結晶シリコン膜１１６をＡＡ間に埋め込むように形成する。本実施形態では、ゲート電極の加工を通常のリソグラフィ技術及び通常の反応性イオンエッチングを用いて行う。これにより、積層されたＡＡ領域がゲート電極を共有することになる。
【００３５】
次に、図６に示すように、気相拡散（Gas Phase Doping：GPD）でソース／ドレイン領域となる拡散層を形成したのち、多結晶シリコン膜１１６からなるゲート電極間に層間絶縁膜となるスピン オン グラス（ＳＯＧ）膜１１７を埋め込む。次に、ＡＡ領域、ゲート電極（ＧＣ）へのコンタクトプラグを形成する。これには、まず、通常のリソグラフィ技術及びＲＩＥ技術を用いて積層されたＡＡ領域の上層の方のＡＡ領域を一部取り除き、改めて層間絶縁膜１１７を埋め込み、この層間絶縁膜１１７の上面を平坦化してからコンタクトプラグ１１８、１１９を形成する。コンタクトプラグ１１８は上層のＡＡ（ＡＡ２１〜ＡＡ２５)、コンタクトプラグ１１９は下層のＡＡ(ＡＡ１１〜ＡＡ１５)に対するコンタクトプラグである。各ＡＡ領域に対するコンタクトプラグは、一つのコンタクトプラグが２本のＡＡ領域にまたがって配置され、ＡＡ領域の両端でコンタクトプラグがＡＡ領域一本分ずれた配置になるように形成する。これによって、任意のＡＡ領域を２つのコンタクトプラグを選択することで選択することが可能になる。コンタクトプラグの配置を示す上面図を示す。
【００３６】
コンタクトプラグ形成後は多層配線工程となる。これには、層間絶縁膜１２０、１２３、１２６、配線１２２、１２５、１２７、及びコンタクトプラグ１２１、１２４を形成する。これを繰り返すことでフラッシュメモリが形成されるが詳細は省略し、最終形状のみを、図７に示すこととする。
【００３７】
本実施形態では通常の倍の記憶密度が達成されることになり、ＡＡ領域は基板上に積層されることになるが、ＡＡ領域及びＧＣ加工は、通常の積層しないメモリと同じ一回ずつで加工が可能である。
【００３８】
また、本発明の構造では、各セルトランジスタはＳＯＩ構造となり、しかも、ＡＡ領域をゲート電極（ＧＣ）が挟むダブルゲート構造となるため、ショートチャネル効果に強いという利点がある。
【００３９】
また、チャネル領域は、基板に対して垂直方向に形成されるために、デザインルールと関係なくチャネル幅を設定可能であり、ナローチャネル効果に対しても強いトランジスタを製造することができるという利点もある。
【００４０】
このように本実施形態の構造では、微細化を行わなくてもセルの集積度向上が可能であり、しかも、最小寸法の加工で必要となるような超微細リソグラフィ工程の増大を伴わないという利点がある。
【００４１】
（第２実施形態）
図８〜図１３は、この発明の第２実施形態に係る半導体メモリ（フラッシュメモリ）を、主要な製造工程毎に示す斜視図、又は断面図である。
【００４２】
本実施形態は４層積層メモリの場合で、ＡＡ領域となる各単結晶シリコン層はエピタキシャルシリコンとエピタキシャルシリコンゲルマニウムを順次積層して成長させた後に、シリコンゲルマニウム膜を選択エッチングで除去することによって形成するものである。
【００４３】
まず、図８に示すように、半導体基板２０１上に、第一のエピタキシャルシリコンゲリマニウム膜２０２を、例えば、５０ｎｍ程度、第一のエピタキシャルシリコン膜２０３を、例えば、６０ｎｍ程度、第二のエピタキシャルシリコンゲルマニウム膜２０４を、例えば、５０ｎｍ程度、第二のエピタキシャルシリコン膜２０５を、例えば、６０ｎｍ程度、第三のエピタキシャルシリコンゲルマニウム膜２０６を、例えば、５０ｎｍ程度、第三のエピタキシャルシリコン膜２０７を、例えば、６０ｎｍ程度、第四のエピタキシャルシリコンゲルマニウム膜２０８を、例えば、５０ｎｍ程度、第四のエピタキシャルシリコン膜２０９を、例えば、７０ｎｍ程度に順次形成する。次に、基板全面に、プラズマＣＶＤシリコン酸化膜を、例えば、１００ｎｍ程度の厚みに形成する。次に、通常のリソグラフィ技術及び反応性イオンエッチングを用いて、セル領域の上記プラズマＣＶＤシリコン酸化膜及び多層エピタキシャル膜を一括加工する。次に、露出した多層エピタキシャル膜端面にエピタキシャルシリコン膜２１０を、例えば、１００ｎｍ程度の厚みに形成する。次に、通常のリソグラフィ技術及びＲＩＥ技術を用いて、コンタクトプラグ形成領域のプラズマＣＶＤシリコン酸化膜を除去し、残存したプラズマＣＶＤシリコン酸化膜をマスクとしてエピタキシャルシリコンゲルマニウム膜、エピタキシャルシリコン膜をアルカリ性水溶液でエッチングする。エッチング速度は結晶方位毎に異なるので、図示されるように積層されたエピタキシャル膜は傾き４５°でファセットエッチングされる。次に、半導体基板２０１の露出した表面に、高電圧トランジスタのゲート酸化膜となる熱酸化膜２１１を、例えば、３５ｎｍ程度の厚みに改めて形成する。次に、通常のリソグラフィ技術及びウエットエッチングを用いて、低電圧トランジスタとなる領域の熱酸化膜２１１、及び上述のプラズマＣＶＤシリコン酸化膜を剥離し、低電圧トランジスタのゲート酸化膜となる熱酸化膜２１２を形成する。次に、基板全面に、ゲート電極となる多結晶シリコン膜を１００ｎｍ形成する。次に、第１実施形態と同様に、通常のトランジスタ作成手順を用いて、多結晶シリコン膜を加工し、ソース／ドレイン領域となる拡散層を形成し、周辺回路部のトランジスタ２１３、及びＳＴＩ２１４を形成し、セルとなる部分にシリコン窒化膜２１５を選択的に形成したあと、基板全面に、層間絶縁膜２１６を形成して層間絶縁膜２１６の上面を平坦化する。
【００４４】
次に、図９に示すように、通常のリソグラフィ技術及び反応性イオンエッチングを用いてセル領域の層間絶縁膜２１６、シリコン窒化膜２１５、上記多層エピタキシャル膜をＡＡ領域の縞状パターンに一括加工する。第１実施形態と異なり、ＡＡ領域となる各エピタキシャルシリコン膜はエピタキシャルシリコンゲルマニウム膜を介して積層されている。このため、ＲＩＥによる加工は比較的容易であるので、層数が多い多層メモリのＡＡ領域となる縞状パターンでも形成することができる。
【００４５】
次に、図１０に示すように、多層エピタキシャル膜のうち、エピタキシャルシリコンゲルマニウム膜のみを選択ウエットエッチングで除去する。以上でライン状のＡＡ領域がエピタキシャルシリコン膜２１０とファセットエッチングされた領域に形成されたシリコン窒化膜２１５で両端を支えられて宙に浮いた形状が形成される。次に、ＳＯＧ膜２１７を塗布し、適当なアニール条件で酸化膜に変えることによって、上記ライン状のＡＡ領域の間を全てＳＯＧ膜２１７で埋め込む。本実施形態では層間の埋め込みをＳＯＧ膜で行うが、凝縮ＣＶＤ（Chemical Vapor Condensation）等の流動性のある絶縁膜（fluidal dielectric）で埋め込むことも可能である。
【００４６】
次に、図１１に示すように、反応性イオンエッチングでＳＯＧ膜２１７をエッチバックして、上下に積層されたＡＡ領域の間にのみ残存させる。以上で積層された各ＡＡ領域間の層間絶縁膜が形成されたことになる。
【００４７】
次に、図１２に示すように、加工によって露出したＡＡ領域端面を熱酸化し、ドライ前処理で熱酸化膜を除去して加工ダメージを除去する。次に記憶絶縁膜となる熱酸化膜／ＣＶＤシリコン窒化膜／ＡＬＤ−ハフニウムオキサイド膜２１８を順次形成する。続いて、ゲート電極となるリン（Ｐ）ドープ多結晶シリコン膜２１９をＡＡ領域間に埋め込むように形成する。本実施形態ではゲート電極の加工は通常のリソグラフィ技術及び通常の反応性イオンエッチングを用いて行う。これにより、積層されたＡＡ領域が、ＡＡ領域に直交する面内で共有するゲート電極(ＧＣ)が形成されることになる。
【００４８】
次に、図１３に示すように、気相拡散で拡散層を形成後、ゲート電極間に層間絶縁膜となるＳＯＧ膜２２０を埋め込み、平坦化する。以下、ＡＡ領域、ＧＣ電極へのコンタクトプラグ２２１を形成する。特にＡＡに対するコンタクトプラグは、ファセットエッチングによって各ＡＡ領域の端部がオフセットした形状になっているので、一括開口が可能である。コンタクトプラグ形成後は多層配線工程となる。これには、層間絶縁膜２２２、２２５、配線２２３、２２６、コンタクトプラグ２２４を形成して、フラッシュメモリが形成されるが詳細は省略し、最終形状のみ示すこととする。ここで、図１３に示すセル部は、ＡＡ領域とゲート電極（ＧＣ）との関係がわかりやすいように、ＳＯＧ膜２２０を意図的に省略してあることに留意されたい。
【００４９】
本実施形態では通常の一層しか記憶層のないメモリに対して４倍の記憶密度が達成される。ＡＡ領域は基板上に積層されることになるが、ＡＡ領域及びＧＣ加工は通常の一層しか記憶層のないメモリと同じ一回ずつで加工が可能であり、加工工程の大幅増を招かないという利点がある。
【００５０】
また、第１実施形態と同様に、本発明の構造は、ショートチャネル効果、ナローチャネル効果に対して強いという利点がある。
【００５１】
このように本実施形態の構造では、微細化を行わなくてもセルの集積度向上が可能であり、しかも最小寸法を必要とするリソグラフィ工程（メモリでは一般にＡＡ加工、ＧＣ加工、各セルへのコンタクトプラグ形成、各コンタクトプラグからの配線引き出し工程）のうち、特に、ＡＡ加工工程、及びＧＣ加工工程の増大を伴わないという利点がある。
【００５２】
（第３実施形態）
図１４〜図１９は、この発明の第３実施形態に係る半導体メモリ（フラッシュメモリ）を、主要な製造工程毎に示す斜視図、又は断面図である。
【００５３】
本実施形態は第２実施形態と同様に４層積層メモリの場合であるが、ゲート電極加工を、ＣＭＰ技術を用いて形成するものである。
【００５４】
まず、図１４に示すように、第２実施形態と同様に、半導体基板３０１上に交互に４層積層されたエピタキシャルシリコンゲルマニウム膜３０２、エピタキシャルシリコン膜３０３、シリコン窒化膜３０４、プラズマＣＶＤシリコン酸化膜３０５を形成する。次に、セル部の多層エピタキシャル膜の端部を通常のリソグラフィ技術及びエッチング技術を用いて露出させ、この露出させた箇所にエピタキシャルシリコン膜３０６を形成する。次に、コンタクトプラグ形成領域のシリコン窒化膜３０４、プラズマＣＶＤシリコン酸化膜３０５を通常のリソグラフ技術及びRIE技術を用いて除去する。以上でコンタクトプラグ領域に凹部が形成されることとなる。次に、ＳＯＧ膜３０７を、上記凹部を埋め込むことがない程度の薄さで塗布形成し、図１４に示すような裾引き形状を形成する。
【００５５】
次に、図１５に示すように、ＳＯＧ膜３０７をマスクとして上記積層エピタキシャル膜をエッチバックする。マスク膜厚が場所によって異なるため、図１５に示すように積層エピタキシャル膜はＳＯＧ膜３０７の裾引き形状を反映した形状に加工される。次に、第２実施形態で説明した手順と同様の手順で高電圧回路及び低電圧回路のトランジスタ３０７、３０８、ＳＴＩ３０９を形成し、層間絶縁膜３１０を形成して、層間絶縁膜３１０の上面を平坦化する。
【００５６】
次に、図１６に示すように、第２実施形態と同様に通常のリソグラフィ技術及び反応性イオンエッチングを用いてセル領域の層間絶縁膜３１０、シリコン窒化膜３０４、多層エピタキシャル膜をＡＡ領域の縞状パターンに一括加工する。
【００５７】
次に、図１７に示すように、多層エピタキシャル膜のうち、エピタキシャルシリコンゲルマニウム膜３０３のみを選択ウエットエッチングで除去してライン状のＡＡ領域がエピタキシャルシリコン膜３０６と層間絶縁膜３１０で両端を支えられて宙に浮いた形状が形成される。次に、ＳＯＧを塗布し、適当なアニール条件で酸化膜に変えることによって、上記ライン状のＡＡ領域の間を全てＳＯＧ膜３１１で埋め込む。ここで、ＳＯＧ膜３１１は不純物がドーピングされており、接触拡散させることで拡散層を形成する。次に、通常のリソグラフィ技術及び反応性イオンエッチングを用いて層間絶縁膜３１０及びＳＯＧ膜３１１をエッチバックして、ゲート電極の鋳型となる空隙を形成する。以上で上下に積層されたＡＡ領域間、及び隣接するゲート電極（ＧＣ）間の層間絶縁膜が形成されたことになる。
【００５８】
次に、図１８に示すように、加工によって露出したＡＡ領域端面を熱酸化し、ドライ前処理で熱酸化膜を除去して加工ダメージを除去する。次に、記憶絶縁膜となる熱酸化膜／ＣＶＤシリコン窒化膜／ＡＬＤ-ランタンアルミニウムオキサイド膜３１２を順次形成する。続いて、ゲート電極となるＣＶＤ窒化チタン膜３１３を上記空隙に埋め込むように形成し、ＣＭＰを用いて平坦化する。本実施形態ではゲート電極の加工はＣＭＰで行うため、メタル電極の加工が容易であることと、比較的高温を要するＧＣ加工ダメージの除去をメタル電極の埋め込み前に行えるため、メタル電極の使用が比較的容易であるという利点がある。
【００５９】
次に、図１９に示すように、層間絶縁膜３１４を形成して平坦化したあと、ＡＡ領域、ゲート電極（ＧＣ）へのコンタクトプラグ３１５を形成する。ＡＡ領域に対するコンタクトプラグは、上記ＳＯＧ膜を用いた裾引き形状エッチングによって各ＡＡ領域の端部がオフセットした形状になっているので、一括開口が可能である。コンタクトプラグ形成後は多層配線となる、層間絶縁膜３１６、３１９及び配線３１７、３２０、コンタクトプラグ３１８を形成して、フラッシュメモリが形成されるが詳細は省略し、最終形状のみ示すこととする。
【００６０】
本実施形態においても、第２実施形態と同様に、通常のメモリ層が一層しかない半導体メモリの４倍の記憶密度が達成されることになる。本実施形態では、ＡＡ領域は基板上に４層積層されることになるが、ＡＡ加工及びＧＣ加工は通常のメモリ層を積層しないメモリと同じ一回ずつで加工が可能である。
【００６１】
さらに、第１実施形態と同様に、本実施形態の構造は、ショートチャネル効果、ナローチャネル効果に対して強いという利点がある。
【００６２】
このように本実施形態では、微細化を行わなくてもセルの集積度向上が可能であり、しかも最小寸法を必要とするリソグラフィ工程の増大を伴わないという利点がある。
【００６３】
（第４実施形態）
図２０〜図２２は、この発明の第４実施形態に係る半導体メモリ（フラッシュメモリ）を、主要な製造工程毎に示す斜視図である。
【００６４】
本実施形態は第３実施形態と同様に４層積層メモリの場合であるが、デュアルゲート電極構造を実現するものである。
【００６５】
まず、図２０に示すように、第３実施形態と同様に、半導体基板４０１上にエピタキシャルシリコンゲルマニウム膜、エピタキシャルシリコン膜４０２を交互に４層積層した多層エピタキシャル膜を形成し、第１実施形態〜第３実施形態と同様に周辺回路部を形成する。続いて、第３実施形態と同様に、セル領域のシリコン窒化膜４０３、及び多層エピタキシャル膜を、通常のリソグラフィ技術及び反応性イオンエッチングを用いてＡＡ領域の縞状パターンに一括加工し、多層エピタキシャル膜のうち、エピタキシャルシリコンゲルマニウム膜のみを選択ウエットエッチングで除去する。次に、ＳＯＧを塗布し、適当なアニール条件で酸化膜に変えることによって、上記ライン状のＡＡ領域の間を全てＳＯＧ膜４０４で埋め込む。次に、通常のリソグラフィ技術及び反応性イオンエッチングを用いて上記シリコン酸化膜をエッチバックして、ゲート電極の鋳型となる空隙を形成する。これまでの実施形態と異なり、本実施形態では上記鋳型の幅を“３Ｆ”とする(但し“Ｆ”は最小加工寸法)。
【００６６】
次に、図２１に示すように、加工によって露出したＡＡ領域端面を熱酸化し、ドライ前処理で熱酸化膜を除去して加工ダメージを除去する。次に、記憶絶縁膜となる熱酸化膜／ＣＶＤシリコン窒化膜／ＡＬＤ-シリコン酸化膜４０５、リン（Ｐ）ドープ多結晶シリコン膜４０６を順次形成して上記空隙を埋め込み、ＣＭＰを用いて平坦化する。本実施形態も第３実施形態と同様にゲート電極の加工はＣＭＰで行うため、高アスペクト比のＲＩＥ加工が不要であるという利点がある。
【００６７】
次に、図２２に示すように、基板全面に、層間絶縁膜となるプラズマＣＶＤシリコン酸化膜４０７を形成し、各ゲート電極に連通するコンタクトプラグ４０８を形成する。ここで、各コンタクトプラグの配置は千鳥配置とする。次に、各コンタクトプラグを接続する配線を形成する。本配線によって水平方向に隣り合うＡＡ領域間に埋め込まれたリン（Ｐ）ドープ多結晶シリコン膜４０５は一つおきに接続されることになる。すなわち、一つのＡＡ領域は独立の２つのゲート電極にはさまれるデュアルゲート電極構造をとることになる。
【００６８】
以下は第１実施形態〜第３実施形態と同様に、ＡＡ領域、ゲート電極（ＧＣ）へのコンタクトプラグを形成し、次いで多層配線工程を経てフラッシュメモリが形成されるが詳細は省略する。
【００６９】
本実施形態ではＡＡ領域をはさむ２つの熱酸化膜／ＣＶＤシリコン窒化膜／ＡＬＤ-シリコン酸化膜に情報を独立して書き込むことができるので、一つのセルに１ビット以上の情報を書き込むことが可能になる。例えば、ＡＡ領域の両側のアルミナ／シリコン窒化膜／シリコン酸化膜にそれぞれ２値のしきい値を書き込めば２×２＝４（即ち２ビット／セル）、３値のしきい値を書き込めば３×３＝９（即ち〜３ビット／セル）の多値書き込みが可能である。
【００７０】
また、第１〜第３実施形態と同様に、本実施形態の構造は、ショートチャネル効果、ナローチャネル効果に対して強い、という利点がある。
【００７１】
このように第４実施形態の構造では、微細化を行わなくてもセルの集積度向上が可能であり、しかも最小寸法を必要とするリソグラフィ工程の増大を伴わない、という利点がある。
【００７２】
（第５実施形態）
図２３〜図２６は、この発明の第５実施形態に係る半導体メモリ（フラッシュメモリ）を、主要な製造工程毎に示す斜視図である。
【００７３】
本実施形態は第２〜第４実施形態と同様に４層積層メモリの場合であるが、消去特性を改善するためのバックゲート電極を形成するものである。
【００７４】
まず、図２３に示すように、第２〜第４実施形態と同様に、半導体基板５０１上にエピタキシャルシリコンゲルマニウム膜、エピタキシャルシリコン膜５０２を交互に４層積層した多層エピタキシャル膜を形成し、第１〜第４実施形態と同様に周辺回路部を形成する。続いて、第２〜第４実施形態と同様に、セル領域のプラズマＣＶＤシリコン酸化膜５０３、シリコン窒化膜５０４、多層エピタキシャル膜を通常のリソグラフィ技術及び反応性イオンエッチングを用いてＡＡ領域の縞状パターンに一括加工し、多層エピタキシャル膜のうち、エピタキシャルシリコンゲルマニウム膜のみを選択ウエットエッチングで除去する。次に、ＳＯＧを塗布し、適当なアニール条件で酸化膜に変えることによって、上記ライン状のＡＡ領域の間を全てＳＯＧ膜５０５で埋め込む。次に、ＡＡと平行に位置するバックゲート電極を形成する。通常のリソグラフィ技術及びＲＩＥ技術を用いてＡＡ間に埋め込まれたＳＯＧ膜５０５を一つおきにエッチバックしてバックゲート電極の鋳型となる空隙部を形成する。一つおきの加工なので最小寸法での加工は要求されないことになる。
【００７５】
次に、図２４に示すように、加工によって露出したＡＡ領域端面を熱酸化し、ドライ前処理で熱酸化膜を除去して加工ダメージを除去する。次にゲート酸化膜５０６を形成し、更にゲート電極となるＰドープ多結晶シリコン膜５０７を埋め込む。次にＲＩＥでＰドープ多結晶シリコン膜をリセスして、上記空隙部内にのみ残存させる。なお、このときＰドープ多結晶シリコン膜の上部は基板最上面より低くして、上部に空隙が残存するように加工する。
【００７６】
次に、図２５に示すように、前記Ｐドープ多結晶シリコン膜の上部の空隙にシリコン窒化膜５０８を埋め込み、再度ＲＩＥでリセスを行う。次に、ＡＡと直交する方向に縞状に形成されるＧＣ電極の鋳型を形成する。通常のリソグラフィ技術及び反応性イオンエッチングを用いてプラズマＣＶＤシリコン酸化膜５０３をエッチバックし、更に前記一つおきのバックゲート電極を形成していないＡＡ間の空隙中のＳＯＧ膜５０５をエッチバックし、最後にシリコン窒化膜５０８をリセスして、ＧＣ電極の鋳型となるトレンチを形成する。
【００７７】
次に、図２６に示すように、トレンチ内で加工によって露出したＡＡ領域端面を熱酸化し、ドライ前処理で熱酸化膜を除去して加工ダメージを除去する。次に、記憶絶縁膜となる熱酸化膜／ＣＶＤシリコン窒化膜／ＡＬＤ-ハフニウムアルミニウムオキサイド膜５０９、更にＰドープ多結晶シリコン膜５１０を順次形成する。次に、ＣＭＰ法を用いてＰドープ多結晶シリコン膜を溝内にのみ残存させる。
【００７８】
以下は、ＡＡ領域、ＧＣ電極へのコンタクトプラグを形成して多層配線工程で、層間絶縁膜及び配線等を形成して、フラッシュメモリが形成されるが詳細は省略する。
【００７９】
本実施形態ではＡＡ領域をはさむ２つのゲート電極は独立に制御可能であり、ゲート電極は各セルに対して制御可能であり、バックゲート電極は複数のＡＡ領域で共有されている。このような構造にすることで書き込み特性は変わらないが、消去時にはバックゲート電極に電界を印加して、ハフニウムアルミニウムオキサイド膜／シリコン窒化膜／シリコン酸化膜から強制的に電荷を引き抜くことが可能になるために消去特性が改善される、という利点がある。
【００８０】
また、第１〜第３実施形態と同様に、本実施形態の構造は、ショートチャネル効果、ナローチャネル効果に対して強い、という利点がある。
【００８１】
このように第５実施形態の構造では、微細化を行わなくてもセルの集積度向上が可能であり、しかも最小寸法を必要とするリソグラフィ工程の増大を伴わない、という利点がある。
【００８２】
以上、第１〜第５実施形態に記載された記憶絶縁膜／ゲート電極形成方法／コンタクトプラグ形成方法等は、異なる組み合わせで用いても、本発明の効果を減ずるものではないことは明らかである。
【００８３】
なお、第１〜第５実施形態の構造の違いを、図２７〜図２９を用いて比較しておくことにする。
【００８４】
本発明は基本的にＧＣ電極の配置が異なる３種の構造があり、各構造はＡＡ領域に垂直な面内での断面で識別可能である。ＡＡはエピヤキシャルシリコン膜６０１と絶縁膜６０２とが交互に積層された形状となっている。
【００８５】
第１〜第３実施形態は、図２７に示すように、各ＡＡ領域を相互に接続された同電位のゲート電極６０４が記憶絶縁膜６０３を介してはさむダブルゲート型である。
【００８６】
第４実施形態は、図２８に示すように、各ＡＡ領域を独立に制御可能な２系統のゲート電極６０４、６０５が記憶絶縁膜６０３を介してはさむデュアルゲート型である。なお、図２８ではゲート電極への千鳥型配線の状況を示すために２通りの断面図を併記した。
【００８７】
第５実施形態は、図２９に示すように、各ＡＡ領域と平行に存在するバックゲート電極６０７がゲート絶縁膜６０５を介してＡＡ領域間に埋め込まれ、かつ、各ＡＡ領域に直交し、相互に接続されたゲート電極６０４が存在し、ゲート電極６０４とバックゲート電極６０７とに各ＡＡ領域がはさまれるデュアルゲート型である。
【００８８】
また、第１〜第５実施形態では説明の煩雑さを避けるために、２層積層、及び４層積層の場合についての形態を示したが、実施形態にかかる方法がより多層のメモリについても適用可能であることは明らかである。そして、実施形態を用いることで、今後もメモリの継続的な集積度向上をはかることができるようになるため、様々な応用分野が広がっていくことが期待される。
【００８９】
以上の実施形態では積層された各ＡＡ領域はソースコンタクトを共有し、ドレイン側コンタクトを個別に設けることで周辺回路に接続したが、以下ではソース側で各ＡＡを選択する例を示す。
【００９０】
（第６実施形態）
図３０〜図４０は、この発明の第６実施形態に係る半導体メモリ（フラッシュメモリ）を、主要な製造工程毎に示す断面図又は斜視図である。
【００９１】
本実施形態は第２〜第４実施形態と同様に４層積層メモリの場合であるが、ＡＡ領域としては非晶質シリコン膜を結晶化させて得られた多結晶シリコン膜を用い、各階層を選択する階層選択ゲートを用いるものである。
【００９２】
まず、図３０に示すように、半導体基板７０１上にシリコン酸化膜７０２、非晶質シリコン膜を交互に４層積層し、最上部にシリコン窒化膜７０３、ハードマスクとなるシリコン酸化膜７０４を形成する。次に、熱処理によって前記非晶質シリコン膜を結晶化させて多結晶シリコン膜７０５を転換する。次に、第１実施形態〜第５実施形態と同様に、周辺回路部の積層膜を除去し、積層膜の側壁にＢドープ多結晶シリコン膜７０６を形成して各多結晶シリコン膜７０５を接続する。次に、積層膜を除去して露出させた半導体基板７０１表面に周辺回路となるトランジスタ７０７を形成し、層間絶縁膜７０８を埋め込んで平坦化する。
【００９３】
次に、図３１及び図３２に示すように、通常のリソグラフィ及びＲＩＥ技術を用いて、積層されたシリコン酸化膜７０４、シリコン窒化膜７０３、シリコン酸化膜７０２、多結晶シリコン膜７０５をＡＡ領域の縞状パターンに一括加工し、積層されたＡＡを形成する。次に、多結晶シリコン膜の側面を熱酸化し、ドライ前処理で熱酸化膜を除去して、記憶絶縁膜となるシリコン熱酸化膜／ＣＶＤ-シリコン窒化膜／ＡＬＤ-アルミナ膜７０９を順次形成する。次にゲート電極となるＰドープ多結晶シリコン膜を埋め込み、通常のリソグラフィ技術及びＲＩＥ技術によって加工し、積層された各ＡＡが共有するゲート電極７１０を形成する。次に、通常のイオン注入技術で、ゲート電極をマスクとしてＡｓをイオン注入する。次に、ゲート電極の側壁を酸化して、拡散層を活性化するとともにイクステンション領域を形成する。
【００９４】
次に、図３３及び図３４に示すように、ゲート電極間に、ＳＯＧ膜を埋め込んでシリコン酸化膜に変換することで層間絶縁膜７１１を形成する。次に、通常のリソグラフィ技術及びＲＩＥ技術を用いて、１層目及び３層目の多結晶シリコン膜７０５を露出させる。
【００９５】
次に、図３５及び図３６に示すように、通常のリソグラフィ技術及びＲＩＥ技術を用いて、２層目及び４層目の多結晶シリコン膜７０５を露出させる。
【００９６】
次に、図３７及び図３８に示すように、基板全面をエッチバックして、各多結晶シリコン膜７０５の表面及び側面を露出してから、ゲート酸化膜／ゲート電極膜を形成し、通常のリソグラフィ技術及び反応性イオンエッチング技術により加工して、各階層の選択する階層選択ゲートトランジスタ７１２を形成する。このように階層選択ゲートトランジスタを形成することでチャネル領域の三方にゲート電極が存在するトライゲート構造(Tri-gate)にできるため、ゲートの支配力が増し、カットオフ性能が向上するという利点がある。
【００９７】
次に、図３９に示すように、基板全面に層間絶縁膜７１３を形成し、各ＡＡ領域、各ゲート電極、及び、周辺回路に接続するコンタクトホールを形成し、導電体膜を埋め込むことで、ソース側、ドレイン側の各コンタクトプラグ７１４、階層選択ゲートとソース側コンタクト、ドレイン側コンタクトと周辺回路との各配線７１５、各ゲート電極に接続するワードラインコンタクトプラグを形成する。
【００９８】
以下、図４０に示すように、多層配線工程で、層間絶縁膜７１６、７１７、７１８、コンタクトプラグ７１９、７２０及び配線７２１、７２２を形成して、フラッシュメモリが形成されるが詳細は省略する。
【００９９】
本実施形態では、書き込み及び読み出しを行うには階層ゲートトランジスタで１階〜４階をまず選択し、ドレイン側のコンタクトプラグで階層内のＡＡ領域を選択し、ゲート電極を選択することによって任意のセルを選択することができる。通常のＮＡＮＤフラッシュメモリではセレクトゲート電極でソースコンタクトを共有する２つのＡＡ領域を選択し、ドレイン側のコンタクトプラグでセレクトゲート電極を共有する複数のＡＡ領域中から所望のＡＡ領域を選択しゲート電極を選択することによって任意のセルを選択することができるので、本実施形態とセルの選択動作は本質的には同じである。従って、周辺回路等は従来のＮＡＮＤフラッシュメモリと同様の回路構成で実現可能であり、第１〜第５実施形態に示されるドレイン側のコンタクトを階層毎に取り出す方式に比べて、従来のＮＡＮＤフラッシュメモリの設計との親和性がよいという利点がある。
【０１００】
なお、本実施形態では、各ＡＡ領域は多結晶シリコン膜を用いているが、第１〜第５実施形態に記載されたのと同様の方法で各ＡＡを単結晶シリコン膜で形成することも可能である。
【０１０１】
また、本実施形態と同様のセル構造で、通常のＮＡＮＤフラッシュメモリのような選択ゲート７２３を設ける構成も可能である。図４１にその一例を示す。
【０１０２】
この場合、セル選択はセレクトゲート７２３による積層されたＮＡＮＤチェインアレイ群の選択、階層選択ゲートトランジスタ７１２による１階〜４階の選択、ドレイン側コンタクトプラグ７１４での階層内のＡＡ領域の選択は、ゲート電極７１０による同一ＡＡ領域上でのセル選択によってなされることになる。
【０１０３】
なお、セレクトゲートは上記階層選択ゲートトランジスタを一括で形成することが可能であり、セレクトゲートは半導体基板上に形成することで優れたカットオフ性能の実現が容易になる。
【０１０４】
本実施形態による、従来技術に対する工程数増大抑制効果を示すことにする。全ての工程についての見積もりは複雑になりすぎるので、ここでは最もプロセスコストが高いリソグラフィ工程の数で比較することとする。
【０１０５】
従来技術の各層を順次形成する手法で本実施形態の４層メモリを形成する場合に必要なリソグラフィ回数は以下のようになる。
【０１０６】
（１）一層あたりのリソグラフィ回数：ＡＡ加工及びゲート電極(ＧＣ:Gate Conductor)加工の計２回と、層間のコンタクトプラグ形成との計３回
（２）積層されたＡＡへのコンタクト形成：１回
以上を合わせると３×４＋１＝１３回のリソグラフィ工程が必要になる。
【０１０７】
これに対して本実施形態では、
（１）積層されたＡＡの一括加工：１回
（２）ＧＣの一括加工：１回
（３）コンタクトホールを開口させるために積層された各ＡＡ領域の端部を露出させるための加工：３回
（４）階層選択ゲート加工：１回
（５）コンタクトホール形成と各階層選択ゲートとソースラインの接続：２回
以上を合わせると７回のリソグラフィ工程で実現が可能であることがわかる。
【０１０８】
階層選択ゲートを設けることは、上述のようにリソグラフィ回数を大きく増やさずに積層メモリを実現できること以外にも以下に示すような利点がある。
【０１０９】
積層された各ＡＡ領域からコンタクトプラグを引き出しても、隣り合うＡＡ領域の間隔はメモリでは通常最小寸法(half pitch)であるためにＡＡ領域と平行な方向に配線を引き出すことは困難である。従って、ＡＡ領域と直交する方向に配線を引き出すしかないが、そのためにはＡＡ領域と平行な方向に並ぶコンタクトプラグ間を配線が通せるように拡げる必要があるために集積度を上げることが困難であった。
【０１１０】
これに対して本実施形態のように、階層選択ゲートトランジスタを設ける場合、ＡＡ領域のソース側、ドレイン側のコンタクトの数は従来の積層していないＮＡＮＤフラッシュメモリと同じであり、周辺回路への接続も従来と同様である。各階層選択ゲートトランジスタの駆動を行うゲート電極は各セルのコントロールゲート電極と平行に引き出すためにゲート電極と周辺回路との接続方法も従来の積層していないＮＡＮＤフラッシュメモリと基本的に同じであり、本来一本のＮＡＮＤチェインに一個存在したセレクトゲートが積層の数だけ増えたのと同じであり、周辺回路の大幅な変更を伴わないという利点が大きい。
【０１１１】
（第７実施形態）
図４２〜図５２は、この発明の第７実施形態に係る半導体メモリ（フラッシュメモリ）を、主要な製造工程毎に示す断面図である。
【０１１２】
本実施形態は第１〜第５実施形態と同様に単結晶シリコン層が積層される例であるが、構造の平坦性を増すために、メモリセル領域を事前に掘り下げておく例である。また、拡散層を形成するためにダミーゲート電極を用いる例である。
【０１１３】
まず、図４２に示すように、半導体基板８０１上にハードマスクとなるシリコン酸化膜８０２を形成し、通常のリソグラフィ技術及び反応性イオンエッチング技術でメモリセル領域を掘り下げる。更にプラズマＣＶＤシリコン酸化膜８０３を全面に形成し、側壁残しＲＩＥを行うことでプラズマＣＶＤシリコン酸化膜を掘り下げた領域の側壁にのみ残存させる。
【０１１４】
次に、図４３に示すように、エピタキシャルシリコンゲルマニウム膜８０４、エピタキシャルシリコン膜８０５を選択的に順次８層積層し、更にＰドープ多結晶シリコン膜８０６を基板全面に形成し、ＲＩＥエッチバックを行うことでＰドープ多結晶シリコン膜８０６を積層エピタキシャル膜の側壁にのみ残存させる。最上部にシリコン窒化膜８０７、ハードマスクとなるシリコン酸化膜８０８を形成する。次に、セル領域以外の半導体基板８０１表面に周辺回路となるトランジスタ８０９を形成し、層間絶縁膜８１０を埋め込んで平坦化する。
【０１１５】
次に、図４４に示すように、通常のリソグラフィ及びＲＩＥ技術を用いて、積層されたシリコン酸化膜８０８、シリコン窒化膜８０７、エピタキシャルシリコン膜８０５、エピタキシャルシリコンゲルマニウム膜８０４をＡＡ領域の縞状パターンに一括加工する。次に、エピタキシャルシリコンゲルマニウム膜８０２を選択的にウエットエッチングで除去し、続いて基板全面にＳＯＧを塗布し、前記シリコンゲルマニウム膜の選択ウエットエッチングで形成された空隙部をＳＯＧ膜８１１で埋め込むことで積層されたＡＡを形成する。更にＲＩＥで縞状に配列された積層されたＡＡ間のＳＯＧ膜をエッチバックしてＡＡを形成するエピタキシャルシリコン膜８０５の側面を露出させる。
【０１１６】
次に、図４５に示すように、エピタキシャルシリコン膜８０３の側面を熱酸化してシリコン熱酸化膜、更にダミーゲート電極となる非晶質シリコン膜を形成する。続いて通常のリソグラフィ技術及びＲＩＥ技術を用いて非晶質シリコン膜を加工してダミーゲート電極８１２を形成する。
【０１１７】
次に、図４６に示すように、ダミーゲート電極をマスクとしてドライ前処理で上記シリコン熱酸化膜を除去してから、Ａｓドープシリコン酸化膜８１３を、ＬＰＣＶＤ法を用いて埋め込み、接触拡散で拡散層を形成する。次に、ダミーゲート電極８１２をケミカルドライエッチング（ＣＤＥ）法を用いて除去し、ドライ前処理で上記シリコン熱酸化膜を除去して、ゲート電極の鋳型となる空隙を形成する。
【０１１８】
次に、図４７に示すように、記憶絶縁膜となる熱酸化膜／ＣＶＤシリコン窒化膜／ＡＬＤ-ハフニウムオキサイド膜８１４を順次形成し、次に、ゲート電極となるＣＶＤ-ＴｉＮ膜を埋め込み、ＣＭＰ技術によって加工し、積層された各ＡＡ領域が共有するゲート電極８１５を形成する。
【０１１９】
次に、図４８に示すように、層間絶縁膜８１６を形成する。次に、通常のリソグラフィ技術及びＲＩＥ技術を用いて、８層目、及び４層目のエピタキシャルシリコン膜８０５を露出させる。
【０１２０】
次に、図４９に示すように、通常のリソグラフィ技術及びＲＩＥ技術を用いて、６層目、及び２層目のエピタキシャルシリコン膜８０５を露出させる。
【０１２１】
次に、図５０に示すように、通常のリソグラフィ技術及びＲＩＥ技術を用いて、７層目、５層目、３層目及び１層目のエピタキシャルシリコン膜８０５を露出させる。次に、基板全面をエッチバックして、各エピタキシャルシリコン膜８０５の表面及び側面を露出してから、ゲート酸化膜／ゲート電極膜を形成し、通常のリソグラフィ技術及び反応性イオンエッチング技術により加工して、各階層の選択する階層選択ゲートトランジスタ８１７を形成する。
【０１２２】
次に、図５１に示すように、基板全面に層間絶縁膜８１８を形成し、各ＡＡ領域、各ゲート電極、及び周辺回路に接続するコンタクトホールを形成し、導電体膜を埋め込むことで、ソース側、ドレイン側のコンタクトプラグ８１９、階層選択ゲートトランジスタとソース側コンタクトプラグとを接続する配線８２０、各ゲート電極に接続するワードラインコンタクトプラグを形成する。
【０１２３】
以下、図５２に示すように、多層配線工程で、層間絶縁膜８２１、８２２、８２３、コンタクトプラグ８２４、８２５及び配線８２６、８２７を形成して、フラッシュメモリが形成されるが詳細は省略する。
【０１２４】
本実施形態では積層されたセル部を半導体基板表面より下側にリセスさせることで多層配線形成時の基板段差を抑制し、リソグラフィ工程や加工工程がやりやすくなる、という利点がある。また、本実施形態のようにダミーゲート電極を用いることで拡散層形成が容易になる、という利点がある。
【０１２５】
本実施形態においても従来技術に対する工程数増大抑制効果を示すことにする。全ての工程についての見積もりは複雑になりすぎるので、最もプロセスコストが高いリソグラフィ工程の数で比較することとする。
【０１２６】
従来技術の各層を順次形成する手法で本実施例の８層メモリを形成する場合に必要なリソグラフィ回数は以下のようになる。
【０１２７】
（１）一層あたりのリソグラフィ回数：ＡＡ加工及びゲート電極(ＧＣ:Gate Conductor)加工の計２回と層間のコンタクトプラグ形成との計３回
（２）積層されたＡＡへのコンタクト形成：１回
以上を合わせると３×８＋１＝２５回のリソグラフィ工程が必要になる。
【０１２８】
これに対して本実施形態では
（１）セル領域を掘り下げるための加工：１回
（２）積層されたＡＡの一括加工：１回
（３）ＧＣの一括加工：１回
（４）コンタクトホールを開口させるために積層された各ＡＡの端部を露出させるための加工：３回
（５）階層選択ゲート加工：１回
（６）コンタクトホール形成と各階層選択ゲートとソースラインの接続：２回
以上を合わせると９回のリソグラフィ工程で実現が可能であることがわかる。すなわち、本発明を用いることでリソグラフィ工程数をほぼ１／３に減らすことが可能になる。
【０１２９】
以上の実施形態では、不揮発性メモリとして広く普及している平面型のＭＯＮＯＳ型メモリを半導体基板に対して垂直な面内で基板に平行な方向にチャネルを設ける形態で用いる例を示したが、異なるセル構造、異なる記憶原理を用いる不揮発性メモリについても、上記実施形態は有効である。このような場合にも、コンタクト、あるいは階層選択ゲートの形成方法は同じであるので、以下では煩雑を避けるためにセル部分の形成方法に限定して説明を進めることとする。
【０１３０】
（第８実施形態）
図５３〜図５５は、この発明の第８実施形態に係る半導体メモリ（フラッシュメモリ）を、主要な製造工程毎に示す断面図である。
【０１３１】
本実施形態は、第１〜第７実施形態と同様のＭＯＮＯＳ型メモリであるが、書き込み消去特性を改善させるためにチャネル表面に曲率をもたせた例である。
【０１３２】
これまで説明した実施形態と同様に、メモリセル部に積層されたＡＡ領域を形成する。簡便のため以下ではＡＡの断面図のみで説明を行う。
【０１３３】
まず、図５３に示すように、半導体基板９０１上のメモリセル領域にＡＡ領域が縞状に一括加工された形状にＡＡ領域となるエピタキシャルシリコン膜９０２と各ＡＡ領域を分離するシリコン酸化膜９０３がハードマスク９０４をマスクに加工され積層されている。
【０１３４】
次に、図５４に示すように、水蒸気酸化によって、露出しているエピタキシャルシリコン膜９０２の側面を酸化し、シリコン酸化膜９０３中に拡散した水蒸気によってバーズビーク酸化を起こさせることにより、各縞状に加工されたエピタキシャルシリコン膜９０２の側面が、断面が曲率をもった形状になるようにシリコン熱酸化膜９０５を形成する。
【０１３５】
次に、図５５に示すように、ドライ前処理で前記シリコン熱酸化膜９０５を除去し、かつ、シリコン酸化膜９０３の一部をリセスし、曲率をもった側面を有するエピタキシャルシリコン膜９０２が積層された形状を実現する。次に、基板全面にＳＯＧを塗布して各積層されたＡＡ領域の間の空隙にＳＯＧ膜９０６を埋め込み、通常のリソグラフィ技術及びＲＩＥ技術及びウエットエッチング技術によりエッチバックすることでゲート電極の鋳型となる空隙を形成する。次に、熱酸化膜／シリコン窒化膜／シリコン酸化膜９０７を順次形成し、更にＰドープ多結晶シリコン膜９０８を埋め込みＣＭＰ加工することでＭＯＮＯＳ型メモリセルを形成する。
【０１３６】
本実施形態では基板に平行に縦方向に配置された各ＡＡ領域のチャネルは曲率をもった形状に形成されるため電界集中によって実効的な電界が上昇するため、より低い書込み消去電圧で動作可能なメモリセルを実現することが可能になる。
【０１３７】
（第９実施形態）
図５６〜図５８は、この発明の第９実施形態に係る半導体メモリ（フラッシュメモリ）を、主要な製造工程毎に示す断面図である。
【０１３８】
本実施形態は、第１〜第８実施形態と異なり、この発明を相変化記憶型メモリ(Phase Change RAM=PRAM）に適用した一例である。ＰＲＡＭは後述する抵抗変化型メモリ(Resistive RAM=RRAM)と同様に記憶素子の抵抗変化を、記憶素子を流れる電流量の変化でモニターする。従って、ＭＯＮＯＳ型メモリの場合のようにトランジスタを積層する必要はないが、ダイオードの積層が必要になる。
【０１３９】
本実施形態においてもメモリセル部には、これまでの実施形態と同様に積層されたＡＡ領域を形成する。以下ではＡＡ領域の断面図を参照して説明する。
【０１４０】
まず、図５６に示すように、半導体基板１００１上のメモリセル領域にＡＡ領域が縞状にハードマスク１００２によって一括加工された形状に、ＡＡ領域となるＢドープ多結晶シリコン膜１００３と各ＡＡ領域を分離するシリコン酸化膜１００４が積層され、各積層されたＡＡ領域間は層間絶縁膜１００５で埋め込まれている。
【０１４１】
次に、図５７に示すように、通常のリソグラフィ技術及びＲＩＥ技術を用いて、各ダイオード及びメモリ素子の鋳型となる空隙部を形成する。このときに、空隙部は縞状に配列されたＡＡ領域間に一つおきに形成されるようにする。これは、ＰＲＡＭやＲＲＡＭ等のような抵抗変化をセンシングするタイプのメモリでは一本のＡＡの両端に素子を設けても、一端の素子の抵抗が書き込みによって低下すると、もう一端の素子に電圧を印加することが困難になるために、
（１）両端の素子の抵抗が低下
（２）右側の素子の抵抗が低下
（３）左側の素子の抵抗が低下
の３つの状態、及びそれらの中間状態(ＰＲＡＭやＲＲＡＭの素子抵抗は連続的に変化するので）が混在してしまい、メモリ動作のしきい値ばらつきの原因になってしまうためである)。
【０１４２】
次に、図５８に示すように、ケミカルドライエッチングによってＢドープ多結晶シリコン膜１００３を選択的、かつ、等方的にリセスすることによって空隙を形成する。次に、基板全面にＰドープ多結晶シリコン膜１００６を形成し、全面ＲＩＥエッチバックすることにより、Ｂドープ多結晶シリコン膜１００３に形成した空隙部内にのみ残存させることでダイオード部を形成する。次に、再度ケミカルドライエッチングによってＰドープ多結晶シリコン膜をリセスする。次に、リセスしたＰドープ多結晶シリコン膜表面にヒーター部となるタングステン膜１００７を、ＣＶＤ法を用いて選択的に成長させる。次に、ＣＶＤ法を用いてＧＳＴ膜(Ｇｅ２Ｓｂ２Ｔｅ５)１００８、電極膜となるＣＶＤ窒化チタン膜１００９を形成し、ＣＭＰ技術を用いて加工することでＰＲＡＭメモリセルを形成する。
【０１４３】
本実施形態ではダイオードの形成方法としてｐ型半導体にｎ型半導体を埋め込む手法を用いたが、図５９に示すように、Ｂドープ多結晶シリコン膜１００３を選択的、かつ、等方的にリセスすることによって形成した空隙表面に不純物を拡散してｎ型半導体層１０１０を形成し、ヒーター膜のタングステン膜１００７の窪み中に、ＧＳＴ膜１００８の一部を埋め込んだ形状にすることで、書込み特性を向上させる(書込み電圧を低減する）方式も可能である。
【０１４４】
（第１０実施形態）
図６０〜図６２は、この発明の第１０実施形態に係る半導体メモリ（フラッシュメモリ）を、主要な製造工程毎に示す断面図である。
【０１４５】
本実施形態は、この発明を抵抗変化型メモリ(Resistive RAM=RRAM)に適用した一例である。
【０１４６】
本実施形態においてもメモリセル部には、これまでの実施形態と同様に積層されたＡＡ領域を形成する。以下ではＡＡ領域の断面図を参照して説明する。
【０１４７】
まず、図６０に示すように、半導体基板１１０１上のメモリセル領域にＡＡ領域がハードマスク１１０２を用いて縞状に一括加工された形状に、ＡＡ領域となるＢドープ多結晶シリコン膜１１０３と各ＡＡ領域を分離するシリコン酸化膜１１０４が積層され、各積層されたＡＡ領域間は層間絶縁膜１１０５で埋め込まれている。
【０１４８】
次に、図６１に示すように、通常のリソグラフィ技術及びＲＩＥ技術を用いて、各ダイオード及びメモリ素子の鋳型となる空隙部を形成する。このときに、空隙部は縞状に配列されたＡＡ領域間に一つおきに形成されるようにする。この目的は第９実施形態に記載したものと同様である。次に、ケミカルドライエッチングによってＢドープ多結晶シリコン膜１１０３を選択的、かつ、等方的にリセスすることによって空隙を形成する。次に、基板全面にＰドープ多結晶シリコン膜１１０６を形成し、全面ＲＩＥエッチバックすることにより、Ｂドープ多結晶シリコン膜１１０３に形成した空隙部内にのみ残存させることでダイオード部を形成する。次に、再度ケミカルドライエッチングによってＰドープ多結晶シリコン膜１１０６をリセスする。次に、ＣＶＤ法を用いてＣＶＤ窒化チタン膜１１０７、ルテニウム膜１１０８を形成し、通常のＲＩＥ技術を用いてエッチバックすることにより、Ｐドープ多結晶シリコン膜をリセスして形成した空隙部内にのみ残存させる。
【０１４９】
次に、図６２に示すように、抵抗素子となるジルコニア膜１１０９を基板全面に形成し、更に上部電極となるルテニウム膜１１１０を、ＡＬＤ法を用いて形成し、通常のＣＭＰ技術を用いて加工することでＲＲＡＭメモリセルを形成する。
【０１５０】
本実施形態ではダイオードの形成方法としてｐ型半導体にｎ型半導体を埋め込む手法を用いたが第９実施形態に記載したように、Ｂドープ多結晶シリコン膜１１０２を選択的、かつ、等方的にリセスすることによって形成した空隙表面に不純物を拡散してｎ型半導体層を形成してダイオードを形成することも可能である。
【０１５１】
また、抵抗素子となる絶縁膜としては本実施形態のジルコニア以外にもチタニア、ハフニア、ニッケル酸化膜等の利用が可能であり、そのいずれを用いても本実施形態の効果（単位面積あたりの記憶密度向上）が有効であることは自明である。
【０１５２】
（第１１実施形態）
図６３〜図６５は、この発明の第１１実施形態に係る半導体メモリ（フラッシュメモリ）を、主要な製造工程毎に示す断面図である。
【０１５３】
本実施形態も、第１０実施形態と同様に、本発明を抵抗変化型メモリ(Resistive RAM=RRAM)に適用した一例であるが、抵抗素子を、鍍金技術（めっき技術）を用いて選択的に形成するものである。
【０１５４】
本実施形態においてもメモリセル部には、これまでの実施形態と同様に積層されたＡＡ領域を形成する。以下ではＡＡ領域の断面図を参照して説明する。
【０１５５】
まず、図６３に示すように、第１０実施形態と同様に、半導体基板１２０１上のメモリセル領域にＡＡ領域がハードマスク１２０２を用いて縞状に一括加工された形状に、ＡＡ領域となるＢドープ多結晶シリコン膜１２０３と各ＡＡ領域を分離するシリコン酸化膜１２０４が積層され、各積層されたＡＡ領域間は層間絶縁膜１２０５で埋め込まれている。
【０１５６】
次に、図６４に示すように、通常のリソグラフィ技術及びＲＩＥ技術を用いて、各ダイオード及びメモリ素子の鋳型となる空隙部を形成する。このときに、空隙部は縞状に配列されたＡＡ領域間に一つおきに形成されるようにする。この目的は第９実施形態に記載したものと同様である。次に、ケミカルドライエッチングを用いてＢドープ多結晶シリコン膜１２０３を選択的、かつ、等方的にリセスすることによって空隙を形成する。次に、Ｂドープ多結晶シリコン膜１２０３を選択的、かつ、等方的にリセスすることによって形成した空隙表面に気相拡散法(GPD=Gas Phase Doping)でＰを拡散してｎ型半導体層１２０６を形成してダイオードを形成する。次に、ＣＶＤ法を用いてＣＶＤ窒化チタン膜１２０７、ルテニウム膜１２０８を形成し、通常のＲＩＥ技術を用いてエッチバックすることにより、Ｂドープ多結晶シリコン膜１２０３に形成した空隙部内にのみ残存させる。
【０１５７】
次に、図６５に示すように、電解鍍金法(EP=Electroplating)を用いて前記ルテニウム表面にニッケル膜を選択的に形成し、更にやはりＥＰ法を用いて白金膜１２０９を選択的に形成しＡＡ領域間に形成された空隙部を完全に埋め込む。これでＲＲＡＭ素子の上部電極が形成されたことになるが、この時点では抵抗素子はまだ形成されていない。次に、５００℃の酸素中で酸化処理を行う。白金膜１２０９は酸化されず酸素を透過するが、５００℃という低温を選択することで下部電極のルテニウム膜１２０８を酸化することなく、ニッケル膜を酸化し抵抗素子となるニッケル酸化膜１２１０を形成する。以上でＲＲＡＭメモリセルを形成する。
【０１５８】
以上、本発明のいくつかの実施形態を、第１〜第１１実施形態を参照して示したが、本発明の実施形態及び実施方法は、これらに留まるものではなく、実施形態中に示されたＡＡ領域形成方法、ゲート電極加工方法、コンタクト開口方法、階層選択ゲート形成方法、及び各材料系等を、適宜組み合わせて使用することが可能であり、その場合においても本発明の実施形態から期待される効果、即ち、単位面積あたりの集積度の向上を大幅な製造工程数の増加を招くことなく実現することが可能になるので、高集積メモリの製造が比較的容易に実現できることになる。
【０１５９】
さらに、上記実施形態は以下の態様を含む。
【０１６０】
（１）  基板に平行に積層された縞状のアクテイブエリア(ＡＡ)を有し、
基板に垂直方向に積層された前記各ＡＡは自己整合的に加工されており、
各ＡＡは基板に垂直方向の側面の一方または両方をチャネル領域として使用し、かつ、各ＡＡは長手方向に複数のゲート電極(ＧＣ)と直交し、
ＡＡとＧＣとの直交部分がメモリセルを形成し、
直交面内の複数のセルがゲート電極を共有することを特徴とする半導体メモリ。
【０１６１】
（（１）の態様による効果）
（ａ）メモリセルを積層することで単位面積あたりのビット容量を向上することができる。すなわち微細化を行わなくても集積度の向上が可能になる。
【０１６２】
（ｂ）ＳＯＩ構造になるため、ショートチャネル効果に対して強いトランジスタが実現できる。
【０１６３】
（ｃ）基本的にダブルゲート電極構造になるため、トランジスタの制御能力が改善する。
【０１６４】
（２）  基板に平行に積層された縞状のアクテイブエリア(ＡＡ)を有し、
基板に垂直方向に積層された前記各ＡＡは自己整合的に加工されており、
各ＡＡは基板に垂直方向の側面に記憶絶縁膜及びゲート電極が形成されており、
各ＡＡは長手方向に複数のゲート電極(ＧＣ)と直交し、
ＡＡとＧＣとの直交部分がメモリセルを形成し、
直交面内の各セルは隣接セルとゲート電極を共有し、
各ＡＡをはさむゲート電極は独立に駆動できるように配線によって接続されていることを特徴とする半導体メモリ。
【０１６５】
（（２）の態様による効果）
（ａ）一つのセルに２つの独立したゲート電極を設けることで多値記憶が可能になるので、微細化を行わなくても集積度の向上が可能になる。
【０１６６】
（３）  基板に平行に積層された縞状のアクテイブエリア(ＡＡ)を有し、
基板に垂直方向に積層された前記各ＡＡは自己整合的に加工されており、
各ＡＡは基板に垂直方向の側面に記憶絶縁膜及びゲート電極が形成されており、
各ＡＡは長手方向に複数のゲート電極(ＧＣ)と直交し、
ＡＡとＧＣとの直交部分がメモリセルを形成し、
各セルは第一、及び第二のゲート電極ではさまれた構造をもち、
第一のゲート電極はＡＡに直交する面内の各セルが共有し、
第二のゲート電極はＡＡに平行な方向に形成され、
ＡＡ方向に平行で基板に対して垂直な面内の複数のセルが共有することを特徴とする半導体メモリ。
【０１６７】
（（３）の態様による効果）
（ａ）各ＡＡにバックゲート電極を設けることができるので、データの消去時の記憶絶縁膜に書き込まれた電荷の引き抜きが容易になる。すなわち、消去特性が改善する。
【０１６８】
（４）  基板に平行に積層された縞状のアクテイブエリア(ＡＡ)を有し、
基板に垂直方向に積層された前記各ＡＡは自己整合的に加工されており、
各ＡＡは基板に垂直方向の側面に記憶膜及びゲート電極が形成されており、
各ＡＡは長手方向に複数のゲート電極(ＧＣ)と直交し、
ＡＡとＧＣとの直交部分がメモリセルを形成し、
各セルは絶縁膜とゲート電極とではさまれた構造をもち、
ＡＡ方向に平行で基板に対して垂直な面内の複数のセルがゲート電極を共有することを特徴とする半導体メモリ。
【０１６９】
（（４）の態様による効果）
（ａ）ＰＲＡＭやＲＲＡＭのような記憶膜の抵抗変化による電流量の変化をセンシングするセルではＡＡの両側にゲートを共有する記憶膜を設けた場合、記憶膜の一方がオンして抵抗が低下すると電流がもう一方の抵抗の高い記憶膜を流れなくなるために、もう一方の記憶膜をオンすることが困難になる。しかし、セルによってはＡＡの両端の記憶膜がオンする場合もあり、各セルの状態を一定に設定することが困難になるという問題がある。電極を一列おきに設けることで各ＡＡは片側のゲート電極のみで制御されることになるため上記書込み消去特性の不安定性が解消される。
【０１７０】
（５）  基板に平行に積層された縞状のアクテイブエリア(ＡＡ)と各ＡＡが共有するゲート電極(ＧＣ)とを有し、各ＡＡが単結晶シリコン、または多結晶シリコンで構成されることを特徴とする（１）〜（４）いずれか一つに記載される半導体メモリ。
【０１７１】
（６）  基板に平行に積層された縞状のアクテイブエリア(ＡＡ)と各ＡＡが共有するゲート電極(ＧＣ)とを有し、縞状に配置された各ＡＡの内基板に平行な面内のＡＡ群の属する階層を選択するための階層選択ゲートトランジスタを有することを特徴とする請求項（１）〜（５）いずれか一つに記載される半導体メモリ。
【０１７２】
（（６）の態様による効果）
（ａ）階層選択ゲートトランジスタを用いることで積層された各ＡＡからの引き出し配線をＡＡに直交する方向に引き出す必要がなく、全ての配線を最小pitch間隔で引き出すことが可能になるので、集積度の向上が容易である。
【０１７３】
（ｂ）周辺回路は基本的に従来のＮＡＮＤフラッシュメモリと同じですむために回路設計が容易である。
【０１７４】
（７）  基板に平行に積層された縞状のアクテイブエリア(ＡＡ)と各ＡＡが共有するゲート電極(ＧＣ)とを有し、積層された各ＡＡが基板表面から掘り下げられた凹部に形成されることを特徴とする（１）〜（６）いずれか一つに記載される半導体メモリ。
【０１７５】
（（７）の態様による効果）
（ａ）メモリセル部を、基板を掘り下げた凹部に形成することで、素子の段差を抑制することができるのでリソグラフィ工程、加工工程が容易になり、配線形成が容易になる。
【０１７６】
（８）  基板に平行に積層された縞状のアクテイブエリア(ＡＡ)と各ＡＡが共有するゲート電極(ＧＣ)とを有し、記憶素子がMONOS型(Metal-Oxide-Nitride-Oxide-Silicon)であることを特徴とする（１）〜（３）、（５）〜（７）いずれか一つに記載される半導体メモリ。
【０１７７】
（９）  基板に平行に積層された縞状のアクテイブエリア(ＡＡ)と各ＡＡが共有するゲート電極(ＧＣ)とを有し、記憶素子がMONOS型(Metal-Oxide-Nitride-Oxide-Silicon)であり、該記憶素子が形成されたＡＡ側壁が外に向けて曲率をもった形状であることを特徴とする（８）に記載される半導体メモリ。
【０１７８】
（（９）の態様による効果）
（ａ）チャネルに曲率をもたせることで電界集中によって実効的な電界を高めることで、書込み消去特性を改善することができる。
【０１７９】
（１０）  基板に平行に積層された縞状のアクテイブエリア(ＡＡ)と各ＡＡが共有するゲート電極(ＧＣ)とを有し、記憶素子がPRAM型(Phase Change RAM)であることを特徴とする（１）、（４）〜（７）いずれか一つに記載される半導体メモリ。
【０１８０】
（１１）  基板に平行に積層された縞状のアクテイブエリア(ＡＡ)と各ＡＡが共有するゲート電極(ＧＣ)とを有し、記憶素子がRRAM型(Resistive RAM)であることを特徴とする（１）、（４）〜（７）に記載される半導体メモリ。
【０１８１】
（１２）  （１）に記載される基板に平行に積層された縞状のアクテイブエリア(ＡＡ)を有し、基板に垂直方向に積層された前記各ＡＡを自己整合的に形成する方法として、半導体基板上に絶縁膜とエピタキシャルシリコン膜、または多結晶シリコン膜とを交互に積層し、ＡＡ形状に一括加工することによって形成することを特徴とする半導体メモリの製造方法。
【０１８２】
（１３）  （１）に記載される基板に平行に積層された縞状のアクテイブエリア(ＡＡ)を有し、基板に垂直方向に積層された前記各ＡＡを自己整合的に形成する方法として、半導体基板上にエピタキシャルシリコンゲルマニウム膜とエピタキシャルシリコン膜とを交互に積層し、ＡＡ形状に一括加工後にエピタキシャルシリコンゲルマニウム膜を選択ウエットエッチングで除去し、その空隙に絶縁膜を埋め込むことによって形成することを特徴とする半導体メモリの製造方法。
【０１８３】
（（１２）、（１３）の態様による効果）
（ａ）ＡＡを一括加工することで、メモリ層を何層積層しても最も微細な加工が要求されるＡＡ、ＧＣのリソグラフィは各一回ですむ。
【０１８４】
（（１３）の態様による効果）
（ａ）ＡＡ加工時にはエピタキシャルシリコンとエピタキシャルシリコンゲルマニウムの類似材料積層膜を加工すればよいので、RIEが容易に行える。
【０１８５】
（ｂ）ＡＡとなる各エピタキシャルシリコン層はエピタキシャル成長で形成するため、固相成長等の複雑な手順を要さないで良質な結晶性を有するトランジスタのチャネル領域を形成可能である。
【０１８６】
（１４）  （１）に記載される基板に平行に積層された縞状のアクテイブエリア(ＡＡ)に直交するゲート電極を形成する方法として、基板に平行に積層された縞状のアクテイブエリア(ＡＡ)とＡＡ間の絶縁膜との空隙部に導電体膜を埋め込み、反応性イオンエッチングで加工して形成することを特徴とする半導体メモリの製造方法。
【０１８７】
（１５）  （１）に記載される基板に平行に積層された縞状のアクテイブエリア(ＡＡ)に直交するゲート電極を形成する方法として、基板に平行に積層された縞状のアクテイブエリア(ＡＡ)とＡＡ間の絶縁膜との空隙部に絶縁体膜を埋め込み、ゲート電極の鋳型となる空隙を改めて形成後、記憶絶縁膜と導電体膜とを該空隙部に埋め込み、CMP法で加工して形成することを特徴とする半導体メモリの製造方法。
【０１８８】
（（１４）、（１５）の態様による効果）
（ａ）ＧＣを一括加工することで、メモリ層を何層積層しても最も微細な加工が要求されるＡＡ、ＧＣのリソグラフィは各一回ですむ。
【０１８９】
（（１５）の態様による効果）
（ａ）ＧＣをRIE困難なメタルで形成することが可能になる。
【０１９０】
（１６）  （１）に記載される基板に平行に積層された縞状のアクテイブエリア(ＡＡ)に接続するコンタクトプラグを形成する方法として、隣接する２つのＡＡにまたがるコンタクトプラグをＡＡの両端でＡＡ一本分ずらした形で配置することを特徴とする半導体メモリの製造方法。
【０１９１】
（（１６）の態様による効果）
（ａ）特に２層積層の場合、ＡＡの両端に同一平面上のＡＡの本数だけコンタクトプラグを作ることで、全てのＡＡにコンタクトプラグ2本を選んでアクセスすることができるようになるので、配線の形成が容易である。
【０１９２】
（１７）  （１）に記載される基板に平行に積層された縞状のアクテイブエリア(ＡＡ)に接続するコンタクトプラグを形成する方法として、請求項5に記載されたエピタキシャルシリコンゲルマニウム膜とエピタキシャルシリコン膜とを交互に積層した構造を、アルカリエッチングして結晶方位によるエッチングレート差を利用して、テーパー形状にエッチングすることを特徴とする半導体メモリの製造方法。
【０１９３】
（１８）  （１）に記載される基板に平行に積層された縞状のアクテイブエリア(ＡＡ)に接続するコンタクトプラグを形成する方法として、請求項４、乃至5に記載されたエピタキシャルシリコンゲルマニウム膜とエピタキシャルシリコン膜乃至絶縁膜とが交互に積層された構造を、塗布膜の裾引き形状を利用して、テーパー形状にエッチングすることを特徴とする半導体メモリの製造方法。
【０１９４】
（（１７）、（１８）の態様による効果）
（ａ）積層された各ＡＡに対して一括してコンタクトホールを開口することが可能になる。
【０１９５】
（１９）  （１）に記載される基板に平行に積層された縞状のアクテイブエリア(ＡＡ)の各階層を選択する階層選択ゲートトランジスタを形成する方法として、積層された各ＡＡを階段状に露出させるためのリソグラフィ工程及びエッチング工程と各ＡＡ上に階層選択ゲートトランジスタを一括して形成する工程とを有することを特徴とする半導体メモリの製造方法。
【０１９６】
（（１９）の態様による効果）
（ａ）積層されたＡＡを露出させ、階層選択ゲートトランジスタを形成するためのリソグラフィ工程は階層選択ゲートを一括加工することで、４層積層で３回、８層積層で４回、２ｎ層積層でｎ＋１回で済むので大幅な工程増を必要としない。
【０１９７】
（２０）  （１）に記載される基板に平行に積層された縞状のアクテイブエリア(ＡＡ)の拡散層の形成方法として、接触拡散、または気相拡散により拡散層を形成することを特徴とする半導体メモリの製造方法。
【０１９８】
（２１）  （１）に記載される基板に平行に積層された縞状のアクテイブエリア(ＡＡ)の拡散層の形成方法として、各ＡＡに直交するダミーゲート電極を形成する工程と、該ダミーゲート電極をマスクとして接触拡散、または気相拡散により拡散層を形成する工程と、該ダミーゲート電極を除去する工程と、該ダミーゲート電極を除去した空隙に記憶絶縁膜とゲート電極とを形成する工程とを有することを特徴とする半導体メモリの製造方法。
【０１９９】
（（２０）、（２１）の態様による効果）
（ａ）ダミーゲート電極を設けることで拡散層の形成が容易になる。
【０２００】
（２２）  （１）に記載される基板に平行に積層された縞状のアクテイブエリア(ＡＡ)へのダイオードの形成方法として、積層されたＡＡの列間に絶縁膜を埋め込む工程と、該絶縁膜にゲート電極の鋳型となる空隙を形成する工程と該絶縁膜をマスクとしてＡＡ側壁に凹部を形成して、ＡＡと型の異なる半導体膜を埋め込むことでダイオードを形成することを特徴とする半導体メモリの製造方法。
【０２０１】
（２３）  （１）に記載される基板に平行に積層された縞状のアクテイブエリア(ＡＡ)へのダイオードの形成方法として、積層されたＡＡの列間に絶縁膜を埋め込む工程と、該絶縁膜にゲート電極の鋳型となる空隙を形成する工程と該絶縁膜をマスクとしてＡＡ側壁に凹部を形成して、気相拡散を利用してＡＡと型の異なる半導体層を凹部表面に形成することでダイオードを形成することを特徴とする半導体メモリの製造方法。
【０２０２】
（（２２）、（２３）の態様による効果）
（ａ）ＲＲＡＭ、ＰＲＡＭ等の抵抗変化を検知するタイプの不揮発性メモリの積層が可能になる。
【０２０３】
（２４）  （１）に記載される基板に平行に積層された縞状のアクテイブエリア(ＡＡ)へのRRAM、PRAM等の電極の形成方法として、積層されたＡＡの列間に絶縁膜を埋め込む工程と、該絶縁膜にゲート電極の鋳型となる空隙を形成する工程と該絶縁膜をマスクとしてＡＡ側壁に凹状に埋め込まれたダイオードを形成する工程と、該凹部に電極膜を埋め込む工程とを有することを特徴とする半導体メモリの製造方法。
【０２０４】
（２５）  PRAMの形成方法として、積層されたＡＡ側壁に凹状に埋め込まれたダイオードに電極膜を埋め込む工程と、ＡＡ列間にカルコゲナイド（Chalcogenide）膜及び電極膜を埋め込む工程とを有することを特徴とする（２４）に記載の半導体メモリの製造方法。
【０２０５】
（２６）  RRAMの形成方法として、積層されたＡＡ側壁に凹状に埋め込まれたダイオードに第一の電極膜を埋め込む工程と、ＡＡ列間に記憶絶縁膜及び第二の電極膜を埋め込む工程とを有することを特徴とする（２４）に記載の半導体メモリの製造方法。
【０２０６】
（２７）  RRAMの形成方法として、積層されたＡＡ側壁に凹状に埋め込まれたダイオードに第一の電極膜を埋め込む工程と、ＡＡ列間に記憶絶縁膜となる導電体膜及び第二の電極膜を電解鍍金法で選択的に埋め込む工程と、第二の電極膜を介して該導電体膜を酸化して記憶絶縁膜を形成する工程とを有することを特徴とする（２４）に記載の半導体メモリの製造方法。
【０２０７】
（（２４）〜（２７）の態様による効果）
（ａ）ＲＲＡＭ、ＰＲＡＭ等の抵抗変化を検知するタイプの不揮発性メモリの積層が可能になる。
【０２０８】
（ｂ）記憶膜(ＰＲＡＭの場合、加熱することで抵抗が大きく(通常数千倍）変化するカルコゲナイド膜、ＲＲＡＭの場合、ＴｉＯ２、ＨｆＯ２、ＺｒＯ２、あるいはニッケル酸化物などの金属酸化物膜)の加工が不要になるために、新材料のＲＩＥ加工を必要としない。
【０２０９】
（（２７）の態様による効果）
（ａ）ＲＲＡＭの特性を引き出すのに有利な貴金属電極は加工が難しいという欠点があるが、電解鍍金で選択的に貴金属膜を形成することで、電極加工が不要になる。
【０２１０】
以上、この発明の実施形態によれば、大幅な工程増を伴わずにメモリ層を積層できる構造を持つ半導体メモリ及びその製造方法を提供できる。さらに、実施形態に開示された半導体メモリによれば、今後も引き続き半導体メモリ、特にフラッシュメモリの集積度向上を進展させることが可能になるので、今後も更にフラッシュメモリの応用範囲が広がっていくことが期待される。
【０２１１】
以上、この発明をいくつかの実施形態により説明したが、この発明は各実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０２１２】
また、各実施形態は単独で実施することが可能であるが、適宜組み合わせて実施することも可能である。
【０２１３】
また、各実施形態は種々の段階の発明を含んでおり、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
【図面の簡単な説明】
【０２１４】
【図１】図１はこの発明の第１実施形態に係る半導体メモリの主要な製造工程を示す斜視図
【図２】図２はこの発明の第１実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図３】図３はこの発明の第１実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図４】図４はこの発明の第１実施形態に係る半導体メモリの主要な製造工程を示す斜視図
【図５】図５はこの発明の第１実施形態に係る半導体メモリの主要な製造工程を示す斜視図
【図６】図６はこの発明の第１実施形態に係る半導体メモリの主要な製造工程を示す平面図
【図７】図７はこの発明の第１実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図８】図８はこの発明の第２実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図９】図９はこの発明の第２実施形態に係る半導体メモリの主要な製造工程を示す斜視図
【図１０】図１０はこの発明の第２実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図１１】図１１はこの発明の第２実施形態に係る半導体メモリの主要な製造工程を示す斜視図
【図１２】図１２はこの発明の第２実施形態に係る半導体メモリの主要な製造工程を示す斜視図
【図１３】図１３はこの発明の第２実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図１４】図１４はこの発明の第３実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図１５】図１５はこの発明の第３実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図１６】図１６はこの発明の第３実施形態に係る半導体メモリの主要な製造工程を示す斜視図
【図１７】図１７はこの発明の第３実施形態に係る半導体メモリの主要な製造工程を示す斜視図
【図１８】図１８はこの発明の第３実施形態に係る半導体メモリの主要な製造工程を示す斜視図
【図１９】図１９はこの発明の第３実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図２０】図２０はこの発明の第４実施形態に係る半導体メモリの主要な製造工程を示す斜視図
【図２１】図２１はこの発明の第４実施形態に係る半導体メモリの主要な製造工程を示す斜視図
【図２２】図２２はこの発明の第４実施形態に係る半導体メモリの主要な製造工程を示す斜視図
【図２３】図２３はこの発明の第５実施形態に係る半導体メモリの主要な製造工程を示す斜視図
【図２４】図２４はこの発明の第５実施形態に係る半導体メモリの主要な製造工程を示す斜視図
【図２５】図２５はこの発明の第５実施形態に係る半導体メモリの主要な製造工程を示す斜視図
【図２６】図２６はこの発明の第５実施形態に係る半導体メモリの主要な製造工程を示す斜視図
【図２７】図２７は第１〜第３実施形態に係る半導体メモリのＡＡ領域に垂直な面内を示す断面図
【図２８】図２８は第４実施形態に係る半導体メモリのＡＡ領域に垂直な面内を示す断面図
【図２９】図２９は第５実施形態に係る半導体メモリのＡＡ領域に垂直な面内を示す断面図
【図３０】図３０はこの発明の第６実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図３１】図３１はこの発明の第６実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図３２】図３２はこの発明の第６実施形態に係る半導体メモリの主要な製造工程を示す斜視図
【図３３】図３３はこの発明の第６実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図３４】図３４はこの発明の第６実施形態に係る半導体メモリの主要な製造工程を示す斜視図
【図３５】図３５はこの発明の第６実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図３６】図３６はこの発明の第６実施形態に係る半導体メモリの主要な製造工程を示す斜視図
【図３７】図３７はこの発明の第６実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図３８】図３８はこの発明の第６実施形態に係る半導体メモリの主要な製造工程を示す斜視図
【図３９】図３９はこの発明の第６実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図４０】図４０はこの発明の第６実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図４１】図４１はこの発明の第６実施形態の変形例に係る半導体メモリの断面図
【図４２】図４２はこの発明の第７実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図４３】図４３はこの発明の第７実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図４４】図４４はこの発明の第７実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図４５】図４５はこの発明の第７実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図４６】図４６はこの発明の第７実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図４７】図４７はこの発明の第７実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図４８】図４８はこの発明の第７実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図４９】図４９はこの発明の第７実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図５０】図５０はこの発明の第７実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図５１】図５１はこの発明の第７実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図５２】図５２はこの発明の第７実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図５３】図５３はこの発明の第８実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図５４】図５４はこの発明の第８実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図５５】図５５はこの発明の第８実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図５６】図５６はこの発明の第９実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図５７】図５７はこの発明の第９実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図５８】図５８はこの発明の第９実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図５９】図５９はこの発明の第９実施形態の変形例に係る半導体メモリを示す断面図
【図６０】図６０はこの発明の第１０実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図６１】図６１はこの発明の第１０実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図６２】図６２はこの発明の第１０実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図６３】図６３はこの発明の第１１実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図６４】図６４はこの発明の第１１実施形態に係る半導体メモリの主要な製造工程を示す断面図
【図６５】図６５はこの発明の第１１実施形態に係る半導体メモリの主要な製造工程を示す断面図
【符号の説明】
【０２１５】
101、201、301、401、501、601、701、801、901、1001、1101、1201…半導体基板、202、204、206、208、302、804…エピタキシャルシリコンゲルマニウム膜、203、205、207、209、210、303、306、402、502、601、805、902…エピタキシャルシリコン膜、102、105、106、109、110、211、212、506、905…シリコン熱酸化膜、702、704、802、808、903、1004、1104、1204…シリコン酸化膜、904、1002、1102、1202…ハードマスク、103、105…単結晶シリコン膜、104、106、108、305、407、504、803…プラズマCVDシリコン酸化膜、107、215、304、403、503、508、703、807…シリコン窒化膜、111、219、705…多結晶シリコン膜、112、308、213、707、809…トランジスタ、712、815…ゲート電極、723…選択ゲート、712、817…階層選択ゲートトランジスタ、812…ダミーゲート電極、113、214、309…STI、114、117、120、123、126、216、220、222、225、310、314、316、319、708、711、713、716、717、718、810、816、818、821、822、823、1005、1105、1205…層間絶縁膜、813…Asドープシリコン酸化膜、115、709…シリコン熱酸化膜/CVDシリコン窒化膜/ALD-アルミナ膜、218、814…熱酸化膜/CVDシリコン窒化膜/ALD-ハフニウムオキサイド膜、312…熱酸化膜/CVDシリコン窒化膜/ALD-ランタンアルミニウムオキサイド膜、405…熱酸化膜/CVDシリコン窒化膜/ALD-シリコン酸化膜、509…熱酸化膜/CVDシリコン窒化膜/ALD-ハフニウムアルミニウムオキサイド膜、907…熱酸化膜/シリコン窒化膜/シリコン酸化膜、116、406、507、510、806、908、1006、1106…Pドープ多結晶シリコン膜、706、1003、1103、1203…Bドープ多結晶シリコン膜、118、119、121、124、221、224、315、318、408、714、719、720、819、824、825…コンタクトプラグ、122、125、127、223、226、317、320、715、721、722、820、826、827…配線、217、307、311、404、505、811、906…SOG膜、313、1009、1107、1207…CVD窒化チタン膜、602…絶縁膜、603…記憶絶縁膜、604、605…ゲート電極、606…ゲート絶縁膜、607…バックゲート電極、1007…タングステン膜、1008…GST膜、1009、1206…n型半導体層、1108、1110、1208…ルテニウム膜、1109…ジルコニア膜、1209…白金膜、1210…ニッケル酸化膜
【図１】
2008078404.tif 000003
【図２】
2008078404.tif 000004
【図３】
2008078404.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2008078404.tif 000009
【図８】
2008078404.tif 000010
【図９】
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【図１０】
2008078404.tif 000012
【図１１】
2008078404.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2008078404.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
2008078404.tif 000030
【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
2008078404.tif 000036
【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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