(57)【要約】【目的】占有面積を低減すると共に適切な保護性能を確保するＥＳＤ保護回路を備える半導体集積回路を提供する。【構成】一方の導電型を有する主領域に形成されている少なくとも１つＭＯＳトランジスタと、前記主領域に接しつつ前記ＭＯＳトランジスタの周りに形成され、前記一方の導電型を有するガードリング領域と、を含む半導体集積回路装置であり、前記主領域に接しつつ前記ガードリング領域に対向して形成され、他方の導電型を有するアノード領域と、前記ガードリング領域の少なくとも１部からなるカソード領域とを含み、前記アノード領域と前記主領域と前記カソード領域とがダイオードを形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
一方の導電型を有する主領域に形成されている少なくとも１つＭＯＳトランジスタと、前記主領域に接しつつ前記ＭＯＳトランジスタの周りに形成され、前記一方の導電型を有するガードリング領域と、を含む半導体集積回路装置であって、
前記主領域に接しつつ前記ガードリング領域に対向して形成され、他方の導電型を有するアノード領域と、
前記ガードリング領域の少なくとも１部からなるカソード領域と、を含み、
前記アノード領域と前記主領域と前記カソード領域とがダイオードを形成することを特徴とする半導体集積回路装置。
【請求項２】
前記アノード領域は、前記ＭＯＳトランジスタと前記ガードリング領域との間に形成されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記アノード領域は、前記ＭＯＳトランジスタのドレイン領域に電気的に接続されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記アノード領域は、前記ＭＯＳトランジスタのドレイン領域に接して形成されていることを特徴とする請求項１記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電（ＥＳＤ：Electro-Static Discharge）破壊を防ぐためのＥＳＤ保護回路を備える半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路装置は、通常、ＥＳＤ破壊対策としてＥＳＤ保護回路を挿入することが必須となっている。例えば、動作上必要な出力トランジスタとは別に、ＥＳＤ保護回路としてのトランジスタまたはダイオードが半導体集積回路装置に挿入されていた。
【０００３】
ＥＳＤ保護回路としてトランジスタを用いる場合、保護トランジスタそのものが破壊されないようにするためには回路サイズを大きくする必要がある。しかしこれでは、ＥＳＤ保護回路が出力トランジスタよりも大きな面積を占有してしまうことになる。また、ＥＳＤ保護回路としてダイオードを用いる場合にしても、かかるダイオードが出力トランジスタとは異なる形状のため、個別の領域に出力トランジスタとダイオードとを形成する必要があり、ＥＳＤ保護回路としてトランジスタを用いる場合に比して回路サイズは小さくなるものの、ある程度の面積を占有してしまうという問題があった。
【０００４】
図１は、特許文献１に開示されている図面（図７）を引用して示している。開示される技術は、ＮＭＯＳフィールドトランジスタＡの周囲にｎウェルガードリング６を形成し、ｎウェルガードリング６をＰＭＯＳフィールドトランジスタＢのｎウェル３と括って、メタル５でストラップするものである。符号１はゲート電極、２は素子分離領域、４はメタルコンタクトである。かかる構成により、Ｖｓｓがポジティブのモードで、ＰＭＯＳトランジスタ側にＰＮＰＮパスを形成して既存のＶｃｃとＶｓｓとの間のダイオードを代置することによりレイアウト面積を減少させることができるとしている。
【特許文献１】特開２０００−４０７５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、かかるＰＮＰＮパスによる一種のサイリスタ構造は、一度ラッチアップ電流が流れ出すとこれを止められないため、半導体集積回路装置の正常動作が不可能になり、ひいては破壊に至ってしまうという問題がある。また出力トランジスタやガードリング領域の形成の結果として付随的に形成される、すなわち寄生的に形成されるＰＮＰＮパスを利用することは、保護ダイオードとして要求される性能、例えば電流容量等の保護性能を適切に確保し得ないという問題がある。
【０００６】
本発明の目的は、占有面積を低減すると共に適切な保護性能を確保するＥＳＤ保護回路を備える半導体集積回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明による半導体集積回路装置は、一方の導電型を有する主領域に形成されている少なくとも１つＭＯＳトランジスタと、前記主領域に接しつつ前記ＭＯＳトランジスタの周りに形成され、前記一方の導電型を有するガードリング領域と、を含む半導体集積回路装置であり、前記主領域に接しつつ前記ガードリング領域に対向して形成され、他方の導電型を有するアノード領域と、前記ガードリング領域の少なくとも１部からなるカソード領域とを含み、前記アノード領域と前記主領域と前記カソード領域とがダイオードを形成することを特徴とする。
【発明の効果】
【０００８】
本発明による半導体集積回路装置によれば、半導体基板上でガードリング領域に対向して配置されるアノード領域が設けられると共に該ガードリング領域をカソード領域とすることで保護ダイオードが形成される。これにより、占有面積を低減すると共に適切な保護性能を確保することができる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施例について添付の図面を参照しつつ詳細に説明する。
＜第１の実施例＞
図２は、本発明の第１の実施例を示し、半導体集積回路装置を上方から見た平面図を示している。半導体集積回路装置１０は、いわゆるＬＳＩ（Large Scale Integrated Circuit）を構成し、多様な機能を実現するためにＰＭＯＳトランジスタやＮＭＯＳトランジスタの如き多数の半導体素子がＰ型基板２０上に形成されていて、特に、図示される１つの出力トランジスタとしてＰＭＯＳトランジスタ７０がＰ型基板２０上でＮウェル３０を介して形成されている。ＰＭＯＳトランジスタ７０は、出力端子を介して外部と電気的に接続されることが想定され、ＥＳＤ保護対策が必要となる。
【００１０】
Ｎウェル３０は、本発明の構成要素である主領域を構成し、一方の導電型としてのＮ型を有している。本実施例において、一方の導電型はＮ型に対応し、他方の導電型はＰ型に対応する。
【００１１】
ＰＭＯＳトランジスタ７０を囲むようにして、Ｎ型ガードリング４０がＮウェル３０上に形成されている。ガードリング領域は、通常、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタからなるＣＭＯＳにおいて発生するおそれのあるラッチアップを防ぐために設けられる分離領域である。さらに、Ｎ型ガードリング４０を囲むようにしてＰ型基板ガードリング２１がＰ型基板２０上に形成されている。ＰＭＯＳトランジスタ７０とＮ型ガードリング４０との間には、本発明の特徴をなすアノード領域５０が形成される。アノード領域５０の形状は、Ｎ型ガードリング４０に対向するように形成される。四角形状のＮ型ガードリング４０の一辺に対向するように帯状に形成されても良いし、図示されるように、Ｎ型ガードリング４０の２辺に対向するようにＬ字型に形成されても良い、さらにはＰＭＯＳトランジスタ７０を取り囲むようにして形成されても良い。
【００１２】
アノード領域５０とＮウェル３０とＮ型ガードリング４０の少なくとも１部からなるカソード領域とにより、ＥＳＤ破壊から半導体集積回路装置１０を保護する保護ダイオードが形成される。アノード領域５０とＮ型ガードリング４０とが対向する長さとして対向長Ｌが定義される。対向長Ｌは、保護ダイオードに要求される電流容量等の保護性能を確定することから、適切に決定される必要がある。
【００１３】
図３は、図２に示された実線を含む断面Ｐ１を示している。ここで、Ｐ型基板２０の上部にＮウェル３０が形成されている。Ｎウェル３０の一部をドリフト領域７４としてＰＭＯＳトランジスタ７０が形成されている。ＰＭＯＳトランジスタ７０は、基板上に露出するＰ型高濃度領域７２及びＰ型高濃度領域７３と、ポリシリコン領域７１とを含んでいる。Ｐ型高濃度領域７２及びＰ型高濃度領域７３との間で製造過程においてＮウェル３０が露出し、該露出部分は絶縁層（図示せず）を介してポリシリコン領域７１に隣接している。ポリシリコン領域７１は、電界効果トランジスタとしてのゲート領域を構成し適切なコンタクト部材を介して半導体集積回路装置１０内部の他の信号経路に接続される。Ｐ型高濃度領域７２は、電界効果トランジスタとしてのドレイン領域を構成し適切なコンタクト部材を介して外部の出力端子ＰＡＤに接続される。Ｐ型高濃度領域７３は、電界効果トランジスタとしてのソース領域を構成し適切なコンタクト部材を介して電源Ｈｉｇｈに接続される。
【００１４】
Ｎ型高濃度領域４１及びＮ型高濃度領域４２が、図示されるＮウェル３０の両側に形成されている。Ｎ型高濃度領域４１及びＮ型高濃度領域４２は、図１に示されたＮ型ガードリング４０の一部を構成している。Ｎ型高濃度領域４１及びＮ型高濃度領域４２は、適切なコンタクト部材を介して電源Ｈｉｇｈに接続される。
【００１５】
Ｐ型基板ガードリング２１が、Ｐ型高濃度領域として図１に示された如き形状でＰ型基板２０の上部に形成されている。Ｐ型基板ガードリング２１は、適切なコンタクト部材を介して電源Ｌｏｗに接続される。
【００１６】
Ｐ型高濃度領域５１が、ＰＭＯＳトランジスタ７０と、Ｎ型ガードリングを構成するＮ型高濃度領域４１との間に形成されて、図１に示されたアノード領域５０の一部を構成している。P型高濃度領域５１は、適切なコンタクト部材を介して外部の出力端子ＰＡＤに接続される。P型高濃度領域５１とＮ型高濃度領域４１とは、Ｎウェル３０を介してＰＮ接合を実質的に実現して保護ダイオード６０を構成している。
【００１７】
図４は、図２及び図３に示された構造の等価回路を示している。ここで、ＰＭＯＳトランジスタ７０のゲートは半導体集積回路装置１０内部の他の信号経路（図示せず）に接続され、そのソースは電源Ｈｉｇｈに接続され、そのドレインは出力端子ＰＡＤに接続されている。同様にして、ＮＭＯＳトランジスタ８０のゲートは半導体集積回路装置１０内部の他の信号経路（図示せず）に接続され、そのソースは電源Ｌｏｗに接続され、そのドレインは出力端子ＰＡＤに接続されている。ＰＭＯＳトランジスタ７０及びＮＭＯＳトランジスタ８０の両方からなるＣＭＯＳ構成により半導体集積回路装置１０の出力ドライバが実現されている。
【００１８】
ＰＭＯＳトランジスタ７０のソース−ドレイン間には、等価的に保護ダイオード６０が接続され、ＮＭＯＳトランジスタ８０のソース−ドレイン間には、等価的に保護ダイオード６１が接続されている。保護ダイオード６０及び６１は、通常のＰＮ接続ダイオードと同様に、順方向立ち上がり電圧Ｖｆを備える性質がある。そこで、ＥＳＤの高電圧波形のサージ電圧が半導体集積回路装置１０に出力端子ＰＡＤに印加されたとしても、保護ダイオード６０及び６１のＶｆ、例えば０．６Ｖを超えた時点で、サージ電圧は保護ダイオード６０または６１を介して電源ラインへ抜けていくため、ＰＭＯＳトランジスタ７０またはＮＭＯＳトランジスタ８０に高電圧が掛かることなく放電破壊を防止することができる。
【００１９】
以上の第１の実施例において、ＰＭＯＳトランジスタのガードリング領域をＥＳＤ保護回路である保護ダイオードのカソード領域として共用すると共に、保護ダイオードのアノード領域でＰＭＯＳトランジスタの周囲を囲むことで、小面積で十分な能力を有するＥＳＤ保護回路が実現されている。また、アノード領域とガードリング領域とが対向する長さとしての対向長Ｌが適切に選択されることで、必要なＥＳＤ保護性能が確保される。
＜第２の実施例＞
図５は、本発明の第２の実施例を示し、半導体集積回路装置を上方から見た平面図を示している。半導体集積回路装置１０は、第１の実施例と同様に、１つの出力トランジスタとしてＰＭＯＳトランジスタ７０がＰ型基板２０上でＮウェル３０を介して形成されている。ＰＭＯＳトランジスタ７０は、出力端子を介して外部と電気的に接続されることが想定され、ＥＳＤ保護対策が必要となる。
【００２０】
ＰＭＯＳトランジスタ７０を囲むようにして、Ｎ型ガードリング４０がＮウェル３０上に形成されている。さらに、Ｎ型ガードリング４０を囲むようにしてＰ型基板ガードリング２１がＰ型基板２０上に形成されている。ＰＭＯＳトランジスタ７０とＮ型ガードリング４０との間には、本発明の特徴をなすアノード領域５０が、ＰＭＯＳトランジスタ７０のドレイン領域（Ｐ型高濃度領域）７２に接して形成される。アノード領域５０の形状は、Ｎ型ガードリング４０との間に適切な対向長を有するように形成される。
【００２１】
以上の第２の実施例において、出力トランジスタの出力端子側に接続されるドレイン領域と保護ダイオードのアノード領域とが接することで、より小面積なＥＳＤ保護回路を実現することができる。
【００２２】
以上の複数の実施例において、出力トランジスタのガードリング領域の少なくとも１部を保護ダイオードのカソード領域として共通に用いると共に、ガードリング領域との間でＰ型及びＮ型の異なる導電型が対向する対向長の大きさを適切に確保したアノード領域が設けられている。
【００２３】
保護ダイオードの性能は、ＰＮ接合の対向長の大きさで決まるが、出来るだけ大きな対向長が取れるようにして電流容量を確保する必要が有る。また、保護ダイオードそのものがノイズで誤動作しないようにするため、電子の供給能力等において十分な性能をもたせるために保護ダイオードの周囲にもガードリングや基板コンタクトが必要であり、面積を縮小するには限度がある。本発明を適用することによりガードリング領域がカソード領域として用いられ、保護ダイオードに要求される保護性能を損なわずに面積を縮小することが可能となっている。
【００２４】
尚、以上の複数の実施例において、出力トランジスタがＰＭＯＳトランジスタであるとして説明されたが、変形例として、ＭＯＳトランジスタ及び保護ダイオードについて、それらの導電型すなわちＰ型とＮ型とを入れ替えたることにより、出力トランジスタとしてのＮＭＯＳトランジスタと保護ダイオードとを組み合せた形態が実現される。この場合、Ｐ型基板上にＮＭＯＳトランジスタを設けるとするとＮウェルが不要となる。すなわち、Ｐ型基板が本発明の構成要素である主領域を構成し、一方の導電型としてのＰ型を有することになる。
【００２５】
また、他の変形例として、例えばドライバ端子のように、狭い間隔で配置される複数の出力トランジスタの場合は、ダイオードのカソードまたはアノードを複数の出力トランジスタの相互間に配置して共有することで面積をより縮小することも可能である。
【産業上の利用可能性】
【００２６】
本発明による半導体集積回路装置は、出力トランジスタを保護するＥＳＤ保護回路を備える半導体集積回路装置に限られず、入力端子の如く外部電界に曝される可能性があることでＥＳＤ保護回路を備えることが必須となる回路を含む半導体集積回路装置に適用され得る。
【図面の簡単な説明】
【００２７】
【図１】従来のＥＳＤ保護回路のレイアウトを示している図である。
【図２】本発明の第１の実施例を示し、半導体集積回路装置の平面図である。
【図３】図２に示された実線を含む断面Ｐ１を示す断面図である。
【図４】図２及び図３に示された構造の等価回路を示す回路図である。
【図５】本発明の第２の実施例を示し、半導体集積回路装置の平面図である。
【符号の説明】
【００２８】
１０  半導体集積回路装置
２０  Ｐ型基板
２１  Ｐ型基板ガードリング
３０  Ｎウェル
４０  Ｎ型ガードリング
４１、４２  Ｎ型高濃度領域
５０  アノード領域
５１  Ｐ型高濃度領域
６０、６１  保護ダイオード
７０  ＰＭＯＳトランジスタ
７１  ポリシリコン領域
７２、７３  Ｐ型高濃度領域
７４  ドリフト領域
８０  ＮＭＯＳトランジスタ
Ｌ  対向長
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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