(57)【要約】【課題】出力波形による誤差を低減でき、さらにＤＥＭアルゴリズムを適用し、素子ばらつきに起因する誤差を低減できるデジタル・アナログ変換回路を提供する。【解決手段】９値のデジタルコードはサーモメータコード変換回路２、一度に８個のＤ／Ａ変換素子を選択する選択ロジック４を介して１６個のＤ／Ａ変換素子に入力される。制御回路３は、Ｄ／Ａ変換クロックに同期して、選択ロジック４により選択されるＤ／Ａ変換素子が連続して同一のアナログコードを出力しないように制御する。これによりＤＡＣ１は、出力波形に依存する誤差を低減したＤ／Ａ変換を行う。さらに、それに適用するダイナミック・エレメント・マッチングのアルゴリズムを提案し、素子ばらつきに起因する変換レベルの誤差を低減する。【選択図】図１
2008092134.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ+1（Ｎは２以上の整数）値の入力デジタルコードに対して、アナログコードに変換して出力する２Ｎ個以上のデジタル・アナログ変換素子と、
Ｎ個のデジタル・アナログ変換素子を選択する選択手段と、
第１の変換タイミングにおける前記選択手段によるＮ個のデジタル・アナログ変換素子の選択に続く第２の変換タイミングにおいて、少なくともデジタル・アナログ変換に使用されている各デジタル・アナログ変換素子が同一のアナログコードを連続して出力しないように選択を制御する制御手段と、
を備えたことを特徴とするデジタル・アナログ変換回路。
【請求項２】
前記２Ｎ個以上のデジタル・アナログ変換素子は、ｍ×Ｎ個(ｍは2以上の整数)以上のデジタル・アナログ変換素子であり、
前記選択手段は、前記ｍ×Ｎ個のデジタル・アナログ変換素子からＨレベルのデジタルコードが入力されるデジタル・アナログ変換素子を選択する第１の選択部と、Ｌレベルのデジタルコードが入力されるデジタル・アナログ変換素子を選択する第２の選択部とを有し、
前記制御手段は、第１及び第２の選択部が、それぞれ選択するデジタル・アナログ変換素子を反対方向に巡回させることで、同一のデジタル・アナログ変換素子が第１の変換タイミングと第２の変換タイミングとに連続して同一のアナログコードを出力しないようにデジタル・アナログ変換素子の前記選択を制御することを特徴とする請求項１に記載のデジタル・アナログ変換回路。
【請求項３】
前記制御手段は、前記選択手段が前記第１の変換タイミングにおいてＮ個のデジタル・アナログ変換素子を選択した場合には、続く第２の変換タイミングにおいては前記Ｎ個のデジタル・アナログ変換素子以外からＮ個のデジタル・アナログ変換素子を選択するように前記選択を制御することを特徴とする請求項１に記載のデジタル・アナログ変換回路。
【請求項４】
前記２Ｎ個以上のデジタル・アナログ変換素子は、Ｎ+1値の入力デジタルコードに対して、2Ｎ個以上のデジタル・アナログ変換素子を持つデジタル・アナログ変換素子セットを2組有し、
前記選択手段は、一方のデジタル・アナログ変換素子セットでは、ｒ(ｒ≦Ｎの整数)個のＨレベルの入力デジタルコードのデジタル・アナログ変換素子を選択し、もう一方のデジタル・アナログ変換素子セットではＮ-ｒ個のＬレベルの入力デジタルコードのデジタル・アナログ変換素子を選択し、かつ、両デジタル・アナログ変換素子セットにおいてそれぞれ選択するデジタル・アナログ変換素子を巡回させることを特徴とする請求項３に記載のデジタル・アナログ変換回路。
【請求項５】
前記２Ｎ個以上のデジタル・アナログ変換素子は、Ｎ+1（Ｎは２以上の整数）値の入力デジタルコードに対して、Ｎ個のデジタル・アナログ変換素子を持ったＭ組(Ｍは3以上の整数)のデジタル・アナログ変換素子セットを形成し、
前記制御手段は、各デジタル・アナログ変換タイミングにおいて、前の変換タイミングで使用していないデジタル・アナログ変換素子セットからＨレベルのデジタルコードが入力される頻度とＬレベルのデジタルコードが入力される頻度が全てのデジタル・アナログ変換素子で均一となるように1組を選択し、
前記選択手段は、各デジタル・アナログ変換素子セットにおいて、それぞれ、Ｎ個のデジタル・アナログ変換素子をＨレベルまたはＬレベルが互いに反対方向に巡回させるように選択することを特徴とする請求項３に記載のデジタル・アナログ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、冗長なデジタル・アナログ変換素子を用いてデジタル・アナログ変換を行うデジタル・アナログ変換回路に関する。
【背景技術】
【０００２】
一般にデジタル・アナログ変換回路或いは変換器（ＤＡＣと略記）の出力波形には、Return To Zero(ＲＴＺ)波形とＮon-Return to Zero(ＮＲＴＺ)波形がある。図１１は、1Bit ＤＡＣにおける、ＲＴＺとＮＲＴＺの理想波形を示す。一般的な連続時間デルタ・シグマアナログ・デジタル変換回路或いは変換器（ＡＤＣと略記）等に使用されるＤＡＣの出力波形は積分器により積分されて出力される。  
現実のＤＡＣの出力波形（但し積分器で積分される前）は、図１２に示すように、立ち上がりと立下りの特性が異なるため、特にＮＲＴＺ出力のＤＡＣでは、入力コード（或いは出力コード）に依存して積分値の誤差が発生する。
【０００３】
図１２におけるＮＲＴＺの例に示すように、立ち上がりと立下りの差に起因する誤差をΔと仮定すると、入力コードがＨＨＨＬＬＨＬの場合ではその出力コードの誤差は斜線で示す数から分かるように3Δであるが、入力コードがＨＬＨＬＨＬＨの場合ではその誤差は6Δとなる。  
つまり、ＮＲＴＺの場合には、入力コードが連続する場合と不連続な場合とで、立ち上がりと立下りの差（立ち上がり、立ち下がり数）に起因する誤差の出力値が異なるため、その積分値も異なる。  
これに対して、ＲＴＺ出力のＤＡＣは、毎回ゼロの状態を遷移するため、誤差成分は入力コードに依存しない（ゲイン誤差になる）。  
一方、ＤＡＣ出力を積分する時、Ｄ／Ａ変換を行う同期信号となるクロックのクロック・ジッタ（以下、ジッタという）も誤差要因となる。積分器はクロック周期にわたりＤＡＣ出力を積分する。図１３に示すように、同じジッタ（σ[psec]）がＲＴＺ、ＮＲＴＺ出力のＤＡＣに与えられた場合、ＲＴＺ出力はＮＲＴＺ出力の1/δ (δ<1)倍の振幅となり、かつクロックが入力されるたびにジッタの影響を受けるので、ジッタの影響を受け易い。このジッタの影響は、広帯域になる程、特に深刻となる。
【０００４】
また、多bits のＤＡＣでは、Ｄ／Ａ変換素子の製造ばらつきに起因する変換レベルの誤差も、ＤＡＣの線形性を劣化する要因となる。  
この改善策として、第１及び第２の特許文献としての米国特許3,982,172および4,703,310に示されるような、動的要素のマッチング技術（ダイナミック・エレメント・マッチング、ＤＥＭと略記）を用いることで線形性が改善されることは、本分野において広く知られている。  
これは、各Ｄ／Ａ変換の際に同じ変換素子が選択されることを回避し、誤差を平均化させ、Ｄ／Ａ変換素子ばらつきに起因する高調波歪によるノイズを帯域外に追いやる作用、つまりノイズシェーピングの機能を持つ。
【０００５】
従来、連続時間デルタ・シグマＡＤＣ等を構成する場合、先に述べた出力波形に依存する誤差の影響を低減するため、ＲＴＺ出力のＤＡＣが用いられることが多かった。  
しかし、上述したようにＲＴＺ波形はジッタの影響を受け易く、広帯域の用途ではその影響が精度劣化に大きな影響を与える。  
上述した第１及び第２の特許文献は、ＤＥＭ処理によりＤ／Ａ変換素子のばらつきによる誤差を軽減できるが、出力波形の立ち上がり立ち下がりの差に起因する誤差を低減することができない。
【特許文献１】米国特許３，９８２．１７２
【特許文献２】米国特許４，７０３，３１０
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上述した点に鑑みてなされたもので、入力コードに依存する出力波形の誤差を低減できるデジタル・アナログ変換回路を提供し、さらにそれに適応するＤＥＭアルゴリズムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一実施形態に係るデジタル・アナログ変換回路は、Ｎ+1（Ｎは２以上の整数）値の入力デジタルコードに対して、アナログコードに変換して出力する２Ｎ個以上のデジタル・アナログ変換素子と、
Ｎ個のデジタル・アナログ変換素子を選択する選択手段と、
第１の変換タイミングにおける前記選択手段によるＮ個のデジタル・アナログ変換素子の選択に続く第２の変換タイミングにおいて、少なくともデジタル・アナログ変換に使用されている各デジタル・アナログ変換素子が同一のアナログコードを連続して出力しないように選択を制御する制御手段と、
を備えたことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、出力波形の立ち上がりと立下りの特性が異なることに起因する誤差を低減でき、さらにダイナミック・エレメント・マッチングアルゴリズムを適応することで、デジタル・アナログ変換素子の製造ばらつきに起因する変換レベルの誤差を低減できる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施形態を説明する。  
（第１の実施形態）
図１は本発明の第１の実施形態に係るデジタル・アナログ変換回路（ＤＡＣと略記）１の構成例を示す。  
このＤＡＣ１には、Ｎ+1（Ｎは２以上の整数）値の入力デジタルコードが入力される。図１の場合には、簡単化のためＮが８の場合で示している。Ｎ+1値、つまり９値の入力デジタルコードは、サーモメータコード変換回路２に入力されと共に、制御回路３にも入力される。  
サーモメータコード変換回路２は、９値の入力デジタルコードをサーモメータコードに変換する。なお、サーモメータコードとは、Ｈｉｇｈレベル、つまりＨ（或いは＋１）の個数（このため、Ｌｏｗレベル、つまりＬ（或いは−１）の個数も決まる）で表したコードのことである。
【００１０】
この選択ロジック４の入力端には、Ｎ＋１値、つまり9値のサーモメータデジタルコードが入力され、その出力端には２Ｎ個、つまり１６個のＤ／Ａ変換素子Ｅ_１〜Ｅ_16からなるＤ／Ａ変換素子セットＥ（図１では番号５を用いてＥ（５）で示す）が接続されている。
【００１１】
この選択ロジック４は、サーモメータコードに変換された８個のサーモメータデジタルコードを１６個のうちの８個のＤ／Ａ変換素子に入力されるように選択する。
【００１２】
この選択ロジック４による選択は、制御回路３により制御される。この制御回路３は、入力される入力デジタルコードを判別する。そして判別した入力デジタルコードにより選択ロジック４による選択を制御する。また、選択ロジック４による選択状態は、選択情報記憶手段として、例えばフリップフロップ（図面中ではＦ／Ｆと略記）６により記憶される。
【００１３】
そして、時系列で選択ロジック４に入力されるサーモメータデジタルコードに対して、制御回路３は、フリップフロップ６に記憶された選択情報を参照して、選択ロジック４の選択を制御する。例えば、制御回路３は、前に選択された選択情報を参照等して、次に選択ロジック４が選択する動作を制御する。制御回路３による制御により、選択ロジック４は、選択された全てのＤ／Ａ変換素子において、同じＤ／Ａ変換素子が連続して同一のアナログコードを出力しないように選択する。
【００１４】
なお、図１に示す構成例では、制御回路３には、9値の入力デジタルコードが入力される構成で示してあるが、サーモメータコード変換回路２の出力であるサーモメータデジタルコードが入力される構成にしても良い。
【００１５】
また、図１に示す構成例に限らず、例えば選択ロジック４自体が、フリップフロップ６を有し、このフリップフロップ６に記憶された選択情報に基づいて、同じＤ／Ａ変換素子が連続して同一のアナログコードを出力しないように選択するようにしても良い。
【００１６】
１６個のＤ／Ａ変換素子Ｅ_１〜Ｅ_16の出力信号は、加算器７に入力され、加算器７は、これらの出力信号を加算してＤＡＣ１の出力端からＤ／Ａ変換されたアナログ信号を出力する。  
このように第１の実施形態に係るＤＡＣ１は、Ｎ+1値の入力デジタルコードに対して、冗長なＤ／Ａ変換素子を設けたＤ／Ａ変換素子セットＥを有する。より具体的には、Ｎ+1値の入力デジタルコードに対して２Ｎ個以上の冗長なＤ／Ａ変換素子数を有している。図１の場合には、Ｄ／Ａ変換素子数を２Ｎ個以上とした場合の最小構成数となる２Ｎ個としている。
【００１７】
そして、このような構成にすることにより、以下で説明するようにＮＲＴＺ信号でも入力コードに依存する誤差を解消ないしは十分に低減して、高精度のデジタル・アナログ変換ができるようにしている。  
また、本実施形態に係るＤＡＣ１においては、Ｄ／Ａ変換に使用されるＤ／Ａ変換素子にはＨ或いはＬの２値のサーモメータデジタルコードが入力されることになるが、同じＤ／Ａ変換素子が連続して同一のアナログコードを出力しないように選択を制御する。これにより、ＤＡＣ１は、ジッタの影響が小さいＮＲＴＺ出力を扱うことができ、かつ立ち上がり立ち下がりによる誤差を低減できる。  
次に本実施形態に係るＤＡＣ１によるＤ／Ａ変換の動作を、詳細に説明する。
【００１８】
図２は、図１に示したＤＡＣ１等によるＤ／Ａ変換の選択アルゴリズムの一例を示す。図２においては、図１に示した１６個のＤ／Ａ変換素子Ｅ_１〜Ｅ_16を、単にＤ／Ａ変換素子の下のセルに、番号１〜１６で略記している。
【００１９】
また、図２ではこれらのＤ／Ａ変換素子Ｅ_１〜Ｅ_16に入力される８個のサーモメータデジタルコードをその下側にＨとＬで示し、またその際、加算器７から出力されるアナログ出力を左側に示している。  この例では、入力されるサーモメータデジタルコードがＨであると、Ｄ／Ａ変換素子出力は＋１、Ｌであると−１として加算器７により加算して出力する場合で示す。
【００２０】
従って、図２に示すようにＨが８個の場合、Ｈが７個でＬが１個の場合、Ｈが６個でＬが２個の場合、…、Ｌが８個の場合には、アナログ出力はそれぞれ＋８、＋６、＋４、…、−８に相当する９値となる。また、図２において空白となっている部分に相当するＤ／Ａ変換素子は、選択ロジック４により選択されていないＤ／Ａ変換素子を示している。この選択されていない状態を、明示的に示すために符号Ｚを用いている。なお、後述する他の実施形態においても、このような変換例で説明する。
【００２１】
図２に示すように、一度に８個のＤ／Ａ変換素子にＨ(+1)またはＬ(-1)のサーモメータデジタルコードが入力され、それ以外のＤ／Ａ変換素子にはサーモメータデジタルコードが入力されず、選択されない(Ｚ)。つまり、Ｄ／Ａ変換素子には、このＨ、Ｌ、Ｚの3つの状態が存在する。そして、１６個からなるＤ／Ａ変換素子セットＥにおけるどのＤ／Ａ変換素子にＨまたはＬが入力されるかは、選択ロジック４によって選択される。これにより、９値の入力デジタルコードが、アナログ出力に変換される。  
この場合の動作は、以下のようになる。
【００２２】
(1)例えばあるＤ／Ａ変換タイミングとなるＤ／Ａ変換クロックに同期して入力されるサーモメータデジタルコードが、ＨＨＨＨＨＨＬＬとする。この場合、ＤＡＣ１によりＤ／Ａ変換して出力されるアナログ出力は+4となるので、ＨＨＨＨＨＨＬＬ（+4)と表記する。また、このとき、Ｄ／Ａ変換素子Ｅ_5、Ｅ_16にＨが、Ｄ／Ａ変換素子Ｅ_6、Ｅ_7にＬが入力されているとする。それ以外のＤ／Ａ変換素子には信号は入力されない(Ｚ)。  
(2)次のＤ／Ａ変換クロック（以下、単にクロックと略記）でサーモメータデジタルコードがＨＨＨＨＨＬＬＬ(+2)となったとすると、選択ロジック４は、Ｈが入力されていたＤ／Ａ変換素子Ｅ_5Ｅ_16以外の素子Ｅ_6-Ｅ_15からＨが入力されるものを5個選択し、Ｌが入力されていたＥ_6、Ｅ_７以外のＤ／Ａ変換素子Ｅ_5、Ｅ_8-Ｅ_16からＬが入力されるものを3個選択する。
【００２３】
(3)図２の例では、Ｈが入力されるＤ／Ａ変換素子としてＥ_6-Ｅ_10を、Ｌが入力されるＤ／Ａ変換素子としてＥ_11-Ｅ_13を選択している。それ以外のＤ／Ａ変換素子Ｅ_5、Ｅ_14-Ｅ_16はＺである。  
(4)さらに次のクロックでサーモメータデジタルコードがＨＨＨＨＬＬＬＬ(0)となったとすると、選択ロジック４は、Ｈが入力されていたＤ／Ａ変換素子Ｅ_6-Ｅ_10以外からＨが入力されるＤ／Ａ変換素子を4個選択し、Ｌが入力されていた素子Ｅ_11-Ｅ_13以外からＬが入力されるＤ／Ａ変換素子を4個選択する。
【００２４】
(5)図２の例では、Ｈが入力されるＤ／Ａ変換素子としてＥ_11-Ｅ_14を、Ｌが入力されるＤ／Ａ変換素子としてＥ_15、Ｅ_16、Ｅ_１、Ｅ_2を選択している。それ以外のＤ／Ａ変換素子Ｅ_3-Ｅ_10はＺである。  
(6)同様に、クロックが入力されるたびに、サーモメータデジタルコードに応じて、選択ロジック４はＨが入力されていたもの以外のＤ／Ａ変換素子からＨが入力されるＤ／Ａ変換素子を選択し、Ｌが入力されていたもの以外のＤ／Ａ変換素子からＬが入力されるＤ／Ａ変換素子を選択する。選択されなかったＤ／Ａ変換素子はＺとなる。
【００２５】
図３は、図２においてクロックに同期して例えばＤ／Ａ変換素子Ｅ_1とＥ_2が選択される様子と、その場合の出力コードを示す。  
本実施形態に係るＤＡＣ１では、信号が入力されるＤ／Ａ変換素子数の2倍以上のＤ／Ａ変換素子をもったＤ／Ａ変換手段を使用する。  
そして、あるクロックにおいてＨが入力されたＤ／Ａ変換素子には、次のクロックではＬが入力されるかＺの状態に、同様にＬが入力されたＤ／Ａ変換素子は、次のクロックではＨが入力されるかＺの状態になるようなＤ／Ａ変換素子選択アルゴリズムが適用される。  これにより、このＤＡＣ１は、選択された全てのＤ／Ａ変換素子において、同一のＤ／Ａ変換素子が連続して同一コードを出力することがない。このため、このＤＡＣ１を用いることにより、ＮＲＴＺ出力による出力波形の立ち上がり立下りの差に起因する誤差のコード依存性を回避することができる。  
本実施形態に係るＤＡＣ１では、同一のＤ／Ａ変換素子での出力信号の遷移は、図２或いは図３に示すようにＨ⇔Ｚ、Ｌ⇔Ｚの他にＨ⇔Ｌという状態がある。  
上述したように本実施形態に係るＤＡＣ１によれば、選択された全てのＤ／Ａ変換素子において、同一のＤ／Ａ変換素子が連続して同一コードを出力することがない。このため、ＮＲＴＺ出力による出力波形の立ち上がり立下りの差に起因する誤差のコード依存性を回避することができる。従って、このＤＡＣ１は、精度の高いＤ／Ａ変換を行うことができる。
【００２６】
また、本実施形態に係るＤＡＣ１は、ジッタの影響の少ないＮＲＴＺを出力するＤＡＣに適用することもできる。例えば、広帯域のマルチビット連続時間デルタ・シグマＡＤＣなどにも適用できる。
【００２７】
（第２の実施形態）
次に本発明の第２の実施形態を説明する。第１の実施形態に係るＤＡＣ１は、Ｄ／Ａ変換素子選択アルゴリズムとして、ＮＲＴＺ出力波形で顕著になる出力波形の立ち上がりと立ち下がりの差等に起因する入力コード依存性を解消ないしは低減した。  
本実施の形態に係るＤＡＣ１１は、入力コード依存性を低減すると共に、Ｄ／Ａ変換素子間のばらつきに起因する誤差を低減し、さらに、線形性を向上させることができるダイナミック・エレメント・マッチング(ＤＥＭ)アルゴリズムを適用する。  
図４は本実施形態に係るＤＡＣ１１の構成の一例を示す。
【００２８】
本実施形態に係るＤＡＣ１１は、Ｎ+1値の入力デジタルコードに対して、Ｎ個のＤ／Ａ変換素子の２倍以上のＤ／Ａ変換素子を有する1組のＤ／Ａ変換素子セット５を有する。また、このＤＡＣ１１は、Ｄ／Ａ変換素子セット５から一度にＮ個のＤ／Ａ変換素子を選択するＤ／Ａ変換素子選択アルゴリズムを実現する選択ロジック４を有する。  
この選択ロジック４は、2つの選択ロジック部ＤＥＭＨ  ４ａ、ＤＥＭＬ  ４ｂを有する。尚、明細書中では４ａ、４ｂを併記することを省略する。  
本実施形態に係るＤ／Ａ変換素子選択アルゴリズムは、第１の実施形態に係るＤ／Ａ変換素子選択アルゴリズムに１次のＤＥＭアルゴリズムを適用したものである。  
このＤ／Ａ変換素子選択アルゴリズムは、1組のＤ／Ａ変換素子セットＥから、Ｈ(+1)が入力されるＤ／Ａ変換素子と、Ｌ(-1)が入力されるＤ／Ａ変換素子との変換素子数の合計がＮ個を選択する。
【００２９】
Ｄ／Ａ変換素子セット５におけるどのＤ／Ａ変換素子にＨ(+1)が入力されるかは選択ロジック部ＤＥＭＨにより、Ｌ(-1)が入力されるかは選択ロジック部ＤＥＭＬにより、それぞれ1次のＤＥＭアルゴリズムが実行されるように選択される。  
また、2つの選択ロジック部ＤＥＭＨ、ＤＥＭＬは、入力デジタルコードが入力される２つのポインタ回路１２Ａ、１２Ｂとそれぞれ接続されている。  
ポインタ回路１２Ａ、１２Ｂは、入力デジタルコードにおけるそれぞれＨ、Ｌの数に対応してポインタ回路１２Ａ、１２Ｂ内に設けられたメモリ領域上に選択ロジック部ＤＥＭＨ、ＤＥＭＬの選択情報、つまり選択されたＤ／Ａ変換素子の情報（Ｅ_1等）をアドレスのように格納すると共に、ＤＥＭを実現するようにその選択情報（アドレス）をＤ／Ａ変換素子Ｅ_1、Ｅ_16のなかで変更（シフト）する、つまりアドレス変数を扱うポインタの如くに制御する。
【００３０】
また、ポインタ回路１２Ａ、１２Ｂの選択情報は、それぞれフリップフロップ１３Ａ、１３Ｂに記憶される。そして、次のクロックになると、ポインタ回路１２Ａ、１２Ｂは、フリップフロップ１３Ａ、１３Ｂに記憶されている前の選択情報を参照して、ＤＥＭを実現するように選択情報を変更する。これにより、Ｎ＋1値の入力デジタルコードが、ＤＥＭアルゴリズムに従ってアナログ出力に変換される。  
本実施形態において、最小のＤ／Ａ変換素子数の構成は、Ｎ+1値の入力デジタルコードに対して2Ｎ個のＤ／Ａ変換素子を持った１組のＤ／Ａ変換素子セットＥを備えた構成であり、このＤ／Ａ変換素子セットＥからＤ／Ａ変換素子を選択する2つの選択ロジック部ＤＥＭＨ、ＤＥＭＬを備えている。図４では簡単化のために、9値の入力デジタルコードをアナログ出力に変換する(Ｎ=8の場合の)ＤＡＣ１１の構成例として示している。なお、図４に示すＤＡＣ１１は、上述した構成要素の他に、図１で示したＤＡＣ１の場合と同様にサーモメータコード変換回路２と、加算器７とが設けてある。
【００３１】
次に主に図５に示すＤ／Ａ変換素子選択アルゴリズム、つまり、ＤＥＭを実現するＤＥＭアルゴリズムを参照してその動作を説明する。  
(1)このＤＡＣ１１は、図４に示したように16個のＤ／Ａ変換素子を持った１組のＤ／Ａ変換素子セットＥと、2つの選択ロジック部ＤＥＭＨ、ＤＥＭＬを有する。２つの選択ロジック部ＤＥＭＨ、ＤＥＭＬによるＤ／Ａ変換素子の選択は、それぞれポインタ回路１２Ａ、１２Ｂにより決定される。  
(2)まず、２つの選択ロジック部ＤＥＭＨ、ＤＥＭＬにおける初期設定における選択されたアドレスに相当するＤ／Ａ変換素子（以下、ポインタで略記）はそれぞれＤ／Ａ変換素子Ｅ_1、Ｅ_16にあるとする。
【００３２】
(3)サーモメータデジタルコードがＨＨＨＨＨＬＬＬ(+2)のとき、選択ロジック部ＤＥＭＨはＨが入力されるＤ／Ａ変換素子としてＤ／Ａ変換素子セット５におけるＤ／Ａ変換素子Ｅ_1-Ｅ_5を、選択ロジック部ＤＥＭＬ は、Ｌが入力されるＤ／Ａ変換素子としてＤ／Ａ変換素子セット５におけるＤ／Ａ変換素子Ｅ_16-Ｅ_14を選択する。  
(4)次のクロックでは、選択ロジック部ＤＥＭＨのポインタは、Ｈが入力されていたＤ／Ａ変換素子Ｅ_5の次のＤ／Ａ変換素子Ｅ_6へ、選択ロジック部ＤＥＭ１Ｌに対するポインタは、Ｌが入力されていたＤ／Ａ変換素子Ｅ_14の1つ前のＤ／Ａ変換素子Ｅ_13へ移動する。  
(5)サーモメータデジタルコードＨＨＨＨＨＨＨＬ(+6)のとき、Ｈが入力されるＤ／Ａ変換素子としてＤ／Ａ変換素子セット５におけるＤ／Ａ変換素子Ｅ_6-Ｅ_12が選択され、Ｌが入力されるＤ／Ａ変換素子としてＤ／Ａ変換素子セット５におけるＤ／Ａ変換素子Ｅ_13を選択する。
【００３３】
(6)さらに次のクロックでは、選択ロジック部ＤＥＭＨのポインタは、Ｄ／Ａ変換素子Ｅ_12の次のＤ／Ａ変換素子Ｅ_13へ、選択ロジック部ＤＥＭＬのポインタは、Ｄ／Ａ変換素子Ｅ_13の１つ前のＤ／Ａ変換素子Ｅ_12へ移動する。  
(7)サーモメータデジタルコードにより、選択ロジック部ＤＥＭＨは、Ｈが入力されるＤ／Ａ変換素子としてＥ_13から選択し、選択ロジック部ＤＥＭＬは、Ｌが入力されるＤ／Ａ変換素子 としてＥ_12から選択ロジック部ＤＥＭＨとは逆方向に選択する。  
(8)クロックが入力されるたびに、選択ロジック部ＤＥＭＨ と選択ロジック部ＤＥＭＬは、ＨとＬが入力されるＤ／Ａ変換素子をそれぞれ反対方向に巡回して選択するという同様の動作を繰り返す。
【００３４】
このような動作を行う本実施形態においては、ＤＡＣ１１で選択されるＤ／Ａ変換素子数の2倍以上のＤ／Ａ変換素子をもったＤ／Ａ変換素子セット５を使用することで、あるクロックでＨが入力されたＤ／Ａ変換素子は、次のクロックではＬが入力されるか、選択されない状態(Ｚ)になる。同様にＬが入力されたＤ／Ａ変換素子は、次のクロックではＨが入力されるか、選択されない状態になる。  
同一のＤ／Ａ変換素子での出力信号の遷移は、Ｈ⇔Ｚ、Ｌ⇔Ｚの他にＨ⇔Ｌという状態がある。これにより、選択された全てのＤ／Ａ変換素子において同一のＤ／Ａ変換素子が連続して同一コードを出力することがない。
【００３５】
このため、第１の実施形態で説明したのと同様に、出力波形の立ち上がりと立下りの差に起因する誤差のコード依存性を回避することができる。また、ジッタの影響が小さいＮＲＴＺ出力も扱うことができ、かつ立ち上がり立ち下がりによる誤差を低減できる。
【００３６】
さらに、本実施形態においては、ＨとＬに対して、逆方向の1次のＤＥＭアルゴリズムを適応することで、ＤＥＭの効果によりＤ／Ａ変換素子間のばらつきによる誤差を低減できる。  
つまり、Ｄ／Ａ変換の際に同じ素子が選択されることを回避し、誤差を平均化し、Ｄ／Ａ変換素子のばらつきに起因する高調波歪みによるノイズをＤ／Ａ変換の帯域外に追いやり、Ｄ／Ａ変換の線形性を向上する作用、つまりノイズシェーピングの効果を有する。
【００３７】
（第３の実施形態）
次に本発明の第３の実施形態を説明する。第１の実施形態のＤＡＣ１では、出力信号の遷移が、Ｈ⇔Ｚ、Ｌ⇔Ｚの他にＨ⇔Ｌという状態がある。  
本実施形態では、信号遷移が、Ｈ⇔Ｚ、Ｌ⇔Ｚの状態のみを持つＤＡＣの構成と、Ｄ／Ａ変換素子選択アルゴリズムを説明する。  
本実施形態に係るＤＡＣは、例えば図１に示したＤＡＣ１を採用することができる。但し、制御回路３は、第１の実施形態の場合とは異なる制御を行う。
【００３８】
本実施形態に係るＤＡＣは、Ｎ+1値の入力デジタルコードに対して、2Ｎ個以上のＤ／Ａ変換素子を持つＤ／Ａ変換素子セット５を備える。  
そのＤ／Ａ変換素子セット５に対して、信号が入力されるＮ個のＤ／Ａ変換素子を選択する選択ロジック４を有する。Ｎ個のＤ／Ａ変換素子には、Ｈ(+1)またはＬ(-1)が入力され、それ以外のＤ／Ａ変換素子は選択されず信号は入力されない(Ｚ)。  
Ｄ／Ａ変換素子には、このＨ、Ｌ、Ｚの3つの状態が存在する。Ｄ／Ａ変換素子セット５のどのＤ／Ａ変換素子にＨまたはＬが入力されるかは、選択ロジック４によって選択される。
【００３９】
これにより、Ｎ+1値の入力デジタルコードが、アナログ出力に変換される。  
簡単化のために、9値の入力デジタルコードをアナログ出力に変換する(Ｎ=8の場合の)ＤＡＣを例として、選択ロジック４等によるアルゴリズムを説明する。Ｄ／Ａ変換素子数は、最小の16個とする。このときのＤ／Ａ変換素子選択アルゴリズムの一例を図６に示す。図６に示すように、-8,-6,-4,-2,0,2,4,6,8の9値のアナログ出力を得ることができる。  
以下、その動作をより詳細に説明する。
【００４０】
(1)本実施形態に係るＤＡＣは、16個のＤ／Ａ変換素子を持つＤ／Ａ変換素子セットＥを有し、Ｄ／Ａ変換素子を選択する選択ロジック４を持つ。  
(2)例えばサーモメータデジタルコードが、ＨＨＨＨＨＨＬＬ(+4)のとき、Ｄ／Ａ変換素子Ｅ_1-Ｅ_6にＨが、Ｄ／Ａ変換素子Ｅ_7、Ｅ_8にＬが入力されているとする。それ以外のＤ／Ａ変換素子Ｅ_9-Ｅ_16には信号は入力されない(Ｚ)。  
(3)次のクロックでサーモメータデジタルコードがＨＨＨＨＨＬＬＬ(+2)となったとすると、選択ロジック４は、ＨまたはＬが入力されていたＤ／Ａ変換素子Ｅ_1-Ｅ_8以外のＤ／Ａ変換素子、つまり状態がＺであったＤ／Ａ変換素子Ｅ_9-Ｅ_16からＨが入力されるものを5個選択し、Ｌが入力されるものを3個選択する。図６の例では、Ｈが入力されるＤ／Ａ変換素子としてＥ_9-Ｅ_13を、Ｌが入力されるＤ／Ａ変換素子としてＥ_13-Ｅ_16を選択している。それ以外のＤ／Ａ変換素子Ｅ_1-Ｅ_8はＺである。
【００４１】
(4)さらに次のクロックでサーモメータデジタルコードがＨＨＨＨＬＬＬＬ(0)となったとすると、選択ロジック４は、ＨまたはＬが入力されていたＤ／Ａ変換素子Ｅ_9-Ｅ_16以外のＤ／Ａ変換素子、つまり状態がＺであったＤ／Ａ変換素子Ｅ_1-Ｅ_8からＨが入力されるものを4個選択し、Ｌが入力されるものを4個選択する。図６の例では、選択ロジック４は、Ｈが入力されるＤ／Ａ変換素子としてＥ_1-Ｅ_4を、Ｌが入力されるＤ／Ａ変換素子としてＥ_5-Ｅ_8を選択している。それ以外のＤ／Ａ変換素子Ｅ_9-Ｅ_10はＺである。  
(5)同様に、クロックが入力されるたびに、サーモメータデジタルコードに対して、選択ロジック４は、ＨまたはＬが入力されていた以外のＤ／Ａ変換素子、つまり状態がＺであったＤ／Ａ変換素子から、信号が入力されるＤ／Ａ変換素子を選択する。前のクロックで選択されていたＤ／Ａ変換素子が、必ずＺとなるように選択ロジック４は、選択する。
【００４２】
本実施形態のＤＡＣでは、信号が入力されるＤ／Ａ変換素子数の2倍以上のＤ／Ａ変換素子をもったＤ／Ａ変換素子セットＥを使用し、あるクロックで選択されたＤ／Ａ変換素子は次のクロックでは選択されない(Ｚ)という選択アルゴリズムを適用する。  
これにより、同一のＤ／Ａ変換素子において連続して同一のアナログコードを出力することはない。このため、ＮＲＴＺ出力による出力波形の立ち上がり立下りの差に起因する誤差のコード依存性を回避することができる。また、同一のＤ／Ａ変換素子における出力信号の遷移は必ずＨ⇔Ｚ、Ｌ⇔Ｚである。  
このように、Ｈ⇔Ｌの遷移を禁止して、Ｈ⇔Ｚ、Ｌ⇔Ｚの遷移のみに制限することにより、Ｈ⇔Ｌの遷移の場合に発生するより大きな立ち上がりや立ち下がり特性の影響を低減できる。従って、本実施形態によれば、より高精度のＤ／Ａ変換を実現できる。
【００４３】
（第４の実施形態）
次に本発明の第４の実施形態を説明する。本実施形態は、第３の実施形態のＤＡＣのＤ／Ａ変換素子選択アルゴリズムに対して、Ｄ／Ａ変換素子間のミスマッチによる誤差を低減し、線形性を向上させることができるダイナミック・エレメント・マッチング(ＤＥＭ)アルゴリズムを適用したものである。  
図７は本実施形態に係るＤＡＣ２１を示す。このＤＡＣ２１は、Ｎ+1値の入力デジタルコードに対して、Ｎ個のＤ／Ａ変換素子の2倍以上のＤ／Ａ変換素子をそれぞれ持った2組のＤ／Ａ変換素子セットＥ２Ｈ 、Ｅ２Ｌ （図７では５Ａ、５Ｂでも示している）を有する。  
2組のＤ／Ａ変換素子セットＥ２Ｈ、Ｅ２Ｌを構成する各Ｄ／Ａ変換素子の出力信号は加算器７に入力され、この加算器７で加算されてアナログ信号が出力される。
【００４４】
また、このＤＡＣ２１は、それぞれのＤ／Ａ変換素子セットＥ２Ｈ、Ｅ２Ｌから合計でＮ個のＤ／Ａ変換素子を選択するための2つの選択ロジックＤＥＭ２Ｈ、ＤＥＭ２Ｌ（図７では４Ｈ、４Ｌでも示している）を有し、各選択ロジックＤＥＭ２Ｈ、ＤＥＭ２Ｌは、図４の場合と同様にサーモメータコード変換回路２を介してサーモメータデジタルコードが入力される。  
また、図４の場合と同様に、各選択ロジックＤＥＭ２Ｈ、ＤＥＭ２Ｌは、それぞれポインタ回路１２Ａ、１２Ｂに接続され、各ポインタ回路１２Ａ、１２Ｂは図４の場合と同様にフリップフロップ１３Ａ、１３Ｂとそれぞれ接続されている。そして、このＤＡＣ２１は、以下に説明するＤ／Ａ変換素子選択アルゴリズムを実現する。  
このＤ／Ａ変換素子選択アルゴリズムは、第３の実施形態のＤ／Ａ変換素子選択アルゴリズムに1次のＤＥＭアルゴリズムを適用したものとなる。
【００４５】
2組のＤ／Ａ変換素子セットＥ２Ｈ、Ｅ２Ｌの一方のＤ／Ａ変換素子セットＥ２Ｈは、Ｈ(+1)が入力されるＤ／Ａ変換素子を選択し、他方のＤ／Ａ変換素子セットＥ２Ｌは、Ｌ(-1)が入力されるＤ／Ａ変換素子を選択する。  
そして、Ｄ／Ａ変換素子セットＥ２ＨのＤ／Ａ変換素子、Ｄ／Ａ変換素子セットＥ２ＬのＤ／Ａ変換素子が合計でＮ個選択される。それ以外のＤ／Ａ変換素子には信号が入力されない(Ｚ)。  
それぞれのＤ／Ａ変換素子セットＥ２Ｈ、Ｅ２ＬにおけるどのＤ／Ａ変換素子に信号が入力されるかは、Ｄ／Ａ変換素子セットＥ２Ｈに対しては選択ロジックＤＥＭ２Ｈにより、1次のＤＥＭアルゴリズムが実行されるように選択される。  
また、同様に、Ｄ／Ａ変換素子セットＥ２Ｌに対しては選択ロジックＤＥＭ２Ｌにより、1次のＤＥＭアルゴリズムが実行されるように選択される。これにより、ＤＡＣ２１に入力されるＮ+1値の入力デジタルコードは、アナログ出力に変換される。
【００４６】
本実施形態においては最小のＤ／Ａ変換素子数の構成例として、Ｎ+1値の入力デジタルコードに対して、2Ｎ個のＤ／Ａ変換素子を持った2組のＤ／Ａ変換素子セットＥ２Ｈ、Ｅ２Ｌと、それぞれのＤ／Ａ変換素子セットＥ２Ｈ、Ｅ２Ｌから合計でＮ個のＤ／Ａ変換素子を選択するための2つの選択ロジックＤＥＭ２Ｈ、ＤＥＭ２Ｌを有する。  
簡単化のために、図７においては9値の入力デジタルコードをアナログ出力に変換する(Ｎ=8の)マルチビットＤＡＣ２１を示している。  本実施形態に係るＤＡＣ２１も2Ｎ（Ｎ＝８）個以上におけるＤ／Ａ変換素子数の最小構成数となる１６個の変換素子セットを2組用いている。
【００４７】
次に本実施形態の動作を説明する。本実施形態に係るＤＥＭアルゴリズムを図８に示す。このＤＥＭアルゴリズムを以下に説明する。  
(1)図７に示したように本実施形態に係るＤＡＣ２１は、16個のＤ／Ａ変換素子を持った２組のＤ／Ａ変換素子セットＥ２Ｈ、Ｅ２Ｌを有し、かつこれらから一度にＮ個のＤ／Ａ変換素子の選択を行う2つの選択ロジックＤＥＭ２Ｈ、ＤＥＭ２Ｌを持つ。２つの選択ロジックＤＥＭ２Ｈ、ＤＥＭ２ＬによるＤ／Ａ変換素子の選択は、それぞれポインタ回路１２Ａ、１２Ｂのアドレスに相当するポインタで規定される。
【００４８】
(2)初期条件として、選択ロジックＤＥＭ２Ｈ、ＤＥＭ２ＬのポインタはそれぞれＤ／Ａ変換素子Ｅ２Ｈ_1、Ｅ２Ｌ_1にあるとする。  
(3)サーモメータデジタルコードがＨＨＨＨＨＬＬＬ(+2)のとき、選択ロジックＤＥＭ２Ｈ は、Ｈ(+1)が入力されるＤ／Ａ変換素子としてＤ／Ａ変換素子セットＥ２ＨからＤ／Ａ変換素子Ｅ２Ｈ_1-Ｅ２Ｈ_5を選択し、選択ロジックＤＥＭ２Ｌ は、Ｌ(-1)が入力されるＤ／Ａ変換素子としてＤ／Ａ変換素子セットＥ２ＬからＤ／Ａ変換素子Ｅ２Ｌ_1-Ｅ２Ｌ_3を選択する。  
(4)次のクロックでは、選択ロジックＤＥＭ２Ｈのポインタは、Ｄ／Ａ変換素子セットＥ２Ｈから選択されたＤ／Ａ変換素子Ｅ２Ｈ_5の次のＤ／Ａ変換素子Ｅ２Ｈ_6へ、選択ロジックＤＥＭ２Ｌのポインタは、Ｄ／Ａ変換素子セットＥ２Ｌから選択されたＤ／Ａ変換素子Ｅ２Ｌ_3の次のＤ／Ａ変換素子Ｅ２Ｌ_4へ移動する。
【００４９】
(5)サーモメータデジタルコードがＨＨＨＨＨＨＨＬ(+6)のとき、Ｈ(+1)が入力されるＤ／Ａ変換素子としてはＤ／Ａ変換素子セットＥ２ＨにおけるＤ／Ａ変換素子Ｅ２Ｈ_6-Ｅ２Ｈ_12が選択され、Ｌ(-1)が入力されるＤ／Ａ変換素子としてはＤ／Ａ変換素子セットＥ２ＬにおけるＤ／Ａ変換素子Ｅ２Ｌ_4が選択される。  
(6)さらに次のクロックでは、選択ロジックＤＥＭ２Ｈのポインタは、Ｄ／Ａ変換素子セットＥ２Ｈにおいて選択されたＤ／Ａ変換素子Ｅ２Ｈ_12の次のＤ／Ａ変換素子Ｅ２Ｈ_13へ、選択ロジックＤＥＭ２Ｌのポインタは、Ｄ／Ａ変換素子セットＥ２Ｌにおいて選択されたＤ／Ａ変換素子Ｅ２Ｌ_4の次のＤ／Ａ変換素子Ｅ２Ｌ_5へ移動する。  
(7)サーモメータデジタルコードに応じて、Ｄ／Ａ変換素子セットＥ２ＨにおいてはＤ／Ａ変換素子Ｅ２Ｈ_13からＨが入力されるＤ／Ａ変換素子が選択され、Ｄ／Ａ変換素子セットＥ２ＬにおいてはＤ／Ａ変換素子Ｅ２Ｌ_6からＬが入力される。
【００５０】
(8)このようにクロックが入力されるたびに、選択ロジックＤＥＭ２Ｈ、ＤＥＭ２ＬはそれぞれＨ、Ｌが入力されるＤ／Ａ変換素子を巡回して選択するという同様の動作を繰り返す。  
本実施形態のＤＡＣ２１では、Ｎ＋１値の入力デジタルコードに対してＮ個以上のＤ／Ａ変換素子数のＤ／Ａ変換素子をもった２組のＤ／Ａ変換素子セットＥ２Ｈ、Ｅ２Ｌを使用し、あるクロックで選択されたＤ／Ａ変換素子は次のクロックでは選択されない(Ｚ)という選択アルゴリズムを適用する。  
これにより、同一のＤ／Ａ変換素子において連続して同一アナログコードが出力されることがなくなる。このため、ＮＲＴＺ出力のＤＡＣに適用した場合、出力波形の立ち上がり立下りの差に起因する誤差のコード依存性を回避することができる。
【００５１】
また、同一のＤ／Ａ変換素子における出力信号の遷移は必ずＨ⇔Ｚ、Ｌ⇔Ｚである。さらに、このＤ／Ａ変換素子選択アルゴリズムに2組のＤ／Ａ変換素子セットＥ２Ｈ、Ｅ２Ｌに対して、Ｈ、Ｌが入力されるＤ／Ａ変換素子を別々に巡回して選択していく1次のＤＥＭアルゴリズムを適用することで、ＤＥＭの作用によりＤ／Ａ変換素子間のばらつきによる誤差を低減できる。
【００５２】
（第５の実施形態）
次に本発明の第５の実施形態を説明する。本実施形態は、第３の実施形態に係るＤ／Ａ変換アルゴリズムに、Ｄ／Ａ変換素子間のミスマッチによる誤差を低減し、線形性を向上させることができるダイナミック・エレメント・マッチング(ＤＥＭ)アルゴリズムを適用したものである。  
図９は本実施形態に係るＤＡＣ３１の構成の一例を示す。  
Ｎ+1値の入力デジタルコードに対して、Ｎ個のＤ／Ａ変換素子をそれぞれ持ったＭ組(Ｍは3以上の整数)のＤ／Ａ変換素子セットＥＣ１、ＥＣ２、ＥＣ３、…ＥＣＭを備えて構成される。但し、図９ではＭが３の場合、つまり３組のＤ／Ａ変換素子セットＥＣ１、ＥＣ２、ＥＣ３の場合の構成例で示している。
【００５３】
また、このＤＡＣ３１は、それぞれのＤ／Ａ変換素子セットＥＣ１、ＥＣ２、ＥＣ３、…ＥＣＭからＮ個のＤ／Ａ変換素子を選択するためのＭ個の選択ロジックＤＥＭＣ１、ＤＥＭＣ２、ＤＥＭＣ３、…、ＤＥＭＣＭと、Ｍ組のＤ／Ａ変換素子セットＥＣ１、ＥＣ２、ＥＣ３、…ＥＣＭから1組のＤ／Ａ変換素子セットを選択するように選択ロジックＤＥＭＣ１、ＤＥＭＣ２、ＤＥＭＣ３、…、ＤＥＭＣＭの選択を制御する制御回路Sc（図９中では３３も併記）とを有する。  
この制御回路Scは入力されるＮ+1値の入力デジタルコードを判別し、その判別結果等を参照して各クロックで1組のＤ／Ａ変換素子セットが選択されるように制御する。  
そして、以下のように、第３の実施形態のＤ／Ａ変換素子選択アルゴリズムに1次のＤＥＭアルゴリズムを適用したＤ／Ａ変換素子選択アルゴリズムを実現する。
【００５４】
制御回路Scの制御により、あるクロックでＤ／Ａ変換素子セットＥＣ１が選択されているとする。選択されたＤ／Ａ変換素子セットＥＣ１では、サーモメータデジタルコードにおけるＨ(+1)またはＬ(-1)がＮ個全てのＤ／Ａ変換素子に入力される。また、選択されていない他のＤ／Ａ変換素子セットにおけるＤ／Ａ変換素子には信号は入力されない(Ｚ)。  
このとき、Ｄ／Ａ変換素子セットＥＣ１におけるどのＤ／Ａ変換素子にＨまたはＬが入力されるかは、それぞれ対応する選択ロジックＤＥＭＣ１により1次のＤＥＭアルゴリズムが実行されるように選択される。  
次のクロックでは、制御回路Scは、入力デジタルコードとそれぞれのＤ／Ａ変換素子セットでＨ(+1)、Ｌ(-1)に使用されたＤ／Ａ変換素子数によって、選択されていたもの以外のＭ-1組のＤ／Ａ変換素子セットから1組を選択する。
【００５５】
また、制御回路Scは、Ｈ(+1)が入力さる頻度、Ｌ(-1)が入力される頻度がすべてのＤ／Ａ変換素子で均一になるようにＤ／Ａ変換素子セットを選択するように選択ロジックＤＥＭＣ１、ＤＥＭＣ２、ＤＥＭＣ３の選択を制御する。このようにして、Ｎ+1値の入力デジタルコードが、ＤＥＭアルゴリズムが適応されてアナログ出力に変換される。  
本実施形態に関して、例えば最小のＤ／Ａ変換素子数での構成は、Ｎ+1値の入力デジタルコードに対して、Ｎ個のＤ／Ａ変換素子を持った図９に示す3組のＤ／Ａ変換素子セットＥＣ１、ＥＣ２、ＥＣ３を備えて構成することができる。  
また、この場合、それぞれのＤ／Ａ変換素子セットに対応したＤ／Ａ変換素子を選択するための3個の選択ロジックＤＥＭＣ１、ＤＥＭＣ２、ＤＥＭＣ３と、3組のＤ／Ａ変換素子セットＥＣ１、ＥＣ２、ＥＣ３から1組のＤ／Ａ変換素子セットを選択する制御回路Scとを有する。
【００５６】
また、３個の選択ロジックＤＥＭＣ１、ＤＥＭＣ２、ＤＥＭＣ３の選択は、それぞれポインタ回路により決定される。図９の場合、例えば制御回路Scは、その内部に３個の図示しないポインタ回路を有する。また、３個のポインタ回路の情報はそれぞれフリップフロップ１３Ａ、１３Ｂ，１３Ｃに格納される。  
また、制御回路Scは、Ｄ／Ａ変換素子セットＥＣ１、ＥＣ２、ＥＣ３がＨ(+1),Ｌ(-1)をそれぞれ入力したＤ／Ａ変換素子数をカウントするカウンタ回路CＣ１Ｈ、CＣ１Ｌ、CＣ２Ｈ、CＣ２Ｌ、CＣ３Ｈ、CＣ３Ｌと接続される。  
これらカウンタ回路CＣ１Ｈ、CＣ１Ｌ、CＣ２Ｈ、CＣ２Ｌ、CＣ３Ｈ、CＣ３ＬによりカウントされたＤ／Ａ変換素子数（カウント数）は、それぞれフリップフロップ３５Ａ、３５Ｂ、…、３５Ｆに格納される。そして、フリップフロップ３５Ａ、３５Ｂ、…、３５Ｆに格納されたカウント数NCＣ１Ｈ、NCＣ１Ｌ、NCＣ２Ｈ、NCＣ２Ｌ、NCＣ３Ｈ、NCＣ３Ｌを制御回路Scは参照することができる。制御回路Scは、これらの情報を参照して、Ｈ(+1)が入力さる頻度、Ｌ(-1)が入力される頻度が全てのＤ／Ａ変換素子で均一になるようにＤ／Ａ変換素子セットを選択するように選択ロジックＤＥＭＣ１、ＤＥＭＣ２、ＤＥＭＣ３の選択を制御する。
【００５７】
また、図９では簡単化のために、9値の入力デジタルコードをアナログ出力に変換する(Ｎ=8)ＤＡＣ３１の構成例を示している。この構成によるＤＥＭアルゴリズムを図１０に示す。  
以下、主に図１０を参照してその動作を説明する。  
(1)図９に示したようにこの場合のＤＡＣ３１は、8個のＤ／Ａ変換素子を持った３組のＤ／Ａ変換素子セットＥＣ１、ＥＣ２、ＥＣ３を有し、また3個の選択ロジックＤＥＭＣ１、ＤＥＭＣ２、ＤＥＭＣ３と、制御回路Scと主要な構成要素としたＤ／Ａ変換素子選択アルゴリズムが形成される。また、３個の選択ロジックＤＥＭＣ１、ＤＥＭＣ２、ＤＥＭＣ３による選択は、それぞれポインタ回路により決定される。また、制御回路Scは、Ｄ／Ａ変換素子セットＥＣ１、ＥＣ２、ＥＣ３がＨ(+1),Ｌ(-1)をそれぞれ入力したＤ／Ａ変換素子数をカウントするカウンタ回路CＣ１Ｈ、CＣ１Ｌ、CＣ２Ｈ、CＣ２Ｌ、CＣ３Ｈ、CＣ３Ｌと、フリップフロップ３５Ａ、３５Ｂ、…、３５Ｆと接続されている。そして制御回路Scは、カウント数NCＣ１Ｈ、NCＣ１Ｌ、NCＣ２Ｈ、NCＣ２Ｌ、NCＣ３Ｈ、NCＣ３Ｌを参照することができる。
【００５８】
(2)まず制御回路Scによる制御下で、Ｄ／Ａ変換素子セットＥＣ１が選択されていて、選択ロジックＤＥＭＣ１、ＤＥＭＣ２、ＤＥＭＣ３のポインタはそれぞれＥＣ１_1、ＥＣ２_1、ＥＣ３_1にあり、カウンタ回路CＣ１Ｈ、CＣ１Ｌ、CＣ２Ｈ、CＣ２Ｌ、CＣ３Ｈ、CＣ３Ｌのカウント数NCＣ１Ｈ、NCＣ１Ｌ、NCＣ２Ｈ、NCＣ２Ｌ、NCＣ３Ｈ、NCＣ３Ｌは0とする。  
(3)サーモメータデジタルコードが、ＨＨＨＨＨＬＬＬ(+2)のとき、選択ロジックＤＥＭＣ１により、Ｈが入力されるＤ／Ａ変換素子としてＤ／Ａ変換素子セットＥＣ１のＤ／Ａ変換素子ＥＣ１_1-ＥＣ１_5が選択され、Ｌが入力されるＤ／Ａ変換素子としてＥＣ１_6-ＥＣ１_8が選択される。  
(4)次のクロックでは、選択ロジックＤＥＭＣ１のポインタは、Ｈが入力されていたＤ／Ａ変換素子セットＥＣ１におけるＤ／Ａ変換素子ＥＣ１_5の次のＤ／Ａ変換素子ＥＣ１_6へ移動する。またカウンタ回路CＣ１Ｈは、Ｈ(+1)が入力されたＤ／Ａ変換素子数5、カウンタ回路CＣ１Ｌは、Ｌ(-1)が入力されたＤ／Ａ変換素子数3をカウントする。
【００５９】
(5)制御回路Scは、すべてのＤ／Ａ変換素子のＨ(+1)、Ｌ(-1)としての使用頻度が均一になるように、使用していなかったＤ／Ａ変換素子セットＥＣ２、ＥＣ３のどちらのＤ／Ａ変換素子セットを使用するかを次のような演算結果から選択する。  
(6)サーモメータデジタルコードがＨＨＨＨＨＨＨＬ(+6)であるとする。このときＨが入力されるＤ／Ａ変換素子数ＮＨは7、Ｌが入力されるＤ／Ａ変換素子数ＮＬは1である。制御回路Scは、P2=|( NCＣ２Ｈ + ＮＨ)-NCＣ３Ｈ |+| (NCＣ２Ｌ + ＮＬ)- NCＣ３Ｌ |、P3=| (NCＣ３Ｈ + ＮＨ)- NCＣ２Ｈ |+|( NCＣ３Ｌ + ＮＬ) - NCＣ２Ｌ |の演算を行い、P2とP3を比較する。P2<P3の場合はＤ／Ａ変換素子セットＥＣ２を選択し、P2>P3の場合はＤ／Ａ変換素子セットＥＣ３を選択する。P2=P3の場合はどちらを選択してもよい。今回の場合、P2=P3=8なのでどちらを選択してもよい。ここではＤ／Ａ変換素子セットＥＣ２が選択されたものとする。
【００６０】
(7)Ｄ／Ａ変換素子セットＥＣ２のポインタはＤ／Ａ変換素子ＥＣ２_1にあり、選択ロジックＤＥＭＣ２によりＨが入力されるＤ／Ａ変換素子としてＤ／Ａ変換素子セットＥＣ２におけるＤ／Ａ変換素子ＥＣ２_1-ＥＣ２_7が選択され、Ｌが入力されるＤ／Ａ変換素子としてＥＣ２_8が選択される。  
(8)さらに次のクロックでは、選択ロジックＤＥＭＣ２のポインタは、Ｈが入力されていたＤ／Ａ変換素子ＥＣ２_7の次のＤ／Ａ変換素子ＥＣ２_8へ移動する。カウンタ回路CＣ２Ｈは、Ｈ(+1)が入力されたＤ／Ａ変換素子数7、カウンタ回路CＣ１ＬはＬ(-1)が入力されたＤ／Ａ変換素子数1をカウントする。  
(9)サーモメータデジタルコードがＨＨＨＨＨＨＬＬ(+4)であるとする。このときＨが入力されるＤ／Ａ変換素子数ＮＨは6、Ｌが入力されるＤ／Ａ変換素子数ＮＬは2である。制御回路Scは、P3=| (NCＣ３Ｈ + ＮＨ)- NCＣ１Ｈ |+|( NCＣ３Ｌ + ＮＬ) - NCＣ１Ｌ |、P1=| (NCＣ１Ｈ + ＮＨ)- NCＣ３Ｈ |+|( NCＣ１Ｌ + ＮＬ) - NCＣ３Ｌ |の演算を行い、P3とP1を比較する。演算結果としてP3=2、P1=17となるので、P3<P1となり、Ｄ／Ａ変換素子セットＥＣ３が選択される。
【００６１】
(10)選択ロジックＤＥＭＣ３のポインタは、Ｄ／Ａ変換素子ＥＣ３_1にあり、選択ロジックＤＥＭＣ１は、入力デジタルコードにより、Ｈが入力されるＤ／Ａ変換素子としてＤ／Ａ変換素子セットＥＣ１におけるＤ／Ａ変換素子ＥＣ３_1から順に選択する。  
(11)クロックが入力されるたびに、それぞれのＤ／Ａ変換素子セットで使用されたＤ／Ａ変換素子数がカウントされる。制御回路Scには、この結果と入力デジタルコードとが入力され、演算、比較を行い、すべてのＤ／Ａ変換素子のＨ(+1)、Ｌ(-1)としての使用頻度が均一になるように、つまり３つのカウント数NCＣ１Ｈ、NCＣ２Ｈ、NCＣ３Ｈの差分、３つのカウント数NCＣ１Ｌ、NCＣ２Ｌ、NCＣ３Ｌの差分が小さくなるように、実際にＤ／Ａ変換に使用するＤ／Ａ変換素子セットを選択する。制御回路Scによって選択されるＤ／Ａ変換素子セットは、対応する選択ロジックＤＥＭｃｉ（ｉ＝１，２，３）によりＨまたはＬが入力されるＤ／Ａ変換素子が逆方向に巡回して選択されるという同様の動作が繰り返される。
【００６２】
本実施形態に係るＤＡＣ３１においては、サーモメータデジタルコードが入力されるＤ／Ａ変換素子数分のＤ／Ａ変換素子からなるＤ／Ａ変換素子セットを3組使用している。  また、あるクロックで選択されたＤ／Ａ変換素子セットは、次のクロックでは必ずＺの状態とする第３の実施形態のＤ／Ａ変換素子選択アルゴリズムを適用している。これにより、各Ｄ／Ａ変換素子での信号の遷移は、必ずＨ⇔Ｚ、Ｌ⇔Ｚとなる。  
従って、選択された全てのＤ／Ａ変換素子において同一のＤ／Ａ変換素子により連続して同一のアナログコードが出力されることはない。このため、このＤＡＣ３１を例えばＮＲＴＺ出力のＤＡＣに適用することにより、出力波形の立ち上がりと立下りの差に起因する誤差のコード依存性を回避することができる。
【００６３】
さらに、この選択アルゴリズムにおいては、Ｈ(+1)が入力される頻度とＬ(-1)が入力される頻度がすべてのＤ／Ａ変換素子でそれぞれ均一になるようにＤ／Ａ変換素子セットが選択され、さらにそれぞれのＤ／Ａ変換素子セットにＨまたはＬが入力されるＤ／Ａ変換素子をそれぞれ逆方向に巡回して選択していく1次のＤＥＭアルゴリズムを実行する。従って、ＤＥＭの作用によりＤ／Ａ変換素子間のばらつきによる誤差を低減できる。  
なお、本発明は、上述した実施形態に係るＤＡＣ１、１１等の構成例に限定されるものでないし、かつ上述したＤ／Ａ変換アルゴリズムのみに限定されるものでない。  
例えば、第１の実施形態においては、Ｄ／Ａ変換の際の出力波形に依存する誤差を低減するＤ／Ａ変換アルゴリズムを実現する構成のＤＡＣとして図１にその一例となるＤＡＣ１を示した。このＤ／Ａ変換アルゴリズムを実現する変形例のＤＡＣとしては、以下のような構成にしても良い。
【００６４】
Ｎ＋１値の入力デジタルコードを、一度にＮ個のＤ／Ａ変換素子を選択する選択ロジック４を介してＮ個のＤ／Ａ変換素子からなる２組のＤ／Ａ変換素子セットに入力し、制御回路３は選択ロジック４によるＮ個のＤ／Ａ変換素子の選択を２組のＤ／Ａ変換素子セットにおける各組の間で交互に切り換えるのみの制御をしても良い。つまり、制御回路３は、あるクロックでは選択ロジック４が一方の組のＤ／Ａ変換素子セットを選択するように選択を制御した場合には、次のクロックでは他方の組のＤ／Ａ変換素子セットを選択するように制御する。この場合の制御回路３は、クロックに同期して切り換える単なる切換スイッチの機能で構成することができる。  
或いは、この切換スイッチの機能を選択ロジック４が持つような構成にしても良い。    なお、上述した各実施形態に係るＤ／Ａ変換アルゴリズムを変形したものや、組み合わせたもの等も本発明に属する。
【図面の簡単な説明】
【００６５】
【図１】図１は本発明の第１の実施形態に係るデジタル・アナログ変換回路の構成例を示すブロック図。
【図２】図２は第１の実施形態に係るデジタル・アナログ変換アルゴリズムの説明図。
【図３】図３は図２のデジタル・アナログ変換アルゴリズムによりＤ／Ａ変換素子Ｅ_1とＥ_2とが選択されるタイミング図。
【図４】図４は本発明の第２の実施形態に係るデジタル・アナログ変換回路の構成例を示すブロック図。
【図５】図５は第２の実施形態に係るデジタル・アナログ変換アルゴリズムの説明図。
【図６】図６は第３の実施形態に係るデジタル・アナログ変換アルゴリズムの説明図。
【図７】図７は本発明の第４の実施形態に係るデジタル・アナログ変換回路の構成例を示すブロック図。
【図８】図８は第４の実施形態に係るデジタル・アナログ変換アルゴリズムの説明図。
【図９】図９は本発明の第５の実施形態に係るデジタル・アナログ変換回路の構成例を示すブロック図。
【図１０】図１０は第５の実施形態に係るデジタル・アナログ変換アルゴリズムの説明図。
【図１１】図１１は１ビットデジタル・アナログ変換回路におけるＲＴＺとＮＲＴＺの理想波形を示す図。
【図１２】図１２はデジタル・アナログ変換回路における立ち上がりと立ち下がりの特性を考慮した出力波形を示す図。
【図１３】図１３はデジタル・アナログ変換回路におけるクロック・ジッタに影響された出力波形を示す図。
【符号の説明】
【００６６】
１、１１、２１、３１…Ｄ／Ａ変換回路
３…制御回路
４…選択ロジック
５…Ｄ／Ａ変換素子セット
Ｅ_1、Ｅ_2、…、Ｅ_16…Ｄ／Ａ変換素子
【図１】
2008092134.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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