(57)【要約】【課題】微細なピッチで電極端子が配置された半導体チップを、不良を生じさせることなく搭載可能な配線基板を提供する。【解決手段】配線基板１ａは、電極端子６及びバンプ７がペリフェラル配置された半導体チップ５を搭載するものであり、表層の配線３−１の表面が、表層の絶縁層２−１の表面よりも低く形成することで凹部が形成され、実装時に半導体チップ５のバンプ７が凹部に嵌り、位置ずれが抑制され、接続不良の発生が防止される。【選択図】図１
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【特許請求の範囲】
【請求項１】
電極端子及びバンプがペリフェラル配置された半導体チップを搭載する配線基板において、
複数の絶縁層と、
各前記絶縁層に形成された配線と、を有し、
前記半導体チップの前記バンプと接続する表層の前記配線の表面は、表層の前記絶縁層の表面よりも低く形成されていることを特徴とする配線基板。
【請求項２】
前記表層の前記配線上に接合用金属を更に有し、
前記接合用金属の表面は前記表層の前記絶縁層の表面よりも低く形成されていることを特徴とする請求項１記載の配線基板。
【請求項３】
前記表層の前記配線のピッチは、７０μｍ以下であることを特徴とする請求項１または２記載の配線基板。
【請求項４】
前記表層の前記配線は、前記半導体チップの搭載面の面積が、前記搭載面と反対面の面積よりも大きく形成されていることを特徴とする請求項１乃至３記載の配線基板。
【請求項５】
電極端子及びバンプがペリフェラル配置された半導体チップを配線基板に搭載した半導体部品において、
前記配線基板は、
複数の絶縁層と、
各前記絶縁層に形成された配線と、を有し、
前記半導体チップの前記バンプと接続する表層の前記配線の表面は、表層の前記絶縁層の表面よりも低く形成されていることを特徴とする半導体部品。
【請求項６】
電極端子及びバンプがペリフェラル配置された半導体チップを搭載する配線基板の製造方法において、
配線と前記配線を覆う絶縁層とを複数層積層し、
前記半導体チップの前記バンプと接続する表層の前記配線に対して、前記半導体チップの搭載面をエッチングし、前記配線の表面が、表層の前記絶縁層の表面よりも低くなるような凹部を形成することを特徴とする配線基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は配線基板、半導体部品及び配線基板の製造方法に関し、特に電極端子及びバンプがペリフェラル配置された半導体チップを搭載する配線基板、そのような半導体チップを配線基板に搭載した半導体部品及び配線基板の製造方法に関する。
【背景技術】
【０００２】
近年、情報家電などの小型化、高性能化に伴い、コンシューマ製品の分野においても、微細な電極端子を有した半導体チップを実装できる安価な配線基板が強く要望されてきている（例えば、非特許文献１参照）。
【０００３】
半導体チップの電極端子の配置には、チップ全面に配置されるエリア配置と、チップ周辺に配置されるペリフェラル配置がある。コンシューマ製品向けの半導体チップは、ピン数が２、３百ピン以下のものが多く、電極端子がペリフェラル配置されているものが多い。電極端子のピッチとしては、２００〜７０μｍ程度のものが多いが、チップの小型化、多ピン化などの観点から７０μｍ以下のような微細なピッチの電極端子を有するチップの要望も多い。
【０００４】
このような市場の要望に対し、半導体チップを搭載する配線基板としては、従来の多層積層板に代えて、微細な配線及びビアを形成することのできるビルドアップ配線基板が用いられるようになってきている（例えば、非特許文献２参照）。
【０００５】
図７は、従来のビルドアップ配線基板の構造を示す断面図である。
ビルドアップ配線基板９０は、コアとなる基材９１の両面に順次、配線９２と配線９２を覆う絶縁層９３を形成するもので、層間の接続は絶縁層９３にレーザ加工などの方法によってビア穴を形成し、めっきなどによりビア９４を形成して電気的な接続をとるものである。基材９１の両面の電気的な接続をとるためには、基材９１にスルーホールを形成してめっき９５により両面の配線９２を電気的に接続し、スルーホール内に絶縁物９６を充填するようにしている。
【０００６】
このようなビルドアップ配線基板９０に半導体チップを搭載する際に、端子間の短絡を防止するため、表層にソルダーレジストを形成することが一般的に行われている。
図８は、ソルダーレジストを有した従来のビルドアップ配線基板の構造を示す断面図である。
【０００７】
また、図９は、従来のビルドアップ配線基板の一部の上面図である。
ここでは、図７で示したビルドアップ配線基板９０に両面の表層にソルダーレジスト９７を形成した場合を示している。図８の上面が半導体チップの搭載面である。下面は、マザーボードなどの回路基板に接続される。
【０００８】
ソルダーレジスト９７としては、感光性の液状レジストやドライフィルムレジストが多く用いられる。従来の感光性のソルダーレジスト９７の最小開口径は、６０〜１００μｍ程度である。このため、電極端子が微細なピッチでペリフェラル配置されている半導体チップを実装する場合、それぞれの電極端子と接続する表層の配線９２ａ部分を、１つずつ露出させるようにソルダーレジスト９７を開口することができず、図８のように１つの開口で表層の複数の配線９２ａと、チップの電極端子とを接続するような構造となるのが一般的である。表層の配線９２ａは、図９のように、フィンガー状に形成されているものが多い。
【０００９】
なお、電極端子がエリア配置されている場合の電極ピッチは、一般的に１３０〜２００μｍ程度であり、それぞれの電極端子と接続する表層の配線９２ａ部分を、１つずつ露出させるようにソルダーレジスト９７を開口することができる。
【００１０】
半導体チップの電極端子と、ビルドアップ配線基板９０との接合の方法としては、電極端子がエリア配置されている半導体チップでは、一般に、はんだが用いられる。これに対し、ペリフェラル配置されている半導体チップでは、各種の方法が採用されている。
【００１１】
例えば、半導体チップ側に金スタッドバンプを形成、ビルドアップ配線基板９０側の配線９２ａを銅／ニッケル／金の積層構造で作成し、異方性導電性接着剤（ＡＣＰ：Anisotropic Conductive Paste）、熱圧接、超音波接合などの方法で接合する。また、半導体チップ側に金スタッドバンプを形成し、ビルドアップ配線基板９０側の配線９２ａ上に、はんだなどの接合用金属を付与して接合する方法もある。
【非特許文献１】エレクトロニクス実装技術基礎講座第２巻実装基板，（社）ハイブリッドマイクロエレクトロニクス協会，（株）工業調査会，１９９５，ｐ６９−１１３
【非特許文献２】エレクトロニクス実装用高機能性基板材料，柿本雅明，高橋昭雄監修，（株）シーエムシー出版，２００５，ｐ３−２９，ｐ１９９−２１５
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、図８のような構造の配線基板に、金スタッドバンプを接地した半導体チップを熱圧接や超音波接合の方法で実装する場合、電極ピッチが微細になるとともに、実装時の位置ずれに起因する接続不良を生じやすくなる問題があった。
【００１３】
また、配線上に、はんだなどの接合用金属を付与した配線基板を用いて半導体チップを接続する場合には、金スタッドバンプが微細になるとともに図９に示したようなフィンガー状の配線のピッチを狭めていくと、接合用金属が配線間で短絡しやすくなるという問題があった。
【００１４】
本発明はこのような点に鑑みてなされたものであり、微細なピッチで電極端子が配置された半導体チップを、不良を生じさせることなく搭載可能な配線基板及びその製造方法を提供することを目的とする。
【００１５】
また、本発明の他の目的は、微細なピッチで電極端子が配置された半導体チップを、不良を生じさせることなく搭載可能な配線基板を有する半導体部品を提供することである。
【課題を解決するための手段】
【００１６】
本発明では上記問題を解決するために、図１に示すように、複数の絶縁層２−１，２−２，２−３と、各絶縁層２−１，２−２，２−３に形成された配線３−１，３−２，３−３と、を有し、半導体チップ５のバンプ７と接続する表層の配線３−１の表面は、表層の絶縁層２−１の表面よりも低く形成されていることを特徴とする配線基板１ａが提供される。
【００１７】
この配線基板１ａは、電極端子６及びバンプ７がペリフェラル配置された半導体チップ５を搭載するものであり、表層の配線３−１の表面が、表層の絶縁層２−１の表面よりも低く形成されているので凹部が形成され、実装時の位置ずれが抑制される。
【００１８】
また、表層の配線３−１上にバンプ７との接合用金属（はんだなど）を設け、その接合用金属の表面が絶縁層２−１の表面よりも低くなるようにすることで、接合用金属による表層の配線３−１間の短絡が防止される。
【００１９】
また、表層の配線３−１は、半導体チップ５の搭載面の面積が、搭載面の反対面の面積よりも大きく形成することで、実装時の位置ずれが防止される。
また、配線と配線を覆う絶縁層とを複数層積層し、半導体チップのバンプと接続する表層の配線に対して、半導体チップの搭載面をエッチングし、配線の表面が、表層の絶縁層の表面よりも低くなるような凹部を形成することを特徴とする配線基板の製造方法が提供される。
【００２０】
上記の方法によれば、半導体チップのバンプと接続する表層の配線の、半導体チップの搭載面がエッチングされて、表層の配線の表面が、表層の絶縁層の表面よりも低くなるような凹部が形成されるので、実装時の位置ずれが抑制される。
【発明の効果】
【００２１】
本発明の配線基板は、電極端子及びバンプがペリフェラル配置された半導体チップを搭載するものであり、半導体チップのバンプと接続する表層の配線の表面が、表層の絶縁層の表面よりも低く形成されているので凹部が形成され、実装時の位置ずれが抑制でき、接続不良の発生を抑制できる。
【００２２】
また、表層の配線上にバンプとの接合用金属を設け、その接合用金属の表面が表層の絶縁層の表面よりも低くなるようにすることで、接合用金属による表層の隣接する配線間の短絡を防止することができる。
【００２３】
また、表層の配線は、半導体チップの搭載面の面積が、搭載面の反対面の面積よりも大きく形成することで、実装時の位置ずれを更に抑制することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態の配線基板の概略の構成を示す断面図である。
第１の実施の形態の配線基板１ａは、複数の絶縁層２−１，２−２，２−３と、各絶縁層２−１〜２−３に形成された配線３−１，３−２，３−３を有している。各層の配線３−１〜３−３は、ビア４−１，４−２で電気的に接続されている。そして、半導体チップ５と電気的に接続する表層の配線３−１の表面は、表層の絶縁層２−１の表面よりも低く形成されていることを特徴としている。また、配線３−１は、半導体チップ５の搭載面（図１では上面）の面積が、搭載面と反対面（図１では下面）の面積よりも大きく形成されており、台形状となっている。図１では表層以外の層の配線３−２，３−３も同様に台形状となっているが、表層の配線３−１のみ上記の形状としてもよい。
【００２５】
なお、半導体チップ５には、電極端子６及びバンプ（例えば、金スタッドバンプ）７がチップ周辺にペリフェラル配置されており、表層の配線３−１も電極端子６及びバンプ７と同じピッチで、例えば、図９で示したようにフィンガー状に形成されている。
【００２６】
第１の実施の形態の配線基板１ａでは、半導体チップ５を圧接や超音波接合などにより実装する。このとき表層の配線３−１の表面が、表層の絶縁層２−１の表面よりも低く形成されているので半導体チップ５のバンプ７が凹部に嵌合される。そのため、電極端子６及びバンプ７が、微細なピッチでペリフェラル配置されている場合でも、半導体チップ５の実装時の位置ずれを防止でき、それに起因する接続不良の発生を少なくすることができる。また、配線基板１ａの表層の配線３−１は、半導体搭載面の面積を大きくした台形状としているため、位置ずれを更に抑制することができる。
【００２７】
なお、図１では、３層の場合について説明しているが、層数はこれに限定されない（以下も同様）。
次に、第２の実施の形態の配線基板を説明する。
【００２８】
図２は、第２の実施の形態の配線基板の概略の構成を示す断面図である。
第１の実施の形態の配線基板１ａと同一の構成要素については同一符号とし、説明を省略する。
【００２９】
第２の実施の形態の配線基板１ｂは、表層の配線３−１上に、半導体チップ５のバンプ７との接合用金属８を有しており、接合用金属８の表面は、表層の絶縁層２−１の表面よりも低く形成されている点で、第１の実施の形態の配線基板１ａと異なっている。
【００３０】
接合用金属８は、例えば、はんだ、錫、インジウム、ペースト状金属または粉末状金属である。
第２の実施の形態の配線基板１ｂでは、半導体チップ５を、接合用金属８を用いて熱圧接などで実装する。このとき、接合用金属８の表面が表層の絶縁層２−１の表面よりも低く形成されているので、電極端子６及びバンプ７のピッチが、微細なピッチでペリフェラル配置されている場合でも、接合用金属８によって表層の隣接する配線３−１間が短絡されることを防止できる。
【００３１】
次に、前述した第１及び第２の実施の形態の配線基板１ａ，１ｂの製造方法を詳細に説明する。
図３〜図６は、配線基板の製造工程を示す断面図である。
【００３２】
まず、剥離が可能な支持体１１の表面に、配線１２−１を形成する工程を行う（図３（Ａ））。なお、この配線１２−１が、前述の図１及び図２における表層の配線３−１となる。配線１２−１の少なくとも一部は、半導体チップのバンプと接続するように、例えば、図９で示すようなフィンガー状に形成されており、ピッチは、例えば７０μｍ以下または後述するソルダーレジストの最小開口径以下で形成されている。
【００３３】
支持体１１としては、ステンレス、アルミニウムなどの金属や、シリコーンカップリング剤などで表面処理したエポキシ、ポリイミドなどの有機板がある。
配線１２−１の形成方法としては、めっきや、支持体１１に剥離可能な接着剤層を形成して銅箔を貼り付ける方法がある。
【００３４】
めっきで形成する場合には、まず、支持体１１上に無電解めっきまたは電解めっきにより、例えば１２μｍの厚さの銅めっき層を形成する。ここにフォトレジスト（図示せず）を成膜し、パターン露光、エッチングすることで、導体パターンを形成する部分を残したパターンを形成する。そして、エッチングすることで、図３（Ａ）のようなパターンの配線１２−１を形成する。
【００３５】
ここでエッチング薬としては、塩化第二鉄、塩化第二銅、硫酸−過酸化水素系溶液、アンモニア系溶液などがある。エッチングの方法としては、漬浸法、スプレー法がある。エッチングは、露出している銅表面から進むが、横方向にも進むため、フォトレジスト下部もエッチングされる。フォトレジスト下の導体厚（Ｔ）と、導体の支持体１１側と表面側とのエッチング端の差（Ｄ）の比（Ｔ／Ｄ）はエッチファクタであり、塩化第二鉄や塩化第二銅を用いた銅のエッチングの場合、２．５〜３．５程度の値となる。例えば、１２μｍの厚さの銅めっき層を用いた場合、導体の表面側が支持体１１側よりも、７〜１０μｍ小さい台形状の断面形状をもつ配線１２−１が形成できる。
【００３６】
次に、形成した配線１２−１を覆うように絶縁層１３−１を成膜し、ＣＭＰ（Chemical Mechanical Polishing）などで平坦化する（図３（Ｂ））。絶縁層１３−１としては、シート状の材料をラミネートする方法や、液状の材料を印刷することで成膜することができる。
【００３７】
その後、レーザ加工などの方法により、層間接続用のビア穴１４を形成する（図３（Ｃ））。そして、めっきなどでビア穴１４を埋め込み、ビア１５−１を形成する（図４（Ａ））。２層目も上記の工程を繰り返すことで配線１２−２、絶縁層１３−２、ビア１５−２を形成し、その上に３層目の配線１２−３を形成する（図４（Ｂ））。そして、３層目の絶縁層１３−３を形成し、ビア１５−３を形成した後に４層目の配線１２−４を形成する（図４（Ｃ））。
【００３８】
次に、支持体１１を剥離し（図５（Ａ））、ソルダーレジスト１６−１，１６−２を両面に形成する（図５（Ｂ））。なお、図５（Ｂ）の工程からは、図５（Ａ）までの工程で形成した多層配線基板を上下反転して図示している。すなわち、半導体チップの搭載面を上面としている。半導体チップの搭載面に形成されるソルダーレジスト１６−１は、半導体チップと電気的に接続するための配線１２−１を複数露出させるように開口されている。半導体チップの搭載面と反対の面に形成されたソルダーレジスト１６−２は、配線１２−４ごとに開口されていてもよい。配線１２−４は、例えば、マザーボードなどの回路基板に接続されるため、一般的に、半導体チップの搭載面の配線１２−１よりもピッチは幅広くとれ、ソルダーレジスト１６−２の最小開口径（６０〜１００μｍ程度）以上であれば、配線１２−４ごとに開口できるようにパターニング可能である。ソルダーレジスト１６−１，１６−２としては感光性の液状レジストやドライフィルムレジストなどが用いられる。
【００３９】
次に、ソルダーレジスト１６−１の開口部に存在する表層の配線１２−１を、２〜１０μｍの深さでエッチングし、配線１２−１の表面が絶縁層１３−１の表面よりも低くなるようにする（図５（Ｃ））。以上が、図１で示したような第１の実施の形態の配線基板１ａに相当する多層配線基板の製造工程である。以下では、さらに、第２の実装の形態の配線基板１ｂに相当する多層配線基板の製造工程を説明する。
【００４０】
エッチング後に、表層の配線１２−１上に接合用金属１７を成膜する（図６（Ａ））。成膜する接合用金属１７の厚さは、接合用金属１７の表面が、絶縁層１３−１の表面よりも低くなるような厚さとする。このことによって、半導体チップの実装時に、接合用金属１７によって表層の隣接する配線１２−１間が短絡することを防止できる。
【００４１】
接合用金属１７としては、はんだ、錫、インジウムなどがあり、はんだとしては、錫銀はんだ、錫銀銅はんだ、錫鉛はんだなどがある。成膜方法としては、無電解めっき、電解めっき、転写などがある。電解めっきの場合には、通電用のダミー配線を使用する方法でもよい。ダミー配線を使用する場合には、ソルダーレジスト１６−１，１６−２に代えて、まずレジストを成膜し、銅配線エッチング、電解めっき、レジスト剥離を行った後に、ソルダーレジスト１６−１，１６−２を成膜する。
【００４２】
上記のように形成した配線基板には、図６（Ｂ）のように半導体チップ２０を搭載することができる。
半導体チップ２０は、少なくとも配線基板の表層の配線１２−１のピッチと、半導体チップ２０にペリフェラル配置された電極端子２１及びバンプ２２のピッチが合うものを用いる。半導体チップ２０のバンプ２２は、金スタッドバンプなどが使用できる。バンプ２２は、バンプボンダで設置することができる。フリップチップボンダのステージに図６（Ａ）までの工程で形成した配線基板を設置し、配線基板の配線１２−１のバンプ接合位置と半導体チップ２０のバンプ２２の位置を合わせる。そして、過熱しながら配線基板の接合用金属１７にバンプ２２を押し付け、荷重を加えることで、半導体チップ２０を本実施の形態の配線基板に実装した半導体部品を製造することができる。
【００４３】
その後さらに、配線基板と半導体チップ２０との間にアンダーフィル剤を充填したり、モールド材で封止するようにしてもよい。
上記のような製造工程によって、７０μｍ以下のような微細なピッチで電極端子２１及びバンプ２２がペリフェラル配置された半導体チップ２０を、不良を生じさせることなく実装可能となる。
【００４４】
以上、本発明を実施例に基づいて説明したが、本発明は上記に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
例えば、表層の配線１２−１の形成方法についても上記に限定されず、セミアディティブなどの方法で形成するようにしてもよい。セミアディティブで配線１２−１を形成する場合には、支持体１１上に無電解めっきなどの方法により、０．１〜３μｍの厚さのシード層を形成し、フォトレジスト成膜、パターン露光、エッチングを行い、配線１２−１を形成する部分が抜けになったパターンを形成し、電解めっきする。次に、フォトレジストを除去し、シード層をエッチングする。シード層のエッチングの際に、エッチングを過剰にすることで、図３（Ａ）のような配線１２−１の表面側を支持体１１側の面積よりも小さい台形状に形成することができる。
【図面の簡単な説明】
【００４５】
【図１】第１の実施の形態の配線基板の概略の構成を示す断面図である。
【図２】第２の実施の形態の配線基板の概略の構成を示す断面図である。
【図３】配線基板の製造工程を示す断面図である（その１）。
【図４】配線基板の製造工程を示す断面図である（その２）。
【図５】配線基板の製造工程を示す断面図である（その３）。
【図６】配線基板の製造工程を示す断面図である（その４）。
【図７】従来のビルドアップ配線基板の構造を示す断面図である。
【図８】ソルダーレジストを有した従来のビルドアップ配線基板の構造を示す断面図である。
【図９】従来のビルドアップ配線基板の一部の上面図である。
【符号の説明】
【００４６】
１ａ  配線基板
２−１，２−２，２−３  絶縁層
３−１，３−２，３−３  配線
４−１，４−２  ビア
５  半導体チップ
６  電極端子
７  バンプ
【図１】
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【図２】
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【図３】
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【図４】
2008124107.tif 000006
【図５】
2008124107.tif 000007
【図６】
2008124107.tif 000008
【図７】
2008124107.tif 000009
【図８】
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【図９】
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