(57)【要約】【課題】半導体基板の反りを抑制しながら不純物をより活性化させることができる半導体装置の製造方法を提供する。【解決手段】素子分離絶縁膜６の形成に当たり、先ず、熱酸化法により、厚さが５ｎｍ程度のシリコン酸化膜６ａを形成する。次に、例えばＣＶＤ法により、厚さが３ｎｍ〜２０ｎｍ程度のシリコン窒化膜６ｂを形成する。シリコン酸化膜６ａ及びシリコン窒化膜６ｂはライナ膜として機能する。なお、シリコン窒化膜６ｂの形成に当たっては、成長ガスとしてＢＴＢＡＳを用い、ＮＨ3ガスも供給する。また、例えば、基板の設定温度を６００℃以下とし、チャンバ内圧力を２００Ｐａ以下とし、ＢＴＢＡＳ及びＮＨ3の流量比（ＮＨ3／ＢＴＢＡＳ）を０．１〜３０とする。シリコン窒化膜６ｂを形成した後には、高密度プラズマ法によりシリコン酸化膜６ｃを形成する。そして、シリコン窒化膜３が露出するまでＣＭＰ法等により平坦化する。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板の表面に溝を形成する工程と、
前記溝内に素子分離絶縁膜を形成する工程と、
前記溝により区画された素子活性領域内に不純物を導入する工程と、
前記半導体基板の表面を加熱することにより、前記不純物を活性化させる工程と、
を有する半導体装置の製造方法であって、
前記素子分離絶縁膜を形成する工程は、ライナ膜としてシリコン窒化膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン窒化膜を、ビスターシャリーブチルアミノシランを原料ガスとして用いて形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不純物を活性化させる工程は、パルス幅が０．５ミリ秒乃至２ミリ秒のパルス光を前記半導体基板の表面に照射する工程を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記パルス光として、キセノンフラッシュランプを用いることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記不純物を活性化させる工程の前に、前記半導体基板の裏面に、前記不純物を活性化させる際に生じる前記半導体基板の反りを抑制する膜を形成する工程を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記半導体基板の反りを抑制する膜としてシリコン窒化膜を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記溝を形成する工程は、
前記半導体基板の表面に、前記半導体基板の反りを抑制するシリコン窒化膜と同時にマスク用シリコン窒化膜を形成する工程と、
前記マスク用シリコン窒化膜をパターニングする工程と、
前記マスク用シリコン窒化膜をマスクとして前記半導体基板のドライエッチングを行う工程と、
を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板として、ドープ層とその上に形成されたエピタキシャル層とを備え、全体の比抵抗が０．２８Ω・ｃｍ以上のエピタキシャル基板を用いることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記素子分離絶縁膜を形成する工程と前記不純物を導入する工程との間に、前記素子活性領域内にゲート絶縁膜及びゲート電極を形成する工程を有することを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記ゲート電極を形成する工程の後に、
前記ゲート電極の側方に、ビスターシャリーブチルアミノシランを原料ガスとして用いて第２のシリコン窒化膜を形成する工程と、
前記第２のシリコン窒化膜をエッチバックする工程と、
を有することを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不純物の高活性化を図った半導体装置の製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタ等の形成に当たっては、エクステンション領域等の不純物拡散領域にドーピングされた不純物の活性化が行われている。この活性化の際には、ハロゲンランプを用いた急速ランプ加熱が行われている。
【０００３】
近年、半導体装置の微細化の要請が高まっており、コンタクト抵抗の低減並びに不純物拡散領域における浅い接合及び急峻な不純物プロファイルが必要となってきている。そこで、それまでの急速ランプ加熱よりも短時間で高温の処理が可能な、Ｘｅランプ（波長：２００ｎｍ〜１０００ｎｍ）を用いたフラッシュランプアニール（ＦＬＡ）が着目されている。
【０００４】
Ｘｅフラッシュランプは、石英管等の管内にＸｅガスを封入したランプである。そして、コンデンサ等に蓄えられた電荷を短時間に放電させることにより、例えば数１００ｍ秒〜数１００ｎ秒程度の短時間で白色光を発生させることが可能である。フラッシュランプ光を用いることにより、サブミリ秒という超短時間での非平衡の熱処理が可能であり、それまでの技術では温度に関連付けて制限される不純物の固溶限界を超えた高い電気的活性化を実現することができる。また、急峻な不純物プロファイルが得られる、
【０００５】
しかしながら、ＦＬＡでは、半導体基板の表面の全体を瞬時に昇温及び降温するために、半導体基板の深さ方向において、大きく激しい温度勾配が生じる。この結果、半導体基板の表面と裏面との間で歪の量が大きく相違することとなる。特に、ゲート電極等が形成されている場合には、表面側で多数回の反射が生じるので、表面の温度が上昇しやすい。そして、半導体基板が裏面側を凸にして反り、線欠陥（転位）及び面欠陥（スリップ）等が発生してしまう。
【０００６】
また、半導体基板に反りが生じると、その後の処理にも支障が生じる。例えば、半導体基板は、真空チャック等により吸着して搬送されることがあるが、その際に吸着不良が生じることがある。更に、中心部と外周部と間で高さの差が生じるため、感光性フォトレジスト膜の露光等において、位置ずれが生じやすくなる。
【０００７】
そして、これらの種々の要因のため、半導体装置の歩留りが低下してしまう。この不具合は、半導体基板が大口径化するに従って、より顕著となる。
【０００８】
発光前の半導体基板の予備加熱温度を下げるか、Ｘｅフラッシュランプの照射エネルギを下げることにより、上述の歪を低減することは可能であるが、これでは、不純物の活性化が十分なものとならない。
【０００９】
【特許文献１】特開２００４−１５２８８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、半導体基板の反りを抑制しながら不純物をより活性化させることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明に想到した。
【００１２】
本願発明に係る半導体装置の製造方法では、半導体基板の表面に溝を形成し、その後、前記溝内に素子分離絶縁膜を形成する。次に、前記溝により区画された素子活性領域内に不純物を導入する。次いで、前記半導体基板の表面を加熱することにより、前記不純物を活性化させる。そして、前記素子分離絶縁膜を形成する際に、ライナ膜としてシリコン窒化膜を形成する。
【発明の効果】
【００１３】
本発明によれば、素子分離絶縁膜の形成に当たって、ビスターシャリーブチルアミノシランを原料ガスとして用いて、ライナ膜としてシリコン窒化膜を形成しているため、後述のように、その後の加熱時に半導体基板が反りにくくなる。このため、不純物を活性化させるための加熱時の最高温度を高く設定して、不純物を高活性化させることができる。
【発明を実施するための最良の形態】
【００１４】
（本発明の基本的原理）
先ず、本発明の基本的原理について説明する。半導体装置の従来の製造方法では、ＳＴＩ（Shallow Trench Isolation）法により素子分離絶縁膜を形成する際に、ライナ膜として薄いシリコン窒化膜を溝の側壁部及び底部に形成している。また、シリコン窒化膜の原料としては、テトラエトキシシラン（ＴＥＯＳ：tetraethoxysilane）又はジクロロシラン（ＤＣＳ：dichlorosilane）等が用いられている。なお、ライナ膜は、主として、ｎチャネルＭＯＳトランジスタにおいて、チャネル部に引張応力を作用させて電荷の移動度を高く保持するために形成されている。また、素子活性領域の素子分離絶縁膜との境界近傍での形状を制御するという作用もある。シリコン窒化膜自体はＸｅフラッシュランプ光に対して透明な膜であるが、その直下に位置するシリコン基板が吸収体として作用し、シリコン基板の温度上昇に伴ってシリコン窒化膜の温度も上昇する。本願発明者が検証したところ、このような理由から、従来の方法では、半導体基板の反りが生じていることが判明した。従って、ライナ膜として形成するシリコン窒化膜を、より熱収縮率が低い材料を用いて形成すれば、半導体基板の反りを低減することができると考えられる。
【００１５】
このような観点から、本願発明者が種々の材料について実験したところ、Ｘｅフラッシュランプを用いたＦＬＡにおいて、ビスターシャリーブチルアミノシラン（ＢＴＢＡＳ：bis（tertiarybutylamino)silane）が有用であることが判明した。図１Ａ乃至図１Ｃは、本願発明者が行った実験の概要を示す図であり、図２Ａ及び図２Ｂは、その結果を示すグラフである。
【００１６】
この実験では、図１Ａに示すように、シリコン基板２１上に、厚さがｄのシリコン窒化膜２２を形成した。シリコン窒化膜２２の原料としては、ジクロロシラン（ＤＣＳ）又はビスターシャリーブチルアミノシラン（ＢＴＢＡＳ）を用いた。次に、図１Ｂに示すように、シリコン基板２１及びシリコン窒化膜２２に対して、Ｘｅフラッシュランプを用いたＦＬＡを行った。この結果、図１Ｃに示すように、シリコン窒化膜２２が収縮してその厚さが減少した。そして、その減少量Δｄを測定し、「Δｄ／ｄ×１００」を収縮率として見積もった。この結果を図２Ａ及び図２Ｂに示す。図２Ａは、シリコン窒化膜２２の厚さを２０ｎｍとした場合の結果を示し、図２Ｂは、シリコン窒化膜２２の厚さを８０ｎｍとした場合の結果を示している。図２Ａ及び図２Ｂ中の■はＤＣＳを用いた場合の結果を示し、□はＢＴＢＡＳを用いた場合の結果を示す。また、「Ｒｅ」は、ＦＬＡを行わなかった場合（照射エネルギ密度：０Ｊ／ｃｍ2）の参照試料を意味しているが、当然、その収縮率は０％である。
【００１７】
図２Ａ及び図２Ｂに示すように、ＢＴＢＡＳを用いた場合には、収縮率が低くなった。このことは、ＢＴＢＡＳを用いることにより、より高いエネルギ密度での照射を行うことによってシリコン基板の表面をより高温にしても、シリコン基板が反りにくいことを意味している。つまり、シリコン基板の反りを抑制しつつ、不純物をより高活性化することができるのである。
【００１８】
また、本願発明者が他の実験を行ったところ、半導体基板の裏面に、シリコン窒化膜等の引っ張り応力を印加する膜を形成しておくことも有効であることが判明した。この実験では、シリコン基板にＦＬＡを行った場合の反り量、及び裏面にシリコン窒化膜が形成されたシリコン基板にＦＬＡを行った場合の反り量を測定した。この結果を図３に示す。図３中の◆はシリコン窒化膜がある場合の結果を示し、▲はシリコン窒化膜がない場合の結果を示している。
【００１９】
図３に示すように、裏面にシリコン窒化膜が形成されている場合に反り量が小さくなることが明らかとなった。なお、ＦＬＡの条件に関し、基板保持温度を４５０℃とし、フラッシュランプ光（パルス光）の１／２パルス幅を０．８ｍ秒とした。
【００２０】
更に、本願発明者がライナ膜として形成するシリコン窒化膜の原料、シリコン基板の表面に形成する物の構造、及びシリコン基板の種類を変更してＦＬＡを行い、反り量を測定したところ、図４に示す結果が得られた。なお、ＦＬＡの条件に関し、基板保持温度を４５０℃とし、フラッシュランプ光（パルス光）の１／２パルス幅を０．８ｍ秒とした。
【００２１】
図４において、○はエピタキシャル基板にＤＣＳを用いてライナ膜を形成し、第１の構造を当該エピタキシャル基板の表面に形成した場合の結果を示している。△はエピタキシャル基板にＤＣＳを用いてライナ膜を形成し、第２の構造を当該エピタキシャル基板の表面に形成した場合の結果を示している。つまり、これらは従来の技術に相当するものの結果を示している。なお、第１の構造と第２の構造とでは、素子分離絶縁領域等の割合が相違している。
【００２２】
図４において、●はエピタキシャル基板にＢＴＢＡＳを用いてライナ膜を形成し、第１の構造を当該エピタキシャル基板の表面に形成した場合の結果を示している。▲はエピタキシャル基板にＢＴＢＡＳを用いてライナ膜を形成し、第２の構造を当該エピタキシャル基板の表面に形成した場合の結果を示している。
【００２３】
また、図４において、□はエピタキシャル基板にＢＴＢＡＳを用いてライナ膜を形成し、第３の構造を当該エピタキシャル基板の表面に形成した場合の結果を示している。■はＣＺ（Czochralski）基板にＢＴＢＡＳを用いてライナ膜を形成し、第３の構造を当該エピタキシャル基板の表面に形成した場合の結果を示している。なお、第１及び第２の構造と第３の構造とでは、素子分離絶縁領域等の割合が相違している。
【００２４】
エピタキシャル基板では、ドープ層上にエピタキシャル層が形成されており、例えばドープ層の厚さが全体の９９％以上である。そして、従来のエピタキシャル基板の全体的な比抵抗は、０.０２Ω・ｃｍ以下となっている。これに対し、ＣＺ基板の全体的な比抵抗は５Ω・ｃｍ以上である。
【００２５】
図４に示すように、第１の構造が形成されている試料の結果（○、●）を比較すると、同じ反り量における照射エネルギ密度は、ＢＴＢＡＳを用いた試料（●）において高くなった。また、第２の構造が形成されている試料の結果（△、▲）を比較すると、同じ反り量における照射エネルギ密度は、ＢＴＢＡＳを用いた試料（▲）において高くなった。これらの結果から、ＢＴＢＡＳを用いることにより、許容される反り量の範囲内において、より高い温度までシリコン基板を昇温することができるといえる。
【００２６】
また、図４に示すように、第３の構造が形成されている試料の結果（□、■）を比較すると、同じエネルギ密度で照射を行った場合の反り量は、比抵抗が高いＣＺ基板を用いた試料（■）において低くなった。また、他の試料における傾向を考慮すると、同じ反り量における照射エネルギ密度は、比抵抗が高い基板を用いた試料（■）において高くなると考えられる。つまり、比抵抗が高い基板ほど、反り量が抑制されると考えられる。本願発明者が行った実験によると、特に比抵抗が０．２８Ω・ｃｍ以上とすることが効果的であることが判明している。
【００２７】
（本発明の実施形態）
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図５Ａ乃至図５Ｇは、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。なお、本実施形態では、ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタを並行して形成する。つまり、ＣＭＯＳトランジスタを形成する。
【００２８】
本実施形態では、先ず、図５Ａに示すように、シリコン基板１の表面及び裏面に、シリコン酸化膜２及びシリコン窒化膜３を順次形成する。シリコン基板１としては、例えば、全体の比抵抗が０．０２Ω・ｃｍより高いエピタキシャル基板を用いる。特に、その比抵抗が０．２８Ω・ｃｍ以上であることが好ましい。これは、上述のように、比抵抗が高いほど反り量が低くなると考えられるからである。また、シリコン酸化膜２としては、例えば熱酸化膜を形成する。また、シリコン窒化膜３は、例えば縦型炉を用いたＣＶＤ法により形成する。シリコン窒化膜３の厚さは、７０ｎｍ〜１５０ｎｍ程度とする。
【００２９】
次に、図５Ｂに示すように、シリコン基板１の表面側において、シリコン窒化膜３上にレジストパターン４を形成する。レジストパターン４の形成に当たっては、感光性レジストを塗布し、これに対する露光及び現像を行うことにより、素子分離絶縁領域を形成する領域に開口部を形成する。
【００３０】
次いで、図５Ｃに示すように、レジストパターン４をマスクとして表面側のシリコン窒化膜３のドライエッチングを行う。その後、レジストパターン４を除去する。次に、シリコン窒化膜３をマスクとして表面側のシリコン酸化膜２及びシリコン基板１のドライエッチングを行うことにより、素子分離用の溝５を形成する。
【００３１】
その後、図５Ｄに示すように、溝５内に素子分離絶縁膜６を形成する。素子分離絶縁膜６の形成に当たっては、図６に示すように、先ず、熱酸化法により、厚さが５ｎｍ程度のシリコン酸化膜６ａを形成する。次に、例えばＣＶＤ法により、厚さが３ｎｍ〜２０ｎｍ程度のシリコン窒化膜６ｂを形成する。シリコン酸化膜６ａ及びシリコン窒化膜６ｂはライナ膜として機能する。なお、シリコン窒化膜６ｂの形成に当たっては、成長ガスとしてＢＴＢＡＳを用い、ＮＨ3ガスも供給する。また、例えば、基板の設定温度を６００℃以下とし、チャンバ内圧力を２００Ｐａ以下とし、ＢＴＢＡＳ及びＮＨ3の流量比（ＮＨ3／ＢＴＢＡＳ）を０．１〜３０とする。シリコン窒化膜６ｂを形成した後には、高密度プラズマ法（ＨＤＰ：High-Density-Plasma）によりシリコン酸化膜６ｃを形成する。そして、シリコン窒化膜３が露出するまでＣＭＰ法等により平坦化する。なお、シリコン酸化膜６ｃとして、ＳＯＧ（Spin-on-Glass）酸化膜等を形成してもよい。
【００３２】
続いて、図５Ｅに示すように、表面側のシリコン窒化膜３及びシリコン酸化膜２を除去する。次に、素子分離絶縁膜６により区画された素子活性領域の一つであるｐＭＯＳ形成領域（ｐチャネルＭＯＳトランジスタを形成する予定の領域）内において、ｎ型不純物のイオン注入をシリコン基板１に対して行うことにより、ｎウェル１１ｎを形成する。また、素子分離絶縁膜６により区画された素子活性領域の他の一つであるｎＭＯＳ形成領域（ｎチャネルＭＯＳトランジスタを形成する予定の領域）内において、ｐ型不純物のイオン注入をシリコン基板１に対して行うことにより、ｐウェル１１ｐを形成する。更に、形成しようとするトランジスタの閾値電圧を制御するために、適宜、ｎウェル１１ｎ及びｐウェル１１ｐに対する不純物のイオン注入を行う。
【００３３】
次いで、シリコン基板１の表面にシリコン酸化膜等の絶縁膜を形成し、その上に多結晶シリコン膜等の導電膜を形成し、これらをパターニングすることにより、図５Ｆに示すように、ゲート絶縁膜７及びゲート電極８を形成する。その後、ｐＭＯＳ形成領域内において、ゲート電極８をマスクとしてｐ型不純物を浅くイオン注入することにより、ｐ型エクステンション領域９ｐを形成する。また、ｎＭＯＳ形成領域内において、ゲート電極８をマスクとしてｎ型不純物を浅くイオン注入することにより、ｎ型エクステンション領域９ｎを形成する。
【００３４】
続いて、図５Ｇに示すように、ゲート電極８の側方にサイドウォール絶縁膜１２を形成する。サイドウォール絶縁膜１２の形成に当たっては、例えば、シリコン酸化膜を形成し、その上にシリコン窒化膜を形成し、これらのエッチバックを行う。このシリコン窒化膜の形成に当たっては、成長ガスとしてＢＴＢＡＳを用い、ＮＨ3ガスも供給する。また、例えば、基板の設定温度を６００℃以下とし、チャンバ内圧力を２００Ｐａ以下とし、ＢＴＢＡＳ及びＮＨ3の流量比（ＮＨ3／ＢＴＢＡＳ）を０．１〜３０とする。つまり、シリコン窒化膜６ｂの形成条件と同様にすることが好ましい。
【００３５】
サイドウォール絶縁膜１２を形成した後には、ｐＭＯＳ形成領域内において、ゲート電極８及びサイドウォール絶縁膜１２をマスクとしてｐ型不純物を深くイオン注入することにより、深いｐ型ＳＤ領域（ソース／ドレイン領域）１０ｐを形成する。この結果、ｐＭＯＳ形成領域において、ｐ型エクステンション領域９ｐ及びｐ型ＳＤ領域１０ｐを備えたソース／ドレイン拡散層が形成される。また、ｎＭＯＳ形成領域内において、ゲート電極８及びサイドウォール絶縁膜１２をマスクとしてｎ型不純物を深くイオン注入することにより、深いｎ型ＳＤ領域（ソース／ドレイン領域）１０ｎを形成する。この結果、ｎＭＯＳ形成領域において、ｎ型エクステンション領域９ｎ及びｎ型ＳＤ領域１０ｎを備えたソース／ドレイン拡散層が形成される。
【００３６】
次に、各ソース／ドレイン拡散層に注入されている不純物の活性化を行う。この活性化では、Ｘｅフラッシュランプを用いたＦＬＡを行う。そして、ＦＬＡの条件に関し、例えば、シリコン基板１の予備加熱温度を４５０℃程度とし、照射エネルギ密度を２９Ｊ／ｃｍ2程度とし、フラッシュランプ光（パルス光）の１／２パルス幅を０．８ｍ秒とする。このような条件では、表面側の最高到達温度は１３００℃以上となる。
【００３７】
その後、層間絶縁膜の形成、コンタクトプラグの形成及び配線の形成等を行うことにより、半導体装置を完成させる。
【００３８】
従来の方法では、Ｘｅフラッシュランプを用いて１３００℃以上まで加熱すると、シリコン基板１が大きく反ってしまう。特に、表面反射率の小さいシリコン基板では、１２５０℃以上でも反りが生じる。これに対し、本実施形態では、ＢＴＢＡＳを用いて、ライナ膜の一部としてシリコン窒化膜６ｂを形成されているため、このような反りを抑制することができる。また、この反りを抑制するという効果は、比抵抗が０．２８Ω・ｃｍ以上のシリコン基板１の使用及び裏面側へのシリコン窒化膜３の形成により大きなものとなっている。そして、本実施形態によれば、ＦＬＡ時の反りを抑制することができるため、従来の方法よりも高温まで加熱することが可能となり、より不純物を活性化させることができる。この効果は、特に直径が２００ｍｍ以上の半導体基板を用いた場合に顕著である。
【００３９】
なお、シリコン基板１として、ＣＺ基板等を用いてもよい。ＣＺ基板の比抵抗は、５Ω・ｃｍ程度である。また、キセノンフラッシュランプ光のパルス幅は０．５ｍ秒〜２ｍ秒とすることが好ましい。０．５ｍ秒未満であると、十分な加熱を行うことができない場合があり、２ｍ秒を超えると、過剰な加熱となって不純物プロファイルが緩やかになる場合があるからである。更に、パルス光の照射エネルギ密度は２０Ｊ／ｃｍ2〜３４Ｊ／ｃｍ2とすることが好ましい。２０Ｊ／ｃｍ2未満であると、十分な加熱を行うことができない場合があり、３４Ｊ／ｃｍ2を超えると、過剰な加熱となって不純物の濃度プロファイルが緩やかになる場合があるからである。
【００４０】
特許文献１には、ＲＴＡ時の半導体基板の反りを低減することを目的として、高抵抗基板を用いることが記載されている。但し、ライナ膜の原料に関する記載はない。また、ＲＴＡでは半導体基板の全体が加熱されるため、そもそも温度勾配に起因する反りとは無縁である。
【００４１】
特許文献２には、パルスレーザを用いたアニール時の結晶へのダメージを抑制することを目的として、パルス長を調整することが記載されている。しかしながら、ライナ膜の原料に関する記載はない。また、この技術では、最高温度に保持される時間が長くなり、不純物の濃度プロファイルが緩やかになってしまう。
【００４２】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４３】
（付記１）
半導体基板の表面に溝を形成する工程と、
前記溝内に素子分離絶縁膜を形成する工程と、
前記溝により区画された素子活性領域内に不純物を導入する工程と、
前記半導体基板の表面を加熱することにより、前記不純物を活性化させる工程と、
を有する半導体装置の製造方法であって、
前記素子分離絶縁膜を形成する工程は、ライナ膜としてシリコン窒化膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【００４４】
（付記２）
前記シリコン窒化膜の厚さを３ｎｍ乃至２０ｎｍとすることを特徴とする付記１に記載の半導体装置の製造方法。
【００４５】
（付記３）
前記シリコン窒化膜を、ビスターシャリーブチルアミノシランを原料ガスとして用いて形成することを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００４６】
（付記４）
前記不純物を活性化させる工程は、パルス幅が０．５ミリ秒乃至２ミリ秒のパルス光を前記半導体基板の表面に照射する工程を有することを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。
【００４７】
（付記５）
前記パルス光として、波長が２００ｎｍ乃至１０００ｎｍのものを用いることを特徴とする付記４に記載の半導体装置の製造方法。
【００４８】
（付記６）
前記パルス光として、キセノンフラッシュランプを用いることを特徴とする付記４に記載の半導体装置の製造方法。
【００４９】
（付記７）
前記パルス光の照射エネルギ密度を２０Ｊ／ｃｍ2乃至３４Ｊ／ｃｍ2とすることを特徴とする付記４乃至６のいずれか１項に記載の半導体装置の製造方法。
【００５０】
（付記８）
前記不純物を活性化させる工程の前に、前記半導体基板の裏面に、前記不純物を活性化させる際に生じる前記半導体基板の反りを抑制する膜を形成する工程を有することを特徴とする付記１乃至７のいずれか１項に記載の半導体装置の製造方法。
【００５１】
（付記９）
前記半導体基板の反りを抑制する膜としてシリコン窒化膜を形成することを特徴とする付記８に記載の半導体装置の製造方法。
【００５２】
（付記１０）
前記溝を形成する工程は、
前記半導体基板の表面に、前記半導体基板の反りを抑制するシリコン窒化膜と同時にマスク用シリコン窒化膜を形成する工程と、
前記マスク用シリコン窒化膜をパターニングする工程と、
前記マスク用シリコン窒化膜をマスクとして前記半導体基板のドライエッチングを行う工程と、
を有することを特徴とする付記９に記載の半導体装置の製造方法。
【００５３】
（付記１１）
前記半導体基板として、チョクラルスキー法により形成されたＣＺ基板を用いることを特徴とする付記１乃至１０のいずれか１項に記載の半導体装置の製造方法。
【００５４】
（付記１２）
前記半導体基板として、ドープ層とその上に形成されたエピタキシャル層とを備え、全体の比抵抗が０．２８Ω・ｃｍ以上のエピタキシャル基板を用いることを特徴とする付記１乃至１０のいずれか１項に記載の半導体装置の製造方法。
【００５５】
（付記１３）
前記エピタキシャル基板として、前記ドープ層の比抵抗が０．２０Ω・ｃｍ以上のものを用いることを特徴とする付記１２に記載の半導体装置の製造方法。
【００５６】
（付記１４）
前記エピタキシャル基板として、前記ドープ層の比抵抗が１０Ω・ｃｍ以上のものを用いることを特徴とする付記１２に記載の半導体装置の製造方法。
【００５７】
（付記１５）
前記素子分離絶縁膜を形成する工程と前記不純物を導入する工程との間に、前記素子活性領域内にゲート絶縁膜及びゲート電極を形成する工程を有することを特徴とする付記１乃至１４のいずれか１項に記載の半導体装置の製造方法。
【００５８】
（付記１６）
前記ゲート電極を形成する工程の後に、
前記ゲート電極の側方に、ビスターシャリーブチルアミノシランを原料ガスとして用いて第２のシリコン窒化膜を形成する工程と、
前記第２のシリコン窒化膜をエッチバックする工程と、
を有することを特徴とする付記１５に記載の半導体装置の製造方法。
【００５９】
（付記１７）
前記半導体基板として、直径が２００ｍｍ以上のものを用いることを特徴とする付記１乃至１６のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００６０】
【図１Ａ】実験の概要を示す断面図である。
【図１Ｂ】図１Ａに引き続き、実験の概要を示す断面図である。
【図１Ｃ】図１Ｂに引き続き、実験の概要を示す断面図である。
【図２Ａ】実験の結果（シリコン窒化膜の厚さ：２０ｎｍ）を示すグラフである。
【図２Ｂ】実験の結果（シリコン窒化膜の厚さ：８０ｎｍ）を示すグラフである。
【図３】裏面側のシリコン窒化膜の有無と反り量との関係を示すグラフである。
【図４】ライナ膜の形成条件及び基板の種類と反り量との関係を示すグラフである。
【図５Ａ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５Ｂ】図５Ａに引き続き、半導体装置の製造方法を示す断面図である。
【図５Ｃ】図５Ｂに引き続き、半導体装置の製造方法を示す断面図である。
【図５Ｄ】図５に引き続き、半導体装置の製造方法を示す断面図である。
【図５Ｅ】図５Ｄに引き続き、半導体装置の製造方法を示す断面図である。
【図５Ｆ】図５Ｅに引き続き、半導体装置の製造方法を示す断面図である。
【図５Ｇ】図５Ｆに引き続き、半導体装置の製造方法を示す断面図である。
【図６】素子分離絶縁膜６の詳細を示す図である。
【符号の説明】
【００６１】
１：シリコン基板
２：シリコン酸化膜
３：シリコン窒化膜
４：レジストパターン
５：溝
６：素子分離絶縁膜
７：ゲート絶縁膜
８：ゲート電極
９ｎ：ｎ型エクステンション領域
９ｐ：ｐ型エクステンション領域
１０ｎ：ｎ型ＳＤ領域
１０ｐ：ｐ型ＳＤ領域
１１ｎ：ｎウェル
１１ｐ：ｐウェル
１２：サイドウォール絶縁膜
【図１Ａ】
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【図１Ｂ】
2008124211.tif 000004
【図１Ｃ】
2008124211.tif 000005
【図２Ａ】
2008124211.tif 000006
【図２Ｂ】
2008124211.tif 000007
【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図６】
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