(57)【要約】【課題】素子構造の膜剥がれがなく、容易にかつ高密度に製造することが可能となる構成の記憶素子を提供する。【解決手段】２つの電極の間に、記憶層を有して構成され、２つの電極に極性の異なる電位を印加することにより、可逆的に記憶層の抵抗値が変化する抵抗変化素子により、それぞれのメモリセルが構成され、隣接する複数のメモリセルにおいて、抵抗変化素子の記憶層を含む少なくとも一部の層が同一層により共通に形成され、記憶層の上に、Ｃｕ，Ａｇ，Ｚｎから選ばれる１種以上の金属元素と、Ｔｅ，Ｓ，Ｓｅから選ばれる１種以上のカルコゲン元素と、Ｓｉ又はＧｅとを含有するイオン源層を積層してなり、カルコゲン元素に対する金属元素の原子組成比が５ないし０．５である記憶素子を構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
２つの電極の間に、記憶層を有して構成され、前記２つの電極に極性の異なる電位を印加することにより、可逆的に前記記憶層の抵抗値が変化する抵抗変化素子により、それぞれのメモリセルが構成され、
隣接する複数の前記メモリセルにおいて、前記抵抗変化素子の前記記憶層を含む少なくとも一部の層が同一層により共通に形成され、
前記記憶層の上に、Ｃｕ，Ａｇ，Ｚｎから選ばれる１種以上の金属元素と、Ｔｅ，Ｓ，Ｓｅから選ばれる１種以上のカルコゲン元素と、Ｓｉ又はＧｅとを含有するイオン源層を積層してなり、
前記カルコゲン元素に対する前記金属元素の原子組成比が５ないし０．５である
ことを特徴とする記憶素子。
【請求項２】
前記イオン源層が、ＳｉとＧｅとを共に含有することを特徴とする請求項１に記載の記憶素子。
【請求項３】
前記イオン源層に含まれるＳｉとＧｅとの合計含有量のイオン源層全体に対する原子組成比が０．４５以下であることを特徴とする請求項２に記載の記憶素子。
【請求項４】
２つの電極の間に、記憶層を有して構成され、前記２つの電極に極性の異なる電位を印加することにより、可逆的に前記記録層の抵抗値が変化する抵抗変化素子により、それぞれのメモリセルが構成され、
隣接する複数の前記メモリセルにおいて、前記抵抗変化素子前記記憶層を含む少なくとも一部の層が同一層により共通に形成され、
前記記憶層の上に、Ｃｕ，Ａｇ，Ｚｎから選ばれる１種以上の金属元素と、Ｔｅ，Ｓ，Ｓｅから選ばれる１種以上のカルコゲン元素と、Ｓｉ又はＧｅとを含有するイオン源層を積層してなり、
前記カルコゲン元素に対する前記金属元素の原子組成比が５ないし０．５であることを特徴とする記憶素子と、
前記第１の電極側に接続された配線と、
前記第２の電極側に接続された配線とを有し、
前記記憶素子が多数配置されて成る
ことを特徴とする記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報を記録することができる記憶素子及び記憶素子を用いた記憶装置に係わる。
【背景技術】
【０００２】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のＤＲＡＭが広く使用されている。
【０００３】
しかしながら、ＤＲＡＭは、電子機器に用いられる一般的な論理回路ＬＳＩや信号処理と比較して製造プロセスが複雑であるため、製造コストが高くなっている。
また、ＤＲＡＭは、電源を切ると情報が消えてしまう揮発性メモリであり、頻繁にリフレッシュ動作、即ち書き込んだ情報（データ）を読み出し、増幅し直して、再度書き込み直す動作を行う必要がある。
【０００４】
そこで、電源を切っても情報が消えない不揮発性のメモリとして、例えばＦｅＲＡＭ（強誘電体メモリ）やＭＲＡＭ（磁気記憶素子）等が提案されている。
これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。
また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
【０００５】
しかしながら、上述の不揮発性のメモリは、各メモリセルを構成するメモリ素子の縮小化に伴い、記憶素子としての特性を確保することが困難になってくる。
このため、デザインルールの限界や製造プロセス上の限界まで素子を縮小化することは難しい。
【０００６】
そこで、縮小化に適した構成のメモリとして、新しいタイプの記憶素子が提案されている。
この記憶素子は、２つの電極の間に、ある金属を含むイオン導電体を挟んだ構造である。
そして、２つの電極のいずれか一方にイオン導電体中に含まれる金属を含ませることにより、２つの電極間に電圧を印加した場合に、電極中に含まれる金属がイオン導電体中にイオンとして拡散するため、これによりイオン導電体の抵抗値或いはキャパシタンス等の電気特性が変化する。
この特性を利用して、メモリデバイスを構成することが可能である（例えば、特許文献１参照）。
【０００７】
具体的には、イオン導電体はカルコゲナイドと金属との固溶体よりなり、さらに具体的には、ＡｓＳ，ＧｅＳ，ＧｅＳｅにＣｕ，Ａｇ，Ｚｎが固溶された材料からなり、２つの電極のいずれか一方の電極には、Ｃｕ，Ａｇ，Ｚｎを含んでいる（上記特許文献１参照）。
【０００８】
また、上記のメモリデバイスの熱付加等による記憶素子の抵抗値や、記録・消去動作電圧等、電気的特性を安定させ、情報の記録及び読み出しを容易に安定して行うことができる記憶素子が提案されている（例えば、特許文献２参照）。
この記憶素子は、２つの電極の間に、記憶層が挟まれて構成されている記憶素子であり、記憶層に希土類元素が含まれ、記憶層内もしくは記憶層と接している層に、Ｃｕ，Ａｇ，Ｚｎのいずれかの元素が含まれ、記憶層内もしくは記憶層と接している層に、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかの元素が含まれている。
【０００９】
この記憶素子は、一般的な各種のメモリと同様に、各メモリセルを孤立させて、周囲のメモリセルとの電気的分離を行った構造を採用することができる。
例えば、動作電圧を印加する下部電極と、Ｃｕ，Ａｇ，Ｚｎのいずれかの元素を含むイオン源層と、希土類元素を含む高抵抗の記憶層と、上部電極とを、それぞれメモリセル毎に分離する。
【００１０】
ところで、メモリの記憶容量の増大に伴い、メモリセルの寸法の微細化が必要となる。
そこで、上述の記憶素子において、隣接する複数のメモリセルの記憶層や電極を一部共通化することにより、その作製プロセスの簡易化を図ることが提案されている（例えば、特許文献３参照）。
例えば、動作電圧を印加する下部電極に、高抵抗の記憶層、Ｃｕ，Ａｇ，Ｚｎのいずれかの元素を含むイオン源層の順に積層した構造において、高抵抗の記憶層によって隣接するメモリセルを電気的に分離することができる。そのため、下部電極を各メモリセルで分離して、この下部電極上に、記憶層、イオン源層、上部電極の各層を隣接するメモリセルで共通に形成することが可能になる。
このような構成を採用することにより、メモリセルの寸法の微細化に関する制限を緩和することができ、メモリセルの密度を向上することができる。
【００１１】
【特許文献１】特表２００２−５３６８４０号公報
【特許文献２】特開２００５−１９７６３４号公報
【特許文献３】特開２００６−４０９４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
下部電極は、その平面内では、絶縁層等が大部分を占める中の小さな面積を占めるに過ぎない。
各メモリセルを孤立させる場合には、下部電極上に形成する記憶層等の各層も、下部電極と同様に、各メモリセルで分離されているため、下部電極に接続される部分の割合が大きく、下部電極との密着強度が問題とならない。
しかし、記憶層、イオン源層、上部電極が、隣接するメモリセルと共通に形成されたメモリ構造の場合には、絶縁層等が大部分を占める平面上に、共通に形成された層が配置される。このため、全体としての密着強度が弱くなると膜剥がれが起きる。
【００１３】
特に、イオン源層は、Ｃｕなど、酸化物などに積層された場合に付着強度が弱い元素が多量に含まれており、その下に配置されている記憶層も高抵抗層である酸化物を用いると膜剥がれを起しやすくなる。それが局所的であればメモリとしての動作不安定を引き起こし、素子の破壊にまでつながる可能性がある。
【００１４】
上述した問題の解決のために、本発明においては、素子構造の膜剥がれがなく、容易にかつ高密度に製造することが可能となる構成の記憶素子及び記憶装置を提供するものである。
【課題を解決するための手段】
【００１５】
本発明の記憶素子は、２つの電極の間に、記憶層を有して構成され、２つの電極に極性の異なる電位を印加することにより、可逆的に記憶層の抵抗値が変化する抵抗変化素子により、それぞれのメモリセルが構成され、隣接する複数のメモリセルにおいて、抵抗変化素子の記憶層を含む少なくとも一部の層が同一層により共通に形成され、記憶層の上に、Ｃｕ，Ａｇ，Ｚｎから選ばれる１種以上の金属元素と、Ｔｅ，Ｓ，Ｓｅから選ばれる１種以上のカルコゲン元素と、Ｓｉ又はＧｅとを含有するイオン源層を積層してなり、カルコゲン元素に対する金属元素の原子組成比が５ないし０．５であることを特徴とする。
【００１６】
また、本発明の記憶装置は、２つの電極の間に、記憶層を有して構成され、２つの電極に極性の異なる電位を印加することにより、可逆的に記録層の抵抗値が変化する抵抗変化素子により、それぞれのメモリセルが構成され、隣接する複数のメモリセルにおいて、抵抗変化素子記憶層を含む少なくとも一部の層が同一層により共通に形成され、記憶層の上に、Ｃｕ，Ａｇ，Ｚｎから選ばれる１種以上の金属元素と、Ｔｅ，Ｓ，Ｓｅから選ばれる１種以上のカルコゲン元素と、Ｓｉ又はＧｅとを含有するイオン源層を積層してなり、カルコゲン元素に対する金属元素の原子組成比が５ないし０．５であることを特徴とする記憶素子と、第１の電極側に接続された配線と、第２の電極側に接続された配線とを有し、記憶素子が多数配置されて成ることを特徴とする。
【００１７】
上述の本発明の記憶素子及び記憶装置の構成によれば、２つの電極の間に記録層を有して成り、これら２つの電極に極性の異なる電位を印加することにより、可逆的に記録層の抵抗値が変化する抵抗変化素子により、それぞれのメモリセルが構成されているので、この抵抗変化素子の抵抗値を、高抵抗と低抵抗の間で可逆的に変化させることができ、抵抗変化素子の抵抗状態を、情報としてメモリセルに記憶させることができる。
【００１８】
また、隣接する複数のメモリセルにおいて、抵抗変化素子の記録層を構成する少なくとも一部の層が同一層により共通に形成されていることにより、記憶素子を製造する際に、共通に形成されている層については、メモリセル毎の局所的な記録膜の堆積或いはパターニング加工が不要となるため、パターニングの精度が緩和され、容易にパターニングを行うことが可能になる。
【００１９】
さらに、記憶層の上に形成されるイオン源層において、カルコゲン元素に対する金属元素の原子組成比が５ないし０．５であることにより、素子構造において膜剥がれを起こすことなく、安定した歩留まりで製造することができる。
【発明の効果】
【００２０】
上述の本発明によれば、記憶素子を製造する際に、共通に形成されている層については、パターニングの精度が緩和され、容易にパターニングを行うことが可能になるため、また、膜剥がれの発生を抑制することができるため、製造歩留まりを大幅に向上することができる。
従って、メモリセルのサイズを微細化しても、記憶素子を容易に歩留まり良く製造することができるため、メモリセルの密度を高めることが可能になる。これにより、記憶素子の記憶容量の増大や、メモリの小型化を図ることが可能になる。
従って、本発明により、高い信頼性を有する記憶装置を構成することができる。
また、記憶装置の高集積化（高密度化）や小型化を図ることができる。
【発明を実施するための最良の形態】
【００２１】
本発明の一実施の形態として、記憶素子の概略構成図（断面図）を図１に示す。また、本実施の形態の記憶素子の模式的平面図を図２に示す。
この記憶素子は、メモリセルを構成する抵抗変化素子１０が多数アレイ状に配置されて構成されている。
【００２２】
図１に示すように、このメモリセルアレイでは、メモリセル全体にわたって、各メモリセルを構成する抵抗変化素子１０が、記憶層２・イオン源層３・上部電極４の各層を共有している。言い換えれば、各抵抗変化素子１０が、それぞれ同一層の記憶層２・イオン源層３・上部電極４により構成されている。
【００２３】
下部電極１には、半導体プロセスに用いられる配線材料、例えばＴｉＷ，Ｔｉ，Ｗ，Ｃｕ，Ａｌ，Ｍｏ，Ｔａ、シリサイド等を用いることができる。
【００２４】
記憶層２は、金属元素、希土類元素、これらの混合物の酸化物、窒化物、若しくは半導体を用いることが可能であり、それらにＣｕや貴金属類などを添加して構成することが可能である。
【００２５】
上部電極４は、下部電極１と同様に、通常の半導体配線材料を用いることができる。
【００２６】
イオン源層３は、Ｃｕ，Ａｇ，Ｚｎの少なくともいずれかの金属元素を含有する。さらに、イオン源層３は、Ｔｅ，Ｓｅ，Ｓのカルコゲン元素の少なくともいずれかと、Ｓｉ又はＧｅを含有する。
このイオン源層３としては、例えば、ＣｕＴｅＳｉ，ＧｅＳｂＴｅＳｉ，ＣｕＧｅＴｅＳｉ，ＡｇＧｅＴｅＳｉ，ＡｇＴｅＳｉ，ＺｎＴｅＳｉ，ＺｎＧｅＴｅＳｉ，ＣｕＳＳｉ，ＣｕＧｅＳＳｉ，ＣｕＳｅＳｉ，ＣｕＧｅＳｅＳｉ等を用いることができる。
また、イオン源層３には、さらに、ボロン、或いは希土類元素を含有させてもよい。
【００２７】
特に、抵抗値が変化する部分を、比較的高い抵抗値を有する記憶層２に限定するために、イオン源層３に、この高抵抗の記憶層２に比して、充分抵抗が低い材料（例えば、記憶層２のオン時の抵抗値よりも低い材料）を用いることが好ましい。
このため、イオン源層３のカルコゲナイド元素としてはＴｅを用いることが望ましい。そして、陽イオンとして移動が容易な、Ｃｕ，Ａｇ，Ｚｎの金属元素を含むことが望ましい。従って、イオン源層３は、例えば、ＣｕＴｅ，ＡｇＴｅ，ＺｎＴｅを主成分とする材料により形成することが望ましい。
さらに、イオン源層３の陽イオンとなる元素にＣｕを用い、ＣｕＴｅを含む構成とすることが好ましい。これにより、イオン源層３の抵抗を低くし、イオン源層３の抵抗変化を記憶層２の抵抗変化と比較して充分に小さくすることができ、メモリ動作の安定性を向上させることができる。
【００２８】
上述のように、本実施の形態のイオン源層３は、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの金属元素と、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかのカルコゲン元素とを含有する。
上記イオン源層３において、カルコゲン元素に対する前記金属元素の原子組成比、例えばＣｕ：Ｔｅの原子組成比率（Ｃｕ／Ｔｅ比）は、０．５：１（０．５）ないし５：１（５）であることが好ましい。
なお、イオン源層３のカルコゲン元素に対する前記金属元素の原子組成比については、以下、Ｃｕ，Ａｇ，Ｚｎ及びＴｅ，Ｓ，Ｓｅを代表して、Ｃｕ／Ｔｅ比と記載する。しかし、これらの元素の選択は、上述の通りＣｕ及びＴｅに限定されるものではない。
【００２９】
Ｃｕ／Ｔｅ比を５以下に設定することにより、Ｃｕ，Ａｇ，Ｚｎを含有するイオン源層３が膜剥がれを起すことなく、安定な歩留まりで製造可能となる。
【００３０】
また、トランジスタを用いて素子を駆動している為、電圧、電流などに制限がある。
イオン源層のＣｕ，Ａｇ，Ｚｎが少なすぎると、イオンの数自体が少なくなる。このため、動作はするものの、速度が低下し、駆動に要する電圧、電流の閾値が増大するため、メモリとして記録消去動作を行うことができなくなる。
従って、メモリとしての動作可能な範囲として、Ｃｕ／Ｔｅ比を０．５以上とする必要がある。
【００３１】
さらに好ましくは、上述のＣｕ／Ｔｅ比を１〜２に設定することにより、メモリとして動作可能なことはもちろん、記録、消去後のデータ保持特性の優れたメモリが実現可能である。
【００３２】
また、本実施の形態のイオン源層３は、Ｓｉ又はＧｅを含有する。
イオン源層３にＳｉ，Ｇｅが適当量含有されることにより、イオン源層３の非晶質構造をより安定化させることができ、プロセス時に受ける熱などによる結晶化等の状態変化が抑制さるため、熱的に安定になることが期待でき、熱に関与するメモリ動作の安定性が向上する。
【００３３】
さらに、イオン源層３にＳｉ，Ｇｅを添加することにより、イオン移動度が比較的小さくなるため、低抵抗状態、若しくは、高抵抗状態でＣｕが局在した状態を保持しやすい。
また、イオン源層３にＳｉ又はＧｅを添加した場合には、Ｓｉ，Ｇｅを添加していない場合に比べ、温度に対する特性変化を抑制することできる。
【００３４】
しかしながら、Ｓｉ，Ｇｅが過剰に添加された場合、イオンの移動を妨げるなど、逆に悪影響を及ぼすこととなる。この現象はＳｉだけでなく、Ｇｅについても少なからず同様の影響を及ぼしていると考えられ、Ｓｉ又はＧｅ元素の組成比、若しくはＳｉとＧｅとの合計の組成比が、イオン源層３全体に対して０．４５を超えた場合、悪影響を及ぼすことが実験的に確認された。
【００３５】
そして、図１及び図２に示した記憶素子において、共通に形成された上部電極４は、プレート電極ＰＬとなるものである。
一方、下部電極１は、メモリセル毎に個別に形成されており、各メモリセルが電気的に分離されている。このメモリセル毎に個別に形成された下部電極１によって、各下部電極１に対応した位置に、各メモリセルの抵抗変化素子１０が規定される。
図面には示していないが、これら下部電極１等の構造物間はＳｉＯ２やＳｉ３Ｎ４などの絶縁層で埋められている。この平面上に高抵抗膜である記憶層２、イオン源層３、上部電極４という順序に積層されて構成されている。
また、下部電極１は、各々対応する選択用のＭＯＳトランジスタＴｒに接続されている。
【００３６】
図１に示すように、メモリセルアレイの各メモリセルを構成するそれぞれの抵抗変化素子１０は、半導体基板１１に形成されたＭＯＳトランジスタＴｒの上方に形成されている。
このＭＯＳトランジスタＴｒは、半導体基板１１内の素子分離層１２により分離された領域に形成されたソース／ドレイン領域１３と、ゲート電極１４とから成る。ゲート電極１４の壁面には、サイドウォール絶縁層が形成されている。
また、ゲート電極１４は、記憶素子の一方のアドレス配線であるワード線ＷＬを兼ねている。
そして、ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の一方と、抵抗変化素子１０の下部電極１とが、プラグ層１５・金属配線層１６・プラグ層１７を介して、電気的に接続されている。
ＭＯＳトランジスタＴｒのソース／ドレイン領域１３の他方は、プラグ層１５を介して金属配線層１６に接続されている。この金属配線層１６は、記憶素子の他方のアドレス配線であるビット線ＢＬ（図２参照）に接続される。
【００３７】
また、図２においては、ＭＯＳトランジスタＴｒのアクティブ領域１８を鎖線で示している。また、図２中２１は、抵抗変化素子１０の下部電極１に通じるコンタクト部を示し、２２は、ビット線ＢＬに通じるコンタクト部を示している。
【００３８】
上述した構成の記憶層２は、電圧パルス或いは電流パルスが印加されることによりインピーダンスが変化する特性を有する。
【００３９】
本実施の形態の抵抗変化素子１０は、次のように動作させて、情報の記憶を行うことができる。
まず、上部電極４に、例えば正電位（＋電位）を印加して、下部電極１側が負になるように、抵抗変化素子１０に対して正電圧を印加する。これにより、イオン源層３からＣｕ，Ａｇ，Ｚｎイオンが、記憶層２内をイオン伝導し、下部電極１側で電子と結合して析出する、或いは、記憶層２内部に拡散した状態で留まる。
すると、記憶層２の内部にＣｕ，Ａｇ，Ｚｎを多量に含む電流パスが形成される、或いは、記憶層２内部にＣｕ，Ａｇ，Ｚｎによる欠陥が多数形成されることによって、記憶層２の抵抗値が低くなる。記憶層２以外の各層は、記憶層２の記録前の抵抗値に比べて、元々抵抗値が低いので、記憶層２の抵抗値を低くすることにより、抵抗変化素子１０全体の抵抗値も低くすることができる。
【００４０】
その後、正電圧を除去して、抵抗変化素子１０にかかる電圧をなくすと、抵抗値が低くなった状態で保持される。これにより、情報を記録することが可能になる。一度だけ記録が可能な記憶装置、いわゆる、ＰＲＯＭに用いる場合には、前記の記録過程のみで記録は完結する。
【００４１】
一方、消去が可能な記憶装置、いわゆる、ＲＡＭ或いはＥＥＰＲＯＭ等への応用には消去過程が必要であるが、消去過程においては、上部電極４に、例えば負電位（−電位）を印加して、下部電極１側が正になるように、抵抗変化素子１０に対して負電圧を印加する。これにより、記憶層２内に形成されていた電流パス、或いは不純物準位を形成するＣｕ，Ａｇ，Ｚｎがイオン化して、記憶層２内をイオン伝導してイオン源層３に溶解もしくはＴｅ，Ｓｅ，Ｓと結合して、例えばＣｕ２Ｔｅ等の化合物を形成する。
【００４２】
すると、記憶層２内からＣｕ，Ａｇ，Ｚｎによる電流パス、或いは不純物準位が消滅、または減少して記憶層２の抵抗値が高くなる。記憶層２以外の各層は元々抵抗値が比較的低いので、記憶層２の抵抗値を高くすることにより、抵抗変化素子１０全体の抵抗値も高くすることができる。
【００４３】
その後、負電圧を除去して、抵抗変化素子１０にかかる電圧をなくすと、抵抗値が高くなった状態で保持される。これにより、記録された情報を消去することが可能になる。
【００４４】
また、特に、イオン源層３が、上述の金属元素（Ｃｕ，Ａｇ，Ｚｎ）に加えて、Ｔｅ，Ｓ，Ｓｅから選ばれる元素、即ちカルコゲン元素を含むことにより、イオン源層３内の金属元素とカルコゲン元素とが結合し、金属カルコゲナイド層を形成する。
【００４５】
この金属カルコゲナイド層は、主に非晶質構造を有している。例えば、金属カルコゲナイド層から成るイオン源層３に接する上部電極４側に正電位を印加すると、金属カルコゲナイド層に含まれる金属元素（Ｃｕ，Ａｇ，Ｚｎ）がイオン化して、高抵抗を呈する記憶層２中に拡散し、下部電極３側の一部で電子と結合して析出する。あるいは、記憶層２中に留まり絶縁膜の不純物準位を形成することによって、記憶層４の抵抗が低くなる。これにより情報の記録を行うことが可能になる。
【００４６】
この状態から、金属カルコゲナイド層から成るイオン源層２に接する上部電極４側に負電位を印加すると、下部電極１側に析出していた金属元素（Ｃｕ，Ａｇ，Ｚｎ）が再びイオン化して、金属カルコゲナイド層に戻る。これにより、記憶層２の抵抗が元の高い状態に戻り、抵抗変化素子１０の抵抗も高くなるので、記録した情報の消去を行うことが可能になる。
【００４７】
このような過程を繰り返すことにより、抵抗変化素子１０に情報の記録（書き込み）と記録された情報の消去を繰り返し行うことができる。
【００４８】
そして、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。
【００４９】
なお、記憶層２の材料は、記録前の初期状態及び消去後の状態において、高い抵抗値を示す材料がよい。
【００５０】
記録後の抵抗値は、抵抗変化素子１０のセルサイズ及び記憶層２の材料組成よりも、記録時に印加される電圧パルス或いは電流パルスの幅や電流量等の記録条件に依存する。また、記憶層２の抵抗値は、例えば、酸素濃度、膜厚、面積、さらには、不純物材料の添加によって調整することが可能である。初期抵抗値が１００ｋΩ以上の場合には、およそ５０Ω〜５０ｋΩの範囲となる。
記録データを復調するためには、初期の抵抗値と記録後の抵抗値との比が、およそ、２倍以上であれば充分であるので、記録前の抵抗値が１００Ωで、記録後の抵抗値が５０Ω、或いは、記録前の抵抗値が１００ｋΩ、記録後の抵抗値が５０ｋΩといった状況であれば充分であり、記憶層２の初期の抵抗値はそのような条件を満たすように設定される。
記憶層２の抵抗値は、例えば、熱処理前の記憶層２のＣｕ酸化物に含まれる酸素の量や、イオン源層３に含まれる希土類元素の量や、熱処理温度によって、制御することが可能である。
【００５１】
上述した抵抗変化素子１０の構成によれば、下部電極１と上部電極４との間に、記憶層２と、Ｃｕ，Ａｇ，Ｚｎを含有するイオン源層３が挟まれた構成とすることにより、例えば、上部電極４に正電圧（＋電位）を印加して、下部電極１側が負になるようにした場合に、記憶層２内に、Ｃｕ，Ａｇ，Ｚｎを多量に含む電流パスが形成されて、或いは記憶層２内にＣｕ，Ａｇ，Ｚｎによる欠陥が多数形成されることによって、記憶層２の抵抗値が低くなり、抵抗変化素子１０全体の抵抗値が低くなる。そして、正電圧の印加を停止して、抵抗変化素子１０に電圧が印加されないようにすることで、抵抗値が低くなった状態が保持され、情報を記録することが可能になる。このような構成は、例えばＰＲＯＭ等の一度だけ記録が可能な記憶装置に用いることができる。
【００５２】
そして、抵抗変化素子１０の抵抗値の変化、特に記憶層２の抵抗値の変化を利用して情報の記憶を行っているため、抵抗変化素子１０を微細化していった場合にも、情報の記録や記録した情報の保存が容易になる。
【００５３】
また、例えば、ＲＡＭやＥＥＰＲＯＭ等の記録に加えて消去が可能な記憶装置に用いるような場合は、上述した記録後の状態の抵抗変化素子１０に対して、上部電極４に負電圧（−電位）を印加して、下部電極１側が正になるようにする。
これにより、記憶層２内に形成されていた、Ｃｕ，Ａｇ，Ｚｎによる電流パス、或いは欠陥が消滅して、記憶層２の抵抗値が高くなり、抵抗変化素子１０全体の抵抗値が高くなる。そして、負電圧の印加を停止して、抵抗変化素子１０に電圧が印加されないようにすることで、抵抗値が高くなった状態が保持され、記録されていた情報を消去することが可能になる。
【００５４】
さらに、上述した抵抗変化素子１０の構成によれば、イオン源層３が、Ｃｕ，Ａｇ，Ｚｎの金属元素の他に、Ｔｅ，Ｓ，Ｓｅのカルコゲナイド元素を含有していることにより、金属元素のイオン化が促進される。
【００５５】
上述した構成の抵抗変化素子１０を、多数マトリクス状に配置することにより、記憶装置（メモリ装置）を構成することができる。
各抵抗変化素子１０に対して、その下部電極１側に接続された配線と、その上部電極４側に接続された配線とを設け、例えばこれらの配線の交差点付近に各抵抗変化素子１０が配置されるようにすればよい。
【００５６】
図１及び図２に示すメモリセルアレイは、例えば次のように動作させることができる。
ワード線ＷＬにより選択用のＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１に電圧が印加される。
【００５７】
ここで、下部電極１に印加された電圧の極性が、上部電極４（プレート電極ＰＬ）の電位に比して負電位である場合には、抵抗変化素子１０の抵抗値が低抵抗状態へと遷移する。これにより、選択されたメモリセルの抵抗変化素子１０に情報を記録することができる。
また、下部電極１に、上部電極４（プレート電極ＰＬ）の電位に比して正電位である電圧を印加することにより、抵抗変化素子１０の抵抗値が再び高抵抗状態へと遷移する。これにより、選択されたメモリセルの抵抗変化素子１０に対して、記録された情報を消去することができる。
【００５８】
また、記録された情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択して、選択したメモリセルに対して、所定の電圧或いは電流を印加し、抵抗変化素子１０の抵抗状態により異なる電流或いは電圧を、ビット線ＢＬ或いはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。
このとき、選択したメモリセルに対して印加する電圧或いは電流は、抵抗変化素子１０の抵抗値の状態が遷移する電圧或いは電流の閾値よりも小さくする。
【００５９】
ところで、上述した抵抗変化素子１０に電圧を印加することによって励起されるイオン化挙動、もしくはイオンの動作による抵抗値の変化において、抵抗値が変化する際の閾値電圧や書き込み及び消去の速度は、記憶層２の状態に大きく依存する。
一般的に、書き込み電圧が印加される時間が短くなるほど、高い書き込み電圧が必要であり、消去動作もまた同様に、消去電圧が印加される時間が短くなるほど、消去に必要な電圧が大きくなる。
このため、より高速で動作可能な抵抗変化素子１０を形成するためには、動作閾値電圧を低く抑えると共に、記録と消去共にバランスの取れた動作をさせるために、適切な方法や条件で記憶層２を形成する必要がある。
【００６０】
なお、例えば、記憶層２として希土類元素酸化物を形成し、その上に希土類元素を含んだイオン源層３を形成した場合には、その後の熱処理や半導体を形成する製造工程でかかる熱によって、イオン源層３中の希土類元素が記憶層２に拡散することにより、記憶層２の厚さが増大することがある。
このように記憶層２の厚さが増大した結果、動作閾値電圧が増大して書き込み・消去の速度が低下することになる。
従って、適切な方法や条件で希土類酸化物から成る記憶層２を形成することが望ましいことがわかる。
【００６１】
本実施の形態の記憶素子によれば、記憶層２、イオン源層３、上部電極４の抵抗変化素子の層を、いずれもスパッタリングが可能な材料で構成することが可能である。例えば、各層の材料に適応した組成からなるターゲットを用いて、スパッタリングを行えばよい。
また、同一のスパッタリング装置内で、ターゲットを交換することにより、連続して成膜することも可能である。
【００６２】
なお、上述した実施の形態の抵抗変化素子１０において、イオン源層３の組成は、決定した組成で製造されたターゲットを用いて成膜する方法を用いることができる。さらに、複数の材料を同時に成膜することが可能である装置を使用して、各種元素を同時に堆積して形成する方法や、それぞれの材料が層を成さない程度の成膜時間を設定して繰り返し積層形成する方法を用いることにより、調整することも可能である。
上述の繰り返し積層形成する方法では、各材料の成膜レートを調整することにより、イオン源層３の組成を変化させることができる。
【００６３】
なお、上述の実施の形態の抵抗変化素子１０では、イオン源層３と上部電極４とがそれぞれ異なる材料により別々に形成されているが、電極にイオン源となる元素（Ｃｕ，Ａｇ，Ｚｎ）を含有させて、電極層とイオン源層を兼用させる構造とすることもできる。
【００６４】
次に、実際に記憶素子を作製して、特性を調べた。
選択トランジスタ等のＣＭＯＳ回路が形成された基板上に、Ｗからなる０．３μｍφの円形の下部電極１を形成した。
次に、下部電極１が表面に露出している基板上に、記憶層２としてガドリニウム（Ｇｄ）酸化物層３ｎｍを形成した。
次に、イオン源層３を、ＣｕＴｅＳｉＧｅ膜をＤＣマグネトロンスパッタリングにより、２０ｎｍの膜厚で形成する。
次に、上部電極４としてＷ膜を２００ｎｍの膜厚で形成する。
その後、フォトリソグラフィ技術により、プラズマエッチング装置を用いて、ウエハ上に堆積した、記憶層２、イオン源層３、上部電極４を複数の素子を含むエリアをパターニングした。
このようにして、図１に示した構造の抵抗変化素子１０を作製して試料とした。
【００６５】
（実験１）
まず、上述した抵抗変化素子において、イオン源層３のＣｕＴｅＳｉＧｅ膜のＴｅ元素に対するＣｕ元素の原子組成比（Ｃｕ／Ｔｅ比）を変えて、それぞれの抵抗変化素子１０の試料を作製した。
具体的には、ＣｕＴｅＳｉＧｅのイオン源層において、ＳｉとＧｅの組成をＳｉ２５％−Ｇｅ１０％（原子％）で一定とし、Ｃｕ／Ｔｅ組成比が、１．５、１．８７、２．５、２．８、３．７５、５、５．６、７．５となるようにＣｕとＴｅの組成を変化させてイオン源層３を作製した。次に、作製した記憶素子に対し、２００℃１時間の熱処理を行った。
熱処理後の記憶素子において、イオン源層３の膜剥がれの状況を調べた結果を、表１に示す。
【００６６】
【表１】
2008153375.tif 000003
【００６７】
表１より、Ｔｅ元素に対するＣｕ元素の原子組成比（Ｃｕ／Ｔｅ比）が５以下であれば膜剥がれを生じないことが分かる。これに対して、Ｃｕ／Ｔｅ比が５より大きくなると膜剥がれが生じていることが観察される。
【００６８】
これは、通常、イオン源層３内ではＣｕとＴeが結合していると考えられるが、Ｃｕ−Ｔｅの２元系合金を考えた場合に、Ｃｕ／Ｔｅ比が５を超える組成ではＣｕ相とＣｕ２Ｔｅ相が平衡状態として存在し、各々は液相でも混ざり合わずに相分離する。このことから、おそらくＣｕが過剰に入ると、Ｃｕ−ＴｅとＣｕが分離して存在し、イオン源層３内において非晶質構造が安定ではなく、相の不均一が生じているために膜剥がれが発生するものと考えられる。
これより、イオン源層３のＣｕ／Ｔｅ比の上限を５以下、とする必要があることがわかる。
【００６９】
（実験２）
次に、実験１と同様の記憶素子において、イオン源層３の構成を、Ｃｕ／Ｔｅ比が０．４及び０．５となるように作製した。
作製した記憶素子に対し、１０００回の繰り返し記録消去動作を行い、得られた抵抗値の累積発生確率を図３に示す。
このときの条件は記録消去パルス幅が１０μｓｅｃであり、記録消去の電圧２．５Ｖ、と本実験に使用したトランジスタの最大の条件を用いた。
【００７０】
図３（ａ）はＣｕ／Ｔｅ比が０．４の場合の記憶素子の累積発生確率であり、図３（ｂ）は、Ｃｕ／Ｔｅ比が０．５の場合の記憶素子の累積発生確率である。
また、図３（ａ），（ｂ）において、縦軸は累積音度数分布（％）を、横軸は素子抵抗（Ω）を示す。そして、破線は、記録抵抗の分布を示し、実線は消去抵抗の分布を示す。
【００７１】
図３（ｂ）に示した、イオン源層３のＣｕ／Ｔｅ比が０．５の記憶素子では、高抵抗側は記録抵抗−消去抵抗の分離は不完全であるものの、高低の差は得られており、記録消去動作が行われていることがわかる。
これに対して、図３（ａ）に示した、イオン源層３のＣｕ／Ｔｅ比が０．４の記憶素子では、記録抵抗と消去抵抗の分布が重なっており、記録消去動作が行われていないことがわかる。
【００７２】
イオン源層３のＣｕ／Ｔｅ比が０．４のときに、記憶素子の記録消去動作が行われない原因としては、動作の担い手であるＣｕイオンの比率が、イオン化を促進するＴｅに対して少なすぎるためであると思われる。
なお、Ｃｕ／Ｔｅ比が０．４の場合においても、記録消去パルス幅を大幅に長くする、あるいは、トランジスタを使用せずに必要な電圧電流を外部より供給すれば、記録消去動作は可能であるが、このような方法は現実的ではない。
【００７３】
以上、実験１及び実験２より、本構成の記憶素子において、イオン源層３の膜剥がれが起きずに歩留まりよく製造でき、かつ記憶素子として動作を行う為には、イオン源層３中のＣｕ／Ｔｅ比が０．５以上５以下であることが必要であることがわかる。
【００７４】
（実験３）
次に、実験例１と同様の記憶素子において、イオン源層３の構成を、Ｃｕ／Ｔｅ比が２（Ｃｕ：Ｔｅ＝６６：３４）、１．５（Ｃｕ：Ｔｅ＝６０：４０）、１．２７（Ｃｕ：Ｔｅ＝５６：４４）、１（Ｃｕ：Ｔｅ＝５０：５０）と変化させて作製した。
作製した記憶素子に対して、１０００回の記録消去を行った後、１３０℃１時間の熱処理を行った。この後、室温にて抵抗値測定を行うことにより、得られたデータ保持の加速試験を行った。その結果を図４〜図７に示す。
なお、図４〜図７は、作製した記憶素子について加速試験前後の、消去時に用いた電圧と消去抵抗（高抵抗側）、記録抵抗（低抵抗側）との関係を示す結果であるが、全体として消去時の電圧が小さければ、消去が不十分である為、高抵抗と低抵抗の中間値をとる。
【００７５】
図４（ａ）において縦軸は、Ｃｕ／Ｔｅ比が２の場合の保持加速試験前の抵抗値（Ω）の対数表示を示し、図４（ｂ）の縦軸は、保持加速試験後の抵抗値（Ω）の対数表示を示し、それぞれの横軸は消去電圧（Ｖ）を示す。
また、同様に図５〜７において、（ａ）の縦軸は、Ｃｕ／Ｔｅ比が１．５、１．２７、１の場合の保持加速試験前の抵抗値（Ω）の対数表示を示し、（ｂ）の縦軸は、保持加速試験後の抵抗値（Ω）の対数表示を示し、それぞれの横軸は消去電圧（Ｖ）を示す。
なお、図４〜７において、破線は消去抵抗（高抵抗側）を示し、実線は記録抵抗（低抵抗側）を示す。
【００７６】
図４〜図７より、いずれの組成の記憶素子においても加速試験前、つまりデータをセットした段階では、記録、消去の動作として問題がないことがわかる。
【００７７】
また、加速試験前後を見比べると、図４に示した、Ｃｕ／Ｔｅ比が２の記憶素子では、加速試験後に記録抵抗が高抵抗側にシフトする現象がおき、記録保持エラーが発生していることがわかる。
一方、図７に示した、Ｃｕ／Ｔｅ比が１の記憶素子では逆に消去抵抗が低抵抗側にシフトする現象がおき、消去保持エラーが発生していることがわかる。
【００７８】
つまり、イオン源のＣｕ／Ｔｅ比で記録消去の保持特性のバランスが決定する。従って、記録消去動作として問題ないことはもちろん、さらにすぐれた保持特性を得る為には好ましくはＣｕ／Ｔｅ比を１以上２以下の組成比とし、さらにＣｕ／Ｔｅ比を１以上１．５以下の組成比とすればよいことがわかる。
【００７９】
（実験４）
次に、実験例１と同様の記憶素子において、イオン源層３のＣｕＴｅＳｉＧｅ膜の、Ｇｅ及びＳｉ比率を表２のように変化させ、残部をＣｕ／Ｔｅ比が１．５（Ｃｕ：Ｔｅ＝３：２）で一定の比率となるように作製した。
次に、作製した記憶素子に対して、実験例３と同様の方法で記録保持の加速試験を行った。
そして、加速試験後の素子に対して、記録電圧を制御するトランジスタのゲート電圧を変化させて、記録保持可能となる最小書き込みトランジスタゲート電圧を測定した。
ここでは、加速試験後に記録後の素子抵抗が５０％未満の変化の場合を保持可能と判断し、保持可能であった最低のゲート電圧を指標とした。そして、この最低のゲート電圧がＧｅ及びＳｉ比率でどのように変化するかを調べた。
【００８０】
加速試験後に記録保持可能となる最小書き込みトランジスタゲート電圧を測定した結果を、図８、及び、図９に示す。
図８は、縦軸に、加速試験後に記録保持可能となる最小書き込みトランジスタゲート電圧（Ｖ）を示し、横軸に、表２に示すイオン源層３中のＳｉ元素とＧｅ元素の合計比率（原子％）を示す。
また、図９（ａ）は、縦軸に、加速試験後に記録保持可能となる最小書き込みトランジスタゲート電圧（Ｖ）を示し、横軸に、表２に示すイオン源層中のＳｉ元素のみの比率（原子％）を示す。図９（ｂ）は、縦軸に、加速試験後に記録保持可能となる最小書き込みトランジスタゲート電圧を示し、横軸に、表２に示すイオン源層中のＧｅ元素のみの比率を示す。
【００８１】
【表２】
2008153375.tif 000004
【００８２】
最小書き込みトランジスタゲート電圧は、低消費電力や、発熱、イオン移動等にかかわる。
また、記録時に素子に流れる電流は、トランジスタゲート電圧の大きさに依存するため、このトランジスタゲート電圧が大きくなると、記録時に素子に流れる電流が大きくなる。低消費電力の観点から、記録時に素子に流れる電流は低いことが好ましい。このため、最小書き込みトランジスタゲート電圧についても低いことが望ましい。
【００８３】
図８より、イオン源層中のＧｅとＳｉの総量が多くなると、最小書き込みトランジスタゲート電圧が大きくなることが分かる。
Ｓｉ，Ｇｅのみの量よりも、ＧｅとＳｉの総量を見た方が最小書き込みトランジスタゲート電圧に対する傾向がよく出ていることがわかる。
【００８４】
そして、図８より、イオン源層３全体に対するＧｅとＳｉの合計の原子比率が４５原子％を超えたところで、最小書き込みトランジスタゲート電圧が急激に大きくなっていることがわかる。従って、イオン源層３全体に対するＧｅとＳｉの合計の原子比率は、０．４５以下にすることが望ましい。
【００８５】
本発明は、上述の構成に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００８６】
【図１】本発明の一実施の形態の記憶素子の概略構成図（断面図）である。
【図２】図１の記憶素子の概略構成図（平面図）である。
【図３】ａ，ｂ  実験２の抵抗変化素子の累積度数分布の測定結果である。
【図４】ａ，ｂ  実験３の抵抗変化素子の保持加速試験前後の抵抗値の測定結果である。
【図５】ａ，ｂ  実験３の抵抗変化素子の保持加速試験前後の抵抗値の測定結果である。
【図６】ａ，ｂ  実験３の抵抗変化素子の保持加速試験前後の抵抗値の測定結果である。
【図７】ａ，ｂ  実験３の抵抗変化素子の保持加速試験前後の抵抗値の測定結果である。
【図８】実験４の抵抗変化素子の最小書き込みトランジスタゲート電圧の測定結果である。
【図９】ａ，ｂ  実験４の抵抗変化素子の最小書き込みトランジスタゲート電圧の測定結果である。
【符号の説明】
【００８７】
１  下部電極、２  記憶層、３  イオン源層、４  上部電極、１０  抵抗変化素子、１１  半導体基板、１２  素子分離層、１３  ソース／ドレイン領域、１４  ゲート電極、１５  プラグ層、１６  金属配線層、１７  プラグ層、１８  アクティブ領域、Ｔｒ  ＭＯＳトランジスタ、ＢＬ  ビット線、ＷＬ  ワード線、ＰＬ  プレート電極
【図１】
2008153375.tif 000005
【図２】
2008153375.tif 000006
【図３】
2008153375.tif 000007
【図４】
2008153375.tif 000008
【図５】
2008153375.tif 000009
【図６】
2008153375.tif 000010
【図７】
2008153375.tif 000011
【図８】
2008153375.tif 000012
【図９】
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