(57)【要約】【課題】出力クロック信号のジッタ値に対するプロセスばらつきによる影響を抑える。【解決手段】ＰＬＬ回路として、基準クロック信号と出力クロック信号に基づくフィードバッククロック信号との間の位相差を検出する位相周波数比較回路と、前記位相差に応じて電流を出力するチャージポンプ回路と、前記チャージポンプ回路の出力を平滑化し、制御電圧として出力するローパスフィルタと、前記制御電圧、ゲイン制御信号、及びオフセット制御信号に応じた周波数の信号を生成し、前記出力クロック信号として出力する電圧制御発振回路と、前記制御電圧の変化に対する前記出力クロック信号の周波数の変化の比が目標値になるように、前記ゲイン制御信号を求めるゲイン調整回路と、前記制御電圧が所定の値である時における前記出力クロック信号の周波数が目標値になるように、前記オフセット制御信号を求めるオフセット調整回路とを備える。【選択図】図１
2008124687.tif 000002
【特許請求の範囲】
【請求項１】
基準クロック信号と出力クロック信号に基づくフィードバッククロック信号との間の位相差を検出する位相周波数比較回路と、
前記位相差に応じて電流を出力するチャージポンプ回路と、
前記チャージポンプ回路の出力を平滑化し、制御電圧として出力するローパスフィルタと、
前記制御電圧、ゲイン制御信号、及びオフセット制御信号に応じた周波数の信号を生成し、前記出力クロック信号として出力する電圧制御発振回路と、
前記制御電圧の変化に対する前記出力クロック信号の周波数の変化の比が目標値になるように、前記ゲイン制御信号を求めるゲイン調整回路と、
前記制御電圧が所定の値である時における前記出力クロック信号の周波数が目標値になるように、前記オフセット制御信号を求めるオフセット調整回路とを備える
ことを特徴とするＰＬＬ（phase locked loop）回路。
【請求項２】
請求項１に記載のＰＬＬ回路において、
前記ゲイン調整回路は、
所定の時間内における前記フィードバッククロック信号のパルス数を数える第１のカウント部と、
前記電圧制御発振回路に前記制御電圧として第１の電圧が与えられた場合に前記第１のカウント部で得られたカウント値と、前記電圧制御発振回路に前記制御電圧として第２の電圧が与えられた場合に前記第１のカウント部で得られたカウント値との差を求め、前記差と目標値とを比較し、その比較結果を出力するゲイン比較部と、
前記電圧制御発振回路に前記制御電圧として前記第１及び第２の電圧が順次与えられるように制御し、前記ゲイン比較部での比較結果に基づいて前記ゲイン制御信号を求めるゲイン制御部とを有するものであり、
前記オフセット調整回路は、
所定の時間内における前記フィードバッククロック信号のパルス数を数える第２のカウント部と、
前記電圧制御発振回路に前記制御電圧として第３の電圧が与えられた場合に前記第２のカウント部で得られたカウント値と目標値とを比較し、その比較結果を出力するオフセット比較部と、
前記電圧制御発振回路に前記制御電圧として前記第３の電圧が与えられるように制御し、前記オフセット比較部での比較結果に基づいて前記オフセット制御信号を求めるオフセット制御部とを有するものである
ことを特徴とするＰＬＬ回路。
【請求項３】
請求項２に記載のＰＬＬ回路において、
前記第３の電圧は、当該ＰＬＬ回路に供給される電源電圧の２分の１である
ことを特徴とするＰＬＬ回路。
【請求項４】
請求項１に記載のＰＬＬ回路において、
前記電圧制御発振回路は、
前記制御電圧に応じた電流を出力する電圧電流変換部と、
前記電圧電流変換部の出力電流に応じた周波数で発振し、前記出力クロック信号を生成するリングオシレータとを有するものであり、
前記電圧電流変換部は、
前記制御電圧の変化に対する前記出力電流の変化の比を、前記ゲイン制御信号に応じた値にするゲイン切替部と、
前記出力電流の大きさを、前記オフセット制御信号に従って変化させるオフセット切替部とを有するものである
ことを特徴とするＰＬＬ回路。
【請求項５】
請求項４に記載のＰＬＬ回路において、
前記ゲイン切替部は、
前記ゲイン制御信号に従って制御されるスイッチとｎチャネルトランジスタとが直列に接続された回路を並列に複数有するものであり、
前記オフセット切替部は、
前記オフセット制御信号に従って制御されるスイッチとｎチャネルトランジスタとが直列に接続された回路を並列に複数有し、前記オフセット制御信号に応じた電流が流れるものである
ことを特徴とするＰＬＬ回路。
【請求項６】
請求項１に記載のＰＬＬ回路において、
前記ゲイン調整回路は、
第１の選択信号に従って、前記ゲイン制御信号を求めるか否かを選択するものであり、
前記オフセット調整回路は、
第２の選択信号に従って、前記オフセット制御信号を求めるか否かを選択するものである
ことを特徴とするＰＬＬ回路。
【請求項７】
請求項６に記載のＰＬＬ回路において、
外部より読み書き可能なレジスタと、
前記レジスタの値に基づいて前記第２の選択信号を生成するレジスタ参照部とを更に備える
ことを特徴とするＰＬＬ回路。
【請求項８】
請求項７に記載のＰＬＬ回路において、
前記レジスタ参照部は、
前記レジスタの値に基づいて前記第１の選択信号を更に生成する
ことを特徴とするＰＬＬ回路。
【請求項９】
請求項６に記載のＰＬＬ回路において、
前記第２の選択信号は、所定の論理レベルに固定されている
ことを特徴とするＰＬＬ回路。
【請求項１０】
請求項９に記載のＰＬＬ回路において、
前記第１の選択信号は、所定の論理レベルに固定されている
ことを特徴とするＰＬＬ回路。
【請求項１１】
基準クロック信号と出力クロック信号に基づくフィードバッククロック信号との間の位相差を検出する位相周波数比較回路と、
前記位相差に応じて電流を出力するチャージポンプ回路と、
前記チャージポンプ回路の出力を平滑化し、制御電圧として出力するローパスフィルタと、
前記制御電圧及びゲイン制御信号に応じた周波数の信号を生成し、出力する電圧制御発振回路と、
その駆動能力を、前記ゲイン制御信号に応じた大きさになるように制御して、前記電圧制御発振回路の出力信号を前記出力クロック信号として出力するバッファと、
前記制御電圧の変化に対する前記出力クロック信号の周波数の変化の比が目標値になるように、前記ゲイン制御信号を求めるゲイン調整回路とを備える
ことを特徴とするＰＬＬ回路。
【請求項１２】
請求項１１に記載のＰＬＬ回路において、
前記ゲイン調整回路は、
所定の時間内における前記フィードバッククロック信号のパルス数を数えるカウント部と、
前記電圧制御発振回路に前記制御電圧として第１の電圧が与えられた場合に前記カウント部で得られたカウント値と、前記電圧制御発振回路に前記制御電圧として第２の電圧が与えられた場合に前記カウント部で得られたカウント値との差を求め、前記差と目標値とを比較し、その比較結果を出力するゲイン比較部と、
前記電圧制御発振回路に前記制御電圧として前記第１及び第２の電圧が順次与えられるように制御し、前記ゲイン比較部での比較結果に基づいて前記ゲイン制御信号を求めるゲイン制御部とを有するものである
ことを特徴とするＰＬＬ回路。
【請求項１３】
請求項１１に記載のＰＬＬ回路において、
前記バッファは、
それぞれが前記ゲイン制御信号に従って制御され、並列に接続された複数のｎチャネルトランジスタを有する第１の電流制御回路と、
それぞれが前記ゲイン制御信号に従って制御され、並列に接続された複数のｐチャネルトランジスタを有する第２の電流制御回路とを備える
ことを特徴とするＰＬＬ回路。
【請求項１４】
信号を送信する送信部と、信号を受信する受信部とを備える信号送受信システムであって、
バンド幅制御信号によってそのバンド幅を制御するように構成されており、前記バンド幅が所定値となるように、前記バンド幅制御信号を求めて出力するＰＬＬ回路と、
前記バンド幅制御信号によって制御される他の回路とを備える
ことを特徴とする信号送受信システム。
【請求項１５】
請求項１４に記載の信号送受信システムにおいて、
前記ＰＬＬ回路は、
制御電圧及びゲイン制御信号に応じた周波数の信号を生成し、出力クロック信号として出力する電圧制御発振回路と、
前記制御電圧の変化に対する前記出力クロック信号の周波数の変化の比が目標値になるように、前記バンド幅制御信号として前記ゲイン制御信号を求めるゲイン調整回路とを有するものである
ことを特徴とする信号送受信システム。
【請求項１６】
請求項１５に記載の信号送受信システムにおいて、
前記ゲイン調整回路は、
所定の時間内における前記出力クロック信号のパルス数を数える第１のカウント部と、
前記電圧制御発振回路に前記制御電圧として第１の電圧が与えられた場合に前記第１のカウント部で得られたカウント値と、前記電圧制御発振回路に前記制御電圧として第２の電圧が与えられた場合に前記第１のカウント部で得られたカウント値との差を求め、前記差と前記目標値とを比較し、その比較結果を出力するゲイン比較部と、
前記電圧制御発振回路に前記制御電圧として前記第１及び第２の電圧が順次与えられるように制御し、前記ゲイン比較部での比較結果に基づいて前記ゲイン制御信号を求めるゲイン制御部とを有するものである
ことを特徴とする信号送受信システム。
【請求項１７】
請求項１５に記載の信号送受信システムにおいて、
前記他の回路は、
ＰＬＬ回路又はＤＬＬ（Delay Locked Loop）回路である
ことを特徴とする信号送受信システム。
【請求項１８】
請求項１５に記載の信号送受信システムにおいて、
前記他の回路は、
信号を送信するドライバ回路であり、
前記ドライバ回路は、
定電流源を有する第１の定電流回路を備え、
前記第１の定電流回路は、
前記ゲイン制御信号に応じた電流が流れるように構成されている
ことを特徴とする信号送受信システム。
【請求項１９】
請求項１８に記載の信号送受信システムにおいて、
前記ドライバ回路は、
前記ゲイン制御信号に従って制御されるスイッチとｐチャネルトランジスタとが直列に接続された回路を並列に複数有し、前記ゲイン制御信号に応じた電流が流れる第２の定電流回路を更に備え、
前記第１の定電流回路は、
前記ゲイン制御信号に従って制御されるスイッチとｎチャネルトランジスタとが直列に接続された回路を並列に複数有する
ことを特徴とする信号送受信システム。
【請求項２０】
請求項１５に記載の信号送受信システムにおいて、
前記他の回路は、
信号を受信するレシーバ回路であり、
前記レシーバ回路は、
定電流源を有する定電流回路を備え、
前記定電流回路は、
前記ゲイン制御信号に応じた電流が流れるように構成されている
ことを特徴とする信号送受信システム。
【請求項２１】
請求項１５に記載の信号送受信システムにおいて、
前記他の回路は、
その駆動能力を、前記ゲイン制御信号に応じた大きさになるように制御して、前記出力クロック信号を出力するバッファであり、
前記バッファは、
それぞれが前記ゲイン制御信号に従って制御され、並列に接続された複数のｎチャネルトランジスタを有する第１の電流制御回路と、
それぞれが前記ゲイン制御信号に従って制御され、並列に接続された複数のｐチャネルトランジスタを有する第２の電流制御回路とを備える
ことを特徴とする信号送受信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（phase locked loop）回路、及びこれを用いた信号送受信システムに関する。
【背景技術】
【０００２】
近年、半導体集積回路の設計ルールが微細化するのに伴い、製造プロセスに起因するトランジスタのしきい値電圧等のばらつきが増大してきており、ＰＬＬ回路の出力クロック信号のジッタ値のばらつきも増大してきている。データ送受信システムにおいて、ＰＬＬ回路は基準クロック信号の生成やクロックリカバリを行うために必須の回路であり、ＰＬＬ回路のジッタがデータ送受信システムの接続性に直接影響してくる。特にＧbpsクラスの高速の通信規格においては、ジッタ値のばらつきのジッタスペックに対する割合が増大してきており、ＬＳＩによってジッタスペックを満足したり、しなかったりという問題が発生している。したがって、ＰＬＬ回路のジッタ値のばらつきを抑制することは、安定した接続性を確保するために非常に重要になってきている。
【０００３】
ＰＬＬ回路のジッタ値がバンド幅に依存していることは一般的に知られている。バンド幅は、sqrt｛（Ｋvco・Ｉcp）／（２・π・Ｃ）｝でおよそ表される。このように、バンド幅は、ＶＣＯゲインＫvco（電圧制御発振回路（ＶＣＯ）への入力電圧が１Ｖ変化したときのＶＣＯ出力信号の周波数の変化）、チャージポンプ回路電流Ｉcp、ローパスフィルタ（ＬＰＦ）の容量値Ｃ等から決まる値であり、中でも特にプロセスばらつきの影響を大きく受けるのがＶＣＯゲインＫvco（以下では、単にゲインとも称する）である。
【０００４】
バンド幅のばらつきを抑えるためには、このＶＣＯゲインのばらつきを抑えることが重要である。ＶＣＯゲインを一定化する技術として、ＶＣＯゲインを調整するようにした回路が知られている（例えば特許文献１及び非特許文献１参照）。
【０００５】
図１７は、ＶＣＯゲイン調整機能を有するＰＬＬ回路の構成例を示す回路図である。図１７のＰＬＬ回路は、周波数位相比較回路１２と、チャージポンプ回路１４と、ＬＰＦ１６と、ＶＣＯ９２０と、バッファ９６０と、分周回路１８とを備えた通常のチャージポンプ型ＰＬＬ回路に、ＶＣＯゲイン調整回路９４０を更に備えている。このＰＬＬ回路は、入力クロック信号ＲＥＦＣＬＫとフィードバッククロック信号ＦＢＣＬＫとの間で周波数及び位相が合うようにＶＣＯ制御電圧ＶＣをフィードバック制御し、入力クロック信号ＲＥＦＣＬＫの周波数を分周回路１８の分周比に応じて逓倍した周波数を有する出力クロック信号ＣＫＯＵＴを出力する。
【０００６】
ＶＣＯゲイン調整回路９４０は、ＶＣＯ制御電圧を高電圧（２Ｖ）にした場合と低電圧（１Ｖ）にした場合とのそれぞれについて、所定期間内におけるＶＣＯ９２０の出力クロック信号ＣＫＯＵＴのサイクル数を求め、２つの場合のサイクル数の差とあらかじめ定めてある目標値との比較を行う。この結果に応じて、ＶＣＯゲイン調整回路９４０は、ＶＣＯへのゲイン制御信号ＲＧを変化させてＶＣＯゲインを調整する。
【０００７】
図１８（ａ）は、ＶＣＯゲイン調整を行わない場合における図１７のＶＣＯ９２０の制御電圧ＶＣに対する出力クロック信号ＣＫＯＵＴ周波数の関係（Ｖ−Ｆ特性）を示すグラフである。図１８（ｂ）は、ＶＣＯゲイン調整を行う場合における図１７のＶＣＯ９２０のＶ−Ｆ特性を示すグラフである。
【０００８】
通常のＶＣＯでは、図１８（ａ）に示すように、ＶＣＯゲインは、例えば、プロセスが標準的な場合（ＴＹＰ）２ＧＨｚ／Ｖ、プロセスが最良の場合（ＢＥＳＴ）４ＧＨｚ／Ｖ、プロセスが最悪の場合（ＷＯＲＳＴ）１ＧＨｚ／Ｖとなり、製造プロセスに依存して大きくばらついてしまう。
【０００９】
図１７のＰＬＬ回路では、ＶＣＯゲイン調整回路９４０によって制御を行うので、図１８（ｂ）に示すように、ＶＣＯゲインを一定（例えば２ＧＨｚ／Ｖ）に保つことができる。すなわち、ＶＣＯゲインをプロセスによらず一定に保つことによって、プロセスばらつきに起因する出力クロック信号ＣＫＯＵＴのジッタ値のばらつきをある程度抑えることができる。
【特許文献１】特開２００６−１８０４２８号公報
【非特許文献１】T.Morie, S.Dosho, K.Okamoto, Y.Yamada, K.Sogawa 著，「正確なループバンド幅制御回路を有する位相雑音-90dBc@10kHzの Fractional-N 周波数シンセサイザ（A -90dBc@10kHz Phase Noise Fractional-N Frequency Synthesizer with Accurate Loop Bandwidth Control Circuit）」，VLSI Circuits, 2005. Digest of Technical Papers，（米国），IEEE，２００５年６月，ｐｐ．５２−５５
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら従来のＰＬＬ回路では、出力クロック信号ＣＫＯＵＴのジッタ値のばらつきに影響する以下のような要因（１），（２）に関しては考慮されていなかった。したがって、プロセスがばらついた場合に、ＶＣＯゲインはほぼ一定にすることができたが、これらの要因に起因するジッタ値のばらつきを抑制することはできず、ジッタ値のばらつきは依然大きかった。特に、要因（２）は電源電圧の低下とともに顕著になると考えられる。
【００１１】
（１）ロック時における出力クロック信号ＣＫＯＵＴのエッジの傾きのばらつき
クロックエッジの傾きが急峻なほど、電源ノイズ等の外乱の影響を受けにくいので、ジッタ値は小さい。逆にクロックエッジの傾きが緩やかなほど、外乱の影響を受けやすいので、ジッタ値は大きい。これには、ＰＬＬ回路によって異なっているバッファの動作限界周波数特性が影響している。
【００１２】
（２）Ｖ−Ｆ特性の周波数オフセットのばらつき
ＶＣＯゲインを調整しても、ＶＣＯの入力トランジスタのしきい値電圧のばらつきに起因するＶＣＯのＶ−Ｆ特性の周波数オフセット（制御電圧ＶＣを固定したときの出力クロック信号ＣＫＯＵＴの周波数）のばらつきは残る。このため、発振周波数を所定値にしたときにおけるＬＰＦ出力電圧（制御電圧ＶＣ）がばらつく。例えば、出力クロック信号ＣＫＯＵＴの周波数が１．５ＧＨｚでロックした場合には、ＶＣＯ制御電圧ＶＣは、図１８（ｂ）においては１．４５Ｖから１．８５Ｖまでばらつく。
【００１３】
ＬＰＦ出力電圧がばらつくと、ＬＰＦの前段のチャージポンプの電流特性が変わり、ジッタ特性も変わる。特に、電源電圧が低い場合には、ＬＰＦ出力電圧が大きくなるとチャージポンプの電流供給用ｐチャネルトランジスタが非飽和領域に入り、ＬＰＦ出力電圧が小さくなるとチャージポンプの電流引き抜き用ｎチャネルトランジスタが非飽和領域に入る。その結果、ＬＰＦ出力電圧は電源電圧のノイズを直接受けてしまう。
【００１４】
本発明は、ＶＣＯゲイン調整機能を有するＰＬＬ回路において、その出力クロック信号のジッタ値に対する、プロセスばらつきによる影響を抑えることを目的とする。
【００１５】
また、回路面積をあまり増加させることなく、プロセスばらつきの許容範囲が広い信号送受信システムを提供することを目的とする。
【課題を解決するための手段】
【００１６】
前記課題を解決するため、本発明は、ＰＬＬ回路として、基準クロック信号と出力クロック信号に基づくフィードバッククロック信号との間の位相差を検出する位相周波数比較回路と、前記位相差に応じて電流を出力するチャージポンプ回路と、前記チャージポンプ回路の出力を平滑化し、制御電圧として出力するローパスフィルタと、前記制御電圧、ゲイン制御信号、及びオフセット制御信号に応じた周波数の信号を生成し、前記出力クロック信号として出力する電圧制御発振回路と、前記制御電圧の変化に対する前記出力クロック信号の周波数の変化の比が目標値になるように、前記ゲイン制御信号を求めるゲイン調整回路と、前記制御電圧が所定の値である時における前記出力クロック信号の周波数が目標値になるように、前記オフセット制御信号を求めるオフセット調整回路とを備えるものである。
【００１７】
これによると、電圧制御発振回路のゲインを制御するゲイン調整回路だけではなく、周波数オフセットを制御するオフセット調整回路をも備えるようにしたので、電圧制御発振回路の制御電圧と出力クロック信号との関係を適切に調整することができる。このため、出力クロック信号のジッタ値に対するプロセスばらつきによる影響を抑えることができる。
【００１８】
また、本発明に係るＰＬＬ回路は、基準クロック信号と出力クロック信号に基づくフィードバッククロック信号との間の位相差を検出する位相周波数比較回路と、前記位相差に応じて電流を出力するチャージポンプ回路と、前記チャージポンプ回路の出力を平滑化し、制御電圧として出力するローパスフィルタと、前記制御電圧及びゲイン制御信号に応じた周波数の信号を生成し、出力する電圧制御発振回路と、その駆動能力を、前記ゲイン制御信号に応じた大きさになるように制御して、前記電圧制御発振回路の出力信号を前記出力クロック信号として出力するバッファと、前記制御電圧の変化に対する前記出力クロック信号の周波数の変化の比が目標値になるように、前記ゲイン制御信号を求めるゲイン調整回路とを備えるものである。
【００１９】
これによると、ゲイン制御信号に従ってバッファの駆動能力を制御するので、バッファから出力される出力クロック信号のエッジの傾きをプロセスによらず一定にすることができる。このため、出力クロック信号のジッタ値に対するプロセスばらつきによる影響を抑えることができる。また、電圧制御発振回路のために求められたゲイン制御信号を用いるので、バッファの制御のために制御信号を生成する回路を備える必要がなく、回路面積を抑えることができる。
【００２０】
また、本発明に係る信号送受信システムは、信号を送信する送信部と、信号を受信する受信部とを備える信号送受信システムであって、バンド幅制御信号によってそのバンド幅を制御するように構成されており、前記バンド幅が所定値となるように、前記バンド幅制御信号を求めて出力するＰＬＬ回路と、前記バンド幅制御信号によって制御される他の回路とを備えるものである。
【００２１】
これによると、信号送受信システムにおいて、プロセスばらつきによる影響を抑えることができる。また、ＰＬＬ回路のために求められたバンド幅制御信号に従って他の回路を制御するので、他の回路のために制御信号を生成する回路を備える必要がなく、回路面積を抑えることができる。
【発明の効果】
【００２２】
本発明によれば、電圧制御発振回路の制御電圧と出力クロック信号との関係を適切に調整することができる。このため、出力クロック信号のジッタ値に対するプロセスばらつきによる影響を抑えることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２４】
（第１の実施形態）
図１は、第１の実施形態に係るＰＬＬ回路の構成を示すブロック図である。図１のＰＬＬ回路１００は、位相周波数比較回路（ＰＦＤ）１２と、チャージポンプ回路（ＣＰ）１４と、ローパスフィルタ（ＬＰＦ）１６と、電圧制御発振回路（ＶＣＯ）２０と、バッファ（ＢＦＲ）６０と、分周回路（ＤＩＶ）１８と、ＶＣＯゲイン調整回路（ＧＡＩＮＣＡＬ）４０と、ＶＣＯオフセット調整回路（ＯＦＦＳＥＴＣＡＬ）５０とを備えている。
【００２５】
位相周波数比較回路１２は、基準クロック信号ＲＥＦＣＬＫとフィードバッククロック信号ＦＢＣＬＫとの間の位相差を検出し、チャージポンプ回路１４に出力する。チャージポンプ回路１４は、検出された位相差に応じて電流を出力する。ＬＰＦ１６は、チャージポンプ回路１４の出力を平滑化し、制御電圧ＶＣとしてＶＣＯ２０に出力する。
【００２６】
ＶＣＯ２０は、制御電圧ＶＣに応じた周波数の信号を生成し、バッファ６０に出力する。ＶＣＯ２０は、その出力信号の周波数を、ゲイン制御信号ＲＧ及びオフセット制御信号ＲＯに従って変化させる。バッファ６０は、ＶＣＯ２０の出力を出力クロック信号ＣＫＯＵＴとして出力する。バッファ６０は、ゲイン制御信号ＲＧに従って、その駆動能力を変化させる。
【００２７】
ＶＣＯゲイン調整回路４０は、制御電圧ＶＣの変化に対する出力クロック信号ＣＫＯＵＴの周波数の変化の比が目標値になるように、ゲイン制御信号ＲＧを求める。ＶＣＯオフセット調整回路５０は、制御電圧ＶＣが所定の値である時における出力クロック信号ＣＫＯＵＴの周波数が目標値になるように、オフセット制御信号ＲＯを求める。ここでは、ゲイン制御信号ＲＧ及びオフセット制御信号ＲＯは、いずれも５ビットの信号であるとし、それぞれＲＧ［４：０］，ＲＯ［４：０］とも表記する。
【００２８】
なお、バッファ６０を備えず、ＶＣＯ２０の出力信号を出力クロック信号ＣＫＯＵＴとしてもよい。
【００２９】
図１のＰＬＬ回路１００は、基本動作としては、基準クロック信号ＲＥＦＣＬＫとフィードバッククロック信号ＦＢＣＬＫとの周波数及び位相が合うようにＶＣＯ入力電圧ＶＣをフィードバック制御し、基準クロック信号ＲＥＦＣＬＫの周波数を逓倍した周波数を有する出力クロック信号ＣＫＯＵＴを出力する。
【００３０】
分周回路１８の分周比がｎ（ｎは自然数）であるとき、出力クロック信号ＣＫＯＵＴの周波数は基準クロック信号ＲＥＦＣＬＫの周波数のｎ倍である。ここでは例として、基準クロック信号ＲＥＦＣＬＫ及び出力クロック信号ＣＫＯＵＴの周波数は、それぞれ２５ＭＨｚ及び１．５ＧＨｚ、分周回路１８の分周比は６０であるとする。
【００３１】
図２は、図１のＶＣＯ２０の構成例を示す回路図である。ＶＣＯ２０は、スイッチ２２Ａ，２２Ｂ，２２Ｃ，２２Ｄと、電圧電流変換部２４と、リングオシレータ２８とを有している。電圧電流変換部２４は、ゲイン切替部２５と、オフセット切替部２６と、カレントミラー部２７とを有している。
【００３２】
スイッチ２２Ｂ，２２Ｃ，２２Ｄは、制御信号ＶＬ，ＶＨ，ＶＯが高電位（“Ｈ”）であるときにのみ、それぞれ導通する。スイッチ２２Ａは、制御信号ＶＬ，ＶＨ，ＶＯの全てが低電位（“Ｌ”）であるとき、すなわち、／（ＶＬ＋ＶＨ＋ＶＯ）＝１であるときにのみ導通する（／は信号の論理レベルの反転を示す）。スイッチ２２Ａ〜２２Ｄのいずれかで選択された電圧が、制御電圧ＶＦとしてゲイン切替部２５に与えられる。通常動作時には、スイッチ２２Ａが導通する。
【００３３】
ここで、図１のＰＬＬ回路１００に与えられる電源電圧は、例えば３．３Ｖであるとする。スイッチ２２Ｂ，２２Ｃ，２２Ｄが導通したとき、電圧２Ｖ，１Ｖ，１．６５Ｖ（電源電圧の１／２）がそれぞれ制御電圧ＶＦとしてゲイン切替部２５に与えられる。これらの電圧は、バンドギャップを基準として用いるバイアス生成回路、又は、電源とグラウンドとの間の電圧を抵抗で分割することによって生成される。
【００３４】
カレントミラー部２７は、ｐチャネルトランジスタ３８Ａ，３８Ｂを有し、これらのトランジスタは、カレントミラー回路を構成している。ゲイン切替部２５及びオフセット切替部２６で決定されてトランジスタ３８Ａを流れる電流に比例した大きさの電流が、トランジスタ３８Ｂを流れ、リングオシレータ２８に出力される。
【００３５】
リングオシレータ２８は、リング状に接続された奇数個のインバータを有している。これらのインバータには、カレントミラー部２７から出力された電流が供給されている。リングオシレータ２８は、供給される電流に応じた周波数で発振し、生成された信号を出力信号ＣＫとして出力する。
【００３６】
ゲイン切替部２５は、スイッチ３１Ａ，３１Ｂ，３１Ｃ，３１Ｄ，３１Ｅと、ｎチャネルトランジスタ３２Ａ，３２Ｂ，３２Ｃ，３２Ｄ，３２Ｅとを有している。スイッチ３１Ａ〜３１Ｅは、ゲイン制御信号ＲＧの各ビットＲＧ［４］〜ＲＧ［０］に従ってそれぞれ動作する。
【００３７】
トランジスタ３２Ａ〜３２Ｅは、それぞれサイズが異なっている。トランジスタ３２Ｅのゲート幅Ｗを１とすると、トランジスタ３２Ｄ，３２Ｃ，３２Ｂ，３２Ａのゲート幅Ｗは、それぞれ２，４，８，１６である。トランジスタ３２Ａ〜３２Ｅの各ゲートには制御電圧ＶＦが入力されており、これらのトランジスタのうちの１つ以上がゲイン制御信号ＲＧの値に応じて選択される。
【００３８】
このため、ゲイン切替部２５は、制御電圧ＶＦの変化に対するトランジスタ３８Ａを流れる電流の変化の比、すなわち、制御電圧ＶＦの変化に対するカレントミラー部２７からの出力電流の変化の比を、ゲイン制御信号ＲＧに応じた値にする。その結果、ＶＣＯゲイン（制御電圧ＶＦに対する出力信号ＣＫの周波数の変化率）がゲイン制御信号ＲＧに応じて変化する。
【００３９】
オフセット切替部２６は、スイッチ３３Ａ，３３Ｂ，３３Ｃ，３３Ｄ，３３Ｅと、ｎチャネルトランジスタ３４Ａ，３４Ｂ，３４Ｃ，３４Ｄ，３４Ｅ，３４Ｆと、電流源３５とを有している。スイッチ３３Ａ〜３３Ｅは、オフセット制御信号ＲＯの各ビットＲＯ［４］〜ＲＯ［０］に従ってそれぞれ動作する。
【００４０】
トランジスタ３４Ａ〜３４Ｅは、それぞれサイズが異なっている。トランジスタ３４Ｅのゲート幅Ｗを１とすると、トランジスタ３４Ｄ，３４Ｃ，３４Ｂ，３４Ａのゲート幅Ｗは、それぞれ２，４，８，１６である。電流源３５の電流は、トランジスタ３４Ｆに流れる。トランジスタ３４Ａ〜３４Ｆのゲートは電流源３５に接続されており、トランジスタ３４Ａ〜３４Ｆは、それぞれ、トランジスタ３４Ｆに対するゲート幅の比（ミラー比）に比例した電流を流すことができる。
【００４１】
オフセット切替部２６は、オフセット制御信号ＲＯに従ってカレントミラー部２７に接続されるトランジスタを選択し、オフセット制御信号ＲＯに応じた電流を、トランジスタ３８Ａに流し、カレントミラー部２７から出力させる。トランジスタ３４Ａ〜３４Ｅのゲートには制御電圧ＶＦが入力されていないので、ＶＣＯゲインを変えずに、出力信号ＣＫの周波数を変化させることができる。つまり、ゲインを一定に保ったまま、周波数オフセット（ＶＣＯ２０へ入力される制御電圧ＶＣを固定したときの発振周波数）をオフセット制御信号ＲＯに従って変化させることができる。
【００４２】
図３（ａ）は、ＶＣＯ２０のＶ−Ｆ特性のグラフであって、ゲイン制御信号ＲＧを変えた場合について示している。図３（ｂ）は、ＶＣＯ２０のＶ−Ｆ特性のグラフであって、オフセット制御信号ＲＯを変えた場合について示している。図３（ａ），（ｂ）において、末尾にｂが付された数は２進数である。
【００４３】
図３（ａ）のように、ゲイン制御信号ＲＧを大きくすると、ＶＣＯゲインが大きくなり、ゲイン制御信号ＲＧを小さくすると、ＶＣＯゲインが小さくなる。また、図３（ｂ）のように、オフセット制御信号ＲＯを大きくすると、ＶＣＯゲインはそのままで、周波数が上にシフトし、オフセット制御信号ＲＯを小さくすると、ＶＣＯゲインはそのままで、周波数が下にシフトする。
【００４４】
なお、リングオシレータ２８のインバータは、差動タイプのインバータであってもよい。また、ゲイン切替部及びオフセット切替部をｐチャネルトランジスタで構成するようにしてもよい。但し、図２のように、ゲイン切替部及びオフセット切替部をｎチャネルトランジスタで構成する場合の方が、ｐチャネルトランジスタで構成する場合よりも回路面積を小さくすることができる。
【００４５】
図４は、図１のＶＣＯゲイン調整回路４０の構成例を示すブロック図である。ＶＣＯゲイン調整回路４０は、カウント部４１と、メモリ４４Ａ，４４Ｂと、ゲイン比較部４５と、ゲイン制御部としてのＶＣＯ制御回路４８とを備えている。カウント部４１は、カウンタ４２と、タイマ４３とを有している。ゲイン比較部４５は、減算回路４６と、比較回路４７とを有している。図５は、図４のＶＣＯ制御回路４８がゲイン制御信号ＲＧを求める際に用いる二分探索法についての説明図である。
【００４６】
ＶＣＯゲイン調整回路４０によるゲイン調整（ゲインキャリブレーション）について説明する。まず、ＶＣＯ制御回路４８は、ゲイン制御信号ＲＧの初期値１６を出力する。また、ＶＣＯ制御回路４８は、制御信号ＶＨを“Ｈ”にし、ＶＣＯ２０において制御電圧ＶＦとして２Ｖが与えられるようにする。カウンタ４２は、タイマ４３によって指定された期間内において、フィードバッククロック信号ＦＢＣＬＫのパルス数（サイクル数）をカウントし、得られたカウント値（すなわち、周波数）をメモリ４４Ａに格納させる。タイマ４３は、基準クロック信号ＲＥＦＣＬＫに従って動作している。
【００４７】
次に、ＶＣＯ制御回路４８は、制御信号ＶＬを“Ｈ”にし、ＶＣＯ２０において制御電圧ＶＦとして１Ｖが与えられるようにする。カウンタ４２は、タイマ４３によって指定された期間内において、フィードバッククロック信号ＦＢＣＬＫのパルス数をカウントし、得られたカウント値をメモリ４４Ｂに格納させる。
【００４８】
減算回路４６は、メモリ４４Ａに格納された値とメモリ４４Ｂに格納された値との差を求め、比較回路４７に出力する。比較回路４７は、求められた差と目標値ＴＧとの比較を行い、その結果をＶＣＯ制御回路４８に出力する。求められた差の方が目標値ＴＧよりも大きい場合には、ＶＣＯ制御回路４８は、ゲイン制御信号ＲＧを８にし、その他の場合は２４にする（図５参照）。
【００４９】
ＶＣＯゲイン調整回路４０は、求められたゲイン制御信号ＲＧを用いて同様の処理を行うことを、図５のように更に４回行う。その結果、目標とする値にＶＣＯゲインが最も近くなるように、最適なゲイン制御信号ＲＧを求めることができる。ゲイン制御信号ＲＧは５ビットの信号であるので、上述のような処理を二分探索法により５回繰り返し、各ビット値が決められる。
【００５０】
なお、目標値ＴＧ、探索の回数、ゲイン制御信号ＲＧのビット数等は、適宜変えてもよい。
【００５１】
図６は、図１のＶＣＯオフセット調整回路５０の構成例を示すブロック図である。ＶＣＯオフセット調整回路５０は、カウント部５１と、メモリ５４と、オフセット比較部としての比較回路５５と、オフセット制御部としてのＶＣＯ制御回路５８とを備えている。ＶＣＯオフセット調整回路５０も、図５のような二分探索法を用いる。
【００５２】
ＶＣＯオフセット調整回路５０によるオフセット調整について説明する。まず、ＶＣＯ制御回路５８は、オフセット制御信号ＲＯの初期値１６を出力する。また、ＶＣＯ制御回路５８は、制御信号ＶＯを“Ｈ”にし、ＶＣＯ２０において制御電圧ＶＦとして１．６５Ｖが与えられるようにする。カウンタ５２は、タイマ５３によって指定された期間内において、フィードバッククロック信号ＦＢＣＬＫのパルス数（サイクル数）をカウントし、得られたカウント値（すなわち、周波数）をメモリ５４に格納させる。タイマ５３は、基準クロック信号ＲＥＦＣＬＫに従って動作している。
【００５３】
比較回路５５は、メモリ５４に格納された値と目標値ＴＯとの比較を行い、その結果をＶＣＯ制御回路５８に出力する。メモリ５４に格納された値の方が目標値ＴＯよりも大きい場合には、ＶＣＯ制御回路５８は、オフセット制御信号ＲＯを８にし、その他の場合は２４にする（図５参照）。
【００５４】
オフセット調整回路５０は、求められたオフセット制御信号ＲＯを用いて同様の処理を行うことを、図５のように更に４回行う。その結果、目標とする値に周波数オフセットが最も近くなるように、最適なオフセット制御信号ＲＯを求めることができる。オフセット制御信号ＲＯは５ビットの信号であるので、上述のような処理を二分探索法により５回繰り返し、各ビット値が決められる。
【００５５】
このように、オフセット調整時に、電源電圧の半分である１．６５ＶをＶＣＯ２０の制御電圧ＶＦとして与えるので、チャージポンプ回路１４を最適なＤＣポイントで動作させることができる。
【００５６】
なお、目標値ＴＯ、探索の回数、オフセット制御信号ＲＯのビット数等は、適宜変えてもよい。
【００５７】
図７は、最適なゲイン制御信号ＲＧ及びオフセット制御信号ＲＯが与えられた場合における図１のＶＣＯ２０のＶ−Ｆ特性を示すグラフである。プロセスが最良の場合（ＢＥＳＴ）、プロセスが標準的な場合（ＴＹＰ）、プロセスが最悪の場合（ＷＯＲＳＴ）のいずれにおいても、Ｖ−Ｆ特性がほぼ同じである。このように、図１のＰＬＬ回路１００は、ＶＣＯ２０のゲインだけではなく、周波数オフセットも調整することができるので、製造プロセスの影響によってトランジスタ等の特性が異なっていても、ＶＣＯ２０のＶ−Ｆ特性をほぼ完全に一定にすることができる。したがって、出力クロック信号ＣＫＯＵＴのジッタ値のばらつきを極小化することができる。
【００５８】
図８は、図１のバッファ６０の構成例を示すブロック図である。バッファ６０は、インバータ６２Ａ，６２Ｂを備えている。インバータ６２Ａ，６２Ｂは、いずれも、出力電流をコントロール可能なように構成されている。このため、バッファ６０は、負荷容量を駆動するための充電電流、及び放電電流の量を制御することができ、製造プロセスがばらついても、駆動能力を一定に保ち、出力クロック信号ＣＫＯＵＴの波形の傾きを一定に保つことが可能である。このとき、負荷容量がプロセスによらず一定であり、ＶＣＯ２０の出力波形もプロセスによらず一定であることが望ましい。
【００５９】
図９は、図８のインバータ６２Ｂの構成例を示す回路図である。インバータ６２Ａも、インバータ６２Ｂと同様に構成されている。インバータ６２Ｂは、ｐチャネルトランジスタ６４，６６Ａ，６６Ｂ，６６Ｃ，６６Ｄ，６６Ｅと、ｎチャネルトランジスタ６５，６７Ａ，６７Ｂ，６７Ｃ，６７Ｄ，６７Ｅとを有している。
【００６０】
トランジスタ６４，６５が論理部を構成している。並列に接続されたトランジスタ６６Ａ〜６６Ｅが１つの電流制御回路を構成し、並列に接続されたトランジスタ６７Ａ〜６７Ｅがもう１つの電流制御回路を構成している。トランジスタ６６Ａ〜６６Ｅのゲートには、ゲイン制御信号／ＲＧ［４］〜／ＲＧ［０］がそれぞれ与えられ、トランジスタ６７Ａ〜６７Ｅのゲートには、ゲイン制御信号ＲＧ［４］〜ＲＧ［０］がそれぞれ与えられている。
【００６１】
トランジスタ６６Ｅのゲート幅を１とすると、トランジスタ６６Ｄ，６６Ｃ，６６Ｂ，６６Ａのゲート幅は、それぞれ２，４，８，１６である。また、トランジスタ６７Ｅのゲート幅を１とすると、トランジスタ６７Ｄ，６７Ｃ，６７Ｂ，６７Ａのゲート幅は、それぞれ２，４，８，１６である。
【００６２】
したがって、ゲイン制御信号ＲＧによって、トランジスタ６６Ａ〜６６Ｅが構成する電流制御回路、及びトランジスタ６７Ａ〜６７Ｅが構成する電流制御回路のオン抵抗を制御し、トランジスタ６４，６５に流れる電流を制御することができる。ゲイン制御信号ＲＧの値が大きいほど、トランジスタ６４，６５に流れる電流は大きくなる。
【００６３】
このように、インバータ６２Ａ，６２Ｂは、その駆動能力をゲイン制御信号ＲＧに応じた大きさになるように制御し、出力電流の制御を行うことができる。
【００６４】
また、ゲイン制御信号ＲＧは、ＶＣＯゲイン調整回路４０によってゲインキャリブレーションを行って得られた信号であるので、バッファ６０は、プロセスによる影響を反映して出力電流制御を行うことが可能であり、出力クロック信号ＣＫＯＵＴの波形の傾きをほぼ一定にすることが可能となる。したがって、ＶＣＯ２０のゲインのみを調整する場合に比べて、ジッタ値のばらつきを更に小さくすることができる。
【００６５】
また、バッファ６０は、ＶＣＯゲイン調整回路４０によって得られた信号を用いて出力電流制御を行うので、出力電流制御のための信号を生成する回路を独立して備える必要がなく、回路面積を抑えることができる。
【００６６】
また、バッファ６０においては、ｐチャネルトランジスタ６６Ａ〜６６Ｅで構成された電流制御回路と、ｎチャネルトランジスタ６７Ａ〜６７Ｅで構成された電流制御回路との双方が制御される。このため、出力クロック信号ＣＫＯＵＴの立ち上がりエッジ及び立ち下がりエッジの双方の傾きを制御することができる。
【００６７】
なお、電流制御を、ｎチャネルトランジスタ６７Ａ〜６７Ｅのみによって行うようにしてもよいし、ｐチャネルトランジスタ６６Ａ〜６６Ｅのみによって行うようにしてもよい。ｎチャネルトランジスタ６７Ａ〜６７Ｅのみによって行う場合には、出力クロック信号ＣＫＯＵＴの立ち下りエッジの傾きのみを調整可能である。ｐチャネルトランジスタ６６Ａ〜６６Ｅのみによって行う場合には、出力クロック信号ＣＫＯＵＴの立ち上がりエッジの傾きのみを調整可能である。
【００６８】
また、バッファは、差動タイプのバッファであってもよい。この場合には、ＶＣＯも差動タイプのＶＣＯである必要がある。
【００６９】
図１０は、本実施形態に係るＰＬＬ回路の構成の他の例を示すブロック図である。図１０のＰＬＬ回路は、図１のＰＬＬ回路において、ＶＣＯゲイン調整回路４０及びＶＣＯオフセット調整回路５０に代えて、ＶＣＯゲイン調整回路２４０及びＶＣＯオフセット調整回路２５０をそれぞれ備えるようにしたものである。
【００７０】
ＶＣＯゲイン調整回路２４０は、選択信号ＧＣＡＬ＿ＯＦＦが“Ｈ”である場合には、ゲイン調整を行わない。選択信号ＧＣＡＬ＿ＯＦＦが“Ｌ”である場合には、ＶＣＯゲイン調整回路２４０は、図４のＶＣＯゲイン調整回路４０と同様の動作を行う。ＶＣＯオフセット調整回路２５０は、選択信号ＯＣＡＬ＿ＯＦＦが“Ｈ”である場合には、オフセット調整を行わない。選択信号ＯＣＡＬ＿ＯＦＦが“Ｌ”である場合には、ＶＣＯオフセット調整回路２５０は、図６のＶＣＯオフセット調整回路５０と同様の動作を行う。
【００７１】
図１０のＰＬＬ回路によると、ゲイン調整及びオフセット調整を行うか否かを選択することができ、この回路を用いたシステムの柔軟性が増す。
【００７２】
図１１は、本実施形態に係るＰＬＬ回路の構成の更に他の例を示すブロック図である。図１１のＰＬＬ回路は、図１０のＰＬＬ回路において、レジスタ参照部２７２と、レジスタ２７４とを更に備えたものである。
【００７３】
レジスタ２７４は、外部から読み書きが可能であって、ここでは、ＣＰＵ（図示せず）から書き込みが行われるようになっているとする。レジスタ参照部２７２は、レジスタ２７４の所定の２ビットからそれぞれの値を読み出し、読み出された２つの値をそれぞれ選択信号ＧＣＡＬ＿ＯＦＦ，ＯＣＡＬ＿ＯＦＦとして出力する。
【００７４】
図１１のＰＬＬ回路によると、ＣＰＵで実行されるソフトウェアにおいてレジスタ２７４の内容を書き換えることによって、ゲイン調整及びオフセット調整を行うか否かを選択することができる。
【００７５】
図１２は、図１０のＰＬＬ回路の構成の他の例を示すブロック図である。図１２のＰＬＬ回路は、図１０のＰＬＬ回路において、選択信号ＧＣＡＬ＿ＯＦＦの電位を接地電位（“Ｌ”）に、選択信号ＯＣＡＬ＿ＯＦＦの電位を電源電位（“Ｈ”）に固定したものである。選択信号ＧＣＡＬ＿ＯＦＦ及びＯＣＡＬ＿ＯＦＦとしてに与える電位は、ＰＬＬ回路に必要とされる調整機能に応じて、“Ｈ”，“Ｌ”のいずれかに固定する。
【００７６】
図１２のＰＬＬ回路によると、同一の回路を、調整機能に関しては、ゲイン調整機能のみあり、オフセット調整機能のみあり、ゲイン及びオフセット調整機能あり、ゲイン及びオフセット調整機能なしのいずれの回路としても提供することができる。
【００７７】
（第２の実施形態）
図１３は、第２の実施形態に係る信号送受信システムの構成を示すブロック図である。図１３の信号送受信システムは、送信部６００と、受信部７００とを備えている。
【００７８】
送信部６００は、ＰＬＬ回路１００と、バッファ６０２と、パラレルシリアル変換回路６０４と、ドライバ回路６０６とを備えている。ＰＬＬ回路１００は、図１を参照して説明した回路である。ＰＬＬ回路１００は、基準クロック信号ＲＥＦＣＬＫを受けて、パラレルシリアル変換用の出力クロック信号ＣＫＯＵＴを生成し、バッファ６０２に出力する。また、ＰＬＬ回路１００は、ＶＣＯ２０のゲイン調整の結果として得られたゲイン制御信号ＲＧを、バンド幅制御信号として出力している。
【００７９】
バッファ６０２は、図１のバッファ６０と同様のものであり、ＰＬＬ回路１００とパラレルシリアル変換回路６０４との間の配線を駆動するために挿入されている。バッファ６０２は、出力クロック信号ＣＫＯＵＴをそのままパラレルシリアル変換回路６０４に出力する。パラレルシリアル変換回路６０４は、デジタルブロックからの１０ビット１５０ＭＨｚのパラレル信号ＤＩＮを受けて、１．５Ｇbpsの差動シリアル信号ＩＮＰ，ＩＮＭに変換し、出力する。ドライバ回路６０６は、パラレルシリアル変換回路６０４から出力された差動シリアル信号ＩＮＰ，ＩＮＭを他のチップへ送信するために、差動信号ＴＤ，ＮＴＤでケーブルを駆動する。
【００８０】
受信部７００は、ＰＬＬ回路１５０と、レシーバ回路７０２と、クロックデータリカバリ回路（ＣＤＲ）７０４と、シリアルパラレル変換回路７０６とを備えている。ＰＬＬ回路１５０は、ＰＬＬ回路１００とほぼ同様のものである。但し、ＰＬＬ回路１５０のＶＣＯは、そのゲインをＰＬＬ回路１００から出力されたゲイン制御信号ＲＧによって制御されるようになっており、ＰＬＬ回路１５０は、ＶＣＯゲイン調整回路４０及びＶＣＯオフセット調整回路５０を備えていない。ＰＬＬ回路１５０は、基準クロック信号ＲＥＦＣＬＫから出力クロック信号ＣＫＯＵＴ２を生成し、出力する。
【００８１】
レシーバ回路７０２は、ケーブルを介して他のチップから送られてくる１．５Ｇbpsの差動シリアル信号ＲＤ，ＮＲＤを受けて増幅し、出力する。ＣＤＲ７０４は、ＰＬＬ回路１５０から出力されたクロック信号ＣＫＯＵＴ２を用いて、レシーバ回路７０２から出力された差動シリアル信号ＯＵＴＰ，ＯＵＴＭからクロック信号とデータとを再生し、出力する。シリアルパラレル変換回路７０６は、ＣＤＲ７０４から出力された１．５Ｇbpsのシリアル信号を１０ビット１５０ＭＨｚのパラレル信号ＤＯＵＴに変換し、デジタルブロックに出力する。
【００８２】
図１３の信号送受信システムは、ＰＬＬ回路１００でＶＣＯゲインを調整して得られたゲイン制御信号ＲＧによって、バッファ６０２、ドライバ回路６０６、ＰＬＬ回路１５０、及びレシーバ回路７０２の駆動能力を制御する。このため、バッファ６０２、ドライバ回路６０６、及びレシーバ回路７０２の出力信号の波形の傾き、並びにＰＬＬ回路１５０のＶＣＯゲインを、プロセスによらずほぼ一定に保つことが可能となる。
【００８３】
なお、ＰＬＬ回路１５０に代えてＤＬＬ（Delay Locked Loop）回路を用いるようにしてもよい。この場合には、ＶＣＯではなく、ＤＬＬが有するＶＣＤＬ（Voltage Controlled Delay Line）の遅延特性を、ゲイン制御信号ＲＧによって制御すればよい。
【００８４】
図１４は、図１３のドライバ回路６０６の構成例を示す回路図である。ドライバ回路６０６は、ｎチャネルトランジスタを用いた差動入出力オープンドレイン型回路であって、ｎチャネルトランジスタ６３１，６３２，６３４Ａ，６３４Ｂ，６３４Ｃ，６３４Ｄ，６３４Ｅ，６３４Ｆと、スイッチ６３３Ａ，６３３Ｂ，６３３Ｃ，６３３Ｄ，６３３Ｅと、電流源６３５と、抵抗６３６，６３７とを有している。
【００８５】
トランジスタ６３１，６３２は、差動シリアル信号ＩＮＰ，ＩＮＭに従って交互にオン、オフを繰り返す。トランジスタ６３１がオンのときは抵抗６３６に、トランジスタ６３２がオンのときは抵抗６３７に電流が流れ、抵抗６３６，６３７に生じる電圧に従って、差動信号ＴＤ，ＮＴＤが出力される。
【００８６】
スイッチ６３３Ａ〜６３３Ｅ、トランジスタ６３４Ａ〜６３４Ｆ、及び電流源６３５は、定電流回路を構成している。スイッチ６３３Ａ〜６３３Ｅは、ゲイン制御信号ＲＧの各ビットＲＧ［４］〜ＲＧ［０］に従ってそれぞれ動作する。
【００８７】
トランジスタ６３４Ａ〜６３４Ｅは、それぞれサイズが異なっている。トランジスタ６３４Ｅのゲート幅Ｗを１とすると、トランジスタ６３４Ｄ，６３４Ｃ，６３４Ｂ，６３４Ａのゲート幅Ｗは、それぞれ２，４，８，１６である。トランジスタ６３４Ａ〜６３４Ｆのゲートは電流源６３５に接続されており、トランジスタ６３４Ａ〜６３４Ｅは、それぞれ、トランジスタ６３４Ｆに対するゲート幅の比に比例した電流を流すことができる。
【００８８】
このため、ゲイン制御信号ＲＧの値を設定することにより、トランジスタ６３１，６３２に接続されるトランジスタを選択し、トランジスタ６３１，６３２を流れる電流量を変えることができる。したがって、差動信号ＴＤ，ＮＴＤの波形の傾きを制御することができる。
【００８９】
通常のドライバ回路においては、差動信号ＴＤ，ＮＴＤの波形の傾きは、プロセスが最良のときは急峻であるが、プロセスが最悪のときは緩やかである。ドライバ回路６０６は、ＰＬＬ回路１００でＶＣＯゲインを調整して得られたゲイン制御信号ＲＧによって、差動信号ＴＤ，ＮＴＤの波形の傾きを制御する。このため、プロセスの影響を反映することができ、差動信号ＴＤ，ＮＴＤの波形の傾きをプロセスによらずほぼ一定に保つことが可能となる。
【００９０】
なお、ドライバ回路６０６を、ｐチャネルトランジスタを用いて構成してもよい。この場合には、定電流回路もｐチャネルトランジスタで構成し、電流制御を行う。
【００９１】
図１５は、図１３のレシーバ回路７０２の構成例を示す回路図である。レシーバ回路７０２は、ｎチャネルトランジスタを用いた差動入出力オープンドレイン型回路であって、ｎチャネルトランジスタ７３１，７３２，７３４Ａ，７３４Ｂ，７３４Ｃ，７３４Ｄ，７３４Ｅ，７３４Ｆと、スイッチ７３３Ａ，７３３Ｂ，７３３Ｃ，７３３Ｄ，７３３Ｅと、電流源７３５と、抵抗７３６，７３７とを有している。
【００９２】
トランジスタ７３１，７３２は、差動信号ＲＤ，ＮＲＤに従って交互にオン、オフを繰り返す。トランジスタ７３１がオンのときは抵抗７３６に、トランジスタ７３２がオンのときは抵抗７３７に電流が流れ、抵抗７３６，７３７に生じる電圧に従って、差動信号ＯＵＴＰ，ＯＵＴＭが出力される。
【００９３】
スイッチ７３３Ａ〜７３３Ｅ、トランジスタ７３４Ａ〜７３４Ｆ、及び電流源７３５は、定電流回路を構成している。スイッチ７３３Ａ〜７３３Ｅは、ゲイン制御信号ＲＧの各ビットＲＧ［４］〜ＲＧ［０］に従ってそれぞれ動作する。
【００９４】
トランジスタ７３４Ａ〜７３４Ｅは、それぞれサイズが異なっている。トランジスタ７３４Ｅのゲート幅Ｗを１とすると、トランジスタ７３４Ｄ，７３４Ｃ，７３４Ｂ，７３４Ａのゲート幅Ｗは、それぞれ２，４，８，１６である。トランジスタ７３４Ａ〜７３４Ｆのゲートは電流源７３５に接続されており、トランジスタ７３４Ａ〜７３４Ｅは、それぞれ、トランジスタ７３４Ｆに対するゲート幅の比に比例した電流を流すことができる。
【００９５】
このため、ゲイン制御信号ＲＧの値を設定することにより、トランジスタ７３１，７３２に接続されるトランジスタを選択し、トランジスタ７３１，７３２を流れる電流量を変えることができる。したがって、差動信号ＯＵＴＰ，ＯＵＴＭの波形の傾きを制御することができる。
【００９６】
レシーバ回路７０２は、ＰＬＬ回路１００で得られたゲイン制御信号ＲＧによって、差動信号ＯＵＴＰ，ＯＵＴＭの波形の傾きを制御する。このため、プロセスの影響を反映することができ、差動信号ＯＵＴＰ，ＯＵＴＭの波形の傾きをプロセスによらずほぼ一定に保つことが可能となる。
【００９７】
なお、レシーバ回路７０２を、ｐチャネルトランジスタを用いて構成してもよい。この場合には、定電流回路もｐチャネルトランジスタで構成し、電流制御を行う。
【００９８】
図１６は、図１３の信号送受信システムにおけるドライバ回路の変形例の構成を示す回路図である。図１６のドライバ回路は、ＬＶＤＳ（low voltage differential signaling）用の回路であって、ｎチャネルトランジスタ８３１，８３２，８３４Ａ，８３４Ｂ，８３４Ｃ，８３４Ｄ，８３４Ｅ，８３４Ｆ，８３４Ｇと、ｐチャネルトランジスタ８３６，８３７，８３９Ａ，８３９Ｂ，８３９Ｃ，８３９Ｄ，８３９Ｅ，８３９Ｆと、スイッチ８３３Ａ，８３３Ｂ，８３３Ｃ，８３３Ｄ，８３３Ｅ，８３８Ａ，８３８Ｂ，８３８Ｃ，８３８Ｄ，８３８Ｅと、電流源８３５とを有している。
【００９９】
トランジスタ８３１，８３２，８３４Ａ〜８３４Ｆは、図１４のトランジスタ６３１，６３２，６３４Ａ〜６３４Ｅとそれぞれ同じものであり、スイッチ８３３Ａ〜８３３Ｅ及び電流源８３５は、図１４のスイッチ６３３Ａ〜６３３Ｅ及び電流源６３５とそれぞれ同じものであり、これらは図１４と同様の回路を構成している。このため、これらのｎチャネルトランジスタで構成された回路についての説明は省略する。
【０１００】
また、トランジスタ８３６，８３７，８３９Ａ〜８３９Ｆ、及びスイッチ８３８Ａ〜８３８Ｅは、このｎチャネルトランジスタで構成された回路とほぼ対称の回路を構成している。トランジスタ８３９Ｆには、電流源８３５及びトランジスタ８３４Ｇと同じ大きさの電流が流れるようになっている。
【０１０１】
トランジスタ８３９Ａ〜８３９Ｆ、及びスイッチ８３８Ａ〜８３８Ｅは、定電流回路を構成している。スイッチ８３８Ａ〜８３８Ｅは、ゲイン制御信号ＲＧの各ビットＲＧ［４］〜ＲＧ［０］の反転信号に従ってそれぞれ動作する。トランジスタ８３９Ａ〜８３９Ｅは、それぞれサイズが異なっている。トランジスタ８３９Ｅのゲート幅Ｗを１とすると、トランジスタ８３９Ｄ，８３９Ｃ，８３９Ｂ，８３９Ａのゲート幅Ｗは、それぞれ２，４，８，１６である。
【０１０２】
このように、図１６のドライバ回路によっても、差動信号ＴＤ，ＮＴＤの波形の傾きをプロセスによらずほぼ一定に保つことが可能となる。図１６のドライバ回路は、ｐチャネルトランジスタとｎチャネルトランジスタとで電流制御を行っているので、特に小振幅の信号を出力する場合に適している。
【０１０３】
以上では、バンド幅制御信号としてゲイン制御信号ＲＧを用いる場合について説明したが、送信部のＰＬＬ回路がバンド幅制御信号としてチャージポンプ電流制御信号を求めるようにしてもよい。この場合には、求められたチャージポンプ電流制御信号に従って、送信部のバッファ６０２及びドライバ回路６０６、並びに受信部のＰＬＬ回路１５０及びレシーバ回路７０２の駆動能力を制御する。
【０１０４】
以上のように、本実施形態では、信号送受信システム内の送信部のＰＬＬ回路について、ゲイン制御信号ＲＧ等のバンド幅制御信号を求め、この信号を信号送受信システム内のドライバ回路、レシーバ回路、バッファ、及び受信部のＰＬＬ回路の駆動能力制御に用いる。このため、ドライバ回路等のそれぞれのために制御信号を生成する回路が必要ではなく、回路面積を抑えることができ、かつ、ドライバ回路等の出力波形へのプロセスばらつきによる影響を抑えることができる。
【０１０５】
なお、バッファ６０２を、パラレルシリアル変換回路６０４とドライバ回路６０６との間、レシーバ回路７０２とＣＤＲ７０４との間、又はＣＤＲ７０４とシリアルパラレル変換回路７０６との間に備えるようにしてもよい。
【産業上の利用可能性】
【０１０６】
以上説明したように、本発明は、ＰＬＬ回路の出力クロック信号のジッタ値のプロセスによるばらつきを抑えることができるので、ＰＬＬ回路及びこれを用いた信号送受信システム等について有用である。
【図面の簡単な説明】
【０１０７】
【図１】第１の実施形態に係るＰＬＬ回路の構成を示すブロック図である。
【図２】図１のＶＣＯの構成例を示す回路図である。
【図３】（ａ）は、ＶＣＯのＶ−Ｆ特性のグラフであって、ゲイン制御信号ＲＧを変えた場合について示している。（ｂ）は、ＶＣＯのＶ−Ｆ特性のグラフであって、オフセット制御信号ＲＯを変えた場合について示している。
【図４】図１のＶＣＯゲイン調整回路の構成例を示すブロック図である。
【図５】図４のＶＣＯ制御回路がゲイン制御信号ＲＧを求める際に用いる二分探索法についての説明図である。
【図６】図１のＶＣＯオフセット調整回路の構成例を示すブロック図である。
【図７】最適なゲイン制御信号ＲＧ及びオフセット制御信号ＲＯが与えられた場合における図１のＶＣＯのＶ−Ｆ特性を示すグラフである。
【図８】図１のバッファの構成例を示すブロック図である。
【図９】図８のインバータの構成例を示す回路図である。
【図１０】本実施形態に係るＰＬＬ回路の構成の他の例を示すブロック図である。
【図１１】本実施形態に係るＰＬＬ回路の構成の更に他の例を示すブロック図である。
【図１２】図１０のＰＬＬ回路の構成の他の例を示すブロック図である。
【図１３】第２の実施形態に係る信号送受信システムの構成を示すブロック図である。
【図１４】図１３のドライバ回路の構成例を示す回路図である。
【図１５】図１３のレシーバ回路の構成例を示す回路図である。
【図１６】図１３の信号送受信システムにおけるドライバ回路の変形例の構成を示す回路図である。
【図１７】ＶＣＯゲイン調整機能を有するＰＬＬ回路の構成例を示す回路図である。
【図１８】（ａ）は、ＶＣＯゲイン調整を行わない場合における図１７のＶＣＯのＶ−Ｆ特性を示すグラフである。（ｂ）は、ＶＣＯゲイン調整を行う場合における図１７のＶＣＯのＶ−Ｆ特性を示すグラフである。
【符号の説明】
【０１０８】
１２  位相周波数比較回路
１４  チャージポンプ回路
１６  ローパスフィルタ
１８  分周回路
２０  電圧制御発振回路
２４  電圧電流変換部
２５  ゲイン切替部
２６  オフセット切替部
２８  リングオシレータ
４０，２４０  ＶＣＯゲイン調整回路
４１，５１  カウント部
４５  ゲイン比較部
４８  ＶＣＯ制御回路（ゲイン制御部）
５０，２５０  ＶＣＯオフセット調整回路
５５  比較回路（オフセット比較部）
５８  ＶＣＯ制御回路（オフセット制御部）
６０，６０２  バッファ
１００，１５０  ＰＬＬ回路
２７２  レジスタ参照部
２７４  レジスタ
６００  送信部
６０６  ドライバ回路
７００  受信部
７０２  レシーバ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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