(57)【要約】【課題】ＲＡＭ容量の増加を抑制して低コストで高分解能のタイマを得ることのできるタイマ回路及びタイムカウント方法を提供することを目的とする。【解決手段】  時間に関する一連の第１のデータコンテンツを所定のアドレス領域に格納する記憶部（１３）と、記憶部の読出アドレスから第１のデータコンテンツを読み出して、第１のデータコンテンツに第２のデータコンテンツを付加した第３のデータコンテンツを目標値として生成する目標値生成部（３５）と、カウントを実行し、目標値までカウントしたときにカウントアップ信号を出力するカウンタ（３７）と、カウントアップごとに記憶部の次読出アドレスを順次指定して目標値生成部、カウンタの一連の動作を実行させる制御部（１１）とを備えるタイマ回路である。【選択図】      図６
2008237012.tif 000002
【特許請求の範囲】
【請求項１】
時間に関する一連の第１のデータコンテンツを所定のアドレス領域に格納する記憶部と、
前記記憶部の読出アドレスから前記第１のデータコンテンツを読み出して、前記第１のデータコンテンツに第２のデータコンテンツを付加した第３のデータコンテンツを目標値として生成する目標値生成部と、
カウントを実行し、前記目標値までカウントしたときにカウントアップ信号を出力するカウンタと、
カウントアップごとに前記記憶部の次読出アドレスを順次指定して前記目標値生成部、前記カウンタの前記一連の動作を実行させる制御部と
を備えることを特徴とするタイマ回路。
【請求項２】
前記目標生成部と前記カウンタとを有する回路を複数備え、
複数の前記目標生成部のそれぞれに、前記記憶部から読み出す対応する前記第１のデータコンテンツを振り分ける調停部を更に備えることを特徴とする請求項１に記載のタイマ回路。
【請求項３】
前記目標値生成部は、
前記記憶部の読出しアドレスを指定して前記第１のデータコンテンツを読み出す読出し部と、
今回読み出した前記第１のデータコンテンツと前回読み出した前記第１のデータコンテンツとの大小を比較する比較部と、
所定の増加または減少傾向と異なって前記大小の関係が逆転したときは前記第２のデータコンテンツをそれぞれ所定値だけ増加または減少する演算部と
を備えることを特徴とする請求項１に記載のタイマ回路。
【請求項４】
前記目標値生成部は、
前記記憶部の読出しアドレスを指定して前記第１のデータコンテンツを読み出す読出し部と、
前記読出アドレスに対応した前記第２のデータコンテンツを選択する選択部と、
前記読み出した第１のデータコンテンツの上位に前記選択した第２のデータコンテンツを付加して前記第３のデータコンテンツを目標値として生成する目標値合成部と
を備えることを特徴とする請求項１又は２に記載のタイマ回路。
【請求項５】
前記選択部は、
前記第２のデータコンテンツを選択するためのデータ切替アドレスを指定する切替アドレス指定部と、
前記データ切替アドレスと前記読出しアドレスとの大小を比較する比較部と、
比較結果に応じて前記第２のデータコンテンツを抽出する抽出手段と
を備えることを特徴とする請求項４に記載のタイマ回路。
【請求項６】
前記データコンテンツは、モータの駆動制御用のタイマ値であることを特徴とする請求項３又は５に記載のタイマ回路。
【請求項７】
時間に関する一連の第１のデータコンテンツを記憶部の所定のアドレス領域に格納する記憶ステップと、
前記記憶部の読出アドレスから前記第１のデータコンテンツを読み出して、前記第１のデータコンテンツに第２のデータコンテンツを付加した第３のデータコンテンツを目標値として生成する目標値生成ステップと、
カウントを実行し、前記目標値までカウントしたときにカウントアップ信号を出力するカウントステップと、
カウントアップごとに前記記憶部の次読出アドレスを順次指定して前記目標値生成ステップ、前記カウントステップの前記一連の動作を実行させる制御ステップと
を備えることを特徴とするタイムカウント方法。
【請求項８】
前記目標生成ステップと前記カウントステップとを有するタイムカウントステップを複数備え、
それぞれのタイムカウントステップで使用する前記第１のデータコンテンツを前記記憶部から読み出して、読み出した前記第１のデータコンテンツをそれぞれのタイムカウントステップで用いるように振り分ける調停ステップを更に備えることを特徴とする請求項７に記載のタイムカウント方法。
【請求項９】
前記目標値生成ステップは、
前記記憶部の読出しアドレスを指定して前記第１のデータコンテンツを読み出す読出しステップと、
今回読み出した前記第１のデータコンテンツと前回読み出した前記第１のデータコンテンツとの大小を比較する比較ステップと、
所定の増加または減少傾向と異なって前記大小の関係が逆転したときは前記第２のデータコンテンツをそれぞれ所定値だけ増加または減少する演算ステップと
を備えることを特徴とする請求項７に記載のタイムカウント方法。
【請求項１０】
前記目標値生成ステップは、
前記記憶部の読出しアドレスを指定して前記第１のデータコンテンツを読み出す読出しステップと、
前記読出アドレスに対応した前記第２のデータコンテンツを選択する選択ステップと、
前記読み出した第１のデータコンテンツの上位に前記選択した第２のデータコンテンツを付加して前記第３のデータコンテンツを目標値として生成する目標値合成ステップと
を備えることを特徴とする請求項７又は８に記載のタイムカウント方法。
【請求項１１】
前記選択ステップは、
前記第２のデータコンテンツを選択するためのデータ切替アドレスを指定する切替アドレス指定ステップと、
前記データ切替アドレスと前記読出しアドレスとの大小を比較する比較ステップと、
比較結果に応じて前記第２のデータコンテンツを抽出する抽出ステップと
を備えることを特徴とする請求項１０に記載のタイムカウント方法。
【請求項１２】
前記データコンテンツは、モータの駆動制御用のタイマ値であることを特徴とする請求項９又は１１に記載のタイムカウント方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はモータ駆動制御装置等に用いられるタイマ回路およびタイムカウント方法に関する。
【背景技術】
【０００２】
従来、ＭＦＰ（MULTI FUNCTION PERIPHERAL）、複写機、プリンタ等の画像形成装置においては、感光体ドラムや転写ベルトの回転を制御するため、ステッピングモータが使用されている。ステッピングモータは、ドライバに所定の励磁パターンを供給して駆動するモータであり、供給した励磁パターンに応じたステップ角だけ回転制御でき、幅広い分野で使用されている。
【０００３】
ステッピングモータの制御装置ではタイマを備え、タイマで発生した基準タイミング信号をもとにクロック信号を生成し、このクロック信号を用いて励磁パターンを作成している。したがって、タイマからのタイミング信号の周期を任意に設定することにより回転速度を制御できる。
【０００４】
ところで、画像形成装置には更なる高機能化、高速化のニーズが存在する。このニーズに対応するためにはステッピングモータ制御の高速化が不可欠であり、従って、タイマの高分解能化、多ビット化が求められる。
【０００５】
通常タイマの分解能を上げるには基準となるクロック周波数を大きくすることで対応することができる。この際、タイマのビット数を増加させないと計数可能な最大時間が小さくなるため、所定速度に徐々に加減速を行うモータ制御においては、タイマのカウント数が不足する。
【０００６】
特許文献１に記載された技術では、ビット数の少ないタイマを２つ使用することによって、ビット数の多いタイマを１つ使用したと同等の制御を実現し、更に、ＰＷＭ周期を長くして分解能を細かくできる制御を実現している。
【特許文献１】特開平１０−６３３５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１記載の技術では、従来に比べてタイマのビット数を増加することになる。そのため、ＲＡＭを用いて加速／減速テーブルを形成、参照しながら制御を行うモータ制御を目的とした場合、タイマのビット数を増加させることは参照用ＲＡＭの容量増加につながってしまう。また通常ＲＡＭは８ビット単位で構成されることが多いため、増加したビット数が８の倍数に対して端数がある場合は、ＲＡＭが無駄になってしまう。
【０００８】
本発明は、このような事情に鑑みてなされたものであって、ＲＡＭ容量の増加を抑制して低コストで高分解能のタイマを得ることのできるタイマ回路及びタイムカウント方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するための本発明は、時間に関する一連の第１のデータコンテンツを所定のアドレス領域に格納する記憶部と、前記記憶部の読出アドレスから前記第１のデータコンテンツを読み出して、前記第１のデータコンテンツに第２のデータコンテンツを付加した第３のデータコンテンツを目標値として生成する目標値生成部と、カウントを実行し、前記目標値までカウントしたときにカウントアップ信号を出力するカウンタと、カウントアップごとに前記記憶部の次読出アドレスを順次指定して前記目標値生成部、前記カウンタの前記一連の動作を実行させる制御部とを備えるタイマ回路である。
【００１０】
また本発明は、時間に関する一連の第１のデータコンテンツを記憶部の所定のアドレス領域に格納する記憶ステップと、前記記憶部の読出アドレスから前記第１のデータコンテンツを読み出して、前記第１のデータコンテンツに第２のデータコンテンツを付加した第３のデータコンテンツを目標値として生成する目標値生成ステップと、カウントを実行し、前記目標値までカウントしたときにカウントアップ信号を出力するカウントステップと、カウントアップごとに前記記憶部の次読出アドレスを順次指定して前記目標値生成ステップ、前記カウントステップの前記一連の動作を実行させる制御ステップとを備えるタイムカウント方法である。
【発明の効果】
【００１１】
本発明のタイマ回路及びタイムカウント方法によれば、ＲＡＭ容量の増加を抑制して低コストで高分解能のタイマを得ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。  
図１は、本発明の第１の実施の形態のタイマ回路が用いられる画像形成装置の構成を示す図である。なお、以下の説明では、タイマ回路をＭＦＰ、プリンタ、複写機等の画像形成装置に応用した例を説明するが、他の機器にも適用できる。
【００１３】
図１に示す４連タンデム型画像形成装置を参照して、カラー画像の連続印字動作について説明する。
【００１４】
感光体ドラム７０３ａ，・・・，７０３ｄはＯＰＣ（Organic Photo receptor：有機感光体）であり，図示矢印方向へ回転可能に設けられている。また、転写ベルト７１１は、図示しないモータにより矢印方向に回転される駆動ローラ７１６と、駆動ローラ７１６から所定距離離間された従動ローラ７１７，７１８，７１９との間に巻回されて張設され、矢印ａ方向に一定速度で無端走行される。
【００１５】
画像形成過程について，画像形成ユニットａ７を用いて説明する。
【００１６】
まず，スコロトロン帯電器７０５ａが感光体ドラム７０３ａを一様にマイナス（一）に帯電させる。帯電した感光体ドラム７０３ａは、露光装置５０により画像情報に則した露光が行われることによって静電潜像を形成する。
【００１７】
露光装置５０による露光の下流には、イエローの現像剤（トナー）を収容する２成分現像器７０９ａが配設されている。感光体ドラム７０３ａ上の静電潜像は、イエロートナーによって反転現像され、感光体ドラム７０３ａ上にトナー画像が形成される。
【００１８】
現像器７０９ａの下流には、転写ローラ７２３ａが配設されている。転写ローラ７２３ａには、直流電源７２７ａによってトナーの帯電極性とは逆極性のバイアス（＋）が印加されている。その結果、感光体ドラム７０３ａ上のトナー画像は、感光体ドラム７０３ａと転写ローラ７２３ａとの間で形成される転写電界によって転写ベルト７１１上に一次転写される。
【００１９】
続いて、感光体ドラム７０３ａは、除電装置７２１ａで除電された後、再び、帯電→露光→現像の過程を繰り返す。
【００２０】
画像形成ユニットａ７でトナー画像が形成されるタイミングに合わせて、画像形成ユニットｂ７、ｃ７、ｄ７でも同様のプロセスが行われる。画像形成ユニットｂ７，・・・，ｄ７の感光体７０３ｂ，・・・，７０３ｄ上に形成されたマゼンタ、シアン、ブラックのトナー画像についても、転写ベルト７１１上に順次一次転写される。
【００２１】
転写材である用紙Ｐは、図示されない用紙カセットから搬送され、転写ベルト７１１上のトナー画像にタイミングに合わせて、アライニングローラ７１４によって転写ベルト７１１に送り出される。
【００２２】
転写ベルト７１１の図上右端には、転写ローラ７２９が配設されている。転写ローラ７２９には、直流電源７２８によってトナーの帯電極性とは逆極性のバイアス（＋）が印加されている。その結果、転写ベルト７１１上のトナー画像は、転写ベルト７１１と転写ローラ７２９との間で形成される転写電界によって用紙Ｐ上に転写される。
【００２３】
このとき、用紙Ｐに完全に転写されずに転写ベルト７１１上に残った一部のトナー（残転写トナー）は、クリーナ７３０によってクリーニングされる。
【００２４】
転写ベルト７１１の下流側（図上、上方）には、用紙Ｐ上のトナーを定着するための図示されない定着器が配設されている。定着器に用紙Ｐを通過させることによって定着画像が得られる。
【００２５】
また、各感光体ドラム７０３ａ、７０３ｂ、７０３ｃ、７０３ｄの外周面上にそれぞれ色分解された静電潜像を形成する露光装置５０は、図示しない画像処理装置にて色分解された各色ごとの画像データ（ｙ、ｍ、Ｃ、ｋ）に基づいて発光制御される半導体レーザ発振器６０を有している。
【００２６】
ステッピングモータは、画像形成処理に使用する感光体ドラム７０３ａ，・・・，７０３ｄの回転駆動や、用紙搬送に使用するアライニングローラ７１４、転写ローラ７２９等の回転駆動に用いられる。特にカラー像を形成する場合、用紙はブラック，シアン，マゼンダ，イエローの４組の像形成ユニットを経由するため、用紙の搬送と位置決めは重要であり、正確な画像形成処理を行うためにはステッピングモータが適している。
【００２７】
また、転写ベルト方式の画像形成装置にあっては転写ベルトの駆動用にステッピングモータが使用されることもある。制御すべきステッピングモータが複数ある場合は、複数の制御装置を備えることになる。複数のステッピングモータ制御装置を備える場合は、個々にタイマが設けられる。
【００２８】
図２は、画像形成装置の制御系の構成を示す図である。制御系は、制御部１１、ＲＯＭ（Read Only Memory）１２、ＲＡＭ（Random Access Memory）１３、タイマ１４、出力ポート１５、電流ドライバ１７、相ドライバ１８及びステッピングモータ１で構成されている。そして制御部１１、ＲＯＭ１２、ＲＡＭ１３、タイマ１４、出力ポート１５はバスライン１６を介して互いに電気的に接続している。
【００２９】
制御部１１は、画像形成装置の動作を統括して制御する。制御部１１は、ＣＰＵ（Central Processing Unit）あるいはシーケンサで構成することができる。ＲＯＭ１２は、制御部１１が各部を制御するためのプログラムデータ等を格納する。ＲＡＭ１３には、データ処理のための各種メモリやテーブルとともに、タイマ値テーブル１３１が設けられている。このタイマ値テーブル１３１に基づいて制御部１１は、タイマ１４を稼動させてステッピングモータ１の動作を制御する。
【００３０】
出力ポート１５は、ステッピングモータ１を制御するための各種モジュールを備えている。電流ドライバ１７は、出力ポート１５からの信号に従って、ステッピングモータ１のステータ巻線に流れる電流量を制御する。相ドライバ１８は、出力ポート１５からの信号に従って、ステータ巻線の相を切替え制御する。
【００３１】
そして、出力ポート１５には、起動待ち制御モジュール１５ａ、１ショット制御モジュール１５ｂ、連続出力制御モジュール１５ｃ、テーブル参照制御モジュール１５ｄ及び終了（オフ）制御モジュール１５ｅが設けられている。これらのモジュールは、ステッピングモータの起動から停止までの制御を複数の基本制御項目に分類し、それら各項目に関する処理を実行する。この詳細については後述する。
【００３２】
図３は、本画像生成装置のステッピングモータ制御の動作手順を概略的に説明する図である。制御部１１は、図３で示すように複数のシーケンス、例えばシーケンス０からシーケンス７までのリングシーケンスを組み、それぞれのシーケンス毎に各制御モジュール１５ａ，・・・，１５ｅの処理を割り当て、予め設定した順序で処理を実行するように遷移させる。
【００３３】
制御部１１は、起点となるシーケンス０からスタートして、シーケンス１、シーケンス２、シーケンス３…シーケンス７、シーケンス１の順に遷移して処理を実行する。処理途中において、シーケンス・デイセーブル設定が行われた場合、もしくは終了制御モジュールがシーケンス中に宣言され、終了制御モジュールが実行される状態にシーケンスが遷移した場合、制御部１１は、その段階で処理を終了、即ちモータの回転を停止してシーケンスをシーケンス０に戻す。また、シーケンス・イネーブル設定がなされたときは、制御部１１は、再びシーケンスをシーケンス０からスタートする。例えば図３のシーケンス０には、起動待ち制御モジュール１５ａが設定され、シーケンス１，・・・，７には上記ハードウェア処理を実行するモジュール１５ａ，・・・，１５ｅのうちのいずれか１つが任意に設定される。
【００３４】
先に説明したようにステッピングモータの制御は、１）起動待ち制御、２）１ショット制御、３）テーブル参照制御、４）連続出力制御、５）終了制御に分類することができる。複数のモジュール１５ａ，・・・，１５ｅは、これら５つのハードウェア処理を制御部１１によって設定した順次で実行するものであり、自由度の高いモータ制御が可能となる。ここで各モジュール１５ａ，・・・，１５ｅによる処理機能を説明する。
【００３５】
起動待ち制御モジュール１５ａは、起動要因が発生した時点でシーケンスを次に遷移させるモジュールである。ステッピングモータ制御時は、オフ状態もしくは常時ホールド状態として使用し、本実施形態ではシーケンス０に固定している。待機状態において、選択された起動要因が条件を満たすと次のシーケンス、即ち本実施形態ではシーケンス１に移行する。
【００３６】
１ショット制御モジュール１５ｂは、規定時間計数したうえで次のシーケンスに遷移させるモジュールであり、設定されたカウント値を計数後、処理を停止し次シーケンスに移行する。計数すべき時間カウント値のほか、この制御実行中のモータ保持電流値等は不図示のレジスタが備える。ステッピングモータ制御時は、プリホールドやポストホールド制御を行う際にこの１ショット制御モジュール１５ｂが利用される。
【００３７】
つまり、電源投入直後はモータの相状態が分からないため、所定の信号を出力して一定時間保持することでステッピングモータ１は駆動のスタート位置に着くことができる。この期間がプリホールドの期間である。また、モータ停止時には慣性によりモータが回るため、微振動がなくなるまでの所定期間を設定している。この期間がポストホールドの期間である。また、この１ショット制御モジュール１５ｂを用いると、処理の実行開始／終了時に、相切替えを選択することができる。
【００３８】
連続出力制御モジュール１５ｃは、設定された時間毎に出力を切り替えるモジュールである。この連続出力制御モジュール１５ｃでは、設定された時間カウント値毎にカウントアップ信号を生成し、実行終了条件を満たすとモジュールは停止し、次のシーケンスに移行する。ステッピングモータ制御時は定速駆動モジュールとして使用する。
【００３９】
テーブル参照制御モジュール１５ｄは、ＲＡＭ１３のタイマ値テーブル１３１からデータを読み出し、それをカウント値としてタイマ１４と協働してカウントを行う。カウント終了後、カウントアップ信号を出力して次アドレスのデータを読み出し同様にカウントを行う。テーブル参照制御モジュール１５ｄは、この動作を設定したアドレス領域分繰り返して処理を終了し、次シーケンスへ移行する。ステッピングモータ制御時は、スローアップやスローダウン制御に使用する。
【００４０】
スローアップ時はタイマ周期をステップごとに短くしていくことで徐々に回転数を上げ、所定のステップ数に達したら次のシーケンスである定速処理に移行する。スローダウン時は逆にタイマ周期をステップごとに長くしていくことで徐々に回転数を下げ、所定のステップ数に達したら次のシーケンスである停止処理に移行する。モータを停止する際に、急激に停止すると相状態が乱れて脱調などの障害を起こすことがあるため、スローダウン制御を行う。
【００４１】
終了制御モジュール１５ｅは、シーケンス０に強制遷移させるためのモジュールである。終了制御モジュール１５ｅは、シーケンスをシーケンス０に戻して起動待ちシーケンスに移行させる。
【００４２】
図４は、制御部１１によるリングシーケンスの設定例を説明する図であり、ステッピングモータの基本的な加減速制御を行う場合を示している。図４では、シーケンス０，・・・，７に対してモジュール１５ａ，・・・，１５ｅのいずれかを設定し、モジュール１５ａ，・・・，１５ｅでの処理をシーケンシャルに実行するようにしている。
【００４３】
この例はモータを起動して、加速、定速、減速、停止に到るまでの制御手順を示している。シーケンス０には起動待制御モジュール１５ａを設定しており、ステッピングモータ１はウェイトの状態にある。次のシーケンス１には、１ショット制御モジュール１５ｂが設定され、ステッピングモータ１はプリホールド期間の状態となる。またシーケンス２にはテーブル参照制御モジュール１５ｄが設定され、ステッピングモータ１はスローアップ制御となり、徐々に回転速度が増していく状態になる。
【００４４】
さらにシーケンス３には連続出力制御モジュール１５ｃが設定され、ステッピングモータ１は定速回転制御の状態となる。シーケンス４にはテーブル参照制御モジュール１５ｄが設定され、ステッピングモータ１はスローダウン制御となり徐々に回転速度が低下していく状態になる。シーケンス５には１ショット制御モジュール１５ｂが設定され、ステッピングモータ１はポストホールド期間の状態となる。そしてシーケンス６，７には終了制御モジュール１５ｅが設定され、ステッピングモータ１は停止する。
【００４５】
次に、本実施の形態に係るタイマ回路の基本的な考え方について説明する。
【００４６】
図５は、ＲＡＭ１３に設けられているタイマ値テーブル１３１を示す図である。このタイマ値テーブル１３１にはステッピングモータ１をホールド状態からプリホールド→スローアップ駆動→定速回転→スローダウン駆動→ポストホールド→ホールド状態へと制御する際に順次設定する時間データが格納されている。ステッピングモータ１を駆動するときは、制御部１１はタイマ値テーブル１３１から時間データを順次読出してタイマ１４に設定する。
【００４７】
ところで、上述のようにステッピングモータ制御の高速化のためにタイマ１４の多ビット化を図る場合には、ＲＡＭ１３の容量増加につながることに留意する必要がある。例えば、タイマ１４を１６ビット以上のカウントを扱えるようにビット数を増加した場合は、タイマ値テーブルブル１３１に記憶する時間データもそれぞれが１６ビット以上となるため、ＲＡＭ１３の大幅な容量増加となる。また通常ＲＡＭ１３は、８ビット単位で構成されることが多いため、タイマ１４の最大カウント値が８の倍数に対して端数を持つ場合は、ＲＡＭ１３に無駄な部分が存在する。
【００４８】
本実施の形態では、次のようにしてこの課題の解決を図っている。例えば、タイマ１４の最大カウント値が１７ビットを必要とする場合であっても、ＲＡＭ１３は１６ビットで構成する。そして、ステッピングモータ１のスローダウン制御を実行する場合を考える。
【００４９】
スローダウン制御を実行するためのタイマ値テーブルブル１３１には、参照開始アドレスと参照終了アドレスが定められている。制御部１１はタイマ値テーブル１３１の参照開始アドレスから時間データを順次読出してタイマ１４に設定する。このとき、ステッピングモータ１は減速制御されるため、タイマに設定される時間データは、短い時間から長い時間に順次単調に変化する。初期段階では、時間データは１６ビットでカウントできる。しかし、あるアドレスから以降では時間データをカウントするためには１７ビットが必要となる。このビットの切替が必要なアドレスは、スローダウン制御毎に予め判明している。このアドレスをデータ切替アドレスという。
【００５０】
そこで、ＲＡＭ１３には、カウント値の下位１６ビットのデータを記憶し、ＲＡＭ１３の参照アドレスによって上位１ビットを”０”とするか”１”とするかを切替える。これによって、ＲＡＭ容量の増加を抑えつつ、分解能の高いタイマ回路を構成することができる。
【００５１】
例えば、タイマ値テーブル１３１の容量が２Ｋワードであり、データ切替アドレスが３ＦＦｈであった場合、アドレス０００ｈ，・・・，３ＦＦｈを参照中は最上位ビットを”０”とする。アドレス４００ｈ以上を参照する場合は最上位ビットを”１”とする。これによって、１７ビットのカウンタを用いる場合であってもＲＡＭ容量を抑えることができる。
【００５２】
図６は、第１の実施の形態のタイマ回路の構成を示すブロック図である。
【００５３】
本実施の形態のタイマ回路は、テーブル参照制御モジュール１５ｄ、ＲＡＭ１３のタイマ値テーブル１３１及びタイマ１４で構成されている。制御部１１の管理の下で、これらの各部が協働することによって所望のタイマ動作が実現される。
【００５４】
以下、図６を参照しつつタイマ回路の動作を説明する。なお、タイマ１４は１７ビットの分解能を有している。
【００５５】
制御部１１が、シーケンス処理において所望のタイマ動作を指定する。即ち、タイマ値が格納されているＲＡＭ１３のアドレスを参照ＲＡＭアドレスカウンタ３０に設定する。このアドレス値に基づいてタイマ値テーブル１３１からタイマ値が取り出され、中間バッファ３１に一時的に格納される。ここで、取り出されるタイマ値は１６ビット長である。
【００５６】
一方、上位データ切替アドレス指定レジスタ３２には、図５で示すデータ切替アドレスが格納されている。アドレス比較回路３３は、データ切替アドレスと参照したＲＡＭアドレスとの大小を比較する。上位データ選択回路３４は、アドレス比較回路３３の比較結果に基づいて、最上位ビット（ＭＳＢ）の値を”０”、”１”のいずれにするかを決定する。なお、図では明示していないが、上位データ選択回路３４には、制御部１１より不図示のレジスタを介してアドレス比較結果と、最上位ビットの値との対応を指定するデータが入力されている。上位データ選択回路３４は、このデータを考慮して上位ビットの値を決定する。
【００５７】
なお、本実施の形態では１７ビットカウンタを用いて、端数のビット数が１の場合を取り扱った。端数のビット数が２以上の場合には、端数分のビット数に応じて上位データ切替アドレス指定レジスタ３２の数も増やすものとし、加えてそれぞれのデータ切替アドレス間において上位データ選択回路３４に与える値を指定するレジスタを個別に設けることで汎用性を増すことができる。
【００５８】
比較用データ部３５は、中間バッファ３１に格納されているタイマ値を取り出し、上位データ選択回路３４から入力される上位ビットを付加して、１７ビットのタイマ値を生成する。
【００５９】
タイマカウンタ３６は、１７ビットで構成されカウントを継続する。カウント値は比較回路３７に出力される。比較回路３７は、タイマカウンタ３６から出力されるカウント値と比較用データ部３５から出力されるカウント値とが等しくなったときにカウントアップ信号を出力する。この信号は、トグル回路３８に対してトグル信号を出力させるとともに、タイマカウンタ３６のカウント値をリセットして新たなタイマカウントを開始させる。
【００６０】
なお、本実施の形態では、タイマカウンタ３６がタイマ値を積算したが、タイマカウント値を減算するようにタイマ回路を構成しても良い。例えば、比較用データ部３５が生成した１７ビットのタイマ値を設定値として扱い、その設定値から時間の経過に伴って値を減算し、値が０になったときにカウントアップ信号を出力するようにしても良い。
【００６１】
なお、本実施の形態では図６に示すようにタイマ１４とテーブル参照制御モジュール１５ｄとの機能を分割したが、この例に限られず適宜の位置で分割しても良い。
【００６２】
図７は、第１の実施の形態のバリエーションのタイマ回路の構成を示すブロック図である。バリエーションのタイマ回路では、複数のタイマ回路がランダムに動作する場合に対応した構成となっている。即ち、従来のタイマ１に対する回路に加え、タイマ２に対する回路が設けられている。そして、ＲＡＭ１３に対するアクセスを調停するＲＡＭアクセス調停回路４０が新たに設けられている。なお、タイマ２に対する回路を構成するタイマ１４ａ、テーブル参照制御モジュール１５ｄａは、それぞれタイマ１に設けられているタイマ１４、テーブル参照制御モジュール１５ｄと同一の機能であるためその詳細の説明は省略する。
【００６３】
ＲＡＭアクセス調停回路４０は、例えばタイムシェアリング方式によって複数のタイマからのＲＡＭへのアクセス要求に対するサービスを行う。従って、このＲＡＭアクセス調停回路４０を用いることによって、複数のタイマを使用する場合であってもＲＡＭ１３に対する競合を回避してタイマ回路を構成することができる。
【００６４】
次に本発明の第２の実施形態に係るタイマ回路について説明する。なお、第１の実施の形態と同一の機能を有する部位には同一の符号を付してその詳細の説明は省略する。
【００６５】
図８は、第２の実施の形態に係るタイマ回路の基本的な考え方を説明する図である。
【００６６】
通常スローダウン、スローアップに使用されるタイマカウント値は単調に変化する。従って、図８に示すように、４ビットデータで表したスローダウン時のタイマ値は、単調に増加する。しかし、下位３ビットデータでは、最上位ビットの桁上がりが発生した時点の前後で値が減少している。これとは逆に４ビットデータで表したスローアップ時のタイマ値は、単調に減少する。しかし、下位３ビットデータでは、最上位ビットの桁下がりが発生した時点の前後で値が増加している。
【００６７】
即ち、スローダウン、スローアップ時においては、上位ビットが設けられていない場合であっても、読み出したタイマ値の増加又は減少傾向が逆転したときは、その時点で最上位ビットの桁上がり又は桁下がりが発生したと判断することができる。
【００６８】
図９は、第２の実施の形態のタイマ回路の構成を示すブロック図である。
【００６９】
本実施の形態のタイマ回路は、テーブル参照制御モジュール１５ｄ、ＲＡＭ１３のタイマ値テーブル１３１及びタイマ１４で構成されている。制御部１１の管理の下で、これらの各部が協働することによって所望のタイマ動作が実現される。
【００７０】
以下、図９を参照しつつタイマ回路の動作を説明する。なお、タイマ１４は１７ビット以上の分解能を有している。
【００７１】
制御部１１が、シーケンス処理において所望のタイマ動作を指定する。即ち、タイマ値が格納されているＲＡＭ１３のアドレスを参照ＲＡＭアドレスカウンタ４１に設定する。このアドレス値に基づいてタイマ値テーブル１３１からタイマ値が取り出され、中間バッファ４２に一時的に格納される。ここで、取り出されるタイマ値は１６ビット長である。なお、中間バッファ４３には前回取り出されたタイマ値が格納されている。比較回路４４は、前回と今回のタイマ値を比較して比較結果を上位データ付加用カウンタ４６に出力する。
【００７２】
一方、上位データ付加用カウンタ初期値レジスタ４５には、スローダウン、スローアップ動作開始時における上位データの初期値が設定されている。この初期値は、例えば制御部１１から動作開始時に設定される。上位データ付加用カウンタ４６は、比較回路４４からの比較結果に応じて上記初期値をインクリメント又はデクリメントする。
【００７３】
例えば、スローダウン動作中において通常増加傾向であるべきタイマ値が減少した場合は、上位データ付加用カウンタに１を加える。スローアップ動作中において通常減少傾向であるべきタイマ値が増加した場合は、上位データ付加用カウンタから１を減ずる。そして、比較データ生成部４７は、中間バッファ４２に格納されているタイマ値の上位に上位データ付加用カウンタの値を付加して比較データを生成する。
【００７４】
タイマカウンタ４８は、１７ビット以上で構成されカウントを継続する。カウント値は比較回路４９に出力される。比較回路４９は、タイマカウンタ４８から出力されるカウント値と比較用データ生成部４７から出力されるカウント値とが等しくなったときにタイムアップ信号を出力する。この信号は、トグル回路５０に対してトグル信号を出力させるとともに、タイマカウンタ４８のカウント値をリセットして新たなタイマカウントを開始させる。
【００７５】
なお、本実施の形態では、タイマカウンタ４８がタイマ値を積算したが、タイマカウント値を減算するようにタイマ回路を構成しても良い。例えば、比較データ生成部４７が生成した１７ビット以上のタイマ値を設定値として扱い、その設定値から時間の経過に伴って値を減算し、値が０になったときにカウントアップ信号を出力するようにしても良い。
【００７６】
なお、本実施の形態では図９に示すようにタイマ１４とテーブル参照制御モジュール１５ｄとの機能を分割したが、この例に限られず適宜の位置で分割しても良い。
【００７７】
以上説明した実施の形態によれば、タイマの下位ビットはＲＡＭを参照し、上位ビットはＲＡＭの参照アドレスカウンタの値に基づいて選択される値となる。あるいは、タイマの下位ビットはＲＡＭを参照し、上位ビットはＲＡＭの参照値に基づいた演算結果で生成される値となる。このように２つの値を組合わせてタイマを生成することでＲＡＭ容量を抑えることができる。従って、高分解能でかつ低コストのタイマを構成することができる。
【００７８】
なお、本実施の形態のタイマ回路を用いた場合であっても、柔軟なパルスモータ駆動制御が可能である。
【００７９】
図１０は、制御部１１によるリングシーケンスの設定例を説明する図であり、ステッピングモータの繰り返しの加減速制御を行う場合を示している。
【００８０】
この例はモータを起動して、加速し所定の速度に到達した後、加速・減速を繰り返す制御手順を示している。停止時から所定速度まで加速する際には、例えば１７ビットのタイマ値を必要とする。しかし、所定速度まで到達した以降の動作においては、１６ビットのタイマ値で十分に動作を制御することが可能である。
【００８１】
本実施の形態のタイマ回路では、このような制御動作についても適用することが可能である。この繰り返しの制御動作中では上位ビットは固定値であって変化しない。従って、図６に示すタイマ回路を用いる場合には、例えば上位データの値が常に所定値になるように上位データ切替アドレス指定レジスタ３２の値を設定することで所望の動作を実現することができる。なお、この動作を制御する場合においても、図３で示したリングシーケンスを適用することができる。
【００８２】
なお、上述の実施の形態で説明した各機能は、ハードウエアを用いて構成しても良く、また、ソフトウエアを用いて各機能を記載したプログラムをコンピュータに読み込ませて実現しても良い。また、各機能は、適宜ソフトウエア、ハードウエアのいずれかを選択して構成するものであっても良い。
【００８３】
更に、各機能は図示しない記録媒体に格納したプログラムをコンピュータに読み込ませることで実現させることもできる。ここで本実施の形態における記録媒体は、プログラムを記録でき、かつコンピュータが読み取り可能な記録媒体であれば、その記録形式は何れの形態であってもよい。
【００８４】
なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。
【図面の簡単な説明】
【００８５】
【図１】本発明の第１の実施の形態のタイマ回路が用いられる画像形成装置の構成を示す図。
【図２】画像形成装置の制御系の構成を示す図。
【図３】本画像生成装置のステッピングモータ制御の動作手順を概略的に説明する図。
【図４】制御部によるリングシーケンスの設定例を説明する図。
【図５】ＲＡＭに設けられているタイマ値テーブルを示す図。
【図６】第１の実施の形態のタイマ回路の構成を示すブロック図。
【図７】第１の実施の形態のバリエーションのタイマ回路の構成を示すブロック図。
【図８】第２の実施の形態に係るタイマ回路の基本的な考え方を説明する図。
【図９】第２の実施の形態のタイマ回路の構成を示すブロック図。
【図１０】制御部によるリングシーケンスの設定例を説明する図。
【符号の説明】
【００８６】
１１…制御部、１３…ＲＡＭ、１４…タイマ、１５…出力ポート、３０…ＲＡＭアドレスカウンタ、  ３１…中間バッファ、３２…上位データ切替アドレス指定レジスタ、３３…アドレス比較回路、３４…上位データ選択回路、３５…比較用データ部、３６…タイマカウンタ、３７…比較回路、３８…トグル回路、４０…ＲＡＭアクセス調停回路、４１…ＲＡＭアドレスカウンタ、４２…中間バッファ、４３…中間バッファ、４４…比較回路、４５…上位データ付加用カウンタ初期値レジスタ、４６…上位データ付加用カウンタ、４７…比較データ生成部、４８…タイマカウンタ、４９…比較回路、５０…トグル回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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