(57)【要約】【課題】少なくとも一方がＦＵＳＩ構造である２つの導電体を備えた半導体装置において導電体同士の接続箇所での金属拡散に起因する中間相領域の発生を抑制する。【解決手段】Ｎ型ＦＥＴのゲート電極となる第１の導電体１１６とＰ型ＦＥＴのゲート電極となる第２の導電体１１７とが互いに同電位となるように電気的に接続されている。第１の導電体１１６及び第２の導電体１１７のうちの少なくとも一方はＦＵＳＩ構造を有している。第１の導電体１１６と第２の導電体１１７との境界の少なくとも一部分に、庇１１８を有する段差が形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
互いに同電位となるように電気的に接続されている第１の導電体及び第２の導電体を備え、
前記第１の導電体及び前記第２の導電体のうちの少なくとも一方はＦＵＳＩ構造を有しており、
前記第１の導電体と前記第２の導電体との境界の少なくとも一部分に、庇を有する段差が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の導電体と前記第２の導電体との間に両者の中間的な組成を持つ部分が介在していることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１の導電体はＮｉＳｉからなる第１のＦＵＳＩ構造を有しており、
前記第２の導電体はＮｉx Ｓｉ（ｘ＞１）からなる第２のＦＵＳＩ構造を有していることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記第１の導電体及び前記第２の導電体はＭＩＳＦＥＴのゲート電極であることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記ゲート電極は高誘電率ゲート絶縁膜の上に形成されていることを特徴とする半導体装置。
【請求項６】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記第１の導電体及び前記第２の導電体はヒューズ素子又は抵抗素子であることを特徴とする半導体装置。
【請求項７】
互いに同電位となるように電気的に接続されている第１の導電体及び第２の導電体を備えた半導体装置の製造方法であって、
基板上にシリコン材料膜を形成する工程（ａ）と、
前記シリコン材料膜を、前記第１の導電体となる領域及び前記第２の導電体となる領域を含むパターン形状に加工する工程（ｂ）と、
前記工程（ｂ）の後に、前記シリコン材料膜のうち前記第２の導電体となる部分を薄くする工程（ｃ）と、
前記工程（ｃ）の後に、前記シリコン材料膜の上に金属膜を形成する工程（ｄ）と、
前記工程（ｄ）の後に、熱処理によって前記金属膜と前記シリコン材料膜とを反応させ、前記シリコン材料膜のうち少なくとも前記第２の導電体となる部分をＦＵＳＩ化する工程（ｅ）とを備え、
前記工程（ｄ）において、前記工程（ｃ）により前記シリコン材料膜に生じた段差の側壁にはその他の部分と比較して前記金属膜が薄く堆積されているか又は前記金属膜が堆積されていないことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
前記工程（ｃ）により前記シリコン材料膜に生じた段差は庇を有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項７又は８に記載の半導体装置の製造方法において、
前記金属膜はＮｉ膜であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Fully Silicided （ＦＵＳＩ）構造のＦＥＴ（field-effect transistor ）や抵抗素子等を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来から、半導体素子の集積度が増加しており、ゲート電極の微細化及びゲート絶縁膜の電気的薄膜化が行われている。しかし、例えばポリシリコンをゲート電極材料に使用した場合、当該ポリシリコンに不純物注入を行ってもゲート電極の空乏化が避けられず、その結果、当該空乏化に起因してゲート絶縁膜の電気的厚さの増大が発生し、ＦＥＴの性能向上を妨げる要因となっている。
【０００３】
近年、ゲート電極の空乏化を防止できるゲート電極構造が提案されてきている。具体的には、ゲート電極となるシリコン材料と金属材料とを反応させて当該シリコン材料の全てをシリサイド化することにより得られるＦＵＳＩ構造がゲート電極の空乏化を抑制する有効な方法として報告されている。
【０００４】
例えば特許文献１及び非特許文献１ではＦＵＳＩ構造の形成方法が提案されている。また、非特許文献２及び非特許文献３では、Ｎ型ＦＥＴ及びＰ型ＦＥＴのそれぞれのＦＵＳＩゲート電極の材料として異なる材料を用いること、具体的にはＮ型ＦＥＴのＦＵＳＩゲート電極の材料としてＮｉＳｉを用い、Ｐ型ＦＥＴのＦＵＳＩゲート電極の材料としてＮｉ3 Ｓｉを用いることが提案されている。
【０００５】
図８（ａ）〜（ｄ）は、非特許文献１に開示されている、従来のＦＵＳＩゲート電極を有するＦＥＴの製造方法の各工程を示す断面図である。
【０００６】
従来のＦＵＳＩゲート電極を有するＦＥＴの製造方法では、まず、図８（ａ）に示す工程で、半導体基板１上に素子分離２を形成してＮ型ＦＥＴ領域Ｒ１及びＰ型ＦＥＴ領域Ｒ２を区画した後、半導体基板１上にゲート絶縁膜４及びシリコン材料膜７を形成し、その後、ゲート電極形成領域を覆うレジストパターン（図示省略）を用いて、シリコン材料膜７をパターニングする。次に、パターニングされたシリコン材料膜７の側壁にサイドウォールスペーサー２１を形成すると共に半導体基板１の表面部におけるゲート電極形成領域の両側方にソース・ドレイン領域２２を形成する。その後、半導体基板１上の全面に層間絶縁膜９を形成した後、ＣＭＰ（chemical mechanical polishing ）法等により層間絶縁膜９を研磨してゲート電極となるシリコン材料膜７の表面を露出させる。
【０００７】
次に、図８（ｂ）に示す工程で、Ｐ型ＦＥＴ領域Ｒ２のみが開口されているフォトレジスト膜２４をマスクとして、Ｐ型ＦＥＴ領域Ｒ２のシリコン材料膜７の上部をエッチングして除去する。
【０００８】
次に、フォトレジスト膜２４を除去した後、図８（ｃ）に示す工程で、ゲート電極となるシリコン材料膜７の上及び層間絶縁膜９の上に金属材料膜１５としてニッケル膜を堆積する。
【０００９】
次に、図８（ｄ）に示す工程で、熱処理によりシリコン材料膜７と金属材料膜１５とを反応させ、シリサイド材料膜２５を形成する。
【００１０】
尚、非特許文献１には、Ｎ型ＦＥＴのゲート絶縁膜４上にはゲート電極として、ポリシリコンからなるシリコン材料膜７とＮｉＳｉからなるシリサイド材料膜２５との積層構造が形成されると共に、Ｐ型ＦＥＴのゲート絶縁膜４上にはゲート電極として、ＮｉＳｉからなるシリサイド材料膜２５の単層構造（ＦＵＳＩ構造）が形成されることが開示されている。
【００１１】
また、図８（ｃ）に示す工程で、金属材料膜１５であるニッケル膜を厚く堆積することによって、Ｎ型ＦＥＴのゲート電極としてＮｉＳｉからなるＦＵＳＩ構造が形成されると共に、Ｐ型ＦＥＴのゲート電極としてＮｉ3 ＳｉからなるＦＵＳＩ構造が形成される。
【特許文献１】特開２０００−２５２４６２号公報
【非特許文献１】T.Aoyama  他、Proposal of New HfSiON CMOS Fabrication Process (HAMDAMA) for Low Standby Power Device、2004 IEEE
【非特許文献２】K.Takahashi 他、Dual Workfunction Ni-Silicide/HfSiON Gate Stacks by Phase-Controlled Full-Silicidation (PC-FUSI) Technique for 45nm-node LSTP and LOP Devices、2004 IEEE
【非特許文献３】J.A.Kittl 他、Scalability of Ni FUSI gate process:phase and Vt control to 30 nm gate lengths、2005 Symposium on VLSI Technology Digest of Technical Papers、p.72-73
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、フリップフロップを構成するような場合には、Ｎ型ＦＥＴのゲート電極とＰ型ＦＥＴのゲート電極とを同電位にすることがある。また、この場合、面積を縮小するために、Ｎ型ＦＥＴのゲート電極とＰ型ＦＥＴのゲート電極とを直接接続することが行われている。
【００１３】
しかしながら、上記従来の方法においては、Ｎ型ＦＥＴのゲート電極を構成するシリサイド材料とＰ型ＦＥＴのゲート電極を構成するシリサイド材料との間で、シリコンと金属との比率が異なるため、シリサイド形成時又はその後の熱処理時に、相対的に金属濃度が高いシリサイド領域から相対的に金属濃度が低いシリサイド領域へと金属が拡散することがある。特に、相対的に金属濃度が高いシリサイド領域がＦＵＳＩ化領域であり、相対的に金属濃度が低いシリサイド領域が非ＦＵＳＩ化領域である場合、両者の境界では上記金属拡散現象が顕著となる。この金属拡散現象が生じると、同一のＦＥＴにおいてゲート絶縁膜に接するゲート電極中にシリサイド組成が異なる部分が生じてしまい、その結果、しきい値電圧の変動が発生するという問題が起こる。
【００１４】
図９は上記従来の方法における問題点を説明するための平面図であり、図１０は図９のＸ−Ｘ線の断面図である。尚、図９及び図１０において、Ｎ型ＦＥＴのゲート電極はＮｉＳｉからなるＦＵＳＩ構造を有し、Ｐ型ＦＥＴのゲート電極はＮｉ3 ＳｉからなるＦＵＳＩ構造を有する。
【００１５】
図９及び図１０に示すように、半導体基板１上に素子分離２が形成され、それによりＮ型ＦＥＴ領域Ｒ１及びＰ型ＦＥＴ領域Ｒ２が区画されている。ここで、半導体基板１における素子分離２によって囲まれている部分は活性領域３となる。Ｎ型ＦＥＴ領域Ｒ１の活性領域３とＰ型ＦＥＴ領域Ｒ２の活性領域３とをそれぞれを跨ぐようにゲート電極６が形成されている。半導体基板１とゲート電極６との間にはゲート絶縁膜４が介在する。また、ゲート電極６の側壁にはサイドウォールスペーサー２１が形成されている。
【００１６】
ゲート電極６は、Ｎ型ＦＥＴのゲート電極となる第１の導電体１６とＰ型ＦＥＴのゲート電極となる第２の導電体１７とが接続されてなり、第１の導電体１６はＮｉＳｉからなるＦＵＳＩ構造を有し、第２の導電体１７はＮｉ3 ＳｉからなるＦＵＳＩ構造を有する。
【００１７】
また、シリサイド化工程又はその後の熱処理工程において、相対的にＮｉの濃度が高い第２の導電体１７から、相対的にＮｉの濃度が低い第１の導電体１６へＮｉが拡散する結果、第１の導電体１６と第２の導電体１７との間に両者の中間的な組成（ＮｉＳｉとＮｉ3 Ｓｉとの中間の組成）を持つ中間相領域２０が形成される。このとき、中間相領域２０の形成範囲が大きくなると、同一のＦＥＴにおいてゲート絶縁膜４に接するゲート電極中にシリサイド組成が異なる部分が生じてしまい、その結果、しきい値電圧の変動が発生する。
【００１８】
尚、上記金属拡散現象に起因する不具合を防止するために、Ｎ型ＦＥＴのゲート電極とＰ型ＦＥＴのゲート電極とを配線を介して接続したり、又はＮ型ＦＥＴとＰ型ＦＥＴとの間隔（つまりＮ型ＦＥＴとＰ型ＦＥＴとの間の分離領域）を十分に広げたりした場合には、回路の配置面積が大きくなるという別の問題点を生じる。
【００１９】
前記に鑑み、本発明は、互いに同電位となるように電気的に接続されており且つ少なくとも一方がＦＵＳＩ構造である２つの導電体を備えた半導体装置において導電体同士の接続箇所での金属拡散に起因する中間相領域の発生を抑制できるようにすることを目的とする。
【課題を解決するための手段】
【００２０】
前記の目的を達成するために、本願発明者は、上記中間相領域の発生メカニズムについて検討した結果、次のような知見を得た。
【００２１】
図１１は、従来技術における中間相領域の発生メカニズムを説明するための図である。尚、図１１は、Ｎ型ＦＥＴのゲート電極とＰ型ＦＥＴのゲート電極とを直接接続する場合における図８（ｃ）に示す工程と対応する工程を示す断面図であり、図１１において、図８（ａ）〜（ｄ）と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００２２】
図１１に示すように、Ｐ型ＦＥＴ領域Ｒ２のシリコン材料膜７はＮ型ＦＥＴ領域Ｒ１のシリコン材料膜７と比べて薄く加工されており、両者の境界には段差が生じている。この状態で金属材料膜（ニッケル膜）１５が堆積された場合、上記段差の側壁にも金属材料膜１５が厚く堆積される。このため、上記段差の側壁からシリコン材料膜７（Ｎ型ＦＥＴ領域Ｒ１のシリコン材料膜７）への金属の供給が多くなる結果、Ｎ型ＦＥＴ領域Ｒ１に向けて中間相領域が拡大してしまう。
【００２３】
そこで、本願発明者は、シリコン材料膜上にシリサイド化用の金属膜を堆積する前に、シリコン材料膜におけるＮ型ＦＥＴ領域とＰ型ＦＥＴ領域との境界上の段差に庇を設けておくことにより、つまり、当該段差をオーバーハング形状に加工することにより、当該段差の側壁に堆積される金属膜の厚さを小さくし、それによって中間相領域の発生を抑制するという発明を想到した。尚、上記シリコン材料膜の段差のオーバーハング形状は、シリサイド化後におけるシリサイド膜の段差のオーバーハング形状へと引き継がれる。
【００２４】
具体的には、本発明に係る半導体装置は、互いに同電位となるように電気的に接続されている第１の導電体及び第２の導電体を備え、前記第１の導電体及び前記第２の導電体のうちの少なくとも一方はＦＵＳＩ構造を有しており、前記第１の導電体と前記第２の導電体との境界の少なくとも一部分に、庇を有する段差が形成されている。
【００２５】
すなわち、本発明の半導体装置の製造に際しては、シリサイド化用の金属膜の堆積前に、シリコン材料膜における各導電体となる部分の境界に庇を有する段差が形成される。このため、当該境界に位置する段差の側壁に堆積される金属膜が薄くなる結果、当該境界近傍でのシリサイド反応における金属の供給が抑制されるので、中間相領域の形成が抑制される。従って、例えば本発明をＦＥＴに適用した場合には、回路の配置面積を増大させることなく、しきい値電圧の変動等の特性バラツキを抑制することができる。
【００２６】
本発明の半導体装置において、前記第１の導電体と前記第２の導電体との間に両者の中間的な組成を持つ部分が介在していてもよい。
【００２７】
本発明の半導体装置において、前記第１の導電体はＮｉＳｉからなる第１のＦＵＳＩ構造を有しており、前記第２の導電体はＮｉx Ｓｉ（ｘ＞１）からなる第２のＦＵＳＩ構造を有していてもよい。
【００２８】
本発明の半導体装置において、前記第１の導電体及び前記第２の導電体はＭＩＳＦＥＴのゲート電極であってもよく、この場合、前記ゲート電極は高誘電率ゲート絶縁膜の上に形成されていてもよい。
【００２９】
本発明の半導体装置において、前記第１の導電体及び前記第２の導電体はヒューズ素子又は抵抗素子であってもよい。
【００３０】
本発明に係る半導体装置の製造方法は、互いに同電位となるように電気的に接続されている第１の導電体及び第２の導電体を備えた半導体装置の製造方法であって、基板上にシリコン材料膜を形成する工程（ａ）と、前記シリコン材料膜を、前記第１の導電体となる領域及び前記第２の導電体となる領域を含むパターン形状に加工する工程（ｂ）と、前記工程（ｂ）の後に、前記シリコン材料膜のうち前記第２の導電体となる部分を薄くする工程（ｃ）と、前記工程（ｃ）の後に、前記シリコン材料膜の上に金属膜を形成する工程（ｄ）と、前記工程（ｄ）の後に、熱処理によって前記金属膜と前記シリコン材料膜とを反応させ、前記シリコン材料膜のうち少なくとも前記第２の導電体となる部分をＦＵＳＩ化する工程（ｅ）とを備え、前記工程（ｄ）において、前記工程（ｃ）により前記シリコン材料膜に生じた段差の側壁にはその他の部分と比較して前記金属膜が薄く堆積されているか又は前記金属膜が堆積されていない。尚、本発明の半導体装置の製造方法において、シリコン材料膜には不純物が添加されていてもよい。
【００３１】
本発明の半導体装置の製造方法によると、シリコン材料膜における各導電体となる部分の境界に位置する段差の側壁には、その他の部分と比較して金属膜が薄く堆積されているか又は金属膜が堆積されていないため、当該境界近傍でのシリサイド反応における金属の供給が抑制されるので、中間相領域の形成が抑制される。従って、例えば本発明により形成されたＦＥＴにおいては、各ＦＥＴの活性領域上（ゲート絶縁膜上）のゲート電極が均一なシリサイド組成を有することになるため、しきい値電圧のばらつきを抑制することができる。
【００３２】
本発明の半導体装置の製造方法において、前記工程（ｃ）により前記シリコン材料膜に生じた段差は庇を有することが好ましい。
【００３３】
このようにすると、上記効果を確実に得ることができる。
【００３４】
本発明の半導体装置の製造方法において、前記金属膜はＮｉ膜であってもよい。
【発明の効果】
【００３５】
本発明の半導体装置によれば、異なる材料組成を持つＦＵＳＩ電極間（一方はＦＵＳＩ電極でなくてもよい）の境界に庇を有する段差が形成されているため、シリサイド化工程時に当該境界領域での金属供給を抑制することができる。従って、回路の配置面積を増大させることなく中間相領域の発生を抑制でき、それによって特性バラツキを抑制することができる。
【００３６】
また、本発明の半導体装置の製造方法によれば、金属膜の堆積前に、シリコン材料膜における各導電体となる部分の境界に位置する段差に例えば庇を設けておくという簡便な方法によって、金属拡散に起因する中間相領域の発生を抑制して上記効果を得ることができる。
【発明を実施するための最良の形態】
【００３７】
（実施形態）
以下、本発明の一実施形態に係る半導体装置について、ＦＥＴを有する半導体装置を例として、図面を参照しながら説明する。
【００３８】
図１は、本実施形態の半導体装置の構造を模式的に示す断面図である。図１に示すように、半導体基板１０１上に素子分離領域１０２が形成され、それによりＮ型ＦＥＴ領域Ｒ１及びＰ型ＦＥＴ領域Ｒ２が区画されている。また、半導体基板１０１上には、Ｎ型ＦＥＴとＰ型ＦＥＴとに対して共通のゲート電極１０６が形成されている。半導体基板１０１の活性領域とゲート電極１０６との間には、例えばＨｆＯ2 等の高誘電率材料からなるゲート絶縁膜１０４が介在する。また、ゲート電極１０６の側壁にはサイドウォールスペーサー１２１が形成されている。
【００３９】
ゲート電極１０６は、Ｎ型ＦＥＴのゲート電極となる第１の導電体１１６とＰ型ＦＥＴのゲート電極となる第２の導電体１１７とが互いに同電位となるように電気的に接続されてなり、第１の導電体１１６はＮｉＳｉからなるＦＵＳＩ構造を有し、第２の導電体１１７はＮｉx Ｓｉ（ｘ＞１）からなるＦＵＳＩ構造を有する。ここで、第１の導電体１１６の厚さは第２の導電体１１７の厚さと比べて大きく、両者の境界には段差が生じている。また、Ｎ型ＦＥＴ領域Ｒ１とＰ型ＦＥＴ領域Ｒ２との境界に位置する素子分離領域１０２上において第１の導電体１１６と第２の導電体１１７との間に両者の中間的な組成（ＮｉＳｉと例えばＮｉ3 Ｓｉ又はＮｉ2 Ｓｉとの中間の組成）を持つ中間相領域１２０が形成されている。
【００４０】
尚、図１において、Ｎ型ＦＥＴ領域Ｒ１及びＰ型ＦＥＴ領域Ｒ２のそれぞれに形成されるウエル領域、ソース・ドレイン領域及びしきい値制御注入領域等については、簡単のために図示を省略している。
【００４１】
本実施形態の特徴は、第１の導電体１１６と第２の導電体１１７との境界に位置する段差が、第２の導電体１１７の方へ突き出た庇１１８Ａを有することである。すなわち、当該段差はオーバーハング形状を有している。一方、中間相領域１２０は、後述する理由により、その上部が第１の導電体１１６の方へ突き出た形状を有している。
【００４２】
尚、図１には、庇１１８Ａが第１の導電体１１６の上面から第２の導電体１１７の上面までの範囲に形成されている例を示しているが、本発明の効果を奏する庇形状はこれに限定されるものではない。図２及び図３はそれぞれ、本実施形態の変形例に係る半導体装置の構造を模式的に示す断面図である。尚、図２及び図３において、図１に示す本実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。図２には、庇１１８Ｂが第１の導電体１１６の上面の近傍のみに形成されている例を示している。図３には、庇１１８Ｃが第１の導電体１１６の上面から第２の導電体１１７の上面までの範囲に形成されている例を示しているが、図１に示す庇１１８Ａの断面形状が逆テーパ形状であるのに対して、図３に示す庇１１８Ｃの断面形状は方形状である。
【００４３】
以上に説明した本実施形態の半導体装置によると、第１の導電体１１６と第２の導電体１１７との境界に、庇１１８を有する段差が形成されている。すなわち、本実施形態の半導体装置の製造に際しては、シリサイド化用の金属膜の堆積前に、シリコン材料膜における各導電体となる部分の境界に庇を有する段差が形成される。このため、当該境界に位置する段差（庇を含む）の側壁上や庇下側のシリコン材料膜上に堆積される金属膜が薄くなる結果、当該境界近傍でのシリサイド反応における金属の供給が抑制されるので、中間相領域１２０の形成が抑制される。従って、回路の配置面積を増大させることなく、ＦＥＴのしきい値バラツキを抑制することができるので、半導体装置の性能向上や高集積化を実現することができる。
【００４４】
次に、本実施形態の半導体装置の製造方法について、ＦＥＴを有する半導体装置を製造する場合を例として、図面を参照しながら説明する。
【００４５】
図４〜図７は、本実施形態の半導体装置の製造方法におけるＦＥＴの製造工程を示す断面模式図である。尚、図４〜図７は、ゲート幅方向の断面模式図である。
【００４６】
本実施形態の半導体装置の製造方法では、まず、図４に示す工程で、例えばシリコンからなる半導体基板１０１の素子分離形成領域に公知の方法により素子分離領域１０２を形成し、それによりＮ型ＦＥＴ領域Ｒ１及びＰ型ＦＥＴ領域Ｒ２を区画した後、半導体基板１０１の活性領域上に、ゲート絶縁膜１０４として例えばＨｆＯ2 膜を堆積し、その後、シリコン材料膜１０７として例えば膜厚７５ｎｍのポリシリコン膜を堆積する。その後、ゲート電極形成領域を覆うレジストパターン（図示省略）を用いて、シリコン材料膜１０７をパターニングする。次に、既知の方法により、パターニングされたシリコン材料膜１０７の側壁にサイドウォールスペーサー１２１を形成すると共に半導体基板１０１の表面部におけるゲート電極形成領域の両側方にソース・ドレイン領域（図示省略）を形成する。その後、半導体基板１０１上の全面に層間絶縁膜１０９を形成した後、例えばＣＭＰ法等により層間絶縁膜１０９を研磨してゲート電極となるシリコン材料膜１０７の上面を露出させる。
【００４７】
尚、図４に示す工程において、Ｎ型ＦＥＴ領域Ｒ１及びＰ型ＦＥＴ領域Ｒ２のそれぞれにウエル領域及びしきい値制御注入領域等を形成するが、それらについては、簡単のために図示を省略している。また、図４に示す工程が終了するまでに、シリコン材料膜１０７には不純物が添加されていてもよい。
【００４８】
次に、図５に示す工程で、Ｐ型ＦＥＴ領域Ｒ２のみが開口されているフォトレジスト膜１２４をマスクとして、Ｐ型ＦＥＴ領域Ｒ２のシリコン材料膜１０７の上部を例えば厚さ２５ｎｍ程度エッチングして除去する。これにより、フォトレジスト膜１２４によって規定されるＮ型ＦＥＴ領域Ｒ１とＰ型ＦＥＴ領域Ｒ２との境界に位置するシリコン材料膜１０７に段差が生じる。
【００４９】
本実施形態では、シリコン材料膜１０７のエッチング工程の少なくとも一部を、等方性エッチングとなる条件（例えばエッチングガスとしてＣＦ4 ガスを用いる）により実施する。これにより、上記シリコン材料膜１０７の段差は、Ｐ型ＦＥＴ領域Ｒ２の方に突き出た庇１０７ａを有することとなる。
【００５０】
次に、フォトレジスト膜１２４を除去した後、図６に示す工程で、ゲート電極となるシリコン材料膜１０７の上及び層間絶縁膜１０９の上に金属材料膜１１５として例えば厚さ３５ｎｍのニッケル膜を例えばスパッタ法により堆積する。
【００５１】
一般に、金属膜を堆積するスパッタ法等においてはステップカバレッジが小さいため、本実施形態のように、下地となるシリコン材料膜１０７の段差が庇１０７ａを有すると、当該段差の側壁上や庇１０７ａの下側のシリコン材料膜１０７上には、その他の部分と比較して金属材料膜１１５が薄く堆積されるか又は金属材料膜１１５が堆積されない。尚、図６においては、上記段差の側壁上や庇１０７ａの下側のシリコン材料膜１０７上に金属材料膜１１５が堆積されない場合、言い換えると、Ｎ型ＦＥＴ領域Ｒ１に形成される金属材料膜１１５とＰ型ＦＥＴ領域Ｒ２に形成される金属材料膜１１５とが離間する場合を示している。しかし、これに代えて、上記段差の側壁上や庇１０７ａの下側のシリコン材料膜１０７上に金属材料膜１１５が薄く堆積され、Ｎ型ＦＥＴ領域Ｒ１とＰ型ＦＥＴ領域Ｒ２との間で金属材料膜１１５が連続していてもよい。
【００５２】
次に、図７に示す工程で、例えば高速熱処理（ＲＴＡ）法によりシリコン材料膜１０７と金属材料膜１１５とを反応させ、Ｎ型ＦＥＴ領域Ｒ１にはＮｉＳｉのＦＵＳＩ構造を持つ第１の導電体１１６を形成すると共にＰ型ＦＥＴ領域Ｒ２にはＮｉx Ｓｉ（ｘ＞１）のＦＵＳＩ構造を持つ第２の導電体１１７を形成する。
【００５３】
このとき、Ｎ型ＦＥＴ領域Ｒ１のシリコン材料膜１０７と比べてＰ型ＦＥＴ領域Ｒ２のシリコン材料膜１０７の膜厚が小さくなっているのに対して、各ＦＥＴ領域のシリコン材料膜１０７の表面上に堆積されている金属材料膜１１５の膜厚は同じである。このため、Ｎ型ＦＥＴ領域Ｒ１に形成される第１の導電体１１６におけるＮｉとＳｉとの比率（Ｎｉ／Ｓｉ）が１になるようにシリコン材料膜１０７及び金属材料膜１１５のそれぞれの膜厚を制御したとすると、Ｐ型ＦＥＴ領域Ｒ２に形成される第２の導電体１１７におけるＮｉとＳｉとの比率（Ｎｉ／Ｓｉ）は１よりも大きくなる。尚、第２の導電体１１７の組成はＮｉ3 Ｓｉ又はＮｉ2 Ｓｉであることがその特性上好ましいが、それらに限られるものではない。
【００５４】
また、第１の導電体１１６の厚さは第２の導電体１１７の厚さと比べて大きく、両者の境界には段差が生じると共に、当該段差には、シリコン材料膜１０７の庇１０７ａの形状を引き継いだ庇１１８Ａ（第１の導電体１１６の一部）が形成される。また、Ｎ型ＦＥＴ領域Ｒ１とＰ型ＦＥＴ領域Ｒ２との境界に位置する素子分離領域１０２上において第１の導電体１１６と第２の導電体１１７との間に両者の中間的な組成（ＮｉＳｉと例えばＮｉ3 Ｓｉ又はＮｉ2 Ｓｉとの中間の組成）を持つ中間相領域１２０が形成される。その後、未反応の金属材料膜１１５を例えば硫酸と過酸化水素水との混合液を用いてエッチングにより除去する。
【００５５】
ここで、図５に示す工程でＰ型ＦＥＴ領域Ｒ２のシリコン材料膜１０７を薄くしているため、上記シリサイド化工程においてシリコン材料膜１０７と金属材料膜１１５との膜厚比がＮ型ＦＥＴ領域Ｒ１とＰ型ＦＥＴ領域Ｒ２とで異なることになり、その結果、互いに異なる組成のシリサイドからなる第１の導電体１１６及び第２の導電体１１７を有するゲート電極１０６を１回のシリサイド化工程で形成することができる。尚、第１の導電体１１６と第２の導電体１１７とは互いに同電位となるように電気的に接続されている。
【００５６】
また、本実施形態では、図６に示す工程でシリコン材料膜１０７の段差の側壁上や庇１０７ａの下側のシリコン材料膜１０７上には、その他の部分と比較して金属材料膜１１５が薄く堆積されるか又は金属材料膜１１５が堆積されないため、上記段差近傍、つまりＮ型ＦＥＴ領域Ｒ１とＰ型ＦＥＴ領域Ｒ２との境界近傍でのシリサイド反応における金属の供給が抑制されるので、中間相領域１２０の形成が抑制される。尚、中間相領域１２０の上部は第１の導電体１１６の方へ突き出た形状を有しているが、その理由は、次の通りである。すなわち、上記境界近傍のＰ型ＦＥＴ領域Ｒ２のシリコン材料膜１０７上に堆積された金属材料膜１１５中の金属がＮ型ＦＥＴ領域Ｒ１のシリコン材料膜１０７の方へ拡散することにより中間相領域１２０が形成されるが、このとき、Ｎ型ＦＥＴ領域Ｒ１とＰ型ＦＥＴ領域Ｒ２との境界に位置する段差の側壁に堆積された金属材料が等方的に拡散するためである。
【００５７】
また、図７には、図１と同様の庇１１８Ａが第１の導電体１１６の上面から第２の導電体１１７の上面までの範囲に形成される例を示している。しかし、図５に示すＰ型ＦＥＴ領域Ｒ２のシリコン材料膜１０７のエッチング工程で等方性エッチングとなる条件を使用するタイミングや期間を制御することにより、例えば図２に示すように、第１の導電体１１６の上面の近傍のみに庇１１８Ｂを形成することもできるし、又は、例えば図３に示すように、方形状の断面形状を持つ庇１１８Ｃを形成することもできる。
【００５８】
その後、図示は省略しているが、公知の方法により、ゲート電極１０６の上に層間絶縁膜を堆積した後、コンタクトホールや配線を形成する。
【００５９】
以上に説明した本実施形態の半導体装置の製造方法によると、シリコン材料膜１０７における各導電体１１６及び１１７となる部分の境界に位置する段差の側壁上においては、その他の部分と比較して金属材料膜１１５が薄く堆積されるか又は金属材料膜１１５が堆積されないため、当該境界近傍でのシリサイド反応における金属の供給が抑制されるので、中間相領域１２０の形成が抑制される。従って、回路の配置面積を増大させることなく、ＦＥＴのしきい値バラツキを抑制することができるので、半導体装置の性能向上や高集積化を実現することができる。
【００６０】
また、本実施形態の半導体装置の製造方法によると、金属材料膜１１５の堆積前に、シリコン材料膜１０７における各導電体１１６及び１１７となる部分の境界に位置する段差に例えば庇１１８Ａを設けておくという簡便な方法によって、金属拡散に起因する中間相領域１２０の発生を抑制して上記効果を得ることができる。
【００６１】
尚、本実施形態において、第１の導電体１１６の材料としてＮｉＳｉを用い、第２の導電体１１７の材料としてＮｉ3 Ｓｉ又はＮｉ2 Ｓｉを用いたが、これに代えて、その他の組成比が異なるニッケルシリサイド材料を用いてもよい。或いは、例えばＮｉＳｉとＰｔＳｉとのように、異なる金属のシリサイド材料を用いた場合にも本実施形態と同様の効果が得られる。
【００６２】
また、本実施形態において、第１の導電体１１６及び第２の導電体１１７の両方をＦＵＳＩ化したが、これに代えて、第１の導電体１１６及び第２の導電体１１７のいずれか一方のみをＦＵＳＩ化してもよい。
【００６３】
また、本実施形態において、例えば図１〜３に示すように、庇１１８の断面形状の輪郭が主として直線から構成される場合を示したが、これに代えて、庇１１８の輪郭が部分的に又は全体として曲率を持っている場合にも本実施形態と同様の効果が得られる。
【００６４】
また、本実施形態において、第１の導電体１１６と第２の導電体１１７との境界の全てに庇１１８が存在することが望ましいが、当該境界の少なくとも一部分に庇１１８が形成されていれば、本実施形態の効果をある程度得ることができる。
【００６５】
また、本実施形態においてはＦＥＴのゲート電極に本発明を適用した場合を示したが、これに代えて、ＦＵＳＩ構造の導電体を用いる他の素子、例えば抵抗素子、ヒューズ素子、又は相互配線等に本発明を適用した場合にも本実施形態と同様の効果が得られる。
【産業上の利用可能性】
【００６６】
本発明は、ＦＥＴや抵抗素子等を有する半導体装置及びその製造方法に関し、互いに同電位となるように電気的に接続されており且つ少なくとも一方がＦＵＳＩ構造である２つの導電体を備えた半導体装置に適用した場合には、金属拡散に起因する中間相領域の発生を抑制できるという効果が得られ、非常に有用である。
【図面の簡単な説明】
【００６７】
【図１】図１は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
【図２】図２は、本発明の一実施形態の変形例に係る半導体装置の構造を模式的に示す断面図である。
【図３】図３は、本発明の一実施形態の変形例に係る半導体装置の構造を模式的に示す断面図である。
【図４】図４は、本発明の一実施形態に係る半導体装置の製造方法におけるＦＥＴの製造工程を模式的に示す断面図である。
【図５】図５は、本発明の一実施形態に係る半導体装置の製造方法におけるＦＥＴの製造工程を模式的に示す断面図である。
【図６】図６は、本発明の一実施形態に係る半導体装置の製造方法におけるＦＥＴの製造工程を模式的に示す断面図である。
【図７】図７は、本発明の一実施形態に係る半導体装置の製造方法におけるＦＥＴの製造工程を模式的に示す断面図である。
【図８】図８（ａ）〜（ｄ）は、従来のＦＵＳＩ電極を有するＦＥＴの製造方法の各工程を示す断面図である。
【図９】図９は、従来技術の問題点を説明するための平面図である。
【図１０】図１０は、図９のＸ−Ｘ線の断面図である。
【図１１】図１１は、従来技術における中間相領域の発生メカニズムを説明するための図である。
【符号の説明】
【００６８】
１０１    半導体基板 
１０２    素子分離領域
１０４    ゲート絶縁膜 
１０６    ゲート電極
１０７    シリコン材料膜
１０７ａ  シリコン材料膜の庇
１０９    層間絶縁膜
１１５    金属材料膜
１１６    第１の導電体
１１７    第２の導電体
１１８（１１８Ａ、１１８Ｂ、１１８Ｃ）    庇
１２０    中間相領域
１２１    サイドウォールスペーサー
１２４    フォトレジスト膜
Ｒ１    Ｎ型ＦＥＴ領域
Ｒ２    Ｐ型ＦＥＴ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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