(57)【要約】【課題】本発明は、上面の範囲内に形成されたダイ保持キャビティと第１貫通孔構造とを有する基板を含み、ここで、端末パッドが第１貫通孔構造の下部に形成されるマルチチップパッケージ構造を提供する。【解決手段】本発明は、上面の範囲内に形成されたダイ保持キャビティと第１貫通孔構造とを有する基板を含み、ここで、端末パッドが第１貫通孔構造の下部に形成されるマルチチップパッケージ構造を提供する。第１ダイはダイ保持キャビティ内に配置され、第１誘電層は第１ダイおよび基板上に形成される。第１再分配伝導層（ＲＤＬ）は、第１誘電層上に形成される。第２誘電層は第１ＲＤＬ上に形成され、第２ダイは第２誘電層上に取り付けられる。周い材料は、第２ダイを囲む。第２再分配伝導層（ＲＤＬ）は、第３誘電層上に形成される。保護層は、第２ＲＤＬ上に形成される。【選択図】図１
2008153654.tif 000002
【特許請求の範囲】
【請求項１】
上面の範囲内に形成されたダイ保持キャビティと、貫通する第１貫通孔構造とを有する基板と、ここで、端子パッドを有する回路は、前記第１貫通孔構造の下方に形成される、
前記ダイ保持キャビティ内に配置される第１ダイと、
前記第１ダイおよび前記基板上に形成される第一誘電層と、
前記第１誘電層上に形成され、第１貫通孔構造を介して前記第１ダイおよび前記端子パッドと連結する第１再分配伝導層（ＲＤＬ）と、
前記第１ＲＤＬ上に形成された複数の開口を有する第２誘電層と、
前記第２誘電層上に取り付けられる第２ダイと、
前記複数の開口に合わせて整列される第２貫通孔構造を有し、前記第２ダイの周りを囲む囲い材料と、
前記第２ダイおよび前記囲い材料上に形成される第３誘電層と、
前記第３誘電層上に形成され、前記第２貫通孔構造を介して前記第２ダイおよび前記端子パッドと連結する第２再分配伝導層（ＲＤＬ）と、
前記第２ＲＤＬ上に形成される保護層と、
を有するマルチチップパッケージ構造。
【請求項２】
前記誘電層は、弾性誘電層を含む請求項１記載のマルチチップパッケージ構造。
【請求項３】
前記第１および第２ＲＤＬは、前記第１および第２ダイから展開する請求項１記載のマルチチップパッケージ構造。
【請求項４】
前記第１および第２ＲＤＬは、前記第１および第２貫通孔構造を通じて、下方へ前記端末パッドと通信する請求項１記載のマルチチップパッケージ構造。
【請求項５】
上面の範囲内に形成され、少なくとも２つのダイを保持するた少なくとも２つのダイ保持キャビティと、貫通する第１貫通孔構造とを有する基板と、ここで、端子パッドを有する回路は、前記第１貫通孔構造の下方に形成される、
少なくとも２つの前記ダイ保持キャビティ内にそれぞれ配置される第１ダイおよび第２ダイと、
前記第１ダイ、前記第２ダイおよび前記基板上に形成される第１誘電層と、
前記第１誘電層上に形成され、前記第１ダイ、前記第２ダイおよび前記端子パッドと連結される再分配伝導層（ＲＤＬ）と、
前記ＲＤＬ上に形成される第２誘電層と、
を有するマルチチップパッケージ構造。
【請求項６】
前記誘電層は、弾性誘電層を含む請求項５記載のマルチチップパッケージ構造。
【請求項７】
前記ＲＤＬは、前記第１および第２ダイから展開する請求項５記載のマルチチップパッケージ構造。
【請求項８】
前記ＲＤＬは、前記貫通孔構造を通じて、下方へ前記端末パッドと通信する請求項５記載のマルチチップパッケージ構造。
【請求項９】
上面の範囲内に形成されたダイ保持キャビティと、貫通する第１貫通孔構造とを有する基板を提供し、ここで、端子パッドを有する回路は、前記第１貫通孔構造の下方に形成される、
ピックアンドプレースファイン位置合わせシステムを用いて、所望のピッチを有するツール上に前記第１ダイを再分配し、
前記ダイの裏面に接着材料を取り付け、
前記ダイの裏側に前記基板を接着し、それから前記ツールを分離し、
前記ダイおよび前記基板上に第１誘電層をコーティングし、
前記第１誘電層上に第１ＲＤＬを形成し、
前記第１ＲＤＬ上に第２誘電層を形成し、
前記第２誘電層上に第２ダイを取り付け、
前記第２ダイを囲む領域を充填する誘電材料を形成し、
前記第２ダイ上に第３誘電層を形成し、
前記第３誘電層上に第２ＲＤＬを形成し、
前記第２ＲＤＬを保護するための第４誘電層を形成する半導体デバイスパッケージの形成方法。
【請求項１０】
前記第１および第２ＲＤＬは、Ｔｉ／Ｃｕ／Ａｕ合金またはＴｉ／Ｃｕ／Ｎｉ／Ａｕ合金を含む合金から形成され、前記基板の材料は、エポキシ系ＦＲ５、ＦＲ４、ＢＴ、ＰＣＢ（プリント回路基板）、合金、ガラス、シリコン、セラミック、金属、合金４２（４２％Ｎｉ−５８％Ｆｅ）またはコバール（２９％Ｎｉ−１７％Ｃｏ−５４％Ｆｅ）を含む請求項９記載の半導体デバイスパッケージの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムインパッケージ（ＳＩＰ）のための構造に関し、特に、ＳＩＰを有するパネルスケールパッケージ（ＰＳＰ）に関する。
【背景技術】
【０００２】
半導体デバイスの分野において、継続的に、デバイス密度が増加され、デバイス寸法が減らされている。そのような高密度デバイスにおいて、上記状況に合わせるために、パッキングや相互接続の技術の要求も高くなってきている。従来、はんだバンプの配列は、ダイの表面上に形成される。はんだバンプの形成は、所望のはんだバンプパターンを得るためのソルダーレジストを介して、はんだ複合材料を用いて実行される。チップパッケージの機能としては、配電、信号分配、放熱、保護および支持が含まれる。半導体がより複雑になっているので、従来のパッケージ技術、たとえば、リードフレームパッケージ、屈曲パッケージ、リジッドパッケージ技術は、チップ上に高密度部品を伴うより小さなチップを生成するという要求には合致しなかった。
【０００３】
現在、マルチチップモジュールおよびハイブリッド回路は、一般的に基板上に取り付けられ、部品は、一般的にケーシング中にシールされている。複数層の誘電体間に複数層の導体がはさまれてなる多重構造基板を利用することが一般的である。従来は、金属導体が各誘電体層の上に形成され、誘電体層が積み重ねられ一緒に結合されるラミネート技術によって、多重構造基板は組み立てられていた。
【０００４】
高密度、高性能の要求は、システムオンチップ（ＳＯＣ）および、システムインパッケージ（ＳＩＰ）の開発を加速する。マルチチップモジュール（ＭＣＭ）は、異なる機能を有するチップの集積化のために広く用いられる。マルチチップパッケージ（ＭＣＰ）またはマルチチップモジュール（ＭＣＭ）は、複数のパッケージされていない集積回路（ＩＣ’ｓ）（「裸のダイ」）を基板上に取り付ける実務について言及する。複数のダイは、全体的な封入材料または他のポリマー中に“パッケージ化”される。ＭＣＭは、コンピュータのマザーボード上に少ないスペースしか必要としない高密度モジュールを提供する。ＭＣＭも、統合機能テストの利点を提供する。
【０００５】
さらに、従来のパッケージ技術は、ウェハ上の小立方体を個別のダイに分割してダイをそれぞれパッケージしなくてはならないので、これらの技術は、製造プロセスにおいて非常に時間がかかった。チップパッケージ技術は集積回路の発展に多大な影響を与えるので、電子機器のサイズの要求が厳しくなるにつれ、パッケージ技術の要求も厳しくなる。上述の理由のため、パッケージ技術の趨勢は、現在、ボールグリッドアレイ（ＢＧＡ）、フリップチップ（ＦＣ−ＢＧＡ）、チップスケールパッケージ（ＣＳＰ）、ウェハレベルパッケージ（ＷＬＰ）へと向いている。「ウェハレベルパッケージ」は、全体のパッケージおよびウェハ上の全ての相互接続が、他の処理プロセスと同様に、チップ（ダイ）への単一化（さいころ状に切ること）前に実行される意味として理解される。通常、全ての組立プロセスまたはパッケージプロセスの完了後、個々の半導体パッケージは、複数の半導体ダイを有するウェハから切り離される。ウェハレベルパッケージは、極めて良い電気的性質と組み合わされる極めて小さい寸法を有する。
【０００６】
ＷＬＰ技術は、高度なパッケージング技術であり、それによってダイはウェハ上に製造されて試験され、それから、表面実装ラインに組み立てるために四角く切られることによって単一化される。ウェハレベルパッケージ技術がウェハ全体を一つの物として利用し、単一のチップまたはダイを利用しないので、スクライビングプロセス前に、パッケージおよびテストが達成される。さらに、ＷＬＰは、高度な技術であるので、ワイヤーボンディング、ダイ取付およびアンダーフィル（ｕｎｄｅｒ−ｆｉｌｌ）のプロセスが省略可能である。ＷＬＰ技術を利用することによって、コストと製造時間を削減でき、ＷＬＰの結果として生じる構造はダイと等しい。したがって、この技術は、電子機器の小型化の要求に応えることができる。
【０００７】
ＷＬＰ技術には上述の効果があるものの、ＷＬＰ技術の採用に影響を与えるいくつかの問題がある。たとえば、ＷＬＰ技術を利用することによって、ＩＣと相互接続基板間のＣＴＥ不整合を低減できるが、装置のサイズが縮小化される場合、ＷＬＰの構造体の材料間のＣＴＥ誤差が、構造の機械的な不安定性についての重大な要因となってしまう。さらに、このウェハレベルチップスケールパッケージでは、半導体ダイ上に形成される複数のボンディングパッドが、従来の再分配プロセスを通じて、再分配され、ここで、従来の再分配プロセスは、エリアアレイタイプ中で再分配層（ＲＤＬ）を複数の金属パッドに含める。はんだくずは、再分配プロセスによってエリアアレイタイプ中に形成される金属パッド上で直接溶かされる。一般的に、全ての積層された再分配層は、ダイ上のビルドアップ層上に形成される。したがって、パッケージの厚みが増加する。これでは、チップサイズを小さくするという要求と矛盾してしまう。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、本発明は、ＷＬＰのためのマルチチップパッケージを提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様は、より信頼性が高く、よりコストが低いＳＩＰを提供するものである。
【００１０】
本発明は、上面の範囲内に形成されたダイ保持キャビティと貫通する第１貫通孔構造とを有する基板を含み、ここで、端末パッドを有する回路配線が第１貫通孔構造の下部に形成されるマルチチップパッケージ構造を提供する。第１ダイはダイ保持キャビティ内に配置され、第１ダイおよび基板上に第１誘電層が形成される。第１再分配伝導層（ＲＤＬ）は、第１誘電層上に形成され、ここで、第１ＲＤＬは第１貫通孔構造を通じて第１ダイおよび端末パッドに連結し、複数の開口を有する第２誘電層が第１ＲＤＬ上に形成され、第２誘電層上に第２ダイが取り付けられる。囲い材料は、第２ダイを囲み、ここで、囲い材料は上記開口に位置合わせされた第２貫通孔構造を有する。第３誘電層は、第２ダイおよび囲い材料上に形成される。第２再分配伝導層（ＲＤＬ）は、第３誘電層の上に形成され、ここで、第２ＲＤＬが、第２貫通孔構造を通じて第２ダイのボンディングパッドおよび端末パッドに連結し、保護層が第２ＲＤＬ上に形成される。
【００１１】
第１および第２ＲＤＬは、第１および第２ダイから展開される。第１および第２ＲＤＬは、第１および第２貫通孔構造を通じて端末パッドに下方に通信する。
【００１２】
あるいは、マルチチップパッケージ構造は、上面の範囲内に形成され、少なくとも２つのダイを保持する少なくとも２つのダイ保持キャビティと、貫通された貫通孔構造とを有する基板を有するマルチチップパッケージ構造であり、ここで、端子パッドを有する配線回路が、貫通孔構造の下部に形成される。第１ダイと第２ダイは、それぞれ、２つのダイ保持キャビティ内に配置される。第１誘電層は、第１ダイ、第２ダイおよび基板上に形成される。再分配伝導層（ＲＤＬ）は、第１誘電層上に形成され、ここで、ＲＤＬは第１ダイ、第２ダイおよび端末パッドに連結する。第２誘電層は、保護層としてＲＤＬ上に形成される。
【００１３】
第１誘電層は、弾性誘電層を含む。あるいは、第１誘電層は、シリコン誘電体ベース材料、ＢＣＢまたはＰＩを含み、ここで、シリコン誘電体ベース材料はシロキサン重合体（ＳＩＮＲ）、ダウコーニングＷＬ５０００シリーズ、またはその複合物を含む。第１誘電体は、（感光の模様を付けられる）感光性層を含む。
【００１４】
基板の材料は、エポキシ系ＦＲ５、ＦＲ４、ＢＴ，ＰＣＢ（プリント回路基板）、合金、ガラス、シリコン、セラミックまたは金属を含む。あるいは、基板の材料は、合金４２（４２％Ｎｉ−５８％Ｆｅ）またはコバール（２９％Ｎｉ−１７％Ｃｏ−５４％Ｆｒ）を含む。
【発明を実施するための最良の形態】
【００１５】
ここで、本発明は、発明の好適な実施形態および添付の図面において、より詳細に説明される。しかしながら、発明の好適な実施形態は、単に図面のために用いられることが認識されるべきである。ここで説明される好適な実施形態に加えて、本発明は、明確に説明されたもの以外にも他の実施形態の広い範囲で実践され、本発明の範囲は、付随の請求項で特定される期待を特に制限しない。
【００１６】
本発明は、内部に形成された貫通孔およびキャビティを有する所定の回路を有する基板を用いたＷＬＰの構造体を開示する。感光性材料は、ダイと予め形成された基板によって覆われている。好ましくは、感光性材料の素材は、弾性体から形成される。
【００１７】
図１は、本発明の一実施例のＳＩＰのためのパネルスケールパッケージ（ＰＳＰ）の断面図である。図１に示すように、ＳＩＰ構造体は、ダイ１８を受けるためのダイ保持キャビティ４が内部に形成された基板２を有する。基板２の上表面から下表面に抜ける複数の貫通孔６が生成されている。導電材料が電気通信のために貫通孔６内に補充される。端子パッド８は基板の下面に位置し、導電材料を有する貫通孔６に接続されている。伝導回路配線１０は、基板２の下表面上に設定される。たとえば、ソルダーレジストエポキシのような保護層１２が保護のために伝導配線１０上に形成される。
【００１８】
ダイ１８は、基板２上のダイ保持キャビティ４中に配置され、粘着（ダイ取付）材料１４によって固定される。知られているように、導体パッド（ボンディングパッド）２０は、ダイ１８上に形成される。感光性層または誘電層２２は、ダイ１８上に形成され、ダイ１８とキャビティ４の側壁の間のスペースを充填する。複数の開口が、リソグラフィプロセスまたは露光現像プロセスを通じて、誘電層２２の範囲内に形成される。複数の開口は、貫通孔６およびコンタクトまたはＩ／Ｏパッド２０をそれぞれ通って、コンタクトに位置合わせされる。ＲＤＬ（ｒｅ−ｄｉｓｔｒｉｂｕｔｉｏｎ  ｌａｙｅｒ：再分配層）２４（伝導配線２４とも称する）は、層２２上に形成された層の選択された部分を除去することによって、誘電層２２上に形成され、ここで、ＲＤＬ２４は、Ｉ／Ｏパッド２０を通じてダイ１８への電気的な接続を維持する。ＲＤＬの材料の一部は、誘電層２２の開口へ補充され、その結果、貫通孔６上の金属およびボンディングパッド２０上のパッド金属経由でコンタクトを形成する。誘電層２６が、ＲＤＬ２４上をカバーするために形成される。誘電層２６は、ダイ１８および基板２のストップを形成し、ダイ１８の周りのスペースを埋める。複数の開口が誘電層２６の範囲内に形成され、ＲＤＬ２４に整列され、ＲＤＬ２４の部分を露出する。
【００１９】
第２パッド３６を有する第２チップ３０は、粘着２８を介して誘電層２６に取り付けられる。誘電体３２は、第２チップ３０周辺で覆われている。第２貫通孔３４は、誘電体３２の範囲内で形成される。複数の開口部を有する誘電層５０は、第２チップ（ダイ）３０上に形成される。複数の開口は、従来の方法によって形成され、第２チップ３０のパッドと第２貫通孔３４とに整列配置される。誘電体は、第２貫通孔３４および誘電層２６の開口部内に充填される。第２ＲＤＬ３８は、誘電層５０上に形成され、その誘電層の開口部内に充填される。保護層４０は、第２チップ３０上および第２ＲＤＬ３８上に形成される。カバー４２は、保護層４０上に任意で形成される。カバーの材料は、エポキシ、ゴム、樹脂、金属、プラスチック、セラミックなど（好ましくは、静電遮蔽および熱ディスパッチのための金属であって、最高級の品質の材料である）。伝導バンプ１６は端子パッド８に連結される。伝導バンプ１６を伴う構造は、ＢＧＡ（ボールグリッドアレイ）タイプＳＩＰ（システムインパッケージ）またはＳＩＰ−ＢＧＡと称される。伝導バンプが省略される場合、ＬＧＡタイプＳＩＰ（システムインパッケージ）またはＳＩＰ−ＬＧＡと称される。図２参照。他の部分が図１としているので、同じ部分の参照番号は省略する。
【００２０】
第１チップ１８は、第１貫通孔６、第２貫通孔３４、第１ＲＤＬ２４および第２ＲＤＬ３８を通じて、第２チップ３０と通信できることに留意する。配置は選択的である。わかるように、ＳＩＰ全体の高さを低減するために、第１チップ１８はキャビティ４中に形成される。両方のＲＤＬ構造は、ファンアウト（Ｆａｎ−Ｏｕｔ）タイプであり、ボールピッチを増加し、これによって、信頼性と熱平静を増大する。
【００２１】
好ましくは、基板２の材料は、エポキシ系ＦＲ５、ＢＴ（ビスマレイミドトリアジン）、ＰＣＢのような、規定のキャビティまたはエッチング前回路を有する合金４２を有する有機基板である。高ガラス転移温度（Ｔｇ）を有する有機基板は、エポキシ系ＦＲ５またはＢＴ（ビスマレイミドトリアジン）タイプ基板である。合金４２とは、４２％のＮｉおよび５８％のＦｅからなる。２９％のＮｉ、１７％のＣｏおよび５４％のＦｅからなるコバール（Ｋｏｖａｒ）もまた使用できる。低いＣＴＥのため、ガラス、セラミック、シリコンが基板として使用されうる。
【００２２】
本発明の実施形態において、誘電層２２は、好ましくは、シロキサン重合体（ＳＩＮＲ）、ダウコーニングＷＬ５０００シリーズおよびそれらの複合物を含むシリコン誘電基材によって形成される弾性誘電性材料である。他の一つの実施形態では、誘電層は、ポリイミド（ＰＩ）またはシリコン樹脂を含む材料によって形成される。好ましくは、簡単なプロセスのために、感光層である。
【００２３】
本発明の実施例において、弾性誘電層２２は、１００（ｐｐｍ／℃）より大きなＣＴＥ、伸張率約４０％（好ましくは３０％〜５０％）で、ブラスチックとゴムの間の硬さを有するような材料である。弾性誘電層２２の厚みは、温度サイクル試験の間、ＲＤＬ／誘電層インターフェースにおいて蓄積される応力に依存する。
【００２４】
本発明の一実施例において、ＲＤＬ２４の材料は、Ｔｉ／Ｃｕ／Ａｕ合金または、Ｔｉ／Ｃｕ／Ｎｉ／Ａｕ合金を含み、ＲＤＬ２４の厚さは、２ｕｍ〜１５ｕｍの間である。Ｔｉ／Ｃｕ合金は、シード金属層としても、スパッタリング技術により形成され、Ｃｕ／ＡｕまたはＣｕ／Ｎｉ／Ａｕ合金は電気めっきにより形成され、ＲＤＬを形成するための電気めっきプロセスを開発することが、ＲＤＬを、温度サイクル中のＣＴＥ不整合に耐えるのに十分な厚みにする。金属パッド２０は、Ａｌ、Ｃｕまたはそれらの組み合わせであってもよい。ＦＯ−ＷＬＰの構造が弾性誘電層としてＳＩＮＲを、ＲＤＬ金属としてＣｕを利用する場合、ＲＤＬ／誘電層インターフェースにおいて、蓄積される応力は減らされる。
【００２５】
基板２は、ウェハ形のような丸形であってもよく、その直径は２００、３００ｍｍ以上である。それは、パネル形のような矩形を採用してもよい。図３は、予め形成された基板２の横断面である。図面から分かるように、基板２は、キャビティ４と共に形成され、回路１０中に内蔵され、貫通孔構造６内が金属で充填されている。図３の上部では、第１チップおよび第２チップは、積層構造中には配置されない。第２チップ３０は、第１チップ１８に隣接して配置され、両チップは貫通孔構造の代わりに水平通信線２４ａを介して互いに通信する。参照されるように、基板は、少なくとも２つのキャビティを含み、第１および第２チップをそれぞれ保持する。ＢＧＡおよびＬＧＡタイプがそれぞれ図示される。
【００２６】
あるいは、図４の実施形態は、図１と３の態様を組み合わせたものである。少なくとも４個のチップは、ＳＩＰ中に配置される。上層チップが、ＲＤＬ３を介して通信してもよい。下層チップはＲＤＬ２４ａと組み合わされ、少なくとも貫通孔構造３４、３４ａを通じて上層チップは下層チップと通信してもよい。
【００２７】
図１〜４に示すように、ＲＤＬ２４、３８は、ダイを展開し、それらは貫通孔構造を介してパッケージ下部の端子パッド８に向かって下方に通信する。従来技術とは異なり、ダイの上に層を積み重ねるＭＣＭ技術は、パッケージの厚みを増す。しかし、パッケージの厚みを減らすという基準に違反してしまう。これに対して、端子パッドは、ダイパッド側の反対側にある表面に配置される。通信線は、貫通孔を通って基板２を貫通し、端子パッド８に信号を導く。したがって、ダイパッケージの厚みは、明らかに縮められる。本発明のパッケージは、従来技術より薄くなる。さらに、基板はパッケージの前に予め用意される。キャビティ４と配線１０も、同様にあらかじめ決められる。このように、スループットはこれまでよりも改良される。本発明は、ＲＤＬ上に積層された組立層を有さない展開ＷＬＰを開示する。
【００２８】
ウェハが処理されて、所望の厚みのために後ろに重ねられた後、ウェハはダイに分割される。基板は、少なくとも一つのキャビティと内蔵回路と共に中に予め形成される。好ましくは、基板のための材料は、より高いＴｇ特性を有するＦＲ５／ＢＴプリント回路基板である。基板は、異なるサイズのキャビティを有し、異なるチップを支え、キャビティの深さは、ダイの厚みよりも深く、ダイ取付材料のために、約２０ｕｍ〜３０ｕｍである。
【００２９】
本発明のためのプロセスは、位置合わせパターンが形成された位置合わせツール（プレート）を提供することを含む。それから、（ダイ表面上に貼り付けるために用いられる）ツール上に、パターン接着剤がプリントされ、次に、フリップチップ機能を有するピックアンドプレースファイン位置合わせシステムを用いて、所望のピッチでツール上の既知の良好なダイを再分配する。パターン接着剤は、チップをツールに張り付ける。続いて、ダイ取付材料は、ダイの裏側上にプリントされる。それから、基板をダイ裏側上に接着するためにパネルボンドが使用され、キャビティを除く基板上表面もパターン接着剤上にくっつけられ、真空硬化し、パネルウェハでツールを区切る。
【００３０】
あるいは、良好な位置合わせを有するダイ接着装置が使用され、ダイ取付材料が基板のキャビティに分配される。ダイは、基板のキャビティに配置される。ダイ取付材料は、熱硬化され、ダイの基板上への取り付けが保証される。
【００３１】
一旦ダイが基板上に再分配されると、それから、クリーンアッププロセスが実行され、湿式および／また乾式クリーンによって、ダイ表面が洗浄される。次のステップは、パネル上の誘電媒質を被覆するものであり、続けて、真空プロセスを実行し、パネル中に気泡がなくなるように保証する。続いて、リソグラフィプロセスが実行され、ビアおよびアルミニウムボンディングパッドが開口される。プラズマクリーンステップが、それから実行され、ビアホールおよびアルミニウムボンディングパッドの表面が洗浄される。次のステップは、シード金属層として、Ｔｉ／Ｃｕをスパッタし、それからフォトレジスタ（ＰＲ）が誘電層およびシード金属層上に被覆され、再分配金属層（ＲＤＬ）のパターンが形成される。それから、電気めっきが実行され、Ｃｕ／ＡｕまたはＣｕ／Ｎｉ／ＡｕがＲＤＬとして形成され、続いて、ＰＲが除去され、金属が湿式エッチングされて、ＲＤＬ金属配線が形成される。続いて、次のステップは、誘電層を被覆するかプリントし、そして／または、導体パッドを開口し、それによって、第１層パネルプロセスを完成する。
【００３２】
次の手順は、第２層ダイを完成する完全するために採用され、好ましくは、より薄いダイ（約５０ｕｍ）が、プロセスのより良い性能および信頼性を得る。プロセスは、ダイ取付材料２８を、第２層ダイ３０の裏上にプリントすることを含む。第１被処理パネルは、第２層ダイおよびツールにより結合される。次のステップは、硬化後に、パネルを有するツールを離し、続けて、第２層ダイの表面を洗浄し、それから、誘電体を被覆またはプリントして、ダイの周りおよびダイ上のダイ以外の領域を充填する。誘電層５０は、ダイ３０上を覆い、続けて、リソグラフィプロセスによってパッドが開口される。次のステップは、誘電層を硬化させて、第２層ダイ３０のＩ／Ｏパッドおよびビア貫通孔を洗浄する。Ｔｉ／Ｃｕのスパッタリングプロセスは、シード金属層を形成するために実行され、ＰＲの被覆がＲＤＬパターンを形成するために実行される。それから、電子めっきステップがＣｕ／ＡｕをＲＤＬパターンに形成するために利用され、ＲＰを除去して、シード金属を湿式エッチングして、ＲＤＬ金属配線３８を形成する。上部誘電層４０は、ＲＤＬ配線３８を保護するために形成される。カバー層４２は、上部のしるしをつける（トップマークの）ために形成される。
【００３３】
ボールプレイスメント（ｂａｌｌ  ｐｌａｃｅｍｅｎｔ）またはハンダペーストプリントの後、ヒートリフロープロセスが実行され、（ＢＧＡ型式のための）基板側をリフローする。テストが、実行される。パネルウェハレベル最終テストは、垂直プローブカードを用いて実行される。テストの後、基板は、パッケージをマルチチップを有する個々のＳＩＰユニットに単一化するために、カットされる。それから、パッケージはそれぞれ選ばれて、トレー上またはテープとリール上に配置される。
【００３４】
本発明の効果は、以下の通りである。
【００３５】
基板は予め形成されたキャビティを有して予め用意され；キャビティのサイズがダイサイズに片側約５０ｕｍから１００ｕｍだけプラスしたサイズに等しく；それは、シリコンダイと基板（ＦＲ５／ＢＴ）間のＣＴＥ誤差による熱的機械的応力を吸収するために弾性誘電体材料を充填することによって、応力バッファ開放領域として用いられる。ダイと基板の上表面に単純な集積層が適用されるため、ＳＩＰパッケージスループットが増大される（製造サイクルタイムは減少される）。端子パッドを有する回路は、（予め形成された）ダイ活性表面の反対面上に形成される。ダイ配置プロセスは、現在のプロセスと同様である。充填されるコアペースト（樹脂、エポキシ合成物、シリコンゴムなど）は、本発明に必要ではない。一旦はんだがマザーボードＰＣＢと結合すると、ＣＴＥ不整合の問題がなく、ダイと基板ＦＲ４間の深さがたったおよそ２０ｕｍ〜３０ｕｍとなり（その深さは、ダイ取付材料の厚みに使われる）、ダイおよび基板の表面レベルは基板のキャビティ上にダイが取り付けられた後と同様になる。シリコン誘電媒質（好ましくはＳＩＮＲ）だけが、活性表面および基板（好ましくはＦＲ４５またはＢＴ）上にコーティングされる。コンタクトビア構造は、コンタクトビアを開口するために誘電層（ＳＩＮＲ）が感光性層でありさえすれば、フォトマスクプロセスによって開口される。ＳＩＮＲコーティング中の真空プロセスは、気泡の問題を解決するために使われる。ダイ取付材料は、基板がダイ（チップ）に共に接着される前に、ダイの裏側に印刷される。パッケージと基板レベルの両者の信頼性はこれまでよりもよく、特に、基板レベル温度サイクルテストがよい。これは基板のＣＴＥおよびＰＣＴマザーボードが同一であることにより、したがって、はんだバンプ／ボール上に熱的機械的応力がかからない。コストは低く、プロセスは単純である。組合せパッケージ（マルチダイダイパッケージ）を形成することは、容易である。
【００３６】
本発明の好ましい実施形態が説明してきたが、これは当業者が理解するためであり、本発明は記載の好ましい実施形態に限定されない。むしろ、特許請求の範囲に定義されるように、様々な変更や改変が本発明の技術的思想の範囲内でなされる。
【図面の簡単な説明】
【００３７】
【図１】本発明に係る積層された展開（ｓｔａｃｋｅｄ  ｆａｎ−ｏｕｔ）ＳＩＰの構造体の断面図である。
【図２】本発明に係る積層された展開ＳＩＰの構造体の断面図である。
【図３】本発明に係る積層された展開ＳＩＰの構造体の断面図である。
【図４】本発明に係る積層された展開ＳＩＰの構造体の断面図である。
【符号の説明】
【００３８】
２  基板、
４  （第１）キャビティ、
６  （第１）貫通孔構造、
８  端子パッド、
１０  導電回路配線、
１２  保護層、
１４  ダイ取付材料、
１６  伝導バンプ、
１８  （第１）ダイ（第１チップ）、
２０  導電パッド、
２２  （第１）誘電層（弾性誘電層）、
２４  再分配層（第１ＲＤＬ）、
２４ａ  水平通信線、
２６  （第２）誘電層、
２８  粘着、
３０  （第２）ダイ（第２チップ）、
３２  誘電体（囲い材料）、
３４  （第２）貫通孔構造、
３６  第２パッド、
３８  第２再分配（第２ＲＤＬ）、
４０  保護層、
５０  （第３）誘電層。
【図１】
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【図２】
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【図３】
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【図４】
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【外国語明細書】
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