(57)【要約】      （修正有）【課題】  昇圧回路を有する電子機器に関するものであり、電源電圧が低下しても、前記昇圧回路の回路規模の増大が少なく、コストアップが少ない電子機器を供給する。【解決手段】  第１のＮＭＯＳトランジスタのドレイン端子とソース端子とゲート端子が、前記入力端子と前記出力端子と第１のノードとにそれぞれ接続され、第２のＮＭＯＳトランジスタのドレイン端子とソース端子とゲート端子が、前記入力端子と前記第１のノードと前記出力端子とにそれぞれ接続され、第３のＮＭＯＳトランジスタのドレイン端子とゲート端子が、前記入力端子に接続され、第３のＮＭＯＳトランジスタ端子のソース端子が、前記第１のノードに接続され、第１のキャパシタの第１の電極と第２の電極が、前記出力端子と昇圧クロック入力端子とにそれぞれ接続され、第２のキャパシタの第１の電極と第２の電極が、前記第１のノードとゲートクロック入力端子とにそれぞれ接続される構成とする。【選択図】  図１
2008092667.tif 000002
【特許請求の範囲】
【請求項１】
複数のチャージポンプ型の昇圧ユニットが直列に接続された昇圧回路を有する電子機器であって、前記昇圧ユニットは、
昇圧ユニット入力端子にソースを接続し、昇圧ユニット出力端子にドレインを接続した電荷転送用の第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタのドレインに第１の電極を接続し、昇圧クロック入力端子に第２の電極を接続した昇圧用の第１のキャパシタと、
前記第１のＮＭＯＳトランジスタのゲートに第１の電極を接続し、前記第１のＮＭＯＳトランジスタのゲートの電位を昇圧するゲートクロック信号入力端子に第２の電極を接続した第２のキャパシタと、
前記昇圧ユニット入力端子とドレインを接続し、前記第１のＮＭＯＳトランジスタのゲートとソースを接続し、前記昇圧ユニット出力端子とゲートを接続した第２のＮＭＯＳトランジスタと、
前記昇圧ユニット入力端子とドレインおよびゲートを接続し、前記第１のＮＭＯＳトランジスタのゲートにソースを接続した第３のＮＭＯＳトランジスタと、
で構成されたことを特徴とする昇圧回路を有する電子機器。
【請求項２】
前記昇圧回路の出力段は、
出力段入力端子にソースを接続し、出力段出力端子にドレインを接続した電荷転送用の第４のＮＭＯＳトランジスタと、
前記第４のＮＭＯＳトランジスタのゲートに第１の電極を接続し、前記ゲートクロック信号入力端子に第２の電極を接続した第３のキャパシタと、
前記出力段入力端子とドレインを接続し、前記第１のＮＭＯＳトランジスタのゲートとソースを接続し、前記出力段出力端子とゲートを接続した第５のＮＭＯＳトランジスタと、
前記出力段入力端子とドレインおよびゲートを接続し、前記第４のＮＭＯＳトランジスタのゲートにソースを接続した第６のＮＭＯＳトランジスタと、
で構成されたことを特徴とする請求項１記載の昇圧回路を有する電子機器。
【請求項３】
前記昇圧回路は、
後段に設けた前記昇圧ユニットを構成するＮＭＯＳトランジスタがディプレッションタイプであることを特徴とする請求項１または２記載の昇圧回路を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧回路を有する電子機器に関するものであり、特に、ディクソン方式のチャージポンプタイプ昇圧回路と昇圧原理が同じ昇圧回路を有する電子機器に関するものである。
【背景技術】
【０００２】
近年、電子機器は低消費電力化のため電源電圧が低下しており、それに伴って、昇圧回路も低電圧からの昇圧が求められるようになっている。例えば、不揮発性の記憶回路であるEEPROM等では、記憶に必要な昇圧電圧は１８V程度と高い電圧が必要であるが、電源電圧は２．０V以下になってきている。一般的にEEPROMに使用される昇圧回路は、ディクソン方式のチャージポンプ昇圧回路である。ディクソン方式チャージポンプ昇圧回路は、高い昇圧倍率を得るために昇圧の段数を多くする必要があり、回路規模が大きくなってしまうため、さらに改良した昇圧回路が提案されている（例えば、特許文献１参照）。
【０００３】
図５に、従来のディクソン方式のチャージポンプ昇圧回路を示す。
【０００４】
従来のディクソン方式のチャージポンプ昇圧回路は、入力端子ＩＮと出力端子ＯＵＴを有する複数の昇圧ユニットと、出力段であるダイオード接続されたＮＭＯＳトランジスタＮＴOが、電源入力端子VＩＮと昇圧電力出力端子VＯＵＴとの間に直列接続された構成である。
【０００５】
昇圧ユニットは、電荷を転送するためのＮＭＯＳトランジスタＮＴ１と、ＮＭＯＳトランジスタＮＴ１のゲート端子電荷を充放電するためのＮＭＯＳトランジスタＮＴG１と、昇圧用キャパシタＣ１と、ＮＭＯＳトランジスタＮＴ１のゲート電圧を昇圧するためキャパシタＣＧ１を備えている。さらに昇圧ユニットには、昇圧用のクロック信号を入力するための昇圧クロック信号入力端子NCLKと、電荷転送用ＭＯＳトランジスタのゲート電圧を昇圧するためのクロック信号を入力するゲートクロック信号入力端子NCLKGが設けてあり、奇数段目の昇圧ユニットのそれぞれの入力端子には、第１の昇圧クロック信号Φ１と第２のゲートクロック信号ΦG２が入力され、偶数段目の昇圧ユニットのそれぞれの入力端子には、第２の昇圧クロック信号Φ２と第１のゲートクロック信号ΦG１が入力される。
【０００６】
次に、昇圧クロック信号とゲートクロック信号の信号波形を図６に示す。第１の昇圧クロック信号Φ１がロウレベルからハイレベルとなってから、第２の昇圧クロック信号Φ２がハイレベルからロウレベルとなり、さらにその後に第１のゲートクロック信号ΦG１がロウレベルからハイレベルとなる。さらに、第２の昇圧クロック信号Φ２がロウレベルからハイレベルとなってから、第１の昇圧クロック信号Φ１がハイレベルからロウレベルとなり、さらにその後に第２のゲートクロック信号ΦG２がロウレベルからハイレベルとなる波形となっている。
【０００７】
それぞれのクロック信号をこのような波形とすることで、電荷転送用ＭＯＳトランジスタＮＴ１のゲート電圧をＮＭＯＳトランジスタＮＴG１によってVＩＮしておいて、さらに第２のゲートクロック信号ΦG２によってクロック振幅分を持ち上げて、電荷転送用ＭＯＳトランジスタＮＴ１を十分オンさせことによって、効率よく昇圧用キャパシタＣ１に充電することが可能となる。
【特許文献１】特開平７−７９５６１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のディクソン方式のチャージポンプ昇圧回路は、昇圧クロック信号とゲートクロック信号の４種類のクロック信号が必要であり、さらに３種類のクロック信号は、周波数の半周期内で各クロック信号の電位が変化するタイミングが一致しないように制御する必要がある。
【０００９】
すなわち、各クロック信号の電位が変化するタイミングを確実にずらすためには、クロックバッファ回路の駆動能力を大きくして、各クロック信号の電位変化の速度を向上させる必要があるため、非常に大きな駆動能力のクロックバッファ回路が必要となり、回路規模増加を招くことになる。さらに、各昇圧クロック信号の電位変動のタイミングをずらす時間を短くすると、各クロックバッファ回路の能力ばらつきや電源電圧の差が生じた場合に、各昇圧クロック信号の電位変動のタイミングが重なる可能性があるので、クロック信号の周波数を高くすることが難しく、昇圧速度や昇圧能力を向上させることが出来ないといった課題があった。
【００１０】
さらに、出力段のダイオード接続したＮＭＯＳトランジスタＮＴOの順方向電圧ドロップにより昇圧電圧が低下するため、昇圧ユニットの直列段数をさらに増加させる必要があり、昇圧回路やクロックバッファ回路の回路規模がさらに増大してしまう課題もあった。
【００１１】
本発明は上述したような課題を解決するためになされたものであり、クロックバッファ回路および昇圧回路の回路規模を増加することなく、高い昇圧能力の昇圧回路を有する電子機器を提供する。
【課題を解決するための手段】
【００１２】
本発明の昇圧回路を有する電子機器は、ディクソン方式のチャージポンプ昇圧回路において、昇圧ユニットの電荷転送用ＮＭＯＳトランジスタのゲート端子に電荷を充放電するＮＭＯＳトランジスタと並列に、ドレインとゲートを入力端子に接続し、ソースを電荷転送用ＮＭＯＳトランジスタのゲート端子に接続したＮＭＯＳトランジスタを設ける構成とした。
【００１３】
また、出力段のダイオード接続したＮＭＯＳトランジスタＮＴOを、昇圧ユニットと同様の構成から昇圧用キャパシタを削除した回路に置き換える構成とした。
【００１４】
さらに、後段の昇圧ユニットのＮＭＯＳトランジスタをディプレッションタイプとした。
【発明の効果】
【００１５】
以上述べたように、本発明の昇圧回路を有する電子機器は、クロックバッファ回路と昇圧回路の回路規模が縮小できるため、コストダウンすることができると共に、各クロック信号が高周波化できるので、昇圧回路の昇圧速度や昇圧能力を向上させることができる効果がある。
【００１６】
さらに、後段の昇圧ユニットのＮＭＯＳトランジスタをディプレッションタイプとすることで、後段の昇圧ユニットの各ＮＭＯＳトランジスタのW長を減少できるので、昇圧回路の回路面積を縮小できると共に、各ＮＭＯＳトランジスタのW長を減少できる分、クロックバッファ回路が駆動する負荷容量を小さくできるので、クロックバッファ回路の回路規模がさらに縮小でき、さらなるコストダウンが可能となる。
【発明を実施するための最良の形態】
【００１７】
【実施例１】
【００１８】
図１は、本発明の昇圧回路を有する電子機器の、第１の実施例の昇圧回路の回路図である。
【００１９】
第１の実施例の昇圧回路は、電源入力端子VＩＮと昇圧電力出力端子VＯＵＴとの間に複数の昇圧ユニットＣＰｎが直列に接続され、さらに出力段に昇圧ユニットＣＰｎの構成から昇圧用キャパシタを削除した出力段ＣＰＯＵＴを設けた構成である。
【００２０】
各昇圧ユニットＣＰｎは、昇圧クロック信号を入力するための昇圧クロック入力端子NCLKと、電荷転送用ＭＯＳトランジスタＮＴ１のゲート電圧を昇圧するためのゲートクロック信号を入力するゲートクロック入力端子NCLKGが設けてあり、奇数段目の昇圧ユニットのそれぞれの入力端子には、第１の昇圧クロック信号Φ１と第２のゲートクロック信号ΦG２が入力され、偶数段目の昇圧ユニットのそれぞれの入力端子には、第２の昇圧クロック信号Φ２と第１のゲートクロック信号ΦG１が入力された構成である。
【００２１】
出力段ＣＰＯＵＴは、電荷転送用ＭＯＳトランジスタＮＴ１のゲート電圧を昇圧するためのゲートクロック信号を入力するゲートクロック入力端子NCLKGが設けてあり、出力段ＣＰＯＵＴのゲートクロック入力端子NCLKGには、第１のゲートクロック信号ΦG１が入力される構成である。
【００２２】
１段目の昇圧ユニットＣＰ１は、電荷転送用ＮＭＯＳトランジスタＮＴ１と、電荷転送用ＮＭＯＳトランジスタＮＴ１のゲートの電荷を充放電するためのＮＭＯＳトランジスタＮＴG１と、昇圧用キャパシタＣ１と、ＮＭＯＳトランジスタＮＴ１のゲート電圧を昇圧するためキャパシタＣＧ１を有し、入力端子ＩＮとＮＭＯＳトランジスタＮＴ１のドレインとＮＭＯＳトランジスタＮＴG１のドレインとがそれぞれ接続され、出力端子ＯＵＴとＮＭＯＳトランジスタＮＴ１のソースとキャパシタＣ１の第１の電極とＮＭＯＳトランジスタＮＴG１のゲートとがそれぞれ接続され、ＮＭＯＳトランジスタＮＴ１のゲートとＮＭＯＳトランジスタＮＴG１のソースとキャパシタＣＧ１の第１の電極とがそれぞれ接続され（第１のノードＮ１）、キャパシタＣ１の第２の電極と昇圧クロック入力端子NCLKとが接続され、キャパシタＣＧ１の第２の電極とゲートクロック入力端子NCLKGとが接続された構成である。
【００２３】
２段目以降の昇圧ユニットＣＰｎは、さらにドレインとゲートを共通に入力端子ＩＮと接続し、ソースをＮＭＯＳトランジスタＮＴ１のゲートと接続した、ＮＭＯＳトランジスタＮＴ１のゲートを充電するためのＮＭＯＳトランジスタＮＴD１を追加した構成である。
【００２４】
出力段ＣＰＯＵＴは、２段目以降の昇圧ユニットＣＰｎの構成から、キャパシタＣ１と昇圧クロック入力端子NCLKを削除した構成であり、従来のダイオード接続したＮＭＯＳトランジスタＮＴＯに代わるものである。
【００２５】
以上のように構成した昇圧回路の２段目以降の昇圧ユニットＣＰｎは、ＮＭＯＳトランジスタＮＴ１のゲートをＮＭＯＳトランジスタＮＴD１で入力端子の電圧以上に保つので、ゲートクロックによって入力電圧からゲートクロック電圧分が昇圧されることになり、従来の昇圧回路のようにクロック波形の電位反転のタイミングをすらすことなく効率よくキャパシタＣ１に電荷を充電するこが出来る。また、ＮＭＯＳトランジスタＮＴ１のゲートのゲートクロック電圧分が昇圧された電位を入力端子の電圧まで降圧させるのは、キャパシタＣ１が昇圧クロックによって電位が持ち上げられたときに、ＮＭＯＳトランジスタＮＴG１によって行われる。
【００２６】
従って以上のように構成した２段目以降の昇圧ユニットＣＰｎは、電荷転送用ＮＭＯＳトランジスタＮＴ１のゲートの電荷の放電はＮＭＯＳトランジスタＮＴG１が行い、充電はＮＭＯＳトランジスタＮＴD１が行うので、従来の昇圧回路のように第１の昇圧クロック信号Φ１と第２の昇圧クロック信号Φ２の電位反転のタイミングをずらす必要がない。
【００２７】
図２は、第１の実施例の昇圧回路の昇圧用のクロック信号とゲートクロック信号の信号波形を示す図である。
【００２８】
図２に示すように、第２の昇圧クロック信号Φ２は第１の昇圧クロック信号Φ１を反転した波形である。第１の昇圧クロック信号Φ１がロウレベルからハイレベルとなってから、第１のゲートクロック信号ΦG１がロウレベルからハイレベルとなっており、さらには、第２の昇圧クロック信号Φ２がロウレベルからハイレベルとなってから、第２のゲートクロック信号ΦG２がロウレベルからハイレベルとなる波形となっている。
【００２９】
以上述べてきたように、本発明の第１の実施例に係わる電子機器に用いられる昇圧回路は、従来の電子機器で用いられる昇圧回路内昇圧ユニットの回路構成に、ＮＭＯＳトランジスタＮＴ１のゲートを充電するためのＮＭＯＳトランジスタＮＴD１を追加することにより、第１の昇圧クロック信号Φ１と第２の昇圧クロック信号Φ２の電位変動のタイミングをずらすことなく、キャパシタＣ１に電荷を充電することが出来る。すなわち、電荷を充電しているクロックのロウレベルの期間が、従来の昇圧回路と比較して長くなっているため、クロック信号が高周波化できるので昇圧回路の昇圧速度や昇圧能力を向上させることができる。また、クロックのタイミングを作成する回路が簡略かできる。
【００３０】
従って、従来の電子機器で用いられる昇圧回路で課題であった、クロックバッファ回路の回路規模が大きくなりコストアップすることや、昇圧速度や昇圧能力が向上できないといった課題を解決することができる。
【００３１】
さらに、本発明の第１の実施例の昇圧回路は、出力段を上記したような構成とすることにより、ダイオード接続したＮＭＯＳトランジスタの順方向電圧ドロップによる電圧低下を補うために昇圧回路やクロックバッファ回路の回路規模が増大してしまうといった課題も解決することができる。
【実施例２】
【００３２】
図３は、本発明の昇圧回路を有する電子機器の、第２の実施例の昇圧回路の昇圧ユニットＣＰＤｎの回路図である。図３に示すように第２の実施例の昇圧回路の昇圧ユニットＣＰＤｎは、第１の実施例の昇圧ユニットＣＰｎの各ＮＭＯＳトランジスタにディプレッションタイプのＮＭＯＳトランジスタを用いている。また、図４は、第２の実施例の昇圧回路の出力段ＣＰＤＯＵＴの回路図である。同様に各ＮＭＯＳトランジスタにディプレッションタイプのＮＭＯＳトランジスタを用いている。
【００３３】
なお、第２の実施例の昇圧回路は、図示しないが、第１の実施例の昇圧回路の構成と同じであるが、昇圧電圧が高くなってくる後段の部分に図３で示す昇圧ユニットＣＰＤｎを用い、出力段に図４で示す昇圧ユニットＣＰＤＯＵＴを用いる。
【００３４】
以上述べたような構成とすることで、第２の実施例の昇圧回路は、昇圧電圧が高くなってくる後段の部分の昇圧ユニットにおいて、各ＮＭＯＳトランジスタがバックゲート効果によりしきい値電圧が上昇しても駆動能力が低下しない。従って、各ＮＭＯＳトランジスタのW長を大きくする必要が無いので、従来の電子機器で用いられる昇圧回路での課題であった、高い電圧に昇圧する昇圧回路において、昇圧回路の回路面積の増大を防止することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の昇圧回路を有する電子機器の、第１の実施例の昇圧回路の回路図である。
【図２】本発明の昇圧回路を有する電子機器の、昇圧回路のクロック信号波形図である。
【図３】本発明の昇圧回路を有する電子機器の、第２の実施例の昇圧ユニットの回路図である。
【図４】本発明の昇圧回路を有する電子機器の、第２の実施例の出力段の回路図である。
【図５】従来の昇圧回路を有する電子機器の、昇圧回路の回路図である。
【図６】従来の昇圧回路を有する電子機器の、昇圧回路のクロック信号波形図である。
【符号の説明】
【００３６】
Φ１      第１の昇圧クロック信号
Φ２      第２の昇圧クロック信号
ΦG１    第１のゲートクロック信号
ΦG２    第２のゲートクロック信号
VＩＮ      電源入力端子
VＯＵＴ    昇圧電力出力端子
【図１】
2008092667.tif 000003
【図２】
2008092667.tif 000004
【図３】
2008092667.tif 000005
【図４】
2008092667.tif 000006
【図５】
2008092667.tif 000007
【図６】
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