(57)【要約】【課題】読み出し電圧を大きくしながら、メモリのチップ面積の増加を抑制することが可能なメモリを提供する。【解決手段】この単純マトリックス型の強誘電体メモリ（メモリ）は、複数のサブアレイを含むメモリセルアレイ１と、メモリセルアレイ１に配置されたワード線ＷＬと、ワード線ＷＬと交差するように配置されたメインビット線と、各々のサブアレイに配置され、メインビット線に接続可能に設けられたサブビット線と、ワード線ＷＬとサブビット線との間に接続された強誘電体キャパシタ３３と、サブビット線にゲートが接続されるとともに、メインビット線にソース／ドレインの一方が接続され、読み出し動作時において、サブビット線の電位に基づいてメインビット線の電位を制御する電位増幅トランジスタ３２とを備えている。【選択図】図３
2008103055.tif 000002
【特許請求の範囲】
【請求項１】
複数のサブアレイを含むメモリセルアレイと、
前記メモリセルアレイに配置されたワード線と、
前記ワード線と交差するように配置されたメインビット線と、
各々の前記サブアレイに配置され、前記メインビット線に接続可能に設けられたサブビット線と、
前記ワード線と前記サブビット線との間に接続された記憶手段と、
前記サブビット線にゲートが接続されるとともに、前記メインビット線にソース／ドレインの一方が接続され、読み出し動作時において、前記サブビット線の電位に基づいて前記メインビット線の電位を制御する第１トランジスタとを備える、メモリ。
【請求項２】
前記第１トランジスタは、前記記憶手段に記憶されたデータが第１データの場合に読み出し動作時に前記サブビット線に現れる第１電位によりオン状態になるとともに、前記記憶手段に記憶されたデータが第２データの場合に読み出し動作時に前記サブビット線に現れる第２電位によりオフ状態または前記第１データの場合よりも弱いオン状態になるような、しきい値電圧を有する、請求項１に記載のメモリ。
【請求項３】
前記第１トランジスタのソース／ドレインの他方に接続される信号線をさらに備え、
読み出し動作時において、前記信号線の電位と前記メインビット線の電位との電位差が、前記サブビット線の前記第１電位と前記サブビット線の前記第２電位との電位差よりも大きくなるように、前記信号線の電位を設定する、請求項２に記載のメモリ。
【請求項４】
書き込み動作時において、前記信号線の電位を、前記第１トランジスタがオフ状態になるような電位に設定する、請求項３に記載のメモリ。
【請求項５】
ソース／ドレインの一方が前記サブビット線に接続されるとともに、ソース／ドレインの他方が前記メインビット線に接続される第２トランジスタをさらに備え、
前記第２トランジスタは、読み出し動作時にオフ状態であるとともに、書き込み動作時にオン状態である、請求項１〜４のいずれか１項に記載のメモリ。
【請求項６】
各々の前記サブビット線間に配置され、各々の前記サブビット線を互いに接続するための第３トランジスタをさらに備え、
少なくとも読み出し動作時に、選択されていない前記サブアレイのサブビット線を前記第３トランジスタを介して固定電位に接続する、請求項１〜５のいずれか１項に記載のメモリ。
【請求項７】
前記メインビット線にゲートが接続されるとともに、センスアンプのノードにソース／ドレインの一方が接続され、読み出し動作時において、前記メインビット線の電位に基づいて前記センスアンプのノードの電位を制御する第４トランジスタをさらに備える、請求項１〜６のいずれか１項に記載のメモリ。
【請求項８】
前記第１トランジスタと前記第４トランジスタとの少なくとも一方は、電位を増幅する機能を有する、請求項７記載のメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関する。
【背景技術】
【０００２】
従来、不揮発性メモリの一種として、強誘電体キャパシタを含むメモリセルを備えた強誘電体メモリが知られている。この強誘電体メモリには、メモリセルが１つのトランジスタと１つの強誘電体キャパシタとからなる１トランジスタ１キャパシタ型、メモリセルが強誘電体キャパシタを有する１つのトランジスタからなる１トランジスタ型、および、メモリセルがワード線とビット線との間に配置された強誘電体キャパシタのみからなる単純マトリックス型などの種類がある。このうち、１トランジスタ型および単純マトリックス型の２つについては、１トランジスタ１キャパシタ型と比較してメモリを構成する素子数が少ないことから、１メモリセル当たりの面積は小さくなる。このため、メモリセルアレイ全体のチップ面積を削減することが可能である。
【０００３】
１トランジスタ１キャパシタ型では、ビット線とキャパシタとの接続を、トランジスタを介して制御している。このため、ビット線の寄生容量は、ビット線の配線容量とトランジスタの拡散容量（接合容量）との和で決まる。一方、単純マトリックス型では、ビット線に直接キャパシタが接続されているため、ビット線の寄生容量としては、ビット線の配線容量とキャパシタ容量との和となる。ここで、強誘電体キャパシタは誘電率が高いので、同一面積に対してはトランジスタの拡散容量（接合容量）より、強誘電体キャパシタのキャパシタ容量が大きい。このため、１トランジスタ１キャパシタ型のビット線寄生容量より、単純マトリックス型のビット線寄生容量の方が大きくなる。また、読み出し動作時に、ビット線に出力される読み出し電圧は、セル容量Ｃｓと、ビット線寄生容量Ｃｂとの比（Ｃｓ／Ｃｂ）で決まるため、この比が大きいほど、読み出し電圧を大きく取ることが可能である。つまり、ビット線寄生容量Ｃｂが小さいほど、読み出し電圧を大きくすることが可能になる。上記のように、単純マトリックス型のビット線寄生容量は、１トランジスタ１キャパシタ型のビット線寄生容量より大きくなるので、単純マトリックス型では読み出し電圧が小さくなるという不都合があった。
【０００４】
そこで、従来では、ビット線をメインビット線とサブビット線とに分割したビット線階層構造が提案されている（たとえば、特許文献１参照）。上記特許文献１には、ビット線を、メインビット線とサブビット線とに分割するとともに、読み出し動作時にサブビット線の電位に基づいてメインビット線の電位を制御する読み出し用トランジスタおよび検出用トランジスタを備えた強誘電体型不揮発性半導体メモリ（メモリ）が開示されている。
【０００５】
この特許文献１の強誘電体型不揮発性半導体メモリでは、サブビット線が検出用トランジスタのゲートに接続されている。また、メインビット線は、読み出し用トランジスタを介して検出用トランジスタのソース／ドレインの一方に接続されている。また、検出用トランジスタのソース／ドレインの他方は、電源電位（Ｖｃｃ）に接続されている。この特許文献１の強誘電体型不揮発性半導体メモリでは、読み出し動作時において、サブビット線に現れるデータに対応する電位により、検出用トランジスタのオン状態およびオフ状態が制御されるとともに、検出用トランジスタがオン状態の場合にのみ、検出用トランジスタおよび読み出し用トランジスタの２つのトランジスタを介して電源電位（Ｖｃｃ）がメインビット線に印加されるので、データに応じて、メインビット線に出力される電位が制御される。
【０００６】
また、この特許文献１の強誘電体型不揮発性半導体メモリでは、ビット線寄生容量に寄与するキャパシタ容量は、分割したサブビット線に接続されるメモリセルのキャパシタ容量に限定される。これにより、ビット線全体の寄生容量Ｃｂの値が小さくなるので、読み出し電圧を大きくすることが可能となる。
【０００７】
【特許文献１】特開２００３−１２３４６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記特許文献１に開示された強誘電体型不揮発性半導体メモリでは、読み出し動作時にサブビット線の電位に基づいてメインビット線の電位を制御するために、読み出し用トランジスタおよび検出用トランジスタの２つのトランジスタを設ける必要があるので、その分、メモリのチップ面積が増加するという問題点がある。
【０００９】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、読み出し電圧を大きくしながら、メモリのチップ面積の増加を抑制することが可能なメモリを提供することである。
【課題を解決するための手段および発明の効果】
【００１０】
上記目的を達成するために、この発明の一の局面におけるメモリは、複数のサブアレイを含むメモリセルアレイと、メモリセルアレイに配置されたワード線と、ワード線と交差するように配置されたメインビット線と、各々のサブアレイに配置され、メインビット線に接続可能に設けられたサブビット線と、ワード線とサブビット線との間に接続された記憶手段と、サブビット線にゲートが接続されるとともに、メインビット線にソース／ドレインの一方が接続され、読み出し動作時において、サブビット線の電位に基づいてメインビット線の電位を制御する第１トランジスタとを備える。
【００１１】
この一の局面によるメモリでは、上記のように、サブビット線にゲートが接続されるとともに、メインビット線にソース／ドレインの一方が接続され、読み出し動作時において、サブビット線の電位に基づいてメインビット線の電位を制御する第１トランジスタを設けることによって、１つの第１トランジスタにより、読み出し動作時にサブビット線の電位に基づいてメインビット線の電位を制御することができるので、その分、トランジスタの数が増加するのを抑制することができる。これにより、メモリのチップ面積の増加を抑制することができる。また、ワード線と交差するように配置されたメインビット線と、各々のサブアレイに配置され、メインビット線に接続可能に設けられたサブビット線とを設けることによって、ビット線がメインビット線とサブビット線とに分割されていることにより、ビット線寄生容量に寄与するキャパシタ容量をサブビット線に接続される記憶手段のキャパシタ容量に限定することができる。これにより、ビット線全体の寄生容量の値を小さくすることができるので、読み出し電圧を大きくすることができる。
【００１２】
上記一の局面によるメモリにおいて、好ましくは、第１トランジスタは、記憶手段に記憶されたデータが第１データの場合に読み出し動作時にサブビット線に現れる第１電位によりオン状態になるとともに、記憶手段に記憶されたデータが第２データの場合に読み出し動作時にサブビット線に現れる第２電位によりオフ状態または第１データの場合よりも弱いオン状態になるような、しきい値電圧を有する。このように構成すれば、読み出し動作時において、第１トランジスタのゲートに入力されるサブビット線の電位（第１電位または第２電位）に応じて、第１トランジスタのオン／オフ状態またはオン状態の強弱を変化させることができるので、容易に、メインビット線に接続された第１トランジスタのソース／ドレインの一方を介してメインビット線の電位を制御することができる。これにより、メインビット線の電位を検出することにより、容易に、記憶手段に記憶されたデータの読み出しを行うことができる。
【００１３】
この場合、好ましくは、第１トランジスタのソース／ドレインの他方に接続される信号線をさらに備え、読み出し動作時において、信号線の電位とメインビット線の電位との電位差が、サブビット線の第１電位とサブビット線の第２電位との電位差よりも大きくなるように、信号線の電位を設定する。このように構成すれば、サブビット線の電位が第１データに対応する第１電位の場合に、第１トランジスタがオン状態になることにより、メインビット線と信号線とが接続されて、メインビット線の電位は、メインビット線との電位差がサブビット線の第１電位と第２電位との電位差よりも大きい信号線の電位に引っ張られるので、メインビット線の電位の変化量を第１電位と第２電位との電位差よりも大きくすることができる。また、サブビット線の電位が第２データに対応する第２電位の場合には、第１トランジスタがオフ状態または第１データの場合よりも弱いオン状態になることにより、メインビット線の電位は、信号線の電位の影響を受けるのが抑制されるので、メインビット線の電位の変化を抑制することができる。これらにより、第１データの場合のメインビット線の電位と、第２データの場合のメインビット線の電位との電位差を、サブビット線の第１電位と第２電位との電位差よりも大きくすることができる。その結果、サブビット線の第１電位と第２電位との電位差を増幅してメインビット線に伝達することができる。
【００１４】
上記第１トランジスタのソース／ドレインの他方に接続される信号線を備える構成において、好ましくは、書き込み動作時において、信号線の電位を、第１トランジスタがオフ状態になるような電位に設定する。なお、本発明における書き込み動作は、通常のデータの書き込み動作のみならず、読み出し動作後の再書き込み動作を含む広い概念である。このように構成すれば、書き込み動作時において、第１トランジスタがオン状態になるのを抑制することができるので、メインビット線と信号線とが電気的に接続されるのを抑制することができる。これにより、書き込み動作時に、メインビット線の電位が信号線の電位の影響を受けるのを抑制することができる。
【００１５】
上記一の局面によるメモリにおいて、好ましくは、ソース／ドレインの一方がサブビット線に接続されるとともに、ソース／ドレインの他方がメインビット線に接続される第２トランジスタをさらに備え、第２トランジスタは、読み出し動作時にオフ状態であるとともに、書き込み動作時にオン状態である。このように構成すれば、第２トランジスタにより、書き込み動作時にメインビット線とサブビット線とを電気的に接続してデータの書き込みを行うことができる。
【００１６】
上記一の局面によるメモリにおいて、好ましくは、各々のサブビット線間に配置され、各々のサブビット線を互いに接続するための第３トランジスタをさらに備え、少なくとも読み出し動作時に、選択されていないサブアレイのサブビット線を第３トランジスタを介して固定電位に接続する。このように構成すれば、第３トランジスタにより、選択されていないサブビット線がフローティング状態になることを防止することができる。その結果、選択されていないサブビット線にノイズが伝播するのを防止することができるので、サブビット線に伝播したノイズの電圧に起因して選択されていないサブビット線に接続された記憶手段の分極量が劣化してデータが消失する、いわゆるディスターブ現象が発生するのを抑制することができる。
【００１７】
上記一の局面によるメモリにおいて、好ましくは、メインビット線にゲートが接続されるとともに、センスアンプのノードにソース／ドレインの一方が接続され、読み出し動作時において、メインビット線の電位に基づいてセンスアンプのノードの電位を制御する第４トランジスタをさらに備える。このように構成すれば、たとえば第１トランジスタまたは第４トランジスタが読み出し時動作時にサブビット線からメインビット線に読み出された電位(読み出し電圧)を増幅するように制御する場合、読み出し時動作時にサブビット線からメインビット線に読み出された電位(読み出し電圧)は、第１トランジスタまたは第４トランジスタによって増幅されるので、読み出し時動作時にサブビット線からメインビット線に読み出された電位(読み出し電圧)をセンスアンプで差動増幅するのに必要な電位まで駆動するための時間を短くすることができる。これにより、メモリの読み出し動作に必要な時間を短くすることができる。
【００１８】
この場合、好ましくは、第１トランジスタと第４トランジスタとの少なくとも一方は、電位を増幅する機能を有する。このように構成すれば、容易に第１トランジスタと第４トランジスタとの少なくとも一方により読み出し時動作時にサブビット線からメインビット線に読み出された電位(読み出し電圧)を増幅することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を図面に基づいて説明する。
【００２０】
（第１実施形態）
図１は、本発明の第１実施形態による単純マトリックス型の強誘電体メモリの全体構成を説明するためのブロック図である。図２は、図１に示した第１実施形態による強誘電体メモリのメモリセルアレイの構成を示した概略図である。図３は、図１に示した第１実施形態による強誘電体メモリのセンスアンプおよびセンスアンプに隣接するサブアレイの内部構成の詳細を示した回路図である。図１〜図３を参照して、第１実施形態による強誘電体メモリの構成について説明する。なお、この第１実施形態では、メモリの一例である単純マトリックス型の強誘電体メモリに本発明を適用した場合について説明する。
【００２１】
第１実施形態の単純マトリックス型の強誘電体メモリは、図１に示すように、メモリセルアレイ１と、センスアンプ２と、カラムデコーダ３と、ロウデコーダ４と、ビット線ソースドライバ５と、ワード線ソースドライバ６と、電圧生成回路７と、カラムアドレスバッファ８と、ロウアドレスバッファ９と、ライトアンプ１０と、リードアンプ１１と、入力バッファ１２と、出力バッファ１３と、動作制御回路１４とを備えている。
【００２２】
また、ビット線ソースドライバ５およびワード線ソースドライバ６は、それぞれ、センスアンプ２およびロウデコーダ４に接続されている。また、ビット線ソースドライバ５およびワード線ソースドライバ６には、電圧生成回路７で生成される所定の電位を有する信号が供給されている。また、カラムアドレスバッファ８およびロウアドレスバッファ９は、それぞれ、カラムデコーダ３およびロウデコーダ４に接続されている。また、ライトアンプ１０およびリードアンプ１１は、センスアンプ２に接続されているとともに、入力バッファ１２および出力バッファ１３は、それぞれ、ライトアンプ１０およびリードアンプ１１に接続されている。また、動作制御回路１４は、カラムデコーダ３、ビット線ソースドライバ５、ワード線ソースドライバ６、カラムアドレスバッファ８、ロウアドレスバッファ９、ライトアンプ１０およびリードアンプ１１に接続されている。
【００２３】
メモリセルアレイ１は、図２に示すように、６つのサブアレイに分割されている。各々のサブアレイには、複数のワード線（たとえば２５６本）と複数の階層ビット線とが交差するように配置されている。階層ビット線は、共通のメインビット線と、各々のサブアレイ毎に配置されたサブビット線とからなる。階層ビット線のうち、メインビット線はセンスアンプ２を介してカラムデコーダ３に接続されているとともに、ワード線は、ロウデコーダ４に接続されている。
【００２４】
また、サブアレイには、それぞれ、複数（たとえば２５６本）のワード線ＷＬがサブビット線と交差するように配置されている。サブビット線とワード線ＷＬとが交差する領域には、強誘電体キャパシタ３３が接続されている。これにより、１つのメモリセルが１つの強誘電体キャパシタ３３により構成される単純マトリックス型の強誘電体メモリが構成されている。なお、強誘電体キャパシタ３３は、本発明の「記憶手段」の一例である。
【００２５】
ここで、第１実施形態では、図３に示すように、メモリセルアレイ１には、反転手段１５と、プリチャージ手段１６と、センスアンプ２とが順に接続されている。メモリセルアレイ１のサブアレイには、サブビット線が配置されている。サブビット線には、それぞれ、メインビット線とサブビット線とを接続するためのｎチャネルトランジスタからなるトランスファゲートトランジスタ３１と、サブビット線の電位に基づいてメインビット線の電位を制御するためのｎチャネルトランジスタからなる電位増幅トランジスタ３２とが設けられている。
【００２６】
このトランスファゲートトランジスタ３１は、ソース／ドレインの一方がメインビット線に接続されるとともに、ソース／ドレインの他方がサブビット線に接続されている。トランスファゲートトランジスタ３１のゲートには、信号線ＡＳＳが接続されている。また、このトランスファゲートトランジスタ３１は、再書き込み動作時にオン状態になるとともに、読み出し動作時にオフ状態になる。なお、このトランスファゲートトランジスタ３１は、本発明の「第２トランジスタ」の一例である。
【００２７】
また、第１実施形態では、電位増幅トランジスタ３２は、ソース／ドレインの一方がメインビット線に接続されるとともに、ソース／ドレインの他方が信号線ＰＡＳに接続され、かつ、ゲートがサブビット線に接続されている。また、電位増幅トランジスタ３２のゲートには、サブビット線を介してトランスファゲートトランジスタ３１のソース／ゲートの他方が接続されている。この電位増幅トランジスタ３２のしきい値電圧は、強誘電体キャパシタ３３に書き込まれたデータが「Ｈ」データの場合にサブビット線に現れる電位（約０．１５Ｖ）でオン状態になるとともに、強誘電体キャパシタ３３に書き込まれたデータが「Ｌ」データの場合にサブビット線に現れる電位（約０．０５Ｖ）でオフ状態になるような値（たとえば、約０．１Ｖ）に設定されている。なお、電位増幅トランジスタ３２は、本発明の「第１トランジスタ」の一例である。また、「Ｈ」データおよび「Ｌ」データは、それぞれ、本発明の「第１データ」および」「第２データ」の一例である。
【００２８】
反転手段１５は、メインビット線とＳＮＴ側ビット線とを接続するためのｎチャネルトランジスタ１５ａと、メインビット線とＳＮＢ側ビット線とを接続するためのｎチャネルトランジスタ１５ｂとを含んでいる。ｎチャネルトランジスタ１５ａは、ソース／ドレインの一方がＳＮＴ側ビット線に接続されるとともに、ソース／ドレインの他方がメインビット線に接続され、かつ、ゲートが信号線ＴＧＷに接続されている。ｎチャネルトランジスタ１５ｂは、ソース／ドレインの一方がＳＮＢ側ビット線に接続されるとともに、ソース／ドレインの他方がメインビット線に接続され、かつ、ゲートが信号線ＴＧＲに接続されている。
【００２９】
プリチャージ手段１６は、接地電位にプリチャージするためのプリチャージ部１６ａと、電源電位（Ｖｃｃ）にプリチャージするためのプリチャージ部１６ｂとを含んでいる。プリチャージ部１６ａは、ＳＮＴ側ビット線と接地電位との間に接続されたｎチャネルトランジスタ１６ｃと、ＳＮＢ側ビット線と接地電位との間に接続されたｎチャネルトランジスタ１６ｄとから構成されている。ｎチャネルトランジスタ１６ｃおよび１６ｄのゲートには、信号線ＰＣ１が接続されている。プリチャージ部１６ｂは、ＳＮＴ側ビット線と電源電位（Ｖｃｃ）との間に接続されたｐチャネルトランジスタ１６ｅと、ＳＮＢ側ビット線と電源電位（Ｖｃｃ）との間に接続されたｐチャネルトランジスタ１６ｆとから構成されている。ｐチャネルトランジスタ１６ｅおよび１６ｆのゲートには、信号線／ＰＣ２が接続されている。
【００３０】
センスアンプ２は、２つのＣＭＯＳインバータ回路２１および２２の入出力が互いにクロスカップル接続することにより構成されている。ＣＭＯＳインバータ回路２１は、ｐチャネルトランジスタ２１ａおよびｎチャネルトランジスタ２１ｂによって構成されているとともに、ＣＭＯＳインバータ回路２２は、ｐチャネルトランジスタ２２ａおよびｎチャネルトランジスタ２２ｂによって構成されている。また、ｐチャネルトランジスタ２１ａおよび２２ａの一方のソース／ドレインには、ｐチャネルトランジスタ２３を介して、電源電位（Ｖｃｃ）が接続されている。ｎチャネルトランジスタ２１ｂおよび２２ｂの一方のソース／ドレインは、ｎチャネルトランジスタ２４を介して接地されている。ｐチャネルトランジスタ２３のゲートおよびｎチャネルトランジスタ２４のゲートには、それぞれ、信号線／ＳＥおよびＳＥが接続されている。また、ｐチャネルトランジスタ２１ａおよびｎチャネルトランジスタ２１ｂのゲートは、ノードＳＮＢに接続されているとともに、ｐチャネルトランジスタ２２ａおよびｎチャネルトランジスタ２２ｂのゲートは、ノードＳＮＴに接続されている。また、ノードＳＮＢには、ＳＮＢ側ビット線が接続されているとともに、ノードＳＮＴには、ＳＮＴ側ビット線が接続されている。
【００３１】
図４は、本発明の第１実施形態の強誘電体メモリの動作を説明するためのタイミングチャートである。次に、図４を参照して、第１実施形態による強誘電体メモリのスタンバイ時、読み出し動作の前準備、読み出し動作および再書き込み動作について説明する。なお、以下の動作説明では、６つのサブアレイのうちセンスアンプ２に隣接するサブアレイが選択されているとする。
【００３２】
（スタンバイ時）
まず、図４に示すように、スタンバイ時では、選択されているサブアレイの信号線ＡＳＳおよび選択されていないサブアレイの信号線ＡＳＳ（図示せず）は、全てＶｃｃ＋α（α＞トランスファゲートトランジスタ３１のしきい値電圧Ｖｔｈ）の昇圧電位に保持されている。なお、信号線に、Ｖｃｃ＋αの昇圧電位を印加するのは、後述する再書き込み動作時におけるトランジスタによるしきい値電圧落ち（しきい値電圧Ｖｔｈ分の電位低下）を防止するためである。これにより、各サブビット線とメインビット線とを接続するトランスファゲートトランジスタ３１がオン状態になるので、各サブビット線とメインビット線とが接続された状態になっている。
【００３３】
また、信号線ＴＧＲおよびＴＧＷも、Ｖｃｃ＋α（α＞ｎチャネルトランジスタ１５ａおよび１５ｂのしきい値電圧Ｖｔｈ）の昇圧電位に保持されている。これにより、ＳＮＢ側ビット線とメインビット線とが接続されるとともに、ＳＮＴ側ビット線とメインビット線とが接続された状態になっている。
【００３４】
そして、信号線ＰＣ１および／ＰＣ２は、Ｖｃｃに保持されている。これにより、プリチャージ手段１６のｎチャネルトランジスタ１６ｃおよび１６ｄがオン状態になるとともに、ｐチャネルトランジスタ１６ｅおよび１６ｆがオフ状態になるので、ＳＮＴ側ビット線、ＳＮＢ側ビット線、メインビット線およびサブビット線が接地電位（０Ｖ）にプリチャージされる。
【００３５】
（読み出し前準備）
メモリへのアクセスが発生すると、まず、信号線ＰＣ１がＶｃｃから０Ｖに立ち下げられるとともに、選択されているサブアレイの信号線ＡＳＳおよび選択されていないサブアレイの信号線ＡＳＳ（図示せず）がＶｃｃから０Ｖに立ち下げられる。これにより、トランスファゲートトランジスタ３１がオフ状態になるので、全てのサブビット線がメインビット線から切り離される。したがって、全てのサブビット線がメインビット線から電気的に分離される。このため、サブビット線は、０Ｖでフローティング状態になる。
【００３６】
次に、信号線／ＰＣ２がＶｃｃから０Ｖに立ち下げられる。これにより、ｐチャネルトランジスタ１６ｅおよび１６ｆがオン状態になるので、ＳＮＴ側ビット線およびＳＮＢ側ビット線を介して、メインビット線が０ＶからＶｃｃにプリチャージされる。そして、メインビット線が十分にＶｃｃにプリチャージされた後、信号線／ＰＣ２が０ＶからＶｃｃに立ち上げられる。次に、信号線ＴＧＷがＶｃｃから０Ｖに立ち下げられる。これにより、ｎチャネルトランジスタ１５ａがオフ状態になるので、ＳＮＴ側ビット線とメインビット線とが電気的に分離される。したがって、メインビット線は、Ｖｃｃ（約１．８Ｖ）でフローティング状態になる。また、図示しない参照電位生成回路を用いて生成された参照電位がＳＮＴ側ビット線に印加されることによって、センスアンプ２のノードＳＮＴは参照電位になる。なお、参照電位は、後述する「Ｌ」データ読み出し動作時にメインビット線に出力される電位（約１．８Ｖ）と、「Ｈ」データ読み出し動作時にメインビット線に出力される電位（約１．３Ｖ）との中間の電位（たとえば、約１．５５Ｖ）に設定される。
【００３７】
（読み出し動作）
読み出し動作では、まず、選択されたサブアレイの選択ワード線ＷＬが０ＶからＶｃｃに立ち上げられる。これにより、選択された強誘電体キャパシタ３３に書き込まれたデータ（「Ｌ」データまたは「Ｈ」データ）に対応する電位（読み出し電圧）が、選択されたサブアレイのサブビット線に現れる。具体的には、たとえば、強誘電体キャパシタ３３に書き込まれたデータが「Ｌ」データの場合には、約０．０５Ｖがサブビット線に現れるとともに、強誘電体キャパシタ３３に書き込まれたデータが「Ｈ」データの場合には、約０．１５Ｖがサブビット線に現れる。
【００３８】
ここで、上述したように、ｎチャネルトランジスタからなる電位増幅トランジスタ３２のしきい値電圧は約０．１Ｖに設定されている。このとき、信号線ＰＡＳの電位が０Ｖであるので、サブビット線に「Ｌ」データに対応する約０．０５Ｖの電位が現れた場合には、電位増幅トランジスタ３２のソース−ゲート間の電位差Ｖｇｓは、約０．０５Ｖになる。したがって、電位増幅トランジスタ３２は、オフ状態のままであるので、メインビット線の電位がＶｃｃ（約１．８Ｖ）のまま維持される。その一方、サブビット線に「Ｈ」データに対応する約０．１５Ｖの電位が現れた場合には、電位増幅トランジスタ３２のソース−ゲート間の電位差Ｖｇｓは、約０．１５Ｖになる。したがって、電位増幅トランジスタ３２は、オン状態になるので、メインビット線の電位が信号線ＰＡＳの電位（０Ｖ）に引っ張られることにより約１．３Ｖに減少する。つまり、第１実施形態では、「Ｌ」データが読み出された場合のメインビット線の電位（約１．８Ｖ）と、「Ｈ」データが読み出された場合のメインビット線の電位（約１．３Ｖ）との電位差（約０．５Ｖ）が、「Ｌ」データが読み出された場合のサブビット線の電位（約０．０５Ｖ）と、「Ｈ」データが読み出された場合のメインビット線の電位（約０．１５Ｖ）との電位差（約０．１Ｖ）よりも大きくなるので、電位差が増幅されるといえる。ただし、この第１実施形態では、メインビット線に現れる電位は、「Ｌ」データの場合（約１．８Ｖ）よりも「Ｈ」データの場合（約１．３Ｖ）の方が低くなるため、メインビット線のデータはサブビット線のデータと逆になる。
【００３９】
そして、メインビット線に伝達された読み出し電圧がＳＮＢ側ビット線を介してセンスアンプ２のノードＳＮＢまで伝達されるのを見計らって、信号線ＴＧＲがＶｃｃから０Ｖに立ち下げられる。これにより、ｎチャネルトランジスタ１５ｂがオフ状態になるので、ＳＮＢ側ビット線とメインビット線とが電気的に分離される。さらに、信号線ＳＥが０ＶからＶｃｃに立ち上げられるとともに、信号線／ＳＥがＶｃｃから０Ｖに立ち下げられる。これにより、センスアンプ２のｐチャネルトランジスタ２３はオン状態になるので、Ｖｃｃの電圧が供給される。また、ｎチャネルトランジスタ２４もオン状態となるので、接地電位（０Ｖ）が供給される。これにより、センスアンプ２は活性化される。そして、メインビット線の電位（約１．８Ｖまたは約１．３Ｖ）が伝達されるノードＳＮＢの電位と、参照電位（約１．５５Ｖ）が伝達されるノードＳＮＴの電位との差動増幅が行われ、強誘電体キャパシタ３３からのデータの読み出しが行われる。なお、第１実施形態では、読み出し動作時にセンスアンプ２の逆極性側のノードＳＮＢに接続することにより、メインビット線のデータと、センスアンプ２のデータとが逆になるように構成している。これにより、メインビット線のデータがサブビット線のデータと逆になっている場合にも、センスアンプ２では、サブビット線のデータ（選択された強誘電体キャパシタ３３からなるメモリセルに書き込まれていたデータ）と同じデータを読み出すことが可能になる。
【００４０】
具体的には、たとえば、「Ｌ」データが読み出された場合には、ノードＳＮＴの電位が約１．５５Ｖ、ノードＳＮＢの電位が約１．８Ｖとなるので、センスアンプ２での増幅後には、ノードＳＮＴの電位が０Ｖ、ノードＳＮＢの電位がＶｃｃとなる。その一方、「Ｈ」データが読み出された場合には、ノードＳＮＴの電位が約１．５５Ｖ、ノードＳＮＢの電位が約１．３Ｖとなるので、センスアンプ２での増幅後には、ノードＳＮＴの電位がＶｃｃ、ノードＳＮＢの電位が０Ｖとなる。
【００４１】
（読み出しデータの再書き込み）
その後、強誘電体キャパシタ３３からなるメモリセルへの読み出しデータの再書き込みが行われる。まず、信号線ＴＧＷを０ＶからＶｃｃ＋αの昇圧電位に立ち上げる。これにより、ｎチャネルトランジスタ１５ａがオン状態になるので、ＳＮＴ側ビット線とメインビット線とが電気的に接続される。そして、選択されたサブアレイの信号線ＡＳＳを０ＶからＶｃｃ＋αの昇圧電位に立ち上げる。これにより、トランスファゲートトランジスタ３１がオン状態になるので、メインビット線と選択されたサブビット線とが電気的に接続される。したがって、ノードＳＮＴの電位（再書き込み電位）がメインビット線を介してサブビット線に伝達される。ここで、第１実施形態の再書き込み動作時には、読み出し動作時とは異なり、メインビット線を同一極性側のノードＳＮＴに接続している。これにより、読み出されたデータと同じデータがサブビット線を介して強誘電体キャパシタ３３からなるメモリセルに再書き込みされる。
【００４２】
なお、このとき、信号線ＰＡＳの電位を０ＶからＶｃｃに立ち上げておく。これにより、電位増幅トランジスタ３２のゲートに接続されるサブビット線の電位がＶｃｃにされた場合にも、電位増幅トランジスタ３２のソース−ゲート間にしきい値電圧を超える電位差が発生するのを抑制することができるので、再書き込み動作時に電位増幅トランジスタ３２がオン状態になるのが抑制される。
【００４３】
そして、「Ｌ」データを再書き込みする場合には、選択されたサブビット線にノードＳＮＴから０Ｖが伝達されるとともに、ワード線ＷＬはＶｃｃにされる。これにより、強誘電体キャパシタ３３には、「Ｌ」データが再書き込みされる。その後、ワード線がＶｃｃから０Ｖに立ち下げられる。「Ｈ」データを再書き込みする場合には、選択されたサブビット線にノードＳＮＴからＶｃｃが伝達されるとともに、ワード線ＷＬが０Ｖにされる。これにより、強誘電体キャパシタ３３には、「Ｈ」データが再書き込みされる。その後、信号線ＳＥがＶｃｃから０Ｖに立ち下げられるとともに、信号線／ＳＥが０ＶからＶｃｃに立ち上げられる。また、信号線ＰＡＳがＶｃｃから０Ｖに立ち下げられるとともに、信号線ＰＣ１が０ＶからＶｃｃに立ち上げられる。さらに、信号線ＴＧＲを０ＶからＶｃｃ＋αの昇圧電位に立ち上げる。これらの動作により、スタンバイ状態に戻る。
【００４４】
第１実施形態では、上記のように、サブビット線にゲートが接続されるとともに、メインビット線にソース／ドレインの一方が接続され、読み出し動作時において、サブビット線の電位に基づいてメインビット線の電位を制御するｎチャネルトランジスタからなる電位増幅トランジスタ３２を設けることによって、１つのｎチャネルトランジスタからなる電位増幅トランジスタ３２により、読み出し動作時にサブビット線の電位に基づいてメインビット線の電位を制御することができるので、その分、トランジスタの数が増加するのを抑制することができる。これにより、強誘電体メモリのチップ面積の増加を抑制することができる。また、ワード線ＷＬと交差するように配置されたメインビット線と、各々のサブアレイに配置され、メインビット線に接続可能に設けられたサブビット線とを設けることによって、ビット線がメインビット線とサブビット線とに分割されていることにより、ビット線寄生容量に寄与するキャパシタ容量をサブビット線に接続される記憶手段のキャパシタ容量に限定することができる。これにより、ビット線全体の寄生容量の値を小さくすることができるので、読み出し電圧を大きくすることができる。
【００４５】
また、第１実施形態では、電位増幅トランジスタ３２を、「Ｈ」データの読み出し動作時にオン状態になるとともに、「Ｌ」データ読み出し動作時にオフ状態になるような、しきい値電圧（約０．１Ｖ）を有するように構成することによって、読み出し動作時において、電位増幅トランジスタ３２のゲートに入力されるサブビット線の電位に応じて、電位増幅トランジスタ３２のオン／オフ状態を切換えることができるので、容易に、メインビット線に接続された電位増幅トランジスタ３２のソース／ドレインの一方を介してメインビット線の電位を制御することができる。これにより、メインビット線の電位を検出することにより、容易に、強誘電体キャパシタ３３に書き込まれた「Ｈ」データおよび「Ｌ」データの読み出しを行うことができる。
【００４６】
また、第１実施形態では、電位増幅トランジスタ３２のソース／ドレインの他方に接続される信号線ＰＡＳを設け、かつ、読み出し動作時において、メインビット線をＶｃｃ（約１．８Ｖ）でフローティング状態にするとともに、信号線ＰＡＳを０Ｖで保持するように構成することによって、サブビット線に「Ｈ」データに対応する電位（約０．１５Ｖ）が現れた場合には、電位増幅トランジスタ３２がオン状態になることにより、メインビット線と信号線ＰＡＳとが接続されて、メインビット線の電位は、信号線ＰＡＳの電位に引っ張られることにより約１．３Ｖに減少する。また、サブビット線に「Ｌ」データに対応する電位（約０．０５Ｖ）が現れた場合には、電位増幅トランジスタ３２がオフ状態のままであることにより、メインビット線の電位がＶｃｃ（約１．８Ｖ）のまま維持される。これらにより、サブビット線に現れる約０．１Ｖの電位差を約０．５Ｖに増幅してメインビット線に伝達することができる。
【００４７】
また、第１実施形態では、再書き込み動作時において、信号線ＰＡＳの電位を０ＶからＶｃｃに立ち上げることによって、再書き込み動作時において、電位増幅トランジスタ３２がオン状態になるのを抑制することができる。これにより、メインビット線と信号線ＰＡＳとが電気的に接続されるのを抑制することができるので、メインビット線の電位がＰＡＳの電位に引っ張られることにより低下するのを抑制することができる。
【００４８】
また、第１実施形態では、ソース／ドレインの他方がサブビット線に接続されるとともに、ソース／ドレインの一方がメインビット線に接続されるｎチャネルトランジスタからなるトランスファゲートトランジスタ３１を設けるとともに、トランスファゲートトランジスタ３１を、読み出し動作時にオフ状態にするとともに、再書き込み動作時にオン状態にすることによって、再書き込み動作時にメインビット線とサブビット線とを電気的に接続してデータの書き込みを行うことができる。
【００４９】
（第２実施形態）
図５は、本発明の第２実施形態による強誘電体メモリのセンスアンプおよびセンスアンプに隣接するサブアレイの内部構成の詳細を示した回路図である。図５を参照して、この第２実施形態では、上記第１実施形態と異なり、トランスファゲートトランジスタ４１および電位増幅トランジスタ４２をｐチャネルトランジスタにより構成した場合について説明する。
【００５０】
この第２実施形態では、図５に示すように、メモリセルアレイ４０には、プリチャージ手段１６と、センスアンプ２とが順に接続されている。メモリセルアレイ４０のサブアレイには、サブビット線が配置されている。サブビット線には、メインビット線とサブビット線とを接続するためのｐチャネルトランジスタからなるトランスファゲートトランジスタ４１と、サブビット線の電位に基づいてメインビット線の電位を制御するためのｐチャネルトランジスタからなる電位増幅トランジスタ４２と、データを保持するための複数の強誘電体キャパシタ３３とが設けられている。
【００５１】
このトランスファゲートトランジスタ４１は、ソース／ドレインの一方がメインビット線に接続されるとともに、ソース／ドレインの他方がサブビット線に接続されている。トランスファゲートトランジスタ４１のゲートには、信号線ＡＳＳが接続されている。また、このトランスファゲートトランジスタ４１は、再書き込み動作時にオン状態になるとともに、読み出し動作時にオフ状態になる。なお、このトランスファゲートトランジスタ４１は、本発明の「第２トランジスタ」の一例である。
【００５２】
また、第２実施形態では、電位増幅トランジスタ４２は、ソース／ドレインの一方がメインビット線に接続されるとともに、ソース／ドレインの他方が信号線ＰＡＳに接続され、かつ、ゲートがサブビット線に接続されている。また、電位増幅トランジスタ４２のゲートには、サブビット線を介してトランスファゲートトランジスタ４１のソース／ゲートの他方が接続されている。この電位増幅トランジスタ４２のしきい値電圧は、強誘電体キャパシタ３３に書き込まれたデータが「Ｌ」データの場合にサブビット線に現れる電位（約１．７５Ｖ）でオフ状態になるとともに、強誘電体キャパシタ３３に書き込まれたデータが「Ｈ」データの場合にサブビット線に現れる電位（約１．６５Ｖ）でオン状態になるような値（たとえば、約−０．１Ｖ）に設定されている。なお、電位増幅トランジスタ４２は、本発明の「第１トランジスタ」の一例である。また、「Ｈ」データおよび「Ｌ」データは、それぞれ、本発明の「第１データ」および」「第２データ」の一例である。
【００５３】
また、第２実施形態では、センスアンプ２のノードＳＮＴには、メインビット線が接続されている。また、センスアンプ２のノードＳＮＢには、メインビット線と電気的に分離された参照ビット線が接続されている。
【００５４】
図６は、本発明の第２実施形態の強誘電体メモリの動作を説明するためのタイミングチャートである。次に、図５および図６を参照して、第２実施形態による強誘電体メモリのスタンバイ時、読み出し動作の前準備、読み出し動作および再書き込み動作について説明する。なお、以下の動作説明では、６つのサブアレイのうちセンスアンプ２に隣接するサブアレイが選択されているとする。
【００５５】
（スタンバイ時）
まず、図６に示すように、スタンバイ時では、選択されているサブアレイの信号線ＡＳＳおよび選択されていないサブアレイの信号線ＡＳＳ（図示せず）は、全て０Ｖ−α（α＞トランスファゲートトランジスタ４１のしきい値電圧Ｖｔｈ）の降圧電位に保持されている。これにより、各サブビット線とメインビット線とを接続するｐチャネルトランジスタからなるトランスファゲートトランジスタ４１がオン状態になるので、各サブビット線とメインビット線とが接続された状態になっている。
【００５６】
そして、信号線ＰＣ１および／ＰＣ２は、０Ｖに保持されている。これにより、プリチャージ手段１６のｎチャネルトランジスタ１６ｃおよび１６ｄがオフ状態になるとともに、ｐチャネルトランジスタ１６ｅおよび１６ｆがオン状態になるので、メインビット線およびサブビット線がＶｃｃにプリチャージされる。
【００５７】
（読み出し前準備）
メモリへのアクセスが発生すると、まず、信号線／ＰＣ２が０ＶからＶｃｃに立ち上げられるとともに、選択されているサブアレイの信号線ＡＳＳおよび選択されていないサブアレイの信号線ＡＳＳ（図示せず）が０ＶからＶｃｃに立ち上げられる。これにより、ｐチャネルトランジスタからなるトランスファゲートトランジスタ４１がオフ状態になるので、全てのサブビット線がメインビット線から切り離される。したがって、全てのサブビット線がメインビット線から電気的に分離される。このため、サブビット線は、Ｖｃｃでフローティング状態になる。
【００５８】
次に、信号線ＰＣ１が０ＶからＶｃｃに立ち上げられる。これにより、ｎチャネルトランジスタ１６ｃおよび１６ｄがオン状態になるので、メインビット線がＶｃｃから０Ｖにプリチャージされる。そして、メインビット線が十分に０Ｖにプリチャージされた後、信号線ＰＣ１がＶｃｃから０Ｖに立ち下げられる。したがって、メインビット線は、０Ｖでフローティング状態になる。また、図示しない参照電位生成回路を用いて生成された参照電位が参照ビット線に印加されることによって、センスアンプ２のノードＳＮＢは参照電位になる。なお、参照電位は、後述する「Ｌ」データ読み出し動作時にメインビット線に出力される電位（０Ｖ）と、「Ｈ」データ読み出し動作時にメインビット線に出力される電位（約０．５Ｖ）との中間の電位（たとえば、約０．２５Ｖ）に設定される。
【００５９】
（読み出し動作）
読み出し動作では、まず、選択されたサブアレイの選択ワード線ＷＬがＶｃｃから０Ｖに立ち下げられる。これにより、選択された強誘電体キャパシタ３３に書き込まれたデータ（「Ｌ」データまたは「Ｈ」データ）に対応する電位（読み出し電圧）が、選択されているサブアレイのサブビット線に現れる。具体的には、たとえば、強誘電体キャパシタ３３に書き込まれたデータが「Ｌ」データの場合には、Ｖｃｃ（約１．８Ｖ）−約０．０５Ｖがサブビット線に現れるとともに、強誘電体キャパシタ３３に書き込まれたデータが「Ｈ」データの場合には、Ｖｃｃ（約１．８Ｖ）−約０．１５Ｖがサブビット線に現れる。
【００６０】
ここで、上述したように、ｐチャネルトランジスタからなる電位増幅トランジスタ４２のしきい値電圧は約−０．１Ｖに設定されている。このとき、信号線ＰＡＳの電位がＶｃｃ（約１．８Ｖ）であるので、サブビット線に「Ｌ」データに対応する約１．７５Ｖの電位が現れた場合には、電位増幅トランジスタ４２のソース−ゲート間の電位差Ｖｇｓは、約−０．０５Ｖになる。したがって、電位増幅トランジスタ４２は、オフ状態のままであるので、メインビット線の電位が０Ｖのまま維持される。その一方、サブビット線に「Ｈ」データに対応する約１．６５Ｖの電位が現れた場合には、電位増幅トランジスタ４２のソース−ゲート間の電位差Ｖｇｓは、約−０．１５Ｖになる。したがって、電位増幅トランジスタ４２は、オン状態になるので、メインビット線の電位が信号線ＰＡＳの電位（Ｖｃｃ）に引っ張られることによりの約０．５Ｖに増加する。つまり、第２実施形態では、「Ｌ」データが読み出された場合のメインビット線の電位（０Ｖ）と、「Ｈ」データが読み出された場合のメインビット線の電位（約０．５Ｖ）との電位差（約０．５Ｖ）が、「Ｌ」データが読み出された場合のサブビット線の電位（約１．７５Ｖ）と、「Ｈ」データが読み出された場合のメインビット線の電位（約１．６５Ｖ）との電位差（約０．１Ｖ）よりも大きくなるので、電位差が増幅されるといえる。なお、この第２実施形態では、上記第１実施形態と異なり、メインビット線に現れる電位は、「Ｌ」データの場合（０Ｖ）よりも「Ｈ」データの場合（約０．５Ｖ）の方が高くなるため、メインビット線のデータはサブビット線のデータと逆にならずに同じになる。
【００６１】
そして、メインビット線に伝達された読み出し電圧がセンスアンプ２のノードＳＮＴまで伝達されるのを見計らって、信号線ＳＥが０ＶからＶｃｃに立ち上げられるとともに、信号線／ＳＥがＶｃｃから０Ｖに立ち下げられる。これにより、センスアンプ２のｐチャネルトランジスタ２３はオン状態になるので、Ｖｃｃの電圧が供給される。また、ｎチャネルトランジスタ２４もオン状態となるので、接地電位（０Ｖ）が供給される。これにより、センスアンプ２は活性化される。そして、メインビット線の電位（０Ｖまたは約０．５Ｖ）が伝達されるノードＳＮＴの電位と、参照電位（約０．２５Ｖ）が伝達されるノードＳＮＢの電位との差動増幅が行われ、強誘電体キャパシタ３３からのデータの読み出しが行われる。なお、第２実施形態では、上記第１実施形態と異なり、読み出し動作時にセンスアンプ２の同一極性側のノードＳＮＴに接続することにより、メインビット線のデータと、センスアンプ２のデータとが逆にならないように構成している。これにより、センスアンプ２では、サブビット線のデータ（選択された強誘電体キャパシタ３３からなるメモリセルに書き込まれていたデータ）と同じデータを読み出すことが可能になる。
【００６２】
具体的には、たとえば、「Ｌ」データが読み出された場合には、ノードＳＮＢの電位が約０．２５Ｖ、ノードＳＮＴの電位が約０Ｖとなるので、センスアンプ２での増幅後には、ノードＳＮＢの電位がＶｃｃ、ノードＳＮＴの電位が０Ｖとなる。その一方、「Ｈ」データが読み出された場合には、ノードＳＮＢの電位が約０．２５Ｖ、ノードＳＮＴの電位が約０．５Ｖとなるので、センスアンプ２での増幅後には、ノードＳＮＢの電位が０Ｖ、ノードＳＮＴの電位がＶｃｃとなる。
【００６３】
（読み出しデータの再書き込み）
その後、強誘電体キャパシタ３３からなるメモリセルへの読み出しデータの再書き込みが行われる。まず、選択されたサブアレイの信号線ＡＳＳをＶｃｃから０Ｖ−αの降圧電位に立ち下げる。これにより、トランスファゲートトランジスタ４１がオン状態になるので、メインビット線と選択されたサブビット線とが電気的に接続される。したがって、ノードＳＮＴの電位（再書き込み電位）がメインビット線を介してサブビット線に伝達される。ここで、第２実施形態の再書き込み動作時には、読み出し動作時と同様に、メインビット線を同一極性側のノードＳＮＴに接続している。これにより、読み出されたデータと同じデータがサブビット線を介して強誘電体キャパシタ３３からなるメモリセルに再書き込みされる。
【００６４】
なお、このとき、信号線ＰＡＳの電位をＶｃｃから０Ｖに立ち下げておく。これにより、ｐチャネルトランジスタからなる電位増幅トランジスタ４２のゲートに接続されるサブビット線の電位が０Ｖにされた場合にも、電位増幅トランジスタ４２のソース−ゲート間にしきい値電圧を超える電位差が発生するのを抑制することができるので、再書き込み時に電位増幅トランジスタ４２がオン状態になるのが抑制される。
【００６５】
そして、「Ｈ」データを再書き込みする場合には、選択されたサブビット線にノードＳＮＴからＶｃｃが伝達されるとともに、ワード線ＷＬは０Ｖにされる。これにより、強誘電体キャパシタ３３には、「Ｈ」データが再書き込みされる。その後、ワード線が０ＶからＶｃｃに立ち上げられる。「Ｌ」データを再書き込みする場合には、選択されたサブビット線にノードＳＮＴから０Ｖが伝達されるとともに、ワード線ＷＬがＶｃｃにされる。これにより、強誘電体キャパシタ３３には、「Ｌ」データが再書き込みされる。その後、信号線ＳＥがＶｃｃから０Ｖに立ち下げられるとともに、信号線／ＳＥが０ＶからＶｃｃに立ち上げられる。また、信号線ＰＡＳが０ＶからＶｃｃに立ち上げられるとともに、信号線／ＰＣ２がＶｃｃから０Ｖに立ち下げられる。これらの動作により、スタンバイ状態に戻る。
【００６６】
第２実施形態では、上記のように、サブビット線にゲートが接続されるとともに、メインビット線にソース／ドレインの一方が接続され、読み出し動作時において、サブビット線の電位に基づいてメインビット線の電位を制御するｐチャネルトランジスタからなる電位増幅トランジスタ４２を設けることによって、１つのｐチャネルトランジスタからなる電位増幅トランジスタ４２により、読み出し動作時にサブビット線の電位に基づいてメインビット線の電位を制御することができるので、その分、トランジスタの数が増加するのを抑制することができる。これにより、強誘電体メモリのチップ面積の増加を抑制することができる。また、第２実施形態では、上記第１実施形態と異なり、メインビット線に現れる電位は、「Ｌ」データの場合（０Ｖ）よりも「Ｈ」データの場合（約０．５Ｖ）の方が高くなるため、メインビット線のデータはサブビット線のデータと逆にならずに同じになる。このため、第２実施形態では、上記第１実施形態と異なり、反転手段１５のｎチャネルトランジスタ１５ａおよび１５ｂを設ける必要がないので、その分、強誘電体メモリのチップ面積の増加をより抑制することができる。
【００６７】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００６８】
（第３実施形態）
図７は、本発明の第３実施形態による強誘電体メモリのメモリセルアレイの選択および非選択のサブアレイを示した概略図である。図８は、図７に示した第３実施形態による強誘電体メモリのセンスアンプおよびメモリセルアレイの内部構成の詳細を示した回路図である。図７および図８を参照して、上記第１実施形態と異なり、複数のサブアレイのサブビット線がｎチャネルトランジスタ５１ａ〜５１ｅにより接続されるとともに、非選択のサブアレイを接地電位（固定電位）に接続するためのｎチャネルトランジスタ５２ａおよび５２ｂを含むメモリセルアレイ５０について説明する。
【００６９】
この第３実施形態では、図７および図８に示すように、メモリセルアレイ５０は、６つのサブアレイ１〜６に分割されている。そして、サブアレイ１〜６には、それぞれ、サブビット線１〜６が配置されている。
【００７０】
ここで、第３実施形態では、各々のサブビット線１〜６間に、それぞれ、各々のサブビット線１〜６を接続するためのｎチャネルトランジスタ５１ａ〜５１ｅが設けられている。また、ｎチャネルトランジスタ５１ａ〜５１ｅのゲートには、それぞれ、信号線ＳＢ１〜ＳＢ５が設けられている。また、サブアレイ１〜６により構成されるメモリセルアレイ５０の両端には、サブビット線１〜６のうちの非選択のサブビット線１、２、４〜６を接地電位（固定電位）に接続するためのｎチャネルトランジスタ５２ａおよび５２ｂが配置されている。ｎチャネルトランジスタ５２ａおよび５２ｂのゲートには、それぞれ、信号線ＳＢ０およびＳＢ６が接続されている。またｎチャネルトランジスタ５２ａのソース／ドレインの一方は、サブビット線１に接続されており、ｎチャネルトランジスタ５２ａのソース／ドレインの他方は、接地配線（ＧＮＤ配線）５３ａに接続されている。また、ｎチャネルトランジスタ５２ｂのソース／ドレインの一方は、サブビット線６に接続されており、ｎチャネルトランジスタ５２ｂのソース／ドレインの他方は、接地配線（ＧＮＤ配線）５３ｂに接続されている。なお、ｎチャネルトランジスタ５１ａ〜５１ｅは、本発明の「第３トランジスタ」の一例である。
【００７１】
図９は、本発明の第３実施形態の強誘電体メモリの動作を説明するためのタイミングチャートである。次に、図８および図９を参照して、第３実施形態による強誘電体メモリのスタンバイ時および読み出し動作の前準備について説明する。なお、以下の動作説明では、サブアレイ１〜６のうちサブアレイ３が選択されているとする。また、読み出し動作および読み出しデータの再書き込みについては、上記第１実施形態と同様であるので省略する。
【００７２】
（スタンバイ時）
まず、図９に示すように、スタンバイ時では、信号線ＡＳＳ１〜ＡＳＳ６は、全てＶｃｃ＋α（α＞トランスファゲートトランジスタ３１のしきい値電圧Ｖｔｈ）の昇圧電位に保持されている。これにより、各サブビット線１〜６とメインビット線とを接続するトランスファゲートトランジスタ３１がオン状態になるので、各サブビット線１〜６とメインビット線とが接続された状態になっている。
【００７３】
また、信号線ＳＢ１〜ＳＢ５も、全てＶｃｃに保持されている。これにより、各サブビット線１〜６の間に配置されたｎチャネルトランジスタ５１ａ〜５１ｅがオン状態になるので、全てのサブビット線１〜６が接続された状態になっている。
【００７４】
また、信号線ＴＧＲおよびＴＧＷも、全てＶｃｃ＋α（α＞ｎチャネルトランジスタ１５ａおよび１５ｂのしきい値電圧Ｖｔｈ）の昇圧電位に保持されている。これにより、ＳＮＢ側ビット線とメインビット線とが接続されるとともに、ＳＮＴ側ビット線とメインビット線とが接続された状態になっている。
【００７５】
そして、信号線ＰＣ１、／ＰＣ２、ＳＢ０およびＳＢ６とがＶｃｃに保持されている。これにより、プリチャージ手段１６のｎチャネルトランジスタ１６ｃおよび１６ｄがオン状態になるとともに、ｐチャネルトランジスタ１６ｅおよび１６ｆがオフ状態になり、かつ、接地配線５３ａおよび５３ｂと接続するためのｎチャネルトランジスタ５２ａおよび５２ｂもオン状態になるので、ＳＮＴ側ビット線、ＳＮＢ側ビット線、メインビット線およびサブビット線１〜６が接地電位（０Ｖ）にプリチャージされる。
【００７６】
（読み出し動作の前準備）
メモリへのアクセスが発生すると、まず、信号線ＰＣ１がＶｃｃから０Ｖに立ち下げられるとともに、サブアレイ１〜６の信号線ＡＳＳ１〜６がＶｃｃから０Ｖに立ち下げられる。これにより、サブビット線１〜６のトランスファゲートトランジスタ３１がオフ状態になるので、サブビット線１〜６とメインビット線とが切り離される。
【００７７】
また、選択されたサブビット線３の両端のｎチャネルトランジスタ５１ｂおよび５１ｃの信号線ＳＢ２およびＳＢ３が、それぞれ、Ｖｃｃから０Ｖに立ち下げられる。これにより、サブビット線２と３とを接続するｎチャネルトランジスタ５１ｂと、サブビット線３と４とを接続するｎチャネルトランジスタ５１ｃとがオフ状態にされる。したがって、選択されたサブビット線３は選択されていない他のサブビット線１、２、４〜６と電気的に分離される。このため、選択されたサブビット線３は、０Ｖでフローティング状態になる。その一方、信号線ＳＢ０、１、４〜６は、Ｖｃｃのまま維持される。これにより、選択されていないサブアレイ１、２のサブビット線１、２は、接地配線５３ａを介して接地電位（０Ｖ）に接続されるとともに、選択されていないサブアレイ４〜６のサブビット線４〜６は、接地配線５３ｂを介して接地電位（０Ｖ）に接続される。
【００７８】
次に、信号線／ＰＣ２がＶｃｃから０Ｖに立ち下げられる。これにより、ｐチャネルトランジスタ１６ｅおよび１６ｆがオン状態になるので、ＳＮＴ側ビット線およびＳＮＢ側ビット線を介して、メインビット線が０ＶからＶｃｃにプリチャージされる。そして、メインビット線が十分にＶｃｃにプリチャージされた後、信号線／ＰＣ２が０ＶからＶｃｃに立ち上げられる。次に、信号線ＴＧＷがＶｃｃから０Ｖに立ち下げられる。これにより、ｎチャネルトランジスタ１５ａがオフ状態になるので、ＳＮＴ側ビット線とメインビット線とが電気的に分離される。したがって、メインビット線は、Ｖｃｃ（約１．８Ｖ）でフローティング状態になる。また、図示しない参照電位生成回路を用いて生成された参照電位がＳＮＴ側ビット線に印加されることによって、センスアンプ２のノードＳＮＴは参照電位になる。なお、参照電位は、後述する「Ｌ」データ読み出し動作時にメインビット線に出力される電位と、「Ｈ」データ読み出し動作時にメインビット線に出力される電位との中間の電位に設定される。
【００７９】
第３実施形態では、上記のように、サブビット線１〜６を互いに接続するｎチャネルトランジスタ５１ａ〜５１ｅを設け、かつ、読み出し動作時に、ｎチャネルトランジスタ５１ａを介して非選択のサブアレイ１、２のサブビット線１、２を接続するとともに、ｎチャネルトランジスタ５１ｄおよび５１ｅを介して非選択のサブアレイ４〜６のサブビット線４〜６を接続するように構成することによって、選択されていないサブビット線１、２および４〜６をメモリセルアレイ５０の両端の接地電位に接続することができる。これにより、選択されていないサブビット線１、２および４〜６が、フローティング状態になることを防止することができる。その結果、サブビット線にノイズが伝播するのを防止することができるため、ディスターブ現象を抑制することができる。また、接地配線５３ａおよび５３ｂを、メモリセルアレイ５０の両端に配置することによって、サブアレイの数が増加した場合にも、固定電位（接地配線５３ａおよび５３ｂ）の数は２つでよいので、複数のサブアレイを含むメモリセルアレイ５０のチップ面積の増加を抑制することができる。
【００８０】
また、第３実施形態では、上記のように、メモリセルアレイ５０の両端に配置され、接地配線５３ａおよび５３ｂに接続するｎチャネルトランジスタ５２ａおよび５２ｂを設けるとともに、読み出し動作時に、ｎチャネルトランジスタ５１ａ、５１ｄおよび５１ｅにより接続された非選択のサブアレイ１、２、４〜６のサブビット線１、２、４〜６を、ｎチャネルトランジスタ５２ａおよび５２ｂを介して接地配線５３ａおよび５３ｂに接続することによって、容易に、複数の非選択のサブアレイ１、２、４〜６のサブビット線１、２、４〜６をメモリセルアレイ５０の両端に接地することができる。
【００８１】
また、第３実施形態では、上記のように、読み出し動作時に、選択されたサブアレイ３のサブビット線３の両端に位置するｎチャネルトランジスタ５１ｂおよび５１ｃをオフ状態にするとともに、選択されていないサブビット線１、２、４〜６間に位置するｎチャネルトランジスタ５１ａ、５１ｄおよび５１ｅをオン状態にすることによって、選択されたサブビット線３を選択されていないサブビット線１、２および４〜６と電気的に分離しながら、選択されていないサブビット線１、２、４〜６をｎチャネルトランジスタ５１ａ、５１ｄおよび５１ｅを介してメモリセルアレイ５０の両端の接地配線５３ａおよび５３ｂに接続することができる。
【００８２】
なお、第３実施形態のその他の効果は、上記第１実施形態と同様である。
【００８３】
（第４実施形態）
図１０は、本発明の第４実施形態による強誘電体メモリのセンスアンプおよびセンスアンプに隣接するサブアレイの内部構成の詳細を示した回路図である。図１、図２および図１０を参照して、第４実施形態による強誘電体メモリの構成について説明する。なお、この第４実施形態では、本発明のメモリの一例として、単純マトリックス型の強誘電体メモリについて説明する。
【００８４】
第４実施形態の単純マトリックス型の強誘電体メモリの全体構成およびメモリセルアレイ１００の構成は、図１および図２に示す上記第１実施形態と同様である。
【００８５】
ここで第４実施形態では、図１０に示すように、メモリセルアレイ１００には、プリチャージ手段１１５と、ｐチャネルトランジスタからなる電位増幅トランジスタ１１６と、トランスファゲートトランジスタ１１７と、センスアンプ１０２とが順に接続されている。なお、電位増幅トランジスタ１１６は、本発明の「第４トランジスタ」の一例である。メモリセルアレイ１００のサブアレイには、サブビット線が配置されている。サブビット線には、それぞれ、メインビット線とサブビット線とを接続するためのｎチャネルトランジスタからなるトランスファゲートトランジスタ１３１と、サブビット線の電位に基づいてメインビット線の電位を制御するためのｎチャネルトランジスタからなる電位増幅トランジスタ１３２とが設けられている。なお、電位増幅トランジスタ１３２は、本発明の「第１トランジスタ」の一例である。
【００８６】
このトランスファゲートトランジスタ１３１は、ソース／ドレインの一方がメインビット線に接続されるとともに、ソース／ドレインの他方がサブビット線に接続されている。トランスファゲートトランジスタ１３１のゲートには、信号線ＡＳＳ１が接続されている。また、このトランスファゲートトランジスタ１３１は、読み出し動作時にオフ状態になる。なお、このトランスファゲートトランジスタ１３１は、本発明の「第２トランジスタ」の一例である。
【００８７】
また、第４実施形態では、電位増幅トランジスタ１３２は、ソース／ドレインの一方がメインビット線に接続されるとともに、ソース／ドレインの他方が信号線ＰＡＳ１に接続され、かつ、ゲートがサブビット線に接続されている。また、電位増幅トランジスタ１３２のゲートには、サブビット線を介してトランスファゲートトランジスタ１３１のソース／ゲートの他方が接続されている。この電位増幅トランジスタ１３２のしきい値電圧は、強誘電体キャパシタ１３３に書き込まれたデータが「Ｈ」データの場合にサブビット線に現れる電位（約０．１５Ｖ）でオン状態になるとともに、強誘電体キャパシタ１３３に書き込まれたデータが「Ｌ」データの場合にサブビット線に現れる電位（約０．０５Ｖ）でオフ状態になるような値（たとえば、約０．１Ｖ）に設定されている。なお、強誘電体キャパシタ１３３は、本発明の「記憶手段」の一例である。また、「Ｈ」データおよび「Ｌ」データは、それぞれ、本発明の「第１データ」および「第２データ」の一例である。
【００８８】
プリチャージ手段１１５は、接地電位にプリチャージするためのプリチャージ部１１５ａと、電源電位（Ｖｃｃ）にプリチャージするためのプリチャージ部１１５ｂとを含んでいる。プリチャージ部１１５ａは、メインビット線と接地電位との間に接続されたｎチャネルトランジスタ１１５ｃと、ＳＮＢ側ビット線と接地電位との間に接続されたｎチャネルトランジスタ１１５ｄとから構成されている。ｎチャネルトランジスタ１１５ｃおよび１１５ｄのゲートには、信号線ＰＣ１が接続されている。プリチャージ部１１５ｂは、メインビット線と電源電位（Ｖｃｃ）との間に接続されたｐチャネルトランジスタ１１５ｅと、ＳＮＢ側ビット線と電源電位（Ｖｃｃ）との間に接続されたｐチャネルトランジスタ１１５ｆとから構成されている。ｐチャネルトランジスタ１１５ｅおよび１１５ｆのゲートには、信号線／ＰＣ２が接続されている。
【００８９】
また、第４実施形態では、電位増幅トランジスタ１１６は、ｎチャネルトランジスタからなる電位増幅トランジスタ１３２と逆極性のｐチャネルトランジスタからなるとともに、メインビット線の電位に基づいてＳＮＴ側ビット線の電位を制御するために設けられている。この電位増幅トランジスタ１１６は、ソース／ドレインの一方が信号線ＰＡＳ２に接続されているとともに、ソース／ドレインの他方がＳＮＴ側ビット線に接続され、かつ、ゲートがメインビット線に接続されている。この電位増幅トランジスタ１１６のしきい値電圧は、強誘電体キャパシタ１３３に書き込まれたデータが「Ｈ」データの場合にメインビット線に現れる電位（約１．３Ｖ）でオン状態になるとともに、強誘電体キャパシタ１３３に書き込まれたデータが「Ｌ」データの場合にメインビット線に現れる電位（約１．８Ｖ）でオフ状態になるような値（たとえば、約−０．２５Ｖ）に設定されている。センスアンプ１０２は、２つのＣＭＯＳインバータ回路１２１および１２２の入出力が互いにクロスカップル接続することにより構成されている。ＣＭＯＳインバータ回路１２１は、ｐチャネルトランジスタ１２１ａおよびｎチャネルトランジスタ１２１ｂによって構成されているとともに、ＣＭＯＳインバータ回路１２２は、ｐチャネルトランジスタ１２２ａおよびｎチャネルトランジスタ１２２ｂによって構成されている。また、ｐチャネルトランジスタ１２１ａおよび１２２ａの一方のソース／ドレインには、ｐチャネルトランジスタ１２３を介して、電源電位（Ｖｃｃ）が接続されている。ｎチャネルトランジスタ１２１ｂおよび１２２ｂの一方のソース／ドレインは、ｎチャネルトランジスタ１２４を介して接地されている。ｐチャネルトランジスタ１２３のゲートおよびｎチャネルトランジスタ１２４のゲートには、それぞれ、信号線／ＳＥおよびＳＥが接続されている。また、ｐチャネルトランジスタ１２２ａおよびｎチャネルトランジスタ１２２ｂのゲートは、ノードＳＮＢに接続されているとともに、ｐチャネルトランジスタ１２１ａおよびｎチャネルトランジスタ１２１ｂのゲートは、ノードＳＮＴに接続されている。また、ノードＳＮＢには、ＳＮＢ側ビット線が接続されているとともに、ノードＳＮＴには、ＳＮＴ側ビット線が接続されている。
【００９０】
図１１は、本発明の第４実施形態の強誘電体メモリの動作を説明するためのタイミングチャートである。次に、図１１を参照して、第４実施形態による強誘電体メモリのスタンバイ時、読み出し動作の前準備、読み出し動作および読み出しデータの再書き込みについて説明する。なお、以下の動作説明では、４つのサブアレイのうちセンスアンプ１０２に隣接するサブアレイが選択されているとする。
【００９１】
（スタンバイ時）
まず、図１１に示すように、スタンバイ時では、選択されているサブアレイの信号線ＡＳＳ１および選択されていないサブアレイの信号線ＡＳＳ１（図示せず）は、全てＶｃｃ＋α（α＞トランスファゲートトランジスタ１３１のしきい値電圧Ｖｔｈ）の昇圧電位に保持されている。これにより、各サブビット線とメインビット線とを接続するトランスファゲートトランジスタ１３１がオン状態になるので、各サブビット線とメインビット線とが接続された状態になっている。
【００９２】
また、信号線ＡＳＳ２も同様にＶｃｃ＋αの昇圧電位に保持されている。これにより、センスアンプ１０２のノードＳＮＴとメインビット線とを接続するトランスファゲートトランジスタ１１７がオン状態になるので、センスアンプ１０２のノードＳＮＴとメインビット線とが接続された状態になっている。
【００９３】
そして、信号線ＰＣ１および／ＰＣ２は、Ｖｃｃに保持されている。これにより、プリチャージ手段１１５のｎチャネルトランジスタ１１５ｃおよび１１５ｄがオン状態になるとともに、ｐチャネルトランジスタ１１５ｅおよび１１５ｆがオフ状態になるので、ＳＮＢ側ビット線、メインビット線およびサブビット線が接地電位（０Ｖ）にプリチャージされる。
【００９４】
（読み出し前準備）
強誘電体メモリへのアクセスが発生すると、まず、信号線ＰＣ１がＶｃｃから０Ｖに立ち下げられるとともに、選択されているサブアレイの信号線ＡＳＳ１および選択されていないサブアレイの信号線ＡＳＳ１（図示せず）がＶｃｃから０Ｖに立ち下げられる。これにより、トランスファゲートトランジスタ１３１がオフ状態になるので、全てのサブビット線がメインビット線から切り離される。したがって、全てのサブビット線がメインビット線から電気的に分離される。このため、サブビット線は、０Ｖでフローティング状態になる。
【００９５】
また、同時に信号線ＡＳＳ２がＶｃｃから０Ｖに立ち下げられる。これにより、トランスファゲートトランジスタ１１７がオフ状態になるので、センスアンプ１０２のノードＳＮＴがメインビット線から切り離される。このため、メインビット線は、０Ｖでフローティング状態になる。
【００９６】
次に、信号線／ＰＣ２がＶｃｃから０Ｖに立ち下げられる。これにより、ｐチャネルトランジスタ１１５ｅおよび１１５ｆがオン状態になるので、ＳＮＢ側ビット線およびメインビット線が０ＶからＶｃｃにプリチャージされる。そして、メインビット線が十分にＶｃｃにプリチャージされた後、信号線／ＰＣ２が０ＶからＶｃｃに立ち上げられる。したがって、メインビット線は、Ｖｃｃ（約１．８Ｖ）でフローティング状態になる。そして、信号線ＰＡＳ２が０ＶからＶｃｃに立ち上げられる。また、図示しない参照電位生成回路を用いて生成された参照電位がＳＮＢ側ビット線に印加されることによって、センスアンプ１０２のノードＳＮＢは参照電位になる。なお、参照電位は、後述する「Ｌ」データ読み出し動作時にＳＮＴ側ビット線に出力される電位（約０Ｖ）と、「Ｈ」データ読み出し動作時にＳＮＴ側ビット線に出力される電位（約１．０Ｖ）との中間の電位（たとえば、約０．５Ｖ）に設定される。一方、ＳＮＴ側ビット線が接地電位（０Ｖ）に接続されることによって、センスアンプ１０２のノードＳＮＴは接地電位（０Ｖ）に設定される。その後、ＳＮＴ側ビット線は、約０Ｖでフローティング状態にされる。
【００９７】
（読み出し動作）
読み出し動作では、まず、選択されたサブアレイの選択ワード線ＷＬが０ＶからＶｃｃに立ち上げられる。これにより、選択された強誘電体キャパシタ１３３に書き込まれたデータ（「Ｌ」データまたは「Ｈ」データ）に対応する電位（読み出し電圧）が、選択されたサブアレイのサブビット線に現れる。具体的には、たとえば、強誘電体キャパシタ１３３に書き込まれたデータが「Ｌ」データの場合には、約０．０５Ｖがサブビット線に現れるとともに、強誘電体キャパシタ１３３に書き込まれたデータが「Ｈ」データの場合には、約０．１５Ｖがサブビット線に現れる。
【００９８】
ここで、上述したように、ｎチャネルトランジスタからなる電位増幅トランジスタ１３２のしきい値電圧は約０．１Ｖに設定されている。このとき、信号線ＰＡＳ１の電位が０Ｖであるので、サブビット線に「Ｌ」データに対応する約０．０５Ｖの電位が現れた場合には、電位増幅トランジスタ１３２のソース−ゲート間の電位差Ｖｇｓは、約０．０５Ｖになる。したがって、電位増幅トランジスタ１３２は、オフ状態のままであるので、メインビット線の電位がＶｃｃ（約１．８Ｖ）のまま維持される。その一方、サブビット線に「Ｈ」データに対応する約０．１５Ｖの電位が現れた場合には、電位増幅トランジスタ１３２のソース−ゲート間の電位差Ｖｇｓは、約０．１５Ｖになる。したがって、電位増幅トランジスタ１３２は、オン状態になるので、メインビット線の電位が信号線ＰＡＳ１の電位（０Ｖ）に引っ張られることにより約１．３Ｖに減少する。つまり、第４実施形態では、「Ｌ」データが読み出された場合のメインビット線の電位（約１．８Ｖ）と、「Ｈ」データが読み出された場合のメインビット線の電位（約１．３Ｖ）との電位差（約０．５Ｖ）が、「Ｌ」データが読み出された場合のサブビット線の電位（約０．０５Ｖ）と、「Ｈ」データが読み出された場合のメインビット線の電位（約０．１５Ｖ）との電位差（約０．１Ｖ）よりも大きくなるので、電位差が増幅されるといえる。
【００９９】
また、第４実施形態では、ｐチャネルトランジスタからなる電位増幅トランジスタ１１６のしきい値電圧は約−０．２５Ｖに設定されている。そして、信号線ＰＡＳ２の電位がＶｃｃ（約１．８Ｖ）であるので、メインビット線の電位が「Ｌ」データに対応する約１．８Ｖに維持される場合には、電位増幅トランジスタ１１６のソース−ゲート間の電位差Ｖｇｓは、約０Ｖになる。したがって、電位増幅トランジスタ１１６は、オフ状態のままであるので、ＳＮＴ側ビット線の電位が約０Ｖのまま維持される。その一方、メインビット線に「Ｈ」データに対応する約１．３Ｖの電位が現れた場合には、電位増幅トランジスタ１１６のソース−ゲート間の電位差Ｖｇｓは、約−０．５Ｖになる。したがって、電位増幅トランジスタ１１６は、オン状態になるので、ＳＮＴ側ビット線の電位が信号線ＰＡＳ２の電位（１．８Ｖ）に引っ張られることにより０Ｖから約１．０Ｖに増加する。つまり、第４実施形態では、「Ｌ」データが読み出された場合のＳＮＴ側ビット線の電位（約０Ｖ）と、「Ｈ」データが読み出された場合のＳＮＴ側ビット線の電位（約１．０Ｖ）との電位差（約１．０Ｖ）が、「Ｌ」データが読み出された場合のメインビット線の電位（約１．８Ｖ）と、「Ｈ」データが読み出された場合のメインビット線の電位（約１．３Ｖ）との電位差（約０．５Ｖ）よりも大きくなるので、電位差が増幅されたといえる。
【０１００】
そして、ＳＮＴ側ビット線に伝達された読み出し電圧がセンスアンプ１０２のノードＳＮＴまで伝達されるのを見計らって、信号線ＳＥが０ＶからＶｃｃに立ち上げられるとともに、信号線／ＳＥがＶｃｃから０Ｖに立ち下げられる。これにより、センスアンプ１０２のｐチャネルトランジスタ１２３はオン状態になるので、Ｖｃｃの電圧が供給される。また、ｎチャネルトランジスタ１２４もオン状態となるので、接地電位（０Ｖ）が供給される。これにより、センスアンプ１０２は活性化される。そして、ＳＮＴ側ビット線の電位（約０Ｖまたは約１．８Ｖ）が伝達されるノードＳＮＴの電位と、参照電位（約０．９Ｖ）が伝達されるノードＳＮＢの電位との差動増幅が行われ、強誘電体キャパシタ１３３からのデータの読み出しが行われる。
【０１０１】
具体的には、たとえば、「Ｌ」データが読み出された場合には、ノードＳＮＴの電位が約０Ｖ、ノードＳＮＢの電位が約０．５Ｖとなるので、センスアンプ１０２での増幅後には、ノードＳＮＴの電位が０Ｖ、ノードＳＮＢの電位がＶｃｃとなる。その一方、「Ｈ」データが読み出された場合には、ノードＳＮＴの電位が約１．０Ｖ、ノードＳＮＢの電位が約０．５Ｖとなるので、センスアンプ１０２での増幅後には、ノードＳＮＴの電位がＶｃｃ、ノードＳＮＢの電位が０Ｖとなる。
【０１０２】
（読み出しデータの再書き込み）
その後、強誘電体キャパシタ１３３からなるメモリセルへの読み出しデータの再書き込みが行われる。まず、信号線ＡＳＳ２を０ＶからＶｃｃ＋αの昇圧電位に立ち上げる。これにより、トランスファゲートトランジスタ１１７がオン状態になるので、センスアンプ１０２のノードＳＮＴとメインビット線とが電気的に接続される。そして、選択されたサブアレイの信号線ＡＳＳ１を０ＶからＶｃｃ＋αの昇圧電位に立ち上げる。これにより、トランスファゲートトランジスタ１３１がオン状態になるので、メインビット線と選択されたサブビット線とが電気的に接続される。したがって、ノードＳＮＴの電位（再書き込み電位）がメインビット線を介してサブビット線に伝達される。
【０１０３】
なお、このとき、信号線ＰＡＳ１の電位を０ＶからＶｃｃに立ち上げておく。これにより、電位増幅トランジスタ１３２のゲートに接続されるサブビット線の電位がＶｃｃにされた場合にも、電位増幅トランジスタ１３２のソース−ゲート間にしきい値電圧を超える電位差が発生するのを抑制することが可能になるので、再書き込み動作時に電位増幅トランジスタ１３２がオン状態になるのが抑制される。
【０１０４】
また、同様に、信号線ＰＡＳ２の電位をＶｃｃから０Ｖに立ち下げておく。これにより、電位増幅トランジスタ１１６のゲートに接続されるメインビット線の電位が０Ｖにされた場合にも、電位増幅トランジスタ１１６のソース−ゲート間にしきい値電圧を超える電位差が発生するのを抑制することが可能になるので、再書き込み動作時に電位増幅トランジスタ１１６がオン状態になることが抑制される。
【０１０５】
そして、「Ｌ」データを再書き込みする場合には、選択されたサブビット線にノードＳＮＴから０Ｖが伝達されるとともに、ワード線ＷＬは、Ｖｃｃにされる。これにより、強誘電体キャパシタ１３３には、「Ｌ」データが再書き込みされる。その後、ワード線ＷＬがＶｃｃから０Ｖに立ち下げられる。「Ｈ」データを再書き込みする場合には、選択されたサブビット線にノードＳＮＴからＶｃｃが伝達されるとともに、ワード線ＷＬが０Ｖにされる。これにより、強誘電体キャパシタ１３３には、「Ｈ」データが再書き込みされる。その後、信号線ＳＥがＶｃｃから０Ｖに立ち下げられるとともに、信号線／ＳＥが０ＶからＶｃｃに立ち上げられる。また、信号線ＰＡＳ１がＶｃｃから０Ｖに立ち下げられるとともに、信号線ＰＣ１が０ＶからＶｃｃに立ち上げられる。これらの動作により、スタンバイ状態に戻る。
【０１０６】
第４実施形態では、上記のように、メインビット線にゲートが接続されるとともに、ＳＮＴ側ビット線にソース／ドレインの一方が接続され、読み出し動作時において、メインビット線の電位に基づいてＳＮＴ側ビット線の電位を制御するｎチャネルトランジスタからなる電位増幅トランジスタ１３２と逆極性のｐチャネルトランジスタからなる電位増幅トランジスタ１１６を設けることによって、読み出し動作時にサブビット線からメインビット線に読出された電位がｎチャネルトランジスタからなる電位増幅トランジスタ１３２に増幅された後に、さらに逆極性のｐチャネルトランジスタからなる電位増幅トランジスタ１１６によっても増幅されるので、メインビット線の電位をセンスアンプ１０２で差動増幅するのに必要な電位まで駆動するための時間を短くすることができる。これにより、単純マトリックス型の強誘電体メモリの読み出し動作に必要な時間を短くすることができる。
【０１０７】
また、第４実施形態では、ｎチャネルトランジスタからなる電位増幅トランジスタ１３２およびｐチャネルトランジスタからなる電位増幅トランジスタ１１６を設けることによって、サブビット線に「Ｈ」データに対応する電位が現れた場合には、電位増幅トランジスタ１３２によりメインビット線に「Ｌ」データに対応する電位が現れることに起因して、電位増幅トランジスタ１１６によりＳＮＴ側ビット線に「Ｈ」データに対応する電位が現れるとともに、サブビット線に「Ｌ」データに対応する電位が現れた場合には、電位増幅トランジスタ１３２によりメインビット線に「Ｈ」データに対応する電位が現れることに起因して、電位増幅トランジスタ１１６によりＳＮＴ側ビット線に「Ｌ」データに対応する電位が現れる。これにより、電位増幅トランジスタ１３２および１１６を用いて増幅を行った場合にも、サブビット線に現れるデータと、センスアンプ１０２に伝達されるＳＮＴ側ビット線に現れるデータとが逆になるのを抑制することができる。
【０１０８】
また、第４実施形態では、電位増幅トランジスタ１３２を、「Ｈ」データの読み出し動作時にオン状態になるとともに、「Ｌ」データ読み出し動作時にオフ状態になるような、しきい値電圧（約０．１Ｖ）を有するように構成することによって、読み出し動作時において、電位増幅トランジスタ１３２のゲートに入力されるサブビット線の電位に応じて、電位増幅トランジスタ１３２のオン／オフ状態を切換えることができるので、容易に、メインビット線に接続された電位増幅トランジスタ１３２のソース／ドレインの一方を介してメインビット線の電位を制御することができる。これにより、メインビット線の電位を検出することにより、容易に、強誘電体キャパシタ１３３に書き込まれた「Ｈ」データおよび「Ｌ」データの読み出しを行うことができる。
【０１０９】
また、第４実施形態では、電位増幅トランジスタ１３２のソース／ドレインの他方に接続される信号線ＰＡＳ１を設け、かつ、読み出し動作時において、メインビット線をＶｃｃ（約１．８Ｖ）でフローティング状態にするとともに、信号線ＰＡＳ１を０Ｖで保持するように構成することによって、サブビット線に「Ｈ」データに対応する電位（約０．１５Ｖ）が現れた場合には、電位増幅トランジスタ１３２がオン状態になることにより、メインビット線と信号線ＰＡＳ１とが接続されて、メインビット線の電位は、信号線ＰＡＳ１の電位に引っ張られることにより約１．３Ｖに減少する。また、サブビット線に「Ｌ」データに対応する電位（約０．０５Ｖ）が現れた場合には、電位増幅トランジスタ１３２がオフ状態のままであることにより、メインビット線の電位がＶｃｃ（約１．８Ｖ）のまま維持される。これらにより、サブビット線に現れる約０．１Ｖの電位差を約０．５Ｖに増幅してメインビット線に伝達することができる。
【０１１０】
また、第４実施形態では、再書き込み動作時において、信号線ＰＡＳ１の電位を０ＶからＶｃｃに立ち上げることによって、再書き込み動作時において、電位増幅トランジスタ１３２がオン状態になるのを抑制することができる。これにより、メインビット線と信号線ＰＡＳ１とが電気的に接続されるのを抑制することができるので、メインビット線の電位がＰＡＳ１の電位に引っ張られることにより低下するのを抑制することができる。
【０１１１】
また、第４実施形態では、ソース／ドレインの他方がサブビット線に接続されるとともに、ソース／ドレインの一方がメインビット線に接続されるｎチャネルトランジスタからなるトランスファゲートトランジスタ１３１を設けるとともに、トランスファゲートトランジスタ１３１を、読み出し動作時にオフ状態にするとともに、再書き込み動作時にオン状態にすることによって、再書き込み動作時にメインビット線とサブビット線とを電気的に接続してデータの書き込みを行うことができる。
【０１１２】
（第５実施形態）
図１２は、本発明の第５実施形態による強誘電体メモリのセンスアンプおよびセンスアンプに隣接するサブアレイの内部構成の詳細を示した回路図である。図１２を参照して、この第５実施形態では、上記第４実施形態と異なり、トランスファゲートトランジスタ１１９、トランスファゲートトランジスタ１４１、電位増幅トランジスタ１４２をｐチャネルトランジスタにより構成し、電位増幅トランジスタ１１８をｎチャネルトランジスタにより構成した場合について説明する。
【０１１３】
この第５実施形態による強誘電体メモリでは、図１２に示すように、メモリセルアレイ１０１には、ｎチャネルトランジスタからなる電位増幅トランジスタ１１８と、ｐチャネルトランジスタからなるトランスファゲートトランジスタ１１９と、プリチャージ手段１１５と、センスアンプ１０２とが順に接続されている。なお、電位増幅トランジスタ１１８は、本発明の「第４トランジスタ」の一例である。メモリセルアレイ１０１のサブアレイには、サブビット線が配置されている。サブビット線には、それぞれ、メインビット線とサブビット線とを接続するためのｐチャネルトランジスタからなるトランスファゲートトランジスタ１４１と、サブビット線の電位に基づいてメインビット線の電位を制御するためのｐチャネルトランジスタからなる電位増幅トランジスタ１４２とが設けられている。なお、電位増幅トランジスタ１４２は、本発明の「第１トランジスタ」の一例である。
【０１１４】
このトランスファゲートトランジスタ１４１は、ソース／ドレインの一方がメインビット線に接続されるとともに、ソース／ドレインの他方がサブビット線に接続されている。トランスファゲートトランジスタ１４１のゲートには、信号線ＡＳＳ１が接続されている。また、このトランスファゲートトランジスタ１４１は、読み出し動作時にオフ状態になる。なお、このトランスファゲートトランジスタ１４１は、本発明の「第２トランジスタ」の一例である。
【０１１５】
また、第５実施形態では、電位増幅トランジスタ１４２は、ソース／ドレインの一方がメインビット線に接続されるとともに、ソース／ドレインの他方が信号線ＰＡＳ１に接続され、かつ、ゲートがサブビット線に接続されている。また、電位増幅トランジスタ１４２のゲートには、サブビット線を介してトランスファゲートトランジスタ１４１のソース／ゲートの他方が接続されている。この電位増幅トランジスタ１４２のしきい値電圧は、強誘電体キャパシタ１３３に書き込まれたデータが「Ｌ」データの場合にサブビット線に現れる電位（約１．７５Ｖ）でオフ状態になるとともに、強誘電体キャパシタ１３３に書き込まれたデータが「Ｈ」データの場合にサブビット線に現れる電位（約１．６５Ｖ）でオン状態になるような値（たとえば、約−０．１Ｖ）に設定されている。また、「Ｈ」データおよび「Ｌ」データは、それぞれ、本発明の「第１データ」および「第２データ」の一例である。
【０１１６】
また、第５実施形態では、電位増幅トランジスタ１１８は、ｐチャネルトランジスタからなる電位増幅トランジスタ１４２と逆極性のｎチャネルトランジスタからなるとともに、メインビット線の電位に基づいてＳＮＢ側ビット線の電位を制御するために設けられている。この電位増幅トランジスタ１１８は、ソース／ドレインの一方が信号線ＰＡＳ２に接続されているとともに、ソース／ドレインの他方がＳＮＢ側ビット線に接続され、かつ、ゲートがメインビット線に接続されている。この電位増幅トランジスタ１１８のしきい値電圧は、強誘電体キャパシタ１３３に書き込まれたデータが「Ｈ」データの場合にメインビット線に現れる電位（約０．５Ｖ）でオン状態になるとともに、強誘電体キャパシタ１３３に書き込まれたデータが「Ｌ」データの場合にメインビット線に現れる電位（約０Ｖ）でオフ状態になるような値（たとえば、約０．２５Ｖ）に設定されている。
【０１１７】
なお、第５実施形態のその他の構成は、上記第４実施形態と同様である。
【０１１８】
図１３は、本発明の第５実施形態の強誘電体メモリの動作を説明するためのタイミングチャートである。次に、図１３を参照して、第５実施形態による強誘電体メモリのスタンバイ時、読み出し動作の前準備、読み出し動作および読み出しデータの再書き込みについて説明する。なお、以下の動作説明では、４つのサブアレイのうちセンスアンプ１０２に隣接するサブアレイが選択されているとする。
【０１１９】
（スタンバイ時）
まず、図１３に示すように、スタンバイ時では、選択されているサブアレイの信号線ＡＳＳ１および選択されていないサブアレイの信号線ＡＳＳ１（図示せず）は、全て０Ｖ−α（α＞トランスファゲートトランジスタ１４１のしきい値電圧Ｖｔｈの絶対値）の降圧電位に保持されている。これにより、各サブビット線とメインビット線とを接続するｐチャネルトランジスタからなるトランスファゲートトランジスタ１４１がオン状態になるので、各サブビット線とメインビット線とが接続された状態になっている。
【０１２０】
また、信号線ＡＳＳ２も同様に０Ｖ−αの降圧電位に保持されている。これにより、センスアンプ１０２のノードＳＮＴとメインビット線とを接続するトランスファゲートトランジスタ１１９がオン状態になるので、センスアンプ１０２のノードＳＮＴとメインビット線とが接続された状態になっている。
【０１２１】
そして、信号線ＰＣ１および／ＰＣ２は、Ｖｓｓ（０Ｖ）に保持されている。これにより、プリチャージ手段１１５のｎチャネルトランジスタ１１５ｃおよび１１５ｄがオフ状態になるとともに、ｐチャネルトランジスタ１１５ｅおよび１１５ｆがオン状態になるので、ＳＮＢ側ビット線、メインビット線およびサブビット線がＶｃｃ（１．８Ｖ）にプリチャージされる。
【０１２２】
（読み出し前準備）
メモリへのアクセスが発生すると、まず、信号線／ＰＣ２が０ＶからＶｃｃに立ち上げられるとともに、選択されているサブアレイの信号線ＡＳＳ１および選択されていないサブアレイの信号線ＡＳＳ１（図示せず）が０Ｖ−αからＶｃｃに立ち上げられる。これにより、ｐチャネルトランジスタからなるトランスファゲートトランジスタ１４１がオフ状態になるので、全てのサブビット線がメインビット線から切り離される。したがって、全てのサブビット線がメインビット線から電気的に分離される。このため、サブビット線は、Ｖｃｃでフローティング状態になる。
【０１２３】
また、同時に信号線ＡＳＳ２が０Ｖ−αからＶｃｃに立ち上げられる。これにより、トランスファゲートトランジスタ１１９がオフ状態となるので、センスアンプ１０２のノードＳＮＴがメインビット線から切り離される。このため、メインビット線は、Ｖｃｃでフローティング状態になる。
【０１２４】
次に、信号線ＰＣ１が０ＶからＶｃｃに立ち上げられる。これにより、ｎチャネルトランジスタ１１５ｃおよび１１５ｄがオン状態になるので、ＳＮＢ側ビット線およびメインビット線がＶｃｃから０Ｖにプリチャージされる。そして、メインビット線が十分に０Ｖにプリチャージされた後、信号線ＰＣ１がＶｃｃから０Ｖに立ち下げられる。したがって、メインビット線は、０Ｖでフローティング状態になる。そして、信号線ＰＡＳ２がＶｃｃから０Ｖに立ち下げられる。また、図示しない参照電位生成回路を用いて生成された参照電位がＳＮＴ側ビット線に印加されることによって、センスアンプ１０２のノードＳＮＴは参照電位になる。なお、参照電位は、後述する「Ｌ」データ読み出し動作時にＳＮＢ側ビット線に出力される電位（約１．８Ｖ）と、「Ｈ」データ読み出し動作時にＳＮＢ側ビット線に出力される電位（約０．８Ｖ）との中間の電位（たとえば、約１．３Ｖ）に設定される。一方、ＳＮＢ側ビット線がＶｃｃに接続されることによって、センスアンプ１０２のノードＳＮＢは、Ｖｃｃに設定される。その後、ＳＮＢ側ビット線は、Ｖｃｃでフローティング状態にされる。
【０１２５】
（読み出し動作）
読み出し動作では、まず、選択されたサブアレイの選択ワード線ＷＬがＶｃｃから０Ｖに立ち下げられる。これにより、選択された強誘電体キャパシタ１３３に書き込まれたデータ（「Ｌ」データまたは「Ｈ」データ）に対応する電位（読み出し電圧）が、選択されているサブアレイのサブビット線に現れる。具体的には、たとえば、強誘電体キャパシタ１３３に書き込まれたデータが「Ｌ」データの場合には、Ｖｃｃ−約０．０５Ｖ（約１．７５Ｖ）がサブビット線に現れるとともに、強誘電体キャパシタ１３３に書き込まれたデータが「Ｈ」データの場合には、Ｖｃｃ−約０．１５Ｖ（約１．６５Ｖ）がサブビット線に現れる。
【０１２６】
ここで、上述したように、ｐチャネルトランジスタからなる電位増幅トランジスタ１４２のしきい値電圧は約−０．１Ｖに設定されている。このとき、信号線ＰＡＳ１の電位がＶｃｃであるので、サブビット線に「Ｌ」データに対応するＶｃｃ−約０．０５Ｖ（約１．７５Ｖ）の電位が現れた場合には、電位増幅トランジスタ１４２のソース−ゲート間の電位差Ｖｇｓは、約−０．０５Ｖになる。したがって、電位増幅トランジスタ１４２は、オフ状態のままであるので、メインビット線の電位が０Ｖのまま維持される。その一方、サブビット線に「Ｈ」データに対応するＶｃｃ−約０．１５Ｖ（約１．６５Ｖ）の電位が現れた場合には、電位増幅トランジスタ１４２のソース−ゲート間の電位差Ｖｇｓは、約−０．１５Ｖになる。したがって、電位増幅トランジスタ１４２は、オン状態になるので、メインビット線の電位が信号線ＰＡＳ１の電位（Ｖｃｃ）に引っ張られることによりの約０．５Ｖに増加する。つまり、第５実施形態では、「Ｌ」データが読み出された場合のメインビット線の電位（０Ｖ）と、「Ｈ」データが読み出された場合のメインビット線の電位（約０．５Ｖ）との電位差（約０．５Ｖ）が、「Ｌ」データが読み出された場合のサブビット線の電位、Ｖｃｃ−約０．０５Ｖ（約１．７５Ｖ）と、「Ｈ」データが読み出された場合のメインビット線の電位、Ｖｃｃ−約０．１５Ｖ（約１．６５Ｖ）との電位差（約０．１Ｖ）よりも大きくなるので、電位差が増幅されるといえる。
【０１２７】
また、第５実施形態では、ｎチャネルトランジスタからなる電位増幅トランジスタ１１８のしきい値電圧は約０．２５Ｖに設定されている。そして、信号線ＰＡＳ２の電位が０Ｖであるので、メインビット線の電位が「Ｌ」データに対応する約０Ｖに維持される場合には、電位増幅トランジスタ１１８のソース−ゲート間の電位差Ｖｇｓは、約０Ｖになる。したがって、電位増幅トランジスタ１１８は、オフ状態のままであるので、ＳＮＢ側ビット線の電位が約１．８Ｖのまま維持される。その一方、メインビット線に「Ｈ」データに対応する約０．５Ｖの電位が現れた場合には、電位増幅トランジスタ１１８のソース−ゲート間の電位差Ｖｇｓは、約０．５Ｖになる。したがって、電位増幅トランジスタ１１８は、オン状態になるので、ＳＮＢ側ビット線の電位が信号線ＰＡＳ２の電位（０Ｖ）に引っ張られることによりＶｃｃから約０．８Ｖに減少する。つまり、第５実施形態では、「Ｌ」データが読み出された場合のＳＮＢ側ビット線の電位（約１．８Ｖ）と、「Ｈ」データが読み出された場合のＳＮＢ側ビット線の電位（約０．８Ｖ）との電位差（約１．０Ｖ）が、「Ｌ」データが読み出された場合のメインビット線の電位（約０Ｖ）と、「Ｈ」データが読み出された場合のメインビット線の電位（約０．５Ｖ）との電位差（約０．５Ｖ）よりも大きくなるので、電位差が増幅されたといえる。
【０１２８】
そして、ＳＮＢ側ビット線に伝達された読み出し電圧がセンスアンプ１０２のノードＳＮＢまで伝達されるのを見計らって、信号線ＳＥが０ＶからＶｃｃに立ち上げられるとともに、信号線／ＳＥがＶｃｃから０Ｖに立ち下げられる。これにより、センスアンプ１０２のｐチャネルトランジスタ１２３はオン状態になるので、Ｖｃｃの電圧が供給される。また、ｎチャネルトランジスタ１２４もオン状態となるので、接地電位（０Ｖ）が供給される。これにより、センスアンプ１０２は活性化される。そして、ＳＮＢ側ビット線の電位（約１．８Ｖまたは約０．８Ｖ）が伝達されるノードＳＮＢの電位と、参照電位（約１．３Ｖ）が伝達されるノードＳＮＴの電位との差動増幅が行われ、強誘電体キャパシタ１３３からのデータの読み出しが行われる。
【０１２９】
なお、第５実施形態では、上記第４実施形態と異なり、読み出し動作時に、ゲートにメインビット線が接続される電位増幅トランジスタ１１８のソース／ドレインの一方にセンスアンプ１０２の逆極性側のノードＳＮＢを接続することにより、メインビット線のデータと、センスアンプ１０２のデータとが逆になるように構成している。これにより、メインビット線のデータがサブビット線のデータと逆になっている場合にも、センスアンプ１０２では、サブビット線のデータ（選択された強誘電体キャパシタ１３３からなるメモリセルに書き込まれていたデータ）と同じデータを読み出すことが可能になる。
【０１３０】
具体的には、たとえば、「Ｌ」データが読み出された場合には、ノードＳＮＢの電位が約１．８Ｖ、ノードＳＮＴの電位が約１．３Ｖとなるので、センスアンプ１０２での増幅後には、ノードＳＮＢの電位が約１．８Ｖ、ノードＳＮＴの電位が０Ｖとなる。その一方、「Ｈ」データが読み出された場合には、ノードＳＮＢの電位が約０．８Ｖ、ノードＳＮＴの電位が約１．３Ｖとなるので、センスアンプ１０２での増幅後には、ノードＳＮＢの電位が０Ｖ、ノードＳＮＴの電位が約１．８Ｖとなる。
【０１３１】
（読み出しデータの再書き込み）
その後、強誘電体キャパシタ１３３からなるメモリセルへの読み出しデータの再書き込みが行われる。まず、信号線ＡＳＳ２をＶｃｃから０Ｖ−αの降圧電位に立ち下げる。これにより、トランスファゲートトランジスタ１１９がオン状態になるので、センスアンプ１０２のノードＳＮＴとメインビット線とが電気的に接続される。そして、選択されたサブアレイの信号線ＡＳＳ１をＶｃｃから０Ｖ−αの降圧電位に立ち下げる。これにより、トランスファゲートトランジスタ１４１がオン状態となるので、メインビット線と選択されたサブビット線とが電気的に接続される。したがって、ノードＳＮＴの電位（再書き込み電位）がメインビット線を介してサブビット線に伝達される。
【０１３２】
ここで、第５実施形態の再書き込み動作時には、読み出し動作時とは異なり、メインビット線を同一極性側のノードＳＮＴに接続している。これにより、読み出されたデータと同じデータがサブビット線を介して強誘電体キャパシタ１３３からなるメモリセルに再書き込みされる。
【０１３３】
なお、このとき、信号線ＰＡＳ１の電位をＶｃｃから０Ｖに立ち下げておく。これにより、ｐチャネルトランジスタからなる電位増幅トランジスタ１４２のゲートに接続されるサブビット線の電位が０Ｖにされた場合にも、電位増幅トランジスタ１４２のソース−ゲート間にしきい値電圧を超える電位差が発生するのを抑制することが可能になるので、再書き込み動作時に電位増幅トランジスタ１４２がオン状態になるのが抑制される。
【０１３４】
また、同様に信号線ＰＡＳ２の電位を０ＶからＶｃｃに立ち上げておく。これにより、ｎチャネルトランジスタからなる電位増幅トランジスタ１１８のゲートに接続されるメインビット線の電位がＶｃｃにされた場合にも、電位増幅トランジスタ１１８のソース−ゲート間にしきい値電圧を超える電位差が発生するのを抑制することができるので、再書き込み動作時に電位増幅トランジスタ１１８がオン状態になるのが抑制される。
【０１３５】
そして、「Ｈ」データを再書き込みする場合には、選択されたサブビット線にノードＳＮＴからＶｃｃが伝達されるとともに、ワード線ＷＬは０Ｖにされる。これにより、強誘電体キャパシタ１３３には、「Ｈ」データが再書き込みされる。その後、ワード線が０ＶからＶｃｃに立ち上げられる。「Ｌ」データを再書き込みする場合には、選択されたサブビット線にノードＳＮＴから０Ｖが伝達されるとともに、ワード線ＷＬがＶｃｃにされる。これにより、強誘電体キャパシタ１３３には、「Ｌ」データが再書き込みされる。その後、信号線ＳＥがＶｃｃから０Ｖに立ち下げられるとともに、信号線／ＳＥが０ＶからＶｃｃに立ち上げられる。また、信号線ＰＡＳ１が０ＶからＶｃｃに立ち上げられるとともに、信号線／ＰＣ２がＶｃｃから０Ｖに立ち下げられる。これらの動作により、スタンバイ状態に戻る。
【０１３６】
なお、第５実施形態の効果は、上記第４実施形態と同様である。
【０１３７】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１３８】
たとえば、上記実施形態では、本発明を単純マトリックス型の強誘電体メモリに適用する例を示したが、本発明はこれに限らず、単純マトリックス型の強誘電体メモリ以外のその他のビット線階層構造を有するメモリにも適用可能である。
【０１３９】
また、上記実施形態では、６個のサブアレイに分割されたメモリセルアレイを用いて構成したが、本発明はこれに限らず、２個以上の複数に分割されたメモリセルアレイを用いてもよい。
【０１４０】
なお、上記第１および第２実施形態では、データの読み出し動作および再書き込み動作について説明したが、データの書き込みは、再書き込み動作と同様の方法によりに行われる。
【０１４１】
また、上記第１実施形態では、ｎチャネルトランジスタからなる電位増幅トランジスタ３２のしきい値電圧を約０．１Ｖに設定するとともに、上記第２実施形態では、ｐチャネルトランジスタからなる電位増幅トランジスタ４２のしきい値電圧を約−０．１Ｖに設定することにより、「Ｌ」データが読み出された場合に電位増幅トランジスタ３２および４２が完全にオフ状態になるようにした例を示したが、本発明はこれに限らず、ｎチャネルトランジスタからなる電位増幅トランジスタのしきい値電圧を下げるか、または、ｐチャネルトランジスタからなる電位増幅トランジスタのしきい値電圧を上げることにより、オン状態での（「Ｈ」データ読み出し時の）駆動能力を向上させてもよい。なお、この場合、「Ｌ」データが読み出された場合に電位増幅トランジスタは弱いオン状態になる。このように構成すれば、「Ｈ」データの読み出し時のメインビット線の電位を変化させる速度を向上させることが可能である。その一方、電位増幅トランジスタのしきい値電圧を下げすぎる（ｎチャネルトランジスタからなる電位増幅トランジスタの場合）か、または、上げすぎる（ｐチャネルトランジスタからなる電位増幅トランジスタの場合）と、「Ｌ」データを読み出した際の電位増幅トランジスタのオン状態が強くなり、「Ｈ」データを読み出した際の電位増幅トランジスタのオン状態との差がなくなるため、電位の増幅が困難になる。この点を考慮して本願発明者がシミュレーションにより計算した結果、ｎチャネルトランジスタからなる電位増幅トランジスタのしきい値電圧は、約０．１Ｖ〜約−０．２Ｖに設定するのが好ましく、ｐチャネルトランジスタからなる電位増幅トランジスタのしきい値電圧は、約−０．１Ｖ〜約０．２Ｖに設定するのが好ましいことが判明した。
【０１４２】
また、上記第３実施形態では、メインビット線とサブビット線とを接続するためのトランジスタ、サブビット線同士を接続するためのトランジスタ、およびサブビット線を接地配線に接続するためのトランジスタとして、ｎチャネルトランジスタを用いたが、本発明はこれに限らず、これらのトランジスタとして、ｐチャネルトランジスタを用いてもよい。
【図面の簡単な説明】
【０１４３】
【図１】本発明の第１実施形態による単純マトリックス型の強誘電体メモリの全体構成を説明するためのブロック図である。
【図２】図１に示した第１実施形態による強誘電体メモリのメモリセルアレイの構成を示した概略図である。
【図３】図１に示した第１実施形態による強誘電体メモリのセンスアンプおよびセンスアンプに隣接するサブアレイの内部構成の詳細を示した回路図である。
【図４】本発明の第１実施形態の強誘電体メモリの動作を説明するためのタイミングチャートである。
【図５】本発明の第２実施形態による強誘電体メモリのセンスアンプおよびセンスアンプに隣接するサブアレイの内部構成の詳細を示した回路図である。
【図６】本発明の第２実施形態の強誘電体メモリの動作を説明するためのタイミングチャートである。
【図７】本発明の第３実施形態による強誘電体メモリのメモリセルアレイの選択および非選択のサブアレイを示した概略図である。
【図８】図７に示した第３実施形態による強誘電体メモリのセンスアンプおよびメモリセルアレイの内部構成の詳細を示した回路図である。
【図９】本発明の第３実施形態の強誘電体メモリの動作を説明するためのタイミングチャートである。
【図１０】本発明の第４実施形態による強誘電体メモリのセンスアンプおよびセンスアンプに隣接するサブアレイの内部構成の詳細を示した回路図である。
【図１１】本発明の第４実施形態の強誘電体メモリの動作を説明するためのタイミングチャートである。
【図１２】本発明の第５実施形態による強誘電体メモリのセンスアンプおよびセンスアンプに隣接するサブアレイの内部構成の詳細を示した回路図である。
【図１３】本発明の第５実施形態の強誘電体メモリの動作を説明するためのタイミングチャートである。
【符号の説明】
【０１４４】
１、４０、５０、１００、１０１  メモリセルアレイ
３１、４１、１３１、１４１  トランスファゲートトランジスタ（第２トランジスタ）
３２、４２、１３２、１４２  電位増幅トランジスタ（第１トランジスタ）
３３、１３３  強誘電体キャパシタ（記憶手段）
５１ａ〜５１ｅ  ｎチャネルトランジスタ（第３トランジスタ）
１１６、１１８  電位増幅トランジスタ（第４トランジスタ）
【図１】
2008103055.tif 000003
【図２】
2008103055.tif 000004
【図３】
2008103055.tif 000005
【図４】
2008103055.tif 000006
【図５】
2008103055.tif 000007
【図６】
2008103055.tif 000008
【図７】
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【図８】
2008103055.tif 000010
【図９】
2008103055.tif 000011
【図１０】
2008103055.tif 000012
【図１１】
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【図１２】
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【図１３】
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