(57)【要約】      （修正有）【課題】積層ゲートを覆っている絶縁膜が素子分離絶縁膜の両側側面にスペーサ状に残る残さを減少させることができ、コンタクトと半導体領域とのコンタクト面積を増加させることができる不揮発性半導体記憶装置を提供する。【解決手段】半導体基板３１にはトレンチ溝に埋め込まれた素子分離領域と、素子分離領域によって電気的に分離された第１半導体領域とが形成されている。第１半導体領域上には、トンネル絶縁膜３２を介して電荷蓄積層３３、制御ゲート３５、及び制御ゲート３５上のゲートキャップ膜３６を含む積層ゲートが形成され、層間絶縁膜４４内にはビット線コンタクト３８が埋め込まれている。電荷蓄積層３３はトレンチ溝と側端面が揃うように配置されており、素子分離領域５１は半導体基板３１面より高い位置まで形成されており、かつ制御ゲート３５下の素子分離領域５２の位置は制御ゲート３５間の素子分離領域５１の位置より高く形成されている。【選択図】図７
2008103735.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された複数のトレンチ溝に埋め込まれた素子分離用絶縁材からなる素子分離領域と、
前記素子分離領域によって電気的に分離された複数の第１導電型の第１半導体領域と、
前記第１半導体領域に、互いに離間して形成された第２導電型の第２、第３半導体領域と、
前記第２半導体領域と前記第３半導体領域との間の前記第１半導体領域上に、ゲート絶縁膜を介して形成され、電荷蓄積層、制御ゲート、及びこの制御ゲート上のキャップ絶縁膜を含む積層ゲートと、
前記第２、第３半導体領域上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、信号の入出力を行うビット線と、
前記層間絶縁膜上に形成され、信号の入出力を行うソース線と、
前記層間絶縁膜内に埋め込まれ、前記第２半導体領域と前記ビット線とを電気的に接続するビット線コンタクトと、
前記層間絶縁膜内に埋め込まれ、前記第３半導体領域と前記ソース線とを電気的に接続するソース線コンタクトとを具備する不揮発性半導体記憶装置であって、
前記電荷蓄積層は前記トレンチ溝と側端面が揃うように配置されており、前記素子分離領域は半導体基板面より高い位置まで形成されており、かつ前記制御ゲート下の素子分離領域の位置は制御ゲート間の素子分離領域の位置より高いことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御ゲート間の素子分離領域の位置は、半導体基板面よりも高く、前記電荷蓄積層の上面より低いことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ビット線、ソース線及び制御ゲートの信号を制御するための周辺トランジスタを含む周辺回路をさらに具備し、前記周辺トランジスタはゲート電極、ソース拡散層、ドレイン拡散層を有し、ソース拡散層及びドレイン拡散層のいずれかに接続されるコンタクト材が前記ビット線コンタクトあるいはソース線コンタクトをなすコンタクト材と同じトランジスタであって、
前記ソース拡散層及びドレイン拡散層のいずれかに接続されるコンタクト材に隣接するゲート絶縁膜の膜厚が前記ゲート電極下のゲート絶縁膜の膜厚よりも薄いことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記周辺トランジスタは、前記積層ゲートを有するメモリセルの電荷授受動作時にメモリセルに印加される書き込み及び消去用高電圧を駆動する高耐圧系トランジスタであり、前記ゲート電極下のゲート絶縁膜の膜厚は前記メモリセルの電荷蓄積層下のゲート絶縁膜の膜厚よりも厚いことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関するものであり、特に高密度化、高集積化に適したメモリセルアレイを有する不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
電気的にデータの書き換えが可能で、高密度化、大容量化に適した不揮発性半導体記憶装置として、フラッシュメモリが良く知られている。一般に、フラッシュメモリでは、電荷蓄積層と制御ゲートが積層された積層ゲートを持つＭＯＳトランジスタ構造のメモリセルが、複数個接続されてアレイ状に配置されている。これらメモリセルの制御ゲートにはワード線信号が入力され、メモリセルのソースまたはドレインにはビット線信号が入力される。
【０００３】
図８（ａ）は、ＮＯＲ型のフラッシュメモリにおけるメモリセルアレイの構成を示す平面図である。図８（ｂ）は、図８（ａ）に示したメモリセルアレイの８Ｂ−８Ｂ線に沿った断面図である。
【０００４】
図８（ｂ）に示すように、ｐ型シリコン半導体基板１０１上には、トンネルゲート絶縁膜１０２を介して電荷蓄積層１０３が形成されている。電荷蓄積層１０３上には、ゲート間絶縁膜１０４を介して制御ゲート１０５が形成されている。メモリセルは、電荷蓄積層１０３と制御ゲート１０５が積層された積層ゲートを有している。この積層ゲートは、側端部が揃うように、自己整合的に垂直に加工されている。
【０００５】
また、１つのメモリセルは、ｎ型拡散層によって形成されたソース１０６Ａ及びドレイン１０６Ｂを有している。ソース１０６Ａ及びドレイン１０６Ｂは、積層ゲートの両側に形成されている。ソース１０６Ａ及びドレイン１０６Ｂの一方がビット線コンタクト１０７を介してビット線１０８に接続され、他方が共通ソース線コンタクト１０９を介して共通ソース線１１０に接続されている。
【０００６】
なお、共通ソース線１１０とソース１０６Ａとの接続は、ビット線と同様にコンタクトを介する構造、埋め込み金属線で直接接続する構造、各ビット線毎のメモリセルのソースを、拡散層を用いて連結する構造などが広く用いられている。ここでは、コンタクト１０９を介して共通ソース線１１０に接続する場合を示した。
【０００７】
前記ビット線コンタクト１０７はその側端部が積層ゲートと隣接しており、ビット線１０８との接続部においてはコンタクト１０７の一部が積層ゲート上にまで張り出した、いわゆるセルフアラインコンタクト構造になっている。このような構造になっているのは、ビット線コンタクト１０７と積層ゲート間の寸法余裕をなくして、メモリセルアレイの微細化を行うためである。セルフアラインコンタクト形状とするために、積層ゲートはキャップ材１１１、例えば窒化シリコン膜によって周囲を覆われており、特に制御ゲート上１０５のキャップ材１１１は厚く形成されている。これにより、コンタクト孔内に埋め込まれた導電材、例えば低抵抗ポリシリコンや金属材と、制御ゲート１０５が短絡することを防止している。なお、１１２はＢＰＳＧ膜等からなる層間絶縁膜である。
【０００８】
前記共通ソース線コンタクト１０９はセルフアラインコンタクト構造ではなく、積層ゲートとコンタクト１０９間に余裕をとっている。これは、ＮＯＲ型メモリでは、消去動作時に制御ゲートとソース間に１０Ｖ程度の電位差が発生するためであり、このときの耐圧を保つためにセルフアラインコンタクト化が困難であるためである。
【０００９】
図９（ａ）は、ＮＡＮＤ型のフラッシュメモリにおけるメモリセルアレイの構成を示す平面図である。図９（ｂ）は、図９（ａ）に示したメモリセルアレイの９Ｂ−９Ｂ線に沿った断面図である。
【００１０】
複数個のメモリセルがソース及びドレインを共有して直列に接続されて、ＮＡＮＤ列を構成している。ＮＡＮＤ列の両端には、選択トランジスタが配置されている。両端に配置された選択トランジスタのうち、一方の選択トランジスタのドレインあるいはソースは、ビット線コンタクト２０７を介してビット線２０８に接続され、他方の選択トランジスタのドレインあるいはソースは、共通ソース線コンタクト２０９を介して共通ソース線２１０に接続されている。
【００１１】
図９（ｂ）は、図９（ａ）に示した前記メモリセルアレイの９Ｂ−９Ｂ線に沿った断面図である。
【００１２】
メモリセル及び選択トランジスタは、ＮＯＲ型メモリセルと同様に電荷蓄積層２０３と制御ゲート２０５が積層された積層ゲートを有している。選択トランジスタの電荷蓄積層２０３あるいは電荷蓄積層２０３と制御ゲート２０５は、図面で示した領域とは別の箇所においてゲート信号線に接続されている。
【００１３】
前記ビット線コンタクト２０７は、その側端部が積層ゲートと隣接しており、ビット線２０８との接続部においてはコンタクト２０７の一部が積層ゲート上にまで張り出した、いわゆるセルフアラインコンタクト構造となっている。これは、ビット線コンタクト２０７と積層ゲート間の寸法余裕をなくして、メモリセルアレイの微細化を行うためである。セルフアラインコンタクト形状とするために、積層ゲートはキャップ材２１１、例えば窒化シリコン膜によって周囲を覆われており、特に制御ゲート２０５上のキャップ材２１１は厚く形成されている。これにより、コンタクト孔内に埋め込まれた導電材、例えば低抵抗ポリシリコンや金属材と、制御ゲート２０５が短絡することを防止している。
【００１４】
なお、ＮＡＮＤ型ではビット線コンタクト２０７と同様に、共通ソース線コンタクト２０９もセルフアラインコンタクト構造となっている。これは、ＮＡＮＤ型メモリでは、共通ソース線２１０と、ソース線に隣接する選択トランジスタの制御ゲート２０５との間に電源電圧（３Ｖ程度）の電位差しか発生しないためであり、セルフアラインコンタクト化を行っても問題が生じないからである。
【００１５】
セルフアラインコンタクト構造は、コンタクトとゲート間の余裕をなくして、ビット線２０８方向のセルアレイ長を縮小することが目的であり、ＮＡＮＤ型、ＮＯＲ型にかかわらず、非常に効果的である。また、デザインルールの縮小に伴い、ゲート長が縮小されるに連れて、セルフアラインコンタクト構造は有効性がさらに高まると考えられる。これは、リソグラフィ時の合わせばらつきなどは、ゲート長の縮小と同様の割合でスケーリングされ難いため、コンタクトとゲート間の距離はゲート長と同程度には縮小されないからである。
【００１６】
ここで、ビット線コンタクト２０７及び共通ソース線コンタクト２０９の形成は、通常以下のように行われる。まず、積層ゲートを層間絶縁膜２１３、例えば二酸化シリコン膜にボロンやリン等の不純物を混入してメルト性を高めたＢＰＳＧ膜などで埋め込み、ＣＭＰ等により平坦化処理を行う。
【００１７】
その後、ドライエッチングにて、コンタクト孔の開口を行う。このコンタクト孔の開口では、制御ゲート２０５を覆っているキャップ材２１１と層間絶縁膜２１３とのエッチング選択比が高くないと、制御ゲート２０５上のキャップ材２１１が薄くなり、あるいは完全に除去されて制御ゲート２０５が露出してしまう。この場合、コンタクト材の埋め込み時に、制御ゲート２０５とコンタクト材とが短絡する不良が発生する。このため、キャップ材２１１には、二酸化シリコン系の層間絶縁膜２１３に対して、比較的高選択比が得られる窒化シリコン系膜が広く用いられている。
【００１８】
ところが、窒化シリコン系膜がトランジスタのゲートを覆って形成されると、ゲート脇の拡散層上に、主に二酸化シリコン膜からなるゲート絶縁膜と窒化シリコン膜とからなる積層絶縁膜構造が形成されるため、トランジスタの五極管動作時にチャネルで発生するホットエレクトロンが積層絶縁膜界面（ゲート絶縁膜と窒化シリコン膜との界面）に捕獲されて電子トラップとなる。この電子トラップが発生すると、トランジスタのオン電流の変調、しきい値電圧の変動、サーフェス接合耐圧劣化などを引き起こすことが一般に知られている。
【００１９】
フラッシュメモリは、メモリセルアレイと周辺回路とを有している。周辺回路は、メモリセルアレイ領域の外側に形成され、制御ゲート信号やビット線信号を発生し駆動するための回路である。このフラッシュメモリでは、加工工程削減と加工プロセスの共通化を図るために、周辺回路を構成する周辺トランジスタもメモリセルと同様のゲート構造とする場合が多い。このため、周辺トランジスタも、ゲートがキャップ材で覆われた形状となり、メモリセルや選択トランジスタと同様に前述した特性劣化を起こす可能性が大きい。
【００２０】
この問題を解決するために、窒化シリコン膜とゲートとの間に二酸化シリコン系膜を挟む構造が提案されている（例えば、特許文献１参照）。拡散層上の薄いゲート絶縁膜と窒化シリコン膜の間に二酸化シリコン系膜を挟むことで、拡散層と窒化シリコン膜の間の距離を広げてホットエレクトロンの捕獲を抑制することが目的である。
【００２１】
ところが、この窒化シリコン膜とゲートとの間に二酸化シリコン系膜を挟む構造を、前述のセルフアラインコンタクト構造と合わせることは以下のような問題があり、非常に難しい。
【００２２】
図１０（ａ）、図１０（ｂ）、図１１（ａ）、図１１（ｂ）は、窒化シリコン膜と積層ゲートとの間に二酸化シリコン系膜を挟む構造において、セルフアラインコンタクトを形成する場合の工程の断面図である。
【００２３】
積層ゲート形成後に、二酸化シリコン膜２１４と窒化シリコン膜２１５を、それぞれ例えば２００Åと４００Å程度、順に堆積する。さらに、層間絶縁膜２１３を埋め込み、熱アニールによって層間絶縁膜２１３をメルトさせた後、図１０（ａ）に示すように、例えばＣＭＰ等によって層間絶縁膜２１３を平坦化する。
【００２４】
続いて、図１０（ａ）に示す構造上に、レジスト膜２１６を塗布する。その後、図１０（ｂ）に示すように、リソグラフィ法により、コンタクト部に相当するレジスト膜２１６を開口する。
【００２５】
次に、レジスト膜２１６をマスクとしたドライエッチングにより、図１１（ａ）に示すように、層間絶縁膜２１３をエッチングする。このとき、層間絶縁膜２１３と窒化シリコン膜のエッチング選択比に対応して、窒化シリコン膜２１５及びキャップ材２１１の窒化シリコン膜がエッチングされる。一般に、ゲート端部はエッチングが集中し、膜減りが多くなりやすいため、一部分で二酸化シリコン膜２１４が露出し、最悪の場合には二酸化シリコン膜２１４がエッチバックされてしまう可能性がある。
【００２６】
この後、図１１（ａ）に示す構造上に、ＨＦ処理などの界面清浄処理を施してから、コンタクト材２１７、例えば低抵抗ポリシリコンやタングステン（Ｗ）などの金属を埋め込み、図１１（ｂ）に示すように、コンタクト材２１７を平坦化してコンタクトの形成を終了する。
【００２７】
前述した製造方法では、コンタクト孔内の二酸化シリコン膜２１４がエッチバックされて後退した部分にコンタクト材２１７（埋め込み電極材）が入り込み、制御ゲート２０５と短絡する可能性が高くなる。したがって、従来の技術では、信頼性向上のための、窒化シリコン膜２１５と積層ゲートとの間に二酸化シリコン膜２１４を挟む構造は、セルフアラインコンタクト構造と共通に用いることが困難である。
【００２８】
また、セルフアラインコンタクト構造を、ビット線コンタクト及び共通ソース線コンタクトに使用する場合の他の問題点として、素子分離絶縁膜の段差部分の側面への膜残りがある。
【００２９】
図１２は、図１１（ｂ）に示したメモリセルアレイを、図９（ａ）中の１２−１２線に沿って切断した場合の断面図である。
【００３０】
図１２に示すように、素子分離絶縁膜２１７で挟まれた半導体領域上では、ビット線コンタクト２０７と半導体領域とが電気的に接続されている。素子分離絶縁膜２１７の両側の側面には、積層ゲートを覆っている二酸化シリコン膜２１４及び窒化シリコン膜２１５がスペーサ状に残っている。これが、ビット線コンタクト２０７と半導体領域とのコンタクト面積を著しく減少させている。このコンタクト面積の減少は、セル電流の実効的な低下を招くため、コンタクト孔の開口時に、半導体領域上の窒化シリコン膜２１５を完全に除去しなければならない。
【００３１】
しかし、一方では制御ゲート２０５上の窒化シリコン膜はセルフアラインコンタクトのために残す必要がある。このトレードオフのため、加工マージンが著しく低下してしまう。
【００３２】
前記問題は、特に素子分離絶縁膜が半導体領域よりも高く形成される場合により顕著となる。自己整合ＳＴＩ法（例えば、特許文献２参照）を用いて素子分離を行った場合には、素子分離絶縁膜が半導体基板よりも高く形成されるため、ＬＯＣＯＳ素子分離構造に比べてより影響は大きい。前記自己整合ＳＴＩ法とは、浅いトレンチ溝素子分離（ＳＴＩ）法の一種であり、電荷蓄積層を堆積した後に、トレンチ溝を形成する方法である。
【００３３】
また、ビット線コンタクト内に埋め込むコンタクト材として低抵抗ポリシリコンを用いた場合は、ＴｉやＴｉＮなどのバリアメタル材をバッファ膜として用いることがなく、拡散層の不純物濃度が比較的低い場合でもコンタクト抵抗の異常や接合リーク増加などを引き起こすことなく、オーミック接触が得られるという特徴がある。
【００３４】
このため、金属埋め込みコンタ クトよりもコンタクト抵抗が増加するものの、コンタクトと半導体領域の余裕を減らして、素子の縮小を図る目的で、ビット線コンタクトと同一の埋め込み材を用いたコンタクトを、周辺回路を構成する周辺トランジスタで使用する場合がある。例えば、高耐圧系トランジスタの拡散層へのコンタクトに用いる場合が報告されている（例えば、特許文献３参照）。
【００３５】
この場合、高耐圧系トランジスタのコンタクト孔の開口を、ビット線コンタクトのコンタクト孔開口と同時に行う必要がある。ところが、高耐圧系トランジスタのゲート絶縁膜はメモリセルに比べて、はるかに厚い。例えば、メモリセルのゲート絶縁膜の膜厚が１００Å程度であるのに対して、高耐圧系トランジスタのゲート絶縁膜の膜厚はＮＯＲ型フラッシュメモリで１５０Å〜２００Å、ＮＡＮＤ型フラッシュメモリで３００Å〜４００Åである。したがって、高耐圧系トランジスタの拡散層上にコンタクト孔を完全に開口するためには、拡散層上の窒化シリコン膜をエッチング除去後、さらに、ゲート絶縁膜を１５０Å〜４００Å程度エッチングする必要がある。
【００３６】
しかし、追加エッチングを行えば、ビット線コンタクトにおいて制御ゲート上のキャップ材の膜減りが生じたり、コンタクト部に一部かかっている素子分離絶縁膜がエッチングで後退するといった不良が発生する。つまり、ビット線コンタクトの形成にセルフアラインコンタクト構造を採用する場合には、周辺トランジスタのコンタクトをビット線コンタクトと同一工程にて形成することがきわめて困難になるといった問題がある。
【００３７】
以上述べたように、ビット線コンタクトをセルフアラインコンタクト構造とする場合に、従来提案されている技術が使用できないという問題がある。
【特許文献１】特願平１１−３２８１４９号公報
【特許文献２】特願平６−０７１５６７号公報
【特許文献３】特願平１１−２７３４６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００３８】
この発明は、積層ゲートを覆っている絶縁膜が素子分離絶縁膜の両側側面にスペーサ状に残る残さを減少させることができ、コンタクトと半導体領域とのコンタクト面積を増加させることができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００３９】
この発明の第１の不揮発性半導体記憶装置は、半導体基板に形成された複数のトレンチ溝に埋め込まれた素子分離用絶縁材からなる素子分離領域と、前記素子分離領域によって電気的に分離された複数の第１導電型の第１半導体領域と、前記第１半導体領域に、互いに離間して形成された第２導電型の第２、第３半導体領域と、前記第２半導体領域と前記第３半導体領域との間の前記第１半導体領域上に、ゲート絶縁膜を介して形成され、電荷蓄積層、制御ゲート、及びこの制御ゲート上のキャップ絶縁膜を含む積層ゲートと、前記第２、第３半導体領域上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、信号の入出力を行うビット線と、前記層間絶縁膜上に形成され、信号の入出力を行うソース線と、前記層間絶縁膜内に埋め込まれ、前記第２半導体領域と前記ビット線とを電気的に接続するビット線コンタクトと、前記層間絶縁膜内に埋め込まれ、前記第３半導体領域と前記ソース線とを電気的に接続するソース線コンタクトとを具備する不揮発性半導体記憶装置であって、前記電荷蓄積層は前記トレンチ溝と側端面が揃うように配置されており、前記素子分離領域は半導体基板面より高い位置まで形成されており、かつ前記制御ゲート下の素子分離領域の位置は制御ゲート間の素子分離領域の位置より高いことを特徴とする。
【発明の効果】
【００４０】
この発明によれば、積層ゲートを覆っている絶縁膜が素子分離絶縁膜の両側側面にスペーサ状に残る残さを減少させることができ、コンタクトと半導体領域とのコンタクト面積を増加させることができる不揮発性半導体記憶装置を提供することが可能である。
【発明を実施するための最良の形態】
【００４１】
以下、図面を参照してこの発明の実施の形態について説明する。
【００４２】
［第１の実施の形態］
まず、この発明の第１の実施の形態として、ＮＯＲ型の不揮発性半導体記憶装置について説明する。
【００４３】
図１（ａ）は、第１の実施の形態のＮＯＲ型不揮発性半導体記憶装置におけるメモリセルアレイの構成を示す平面図である。図１（ｂ）は、前記メモリセルアレイの１Ｂ−１Ｂ線に沿った断面図である。
【００４４】
ｐ型シリコン半導体基板１１あるいはｐ型ウェルには、素子分離用のトレンチ溝が形成されている。このトレンチ溝内部には、素子分離用絶縁材料、例えば二酸化シリコン材が埋め込まれている。このように素子分離された基板上のチャネル領域全面には、トンネル電流が流れ得る薄いトンネル絶縁膜１２が形成されている。
【００４５】
このトンネル絶縁膜１２上には、電荷蓄積層１３が形成されている。この電荷蓄積層１３は、その側端部が素子分離領域と揃うように形成されている。電荷蓄積層１３は、素子分離領域上にまで一部分が張り出しており、素子分離領域上で切断されてメモリセルごとに分離されている。電荷蓄積層１３上には、ゲート間絶縁膜１４を介して制御ゲート１５が形成されている。
【００４６】
前記制御ゲート１５上には、ゲートキャップ膜１６として、例えば窒化シリコン膜が形成されている。ゲートキャップ膜１６及び制御ゲート１５は、電荷蓄積層１３と側端部が揃うように自己整合的に垂直加工されており、電荷蓄積層１３、制御ゲート１５及びゲートキャップ膜１６により、積層ゲート構造が形成されている。積層ゲートの両側の半導体基板１１には、チャネル部のｐ型半導体基板（あるいはｐ型ウェル）１１と反対の導電型の不純物がドーピングされたソース１７Ａ及びドレイン１７Ｂが形成されている。これらソース１７Ａ及びドレイン１７Ｂは、ｎ型拡散層からなる。
【００４７】
前記ドレイン１７Ｂ上には、このドレイン１７Ｂに接続されたビット線コンタクト１８が形成されている。ソース１７Ａ上には、このソース１７Ａに接続された共通ソース線コンタクト１９が形成されている。ビット線コンタクト１８及び共通ソース線コンタクト１９は、導電材である低抵抗ポリシリコン及び金属材などからなる。これらコンタクト１８、１９の上部はそれぞれ平坦化されており、ビット線コンタクト１８は金属電極からなるビット線２０に、共通ソース線コンタクト１９は共通ソース線２１にそれぞれ接続されている。
【００４８】
また、メモリセルの積層ゲートは、二酸化シリコン膜からなるゲートバリア膜２２で覆われている。さらに、ゲートバリア膜２２上は、窒化シリコン膜からなるコンタクトバリア膜２３で覆われている。ここで、ビット線コンタクト１８に近接する積層ゲートの側面は、ゲートバリア膜２２が部分的に除去されており、この側面が直接、コンタクトバリア膜２３で覆われた構造となっている。言い換えると、共通ソース線コンタクト１９に近接する積層ゲートの側面には、ゲートバリア膜２２が形成され、さらにこのゲートバリア膜２２上にはコンタクトバリア膜２３が形成されている。一方、ビット線コンタクト１８に近接する積層ゲートの側面には、ゲートバリア膜２２が形成されておらず、この側面には直接、コンタクトバリア膜２３が形成されている。また、半導体基板１１の上には、図１（ｂ）に示すように、層間絶縁膜２４、例えばＢＰＳＧ膜等が形成されている。
【００４９】
前記共通ソース線コンタクト１９は、積層ゲート側面上に形成されたコンタクトバリア膜２３から所定の距離を空けて配置されている。ビット線コンタクト１８は、積層ゲート側面上に形成されたコンタクトバリア膜２３に接触するように距離を空けずに配置されている。さらに、ビット線コンタクト１８は、両側の積層ゲート上面の上に形成されたコンタクトバリア膜２３に、一部分張り出して形成されている。このビット線コンタクト１８は、半導体基板１１上で、隣接する積層ゲート上のコンタクトバリア膜（窒化シリコン膜）２３間に埋め込まれて形成されている。ビット線コンタクト１８部の構造は、コンタクトバリア膜２３及びゲートキャップ膜１６をマスクとして用い、自己整合的な加工により形成したコンタクト孔にコンタクト材を埋め込んだセルフアラインコンタクト構造となっている。実際には、ビット線コンタクト１８は、ゲートキャップ膜１６及びコンタクトバリア膜２３の一部分がエッチングされた積層ゲート間のコンタクト孔に埋め込まれた形状となっている。
【００５０】
この実施の形態で示したＮＯＲ型メモリセルおいて、ビット線コンタクト１８側では、ビット線コンタクト１８と積層ゲート間のスペースを極力なくすこと（セルフアラインコンタクト構造）によって、メモリセルアレイの縮小化を図っている。一方、共通ソース線コンタクト１９側では、セルフアラインコンタクト構造を取らず、さらにメモリセルの電気特性の変動を抑制するために、共通ソース線コンタクト１９に近接する積層ゲート側面及びゲート絶縁膜１２表面に二酸化シリコン膜のゲートバリア膜２２を形成している。
【００５１】
共通ソース線コンタクト１９側において、セルフアラインコンタクト構造を取らないのは、消去動作時にソース拡散層と制御ゲート間に、１０Ｖ以上の高電圧が印加されるため、セルフアラインコンタクト構造にするのが困難であるという理由による。
【００５２】
共通ソース線コンタクト１９側において、ゲート絶縁膜１２表面をゲートバリア膜２２で覆うのは、消去動作時にソース拡散層と半導体基板間に高電圧が印可されて発生したホットキャリア（主に正孔）がゲート絶縁膜１２に注入されて、ゲート絶縁膜１２とコンタクトバリア膜２３との間に捕獲されるのを抑制するという理由による。
【００５３】
前記実施の形態において、ゲートバリア膜２２の膜厚は、ホットキャリアがトンネル注入されることを防止するために、１００Å〜２００Å程度必要である。コンタクトバリア膜２３の膜厚は、セルフアラインによるコンタクト孔の形成時のエッチング選択比を考慮して、例えば２００Å〜４００Å程度必要である。
【００５４】
また、ゲートバリア膜２２として、二酸化シリコン膜を用いているが、その他の酸化物系絶縁膜を用いてもよい。その他の酸化物系絶縁膜は、例えば、アルミニウム酸化膜（Ａｌ２Ｏ３など）、タンタル酸化膜（Ｔａ３Ｏ５など）のような金属酸化膜である。また、コンタクトバリア膜２３として、窒化シリコン膜を用いているが、その他の窒化物系絶縁膜を用いてもよい。
【００５５】
このような構造を持つ第１の実施の形態のＮＯＲ型不揮発性半導体記憶装置によれば、セルフアラインコンタクト構造をもつビット線コンタクトのコンタクト孔形成時において、ビット線コンタクト１８に近接する積層ゲートの側面にはゲートバリア膜（二酸化シリコン膜）２２が形成されていないため、ゲートバリア膜２２がエッチングされて空いた領域に、コンタクト材が入り込み、コンタクト材と制御ゲートとが短絡するようなことはない。
【００５６】
さらに、ソース拡散層１７Ａに近接するゲート絶縁膜１２とコンタクトバリア膜２３との間には、ゲートバリア膜（二酸化シリコン膜）２２が形成されているため、ゲート絶縁膜１２とコンタクトバリア膜２３との間にホットキャリアが捕獲されるのを抑制することができる。
【００５７】
［第２の実施の形態］
次に、この発明の第２の実施の形態として、ＮＡＮＤ型の不揮発性半導体記憶装置について説明する。
【００５８】
図２（ａ）は、第２の実施の形態のＮＡＮＤ型不揮発性半導体記憶装置におけるメモリセルアレイの構成を示す平面図である。図２（ｂ）は、前記メモリセルアレイの２Ｂ−２Ｂ線に沿った断面図である。
【００５９】
ｐ型シリコン半導体基板３１あるいはｐ型ウェルには、素子分離用のトレンチ溝が形成されている。このトレンチ溝内部には、素子分離用絶縁材料、例えば二酸化シリコン材が埋め込まれている。このように素子分離された基板上のチャネル領域全面には、トンネル電流が流れ得る薄いトンネル絶縁膜３２が形成されている。
【００６０】
このトンネル絶縁膜３２上には、電荷蓄積層３３が形成されている。この電荷蓄積層３３は、その側端部が素子分離領域と揃うように形成されている。電荷蓄積層３３は、素子分離領域上にまで一部分が張り出しており、素子分離領域上で切断されてメモリセルごとに分離されている。電荷蓄積層３３上には、ゲート間絶縁膜３４を介して制御ゲート３５が形成されている。
【００６１】
前記制御ゲート３５上には、ゲートキャップ膜３６として、例えば窒化シリコン膜が形成されている。ゲートキャップ膜３６及び制御ゲート３５は、電荷蓄積層３３と側端部が揃うように自己整合的に垂直加工されており、電荷蓄積層３３、制御ゲート３５及びゲートキャップ膜３６により、積層ゲート構造が形成されている。積層ゲートの両側の半導体基板３１には、チャネル部のｐ型半導体基板（あるいはｐ型ウェル）３１と反対の極性の不純物がドーピングされたｎ型拡散層３７が形成されている。これらｎ型拡散層３７は、ソースあるいはドレインとなる。
【００６２】
複数の積層ゲートは、ｎ型拡散層を共有するように、直列接続されて配置されている。直列接続されたこれら積層ゲートの最端のｎ型拡散層３７上には、それぞれビット線コンタクト３８及び共通ソース線コンタクト３９が形成されている。これらコンタクト３８、３９と隣接する積層ゲートは選択トランジスタとして動作する。選択トランジスタは、電荷蓄積層３３と制御ゲート３５が短絡されて直接、電荷蓄積層３３に信号が印加される。選択トランジスタで挟まれた複数の積層ゲートはメモリセルとして動作する。
【００６３】
前記ビット線コンタクト３８及び共通ソース線コンタクト３９は、導電材である低抵抗ポリシリコン及び金属材などからなる。これらコンタクト３８、３９の上部はそれぞれ平坦化されており、ビット線コンタクト３８は金属電極からなるビット線４０に、共通ソース線コンタクト３９は共通ソース線４１にそれぞれ接続されている。
【００６４】
また、メモリセルの積層ゲート、及び選択トランジスタの積層ゲートは、二酸化シリコン膜からなるゲートバリア膜４２で覆われている。さらに、ゲートバリア膜４２上は、窒化シリコン膜からなるコンタクトバリア膜４３で覆われている。ここで、ビット線コンタクト３８に隣接する選択トランジスタの積層ゲートにおいて、ビット線コンタクト３８に近接する側面は、ゲートバリア膜４２が部分的に除去されており、この側面が直接、コンタクトバリア膜４３で覆われた構造となっている。また、共通ソース線コンタクト３９に隣接する選択トランジスタの積層ゲートにおいて、共通ソース線コンタクト３９に近接する側面は、ゲートバリア膜４２が部分的に除去されており、この側面が直接、コンタクトバリア膜４３で覆われた構造となっている。言い換えると、選択トランジスタの積層ゲートのメモリセルに近接する側の側面には、ゲートバリア膜４２が形成され、さらにこのゲートバリア膜４２上にはコンタクトバリア膜４３が形成されている。しかし、選択トランジスタの積層ゲートのビット線コンタクト３８あるいは共通ソース線コンタクト３９に近接する側の側面には、ゲートバリア膜４２が形成されておらず、この側面には直接、コンタクトバリア膜４３が形成されている。また、半導体基板３１の上には、図２（ｂ）に示すように、層間絶縁膜４４、例えばＢＰＳＧ膜等が形成されている。
【００６５】
前記ビット線コンタクト３８は、選択トランジスタの積層ゲート側面上に形成されたコンタクトバリア膜４３に接触するように、距離を空けずに配置されている。さらに、ビット線コンタクト３８は、両側の積層ゲート上に一部分張り出して形成されている。このビット線コンタクト３８は、半導体基板３１上で、隣接する選択トランジスタの積層ゲート上のコンタクトバリア膜（窒化シリコン膜）４３間に埋め込まれて形成されている。ビット線コンタクト３８部の構造は、コンタクトバリア膜４３及びゲートキャップ膜３６をマスクとして用い、自己整合的な加工により形成したコンタクト孔にコンタクト材を埋め込んだセルフアラインコンタクト構造となっている。図２（ｂ）に示すように、ビット線コンタクト３８は、ゲートキャップ膜３６及びコンタクトバリア膜４３の一部分がエッチングされた積層ゲート間のコンタクト孔に埋め込まれた形状となっている。
【００６６】
同様に、前記共通ソース線コンタクト３９は、選択トランジスタの積層ゲート側面上に形成されたコンタクトバリア膜４３に接触するように、距離を空けずに配置されている。さらに、共通ソース線コンタクト３９は、両側の積層ゲート上に一部分張り出して形成されている。この共通ソース線コンタクト３９は、半導体基板３１上で、隣接する選択トランジスタの積層ゲート上のコンタクトバリア膜（窒化シリコン膜）４３間に埋め込まれて形成されている。共通ソース線コンタクト３９部の構造は、コンタクトバリア膜４３及びゲートキャップ膜３６をマスクとして用い、自己整合的な加工により形成したコンタクト孔にコンタクト材を埋め込んだセルフアラインコンタクト構造となっている。図２（ｂ）に示すように、共通ソース線コンタクト３９は、ゲートキャップ膜３６及びコンタクトバリア膜４３の一部分がエッチングされた積層ゲート間のコンタクト孔に埋め込まれた形状となっている。
【００６７】
この実施の形態で示したＮＡＮＤ型メモリセルでは、メモリセルの積層ゲートが二酸化シリコン膜のゲートバリア膜４２で覆われ、さらにゲートバリア膜４２が窒化シリコン膜のコンタクトバリア膜４３で覆われている。一方、選択トランジスタの積層ゲートは、コンタクト３８あるいは３９と近接する側面がゲートバリア膜４２で覆われておらず、直接、コンタクトバリア膜４３で覆われた構造となっている。
【００６８】
メモリセルの積層ゲートを二酸化シリコン膜のゲートバリア膜４２で覆い、積層ゲート間のゲート絶縁膜３２表面にゲートバリア膜４２を形成する理由は、第１の実施の形態のＮＯＲ型メモリセルの場合と同様に、ホットキャリア（主に正孔）がゲート絶縁膜３２に注入されて、ゲート絶縁膜３２とコンタクトバリア膜４３との間に捕獲されるのを抑制するためである。
【００６９】
前記実施の形態において、ゲートバリア膜４２の膜厚は、ホットキャリアがトンネル注入されることを防止するために、１００Å〜２００Å程度必要である。コンタクトバリア膜４３の膜厚は、セルフアラインによるコンタクト孔の形成時のエッチング選択比を考慮して、例えば２００Å〜４００Å程度必要である。
【００７０】
また、ゲートバリア膜４２として、二酸化シリコン膜を用いているが、その他の酸化物系絶縁膜を用いてもよい。その他の酸化物系絶縁膜は、例えば、アルミニウム酸化膜（Ａｌ２Ｏ３など）、タンタル酸化膜（Ｔａ３Ｏ５など）のような金属酸化膜である。また、コンタクトバリア膜４３として、窒化シリコン膜を用いているが、その他の窒化物系絶縁膜を用いてもよい。
【００７１】
このような構造を持つ第２の実施の形態のＮＡＮＤ型不揮発性半導体記憶装置によれば、セルフアラインコンタクト構造をもつビット線コンタクト３８（あるいは共通ソース線コンタクト３９）のコンタクト孔形成時において、ビット線コンタクト（あるいは共通ソース線コンタクト）に近接する積層ゲートの側面にはゲートバリア膜（二酸化シリコン膜）４２が形成されていないため、ゲートバリア膜４２がエッチングされて空いた領域に、コンタクト材が入り込み、コンタクト材と制御ゲートとが短絡するようなことはない。
【００７２】
さらに、メモリセルの積層ゲート両側（ソースあるいはドレインをなすｎ型拡散層３７上）のゲート絶縁膜３２と、コンタクトバリア膜４３との間には、ゲートバリア膜（二酸化シリコン膜）４２が形成されているため、ゲート絶縁膜３２とコンタクトバリア膜４３との間にホットキャリアが捕獲されるのを抑制することができる。これにより、ホットキャリア捕獲の影響によるメモリセルの電気特性変動を防止することができる。
【００７３】
次に、前記ＮＡＮＤ型メモリセルの製造方法について説明する。
【００７４】
図３（ａ）、図３（ｂ）、図４（ａ）、図４（ｂ）は前記ＮＡＮＤ型メモリセルの製造方法を示す主な工程の断面図である。
【００７５】
図３（ａ）に示すように、電荷蓄積層３３及び制御ゲート３５を有する積層構造上に、窒化シリコン膜からなるゲートキャップ膜３６を形成する。これら電荷蓄積層３３、制御ゲート３５、及びゲートキャップ膜３６の側端部が揃うように、自己整合的に垂直加工して積層ゲートを形成する。
【００７６】
積層ゲートを形成した後、ゲートバリア膜４２として二酸化シリコン膜を堆積する。その後、ビット線コンタクト３８あるいは共通ソース線コンタクト３９と近接する選択トランジスタの積層ゲート側面上のゲートバリア膜４２を、リソグラフィ及びエッチング処理によって剥離する。
【００７７】
続いて、図３（ｂ）に示すように、コンタクト孔開口時のコンタクトバリア膜４３となる窒化シリコン膜を堆積する。さらに、このコンタクトバリア膜４３上に、層間絶縁膜（例えばＢＰＳＧ膜）４４のを形成し、熱アニールによって層間絶縁膜４４をメルトさせた後、例えばＣＭＰ等によって層間絶縁膜４４を平坦化する。
【００７８】
次に、図４（ａ）に示すように、リソグラフィ及びドライエッチングによりコンタクト孔を開口する。このとき、層間絶縁膜（ＢＰＳＧ膜）４４とコンタクトバリア膜（窒化シリコン膜）４３のエッチング選択比に対応して、ゲートキャップ膜（窒化シリコン膜）３６の一部もエッチングされる。
【００７９】
続いて、図４（ｂ）に示すように、ＨＦ処理などの界面清浄処理を行った後、コンタクト材、例えば低抵抗ポリシリコンやタングステン（Ｗ）などの金属を埋め込み、平坦化してビット線コンタクト３８、及び共通ソース線コンタクト３９を形成する。
【００８０】
このようなＮＡＮＤ型メモリセルの製造方法では、ビット線コンタクト３８あるいは共通ソース線コンタクト３９と接する選択トランジスタの積層ゲート側面上のゲートバリア膜４２を予め剥離することにより、コンタクト孔の開口時にゲートバリア膜４２が露出してこのゲートバリア膜４２が局所的にエッチバックされ、その後、コンタクト材を埋め込んだときにコンタクト材と制御ゲート３５が短絡することを防止している。
【００８１】
［第３の実施の形態］
次に、この発明の第３の実施の形態として、ＮＡＮＤ型の不揮発性半導体記憶装置について説明する。前記第２の実施の形態では、コンタクト３８あるいは３９と近接する選択トランジスタの積層ゲート側面を覆うゲートバリア膜４２を全て剥離しているが、この第３の実施の形態ではドライエッチング条件を最適化してゲートキャップ膜３６の側面を覆うゲートバリア膜４２のみを除去している。
【００８２】
図５は、第３の実施の形態のＮＡＮＤ型不揮発性半導体記憶装置におけるメモリセルアレイの断面図である。
【００８３】
図５に示すように、コンタクト３８あるいは３９に近接する積層ゲート側面を覆うゲートバリア膜４２Ａは、電荷蓄積層３３側面及びゲート間絶縁膜３４側面の全域と、制御ゲート３５側面の一部のみを覆っている。その他の構造は、前記第２の実施の形態と同様である。
【００８４】
図５に示すような構造を形成するには、コンタクト孔の開口時において、ドライエッチング条件を最適化し、積層ゲートの側面を覆うゲートバリア膜を制御ゲート３５の側面まで後退させればよい。
【００８５】
このような構造を持つ第３の実施の形態でも、ビット線コンタクト３８（あるいは共通ソース線コンタクト３９）に近接するゲートキャップ膜３６の側面にはゲートバリア膜（二酸化シリコン膜）４２Ａが形成されていないため、コンタクト孔形成時において、ゲートバリア膜４２Ａが露出することはない。したがって、コンタクト孔形成時に、ゲートバリア膜４２Ａが露出し、ゲートバリア膜４２Ａがエッチングされて空いた領域に、コンタクト材が入り込み、コンタクト材と制御ゲートとが短絡するようなことはない。
【００８６】
さらに、選択トランジスタ及びメモリセルの積層ゲート両側（ソースあるいはドレインをなすｎ型拡散層３７上）のゲート絶縁膜３２と、コンタクトバリア膜４３との間には、ゲートバリア膜（二酸化シリコン膜）４２Ａが形成されているため、ゲート絶縁膜３２とコンタクトバリア膜４３との間にホットキャリアが捕獲されるのを抑制することができる。これにより、ホットキャリア捕獲の影響によるメモリセルの電気特性変動を防止することができる。
【００８７】
なお、ゲートバリア膜４２Ａとして、二酸化シリコン膜を用いているが、その他の酸化物系絶縁膜を用いてもよい。その他の酸化物系絶縁膜は、例えば、アルミニウム酸化膜（Ａｌ２Ｏ３など）、タンタル酸化膜（Ｔａ３Ｏ５など）のような金属酸化膜である。
【００８８】
［第４の実施の形態］
次に、この発明の第４の実施の形態として、ＮＡＮＤ型の不揮発性半導体記憶装置について説明する。前記第３の実施の形態では、コンタクト３８あるいは３９と近接する選択トランジスタのゲートキャップ膜３６の側面を覆うゲートバリア膜４２のみを除去しているが、この第４の実施の形態では選択トランジスタ及びメモリセル双方のゲートキャップ膜３６の側面を覆うゲートバリア膜４２を除去している。
【００８９】
図６は、第４の実施の形態のＮＡＮＤ型不揮発性半導体記憶装置におけるメモリセルアレイの断面図である。
【００９０】
図６に示すように、コンタクト３８あるいは３９に近接する積層ゲート側面を覆うゲートバリア膜４２Ａは、電荷蓄積層３３側面及びゲート間絶縁膜３４側面の全域と、制御ゲート３５側面の一部のみを覆っている。さらに、メモリセルの積層ゲート側面を覆うゲートバリア膜４２Ａも、電荷蓄積層３３側面及びゲート間絶縁膜３４側面の全域と、制御ゲート３５側面の一部のみを覆っている。その他の構造は、前記第２の実施の形態と同様である。
【００９１】
図６に示すような構造を形成するには、コンタクト孔の開口時において、リソグラフィを用いずにドライエッチング条件を最適化し、選択トランジスタのゲートキャップ膜３６側面と同様に、メモリセルの積層ゲートのゲートキャップ膜３６側面を覆うゲートバリア膜を同時にエッチングし、制御ゲート３５の側面まで後退させればよい。
【００９２】
このような構造を持つ第４の実施の形態でも、ビット線コンタクト３８（あるいは共通ソース線コンタクト３９）に近接するゲートキャップ膜３６の側面にはゲートバリア膜（二酸化シリコン膜）４２Ａが形成されていないため、コンタクト孔形成時において、ゲートバリア膜４２Ａが露出することはない。したがって、コンタクト孔形成時に、ゲートバリア膜４２Ａが露出し、ゲートバリア膜４２Ａがエッチングされて空いた領域に、コンタクト材が入り込み、コンタクト材と制御ゲート３５とが短絡するようなことはない。
【００９３】
さらに、選択トランジスタ及びメモリセルの積層ゲート両側（ソースあるいはドレインをなすｎ型拡散層３７上）のゲート絶縁膜３２と、コンタクトバリア膜４３との間には、ゲートバリア膜（二酸化シリコン膜）４２Ａが形成されているため、ゲート絶縁膜３２とコンタクトバリア膜４３との間にホットキャリアが捕獲されるのを抑制することができる。これにより、ホットキャリア捕獲の影響によるメモリセルの電気特性変動を防止することができる。
【００９４】
なお、ゲートバリア膜４２Ａとして、二酸化シリコン膜を用いているが、その他の酸化物系絶縁膜を用いてもよい。その他の酸化物系絶縁膜は、例えば、アルミニウム酸化膜（Ａｌ２Ｏ３など）、タンタル酸化膜（Ｔａ３Ｏ５など）のような金属酸化膜である。
【００９５】
［第５の実施の形態］
次に、この発明の第５の実施の形態として、ＮＡＮＤ型の不揮発性半導体記憶装置について説明する。この第５の実施の形態では、前記第２の実施の形態と共通する部分には共通する参照符号を付す。
【００９６】
図７（ａ）は、第５の実施の形態のＮＡＮＤ型不揮発性半導体記憶装置におけるメモリセルアレイのワード線に沿った断面図である。図７（ｂ）は、前記メモリセルアレイのビット線コンタクト部のワード線方向の断面図である。図７（ｃ）は、前記ＮＡＮＤ型不揮発性半導体記憶装置の周辺回路を構成する周辺トランジスタの断面図である。この周辺トランジスタは、例えば、ゲート絶縁膜がメモリセルに比べて非常に厚い高耐圧系トランジスタであるとする。
【００９７】
電荷蓄積層の側端部が素子分離領域を形成するトレンチ溝と揃った自己整合ＳＴＩ構造は、スラッシュメモリにおける素子分離構造として有効である。しかし、図１２に示したように、素子分離領域が半導体基板よりも高く形成されるため、隣接する制御ゲートの間の領域においては、ゲートバリア膜２１４及びコンタクトバリア膜２１５がスペーサ状に素子分離領域２１７の側面に残るという問題があった。
【００９８】
この実施の形態では、図７（ｂ）に示すように、隣接する制御ゲート間の素子分離絶縁膜５１の膜厚を制御ゲート３５下の素子分離絶縁膜５２の膜厚よりも薄くすることにより、ゲートバリア膜４２及びコンタクトバリア膜４３の残さをなくしている。この結果、ビット線コンタクト形成部において、半導体基板の露出面積を大きくして、コンタクト抵抗を低下させることができる。
【００９９】
また、周辺回路を構成する周辺トランジスタのうち、特に高耐圧系トランジスタのゲート絶縁膜の膜厚はメモリセルのゲート絶縁膜よりも一般的に非常に厚い。このため、コンタクト孔の形成時に、コンタクトバリア膜４３及びゲートバリア膜４２をエッチングした後、周辺トランジスタの厚いゲート絶縁膜を除去する必要があり、セルフアラインコンタクト構造を持つビット線コンタクトと同時に、周辺トランジスタのコンタクトを形成することは困難であった。
【０１００】
これに対して、この実施の形態では、図７（ｃ）に示すように、予め高耐圧系トランジスタのコンタクト５３が形成される拡散層上のゲート絶縁膜５４を、薄膜化している。これにより、ビット線コンタクトのコンタクト孔形成と同時に、高耐圧系トランジスタのコンタクト孔形成が可能になっている。
【０１０１】
実際に、この構造を形成する方法を以下に説明する。
【０１０２】
まず、ゲートキャップ膜を含めた積層ゲートを垂直加工した後、ゲートキャップ膜をマスクにしてゲート間の素子分離絶縁膜とゲート絶縁膜をエッチングする。このとき、ゲートキャップ膜である窒化シリコン膜とシリコン基板に対して、高選択比を得られるエッチングを行うことが重要である。また、エッチング量は高耐圧系トランジスタのゲート絶縁膜が除去可能な量とする必要がある。さらに、素子分離絶縁膜の高さはトレンチ溝上部、すなわち半導体基板面より高く、電荷蓄積層上部より低い必要がある。このエッチングによって、ゲート間の素子分離絶縁膜の膜厚はゲート下の素子分離絶縁膜の膜厚よりも薄くなる。
【０１０３】
熱酸化などによりゲート側面の表面処理を行った後、ゲートバリア膜４２及びコンタクトバリア膜４３を形成した際、予め素子分離絶縁膜の膜厚を薄くしているため、素子分離絶縁膜５１の側面露出高さが低くなり、コンタクト孔の開口時にスペーサ状の残さが発生するのを抑制できる。
【０１０４】
この発明は、前述した実施の形態に限定されるものではなく、ゲート絶縁膜の厚さや電極材料などを適当に選択することも可能である。
【０１０５】
この発明の望ましい実施態様を以下に記しておく。
【０１０６】
１．電荷蓄積層を構成する導電材は、例えば不純物ドーピングにより電気伝導率が高い多結晶シリコン材、あるいは非晶質シリコン材である。
【０１０７】
２．電荷蓄積層は、半導体基板上に形成された、例えば１００Å程度の熱酸化膜上に形成されている。
【０１０８】
３．制御ゲートは、例えば不純物ドーピングにより電気伝導率が高い多結晶シリコン材あるいは非晶質シリコン材等のシリコン材単層、またはタングステン（Ｗ）等の高融点金属材、タングステンシリサイド（ＷＳｉ）等のシリサイドとシリコンとの積層構造、または前記シリコン材上にチタン（Ｔｉ）等の金属を堆積し、熱アニールによりシリコンと化学的に反応させて形成したサリサイド、またはアルミニウム（Ａｌ）等の低抵抗金属材である。
【０１０９】
４．制御ゲートは、電荷蓄積層上に形成された、例えば１００Å〜２００Å程度の二酸化シリコン膜、あるいは二酸化シリコンと窒化シリコン膜の積層膜上に形成されている。
【０１１０】
５．素子分離絶縁膜は、例えば高アスペクトの埋め込み特性に優れた二酸化シリコン材、あるいはリン（Ｐ）やボロン（Ｂ）等の不純物を含むＰＳＧ、ＢＰＳＧ等、あるいは前記材料の積層構造である。
【０１１１】
この発明は、第１の絶縁膜（例えば二酸化シリコン膜）及び第２の絶縁膜（例えば窒化シリコン膜）で覆われたメモリセル及び選択トランジスタのうち、少なくともビット線コンタクトが隣接する積層ゲートの側面から第１の絶縁膜を除去することと、制御ゲート間の素子分離用絶縁膜を制御ゲート下の素子分離用絶縁膜よりも薄くしてビット線コンタクト部の素子分離用絶縁膜の側壁高さを下げることと、高耐圧系トランジスタのソース拡散層あるいはドレイン拡散層に接続されるコンタクト部のゲート絶縁膜の膜厚を、前記トランジスタのゲート電極下のゲート絶縁膜の膜厚よりも薄くすることにより、ビット線コンタクトをセルフアラインコンタクト構造とする際の加工マージンを高くでき、高密度化及び高信頼性化を図ることができる不揮発性半導体記憶装置が実現できる。
【０１１２】
なお、第１の絶縁膜として、二酸化シリコン膜を用いているが、その他の酸化物系絶縁膜を用いてもよい。その他の酸化物系絶縁膜は、例えば、アルミニウム酸化膜（Ａｌ２Ｏ３など）、タンタル酸化膜（Ｔａ３Ｏ５など）のような金属酸化膜である。また、第２の絶縁膜として、窒化シリコン膜を用いているが、その他の窒化物系絶縁膜を用いてもよい。
【図面の簡単な説明】
【０１１３】
【図１】（ａ）は第１の実施の形態のＮＯＲ型不揮発性半導体記憶装置におけるメモリセルアレイの構成を示す平面図であり、（ｂ）は前記メモリセルアレイの１Ｂ−１Ｂ線に沿った断面図である。
【図２】（ａ）は第２の実施の形態のＮＡＮＤ型不揮発性半導体記憶装置におけるメモリセルアレイの構成を示す平面図であり、（ｂ）は前記メモリセルアレイの２Ｂ−２Ｂ線に沿った断面図である。
【図３】前記第２の実施の形態のＮＡＮＤ型メモリセルの製造方法を示す主な第１工程の断面図である。
【図４】前記第２の実施の形態のＮＡＮＤ型メモリセルの製造方法を示す主な第２工程の断面図である。
【図５】第３の実施の形態のＮＡＮＤ型不揮発性半導体記憶装置におけるメモリセルアレイの断面図である。
【図６】第４の実施の形態のＮＡＮＤ型不揮発性半導体記憶装置におけるメモリセルアレイの断面図である。
【図７】第５の実施の形態のＮＡＮＤ型不揮発性半導体記憶装置におけるメモリセルアレイの断面図である。
【図８】（ａ）は従来のＮＯＲ型のフラッシュメモリにおけるメモリセルアレイの構成を示す平面図であり、（ｂ）は前記メモリセルアレイの８Ｂ−８Ｂ線に沿った断面図である。
【図９】（ａ）は従来のＮＡＮＤ型のフラッシュメモリにおけるメモリセルアレイの構成を示す平面図であり、（ｂ）は前記メモリセルアレイの９Ｂ−９Ｂ線に沿った断面図である。
【図１０】窒化シリコン膜と積層ゲートの間に二酸化シリコン膜を挟む構造において、セルフアラインコンタクトを形成する場合の第１工程の断面図である。
【図１１】窒化シリコン膜と積層ゲートの間に二酸化シリコン膜を挟む構造において、セルフアラインコンタクトを形成する場合の第２工程の断面図である。
【図１２】図１１（ｂ）に示したメモリセルアレイを図９（ａ）中の１２−１２線に沿って切断した場合の断面図である。
【符号の説明】
【０１１４】
１１…ｐ型シリコン半導体基板（あるいはｐ型ウェル）、１２…トンネル絶縁膜、１３…電荷蓄積層、１４…ゲート間絶縁膜、１５…制御ゲート、１６…ゲートキャップ膜、１７Ａ…ソース、１７Ｂ…ドレイン、１８…ビット線コンタクト、１９…共通ソース線コンタクト、２０…ビット線、２１…共通ソース線、２２…ゲートバリア膜、２３…コンタクトバリア膜、２４…層間絶縁膜、３１…ｐ型シリコン半導体基板（あるいはｐ型ウェル）、３２…トンネル絶縁膜、３３…電荷蓄積層、３４…ゲート間絶縁膜、３５…制御ゲート、３６…ゲートキャップ膜、３７…ｎ型拡散層、３８…ビット線コンタクト、３９…共通ソース線コンタクト、４０…ビット線、４１…共通ソース線、４２…ゲートバリア膜、４３…コンタクトバリア膜、４４…層間絶縁膜
【図１】
2008103735.tif 000003
【図２】
2008103735.tif 000004
【図３】
2008103735.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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