(57)【要約】【課題】ゲート電極上に応力絶縁膜を設けた半導体装置において、ＭＩＳトランジスタの駆動能力が低下することを防止する。【解決手段】半導体基板１００上における第１の活性領域１００ｂに形成された第１のＭＩＳトランジスタを有する半導体装置であって、第１のＭＩＳトランジスタは、第１の活性領域１００ｂ上に形成された第１のゲート絶縁膜１０３ｂと、第１のゲート絶縁膜１０３ｂ上に形成された第１のゲート電極１０４ｂと、第１のゲート電極１０４ｂにおける上面及びゲート長方向の側面上に形成され、第１のＭＩＳトランジスタのチャネルに対して第１の応力をゲート長方向に働かせる第１の応力絶縁膜１１１ｂと、第１のゲート電極１０４ｂにおけるゲート幅方向の側面上に形成された第１の下地絶縁膜１１２とを備え、第１のゲート電極１０４ｂにおけるゲート幅方向の側面上には、第１の応力絶縁膜１１１ｂが形成されていない。【選択図】図２
2008103607.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上における第１の活性領域に形成された第１のＭＩＳトランジスタを有する半導体装置であって、
前記第１のＭＩＳトランジスタは、
前記第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極における上面及びゲート長方向の側面上に形成され、前記第１のＭＩＳトランジスタのチャネルに対して第１の応力をゲート長方向に働かせる第１の応力絶縁膜と、
前記第１のゲート電極におけるゲート幅方向の側面上に形成された第１の下地絶縁膜とを備え、
前記第１のゲート電極におけるゲート幅方向の側面上には、前記第１の応力絶縁膜が形成されていないことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の下地絶縁膜は、前記第１のＭＩＳトランジスタのチャネルに対して第２の応力をゲート幅方向に働かせる第２の応力絶縁膜であり、
前記第１の応力は、圧縮応力及び引っ張り応力のうちのいずれか一方であり、
前記第２の応力は、前記一方とは異なる他方であることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１のＭＩＳトランジスタはＰ型ＭＩＳトランジスタであり、
前記第１の応力は圧縮応力であり、
前記第２の応力は引っ張り応力であることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記半導体基板の主面は（１００）面であり、
前記第１のゲート電極のゲート長方向は＜１１０＞方向であることを特徴とする半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
前記第１のＭＩＳトランジスタはＮ型ＭＩＳトランジスタであり、
前記第１の応力は引っ張り応力であり、
前記第２の応力は圧縮応力であることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記半導体基板の主面は（１００）面であり、
前記第１のゲート電極のゲート長方向は＜１００＞方向であることを特徴とする半導体装置。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタは、
前記第１のゲート電極におけるゲート長方向の側面と前記第１の応力絶縁膜との間、及び前記第１のゲート電極におけるゲート幅方向の側面と前記第１の下地絶縁膜との間に形成された第１のサイドウォールを更に備えていることを特徴とする半導体装置。
【請求項８】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタは、
前記第１のゲート電極におけるゲート長方向の側面と前記第１の応力絶縁膜との間に形成された第１のサイドウォールを更に備え、
前記第１のゲート電極におけるゲート幅方向の側面と前記第１の下地絶縁膜との間には、前記第１のサイドウォールが形成されていないことを特徴とする半導体装置。
【請求項９】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記第１の活性領域は、前記半導体基板に形成された素子分離領域によって囲まれた領域であり、
前記第１のＭＩＳトランジスタは、
前記第１のゲート電極のうち前記第１の活性領域上に存在する部分の側面上に形成された第１のサイドウォールを更に備え、
前記第１のゲート電極のうち前記素子分離領域上に存在する部分におけるゲート長方向の側面と前記第１の応力絶縁膜との間、及び前記第１のゲート電極のうち前記素子分離領域上に存在する部分におけるゲート幅方向の側面と前記第１の下地絶縁膜との間には、前記第１のサイドウォールが形成されていないことを特徴とする半導体装置。
【請求項１０】
請求項１又は２に記載の半導体装置において、
前記半導体基板上における第２の活性領域に形成された第２のＭＩＳトランジスタを更に備え、
前記第２のＭＩＳトランジスタは、
前記第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極上に形成された第２の下地絶縁膜とを備えていることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第２の下地絶縁膜は、前記第２のＭＩＳトランジスタのチャネルに対して第３の応力を働かせる第３の応力絶縁膜であり、
前記第３の応力絶縁膜と前記第２の応力絶縁膜とは同一の絶縁膜からなることを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第１のＭＩＳトランジスタはＰ型ＭＩＳトランジスタであり、
前記第２のＭＩＳトランジスタはＮ型ＭＩＳトランジスタであり、
前記第１の応力は圧縮応力であり、
前記第２の応力は引っ張り応力であり、
前記第３の応力は引っ張り応力であることを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記半導体基板の主面は（１００）面であり、
前記第１のゲート電極及び前記第２のゲート電極のゲート長方向は＜１１０＞方向であることを特徴とする半導体装置。
【請求項１４】
請求項１１に記載の半導体装置において、
前記第１のＭＩＳトランジスタはＮ型ＭＩＳトランジスタであり、
前記第２のＭＩＳトランジスタはＰ型ＭＩＳトランジスタであり、
前記第１の応力は引っ張り応力であり、
前記第２の応力は圧縮応力であり、
前記第３の応力は圧縮応力であることを特徴とする半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記半導体基板の主面は（１００）面であり、
前記第１のゲート電極及び前記第２のゲート電極のゲート長方向は＜１００＞方向であることを特徴とする半導体装置。
【請求項１６】
請求項１０〜１５のうちいずれか１項に記載の半導体装置において、
前記第２のＭＩＳトランジスタは、
前記第２のゲート電極の側面と前記第２の下地絶縁膜との間に形成された第２のサイドウォールを更に備えていることを特徴とする半導体装置。
【請求項１７】
請求項１１〜１５のうちいずれか１項に記載の半導体装置において、
前記第２の活性領域は、前記半導体基板に形成された素子分離領域によって囲まれた領域であり、
前記第１の活性領域と前記第２の活性領域とは、前記素子分離領域によって分離されており、
前記第２のＭＩＳトランジスタは、
前記第２のゲート電極のうち前記第２の活性領域上に存在する部分の側面上に形成された第２のサイドウォールを更に備え、
前記第２のゲート電極のうち前記素子分離領域上に存在する部分の側面と前記第３の応力絶縁膜との間には、前記第２のサイドウォールが形成されていないことを特徴とする半導体装置。
【請求項１８】
半導体基板上における第１の活性領域に形成された第１のＭＩＳトランジスタを有する半導体装置の製造方法であって、
前記第１の活性領域上に、第１のゲート絶縁膜及び第１のゲート電極を順次形成する工程（ａ）と、
前記第１のゲート電極上に、第１の応力絶縁膜を形成する工程（ｂ）と、
前記第１の応力絶縁膜のうち前記第１のゲート電極におけるゲート幅方向の側面上に存在する部分を除去する工程（ｃ）と、
前記工程（ｃ）の後に、前記第１のゲート電極におけるゲート幅方向の側面上に、第１の下地絶縁膜を形成する工程（ｄ）とを備え、
前記第１の応力絶縁膜は、前記第１のゲート電極を有する前記第１のＭＩＳトランジスタのチャネルに対して第１の応力をゲート長方向に働かせることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記第１の下地絶縁膜として、前記第１のＭＩＳトランジスタのチャネルに対して第２の応力をゲート幅方向に働かせる第２の応力絶縁膜を形成する工程であり、
前記第１の応力は、圧縮応力及び引っ張り応力のうちのいずれか一方であり、
前記第２の応力は、前記一方とは異なる他方であることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１８又は１９に記載の半導体装置の製造方法において、
前記工程（ａ）よりも後であって且つ前記工程（ｂ）よりも前に、前記第１のゲート電極におけるゲート長方向の側面と前記第１の応力絶縁膜との間、及び前記第１のゲート電極におけるゲート幅方向の側面と前記第１の下地絶縁膜との間に、第１のサイドウォールを形成する工程（ｅ）を更に備えることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１８又は１９に記載の半導体装置の製造方法において、
前記工程（ａ）よりも後であって且つ前記工程（ｂ）よりも前に、前記第１のゲート電極におけるゲート長方向の側面と前記第１の応力絶縁膜との間、及び前記第１のゲート電極におけるゲート幅方向の側面と前記第１の下地絶縁膜との間に、第１のサイドウォールを形成する工程（ｅ）を更に備え、
前記工程（ｃ）は、前記第１のサイドウォールのうち前記第１のゲート電極におけるゲート幅方向の側面上に存在する部分を除去する工程を更に含むことを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１８又は１９に記載の半導体装置の製造方法において、
前記工程（ａ）よりも前に、前記半導体基板に、前記第１の活性領域を囲う素子分離領域を形成する工程（ｘ）を更に備え、
前記工程（ａ）よりも後であって且つ前記工程（ｂ）よりも前に、前記第１のゲート電極におけるゲート長方向の側面と前記第１の応力絶縁膜との間、及び前記第１のゲート電極におけるゲート幅方向の側面と前記第１の下地絶縁膜との間に、第１のサイドウォールを形成する工程（ｅ）を更に備え、
前記工程（ｅ）よりも後であって且つ前記工程（ｂ）よりも前に、前記第１のサイドウォールのうち前記素子分離領域上に存在する部分を除去する工程（ｆ）を更に備えることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１８〜２２のうちいずれか１項に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板上における第２の活性領域に形成された第２のＭＩＳトランジスタを更に備え、
前記工程（ａ）は、前記第２の活性領域上に、第２のゲート絶縁膜及び第２のゲート電極を順次形成する工程を更に含み、
前記工程（ｄ）は、前記第２のゲート電極上に、第２の下地絶縁膜を形成する工程を更に含むことを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記第２の下地絶縁膜として、前記第２のゲート電極を有する前記第２のＭＩＳトランジスタのチャネルに対して第３の応力を働かせる第３の応力絶縁膜を形成する工程であり、
前記第３の応力絶縁膜は、前記第２の応力絶縁膜と同一の絶縁膜からなることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２３又は２４に記載の半導体装置の製造方法において、
前記工程（ｅ）は、前記第２のゲート電極の側面と前記第２の下地絶縁膜との間に、第２のサイドウォールを形成する工程を更に含むことを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２４に記載の半導体装置の製造方法において、
前記工程（ｘ）は、前記半導体基板に、前記第１の活性領域と前記第２の活性領域とを分離し、前記第２の活性領域を囲う前記素子分離領域を形成する工程を更に含み、
前記工程（ｅ）は、前記第２のゲート電極の側面と前記第３の応力絶縁膜との間に、第２のサイドウォールを形成する工程を更に含み、
前記工程（ｆ）は、前記第２のサイドウォールのうち前記素子分離領域上に存在する部分を除去する工程を更に含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極上に応力絶縁膜を設けた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来技術に係る半導体装置として、トランジスタの駆動能力の向上を目的に、ゲート電極上に応力絶縁膜を設けた半導体装置が提案されている（例えば特許文献１参照）。以下に、従来技術に係る半導体装置について、図１７を参照しながら説明する。図１７は、従来技術に係る半導体装置の構造について示す断面図である。
【０００３】
図１７に示すように、シリコンからなる半導体基板７００には、Ｎ型ＭＯＳ形成領域ＮとＰ型ＭＯＳ形成領域Ｐとの間を区画するように、素子分離領域７０１が形成されている。このようにして、Ｎ型ＭＯＳ形成領域には、素子分離領域７０１によって囲まれた半導体基板７００からなる活性領域７００ａが形成されている一方、Ｐ型ＭＯＳ形成領域には、素子分離領域７０１によって囲まれた半導体基板７００からなる活性領域７００ｂが形成されている。Ｎ型ＭＯＳ形成領域の活性領域７００ａ上には、絶縁体膜からなるゲート絶縁膜７０３ａを介して、導電体膜からなるゲート電極７０４ａが形成されている。一方、Ｐ型ＭＯＳ形成領域の活性領域７００ｂ上には、絶縁体膜からなるゲート絶縁膜７０３ｂを介して、導電体膜からなるゲート電極７０４ｂが形成されている。ゲート電極７０４ａ，７０４ｂの側面上には、絶縁体膜からなるサイドウォール７０６ａ，７０６ｂが形成されている。
【０００４】
Ｎ型ＭＯＳ形成領域の活性領域７００ａにおけるゲート電極７０４ａの側方下に位置する領域には、Ｎ型エクステンション領域７０５ａが形成されており、活性領域７００ａにおけるサイドウォール７０６ａの側方下に位置する領域には、Ｎ型ソース・ドレイン領域７０７ａが形成されている。一方、Ｐ型ＭＯＳ形成領域の活性領域７００ｂにおけるゲート電極７０４ｂの側方下に位置する領域には、Ｐ型エクステンション領域７０５ｂが形成されており、活性領域７００ｂにおけるサイドウォール７０６ｂの側方下に位置する領域には、Ｐ型ソース・ドレイン領域７０７ｂが形成されている。ソース・ドレイン領域７０７ａ，７０７ｂの上部にはシリサイド膜７０８ａ，７０８ｂが形成されていると共に、ゲート電極７０４ａ，７０４ｂの上部にはシリサイド膜７０９ａ，７０９ｂが形成されている。
【０００５】
Ｎ型ＭＯＳ形成領域の半導体基板７００上には、ゲート電極７０４ａを覆うように、シリコン窒化膜からなる引っ張り応力絶縁膜７１０が形成されている。一方、Ｐ型ＭＯＳ形成領域の半導体基板７００上には、ゲート電極７０４ｂを覆うように、シリコン窒化膜からなる圧縮応力絶縁膜７１１が形成されている。応力絶縁膜７１０，７１１上には、層間絶縁膜７１２が形成されている。  
【０００６】
従来技術に係る半導体装置によると、ゲート電極７０４ａを覆う引っ張り応力絶縁膜７１０により、Ｎ型ＭＯＳトランジスタのチャネル（すなわち、半導体基板７００におけるゲート電極７０４ａ下に位置するチャネル）に対して、ゲート長方向及びゲート幅方向の双方に引っ張り応力を働かせることができる。一方、ゲート電極７０４ｂを覆う圧縮応力絶縁膜７１１により、Ｐ型ＭＯＳトランジスタのチャネル（すなわち、半導体基板７００におけるゲート電極７０４ｂ下に位置するチャネル）に対して、ゲート長方向及びゲート幅方向の双方に圧縮応力を働かせることができる。
【特許文献１】特開２００３−６００７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来技術に係る半導体装置では、以下に示す問題がある。
【０００８】
ここで、ＭＩＳ（Ｍetal-Ｉnsulator-Ｓemiconductor）トランジスタの駆動能力を向上させるために、ＭＩＳトランジスタのチャネルに働かせる応力には方向性がある。ＭＩＳトランジスタのチャネルに働かせる応力の向き及び大きさについて、図１８(a) 及び(b) を参照しながら以下に説明する。図１８(a) は、各導電型ＭＩＳトランジスタを構成するゲート電極のゲート長方向が＜１１０＞方向に設定されている場合の、各導電型ＭＩＳトランジスタの駆動能力を向上させる応力の向き及び大きさについて示す斜視図である。一方、図１８(b) は、各導電型ＭＩＳトランジスタを構成するゲート電極のゲート長方向が＜１００＞方向に設定されている場合の、各導電型ＭＩＳトランジスタの駆動能力を向上させる応力の向き及び大きさについて示す斜視図である。
【０００９】
図１８(a) に示すように、ゲート電極８０４ａ，８０４ｂのゲート長方向が＜１１０＞方向となるように、素子分離領域によって囲まれた半導体基板からなる活性領域８００ａ，８００ｂ上にゲート電極８０４ａ，８０４ｂを配置した場合、Ｎ型ＭＩＳトランジスタの駆動能力を向上させるためには、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に引っ張り応力を発生させると共にゲート幅方向に引っ張り応力を発生させる必要がある。また、チャネルに対してゲート電極側からの垂直方向の応力に関しては、圧縮応力が有効である。
【００１０】
一方、Ｐ型ＭＩＳトランジスタの駆動能力を向上させるためには、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に圧縮応力を発生させると共にゲート幅方向に引っ張り応力を発生させる必要がある。
【００１１】
上記に対して、図１８(b) に示すように、ゲート電極９０４ａ，９０４ｂのゲート長方向が＜１００＞方向となるように、素子分離領域によって囲まれた半導体基板からなる活性領域９００ａ，９００ｂ上にゲート電極９０４ａ，９０４ｂを配置した場合、Ｎ型ＭＩＳトランジスタの駆動能力を向上させるためには、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に引っ張り応力を発生させると共にゲート幅方向に圧縮応力を発生させる必要がある。また、チャネルに対してゲート電極側からの垂直方向の応力に関しては、圧縮応力が有効である。
【００１２】
一方、Ｐ型ＭＩＳトランジスタの駆動能力を向上させるためには、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に圧縮応力を発生させる必要がある（但し、ゲート幅方向については圧縮応力及び引っ張り応力の何れの応力が印加されても、Ｐ型ＭＩＳトランジスタの特性にほとんど影響を及ぼすことはない）。
【００１３】
このように、ＭＩＳトランジスタの駆動能力を向上させるために、ＭＩＳトランジスタのチャネルに働かせる応力には方向性がある。
【００１４】
そのため、従来技術に係る半導体装置において、各導電型ＭＯＳトランジスタを構成するゲート電極のゲート長方向が＜１１０＞方向に設定されている場合、以下に示す問題がある。
【００１５】
Ｎ型ＭＯＳトランジスタでは、図１７に示すように、ゲート電極７０４ａを覆う引っ張り応力絶縁膜７１０により、Ｎ型ＭＯＳトランジスタのチャネルに対して、ゲート長方向及びゲート幅方向の双方に引っ張り応力を発生させることができるので、Ｎ型ＭＯＳトランジスタの駆動能力を向上させることが可能である。しかしながら、Ｐ型ＭＯＳトランジスタでは、Ｐ型ＭＯＳトランジスタのチャネルに対して、ゲート長方向に圧縮応力を発生させると共にゲート幅方向に引っ張り応力を発生させることが望ましいにも拘わらず（図１８(a) 参照）、図１７に示すように、ゲート電極７０４ｂを覆う圧縮応力絶縁膜７１１により、Ｐ型ＭＯＳトランジスタのチャネルに対して、ゲート長方向にだけでなくゲート幅方向にも圧縮応力を発生させるので、Ｐ型ＭＯＳトランジスタの駆動能力を低下させるという問題がある。
【００１６】
一方、従来技術に係る半導体装置において、各導電型ＭＯＳトランジスタを構成するゲート電極のゲート長方向が＜１００＞方向に設定されている場合、以下に示す問題がある。
【００１７】
Ｐ型ＭＯＳトランジスタでは、図１７に示すように、ゲート電極７０４ｂを覆う圧縮応力絶縁膜７１１により、Ｐ型ＭＯＳトランジスタのチャネルに対して、ゲート長方向に圧縮応力を発生させることができるので、Ｐ型ＭＯＳトランジスタの駆動能力を向上させることが可能である。しかしながら、Ｎ型ＭＯＳトランジスタでは、Ｎ型ＭＯＳトランジスタのチャネルに対して、ゲート長方向に引っ張り応力を発生させると共にゲート幅方向に圧縮応力を発生させることが望ましいにも拘わらず（図１８(b) 参照）、図１７に示すように、ゲート電極７０４ａを覆う引っ張り応力絶縁膜７１０により、Ｎ型ＭＯＳトランジスタのチャネルに対して、ゲート長方向にだけでなくゲート幅方向にも引っ張り応力を発生させるので、Ｎ型ＭＯＳトランジスタの駆動能力を低下させるという問題がある。
【００１８】
以上のように、従来技術に係る半導体装置では、図１７に示すように、ゲート電極７０４ａ，７０４ｂにおける上面，ゲート長方向の側面，及びゲート幅方向の側面の全ての面上に応力絶縁膜７１０，７１１を設けるため、ＭＩＳトランジスタの駆動能力を向上させる応力の向きがゲート長方向とゲート幅方向とで異なる場合、ゲート長方向及びゲート幅方向の何れか一方に、ＭＩＳトランジスタの駆動能力を低下させる向きに応力が働くため、ＭＩＳトランジスタの駆動能力を低下させるという課題がある。
【００１９】
前記に鑑み、本発明の目的は、ゲート電極上に応力絶縁膜を設けた半導体装置において、ＭＩＳトランジスタの駆動能力が低下することを防止することである。
【課題を解決するための手段】
【００２０】
前記の目的を達成するため、本発明に係る半導体装置は、半導体基板上における第１の活性領域に形成された第１のＭＩＳトランジスタを有する半導体装置であって、第１のＭＩＳトランジスタは、第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート電極における上面及びゲート長方向の側面上に形成され、第１のＭＩＳトランジスタのチャネルに対して第１の応力をゲート長方向に働かせる第１の応力絶縁膜と、第１のゲート電極におけるゲート幅方向の側面上に形成された第１の下地絶縁膜とを備え、第１のゲート電極におけるゲート幅方向の側面上には、第１の応力絶縁膜が形成されていないことを特徴とする。
【００２１】
本発明に係る半導体装置によると、第１のゲート電極におけるゲート幅方向の側面上には、第１の応力絶縁膜が形成されていないため、第１のＭＩＳトランジスタのチャネルに対して、ゲート幅方向に第１の応力が働く（すなわち、ゲート幅方向のうち第１のＭＩＳトランジスタの駆動能力を低下させる向きに応力が働く）ことはないので、第１のＭＩＳトランジスタの駆動能力が低下することを防止することができる。
【００２２】
加えて、本発明に係る半導体装置によると、第１の応力絶縁膜が、第１のゲート電極における上面及びゲート長方向の側面上に形成されているため、第１のＭＩＳトランジスタのチャネルに対して、ゲート長方向に第１の応力を働かせる（すなわち、ゲート長方向のうち第１のＭＩＳトランジスタの駆動能力を向上させる向きに応力を働かせる）ことができるので、第１のＭＩＳトランジスタの駆動能力の向上を図ることができる。
【００２３】
本発明に係る半導体装置において、第１の下地絶縁膜は、第１のＭＩＳトランジスタのチャネルに対して第２の応力をゲート幅方向に働かせる第２の応力絶縁膜であり、第１の応力は、圧縮応力及び引っ張り応力のうちのいずれか一方であり、第２の応力は、一方とは異なる他方であることが好ましい。
【００２４】
このようにすると、第１の応力絶縁膜が、第１のゲート電極における上面及びゲート長方向の側面上に形成されているのに加えて、第２の応力絶縁膜が、第１のゲート電極におけるゲート幅方向の側面上に形成されているため、第１のＭＩＳトランジスタのチャネルに対して、ゲート長方向に第１の応力を働かせるのに加えて、ゲート幅方向に第２の応力を働かせる（すなわち、ゲート幅方向のうち第１のＭＩＳトランジスタの駆動能力を向上させる向きに応力を働かせる）ことができるので、第１のＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【００２５】
本発明に係る半導体装置において、第１のＭＩＳトランジスタはＰ型ＭＩＳトランジスタであり、第１の応力は圧縮応力であり、第２の応力は引っ張り応力であることが好ましく、半導体基板の主面は（１００）面であり、第１のゲート電極のゲート長方向は＜１１０＞方向であることが好ましい。
【００２６】
このようにすると、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に圧縮応力を働かせると共に、ゲート幅方向に引っ張り応力を働かせることができる。
【００２７】
本発明に係る半導体装置において、第１のＭＩＳトランジスタはＮ型ＭＩＳトランジスタであり、第１の応力は引っ張り応力であり、第２の応力は圧縮応力であることが好ましく、半導体基板の主面は（１００）面であり、第１のゲート電極のゲート長方向は＜１００＞方向であることが好ましい。
【００２８】
このようにすると、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に引っ張り応力を働かせると共に、ゲート幅方向に圧縮応力を働かせることができる。
【００２９】
本発明に係る半導体装置において、第１のＭＩＳトランジスタは、第１のゲート電極におけるゲート長方向の側面と第１の応力絶縁膜との間、及び第１のゲート電極におけるゲート幅方向の側面と第１の下地絶縁膜との間に形成された第１のサイドウォールを更に備えていることが好ましい。
【００３０】
また、本発明に係る半導体装置において、第１のＭＩＳトランジスタは、第１のゲート電極におけるゲート長方向の側面と第１の応力絶縁膜との間に形成された第１のサイドウォールを更に備え、第１のゲート電極におけるゲート幅方向の側面と第１の下地絶縁膜との間には、第１のサイドウォールが形成されていないことが好ましい。
【００３１】
このようにすると、第１のゲート電極におけるゲート幅方向の側面と第１の下地絶縁膜との間には、第１のサイドウォールが形成されていないため、第１の下地絶縁膜として第２の応力絶縁膜を採用する場合、第１のＭＩＳトランジスタのチャネルに対して、ゲート幅方向に第２の応力を効率良く働かせることができるので、第１のＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【００３２】
本発明に係る半導体装置において、第１の活性領域は、半導体基板に形成された素子分離領域によって囲まれた領域であり、第１のＭＩＳトランジスタは、第１のゲート電極のうち第１の活性領域上に存在する部分の側面上に形成された第１のサイドウォールを更に備え、第１のゲート電極のうち素子分離領域上に存在する部分におけるゲート長方向の側面と第１の応力絶縁膜との間、及び第１のゲート電極のうち素子分離領域上に存在する部分におけるゲート幅方向の側面と第１の下地絶縁膜との間には、第１のサイドウォールが形成されていないことが好ましい。
【００３３】
このようにすると、素子分離領域上の第１のゲート電極側面には、第１のサイドウォールが形成されていないため、第１の下地絶縁膜として第２の応力絶縁膜を採用する場合、第１のＭＩＳトランジスタのチャネルに対して、ゲート幅方向への第２の応力を、さらに効率良く働かせることができる。
【００３４】
本発明に係る半導体装置において、半導体基板上における第２の活性領域に形成された第２のＭＩＳトランジスタを更に備え、第２のＭＩＳトランジスタは、第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート電極上に形成された第２の下地絶縁膜とを備えていることが好ましい。
【００３５】
このようにすると、駆動能力を向上させた第１のＭＩＳトランジスタを備えると共に、第２のＭＩＳトランジスタを備えた半導体装置を提供することができる。
【００３６】
本発明に係る半導体装置において、第２の下地絶縁膜は、第２のＭＩＳトランジスタのチャネルに対して第３の応力を働かせる第３の応力絶縁膜であり、第３の応力絶縁膜と第２の応力絶縁膜とは同一の絶縁膜からなることが好ましい。
【００３７】
このようにすると、第３の応力絶縁膜が第２のゲート電極上に形成されているため、第２のＭＩＳトランジスタのチャネルに対して第３の応力を働かせる（すなわち、第２のＭＩＳトランジスタの駆動能力を向上させる向きに応力を働かせる）ことができるので、第２のＭＩＳトランジスタの駆動能力の向上を図ることができる。
【００３８】
本発明に係る半導体装置において、第１のＭＩＳトランジスタはＰ型ＭＩＳトランジスタであり、第２のＭＩＳトランジスタはＮ型ＭＩＳトランジスタであり、第１の応力は圧縮応力であり、第２の応力は引っ張り応力であり、第３の応力は引っ張り応力であることが好ましく、半導体基板の主面は（１００）面であり、第１のゲート電極及び第２のゲート電極のゲート長方向は＜１１０＞方向であることが好ましい。
【００３９】
このようにすると、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に圧縮応力を働かせると共にゲート幅方向に引っ張り応力を働かせるのに加えて、Ｎ型ＭＩＳトランジスタのチャネルに対して引っ張り応力を働かせることができる。
【００４０】
本発明に係る半導体装置において、第１のＭＩＳトランジスタはＮ型ＭＩＳトランジスタであり、第２のＭＩＳトランジスタはＰ型ＭＩＳトランジスタであり、第１の応力は引っ張り応力であり、第２の応力は圧縮応力であり、第３の応力は圧縮応力であることが好ましく、半導体基板の主面は（１００）面であり、第１のゲート電極及び第２のゲート電極のゲート長方向は＜１００＞方向であることが好ましい。
【００４１】
このようにすると、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に引っ張り応力を働かせると共にゲート幅方向に圧縮応力を働かせるのに加えて、Ｐ型ＭＩＳトランジスタのチャネルに対して圧縮応力を働かせることができる。
【００４２】
本発明に係る半導体装置において、第２のＭＩＳトランジスタは、第２のゲート電極の側面と第２の下地絶縁膜との間に形成された第２のサイドウォールを更に備えていることが好ましい。
【００４３】
また、本発明に係る半導体装置において、第２の活性領域は、半導体基板に形成された素子分離領域によって囲まれた領域であり、第１の活性領域と第２の活性領域とは、素子分離領域によって分離されており、第２のＭＩＳトランジスタは、第２のゲート電極のうち第２の活性領域上に存在する部分の側面上に形成された第２のサイドウォールを更に備え、第２のゲート電極のうち素子分離領域上に存在する部分の側面と第３の応力絶縁膜との間には、第２のサイドウォールが形成されていないことが好ましい。
【００４４】
このようにすると、素子分離領域上の第２のゲート電極側面には、第２のサイドウォールが形成されていないため、第２のＭＩＳトランジスタのチャネルに対して、第３の応力を効率良く働かせることができる。
【００４５】
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板上における第１の活性領域に形成された第１のＭＩＳトランジスタを有する半導体装置の製造方法であって、第１の活性領域上に、第１のゲート絶縁膜及び第１のゲート電極を順次形成する工程（ａ）と、第１のゲート電極上に、第１の応力絶縁膜を形成する工程（ｂ）と、第１の応力絶縁膜のうち第１のゲート電極におけるゲート幅方向の側面上に存在する部分を除去する工程（ｃ）と、工程（ｃ）の後に、第１のゲート電極におけるゲート幅方向の側面上に、第１の下地絶縁膜を形成する工程（ｄ）とを備え、第１の応力絶縁膜は、第１のゲート電極を有する第１のＭＩＳトランジスタのチャネルに対して第１の応力をゲート長方向に働かせることを特徴とする。
【００４６】
本発明に係る半導体装置の製造方法によると、第１の応力絶縁膜のうち第１のゲート電極におけるゲート幅方向の側面上に存在する部分を除去するため、第１のゲート電極におけるゲート幅方向の側面上には、第１の応力絶縁膜が形成されていない。そのため、第１のＭＩＳトランジスタのチャネルに対して、ゲート幅方向に第１の応力が働く（すなわち、ゲート幅方向のうち第１のＭＩＳトランジスタの駆動能力を低下させる向きに応力が働く）ことはないので、第１のＭＩＳトランジスタの駆動能力が低下することを防止することができる。
【００４７】
加えて、本発明に係る半導体装置の製造方法によると、第１の応力絶縁膜を第１のゲート電極における上面及びゲート長方向の側面上に形成するため、第１のＭＩＳトランジスタのチャネルに対して、ゲート長方向に第１の応力を働かせる（すなわち、ゲート長方向のうち第１のＭＩＳトランジスタの駆動能力を向上させる向きに応力を働かせる）ことができるので、第１のＭＩＳトランジスタの駆動能力の向上を図ることができる。
【００４８】
本発明に係る半導体装置の製造方法において、工程（ｄ）は、第１の下地絶縁膜として、第１のＭＩＳトランジスタのチャネルに対して第２の応力をゲート幅方向に働かせる第２の応力絶縁膜を形成する工程であり、第１の応力は、圧縮応力及び引っ張り応力のうちのいずれか一方であり、第２の応力は、一方とは異なる他方であることが好ましい。
【００４９】
このようにすると、第１の応力絶縁膜を第１のゲート電極における上面及びゲート長方向の側面上に形成するのに加えて、第２の応力絶縁膜を第１のゲート電極におけるゲート幅方向の側面上に形成するため、第１のＭＩＳトランジスタのチャネルに対して、ゲート長方向に第１の応力を働かせるのに加えて、ゲート幅方向に第２の応力を働かせる（すなわち、ゲート幅方向のうち第１のＭＩＳトランジスタの駆動能力を向上させる向きに応力を働かせる）ことができるので、第１のＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【００５０】
本発明に係る半導体装置の製造方法において、工程（ａ）よりも後であって且つ工程（ｂ）よりも前に、第１のゲート電極におけるゲート長方向の側面と第１の応力絶縁膜との間、及び第１のゲート電極におけるゲート幅方向の側面と第１の下地絶縁膜との間に、第１のサイドウォールを形成する工程（ｅ）を更に備えることが好ましい。
【００５１】
また、本発明に係る半導体装置の製造方法において、工程（ａ）よりも後であって且つ工程（ｂ）よりも前に、第１のゲート電極におけるゲート長方向の側面と第１の応力絶縁膜との間、及び第１のゲート電極におけるゲート幅方向の側面と第１の下地絶縁膜との間に、第１のサイドウォールを形成する工程（ｅ）を更に備え、工程（ｃ）は、第１のサイドウォールのうち第１のゲート電極におけるゲート幅方向の側面上に存在する部分を除去する工程を更に含むことが好ましい。
【００５２】
このようにすると、第１のゲート電極におけるゲート幅方向の側面と第１の下地絶縁膜との間には、第１のサイドウォールが形成されていないため、第１の下地絶縁膜として第２の応力絶縁膜を採用する場合、第１のＭＩＳトランジスタのチャネルに対して、ゲート幅方向に第２の応力を効率良く働かせることができるので、第１のＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【００５３】
本発明に係る半導体装置の製造方法において、工程（ａ）よりも前に、半導体基板に、第１の活性領域を囲う素子分離領域を形成する工程（ｘ）を更に備え、工程（ａ）よりも後であって且つ工程（ｂ）よりも前に、第１のゲート電極におけるゲート長方向の側面と第１の応力絶縁膜との間、及び第１のゲート電極におけるゲート幅方向の側面と第１の下地絶縁膜との間に、第１のサイドウォールを形成する工程（ｅ）を更に備え、工程（ｅ）よりも後であって且つ工程（ｂ）よりも前に、第１のサイドウォールのうち素子分離領域上に存在する部分を除去する工程（ｆ）を更に備えることが好ましい。
【００５４】
このようにすると、素子分離領域上の第１のゲート電極側面には、第１のサイドウォールが形成されていないため、第１の下地絶縁膜として第２の応力絶縁膜を採用する場合、第１のＭＩＳトランジスタのチャネルに対して、ゲート幅方向への第２の応力を、さらに効率良く働かせることができる。
【００５５】
本発明に係る半導体装置の製造方法において、半導体装置は、半導体基板上における第２の活性領域に形成された第２のＭＩＳトランジスタを更に備え、工程（ａ）は、第２の活性領域上に、第２のゲート絶縁膜及び第２のゲート電極を順次形成する工程を更に含み、工程（ｄ）は、第２のゲート電極上に、第２の下地絶縁膜を形成する工程を更に含むことが好ましい。
【００５６】
このようにすると、駆動能力を向上させた第１のＭＩＳトランジスタを備えると共に、第２のＭＩＳトランジスタを備えた半導体装置を製造することができる。
【００５７】
本発明に係る半導体装置の製造方法において、工程（ｄ）は、第２の下地絶縁膜として、第２のゲート電極を有する第２のＭＩＳトランジスタのチャネルに対して第３の応力を働かせる第３の応力絶縁膜を形成する工程であり、第３の応力絶縁膜は、第２の応力絶縁膜と同一の絶縁膜からなることが好ましい。
【００５８】
このようにすると、第３の応力絶縁膜を第２のゲート電極上に形成するため、第２のＭＩＳトランジスタのチャネルに対して第３の応力を働かせる（すなわち、第２のＭＩＳトランジスタの駆動能力を向上させる向きに応力を働かせる）ことができるので、第２のＭＩＳトランジスタの駆動能力の向上を図ることができる。
【００５９】
本発明に係る半導体装置の製造方法において、工程（ｅ）は、第２のゲート電極の側面と第２の下地絶縁膜との間に、第２のサイドウォールを形成する工程を更に含むことが好ましい。
【００６０】
また、本発明に係る半導体装置の製造方法において、工程（ｘ）は、半導体基板に、第１の活性領域と第２の活性領域とを分離し、第２の活性領域を囲う素子分離領域を形成する工程を更に含み、工程（ｅ）は、第２のゲート電極の側面と第３の応力絶縁膜との間に、第２のサイドウォールを形成する工程を更に含み、工程（ｆ）は、第２のサイドウォールのうち素子分離領域上に存在する部分を除去する工程を更に含むことが好ましい。
【００６１】
このようにすると、素子分離領域上の第２のゲート電極側面には、第２のサイドウォールが形成されていないため、第２のＭＩＳトランジスタのチャネルに対して、第３の応力を効率良く働かせることができる。
【発明の効果】
【００６２】
本発明に係る半導体装置及びその製造方法によると、第１のゲート電極におけるゲート幅方向の側面上には、第１の応力絶縁膜が形成されていないため、第１のＭＩＳトランジスタのチャネルに対して、ゲート幅方向に第１の応力が働く（すなわち、ゲート幅方向のうち第１のＭＩＳトランジスタの駆動能力を低下させる向きに応力が働く）ことはないので、第１のＭＩＳトランジスタの駆動能力が低下することを防止することができる。
【００６３】
加えて、本発明に係る半導体装置及びその製造方法によると、第１の応力絶縁膜が、第１のゲート電極における上面及びゲート長方向の側面上に形成されているため、第１のＭＩＳトランジスタのチャネルに対して、ゲート長方向に第１の応力を働かせる（すなわち、ゲート長方向のうち第１のＭＩＳトランジスタの駆動能力を向上させる向きに応力を働かせる）ことができるので、第１のＭＩＳトランジスタの駆動能力の向上を図ることができる。
【発明を実施するための最良の形態】
【００６４】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００６５】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について、図１並びに図２(a) 及び(b) を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置の構造について示す平面図である。尚、図中において、左側にＮ型ＭＩＳ形成領域を示し、右側にＰ型ＭＩＳ形成領域を示している。また、図２(a) 及び(b) は、本発明の第１の実施形態に係る半導体装置の構造について示す断面図である。具体的には、図２(a) は、図１に示すIIa−IIa線における断面図、すなわちゲート幅方向の断面図を示している。一方、図２(b) は、左側に図１に示すIIbl−IIbl線における断面図、すなわちゲート長方向の断面図を示し、右側に図１に示すIIbr−IIbr線における断面図、すなわちゲート長方向の断面図を示している。尚、図中において、左側に示す「Ｎ」とはＮ型ＭＩＳ形成領域を示し、右側に示す「Ｐ」とはＰ型ＭＩＳ形成領域を示している。
【００６６】
ここで、本実施形態では、主面が（１００）面の半導体基板上に、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの各々を設け、各導電型トランジスタを構成するゲート電極のゲート長方向が＜１１０＞方向に設定されている場合を具体例に挙げて説明する。
【００６７】
図１に示すように、Ｎ型ＭＩＳ形成領域には、素子分離領域によって囲まれた半導体基板からなる活性領域１００ａが形成されている一方、Ｐ型ＭＩＳ形成領域には、素子分離領域によって囲まれた半導体基板からなる活性領域１００ｂが形成されている。Ｎ型ＭＩＳ形成領域の活性領域１００ａ上には、ゲート絶縁膜を介して、ゲート電極１０４ａが形成されている一方、Ｐ型ＭＩＳ形成領域の活性領域１００ｂ上には、ゲート絶縁膜を介して、ゲート電極１０４ｂが形成されている。ゲート電極１０４ａ，１０４ｂの側面上には、オフセットサイドウォール１０５ａ，１０５ｂ及びサイドウォール１０７ａ，１０７ｂが順次形成されている。
【００６８】
本実施形態では、図１に示すように、半導体基板上には、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおける上面及びゲート長方向の側面を覆うように、圧縮応力絶縁膜１１１ｂが形成されている。また、半導体基板上には、各ゲート電極１０４ａ，１０４ｂを覆うように、引っ張り応力絶縁膜１１２が形成されている。ここで例えば、圧縮応力絶縁膜１１１ｂにおけるゲート幅方向の端部は、図１に示すように、ゲート電極１０４ｂのうち素子分離領域１０１上に存在する部分上に位置している。なお、本実施形態において、圧縮応力絶縁膜はチャネル領域におけるゲート長方向に圧縮応力が生じる絶縁膜であり、引っ張り応力絶縁膜はチャネル領域におけるゲート幅方向に引っ張り応力が生じる絶縁膜である。
【００６９】
また、図２(a) 及び図２(b) に示すように、半導体基板１００の上部には、トレンチ内にシリコン酸化膜が埋め込まれた素子分離領域１０１が選択的に形成されている。このように、Ｎ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる活性領域１００ａが形成されている一方、Ｐ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる活性領域１００ｂが形成されている。半導体基板１００におけるＮ型ＭＩＳ形成領域には、Ｐ型ウェル領域１０２ａが形成されている一方、半導体基板１００におけるＰ型ＭＩＳ形成領域には、Ｎ型ウェル領域１０２ｂが形成されている。
【００７０】
Ｎ型ＭＩＳ形成領域の活性領域１００ａ上には、ゲート絶縁膜１０３ａを介してゲート電極１０４ａが形成されている一方、Ｐ型ＭＩＳ形成領域の活性領域１００ｂ上には、ゲート絶縁膜１０３ｂを介してゲート電極１０４ｂが形成されている。ゲート電極１０４ａ，１０４ｂの側面上には、オフセットサイドウォール１０５ａ，１０５ｂ及びサイドウォール１０７ａ，１０７ｂが順次形成されている。
【００７１】
図２(b) に示すように、Ｎ型ＭＩＳ形成領域の活性領域１００ａにおけるゲート電極１０４ａの側方下に位置する領域には、Ｎ型エクステンション領域１０６ａが形成されていると共に、活性領域１００ａにおけるサイドウォール１０７ａの側方下に位置する領域には、Ｎ型エクステンション領域１０６ａの接合部よりも深い接合部を有するＮ型ソース・ドレイン領域１０８ａが形成されている。一方、Ｐ型ＭＩＳ形成領域の活性領域１００ｂにおけるゲート電極１０４ｂの側方下に位置する領域には、Ｐ型エクステンション領域１０６ｂが形成されていると共に、活性領域１００ｂにおけるサイドウォール１０７ｂの側方下に位置する領域には、Ｐ型エクステンション領域１０６ｂの接合部よりも深い接合部を有するＰ型ソース・ドレイン領域１０８ｂが形成されている。
【００７２】
ソース・ドレイン領域１０８ａ，１０８ｂの上部には、シリサイド膜１０９ａ，１０９ｂが形成されている。また、ゲート電極１０４ａ，１０４ｂの上部には、シリサイド膜１１０ａ，１１０ｂが形成されている。
【００７３】
本実施形態では、図２(b) に示すように、半導体基板１００上には、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおける上面及びゲート長方向の側面を覆うように、圧縮応力絶縁膜１１１ｂが形成されている。但し、圧縮応力絶縁膜１１１ｂは、図２(a) に示すように、ゲート電極１０４ｂにおけるゲート幅方向の側面上には形成されていない。また、半導体基板１００上には、各ゲート電極１０４ａ，１０４ｂを覆うように、引っ張り応力絶縁膜１１２が形成されている。引っ張り応力絶縁膜１１２上には、層間絶縁膜１１３が形成されている。
【００７４】
以上のように、本実施形態では、Ｐ型ＭＩＳ形成領域では、ゲート電極１０４ｂにおける上面及びゲート長方向の側面上には、圧縮応力絶縁膜１１１ｂ及び引っ張り応力絶縁膜１１２が順次形成されていると共に、ゲート電極１０４ｂにおけるゲート幅方向の側面上には、引っ張り応力絶縁膜１１２が形成されている。
【００７５】
一方、Ｎ型ＭＩＳ形成領域では、ゲート電極１０４ａにおける上面，ゲート長方向の側面，及びゲート幅方向の側面の全ての面上には、引っ張り応力絶縁膜１１２が形成されている。
【００７６】
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図３(a) 〜(c) 、図４(a) 〜(c) 及び図５(a) 〜(c) 並びに図６(a) 〜(c) 、図７(a) 〜(c) 及び図８(a) 〜(c) を参照しながら説明する。図３(a) 〜(c) 、図４(a) 〜(c) 及び図５(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図であって、ゲート幅方向の断面図を示している。尚、図中において、左側に示す「Ｎ」とはＮ型ＭＩＳ形成領域を示し、右側に示す「Ｐ」とはＰ型ＭＩＳ形成領域を示している。一方、図６(a) 〜(c) 、図７(a) 〜(c) 及び図８(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図であって、ゲート長方向の断面図を示している。尚、簡略的に図示するために、図中において、左側にＮ型ＭＩＳ形成領域Ｎを示し、右側にＰ型ＭＩＳ形成領域Ｐを示している。ここで、図３(a) 〜(c) 、図４(a) 〜(c) 及び図５(a) 〜(c) に示す工程の各々は、図６(a) 〜(c) 、図７(a) 〜(c) 及び図８(a) 〜(c) に示す工程の各々と対応している。したがって、以下の説明では、対応する各工程毎に行う。
【００７７】
まず、図３(a) 及び図６(a) に示すように、埋め込み素子分離（ＳＴＩ）法により、Ｐ型シリコンからなる半導体基板１００の上部に、トレンチ内にシリコン酸化膜が埋め込まれた素子分離領域１０１を選択的に形成する。これにより、Ｎ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる活性領域１００ａが形成される一方、Ｐ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる活性領域１００ｂが形成される。その後、半導体基板１００におけるＮ型ＭＩＳ形成領域に、例えばＢ等のＰ型不純物を注入することにより、Ｐ型ウェル領域１０２ａを形成する一方、半導体基板１００におけるＰ型ＭＩＳ形成領域に、例えばＡｓ等のＮ型不純物を注入することにより、Ｎ型ウェル領域１０２ｂを形成する。
【００７８】
次に、図３(b) 及び図６(b) に示すように、例えば熱酸化法により、半導体基板１００の表面に、シリコン酸化膜からなるゲート絶縁膜形成膜１０３を形成した後、ゲート絶縁膜形成膜１０３上に、膜厚が１４０ｎｍのポリシリコン膜からなるゲート電極形成膜１０４を形成する。
【００７９】
次に、図３(c) 及び図６(c) に示すように、リソグラフィー法により、ゲート電極形成膜１０４上に、ゲートパターン形状を有するレジスト膜（図示せず）を形成する。その後、該レジスト膜をマスクにして、エッチングにより、ゲート電極形成膜１０４及びゲート絶縁膜形成膜１０３における該レジスト膜の開口に露出する部分を順次除去した後、該レジスト膜を除去する。このようにして、図３(c) 及び図６(c) に示すように、Ｎ型ＭＩＳ形成領域の活性領域１００ａ上に、ゲート絶縁膜１０３ａを介して、ゲートパターン形状を有するゲート電極１０４ａを形成すると共に、Ｐ型ＭＩＳ形成領域の活性領域１００ｂ上に、ゲート絶縁膜１０３ｂを介して、ゲートパターン形状を有するゲート電極１０４ｂを形成する。
【００８０】
次に、図４(a) 及び図７(a) に示すように、ＣＶＤ法により、半導体基板１００上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、例えば膜厚が１４ｎｍのシリコン酸化膜を形成した後、エッチバック法を用いてシリコン酸化膜のエッチングを行うことにより、ゲート電極１０４ａ，１０４ｂの側面上に、シリコン酸化膜からなるオフセットサイドウォール１０５ａ，１０５ｂを形成する。
【００８１】
次に、図４(b) 及び図７(b) に示すように、Ｎ型ＭＩＳ形成領域の活性領域１００ａに、オフセットサイドウォール１０５ａ及びゲート電極１０４ａをマスクにして、例えばＡｓ等のＮ型不純物をイオン注入することにより、活性領域１００ａにおけるゲート電極１０４ａの側方下に位置する領域に、Ｎ型エクステンション領域１０６ａ（特に図７(b) 参照）を自己整合的に形成する。一方、Ｐ型ＭＩＳ形成領域の活性領域１００ｂに、オフセットサイドウォール１０５ｂ及びゲート電極１０４ｂをマスクにして、例えばＢ等のＰ型不純物をイオン注入することにより、活性領域１００ｂにおけるゲート電極１０４ｂの側方下に位置する領域に、Ｐ型エクステンション領域１０６ｂ（特に図７(b) 参照）を自己整合的に形成する。
【００８２】
次に、図４(c) 及び図７(c) に示すように、ＣＶＤ法により、半導体基板１００上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、例えば膜厚が６５ｎｍのシリコン窒化膜を形成した後、エッチバック法を用いてシリコン窒化膜のエッチングを行うことにより、オフセットサイドウォール１０５ａ，１０５ｂの側面上に、シリコン窒化膜からなるサイドウォール１０７ａ，１０７ｂを形成する。その後、Ｎ型ＭＩＳ形成領域の活性領域１００ａに、サイドウォールスペーサー１０７ａ及びゲート電極１０４ａをマスクにして、例えばＡｓ等のＮ型不純物をイオン注入することにより、活性領域１００ａにおけるサイドウォールスペーサー１０７ａの側方下に位置する領域に、Ｎ型エクステンション領域１０６ａの不純物濃度よりも高い不純物濃度を有するＮ型ソース・ドレイン領域１０８ａ（特に図７(c) 参照）を自己整合的に形成する。一方、Ｐ型ＭＩＳ形成領域の活性領域１００ｂに、サイドウォールスペーサー１０７ｂ及びゲート電極１０４ｂをマスクにして、例えばＢ等のＰ型不純物をイオン注入することにより、活性領域１００ｂにおけるサイドウォールスペーサー１０７ｂの側方下に位置する領域に、Ｐ型エクステンション領域１０６ｂの不純物濃度よりも高い不純物濃度を有するＰ型ソース・ドレイン領域１０８ｂ（特に図７(c) 参照）を自己整合的に形成する。その後、１０００℃の下、極短時間の間、熱処理を行うことにより、各ソース・ドレイン領域１０８ａ，１０８ｂに含まれる導電型不純物の活性化を行う。
【００８３】
その後、スパッタ法により、半導体基板１００上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、例えばＮｉ、Ｃｏ又はＴｉからなる金属膜（図示せず）を堆積する。その後、熱処理により、ソース・ドレイン領域１０８ａ，１０８ｂ及びゲート電極１０４ａ，１０４ｂに含まれるＳｉと該金属膜に含まれる金属とを反応させて、ソース・ドレイン領域１０８ａ，１０８ｂ及びゲート電極１０４ａ，１０４ｂの各々の金属シリサイド化を行う。このようにして、Ｎ型ＭＩＳ形成領域には、Ｎ型ソース・ドレイン領域１０８ａの上部と該金属膜とを反応させて、金属シリサイド膜からなるシリサイド膜１０９ａ（特に図７(c) 参照）を形成すると共に、ゲート電極１０４ａの上部と該金属膜とを反応させて、金属シリサイド膜からなるシリサイド膜１１０ａを形成する。一方、Ｐ型ＭＩＳ形成領域には、Ｐ型ソース・ドレイン領域１０８ｂの上部と該金属膜とを反応させて、金属シリサイド膜からなるシリサイド膜１０９ｂ（特に図７(c) 参照）を形成すると共に、ゲート電極１０４ｂの上部と該金属膜とを反応させて、金属シリサイド膜からなるシリサイド膜１１０ｂを形成する。
【００８４】
次に、図５(a) 及び図８(a) に示すように、例えばＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法により、半導体基板１００上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、膜厚が３０ｎｍのシリコン窒化膜からなる圧縮応力絶縁膜１１１を形成する。
【００８５】
次に、図５(b) 及び図８(b) に示すように、圧縮応力絶縁膜１１１上に、Ｎ型ＭＩＳ形成領域の全てを開口しＰ型ＭＩＳ形成領域の一部を覆うレジスト膜Ｒｅ１を形成する。その後、レジスト膜Ｒｅ１をマスクにして、エッチングにより、圧縮応力絶縁膜１１１におけるレジスト膜Ｒｅ１の開口に露出する部分を除去した後、レジスト膜Ｒｅ１を除去する。このようにして、圧縮応力絶縁膜１１１のうち、Ｎ型ＭＩＳ形成領域に存在する部分及びＰ型ＭＩＳ形成領域のゲート電極１０４ｂにおけるゲート幅方向の側面上に存在する部分を除去して、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおける上面及びゲート長方向の側面上に、圧縮応力絶縁膜１１１ｂを残存させる。
【００８６】
次に、図５(c) 及び図８(c) に示すように、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、半導体基板１００上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、膜厚が３０ｎｍのシリコン窒化膜からなる引っ張り応力絶縁膜１１２を形成する。その後、例えばＣＶＤ法により、引っ張り応力絶縁膜１１２上に、層間絶縁膜１１３を形成した後、ＣＭＰ法により、層間絶縁膜１１３の表面の平坦化を行う。
【００８７】
次に、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、引っ張り応力絶縁膜１１２及び層間絶縁膜１１３に、Ｎ型ＭＩＳ形成領域の各シリサイド膜１０９ａ，１１０ａに到達するコンタクトホール（図示せず）を形成する一方、圧縮応力絶縁膜１１１ｂ，引っ張り応力絶縁膜１１２及び層間絶縁膜１１３に、Ｐ型ＭＩＳ形成領域の各シリサイド膜１０９ｂ，１１０ｂに到達するコンタクトホール（図示せず）を形成する。その後、各コンタクトホールの底部及び側壁部にバリアメタル膜（図示せず）を形成した後、各コンタクトホール内に金属膜を埋め込む。このようにして、コンタクトホール内に、バリアメタル膜を介して金属膜が埋め込まれてなるコンタクトプラグ（図示せず）を形成する。その後、層間絶縁膜１１３上に、コンタクトプラグと電気的に接続する金属配線（図示せず）を形成する。
【００８８】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００８９】
ここで、本実施形態では、ゲート電極のゲート長方向が＜１１０＞方向に設定されているため、Ｐ型ＭＩＳトランジスタでは、Ｐ型ＭＩＳトランジスタの駆動能力を向上させる応力の向きが、ゲート長方向とゲート幅方向とで異なる。具体的には、図１８(a) に示すように、ゲート長方向には圧縮方向に向かって働く応力が必要とされるのに対し、ゲート幅方向には引っ張り方向に向かって働く応力が必要とされる。
【００９０】
そこで、本実施形態では、図１並びに図２(a) 及び(b) に示すように、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおける上面及びゲート長方向の側面上に、圧縮応力絶縁膜１１１ｂを形成すると共に、ゲート電極１０４ｂにおけるゲート幅方向の側面上に、引っ張り応力絶縁膜１１２を形成する。
【００９１】
本実施形態によると、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおけるゲート幅方向の側面上には、圧縮応力絶縁膜１１１ｂが形成されていないため、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート幅方向に圧縮応力が働くことはないので、Ｐ型ＭＩＳトランジスタの駆動能力が低下することを防止することができる。加えて、圧縮応力絶縁膜１１１ｂが、ゲート電極１０４ｂにおける上面及びゲート長方向の側面上に形成されているため、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に圧縮応力を働かせることができるので、Ｐ型ＭＩＳトランジスタの駆動能力の向上を図ることができる。
【００９２】
更には、本実施形態によると、圧縮応力絶縁膜１１１ｂが、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおける上面及びゲート長方向の側面上に形成されているのに加えて、引っ張り応力絶縁膜１１２が、ゲート電極１０４ｂにおけるゲート幅方向の側面上に形成されているため、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に圧縮応力を働かせるのに加えて、ゲート幅方向に引っ張り応力を働かせることができるので、Ｐ型ＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【００９３】
一方、本実施形態では、ゲート電極のゲート長方向が＜１１０＞方向に設定されているため、Ｎ型ＭＩＳトランジスタでは、Ｎ型ＭＩＳトランジスタの駆動能力を向上させるために、図１８(a) に示すように、ゲート長方向及びゲート幅方向の双方に引っ張り方向に向かって働く応力が必要とされる。従って、本実施形態によると、引っ張り応力絶縁膜１１２が、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおける上面，ゲート長方向の側面，及びゲート幅方向の側面上に形成されているため、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向及びゲート幅方向の双方に引っ張り応力を働かせることができるので、Ｎ型ＭＩＳトランジスタの駆動能力の向上を図ることができる。
【００９４】
尚、本実施形態では、引っ張り応力絶縁膜１１２を用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、引っ張り応力絶縁膜１１２の代わりに応力がニュートラルな下地絶縁膜を用いても良い。
【００９５】
このようにすると、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート幅方向に引っ張り応力を発生させることはできないが、ゲート幅方向に圧縮応力を発生させることなくゲート長方向にのみ圧縮応力を発生させることができるので、Ｐ型ＭＩＳトランジスタの駆動能力の低下を防止するのに加えて、Ｐ型ＭＩＳトランジスタの駆動能力の向上を図ることができる。
【００９６】
−第１の変形例−
以下に、本発明の第１の変形例に係る半導体装置の製造方法について、図９(a) 及び(b) を参照しながら説明する。図９(a) は、本発明の第１の変形例に係る半導体装置の製造方法について示す要部工程平面図であり、図９(b) は、本発明の第１の変形例に係る半導体装置の製造方法について示す要部工程断面図であって、具体的には、図９(a) に示すIXb−IXb線における断面図、すなわちゲート幅方向の断面図である。尚、図中において、左側にＮ型ＭＩＳ形成領域を示し、右側にＰ型ＭＩＳ形成領域を示している。ここで、図９(a) 及び(b) において、第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。したがって、本変形例では、第１の実施形態と同様の説明は繰り返し行わない。
【００９７】
まず、図３(a) 〜(c) 及び図６(a) 〜(c) 、図４(a) 〜(c) 及び図７(a) 〜(c) 、並びに図５(a) ，(b) 及び図８(a) ，(b) に示す工程を順次経た後、図９(a) 及び(b) に示すように、半導体基板上に、Ｎ型ＭＩＳ形成領域の全てを覆いＰ型ＭＩＳ形成領域の一部を開口するレジスト膜Ｒｅ２を形成する。その後、サイドウォールにおけるレジスト膜Ｒｅ２の開口に露出する部分を除去した後、レジスト膜Ｒｅ２を除去する。このようにして、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおけるゲート幅方向の側面上に位置するサイドウォールを除去しオフセットサイドウォール１０５ｂを露出させると共に、ゲート電極１０４ｂにおけるゲート長方向の側面上にオフセットサイドウォール１０５ｂを介してサイドウォール２０７ｂを残存させる。
【００９８】
次に、図５(c) 及び図８(c) に示す工程と同様に、ＬＰＣＶＤ法により、半導体基板上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、引っ張り応力絶縁膜を形成する。このとき、引っ張り応力絶縁膜は、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおけるゲート幅方向の側面上にオフセットサイドウォール１０５ｂを介して形成される。その後、第１の実施形態と同様に、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様の工程を順次経ることにより、本変形例に係る半導体装置を製造することができる。
【００９９】
ここで、第１の実施形態と本変形例との相違点は、以下に示す点である。
【０１００】
第１の実施形態では、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおけるゲート幅方向の側面上には、オフセットサイドウォール１０５ｂ及びサイドウォール１０７ｂを介して、引っ張り応力絶縁膜１１２が形成されている点に対し（図２(a) 参照）、本変形例では、ゲート電極１０４ｂにおけるゲート幅方向の側面上には、サイドウォールが形成されておらず、引っ張り応力絶縁膜がオフセットサイドウォール１０５ｂを介して形成されている点である。
【０１０１】
本変形例によると、引っ張り応力絶縁膜が、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおけるゲート幅方向の側面上にオフセットサイドウォール１０５ｂを介して形成されている（サイドウォールは除去されて形成されていない）ため、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート幅方向に引っ張り応力を効率良く働かせることができるので、Ｐ型ＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【０１０２】
すなわち、本変形例によると、第１の実施形態のように、ゲート電極１０４ｂにおけるゲート幅方向の側面と引っ張り応力絶縁膜１１２との間に介在するサイドウォール１０７ｂによって、Ｐ型ＭＩＳトランジスタのチャネルに対してゲート幅方向に働く引っ張り応力が緩和されることを防止することができる。
【０１０３】
このように、本変形例では、第１の実施形態と比較して、Ｐ型ＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【０１０４】
なお、本変形例では、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおけるゲート幅方向の側面上に形成されているオフセットサイドウォール及びサイドウォールのうち、サイドウォールのみを除去したが、露出したオフセットサイドウォールも除去して、ゲート電極１０４ｂにおけるゲート幅方向の側面を露出しても良い。この場合、引っ張り応力絶縁膜を形成した際、引っ張り応力絶縁膜をゲート電極１０４ｂにおけるゲート幅方向の側面上に直接接して形成することができるため、上記第１の変形例と比較して、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート幅方向への引っ張り応力を、さらに効率良く働かせることができる。
【０１０５】
−第２の変形例−
以下に、本発明の第２の変形例に係る半導体装置の製造方法について、図１０(a) 及び(b) を参照しながら説明する。図１０(a) 及び(b) は、本発明の第２の変形例に係る半導体装置の製造方法について示す要部工程平面図である。尚、図中において、左側にＮ型ＭＩＳ形成領域を示し、右側にＰ型ＭＩＳ形成領域を示している。
【０１０６】
図３(a) 〜(c) 及び図６(a) 〜(c) 並びに図４(a) 〜(c) 及び図７(a) 〜(c) に示す工程を順次経た後、図１０(a) に示すように、半導体基板上に、Ｎ型ＭＩＳ形成領域の活性領域及びＰ型ＭＩＳ形成領域の活性領域を覆いＮ型ＭＩＳ形成領域の素子分離領域１０１及びＰ型ＭＩＳ形成領域の素子分離領域１０１を開口するレジスト膜Ｒｅ３を形成する。ここで、例えば、レジスト膜Ｒｅ３として、図３(a) 及び図６(a) に示す工程において、半導体基板１００にトレンチを形成する際に用いたレジスト膜を利用する。その後、サイドウォールにおけるレジスト膜Ｒｅ３の開口に露出する部分を除去した後、レジスト膜Ｒｅ３を除去する。なお、本変形例におけるサイドウォールの除去工程は、シリサイド膜の形成工程と圧縮応力絶縁膜の形成工程との間に行っているが、サイドウォールの形成工程とソース・ドレイン領域の形成工程との間、又はソース・ドレイン領域の形成工程とシリサイド膜の形成工程との間に行っても良い。
【０１０７】
このようにして、サイドウォールにおける素子分離領域１０１上に存在する部分を除去して、ゲート電極１０４ａ，１０４ｂにおける活性領域上に存在する部分の側面上に、オフセットサイドウォール１０５ａ，１０５ｂを介してサイドウォール３０７ａ，３０７ｂを残存させる。
【０１０８】
次に、図５(a) 及び図８(a)に示す工程と同様に、例えばＰＥＣＶＤ法により、半導体基板上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、膜厚が３０ｎｍのシリコン窒化膜からなる圧縮応力絶縁膜を形成する。このとき、圧縮応力絶縁膜は、ゲート電極１０４ａ，１０４ｂのうち素子分離領域１０１上に存在する部分の側面上にオフセットサイドウォール１０５ａ，１０５ｂを介して形成される。
【０１０９】
次に、図５(b) 及び図８(b) に示す工程と同様に、半導体基板上に、Ｎ型ＭＩＳ形成領域の全てを開口しＰ型ＭＩＳ形成領域の一部を覆うレジスト膜を形成する。その後、圧縮応力絶縁膜における該レジスト膜の開口に露出する部分を除去した後、該レジスト膜を除去する。このようにして、図１０(b) に示すように、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおけるゲート幅方向の側面上に形成されているオフセットサイドウォール１０５ｂを露出させると共に、ゲート電極１０４ｂにおける上面及びゲート長方向の側面上に圧縮応力絶縁膜１１１ｂを残存させる。
【０１１０】
次に、図５(c) 及び図８(c) に示す工程と同様に、例えばＬＰＣＶＤ法により、半導体基板上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、引っ張り応力絶縁膜を形成する。このとき、引っ張り応力絶縁膜は、ゲート電極１０４ａ，１０４ｂにおけるゲート幅方向の側面上にオフセットサイドウォール１０５ａ，１０５ｂを介して形成される。その後、第１の実施形態と同様に、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様の工程を順次経ることにより、本変形例に係る半導体装置を製造することができる。
【０１１１】
ここで、第１の変形例と本変形例との相違点は、以下に示す点である。
【０１１２】
第１の変形例では、サイドウォール２０７ｂが、Ｐ型ＭＩＳ形成領域の素子分離領域１０１上に残存している点に対し、本変形例では、サイドウォール３０７ｂが、Ｐ型ＭＩＳ形成領域の素子分離領域１０１上に残存しておらず、活性領域１００ｂ上にのみ形成されている点である。ここで、本変形例では、ゲート電極１０４ａ，１０４ｂにおける活性領域１００ａ，１００ｂ上に存在する部分の側面上には、オフセットサイドウォール１０５ａ，１０５ｂ及びサイドウォール３０７ａ，３０７ｂが順次形成されているため、各導電型ＭＩＳトランジスタの特性に何ら悪影響を及ぼすことはない。
【０１１３】
本変形例によると、引っ張り応力絶縁膜が、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおけるゲート幅方向の側面上にオフセットサイドウォール１０５ｂを介して形成されているのに加えて、素子分離領域上のゲート電極１０４ｂ側面にはサイドウォール３０７ｂが残存していないため、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート幅方向への引っ張り応力を、さらに効率良く働かせることができる。
【０１１４】
このように、本変形例では、第１の変形例と比較して、Ｐ型ＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【０１１５】
加えて、本変形例によると、引っ張り応力絶縁膜が、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおける素子分離領域１０１上に存在する部分の側面上にオフセットサイドウォール１０５ａを介して形成されている（サイドウォールは除去されて形成されていない）ため、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向及びゲート幅方向の双方に引っ張り応力を効率良く働かせることができるので、Ｎ型ＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【０１１６】
尚、本変形例では、サイドウォール１０７ｂにおける素子分離領域１０１上に存在する部分の全てを除去することを目的に、レジスト膜Ｒｅ３として、半導体基板１００にトレンチを形成する際に用いたレジスト膜を利用する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１１７】
なお、本変形例では、素子分離領域１０１上に存在するオフセットサイドウォール及びサイドウォールのうち、サイドウォールのみを除去したが、オフセットサイドウォールも除去しても良い。この場合、上記第２の変形例と比較して、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート幅方向への引っ張り応力を、さらに効率良く働かせることができる。
【０１１８】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置について、図１１並びに図１２(a) 及び(b) を参照しながら説明する。図１１は、本発明の第２の実施形態に係る半導体装置の構造について示す平面図である。尚、図中において、左側にＮ型ＭＩＳ形成領域を示し、右側にＰ型ＭＩＳ形成領域を示している。また、図１２(a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の構造について示す断面図である。具体的には、図１２(a) は、図１１に示すXIIa−XIIa線における断面図、すなわちゲート幅方向の断面図を示している。一方、図１２(b) は、左側に図１１に示すXIIbl−XIIbl線における断面図、すなわちゲート長方向の断面図を示し、右側に図１１に示すXIIbr−XIIbr線における断面図、すなわちゲート長方向の断面図を示している。尚、図中において、左側に示す「Ｎ」とはＮ型ＭＩＳ形成領域を示し、右側に示す「Ｐ」とはＰ型ＭＩＳ形成領域を示している。ここで、図１１並びに図１２(a) 及び(b) において、前述の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。したがって、本実施形態では、前述の第１の実施形態と同様の説明は繰り返し行わない。    
【０１１９】
ここで、本実施形態では、主面が（１００）面の半導体基板上に、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの各々を設け、各導電型トランジスタを構成するゲート電極のゲート長方向が＜１００＞方向に設定されている場合を具体例に挙げて説明する。
【０１２０】
図１１に示すように、Ｎ型ＭＩＳ形成領域には、素子分離領域によって囲まれた半導体基板からなる活性領域１００ａが形成されている一方、Ｐ型ＭＩＳ形成領域には、素子分離領域によって囲まれた半導体基板からなる活性領域１００ｂが形成されている。Ｎ型ＭＩＳ形成領域の活性領域１００ａ上には、ゲート絶縁膜を介して、ゲート電極１０４ａが形成されている一方、Ｐ型ＭＩＳ形成領域の活性領域１００ｂ上には、ゲート絶縁膜を介して、ゲート電極１０４ｂが形成されている。ゲート電極１０４ａ，１０４ｂの側面上には、オフセットサイドウォール１０５ａ，１０５ｂ及びサイドウォール１０７ａ，１０７ｂが順次形成されている。
【０１２１】
本実施形態では、図１１に示すように、半導体基板上には、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおける上面及びゲート長方向の側面を覆うように、引っ張り応力絶縁膜４１１ａが形成されている。また、半導体基板上には、各ゲート電極１０４ａ，１０４ｂを覆うように、圧縮応力絶縁膜４１２が形成されている。ここで例えば、引っ張り応力絶縁膜４１１ａにおけるゲート幅方向の端部は、図１１に示すように、ゲート電極１０４ａのうち素子分離領域１０１上に存在する部分上に位置している。
【０１２２】
また、図１２(a) 及び図１２(b) に示すように、半導体基板１００の上部には、トレンチ内にシリコン酸化膜が埋め込まれた素子分離領域１０１が選択的に形成されている。このように、Ｎ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる活性領域１００ａが形成されている一方、Ｐ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる活性領域１００ｂが形成されている。半導体基板１００におけるＮ型ＭＩＳ形成領域には、Ｐ型ウェル領域１０２ａが形成されている一方、半導体基板１００におけるＰ型ＭＩＳ形成領域には、Ｎ型ウェル領域１０２ｂが形成されている。
【０１２３】
Ｎ型ＭＩＳ形成領域の活性領域１００ａ上には、ゲート絶縁膜１０３ａを介してゲート電極１０４ａが形成されている一方、Ｐ型ＭＩＳ形成領域の活性領域１００ｂ上には、ゲート絶縁膜１０３ｂを介してゲート電極１０４ｂが形成されている。ゲート電極１０４ａ，１０４ｂの側面上には、オフセットサイドウォール１０５ａ，１０５ｂ及びサイドウォール１０７ａ，１０７ｂが順次形成されている。
【０１２４】
図１２(b) に示すように、Ｎ型ＭＩＳ形成領域の活性領域１００ａにおけるゲート電極１０４ａの側方下に位置する領域には、Ｎ型エクステンション領域１０６ａが形成されていると共に、活性領域１００ａにおけるサイドウォール１０７ａの側方下に位置する領域には、Ｎ型エクステンション領域１０６ａの接合部よりも深い接合部を有するＮ型ソース・ドレイン領域１０８ａが形成されている。一方、Ｐ型ＭＩＳ形成領域の活性領域１００ｂにおけるゲート電極１０４ｂの側方下に位置する領域には、Ｐ型エクステンション領域１０６ｂが形成されていると共に、活性領域１００ｂにおけるサイドウォール１０７ｂの側方下に位置する領域には、Ｐ型エクステンション領域１０６ｂの接合部よりも深い接合部を有するＰ型ソース・ドレイン領域１０８ｂが形成されている。
【０１２５】
ソース・ドレイン領域１０８ａ，１０８ｂの上部には、シリサイド膜１０９ａ，１０９ｂが形成されている。また、ゲート電極１０４ａ，１０４ｂの上部には、シリサイド膜１１０ａ，１１０ｂが形成されている。
【０１２６】
本実施形態では、図１２(b) に示すように、半導体基板１００上には、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおける上面及びゲート長方向の側面を覆うように、引っ張り応力絶縁膜４１１ａが形成されている。但し、引っ張り応力絶縁膜４１１ａは、ゲート電極１０４ａにおけるゲート幅方向の側面上には形成されていない（図１２(a) 参照）。また、半導体基板１００上には、各ゲート電極１０４ａ，１０４ｂを覆うように、圧縮応力絶縁膜４１２が形成されている。圧縮応力絶縁膜４１２上には、層間絶縁膜１１３が形成されている。
【０１２７】
以上のように、本実施形態では、Ｎ型ＭＩＳ形成領域では、ゲート電極１０４ａにおける上面及びゲート長方向の側面上には、引っ張り応力絶縁膜４１１ａ及び圧縮応力絶縁膜４１２が順次形成されていると共に、ゲート電極１０４ａにおけるゲート幅方向の側面上には、圧縮応力絶縁膜４１２が形成されている。
【０１２８】
一方、Ｐ型ＭＩＳ形成領域では、ゲート電極１０４ｂにおける上面，ゲート長方向の側面，及びゲート幅方向の側面の全ての面上には、圧縮応力絶縁膜４１２が形成されている。
【０１２９】
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、前述の図３(a) 〜(c) 及び図６(a) 〜(c) 、前述の図４(a) 〜(c) 及び図７(a) 〜(c) 、並びに図１３(a) 〜(c) 及び図１４(a) 〜(c) を参照しながら説明する。図１３(a) 〜(c) は本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図であって、ゲート幅方向の断面図を示している。尚、図中において、左側に示す「Ｎ」とはＮ型ＭＩＳ形成領域を示し、右側に示す「Ｐ」とはＰ型ＭＩＳ形成領域を示している。一方、図１４(a) 〜(c) は本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図であって、ゲート長方向の断面図を示している。尚、簡略的に図示するために、図中において、左側にＮ型ＭＩＳ形成領域を示し、右側にＰ型ＭＩＳ形成領域を示している。ここで、図１３(a) 〜(c) 及び図１４(a) 〜(c) において、前述の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。したがって、本実施形態では、前述の第１の実施形態と同様の説明は繰り返し行わない。また、図１３(a) 〜(c) に示す工程の各々は、図１４(a) 〜(c) に示す工程の各々と対応している。
【０１３０】
まず、前述の図３(a) 〜(c) 及び図６(a) 〜(c) 、並びに前述の図４(a) 〜(c) 及び図７(a) 〜(c) に示す工程と同様の工程を順次行う。
【０１３１】
次に、図１３(a) 及び図１４(a) に示すように、例えばＬＰＣＶＤ法により、半導体基板１００上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、膜厚が３０ｎｍのシリコン窒化膜からなる引っ張り応力絶縁膜４１１を形成する。
【０１３２】
次に、図１３(b) 及び図１４(b) に示すように、引っ張り応力絶縁膜４１１上に、Ｎ型ＭＩＳ形成領域の一部を覆いＰ型ＭＩＳ形成領域の全てを開口するレジスト膜Ｒｅ４を形成する。その後、レジスト膜Ｒｅ４をマスクにして、エッチングにより、引っ張り応力絶縁膜４１１におけるレジスト膜Ｒｅ４の開口に露出する部分を除去した後、レジスト膜Ｒｅ４を除去する。このようにして、引っ張り応力絶縁膜４１１のうち、Ｐ型ＭＩＳ形成領域に存在する部分及びＮ型ＭＩＳ形成領域のゲート電極１０４ａにおけるゲート幅方向の側面上に存在する部分を除去して、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおける上面及びゲート長方向の側面上に、引っ張り応力絶縁膜４１１ａを残存させる。
【０１３３】
次に、図１３(c) 及び図１４(c) に示すように、例えばＰＥＣＶＤ法により、半導体基板１００上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、膜厚が３０ｎｍのシリコン窒化膜からなる圧縮応力絶縁膜４１２を形成する。その後、例えばＣＶＤ法により、圧縮応力絶縁膜４１２上に、層間絶縁膜１１３を形成した後、ＣＭＰ法により、層間絶縁膜１１３の表面の平坦化を行う。
【０１３４】
次に、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、引っ張り応力絶縁膜４１１ａ，圧縮応力絶縁膜４１２及び層間絶縁膜１１３に、Ｎ型ＭＩＳ形成領域の各シリサイド膜１０９ａ，１１０ａに到達するコンタクトホール（図示せず）を形成する一方、圧縮応力絶縁膜４１２及び層間絶縁膜１１３に、Ｐ型ＭＩＳ形成領域の各シリサイド膜１０９ｂ，１１０ｂに到達するコンタクトホール（図示せず）を形成する。その後、各コンタクトホールの底部及び側壁部にバリアメタル膜（図示せず）を形成した後、各コンタクトホール内に金属膜を埋め込む。このようにして、コンタクトホール内に、バリアメタル膜を介して金属膜が埋め込まれてなるコンタクトプラグ（図示せず）を形成する。その後、層間絶縁膜１１３上に、コンタクトプラグと電気的に接続する金属配線（図示せず）を形成する。
【０１３５】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０１３６】
ここで、本実施形態では、ゲート電極のゲート長方向が＜１００＞方向に設定されているため、Ｎ型ＭＩＳトランジスタでは、Ｎ型ＭＩＳトランジスタの駆動能力を向上させる応力の向きが、ゲート長方向とゲート幅方向とで異なる。具体的には、図１８(b) に示すように、ゲート長方向には引っ張り方向に向かって働く応力が必要とされるのに対し、ゲート幅方向には圧縮方向に向かって働く応力が必要とされる。
【０１３７】
そこで、本実施形態では、図１１並びに図１２(a) 及び(b) に示すように、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおける上面及びゲート長方向の側面上に、引っ張り応力絶縁膜４１１ａを形成すると共に、ゲート電極１０４ａにおけるゲート幅方向の側面上に、圧縮応力絶縁膜４１２を形成する。
【０１３８】
本実施形態によると、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおけるゲート幅方向の側面上には、引っ張り応力絶縁膜４１１ａが形成されていないため、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート幅方向に引っ張り応力が働くことはないので、Ｎ型ＭＩＳトランジスタの駆動能力が低下することを防止することができる。加えて、引っ張り応力絶縁膜４１１ａが、ゲート電極１０４ａにおける上面及びゲート長方向の側面上に形成されているため、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に引っ張り応力を働かせることができるので、Ｎ型ＭＩＳトランジスタの駆動能力の向上を図ることができる。
【０１３９】
更には、本実施形態によると、引っ張り応力絶縁膜４１１ａが、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおける上面及びゲート長方向の側面上に形成されているのに加えて、圧縮応力絶縁膜４１２が、ゲート電極１０４ａにおけるゲート幅方向の側面上に形成されているため、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に引っ張り応力を働かせるのに加えて、ゲート幅方向に圧縮応力を働かせることができるので、Ｎ型ＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【０１４０】
一方、本実施形態では、ゲート電極のゲート長方向が＜１００＞方向に設定されているため、Ｐ型ＭＩＳトランジスタでは、Ｐ型ＭＩＳトランジスタの駆動能力を向上させるために、図１８(b) に示すように、ゲート長方向に圧縮方向に向かって働く応力が必要とされる。従って、本実施形態によると、圧縮応力絶縁膜４１２が、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおける上面及びゲート長方向の側面上に形成されているため、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に圧縮応力を働かせることができるので、Ｐ型ＭＩＳトランジスタの駆動能力の向上を図ることができる。
【０１４１】
尚、本実施形態では、圧縮応力絶縁膜４１２を用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、圧縮応力絶縁膜４１２の代わりに応力がニュートラルな下地絶縁膜を用いても良い。
【０１４２】
このようにすると、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート幅方向に圧縮応力を発生させることはできないが、ゲート幅方向に引っ張り応力を働かせることなくゲート長方向にのみ引っ張り応力を働かせることができるので、Ｎ型ＭＩＳトランジスタの駆動能力の低下を防止するのに加えて、Ｎ型ＭＩＳトランジスタの駆動能力の向上を図ることができる。
【０１４３】
−第３の変形例−
以下に、本発明の第３の変形例に係る半導体装置の製造方法について、図１５(a) 及び(b) を参照しながら説明する。図１５(a) は、本発明の第３の変形例に係る半導体装置の製造方法について示す要部工程平面図であり、図１５(b) は、本発明の第３の変形例に係る半導体装置の製造方法について示す要部工程断面図であって、具体的には、図１５(a) に示すXVb−XVb線における断面図、すなわちゲート幅方向の断面図である。尚、図中において、左側にＮ型ＭＩＳ形成領域を示し、右側にＰ型ＭＩＳ形成領域を示している。ここで、図１５(a) 及び(b) において、第２の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。したがって、本変形例では、第２の実施形態と同様の説明は繰り返し行わない。
【０１４４】
まず、前述の図３(a) 〜(c) 及び図６(a) 〜(c) 、図４(a) 〜(c) 及び図７(a) 〜(c) 、並びに図１３(a)，(b) 及び図１４(a)，(b) に示す工程を順次経た後、図１５(a) 及び(b) に示すように、半導体基板上に、Ｎ型ＭＩＳ形成領域の一部を開口しＰ型ＭＩＳ形成領域の全てを覆うレジスト膜Ｒｅ５を形成する。その後、サイドウォールにおけるレジスト膜Ｒｅ５の開口に露出する部分を除去した後、レジスト膜Ｒｅ５を除去する。このようにして、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおけるゲート幅方向の側面上に位置するサイドウォールを除去しオフセットサイドウォール１０５ａを露出させると共に、ゲート電極１０４ａにおけるゲート長方向の側面上にオフセットサイドウォール１０５ａを介してサイドウォール５０７ａを残存させる。
【０１４５】
次に、図１３(c) 及び図１４(c) に示す工程と同様に、ＰＥＣＶＤ法により、半導体基板上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、圧縮応力絶縁膜を形成する。このとき、圧縮応力絶縁膜は、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおけるゲート幅方向の側面上にオフセットサイドウォール１０５ａを介して形成される。その後、第２の実施形態と同様に、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様の工程を順次経ることにより、本変形例に係る半導体装置を製造することができる。
【０１４６】
ここで、第２の実施形態と本変形例との相違点は、以下に示す点である。
【０１４７】
第２の実施形態では、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおけるゲート幅方向の側面上には、オフセットサイドウォール１０５ａ及びサイドウォール１０７ａを介して、圧縮応力絶縁膜４１２が形成されている点に対し（図１２(a) 参照）、本変形例では、ゲート電極１０４ａにおけるゲート幅方向の側面上には、サイドウォールが形成されておらず、圧縮応力絶縁膜がオフセットサイドウォール１０５ａを介して形成されている点である。
【０１４８】
本変形例によると、圧縮応力絶縁膜が、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおけるゲート幅方向の側面上にオフセットサイドウォール１０５ａを介して形成されている（サイドウォールは除去されて形成されていない）ため、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート幅方向に圧縮応力を効率良く働かせることができるので、Ｎ型ＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【０１４９】
すなわち、本変形例によると、第２の実施形態のように、ゲート電極１０４ａにおけるゲート幅方向の側面と圧縮応力絶縁膜４１２との間に介在するサイドウォール１０７ａによって、Ｎ型ＭＩＳトランジスタのチャネルに対してゲート幅方向に働く圧縮応力が緩和されることを防止することができる。
【０１５０】
このように、本変形例では、第２の実施形態と比較して、Ｎ型ＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【０１５１】
なお、本変形例では、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおけるゲート幅方向の側面上に形成されたオフセットサイドウォール及びサイドウォールのうち、サイドウォールのみを除去したが、露出したオフセットサイドウォールも除去して、ゲート電極１０４ａにおけるゲート幅方向の側面を露出しても良い。この場合、圧縮応力絶縁膜を形成した際、圧縮応力絶縁膜をゲート電極１０４ａにおけるゲート幅方向の側面上に直接接して形成することができるため、上記第３の変形例と比較して、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート幅方向への圧縮応力を、さらに効率良く働かせることができる。
【０１５２】
−第４の変形例−
以下に、本発明の第４の変形例に係る半導体装置の製造方法について、図１６(a) 及び(b) を参照しながら説明する。図１６(a) 及び(b) は、本発明の第４の変形例に係る半導体装置の製造方法について示す要部工程平面図である。尚、図中において、左側にＮ型ＭＩＳ形成領域を示し、右側にＰ型ＭＩＳ形成領域を示している。ここで、図１６(a) 及び(b) において、第２の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。したがって、本変形例では、第２の実施形態と同様の説明は繰り返し行わない。
【０１５３】
前述の図３(a) 〜(c) 及び図６(a) 〜(c) 並びに図４(a) 〜(c) 及び図７(a) 〜(c) に示す工程を順次経た後、図１６(a) に示すように、半導体基板上に、Ｎ型ＭＩＳ形成領域の活性領域及びＰ型ＭＩＳ形成領域の活性領域を覆いＮ型ＭＩＳ形成領域の素子分離領域１０１及びＰ型ＭＩＳ形成領域の素子分離領域１０１を開口するレジスト膜Ｒｅ６を形成する。ここで、例えば、レジスト膜Ｒｅ６として、前述の図３(a) 及び図６(a) に示す工程において、半導体基板１００にトレンチを形成する際に用いたレジスト膜を利用する。その後、サイドウォールにおけるレジスト膜Ｒｅ６の開口に露出する部分を除去した後、レジスト膜Ｒｅ６を除去する。なお、本変形例におけるサイドウォールの除去工程は、シリサイド膜の形成工程と引っ張り応力絶縁膜の形成工程との間に行っているが、サイドウォールの形成工程とソース・ドレイン領域の形成工程との間、又はソース・ドレイン領域の形成工程とシリサイド膜の形成工程との間に行っても良い。
【０１５４】
このようにして、サイドウォールにおける素子分離領域１０１上に存在する部分を除去して、ゲート電極１０４ａ，１０４ｂにおける活性領域上に存在する部分の側面上に、オフセットサイドウォール１０５ａ，１０５ｂを介してサイドウォール６０７ａ，６０７ｂを残存させる。
【０１５５】
次に、図１３(a) 及び図１４(a) に示す工程と同様に、例えばＬＰＣＶＤ法により、半導体基板上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、膜厚が３０ｎｍのシリコン窒化膜からなる引っ張り応力絶縁膜を形成する。このとき、引っ張り応力絶縁膜は、ゲート電極１０４ａ，１０４ｂにおける素子分離領域１０１上に存在する部分の側面上にオフセットサイドウォール１０５ａ，１０５ｂを介して形成される。
【０１５６】
次に、図１３(b) 及び図１４(b) に示す工程と同様に、半導体基板上に、Ｎ型ＭＩＳ形成領域の一部を覆いＰ型ＭＩＳ形成領域の全てを開口するレジスト膜を形成する。その後、引っ張り応力絶縁膜における該レジスト膜の開口に露出する部分を除去した後、該レジスト膜を除去する。このようにして、図１６(b) に示すように、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおけるゲート幅方向の側面上に形成されているオフセットサイドウォール１０５ａを露出させると共に、ゲート電極１０４ａにおける上面及びゲート長方向の側面上に引っ張り応力絶縁膜４１１ａを残存させる。
【０１５７】
次に、図１３(c) 及び図１４(c) に示す工程と同様に、例えばＰＥＣＶＤ法により、半導体基板上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、圧縮応力絶縁膜を形成する。このとき、圧縮応力絶縁膜は、ゲート電極１０４ａ，１０４ｂにおけるゲート幅方向の側面上にオフセットサイドウォール１０５ａを介して形成される。その後、第２の実施形態と同様に、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様の工程を順次経ることにより、本変形例に係る半導体装置を製造することができる。
【０１５８】
ここで、第３の変形例と本変形例との相違点は、以下に示す点である。
【０１５９】
第３の変形例では、サイドウォール５０７ａが、Ｎ型ＭＩＳ形成領域の素子分離領域１０１上に残存している点に対し、本変形例では、サイドウォール６０７ａが、Ｎ型ＭＩＳ形成領域の素子分離領域１０１上に残存しておらず、活性領域１００ａ上にのみ形成されている点である。ここで、本変形例では、ゲート電極１０４ａ，１０４ｂにおける活性領域１００ａ，１００ｂ上に存在する部分の側面上には、オフセットサイドウォール１０５ａ，１０５ｂ及びサイドウォール６０７ａ，６０７ｂが順次形成されているため、各導電型ＭＩＳトランジスタの特性に何ら悪影響を及ぼすことはない。
【０１６０】
本変形例によると、圧縮応力絶縁膜が、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおけるゲート幅方向の側面上にオフセットサイドウォール１０５ａを介して形成されているのに加えて、素子分離領域１０１上のゲート電極１０４ａ側面にはサイドウォール６０７ａが残存していないため、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート幅方向への圧縮応力を、さらに効率良く働かせることができる。
【０１６１】
このように、本変形例では、第３の変形例と比較して、Ｎ型ＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【０１６２】
尚、本変形例では、サイドウォール１０７ａにおける素子分離領域１０１上に存在する部分の全てを除去することを目的に、レジスト膜Ｒｅ６として、半導体基板１００にトレンチを形成する際に用いたレジスト膜を利用する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１６３】
また、本変形例では、素子分離領域１０１上に存在するオフセットサイドウォール及びサイドウォールのうち、サイドウォールのみを除去したが、オフセットサイドウォールも除去しても良い。この場合、上記第４の変形例と比較して、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート幅方向への圧縮応力を、さらに効率良く働かせることができる。
【０１６４】
（その他の実施形態）
尚、第１の実施形態では、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおける上面及びゲート長方向の側面上には、圧縮応力絶縁膜１１１ｂ及び引っ張り応力絶縁膜１１２が順次形成されている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１６５】
例えば、図５(c) 及び図８(c) に示す工程と同様に、半導体基板１００上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、引っ張り応力絶縁膜１１２を形成した後、層間絶縁膜１１３の形成工程を行う前に、フォトリソグラフィー法により、半導体基板１００上に、所望の形状を有するレジスト膜を形成する。その後、該レジスト膜をマスクにして、エッチングにより、引っ張り絶縁膜１１２のうちゲート電極１０４ｂにおける上面及びゲート長方向の側面上に存在する部分を選択的に除去した後、該レジスト膜を除去する。このようにして、ゲート電極１０４ｂにおけるゲート幅方向の側面上に、引っ張り応力絶縁膜を残存させる。その後、図５(c) 及び図８(c) に示す工程と同様の工程を順次行った後、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様の工程を順次行う。
【０１６６】
このようにすると、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおける上面及びゲート長方向の側面上には、圧縮応力絶縁膜１１１ｂのみが形成されているため、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に圧縮応力をより一層効果的に働かせることができるので、Ｐ型ＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【０１６７】
一方、第２の実施形態では、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおける上面及びゲート長方向の側面上には、引っ張り応力絶縁膜４１１ａ及び圧縮応力絶縁膜４１２が順次形成されている場合を具体的に挙げて説明したが、本発明はこれに限定されるものではない。
【０１６８】
例えば、図１３(c) 及び図１４(c) に示す工程と同様に、半導体基板１００上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、圧縮応力絶縁膜４１２を形成した後、層間絶縁膜１１３の形成工程を行う前に、フォトリソグラフィー法により、半導体基板１００上に、所望の形状を有するレジスト膜を形成する。その後、該レジスト膜をマスクにして、エッチングにより、圧縮応力絶縁膜４１２のうちゲート電極１０４ａにおける上面及びゲート長方向の側面上に位置する部分を選択的に除去した後、該レジスト膜を除去する。このようにして、ゲート電極１０４ａにおけるゲート幅方向の側面上に、圧縮応力絶縁膜を残存させる。その後、図１３(c) 及び図１４(c) に示す工程と同様の工程を順次行った後、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様の工程を順次行う。
【０１６９】
このようにすると、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおける上面及びゲート長方向の側面上には、引っ張り応力絶縁膜４１１ａのみが形成されているため、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に引っ張り応力をより一層効果的に働かせることができるので、Ｎ型ＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【０１７０】
尚、第１及び第２の実施形態では、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの双方を有する半導体装置を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばＮ型ＭＩＳトランジスタのみを有する半導体装置、又はＰ型ＭＩＳトランジスタのみを有する半導体装置においても、本発明を適用することができる。
【０１７１】
また、第１及び第２の実施形態では、駆動能力が向上する応力の向きがゲート長方向とゲート幅方向とで異なるＭＩＳトランジスタとして、ゲート電極のゲート長方向が＜１１０＞方向に設定されたＰ型ＭＩＳトランジスタ、又はゲート電極のゲート長方向が＜１００＞方向に設定されたＮ型ＭＩＳトランジスタを具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１７２】
また、第１及び第２の実施形態では、第１のＭＩＳトランジスタの特に活性領域上において、第１の応力絶縁膜（圧縮応力絶縁膜１１１ｂ，引っ張り応力絶縁膜４１１ａ）と第１の下地絶縁膜（引っ張り応力絶縁膜１１２，圧縮応力絶縁膜４１２）とが重なる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば第１の下地絶縁膜を第１のＭＩＳトランジスタの活性領域上から除去した場合においても、本発明は適用可能である。
【産業上の利用可能性】
【０１７３】
本発明は、ゲート電極上に応力絶縁膜を設けた半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【０１７４】
【図１】本発明の第１の実施形態に係る半導体装置の構造について示す平面図である。
【図２】(a) 及び(b) は、本発明に第１の実施形態に係る半導体装置の構造について示す断面図である。
【図３】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示すゲート幅方向の要部工程断面図である。
【図４】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示すゲート幅方向の要部工程断面図である。
【図５】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示すゲート幅方向の要部工程断面図である。
【図６】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示すゲート長方向の要部工程断面図である。
【図７】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示すゲート長方向の要部工程断面図である。
【図８】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示すゲート長方向の要部工程断面図である。
【図９】(a) は本発明の第１の変形例に係る半導体装置の製造方法について示す要部工程平面図であり、(b) は本発明の第１の変形例に係る半導体装置の製造方法について示すゲート幅方向の要部工程断面図である。
【図１０】(a) 及び(b) は、本発明の第２の変形例に係る半導体装置の製造方法について示す要部工程平面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の構造について示す平面図である。
【図１２】(a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の構造について示す断面図である。
【図１３】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法について示すゲート幅方向の要部工程断面図である。
【図１４】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法について示すゲート長方向の要部工程断面図である。
【図１５】(a) は本発明の第３の変形例に係る半導体装置の製造方法について示す要部工程平面図であり、(b) は本発明の第３の変形例に係る半導体装置の製造方法について示すゲート幅方向の要部工程断面図ある。
【図１６】(a) 及び(b) は、本発明の第４の変形例に係る半導体装置の製造方法について示す要部工程平面図である。
【図１７】従来技術に係る半導体装置の構造について示す断面図である。
【図１８】(a) 及び(b) は、各導電型ＭＩＳトランジスタの駆動能力を向上させる応力の向き及び大きさについて示す斜視図である。
【符号の説明】
【０１７５】
１００    半導体基板
１００ａ  活性領域
１００ｂ  活性領域
１０１    素子分離領域
１０２ａ  Ｐ型ウェル領域
１０２ｂ  Ｎ型ウェル領域
１０３  ゲート絶縁膜形成膜
１０３ａ  ゲート絶縁膜
１０３ｂ  ゲート絶縁膜
１０４  ゲート電極形成膜
１０４ａ  ゲート電極
１０４ｂ  ゲート電極
１０５ａ  オフセットサイドウォール
１０５ｂ  オフセットサイドウォール
１０６ａ  エクステンション領域
１０６ｂ  エクステンション領域
１０７ａ  サイドウォール
１０７ｂ  サイドウォール
１０８ａ  Ｎ型ソース・ドレイン領域
１０８ｂ  Ｐ型ソース・ドレイン領域
１０９ａ  シリサイド膜
１０９ｂ  シリサイド膜
１１０ａ  シリサイド膜
１１０ｂ  シリサイド膜
１１１，１１１ｂ  圧縮応力絶縁膜
１１２  引っ張り応力絶縁膜
１１３  層間絶縁膜
Ｒｅ１  レジスト膜
２０７ｂ  サイドウォール
Ｒｅ２  レジスト膜
３０７ａ  サイドウォール
３０７ｂ  サイドウォール
Ｒｅ３  レジスト膜
４１１，４１１ａ  引っ張り応力絶縁膜
４１２  圧縮応力絶縁膜
Ｒｅ４  レジスト膜
５０７ａ  サイドウォール
Ｒｅ５  レジスト膜
６０７ａ  サイドウォール
６０７ｂ  サイドウォール
Ｒｅ６  レジスト膜
【図１】
2008103607.tif 000003
【図２】
2008103607.tif 000004
【図３】
2008103607.tif 000005
【図４】
2008103607.tif 000006
【図５】
2008103607.tif 000007
【図６】
2008103607.tif 000008
【図７】
2008103607.tif 000009
【図８】
2008103607.tif 000010
【図９】
2008103607.tif 000011
【図１０】
2008103607.tif 000012
【図１１】
2008103607.tif 000013
【図１２】
2008103607.tif 000014
【図１３】
2008103607.tif 000015
【図１４】
2008103607.tif 000016
【図１５】
2008103607.tif 000017
【図１６】
2008103607.tif 000018
【図１７】
2008103607.tif 000019
【図１８】
2008103607.tif 000020
【手続補正書】
【提出日】平成19年6月15日(2007.6.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上における第１の活性領域に形成された第１のＭＩＳトランジスタを有する半導体装置であって、
前記第１のＭＩＳトランジスタは、
前記第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極における上面及びゲート長方向の側面上に形成され、前記第１のＭＩＳトランジスタのチャネルに対して第１の応力をゲート長方向に働かせる第１の応力絶縁膜と、
前記第１のゲート電極におけるゲート幅方向の側面上に形成された第１の下地絶縁膜とを備え、
前記第１のゲート電極におけるゲート幅方向の側面上には、前記第１の応力絶縁膜が形成されていないことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の下地絶縁膜は、前記第１のＭＩＳトランジスタのチャネルに対して第２の応力をゲート幅方向に働かせる第２の応力絶縁膜であり、
前記第１の応力は、圧縮応力及び引っ張り応力のうちのいずれか一方であり、
前記第２の応力は、前記一方とは異なる他方であることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１のＭＩＳトランジスタはＰ型ＭＩＳトランジスタであり、
前記第１の応力は圧縮応力であり、
前記第２の応力は引っ張り応力であることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記半導体基板の主面は（１００）面であり、
前記第１のゲート電極のゲート長方向は＜１１０＞方向であることを特徴とする半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
前記第１のＭＩＳトランジスタはＮ型ＭＩＳトランジスタであり、
前記第１の応力は引っ張り応力であり、
前記第２の応力は圧縮応力であることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記半導体基板の主面は（１００）面であり、
前記第１のゲート電極のゲート長方向は＜１００＞方向であることを特徴とする半導体装置。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタは、
前記第１のゲート電極におけるゲート長方向の側面と前記第１の応力絶縁膜との間、及び前記第１のゲート電極におけるゲート幅方向の側面と前記第１の下地絶縁膜との間に形成された第１のサイドウォールを更に備えていることを特徴とする半導体装置。
【請求項８】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタは、
前記第１のゲート電極におけるゲート長方向の側面と前記第１の応力絶縁膜との間に形成された第１のサイドウォールを更に備え、
前記第１のゲート電極におけるゲート幅方向の側面と前記第１の下地絶縁膜との間には、前記第１のサイドウォールが形成されていないことを特徴とする半導体装置。
【請求項９】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記第１の活性領域は、前記半導体基板に形成された素子分離領域によって囲まれた領域であり、
前記第１のＭＩＳトランジスタは、
前記第１のゲート電極のうち前記第１の活性領域上に存在する部分の側面上に形成された第１のサイドウォールを更に備え、
前記第１のゲート電極のうち前記素子分離領域上に存在する部分におけるゲート長方向の側面と前記第１の応力絶縁膜との間、及び前記第１のゲート電極のうち前記素子分離領域上に存在する部分におけるゲート幅方向の側面と前記第１の下地絶縁膜との間には、前記第１のサイドウォールが形成されていないことを特徴とする半導体装置。
【請求項１０】
請求項１又は２に記載の半導体装置において、
前記半導体基板上における第２の活性領域に形成された第２のＭＩＳトランジスタを更に備え、
前記第２のＭＩＳトランジスタは、
前記第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極上に形成された第２の下地絶縁膜とを備えていることを特徴とする半導体装置。
【請求項１１】
請求項２に記載の半導体装置において、
前記半導体基板上における第２の活性領域に形成された第２のＭＩＳトランジスタを更に備え、
前記第２のＭＩＳトランジスタは、
前記第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極上に形成された第２の下地絶縁膜とを備え、
前記第２の下地絶縁膜は、前記第２のＭＩＳトランジスタのチャネルに対して第３の応力を働かせる第３の応力絶縁膜であり、
前記第３の応力絶縁膜と前記第２の応力絶縁膜とは同一の絶縁膜からなることを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第１のＭＩＳトランジスタはＰ型ＭＩＳトランジスタであり、
前記第２のＭＩＳトランジスタはＮ型ＭＩＳトランジスタであり、
前記第１の応力は圧縮応力であり、
前記第２の応力は引っ張り応力であり、
前記第３の応力は引っ張り応力であることを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記半導体基板の主面は（１００）面であり、
前記第１のゲート電極及び前記第２のゲート電極のゲート長方向は＜１１０＞方向であることを特徴とする半導体装置。
【請求項１４】
請求項１１に記載の半導体装置において、
前記第１のＭＩＳトランジスタはＮ型ＭＩＳトランジスタであり、
前記第２のＭＩＳトランジスタはＰ型ＭＩＳトランジスタであり、
前記第１の応力は引っ張り応力であり、
前記第２の応力は圧縮応力であり、
前記第３の応力は圧縮応力であることを特徴とする半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記半導体基板の主面は（１００）面であり、
前記第１のゲート電極及び前記第２のゲート電極のゲート長方向は＜１００＞方向であることを特徴とする半導体装置。
【請求項１６】
請求項１０〜１５のうちいずれか１項に記載の半導体装置において、
前記第２のＭＩＳトランジスタは、
前記第２のゲート電極の側面と前記第２の下地絶縁膜との間に形成された第２のサイドウォールを更に備えていることを特徴とする半導体装置。
【請求項１７】
請求項１１〜１５のうちいずれか１項に記載の半導体装置において、
前記第２の活性領域は、前記半導体基板に形成された素子分離領域によって囲まれた領域であり、
前記第１の活性領域と前記第２の活性領域とは、前記素子分離領域によって分離されており、
前記第２のＭＩＳトランジスタは、
前記第２のゲート電極のうち前記第２の活性領域上に存在する部分の側面上に形成された第２のサイドウォールを更に備え、
前記第２のゲート電極のうち前記素子分離領域上に存在する部分の側面と前記第３の応力絶縁膜との間には、前記第２のサイドウォールが形成されていないことを特徴とする半導体装置。
【請求項１８】
半導体基板上における第１の活性領域に形成された第１のＭＩＳトランジスタを有する半導体装置の製造方法であって、
前記第１の活性領域上に、第１のゲート絶縁膜及び第１のゲート電極を順次形成する工程（ａ）と、
前記第１のゲート電極上に、第１の応力絶縁膜を形成する工程（ｂ）と、
前記第１の応力絶縁膜のうち前記第１のゲート電極におけるゲート幅方向の側面上に存在する部分を除去する工程（ｃ）と、
前記工程（ｃ）の後に、前記第１のゲート電極におけるゲート幅方向の側面上に、第１の下地絶縁膜を形成する工程（ｄ）とを備え、
前記第１の応力絶縁膜は、前記第１のゲート電極を有する前記第１のＭＩＳトランジスタのチャネルに対して第１の応力をゲート長方向に働かせることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
前記工程（ｄ）は、前記第１の下地絶縁膜として、前記第１のＭＩＳトランジスタのチャネルに対して第２の応力をゲート幅方向に働かせる第２の応力絶縁膜を形成する工程であり、
前記第１の応力は、圧縮応力及び引っ張り応力のうちのいずれか一方であり、
前記第２の応力は、前記一方とは異なる他方であることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１８又は１９に記載の半導体装置の製造方法において、
前記工程（ａ）よりも後であって且つ前記工程（ｂ）よりも前に、前記第１のゲート電極におけるゲート長方向の側面と前記第１の応力絶縁膜との間、及び前記第１のゲート電極におけるゲート幅方向の側面と前記第１の下地絶縁膜との間に、第１のサイドウォールを形成する工程（ｅ）を更に備えることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１８又は１９に記載の半導体装置の製造方法において、
前記工程（ａ）よりも後であって且つ前記工程（ｂ）よりも前に、前記第１のゲート電極におけるゲート長方向の側面と前記第１の応力絶縁膜との間、及び前記第１のゲート電極におけるゲート幅方向の側面と前記第１の下地絶縁膜との間に、第１のサイドウォールを形成する工程（ｅ）を更に備え、
前記工程（ｃ）は、前記第１のサイドウォールのうち前記第１のゲート電極におけるゲート幅方向の側面上に存在する部分を除去する工程を更に含むことを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１８又は１９に記載の半導体装置の製造方法において、
前記工程（ａ）よりも前に、前記半導体基板に、前記第１の活性領域を囲う素子分離領域を形成する工程（ｘ）を更に備え、
前記工程（ａ）よりも後であって且つ前記工程（ｂ）よりも前に、前記第１のゲート電極におけるゲート長方向の側面と前記第１の応力絶縁膜との間、及び前記第１のゲート電極におけるゲート幅方向の側面と前記第１の下地絶縁膜との間に、第１のサイドウォールを形成する工程（ｅ）を更に備え、
前記工程（ｅ）よりも後であって且つ前記工程（ｂ）よりも前に、前記第１のサイドウォールのうち前記素子分離領域上に存在する部分を除去する工程（ｆ）を更に備えることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１８又は１９に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板上における第２の活性領域に形成された第２のＭＩＳトランジスタを更に備え、
前記工程（ａ）は、前記第２の活性領域上に、第２のゲート絶縁膜及び第２のゲート電極を順次形成する工程を更に含み、
前記工程（ｄ）は、前記第２のゲート電極上に、第２の下地絶縁膜を形成する工程を更に含むことを特徴とする半導体装置の製造方法。
【請求項２４】
請求項１９に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板上における第２の活性領域に形成された第２のＭＩＳトランジスタを更に備え、
前記工程（ａ）は、前記第２の活性領域上に、第２のゲート絶縁膜及び第２のゲート電極を順次形成する工程を更に含み、
前記工程（ｄ）は、前記第２のゲート電極上に、第２の下地絶縁膜を形成する工程を更に含み、
前記工程（ｄ）は、前記第２の下地絶縁膜として、前記第２のゲート電極を有する前記第２のＭＩＳトランジスタのチャネルに対して第３の応力を働かせる第３の応力絶縁膜を形成する工程であり、
前記第３の応力絶縁膜は、前記第２の応力絶縁膜と同一の絶縁膜からなることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２３又は２４に記載の半導体装置の製造方法において、
前記工程（ａ）よりも後であって且つ前記工程（ｂ）よりも前に、前記第１のゲート電極におけるゲート長方向の側面と前記第１の応力絶縁膜との間、及び前記第１のゲート電極におけるゲート幅方向の側面と前記第１の下地絶縁膜との間に、第１のサイドウォールを形成する工程（ｅ１）と、前記第２のゲート電極の側面と前記第２の下地絶縁膜との間に、第２のサイドウォールを形成する工程（ｅ２）とを更に備えることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２４に記載の半導体装置の製造方法において、
前記工程（ａ）よりも前に、前記半導体基板に、前記第１の活性領域と前記第２の活性領域とを分離し、前記第２の活性領域を囲う素子分離領域を形成する工程（ｘ）を更に備え、
前記工程（ａ）よりも後であって且つ前記工程（ｂ）よりも前に、前記第１のゲート電極におけるゲート長方向の側面と前記第１の応力絶縁膜との間、及び前記第１のゲート電極におけるゲート幅方向の側面と前記第１の下地絶縁膜との間に、第１のサイドウォールを形成する工程（ｅ１）と、前記第２のゲート電極の側面と前記第３の応力絶縁膜との間に、第２のサイドウォールを形成する工程（ｅ２）とを更に備え、
前記工程（ｅ１）及び前記工程（ｅ２）よりも後であって且つ前記工程（ｂ）よりも前に、前記第１のサイドウォールのうち前記素子分離領域上に存在する部分を除去する工程（ｆ１）と、前記第２のサイドウォールのうち前記素子分離領域上に存在する部分を除去する工程（ｆ２）とを更に備えることを特徴とする半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極上に応力絶縁膜を設けた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来技術に係る半導体装置として、トランジスタの駆動能力の向上を目的に、ゲート電極上に応力絶縁膜を設けた半導体装置が提案されている（例えば特許文献１参照）。以下に、従来技術に係る半導体装置について、図１７を参照しながら説明する。図１７は、従来技術に係る半導体装置の構造について示す断面図である。
【０００３】
図１７に示すように、シリコンからなる半導体基板７００には、Ｎ型ＭＯＳ形成領域ＮとＰ型ＭＯＳ形成領域Ｐとの間を区画するように、素子分離領域７０１が形成されている。このようにして、Ｎ型ＭＯＳ形成領域には、素子分離領域７０１によって囲まれた半導体基板７００からなる活性領域７００ａが形成されている一方、Ｐ型ＭＯＳ形成領域には、素子分離領域７０１によって囲まれた半導体基板７００からなる活性領域７００ｂが形成されている。Ｎ型ＭＯＳ形成領域の活性領域７００ａ上には、絶縁体膜からなるゲート絶縁膜７０３ａを介して、導電体膜からなるゲート電極７０４ａが形成されている。一方、Ｐ型ＭＯＳ形成領域の活性領域７００ｂ上には、絶縁体膜からなるゲート絶縁膜７０３ｂを介して、導電体膜からなるゲート電極７０４ｂが形成されている。ゲート電極７０４ａ，７０４ｂの側面上には、絶縁体膜からなるサイドウォール７０６ａ，７０６ｂが形成されている。
【０００４】
Ｎ型ＭＯＳ形成領域の活性領域７００ａにおけるゲート電極７０４ａの側方下に位置する領域には、Ｎ型エクステンション領域７０５ａが形成されており、活性領域７００ａにおけるサイドウォール７０６ａの側方下に位置する領域には、Ｎ型ソース・ドレイン領域７０７ａが形成されている。一方、Ｐ型ＭＯＳ形成領域の活性領域７００ｂにおけるゲート電極７０４ｂの側方下に位置する領域には、Ｐ型エクステンション領域７０５ｂが形成されており、活性領域７００ｂにおけるサイドウォール７０６ｂの側方下に位置する領域には、Ｐ型ソース・ドレイン領域７０７ｂが形成されている。ソース・ドレイン領域７０７ａ，７０７ｂの上部にはシリサイド膜７０８ａ，７０８ｂが形成されていると共に、ゲート電極７０４ａ，７０４ｂの上部にはシリサイド膜７０９ａ，７０９ｂが形成されている。
【０００５】
Ｎ型ＭＯＳ形成領域の半導体基板７００上には、ゲート電極７０４ａを覆うように、シリコン窒化膜からなる引っ張り応力絶縁膜７１０が形成されている。一方、Ｐ型ＭＯＳ形成領域の半導体基板７００上には、ゲート電極７０４ｂを覆うように、シリコン窒化膜からなる圧縮応力絶縁膜７１１が形成されている。応力絶縁膜７１０，７１１上には、層間絶縁膜７１２が形成されている。  
【０００６】
従来技術に係る半導体装置によると、ゲート電極７０４ａを覆う引っ張り応力絶縁膜７１０により、Ｎ型ＭＯＳトランジスタのチャネル（すなわち、半導体基板７００におけるゲート電極７０４ａ下に位置するチャネル）に対して、ゲート長方向及びゲート幅方向の双方に引っ張り応力を働かせることができる。一方、ゲート電極７０４ｂを覆う圧縮応力絶縁膜７１１により、Ｐ型ＭＯＳトランジスタのチャネル（すなわち、半導体基板７００におけるゲート電極７０４ｂ下に位置するチャネル）に対して、ゲート長方向及びゲート幅方向の双方に圧縮応力を働かせることができる。
【特許文献１】特開２００３−６００７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来技術に係る半導体装置では、以下に示す問題がある。
【０００８】
ここで、ＭＩＳ（Ｍetal-Ｉnsulator-Ｓemiconductor）トランジスタの駆動能力を向上させるために、ＭＩＳトランジスタのチャネルに働かせる応力には方向性がある。ＭＩＳトランジスタのチャネルに働かせる応力の向き及び大きさについて、図１８(a) 及び(b) を参照しながら以下に説明する。図１８(a) は、各導電型ＭＩＳトランジスタを構成するゲート電極のゲート長方向が＜１１０＞方向に設定されている場合の、各導電型ＭＩＳトランジスタの駆動能力を向上させる応力の向き及び大きさについて示す斜視図である。一方、図１８(b) は、各導電型ＭＩＳトランジスタを構成するゲート電極のゲート長方向が＜１００＞方向に設定されている場合の、各導電型ＭＩＳトランジスタの駆動能力を向上させる応力の向き及び大きさについて示す斜視図である。
【０００９】
図１８(a) に示すように、ゲート電極８０４ａ，８０４ｂのゲート長方向が＜１１０＞方向となるように、素子分離領域によって囲まれた半導体基板からなる活性領域８００ａ，８００ｂ上にゲート電極８０４ａ，８０４ｂを配置した場合、Ｎ型ＭＩＳトランジスタの駆動能力を向上させるためには、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に引っ張り応力を発生させると共にゲート幅方向に引っ張り応力を発生させる必要がある。また、チャネルに対してゲート電極側からの垂直方向の応力に関しては、圧縮応力が有効である。
【００１０】
一方、Ｐ型ＭＩＳトランジスタの駆動能力を向上させるためには、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に圧縮応力を発生させると共にゲート幅方向に引っ張り応力を発生させる必要がある。
【００１１】
上記に対して、図１８(b) に示すように、ゲート電極９０４ａ，９０４ｂのゲート長方向が＜１００＞方向となるように、素子分離領域によって囲まれた半導体基板からなる活性領域９００ａ，９００ｂ上にゲート電極９０４ａ，９０４ｂを配置した場合、Ｎ型ＭＩＳトランジスタの駆動能力を向上させるためには、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に引っ張り応力を発生させると共にゲート幅方向に圧縮応力を発生させる必要がある。また、チャネルに対してゲート電極側からの垂直方向の応力に関しては、圧縮応力が有効である。
【００１２】
一方、Ｐ型ＭＩＳトランジスタの駆動能力を向上させるためには、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に圧縮応力を発生させる必要がある（但し、ゲート幅方向については圧縮応力及び引っ張り応力の何れの応力が印加されても、Ｐ型ＭＩＳトランジスタの特性にほとんど影響を及ぼすことはない）。
【００１３】
このように、ＭＩＳトランジスタの駆動能力を向上させるために、ＭＩＳトランジスタのチャネルに働かせる応力には方向性がある。
【００１４】
そのため、従来技術に係る半導体装置において、各導電型ＭＯＳトランジスタを構成するゲート電極のゲート長方向が＜１１０＞方向に設定されている場合、以下に示す問題がある。
【００１５】
Ｎ型ＭＯＳトランジスタでは、図１７に示すように、ゲート電極７０４ａを覆う引っ張り応力絶縁膜７１０により、Ｎ型ＭＯＳトランジスタのチャネルに対して、ゲート長方向及びゲート幅方向の双方に引っ張り応力を発生させることができるので、Ｎ型ＭＯＳトランジスタの駆動能力を向上させることが可能である。しかしながら、Ｐ型ＭＯＳトランジスタでは、Ｐ型ＭＯＳトランジスタのチャネルに対して、ゲート長方向に圧縮応力を発生させると共にゲート幅方向に引っ張り応力を発生させることが望ましいにも拘わらず（図１８(a) 参照）、図１７に示すように、ゲート電極７０４ｂを覆う圧縮応力絶縁膜７１１により、Ｐ型ＭＯＳトランジスタのチャネルに対して、ゲート長方向にだけでなくゲート幅方向にも圧縮応力を発生させるので、Ｐ型ＭＯＳトランジスタの駆動能力を低下させるという問題がある。
【００１６】
一方、従来技術に係る半導体装置において、各導電型ＭＯＳトランジスタを構成するゲート電極のゲート長方向が＜１００＞方向に設定されている場合、以下に示す問題がある。
【００１７】
Ｐ型ＭＯＳトランジスタでは、図１７に示すように、ゲート電極７０４ｂを覆う圧縮応力絶縁膜７１１により、Ｐ型ＭＯＳトランジスタのチャネルに対して、ゲート長方向に圧縮応力を発生させることができるので、Ｐ型ＭＯＳトランジスタの駆動能力を向上させることが可能である。しかしながら、Ｎ型ＭＯＳトランジスタでは、Ｎ型ＭＯＳトランジスタのチャネルに対して、ゲート長方向に引っ張り応力を発生させると共にゲート幅方向に圧縮応力を発生させることが望ましいにも拘わらず（図１８(b) 参照）、図１７に示すように、ゲート電極７０４ａを覆う引っ張り応力絶縁膜７１０により、Ｎ型ＭＯＳトランジスタのチャネルに対して、ゲート長方向にだけでなくゲート幅方向にも引っ張り応力を発生させるので、Ｎ型ＭＯＳトランジスタの駆動能力を低下させるという問題がある。
【００１８】
以上のように、従来技術に係る半導体装置では、図１７に示すように、ゲート電極７０４ａ，７０４ｂにおける上面，ゲート長方向の側面，及びゲート幅方向の側面の全ての面上に応力絶縁膜７１０，７１１を設けるため、ＭＩＳトランジスタの駆動能力を向上させる応力の向きがゲート長方向とゲート幅方向とで異なる場合、ゲート長方向及びゲート幅方向の何れか一方に、ＭＩＳトランジスタの駆動能力を低下させる向きに応力が働くため、ＭＩＳトランジスタの駆動能力を低下させるという課題がある。
【００１９】
前記に鑑み、本発明の目的は、ゲート電極上に応力絶縁膜を設けた半導体装置において、ＭＩＳトランジスタの駆動能力が低下することを防止することである。
【課題を解決するための手段】
【００２０】
前記の目的を達成するため、本発明に係る半導体装置は、半導体基板上における第１の活性領域に形成された第１のＭＩＳトランジスタを有する半導体装置であって、第１のＭＩＳトランジスタは、第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート電極における上面及びゲート長方向の側面上に形成され、第１のＭＩＳトランジスタのチャネルに対して第１の応力をゲート長方向に働かせる第１の応力絶縁膜と、第１のゲート電極におけるゲート幅方向の側面上に形成された第１の下地絶縁膜とを備え、第１のゲート電極におけるゲート幅方向の側面上には、第１の応力絶縁膜が形成されていないことを特徴とする。
【００２１】
本発明に係る半導体装置によると、第１のゲート電極におけるゲート幅方向の側面上には、第１の応力絶縁膜が形成されていないため、第１のＭＩＳトランジスタのチャネルに対して、ゲート幅方向に第１の応力が働く（すなわち、ゲート幅方向のうち第１のＭＩＳトランジスタの駆動能力を低下させる向きに応力が働く）ことはないので、第１のＭＩＳトランジスタの駆動能力が低下することを防止することができる。
【００２２】
加えて、本発明に係る半導体装置によると、第１の応力絶縁膜が、第１のゲート電極における上面及びゲート長方向の側面上に形成されているため、第１のＭＩＳトランジスタのチャネルに対して、ゲート長方向に第１の応力を働かせる（すなわち、ゲート長方向のうち第１のＭＩＳトランジスタの駆動能力を向上させる向きに応力を働かせる）ことができるので、第１のＭＩＳトランジスタの駆動能力の向上を図ることができる。
【００２３】
本発明に係る半導体装置において、第１の下地絶縁膜は、第１のＭＩＳトランジスタのチャネルに対して第２の応力をゲート幅方向に働かせる第２の応力絶縁膜であり、第１の応力は、圧縮応力及び引っ張り応力のうちのいずれか一方であり、第２の応力は、一方とは異なる他方であることが好ましい。
【００２４】
このようにすると、第１の応力絶縁膜が、第１のゲート電極における上面及びゲート長方向の側面上に形成されているのに加えて、第２の応力絶縁膜が、第１のゲート電極におけるゲート幅方向の側面上に形成されているため、第１のＭＩＳトランジスタのチャネルに対して、ゲート長方向に第１の応力を働かせるのに加えて、ゲート幅方向に第２の応力を働かせる（すなわち、ゲート幅方向のうち第１のＭＩＳトランジスタの駆動能力を向上させる向きに応力を働かせる）ことができるので、第１のＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【００２５】
本発明に係る半導体装置において、第１のＭＩＳトランジスタはＰ型ＭＩＳトランジスタであり、第１の応力は圧縮応力であり、第２の応力は引っ張り応力であることが好ましく、半導体基板の主面は（１００）面であり、第１のゲート電極のゲート長方向は＜１１０＞方向であることが好ましい。
【００２６】
このようにすると、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に圧縮応力を働かせると共に、ゲート幅方向に引っ張り応力を働かせることができる。
【００２７】
本発明に係る半導体装置において、第１のＭＩＳトランジスタはＮ型ＭＩＳトランジスタであり、第１の応力は引っ張り応力であり、第２の応力は圧縮応力であることが好ましく、半導体基板の主面は（１００）面であり、第１のゲート電極のゲート長方向は＜１００＞方向であることが好ましい。
【００２８】
このようにすると、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に引っ張り応力を働かせると共に、ゲート幅方向に圧縮応力を働かせることができる。
【００２９】
本発明に係る半導体装置において、第１のＭＩＳトランジスタは、第１のゲート電極におけるゲート長方向の側面と第１の応力絶縁膜との間、及び第１のゲート電極におけるゲート幅方向の側面と第１の下地絶縁膜との間に形成された第１のサイドウォールを更に備えていることが好ましい。
【００３０】
また、本発明に係る半導体装置において、第１のＭＩＳトランジスタは、第１のゲート電極におけるゲート長方向の側面と第１の応力絶縁膜との間に形成された第１のサイドウォールを更に備え、第１のゲート電極におけるゲート幅方向の側面と第１の下地絶縁膜との間には、第１のサイドウォールが形成されていないことが好ましい。
【００３１】
このようにすると、第１のゲート電極におけるゲート幅方向の側面と第１の下地絶縁膜との間には、第１のサイドウォールが形成されていないため、第１の下地絶縁膜として第２の応力絶縁膜を採用する場合、第１のＭＩＳトランジスタのチャネルに対して、ゲート幅方向に第２の応力を効率良く働かせることができるので、第１のＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【００３２】
本発明に係る半導体装置において、第１の活性領域は、半導体基板に形成された素子分離領域によって囲まれた領域であり、第１のＭＩＳトランジスタは、第１のゲート電極のうち第１の活性領域上に存在する部分の側面上に形成された第１のサイドウォールを更に備え、第１のゲート電極のうち素子分離領域上に存在する部分におけるゲート長方向の側面と第１の応力絶縁膜との間、及び第１のゲート電極のうち素子分離領域上に存在する部分におけるゲート幅方向の側面と第１の下地絶縁膜との間には、第１のサイドウォールが形成されていないことが好ましい。
【００３３】
このようにすると、素子分離領域上の第１のゲート電極側面には、第１のサイドウォールが形成されていないため、第１の下地絶縁膜として第２の応力絶縁膜を採用する場合、第１のＭＩＳトランジスタのチャネルに対して、ゲート幅方向への第２の応力を、さらに効率良く働かせることができる。
【００３４】
本発明に係る半導体装置において、半導体基板上における第２の活性領域に形成された第２のＭＩＳトランジスタを更に備え、第２のＭＩＳトランジスタは、第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート電極上に形成された第２の下地絶縁膜とを備えていることが好ましい。
【００３５】
このようにすると、駆動能力を向上させた第１のＭＩＳトランジスタを備えると共に、第２のＭＩＳトランジスタを備えた半導体装置を提供することができる。
【００３６】
本発明に係る半導体装置において、半導体基板上における第２の活性領域に形成された第２のＭＩＳトランジスタを更に備え、第２のＭＩＳトランジスタは、第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート電極上に形成された第２の下地絶縁膜とを備え、第２の下地絶縁膜は、第２のＭＩＳトランジスタのチャネルに対して第３の応力を働かせる第３の応力絶縁膜であり、第３の応力絶縁膜と第２の応力絶縁膜とは同一の絶縁膜からなることが好ましい。
【００３７】
このようにすると、第３の応力絶縁膜が第２のゲート電極上に形成されているため、第２のＭＩＳトランジスタのチャネルに対して第３の応力を働かせる（すなわち、第２のＭＩＳトランジスタの駆動能力を向上させる向きに応力を働かせる）ことができるので、第２のＭＩＳトランジスタの駆動能力の向上を図ることができる。
【００３８】
本発明に係る半導体装置において、第１のＭＩＳトランジスタはＰ型ＭＩＳトランジスタであり、第２のＭＩＳトランジスタはＮ型ＭＩＳトランジスタであり、第１の応力は圧縮応力であり、第２の応力は引っ張り応力であり、第３の応力は引っ張り応力であることが好ましく、半導体基板の主面は（１００）面であり、第１のゲート電極及び第２のゲート電極のゲート長方向は＜１１０＞方向であることが好ましい。
【００３９】
このようにすると、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に圧縮応力を働かせると共にゲート幅方向に引っ張り応力を働かせるのに加えて、Ｎ型ＭＩＳトランジスタのチャネルに対して引っ張り応力を働かせることができる。
【００４０】
本発明に係る半導体装置において、第１のＭＩＳトランジスタはＮ型ＭＩＳトランジスタであり、第２のＭＩＳトランジスタはＰ型ＭＩＳトランジスタであり、第１の応力は引っ張り応力であり、第２の応力は圧縮応力であり、第３の応力は圧縮応力であることが好ましく、半導体基板の主面は（１００）面であり、第１のゲート電極及び第２のゲート電極のゲート長方向は＜１００＞方向であることが好ましい。
【００４１】
このようにすると、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に引っ張り応力を働かせると共にゲート幅方向に圧縮応力を働かせるのに加えて、Ｐ型ＭＩＳトランジスタのチャネルに対して圧縮応力を働かせることができる。
【００４２】
本発明に係る半導体装置において、第２のＭＩＳトランジスタは、第２のゲート電極の側面と第２の下地絶縁膜との間に形成された第２のサイドウォールを更に備えていることが好ましい。
【００４３】
また、本発明に係る半導体装置において、第２の活性領域は、半導体基板に形成された素子分離領域によって囲まれた領域であり、第１の活性領域と第２の活性領域とは、素子分離領域によって分離されており、第２のＭＩＳトランジスタは、第２のゲート電極のうち第２の活性領域上に存在する部分の側面上に形成された第２のサイドウォールを更に備え、第２のゲート電極のうち素子分離領域上に存在する部分の側面と第３の応力絶縁膜との間には、第２のサイドウォールが形成されていないことが好ましい。
【００４４】
このようにすると、素子分離領域上の第２のゲート電極側面には、第２のサイドウォールが形成されていないため、第２のＭＩＳトランジスタのチャネルに対して、第３の応力を効率良く働かせることができる。
【００４５】
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、半導体基板上における第１の活性領域に形成された第１のＭＩＳトランジスタを有する半導体装置の製造方法であって、第１の活性領域上に、第１のゲート絶縁膜及び第１のゲート電極を順次形成する工程（ａ）と、第１のゲート電極上に、第１の応力絶縁膜を形成する工程（ｂ）と、第１の応力絶縁膜のうち第１のゲート電極におけるゲート幅方向の側面上に存在する部分を除去する工程（ｃ）と、工程（ｃ）の後に、第１のゲート電極におけるゲート幅方向の側面上に、第１の下地絶縁膜を形成する工程（ｄ）とを備え、第１の応力絶縁膜は、第１のゲート電極を有する第１のＭＩＳトランジスタのチャネルに対して第１の応力をゲート長方向に働かせることを特徴とする。
【００４６】
本発明に係る半導体装置の製造方法によると、第１の応力絶縁膜のうち第１のゲート電極におけるゲート幅方向の側面上に存在する部分を除去するため、第１のゲート電極におけるゲート幅方向の側面上には、第１の応力絶縁膜が形成されていない。そのため、第１のＭＩＳトランジスタのチャネルに対して、ゲート幅方向に第１の応力が働く（すなわち、ゲート幅方向のうち第１のＭＩＳトランジスタの駆動能力を低下させる向きに応力が働く）ことはないので、第１のＭＩＳトランジスタの駆動能力が低下することを防止することができる。
【００４７】
加えて、本発明に係る半導体装置の製造方法によると、第１の応力絶縁膜を第１のゲート電極における上面及びゲート長方向の側面上に形成するため、第１のＭＩＳトランジスタのチャネルに対して、ゲート長方向に第１の応力を働かせる（すなわち、ゲート長方向のうち第１のＭＩＳトランジスタの駆動能力を向上させる向きに応力を働かせる）ことができるので、第１のＭＩＳトランジスタの駆動能力の向上を図ることができる。
【００４８】
本発明に係る半導体装置の製造方法において、工程（ｄ）は、第１の下地絶縁膜として、第１のＭＩＳトランジスタのチャネルに対して第２の応力をゲート幅方向に働かせる第２の応力絶縁膜を形成する工程であり、第１の応力は、圧縮応力及び引っ張り応力のうちのいずれか一方であり、第２の応力は、一方とは異なる他方であることが好ましい。
【００４９】
このようにすると、第１の応力絶縁膜を第１のゲート電極における上面及びゲート長方向の側面上に形成するのに加えて、第２の応力絶縁膜を第１のゲート電極におけるゲート幅方向の側面上に形成するため、第１のＭＩＳトランジスタのチャネルに対して、ゲート長方向に第１の応力を働かせるのに加えて、ゲート幅方向に第２の応力を働かせる（すなわち、ゲート幅方向のうち第１のＭＩＳトランジスタの駆動能力を向上させる向きに応力を働かせる）ことができるので、第１のＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【００５０】
本発明に係る半導体装置の製造方法において、工程（ａ）よりも後であって且つ工程（ｂ）よりも前に、第１のゲート電極におけるゲート長方向の側面と第１の応力絶縁膜との間、及び第１のゲート電極におけるゲート幅方向の側面と第１の下地絶縁膜との間に、第１のサイドウォールを形成する工程（ｅ）を更に備えることが好ましい。
【００５１】
また、本発明に係る半導体装置の製造方法において、工程（ａ）よりも後であって且つ工程（ｂ）よりも前に、第１のゲート電極におけるゲート長方向の側面と第１の応力絶縁膜との間、及び第１のゲート電極におけるゲート幅方向の側面と第１の下地絶縁膜との間に、第１のサイドウォールを形成する工程（ｅ）を更に備え、工程（ｃ）は、第１のサイドウォールのうち第１のゲート電極におけるゲート幅方向の側面上に存在する部分を除去する工程を更に含むことが好ましい。
【００５２】
このようにすると、第１のゲート電極におけるゲート幅方向の側面と第１の下地絶縁膜との間には、第１のサイドウォールが形成されていないため、第１の下地絶縁膜として第２の応力絶縁膜を採用する場合、第１のＭＩＳトランジスタのチャネルに対して、ゲート幅方向に第２の応力を効率良く働かせることができるので、第１のＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【００５３】
本発明に係る半導体装置の製造方法において、工程（ａ）よりも前に、半導体基板に、第１の活性領域を囲う素子分離領域を形成する工程（ｘ）を更に備え、工程（ａ）よりも後であって且つ工程（ｂ）よりも前に、第１のゲート電極におけるゲート長方向の側面と第１の応力絶縁膜との間、及び第１のゲート電極におけるゲート幅方向の側面と第１の下地絶縁膜との間に、第１のサイドウォールを形成する工程（ｅ）を更に備え、工程（ｅ）よりも後であって且つ工程（ｂ）よりも前に、第１のサイドウォールのうち素子分離領域上に存在する部分を除去する工程（ｆ）を更に備えることが好ましい。
【００５４】
このようにすると、素子分離領域上の第１のゲート電極側面には、第１のサイドウォールが形成されていないため、第１の下地絶縁膜として第２の応力絶縁膜を採用する場合、第１のＭＩＳトランジスタのチャネルに対して、ゲート幅方向への第２の応力を、さらに効率良く働かせることができる。
【００５５】
本発明に係る半導体装置の製造方法において、半導体装置は、半導体基板上における第２の活性領域に形成された第２のＭＩＳトランジスタを更に備え、工程（ａ）は、第２の活性領域上に、第２のゲート絶縁膜及び第２のゲート電極を順次形成する工程を更に含み、工程（ｄ）は、第２のゲート電極上に、第２の下地絶縁膜を形成する工程を更に含むことが好ましい。
【００５６】
このようにすると、駆動能力を向上させた第１のＭＩＳトランジスタを備えると共に、第２のＭＩＳトランジスタを備えた半導体装置を製造することができる。
【００５７】
本発明に係る半導体装置の製造方法において、半導体装置は、半導体基板上における第２の活性領域に形成された第２のＭＩＳトランジスタを更に備え、工程（ａ）は、第２の活性領域上に、第２のゲート絶縁膜及び第２のゲート電極を順次形成する工程を更に含み、工程（ｄ）は、第２のゲート電極上に、第２の下地絶縁膜を形成する工程を更に含み、工程（ｄ）は、第２の下地絶縁膜として、第２のゲート電極を有する第２のＭＩＳトランジスタのチャネルに対して第３の応力を働かせる第３の応力絶縁膜を形成する工程であり、第３の応力絶縁膜は、第２の応力絶縁膜と同一の絶縁膜からなることが好ましい。
【００５８】
このようにすると、第３の応力絶縁膜を第２のゲート電極上に形成するため、第２のＭＩＳトランジスタのチャネルに対して第３の応力を働かせる（すなわち、第２のＭＩＳトランジスタの駆動能力を向上させる向きに応力を働かせる）ことができるので、第２のＭＩＳトランジスタの駆動能力の向上を図ることができる。
【００５９】
本発明に係る半導体装置の製造方法において、工程（ａ）よりも後であって且つ工程（ｂ）よりも前に、第１のゲート電極におけるゲート長方向の側面と第１の応力絶縁膜との間、及び第１のゲート電極におけるゲート幅方向の側面と第１の下地絶縁膜との間に、第１のサイドウォールを形成する工程（ｅ１）と、第２のゲート電極の側面と第２の下地絶縁膜との間に、第２のサイドウォールを形成する工程（ｅ２）とを更に備えることが好ましい。
【００６０】
また、本発明に係る半導体装置の製造方法において、工程（ａ）よりも前に、半導体基板に、第１の活性領域と第２の活性領域とを分離し、第２の活性領域を囲う素子分離領域を形成する工程（ｘ）を更に備え、工程（ａ）よりも後であって且つ工程（ｂ）よりも前に、第１のゲート電極におけるゲート長方向の側面と第１の応力絶縁膜との間、及び第１のゲート電極におけるゲート幅方向の側面と第１の下地絶縁膜との間に、第１のサイドウォールを形成する工程（ｅ１）と、第２のゲート電極の側面と第３の応力絶縁膜との間に、第２のサイドウォールを形成する工程（ｅ２）とを更に備え、工程（ｅ１）及び工程（ｅ２）よりも後であって且つ工程（ｂ）よりも前に、第１のサイドウォールのうち素子分離領域上に存在する部分を除去する工程（ｆ１）と、第２のサイドウォールのうち素子分離領域上に存在する部分を除去する工程（ｆ２）とを更に備えることが好ましい。
【００６１】
このようにすると、素子分離領域上の第２のゲート電極側面には、第２のサイドウォールが形成されていないため、第２のＭＩＳトランジスタのチャネルに対して、第３の応力を効率良く働かせることができる。
【発明の効果】
【００６２】
本発明に係る半導体装置及びその製造方法によると、第１のゲート電極におけるゲート幅方向の側面上には、第１の応力絶縁膜が形成されていないため、第１のＭＩＳトランジスタのチャネルに対して、ゲート幅方向に第１の応力が働く（すなわち、ゲート幅方向のうち第１のＭＩＳトランジスタの駆動能力を低下させる向きに応力が働く）ことはないので、第１のＭＩＳトランジスタの駆動能力が低下することを防止することができる。
【００６３】
加えて、本発明に係る半導体装置及びその製造方法によると、第１の応力絶縁膜が、第１のゲート電極における上面及びゲート長方向の側面上に形成されているため、第１のＭＩＳトランジスタのチャネルに対して、ゲート長方向に第１の応力を働かせる（すなわち、ゲート長方向のうち第１のＭＩＳトランジスタの駆動能力を向上させる向きに応力を働かせる）ことができるので、第１のＭＩＳトランジスタの駆動能力の向上を図ることができる。
【発明を実施するための最良の形態】
【００６４】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００６５】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について、図１並びに図２(a) 及び(b) を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置の構造について示す平面図である。尚、図中において、左側にＮ型ＭＩＳ形成領域を示し、右側にＰ型ＭＩＳ形成領域を示している。また、図２(a) 及び(b) は、本発明の第１の実施形態に係る半導体装置の構造について示す断面図である。具体的には、図２(a) は、図１に示すIIa−IIa線における断面図、すなわちゲート幅方向の断面図を示している。一方、図２(b) は、左側に図１に示すIIbl−IIbl線における断面図、すなわちゲート長方向の断面図を示し、右側に図１に示すIIbr−IIbr線における断面図、すなわちゲート長方向の断面図を示している。尚、図中において、左側に示す「Ｎ」とはＮ型ＭＩＳ形成領域を示し、右側に示す「Ｐ」とはＰ型ＭＩＳ形成領域を示している。
【００６６】
ここで、本実施形態では、主面が（１００）面の半導体基板上に、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの各々を設け、各導電型トランジスタを構成するゲート電極のゲート長方向が＜１１０＞方向に設定されている場合を具体例に挙げて説明する。
【００６７】
図１に示すように、Ｎ型ＭＩＳ形成領域には、素子分離領域によって囲まれた半導体基板からなる活性領域１００ａが形成されている一方、Ｐ型ＭＩＳ形成領域には、素子分離領域によって囲まれた半導体基板からなる活性領域１００ｂが形成されている。Ｎ型ＭＩＳ形成領域の活性領域１００ａ上には、ゲート絶縁膜を介して、ゲート電極１０４ａが形成されている一方、Ｐ型ＭＩＳ形成領域の活性領域１００ｂ上には、ゲート絶縁膜を介して、ゲート電極１０４ｂが形成されている。ゲート電極１０４ａ，１０４ｂの側面上には、オフセットサイドウォール１０５ａ，１０５ｂ及びサイドウォール１０７ａ，１０７ｂが順次形成されている。
【００６８】
本実施形態では、図１に示すように、半導体基板上には、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおける上面及びゲート長方向の側面を覆うように、圧縮応力絶縁膜１１１ｂが形成されている。また、半導体基板上には、各ゲート電極１０４ａ，１０４ｂを覆うように、引っ張り応力絶縁膜１１２が形成されている。ここで例えば、圧縮応力絶縁膜１１１ｂにおけるゲート幅方向の端部は、図１に示すように、ゲート電極１０４ｂのうち素子分離領域１０１上に存在する部分上に位置している。なお、本実施形態において、圧縮応力絶縁膜はチャネル領域におけるゲート長方向に圧縮応力が生じる絶縁膜であり、引っ張り応力絶縁膜はチャネル領域におけるゲート幅方向に引っ張り応力が生じる絶縁膜である。
【００６９】
また、図２(a) 及び図２(b) に示すように、半導体基板１００の上部には、トレンチ内にシリコン酸化膜が埋め込まれた素子分離領域１０１が選択的に形成されている。このように、Ｎ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる活性領域１００ａが形成されている一方、Ｐ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる活性領域１００ｂが形成されている。半導体基板１００におけるＮ型ＭＩＳ形成領域には、Ｐ型ウェル領域１０２ａが形成されている一方、半導体基板１００におけるＰ型ＭＩＳ形成領域には、Ｎ型ウェル領域１０２ｂが形成されている。
【００７０】
Ｎ型ＭＩＳ形成領域の活性領域１００ａ上には、ゲート絶縁膜１０３ａを介してゲート電極１０４ａが形成されている一方、Ｐ型ＭＩＳ形成領域の活性領域１００ｂ上には、ゲート絶縁膜１０３ｂを介してゲート電極１０４ｂが形成されている。ゲート電極１０４ａ，１０４ｂの側面上には、オフセットサイドウォール１０５ａ，１０５ｂ及びサイドウォール１０７ａ，１０７ｂが順次形成されている。
【００７１】
図２(b) に示すように、Ｎ型ＭＩＳ形成領域の活性領域１００ａにおけるゲート電極１０４ａの側方下に位置する領域には、Ｎ型エクステンション領域１０６ａが形成されていると共に、活性領域１００ａにおけるサイドウォール１０７ａの側方下に位置する領域には、Ｎ型エクステンション領域１０６ａの接合部よりも深い接合部を有するＮ型ソース・ドレイン領域１０８ａが形成されている。一方、Ｐ型ＭＩＳ形成領域の活性領域１００ｂにおけるゲート電極１０４ｂの側方下に位置する領域には、Ｐ型エクステンション領域１０６ｂが形成されていると共に、活性領域１００ｂにおけるサイドウォール１０７ｂの側方下に位置する領域には、Ｐ型エクステンション領域１０６ｂの接合部よりも深い接合部を有するＰ型ソース・ドレイン領域１０８ｂが形成されている。
【００７２】
ソース・ドレイン領域１０８ａ，１０８ｂの上部には、シリサイド膜１０９ａ，１０９ｂが形成されている。また、ゲート電極１０４ａ，１０４ｂの上部には、シリサイド膜１１０ａ，１１０ｂが形成されている。
【００７３】
本実施形態では、図２(b) に示すように、半導体基板１００上には、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおける上面及びゲート長方向の側面を覆うように、圧縮応力絶縁膜１１１ｂが形成されている。但し、圧縮応力絶縁膜１１１ｂは、図２(a) に示すように、ゲート電極１０４ｂにおけるゲート幅方向の側面上には形成されていない。また、半導体基板１００上には、各ゲート電極１０４ａ，１０４ｂを覆うように、引っ張り応力絶縁膜１１２が形成されている。引っ張り応力絶縁膜１１２上には、層間絶縁膜１１３が形成されている。
【００７４】
以上のように、本実施形態では、Ｐ型ＭＩＳ形成領域では、ゲート電極１０４ｂにおける上面及びゲート長方向の側面上には、圧縮応力絶縁膜１１１ｂ及び引っ張り応力絶縁膜１１２が順次形成されていると共に、ゲート電極１０４ｂにおけるゲート幅方向の側面上には、引っ張り応力絶縁膜１１２が形成されている。
【００７５】
一方、Ｎ型ＭＩＳ形成領域では、ゲート電極１０４ａにおける上面，ゲート長方向の側面，及びゲート幅方向の側面の全ての面上には、引っ張り応力絶縁膜１１２が形成されている。
【００７６】
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図３(a) 〜(c) 、図４(a) 〜(c) 及び図５(a) 〜(c) 並びに図６(a) 〜(c) 、図７(a) 〜(c) 及び図８(a) 〜(c) を参照しながら説明する。図３(a) 〜(c) 、図４(a) 〜(c) 及び図５(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図であって、ゲート幅方向の断面図を示している。尚、図中において、左側に示す「Ｎ」とはＮ型ＭＩＳ形成領域を示し、右側に示す「Ｐ」とはＰ型ＭＩＳ形成領域を示している。一方、図６(a) 〜(c) 、図７(a) 〜(c) 及び図８(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図であって、ゲート長方向の断面図を示している。尚、簡略的に図示するために、図中において、左側にＮ型ＭＩＳ形成領域Ｎを示し、右側にＰ型ＭＩＳ形成領域Ｐを示している。ここで、図３(a) 〜(c) 、図４(a) 〜(c) 及び図５(a) 〜(c) に示す工程の各々は、図６(a) 〜(c) 、図７(a) 〜(c) 及び図８(a) 〜(c) に示す工程の各々と対応している。したがって、以下の説明では、対応する各工程毎に行う。
【００７７】
まず、図３(a) 及び図６(a) に示すように、埋め込み素子分離（ＳＴＩ）法により、Ｐ型シリコンからなる半導体基板１００の上部に、トレンチ内にシリコン酸化膜が埋め込まれた素子分離領域１０１を選択的に形成する。これにより、Ｎ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる活性領域１００ａが形成される一方、Ｐ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる活性領域１００ｂが形成される。その後、半導体基板１００におけるＮ型ＭＩＳ形成領域に、例えばＢ等のＰ型不純物を注入することにより、Ｐ型ウェル領域１０２ａを形成する一方、半導体基板１００におけるＰ型ＭＩＳ形成領域に、例えばＡｓ等のＮ型不純物を注入することにより、Ｎ型ウェル領域１０２ｂを形成する。
【００７８】
次に、図３(b) 及び図６(b) に示すように、例えば熱酸化法により、半導体基板１００の表面に、シリコン酸化膜からなるゲート絶縁膜形成膜１０３を形成した後、ゲート絶縁膜形成膜１０３上に、膜厚が１４０ｎｍのポリシリコン膜からなるゲート電極形成膜１０４を形成する。
【００７９】
次に、図３(c) 及び図６(c) に示すように、リソグラフィー法により、ゲート電極形成膜１０４上に、ゲートパターン形状を有するレジスト膜（図示せず）を形成する。その後、該レジスト膜をマスクにして、エッチングにより、ゲート電極形成膜１０４及びゲート絶縁膜形成膜１０３における該レジスト膜の開口に露出する部分を順次除去した後、該レジスト膜を除去する。このようにして、図３(c) 及び図６(c) に示すように、Ｎ型ＭＩＳ形成領域の活性領域１００ａ上に、ゲート絶縁膜１０３ａを介して、ゲートパターン形状を有するゲート電極１０４ａを形成すると共に、Ｐ型ＭＩＳ形成領域の活性領域１００ｂ上に、ゲート絶縁膜１０３ｂを介して、ゲートパターン形状を有するゲート電極１０４ｂを形成する。
【００８０】
次に、図４(a) 及び図７(a) に示すように、ＣＶＤ法により、半導体基板１００上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、例えば膜厚が１４ｎｍのシリコン酸化膜を形成した後、エッチバック法を用いてシリコン酸化膜のエッチングを行うことにより、ゲート電極１０４ａ，１０４ｂの側面上に、シリコン酸化膜からなるオフセットサイドウォール１０５ａ，１０５ｂを形成する。
【００８１】
次に、図４(b) 及び図７(b) に示すように、Ｎ型ＭＩＳ形成領域の活性領域１００ａに、オフセットサイドウォール１０５ａ及びゲート電極１０４ａをマスクにして、例えばＡｓ等のＮ型不純物をイオン注入することにより、活性領域１００ａにおけるゲート電極１０４ａの側方下に位置する領域に、Ｎ型エクステンション領域１０６ａ（特に図７(b) 参照）を自己整合的に形成する。一方、Ｐ型ＭＩＳ形成領域の活性領域１００ｂに、オフセットサイドウォール１０５ｂ及びゲート電極１０４ｂをマスクにして、例えばＢ等のＰ型不純物をイオン注入することにより、活性領域１００ｂにおけるゲート電極１０４ｂの側方下に位置する領域に、Ｐ型エクステンション領域１０６ｂ（特に図７(b) 参照）を自己整合的に形成する。
【００８２】
次に、図４(c) 及び図７(c) に示すように、ＣＶＤ法により、半導体基板１００上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、例えば膜厚が６５ｎｍのシリコン窒化膜を形成した後、エッチバック法を用いてシリコン窒化膜のエッチングを行うことにより、オフセットサイドウォール１０５ａ，１０５ｂの側面上に、シリコン窒化膜からなるサイドウォール１０７ａ，１０７ｂを形成する。その後、Ｎ型ＭＩＳ形成領域の活性領域１００ａに、サイドウォールスペーサー１０７ａ及びゲート電極１０４ａをマスクにして、例えばＡｓ等のＮ型不純物をイオン注入することにより、活性領域１００ａにおけるサイドウォールスペーサー１０７ａの側方下に位置する領域に、Ｎ型エクステンション領域１０６ａの不純物濃度よりも高い不純物濃度を有するＮ型ソース・ドレイン領域１０８ａ（特に図７(c) 参照）を自己整合的に形成する。一方、Ｐ型ＭＩＳ形成領域の活性領域１００ｂに、サイドウォールスペーサー１０７ｂ及びゲート電極１０４ｂをマスクにして、例えばＢ等のＰ型不純物をイオン注入することにより、活性領域１００ｂにおけるサイドウォールスペーサー１０７ｂの側方下に位置する領域に、Ｐ型エクステンション領域１０６ｂの不純物濃度よりも高い不純物濃度を有するＰ型ソース・ドレイン領域１０８ｂ（特に図７(c) 参照）を自己整合的に形成する。その後、１０００℃の下、極短時間の間、熱処理を行うことにより、各ソース・ドレイン領域１０８ａ，１０８ｂに含まれる導電型不純物の活性化を行う。
【００８３】
その後、スパッタ法により、半導体基板１００上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、例えばＮｉ、Ｃｏ又はＴｉからなる金属膜（図示せず）を堆積する。その後、熱処理により、ソース・ドレイン領域１０８ａ，１０８ｂ及びゲート電極１０４ａ，１０４ｂに含まれるＳｉと該金属膜に含まれる金属とを反応させて、ソース・ドレイン領域１０８ａ，１０８ｂ及びゲート電極１０４ａ，１０４ｂの各々の金属シリサイド化を行う。このようにして、Ｎ型ＭＩＳ形成領域には、Ｎ型ソース・ドレイン領域１０８ａの上部と該金属膜とを反応させて、金属シリサイド膜からなるシリサイド膜１０９ａ（特に図７(c) 参照）を形成すると共に、ゲート電極１０４ａの上部と該金属膜とを反応させて、金属シリサイド膜からなるシリサイド膜１１０ａを形成する。一方、Ｐ型ＭＩＳ形成領域には、Ｐ型ソース・ドレイン領域１０８ｂの上部と該金属膜とを反応させて、金属シリサイド膜からなるシリサイド膜１０９ｂ（特に図７(c) 参照）を形成すると共に、ゲート電極１０４ｂの上部と該金属膜とを反応させて、金属シリサイド膜からなるシリサイド膜１１０ｂを形成する。
【００８４】
次に、図５(a) 及び図８(a) に示すように、例えばＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法により、半導体基板１００上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、膜厚が３０ｎｍのシリコン窒化膜からなる圧縮応力絶縁膜１１１を形成する。
【００８５】
次に、図５(b) 及び図８(b) に示すように、圧縮応力絶縁膜１１１上に、Ｎ型ＭＩＳ形成領域の全てを開口しＰ型ＭＩＳ形成領域の一部を覆うレジスト膜Ｒｅ１を形成する。その後、レジスト膜Ｒｅ１をマスクにして、エッチングにより、圧縮応力絶縁膜１１１におけるレジスト膜Ｒｅ１の開口に露出する部分を除去した後、レジスト膜Ｒｅ１を除去する。このようにして、圧縮応力絶縁膜１１１のうち、Ｎ型ＭＩＳ形成領域に存在する部分及びＰ型ＭＩＳ形成領域のゲート電極１０４ｂにおけるゲート幅方向の側面上に存在する部分を除去して、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおける上面及びゲート長方向の側面上に、圧縮応力絶縁膜１１１ｂを残存させる。
【００８６】
次に、図５(c) 及び図８(c) に示すように、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、半導体基板１００上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、膜厚が３０ｎｍのシリコン窒化膜からなる引っ張り応力絶縁膜１１２を形成する。その後、例えばＣＶＤ法により、引っ張り応力絶縁膜１１２上に、層間絶縁膜１１３を形成した後、ＣＭＰ法により、層間絶縁膜１１３の表面の平坦化を行う。
【００８７】
次に、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、引っ張り応力絶縁膜１１２及び層間絶縁膜１１３に、Ｎ型ＭＩＳ形成領域の各シリサイド膜１０９ａ，１１０ａに到達するコンタクトホール（図示せず）を形成する一方、圧縮応力絶縁膜１１１ｂ，引っ張り応力絶縁膜１１２及び層間絶縁膜１１３に、Ｐ型ＭＩＳ形成領域の各シリサイド膜１０９ｂ，１１０ｂに到達するコンタクトホール（図示せず）を形成する。その後、各コンタクトホールの底部及び側壁部にバリアメタル膜（図示せず）を形成した後、各コンタクトホール内に金属膜を埋め込む。このようにして、コンタクトホール内に、バリアメタル膜を介して金属膜が埋め込まれてなるコンタクトプラグ（図示せず）を形成する。その後、層間絶縁膜１１３上に、コンタクトプラグと電気的に接続する金属配線（図示せず）を形成する。
【００８８】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００８９】
ここで、本実施形態では、ゲート電極のゲート長方向が＜１１０＞方向に設定されているため、Ｐ型ＭＩＳトランジスタでは、Ｐ型ＭＩＳトランジスタの駆動能力を向上させる応力の向きが、ゲート長方向とゲート幅方向とで異なる。具体的には、図１８(a) に示すように、ゲート長方向には圧縮方向に向かって働く応力が必要とされるのに対し、ゲート幅方向には引っ張り方向に向かって働く応力が必要とされる。
【００９０】
そこで、本実施形態では、図１並びに図２(a) 及び(b) に示すように、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおける上面及びゲート長方向の側面上に、圧縮応力絶縁膜１１１ｂを形成すると共に、ゲート電極１０４ｂにおけるゲート幅方向の側面上に、引っ張り応力絶縁膜１１２を形成する。
【００９１】
本実施形態によると、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおけるゲート幅方向の側面上には、圧縮応力絶縁膜１１１ｂが形成されていないため、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート幅方向に圧縮応力が働くことはないので、Ｐ型ＭＩＳトランジスタの駆動能力が低下することを防止することができる。加えて、圧縮応力絶縁膜１１１ｂが、ゲート電極１０４ｂにおける上面及びゲート長方向の側面上に形成されているため、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に圧縮応力を働かせることができるので、Ｐ型ＭＩＳトランジスタの駆動能力の向上を図ることができる。
【００９２】
更には、本実施形態によると、圧縮応力絶縁膜１１１ｂが、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおける上面及びゲート長方向の側面上に形成されているのに加えて、引っ張り応力絶縁膜１１２が、ゲート電極１０４ｂにおけるゲート幅方向の側面上に形成されているため、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に圧縮応力を働かせるのに加えて、ゲート幅方向に引っ張り応力を働かせることができるので、Ｐ型ＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【００９３】
一方、本実施形態では、ゲート電極のゲート長方向が＜１１０＞方向に設定されているため、Ｎ型ＭＩＳトランジスタでは、Ｎ型ＭＩＳトランジスタの駆動能力を向上させるために、図１８(a) に示すように、ゲート長方向及びゲート幅方向の双方に引っ張り方向に向かって働く応力が必要とされる。従って、本実施形態によると、引っ張り応力絶縁膜１１２が、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおける上面，ゲート長方向の側面，及びゲート幅方向の側面上に形成されているため、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向及びゲート幅方向の双方に引っ張り応力を働かせることができるので、Ｎ型ＭＩＳトランジスタの駆動能力の向上を図ることができる。
【００９４】
尚、本実施形態では、引っ張り応力絶縁膜１１２を用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、引っ張り応力絶縁膜１１２の代わりに応力がニュートラルな下地絶縁膜を用いても良い。
【００９５】
このようにすると、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート幅方向に引っ張り応力を発生させることはできないが、ゲート幅方向に圧縮応力を発生させることなくゲート長方向にのみ圧縮応力を発生させることができるので、Ｐ型ＭＩＳトランジスタの駆動能力の低下を防止するのに加えて、Ｐ型ＭＩＳトランジスタの駆動能力の向上を図ることができる。
【００９６】
−第１の変形例−
以下に、本発明の第１の変形例に係る半導体装置の製造方法について、図９(a) 及び(b) を参照しながら説明する。図９(a) は、本発明の第１の変形例に係る半導体装置の製造方法について示す要部工程平面図であり、図９(b) は、本発明の第１の変形例に係る半導体装置の製造方法について示す要部工程断面図であって、具体的には、図９(a) に示すIXb−IXb線における断面図、すなわちゲート幅方向の断面図である。尚、図中において、左側にＮ型ＭＩＳ形成領域を示し、右側にＰ型ＭＩＳ形成領域を示している。ここで、図９(a) 及び(b) において、第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。したがって、本変形例では、第１の実施形態と同様の説明は繰り返し行わない。
【００９７】
まず、図３(a) 〜(c) 及び図６(a) 〜(c) 、図４(a) 〜(c) 及び図７(a) 〜(c) 、並びに図５(a) ，(b) 及び図８(a) ，(b) に示す工程を順次経た後、図９(a) 及び(b) に示すように、半導体基板上に、Ｎ型ＭＩＳ形成領域の全てを覆いＰ型ＭＩＳ形成領域の一部を開口するレジスト膜Ｒｅ２を形成する。その後、サイドウォールにおけるレジスト膜Ｒｅ２の開口に露出する部分を除去した後、レジスト膜Ｒｅ２を除去する。このようにして、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおけるゲート幅方向の側面上に位置するサイドウォールを除去しオフセットサイドウォール１０５ｂを露出させると共に、ゲート電極１０４ｂにおけるゲート長方向の側面上にオフセットサイドウォール１０５ｂを介してサイドウォール２０７ｂを残存させる。
【００９８】
次に、図５(c) 及び図８(c) に示す工程と同様に、ＬＰＣＶＤ法により、半導体基板上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、引っ張り応力絶縁膜を形成する。このとき、引っ張り応力絶縁膜は、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおけるゲート幅方向の側面上にオフセットサイドウォール１０５ｂを介して形成される。その後、第１の実施形態と同様に、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様の工程を順次経ることにより、本変形例に係る半導体装置を製造することができる。
【００９９】
ここで、第１の実施形態と本変形例との相違点は、以下に示す点である。
【０１００】
第１の実施形態では、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおけるゲート幅方向の側面上には、オフセットサイドウォール１０５ｂ及びサイドウォール１０７ｂを介して、引っ張り応力絶縁膜１１２が形成されている点に対し（図２(a) 参照）、本変形例では、ゲート電極１０４ｂにおけるゲート幅方向の側面上には、サイドウォールが形成されておらず、引っ張り応力絶縁膜がオフセットサイドウォール１０５ｂを介して形成されている点である。
【０１０１】
本変形例によると、引っ張り応力絶縁膜が、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおけるゲート幅方向の側面上にオフセットサイドウォール１０５ｂを介して形成されている（サイドウォールは除去されて形成されていない）ため、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート幅方向に引っ張り応力を効率良く働かせることができるので、Ｐ型ＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【０１０２】
すなわち、本変形例によると、第１の実施形態のように、ゲート電極１０４ｂにおけるゲート幅方向の側面と引っ張り応力絶縁膜１１２との間に介在するサイドウォール１０７ｂによって、Ｐ型ＭＩＳトランジスタのチャネルに対してゲート幅方向に働く引っ張り応力が緩和されることを防止することができる。
【０１０３】
このように、本変形例では、第１の実施形態と比較して、Ｐ型ＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【０１０４】
なお、本変形例では、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおけるゲート幅方向の側面上に形成されているオフセットサイドウォール及びサイドウォールのうち、サイドウォールのみを除去したが、露出したオフセットサイドウォールも除去して、ゲート電極１０４ｂにおけるゲート幅方向の側面を露出しても良い。この場合、引っ張り応力絶縁膜を形成した際、引っ張り応力絶縁膜をゲート電極１０４ｂにおけるゲート幅方向の側面上に直接接して形成することができるため、上記第１の変形例と比較して、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート幅方向への引っ張り応力を、さらに効率良く働かせることができる。
【０１０５】
−第２の変形例−
以下に、本発明の第２の変形例に係る半導体装置の製造方法について、図１０(a) 及び(b) を参照しながら説明する。図１０(a) 及び(b) は、本発明の第２の変形例に係る半導体装置の製造方法について示す要部工程平面図である。尚、図中において、左側にＮ型ＭＩＳ形成領域を示し、右側にＰ型ＭＩＳ形成領域を示している。
【０１０６】
図３(a) 〜(c) 及び図６(a) 〜(c) 並びに図４(a) 〜(c) 及び図７(a) 〜(c) に示す工程を順次経た後、図１０(a) に示すように、半導体基板上に、Ｎ型ＭＩＳ形成領域の活性領域及びＰ型ＭＩＳ形成領域の活性領域を覆いＮ型ＭＩＳ形成領域の素子分離領域１０１及びＰ型ＭＩＳ形成領域の素子分離領域１０１を開口するレジスト膜Ｒｅ３を形成する。ここで、例えば、レジスト膜Ｒｅ３として、図３(a) 及び図６(a) に示す工程において、半導体基板１００にトレンチを形成する際に用いたレジスト膜を利用する。その後、サイドウォールにおけるレジスト膜Ｒｅ３の開口に露出する部分を除去した後、レジスト膜Ｒｅ３を除去する。なお、本変形例におけるサイドウォールの除去工程は、シリサイド膜の形成工程と圧縮応力絶縁膜の形成工程との間に行っているが、サイドウォールの形成工程とソース・ドレイン領域の形成工程との間、又はソース・ドレイン領域の形成工程とシリサイド膜の形成工程との間に行っても良い。
【０１０７】
このようにして、サイドウォールにおける素子分離領域１０１上に存在する部分を除去して、ゲート電極１０４ａ，１０４ｂにおける活性領域上に存在する部分の側面上に、オフセットサイドウォール１０５ａ，１０５ｂを介してサイドウォール３０７ａ，３０７ｂを残存させる。
【０１０８】
次に、図５(a) 及び図８(a)に示す工程と同様に、例えばＰＥＣＶＤ法により、半導体基板上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、膜厚が３０ｎｍのシリコン窒化膜からなる圧縮応力絶縁膜を形成する。このとき、圧縮応力絶縁膜は、ゲート電極１０４ａ，１０４ｂのうち素子分離領域１０１上に存在する部分の側面上にオフセットサイドウォール１０５ａ，１０５ｂを介して形成される。
【０１０９】
次に、図５(b) 及び図８(b) に示す工程と同様に、半導体基板上に、Ｎ型ＭＩＳ形成領域の全てを開口しＰ型ＭＩＳ形成領域の一部を覆うレジスト膜を形成する。その後、圧縮応力絶縁膜における該レジスト膜の開口に露出する部分を除去した後、該レジスト膜を除去する。このようにして、図１０(b) に示すように、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおけるゲート幅方向の側面上に形成されているオフセットサイドウォール１０５ｂを露出させると共に、ゲート電極１０４ｂにおける上面及びゲート長方向の側面上に圧縮応力絶縁膜１１１ｂを残存させる。
【０１１０】
次に、図５(c) 及び図８(c) に示す工程と同様に、例えばＬＰＣＶＤ法により、半導体基板上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、引っ張り応力絶縁膜を形成する。このとき、引っ張り応力絶縁膜は、ゲート電極１０４ａ，１０４ｂにおけるゲート幅方向の側面上にオフセットサイドウォール１０５ａ，１０５ｂを介して形成される。その後、第１の実施形態と同様に、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様の工程を順次経ることにより、本変形例に係る半導体装置を製造することができる。
【０１１１】
ここで、第１の変形例と本変形例との相違点は、以下に示す点である。
【０１１２】
第１の変形例では、サイドウォール２０７ｂが、Ｐ型ＭＩＳ形成領域の素子分離領域１０１上に残存している点に対し、本変形例では、サイドウォール３０７ｂが、Ｐ型ＭＩＳ形成領域の素子分離領域１０１上に残存しておらず、活性領域１００ｂ上にのみ形成されている点である。ここで、本変形例では、ゲート電極１０４ａ，１０４ｂにおける活性領域１００ａ，１００ｂ上に存在する部分の側面上には、オフセットサイドウォール１０５ａ，１０５ｂ及びサイドウォール３０７ａ，３０７ｂが順次形成されているため、各導電型ＭＩＳトランジスタの特性に何ら悪影響を及ぼすことはない。
【０１１３】
本変形例によると、引っ張り応力絶縁膜が、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおけるゲート幅方向の側面上にオフセットサイドウォール１０５ｂを介して形成されているのに加えて、素子分離領域上のゲート電極１０４ｂ側面にはサイドウォール３０７ｂが残存していないため、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート幅方向への引っ張り応力を、さらに効率良く働かせることができる。
【０１１４】
このように、本変形例では、第１の変形例と比較して、Ｐ型ＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【０１１５】
加えて、本変形例によると、引っ張り応力絶縁膜が、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおける素子分離領域１０１上に存在する部分の側面上にオフセットサイドウォール１０５ａを介して形成されている（サイドウォールは除去されて形成されていない）ため、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向及びゲート幅方向の双方に引っ張り応力を効率良く働かせることができるので、Ｎ型ＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【０１１６】
尚、本変形例では、サイドウォール１０７ｂにおける素子分離領域１０１上に存在する部分の全てを除去することを目的に、レジスト膜Ｒｅ３として、半導体基板１００にトレンチを形成する際に用いたレジスト膜を利用する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１１７】
なお、本変形例では、素子分離領域１０１上に存在するオフセットサイドウォール及びサイドウォールのうち、サイドウォールのみを除去したが、オフセットサイドウォールも除去しても良い。この場合、上記第２の変形例と比較して、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート幅方向への引っ張り応力を、さらに効率良く働かせることができる。
【０１１８】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置について、図１１並びに図１２(a) 及び(b) を参照しながら説明する。図１１は、本発明の第２の実施形態に係る半導体装置の構造について示す平面図である。尚、図中において、左側にＮ型ＭＩＳ形成領域を示し、右側にＰ型ＭＩＳ形成領域を示している。また、図１２(a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の構造について示す断面図である。具体的には、図１２(a) は、図１１に示すXIIa−XIIa線における断面図、すなわちゲート幅方向の断面図を示している。一方、図１２(b) は、左側に図１１に示すXIIbl−XIIbl線における断面図、すなわちゲート長方向の断面図を示し、右側に図１１に示すXIIbr−XIIbr線における断面図、すなわちゲート長方向の断面図を示している。尚、図中において、左側に示す「Ｎ」とはＮ型ＭＩＳ形成領域を示し、右側に示す「Ｐ」とはＰ型ＭＩＳ形成領域を示している。ここで、図１１並びに図１２(a) 及び(b) において、前述の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。したがって、本実施形態では、前述の第１の実施形態と同様の説明は繰り返し行わない。    
【０１１９】
ここで、本実施形態では、主面が（１００）面の半導体基板上に、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの各々を設け、各導電型トランジスタを構成するゲート電極のゲート長方向が＜１００＞方向に設定されている場合を具体例に挙げて説明する。
【０１２０】
図１１に示すように、Ｎ型ＭＩＳ形成領域には、素子分離領域によって囲まれた半導体基板からなる活性領域１００ａが形成されている一方、Ｐ型ＭＩＳ形成領域には、素子分離領域によって囲まれた半導体基板からなる活性領域１００ｂが形成されている。Ｎ型ＭＩＳ形成領域の活性領域１００ａ上には、ゲート絶縁膜を介して、ゲート電極１０４ａが形成されている一方、Ｐ型ＭＩＳ形成領域の活性領域１００ｂ上には、ゲート絶縁膜を介して、ゲート電極１０４ｂが形成されている。ゲート電極１０４ａ，１０４ｂの側面上には、オフセットサイドウォール１０５ａ，１０５ｂ及びサイドウォール１０７ａ，１０７ｂが順次形成されている。
【０１２１】
本実施形態では、図１１に示すように、半導体基板上には、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおける上面及びゲート長方向の側面を覆うように、引っ張り応力絶縁膜４１１ａが形成されている。また、半導体基板上には、各ゲート電極１０４ａ，１０４ｂを覆うように、圧縮応力絶縁膜４１２が形成されている。ここで例えば、引っ張り応力絶縁膜４１１ａにおけるゲート幅方向の端部は、図１１に示すように、ゲート電極１０４ａのうち素子分離領域１０１上に存在する部分上に位置している。
【０１２２】
また、図１２(a) 及び図１２(b) に示すように、半導体基板１００の上部には、トレンチ内にシリコン酸化膜が埋め込まれた素子分離領域１０１が選択的に形成されている。このように、Ｎ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる活性領域１００ａが形成されている一方、Ｐ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる活性領域１００ｂが形成されている。半導体基板１００におけるＮ型ＭＩＳ形成領域には、Ｐ型ウェル領域１０２ａが形成されている一方、半導体基板１００におけるＰ型ＭＩＳ形成領域には、Ｎ型ウェル領域１０２ｂが形成されている。
【０１２３】
Ｎ型ＭＩＳ形成領域の活性領域１００ａ上には、ゲート絶縁膜１０３ａを介してゲート電極１０４ａが形成されている一方、Ｐ型ＭＩＳ形成領域の活性領域１００ｂ上には、ゲート絶縁膜１０３ｂを介してゲート電極１０４ｂが形成されている。ゲート電極１０４ａ，１０４ｂの側面上には、オフセットサイドウォール１０５ａ，１０５ｂ及びサイドウォール１０７ａ，１０７ｂが順次形成されている。
【０１２４】
図１２(b) に示すように、Ｎ型ＭＩＳ形成領域の活性領域１００ａにおけるゲート電極１０４ａの側方下に位置する領域には、Ｎ型エクステンション領域１０６ａが形成されていると共に、活性領域１００ａにおけるサイドウォール１０７ａの側方下に位置する領域には、Ｎ型エクステンション領域１０６ａの接合部よりも深い接合部を有するＮ型ソース・ドレイン領域１０８ａが形成されている。一方、Ｐ型ＭＩＳ形成領域の活性領域１００ｂにおけるゲート電極１０４ｂの側方下に位置する領域には、Ｐ型エクステンション領域１０６ｂが形成されていると共に、活性領域１００ｂにおけるサイドウォール１０７ｂの側方下に位置する領域には、Ｐ型エクステンション領域１０６ｂの接合部よりも深い接合部を有するＰ型ソース・ドレイン領域１０８ｂが形成されている。
【０１２５】
ソース・ドレイン領域１０８ａ，１０８ｂの上部には、シリサイド膜１０９ａ，１０９ｂが形成されている。また、ゲート電極１０４ａ，１０４ｂの上部には、シリサイド膜１１０ａ，１１０ｂが形成されている。
【０１２６】
本実施形態では、図１２(b) に示すように、半導体基板１００上には、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおける上面及びゲート長方向の側面を覆うように、引っ張り応力絶縁膜４１１ａが形成されている。但し、引っ張り応力絶縁膜４１１ａは、ゲート電極１０４ａにおけるゲート幅方向の側面上には形成されていない（図１２(a) 参照）。また、半導体基板１００上には、各ゲート電極１０４ａ，１０４ｂを覆うように、圧縮応力絶縁膜４１２が形成されている。圧縮応力絶縁膜４１２上には、層間絶縁膜１１３が形成されている。
【０１２７】
以上のように、本実施形態では、Ｎ型ＭＩＳ形成領域では、ゲート電極１０４ａにおける上面及びゲート長方向の側面上には、引っ張り応力絶縁膜４１１ａ及び圧縮応力絶縁膜４１２が順次形成されていると共に、ゲート電極１０４ａにおけるゲート幅方向の側面上には、圧縮応力絶縁膜４１２が形成されている。
【０１２８】
一方、Ｐ型ＭＩＳ形成領域では、ゲート電極１０４ｂにおける上面，ゲート長方向の側面，及びゲート幅方向の側面の全ての面上には、圧縮応力絶縁膜４１２が形成されている。
【０１２９】
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、前述の図３(a) 〜(c) 及び図６(a) 〜(c) 、前述の図４(a) 〜(c) 及び図７(a) 〜(c) 、並びに図１３(a) 〜(c) 及び図１４(a) 〜(c) を参照しながら説明する。図１３(a) 〜(c) は本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図であって、ゲート幅方向の断面図を示している。尚、図中において、左側に示す「Ｎ」とはＮ型ＭＩＳ形成領域を示し、右側に示す「Ｐ」とはＰ型ＭＩＳ形成領域を示している。一方、図１４(a) 〜(c) は本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図であって、ゲート長方向の断面図を示している。尚、簡略的に図示するために、図中において、左側にＮ型ＭＩＳ形成領域を示し、右側にＰ型ＭＩＳ形成領域を示している。ここで、図１３(a) 〜(c) 及び図１４(a) 〜(c) において、前述の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。したがって、本実施形態では、前述の第１の実施形態と同様の説明は繰り返し行わない。また、図１３(a) 〜(c) に示す工程の各々は、図１４(a) 〜(c) に示す工程の各々と対応している。
【０１３０】
まず、前述の図３(a) 〜(c) 及び図６(a) 〜(c) 、並びに前述の図４(a) 〜(c) 及び図７(a) 〜(c) に示す工程と同様の工程を順次行う。
【０１３１】
次に、図１３(a) 及び図１４(a) に示すように、例えばＬＰＣＶＤ法により、半導体基板１００上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、膜厚が３０ｎｍのシリコン窒化膜からなる引っ張り応力絶縁膜４１１を形成する。
【０１３２】
次に、図１３(b) 及び図１４(b) に示すように、引っ張り応力絶縁膜４１１上に、Ｎ型ＭＩＳ形成領域の一部を覆いＰ型ＭＩＳ形成領域の全てを開口するレジスト膜Ｒｅ４を形成する。その後、レジスト膜Ｒｅ４をマスクにして、エッチングにより、引っ張り応力絶縁膜４１１におけるレジスト膜Ｒｅ４の開口に露出する部分を除去した後、レジスト膜Ｒｅ４を除去する。このようにして、引っ張り応力絶縁膜４１１のうち、Ｐ型ＭＩＳ形成領域に存在する部分及びＮ型ＭＩＳ形成領域のゲート電極１０４ａにおけるゲート幅方向の側面上に存在する部分を除去して、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおける上面及びゲート長方向の側面上に、引っ張り応力絶縁膜４１１ａを残存させる。
【０１３３】
次に、図１３(c) 及び図１４(c) に示すように、例えばＰＥＣＶＤ法により、半導体基板１００上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、膜厚が３０ｎｍのシリコン窒化膜からなる圧縮応力絶縁膜４１２を形成する。その後、例えばＣＶＤ法により、圧縮応力絶縁膜４１２上に、層間絶縁膜１１３を形成した後、ＣＭＰ法により、層間絶縁膜１１３の表面の平坦化を行う。
【０１３４】
次に、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、引っ張り応力絶縁膜４１１ａ，圧縮応力絶縁膜４１２及び層間絶縁膜１１３に、Ｎ型ＭＩＳ形成領域の各シリサイド膜１０９ａ，１１０ａに到達するコンタクトホール（図示せず）を形成する一方、圧縮応力絶縁膜４１２及び層間絶縁膜１１３に、Ｐ型ＭＩＳ形成領域の各シリサイド膜１０９ｂ，１１０ｂに到達するコンタクトホール（図示せず）を形成する。その後、各コンタクトホールの底部及び側壁部にバリアメタル膜（図示せず）を形成した後、各コンタクトホール内に金属膜を埋め込む。このようにして、コンタクトホール内に、バリアメタル膜を介して金属膜が埋め込まれてなるコンタクトプラグ（図示せず）を形成する。その後、層間絶縁膜１１３上に、コンタクトプラグと電気的に接続する金属配線（図示せず）を形成する。
【０１３５】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０１３６】
ここで、本実施形態では、ゲート電極のゲート長方向が＜１００＞方向に設定されているため、Ｎ型ＭＩＳトランジスタでは、Ｎ型ＭＩＳトランジスタの駆動能力を向上させる応力の向きが、ゲート長方向とゲート幅方向とで異なる。具体的には、図１８(b) に示すように、ゲート長方向には引っ張り方向に向かって働く応力が必要とされるのに対し、ゲート幅方向には圧縮方向に向かって働く応力が必要とされる。
【０１３７】
そこで、本実施形態では、図１１並びに図１２(a) 及び(b) に示すように、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおける上面及びゲート長方向の側面上に、引っ張り応力絶縁膜４１１ａを形成すると共に、ゲート電極１０４ａにおけるゲート幅方向の側面上に、圧縮応力絶縁膜４１２を形成する。
【０１３８】
本実施形態によると、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおけるゲート幅方向の側面上には、引っ張り応力絶縁膜４１１ａが形成されていないため、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート幅方向に引っ張り応力が働くことはないので、Ｎ型ＭＩＳトランジスタの駆動能力が低下することを防止することができる。加えて、引っ張り応力絶縁膜４１１ａが、ゲート電極１０４ａにおける上面及びゲート長方向の側面上に形成されているため、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に引っ張り応力を働かせることができるので、Ｎ型ＭＩＳトランジスタの駆動能力の向上を図ることができる。
【０１３９】
更には、本実施形態によると、引っ張り応力絶縁膜４１１ａが、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおける上面及びゲート長方向の側面上に形成されているのに加えて、圧縮応力絶縁膜４１２が、ゲート電極１０４ａにおけるゲート幅方向の側面上に形成されているため、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に引っ張り応力を働かせるのに加えて、ゲート幅方向に圧縮応力を働かせることができるので、Ｎ型ＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【０１４０】
一方、本実施形態では、ゲート電極のゲート長方向が＜１００＞方向に設定されているため、Ｐ型ＭＩＳトランジスタでは、Ｐ型ＭＩＳトランジスタの駆動能力を向上させるために、図１８(b) に示すように、ゲート長方向に圧縮方向に向かって働く応力が必要とされる。従って、本実施形態によると、圧縮応力絶縁膜４１２が、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおける上面及びゲート長方向の側面上に形成されているため、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に圧縮応力を働かせることができるので、Ｐ型ＭＩＳトランジスタの駆動能力の向上を図ることができる。
【０１４１】
尚、本実施形態では、圧縮応力絶縁膜４１２を用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、圧縮応力絶縁膜４１２の代わりに応力がニュートラルな下地絶縁膜を用いても良い。
【０１４２】
このようにすると、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート幅方向に圧縮応力を発生させることはできないが、ゲート幅方向に引っ張り応力を働かせることなくゲート長方向にのみ引っ張り応力を働かせることができるので、Ｎ型ＭＩＳトランジスタの駆動能力の低下を防止するのに加えて、Ｎ型ＭＩＳトランジスタの駆動能力の向上を図ることができる。
【０１４３】
−第３の変形例−
以下に、本発明の第３の変形例に係る半導体装置の製造方法について、図１５(a) 及び(b) を参照しながら説明する。図１５(a) は、本発明の第３の変形例に係る半導体装置の製造方法について示す要部工程平面図であり、図１５(b) は、本発明の第３の変形例に係る半導体装置の製造方法について示す要部工程断面図であって、具体的には、図１５(a) に示すXVb−XVb線における断面図、すなわちゲート幅方向の断面図である。尚、図中において、左側にＮ型ＭＩＳ形成領域を示し、右側にＰ型ＭＩＳ形成領域を示している。ここで、図１５(a) 及び(b) において、第２の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。したがって、本変形例では、第２の実施形態と同様の説明は繰り返し行わない。
【０１４４】
まず、前述の図３(a) 〜(c) 及び図６(a) 〜(c) 、図４(a) 〜(c) 及び図７(a) 〜(c) 、並びに図１３(a)，(b) 及び図１４(a)，(b) に示す工程を順次経た後、図１５(a) 及び(b) に示すように、半導体基板上に、Ｎ型ＭＩＳ形成領域の一部を開口しＰ型ＭＩＳ形成領域の全てを覆うレジスト膜Ｒｅ５を形成する。その後、サイドウォールにおけるレジスト膜Ｒｅ５の開口に露出する部分を除去した後、レジスト膜Ｒｅ５を除去する。このようにして、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおけるゲート幅方向の側面上に位置するサイドウォールを除去しオフセットサイドウォール１０５ａを露出させると共に、ゲート電極１０４ａにおけるゲート長方向の側面上にオフセットサイドウォール１０５ａを介してサイドウォール５０７ａを残存させる。
【０１４５】
次に、図１３(c) 及び図１４(c) に示す工程と同様に、ＰＥＣＶＤ法により、半導体基板上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、圧縮応力絶縁膜を形成する。このとき、圧縮応力絶縁膜は、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおけるゲート幅方向の側面上にオフセットサイドウォール１０５ａを介して形成される。その後、第２の実施形態と同様に、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様の工程を順次経ることにより、本変形例に係る半導体装置を製造することができる。
【０１４６】
ここで、第２の実施形態と本変形例との相違点は、以下に示す点である。
【０１４７】
第２の実施形態では、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおけるゲート幅方向の側面上には、オフセットサイドウォール１０５ａ及びサイドウォール１０７ａを介して、圧縮応力絶縁膜４１２が形成されている点に対し（図１２(a) 参照）、本変形例では、ゲート電極１０４ａにおけるゲート幅方向の側面上には、サイドウォールが形成されておらず、圧縮応力絶縁膜がオフセットサイドウォール１０５ａを介して形成されている点である。
【０１４８】
本変形例によると、圧縮応力絶縁膜が、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおけるゲート幅方向の側面上にオフセットサイドウォール１０５ａを介して形成されている（サイドウォールは除去されて形成されていない）ため、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート幅方向に圧縮応力を効率良く働かせることができるので、Ｎ型ＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【０１４９】
すなわち、本変形例によると、第２の実施形態のように、ゲート電極１０４ａにおけるゲート幅方向の側面と圧縮応力絶縁膜４１２との間に介在するサイドウォール１０７ａによって、Ｎ型ＭＩＳトランジスタのチャネルに対してゲート幅方向に働く圧縮応力が緩和されることを防止することができる。
【０１５０】
このように、本変形例では、第２の実施形態と比較して、Ｎ型ＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【０１５１】
なお、本変形例では、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおけるゲート幅方向の側面上に形成されたオフセットサイドウォール及びサイドウォールのうち、サイドウォールのみを除去したが、露出したオフセットサイドウォールも除去して、ゲート電極１０４ａにおけるゲート幅方向の側面を露出しても良い。この場合、圧縮応力絶縁膜を形成した際、圧縮応力絶縁膜をゲート電極１０４ａにおけるゲート幅方向の側面上に直接接して形成することができるため、上記第３の変形例と比較して、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート幅方向への圧縮応力を、さらに効率良く働かせることができる。
【０１５２】
−第４の変形例−
以下に、本発明の第４の変形例に係る半導体装置の製造方法について、図１６(a) 及び(b) を参照しながら説明する。図１６(a) 及び(b) は、本発明の第４の変形例に係る半導体装置の製造方法について示す要部工程平面図である。尚、図中において、左側にＮ型ＭＩＳ形成領域を示し、右側にＰ型ＭＩＳ形成領域を示している。ここで、図１６(a) 及び(b) において、第２の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。したがって、本変形例では、第２の実施形態と同様の説明は繰り返し行わない。
【０１５３】
前述の図３(a) 〜(c) 及び図６(a) 〜(c) 並びに図４(a) 〜(c) 及び図７(a) 〜(c) に示す工程を順次経た後、図１６(a) に示すように、半導体基板上に、Ｎ型ＭＩＳ形成領域の活性領域及びＰ型ＭＩＳ形成領域の活性領域を覆いＮ型ＭＩＳ形成領域の素子分離領域１０１及びＰ型ＭＩＳ形成領域の素子分離領域１０１を開口するレジスト膜Ｒｅ６を形成する。ここで、例えば、レジスト膜Ｒｅ６として、前述の図３(a) 及び図６(a) に示す工程において、半導体基板１００にトレンチを形成する際に用いたレジスト膜を利用する。その後、サイドウォールにおけるレジスト膜Ｒｅ６の開口に露出する部分を除去した後、レジスト膜Ｒｅ６を除去する。なお、本変形例におけるサイドウォールの除去工程は、シリサイド膜の形成工程と引っ張り応力絶縁膜の形成工程との間に行っているが、サイドウォールの形成工程とソース・ドレイン領域の形成工程との間、又はソース・ドレイン領域の形成工程とシリサイド膜の形成工程との間に行っても良い。
【０１５４】
このようにして、サイドウォールにおける素子分離領域１０１上に存在する部分を除去して、ゲート電極１０４ａ，１０４ｂにおける活性領域上に存在する部分の側面上に、オフセットサイドウォール１０５ａ，１０５ｂを介してサイドウォール６０７ａ，６０７ｂを残存させる。
【０１５５】
次に、図１３(a) 及び図１４(a) に示す工程と同様に、例えばＬＰＣＶＤ法により、半導体基板上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、膜厚が３０ｎｍのシリコン窒化膜からなる引っ張り応力絶縁膜を形成する。このとき、引っ張り応力絶縁膜は、ゲート電極１０４ａ，１０４ｂにおける素子分離領域１０１上に存在する部分の側面上にオフセットサイドウォール１０５ａ，１０５ｂを介して形成される。
【０１５６】
次に、図１３(b) 及び図１４(b) に示す工程と同様に、半導体基板上に、Ｎ型ＭＩＳ形成領域の一部を覆いＰ型ＭＩＳ形成領域の全てを開口するレジスト膜を形成する。その後、引っ張り応力絶縁膜における該レジスト膜の開口に露出する部分を除去した後、該レジスト膜を除去する。このようにして、図１６(b) に示すように、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおけるゲート幅方向の側面上に形成されているオフセットサイドウォール１０５ａを露出させると共に、ゲート電極１０４ａにおける上面及びゲート長方向の側面上に引っ張り応力絶縁膜４１１ａを残存させる。
【０１５７】
次に、図１３(c) 及び図１４(c) に示す工程と同様に、例えばＰＥＣＶＤ法により、半導体基板上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、圧縮応力絶縁膜を形成する。このとき、圧縮応力絶縁膜は、ゲート電極１０４ａ，１０４ｂにおけるゲート幅方向の側面上にオフセットサイドウォール１０５ａを介して形成される。その後、第２の実施形態と同様に、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様の工程を順次経ることにより、本変形例に係る半導体装置を製造することができる。
【０１５８】
ここで、第３の変形例と本変形例との相違点は、以下に示す点である。
【０１５９】
第３の変形例では、サイドウォール５０７ａが、Ｎ型ＭＩＳ形成領域の素子分離領域１０１上に残存している点に対し、本変形例では、サイドウォール６０７ａが、Ｎ型ＭＩＳ形成領域の素子分離領域１０１上に残存しておらず、活性領域１００ａ上にのみ形成されている点である。ここで、本変形例では、ゲート電極１０４ａ，１０４ｂにおける活性領域１００ａ，１００ｂ上に存在する部分の側面上には、オフセットサイドウォール１０５ａ，１０５ｂ及びサイドウォール６０７ａ，６０７ｂが順次形成されているため、各導電型ＭＩＳトランジスタの特性に何ら悪影響を及ぼすことはない。
【０１６０】
本変形例によると、圧縮応力絶縁膜が、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおけるゲート幅方向の側面上にオフセットサイドウォール１０５ａを介して形成されているのに加えて、素子分離領域１０１上のゲート電極１０４ａ側面にはサイドウォール６０７ａが残存していないため、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート幅方向への圧縮応力を、さらに効率良く働かせることができる。
【０１６１】
このように、本変形例では、第３の変形例と比較して、Ｎ型ＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【０１６２】
尚、本変形例では、サイドウォール１０７ａにおける素子分離領域１０１上に存在する部分の全てを除去することを目的に、レジスト膜Ｒｅ６として、半導体基板１００にトレンチを形成する際に用いたレジスト膜を利用する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１６３】
また、本変形例では、素子分離領域１０１上に存在するオフセットサイドウォール及びサイドウォールのうち、サイドウォールのみを除去したが、オフセットサイドウォールも除去しても良い。この場合、上記第４の変形例と比較して、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート幅方向への圧縮応力を、さらに効率良く働かせることができる。
【０１６４】
（その他の実施形態）
尚、第１の実施形態では、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおける上面及びゲート長方向の側面上には、圧縮応力絶縁膜１１１ｂ及び引っ張り応力絶縁膜１１２が順次形成されている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１６５】
例えば、図５(c) 及び図８(c) に示す工程と同様に、半導体基板１００上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、引っ張り応力絶縁膜１１２を形成した後、層間絶縁膜１１３の形成工程を行う前に、フォトリソグラフィー法により、半導体基板１００上に、所望の形状を有するレジスト膜を形成する。その後、該レジスト膜をマスクにして、エッチングにより、引っ張り絶縁膜１１２のうちゲート電極１０４ｂにおける上面及びゲート長方向の側面上に存在する部分を選択的に除去した後、該レジスト膜を除去する。このようにして、ゲート電極１０４ｂにおけるゲート幅方向の側面上に、引っ張り応力絶縁膜を残存させる。その後、図５(c) 及び図８(c) に示す工程と同様の工程を順次行った後、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様の工程を順次行う。
【０１６６】
このようにすると、Ｐ型ＭＩＳ形成領域のゲート電極１０４ｂにおける上面及びゲート長方向の側面上には、圧縮応力絶縁膜１１１ｂのみが形成されているため、Ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に圧縮応力をより一層効果的に働かせることができるので、Ｐ型ＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【０１６７】
一方、第２の実施形態では、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおける上面及びゲート長方向の側面上には、引っ張り応力絶縁膜４１１ａ及び圧縮応力絶縁膜４１２が順次形成されている場合を具体的に挙げて説明したが、本発明はこれに限定されるものではない。
【０１６８】
例えば、図１３(c) 及び図１４(c) に示す工程と同様に、半導体基板１００上の全面に、各ゲート電極１０４ａ，１０４ｂを覆うように、圧縮応力絶縁膜４１２を形成した後、層間絶縁膜１１３の形成工程を行う前に、フォトリソグラフィー法により、半導体基板１００上に、所望の形状を有するレジスト膜を形成する。その後、該レジスト膜をマスクにして、エッチングにより、圧縮応力絶縁膜４１２のうちゲート電極１０４ａにおける上面及びゲート長方向の側面上に位置する部分を選択的に除去した後、該レジスト膜を除去する。このようにして、ゲート電極１０４ａにおけるゲート幅方向の側面上に、圧縮応力絶縁膜を残存させる。その後、図１３(c) 及び図１４(c) に示す工程と同様の工程を順次行った後、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様の工程を順次行う。
【０１６９】
このようにすると、Ｎ型ＭＩＳ形成領域のゲート電極１０４ａにおける上面及びゲート長方向の側面上には、引っ張り応力絶縁膜４１１ａのみが形成されているため、Ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に引っ張り応力をより一層効果的に働かせることができるので、Ｎ型ＭＩＳトランジスタの駆動能力の向上をより一層図ることができる。
【０１７０】
尚、第１及び第２の実施形態では、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの双方を有する半導体装置を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばＮ型ＭＩＳトランジスタのみを有する半導体装置、又はＰ型ＭＩＳトランジスタのみを有する半導体装置においても、本発明を適用することができる。
【０１７１】
また、第１及び第２の実施形態では、駆動能力が向上する応力の向きがゲート長方向とゲート幅方向とで異なるＭＩＳトランジスタとして、ゲート電極のゲート長方向が＜１１０＞方向に設定されたＰ型ＭＩＳトランジスタ、又はゲート電極のゲート長方向が＜１００＞方向に設定されたＮ型ＭＩＳトランジスタを具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１７２】
また、第１及び第２の実施形態では、第１のＭＩＳトランジスタの特に活性領域上において、第１の応力絶縁膜（圧縮応力絶縁膜１１１ｂ，引っ張り応力絶縁膜４１１ａ）と第１の下地絶縁膜（引っ張り応力絶縁膜１１２，圧縮応力絶縁膜４１２）とが重なる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば第１の下地絶縁膜を第１のＭＩＳトランジスタの活性領域上から除去した場合においても、本発明は適用可能である。
【産業上の利用可能性】
【０１７３】
本発明は、ゲート電極上に応力絶縁膜を設けた半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【０１７４】
【図１】本発明の第１の実施形態に係る半導体装置の構造について示す平面図である。
【図２】(a) 及び(b) は、本発明に第１の実施形態に係る半導体装置の構造について示す断面図である。
【図３】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示すゲート幅方向の要部工程断面図である。
【図４】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示すゲート幅方向の要部工程断面図である。
【図５】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示すゲート幅方向の要部工程断面図である。
【図６】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示すゲート長方向の要部工程断面図である。
【図７】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示すゲート長方向の要部工程断面図である。
【図８】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示すゲート長方向の要部工程断面図である。
【図９】(a) は本発明の第１の変形例に係る半導体装置の製造方法について示す要部工程平面図であり、(b) は本発明の第１の変形例に係る半導体装置の製造方法について示すゲート幅方向の要部工程断面図である。
【図１０】(a) 及び(b) は、本発明の第２の変形例に係る半導体装置の製造方法について示す要部工程平面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の構造について示す平面図である。
【図１２】(a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の構造について示す断面図である。
【図１３】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法について示すゲート幅方向の要部工程断面図である。
【図１４】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法について示すゲート長方向の要部工程断面図である。
【図１５】(a) は本発明の第３の変形例に係る半導体装置の製造方法について示す要部工程平面図であり、(b) は本発明の第３の変形例に係る半導体装置の製造方法について示すゲート幅方向の要部工程断面図ある。
【図１６】(a) 及び(b) は、本発明の第４の変形例に係る半導体装置の製造方法について示す要部工程平面図である。
【図１７】従来技術に係る半導体装置の構造について示す断面図である。
【図１８】(a) 及び(b) は、各導電型ＭＩＳトランジスタの駆動能力を向上させる応力の向き及び大きさについて示す斜視図である。
【符号の説明】
【０１７５】
１００    半導体基板
１００ａ  活性領域
１００ｂ  活性領域
１０１    素子分離領域
１０２ａ  Ｐ型ウェル領域
１０２ｂ  Ｎ型ウェル領域
１０３  ゲート絶縁膜形成膜
１０３ａ  ゲート絶縁膜
１０３ｂ  ゲート絶縁膜
１０４  ゲート電極形成膜
１０４ａ  ゲート電極
１０４ｂ  ゲート電極
１０５ａ  オフセットサイドウォール
１０５ｂ  オフセットサイドウォール
１０６ａ  エクステンション領域
１０６ｂ  エクステンション領域
１０７ａ  サイドウォール
１０７ｂ  サイドウォール
１０８ａ  Ｎ型ソース・ドレイン領域
１０８ｂ  Ｐ型ソース・ドレイン領域
１０９ａ  シリサイド膜
１０９ｂ  シリサイド膜
１１０ａ  シリサイド膜
１１０ｂ  シリサイド膜
１１１，１１１ｂ  圧縮応力絶縁膜
１１２  引っ張り応力絶縁膜
１１３  層間絶縁膜
Ｒｅ１  レジスト膜
２０７ｂ  サイドウォール
Ｒｅ２  レジスト膜
３０７ａ  サイドウォール
３０７ｂ  サイドウォール
Ｒｅ３  レジスト膜
４１１，４１１ａ  引っ張り応力絶縁膜
４１２  圧縮応力絶縁膜
Ｒｅ４  レジスト膜
５０７ａ  サイドウォール
Ｒｅ５  レジスト膜
６０７ａ  サイドウォール
６０７ｂ  サイドウォール
Ｒｅ６  レジスト膜