(57)【要約】【課題】チップの微細化に伴って発生しやすくなるラッチアップを防止する。【解決手段】ＮｃｈＭＯＳＦＥＴＮ１とＰｃｈＭＯＳＦＥＴＰ１とでＣＭＯＳ回路を構成する。ＮｃｈＭＯＳＦＥＴＮ１のバックゲートにゲートとドレインとバックゲートとを接続し、ＮｃｈＭＯＳＦＥＴＮ１のソースにソースを接続するＮｃｈＭＯＳＦＥＴＮ２と、ＰｃｈＭＯＳＦＥＴＰ１のバックゲートにゲートとドレインとバックゲートとを接続し、ＰｃｈＭＯＳＦＥＴＰ１のソースにソースを接続するＰｃｈＭＯＳＦＥＴＰ２とを備える。ＮｃｈＭＯＳＦＥＴＮ２がＮｃｈＭＯＳＦＥＴＮ１の接地されたソースとバックゲート間に常時接続され、ＰｃｈＭＯＳＦＥＴＰ２がＰｃｈＭＯＳＦＥＴＰ１の電源に接続されたソースとバックゲート間に常時接続され、それぞれ電圧制限素子（リミッタ回路）として機能する。【選択図】図１
2008041986.tif 000002
【特許請求の範囲】
【請求項１】
ＣＭＯＳ回路を備える半導体集積回路装置であって、
ＣＭＯＳ回路を構成する第１のＭＯＳＦＥＴと、
前記第１のＭＯＳＦＥＴのバックゲートとソース間に接続され、該バックゲートとソース間に形成されるｐｎ接合における順方向電流を遮断するように該ｐｎ接合の順方向電圧を制限する第１のリミッタ回路と、
を備えることを特徴とする半導体集積回路装置。
【請求項２】
前記第１のリミッタ回路は、前記第１のＭＯＳＦＥＴと同一の導電型である第２のＭＯＳＦＥＴから構成され、
前記第２のＭＯＳＦＥＴは、ゲートとドレインとバックゲートとを前記第１のＭＯＳＦＥＴのバックゲートに接続し、ソースを前記第１のＭＯＳＦＥＴのソースに接続することを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記ＣＭＯＳ回路を構成する、前記第１のＭＯＳＦＥＴと逆導電型である第３のＭＯＳＦＥＴと、
前記第３のＭＯＳＦＥＴのバックゲートとソース間に接続され、該バックゲートとソース間に形成されるｐｎ接合における順方向電流を遮断するように該ｐｎ接合の順方向電圧を制限する第２のリミッタ回路と、
をさらに備えることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記第２のリミッタ回路は、前記第３のＭＯＳＦＥＴと同一の導電型である第４のＭＯＳＦＥＴから構成され、
前記第４のＭＯＳＦＥＴは、ゲートとドレインとバックゲートとを前記第３のＭＯＳＦＥＴのバックゲートに接続し、ソースを前記第３のＭＯＳＦＥＴのソースに接続することを特徴とする請求項３記載の半導体集積回路装置。
【請求項５】
ＣＭＯＳ回路を備える半導体集積回路装置であって、
基板内に帯状に形成される第１導電型ウェル領域と、
前記基板内に帯状に形成されると共に、前記第１導電型ウェル領域と平行に隣接して配置される第２導電型ウェル領域と、
前記第１導電型ウェル領域内に形成され、前記第１導電型ウェル領域に供給される第１の基板バイアス供給用電源配線に接続される第１の第１導電型拡散領域と、
前記ＣＭＯＳ回路に電源を供給する第１および第２の電源配線と、
前記第１導電型ウェル領域に形成されると共に、ゲートとドレインとを前記第１導電型ウェル領域に接続し、前記第１の電源配線にソースを接続する第２導電型ＭＯＳＦＥＴと、
を備えることを特徴とする半導体集積回路装置。
【請求項６】
前記第１導電型ウェル領域に対して複数の前記第１の第１導電型拡散領域が存在し、前記第２導電型ＭＯＳＦＥＴのドレインの前記第１導電型ウェル領域への接続点となる第２の第１導電型拡散領域を、２つの前記第１の第１導電型拡散領域間の略中央に配置することを特徴とする請求項５記載の半導体集積回路装置。
【請求項７】
前記第１導電型ウェル領域と前記第２導電型ウェル領域とに跨って形成される複数のセルを備え、
前記複数のセルの少なくとも一部は、前記第２導電型ＭＯＳＦＥＴと、前記第２導電型ＭＯＳＦＥＴのドレインの前記第１導電型ウェル領域への接続点となる第２の第１導電型拡散領域とをそれぞれ含むことを特徴とする請求項５記載の半導体集積回路装置。
【請求項８】
前記第２導電型ＭＯＳＦＥＴのドレイン領域と、前記第２の第１導電型拡散領域とは、隣接して前記第１導電型ウェル領域中に形成されることを特徴とする請求項６または７記載の半導体集積回路装置。
【請求項９】
前記第２導電型ウェル領域内に形成され、前記第２導電型ウェル領域に供給される第２の基板バイアス供給用電源配線に接続される第１の第２導電型拡散領域と、
前記第２導電型ウェル領域に形成されると共に、ゲートとドレインとを前記第２導電型ウェル領域に接続し、前記第２の電源配線にソースを接続する第１導電型ＭＯＳＦＥＴと、
をさらに備えることを特徴とする請求項５記載の半導体集積回路装置。
【請求項１０】
前記第２導電型ウェル領域に対して複数の前記第１の第２導電型拡散領域が存在し、前記第１導電型ＭＯＳＦＥＴのドレインの前記第２導電型ウェル領域への接続点となる第２の第２導電型拡散領域を、２つの前記第１の第２導電型拡散領域間の略中央に配置することを特徴とする請求項９記載の半導体集積回路装置。
【請求項１１】
前記第１導電型ウェル領域と前記第２導電型ウェル領域とに跨って形成される複数のセルを備え、
前記複数のセルの少なくとも一部は、前記第１導電型ＭＯＳＦＥＴと、前記第１導電型ＭＯＳＦＥＴのドレインの前記第２導電型ウェル領域への接続点となる第２の第２導電型拡散領域と、前記第２導電型ＭＯＳＦＥＴと、前記第２導電型ＭＯＳＦＥＴのドレインの前記第１導電型ウェル領域への接続点となる第２の第１導電型拡散領域とを含むことを特徴とする請求項９に記載の半導体集積回路装置。
【請求項１２】
前記第１導電型ＭＯＳＦＥＴのドレイン領域と、前記第２の第２導電型拡散領域とは、隣接して前記第２導電型ウェル領域中に形成されることを特徴とする請求項１０または１１記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係り、特に、ラッチアップ防止機能を備える半導体集積回路装置に係る。
【背景技術】
【０００２】
ＣＭＯＳ回路では、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとウェルの構造に付随して生じる一対のｎｐｎおよびｐｎｐバイポーラトランジスタがサイリスタを構成し、このサイリスタがノイズなどによってターンオンしてしまうラッチアップと呼ばれる現象が発生することがある。図５は、ＣＭＯＳ回路を含む半導体集積回路装置の構造を模式的に示す断面図である。図５において、半導体集積回路装置は、ｐ基板１１０にディープｎウェル１２０、ｐウェル１２１、ｎウェル１２２を形成する。ｐウェル１２１には、ｎ＋拡散層１２５、１２６を備え、ゲート電極１２７ａと共にｎＭＯＳトランジスタを形成する。また、ｐウェル１２１には、ｐ＋拡散層１５１を備え、バックバイアスコントロール回路１４０ａからｐ＋拡散層１５１を介してｐウェル１２１に対してバックバイアスを供給する。さらに、ｎＭＯＳトランジスタのソースに相当するｎ＋拡散層１２６は、接地ＧＮＤに接続される。
【０００３】
一方、ｎウェル１２２には、ｐ＋拡散層１２８、１２９を備え、ゲート電極１２７ｂと共にｐＭＯＳトランジスタを形成する。また、ｎウェル１２２には、ｎ＋拡散層１５２を備え、バックバイアスコントロール回路１４０ｂからｎ＋拡散層１５２を介してｎウェル１２２に対してバックバイアスを供給する。さらに、ｐＭＯＳトランジスタのソースに相当するｐ＋拡散層１２９は、電源ＶＤＤに接続される。さらに、それぞれの拡散層間に素子分離領域１１５を設ける。
【０００４】
このような構造の半導体集積回路装置において、ｎウェル１２２、ｐウェル１２１、ｎ＋拡散層１２６によってｎｐｎバイポーラトランジスタＱ１が形成され、ｐウェル１２１、ｎウェル１２２、ｐ＋拡散層１２９によってｐｎｐバイポーラトランジスタＱ２が形成されることとなる。そして、ｎｐｎバイポーラトランジスタＱ１、ｐｎｐバイポーラトランジスタＱ２は、サイリスタを構成する。そこで、このサイリスタがノイズなどによってターンオンしてしまいラッチアップが発生すると、電源ＶＤＤから接地ＧＮＤに向かって大きな短絡電流Ｉｓが流れてしまい、半導体集積回路装置の動作自体が不安定となってしまう。したがって、このようなラッチアップの発生を防ぐことが重要である。
【０００５】
ところで、このようなラッチアップは、電源投入時のような電圧の安定しない時に発生しやすい。特にバックバイアスコントロール回路１４０ａ、１４０ｂは、チャージポンプ回路などによって昇圧された電圧を供給するように構成されることが多いため、電源経路として充分に安定した電圧を供給するとは限らない。そこで、特許文献１には、電源投入時におけるラッチアップ現象を防止する半導体集積回路が開示されている。この半導体集積回路は、低電位ＶＳＳに接地電位を用いる場合、電源電位ＶＤＤが供給されてからバイアス回路が動作するまで、低電位ＶＳＳを供給する電源端子とｎチャネルＭＯＳトランジスタが形成されるｐ型領域を短絡し、かつ、バイアス回路が動作を開始した後に電源端子とｐ型領域を切断し、当該ｐ型領域に負電位を供給するように構成している。従って、電源投入時において、ｎチャネル型ＭＯＳトランジスタが形成されるＰ型領域の電位が過渡的に正電位に上昇することがなく、ｎ型ソース領域とｐ型領域とに順方向電圧がかかることがないため、ラッチアップを防止することができる。
【０００６】
【特許文献１】特開平８−３７２８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、昨今の半導体集積回路装置の微細化に伴って、チャネル電流が流れたときに発生するホットキャリアによるウェル電流Ihcl、ゲート電極からウェルに流れるゲートリーク電流Igate、ドレインとウェル間が高電界になりドレイン電極からリークするバンド間トンネリング電流Ibtbtなど、内部トランジスタ自身のウェルリーク電流（Ileak ＝Ihcl＋Igate＋Ibtbt）が上昇している。また、半導体集積回路装置の動作中に、電源オン、オフを内部トランジスタで行う電源スイッチなどを用いて急激に電源電圧を変化させる場合には、電源ラインの接合容量による変位電流Idisplaceがウェルに流れ込む。
【０００８】
図６は、典型的なセルベースによる半導体集積回路装置の構造を示す平面図である。図６において、半導体集積回路装置は、基板内に帯状に形成されるｐウェル領域１２１と、基板内に帯状に形成されると共に、ｐウェル領域１２１と平行に隣接して配置されるｎウェル領域１２２と、基板バイアス供給用電源配線１２３、１２４と、電源配線１３２と、接地配線１３３と、を備える。また、ｐウェル領域１２１とｎウェル領域１２２とに跨って形成される複数の基本セル１１５を備える。
【０００９】
ｐウェル領域１２１には、ｐウェル領域１２１に供給される基板バイアス供給用電源配線１２３に係る接続部を構成するｐ＋拡散層１５１と、基本セル１１５を構成するｎＭＯＳＦＥＴＮ１のドレインとなるｎ＋拡散層１２５およびソースとなるｎ＋拡散層１２６とを備える。また、ｎウェル領域１２２には、ｎウェル領域１２２に供給される基板バイアス供給用電源配線１２４に係る接続部を構成するｎ＋拡散層１５２と、基本セル１１５を構成するｐＭＯＳＦＥＴＰ１のドレインとなるｐ＋拡散層１２８およびソースとなるｐ＋拡散層１２９とを備える。
【００１０】
基板バイアス供給用電源配線１２３は、コンタクトを介してｐ＋拡散層１５１に接続され、ｐウェル領域１２１に対して基板バイアス（バックバイアス）を供給する。また、基板バイアス供給用電源配線１２４は、コンタクトを介してｎ＋拡散層１５２に接続され、ｎウェル領域１２２に対して基板バイアスを供給する。電源配線１３２は、ｐ＋拡散層１２９にコンタクトを介して接続され、基本セル１１５を構成するｐＭＯＳＦＥＴＰ１のソースに電源を供給する。また、接地配線１３３は、ｎ＋拡散層１２６にコンタクトを介して接続され、基本セル１１５を構成するｎＭＯＳＦＥＴＮ１のソースに接地電位を与える。ここで、基板バイアス供給用電源配線１２３、１２４のそれぞれに係る接続部、すなわちｐ＋拡散層１５１、ｎ＋拡散層１５２は、ｐウェル領域１２１、ｎウェル領域１２２に対して複数箇所存在する。
【００１１】
ｐＭＯＳＦＥＴＰ１のゲートとｎＭＯＳＦＥＴＮ１のゲートとは、ゲート電極１２７で共通とされ、コンタクトを介して配線１３０に接続され、ＣＭＯＳのインバータ回路である基本セル１１５の入力端となる。また、ｐＭＯＳＦＥＴＰ１のドレインとｎＭＯＳＦＥＴＮ１のドレインとは、コンタクトを介して配線１３１で接続され、ＣＭＯＳのインバータ回路である基本セル１１５の出力端となる。なお、図２において、基本セル１１５以外の基本セルは、同一の構造であるが、図示の簡略化のために省略してある。
【００１２】
このような構造の半導体集積回路装置では、微細化したレイアウトにより、ウェル電位を固定する点、すなわちｐ＋拡散層１５１、ｎ＋拡散層１５２までのレイアウトが細長い形状になっている。また、ウェル電位をコントロールするためｐウェル領域１２１をディープｎウェルで分離している。これらによって、ｐウェル１２１領域のシート抵抗が大きくなって、ウェル抵抗Rwellの抵抗値が上昇している。例えば、６５ｎｍ世代の半導体集積回路装置の例では、ウェルの高さが、０．８μｍで、メタル配線で電位を固定しているウェルコンタクト領域までの距離が、１００μｍの場合、ウェル抵抗は、２００ｋΩ程度にもなる。
【００１３】
このため、ＬＳＩ動作中に電源ラインに外部ノイズが加わった場合や急激な電源ラインの上昇の際に、内部のトランジスタから大きなウェルリーク電流（ここではIleak、Idisplaceを合わせてウェルリーク電流とする）がウェルに注入され、高抵抗化したウェル抵抗によって、局所的にウェル電位が大きく上昇あるいは下降し、内部領域でラッチアップが発生しやすくなってきている。特に基板バイアス供給用電源配線１２３、１２４のそれぞれに係る接続部の２組の中間点付近、例えば図６のＡ点辺りにおいて、ウェル電位の変動が顕著となりやすい。したがって、Ａ点にラッチアップが発生すると、電源配線１３２から接地配線１３３に向かって大きな短絡電流Ｉｓが流れてしまうこととなる。
【００１４】
これに対し、特許文献１の半導体集積回路では、電源投入時に低電位ＶＳＳを供給する電源端子とｐ型領域（ウェル）とを単に短絡するだけである。すなわち、図６を参照するならば、電源投入時にｐ＋拡散層１５１における電位の上昇を抑える役目しか果たしていないので、ウェルリーク電流によって生じるｐウェル領域１２１のＡ点近傍におけるウェル電位の変動を充分抑えることはできない。さらに、電源投入後におけるＡ点近傍のウェル電位の変動を抑えることも不可能である。したがって、半導体集積回路装置の微細化に伴って発生しやすくなる通常の動作におけるラッチアップを防止することが困難である。
【課題を解決するための手段】
【００１５】
本発明の１つのアスペクトに係る半導体集積回路装置は、ＣＭＯＳ回路を備える半導体集積回路装置であって、ＣＭＯＳ回路を構成する第１のＭＯＳＦＥＴと、第１のＭＯＳＦＥＴのバックゲートとソース間に接続され、該バックゲートとソース間に形成されるｐｎ接合における順方向電流を遮断するように該ｐｎ接合の順方向電圧を制限する第１のリミッタ回路と、を備える。
【００１６】
本発明の他のアスペクトに係る半導体集積回路装置は、ＣＭＯＳ回路を備える半導体集積回路装置であって、基板内に帯状に形成される第１導電型ウェル領域と、基板内に帯状に形成されると共に、第１導電型ウェル領域と平行に配置される第２導電型ウェル領域と、第１導電型ウェル領域内に形成され、第１導電型ウェル領域に供給される第１の基板バイアス供給用電源配線に接続される第１の第１導電型拡散領域と、ＣＭＯＳ回路に電源を供給する第１および第２の電源配線と、第１導電型ウェル領域に形成されると共に、ゲートとドレインとを第１導電型ウェル領域に接続し、第１の電源配線にソースを接続する第２導電型ＭＯＳＦＥＴと、を備える。
【発明の効果】
【００１７】
本発明によれば、第１のリミッタ回路（第２導電型ＭＯＳＦＥＴ）がバックゲートに対して電圧制限素子として常時機能するので、半導体集積回路装置の微細化に伴って発生しやすくなるラッチアップを防止することができる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施形態に係る半導体集積回路装置は、ＣＭＯＳ回路（図１の１１）を備える半導体集積回路装置である。この半導体集積回路装置は、ＣＭＯＳ回路を構成する第１のｎＭＯＳＦＥＴ（図１のＮ１）と、第１のｎＭＯＳＦＥＴのバックゲートにゲートとドレインとバックゲートとを接続し、第１のｎＭＯＳＦＥＴのソースにソースを接続する第２のｎＭＯＳＦＥＴ（図１のＮ２）と、を備える。また、ＣＭＯＳ回路を構成する第１のｐＭＯＳＦＥＴ（図１のＰ１）に対し、第１のｐＭＯＳＦＥＴのバックゲートにゲートとドレインとバックゲートとを接続し、第１のｐＭＯＳＦＥＴのソースにソースを接続する第２のｐＭＯＳＦＥＴ（図１のＰ２）をさらに備える構成としてもよい。
【００１９】
このような構成の半導体集積回路装置は、基板内に帯状に形成されるｐウェル領域（図２の２１）と、基板内に帯状に形成されると共に、ｐウェル領域と平行に隣接して配置されるｎウェル領域（図２の２２）と、ｐウェル領域に供給される第１の基板バイアス供給用電源配線（図２の２３）に接続されるｐ＋拡散層（図２の５１）と、ＣＭＯＳ回路に電源を供給する電源配線（図２の３２）および接地配線（図２の３３）と、ｐウェル領域に形成されると共に、ゲートとドレインとをＰウェル領域に接続し、接地配線にソースを接続するｎＭＯＳＦＥＴ（図２のＮ２）と、を備える。さらに、ｎウェル領域に供給される第２の基板バイアス供給用電源配線（図２の２４）に接続されるｎ＋拡散層（図２の５２）と、ｎウェル領域に形成されると共に、ゲートとドレインとをｎウェル領域に接続し、電源配線にソースを接続するｐＭＯＳＦＥＴ（図２のＰ２）と、をさらに備えるようにしてもよい。
【００２０】
このような半導体集積回路装置において、ｐウェル領域に対して複数のｐ＋拡散層（図２の５１）が存在し、ｎＭＯＳＦＥＴ（図２のＮ２）のドレインのｐウェル領域への接続点となるｐ＋拡散層（図２の４５）を、２つのｐ＋拡散層（図２の５１）間のほぼ中央に位置して形成することが好ましい。また、ｎウェル領域に対して複数のｎ＋拡散層（図２の５２）が存在し、ｐＭＯＳＦＥＴ（図２のＰ２）のドレインのｎウェル領域への接続点となるｎ＋拡散層（図２の５０）を、２つのｎ＋拡散層（図２の５２）間のほぼ中央に位置して形成することが好ましい。
【００２１】
また、ｐウェル領域とｎウェル領域とに跨って形成される複数のセル（図２の１５）を備え、複数のセルの少なくとも一部は、ｎＭＯＳＦＥＴ（図２のＮ２）とｐ＋拡散層（図２の４５）とをそれぞれ含むように構成してもよい。さらに、ｐＭＯＳＦＥＴ（図２のＰ２）とｎ＋拡散層（図２の５０）とを含むように構成してもよい。
【００２２】
またさらに、ｎＭＯＳＦＥＴ（図４のＮ２）のドレイン領域であるｎ＋拡散層（図４の４１）と、ｐ＋拡散層（図４の４５）とは、隣接してｐウェル領域（図４の２１）中に形成される構成としてもよい。このような構成は、ｎ＋拡散層とｐ＋拡散層とが隣接して配されるのでバッティング配置（バッティングレイアウト）と呼ばれる。また、ｐＭＯＳＦＥＴ（図４のＰ２）のドレイン領域であるｐ＋拡散層（図４の４６）と、ｎ＋拡散層（図４の５０）とを、バッティング配置としてｎウェル領域（図４の２２）中に形成してもよい。
【００２３】
以上のような構成の半導体集積回路装置によれば、ｎＭＯＳＦＥＴ（図２、図４のＮ２）が接地・ｐウェル領域（バックゲート）間に常時接続され、ｐｎ接合に順方向電流が流れないように電圧制限素子（リミッタ回路）として機能する。したがって、接地・ｐウェル領域間が順方向に導通してラッチアップしてしまうのを防止することができる。また、ｐＭＯＳＦＥＴ（図２、図４のＰ２）が電源・ｎウェル領域（バックゲート）間に常時接続され、ｐｎ接合に順方向電流が流れないように電圧制限素子（リミッタ回路）として機能する。同様に、電源・ｎウェル領域間が順方向に導通してラッチアップしてしまうのを防止することができる。なお、このような半導体集積回路装置におけるラッチアップ防止法は、バックバイアスコントロールされる回路に限定されることなく、ウェルリーク電流Ileak、ウェル抵抗Rwellが大きい内部回路におけるラッチアップの防止にも有効である。以下、実施例に即し、図面を参照して詳細に説明する。
【実施例１】
【００２４】
図１は、本発明の第１の実施例に係る半導体集積回路装置における回路図を示す。図１において、半導体集積回路装置は、インバータ回路１１、リミッタ回路１２、１３を備える。インバータ回路１１は、ｐＭＯＳＦＥＴＰ１とｎＭＯＳＦＥＴＮ１とからなるＣＭＯＳ回路で構成される。リミッタ回路１２は、ｎＭＯＳＦＥＴＮ２を含み、リミッタ回路１３は、ｐＭＯＳＦＥＴＰ２を含む。ｎＭＯＳＦＥＴＮ２のドレインとゲートとバックゲートとは、共通にｎＭＯＳＦＥＴＮ１のバックゲートに接続される（ＰＷｌｏｃａｌ）。また、ｎＭＯＳＦＥＴＮ２のソースは、ｎＭＯＳＦＥＴＮ１のソースと共通に接地ＧＮＤに接続される。一方、ｐＭＯＳＦＥＴＰ２のドレインとゲートとバックゲートとは、共通にｐＭＯＳＦＥＴＰ１のバックゲートに接続される（ＮＷｌｏｃａｌ）。また、ｐＭＯＳＦＥＴＰ２のソースは、ｐＭＯＳＦＥＴＰ１のソースと共通に電源ＶＤＤに接続される。
【００２５】
次に、以上のような構成の回路を有する半導体集積回路装置の構造について説明する。図２は、本発明の第１の実施例に係る半導体集積回路装置の構造を示す平面図である。図２において、半導体集積回路装置は、基板内に帯状に形成されるｐウェル領域２１と、基板内に帯状に形成されると共に、ｐウェル領域２１と平行に隣接して配置されるｎウェル領域２２と、基板バイアス供給用電源配線２３、２４と、電源配線３２と、接地配線３３と、を備える。また、ｐウェル領域２１とｎウェル領域２２とに跨って、複数の基本セル１５と、ラッチアップ防止セル１６とを備える。
【００２６】
ｐウェル領域２１には、ｐウェル領域２１に供給される基板バイアス供給用電源配線２３に係る接続部を構成するｐ＋拡散層５１と、基本セル１５を構成するｎＭＯＳＦＥＴＮ１のドレインとなるｎ＋拡散層２５およびソースとなるｎ＋拡散層２６と、ｎＭＯＳＦＥＴＮ２のドレインとなるｎ＋拡散層４１およびソースとなるｎ＋拡散層４２と、ｐ＋拡散層４５とを備える。ここで、ｐ＋拡散層４５は、ラッチアップ防止セル１６の配置位置におけるｐウェル領域２１の電位の検出機能を担う。
【００２７】
また、ｎウェル領域２２には、ｎウェル領域２２に供給される基板バイアス供給用電源配線２４に係る接続部を構成するｎ＋拡散層５２と、基本セル１５を構成するｐＭＯＳＦＥＴＰ１のドレインとなるｐ＋拡散層２８およびソースとなるｐ＋拡散層２９と、ｐＭＯＳＦＥＴＰ２のドレインとなるｐ＋拡散層４６およびソースとなるｐ＋拡散層４７と、ｎ＋拡散層５０とを備える。ここで、ｎ＋拡散層５０は、ラッチアップ防止セル１６の配置位置におけるｎウェル領域２２の電位の検出機能を担う。
【００２８】
基板バイアス供給用電源配線２３は、コンタクトを介してｐ＋拡散層５１に接続され、ｐウェル領域２１に対して基板バイアスを供給する。また、基板バイアス供給用電源配線２４は、コンタクトを介してｎ＋拡散層５２に接続され、ｎウェル領域２２に対して基板バイアスを供給する。電源配線３２は、ｐ＋拡散層２９とｐ＋拡散層４７とにそれぞれコンタクトを介して接続され、基本セル１５を構成するｐＭＯＳＦＥＴＰ１のソースおよびラッチアップ防止セル１６を構成するｐＭＯＳＦＥＴＰ２のソースに電源を供給する。また、接地配線３３は、ｎ＋拡散層２６とｎ＋拡散層４２とにそれぞれコンタクトを介して接続され、基本セル１５を構成するｎＭＯＳＦＥＴＮ１のソースおよびラッチアップ防止セル１６を構成するｎＭＯＳＦＥＴＮ２のソースに接地電位を与える。ここで、基板バイアス供給用電源配線２３、２４のそれぞれに係る接続部、すなわちｐ＋拡散層５１、ｎ＋拡散層５２は、ｐウェル領域２１、ｎウェル領域２２に対して複数箇所存在する。そして２箇所の接続部間のほぼ中央にラッチアップ防止セル１６が配置される。
【００２９】
ｐＭＯＳＦＥＴＰ１のゲートとｎＭＯＳＦＥＴＮ１のゲートとは、ゲート電極２７で共通とされ、コンタクトを介して配線３０に接続され、ＣＭＯＳのインバータ回路である基本セル１５の入力端となる。また、ｐＭＯＳＦＥＴＰ１のドレインとｎＭＯＳＦＥＴＮ１のドレインとは、コンタクトを介して配線３１で接続され、ＣＭＯＳのインバータ回路である基本セル１５の出力端となる。なお、図２において、基本セル１５以外の基本セルは、同一の構造であるが、図示の簡略化のために省略してある。また、基本セル１５は、インバータ回路の例を示しているが、これにこだわるものではなく、ＮＡＮＤ回路やＮＯＲ回路、フリップフロップ回路など、よく知られた基本的な論理回路を基本セルとしてもよいことは言うまでもない。
【００３０】
ｎＭＯＳＦＥＴＮ２のゲート電極４３とドレインであるｎ＋拡散層４１とは、コンタクトを介して配線４４に接続され、配線４４は、コンタクトを介してｐ＋拡散層４５に接続される。このような接続によって、ｎＭＯＳＦＥＴＮ２のゲートとドレインの電位は、ｎＭＯＳＦＥＴＮ２のバックゲートおよびｎＭＯＳＦＥＴＮ１のバックゲートに相当するｐウェル領域２１のラッチアップ防止セル１６の配置位置における電位と実質的に同一となる。
【００３１】
また、ｐＭＯＳＦＥＴＰ２のゲート電極４８とドレインであるｐ＋拡散層４６とは、コンタクトを介して配線４９に接続され、配線４９は、コンタクトを介してｎ＋拡散層５０に接続される。このような接続によって、ｐＭＯＳＦＥＴＰ２のゲートとドレインの電位は、ｐＭＯＳＦＥＴＰ２のバックゲートおよびｐＭＯＳＦＥＴＰ１のバックゲートに相当するｎウェル領域２２のラッチアップ防止セル１６の配置位置における電位と実質的に同一となる。
【００３２】
次に、このようなドレインとゲートとバックゲートとを接続したｎＭＯＳＦＥＴＮ２およびｐＭＯＳＦＥＴＰ２の電気的特性について説明する。ここでは、ｎＭＯＳＦＥＴを取り上げる。図３は、ｎＭＯＳＦＥＴの電圧電流特性を示す図であり、図３（Ａ）に示すように接続されたｎＭＯＳＦＥＴのＶ−Ｉ特性を図３（Ｂ）に示す。ここでｎＭＯＳＦＥＴは、ゲート長とゲート幅がそれぞれ０．１μｍ、２μｍである。図３（Ｂ）を参照すると、このｎＭＯＳＦＥＴは、印加電圧が０．３Ｖ程度を超える辺りから導通し始め、ｐｎ接合の順方向電圧０．６Ｖ相当では０．３ｍＡの電流が流れ、抵抗値は２ｋΩ程度となる。この値は、２００ｋΩ程度のウェル抵抗に比べて２桁小さい。したがって、半導体集積回路装置が０．６Ｖでラッチアップ動作するとすれば、３００μＡ程度までのリーク電流（ウェルに流れる電流）を許容することができる。このように、ドレインとゲートとバックゲートとを接続したｎＭＯＳＦＥＴは、その閾値がほぼ０．３Ｖであって、半導体集積回路装置におけるｐｎ接合の順方向電圧０．６Ｖに対してリミッタ回路（電圧制限素子）として機能する。すなわち、ドレインとゲートとバックゲートとを接続したｎＭＯＳＦＥＴをｐｎ接合に並列接続することによって、ｐｎ接合における順方向電流を遮断するように動作する。なお、ｐＭＯＳＦＥＴについては、例示しないが、ほぼ同様の電気的特性を示す。
【００３３】
以上のように、ラッチアップ防止セル１６中のドレインとゲートとバックゲートとを接続したｎＭＯＳＦＥＴＮ２が接地配線３３とｐウェル領域２１間に常時接続され、ｐウェル領域２１中に形成されるｐｎ接合に順方向電流が流れないように電圧制限素子として機能する。したがって、ｐウェル領域２１の電位が上昇して接地に向かって順方向に導通して、ｐウェル領域２１とｎウェル領域２２との間にラッチアップが発生してしまうのを防止することができる。また、ラッチアップ防止セル１６中のドレインとゲートとバックゲートとを接続したｐＭＯＳＦＥＴＰ２が電源配線３２とｎウェル領域２２間に常時接続され、ｎウェル領域２２中に形成されるｐｎ接合に順方向電流が流れないように電圧制限素子として機能する。したがって、ｎウェル領域２２の電位が下降して電源から順方向に導通して、ｐウェル領域２１とｎウェル領域２２との間にラッチアップが発生してしまうのを防止することができる。
【実施例２】
【００３４】
図４は、本発明の第２の実施例に係る半導体集積回路装置の構造を示す平面図である。図４において、図２と同一の符号は、同一物を表し、その説明を省略する。図４に示す半導体集積回路装置は、ラッチアップ防止セル１６ａにおいて、ｎ＋拡散層４１とｐ＋拡散層４５とを隣接して配置するバッティング配置とする。そして、配線４４ａは、ｎ＋拡散層４１とゲート電極４３とにそれぞれコンタクトを介して接続され、ｐ＋拡散層４５には直接接続されないようにする。また、ｐ＋拡散層４６とｎ＋拡散層５０とを隣接して配置するバッティング配置とする。そして、配線４９ａは、ｐ＋拡散層４６とゲート電極４８とにそれぞれコンタクトを介して接続され、ｎ＋拡散層５０には直接接続されないようにする。このようなバッティング配置にあっては、隣接間で直接順方向に導通することとなる。
【００３５】
このような構成のラッチアップ防止セル１６ａは、バッティング配置とすることで、面積が図２のラッチアップ防止セル１６の面積に比べて小さくなって、半導体集積回路装置の高集積化に対してより効果的となる。
【００３６】
以上、第１および第２の実施例では、ラッチアップ防止セル中にｎＭＯＳＦＥＴＮ２およびｐＭＯＳＦＥＴＰ２の双方を含む例を示したが、一般にウェル中に流れるリーク電流において、ｐウェル領域２１の方が大きくなるので、必要に応じてｎＭＯＳＦＥＴＮ２のみを実装するようにしてもよい。また、第１および第２の実施例では、２箇所の接続部間のほぼ中央にラッチアップ防止セルを配置する例を示したが、複数のラッチアップ防止セルを２箇所の接続部間に分散して配置するようにしてもよい。さらに、複数のラッチアップ防止セルのそれぞれを複数の基本セルの全てあるいは一部に含まれるように配置してもよい。またさらに、ラッチアップ防止セルを組み込んだマクロセルを用意し、このマクロセルを半導体集積回路装置に配置するようにしてもよい。
【００３７】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施例に係る半導体集積回路装置における回路図を示す。
【図２】本発明の第１の実施例に係る半導体集積回路装置の構造を示す平面図である。
【図３】ドレインとゲートとバックゲートとを接続したｎＭＯＳＦＥＴの電圧電流特性を示す図である。
【図４】本発明の第２の実施例に係る半導体集積回路装置の構造を示す平面図である。
【図５】ＣＭＯＳ回路を含む半導体集積回路装置の構造を模式的に示す断面図である。
【図６】典型的なセルベースによる半導体集積回路装置の構造を示す平面図である。
【符号の説明】
【００３９】
１１  インバータ回路
１２、１３  リミッタ回路
１５  基本セル
１６、１６ａ  ラッチアップ防止セル
２１  ｐウェル領域
２２  ｎウェル領域
２３、２４  基板バイアス供給用電源配線
２５、２６、４１、４２、５０、５２  ｎ＋拡散層
２７、４３、４８  ゲート電極
２８、２９、４５、４６、４７、５１  ｐ＋拡散層
３０、３１、４４、４４ａ、４９、４９ａ  配線
３２  電源配線
３３  接地配線
Ｐ１、Ｐ２  ｐＭＯＳＦＥＴ
Ｎ１、Ｎ２  ｎＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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