(57)【要約】【課題】低電源電圧で動作可能で、同相信号抑圧機能を備える全差動増幅器の実現。【解決手段】１段構成の反転増幅器41-48,41'-48'で構成され、入力側の同相信号をフィードフォワード手段によって打ち消すように構成された第１の全差動増幅器200(100,101)と、１段構成の反転増幅器51-58で構成され、出力側の同相信号をフィードバック手段によって打ち消すように構成された第２の全差動増幅器201(102)と、を備え、第１の全差動増幅器200の出力が、第２の全差動増幅器201の入力に接続されている。【選択図】図１１
2008153744.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の入力端子にそれぞれ入力される第１および第２の入力信号の差を増幅して、第１および第２の出力端子に第１および第２の出力信号として出力する全差動増幅器であって、
前記第１の入力端子と前記第１の出力端子の間に接続された第１の１段構成の反転増幅器と、
前記第２の入力端子と前記第２の出力端子の間に接続された第２の１段構成の反転増幅器と、
前記第１の入力端子を入力とする第３の１段構成の反転増幅器と、
入力および出力が前記第３の反転増幅器の出力に接続され、入出力間が短絡された第４の１段構成の反転増幅器と、
入力が前記第４の反転増幅器の短絡された入出力に接続され、出力が前記第２の出力端子に接続された第５の１段構成の反転増幅器と、
前記第２の入力端子を入力とする第６の１段構成の反転増幅器と、
入力および出力が前記第６の反転増幅器の出力に接続され、入出力間が短絡された第７の１段構成の反転増幅器と、
入力が前記第７の反転増幅器の短絡された入出力に接続され、出力が前記第１の出力端子に接続された第８の１段構成の反転増幅器と、を備え、入力側の同相信号をフィードフォワードによって打ち消すように構成されたことを特徴とする全差動増幅器。
【請求項２】
第１および第２の入力端子にそれぞれ入力される第１および第２の入力信号の差を増幅して、第１および第２の出力端子に第１および第２の出力信号として出力する全差動増幅器であって、
前記第１の入力端子と前記第１の出力端子の間に接続された第１の１段構成の反転増幅器と、
前記第２の入力端子と前記第２の出力端子の間に接続された第２の１段構成の反転増幅器と、
前記第１の入力端子を入力とする第３の１段構成の反転増幅器と、
入力および出力が前記第３の反転増幅器の出力に接続され、入出力間が短絡された第４の１段構成の反転増幅器と、
入力が前記第４の反転増幅器の短絡された入出力に接続され、出力が前記第１および第２の出力端子の一方に接続された第５の１段構成の反転増幅器と、
前記第２の入力端子を入力とする第６の１段構成の反転増幅器と、
入力および出力が前記第６の反転増幅器の出力に接続され、入出力間が短絡された第７の１段構成の反転増幅器と、
入力が前記第７の反転増幅器の短絡された入出力に接続され、出力が前記第１および第２の出力端子の他方に接続された第８の１段構成の反転増幅器と、を備え、
前記第４の反転増幅器の短絡された入出力と、前記第７の反転増幅器の短絡された入出力と、が短絡され、
入力側の同相信号をフィードフォワードによって打ち消すように構成されたことを特徴とする全差動増幅器。
【請求項３】
第１および第２の入力端子にそれぞれ入力される第１および第２の入力信号の差を増幅して、第１および第２の出力端子に第１および第２の出力信号として出力する全差動増幅器であって、
前記第１の入力端子と前記第１の出力端子の間に接続された第１の１段構成の反転増幅器と、
前記第２の入力端子と前記第２の出力端子の間に接続された第２の１段構成の反転増幅器と、
前記第１の出力端子を入力とする第３の１段構成の反転増幅器と、
入力および出力が前記第３の反転増幅器の出力に接続され、入出力間が短絡された第４の１段構成の反転増幅器と、
入力が前記第４の反転増幅器の短絡された入出力に接続され、出力が前記第１および第２の入力端子の一方に接続された第５の１段構成の反転増幅器と、
前記第２の出力端子を入力とする第６の１段構成の反転増幅器と、
入力および出力が前記第６の反転増幅器の出力に接続され、入出力間が短絡された第７の１段構成の反転増幅器と、
入力が前記第７の反転増幅器の短絡された入出力に接続され、出力が前記第１および第２の入力端子の他方に接続された第８の１段構成の反転増幅器と、を備え、
前記第４の反転増幅器の短絡された入出力と、前記第７の反転増幅器の短絡された入出力と、が短絡され、
出力側の同相信号をフィードバックによって打ち消すように構成されたことを特徴とする全差動増幅器。
【請求項４】
前記１段構成の反転増幅器は、ＣＭＯＳインバータであることを特徴とする請求項１から３のいずれか１項に記載の全差動増幅器。
【請求項５】
１段構成の反転増幅器で構成され、入力側の同相信号をフィードフォワード手段によって打ち消すように構成された第１の全差動増幅器と、
１段構成の反転増幅器で構成され、出力側の同相信号をフィードバック手段によって打ち消すように構成された第２の全差動増幅器と、を備え、
前記第１の全差動増幅器の出力が、前記第２の全差動増幅器の入力に接続されていることを特徴とする全差動増幅器。
【請求項６】
前記第１および第２の全差動増幅器を構成する前記１段構成の反転増幅器は、ＣＭＯＳインバータであることを特徴とする請求項５に記載の全差動増幅器。
【請求項７】
前記第１および第２の全差動増幅器を構成する前記１段構成の反転増幅器は、第１のソース接地ＭＯＳＦＥＴに、前記第１のソース接地ＭＯＳＦＥＴとは逆極性導電型のＭＯＳＦＥＴを電流源負荷として接続したインバータであることを特徴とする請求項５に記載の全差動増幅器。
【請求項８】
前記第１の全差動増幅器は、請求項１又は２に記載の全差動増幅器である請求項５に記載の全差動増幅器。
【請求項９】
前記第２の全差動増幅器は、請求項３に記載の全差動増幅器である請求項５または８に記載の全差動増幅器。
【請求項１０】
第１および第２の入力端子にそれぞれ入力される第１および第２の入力信号の差を増幅して、第１および第２の出力端子に第１および第２の出力信号として出力する全差動増幅器であって、
前記第１の入力端子と前記第１の出力端子の間に直列に接続された第１および第２の１段構成の反転増幅器と、
前記第２の入力端子と前記第２の出力端子の間に接続された第３および第４の１段構成の反転増幅器と、
前記第１の入力端子を入力とする第５の１段構成の反転増幅器と、
前記第１の出力端子を入力とする第６の１段構成の反転増幅器と、
入力および出力が前記第５および第６の１段構成の反転増幅器の出力に接続され、入出力間が短絡された第７の１段構成の反転増幅器と、
入力が前記第７の反転増幅器の短絡された入出力に接続され、出力が前記第１と第２の１段構成の反転増幅器の接続ノードに接続された第８の１段構成の反転増幅器と、
前記第２の入力端子を入力とする第９の１段構成の反転増幅器と、
前記第２の出力端子を入力とする第１０の１段構成の反転増幅器と、
入力および出力が前記第９および第１０の１段構成の反転増幅器の出力に接続され、入出力間が短絡された第１１の１段構成の反転増幅器と、
入力が前記第１１の反転増幅器の短絡された入出力に接続され、出力が前記第３と第４の１段構成の反転増幅器の接続ノードに接続された第１２の１段構成の反転増幅器と、を備えることを特徴とする全差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全差動増幅器およびそれを利用した回路に係り、特に低電圧電源においても大きな出力振幅が取り出せる全差動増幅器、およびこれを用いたフィルタに係る。
【背景技術】
【０００２】
全差動増幅器は２つの入力端子と２つの出力端子を有する増幅器である。全差動増幅器は、２つの入力信号の同相成分は抑圧し、２つの入力信号の差動成分を増幅して出力する性質を有するため、電源電圧の変動や周囲温度の変動、２つの入力端子に同相信号として混入した雑音信号を抑圧できる特徴がある。また、２つの出力端子では出力信号が互いに逆相の信号として現われるため、これらの差動信号成分は１つの出力端子の信号振幅の２倍となり、電源電圧が低い場合にも単相増幅器に比べて大きな出力振幅を得ることができる。このような特徴から、全差動増幅器はデジタルアナログ混載回路や低電源電圧で動作する回路に広く用いられている。
【０００３】
従来の全差動増幅器においては、同相信号を抑圧するために差動対と同相フィードバック（Common-mode feedback；以下ＣＭＦＢと略記する）回路を用いるものが一般に使用されている。図１は従来の同相フィードバック回路の構成を説明するための図である。図１において、差動対を構成するトランジスタＭ１，Ｍ２は、ソースが共通に接続されて電流源を構成するトランジスタＭ５によって電流を供給されているため同相入力信号に対する増幅度が非常に小さい。このため、入力端子１０，１２に印加された信号ＩＮ１，ＩＮ２の電圧をそれぞれＶｉｎ１，Ｖｉｎ２とすると、入力信号の同相成分すなわち（Ｖｉｎ１＋Ｖｉｎ２）／２が出力側に増幅されて伝わる成分は無視することができる。しかし、出力端子１１，１３に出力される出力信号ＯＵＴ１，ＯＵＴ２の電圧をそれぞれＶｏｕｔ１，Ｖｏｕｔ２とすると、トランジスタＭ１，Ｍ２の出力抵抗とトランジスタＭ３，Ｍ４の出力抵抗が非常に大きく、かつ製造ばらつきを有するため、出力電圧の同相成分（Ｖｏｕｔ１＋Ｖｏｕｔ２）／２が大きくばらつき、予め差動対自体で決めることができない。このため、同相電圧検出回路（ＣＭ−ｄｅｔ．）１５によって出力の同相成分を検出し、増幅器１６で同相成分を端子１７に供給される基準電圧ＶＣＭｒｅｆと比較して差を増幅し、その信号を差動対の電流源負荷を構成するトランジスタＭ３，Ｍ４にフィードバックする構成を取ることにより、出力ＯＵＴ１とＯＵＴ２の同相電圧がほぼ基準電圧ＶＣＭｒｅｆとなるようにしている。ここでは、ＣＭ−ｄｅｔ．１５及び増幅器１６で構成される部分を、同相フィードバック回路（ＣＭＦＢ）１４と称する。
【０００４】
一方、差動対を用いた従来の全差動増幅器の構成においては、回路の正常な動作のためには回路を構成するトランジスタにかかる電圧が、ＶＤＳｓａｔ以上である必要がある。図１において、この回路が正常に動作するに必要な最低電源電圧を検討すると、現状の技術でＶＤＳｓａｔが約０．３Ｖ前後であることから、電源電圧は３ＶＤＳｓａｔ、すなわち最低約０．９Ｖ＋Ｖｓｗｉｎｇ必要であることがわかる。ここで、Ｖｓｗｉｎｇは一方の出力端子に得られる出力電圧の振れ幅である。このため、電源電圧が１．０Ｖであれば、Ｖｓｗｉｎｇは０．１Ｖであり、出力の振れ幅が±０．１Ｖと実用上小さすぎるため、電源電圧が小さい場合には、差動対を用いた全差動増幅器は満足な動作が期待できない。また、電源電圧が０．９Ｖ以下では出力振幅の振れ幅がゼロとなり、正常の動作が期待できない。しかるに、デバイスの微細化によってデバイスの耐圧は低下傾向にあり、たとえば現在の９０ナノメータプロセスでは電源電圧は１Ｖに低下している。デバイスの微細化は今後もさらに進み、２０１０年頃には４５ナノメートルプロセスが実用化され、その電源電圧は０．６Ｖ程度まで低下すると予測されている。このように、将来的には従来の差動対を用いる限り、全差動増幅器はその機能を発揮できないことが明らかである。
【０００５】
上記のように、同相信号を抑圧するために差動対と同相フィードバック回路を用いる構成の全差動増幅器自体は従来からよく知られている。これに加えて、同相信号を抑圧するために差動対と同相フィードバック回路（Common-mode feed-back；以下ＣＭＦＢと略記する）および同相フィードフォワード（Common-mode feed-forward；以下ＣＭＦＦと略記する）回路を用いる構成の全差動増幅器が、非特許文献１などに提案されている。しかし、非特許文献１で提案されている回路も従来の全差動増幅器同様、差動対を用いている以上、１Ｖ以下の低電源電圧では満足に動作しないと考えられる。仮にフィードフォワードだけで同相入力信号をキャンセルできたとしても、フィルタ等で、キャパシタを負荷とした積分器を構成する場合は全差動増幅器自体に帰還路がないため、出力の同相電圧が任意に定められないという問題が生ずる。
【０００６】
上記のように電源電圧が低いと差動対を用いた全差動増幅器の良好な動作が困難になるため、そのような場合に用いるものとして、差動対を用いずに単相反転増幅器と同相フィードフォワード回路を用いる構成の全差動増幅器が、非特許文献２、３および特許文献１などに提案されている。これらの文献で提案された全差動増幅器は、０．９Ｖの電源電圧で動作する。
【０００７】
図２の（Ａ）は、１段シングルエンド反転増幅器の構成を説明するための回路図である。この回路では、ＮチャネルＭＯＳトランジスタＭ１１に対して電流源負荷を構成するＰチャネルトランジスタＭ１２が直列に配置されており、トランジスタＭ１１のゲートが入力端子１０、ドレインが出力端子１１となっている。もちろん、Ｍ１１を電流源負荷、Ｍ１２を増幅素子としても同様に１段シングルエンド反転増幅器が構成できるが、説明の都合上、ここでは図２の（Ａ）の構成であるものとして説明を行う。さて、図２の（Ａ）中のトランジスタＭ１１を小信号等価回路に置き換えると、図２の（Ｂ）の小信号に対する等価回路が得られる。図２の（Ｂ）で、ｇｍはトランジスタＭ１１の相互コンダクタンス、ｒｏＮはトランジスタＭ１１の出力抵抗、ｒｏＰはトランジスタＭ１２の出力抵抗をそれぞれ表している。図２の（Ｂ）は、寄生容量を省略した、低周波において成り立つ等価回路であるが、これによって入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔを計算すると、Ｖｏｕｔ＝−ｇｍ×（ｒｏＮ||ｒｏＰ）×Ｖｉｎを得るから、この回路の電圧利得の大きさはｇｍ×（ｒｏＮ||ｒｏＰ）と表される。ここで、（ｒｏＮ||ｒｏＰ）はｒｏＮとｒｏＰを並列接続した場合の抵抗値を表す。この回路が正常動作するための最低電源電圧は
２ＶＤＳｓａｔ＋Ｖｓｗｉｎｇであり、約０．６Ｖ以上となる。たとえば、電源電圧が１Ｖであれば、正常動作で出力の電圧を０．４Ｖ程度振らすことができ、差動対を用いる場合に比べてより低い電源電圧まで動作させることができる。
【０００８】
ところで、１段シングルエンド反転増幅器を構成する増幅素子がＭＯＳトランジスタである場合、トランジスタのトランスコンダクタンスｇｍはバイアス電流の平方根に比例して増大するが、出力抵抗ｒｏＮとｒｏＰはバイアス電流の逆数に比例するため、増幅回路のｇｍと出力抵抗（ｒｏＮ||ｒｏＰ）の積で与えられる電圧利得は動作電流を増加しても増加せず、逆に減少する。一方、ＭＯＳトランジスタのゲート長をＬとすると、ｇｍはＬの平方根に逆比例し、ｒｏＮとｒｏＰはＬに比例するので、Ｌを増加すると電圧利得はＬの平方根に比例して増大する。すなわち、ＭＯＳトランジスタで増幅器を構成する場合は、単にバイアス電流を増加しても利得は増大せず、ゲート長Ｌを大きくしなければ利得は増大しない。したがって、ＭＯＳトランジスタを微細化すると、ゲート長Ｌが小さくなるので必然的に１段シングルエンド反転増幅回路の電圧利得は低下せざるを得ない、という問題がある。
【０００９】
非特許文献４のＦｉｇｕｒｅ  ２７．８．１および非特許文献５のＦｉｇ．５は、図２の（Ａ）に示すシングルエンド反転増幅器を用いて構成された全差動増幅器の例である。この全差動増幅器は、１段反転増幅回路に対して、入力信号の同相成分をフィードフォワードによって抑圧するメカニズムと、フィードバックによって出力の同相電圧を制御するメカニズムの両方を備えた構成となっている。すなわち、まず、図１の回路と同様のメカニズムで出力の同相信号を抑圧する同相フィードバック手段を用いている。このメカニズムだけでは出力の同相電圧をある程度制御することはできるが、差動対を用いていないため同相信号に対する利得が大きいので、出力の同相電圧を十分安定化するためにはさらに入力の同相信号成分を抑圧する必要がある。このため、この全差動増幅器では非特許文献２で提案されたフィードフォワードをも併用して、１段構成の全差動増幅器内で入力信号の同相成分の抑圧も同時に行っている。なお、この全差動増幅器の設計には０．１８μｍプロセスを使っているため１段増幅では利得が不十分であり、非特許文献５のＦｉｇ．６のように基本的に同様の１段反転増幅回路を２つ縦続接続して利得の増大を図っている。
【００１０】
非特許文献３及び特許文献１では従来の差動対に代わって図２の（Ａ）の１段のシングルエンド反転増幅器を基にして、同相入力信号をフィードフォワード手段によって抑圧する全差動増幅器を実現している。この全差動増幅器では出力の同相電圧を制御するための同相フィードバックのメカニズムが設けられていない。このため、この全差動増幅器自身では出力側の同相電圧を設定することができない。また、この全差動増幅器も１段では十分な利得を得ることが困難であるため、実際には２段増幅器を構成している。
【００１１】
ここで、同相成分を抑圧するための手法の基本的な考え方を説明する。同相成分を抑圧するためには、同相成分を検出して、同相成分を打ち消す必要があり、同相成分をどこで検出して、どこで打ち消すかにより、基本的に４つの方法が考えられる。図３の（Ａ）は、入力端子で同相成分を検出して出力端子で打ち消すフィードフォワードによって入力信号の同相成分を抑圧する手法の基本的な考え方を説明するための図である。図３の（Ａ）および（Ｂ）で使用されるインバータの記号は、トランスコンダクタンス値ｇｍを有する１段構成の反転増幅器を表すシンボルとして使っている。入力端子１０に入力される入力信号ＩＮ１は、１段反転増幅器２１，２２で増幅され、入力端子１２に入力される入力信号ＩＮ２は、１段反転増幅器２３，２４で増幅される。１段反転増幅器２２，２３の出力は加算器２５で加算され、入力の同相信号に比例した出力が発生され、係数器２６で１／２倍される。加算（減算）器２７は１段反転増幅器２１の出力から係数器２６の出力を減算して出力端子１１に出力信号ＯＵＴ１として出力し、加算（減算）器２８は１段反転増幅器２４の出力から係数器２６の出力を減算して出力端子１３に出力信号ＯＵＴ２として出力する。
【００１２】
２つの入力端子１０と１２の入力信号ＩＮ１，ＩＮ２の電圧Ｖ１，Ｖ２を差動成分Ｖｉｄと同相成分Ｖｉｃに分解して表すと、Ｖ１＝Ｖｉｄ＋Ｖｉｃ，Ｖ２＝−Ｖｉｄ＋Ｖｉｃとなる。ここで、Ｖｉｄ＝（Ｖ１−Ｖ２）／２，Ｖｉｃ＝（Ｖ１＋Ｖ２）／２である。さて、１段反転増幅器２２と２３の出力電流はそれぞれＶ１とＶ２をｇｍ倍したものであるから、これらを加算して１／２倍した、係数器２６の出力電流はｇｍ（Ｖ１＋Ｖ２）／２＝ｇｍＶｉｃとなり、入力信号の同相成分に比例した信号が得られる。一方、１段反転増幅器２１の出力電流はｇｍＶ１であるから、この値から加算器５７を介して５６の出力信号を減じた出力端子１１における出力電流はｇｍ（Ｖｉｄ＋Ｖｉｃ）−ｇｍＶｉｃ＝ｇｍＶｉｄとなり、出力端子１１における出力信号ＯＵＴ１の電圧Ｖ３は差動信号成分Ｖｉｄに比例した成分だけから成る。全く同様にして、出力端子１３における出力信号ＯＵＴ２の電圧Ｖ４はｇｍ（−Ｖｉｄ＋Ｖｉｃ）−ｇｍＶｉｃ＝−ｇｍＶｉｄとなり、やはり、差動信号成分Ｖｉｄに比例した成分だけから成る。このとき、出力端子１１と１３には入力信号の差動成分に比例した互いに逆符号の出力が得られ、全体として同相信号が抑圧され、差動信号だけが出力される。
【００１３】
更に、単位要素の増幅器として図２の（Ａ）の回路を用いているため、およそ０．６Ｖ前後まで動作可能であり、差動対に比べて相当低い電源電圧まで動作することができるが、正常な動作のためには単位要素の増幅器の入力側の同相電圧と出力側の同相電圧がかなり異なる必要がある。非特許文献５に示された例では、電源電圧が０．５Ｖのとき出力側の同相電圧が０．２５Ｖであるのに対して、入力側の同相電圧を０．４Ｖとする必要がある。多くの場合、入力信号源の同相電圧は電源電圧の１／２であるから０．２５Ｖであり、これを０．４Ｖまでレベルシフトする必要がある。この事情は非特許文献３及び特許文献１の全差動増幅器でも同様であり、入力側にレベルシフトのための回路が付加されている。このレベルシフト回路の必要性は回路設計を煩雑にするとともに、回路の消費電流を増加させるため、好ましくない。
【００１４】
図３の（Ｂ）は、出力端子で同相成分を検出して入力端子で打ち消すフィードバックによって入力信号の同相成分を抑圧する手法の基本的な考え方を説明するための図である。図３の（Ｂ）の回路の１段反転増幅器３１，３２が、図３の（Ａ）の回路の１段反転増幅器２１，２４に対応し、他の部分は入力側と出力側で反転した構成を有する。回路動作についての説明は省略する。
【００１５】
この他にも、入力端子で同相成分を検出して入力端子で打ち消す手法や、非特許文献６に記載されているような出力端子で同相成分を検出して出力端子で打ち消す手法などがある。
【００１６】
１段シングルエンド反転増幅器としては、上記の図２の（Ａ）に示すものだけでなく、図４の（Ａ）に示すＣＭＯＳインバータが利用できる。図４の（Ｂ）は、図４の（Ｂ）の回路の小信号等価回路である。このＣＭＯＳインバータは元来デジタル回路で否定論理回路として動作するものであるが、アナログ回路としてはシングルエンド反転増幅器として動作する。ＣＭＯＳインバータ（以下、インバータと略記する）は、図４の（Ａ）に示すように、図２の（Ａ）では電流源負荷として動作していたトランジスタＭ２にも信号を入力するようにした回路構成なので、図４の（Ｂ）から明らかなようにトランジスタＭ２も増幅に与り、その電圧利得は−（ｇｍＮ＋ｇｍＰ）×（ｒｏＮ||ｒｏＰ）となる。すなわち、同じ動作電流の場合、図２の（Ａ）の回路よりも利得が大きい（通常の設計で約２倍）という特徴がある。さらに、相補対称なＭＯＳＦＥＴを用いて構成されているため、動作可能な最低電源電圧は図２の（Ｂ）の回路よりも高めになるが、入力側の同相電圧と出力側の同相電圧が自動的にほぼ電源電圧の１／２に設定される利点がある。以下、ＣＭＯＳインバータを図４の（Ｃ）に示すシンボルで表す。
【００１７】
非特許文献６は、このＣＭＯＳインバータを用いて全差動増幅器を構成した例を記載しており、そこでは、ＣＭＯＳインバータから構成される平衡型増幅器に、差動信号に対して高いインピーダンスを示し、同相信号に対しては低いインピーダンスを示す負荷を配した全差動増幅回路が提案されている（以下、この全差動増幅器をＮａｕｔａのＯＴＡと呼ぶ）。この全差動増幅回路は、低電源電圧で動作することを目的として考案されたものではないが、この回路構成によれば、入力側の同相信号に対する電圧利得は非常に低く、差動信号に対する電圧利得が非常に高いという特徴をもつだけでなく、増幅回路要素として差動対を用いないので、より低い電源電圧で動作することが可能である。
【００１８】
非特許文献１にＮａｕｔａのＯＴＡが発表された当時は、ＣＭＯＳのゲート長が３μｍであり、電源電圧も１０Ｖ程度と十分大きかったため、電圧利得が２００倍程度あり、多くの用途で十分な値であった。
【００１９】
しかし、最近の微細ＣＭＯＳ素子を用いた回路においては、ＭＯＳの出力抵抗が低いためＣＭＯＳインバータ１段増幅回路に基づくＮａｕｔａのＯＴＡだけでなく、図２の（Ａ）に記載された全差動増幅器でも電圧利得が十分得られない。たとえば、ＮａｕｔａのＯＴＡの差動電圧利得は０．１８ミクロンプロセスでゲート長を最小幅とする１段あたり典型的にはおよそ２０倍程度である。この程度の電圧利得では、多くの応用において不十分であり、例えば負帰還を施した場合の利得設定精度を１％以下に抑えるためには、差動電圧利得が１００倍以上必要であることはよく知られている通りである。この問題を克服するために多段増幅回路を用いる方法が提案されている。
【００２０】
例えば、多段の増幅回路の最も簡単な例として、シングルエンドの１段増幅回路を単位回路として２段構成の全差動増幅器を構成しようとすると、反転増幅器２段を重ねた増幅回路は正相増幅器となるため図５のように出力を交差させて見かけ上反転増幅回路と見なすことが考えられる。しかし、この回路をオペアンプとして使用して、帰還抵抗を配置すると差動信号に対しては負帰還となるが、同相信号に対しては正帰還となり、そのままでは発振の恐れがある。発振の可能性を除去するためには、この回路の同相信号に対する利得を大きく抑圧する必要がある。
【００２１】
そこで、単なるインバータでなく、同相抑圧作用のあるＮａｕｔａのＯＴＡを２段縦続接続することが考えられるが、その場合、ＮａｕｔａのＯＴＡはその同相抑圧効果のため、同相電圧利得はおよそ−１／２倍であるから、２段縦続接続するとおよそ１／４倍となり、２段縦続接続したものに帰還をかけると正帰還にはなるがループ利得が１以下であるため同相で発振することはない。一方、この例では差動電圧利得がおよそ２０倍程度であるから、２段縦続接続すると差動電圧利得はおよそ４００倍となり、多くの用途で十分な値となる。しかし、ＮａｕｔａのＯＴＡは自身で出力端子の同相電圧を制御することができないため、ＯＴＡ−Ｃフィルタ等の抵抗性の負帰還を伴わないでＯＴＡが使用される回路においては別途出力の同相電圧を制御して安定化させるための付加回路が必要となり、回路規模と消費電力の増大を招くという問題点を有する。
【００２２】
【非特許文献１】Zdislaw Czarnulほか、“Design of fully balanced analog systems based on ordinary and/or modified single-ended opamps”, IEICE Transactions on Fundamentals, Vol.E82-A, No.2, pp.256-270, Feb.1999
【非特許文献２】Ahmed Nader Mohieldinほか、“A Fully Balanced Pseudo-Differential OTA With Common-Mode Feedforward and Inherent Common-Mode Feedback Detector”, IEEE Journal of Solid-State Circuits, Vol.38, No.4, pp.663-668, Apr.2003、
【非特許文献３】T.Ueno and T.Itakura,“A 0.9V 1.5mW Continuous Time Modulator for W-CDMA”, IEICE Trans. on Fundamentals, Vol.E-88A, No.2, pp.461-468, Feb.2005.
【非特許文献４】S.Chatterjee, Y.Tsividis, P.Kinget,“A 0.5V Filter with PLL-Based Tuning in 0.18μm CMOS,”Digest of Technical Papers, IEEE ISSCC2005, 27.8, pp.506-507, Feb.2005.
【非特許文献５】S.Chatterjee, Y.Tsividis, P.Kinget,“0.5-V Analog Circuit Techniques and Their Application in OTA and Filter Design,”IEEE Journal of Solid-State Circuits, Vol.40, No.12, pp.2373-2387, Dec.2005.
【非特許文献６】Bram Nauta,“CMOS Transconductor-C Filter Technique for Very High Frequencies”, IEEE Journal of Solid-State Circuits, Vol.27, No.2, pp.142-153, Feb.1992.
【特許文献１】特開２００４−７３６２
【発明の開示】
【発明が解決しようとする課題】
【００２３】
以上詳細に説明したように、従来の技術では、低電源電圧で動作する全差動増幅器を実現しようとすると、次のような課題が生ずる。
【００２４】
（１）電源電圧が１Ｖ程度を下回ると、同相信号に対する利得を抑圧する目的で従来の差動対を用いた回路を利用することはできない。したがって、１Ｖ以下の低電源電圧で動作する全差動増幅器を提供するためには差動対を用いずに同相信号に対する利得を抑圧しなければならない。
【００２５】
（２）現今の微細ＣＭＯＳプロセスでは１段増幅回路で得られる利得が少ないため、実用に耐える全差動増幅器を構成するには２段以上の多段増幅器を用いる必要がある。しかし、多段増幅器では同相信号の帰還ループが不安定になる可能性があるため、同相信号抑圧機能を備えなければならない。
【００２６】
（３）汎用の全差動増幅器を実現するためには、入力側の同相信号成分を抑圧する機能を有するのみならず、出力端子の同相電圧を所望の電圧レベルに設定するために出力側の同相信号伝成分をフィードバックする構成が必要である。
【００２７】
（４）さらに、できるだけ少ない消費電流で大きな利得を得ることが望ましい。
【００２８】
本発明は、上記のような課題を解決した全差動増幅器の実現を目的とする。
【課題を解決するための手段】
【００２９】
上記目的を実現するため、本発明の第１の態様の全差動増幅器は、
（Ａ）基本となる増幅器として１段構成のソース接地反転増幅器を採用し、回路を１段構成の反転増幅器のみで構成し、
（Ｂ）フィードフォワードによって入力側の同相信号成分を打ち消すまたはフィードバックによって出力側の同相信号成分を打ち消す構成を有する。
【００３０】
１段構成の反転増幅器は、消費電流に対して最も大きなトランスコンダクタンスを持ち、かつ入出力の同相電圧を電源電圧の１／２付近に設定することが容易なＣＭＯＳインバータであることが望ましい。
【００３１】
また、本発明の第２の態様の全差動増幅器は、
（Ｃ）前段に上記の同相フィードフォワードを備えた全差動増幅器を、後段に上記の同相フィードバックを備えた全差動増幅器を、縦続接続した構成を有する。この構成により、十分な利得を有し、入出力の同相信号を抑圧することができる。
【発明の効果】
【００３２】
以上述べたとおり、本発明の第１の態様の全差動増幅器は、ＣＭＯＳインバータなどの単純な１段ソース接地反転増幅器から構成されるので、従来の差動対を用いた全差動増幅器と同様、同相成分を打ち消すことができ、差動対の良好に動作し得ない低電源電圧においても大きな出力振幅を取り出すことができる。
【００３３】
また、本発明の第２の態様の全差動増幅器は、フィードフォワードによって同相成分を打ち消す第１の態様の全差動増幅器と、フィードバックによって同相成分を打ち消す第１の態様の全差動増幅器を２段の縦続接続構成なので、微細ＣＭＯＳプロセスにおいても少ない消費電力で十分な利得を実現することができる。
【発明を実施するための最良の形態】
【００３４】
図６は、本発明の第１の実施形態に係るフィードフォワードによって入力側の同相信号を打ち消す全差動増幅器１００の構成を示す回路図である。図示のように、この全差動増幅器１００は、第１および第２の入力端子１０，１２にそれぞれ入力される第１および第２の入力信号ＩＮ１，ＩＮ２の電圧差を増幅および反転して、第１および第２の出力端子１１，１３に第１および第２の出力信号ＯＵＴ１，ＯＵＴ２として出力する全差動増幅器であり、第１の入力端子１０と第１の出力端子１１の間に接続された第１インバータ４１と、第２の入力端子１２と第２の出力端子１３の間に接続された第２インバータ４６と、第１の入力端子１０を入力とする第３インバータ４２と、入力および出力が第３インバータの出力に接続され、入出力間が短絡された第４インバータ４３と、入力が第４インバータ４３の短絡された入出力に接続され、出力が第２の出力端子１３に接続された第５インバータ４４と、第２の入力端子１２を入力とする第６インバータ４５と、入力および出力が第６インバータ４５の出力に接続され、入出力間が短絡された第７インバータ４７と、入力が第７インバータ４７の短絡された入出力に接続され、出力が第１の出力端子１１に接続された第８インバータ４８と、を備え、入力側の同相信号をフィードフォワードによって打ち消すように構成されている。なお、ここでは、第１から第８インバータは、ＣＭＯＳインバータであるとする。
【００３５】
図６において、インバータは全て同一のものであり、説明の都合上、その入出力抵抗は無限大、トランスコンダクタンスがｇｍであると仮定する。図６の第１入力端子１０から入力された信号ＩＮ１の電圧はインバータ４１によってｇｍ倍に増幅された電流として第１出力端子１１に出力される。それと同時に、第１入力端子１０から入力された信号電圧はインバータ４２によってｇｍ倍に増幅された電流として入出力間を短絡されたインバータ４３に対して出力される。インバータ４３は入出力間が短絡されているので、１／ｇｍの抵抗器として動作する。したがって、インバータ４２とインバータ４３の構成する反転増幅回路の電圧利得は−ｇｍ×（１／ｇｍ）＝−１倍となる。すなわち、第１入力端子１０の入力信号ＩＮ１の電圧をＶｉ１とすると、インバータ４２（４３）の出力電圧は−Ｖｉ１となる。この電圧は、さらにインバータ４４によってｇｍ倍に増幅されて第２出力端子１３へ流れ込む。
【００３６】
一方、図６の第２入力端子１２から入力された信号ＩＮ２の電圧はインバータ４６によってｇｍ倍に増幅された電流として第２出力端子１３に出力される。それと同時に、第２入力端子１２から入力された信号ＩＮ２の電圧はインバータ４５によってｇｍ倍に増幅された電流として入出力間を短絡されたインバータ４７に対して出力される。インバータ４７は入出力間が短絡されているので、１／ｇｍの抵抗器として動作する。したがって、インバータ４５とインバータ４６の構成する反転増幅回路の電圧利得は−ｇｍ×（１／ｇｍ）＝−１倍となる。すなわち、第２入力端子１２から入力された信号ＩＮ２の電圧をＶｉ２とすると、インバータ４５（４７）の出力電圧は−Ｖｉ２となる。この電圧は、さらにインバータ４８によってｇｍ倍に増幅されて第１出力端子１１へ流れ込む。
【００３７】
第１出力端子１１においては、インバータ４１を経由して出力された電流ｇｍ×Ｖｉ１と、インバータ４８を介して出力された電流−ｇｍ×Ｖｉ２が加え合わされる。全く同様に、第２出力端子１３においては、インバータ４６を経由して出力された電流ｇｍ×Ｖｉ２と、インバータ４４を介して出力された電流−ｇｍ×Ｖｉ１が加え合わされる。一般に、２つの入力信号電圧Ｖｉ１とＶｉ２は差動信号成分Ｖｉｄと同相信号成分Ｖｉｃに分解して、次のように表すことができる。
【００３８】
Ｖｉ１＝＋Ｖｉｄ＋Ｖｉｃ…（１）
Ｖｉ２＝−Ｖｉｄ＋Ｖｉｃ…（２）
ただし、
Ｖｉｄ＝（Ｖｉ１−Ｖｉ２）／２…（３）
Ｖｉｃ＝（Ｖｉ１＋Ｖｉ２）／２…（４）
である。したがって、式（１），（２）を用いることにより、第１出力端子１１へ流れ込む電流はｇｍ×（Ｖｉｄ＋Ｖｉｃ）−ｇｍ×（−Ｖｉｄ＋Ｖｉｃ）＝２ｇｍ×Ｖｉｄとなり、入力信号の同相成分Ｖｉｃに関係した成分は抑圧されて出力されず、入力信号の差動成分Ｖｉｄに関係した成分だけが出力される。全く同様に、第２出力端子１３へ流れ込む電流はｇｍ×（−Ｖｉｄ＋Ｖｉｃ）−ｇｍ×（Ｖｉｄ＋Ｖｉｃ）＝−２ｇｍ×Ｖｉｄとなり、入力信号の同相成分Ｖｉｃに関係した成分は抑圧されて出力されず、入力信号の差動成分Ｖｉｄに関係した成分だけが出力される。このようにして、本発明に係るフィードフォワードによって入力信号の同相成分を抑圧する全差動増幅器が実現される。なお、現実のＣＭＯＳインバータでは出力抵抗ｒｏが無限大ではないため前記のフィードフォワードによる同相信号成分の打消しは完全ではないが、ｒｏは１／ｇｍに比べてはるかに大きな値を有するので打ち消し効果も非常に大きく、実際にも前記の説明はよく成り立つ。以下の他の実施例の説明においてもｒｏの効果は無視するが、同様にｒｏを無視したことの影響は少ない。
【００３９】
図７は、本発明の第２の実施形態の全差動増幅器１０１の構成を示す回路図である。ここでも、インバータは全てＣＭＯＳインバータで、同一のものであり、説明の都合上、その入出力抵抗は無限大、トランスコンダクタンスがｇｍであるとする。図７に示すように、第２の実施形態の全差動増幅器１０１は、第１および第２の入力端子１０，１２にそれぞれ入力される第１および第２の入力信号ＩＮ１，ＩＮ２の電圧差を増幅および反転して、第１および第２の出力端子１１，１３に第１および第２の出力信号ＯＵＴ１，ＯＵＴ２として出力する全差動増幅器であって、第１の入力端子１０と第１の出力端子１１の間に接続された第１インバータ４１’と、第２の入力端子１２と第２の出力端子１３の間に接続された第２インバータ４６’と、第１の入力端子１０を入力とする第３インバータ４２’と、入力および出力が第３インバータ４２”の出力に接続され、入出力間が短絡された第４インバータ４３’と、入力が第４インバータ４３’の短絡された入出力に接続され、出力が第２の出力端子１３に接続された第５インバータ４４’と、第２の入力端子１２を入力とする第６インバータ４５’と、入力および出力が第６インバータ４５’の出力に接続され、入出力間が短絡された第７インバータ４７’と、入力が第７インバータ４７’の短絡された入出力に接続され、出力が第１の出力端子１１に接続された第８インバータ４８’と、を備え、第４インバータ４３’の短絡された入出力と、第７インバータ４７’の短絡された入出力と、が短絡され、入力側の同相信号をフィードフォワードによって打ち消すように構成されている。なお、第５インバータ４４’の出力を第１の出力端子１１に、第８インバータ４８’の出力を第２の出力端子１３に、接続するように変形することも可能である。
【００４０】
図７の第１入力端子１０から入力された信号電圧はインバータ４１′によってｇｍ倍に増幅された電流として第１出力端子１１に出力される。それと同時に、第１入力端子１０から入力された信号ＩＮ１の電圧はインバータ４２′によってｇｍ倍に増幅された電流として入出力間を短絡されたインバータ４３′に対して出力される。インバータ４３’は入出力間が短絡されているので、１／ｇｍの抵抗器として動作する。一方、図７の第２入力端子１２から入力された信号ＩＮ２の電圧はインバータ４６′によってｇｍ倍に増幅された電流として第２出力端子１３に出力される。それと同時に、第１入力端子１２から入力された信号ＩＮ２の電圧はインバータ４５′によってｇｍ倍に増幅された電流として入出力間を短絡されたインバータ４７′に対して出力される。インバータ４７’は入出力間が短絡されているので、１／ｇｍの抵抗器として動作する。ここで、インバータ４３′と４７′の入力は短絡されているので、インバータ４２′と４５′の出力には１／（２ｇｍ）の抵抗が接続されているのと等価である。したがって、インバータ４２′とインバータ４５′の出力電流はインバータ４３′と４７′の短絡された入力端子において平均される。すなわち、この節点（接続ノード）の電圧は第１入力端子１０の電圧をＶｉ１、第２入力端子１２の電圧をＶｉ２とすると、−（ｇｍ×Ｖｉ１＋ｇｍ×Ｖｉ２）×（１／（２ｇｍ））＝−（Ｖｉ１＋Ｖｉ２）／２となり、２つの入力端子の平均電圧を反転したものとなるが、これは入力信号の同相成分Ｖｉｃの符号を反転したものに他ならない。この−Ｖｉｃがインバータ４４′と４８′によってｇｍ倍され、それぞれ出力端子１１と１３に流れ込む。したがって、第１出力端子１１にはｇｍ×（Ｖｉｄ＋Ｖｉｃ）＋ｇｍ×（−Ｖｉｃ）＝ｇｍ×Ｖｉｄなる電流が流れ込む。この電流は入力信号の同相成分Ｖｉｃが抑圧され、入力信号の差動成分Ｖｉｄに関係した成分だけから構成される。全く同様に、第２出力端子１３に流れ込む電流はｇｍ×（−Ｖｉｄ＋Ｖｉｃ）＋ｇｍ×（−Ｖｉｃ）＝ｇｍ×（−Ｖｉｄ）となり、入力信号の同相成分Ｖｉｃが抑圧され、入力信号の差動成分Ｖｉｄに関係した成分だけから構成される。このようにして、本発明の第２の実施形態に係る全差動増幅器では、フィードフォワードによって同相入力信号が抑圧され、差動信号だけを増幅することができる。
【００４１】
図８は、本発明の第３の実施形態の全差動増幅器１０２の構成を示す回路図である。ここでも、インバータは全てＣＭＯＳインバータで、同一のものであり、説明の都合上、その入出力抵抗は無限大、トランスコンダクタンスがｇｍであるとする。図８に示すように、第３の実施形態の全差動増幅器１０２は、第１および第２の入力端子１０，１２にそれぞれ入力される第１および第２の入力信号ＩＮ１，ＩＮ２の電圧差を増幅および反転して、第１および第２の出力端子１１，１３に第１および第２の出力信号ＯＵＴ１，ＯＵＴ２として出力する全差動増幅器であって、第１の入力端子１０と第１の出力端子１１の間に接続された第１インバータ５１と、第２の入力端子１２と第２の出力端子１３の間に接続された第２インバータ５６と、第１の出力端子１１を入力とする第３インバータ５４と、入力および出力が第３インバータ５４の出力に接続され、入出力間が短絡された第４インバータ５３と、入力が第４インバータ５３の短絡された入出力に接続され、出力が第１の入力端子１０に接続された第５インバータ５２と、第２の出力端子１３を入力とする第６インバータ５８と、入力および出力が第６インバータ５８の出力に接続され、入出力間が短絡された第７インバータ５７と、入力が第７インバータ５７の短絡された入出力に接続され、出力が第２の入力端子１２に接続された第８インバータ５５と、を備え、第４インバータ５３の短絡された入出力と、第７インバータ５７の短絡された入出力と、が短絡され、出力側の同相信号をフィードバックによって打ち消すように構成されている。なお、第５インバータ５２の出力を第２の入力端子１２に、第８インバータ５５の出力を第１の入力端子１１に、接続するように変形することも可能である。
【００４２】
図８において、第１入力端子１０から入力された信号ＩＮ１の電圧はインバータ５１によってｇｍ倍に増幅された電流として第１出力端子１１に出力される。また、第２入力端子１２から入力された信号ＩＮ２の電圧はインバータ５６によってｇｍ倍に増幅された電流として第２出力端子１３に出力される。一方、第１出力端子１１の信号電圧はインバータ５４によってｇｍ倍に増幅された電流として入出力間を短絡されたインバータ５３に対して出力される。インバータ５３は入出力間が短絡されているので、１／ｇｍの抵抗器として動作する。それと同時に、第２出力端子１３の信号電圧はインバータ５８によってｇｍ倍に増幅された電流として入出力間を短絡されたインバータ５７に対して出力される。インバータ５７は入出力間が短絡されているので、１／ｇｍの抵抗器として動作する。ここで、インバータ５３と５７の入力は短絡されているので、インバータ５４（５３）と５８（５７）の出力には１／（２ｇｍ）の抵抗が接続されているのと等価である。したがって、インバータ５４とインバータ５８の出力電流はインバータ５３と５７の短絡された入力端子において平均される。すなわち、この節点の電圧は第１出力端子１１の電圧をＶｏ１、第２出力端子１３の電圧をＶｏ２とすると、−（ｇｍ×Ｖｏ１＋ｇｍ×Ｖｏ２）×１／（２ｇｍ）＝−（Ｖｏ１＋Ｖｏ２）／２＝−Ｖｏｃとなり、２つの出力端子の平均電圧を反転したものとなるが、これは出力信号の同相成分Ｖｏｃの符号を反転したものに他ならない。この−Ｖｏｃがインバータ５２と５５によってｇｍ倍され、それぞれ入力端子１０と１２に流れ込む。したがって、入力端子１０と１２にそれぞれゼロでない内部抵抗Ｒｓを有する信号源が接続されると、入力端子１０と１２には−ｇｍ×Ｒｓ×Ｖｏｃなる帰還電圧が発生し、出力側の同相電圧が負帰還される。入力端子１０と１２にそれぞれ外部から加えられた電圧Ｖｉ１とＶｉ２はそれぞれｇｍ倍に増幅されて出力端子１１と１３に流れ出す。このとき、本実施形態では前述の第１および第２実施形態で説明したフィードフォワードによって入力の同相成分を抑圧する構成とは異なりフィードフォワード経路を持たないため、出力端子１１と１３には入力の同相成分も差動成分と同じく増幅されて出力される。しかし、出力された同相成分はインバータ５４，５８，５３，５７，５２，５５からなるフィードバック経路を通して帰還されるため、最終的に出力端子１１，１３における同相電圧成分は抑圧されることとなる。このようにして、本発明の第３の実施形態に係る全差動増幅器では、フィードバックによって同相出力信号が抑圧され、差動信号だけを増幅することができる。すなわち、第３の実施形態ではフィードバックによって出力端子１１，１３の同相電圧を、出力側に接続される負荷の状態に大きく依存することなくインバータの動作点電圧に近い電圧値に制御することができる。これは第１、第２の実施形態の全差動増幅器では出力側の同相電圧をフィードバックしていないため、出力側に接続される負荷の状態に応じて出力側の同相電圧が大幅に変動し得ることと比べて大きな利点である。
【００４３】
図９は、本発明の第３の実施形態の全差動増幅器１０２において、出力の同相電圧を制御する変形例を説明するための回路図である。図８に示した第３の実施形態のフィードバックによって出力側の同相信号を打ち消す全差動増幅器１０２の構成において、出力の同相電圧はフィードバックの作用により、回路を構成しているインバータ単体の入力電圧と出力電圧がほぼ等しくなる電圧に定まる。単体のＣＭＯＳインバータは、図１０の太線に示すような入出力特性を持っている。図１０でＶｏ＝Ｖｉの直線は入力電圧と出力電圧が等しい場合を表すから、ＣＭＯＳインバータの入出力端子を短絡すると、この直線とＣＭＯＳインバータの入出力特性を表す太線のカーブの交点がＣＭＯＳインバータの動作点となる。このときの入力電圧をＶｉｍ、出力電圧をＶｏｍとすると、Ｖｏｍ＝Ｖｉｍである。図８（図９）の出力端子１１，１３の電圧Ｖｏ１，Ｖｏ２はインバータ５４，５８によって電流に変換されて、入出力端を短絡せられたインバータ５３，５７に入力される。インバータ５３と５７は相互に接続されているため、インバータ５４，５８から供給された電流はインバータ５３と５７の相互接続点６３において平均され、この節点の電圧ＶｏＣはＶｏＣ＝（Ｖｏ１＋Ｖｏ２）／２となる。したがって、ＶｏＣがＶｉｍより大きければＶｏＣを減少してＶｉｍに近づくようフィードバックが働き、逆にＶｏＣがＶｉｍより小さければＶｏＣを増加してＶｉｍに近づくようフィードバックが働き、出力端子１１，１３の同相電圧がＶｉｍになるよう制御される。
【００４４】
出力端子１１，１３の同相電圧がＶｉｍ以外の値ＶＣＭｒｅｆとなるよう制御したい場合は、前記の議論から知れるとおり相互接続点６３の電圧をＶｏＣ−ＶＣＭｒｅｆとなるように設定すればよい。そのため、図９では、電圧制御回路６０を用いて、相互接続点６３の電圧を制御している。具体的には、電圧制御回路６０は、ＶＣＭｒｅｆの電位源に接続される端子６１を入力とするインバータ６４と、入出力がインバータ６４の出力に接続され、かつ入出力が短絡されたインバータ６５と、インバータ６５の入出力に接続されたインバータ６２と、を有し、インバータ６２の出力が相互接続点６３に印加される。インバータ６４と６５は、電圧利得が−１倍のバッファ増幅器を構成する。このバッファ増幅器の出力を入力として、インバータ６２は、インバータ５３と５７の相互接続点６３に−ＶＣＭｒｅｆに相当する電流を流し込む。インバータ５３，５７は入出力端を短絡されており、かつ、相互に接続されているため、インバータ６２から見ると１／（２ｇｍ）の抵抗に見える。したがって、インバータ６２のトランスコンダクタンス値を他のインバータのトランスコンダクタンス値の２倍である２ｇｍに設定すれば、相互接続点６３の電圧は先の議論とは異なり、ＶｏＣ＋ＶＣＭｒｅｆとなる。したがって、この場合、Ｖｏｍを基準と考えてＶＣＭｒｅｆ＝Ｖｏｍ＋ΔＶと表せば、出力の同相電圧はＶｏｍ−ΔＶに近づくようフィードバックが働く。
【００４５】
図１１は本発明の第４の実施形態の２段構成の全差動増幅器３００の構成を示す回路図である。図１１において、参照番号１０と１２は入力端子、１１と１３は出力端子、２００はフィードフォワードによって入力側の同相信号を抑圧する全差動増幅器、２０１はフィードバックによって出力側の同相信号を抑圧する全差動増幅器であり、第４の実施形態の全差動増幅器３００は、全差動増幅器２００と２０１を縦続接続した構成を有する。図１１で、全差動増幅器２００は具体的にはフィードフォワードによって入力側の同相信号を抑圧する本発明の図６の第１の実施形態の全差動増幅器１００あるいは図７の第２の実施形態の例の図６の全差動増幅器１０１を用いることができるほか、公知のＮａｕｔａのＯＴＡを用いることもできる。また、全差動増幅器２０１については、図８の本発明の第３の実施形態のフィードバックによって出力側の同相信号を抑圧する全差動増幅器１０２を用いることができる。このように、フィードフォワードによって入力側の同相信号を抑圧する全差動増幅器とフィードバックによって出力側の同相信号を抑圧する全差動増幅器を縦続接続することにより、全体の電圧利得は各全差動増幅器の電圧利得の積とする事ができ、大きな値を実現できる。例えば、０．１８ミクロンＣＭＯＳプロセスでゲート長を最小幅とすると、図７と図８の全差動増幅器の差動電圧利得はおよそ２０倍程度であるから、これらを用いて構成した図７の第４の実施形態の全差動増幅器３００の電圧利得は約４００倍程度のものが実現され、微細ＣＭＯＳプロセスで増幅器を実現する場合に電圧利得が小さいという問題を解決することができる。さらに、従来提案されている１Ｖ程度の低電源電圧で動作する全差動増幅器において問題であった、出力側の同相電圧を制御できないことも、本実施例では全差動増幅器２０１としてフィードバックによって出力側の同相信号を抑圧する全差動増幅器を用いていることによって解決される。また、本実施例の構成によれば、全差動増幅器２００はフィードフォワードによって入力側の同相信号を抑圧する全差動増幅器であるため、後段の全差動増幅器２０１には入力側の同相信号が大きく減衰して伝えられ、全差動増幅器２０１がフィードバックによって出力側の同相信号を抑圧する全差動増幅器であることから、さらに大きな同相信号抑圧が行われ、全体として非常に大きな同相信号抑圧が実現される。
【００４６】
非特許文献４および５も、全差動増幅器も入力信号の同相成分をフィードフォワードによって抑圧し、かつ出力側の同相成分をフィードバックによって抑圧する構成を記載しているが、そこでは、１段増幅器内でこれらを実施しており、ＣＭＦＦとＣＭＦＢを具備した１段全差動増幅器を２段縦続接続して、全差動増幅器を構成している。これに対して、本発明の第４の実施形態では、ＣＭＦＦだけを具備した１段全差動増幅器とＣＭＦＢだけを具備した１段全差動増幅器を２段縦続接続して、全差動増幅器を構成しているところが異なる。これにより、本発明では各段に種々の増幅回路を組み合わせて用いることが可能であり、設計の自由度が大きくなるという利点を奏する。
【００４７】
更に、第４の実施形態において、２段目の全差動増幅器２０１として図８の全差動増幅器１０２を用いる場合、１段目の全差動増幅器２００として図６または図７の全差動増幅器１００または１０１を用いるならば、１段目の全差動増幅器の出力抵抗ｒｏがかなり大きな値を取るため、２段目の全差動増幅器の同相フィードバック回路のループ利得は−ｇｍ2×ｒｏとなり、非常に大きな値となる。よって、２段目の同相抑圧度も非常に大きい値が実現できる。このように、前段にフィードフォワードによって入力側の同相信号を抑圧する全差動増幅器を配置し、後段にフィードバックによって出力側の同相信号を抑圧する全差動増幅器を配置した２段増幅回路とすることにより、大きな差動利得と非常に小さな同相利得を持った全差動増幅器を実現することができる。
【００４８】
全てのＣＭＯＳインバータが同じものであって、それぞれのトランスコンダクタンス値をｇｍ、出力抵抗の値をｒｏ（あるいは出力コンダクタンス値をＧｏ＝１／ｒｏ）として計算した結果によれば、各全差動回路としての差動信号に対する電圧利得と同相信号に対する電圧利得、差動信号に対する出力抵抗と同相信号に対する出力抵抗は表１のようになる。
【００４９】
【表１】
2008153744.tif 000003
【００５０】
表１の結果によれば、一般にＧｏ≪gmであることから、どの全差動増幅器でも同相信号に対する電圧利得は１以下であり、これらの全差動増幅器を２段縦続接続しても同相信号に対するループ利得の大きさが常に１以下なので、正帰還となっても発振せず、安定性は確保できる。
【００５１】
さらに、表１より差動信号に対する電圧利得は図６の回路、図７の回路、ＮａｕｔａのＯＴＡの順に大きく、図６の回路の利得はＮａｕｔａのＯＴＡの３倍になるから、本発明の第４の実施形態の２段構成の全差動増幅器を構成する場合の第１段に、図６の回路を使用すると約１０ｄＢだけ大きな利得を実現できる利点がある。
【００５２】
図１２は、図１１の本発明の第４の実施形態の２段構成の全差動増幅回路３００の具体的な回路構成およびその変形例を示す図である。図１１の構成において全差動増幅回路２００として図７の全差動増幅器１０１、全差動増幅回路２０１として図８の全差動増幅器１０２を用いる場合、図１２の（Ａ）のような回路構成が得られるが、図１２の（Ａ）の破線で囲った部分は全差動増幅回路２００と２０１に共通の回路であり、これをひとつにまとめることができる。このようにして得られたのが図１２の（Ｂ）の全差動回路であり、使用しているインバータの数が図１２の（Ａ）に比べて１６個から１２個に減少している。したがって、全差動増幅器を構成するインバータとして全て同じものを用いたとすると、消費電力は１２／１６に減少し、２５％の消費電力低減が達成される。また、構成要素の数が減るため、オフセット電圧などが製造ばらつきの影響をより受け難くなると期待される。
【００５３】
図１３は、図１２の（Ｂ）の全差動増幅器３００を電源電圧１Ｖで動作させたときの出力端１１，１３の電圧を０．１８μｍＣＭＯＳプロセスのパラメータを用いてシミュレーションした結果の一例である。入力として、振幅０．６ｍＶｐ−ｐの２．５ｋＨｚの正弦波電圧を差動入力信号として印加してある。Ｐで示す線が出力端子１３の出力電圧波形であり、Ｑで示す線が出力端子１１の出力電圧波形である。また、Ｒで示す線は出力端子１１，１３の間の差動成分であり、ほとんど歪みなしに１．２５Ｖｐ−ｐ振れている。このように、本発明によれば、電動電圧１Ｖにおける動作でも、差動出力振幅が１Ｖ以上得られることが明らかであり、従来の差動対を用いて構成された全差動増幅器に対して著しく大きな出力振幅を得ることができる。
【００５４】
また、図１２の（Ｂ）の全差動増幅器について、個々のインバータをトランスコンダクタンスｇｍと出力コンダクタンスＧｏでモデル化して全体の入出力特性を解析し、表２の結果を得た。
【００５５】
【表２】
2008153744.tif 000004
【００５６】
ただし、図１２の（Ｂ）中のインバータの番号（ＩＮＶｋ）がｋのもののｇｍ，Ｇｏにそれぞれ添え字ｋを付して区別してある。この結果は図１２の（Ｂ）が完全に対称な回路であるため、上半分の回路について解析した結果であるから、下半分の回路についてもインバータの番号を、それぞれ１→１１，２→１０，３→１２，４→７，５→８，６→９と置き換えればそのまま成り立つ。同表の結果から、同相信号に対するトランスコンダクタンスは、ｇm1（Ｇo4＋Ｇo5＋Ｇo6＋ｇm5）＝ｇm2ｇm4が成り立つときゼロとなり、同相入力は出力側で完全に抑圧されることが分かる。これは原理的にはＩＮＶ４，ＩＮＶ５，ＩＮＶ６の出力コンダクタンスを非常に小さくし、かつＩＮＶ１，ＩＮＶ５，ＩＮＶ２，ＩＮＶ４のトランスコンダクタンスを大きな値とし、かつ等しくすることで実現できるが、実際にはデバイスの性能や製造ばらつきによってこの条件を実現することは困難である。
【００５７】
それにもかかわらず、同表の同相信号に対する電圧利得の式から全てのインバータが同じｇｍとＧｏを有する場合についてｇｍ≫Ｇｏを仮定して計算すると、同相信号に対する電圧利得Ａｖｃは近似的に３Ｇｏ／ｇｍとなる。このＡｖｃの値は具体的なデバイスのｇｍとＧｏの値に依存はするが、本発明に先立って検討したＮａｕｔａのＯＴＡを２段縦続接続した場合の同相入力信号に対する利得が約１／４倍であったことから比べると大きな改善が見込める。
【００５８】
また、表２から、全差動増幅器の重要な性能指標である同相信号抑圧比（ＣＭＲＲ）を見積もることができる。一般にＣＭＲＲは差動電圧利得÷同相電圧利得として定義されるので、簡単のため全てのインバータのトランスコンダクタンスがｇｍであり、出力コンダクタンスがＧｏであるとして表２よりＣＭＲＲを計算すると次のようになる。
【００５９】
【数１】
2008153744.tif 000005
【００６０】
式変形の最後でｇｍ≫Ｇｏを仮定したが、通常この仮定はよく成り立ち、たとえば０．１８μｍＣＭＯＳプロセスで控えめに見てもｇｍ／Ｇｏは約２０程度は容易に実現可能なので、ＣＭＲＲは約６３ｄＢ程度は容易に実現でき、本発明に係る全差動増幅器は非常に大きなＣＭＲＲを実現できることがわかる。
【００６１】
図１４は、図１２の（Ｂ）の構成を用いて実際に０．１８μｍのＣＭＯＳプロセスを用いて試作した本発明に係る全差動増幅器の電圧利得の周波数特性の一例であるが、回路シミュレーションによる結果とも良好な一致を示している。電源電圧１Ｖにおける測定の結果、低域における電圧利得は約５３ｄＢで、これが３ｄＢ減衰する周波数が約３０ｋＨｚであり、利得帯域幅積は約１３．４ＭＨｚとなる。このときの負荷容量はそれぞれの出力端子に対して１６ｐＦづつであり、全差動増幅器の総消費電流は約５９μＡであった。したがって、消費電力は約５９μＷであり、本発明によれば目論見通り非常に少ない消費電力で大きな利得帯域幅積が得られることが実際に確かめられた。
【００６２】
図１５は本発明の実施形態の全差動増幅器における位相補償を説明するための回路図である。図１５の（Ａ）は、図１１に示す第４の実施形態の２段構成全差動増幅器３００の構成要素である全差動増幅器２００と２０１のどちらか、あるいは両方に適用できる位相補償回路の実施例を示している。ここで、図１５の（Ａ）の１段全差動増幅器４００として、図６から図８に示した１段構成の全差動増幅器を用いることができる。本発明の第４の実施形態の２段構成全差動増幅器では、従来の全差動増幅器と同様に負帰還量が大きくなると発振等の不安定性を惹き起こす可能性があるので、安定性を確保するために位相補償を行う必要がある。よく知られているように、位相補償は、図１５の（Ａ）に示すように、位相補償のためのキャパシタ７２Ａ，７２Ｂを付加するか、あるいはミラー容量としてキャパシタ７１Ａ，７１Ｂを付加する。一般に、ミラー容量としてキャパシタ７１Ａ，７１Ｂを付加する方が、キャパシタ７２Ａ，７２Ｂを付加するよりも容量値が少なくできることは公知である。キャパシタ７１Ａ，７１Ｂあるいは７２Ａ，７２Ｂを位相補償用に付加する場合、信号の差動成分と同相成分に対して同様に働く。これに対して、図示のように位相補償用キャパシタ７３を付加する場合は信号の同相成分には影響がなく、差動成分に対してのみ位相補償の働きをする。本発明の１段差動増幅器においては同相信号に対する利得が１より小さく、同相信号に対する位相補償は少なくてよいので、図示の位置に位相補償用キャパシタ７３を付加することが容量値が少なくてよいため効果的である。
【００６３】
図１５の（Ｂ）は、図１１に示す本発明の第４の態様の２段構成全差動増幅器の構成要素である全差動増幅器２００と２０１のどちらか、あるいは両方に適用できる位相補償回路の他の実施例を示している。この位相補償方法は従来から知られている中和の手法に基づいており、本発明の１段構成全差動増幅器にこれを適用したものである。すなわち、差動信号に対しては、入力端子１０，１２同士の電圧が逆相であり、出力端子１１，１３同士の電圧も逆相なので、入力信号の差動成分に対して正帰還となるように位相補償用キャパシタ７４Ａ，７４Ｂを配置することにより差動信号に対して位相進み補償を行うことができ、これによって安定性を改善できる。同相信号に対しては、入力端子１０，１２同士の電圧が同じであり、出力端子１１，１３同士の電圧が同じなので、正帰還ではなく負帰還として働き、図１５の（Ａ）の７１Ａ，７１Ｂと同じ機能を果すため、位相遅れ補償として動作する。
【００６４】
図１６は、第４の実施形態の全差動増幅器３００を反転増幅器の構成に応用した例であり、全差動増幅器３００の入力端子１０，１２と出力端子１１，１３の間にそれぞれ帰還抵抗Ｒ２を配し、反転増幅器としての入力端子１４，１５と本発明の全差動増幅器３００の入力端子１０，１２との間に入力抵抗Ｒ１を配したものである。このような回路接続により、入力端子１４と１５の間に加えられた差動入力信号電圧ＩＮ１，ＩＮ２を−Ｒ２／Ｒ１倍に増幅して出力端子１１と１３の間に出力する。このとき、同相信号に対する抑圧効果のために入力端子１４と１５の間に加えられた同相信号は出力端子１１と１３の間には殆んど出力されない。したがって、通常の全差動増幅器と同じように、例えば入力端子１４にだけ信号を加え、１５には信号を加えない状態で使用すると、出力端子１１と１３には入力信号が−Ｒ２／Ｒ１倍に増幅された、互いに逆相の信号が出力され、位相反転回路として機能する。また、図１６で抵抗Ｒ２に代えてキャパシタＣ２を接続すると、時定数がＲ１×Ｃ２の積分器として動作することも明らかであり、本実施例では低域フィルタに応用する例を説明したが、高域フィルタ、帯域フィルタや、それ以外の各種フィルタの構成要素回路として応用可能であることはいうまでもない。
【００６５】
図１７は、図１１の本発明の第４の実施形態の２段全差動増幅回路３００を用いてアクティブフィルタを構成した実施例である。本発明によれば、出力の同相電圧が自動的にほぼ電源電圧の１／２付近に定まるので、低電源電圧下の動作であっても、非特許文献５の全差動増幅器のように出力の同相電圧を設定するための付加回路を必要とせずに、最も大きな出力電圧スイングを得ることが出来る利点を有する。
【００６６】
以上説明したように、本発明では基本的な構成要素回路である１段シングルエンド反転増幅器としてＣＭＯＳインバータを用いているが、これは図２の（Ａ）に示すソース接地の電流源負荷増幅回路を用いても、入力側の同相電圧のレベルシフトが必要になる場合があること以外は全く同様の効果を得ることができるのは当然である。したがって、図６から図８の全差動増幅器を図２の（Ａ）のインバータで構成することを含め、各種の変形が可能であることは言うまでもない。さらに、図２の（Ａ）のインバータでは、負荷の電流源の値を変化させることによって、全差動増幅器のトランスコンダクタンス値を連続的に変化させることができるので、容易に可変フィルタ等を実現することができる利点もある。
【産業上の利用可能性】
【００６７】
本発明は、全差動増幅器であればどのような増幅器にも適用可能であり、特に低電圧で動作する高集積のＩＣチップ内に設けられるアナログ増幅器に適用される。
【図面の簡単な説明】
【００６８】
【図１】出力同相信号フィードバックを行う従来の差動増幅回路の構成例を示す図である。
【図２】単相反転増幅器の構成及び小信号等価回路を示す図である。
【図３】フィードフォワードおよびフィードバックによって入力信号の同相成分を抑圧する１段全差動増幅器の構成を説明する図である。
【図４】ＣＭＯＳインバータの回路、その小信号に対する等価回路、およびＣＭＯＳインバータのシンボルを示す図である。
【図５】従来例から考えられる２段構成全差動増幅器の例を説明するための回路図である。
【図６】本発明の第１の実施形態のフィードフォワードによって入力側の同相信号を打ち消す全差動増幅器の回路図である。
【図７】本発明の第２の実施形態のフィードフォワードによって入力側の同相信号を打ち消す全差動増幅器の回路図である。
【図８】本発明の第３の実施形態のフィードバックによって入力側の同相信号を打ち消す全差動増幅器の回路図である。
【図９】第３の実施形態のフィードバックによって出力側の同相電圧を制御する全差動増幅器において、出力側の同相電圧を構成要素であるＣＭＯＳインバータの入出力電圧が等しくなる電圧とは異なる同相電圧に設定する変形例の回路図である。
【図１０】ＣＭＯＳインバータの特性を示す図である。
【図１１】本発明の第４の実施形態の２段構成の全差動増幅器の構成を示す図である。
【図１２】第４の実施形態の２段構成の全差動増幅器の具体的な回路図及びその簡略化した変形例の回路図である。
【図１３】図１２の変形例の２段構成全差動増幅器を電源電圧１Ｖで動作させた時の出力振幅のシミュレーション結果のグラフである。
【図１４】図１２の変形例の２段構成全差動増幅器を０．１８ミクロンＣＭＯＳプロセスにて試作したＩＣを電源電圧１Ｖで動作させた時の、電圧利得の周波数特性実測値およびシミュレーション値のグラフである。
【図１５】本発明の１段構成全差動増幅器に適用できる位相補償回路の例を示す図である。
【図１６】本発明に係る２段構成の全差動増幅器を用いた反転増幅器の構成を示す図である。
【図１７】本発明に係る全差動増幅器の能動フィルタに対する応用例を示す図である。
【符号の説明】
【００６９】
１０，１２    入力端子
１１，１３    出力端子
４１〜４８、４１’〜４８’、５１〜５８    （ＣＭＯＳ）インバータ
１００，１０１，１０２，２００，２０１    １段全差動増幅器
３００    ２段全差動増幅器
【図１】
2008153744.tif 000006
【図２】
2008153744.tif 000007
【図３】
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【図４】
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【図５】
2008153744.tif 000010
【図６】
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【図７】
2008153744.tif 000012
【図８】
2008153744.tif 000013
【図９】
2008153744.tif 000014
【図１０】
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【図１１】
2008153744.tif 000016
【図１２】
2008153744.tif 000017
【図１３】
2008153744.tif 000018
【図１４】
2008153744.tif 000019
【図１５】
2008153744.tif 000020
【図１６】
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【図１７】
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