(57)【要約】【課題】トリミングコードのパターンを容易に策定でき、更に、回路構成の簡単化と回路規模の小型化を可能にする。【解決手段】論理回路ブロック１０は、複数のトリミング制御端子１−０〜１−ｎから入力されるトリミング信号TRIM_0〜TRIM_nが所定の組み合わせになると選択信号Ｓ１０−を出力し、信号TRIM_0〜TRIM_nが所定の組み合わせ以外の組み合わせになると選択信号Ｓ１０−２を出力する。ヒューズブロック２０は、ヒューズの切断によりプログラムされたトリミング信号FUSE_0〜FUSE_nを生成する。セレクタブロック３０は、信号Ｓ１０−１が入力されると、信号FUSE_0〜FUSE_nを選択してトリミングブロック４０に与え、信号Ｓ１０−２が入力されると、信号TRIM_0〜TRIM_nを選択してトリミングブロック４０に与え、このトリミングブロック４０にトリミングを行わせる。【選択図】図１
2008140961.tif 000002
【特許請求の範囲】
【請求項１】
複数のトリミング制御端子から入力される第１のトリミング信号が所定の組み合わせになると第１の選択信号を出力し、前記第１のトリミング信号が前記所定の組み合わせ以外の組み合わせになると第２の選択信号を出力する選択信号出力手段と、
プログラム素子によりプログラムされた第２のトリミング信号を生成して出力するトリミング制御回路と、
前記第１の選択信号が入力されると、前記第２のトリミング信号を選択して被トリミング回路に与え、前記第２の選択信号が入力されると、前記第１のトリミング信号を選択して前記被トリミング回路に与え、前記被トリミング回路にトリミングを行わせる選択手段と、
を有することを特徴とするトリミング回路。
【請求項２】
請求項１記載のトリミング回路は、更に、
リセット信号によりリセットされて前記所定の組み合わせの前記第１のトリミング信号を前記複数のトリミング制御端子へ与え、入力されるクロック信号をカウントして前記所定の組み合わせ以外の前記第１のトリミング信号を前記複数のトリミング制御端子へ与えるカウンタを有することを特徴とするトリミング回路。
【請求項３】
請求項１記載のトリミング回路は、更に、
基準信号と前記被トリミング回路の出力信号とを比較してこの比較結果の信号を前記複数のトリミング制御端子へ与える比較回路を有することを特徴とするトリミング回路。
【請求項４】
前記プログラム素子は、ヒューズであることを特徴とする請求項１〜３のいずれか１項に記載のトリミング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、大規模集積回路（以下「ＬＳＩ」という。）等において、トリミング（調整）対象となる被トリミング回路にトリミングを行わせるためのトリミング信号を生成して出力するトリミング回路に関するものである。
【背景技術】
【０００２】
一般に、半導体集積回路（例えば、ＬＳＩ）において、複数のヒューズを有するヒューズ回路を用いたトリミング回路では、被トリミング回路に与えるトリミング信号を外部から入力する手段を設けず、ヒューズ回路中の特定のヒューズを切断することで、所定のトリミングコードのパターンを有するトリミング信号を内部で生成し、このトリミング信号を被トリミング回路に入力し、例えば、所望の出力電位を調整するようになっている。
【０００３】
しかし、このようなトリミング回路では、ヒューズ回路を用いて切断する箇所のトリミングコードのパターンを決定するためには、前もってヒューズ回路中のどのヒューズを切断するか検証し、この検証結果を参照する必要がある。そのため、トリミング対象となる被トリミング回路（デバイス）自体のばらつき等による影響を、反映することができない。又、そのヒューズを切断して決定されるトリミングコードの特定も、参照デバイスの事前測定結果によるもので、最終的にＬＳＩチップの試験に用いるのに手間が掛かるという問題がある。
【０００４】
このような問題を解決するために、例えば、次のような文献等に記載されたトリミング回路の技術を利用することが考えられる。
【０００５】
【特許文献１】特開平５−６３０９０号公報
【特許文献２】特開２００６−２７７８０８号公報
【０００６】
これらの特許文献１、２等に記載された従来のトリミング回路では、外部から入力されるトリミング用データと、ヒューズ回路中のヒューズの切断によって生成されるトリミング用データとのいずれか一方が、選択的に被トリミング回路へ出力されるように制御するセレクタを持っている。そこで、このようなセレクタを設ければ、前記の問題を解決するが可能である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１、２等に記載されたセレクタをトリミング回路に設けた場合には、このセレクタを選択動作させるための選択信号等を生成する回路が必要になるが、この回路が複雑で、回路素子数が増えるので、結果として回路規模が増大し、トリミング回路の回路規模を小型化することが困難であった。
【課題を解決するための手段】
【０００８】
本発明のトリミング回路は、複数のトリミング制御端子から入力される第１のトリミング信号が所定の組み合わせになると第１の選択信号を出力し、前記第１のトリミング信号が前記所定の組み合わせ以外の組み合わせになると第２の選択信号を出力する選択信号出力手段と、プログラム素子によりプログラムされた第２のトリミング信号を生成して出力するトリミング制御回路と、前記第１の選択信号が入力されると、前記第２のトリミング信号を選択して被トリミング回路に与え、前記第２の選択信号が入力されると、前記第１のトリミング信号を選択して前記被トリミング回路に与え、前記被トリミング回路にトリミングを行わせる選択手段とを有している。
【発明の効果】
【０００９】
本発明によれば、同一サンプルにて、プログラム素子でプログラムすべきトリミングコードのパターンを、トリミング制御端子を用いてのトリミングにより策定できることが可能になる。それ故、ＬＳＩ等の製造プロセス上のばらつき要因による調整誤差を極めて小さい範囲に低減することができる。更に、テスト評価にて、トリミング制御端子入力へのトリミングコードのパターンを手早く調べることができ、プログラム素子でプログラムすべきトリミングコードのパターンが容易に策定できる。しかも、トリミング制御端子に入力するトリミング信号の組み合わせを変えることにより、選択手段を選択動作させているので、選択信号出力手段の回路構成を簡単にできる。これにより、回路素子数を低減でき、トリミング回路全体の回路規模を小型化できる。
【発明を実施するための最良の形態】
【００１０】
トリミング回路は、複数のトリミング制御端子と、選択信号出力手段と、トリミング制御回路と、選択手段とを有している。
【００１１】
前記選択信号出力手段は、前記複数のトリミング制御端子から入力される第１のトリミング信号が所定の組み合わせになると第１の選択信号を出力し、前記第１のトリミング信号が前記所定の組み合わせ以外の組み合わせになると第２の選択信号を出力する。前記トリミング制御回路は、プログラム素子（例えば、ヒューズ）によりプログラムされた第２のトリミング信号を生成して出力する。更に、前記選択手段は、前記第１の選択信号が入力されると、前記第２のトリミング信号を選択してトリミング対象である被トリミング回路に与え、前記第２の選択信号が入力されると、前記第１のトリミング信号を選択して前記被トリミング回路に与え、前記被トリミング回路にトリミングを行わせる。
【実施例１】
【００１２】
（実施例１の構成）
図１は、本発明の実施例１を示すトリミング回路の概略の回路図である。
このトリミング回路は、ＬＳＩ等に設けられる回路であり、外部から複数の第１のトリミング信号TRIM_0〜TRIM_nを入力する複数のトリミング制御端子１−０〜１−ｎと、このトリミング制御端子１−０〜１−ｎに接続された選択信号出力手段（例えば、論理回路ブロック）１０と、トリミング制御回路（例えば、ヒューズブロック）２０とを有している。
【００１３】
論理回路ブロック１０は、複数のトリミング制御端子１−０〜１−ｎから入力される複数の第１のトリミング信号TRIM_0〜TRIM_nが所定の組み合わせ（例えば、論理がオール“Ｌ”）になると、選択信号Ｓ１０として第１の選択信号Ｓ１０−１（例えば、論理“Ｈ”）を出力し、その組み合わせ以外の組み合わせになると、選択信号Ｓ１０として第２の選択信号Ｓ１０−２（例えば、論理“Ｌ”）を出力する回路であり、論理否定（以下「ＮＯＴ」という。）、論理積（以下「ＡＮＤ」という。）、論理和（以下「ＯＲ」という。）といった基本論理回路等で構成されている。
【００１４】
ヒューズブロック２０は、プログラム素子（例えば、レーザヒューズ）によりプログラムされた複数の第２のトリミング信号FUSE_0〜FUSE_nを生成して出力する回路であり、複数のヒューズ回路２１−０〜２１−ｎにより構成されている。これらのトリミング制御端子１−０〜１−Ｎ、論理回路ブロック１０、及びヒューズブロック２０の出力側には、選択手段（例えば、セレクタブロック）３０が接続されている。
【００１５】
セレクタブロック３０は、論理回路ブロック１０から第１の選択信号Ｓ１０−１（＝“Ｈ”）が入力されると、第２のトリミング信号FUSE_0〜FUSE_nを選択し、論理回路ブロック１０から第２の選択信号Ｓ１０−２（＝“Ｌ”）が入力されると、第１のトリミング信号TRIM_0〜TRIM_nを選択し、これらの選択結果に対応したトリミング信号TRIMO_0〜TRIMO_nを出力する回路であり、論理回路等で構成された複数のセレクタ３１−０〜３１−ｎを有している。このセレクタブロック３０の出力側には、トリミング対象となる被トリミング回路（例えば、トリミングブロック）４０が接続されている。
【００１６】
トリミングブロック４０は、例えば、可変の出力電圧ＶＢＧを出力する定電圧発生回路であり、電源電圧ＶＤＤノードとグランドとの間に直列に接続された基準電圧発生用の抵抗分圧回路である抵抗ラダー４１を有し、この出力側に、複数のスイッチ素子群４２−ｎ〜４２−０がツリー状に接続されている。各スイッチ素子群４２−ｎ〜４２−０は、複数のスイッチ素子によりそれぞれ構成され、各トリミング信号TRIMO_n〜TRIMO_0により各１個のスイッチ素子がオン状態になって、抵抗ラダー４１から出力された複数の電圧を順に選択して出力電圧ＶＢＧを出力する回路である。
【００１７】
図２（ａ）、（ｂ）は、図１中の論理回路ブロック１０、及びヒューズ回路（例えば、２１−０）の構成例を示す概略の回路図である。
【００１８】
図２（ａ）に示す論理回路ブロック１０は、複数のトリミング信号TRIM_0〜TRIM_nのうちの所定数（例えば、３）毎の否定論理和（以下「ＮＯＲ」という。）を求める複数の３入力ＮＯＲ回路１１−０〜１１−ｍを有し、これらの出力側に、ｍ入力ＡＮＤ回路１２が接続されている。ｍ入力ＡＮＤ回路１２は、複数のＮＯＲ回路１１−０〜１１−ｍの出力信号の論理積を求めて選択信号Ｓ１０（Ｓ１０−１，Ｓ１０−２）を出力する回路である。
【００１９】
図２（ｂ）に示すヒューズ回路２１−０は、定電流源２１ａ、トリミング信号FUSE_0を出力する出力端子２１ｂ、及びレーザヒューズ２１ｃを有し、これらが電源電圧ＶＤＤノードとグランドとの間に直列に接続されている。レーザヒューズ２１ｃを切断しない時には、出力端子２１ｂがグランドレベルの論理“Ｌ”になり、レーザヒューズ２１ｃを切断した時には、出力端子２１ｂが電源電圧ＶＤＤレベルの論理“Ｈ”になる。図１中の他のヒューズ回路２１−１〜２１−ｎも、ヒューズ回路２１−０と同様の回路構成である。
【００２０】
（実施例１の動作）
先ず、トリミング制御端子１−０〜１−ｎに入力されるトリミング信号TRIM_0〜TRIM_nにより最適なトリミングコードを決めるため、論理“Ｈ”、“Ｌ”の所定の組み合わせ（例えば、オール“Ｌ”）以外の他の種々の組み合わせのトリミング信号TRIM_0〜TRIM_nを入力する。すると、論理回路ブロック１０により、そのトリミング信号TRIM_0〜TRIM_nのＮＯＲ及びＡＮＤが取られ、この論理回路ブロック１０から第２の選択信号Ｓ１０−２（＝“Ｌ”）が出力されるので、入力されたトリミング信号TRIM_0〜TRIM_nがセレクタブロック３０により選択され、これに対応したトリミングコードを有するトリミング信号TRIMO_n〜TRIMO_0が出力されてトリミングブロック４０に与えられる。
【００２１】
これにより、トリミングブロック４０中のスイッチ素子群４２−０〜４２−ｎがオン／オフ動作し、入力されたトリミングコードに対応した出力電圧ＶＢＧＡが出力される。同様に、トリミングコードを可変させて、トリミングブロック４０におけるトリミング動作を実施する。テスタ等でトリミングブロック４０の出力電圧ＶＢＧをモニタ（測定）し、所望の出力電圧ＶＢＧが出力された時に、トリミング制御端子１−０〜１−ｎを使用したトリミング動作が完了する。この時決定された最適なトリミングコードのパターンに対応したトリミング信号FUSE_0〜FUSE_nをヒューズブロック２０から出力させるために、このヒューズブロック２０中の所望のレーザヒューズ２１ｃを切断する。
【００２２】
次に、所定の組み合わせ（例えば、オール“Ｌ”）のトリミング信号TRIM_0〜TRIM_nをトリミング制御端子１−０〜１−ｎに入力すると、これに応答して論理回路ブロック１０から第１の選択信号（＝“Ｈ”）が出力される。これにより、ヒューズブロック２０から出力される最適なトリミングコードのトリミング信号FUSE_0〜FUSE_nがセレクタブロック３０により選択され、これに対応したトリミング信号TRIMO_n〜TRIMO_0がセレクタブロック３０から出力されてトリミングブロック４０に与えられる。つまり、トリミング制御端子１−０〜１−ｎを使用したトリミングが完了した後に、ヒューズブロック２０を使用したトリミングが行われることによって、トリミングブロック４０へのトリミング信号TRIMO_0〜TRIMO_nが固定され、このトリミングブロック４０にて最適なトリミング動作が行われる。
【００２３】
（実施例１の効果）
本実施例１によれば、同一サンプルにて、レーザヒューズ２１ｃで切断すべきトリミングコードのパターンを、トリミング制御端子１−０〜１−ｎを用いてのトリミングにより策定できることが可能になる。それ故、ＬＳＩ等の製造プロセス上のばらつき要因による調整誤差を極めて小さい範囲に低減することができる。更に、テスト評価にて、トリミング制御端子入力へのトリミングコードのパターンを手早く調べることができ、ヒューズ切断パターンが容易に策定できる。又、仮に、ヒューズブロック２０のヒューズ切断に失敗しても、トリミング制御端子１−０〜１−ｎを固定的に用いることで、ヒューズブロック２０の代用が可能になる。
【００２４】
しかも、本実施例１によれば、トリミング制御端子１−０〜１−ｎに入力するトリミング信号TRIM_0〜TRIM_nの組み合わせを変えることにより、セレクタブロック３０を選択動作させているので、論理回路ブロック１０の回路構成を簡単にできる。これにより、回路素子数を低減でき、トリミング回路全体の回路規模を小型化できる。
【実施例２】
【００２５】
（実施例２の構成）
図３は、本発明の実施例２を示すトリミング回路の概略の回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００２６】
本実施例２のトリミング回路では、実施例１の論理回路ブロック１０及びセレクタブロック３０に代えて、実施例１の論理回路ブロック１０とは異なる構成の論理回路ブロック１０Ａが設けられている。論理回路ブロック１０Ａの入力側には、複数のトリミング制御端子１−０〜１−ｎとヒューズブロック２０の出力側とが接続され、この論路回路ブロック１０Ａの出力側に、トリミングブロック４０の入力側が接続されている。
【００２７】
論理回路ブロック１０Ａは、実施例１の論理回路ブロック１０が有する選択信号出力手段としての機能と、実施例１のセレクタブロック３０が有する選択手段としての機能とを有し、例えば、その論理回路ブロック１０の回路素子とセレクタブロック３０の回路素子とを組み合わせて構成されている。その他の構成は、実施例１と同様である。
【００２８】
（実施例２の動作）
実施例１と同様に、トリミング制御端子１−０〜１−ｎに入力されるトリミング信号TRIM_0〜TRIM_nにより最適なトリミングコードを決めるため、所定の組み合わせ（例えば、オール“Ｌ”）以外の他の種々の組み合わせのトリミング信号TRIM_0〜TRIM_nを入力すると、このトリミング信号TRIM_0〜TRIM_nが論理回路ブロック１０Ａにより選択され、そのトリミング信号TRIM_0〜TRIM_nに対応したトリミングコードを有するトリミング信号TRIMO_n〜TRIMO_0が、論理回路ブロック１０Ａから出力されてトリミングブロック４０に与えられる。これにより、トリミングコードを可変させて、トリミングブロック４０におけるトリミング動作を実施する。
【００２９】
トリミング制御端子１−０〜１−ｎを使用したトリミング動作が完了すると、この時決定された最適なトリミングコードのパターンに対応したトリミング信号FUSE_0〜FUSE_nをヒューズブロック２０から出力させるために、このヒューズブロック２０中の所望のレーザヒューズ２１ｃを切断する。
【００３０】
次に、所定の組み合わせ（例えば、オール“Ｌ”）のトリミング信号TRIM_0〜TRIM_nをトリミング制御端子１−０〜１−ｎに入力すると、論理回路ブロック１０Ａにより、ヒューズブロック２０から出力された最適なトリミングコードのトリミング信号FUSE_0〜FUSE_nが選択され、これに対応したトリミング信号TRIMO_n〜TRIMO_0が論理回路ブロック１０Ａから出力されてトリミングブロック４０に与えられる。この結果、ヒューズブロック２０を使用したトリミングが行われることによって、トリミングブロック４０へのトリミング信号TRIMO_0〜TRIMO_nが固定され、このトリミングブロック４０にて最適なトリミング動作が行われる。
【００３１】
（実施例２の効果）
本実施例２によれば、トリミング制御端子１−０〜１−ｎに入力するトリミング信号TRIM_0〜TRIMO_nの組み合わせを変えることにより、論理回路ブロック１０Ａを選択動作させているので、同一サンプルにて、レーザヒューズ２１ｃで切断すべきトリミングコードのパターンを容易に策定することが、より少ない回路規模で実現できると共に、より小さいレイアウトで実現できる。
【実施例３】
【００３２】
（実施例３の構成）
図４は、本発明の実施例３を示すトリミング回路の概略の回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００３３】
本実施例３のトリミング回路では、新た設けられたｎビット出力のカウンタ５０の出力側が、複数のトリミング制御端子１−０〜１−ｎに接続されている。ｎビット出力のカウンタ５０は、入力されるクロック信号ＣＬＫのパルス数をカウントし、このカウント結果であるｎビットのトリミング信号TRIM_0〜TRIM_nを複数のトリミング制御端子１−０〜１−ｎへ供給し、且つ、リセット信号ＲＴにより初期化されてそのトリミング信号TRIM_0〜TRIM_nをオール“Ｌ”にする回路である。その他の構成は、実施例１と同様である。
【００３４】
（実施例３の動作）
本実施例３では、カウンタ５０によりカウントする入力クロック信号ＣＬＫのパルス数により、トリミングコードを特定し、このカウンタ５０から全トリミングコードのパターンがトリミング信号TRIM_0〜TRIM_nとして出力されて複数のトリミング制御端子１−０〜１−ｎに入力される。
【００３５】
カウンタ５０から出力されるトリミング信号TRIM_0〜TRIM_nは、所定の組み合わせ（例えば、オール“Ｌ”）以外の他の組み合わせの信号であり、この信号に応答して、実施例１と同様に、論理回路ブロック１０から第２の選択信号Ｓ１０−２（＝“Ｌ”）が出力される。そのため、入力されたトリミング信号TRIM_0〜TRIM_nがセレクタブロック３０により選択され、これに対応したトリミングコードを有するトリミング信号TRIMO_n〜TRIMO_0が出力されてトリミングブロック４０に与えられる。これにより、トリミングコードを可変させて、トリミングブロック４０におけるトリミング動作を実施する。
【００３６】
カウンタ５０から出力されるトリミング信号TRIM_0〜TRIM_nを使用したトリミング動作が完了すると、この時決定された最適なトリミングコードのパターンに対応したトリミング信号FUSE_0〜FUSE_nをヒューズブロック２０から出力させるために、このヒューズブロック２０中の所望のレーザヒューズ２１ｃを切断する。
【００３７】
次に、リセット信号ＲＴによりカウンタ５０をリセットすると、このカウンタ５０から出力されるトリミング信号TRIM_0〜TRIM_nがオール“Ｌ”の所定の組み合わせになるので、論理回路ブロック１０から第１の選択信号（＝“Ｈ”）が出力される。これにより、実施例１と同様に、ヒューズブロック２０から出力される最適なトリミングコードのトリミング信号FUSE_0〜FUSE_nがセレクタブロック３０により選択され、これに対応したトリミング信号TRIMO_n〜TRIMO_0がセレクタブロック３０から出力されてトリミングブロック４０に与えられ、最適なトリミング動作が行われる。
【００３８】
（実施例３の効果）
本実施例３によれば、カウンタ５０から出力されるトリミング信号TRIM_0〜TRIM_nを用いてトリミングを行うようにしたので、同一サンプルにて、外部入力を必要とせず、レーザヒューズ２１ｃで切断すべきトリミングコードのパターンの策定が可能になり、テストの容易化が図れる。しかも、カウンタ５０の出力信号により、セレクタブロック３０を選択動作させているので、論理回路ブロック１０の回路構成を簡単にでき、回路素子数の低減と、回路規模の小型化が可能になる。
【実施例４】
【００３９】
図５は、本発明の実施例４を示すトリミング回路の概略の回路図であり、実施例３を示す図４中の要素と共通の要素には共通の符号が付されている。
【００４０】
本実施例４のトリミング回路では、実施例３のカウンタ５０に代えて、比較回路（例えば、逐次比較回路）６０が設けられている。逐次比較回路６０は、基準信号ＲＦとトリミングブロック４０の出力電圧ＶＢＧとを比較してこの比較結果のトリミング信号TRIM_0〜TRIM_nを複数のトリミング制御端子１−０〜１−ｎへ与える回路である。その他の構成は、実施例３と同様である。
【００４１】
本実施例４では、逐次比較回路６０に入力する基準信号ＲＦ等により、トリミングコードを特定し、この逐次比較回路６０から全トリミングコードのパターンがトリミング信号TRIM_0〜TRIM_nとして出力されて複数のトリミング制御端子１−０〜１−ｎに入力され、実施例３とほぼ同様のトリミング動作が行われる。
【００４２】
実施例３では、トリミングコード入力にカウンタ５０の出力信号を用いてテストの容易化を図っているが、本実施例４では、そのカウンタ５０の代わりに、トリミングブロック４０の出力電圧ＶＢＧと基準信号ＲＦとの比較を、逐次比較回路６０を用いて行うことにより、テストの容易化を図っている。
【００４３】
（変形例）
本発明は、実施例１〜４に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（ａ）、（ｂ）のようなものがある。
【００４４】
（ａ）  実施例では、トリミング制御端子１−０〜１−ｎから入力されるトリミング信号TRIM_0〜TRIM_nの所定の組み合わせとして、オール“Ｌ”の場合について説明したが、これは他の論理（例えば、オール“Ｈ”や、その他の任意の論理）であっても良い。他の論理を使用する場合には、これに対応して論理回路ブロック１０，１０Ａの回路構成を変更すれば良い。
【００４５】
（ｂ）  論理回路ブロック１０，１０Ａ、ヒューズブロック２０、セレクタブロック３０、及びトリミングブロック４０は、図示以外の他の回路構成に変更可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施例１を示すトリミング回路の概略の回路図である。
【図２】図１中の論理回路ブロック及びヒューズ回路の構成例を示す概略の回路図である。
【図３】本発明の実施例２を示すトリミング回路の概略の回路図である。
【図４】本発明の実施例３を示すトリミング回路の概略の回路図である。
【図５】本発明の実施例４を示すトリミング回路の概略の回路図である。
【符号の説明】
【００４７】
１−０〜１−ｎ      トリミング制御端子
１０      論理回路ブロック
２０      ヒューズブロック
３０      セレクタブロック
４０      トリミングブロック
５０      カウンタ
６０      逐次比較回路
【図１】
2008140961.tif 000003
【図２】
2008140961.tif 000004
【図３】
2008140961.tif 000005
【図４】
2008140961.tif 000006
【図５】
2008140961.tif 000007