(57)【要約】【課題】パラジウムシリサイドからなるフルシリサイドゲート電極を有し、ソース／ドレイン領域上にシリサイド層を備えた半導体装置を提供する。【解決手段】半導体基板と、半導体基板の上に、ゲート絶縁膜を介して設けられたパラジウムシリサイドのゲート電極と、ゲート電極の両側の半導体基板に形成されたソース／ドレイン領域とを含むＭＯＳ構造の半導体装置において、ゲート電極にホウ素を不純物としてドープすることにより、ゲート電極の仕事関数を小さくなるようにシフトさせた。【選択図】図１
2008041767.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板の上に、ゲート絶縁膜を介して設けられたパラジウムシリサイドのゲート電極と、
該ゲート電極の両側の該半導体基板に形成されたソース／ドレイン領域とを含むＭＯＳ構造の半導体装置であって、
該ゲート電極にホウ素を不純物としてドープすることにより、該ゲート電極の仕事関数を小さくなるようにシフトさせたことを特徴とする半導体装置。
【請求項２】
上記ＭＯＳ構造の半導体装置が、ｎチャネルＭＯＳＦＥＴであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板と、
該半導体基板の上に、ゲート絶縁膜を介して設けられたパラジウムシリサイドのゲート電極と、
該ゲート電極の両側の該半導体基板に形成されたソース／ドレイン領域とを含むＭＯＳ構造の半導体装置であって、
該ゲート電極に、アンチモン、ヒ素、リン、およびフッ素からなる群から選択される元素を不純物としてドープすることにより、該ゲート電極の仕事関数を大きくなるようにシフトさせたことを特徴とする半導体装置。
【請求項４】
上記ＭＯＳ構造の半導体装置が、ｐチャネルＭＯＳＦＥＴであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板と、
該半導体基板の上に、ゲート絶縁膜を介して設けられたパラジウムシリサイドのゲート電極と、
該ゲート電極の両側の該半導体基板に形成されたソース／ドレイン領域とを含む半導体装置であって、
更に、該ソース／ドレイン領域の上にニッケルシリサイドからなるシリサイド層が設けられたことを特徴とする半導体装置。
【請求項６】
半導体基板を準備する工程と、
該半導体基板に、ｐ型ウエル領域を形成する工程と、
該ｐ型ウエル領域上にゲート絶縁膜を形成し、その上にシリコン層を堆積する工程と、
該シリコン層にホウ素を不純物としてドープする工程と、
該シリコン層をパターニングしてゲート電極を形成する工程と、
該ゲート電極の両側の該ｐ型ウエル領域にｎ型イオンをドープして、該ゲート電極を挟むようにソース／ドレイン領域を形成する工程と、
該ソース／ドレイン領域の上にニッケル層を形成し、熱処理によりニッケルシリサイドからなるシリサイド層を形成する第１熱処理工程と、
該ゲート電極を覆うようにパラジウム層を形成し、熱処理によりゲート電極をパラジウムシリサイドからなるフルシリサイド電極とする第２熱処理工程とを含み、
該第２熱処理工程が、該第１熱処理工程より低温で行われることを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板を準備する工程と、
該半導体基板に、ｎ型ウエル領域を形成する工程と、
該ｎ型ウエル領域上にゲート絶縁膜を形成し、その上にシリコン層を堆積する工程と、
該シリコン層にアンチモン、ヒ素、リン、およびフッ素からなる群から選択される元素を不純物としてドープする工程と、
該シリコン層をパターニングしてゲート電極を形成する工程と、
該ゲート電極の両側の該ｎ型ウエル領域にｐ型イオンをドープして、該ゲート電極を挟むようにソース／ドレイン領域を形成する工程と、
該ソース／ドレイン領域の上にニッケル層を形成し、熱処理によりニッケルシリサイドからなるシリサイド層を形成する第１熱処理工程と、
該ゲート電極を覆うようにパラジウム層を形成し、熱処理によりゲート電極をパラジウムシリサイドからなるフルシリサイド電極とする第２熱処理工程とを含み、
該第２熱処理工程が、該第１熱処理工程より低温で行われることを特徴とする半導体装置の製造方法。
【請求項８】
上記第２熱処理工程が、４００℃以上で５００℃以下の温度で行われ、
上記第１熱処理工程が、２５０℃以上で３００℃以下の温度で行われることを特徴とする請求項６又は７に記載の製造方法。
【請求項９】
上記シリコン層が、多結晶シリコン層又はアモルファスシリコン層からなることを特徴とする請求項６又は７に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、パラジウムシリサイドからなるフルシリサイドゲート電極を用いたＭＯＳ型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来のＣＭＯＳ集積回路では、多結晶シリコンをゲート電極に用いて多結晶シリコン中の不純物の量や濃度を調整することにより、ゲート電極の仕事関数を制御していた。しかし、半導体装置の微細化が進み、ゲート酸化膜の膜厚が２ｎｍ以下のように薄くなると、ゲート電極中に延びる空乏層の厚みも無視できなくなり、ゲート酸化膜の１０％以上に相当する容量の増加をもたらす場合もあった。
【０００３】
このような問題を回避するために、多結晶シリコンゲート電極に代えて、金属をゲート電極に用いた半導体装置が提案されているが、ＮｉＳｉフルシリサイド（FUSI:fully silicided）ゲート電極を用いた半導体装置もその一つである（例えば、非特許文献１参照）。
【非特許文献１】C. Cabral et al., "Dual workfunction fully silicided metal gates", VLSI Tech. Symp., pp. 174-185, 2004
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＮｉＳｉフルシリサイドをゲート電極に用いた場合、シリコンの析出等が発生する、あるいはシリサイド相の制御が困難であるという問題があった。また、シリコン相をシリサイド化してゲート電極を形成する熱処理工程において、ソース／ドレイン領域上であらかじめ形成されていたＮｉＳｉ層が相変化や相分離を起こし、コンタクト抵抗やＮｉ拡散により接合リーク電流が増加するという問題もあった。
【０００５】
これに対して、発明者らは鋭意研究の結果、Ｐｄ２Ｓｉを材料に用いたフルシリサイドゲート電極を採用することにより、これらの問題点を解決できることを見出し、本発明を完成した。
【０００６】
即ち、本発明は、パラジウムシリサイドからなるフルシリサイドゲート電極を用いた半導体装置およびその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００７】
本発明は、半導体基板と、半導体基板の上に、ゲート絶縁膜を介して設けられたパラジウムシリサイドのゲート電極と、ゲート電極の両側の半導体基板に形成されたソース／ドレイン領域とを含むＭＯＳ構造の半導体装置であって、ゲート電極にホウ素を不純物としてドープすることにより、ゲート電極の仕事関数を小さくなるようにシフトさせたことを特徴とする半導体装置である。
【０００８】
また、本発明は、半導体基板と、半導体基板の上に、ゲート絶縁膜を介して設けられたパラジウムシリサイドのゲート電極と、ゲート電極の両側の半導体基板に形成されたソース／ドレイン領域とを含むＭＯＳ構造の半導体装置であって、ゲート電極に、アンチモン、ヒ素、リン、およびフッ素からなる群から選択される元素を不純物としてドープすることにより、ゲート電極の仕事関数を大きくなるようにシフトさせたことを特徴とする半導体装置でもある。
【０００９】
また、本発明は、半導体基板を準備する工程と、半導体基板に、ｐ型ウエル領域を形成する工程と、ｐ型ウエル領域上にゲート絶縁膜を形成し、その上にシリコン層を堆積する工程と、シリコン層にホウ素を不純物としてドープする工程と、シリコン層をパターニングしてゲート電極を形成する工程と、ゲート電極の両側のｐ型ウエル領域にｎ型イオンをドープして、ゲート電極を挟むようにソース／ドレイン領域を形成する工程と、ソース／ドレイン領域の上にニッケル層を形成し、熱処理によりニッケルシリサイドからなるシリサイド層を形成する第１熱処理工程と、ゲート電極を覆うようにパラジウム層を形成し、熱処理によりゲート電極をパラジウムシリサイドからなるフルシリサイド電極とする第２熱処理工程とを含み、第２熱処理工程が、第１熱処理工程より低温で行われることを特徴とする半導体装置の製造方法でもある。
【００１０】
また、本発明は、半導体基板を準備する工程と、半導体基板に、ｎ型ウエル領域を形成する工程と、ｎ型ウエル領域上にゲート絶縁膜を形成し、その上にシリコン層を堆積する工程と、シリコン層にアンチモン、ヒ素、リン、およびフッ素からなる群から選択される元素を不純物としてドープする工程と、シリコン層をパターニングしてゲート電極を形成する工程と、ゲート電極の両側のｎ型ウエル領域にｐ型イオンをドープして、ゲート電極を挟むようにソース／ドレイン領域を形成する工程と、ソース／ドレイン領域の上にニッケル層を形成し、熱処理によりニッケルシリサイドからなるシリサイド層を形成する第１熱処理工程と、ゲート電極を覆うようにパラジウム層を形成し、熱処理によりゲート電極をパラジウムシリサイドからなるフルシリサイド電極とする第２熱処理工程とを含み、第２熱処理工程が、第１熱処理工程より低温で行われることを特徴とする半導体装置の製造方法でもある。
【発明の効果】
【００１１】
本発明にかかる半導体装置では、ソース／ドレイン領域上に良好なシリサイド層を形成しつつ、Ｐｄ２Ｓｉからなるフルシリサイドゲート電極の仕事関数の調整が可能となる。
【発明を実施するための最良の形態】
【００１２】
図１は、全体が１００で表される、本実施の形態にかかるＭＯＳ型半導体装置の断面図である。ＭＯＳ型半導体装置１００は、ｎ−ｃｈＭＯＳＦＥＴ１００ａとｐ−ｃｈＭＯＳＦＥＴ１００ｂとを含むＣＭＯＳ構造となっている。
【００１３】
ＭＯＳ型半導体装置１００は、例えばシリコンからなる半導体基板１を含む。半導体基板１には、ｐ型ウエル領域１ａとｎ型ウエル領域１ｂとが設けられている。ｐ型ウエル領域１ａとｎ型ウエル領域１ｂとの間は、例えば酸化シリコンからなる分離領域２で電気的に分離されている。分離領域２は、トレンチ型分離領域でもＬＯＣＯＳ型分離領域でも構わない。
【００１４】
ｐ型ウエル領域１ａには、ｎ型のソース／ドレイン領域９ａと、同じくｎ型のエクステンション領域７ａが設けられている。ソース／ドレイン領域９ａの上には、例えばＮｉＳｉからなる金属シリサイド膜１１が設けられている。
【００１５】
２つのエクステンション領域７ａに挟まれたｐ型ウエル領域１ａがｎチャネル領域となり、その上に、例えば酸化シリコンからなるゲート絶縁膜３を介してゲート電極１４ａが設けられている。ゲート電極１４ａは、パラジウムシリサイドを用いたフルシリサイド（ＦＵＳＩ）ゲート電極からなる。
【００１６】
一方、ｎ型ウエル領域１ｂには、ｐ型のソース／ドレイン領域９ｂと、同じくｐ型のエクステンション領域７ｂが設けられている。ソース／ドレイン領域９ｂの上には、例えばＮｉＳｉからなる金属シリサイド膜１１が設けられている。
【００１７】
２つのエクステンション領域７ｂに挟まれたｎ型ウエル領域１ｂがｐチャネル領域となり、その上に、同じくゲート絶縁膜３を介してゲート電極１４ｂが設けられている。ゲート電極１４ｂは、パラジウムシリサイドを用いたフルシリサイド（ＦＵＳＩ）ゲート電極からなる。
【００１８】
ここで、パラジウムシリサイド（Ｐｄ２Ｓｉ）からなるゲート電極１４ａ、１４ｂでは、不純物をドープしない状態において、フェルミ準位はシリコンの禁制帯の中央近傍にある。このため、ｎ−ｃｈＭＯＳＦＥＴ１００ａでは、ゲート電極１４ａに、例えばホウ素（Ｂ）等の不純物イオンをドープして、フェルミ準位を伝導帯（ＥＣ）の方に（仕事関数が小さくなる方に）シフトさせる。一方、ｐ−ｃｈＭＯＳＦＥＴ１００ｂでは、ゲート電極１４ｂに、例えばアンチモン（Ｓｂ）、ヒ素（Ａｓ）、リン（Ｐ）、フッ素（Ｆ）等の不純物イオンをドープして、フェルミ準位を荷電子帯（ＥＶ）の方に（仕事関数が大きくなる方に）シフトさせる。これにより、ｎ−ｃｈＭＯＳＦＥＴ１００ａ、ｐ−ｃｈＭＯＳＦＥＴ１００ｂの閾値電圧を小さくすることができる。
【００１９】
図２は、ＮｉＳｉとＰｄ２Ｓｉに各種不純物イオンをドープした場合の、仕事関数変調域を示すグラフである。図２の縦軸において、中央（Undoped）がイオンをドープしない場合のフェルミ準位であり、禁制帯の中央近傍にある。
図２から明らかなように、Ｐｄ２Ｓｉでは、Ｓｂ、Ａｓ、Ｐ、Ｆのイオンをドープした場合に、フェルミ準位は荷電子帯（ＥＶ）の方向にシフトし、Ｂのイオンをドープした場合に、フェルミ準位は伝導帯（ＥＣ）の方向にシフトする。これは、これらの元素をＮｉＳｉに注入した場合と比較して、フェルミ準位のシフトする方向が逆方向となっている。
【００２０】
ゲート電極１４ａの両側には、例えば酸化シリコンからなる側壁絶縁膜８が設けられている。なお、図１には図示しないが、表面保護膜や配線層は適宜形成するものとする。
【００２１】
このように、本実施の形態にかかるＭＯＳ型半導体装置１００では、シリコンの析出等のないＰｄ２Ｓｉ層をゲート電極として使用することができる。
また、ｐ型またはｎ型の不純物をゲート電極にドープすることにより、ゲート電極の仕事関数を調整することができる。この場合、ＮｉＳｉをゲート電極に用いた場合と比較して、所定の不純物をゲート電極にドープした場合のフェルミ準位のシフト方向が逆方向となる。
【００２２】
次に、図３を参照しながら、本実施の形態にかかるＭＯＳ型半導体装置１００の製造方法について説明する。図３において、図１と同一符号は、同一又は相当箇所を示す。ＭＯＳ型半導体装置１００の製造方法は、以下の工程１〜工程１０を含む。
【００２３】
工程１：図３（ａ）に示すように、例えばシリコンからなる半導体基板１を準備する。次に、ＬＯＣＯＳ（Local Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法を用いて、例えば酸化シリコンからなる分離領域２を形成する。続いて、半導体基板１に、ホウ素（Ｂ）等のｐ型イオン、リン（Ｐ）等のｎ型イオンを選択注入して、ｐ型ウエル領域１ａ、ｎ型ウエル領域１ｂをそれぞれ形成する。
【００２４】
工程２：図３（ｂ）に示すように、半導体基板１の表面に、例えば熱酸化法を用いてゲート絶縁膜（ゲート酸化膜）３を形成する。ゲート絶縁膜３は酸化シリコンからなり、膜厚は、例えば２．５〜３．０ｎｍである。
次に、ゲート絶縁膜３の上に、例えばＣＶＤ法を用いて、ポリシリコンやアモルファスシリコンからなるシリコン層４を形成する。シリコン層４の膜厚は、例えば１００〜１５０ｎｍである。
続いて、ｐ型ウエル領域１ａ上のシリコン層４に、例えばホウ素等の不純物イオンを選択的に注入（プリドープ）する。また、ｐ型ウエル領域１ａ上のシリコン層４に、例えばリン等の不純物イオンを選択的に注入（プリドープ）する。これにより、シリコン層４から形成されるフルシリサイド（ＦＵＳＩ）のゲート電極の仕事関数を制御することができる。
上述のように、ゲート電極への注入不純物とその仕事関数変調域との関係は、図２のようになり、ＮｉＳｉをゲート電極に持ち用いた場合と異なった挙動を示している。
【００２５】
工程３：図３（ｃ）に示すように、シリコン層４の上に、例えばＣＶＤ法により、ハードマスク５が形成される。ハードマスク５は、例えば窒化シリコンからなり、膜厚は１００ｎｍ以下である。続いて、ハードマスク５の上にフォトレジスト層を形成し、フォトリソグラフ法等によりパターニングして、レジストマスク６を形成する
【００２６】
工程４：図３（ｄ）に示すように、レジストマスク６をエッチングマスクに用いて、ハードマスク５をエッチングする。次に、ジストマスク６を除去して、ハードマスク５をエッチングマスクに用いて、シリコン層４とゲート絶縁膜３とをエッチングする。
【００２７】
工程５：図３（ｅ）に示すように、ハードマスク５を注入マスクに用いて、ｐ型ウエル領域１ａに、リン等のｎ型イオンを選択的に注入し、また、ｎ型ウエル領域１ｂに、ホウ素等のｐ型イオンを選択的に注入する。これにより、エクステンション領域７ａ、７ｂが形成される。エクステンション領域７ａ、７ｂの不純物濃度は、例えば１×１０２０／ｃｍ３である。
【００２８】
工程６：図３（ｆ）に示すように、例えば熱酸化法によりシリコン層４の側壁を酸化して、酸化シリコンからなる側壁絶縁膜８を形成する。次に、ハードマスク５および側壁酸化膜８を注入マスクに用いて、ｐ型ウエル領域１ａに、リン等のｎ型イオンを選択的に注入し、また、ｎ型ウエル領１ｂに、ホウ素等のｐ型イオンを選択的に注入する。これにより、ソース／ドレイン領域９ａ、９ｂが形成される。ソース／ドレイン領域９ａ、９ｂの不純物濃度は、例えば１×１０２１／ｃｍ３である。また、ソース／ドレイン領域９ａ、９ｂの深さは、エクステンション領域７ａ、７ｂの深さより大きくなっている。続いて、アニール工程により注入イオンを活性化する。これにより、ソース／ドレイン領域９ａ、９ｂと、その内方に設けられたエクステンション領域７ａ、７ｂが形成される。
【００２９】
工程７：図３（ｇ）に示すように、例えばスパッタ法を用いて、半導体基板１の上にニッケル層１０を堆積させる。
【００３０】
工程８：図３（ｈ）に示すように、熱処理により、ＮｉＳｉからなるシリサイド層１１をソース／ドレイン領域９ａ、９ｂの表面に形成する。熱処理には、例えばランプアニールが用いられ、熱処理温度は、４００〜５００℃の範囲内であり、好適には４５０℃である。次に、例えば硫酸と過酸化水素水の混合液により、シリサイド層１１とならなかったニッケル層１０を選択的に除去する。
【００３１】
工程９：図３（ｉ）に示すように、例えば酸化シリコンからなる絶縁膜１３を全面に堆積させた後、例えばＣＭＰ法を用いて表面の平坦化を行う。かかるＣＭＰ工程で、ハードマスク５も除去され、シリコン層４ａ、４ｂの上面が露出する。
【００３２】
工程１０：図３（ｊ）に示すように、例えばスパッタ法を用いて、半導体基板１の上にパラジウム層１２を堆積させる。パラジウム層１２の膜厚は、次の熱処理工程でシリコン層４ａ、４ｂの全体をシリサイド化できるような膜厚であり、例えば、シリコン層４ａ、４ｂの膜厚の２分の１程度が好ましい。
続いて、熱処理により、シリコン層４ａ、４ｂの全体をシリサイド化して、Ｐｄ２Ｓｉからなるフルシリサイド（ＦＵＳＩ）ゲート電極であるシリコン層１４ａ、１４ｂを形成する。熱処理には、例えばランプアニールが用いられ、熱処理温度は、２５０〜３００℃の範囲内である。かかる熱処理温度は、ＮｉＳｉからなるシリサイド層１１の熱処理温度（工程８）より低温であるため、シリコン層１４ａ、１４ｂの形成工程において、シリサイド層１１の更なるシリサイド化（ＮｉＳｉがＮｉＳｉ２になる等）や、Ｎｉが深さ方向に拡散して接合リーク電流を増加させるのを防止することができる。最後に、例えば王水を用いて、シリサイド化されていないパラジウム層１２を選択的に除去することにより、図１に示すＭＯＳ型半導体装置１００が完成する。
【００３３】
なお、表面保護膜や配線層は、適宜形成するものとする。
【００３４】
以上のように、本実施の形態にかかるＭＯＳ型半導体装置１００の製造方法では、ゲート電極のシリサイド化（フルシリサイド化）工程が、ソース／ドレイン領域９ａ、９ｂ上のシリサイド層１１の形成工程より低温で行われる。このため、フルシリサイドゲートの形成工程において、シリサイド層１１の更なるシリサイド化（ＮｉＳｉがＮｉＳｉ２になる等）を防止することができる。また、Ｎｉが半導体基板の深さ方向に拡散して、ｐｎ接合面におけるリーク電流を増加させるのを防止することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施の形態にかかるＭＯＳ型半導体装置の断面図である。
【図２】ＮｉＳｉとＰｄ２Ｓｉに不純物イオンを注入した場合の仕事関数変調域である。
【図３】本発明の実施の形態にかかるＭＯＳ型半導体装置の製造工程の断面図である。
【符号の説明】
【００３６】
１  半導体基板、１ａ  ｐ型ウエル領域、１ｂ  ｎ型ウエル領域、２  分離領域、７ａ、７ｂ  エクステンション領域、８  側壁絶縁膜、９ａ、９ｂ  ソース／ドレイン領域、１１  シリサイド層、１２  パラジウム層、１３  絶縁膜、１４ａ、１４ｂ  ゲート電極、１００  ＭＯＳ型半導体装置、１００ａ  ｎ−ｃｈＭＯＳＦＥＴ、１００ｂ  ｐ−ｃｈＭＯＳＦＥＴ。
【図１】
2008041767.tif 000003
【図２】
2008041767.tif 000004
【図３】
2008041767.tif 000005