(57)【要約】【課題】行選択回路の小面積化と製造時の露光、エッチング等の影響を解消する半導体記憶装置を実現する。【解決手段】アドレス入力に応じて所望のワード線を選択するように行アドレス信号と接続されたワード線選択回路と、疑似メモリセルのワード線に接続された疑似ワード線電位固定回路とを備え、疑似ワード線電位固定回路をワード線選択回路と同様にＮＡＮＤゲートＮＡＮＤＲ（ｉ）（ｉ＝−１〜ｍ＋２）とインバータＩＮＶＲ（ｉ）（ｉ＝−１〜ｍ＋２）で構成し、疑似ワード線電位固定回路の入力は疑似メモリセルのワード線を常に非選択となるように行アドレス信号と接続されている。これにより全てのワード線を選択駆動する回路の構成を同一とすることが可能となり、行選択回路の小面積化と製造時の露光、エッチング等の影響を解消することが可能となる。【選択図】図１
2008124052.tif 000002
【特許請求の範囲】
【請求項１】
ワード線およびビット線に接続されたメモリセルをマトリクス状に配置したメモリセルアレイと、前記メモリセルアレイの外周に接するように行方向、列方向に配置され、前記メモリセルと同様の構成の疑似メモリセルと、アドレス入力に応じて所望のワード線を選択するように行アドレス信号と接続されたワード線選択回路と、前記疑似メモリセルのワード線に接続された疑似ワード線電位固定回路とを備え、
前記疑似ワード線電位固定回路を前記ワード線選択回路と同様に構成し、前記疑似ワード線電位固定回路の入力は前記疑似メモリセルのワード線を常に非選択となるように行アドレス信号と接続されたことを特徴とする半導体記憶装置。
【請求項２】
前記行アドレス信号は単一の行アドレス選択信号のみが選択状態となる複数の行アドレス信号群からなり、前記ワード線選択回路および疑似ワード線電位固定回路は複数の入力を有し、前記疑似ワード線電位固定回路の入力を同一の前記行アドレス信号群の行アドレス選択信号に接続し、かつ前記入力のうち少なくとも一つの入力を他の入力と異なる前記行アドレス選択信号に接続した請求項１記載の半導体記憶装置。
【請求項３】
前記行アドレス信号は単一の行アドレス選択信号のみが選択状態となる複数の行アドレス信号群からなり、前記ワード線選択回路および疑似ワード線電位固定回路は複数の入力を有し、前記疑似ワード線電位固定回路の入力を異なる前記行アドレス信号群の行アドレス選択信号に各々接続し、かつ前記疑似ワード線電位固定回路の入力に接続された前記行アドレス選択信号のうち少なくとも一つは非選択になるように接続された請求項１記載の半導体記憶装置。
【請求項４】
前記疑似ワード線電位固定回路の入力に接続される前記行アドレス信号は下位アドレスである請求項１、２または３記載の半導体記憶装置。
【請求項５】
ワード線およびビット線に接続されたメモリセルをマトリクス状に配置したメモリセルアレイと、前記メモリセルアレイの外周に接するように行方向、列方向に配置され、前記メモリセルと同様の構成の疑似メモリセルと、アドレス入力に応じて所望のワード線を選択するように行アドレス信号と接続されたワード線選択回路と、前記疑似メモリセルのワード線に接続された疑似ワード線電位固定回路とを備え、
前記疑似ワード線電位固定回路を前記ワード線選択回路と同様に構成し、
半導体記憶装置に入力される信号を入力とし、前記行アドレス信号の非選択状態と同様な電位を常に出力する非選択電位発生回路を備え、
前記疑似ワード線電位固定回路の入力の少なくとも一つは前記非選択電位発生回路の出力に接続されたことを特徴とする半導体記憶装置。
【請求項６】
前記非選択電位発生回路の入力は、半導体記憶装置に入力される信号のうち単一の信号が入力される請求項５記載の半導体記憶装置。
【請求項７】
前記非選択電位発生回路の入力がアドレスであるとき、前記アドレスは下位アドレスである請求項５または６記載の半導体記憶装置。
【請求項８】
前記非選択電位発生回路の入力は遷移タイミングが異なる複数の信号が入力される請求項５記載の半導体記憶装置。
【請求項９】
前記複数の信号は二つの信号からなる請求項８記載の半導体記憶装置。
【請求項１０】
前記非選択電位発生回路の入力の少なくとも一つがアドレスであるとき、前記アドレスは下位アドレスである請求項８または９記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細化に適したワード線あるいはビット線の電位を固定する半導体記憶装置に関するものである。
【背景技術】
【０００２】
半導体記憶装置のメモリセルの形状ばらつきを抑制する手段として、メモリアレイの外周にメモリセルと同一のレイアウトパターンを擬似メモリセルとして配置することにより、メモリセルとその他の回路のレイアウトパターンの相違により、メモリアレイ外周部のメモリセルに生じる製造時の露光、エッチング等の影響を解消する方法が用いられている。以下、従来の半導体記憶装置における擬似メモリセルの配置と電位の固定方法について図面を参考にしながら説明する。
【０００３】
図７は半導体記憶装置の構成を示すブロック図である。図７に示す半導体記憶装置は、メモリセルアレイ１、入力回路２、行選択回路３、列選択回路１０、および書き込み／読み出し回路１１から構成されている。
【０００４】
メモリセルアレイ１は、メモリセルＭＣ（ｉ，ｊ）（ｉ＝１〜ｍ、ｊ＝１〜ｎ）がマトリクス状に配置され、更にそれらの外周に擬似メモリセルＤＣ（ｉ，ｊ）（ｉ＝−１〜０、ｊ＝−１〜ｎ＋２，ｉ＝ｍ＋１〜ｍ＋２、ｊ＝−１〜ｎ＋２，ｉ＝１〜ｍ、ｊ＝−１〜０，ｉ＝１〜ｍ、ｊ＝ｎ＋１〜ｎ＋２）が配置され、各々ワード線ＷＬ（ｉ）（ｉ＝−１〜ｍ＋２）及びビット線ＢＬ（ｊ）（−１〜ｎ＋２）に接続されている。
【０００５】
入力回路２は、複数のアドレスからなるアドレス入力バスＡＤＤおよび複数の読み出しや書き込みの条件入力バスＭＯＤＥの信号に応じて、行選択回路３、列選択回路１０および書き込み・読み出し回路１１に行アドレスバスＡＤＤＲ及び列アドレスバスＡＤＤＣと制御信号バスＣＯＮＴを出力する。
【０００６】
行選択回路３は、入力回路２から出力された行アドレスバスＡＤＤＲを入力とし、ワード線ＷＬ（ｉ）（ｉ＝−１〜ｍ＋２）に接続されている。行アドレスバスＡＤＤＲに応じて、ワード線ＷＬ（ｉ）（ｉ＝１〜ｍ）のうち一本を選択状態に、その他を非選択状態に遷移させる。また、擬似メモリセルのみが接続されるワード線ＷＬ（ｉ）（ｉ＝−１，０，ｍ＋１，ｍ＋２）は常時非選択状態に固定されている。
【０００７】
列選択回路１０は、入力回路２から出力された列アドレスバスＡＤＤＣを入力とし、ビット線ＢＬｊ（ｊ＝１〜ｎ）と書き込み・読み出し回路１１とに接続されている。この列選択回路１０は、列アドレスバスＡＤＤＣの入力に応じて、ビット線ＢＬｊ（ｊ＝１〜ｎ）のうち書き込みあるいは読み出し対象となるビット線ＢＬｊ（ｊ＝１〜ｎ）と、書き込み・読み出し回路１１との間を導通状態にさせる。擬似メモリセルのみが接続されているビット線ＢＬ（ｊ）（ｊ＝−１，０，ｎ＋１，ｎ＋２）は常時非選択状態に固定されている。
【０００８】
書き込み・読み出し回路１１は、制御信号バスＣＯＮＴを入力とし、列選択回路１０に接続され、書き込みの際はデータ入出力ＤＡＴＡＩＯから入力されたデータを行選択回路３および列選択回路１０により選択された所望のメモリセルへ列選択回路１０を介して書き込みを行う。また、読み出し時は行選択回路３および列選択回路１０により選択された所望のメモリセルから、列選択回路１０を介してデータ入出力ＤＡＴＡＩＯへデータを出力する。
【０００９】
図８は図７の半導体記憶装置の行選択回路３の回路図を示している。行アドレスバスＡＤＤＲは、ａ本の行アドレス選択信号からなる行アドレス信号群ＡＤＤＲａ、ｂ本の行アドレス選択信号からなる行アドレス信号群ＡＤＤＲｂ、ｃ本の行アドレス選択信号からなるアドレス信号群ＡＤＤＲｃからなり各々の行アドレス信号群の中で１本の行アドレス選択信号のみが選択状態（Ｈレベル）に、その他は非選択状態（Ｌレベル）となる。３入力ＮＡＮＤゲートＮＡＮＤＲ（ｉ）（ｉ＝１〜ｍ）は、入力を行アドレス信号群ＡＤＤＲａ、ＡＤＤＲｂ、ＡＤＤＲｃを構成する各々の信号線に所望のデコードを行うよう各々接続され、出力をインバータＩＮＶＲ（ｉ）（ｉ＝１〜ｍ）の入力に各々接続し、インバータＩＮＶＲ（ｉ）（ｉ＝１〜ｍ）の出力は各々ワード線ＷＬ（ｉ）（ｉ＝１〜ｍ）に接続されている。また２入力のＮＡＮＤゲートＮＡＮＤＲ（ｉ）（ｉ＝−１，０，ｍ＋１，ｍ＋２）の出力は、ＮＡＮＤゲートＮＡＮＤＲ（ｉ）（ｉ＝−１，０，ｍ＋１，ｍ＋２）の一方の入力と、インバータＩＮＶＲ（ｉ）（ｉ＝−１，０，ｍ＋１，ｍ＋２）の入力とインバータＩＮＶＲＲ（ｉ）（ｉ＝−１，０，ｍ＋１，ｍ＋２）の入力に各々接続され、インバータＩＮＶＲＲ（ｉ）（ｉ＝−１，０，ｍ＋１，ｍ＋２）の出力はＮＡＮＤゲートＮＡＮＤＲ（ｉ）（ｉ＝１〜ｍ）のもう一方の入力に接続され、インバータＩＮＶＲ（ｉ）（ｉ＝−１，０，ｍ＋１，ｍ＋２）の出力は、ワード線ＷＬ（ｉ）（ｉ＝−１，０，ｍ＋１，ｍ＋２）に各々接続される。尚、本例ではワード線ＷＬ（ｉ）（ｉ＝−１〜ｍ＋２）が“Ｈ”レベルで選択状態、“Ｌ”レベルで非選択状態とする。
【００１０】
上記によれば、擬似メモリセルのみが配置されるワード線を常時、非選択状態にするために、例えば特許文献１に開示された電位固定回路を用いて構成することにより、回路を構成するトランジスタのゲートや論理ゲートを構成するトランジスタのゲートが直接、電源線や接地線に接続されることが無いように構成できる。これにより、微細化によりゲート酸化膜が薄膜化されても、半導体記憶装置の外部から加えられる静電気による大幅な電位変動によって、ゲート酸化膜が破壊されることが無く非選択状態を実現できる。
【特許文献１】特開昭６３−１１６４５５号公報（特願昭６１−２６２３２４号）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記先行技術の半導体記憶装置では以下の問題を有している。通常、半導体記憶装置の面積を縮小化するには、ワード線を選択、駆動する回路は各々メモリセルのピッチ内にワード線を選択、駆動する回路を構成する全ての論理ゲートやインバータを配置する必要があり、またメモリアレイ同様に製造時の露光、エッチング等の影響を解消する方法として擬似ワード線の電位を非選択に固定する回路と、擬似ワード線以外のワード線を選択、駆動する各々の回路を全て同一回路とし、同一のマスクレイアウトを行う必要がある。
【００１２】
しかしながら上記先行技術の半導体記憶装置では、擬似ワード線を非選択の電位に固定する擬似ワード線電位固定回路の構成が擬似ワード線以外のワード線を選択、駆動するワード線選択回路の構成に対し、論理ゲート数が多いため、メモリセルのピッチ内に回路をマスクレイアウトすることが難しく面積が最小化できないと言う問題がある。また擬似ワード線電位固定回路の構成と、ワード線選択回路の構成が異なり、同一のマスクレイアウトに出来ないため、製造時の露光、エッチング等の影響を解消できないと言う問題がある。
【００１３】
したがって、本発明の目的は、上記先行技術の問題を解決するものであり、擬似ワード線を非選択の電位に固定する擬似ワード線電位固定回路を構成する論理ゲートのゲートを直接、電源電位や接地電位に接続することなく、かつ擬似ワード線電位固定回路の構成と、擬似ワード線以外のワード線を選択、駆動するワード線選択回路の構成とを同一にすることを可能とし、行選択回路の小面積化を図り、更に製造時の露光、エッチング等の影響を解消することができる半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明の請求項１記載の半導体記憶装置において、ワード線に接続されたメモリセルをマトリクス状に配置したメモリセルアレイと、メモリセルアレイの外周に接するように行方向、列方向に配置され、メモリセルと同様の構成の疑似メモリセルと、アドレス入力に応じて所望のワード線を選択するように行アドレス信号と接続されたワード線選択回路と、疑似メモリセルのワード線に接続された疑似ワード線電位固定回路とを備え、疑似ワード線電位固定回路をワード線選択回路と同様に構成し、疑似ワード線電位固定回路の入力は疑似メモリセルのワード線を常に非選択となるように行アドレス信号と接続されている。
【００１５】
この構成によれば、疑似ワード線電位固定回路をワード線選択回路と同様に構成し、疑似ワード線電位固定回路の入力は疑似メモリセルのワード線を常に非選択となるように行アドレス信号と接続されているので、擬似メモリセルのワード線を非選択の電位に固定する擬似ワード線電位固定回路を構成する論理ゲートのゲートを直接、電源電位や接地電位に接続することなく、また回路構成を、ワード線選択回路の構成と同一にすることが可能となる。このように、回路構成を同一にできるため、マスクレイアウトも同一にすることが可能となり、ワード線選択回路の小面積化と製造時の露光、エッチング等の影響の解消を図ることができる。
【００１６】
請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、行アドレス信号は単一の行アドレス選択信号のみが選択状態となる複数の行アドレス信号群からなり、ワード線選択回路および疑似ワード線電位固定回路は複数の入力を有し、疑似ワード線電位固定回路の入力を同一の行アドレス信号群の行アドレス選択信号に接続し、かつ入力のうち少なくとも一つの入力を他の入力と異なる行アドレス選択信号に接続している。
【００１７】
この構成によれば、疑似ワード線電位固定回路の入力を同一の行アドレス信号群の行アドレス選択信号に接続し、かつ入力のうち少なくとも一つの入力を他の入力と異なる行アドレス選択信号に接続しているので、疑似ワード線を非選択の電位に固定することができ、請求項１と同様の効果が得られる。
【００１８】
請求項３記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、行アドレス信号は単一の行アドレス選択信号のみが選択状態となる複数の行アドレス信号群からなり、ワード線選択回路および疑似ワード線電位固定回路は複数の入力を有し、疑似ワード線電位固定回路の入力を異なる行アドレス信号群の行アドレス選択信号に各々接続し、かつ疑似ワード線電位固定回路の入力に接続された行アドレス選択信号のうち少なくとも一つは非選択になるように接続されている。
【００１９】
この構成によれば、疑似ワード線電位固定回路の入力を異なる行アドレス信号群の行アドレス選択信号に各々接続し、かつ疑似ワード線電位固定回路の入力に接続された行アドレス選択信号のうち少なくとも一つは非選択になるように接続されているので、疑似ワード線を非選択の電位に固定することができ、請求項１と同様の効果が得られる。また、一つの行アドレス選択信号に疑似ワード線電位固定回路の入力が集中接続されることなく、配線の負荷容量を複数の行アドレス選択信号に分散できるため、擬似ワード線電位固定回路に接続される行アドレス選択信号と、擬似ワード線電位固定回路に接続されない行アドレス選択信号との遷移時間の差異を解消できるという効果が得られる。
【００２０】
請求項４記載の半導体記憶装置は、請求項１、２または３記載の半導体記憶装置において、疑似ワード線電位固定回路の入力に接続される行アドレス信号は下位アドレスである。
【００２１】
この構成によれば、疑似ワード線電位固定回路の入力に接続される行アドレス信号は下位アドレスであるので、メモリ容量の増減が行われても疑似ワード線電位固定回路の入力の接続を変更する必要がなくメモリ容量の増減を容易に図れる。
【００２２】
請求項５記載の半導体記憶装置は、ワード線およびビット線に接続されたメモリセルをマトリクス状に配置したメモリセルアレイと、メモリセルアレイの外周に接するように行方向、列方向に配置され、メモリセルと同様の構成の疑似メモリセルと、アドレス入力に応じて所望のワード線を選択するように行アドレス信号と接続されたワード線選択回路と、疑似メモリセルのワード線に接続された疑似ワード線電位固定回路とを備え、疑似ワード線電位固定回路をワード線選択回路と同様に構成し、半導体記憶装置に入力される信号を入力とし、行アドレス信号の非選択状態と同様な電位を常に出力する非選択電位発生回路を備え、疑似ワード線電位固定回路の入力の少なくとも一つは非選択電位発生回路の出力に接続されている。
【００２３】
この構成によれば、疑似ワード線電位固定回路をワード線選択回路と同様に構成し、半導体記憶装置に入力される信号を入力とし、行アドレス信号の非選択状態と同様な電位を常に出力する非選択電位発生回路を備え、疑似ワード線電位固定回路の入力の少なくとも一つは非選択電位発生回路の出力に接続されているので、擬似メモリセルのワード線を非選択の電位に固定する擬似ワード線電位固定回路を構成する論理ゲートのゲートを直接、電源電位や接地電位に接続することなく、また回路構成を、ワード線選択回路の構成と同一にすることが可能となる。このように、回路構成を同一にできるため、マスクレイアウトも同一にすることが可能となり、ワード線選択回路の小面積化と製造時の露光、エッチング等の影響の解消を図ることができる。更に擬似ワード線電位固定回路の入力信号が、ワード線選択回路に接続されることがなく、ワード線選択回路に接続された行アドレス選択信号との遷移時間の差異を解消できるという効果が得られる。
【００２４】
請求項６記載の半導体記憶装置は、請求項５記載の半導体記憶装置において、非選択電位発生回路の入力は、半導体記憶装置に入力される信号のうち単一の信号が入力される。
【００２５】
この構成によれば、非選択電位発生回路の入力は、半導体記憶装置に入力される信号のうち単一の信号が入力されるので、例えばアドレス入力バスあるいは読み出しや書き込み条件入力バスのうち何れかの信号を入力することができる。
【００２６】
請求項７記載の半導体記憶装置は、請求項５または６記載の半導体記憶装置において、非選択電位発生回路の入力がアドレスであるとき、アドレスは下位アドレスである。
【００２７】
この構成によれば、非選択電位発生回路の入力がアドレスであるとき、アドレスは下位アドレスであるので、メモリ容量の増減が行われても半導体記憶装置に入力される行アドレス信号と非選択電位発生回路に入力される電位固定信号の接続を変更する必要がなく、メモリ容量の増減を容易に図れる。
【００２８】
請求項８記載の半導体記憶装置は、請求項５記載の半導体記憶装置において、非選択電位発生回路の入力は遷移タイミングが異なる複数の信号が入力される。
【００２９】
この構成によれば、非選択電位発生回路の入力は遷移タイミングが異なる複数の信号が入力されるので、非選択電位発生回路における種々の信号遷移時間、配線負荷等の影響を受けることなく、擬似アドレス信号が安定して非選択状態を保持できる。
【００３０】
請求項９記載の半導体記憶装置は、請求項８記載の半導体記憶装置において、前記複数の信号は二つの信号からなる。この構成によれば、請求項８と同様の効果が得られる。
【００３１】
請求項１０記載の半導体記憶装置は、請求項８または９記載の半導体記憶装置において、非選択電位発生回路の入力の少なくとも一つがアドレスであるとき、アドレスは下位アドレスである。
【００３２】
この構成によれば、非選択電位発生回路の入力の少なくとも一つがアドレスであるとき、アドレスは下位アドレスであるので、メモリ容量の増減が行われても半導体記憶装置に入力されるアドレス信号と非選択電位発生回路に入力される電位固定信号の接続を変更する必要がなく、メモリ容量の増減を容易に図れる。
【発明の効果】
【００３３】
以上のように、本発明によれば、擬似ワード線を非選択の電位に固定する疑似ワード線電位固定回路を構成する論理ゲートのゲートを直接、電源電位や接地電位に接続することなく、擬似ワード線電位固定回路の回路構成と、擬似ワード線以外のワード線を選択、駆動するワード線選択回路の回路構成とを同一にすることを可能とし、行選択回路の小面積化と製造時の露光、エッチング等の影響を解消する半導体記憶装置を実現できる。
【発明を実施するための最良の形態】
【００３４】
（実施の形態１）
本発明の実施の形態１を図１に基づいて説明する。図１は本発明の実施の形態１に係る半導体記憶装置（図７参照）の行選択回路３を示す回路図である。なお、半導体記憶装置のブロック図の構成は図７を参照し、その説明を省略する。
【００３５】
行選択回路３は、アドレス入力に応じて所望のワード線を選択するように行アドレス信号と接続されたワード線選択回路と、疑似メモリセルのワード線に接続され、ワード線選択回路と同様に構成された疑似ワード線電位固定回路とを備えている。また、疑似ワード線電位固定回路の入力は疑似メモリセルのワード線を常に非選択となるように行アドレス信号と接続されている。
【００３６】
図１に示すように、複数のアドレス信号からなり、複数のアドレス信号中の一本のみが選択状態のＨレベルとなるアドレス群が複数設けられた行アドレス信号群ＡＤＤＲと、擬似ワード線および擬似ワード線以外を選択、駆動する回路（疑似ワード線電位固定回路、ワード線選択回路）を各々ＮＡＮＤゲートＮＡＮＤＲ（ｉ）（ｉ＝−１〜ｍ＋２）とインバータＩＮＶＲ（ｉ）（ｉ＝−１〜ｍ＋２）で構成し、擬似ワード線を選択、駆動する回路のＮＡＮＤゲートの入力を同一アドレス群のアドレス信号に接続する。
【００３７】
この場合、行選択回路は、ａ本の行アドレス選択信号からなる行アドレス信号群ＡＤＤＲａ、ｂ本の行アドレス選択信号からなる行アドレス信号群ＡＤＤＲｂ、ｃ本の行アドレス選択信号からなる行アドレス信号群ＡＤＤＲｃとからなる行アドレスバスＡＤＤＲを入力とする３入力ＮＡＮＤゲートＮＡＮＤＲ（ｉ）（ｉ＝−１〜ｍ＋２）と、ＮＡＮＤゲートＮＡＮＤＲ（ｉ）（ｉ＝−１〜ｍ＋２）の出力を各々入力に接続するインバータＩＮＶＲ（ｉ）（ｉ＝−１〜ｍ＋２）からなり、インバータＩＮＶＲ（ｉ）（ｉ＝−１〜ｍ＋２）の出力は各々ワード線ＷＬ（ｉ）（ｉ＝−１〜ｍ＋２）に接続される。ここでワード線ＷＬ（ｉ）（−１，０，ｍ＋１，ｍ＋２）は上記背景技術で説明した擬似ワード線になっている。
【００３８】
ワード線選択回路として３入力ＮＡＮＤゲートＮＡＮＤＲ（ｉ）（ｉ＝１〜ｍ）の各々入力は、行アドレス信号群ＡＤＤＲａ、ＡＤＤＲｂ、ＡＤＤＲｃを構成する行アドレス選択信号の中からアドレス入力に応じて所望のワード線ＷＬ（ｉ）（ｉ＝１〜ｍ）が選択されるようにそれぞれのアドレス信号群の中の１本の行アドレス選択信号のみが接続されている。疑似ワード線電位固定回路として３入力ＮＡＮＤゲートＮＡＮＤＲ（ｉ）（ｉ＝−１，０，ｍ＋１，ｍ＋２）の各々の入力は全て同じ行アドレス信号群ＡＤＤＲａの行アドレス選択信号に接続され、少なくとも３入力中の１入力は他の入力と異なる行アドレス選択信号に接続されている。
【００３９】
この結果、行アドレス信号群ＡＤＤＲａのうち選択状態（Ｈレベル）になる行アドレス選択信号は、１本のみであるため、３入力ＮＡＮＤゲートＮＡＮＤＲ（ｉ）（ｉ＝−１，０，ｍ＋１，ｍ＋２）の入力のうち少なくとも１入力は必ず非選択状態（Ｌレベル）となるため、ＮＡＮＤゲートＮＡＮＤＲ（ｉ）（ｉ＝−１，０，ｍ＋１，ｍ＋２）の出力は常にＨレベルとなり、インバータＩＮＶＲ（ｉ）（ｉ＝−１，０、ｍ＋１，ｍ＋２）の出力は常に非選択のＬレベルとなる。
【００４０】
上記のように本実施の形態によれば、擬似ワード線を非選択の電位に固定する擬似ワード線電位固定回路を構成する論理ゲートのゲートを直接、電源電位や接地電位に接続することなく、また擬似ワード線電位固定回路の構成と、擬似ワード線以外のワード線を選択、駆動するワード線選択回路の構成とを同一にすることが可能となるため、マスクレイアウトも同一にすることが可能となる。
【００４１】
本実施の形態では、３入力ＮＡＮＤゲートＮＡＮＤＲ（ｉ）（ｉ＝−１，０，ｍ＋１，ｍ＋２）の全ての入力を行アドレス信号群ＡＤＤＲａの同一行アドレス選択信号に接続したが、同一行アドレス信号群の中で異なる行アドレス選択信号に各々の入力を接続することで、一つの行アドレス選択信号に複数のＮＡＮＤゲートが集中接続されることなく、配線の負荷容量を複数の行アドレス選択信号に分散できる。このため、擬似ワード線の電位を固定するＮＡＮＤゲートが接続される行アドレス選択信号と、擬似ワード線の電位を固定するＮＡＮＤゲートが接続されていない行アドレス選択信号との遷移時間の差異を解消できるという効果が得られる。
【００４２】
また、本実施の形態では、３入力ＮＡＮＤゲートＮＡＮＤＲ（ｉ）（ｉ＝−１，０，ｍ＋１，ｍ＋２）の全ての入力を行アドレス信号群ＡＤＤＲａの行アドレス選択信号に接続したが、疑似ワード線電位固定回路の入力を異なる行アドレス信号群の行アドレス選択信号に各々接続し、かつ疑似ワード線電位固定回路の入力に接続された行アドレス選択信号のうち少なくとも一つは非選択になるように接続してもよい。すなわち、３入力のうち少なくとも２入力を同一の行アドレス信号群の行アドレス選択信号に接続し、２入力以外の他の入力は２入力が接続された行アドレス信号群以外のアドレス信号群の行アドレス選択信号に接続しても同様な効果が得られる。
【００４３】
さらに、本実施の形態において、行アドレス信号群ＡＤＤＲａ、ＡＤＤＲｂ、ＡＤＤＲｃの順に下位から上位に向けてアドレスが配置されていた場合、３入力ＮＡＮＤゲートＮＡＮＤＲ（ｉ）（ｉ＝−１，０，ｍ＋１，ｍ＋２）の入力を接続する行アドレス信号群は下位アドレスのアドレス信号群に接続することでメモリ容量の増減が行われても３入力ＮＡＮＤゲートＮＡＮＤＲ（ｉ）（ｉ＝−１，０，ｍ＋１，ｍ＋２）の入力の接続を変更する必要がなく容易にメモリ容量の増減に対応できる効果が得られる。
【００４４】
（実施の形態２）
本発明の実施の形態２を図２〜図４に基づいて説明する。図２は本発明の実施の形態２に係る半導体記憶装置の構成を示すブロック図である。
【００４５】
図２に示すように本実施の形態の半導体記憶装置は、メモリセルアレイ１、入力回路４、非選択電位発生回路５、行選択回路６、列選択回路１０、および書き込み／読み出し回路１１から構成されている。メモリセルアレイ１、列選択回路１０、および書き込み／読み出し回路１１については、背景技術の形態の半導体記憶装置のブロック図（図７）と同様であるので、同一の符号を付してその説明を省略する。
【００４６】
行選択回路６は、アドレス入力に応じて所望のワード線を選択するように行アドレス信号と接続されたワード線選択回路と、疑似メモリセルのワード線に接続され、ワード線選択回路と同様に構成された疑似ワード線電位固定回路とを備えている。また、非選択電位発生回路５は、半導体記憶装置に入力される信号を入力とし、行アドレス信号の非選択状態と同様な電位を常に出力するもので、疑似ワード線電位固定回路の入力の少なくとも一つは非選択電位発生回路５の出力に接続されている。
【００４７】
この場合、入力回路４は、複数のアドレスからなるアドレス入力バスＡＤＤおよび複数の読み出しや書き込みの条件入力バスＭＯＤＥの信号に応じて、非選択電位発生回路５、行選択回路６、列選択回路１０および書き込み・読み出し回路１１に電位固定信号ＡＤＰ、行アドレスバスＡＤＤＲ及び列アドレスバスＡＤＤＣと制御信号バスＣＯＮＴを出力する。ここで電位固定信号ＡＤＰは、アドレス入力バスＡＤＤあるいは読み出しや書き込みの条件入力バスＭＯＤＥのうち何れかの信号と同一になっている。
【００４８】
非選択電位発生回路５は、入力回路４から出力された電位固定信号ＡＤＰを入力とし、行選択回路６に擬似アドレス信号ＡＤＤＲｐを出力する。
【００４９】
行選択回路６は、入力回路４から出力された行アドレスバスＡＤＤＲと、非選択電位発生回路５から出力された擬似アドレス信号ＡＤＤＲｐを入力とし、ワード線ＷＬ（ｉ）（ｉ＝−１〜ｍ＋２）に接続されている。行アドレスバスＡＤＤＲに応じて、ワード線ＷＬ（ｉ）（ｉ＝１〜ｍ）のうち一本を選択状態に、その他を非選択状態に遷移させる。また、擬似メモリセルのみが接続されるワード線ＷＬ（ｉ）（ｉ＝−１，０，ｍ＋１，ｍ＋２）は常時非選択状態に固定されている。
【００５０】
図３は図２の半導体記憶装置の非選択電位発生回路５の回路図を示している。入力信号ＡＤＰは、アドレス入力バスＡＤＤあるいは読み出しや書き込みの条件入力バスＭＯＤＥのうち何れかの信号と同一になっており、インバータＩＮＶＰａの入力と２入力ＮＡＮＤゲートＮＡＮＤＰの一方の入力に入力され、インバータＩＮＶＰａの出力は２入力ＮＡＮＤゲートＮＡＮＤＰのもう一方の入力に入力され、２入力ＮＡＮＤゲートＮＡＮＤＰの出力はインバータＩＮＶＰｂに入力され、インバータＩＮＶＰｂの出力は擬似アドレス信号ＡＤＤＲｐに接続される。
【００５１】
図４は図２の半導体記憶装置の行選択回路６の回路図を示している。上記実施の形態１の半導体記憶装置の行選択回路６（図１）と異なるのは、擬似アドレス信号ＡＤＤＲｐが設けられたこと、３入力ＮＡＮＤゲートＮＡＮＤＲ（ｉ）（ｉ＝−１，０，ｍ＋１，ｍ＋２）の各々の入力が擬似アドレス信号ＡＤＤＲｐに接続されたことであり、他の構成要素、接続については行選択回路６（図１）と同様であり、同一符号を付して説明を省略する。
【００５２】
この結果、非選択電位発生回路５において、電位固定信号ＡＤＰにアドレス入力バスＡＤＤあるいは読み出しや書き込みの条件入力バスＭＯＤＥのうち何れの信号が入力され、ＨレベルあるいはＬレベルに遷移しても擬似アドレス信号ＡＤＤＲｐは常にＬレベルにすることが可能となり、図４に示す行選択回路６において、３入力ＮＡＮＤゲートＮＡＮＤＲ（ｉ）（ｉ＝−１，０，ｍ＋１，ｍ＋２）の入力は全て非選択状態（Ｌレベル）となるため、ＮＡＮＤゲートＮＡＮＤＲ（ｉ）（ｉ＝−１，０，ｍ＋１，ｍ＋２）の出力は常にＨレベルとなり、インバータＩＮＶＲ（ｉ）（ｉ＝−１，０、ｍ＋１，ｍ＋２）の出力は常に非選択のＬレベルとなる。
【００５３】
上記のように本実施の形態によれば、擬似ワード線を非選択の電位に固定する擬似ワード線電位固定回路を構成する論理ゲートのゲートを直接、電源電位や接地電位に接続することなく、また擬似ワード線電位固定回路の構成と、擬似ワード線以外のワード線を選択、駆動するワード線選択回路の構成とを同一にすることが可能となるため、マスクレイアウトも同一にすることが可能となる。更に擬似ワード線の電位を固定するＮＡＮＤゲートの入力を行アドレス選択信号に接続しないため、擬似ワード線の電位を固定するＮＡＮＤゲートが接続されていない行アドレス選択信号との遷移時間の差異を完全に解消できるという効果が得られる。
【００５４】
さらに、本実施の形態において、電位固定信号ＡＤＰに、アドレス入力バスＡＤＤの何れかのアドレス信号が入力される場合、下位アドレスを電位固定信号ＡＤＰに入力することで、メモリ容量の増減が行われてもアドレス入力バスＡＤＤのアドレス信号と電位固定信号ＡＤＰの接続を変更する必要がなく容易にメモリ容量の増減に対応できる効果が得られる。
【００５５】
（実施の形態３）
本発明の実施の形態３を図５に基づいて説明する。図５は本発明の実施の形態３に係る半導体記憶装置の構成を示すブロック図である。
【００５６】
図５に示すように本実施の形態の半導体記憶装置は、メモリセルアレイ１、行選択回路６、入力回路７、非選択電位発生回路８、列選択回路１０、および書き込み／読み出し回路１１から構成されている。メモリセルアレイ１、列選択回路１０、および書き込み／読み出し回路１１については、背景技術の形態の半導体記憶装置のブロック図（図７）と同様であり、行選択回路６については実施の形態２の構成と同様であるので、同一の符号を付してその説明を省略する。また、非選択電位発生回路８は、実施の形態２と同様に半導体記憶装置に入力される信号を入力とし、行アドレス信号の非選択状態と同様な電位を常に出力するもので、疑似ワード線電位固定回路の入力の少なくとも一つは非選択電位発生回路８の出力に接続されている。
【００５７】
この場合、入力回路７は、複数のアドレスからなるアドレス入力バスＡＤＤおよび複数の読み出しや書き込みの条件入力バスＭＯＤＥの信号に応じて、行選択回路６、非選択電位発生回路８、列選択回路１０および書き込み・読み出し回路１１に行アドレスバスＡＤＤＲ、電位固定信号ＡＤＰおよびＭＤＰ、列アドレスバスＡＤＤＣと制御信号バスＣＯＮＴを出力する。ここで電位固定信号ＡＤＰおよびＭＤＰは、アドレス入力バスＡＤＤあるいは読み出しや書き込みの条件入力バスＭＯＤＥのうち何れかの信号と同一であり、電位固定信号ＡＤＰとＭＤＰには各々遷移タイミングが異なる信号が入力されている。
【００５８】
非選択電位発生回路８は、入力回路７から出力された電位固定信号ＡＤＰおよびＭＤＰを入力とし、行選択回路６に擬似アドレス信号ＡＤＤＲｐを出力する。
【００５９】
図６は図５の半導体記憶装置の非選択電位発生回路８の回路図を示している。電位固定信号ＡＤＰは、アドレス入力バスＡＤＤあるいは読み出しや書き込みの条件入力バスＭＯＤＥのうち何れかの信号が入力され、インバータＩＮＶＡＤａの入力と２入力ＮＡＮＤゲートＮＡＮＤＡＤの一方の入力に入力され、インバータＩＮＶＡＤａの出力は２入力ＮＡＮＤゲートＮＡＮＤＡＤのもう一方の入力に入力され、２入力ＮＡＮＤゲートＮＡＮＤＡＤの出力はインバータＩＮＶＡＤｂに入力される。電位固定信号ＭＤＰは、アドレス入力バスＡＤＤあるいは読み出しや書き込みの条件入力バスＭＯＤＥのうち何れかの信号で電位固定信号ＡＤＰとは遷移タイミングが異なる信号が入力され、インバータＩＮＶＭＤａの入力と２入力ＮＡＮＤゲートＮＡＮＤＭＤの一方の入力に入力され、インバータＩＮＶＭＤａの出力は２入力ＮＡＮＤゲートＮＡＮＤＭＤのもう一方の入力に入力され、２入力ＮＡＮＤゲートＮＡＮＤＭＤの出力はインバータＩＮＶＭＤｂに入力される。インバータＩＮＶＡＤｂの出力は２入力ＮＡＮＤゲートＮＡＮＤＡＭの一方の入力に入力され、インバータＩＮＶＭＤｂの出力は２入力ＮＡＮＤゲートＮＡＮＤＡＭのもう一方の入力に入力され、２入力ＮＡＮＤゲートＮＡＮＤＡＭの出力はインバータＩＮＶＡＭの入力に入力され、インバータＩＮＶＡＭの出力は擬似アドレス信号ＡＤＤＲｐに接続される。
【００６０】
非選択電位発生回路８において、電位固定信号ＡＤＰにアドレス入力バスＡＤＤあるいは読み出しや書き込みの条件入力バスＭＯＤＥのうち何れの信号が入力され、ＨレベルあるいはＬレベルに遷移してもインバータＩＮＶＡＤｂの出力は常にＬレベルとなり、同様に、電位固定信号ＭＤＰにアドレス入力バスＡＤＤあるいは読み出しや書き込みの条件入力バスＭＯＤＥのうち何れの信号が入力され、ＨレベルあるいはＬレベルに遷移してもインバータＩＮＶＭＤｂの出力は常にＬレベルとなり、擬似アドレス信号ＡＤＤＲｐは常にＬレベルとすることができる。
【００６１】
ここで、２入力ＮＡＮＤゲートＮＡＮＤＡＭの入力は、遷移タイミングが異なる２つの電位固定信号ＡＤＰおよびＭＤＰを元とする信号が入力されるため、例えば電位固定信号ＡＤＰが遷移する際に一次的に２入力ＮＡＮＤゲートＮＡＮＤＡＤの出力電位が不安定になり、最悪の場合にＨレベルがインバータＩＮＶＡＤｂから出力されても、電位固定信号ＭＤＰを信号元とするインバータＩＮＶＭＤｂはＬレベルのため、擬似アドレス信号ＡＤＤＲｐは安定してＬレベルとすることができる。
【００６２】
この結果、図４に示す行選択回路６において、擬似アドレス信号ＡＤＤＲｐを入力とする３入力ＮＡＮＤゲートＮＡＮＤＲ（ｉ）（ｉ＝−１，０，ｍ＋１，ｍ＋２）の入力は全て非選択状態（Ｌレベル）となるため、ＮＡＮＤゲートＮＡＮＤＲ（ｉ）（ｉ＝−１，０，ｍ＋１，ｍ＋２）の出力は常にＨレベルとなり、インバータＩＮＶＲ（ｉ）（ｉ＝−１，０、ｍ＋１，ｍ＋２）の出力は常に非選択のＬレベルとなる。
【００６３】
上記のように本実施の形態によれば、擬似ワード線を非選択の電位に固定する擬似ワード線選択回路を構成する論理ゲートのゲートを直接、電源電位や接地電位に接続することなく、また擬似ワード線電位固定回路の構成と、擬似ワード線以外のワード線を選択、駆動するワード線選択回路の構成とを同一にすることが可能となるため、マスクレイアウトも同一にすることが可能となる。また、擬似ワード線の電位を固定するＮＡＮＤゲートの入力を行アドレス選択信号に接続しないため、擬似ワード線の電位を固定するＮＡＮＤゲートが接続されていない行アドレス選択信号との遷移時間の差異を完全に解消できるという効果が得られる。加えて、電源固定回路における種々の信号遷移時間、配線負荷等の影響を受けることなく、擬似アドレス信号が安定して非選択状態を保持できる。
【００６４】
さらに、本実施の形態において、電位固定信号ＡＤＰに、アドレス入力バスＡＤＤの何れかのアドレス信号が入力される場合、下位アドレスを電位固定信号ＡＤＰに入力することで、メモリ容量の増減が行われてもアドレス入力バスＡＤＤのアドレス信号と電位固定信号ＡＤＰの接続を変更する必要がなく容易にメモリ容量の増減に対応できる効果が得られる。
【産業上の利用可能性】
【００６５】
本発明に係る半導体記憶装置は、擬似ワード線を非選択の電位に固定する回路を構成する論理ゲートのゲートを直接、電源電位や接地電位に接続することなく、擬似ワード線を非選択の電位に固定する回路構成と、擬似ワード線以外のワード線を選択、駆動する回路構成とを同一にすることを可能とし、行選択回路の小面積化と製造時の露光、エッチング等の影響を解消する技術として有用である。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態１に係る行選択回路の構成を示す図である。
【図２】本発明の実施の形態２に係る半導体記憶装置の構成を示すブロック図である。
【図３】本発明の実施の形態２に係る電位固定回路の構成を示す図である。
【図４】本発明の実施の形態２に係る行選択回路の構成を示す図である。
【図５】本発明の実施の形態３に係る半導体記憶装置の構成を示すブロック図である。
【図６】本発明の実施の形態３に係る電位固定回路を示す図である。
【図７】先行技術および実施の形態１に係る半導体記憶装置の構成を示すブロック図である。
【図８】先行技術の行選択回路の構成を示す図である。
【符号の説明】
【００６７】
１  メモリセルアレイ
２，４，７  入力回路
３，６  行選択回路
５，８  非選択電位発生回路
１０  列選択回路
１１  書き込み・読み出し回路
ＭＣ（ｉ，ｊ）  メモリセル
ＤＣ（ｉ，ｊ）  擬似メモリセル
【図１】
2008124052.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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