(57)【要約】【課題】システム・イン・パッケージ製品を組立てた後におけるメモリチップのテストをメモリチップに搭載しているテスト回路のみで明確にテストすることができ、他の集積回路チップの設計効率を向上させる。【解決手段】多ビット構成のメモリチップ１０と他の集積回路チップ２０とをボンディングワイア２２により電気的に接続してＳｉＰ製品として組立てられた半導体装置であって、ＳｉＰ製品として組立てられた後におけるメモリチップのテストに必要なテスト回路１２が、メモリチップのみに搭載されており、他の集積回路チップには搭載されていない。【選択図】    図１
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【特許請求の範囲】
【請求項１】
メモリチップと他の集積回路チップとを電気的に接続してシステム・イン・パッケージ製品として組立てられた半導体装置であって、前記システム・イン・パッケージ製品として組立てられた後における前記メモリチップのテストに必要なテスト回路が、前記メモリチップのみに搭載されており、他の集積回路チップには搭載されていないことを特徴とする半導体装置。
【請求項２】
メモリチップと他の集積回路チップとを電気的に接続してシステム・イン・パッケージ製品として組立てられた半導体装置であって、前記システム・イン・パッケージ製品として組立てられた後における前記メモリチップのテストにより前記各チップ上の入出力セルまたはチップ相互接続用のボンディングワイアのいずれに不良が存在するかを検出する検出回路を具備することを特徴とする半導体装置。
【請求項３】
メモリチップと他の集積回路チップとを電気的に接続してなるシステム・イン・パッケージ製品として組立てられた半導体装置であって、前記システム・イン・パッケージ製品として組立てられた後におけるメモリチップのテストにより前記各チップ上の入出力セルまたはチップ相互接続用のボンディングワイアのいずれかに不良が検出された場合に置き換えるために設けられたスペア用のボンディングワイアおよびスペア用の入出力セルと、前記スペア用の入出力セルを使用するように接続経路をシフトさせるために搭載された制御回路とを具備することを特徴とする半導体装置。
【請求項４】
メモリチップと他の集積回路チップとを電気的に接続してシステム・イン・パッケージ製品として組立てられた半導体装置のテスト方法であって、前記システム・イン・パッケージ製品として組立てられた後における前記メモリチップのテストにより前記各チップ上の入出力セルまたはチップ相互接続用のボンディングワイアのいずれに不良が存在するかを検出することを具備することを特徴とする半導体装置のテスト方法。
【請求項５】
メモリチップと他の集積回路チップとを電気的に接続してなるシステム・イン・パッケージ製品として組立てられた半導体装置のテスト方法であって、前記システム・イン・パッケージ製品として組立てられた後におけるメモリチップのテストにより前記各チップ上の入出力セルまたはチップ相互接続用のボンディングワイアのいずれかに不良が検出された結果に基づいて、予め設けられたスペア用のボンディングワイアおよびスペア用の入出力セルに置き換えて使用するように接続経路をシフトさせることにより、入出力セルおよび／またはボンディングワイアの不良を救済することを特徴とする半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に複数の半導体チップを相互接続して同一パッケージに収容したシステム・イン・パッケージ（ＳｉＰ）構造を有する半導体装置のテスト回路およびテスト方法に関するもので、例えばメモリチップとロジックチップを搭載したＳｉＰ製品に使用されるものである。
【背景技術】
【０００２】
従来、メモリチップと他の集積回路チップを積層したＳｉＰ製品が知られている。例えばＤＲＡＭ等の汎用メモリチップとロジックチップを組み合わせたＳｉＰ製品は、通常は、ロジックチップの中央付近にメモリチップを積層し、両チップ間をボンディングワイアで接続している。このようなＳｉＰ製品において、汎用メモリチップは、通常はデータビット幅が少なく、メモリチップとしてのテストに必要な端子（ピン）を全てパッドとして形成することができるので、テストに際してチップとしてのノーマルファンクションを実施すればよい。しかし、データ転送速度を向上させるために汎用メモリチップのデータビット幅を多くした場合、テストに必要なピンを全てパッドとして形成することは、チップサイズの増大またはテスタによるテストが不可能になる等の問題が発生する。そこで、従来のシステム・オン・シリコン（ＳｏＣ）タイプのメモリ混載チップのメモリテストと同様に、メモリチップに自己テスト用のテスト回路の搭載が必要となってくる。また、ロジックチップには、ＳｉＰ製品の組立て後にメモリチップへのアクセステスト（動作スピードテスト／モジュールバーイン等）を実施するためのテスト回路の搭載が必要である。
【０００３】
このように、汎用メモリチップのデータビットを多くした場合のＳｉＰ製品の設計では、メモリチップ、ロジックチップの双方に、メモリチップテスト用のテスト回路を搭載する必要があるが、ロジックチップに本来必要がない汎用メモリチップのためのテスト回路を搭載しなければならない。
【０００４】
しかし、メモリチップ、ロジックチップにそれぞれテスト回路を搭載すると、メモリチップのテストは可能となるが、不良が発生した場合に、メモリチップ内の不良なのか、メモリチップとロジックチップ間のＩ／Ｏセルおよび／またはボンディングワイアでの不良なのかを判定することができない。
【０００５】
そこで、従来、多ビット構成のメモリチップ、ロジックチップそれぞれのＩ／Ｏセルにスキャンテストが実施できるようにスキャン回路を搭載している。しかし、このような構成では、それぞれのチップ内でのＩ／Ｏセルの動作確認はできるが、ボンディングワイアを通してのチップ間の接続テストはできない。そのため、ＳｉＰ製品の組立て後におけるワイアボンディングの不良検出ができない。
【０００６】
また、仮にロジックチップによりＩ／Ｏセルおよび／またはボンディングワイアの不良を検出できるように構成したとしても、ボンディングワイアの不良に対応するワイアボンディング不良救済回路を搭載していないと、ボンディングワイアの不良を救済することができない。
【０００７】
なお、ＳｉＰ製品に予備のＩ／Ｏパッドを配設することによってメタル配線により入出力の切り換えを可能とした点が特許文献１に開示されている。
【特許文献１】特開２００５−２６５６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は前記した従来の問題点を解決すべくなされたもので、多ビット構成のメモリチップと他の集積回路チップとを電気的に接続してなるＳｉＰ製品を組立てた後におけるメモリチップのテストをメモリチップに搭載しているテスト回路のみで明確にテストすることができ、他の集積回路チップの設計効率を向上させることが可能になる半導体装置を提供することを目的とする。
【０００９】
また、本発明の他の目的は、ＳｉＰ製品を組立てた後におけるメモリチップのテストにより、チップ上のＩ／Ｏセルまたはチップ相互接続用のボンディングワイアのいずれかに不良がある場合を特定でき、Ｉ／Ｏセルまたはボンディングワイアの不良を救済でき、ＳｉＰ製品の歩留りを向上し得る半導体装置のテスト方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置は、メモリチップと他の集積回路チップとを電気的に接続してシステム・イン・パッケージ製品として組立てられた半導体装置であって、前記システム・イン・パッケージ製品として組立てられた後における前記メモリチップのテストに必要なテスト回路が、前記メモリチップのみに搭載されており、他の集積回路チップには搭載されていないことを特徴とする。
【００１１】
本発明の半導体装置は、メモリチップと他の集積回路チップとを電気的に接続してシステム・イン・パッケージ製品として組立てられた半導体装置であって、前記システム・イン・パッケージ製品として組立てられた後における前記メモリチップのテストにより前記各チップ上の入出力セルまたはチップ相互接続用のボンディングワイアのいずれに不良が存在するかを検出する検出回路を具備することを特徴とする。
【００１２】
本発明の半導体装置は、メモリチップと他の集積回路チップとを電気的に接続してなるシステム・イン・パッケージ製品として組立てられた半導体装置であって、前記システム・イン・パッケージ製品として組立てられた後におけるメモリチップのテストにより前記各チップ上の入出力セルまたはチップ相互接続用のボンディングワイアのいずれかに不良が検出された場合に置き換えるために設けられたスペア用のボンディングワイアおよびスペア用の入出力セルと、前記スペア用の入出力セルを使用するように接続経路をシフトさせるために搭載された制御回路とを具備することを特徴とする。
【００１３】
本発明の半導体装置のテスト方法は、メモリチップと他の集積回路チップとを電気的に接続してシステム・イン・パッケージ製品として組立てられた半導体装置のテスト方法であって、前記システム・イン・パッケージ製品として組立てられた後における前記メモリチップのテストにより前記各チップ上の入出力セルまたはチップ相互接続用のボンディングワイアのいずれに不良が存在するかを検出することを具備することを特徴とする。
【００１４】
本発明の半導体装置のテスト方法は、メモリチップと他の集積回路チップとを電気的に接続してなるシステム・イン・パッケージ製品として組立てられた半導体装置のテスト方法であって、前記システム・イン・パッケージ製品として組立てられた後におけるメモリチップのテストにより前記各チップ上の入出力セルまたはチップ相互接続用のボンディングワイアのいずれかに不良が検出された結果に基づいて、予め設けられたスペア用のボンディングワイアおよびスペア用の入出力セルに置き換えて使用するように接続経路をシフトさせることにより、入出力セルおよび／またはボンディングワイアの不良を救済することを特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置によれば、多ビット構成のメモリチップと他の集積回路チップとを電気的に接続してなるＳｉＰ製品を組立てた後におけるメモリチップのテストをメモリチップに搭載しているテスト回路のみで明確にテストすることができ、他の集積回路チップの設計効率を向上させることできる。
【００１６】
また、本発明の半導体装置のテスト方法によれば、ＳｉＰ製品を組立てた後におけるメモリチップのテストにより、チップ上のＩ／Ｏセルまたはチップ相互接続用のボンディングワイアのいずれかに不良がある場合を特定でき、Ｉ／Ｏセルまたはボンディングワイアの不良を救済でき、ＳｉＰ製品の歩留りを向上させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１８】
＜第１の実施形態＞
図１は、本発明の半導体装置の第１の実施形態として、メモリチップとロジックチップとの組み合わせを搭載したＳｉＰ製品の一部を示すブロック図である。メモリチップ１０には、多ビット構成のメモリ（例えばＤＲＡＭ等の汎用メモリ）１１と、メモリテストのためのテスト回路(TEST)１２を搭載している。テスト回路１２の機能としては、メモリ１１をテストするためのテスト機能と、ロジックチップ２０からメモリチップ１０へのノーマルパスのテストをするためのテスト機能（モジュールバーインや動作スピードテスト）の両方の機能がある。メモリチップ１０のメモリ１１とテスト回路１２は、メモリチップ１０内で接続されている。
【００１９】
ロジックチップ２０は、内部ロジック回路（Logic）２１を搭載しており、ロジックチップ２０の中央付近にメモリチップ１０を積層し、両チップのパッド（図示せず）相互間をボンディングワイア２２で接続している。なお、図１では、メモリチップ１０とロジックチップ２０が平面的に並設された状態で示されているが、実際は、両チップは積層されている。
【００２０】
メモリチップ１０のメモリ１１をテスト回路１２によりテストする場合、基本的には、メモリチップ１０内におけるメモリ１１とテスト回路１２との接続パスを使用してテストする。
【００２１】
これに対して、ＳｉＰ製品として組立てられた後にロジックチップ２０からメモリチップ１０へのメモリアクセスのテストをする場合は、両チップ間を接続しているボンディングワイア２２を介してテスト回路１２とロジックチップ２０との間で信号を授受し、最終的に、メモリ１１とテスト回路１２との接続パスを使用してテストする。
【００２２】
また、両チップのテスト時の入出力信号は、メモリチップ１０のパッド（図示せず）に供給される。メモリチップ１０のメモリ１１のテストに関しては、メモリ１１の基本的なテスト項目（動作マージン、ファンクション等）を確認するために使用し、ＳｉＰ製品を組立てた後のロジックチップ２０からのメモリアクセスのテストに関しては、メモリ１１の単体テスト項目ではテストできないテスト項目（アクセスパスを含めたメモリの動作スピードテスト、モジュールバーイン等）を確認するために使用する。
【００２３】
このように、メモリ１１のテストを実施するために必要なテスト回路１２をメモリチップ１０のみへ搭載した構成とすることによって、ロジックチップ２０には本来的に必要ないメモリテストのためのテスト回路を搭載する必要がなくなるので、ロジックチップ２０の設計効率を向上することができる。
【００２４】
＜第２の実施形態＞
図２は、本発明の半導体装置の第２の実施形態として、メモリチップとロジックチップを搭載したＳｉＰ製品の一部を示すブロック図である。第２の実施形態は、メモリチップ１０ａとロジックチップ２０ａとを接続する例えば１２８本のボンディングワイア２２に対応して、各チップ１０ａ，２０ａ上にそれぞれＩ／Ｏセル列３０が形成されている。そして、Ｉ／Ｏセル列３０の各Ｉ／Ｏセル３１毎に、バウンダリスキャンテスト用のＦ／Ｆ回路列３２の各Ｆ／Ｆ回路３３が接続されている点が前述した第１の実施形態と比べて異なる。上記各チップ１０ａ、２０ａのそれぞれのＦ／Ｆ回路列３２は同じクロック信号源（図示せず）に接続されている。
【００２５】
メモリチップ１０ａのメモリ１１をテスト回路１２によりテストする場合、基本的には、メモリチップ１０ａ内におけるメモリ１１とテスト回路１２との接続パスを使用してテストする。
【００２６】
これに対して、ＳｉＰ製品として組立てられた後にロジックチップ２０ａからメモリチップ１０ａへのメモリアクセスのテストをする場合は、両チップ間を接続しているボンディングワイア２２を介してテスト回路１２とロジックチップ２０との間で信号を授受し、最終的に、メモリ１１とテスト回路１２との接続パスを使用してテストする。
【００２７】
この際、ロジックチップ２０ａからメモリチップ１０ａへ送られる信号の接続テストをする際には、ロジックチップ２０ａのＦ／Ｆ回路列３２に対して外部からロジックデータをシリアルに入力する。Ｆ／Ｆ回路列３２の全てのＦ／Ｆ回路３３にデータを入力した後、Ｉ／Ｏセル列３０との間でパラレルに入出力を行い、クロック信号を一回入力する。その時、ロジックチップ２０ａのＦ／Ｆ回路列３２に入力されていたデータが、Ｉ／Ｏセル列３０のＩ／Ｏセル３１およびボンディングワイア２２を通してメモリチップ１０ａのＦ／Ｆ回路列３２に転送される。その後、メモリチップ１０ａのＦ／Ｆ回路列３２からデータをシリアルに外部へ出力させる。この結果、不良がなければ、ロジックデータがロジックチップ２０ａのＦ／Ｆ回路列３２に入力したデータと、メモリチップ１０ａのＦ／Ｆ回路列３２から出力されたデータは同じとなる。これに対して、相異なるデータがあった場合、相異なるデータに対応するＦ／Ｆ回路列３２のＦ／Ｆ回路３３に接続されているＩ／Ｏセル３１および／またはボンディングワイア２２に不良が発生していることを表わしており、このことから不良箇所を特定することができる。なお、メモリチップ１０ａからロジックチップ２０ａへ送られる信号の接続テストの場合も、上記と同様である。
【００２８】
＜第３の実施形態＞
図３は、図２のＳｉＰ製品において、不良箇所を特定できた場合の不良救済を行うための回路例を示す。なお、ここでは、説明の簡略化のためにＦ／Ｆ回路列３２の図示を省略している。メモリチップ１０ｂとロジックチップ２０ｂを接続するボンディングワイア２２およびＩ／Ｏセル３１に、予備のボンディングワイア２２ａおよびＩ／Ｏセル３１ａを追加している。また、各チップ１０ｂ、２０ｂ内で、Ｉ／Ｏセル３１、３１ａと内部回路との接続経路にそれぞれ選択(Select)回路１３を追加接続している。
【００２９】
このような構成によれば、あるワイアボンディング２２の不良が検出された場合、Ｉ／Ｏセル列３０のうちで不良のワイアボンディング２２に対応するＩ／Ｏセル３１以降で使用可能なＩ／Ｏセル３１、３１ａおよびそれに対応するボンディングワイア２２、２２ａを選択回路１３により全て１ビットずつシフトさせることができる。これにより、ＳｉＰ製品を組立てた後にＩ／Ｏセルおよび／またはボンディングワイアの不良を救済できるので、ＳｉＰ製品の歩留りを向上させることができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の半導体装置の第１の実施形態によるメモリチップとロジックチップとの組み合わせを搭載したＳｉＰ製品の一部を示すブロック図。
【図２】本発明の半導体装置の第２の実施形態によるメモリチップとロジックチップを搭載したＳｉＰ製品の一部を示すブロック図。
【図３】本発明の半導体装置の第３の実施形態によるチップ間接続および／またはＩ／Ｏセルの不良箇所を特定できた場合に不良救済を行う手段を有するＳｉＰ製品の一部を示すブロック図。
【符号の説明】
【００３１】
１０…メモリチップ、１１…メモリ、１２…テスト回路、２０…ロジックチップ、２１…内部ロジック回路、２２…ボンディングワイア。
【図１】
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【図２】
2008140530.tif 000004
【図３】
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