(57)【要約】【課題】  半導体装置及びその製造方法に関し、同一基板に低電圧動作及び高電圧動作の各半導体素子を作り込む場合、素子分離領域の高さを基板表面との間で適切に選択することで高電圧動作の半導体素子に於ける不良発生を抑止する。【解決手段】半導体基板１に形成された低電圧動作半導体素子及び高電圧動作半導体素子を含む半導体装置に於いて、低電圧動作半導体素子に於ける素子分離領域は、その表面が半導体基板１の表面と等しい高さを維持して形成され、高電圧動作半導体素子に於ける素子分離領域は、その表面が半導体基板１の表面に比較して低い高さを維持して形成されている。【選択図】        図１５
2008124172.tif 000002
【特許請求の範囲】
【請求項１】
同一の半導体基板に形成されて第１の膜厚のゲート絶縁膜をもつ半導体素子及び第２の膜厚のゲート絶縁膜をもつ半導体素子を含む半導体装置に於いて、
第１の膜厚のゲート絶縁膜をもつ半導体素子に於ける素子分離領域を構成する埋め込み絶縁膜は、その表面が前記半導体基板の表面と等しい高さを維持して形成されたものであること、
第２の膜厚のゲート絶縁膜をもつ半導体素子に於ける素子分離領域を構成する埋め込み絶縁膜は、その表面が前記半導体基板の表面に比較して低い高さを維持して形成されたものであること
を特徴とする半導体装置。
【請求項２】
第２の膜厚のゲート絶縁膜をもつ半導体素子に於ける素子分離領域を構成する埋め込み絶縁膜は、その表面が前記半導体基板の表面に比較して１０ｎｍ〜２０ｎｍ低い高さを維持して形成されたものであること
を特徴とする請求項１記載の半導体装置。
【請求項３】
第１の膜厚のゲート絶縁膜が２ｎｍ以下の膜厚であり、且つ、第２の膜厚のゲート絶縁膜が２ｎｍを越える膜厚であること
を特徴とする請求項１或いは請求項２記載の半導体装置。
【請求項４】
第１の膜厚のゲート絶縁膜をもつ半導体素子形成予定領域を覆う保護膜を形成する工程と、                                                                              第２の膜厚のゲート絶縁膜をもつ半導体素子形成予定領域に表出されている素子分離領域を構成する埋め込み絶縁膜の頂面をエッチングして半導体基板表面に比較して低く調整する工程と
が含まれてなることを特徴とする請求項１記載の半導体装置を製造する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧動作半導体素子と高電圧動作半導体素子とを含んで成る半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
現在、ＭＩＳ（ｍｅｔａｌ  ｉｎｓｕｌａｔｏｒ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置においては、性能向上や高集積化のため、微細化が著しく進行し、例えばゲート電極ではゲート長５０ｎｍ以下のサイズの加工が必要となってきている。
【０００３】
従来、半導体装置を加工する場合、フォトレジストからなるレジストマスクの形成、及び、形成されたレジストマスクを用いるエッチングが実施される。然しながら、基板上の各素子を分離する素子分離領域に依って段差などが生成されている場合、露光時のフォーカスのズレにより微細デバイスでは無視できないパターン精度のバラツキを生じる。従って、例えば、ゲート電極加工時には、素子分離領域と基板の表面の高さなどは同じにする必要がある。
【０００４】
図２８乃至図３７は低電圧動作半導体素子並びに高電圧動作半導体素子を含む半導体装置を製造する工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。
【０００５】
図２８参照
（１）  半導体基板１１上にシリコン酸化膜１２及びシリコン窒化膜１３を順に積層形成      する。
【０００６】
図２９参照
（２）  フォトリソグラフィ法を適用することに依り、所要パターンのレジスト膜をマス      クとしてシリコン窒化膜１３のエッチングを行って、埋め込み酸化膜形成予定領域      に開口を形成し、その後、レジスト膜を除去する。
【０００７】
図３０参照
（３）  シリコン窒化膜１３をマスクとし、シリコン酸化膜１２及び半導体基板１１を順      にエッチングして埋め込み絶縁膜を形成すべき溝を形成する。
【０００８】
図３１及び図３２参照
（４）  シリコン酸化膜を溝内を含め全面に形成し、ＣＭＰ法を適用して全面研磨を行っ      てシリコン窒化膜１３を表出させる。これに依り、シリコン酸化膜は溝内に埋め込      まれた部分のみが残留し、埋め込みシリコン酸化膜１４となる。
【０００９】
（５）  図３２に見られるように、マスクとして用いたシリコン窒化膜１３及びシリコン      酸化膜１２を除去する。
【００１０】
図３３参照
（６）  犠牲酸化膜（図示せず）を形成し、イオン注入やアニールを行った後、犠牲酸化      膜を除去し、改めて高電圧動作半導体素子のゲート絶縁膜１５を形成する。
【００１１】
図３４及び図３５参照
（７）  リソグラフィ技術に於けるレジストプロセスを適用することに依り、高電圧動作      半導体素子のゲート絶縁膜１５のパターン化、及び、低電圧動作半導体素子の形成      予定領域の表出を行う為のフォトレジスト膜１６を形成する。
【００１２】
（８）  フォトレジスト膜１６をマスクとしてゲート絶縁膜１５のエッチングを行って、      低電圧動作半導体素子の形成予定領域を表出させる。
【００１３】
図３６参照
（９）  レジスト膜１６を除去し、低電圧動作半導体素子のゲート絶縁膜１５Ｂを形成す      る。尚、残った高電圧動作半導体素子のゲート絶縁膜１５を記号１５Ａで示すこと      にする。
【００１４】
図３７参照
（１０）  その後、ゲート電極１７の形成、イオン注入、側壁酸化膜１８の形成、アニー        ル等の工程を経ることに依り、同一基板上に高電圧動作半導体素子及び低電圧動        作半導体素子が形成される。
【００１５】
前記工程説明に於いて、必要に応じて工程順序を変更したり、使用材料を変更するなどは任意に行う。
【００１６】
ところで、同一基板上に形成されるゲート絶縁膜に於いて、低電圧用のゲート絶縁膜よりも厚い高電圧用のゲート絶縁膜は、トランジスタのゲート長が２００ｎｍ程度乃至それ以上であるため、膜厚の段差に起因するパターン精度バラツキの影響はそれほど大きくはない。
【００１７】
然しながら、高電圧動作の半導体素子において、素子分離領域と基板表面の高さを同じにした場合、デバイスの初期不良（Ａモード不良）或いは偶発不良（Ｂモード不良）が多発し、信頼性が低下する旨の問題がある。
【００１８】
図３８は高電圧動作半導体素子に於ける素子分離領域の高さをフッ酸をエッチャントとするエッチングによって変えたときのエッチング量（高さ）とＡモード不良及びＢモード不良の発生率との関係を表す線図であり、縦軸には、素子分離領域をエッチングする厚さを採ってあり、従って、＋符号をもつ数値が大きい程、エッチングした厚さが大きいことになり、−符号をもつ数値が大きい程、エッチングした厚さが小さいことになる。尚、同じ数値が二つずつ示されているが、これは試料がｐＭＯＳトランジスタ２種類及びｎＭＯＳトランジスタ２種類であることを表している。
【００１９】
図３８からすると、素子分離領域と基板の高さを同じにしたときに比べ、エッチングに依って素子分離領域の高さを１０ｎｍ下げるとＡモード不良、Ｂモード不良共に低減されることが看取される。
【００２０】
このようなことは素子分離領域を形成する際のプロセスダメージに起因して起こるものと考えられる。即ち、素子分離領域を作製するには、シリコン酸化膜、シリコン窒化膜、フォトレジストなどからなるマスクパターンを形成し、次いで、半導体基板をエッチングし、次いで、エッチングにより形成された溝領域にシリコン酸化膜やシリコン窒化膜等を埋め込み、次いで、化学機械研磨（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法を適用することに表面を研磨し、その後、リン酸やフッ酸などを用いて前記マスクを除去することにより作製している。
【００２１】
このプロセスを実施した場合、半導体基板をエッチングした際のダメージ、或いは、酸化膜を埋め込む際のプラズマによるダメージが半導体基板の半導体領域と素子分離領域との界面に残留し、その部分を酸化した酸化膜がＭＩＳトランジスタのゲート絶縁膜の一部分を形成することが高電圧動作のトランジスタに於ける不良を多発する原因になっているものと考えられる。尚、低電圧動作するＭＩＳ型トランジスタに於いては、印加電圧が低く、絶縁膜に加わる電圧も低いため、ダメージ部分が信頼性に与える影響は無視できる程度に少ない。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明では、同一基板に低電圧動作及び高電圧動作の各半導体素子を作り込む場合、素子分離領域の高さを基板表面との間で適切に選択することで高電圧動作の半導体素子に於ける不良発生を抑止できるうにする。
【課題を解決するための手段】
【００２３】
本発明に依る半導体装置及びその製造方法に於いては、同一の半導体基板に形成されて第１の膜厚のゲート絶縁膜をもつ半導体素子及び第２の膜厚のゲート絶縁膜をもつ半導体素子を含む半導体装置に於いて、第１の膜厚のゲート絶縁膜をもつ半導体素子に於ける素子分離領域を構成する埋め込み絶縁膜は、その表面が前記半導体基板の表面と等しい高さを維持して形成されたものであること、第２の膜厚のゲート絶縁膜をもつ半導体素子に於ける素子分離領域を構成する埋め込み絶縁膜は、その表面が前記半導体基板の表面に比較して低い高さを維持して形成されたものであることが基本になっている。
【発明の効果】
【００２４】
前記手段を採ることに依り、同一基板上に低電圧動作の半導体素子と高電圧動作の半導体素子を形成するにあたり、低電圧動作半導体素子の素子分離領域を構成する埋め込み絶縁膜の表面を半導体基板の表面と同じ高さにすることで露光工程を含む加工に依るパターン精度のバラツキを抑制して高性能の半導体素子を実現し、且つ、高電圧動作半導体素子の素子分離領域を構成する埋め込み絶縁膜の高さを半導体基板の表面に比較して低くすることで高い信頼性を有する高電圧動作半導体素子を実現し、半導体装置の性能及び信頼性を向上することができた。
【発明を実施するための最良の形態】
【００２５】
一般に、素子分離領域を形成する際、半導体基板にシリコン酸化膜などを埋め込み、ＣＭＰ法に依って研磨した後、フッ酸などの薬液に依る処理を行って、埋め込まれたシリコン酸化膜などをエッチングして素子分離領域の高さを変えることができる。
【００２６】
図１乃至図５は本発明を成すにあたって行った実験の例１を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、図を参照しつつ説明する。
【００２７】
図１参照
（１）  素子分離領域１Ａに於ける埋め込み絶縁膜３を半導体基板１の表面よりも高くし      た状態に形成する。尚、図に於いて、記号２は基板界面に生成されたダメージ領域      を示している。
【００２８】
図２参照
（２）  表出されている半導体基板１の表面に犠牲酸化膜４を形成してから、チャネルへ      のイオン注入、及び、アニールなどのプロセスを実施する。尚、図中に記号５で指      示した部分は、基板界面のダメージ領域２が犠牲酸化膜４の形成時に犠牲酸化され      た部分である。                                                            
【００２９】
図３及び図４参照
（３）  図３に見られるように、犠牲酸化膜４を除去してから、図４に見られるようにゲ      ート酸化膜６を形成する。この際、ゲート酸化膜６の一部にダメージ領域２の一部      がゲート酸化された部分７が入り込むことが問題となる。
【００３０】
図５参照
（４）  多結晶シリコン膜を成膜し、パターニングを行ってゲート電極８を形成する。
【００３１】
以上のようにして、ゲート酸化膜６及びゲート電極８からなるゲートを形成されるのであるが、この際、素子分離領域１Ａ形成時に於ける基板１のエッチングや埋め込み絶縁膜３を成膜する際のプラズマダメージを受けた領域２が基板１と埋め込み絶縁膜３の界面に生成され、このダメージ領域２は、通常の半導体に比較して、質が劣化している。
【００３２】
このダメージ領域２がゲート酸化膜６の形成時に酸化され、ダメージ酸化部分７となってゲート絶縁膜６の一部として含まれ、基板１とゲート電極８の両方に接触して信頼性を低下させている。
【００３３】
図６乃至図１０は本発明を成すにあたって行った実験の例２を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、図を参照しつつ説明する。尚、図１乃至図５に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００３４】
図６参照
（１）  素子分離領域１Ａに於ける埋め込み絶縁膜３を半導体基板１の表面と同じ高さに      した状態に形成する。尚、図に於いて、記号２は基板界面に生成されたダメージ領      域を示している。
【００３５】
図７参照
（２）  表出されている半導体基板１の表面に犠牲酸化膜４を形成してから、チャネルへ      のイオン注入、及び、アニールなどのプロセスを実施する。尚、図中に記号５で指      示した部分は、基板界面のダメージ領域２が犠牲酸化膜４の形成時に犠牲酸化され      た部分である。                                                            
【００３６】
図８及び図９参照
（３）  （Ｃ）に見られるように、犠牲酸化膜４を除去してから、（Ｄ）に見られるよう      にゲート酸化膜６を形成する。この際、ゲート酸化膜６の一部にダメージ領域２の      一部がゲート酸化された部分７が入り込んで形成される。
【００３７】
図１０参照
（４）  多結晶シリコン膜を成膜し、パターニングを行ってゲート電極８を形成する。
【００３８】
この実験例２の場合、実験例１と同様、素子分離領域１Ａ形成時に於ける基板１のエッチングや埋め込み絶縁膜３を成膜する際のプラズマダメージを受けた領域２が基板１と埋め込み絶縁膜３の界面に生成され、このダメージ領域２は、通常の半導体に比較して、質が劣化している。
【００３９】
このダメージ領域２がゲート酸化膜６の形成時に酸化され、ダメージ酸化部分７となってゲート絶縁膜６の一部として含まれ、基板１とゲート電極８の両方に接触して信頼性を低下させている。
【００４０】
図１１乃至図１５は本発明を成すにあたって行った実験の例３を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、図を参照しつつ説明する。尚、図１及び図２に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００４１】
図１１参照
（１）  素子分離領域１Ａに於ける埋め込み絶縁膜３を半導体基板１の表面に比較して低      くした状態に形成する。尚、図に於いて、記号２は基板界面に生成されたダメージ      領域を示している。
【００４２】
図１２参照
（２）  表出されている半導体基板１の表面に犠牲酸化膜４を形成してから、チャネルへ      のイオン注入、及び、アニールなどのプロセスを実施する。尚、図中に記号５で指      示した部分は、基板界面のダメージ領域２が犠牲酸化膜４の形成時に犠牲酸化され      た部分である。                                                            
【００４３】
図１３及び図１４参照
（３）  図１３に見られるように、犠牲酸化膜４を除去してから、図１４に見られるよう      にゲート酸化膜６を形成する。この際、ゲート酸化膜６の一部にダメージ領域２の      一部がゲート酸化された部分７が形成される。
【００４４】
図１５参照
（４）  多結晶シリコン膜を成膜し、パターニングを行ってゲート電極８を形成する。
【００４５】
この実験例３の場合、実験例１及び実験例２と同様、素子分離領域１Ａ形成時に於ける基板１のエッチングや埋め込み絶縁膜３を成膜する際のプラズマダメージを受けた領域２が基板１と埋め込み絶縁膜３の界面に生成され、このダメージ領域２は、通常の半導体に比較して、質が劣化している。
【００４６】
然しながら、図１１に見られるように、埋め込み絶縁膜３の高さが基板１の表面に比較して下がっていることに依り、犠牲酸化膜４の形成、及び、除去は、他の実験例とは異なり、基板１の横方向の面にも行われる。この為、ゲート絶縁膜６の形成時にはダメージ領域２がゲート酸化された部分７がゲート絶縁膜６に含まれず、従って、信頼性は向上される。
【００４７】
前記実験例３に於いて、素子分離領域１Ａの埋め込み絶縁膜３を半導体基板１の表面に比較して低くする距離（高さ）であるが、これは１０ｎｍ以上にすることが好ましいと考えられるが、低くした高さの分の２倍の長さがトランジスタの実効ゲート幅に加わることになるため、低くする高さを大きくすると、実際の半導体装置に於ける設計条件からのズレもそれに従って大きくなるから、実用的には、２０ｎｍ以下程度が好ましい。
【００４８】
以上の知見を基礎にして、同一基板上に低電圧動作の半導体素子と高電圧動作の半導体素子を形成するにあたり、低電圧動作半導体素子の素子分離領域では基板と同じ高さにすることで加工のバラツキを抑制して高性能な半導体素子を得ると共に高電圧動作半導体素子の素子分離領域では高さを基板表面に比較して低くすることで基板のダメージ領域を酸化した部分がゲート絶縁膜に含まれないようにして高い信頼性を有する高電圧動作半導体素子を実現している。
【実施例１】
【００４９】
図１６乃至図２８は本発明の実施例１を作成する工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。尚、実施例１では、半導体基板１１から始まって、埋め込みシリコン酸化膜１４を形成する迄の工程は、さきに、図２８乃至図３７を用いて説明した従来例の工程と全く同じである。
【００５０】
図１６及び図１７参照
（１）  半導体基板１１にシリコン酸化膜１２並びにシリコン窒化膜１３を形成し、次い      で、埋め込みシリコン酸化膜１４を形成するまでの工程は、図２８乃至図３１につ      いて説明した従来の技術と全く同じである。そして、次の工程として、ソグラフィ      技術に於けるレジストプロセスを適用することに依り、低電圧動作半導体素子の形      成予定領域を保護するフォトレジスト膜１６を形成する。
【００５１】
（２）  エッチャントとして例えばフッ酸を用いたウェットエッチング法を適用すること      に依り、高電圧動作半導体素子の形成予定領域に表出された埋め込み絶縁膜である      埋め込みシリコン酸化膜１４の頂面をエッチングする。
【００５２】
図１８参照
（３）  フォトレジスト膜１６を除去してから、エッチャントを例えばリン酸とするウェ      ットエッチング法を適用することに依り、シリコン窒化膜１３をエッチングする。
次いで、エッチャントを例えばリン酸とするウェットエッチング法を適用すること      に依り、シリコン酸化膜１２及び埋め込み酸化膜１４の頂面をエッチングする。こ      のエッチングを行うことに依り、埋め込み酸化膜１４のうち、低電圧動作半導体素      子の形成予定領域に表出された部分とシリコン基板１１の高さを同じにすると共に      高電圧動作半導体素子の形成予定領域の埋め込みシリコン酸化膜の高さをシリコン      基板１１に対して低くすることが可能となる。
【００５３】
図１９参照
（４）  犠牲酸化膜（図示せず）を形成し、イオン注入やアニールを行った後、犠牲酸化      膜を除去し、改めて高電圧動作半導体素子のゲート絶縁膜１５を形成する。
【００５４】
図２０及び図２１参照
（５）  リソグラフィ技術に於けるレジストプロセスを適用することに依り、高電圧動作      半導体素子に於けるゲート絶縁膜１５のパターン化、及び、低電圧動作半導体素子      の形成予定領域を表出させる為のフォトレジスト膜１６を形成する。
【００５５】
（６）  フォトレジスト膜１６をマスクとしてゲート絶縁膜１５のエッチングを行って、      ゲート絶縁膜１５のパターン化及び低電圧動作半導体素子の形成予定領域表出を同      時に行う。
【００５６】
図２２参照
（７）  フォトレジスト膜１６を除去し、低電圧動作半導体素子のゲート絶縁膜１５Ｂを      形成する。尚、図では、残った高電圧動作半導体素子のゲート絶縁膜を記号１５Ａ      で示してある。
【００５７】
図２３参照
（８）  この後、通常の技法を適用することに依り、ゲート電極１７の形成、ソース及び      ドレイン形成の為のイオン注入、側壁酸化膜１８の形成、アニール等の工程を経る      ことに依り、同じ半導体基板１１上に素子分離領域が基板表面に比較して低い高電      圧動作半導体素子及び素子分離領域が基板表面と同じ高さの低電圧動作半導体素子      が形成される。
【実施例２】
【００５８】
図２４乃至図２６は本発明の実施例２を作成する工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。尚、実施例２に於いても半導体基板１１から始まって、埋め込みシリコン酸化膜１４を形成する迄の工程は、図２８乃至図３７を用いて説明した従来例の工程と全く同じである。
【００５９】
図２４及び図２５参照
（１）  半導体基板１１にシリコン酸化膜１２並びにシリコン窒化膜１３を形成し、次い      で、埋め込みシリコン酸化膜形成用の溝を形成し、次いで、埋め込み絶縁膜である      埋め込みシリコン酸化膜１４を形成し、次いで、マスクとして用いたシリコン窒化      膜１３とシリコン酸化膜１２、及び、埋め込みシリコン酸化膜１４の一部を除去し      て平坦化するまでの工程は、図２８乃至図３２について説明した従来の技術と全く      同じである。
【００６０】
（２）  リソグラフィ技術に於けるレジストプロセスを適用することに依り、低電圧動作      半導体素子の形成予定領域を覆うフォトレジスト膜１６を形成する。
【００６１】
（３）  エッチャントとして例えばフッ酸を用いたウェットエッチング法を適用すること      に依り、高電圧動作半導体素子形成予定領域に表出された埋め込みシリコン酸化膜      １４の頂面を半導体基板１１の表面に比較して低くなるようにエッチングする。
【００６２】
図２６参照
（４）  フォトレジスト膜１６を除去し、その後、図１９乃至図２３について説明した実      施例１と全く同じ工程を経て、同じ半導体基板１１上に素子分離領域が基板表面に      比較して低い高電圧動作半導体素子及び素子分離領域が基板表面と同じ高さの低電      圧動作半導体素子を完成させることができる。
【実施例３】
【００６３】
図２７は本発明の実施例３を作成する工程を説明する為の工程要所に於ける半導体装置を表す要部切断側面図であり、図２４乃至図２６に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００６４】
実施例３は、低電圧動作半導体素子形成予定領域を保護するレジスト膜１９を形成する場合、実施例２について説明したように、シリコン窒化膜１３及びシリコン酸化膜１２を除去した状態で行うのではなく、図２７に見られるように、シリコン窒化膜１３のみを除去し、シリコン酸化膜１２を残した状態でレジスト膜１９を形成し、この後、埋め込みシリコン酸化膜１４のエッチングを行うようにしている。勿論、この際、表出されているシリコン酸化膜１２はエッチングされる。この後、レジスト膜１９の除去、低電圧動作半導体素子形成予定領域に於けるシリコン酸化膜１２の除去及び埋め込みシリコン酸化膜１４の平坦化を行って実施例２に於ける図２６の状態と同じ状態の半導体装置が得られる。
【００６５】
実施例３が実施例１或いは実施例２と相違するところは、実施例１ではシリコン酸化膜１４のエッチングをシリコン窒化膜１３の除去前に行い、また、実施例２ではシリコン酸化膜１４のエッチングをシリコン窒化膜１３とシリコン窒化膜１２の除去後に行うのに対し、シリコン酸化膜１４のエッチングをシリコン窒化膜１３のエッチングとシリコン酸化膜１２の除去との間で行うようにしている点にある。
【図面の簡単な説明】
【００６６】
【図１】実験例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２】実験例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３】実験例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図４】実験例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図５】実験例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図６】実験例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図７】実験例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図８】実験例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図９】実験例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１０】実験例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１１】実験例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１２】実験例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１３】実験例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１４】実験例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１５】実験例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１６】第１実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１７】第１実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１８】第１実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図１９】第１実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２０】第１実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２１】第１実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２２】第１実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２３】第１実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２４】第２実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２５】第２実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２６】第２実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２７】第３実施例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２８】従来例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図２９】従来例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３０】従来例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３１】従来例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３２】従来例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３３】従来例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３４】従来例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３５】従来例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３６】従来例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３７】従来例を説明する為の工程要所に於ける半導体装置を表す要部切断側面図である。
【図３８】高電圧動作半導体素子の素子分離領域に対するフッ酸によるエッチング量と不良率の関係を表す線図である。
【符号の説明】
【００６７】
１  半導体基板
１Ａ  素子分離領域
２  基板界面のダメージ領域
３  埋め込み絶縁膜
４  犠牲酸化膜
５  基板界面のダメージ領域が犠牲酸化された部分
６  ゲート酸化膜                                                                ７  基板界面のダメージ領域がゲート酸化された部分
８  ゲート電極                                                                  １１  半導体基板                                                                １２  シリコン酸化膜                                                            １３  シリコン窒化膜                                                            １４  埋め込みシリコン酸化膜（埋め込み絶縁膜）
１５  ゲート絶縁膜
１５Ａ、１５Ｂ  ゲート絶縁膜
１６  フォトレジスト膜
１７  ゲート電極                                                                １８  側壁酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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