(57)【要約】【課題】高密度化と性能向上との両者を実現する３次元不揮発性半導体記憶装置を提供することである。【解決手段】本発明の１態様による不揮発性半導体記憶装置は、基板の上方に第１の絶縁膜を介して設けられた第１の不揮発性メモリセルと、前記第１の不揮発性メモリセルの上方に第２の絶縁膜を介して設けられた第２の不揮発性メモリセルとを具備し、前記第１の不揮発性メモリセルは、ｎ型領域及びｐ型領域を含む第１の半導体層と、前記第１の半導体層上方に設けられた第１の電荷蓄積層及び第１のコントロールゲート電極を含む第１のゲートスタックとを含み、前記第２の不揮発性メモリセルは、ｎ型領域及びｐ型領域を含む第２の半導体層と、前記第２の半導体層上方に設けられ、前記第１のゲートスタックに位置を合わせて配置された第２の電荷蓄積層及び第２のコントロールゲート電極を含む第２のゲートスタックとを含み、前記第１のコントロールゲート電極は、前記第２の不揮発性メモリセルに対してバックゲート電極として機能することを特徴とする。【選択図】図１
2008140912.tif 000002
【特許請求の範囲】
【請求項１】
基板の上方に第１の絶縁膜を介して設けられた第１の不揮発性メモリセルと、
前記第１の不揮発性メモリセルの上方に第２の絶縁膜を介して設けられた第２の不揮発性メモリセルとを具備し、
前記第１の不揮発性メモリセルは、
ｎ型領域及びｐ型領域を含む第１の半導体層と、
前記第１の半導体層上方に設けられた第１の電荷蓄積層及び第１のコントロールゲート電極を含む第１のゲートスタックとを含み、
前記第２の不揮発性メモリセルは、
ｎ型領域及びｐ型領域を含む第２の半導体層と、
前記第２の半導体層上方に設けられ、前記第１のゲートスタックに位置を合わせて配置された第２の電荷蓄積層及び第２のコントロールゲート電極を含む第２のゲートスタックとを含み、
前記第１のコントロールゲート電極は、前記第２の不揮発性メモリセルに対してバックゲート電極として機能する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の絶縁膜中に設けられ、前記第１のゲートスタックに位置を合わせて配置された第３のゲート電極を含むことを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のコントロールゲート電極と前記第２の半導体層との間の距離は、３０ｎｍから４０ｎｍであることを特徴とする請求項１若しくは２に記載の不揮発性半導体記憶装置。
【請求項４】
基板の上方に第１の絶縁膜を介して設けられた第１の不揮発性メモリセルと、
前記第１の不揮発性メモリセルの上方に第２の絶縁膜を介して設けられた第２の不揮発性メモリセルとを具備し、
前記第２の不揮発性メモリセルアレイは、
ｎ型領域及びｐ型領域を含む第２の半導体層と、
前記第２の半導体層上方に設けられた第２の電荷蓄積層及び第２のコントロールゲート電極を含む第２のゲートスタックとを含み、
前記第１の不揮発性メモリセルアレイは、
ｎ型領域及びｐ型領域を含む第１の半導体層と、
前記第１の半導体層下方の前記第１の絶縁膜中に前記第２のゲートスタックと上下反転して設けられた第１の電荷蓄積層及び第１のコントロールゲート電極を含む第１のゲートスタックとを含み、
前記第１のゲートスタックと前記第２のゲートスタックとは、位置を合わせて配置される
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記第２の絶縁膜中に設けられ、前記第１のゲートスタック及び第２のゲートスタックに位置を合わせて配置された第３のゲート電極を含むことを特徴とする、請求項４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特に電荷蓄積層を有する３次元不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
半導体装置の高集積化、高密度化は、加工寸法の縮小によって行われてきている。不揮発性半導体記憶装置において、加工寸法の縮小によってメモリセルのセルサイズをさらに継続して進めることは、プロセス及びデバイス設計上の制約から次第に困難になってきている。この微細化の困難性を解決する１つの方策が半導体装置の３次元化である。
【０００３】
３次元不揮発性半導体記憶装置の一例が特許文献１に開示されている。この不揮発性半導体記憶装置は、不揮発性半導体記憶素子であるＳＯＩ（silicon on insulator）型のメモリセルアレイと層間絶縁膜とを単純に複数層積層したものである。この１つのメモリセルアレイは、層間絶縁膜上に形成された帯状の複数のビット線と、電荷蓄積層とコントロールゲート電極とを含む２次元の格子点状に配置されたゲートスタックと、コントロールゲート電極上に設けられビット線方向と垂直な方向にコントロールゲート電極を接続するワード線とを含んでいる。すなわち、ビット線、ゲートスタック、ワード線を１層のメモリセルアレイとして層間絶縁膜で覆い、複数のメモリセルアレイを積層している。
【０００４】
別の構造の３次元半導体装置の一例として、特許文献２に開示されている、張り合わせ技術を使用した３次元半導体装置がある。この技術では、第１のＳＯＩ基板上に第１の半導体素子を形成し、これを層間絶縁膜で覆って平坦化する。この層間絶縁膜と第２のＳＯＩ基板とを張り合わせて、第１のＳＯＩ基板の支持基板表面のごく薄い半導体層を残して第１の支持基板を除去し、この残された薄い半導体層に第２の半導体素子又は配線を形成するものである。
【特許文献１】米国特許第６８８８７５０号明細書
【特許文献２】特開２００４-２６５９７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、高密度化と性能向上との両者を実現する３次元不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の１態様による不揮発性半導体記憶装置は、基板の上方に第１の絶縁膜を介して設けられた第１の不揮発性メモリセルと、前記第１の不揮発性メモリセルの上方に第２の絶縁膜を介して設けられた第２の不揮発性メモリセルとを具備し、前記第１の不揮発性メモリセルは、ｎ型領域及びｐ型領域を含む第１の半導体層と、前記第１の半導体層上方に設けられた第１の電荷蓄積層及び第１のコントロールゲート電極を含む第１のゲートスタックとを含み、前記第２の不揮発性メモリセルは、ｎ型領域及びｐ型領域を含む第２の半導体層と、前記第２の半導体層上方に設けられ、前記第１のゲートスタックに位置を合わせて配置された第２の電荷蓄積層及び第２のコントロールゲート電極を含む第２のゲートスタックとを含み、前記第１のコントロールゲート電極は、前記第２の不揮発性メモリセルに対してバックゲート電極として機能することを特徴とする。
【０００７】
本発明の他の１態様による不揮発性半導体記憶装置は、基板の上方に第１の絶縁膜を介して設けられた第１の不揮発性メモリセルと、前記第１の不揮発性メモリセルの上方に第２の絶縁膜を介して設けられた第２の不揮発性メモリセルとを具備し、前記第２の不揮発性メモリセルアレイは、ｎ型領域及びｐ型領域を含む第２の半導体層と、前記第２の半導体層上方に設けられた第２の電荷蓄積層及び第２のコントロールゲート電極を含む第２のゲートスタックとを含み、前記第１の不揮発性メモリセルアレイは、ｎ型領域及びｐ型領域を含む第１の半導体層と、前記第１の半導体層下方の前記第１の絶縁膜中に前記第２のゲートスタックと上下反転して設けられた第１の電荷蓄積層及び第１のコントロールゲート電極を含む第１のゲートスタックとを含み、前記第１のゲートスタックと前記第２のゲートスタックとは、位置を合わせて配置されることを特徴とする。
【発明の効果】
【０００８】
本発明によって、高密度化と性能向上との両者を実現する不揮発性半導体記憶装置が提供される。
【発明を実施するための最良の形態】
【０００９】
本発明の実施形態によれば、ＳＯＩ構造を有し電荷蓄積層を含むメモリセルを複数層積層した３次元不揮発性半導体記憶装置が提供される。そして、この３次元不揮発性半導体記憶装置は、動作時にバックゲート電極による制御が可能であり、半導体装置の性能を向上できる。
【００１０】
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、対応する参照符号で示している。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。
【００１１】
（第１の実施形態）
本発明の第１の実施形態による不揮発性半導体記憶装置は、ＳＯＩ構造のメモリセルを複数層積層した構造を有する３次元不揮発性半導体記憶装置である。本実施形態による不揮発性半導体記憶装置をフローティングゲート電極及びコントロールゲート電極を有する２層ゲート構造のＮＡＮＤ型フラッシュメモリを例に以下に説明する。しかし、本実施形態は、ＮＡＮＤ型フラッシュメモリに限定されることなく、例えば、ＮＯＲ型等の他のフラッシュメモリ、電荷蓄積層としてフローティングゲート電極の代わりにシリコン窒化膜（Ｓｉ３Ｎ４膜）を使用するＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型不揮発性半導体記憶装置、タンタル窒化膜のコントロールゲート電極と高誘電率絶縁膜、例えばアルミナ膜（Ａｌ２Ｏ３膜）を電荷蓄積層として使用するＴＡＮＯＳ（tantalum nitride- aluminum oxide-oxide-nitride-oxide-silicon）型不揮発性半導体記憶装置等にも適用することができる。
【００１２】
本実施形態による３次元ＮＡＮＤ型フラッシュメモリの断面構造の一例を図１に示す。図１には、半導体基板１上に絶縁膜２を介して形成された４層のメモリセルアレイ１０，２０，３０，４０が示されているが、積層数は、４層に限定されることなく複数層の積層であれば、これより少なくても多くても良い。図１は、ＮＡＮＤ型メモリセルが直列に接続されたメモリセルアレイのチェーン方向の断面図である。各層のメモリセルアレイは同様の構造を有する。例えば、第１のメモリセルアレイ１０は、第１の半導体層１１、例えば、シリコン層、第１の半導体層１１上に形成された第１のトンネル絶縁膜１２、第１のフローティングゲート電極１３、第１の電極間絶縁膜１４、第１のコントロールゲート電極１５を含む複数の第１のゲートスタック（メモリセル）１０Ｇ、及び複数の第１のゲートスタック１０Ｇの両側に設けられた第１の選択トランジスタ１０Ｓ−１，１０Ｓ−２を含む。図では、ゲートスタックの数を４個で示しているが、ゲートスタック数は、これに限定されることなく８，１６，３２，６４個等の任意の数に設定することができる。第１の選択トランジスタ１０Ｓは、第１の半導体膜１１上に形成された第１のゲート酸化膜１６及び第１の選択ゲート電極１７を含む。第１の半導体層１１は、例えば、第１のメモリセル１０Ｇ及び第１の選択トランジスタ１０Ｓのチャネル領域１１ｐ（ｐ型半導体領域）、複数の第１のメモリセル１０Ｇを電気的に接続するｎ型半導体領域１１ｎ、及び第１の選択トランジスタのソース／ドレインであるｎ＋半導体領域１１ｎ＋を含む。第１の半導体層１１は、上記に限定されることなく、例えば、第１の選択トランジスタ１０Ｓのチャネル領域をｐ型半導体領域とし、それ以外の領域をｎ型半導体領域とすることもできる。
【００１３】
第１のゲートスタック１０Ｇ及び第１の選択トランジスタ１０Ｓは、第１の層間絶縁膜１９で覆われ平坦化される。第１の層間絶縁膜１９上に同様の構造を有する第２のメモリセルアレイ２０が形成され、第２の層間絶縁膜２９で覆われ平坦化される。さらに、第２の層間絶縁膜２９上に第３のメモリセルアレイ３０が形成され、第３の層間絶縁膜３９で覆われ平坦化され、第３の層間絶縁膜３９上に第４にメモリセルアレイ４０が形成される。第４のメモリセルアレイ４０は、第４の層間絶縁膜４９で覆われて平坦化される。
【００１４】
各層のゲートスタック１０Ｇ，２０Ｇ，３０Ｇ，４０Ｇは、位置合せされて配置される。すなわち、各ゲートスタックが縦方向に重なるように配置される。さらに、各ゲートスタックと直ぐ上の半導体層との間隔、例えば、第１のゲートスタック１０Ｇと第２の半導体層２１との間隔は、下記の条件を満足するように設定される。（１）書き込み、消去動作時に、下層のゲートスタックのコントロールゲート電極と上層の半導体層との間で、層間絶縁膜が絶縁破壊しないこと、（２）書き込み、消去動作時に、下層のゲートスタックのコントロールゲート電極と上層の半導体層との間で、例えば、Ｆ−Ｎ（Fowler- Nordheim）トンネリングによる電流リークが生じないこと、（３）書き込み、消去、読み出し動作時に、下層のゲートスタックのコントロールゲート電極にバックゲート電圧を印加することによって下層のゲートスタックの電荷蓄積層に電荷の注入が生じないこと、等である。これらの条件を満足させるために、各ゲートスタックと直ぐ上の半導体層との間隔を好ましい値に制御することが重要であり、例えば、３０ｎｍから４０ｎｍに制御することが好ましい。この好ましい間隔は、層間絶縁膜の材質、バックゲート電圧の大きさ等に依存して変化する。これは、後で詳しく述べるバックゲート動作を効果的に行うためである。
【００１５】
そして、第１から第４の層間絶縁膜１９，２９，３９，４９及び第２から第４の半導体層２１，３１，４１を貫通する第１のコンタクトプラグ５１が、第１の選択トランジスタ１０Ｓ−１のソースであるｎ＋半導体領域１１ｎ＋に達するように設けられる。同様に、第２のコンタクトプラグ５２が、第１の選択トランジスタ１０Ｓ−２のドレインであるｎ＋半導体領域１１ｎ＋に達するように設けられる。第１及び第２のコンタクトプラグ５１，５２は、第１から第４の半導体層１１，２１，３１，４１と電気的に接続される。コンタクトプラグの材料は、シリサイドを形成する金属、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、を使用することが好ましい。このような金属を使用すると、第１及び第２のコンタクトプラグ５１，５２と第１から第４の半導体層１１，２１，３１，４１との接続部にシリサイドが形成されオーミックな接続が容易になるためである。さらに、第１のコンタクトプラグ５１は、ソース線５３に接続し、第２のコンタクトプラグ５２は、ビット線５４に接続する。
【００１６】
各層のメモリセルアレイのコントロールゲート電極１５，２５，３５，４５は、図１の紙面に垂直な方向に複数のコントロールゲート電極を接続してワード線として機能する。図２に示したように、各ワード線５９は、各層のメモリセルアレイ端部においてコントロールゲート電極１５，２５，３５，４５を階段状に形成して、深さの異なる各コントロールゲート電極に接続する第１から第４のワード線コンタクトプラグ５５，５６，５７，５８を配置することによって接続される。
【００１７】
次に、本実施形態による単純積層型の不揮発性半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリにおけるバックゲート動作について説明する。ここでは、第２のメモリセルアレイ２０の書き込み動作、読み出し動作及び消去動作を例に説明する。この動作時に、第１のコントロールゲート電極１５がバックゲート電極として機能する。
【００１８】
バックゲートを使用する動作の特徴は、選択したメモリセルアレイのうちで、非選択メモリセルのバックゲートに電圧を印加する。これによって、非選択メモリセルのゲートスタックとは反対側の半導体層中にチャネルを形成して非選択メモリセルをＯＮさせる。従来の不揮発性メモリセルでは、特に書き込み時、読み出し時に、非選択メモリセルをＯＮさせるために非選択コントロールゲート電極に各動作に応じたＯＮ電圧（一般的に高電圧である）を印加する必要がある。このとき、書き込み、消去の繰返しによってメモリセルのトンネル絶縁膜が劣化している場合、上記のＯＮ電圧が印加されるとトンネル絶縁膜を介して低電界リーク電流により電荷蓄積層に電荷が注入される。その結果、メモリセルのしきい値電圧が変動することがある。このように、非選択コントロールゲート電極へのＯＮ電圧の印加が、ライトディスターブ不良、リードディスターブ不良等の原因となっている。ところがバックゲート動作では、非選択コントロールゲート電極に上記のＯＮ電圧を印加する必要がなく、非選択メモリセルのトンネル絶縁膜直下にチャネルが形成されない。そのため、誤書き込み、誤読み出しに対するマージンを大きくでき、ライトディスターブ不良、リードディスターブ不良を著しく低減することが可能になる。
【００１９】
第２のメモリセルアレイ２０の書き込み時、読み出し時には、第１、第３及び第４のメモリセルアレイ１０，３０，４０の選択トランジスタ１０Ｓ，３０Ｓ，４０ＳをＯＦＦにする。これにより第１、第３及び第４のメモリセルアレイ１０，３０，４０は、フローティングになり、セル動作が行われない。第２のメモリセルアレイ２０の動作時には、第１のメモリセルアレイ１０のコントロールゲート電極１５をバックゲート電極として機能させる。ここで、選択されたメモリセル（選択メモリセル）のコントロールゲート（選択ゲート）電圧をＶｃｇｓで表し、選択バックゲート電圧をＶｂｇｓで表す。選択されないメモリセル（非選択メモリセル）のコントロールゲート（非選択ゲート）電圧をＶｃｇｎで表し、非選択バックゲート電圧をＶｂｇｎで表す。
【００２０】
第２のメモリセルアレイ２０の書き込み時には、データを書き込む選択メモリセルのコントロールゲート電極２５（選択ゲート）に書き込み電圧を印加する、例えば、Ｖｃｇｓ＝２０Ｖである。選択メモリセルの選択バックゲート電圧（選択ゲートに対応する第１のメモリセルアレイのコントロールゲート電圧）は、Ｖｂｇｓ＝０Ｖ又はフローティングである。第２のメモリセルアレイ２０のデータを書き込まない非選択メモリセルのコントロールゲート電圧（非選択ゲート電圧）は、Ｖｃｇｎ＝０Ｖであり、非選択メモリセルの非選択バックゲート電圧は、例えば、Ｖｂｇｎ＝１８Ｖである。上記の組み合せの各ゲート電圧によって、非選択ゲートでは、第２の半導体層２１のバックゲート電極１５側にチャネルが形成されてＯＮし、選択ゲートでは、ゲートスタック側２０Ｇにチャネルが形成される。これによって、選択メモリセルのソース側にビット線電位に応じた書き込み電位が与えられ、フローティングゲート電極２３にデータが書き込まれる。所定の書き込み時間後、選択メモリセルのコントロールゲート電圧、Ｖｃｇｓ＝０Ｖとすることで所定のメモリセルの書き込みを完了する。
【００２１】
上記のように非選択メモリセルでは、ゲートスタック側にチャネルが形成されないため誤書き込みの発生確率を著しく低減できる。
【００２２】
第２のメモリセルアレイ２０の読み出し時には、データを読み出す選択メモリセルのコントロールゲート電圧（選択ゲート）をＶｃｇｓ＝０Ｖとし、選択バックゲート電圧もＶｂｇｓ＝０Ｖとする。データを読み出さない非選択メモリセルの非選択ゲート電圧をＶｃｇｎ＝０Ｖ又はフローティングとし、非選択バックゲート電圧を、例えば、Ｖｂｇｎ＝１０ＶとしてＯＮさせる。これにより、選択メモリセルのフローティングゲート電極中の電荷量に応じた電流が流れ、データが読み出される。
【００２３】
第２のメモリセルアレイ２０の消去時には、第１、第３及び第４のメモリセルアレイ１０，３０，４０の選択トランジスタ１０Ｓ，３０Ｓ，４０Ｓのゲート電極をフローティングにする。第２のメモリセルアレイ２０のソース線電位及びビット線電位をそれぞれ０Ｖにする。非選択メモリセルをＯＮさせるために非選択ゲート電圧又は非選択バックゲート電圧のいずれか一方を、例えば、Ｖｃｇｎ＝５Ｖ又はＶｂｇｎ＝１０Ｖにする。非選択バックゲート電圧Ｖｂｇｎ＝１０Ｖにする方が、半導体装置の信頼性向上のために好ましい。選択メモリセルのコントロールゲート電極２５に消去電圧、例えば、−２０Ｖ（Ｖｃｇｓ＝−２０Ｖ）を所定時間印加して、フローティングゲート電極２３中の電荷を第２の半導体層２１に引き抜く。この操作を各メモリセルに順に行ってメモリセルアレイ全体が消去される。又は、メモリセルアレイ全体を一括して消去することもできる。
【００２４】
上記のように、バックゲート動作させることによって、不揮発性半導体記憶装置の動作特性を向上させることができる。
【００２５】
上記の実施形態では、複数個のゲートスタックを直列に接続したＮＡＮＤ型フラッシュメモリセルアレイを例に説明したが、他の構造の不揮発性半導体記憶装置、例えば、１個のゲートスタックと選択トランジスタからなるメモリセルを３次元に配列したメモリセルアレイに対しても、本発明を適用することができる。
【００２６】
以上説明してきたように、本実施形態によって、複数層のメモリセルを積層させることができ、しかも下層のコントロールゲート電極をバックゲート電極として機能させることが可能になり、高密度化と性能向上との両者を実現する３次元不揮発性半導体記憶装置を提供することができる。
【００２７】
（変形例１）
上記の第１の実施形態では、第１のメモリセルアレイ１０は、第２のメモリセルアレイ２０の動作時に、第１のコントロールゲート電極１５をバックゲート電極として使用するだけのダミーメモリセルアレイである。変形例１による３次元不揮発性半導体記憶装置は、第１のメモリセルアレイ１０を上層のメモリセルアレイと同様に実際のメモリセルアレイとして動作させる。そのために、図３に示したように、第１のメモリセルアレイ１０下の絶縁膜２中にバックゲート電極８を形成した３次元半導体記憶装置である。バックゲート電極８は、第１のゲートスタック１０Ｇに位置合せをして設けられている。バックゲート電極８と第１の半導体層１１との間隔も、第１のコントロールゲート電極１５と第２の半導体層２１との間隔と同様に、例えば、３０ｎｍから４０ｎｍに制御することが好ましい。バックゲート電極８に関係する部分以外は、第１の実施形態と同じであるため詳細な説明を省略する。
【００２８】
このように、バックゲート電極８を設けることよって、第１のメモリセルアレイもバックゲート制御による動作が可能になり、第１の実施形態よりも高密度化を実現でき、特性の優れた３次元不揮発性半導体記憶装置が提供される。
【００２９】
（第２の実施形態）
本発明の第２の実施形態による不揮発性半導体記憶装置は、１層毎にメモリセルの構造を上下反転させた３次元不揮発性半導体記憶装置である。
【００３０】
本実施形態による３次元ＮＡＮＤ型フラッシュメモリの断面構造の一例を図４に示す。図４には、半導体基板１上に形成した４層のメモリセルアレイ１０，２０，３０，４０を示したが、積層数は、４層に限定されることなく偶数層の積層であれば、これより少なくても多くても良い。図４に示されたように、奇数層目のメモリセルアレイ１０，３０が上下反転され、偶数層目のメモリセルアレイと半導体層１１と２１、３１と４１を向かい合わせて設けられる。すなわち、例えば、第１のメモリセルアレイ１０のゲートスタック１０Ｇは、第１の層間絶縁膜９中に下から順番に設けられた第１のコントロールゲート電極１５、第１の電極間絶縁膜１４、第１のフローティングゲート電極１３、第１のトンネル絶縁膜１２、第１の半導体層１１を含む。この上に第２の層間絶縁膜１９を介して通常の積層構造の第２のメモリセルアレイ２０が設けられる。すなわち、第２のゲートスタック２０Ｇは、通常の順番に積層された第２の半導体層２１、第２のトンネル絶縁膜２２、第２のフローティングゲート電極２３、第２の電極間絶縁膜２４、第２のコントロールゲート電極２５を含む。このように、それぞれの半導体層、例えば、第１の半導体層１１と第２の半導体層２１とが絶縁膜、例えば、第２の層間絶縁膜１９を挟んで対向して設けられる。
【００３１】
本実施形態の不揮発性半導体記憶装置では、動作時に対向して設けられたメモリセルアレイのコントロールゲート電極にバックゲート電圧を印加して、例えば、リードディスターブ不良の発生を防止して、不揮発性半導体記憶装置の性能向上を実現している。
【００３２】
バックゲート動作は、第１の実施形態と同様であるため、詳細な説明は省略する。
【００３３】
以上説明してきたように、本実施形態によって、複数層のメモリセルアレイを積層させることが可能になり、高密度化と性能向上との両者を実現する３次元不揮発性半導体記憶装置を提供することができる。
【００３４】
（変形例２）
第２の実施形態では、対向して設けられたメモリセルアレイのコントロールゲート電極間の距離が大きくなってしまう。より効果的なバックゲート動作を実現するためには、バックゲート電極を半導体層に近付けて設けることが好ましい。本変形例による不揮発性半導体記憶装置は、第１の実施形態に対する変形例１のように、チャネルを形成する半導体層に近接させてバックゲート電極を設けたものである。
【００３５】
本変形例による３次元ＮＡＮＤ型フラッシュメモリの断面構造の一例を図５に示す。図では、対向して設けられた第１及び第２の半導体層１１、２１間の第２の層間絶縁膜１９中に第１のバックゲート電極１８を設け、第３及び第４の半導体層３１、４１間の第４の層間絶縁膜３９中に第２のバックゲート電極３８を設けている。このようにバックゲート電極を半導体層のチャネル領域に近付けて設けることにより、第２の実施形態よりも効率的なバックゲート動作が可能になる。バックゲート電極１８と第１及び第２の半導体層１１，２１との間隔、及びバックゲート電極３８と第３及び第４の半導体層３１，４１との間隔も、上記と同様に、例えば、３０ｎｍから４０ｎｍに制御することが好ましい。
【００３６】
このように、バックゲート電極１８、３８を設けることよって、各層のメモリセルアレイに効率的なバックゲート動作をさせることができ、高密度化を実現し特性の優れた３次元不揮発性半導体記憶装置を提供できる。
【００３７】
（変形例３）
変形例３による不揮発性半導体記憶装置は、第１及び第２の実施形態よりも結晶性の優れた第１の半導体層１１を使用した３次元不揮発性半導体記憶装置である。
【００３８】
本変形例による３次元ＮＡＮＤ型フラッシュメモリの断面構造の一例を図６に示す。図６は、図１に示した第１の実施形態に本変形例を適用した場合を例に示したが、上記の第２の実施形態及び変形例１，２、あるいはその他の変形に対しても本変形例を適用できる。第１の半導体層１１の結晶性を良くするために、半導体基板１、例えば、シリコン基板を種結晶として第１の半導体層１１を結晶化させる。具体的には、第１の半導体層１１を形成する前に絶縁膜２に開口部３を設け、この開口部３を第１の半導体層１１と同じ半導体材料、例えば、非晶質シリコンで埋めるように第１の半導体層１１を形成する。その後、結晶化アニールを行うが、その際に半導体基板１が種結晶として働き、この半導体基板１と同じ結晶方位を有する結晶性の優れた第１の半導体層１１を形成できる。開口部３を設ける位置は、ソース線５３、ビット線５４に接続する第１及び第２コンタクトプラグ５１，５２の接続位置に対応する位置とすることが好ましい。しかし、開口部３をその他の場所に形成することもできる。
【００３９】
以上説明してきたように、本実施形態によって、複数層のメモリセルアレイを積層させることが可能になり、高密度化と性能向上との両者を実現する３次元不揮発性半導体記憶装置を提供することができる。
【００４０】
本発明は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、本発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。
【図面の簡単な説明】
【００４１】
【図１】図１は、本発明の第１の実施形態による３次元不揮発性半導体記憶装置の断面構造の一例を説明するために示す図である。
【図２】図２は、本発明の第１の実施形態による３次元不揮発性半導体記憶装置のワード線コンタクトの一例を説明するために示す断面図である。
【図３】図３は、本発明の変形例１による３次元不揮発性半導体記憶装置の断面構造の一例を説明するために示す図である。
【図４】図４は、本発明の第２の実施形態による３次元不揮発性半導体記憶装置の断面構造の一例を説明するために示す図である。
【図５】図５は、本発明の変形例２による３次元不揮発性半導体記憶装置の断面構造の一例を説明するために示す図である。
【図６】図６は、本発明の変形例３による３次元不揮発性半導体記憶装置の断面構造の一例を説明するために示す図である。
【符号の説明】
【００４２】
１…半導体基板，２…絶縁膜，３…開口部，８，１８，３８…バックゲート電極，１０，２０，３０，４０…メモリセルアレイ，１１，２１，３１，４１…半導体層，１２，２２，３２，４２…トンネル絶縁膜，１３，２３，３３，４３…フローティングゲート電極，１４，２４，３４，４４…電極間絶縁膜，１５，２５，３５，４５…コントロールゲート電極，１６，２６，３６，４６…ゲート酸化膜，１７，２７，３７，４７…選択ゲート電極，５１，５２，５５，５６，５７，５８…コンタクトプラグ，５３…ソース線，５４…ビット線，５９…ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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