(57)【要約】      （修正有）【課題】メモリセル内のメモリ状態を変化させるために必要な電力を低減し、より微細な各選択デバイスの使用を可能にした、記憶材料に接触しているナノコンポジット絶縁体を有する相変化メモリセルを提供する。【解決手段】メモリセルは、第１の電極２０８と、第２の電極２１０と、上記第１の電極および上記第２の電極の間に配置された記憶材料２１２と、上記記憶材料に接触しているナノコンポジット絶縁体２１８とを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１電極と、
第２電極と、
上記第１電極および上記第２電極の間に配置された記憶材料と、
上記記憶材料と接触しているナノコンポジット絶縁体とを含む、メモリセル。
【請求項２】
上記記憶材料は、相変化メモリ材料である、請求項１に記載のメモリセル。
【請求項３】
上記ナノコンポジット絶縁体は、クラスタサイズが約１ｎｍ−５ｎｍの間であるナノコンポジットクラスタを有する、請求項１に記載のメモリセル。
【請求項４】
上記ナノコンポジット絶縁体は、厚さが約５ｎｍ−３０ｎｍの間の層として堆積されている、請求項１に記載のメモリセル。
【請求項５】
内部貫通セルを含む、請求項１に記載のメモリセル。
【請求項６】
ピラー状のセルを含む、請求項１に記載のメモリセル。
【請求項７】
ライン状のデバイスを含む、請求項１に記載のメモリセル。
【請求項８】
ヒータセルを含む、請求項１に記載のメモリセル。
【請求項９】
上記ナノコンポジット絶縁体は、第１材料および上記第１材料の一部内に分布されたナノスケール材料を有する、請求項１に記載のメモリセル。
【請求項１０】
上記第１材料は、相変化材料を有し、
上記ナノスケール材料は、絶縁性の各ナノ粒子を有する、請求項９に記載のメモリセル。
【請求項１１】
上記第１材料は、多孔質な絶縁体ホストを有し、
上記ナノスケール材料は、上記多孔質な絶縁体ホスト内に侵入させた、相変化材料の各ナノ粒子を有する、請求項９に記載のメモリセル。
【請求項１２】
上記多孔質な絶縁体ホストは、各孔を備えたナノ多孔質絶縁体であり、上記各孔は、孔サイズが約１ｎｍ−５ｎｍの間である、請求項１１に記載のメモリセル。
【請求項１３】
上記記憶材料は、相変化材料を有し、
上記多孔質な絶縁体は、上記相変化材料と同じ相変化材料の各ナノ粒子にて侵入されている、請求項１１に記載のメモリセル。
【請求項１４】
上記記憶材料は、相変化材料を有し、
上記多孔質な絶縁体は、上記相変化材料と異なる相変化材料の各ナノ粒子にて侵入されている、請求項１１に記載のメモリセル。
【請求項１５】
第１電極と、
第２電極と、
上記第１電極との第１当接部および上記第２電極との第２当接部の間にて展開され延びている記憶材料を有するメモリ素子と、
上記メモリ素子と接触しているナノ多孔質な絶縁体とを含み、
上記ナノ多孔質な絶縁体の少なくとも一部は、多孔質材料中への上記記憶材料の拡散によって形成されている、メモリセル。
【請求項１６】
上記記憶材料は、相変化材料である、請求項１５に記載のメモリセル。
【請求項１７】
上記ナノ多孔質な絶縁体は、クラスタサイズが約１ｎｍ−５ｎｍの間であるナノコンポジットクラスタを有する請求項１５に記載のメモリセル。
【請求項１８】
上記ナノ多孔質な絶縁体は、厚さが約５ｎｍ−３０ｎｍの間の層として堆積されている請求項１５に記載のメモリセル。
【請求項１９】
内部貫通セルを含む、請求項１５に記載のメモリセル。
【請求項２０】
ピラー状のセルを含む、請求項１５に記載のメモリセル。
【請求項２１】
ライン状のデバイスを含む、請求項１５に記載のメモリセル。
【請求項２２】
ヒータセルを含む、請求項１５に記載のメモリセル。
【請求項２３】
上記ナノ多孔質な絶縁体は、絶縁体界面に沿って上記メモリ素子と接触しており、
上記絶縁体界面に隣り合う、上記ナノ多孔質な絶縁体の部分は、相変化材料により侵入されている請求項１５に記載のメモリセル。
【請求項２４】
さらに、上記ナノ多孔質な絶縁体を囲む誘電体層を含み、
上記誘電体層は、上記絶縁体層の界面から上記ナノ多孔質な絶縁体層を通る上記相変化材料の拡散を低減するものである、請求項２３に記載のメモリセル。
【請求項２５】
上記ナノ多孔質な絶縁体の厚さが約５ｎｍ−３０ｎｍの間であり、
上記ナノ多孔質な絶縁体の孔サイズが約１ｎｍ−５ｎｍの間である、請求項１５に記載のメモリセル。
【請求項２６】
上記メモリ素子は、上記第１電極および上記第２電極の間にアクティブ領域を規定しており、
上記ナノ多孔質な絶縁体は、上記メモリ素子を上記アクティブ領域の周りで側面方向から囲んでいる、請求項１５に記載のメモリセル。
【請求項２７】
上記メモリ素子の上記記憶材料は、カルコゲナイド材料およびカルコゲン−フリーな材料の内の一方を含み、
上記ナノ多孔質な絶縁体は、カルコゲナイドを含む、請求項１５に記載のメモリセル。
【請求項２８】
上記メモリ素子の上記記憶材料は、カルコゲナイド材料およびカルコゲン−フリーな材料の内の一方を含み、
上記ナノ多孔質な絶縁体は、カルコゲン−フリーな材料を含む、請求項１５に記載のメモリセル。
【請求項２９】
メモリセルの絶縁方法であって、
上記メモリセルの第１電極および上記メモリセルの第２電極の間にて展開され延びるメモリ素子を形成する工程と、
記憶材料および絶縁材料を含む合金を、上記メモリ素子の周囲に堆積し、上記絶縁材料の各ナノ粒子を上記記憶材料のホスト部分内に析出することによって、上記メモリ素子をナノコンポジット絶縁体にて絶縁する工程とを含む、メモリセルの絶縁方法。
【請求項３０】
上記記憶材料は、相変化材料である、請求項２９に記載のメモリセルの絶縁方法。
【請求項３１】
上記ナノコンポジット絶縁体は、クラスタサイズが約１ｎｍ−５ｎｍの間であるナノコンポジットクラスタを有する、請求項２９に記載のメモリセルの絶縁方法。
【請求項３２】
上記ナノコンポジット絶縁体は、厚さが約５ｎｍ−３０ｎｍの間の層として堆積されている、請求項２９に記載のメモリセルの絶縁方法。
【請求項３３】
上記メモリセルは、内部貫通セルを含む、請求項２９に記載のメモリセルの絶縁方法。
【請求項３４】
上記メモリセルは、ピラー状のセルを含む、請求項２９に記載のメモリセルの絶縁方法。
【請求項３５】
上記メモリセルは、ライン状のデバイスを含む、請求項２９に記載のメモリセルの絶縁方法。
【請求項３６】
メモリセルの絶縁方法であって、
上記メモリセルの第１電極および上記メモリセルの第２電極の間にて展開され延びる相変化メモリ素子を形成する工程と、
ホスト材料および上記ホスト材料の一部内に分布させたナノスケール材料を有するナノコンポジット絶縁体にて上記相変化メモリ素子を絶縁する工程とを含む、メモリセルの絶縁方法。
【請求項３７】
さらに、上記ナノコンポジット絶縁体を誘電体層にて囲むカバー工程を含み、
上記誘電体層は、上記ナノコンポジット絶縁体を通した上記ナノスケール材料の拡散を低減するものである、請求項３６に記載のメモリセルの絶縁方法。
【請求項３８】
上記相変化メモリ素子は、カルコゲナイド層およびカルコゲン−フリーな層の内の一方をサブリソグラフィックなサイズにて含む、請求項３６に記載のメモリセルの絶縁方法。
【請求項３９】
上記相変化メモリ素子を絶縁する工程は、
上記相変化メモリ素子に隣接してナノ多孔質な絶縁体のホストを堆積するサブ工程と、
上記相変化メモリ素子から上記ナノ多孔質な絶縁体のホストのナノスケールな各孔内へ相変化材料を拡散するために上記ナノ多孔質な絶縁体のホストおよび上記相変化メモリ素子を熱アニールするサブ工程とを含む、請求項３６に記載のメモリセルの絶縁方法。
【請求項４０】
上記ナノ多孔質な絶縁体のホストを堆積するサブ工程は、ナノ多孔質な絶縁体の層を、厚さ約１０ｎｍ−５０ｎｍの間にて堆積するステップを含み、
熱アニールするサブ工程は、上記相変化メモリ素子から相変化材料を上記ナノコンポジット絶縁体の厚さ方向に通して拡散するステップを含む、請求項３９に記載のメモリセルの絶縁方法。
【請求項４１】
上記相変化メモリ素子を絶縁する工程は、
相変化材料および絶縁材料を含む合金を、上記相変化メモリ素子の周囲に堆積するステップと、
上記相変化材料のホスト部分内に上記絶縁材料の各ナノ粒子を析出するステップとを有する、請求項３６に記載のメモリセルの絶縁方法。
【請求項４２】
上記相変化材料は、ＧｅＳｂＴｅを含み、
上記絶縁体材料は、ＳｉＯ2、ＧｅＯｘ、ＧｅＮおよびＳｉＮの内の１つを含む、請求項４１に記載のメモリセルの絶縁方法。
【請求項４３】
上記相変化メモリ素子を絶縁する工程は、
上記相変化メモリ素子の第１電極および第２電極の一方の上に、ＳｉＯ2、ＧｅＯｘ、ＧｅＮ、Ａｌ2Ｏ3、ＳｉＯＮ、ＳｉＯＣＨおよびＳｉＮの内の１つを備える、不活性で多孔質な絶縁体マトリクスを堆積するサブ工程と、
上記不活性な絶縁体マトリクスの各孔内に相変化材料を堆積するサブ工程とを有する、請求項３６に記載のメモリセルの絶縁方法。
【請求項４４】
上記不活性な絶縁体マトリクスの各孔内に相変化材料を堆積するサブ工程は、
上記不活性な絶縁体マトリクス内に形成された貫通孔内に相変化材料を堆積するステップを備える、請求項４３に記載のメモリセルの絶縁方法。
【請求項４５】
上記不活性な絶縁体マトリクスの各孔内に相変化材料を堆積するサブ工程は、
原子層成長法、化学気相成長法、およびプラズマ気相成長法の内の１つによって、上記相変化材料を堆積するステップを備える、請求項４３に記載のメモリセルの絶縁方法。
【請求項４６】
第１電極と、
第２電極と、
上記第１電極との第１当接部および上記第２電極との第２当接部の間にて展開され延びている相変化メモリ素子と、
上記相変化メモリ素子と接触している絶縁体と、
上記絶縁体の熱伝導率を低減するための手段とを含む、メモリセル。
【請求項４７】
上記絶縁体は、ホスト材料を有するナノコンポジット絶縁体であり、
上記絶縁体の熱伝導率を低減するための手段は、上記ホスト材料の一部内に分布されたナノスケール材料を有する、請求項４６に記載のメモリセル。
【請求項４８】
上記絶縁体は、ナノ多孔質な絶縁体であり、
上記絶縁体の熱伝導率を低減するための手段は、上記ナノ多孔質な絶縁体内に分散された各ナノ粒子を有する、請求項４６に記載のメモリセル。
【請求項４９】
上記相変化メモリ素子は、相変化材料を有し、
上記各ナノ粒子は、上記相変化材料と同一の相変化材料を有する、請求項４８に記載のメモリセル。
【請求項５０】
上記相変化メモリ素子は、エネルギーを付与され、上記エネルギーが発生する熱によってメモリをセット／リセットする間、上記熱がフォノン波長を有する各フォノンを発生しており、
上記各ナノ粒子は、上記フォノン波長以下の長さ寸法に規定されている、請求項４８に記載のメモリセル。
【請求項５１】
上記長さ寸法は、約１ｎｍ−５ｎｍの間である、請求項５０に記載のメモリセル。
【請求項５２】
分配回路と、
上記分配回路と電気的に結合された書込パルス発生器と、
上記分配回路と電気的に結合され、かつ、上記書込パルス発生器と信号経路を通して電気的に結合された検知回路と、
上記分配回路と電気的に結合された各メモリセルのアレイとを含み、
上記各メモリセルは、それぞれ、互いに対向する各電極を有し、かつ、上記対向する各電極間にて展開されて延びている相変化メモリ素子と、上記相変化メモリ素子の周囲を囲むナノコンポジット絶縁体とを含む、メモリデバイス。
【請求項５３】
上記ナノコンポジット絶縁体は、ホスト材料と、上記ホスト材料の一部内に分布されたナノスケール材料とを有する、請求項５２に記載のメモリデバイス。
【請求項５４】
上記ホスト材料は、相変化材料を備え、上記ナノスケール材料は、絶縁性の各ナノ粒子を備える、請求項５３に記載のメモリデバイス。
【請求項５５】
上記ホスト材料は、多孔質な絶縁体を備え、上記ナノスケール材料は、上記多孔質な絶縁体内に侵入された各ナノ粒子を備える、請求項５３に記載のメモリデバイス。
【請求項５６】
メモリセルの絶縁方法であって、
上記メモリセルの第１電極および上記メモリセルの第２電極の間にて展開され延びる相変化メモリ素子を形成する工程と、
上記相変化メモリ素子を、相変化材料が侵入したナノ多孔質な絶縁体にて絶縁する工程と、
上記ナノ多孔質な絶縁体を通した上記相変化材料の分散を最小化する分散バリアにて上記ナノ多孔質な絶縁体を覆う工程とを含む、メモリセルの絶縁方法。
【請求項５７】
上記分散バリアは、ＳｉＯ2、ＳｉＮ、ＳｉＯＮ、およびＡｌ2Ｏ3の内の１つを含む、請求項５６に記載のメモリセルの絶縁方法。
【請求項５８】
上記相変化メモリ素子を絶縁する工程は、
上記相変化メモリ素子の周囲にホストの多孔質な材料を堆積するサブ工程と、上記相変化材料の各ナノ粒子を、上記多孔質なホスト内に熱的に移動させるサブ工程とを有する、請求項５６に記載のメモリセルの絶縁方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔背景技術〕
半導体メモリは、電子デバイスに対して記憶装置を提供しており、電子機器業界において広く普及している。一般的に、数多くの各半導体チップは、シリコンウェハ上に形成（または搭載）されている。各半導体チップは、電子デバイス内において後にメモリとして用いるために、ウェハから個々に分離される。
【０００２】
各半導体チップは、メモリとして用いるとの点において、０および１の各論理値によって特徴付けられる場合が多い、データを検索可能に記憶するように構成されたメモリセルのアレイをそれぞれ備えている。
【０００３】
半導体メモリの一タイプとして、抵抗メモリが挙げられる。抵抗メモリは、一般的には、切り替え可能な抵抗器の２つまたはそれ以上の互いに異なる各抵抗値を用いて、データを記憶するために用いられるメモリ内の各セル状態が規定されるものである。
【０００４】
抵抗値メモリの顕著な例として、相変化メモリが挙げられる。相変化メモリセルの周知の一構造では、メモリセルは、相変化メモリ材料と電極との交点に形成されている。電極に流した適切な値の通過エネルギーによって相変化メモリセルが加熱され、これにより相変化メモリセルの原子構造内における相／状態の変化に影響が及ぼされる。
【０００５】
相変化メモリセルは、例えば各論理状態０と１との間において選択的に切り替え可能であり、および／または多数の各論理状態間において選択的に切り替え可能なものである。
【０００６】
上述した相変化メモリの特性を示す材料としていは、周期表の第６族に属する元素（例えば、テルルおよびセレン）を含むものや、上記元素の合金を含むものが挙げられる。これらは、カルコゲナイドまたはカルコゲナイド材料と称される。その他の非カルコゲニド材料もまた、相変化メモリの特性を示すものがある。
【０００７】
相変化メモリセルの一タイプの原子構造としては、アモルファス状態と、１つまたはそれ以上の各結晶状態との間で切り替え可能なものが挙げられる。アモルファス状態は、その電気抵抗が（複数の）結晶状態よりも大きく、また一般的にはショートレンジ秩序のみを有する不規則的な原子構造を有している。対照的に、各結晶状態は、それぞれの結晶状態における原子構造がより規則的であり、上記アモルファス状態と比べて電気抵抗はより低い（電気伝導率はより高い）。
【０００８】
相変化材料の原子構造は、結晶化温度（または結晶化温度よりわずかに高い温度）に維持されているときは、より規則的になる。その後、材料をゆっくりと冷却することによって、高度に規則的な（結晶）状態となる、原子構造の安定な配向性を結果として生じさせる。例えば、カルコゲナイド材料において、元のアモルファス状態に戻すため、あるいはアモルファス状態にリセットするためには、局部温度を融点（摂氏約６００度）より高く上げて、高度にランダムなアモルファス状態の原子構造に到達させ、その後、アモルファス状態での原子構造が「固定」されるように急速に冷却される。
【０００９】
各メモリ状態における温度により誘導されたセット／リセットの各変化は、種々な各方法によって達成される。例えば、レーザを相変化材料に対し照射する方法、電流を相変化材料内に流す方法、または、相変化材料に隣接させた抵抗ヒータ内に電流を流す方法が挙げられる。上記何れの方法においても、上記相変化材料への制御された加熱が、上記相変化材料内において制御された相変化を生じさせる。
【００１０】
（複数の）メモリセル内において温度により誘導されたセット／リセットの各変化は、各セル内において、局所的な温度上昇いわゆるホットスポットをそれぞれ生じさせる。各メモリセルにおける各ホットスポットの熱的絶縁の非効率性は、メモリセル内のメモリ状態をリセットするために、より大きな電流（それゆえ、より大きな電力）を必要とする。
【００１１】
一般に、メモリセル内のメモリ状態を変化させるために必要な電力を低減して、より微細な各選択デバイスの使用を可能にし、これによってメモリデバイスの外形寸法を微細化できることが求められている。
【００１２】
上記および上記以外の各理由により、本発明が必要とされる。
【００１３】
〔概要〕
本発明の一形態は、メモリセルを提供する。上記メモリセルは、第１の電極と、第２の電極と、上記第１の電極および上記第２の電極の間に配置された記憶材料と、上記記憶材料に接触しているナノコンポジット絶縁体とを含む。
【００１４】
〔図面の簡単な説明〕
本発明をさらに理解するために、図面が添付されている。これらの添付図面は本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例証し、また本明細書における記載と共に本発明の原理を説明するためのものである。本発明の別の実施形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによって容易に理解できるであろう。これら図面中の各素子の相対的なスケール（各寸法）は、必ずしも、実際のスケールとはなっていない。各図面における同様の部材符号は、互いに対応する同様の部材を示している。
【００１５】
図１は、本発明の一実施形態による、各メモリセルを有したメモリデバイスの簡略ブロック図である。
【００１６】
図２は、本発明の一実施形態による、ピラー状メモリセルの断面図である。
【００１７】
図３Ａは、本発明の他の実施形態による、ピラー状メモリセルの断面図である。
【００１８】
図３Ｂは、本発明の一実施形態による、ナノコンポジット絶縁体の拡大平面図である。      
【００１９】
図４は、本発明の一実施形態による、保護カバー層を含むピラー状メモリセルの断面図である。
【００２０】
図５は、本発明の一実施形態による、Ｖ字状メモリセルの断面図である。
【００２１】
図６は、本発明の他の実施形態による、Ｖ字状メモリセルの断面図である。
【００２２】
図７は、本発明の一実施形態による、保護カバー層を含むＶ字状メモリセルの断面図である。
【００２３】
図８は、本発明の一実施形態による、内部貫通マッシュルーム状メモリセルの断面図である。
【００２４】
図９は、本発明の他の実施形態による、内部貫通マッシュルーム状メモリセルの断面図である。
【００２５】
図１０は、本発明の一実施形態による、保護カバー層を含む内部貫通マッシュルーム状メモリセルの断面図である。
【００２６】
図１１は、本発明の一実施形態による、ライン状メモリセルの断面図である。
【００２７】
図１２は、本発明の他の実施形態による、ライン状メモリセルの断面図である。
【００２８】
図１３は、本発明のさらに他の実施形態による、ライン状メモリセルの断面図である。
【００２９】
図１４は、本発明の一実施形態による、保護カバー層を含むライン状メモリセルの断面図である。
【００３０】
図１５は、本発明の一実施形態による、マッシュルーム状メモリセルの断面図である。      
【００３１】
図１６は、本発明の他の実施形態による、マッシュルーム状メモリセルの断面図である。
【００３２】
図１７は、本発明のさらに他の実施形態による、マッシュルーム状メモリセルの断面図である。
【００３３】
図１８は、本発明の一実施形態による、保護カバー層を含むマッシュルーム状メモリセルの断面図である。
【００３４】
〔詳細な説明〕
図１は、本発明の一実施形態によるメモリデバイス１００の簡略ブロック図である。メモリデバイス１００は、書込パルス発生器１０２と、分配回路１０４と、各メモリセル１０６ａ，１０６ｂ，１０６ｃ，１０６ｄと、検知回路１０８とを備えている。
【００３５】
本一実施形態では、各メモリセル１０６ａ〜１０６ｄは、メモリ内にデータを記憶させるためのセル内にあるメモリ材料が、アモルファス相および結晶相との間にて遷移することを有益に利用する相変化メモリセルである。
【００３６】
書込パルス発生器１０２は、信号経路１１０を介して、分配回路１０４に電気的に結合されている。分配回路１０４は、各信号経路１１２ａ〜１１２ｄをそれぞれ介して各メモリセル１０６ａ〜１０６ｄに、また、信号経路１１４を介して検知回路１０８に電気的に結合されている。書込パルス発生器１０２は、信号経路１１６を介して検知回路１０８へ電気的に結合されている。各メモリセル１０６ａ〜１０６ｄは、特定の抵抗値に対応させたメモリ状態にプログラムすることができ、この抵抗値は、適切な電気的書込方式を用いて制御される。
【００３７】
本明細書において、「電気的に結合」という表現が使用される場合は、各素子同士が直接的に結合しているという意味だけではなく、一方の素子と他方の素子との間に別の素子が介在した状態であってもよい。
【００３８】
本一実施形態では、各相変化メモリセル１０６ａ〜１０６ｄは、それぞれ、データ記憶場所を提供する相変化材料を含んでいる。相変化メモリセルのためのアクティブ領域は、１ビット、１．５ビット、２ビット、あるいは数ビットのデータを記憶するために、結晶状態とアモルファス状態との間で相変化材料が相遷移する場所である。
【００３９】
本一実施形態では、書込パルス発生器１０２は、各メモリセル１０６ａ〜１０６ｄに対し制御可能なように分配回路１０４を介して印加される各電流パルスまたは各電圧パルスを発生させるものである。本一実施形態では、分配回路１０４は、各電流パルスまたは各電圧パルスを各メモリセルに対し制御可能なように与えるための、複数の各トランジスタを有している。
【００４０】
本一実施形態では、各メモリセル１０６ａ〜１０６ｄは、温度変化の影響下においてアモルファス状態から結晶状態、あるいは結晶状態からアモルファス状態へと変化可能な、相変化材料を含んでいる。これらの結晶性の程度は、少なくとも２つの各メモリ状態を規定して、メモリデバイス１００内にデータを記憶させるために有用である。
【００４１】
（複数の）メモリ状態は、ビット値（例えばビット値「０」および「１」）に割り当てることができる。各メモリセル１０６ａ〜１０６ｄの各ビット状態は、それらの電気抵抗値が大幅に異なる。アモルファス状態での相変化材料は、結晶状態においてよりも極めて高い抵抗値を示す。このように、検知用アンプ１０８は、セル抵抗値を読み出して、特定のメモリセル１０６ａ〜１０６ｄに対し割り当てられたビット値を判別するものである。
【００４２】
メモリデバイス１００内において各メモリセル１０６ａ〜１０６ｄの１つをプログラム（書込）するために、書込パルス発生器１０２は、標的とするメモリセル内の相変化材料を加熱するための電流パルスまたは電圧パルスを発生させる。
【００４３】
本一実施形態では、書込パルス発生器１０２は、適切な電流パルスまたは電圧パルスを発生させる。そしてこの電流パルスまたは電圧パルスは、分配回路１０４に供給されて、適切な標的の各メモリセル１０６ａ〜１０６ｄに分配される。
【００４４】
電流パルスまたは電圧パルスの振幅および時間幅は、メモリセルがセットされているのか、あるいはリセットされているのかに依存して制御される。一般的に、メモリセルの「セット」動作によって、標的メモリセルの相変化材料は、その結晶化温度を超えて（しかしその融点を超えないように）、結晶状態に達するまで十分な時間加熱される。一般的に、メモリセルの「リセット」動作によって、標的メモリセルの相変化材料は、その融点を超えて加熱された後に急速に冷却され、これによってアモルファス状態が達成される。
【００４５】
（複数の）メモリセル内において温度により誘導されたセット／リセットの各変化は、各セル内において、局所的な温度上昇いわゆるホットスポットをそれぞれ生じさせる。図２ないし図１８は、上記各メモリセル内の上記各ホットスポットを効率よく熱絶縁する、低熱伝導性を有するナノコンポジット絶縁体を含む各相変化メモリセルの各実施形態をそれぞれ図示している。
【００４６】
上記ナノコンポジット絶縁体の低熱伝導性は、コンポジットを形成できる個々の各組成の各熱伝導率より、組み合わされた熱伝導率が、より一層低くなる上記コンポジットを形成するように各材料を組み合わせることによって作成される。
【００４７】
その上、上記コンポジット中の各材料の少なくとも１つは、各メモリセルにより発生される熱に対応した長さスケールを有する各フォノン（各音響量子）を効率よく分散して低減する長さスケール（例えばサイズ）、例としてはナノサイズの長さスケールを備えている。
【００４８】
通常、上記ナノコンポジット絶縁体は、２つの各材料を含み、上記２つの各材料の少なくとも１つがナノサイズのものである。上記ナノサイズの材料は、他の第２の材料と化合物を形成するホスト（宿主、主体）材料であってもよいし、また、代わりに、上記ナノサイズの材料が、ホスト材料のマトリクス中にて分散されていてもよい。
【００４９】
本一実施形態では、上記ナノコンポジット絶縁体は、ナノスケールの相変化材料をマトリクス内に侵入させた、多孔質（ポーラス）で、ホストとなる絶縁体を含む。他の実施形態では、上記ナノコンポジット絶縁体は、絶縁性の各ナノ粒子を分散して有する、ホストの相変化材料を含む。
【００５０】
上記ナノコンポジット絶縁体は、上述した機構により上記各メモリセル内の上記各ホットスポットを効率よく熱絶縁する、低熱伝導性を有するものである。上記ナノコンポジット絶縁体を含む各相変化メモリセルは、各メモリセル内での各メモリ状態を変化させるときに低電力化できて、より小さい選択デバイスの使用を可能にすることにより、各メモリデバイスのための全体サイズを低減できる。
【００５１】
図２は本発明の一実施形態に基づくピラー状のメモリセル２０６の断面図である。メモリセル２０６は、第１電極２０８との第１当接部２１４から第２電極２１０との第２当接部２１６へと展開されて延びている相変化メモリ素子２１２、および、絶縁体界面２２０に沿って相変化メモリ素子２１２と接触しているナノコンポジット絶縁体２１８とを含む。
【００５２】
本実施形態では、ナノコンポジット絶縁体２１８における、絶縁体界面２２０に隣り合う部分においては、相変化材料２２２が侵入している。
【００５３】
メモリセル２０６は、メモリデバイス１００の他の各メモリセルとメモリセル２０６とを電気的に接続する（図１）、例えば、ワード線、ビット線およびグラウンド線を有する、さらなる上層および下層の各層を含む。図２ないし図４では、図示を簡明化するために、上層および下層の各層については図示していない。
【００５４】
電流経路は、第１電極２０８との第１当接部２１４から相変化メモリ素子２１２のアクティブ領域２２４を通り、第２電極２１０との第２当接部２１６へと展開されて延びている相変化メモリ素子２１２内を通るものである。
【００５５】
相変化メモリ素子２１２は、ナノコンポジット絶縁体２１８によって水平方向から、完全に囲まれているので、結果として、ナノコンポジット絶縁体２１８は、上記電流経路の流れ方向に対して直交する側面方向にて相変化メモリ素子２１２を絶縁することになる。特に、ナノコンポジット絶縁体２１８は、上記電流経路の流れ方向に対して直交する側面方向にてアクティブ領域２２４を絶縁することになる。
【００５６】
本実施形態では、ナノコンポジット絶縁体２１８は、不活性な（例えば、熱的負荷や、薬品暴露に対する高い安定性を有する）ものであり、ホストの絶縁体材料２２３中に相変化材料２２２を含むものである。例えば、本実施形態においては、相変化材料２２２は、相変化メモリ素子２１２の相変化材料と実質的に同一である。その結果、上記侵入されたナノコンポジット絶縁体２１８は、不活性、非反応性、および、相変化メモリ素子２１２に対して濡れ性を示す親和性を有するものである。
【００５７】
ナノコンポジット絶縁体２１８は種々な形態を含むことができる。本実施形態では、ナノコンポジット絶縁体２１８は、ホスト材料２２３と、図２に図示された材料２２２のように、上記ホスト材料の一部分内に分散されたナノスケールの材料とを含む。他の実施形態では、上記ホスト材料は相変化材料を含み、上記ナノスケールの材料は、図３Ａおよび図３Ｂに図示されたように、ホスト材料２２３内に分散された、絶縁性の各ナノ粒子を含む。さらに他の実施形態では、上記ホスト材料２２３は、ナノ多孔質な絶縁体を含み、上記ナノスケールの材料は、上記多孔質な絶縁体のナノサイズの各孔内に侵入させた各粒子を含む。少なくとも１つの実施形態においては、ナノコンポジット絶縁体２１８は、厚さが約３ｎｍ−３０ｎｍの範囲内の層として配置されている。
【００５８】
相変化メモリ素子２１２は、１ビットまたは数ビットのデータを記憶するための記憶箇所を提供する。トランジスタやダイオードのようなアクティブデバイスである選択デバイスが、第１電極２０８に電気的に接続されており、相変化メモリ素子２１２のセット動作およびリセット動作の間、第１電極２０８を通した電流または電圧の印加を制御するようになっている。
【００５９】
相変化メモリ素子２１２のセット動作の間、セット用の電流のパルスまたはセット用の電圧のパルスが、相変化メモリ素子２１２に対し選択的に伝達されて、上記相変化メモリ素子２１２を、その結晶化温度を超えて(しかし、通常では、その融点温度未満に)加熱する。相変化メモリ素子２１２のリセット動作の間、リセット用の電流のパルスまたはリセット用の電圧のパルスが、第１電極２０８を通して選択デバイスによって相変化メモリ素子２１２に対し選択的に伝達される。リセット用の電流またはリセット用の電圧は、迅速に、相変化メモリ素子２１２を、その融点温度を超えて加熱する。その後、上記相変化メモリ素子２１２は、迅速に冷却されて、そのアモルファス状態つまりリセット状態を達成する。
【００６０】
上記リセット用の動作の間、一般に、相変化メモリ素子２１２は、上記メモリセルの中心部から発熱を開始し、各相（溶融など）に変化する。
【００６１】
本実施形態では、ナノコンポジット絶縁体２１８は、メモリセル２０６内に発生する熱に対応したフォノンの波長と、ほぼ同一なナノサイズ長さスケール（例えば材料組成の一部がナノスケール化された）種々な材料組成を有している。本実施形態では、ナノサイズ長さスケールは、約０．５ｎｍから１０ｎｍまでの間の範囲内であり、より好ましくは、約１ｎｍから５ｎｍまでの間の範囲内である。
【００６２】
他の実施形態においては、ナノコンポジット絶縁体２１８は、図３Ｂにて最良に図示されているように、約１ｎｍから５ｎｍまでの間の範囲内のクラスタサイズに限定した、ナノコンポジットマトリクス／クラスタである。
【００６３】
上記ナノスケールの各材料は、特定の波長での熱エネルギーの各フォノンを極めて効果的に分散させて散逸させる結果、ナノコンポジット絶縁体２１８の熱伝導率を効果的に低下させる。ナノコンポジット絶縁体２１８は、絶縁体界面２２０に沿って相変化メモリ素子２１２と接触しており、相変化メモリ素子２１２を絶縁して、各絶縁体界面２２０間において上記相変化メモリ素子２１２の溶融相と各相との間にて相変化させるようになっている。その結果、相変化メモリ素子２１２は、リセット後に最大抵抗値近くになり、上記リセット状態が大きな信号コントラストを導き出す。
【００６４】
本実施形態では、第１電極２０８は、前処理されたウエハ（図示せず）の一部内の電極プラグとして設けられている。他の実施形態においては、第１電極２０８は、メモリセル２０６が作成されたときの残存部分上の専用電極である。各電極２０８−２１０は、窒化チタン（ＴｉＮ）、タングステン（Ｗ）または他の好適な電極材料を含む。本実施形態においては、第１電極２０８は、ＴｉＮを含む電極プラグ、タングステンプラグ、銅プラグ、または他の好適な電極材料のプラグである。
【００６５】
相変化メモリ素子２１２は、本発明に基づく、好適な、種々な各材料から選択される相変化材料を含む。本実施形態では、相変化メモリ素子２１２の相変化材料は、周期表の第６族に属する元素を１つ以上含有したカルコゲナイド合金を含む。例えば、本実施形態では、相変化メモリ素子２１２の相変化材料は、ＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、またはＡｇＩｎＳｂＴｅなどのカルコゲナイド化合物を含む。他の実施形態では、相変化メモリ素子２１２の相変化材料は、例えばＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、またはＧｅＧａＩｎＳｂなど、カルコゲンを含有しない化合物を含む。さらに別の実施形態では、相変化メモリ素子２１２の相変化材料は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳの各元素を１つ以上含有した、適切な相変化材料を含む。
【００６６】
本実施形態では、ナノコンポジット絶縁体２１８は、不活性で、電気絶縁性を有し、各孔を規定する材料により特徴付けられる、ホストとなる多孔質マトリクスである。本実施形態においては、上記の各孔は、ナノスケール寸法のものである。本実施形態では、ナノコンポジット絶縁体２１８は、ホスト材料、例えば、ＳｉＯ2、ＧｅＯｘ（ｘは、非ゼロの整数）、Ａｌ2Ｏ3、ＳｉＮ、ＳｉＯＮ、またはＳｉＯＣＨであり、ナノスケールの相変化材料２２２により侵入されているものである。
【００６７】
本実施形態においては、相変化材料２２２は、相変化メモリ素子２１２内に含まれる相変化材料と同一のものである。他の実施形態では、相変化材料２２２は、相変化メモリ素子２１２内に含まれる相変化材料と異なるものである。ホスト材料と、ナノスケールの材料との相対的な量である濃度は、結果として得られたナノ多孔質な絶縁体が、熱伝導率において、上記ナノ多孔質な絶縁体の各組成における何れの各熱伝導率より低くなるように選択されればよい。
【００６８】
本実施形態では、ナノコンポジット絶縁体２１８は、その厚さＤ１を約１０ｎｍと５０ｎｍとの間の範囲内に設定され、ナノスケールの孔サイズを約１ｎｍと５ｎｍとの間の範囲内に設定され各孔を有するマトリクスを含む。本実施形態においては、各孔のマトリクスは、部分的に、特に好ましくは界面２２０に隣り合う部分に、相変化材料２２２にて滲み込まされている、または侵入されている。他の実施形態では、多孔のマトリクスの全体が、相変化材料２２２にて滲み込まされている、または侵入されている。本実施形態においては、ナノコンポジット絶縁体２１８は、相変化メモリ素子２１２のアクティブ領域２２４の周囲を完全に水平方向から覆っている。
【００６９】
本実施形態では、相変化メモリ素子２１２は、カルコゲナイド材料を含み、相変化材料２２２は、上記カルコゲナイド材料と同一のものを含む。他の実施形態においては、相変化メモリ素子２１２は、カルコゲナイド材料を含み、相変化材料２２２は、上記カルコゲナイド材料と異なるカルコゲナイド材料を含む。さらに他の実施形態では、相変化メモリ素子２１２は、カルコゲン−フリーな材料を含み、ナノコンポジット絶縁体２１８の相変化材料２２２は、上記カルコゲン−フリーな材料と同一のものを含む。さらに他の実施形態においては、相変化メモリ素子２１２は、カルコゲン−フリーな材料を含み、ナノコンポジット絶縁体２１８の相変化材料２２２は、上記カルコゲン−フリーな材料と異なるカルコゲン−フリーな材料を含む。さらに他の実施形態では、相変化メモリ素子２１２は、カルコゲン材料を含み、ナノコンポジット絶縁体２１８の相変化材料２２２は、上記カルコゲン−フリーな材料を含む。さらに他の実施形態においては、相変化メモリ素子２１２は、カルコゲン−フリーな材料を含み、ナノコンポジット絶縁体２１８の相変化材料２２２は、上記カルコゲナイドを含む。
【００７０】
ナノコンポジット絶縁体を含む、ピラー状の各メモリセルは、図２ないし図４にて図示されているように、種々な各方法により形成することができる。例えば、本実施形態では、メモリセル２０６は、前処理されたウエハ上において、第１電極２０８からスタートし、第２電極２１０に到るまで続く、多層または積み上げにより形成されたヒータセルである（他のさらなる各上層については図示せず）。
【００７１】
本実施形態においては、相変化メモリ素子２１２は、各電極２０８、２１０間にて、適切なエッチングや剥離の各プロセスにより設けられ、サブリソグラフィー的に小さい水平方向寸法を規定して形成される。その後、ナノコンポジット絶縁体２１８が、相変化メモリ素子２１２に隣接するように堆積により配置される。
【００７２】
本実施形態においては、相変化メモリ素子２１２の相変化材料は、絶縁体の界面２２０を通して分散し、ナノコンポジット絶縁体２１８の各孔の内部に侵入している。本実施形態では、システム化された内部分散サイクル、例えば、急速熱アニールサイクルが、相変化メモリ素子２１２の相変化材料の一部を、ナノコンポジット絶縁体２１８の各孔の内部へ積極的に、熱的に移動させるために用いられている。
【００７３】
本実施形態においては、ナノコンポジット絶縁体２１８は、化学気相成長法（ＣＶＤ）、原子層成長法（ＡＬＤ）、有機金属化学気相成長法（ＭＯＣＶＤ）、プラズマ気相成長法（ＰＶＤ）、ジェット気相堆積（ＪＶＰ）、あるいはその他の適切な堆積技術を用いて堆積される。
【００７４】
本実施形態では、ナノコンポジット絶縁体２１８は堆積される際に、相変化メモリ素子２１２からの相変化材料の分散が、ナノコンポジット絶縁体２１８の各孔を完全に充填するように選択された、上記ナノコンポジット絶縁体２１８の薄層の厚さＤ１を規定するようになっている。
【００７５】
上記方法では、ナノコンポジット絶縁体２１８のホスト層は、相変化材料２２２によりシールされるので、さらなる分散が限定される。その結果、ナノコンポジット絶縁体２１８は、相変化材料にて侵入され、アクティブ領域２２４の周囲に、極めて安定な絶縁材料層を規定する。
【００７６】
図３Ａは、本発明の他の実施形態に基づく、ピラー状のメモリセル２５６の断面図である。メモリセル２５６は、第１電極２５８、第２電極２６０、各電極２５８、２６０間に配置された相変化メモリ素子２６４、および、相変化メモリ素子２６４の周囲に堆積により配置されたナノ化合物合金２６２の容積部を含む。
【００７７】
本実施形態では、ナノ化合物合金２６２は、１度の堆積プロセスにて堆積された、相変化材料および絶縁性材料との合金を含むナノコンポジット絶縁体である。本実施形態においては、ナノ化合物合金２６２は、例えば、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳの各元素を１つ以上含有した化合物である上述した好適な各相変化材料から１つ選択されたホストの相変化材料、および、例えば、ＳｉＯ2、ＧｅＯｘ、ＧｅＮ、またはＳｉＮ材料といった、好適な絶縁体材料から選択された絶縁体材料を含み、上記絶縁体材料が、ナノ粒子として上記ホストの相変化材料中に埋め込まれたものである。
【００７８】
本実施形態では、ナノ化合物合金２６２は、相変化材料および絶縁体材料が、堆積され、続いてアニールされることで、例えば、上記相変化材料中にて絶縁体材料のナノサイズ化された各粒子が析出して、上記相変化材料および絶縁体材料が互いに均質に分布したものである。
【００７９】
本実施形態においては、ナノ化合物合金２６２は、酸素を高合金レベルにて含有、または二酸化珪素を高合金レベルにて含有する、ＧＳＴ（例えば、ＧｅｘＳｂｘＴｅｘ）の相変化材料を含む。本実施形態では、酸化ゲルマニウムのナノスケール化された各粒子を、上記ナノ化合物合金２６２から析出させることにより、ホストのＧＳＴ相変化材料が、各絶縁体材料の各ナノ粒子を含む、不活性な酸素化されたマトリクスを形成するように分離される。例えば、本実施形態においては、ＧｅＳｂＴｅ:Ｏのナノ化合物合金２６２が、単一のプロセスにて、相変化メモリ素子２６４の周囲に堆積され、ＧｅＯ絶縁体の各ナノ粒子が、上記ホストの相変化材料のマトリクス中に析出する。他の実施形態においては、ナノ化合物合金２６２が、ＧＳＴ:ＳｉＯ2の合金であり、酸化ゲルマニウム（ＧｅＯ）の各ナノ粒子の析出物が、ホストの相変化材料のマトリクス中に分布される。
【００８０】
図３Ｂは、本発明の一実施形態に基づく、ナノ化合物合金２６２の堆積により形成されたナノコンポジット絶縁体の拡大平面図である。高濃度にてドープされた相変化材料、例えば、高濃度にて、ＳｉＯ2、Ｏ2、Ｎ2、またはＳｉＮがドープされた相変化材料の堆積後、絶縁体の各ナノ粒子２６６が、ホストの相変化材料のマトリクス／クラスタ２６８中に析出しおよび／または分布する。
【００８１】
一般には、各ナノ粒子２６６は、その寸法Ｌがナノスケール化されるように規定されることにより、クラスタ２６８もナノスケール化される。本実施形態では、クラスタ２６８は、その寸法Ｌが約０．５ｎｍから１０ｎｍまでの範囲内、より好ましくは１ｎｍから５ｎｍまでの範囲内のクラスタサイズを規定している。各ナノ粒子は、種々な好適な各形状での長さ寸法Ｌにてナノスケール化され得ることは理解されるべきである。上記種々な好適な各形状は、楕円形（図示されているように）、同形の球状、非同形の球状、および、一材料が、他の材料中に析出する析出物に対応した他の形状を含む。
【００８２】
絶縁体の各ナノ粒子２６６の、相変化材料のマトリクス／クラスタ２６８に対する好適な相対的濃度は、ナノコンポジット絶縁体であるナノ化合物合金２６２の電気的な絶縁性を選択的に調節するために選択される。例えば、本実施形態においては、絶縁体材料の濃度は、マトリクス材料の濃度より大きい。しかしながら、所望される絶縁特性に応じて、絶縁体材料の濃度は、マトリクス材料の濃度より小さくなるように選択されても、または、上記両者の濃度を互いにほぼ等しくなるように選択してもよい。
【００８３】
本実施形態では、上記のようなナノ化合物合金を形成する各ナノコンポジット絶縁体は、それを構成する各組成の何れの熱絶縁性よりも低い、バルクでの熱絶縁性を有するように特徴付けられている。
【００８４】
図４は、本発明の一実施形態による、保護カバー層２８０を含むメモリセル２０６を示している。本実施形態においては、保護カバー層２８０は、絶縁的に、ナノコンポジット絶縁体２１８の全体を覆い、囲むように堆積される。本実施形態では、保護カバー層２８０は、相変化メモリ素子２１２からナノコンポジット絶縁体２１８を通して分散する相変化材料２２２の分散を最小化する分散ブロック層である。
【００８５】
本実施形態においては、保護カバー層２８０は、一般に、ナノコンポジット絶縁体２１８より熱伝導率が高い、ＳｉＮ、ＳｉＯＮ、ＡｌＮ、ＴｉＯ2、Ａｌ2Ｏ3、または他の適切な絶縁体材料を含む。本実施形態では、相変化材料２２２は、絶縁体２１８の全体を通して分散し、ナノコンポジット絶縁体を形成する。
【００８６】
保護カバー層２８０は、上述したように、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＰ、あるいはその他の適切な堆積技術の１つを用いて堆積することができる。
【００８７】
図５は、本発明の一実施形態による、Ｖ字状のメモリセル３０６の断面図である。メモリセル３０６は、第１電極３０８と、第２電極３１０と、第１電極３０８との第１当接部３１４から第２電極３１０との第２当接部３１６へと展開されて延びている相変化メモリ素子３１２と、絶縁体界面３２０に沿って相変化メモリ素子３１２と接触しているナノコンポジット絶縁体３１８とを含む。
【００８８】
メモリセル３０６は、メモリデバイス１００の他の各メモリセル（図１）とメモリセル３０６とを電気的に接続する、例えば、ワード線、ビット線およびグラウンド線を有する上層および下層の各層を含む。図５ないし図７では、図示を簡明化するために、上層および下層の各層については図示していない。
【００８９】
電流経路は、第１電極３０８との第１当接部３１４から相変化メモリ素子３１２のアクティブ領域を通り、第２電極３１０との第２当接部３１６へと展開されて延びている相変化メモリ素子３１２内を通るものである。
【００９０】
相変化メモリ素子３１２は、ナノコンポジット絶縁体３１８によって水平方向から、完全に囲まれているので、結果として、ナノコンポジット絶縁体３１８は、上記電流経路の流れ方向に対して直交する側面方向にて相変化メモリ素子３１２を絶縁することになる。特に、ナノコンポジット絶縁体３１８は、上記電流経路の流れ方向に対して直交する側面方向にてメモリ素子のアクティブ領域を絶縁することになる。
【００９１】
例えば、本実施形態では、ナノコンポジット絶縁体３１８は、ホスト材料と、上記ホスト材料の一部中に分布されたナノスケール材料とを含む。他の実施形態においては、上記ホスト材料は、相変化材料を含み、上記ナノスケール材料は、前述の図３Ａに示されるように、ホスト材料中に分布された、絶縁性の各ナノ粒子を含む。さらに他の実施形態では、上記ホスト材料は、ナノ多孔質な絶縁体を含み、上記ナノスケールの材料は、上記多孔質な絶縁体のナノサイズの各孔内に侵入させた各粒子を含む。
【００９２】
本実施形態では、各電極３０８、３１０は、各電極２０８、２１０（図２）と同様なものであり、窒化チタン（ＴｉＮ）、タングステン（Ｗ）または他の好適な電極材料を含む。本実施形態においては、第１電極３０８は、ＴｉＮを含む電極プラグ、タングステンプラグ、銅プラグ、または他の好適な電極材料のプラグである。
【００９３】
本実施形態においては、相変化メモリ素子３１２は、周期表の第６族に属する元素を１つ以上含有したカルコゲナイド合金を含む。例えば、本実施形態では、相変化素子３１２の相変化材料は、ＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、またはＡｇＩｎＳｂＴｅなどのカルコゲナイド化合物を含む。他の実施形態では、相変化メモリ素子３１２の相変化材料は、例えばＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、またはＧｅＧａＩｎＳｂなど、カルコゲンを含有しないものを含む。さらに別の実施形態では、相変化メモリ素子３１２の相変化材料は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳなどの元素を１つ以上含有した、任意の適切な相変化材料を含む。
【００９４】
本実施形態においては、ナノコンポジット絶縁体３１８は、図３Ａにて前述したナノ化合物合金２６２の作成プロセスと同様に、ナノ化合物合金３３２として１度の堆積プロセスにて堆積されたものである。本実施形態では、酸化ゲルマニウムのナノスケールの各粒子が、ナノ化合物合金３３２から析出して、ホストのＧＳＴ相変化材料が、絶縁体材料の各ナノ粒子を含む不活性な酸素化されたマトリクスを形成するように分離される。
【００９５】
例えば、本実施形態においては、ＧｅＳｂＴｅ:Ｏのナノ化合物合金３３２が、相変化メモリ素子３１２の周囲に堆積され、ＧｅＯ絶縁体の各ナノ粒子が、上記ホストの残存した相変化材料のマトリクス中に析出する。他の実施形態においては、ナノ化合物合金３３２が、ＧＳＴ:ＳｉＯ2の合金であり、酸化ゲルマニウム（ＧｅＯ）の各ナノ粒子の析出物が、ホストの相変化材料のマトリクス中に分布される。
【００９６】
図６は、本発明の他の実施形態による、Ｖ字状のメモリセル３５６の断面図を示すものである。メモリセル３５６は、第１電極３５８を含む。第１電極３５８上には、メモリセル３５６の種々な他の各層が形成されている。
【００９７】
例えば、本実施形態では、まず、絶縁体の層３６０が、第１電極３５８上に堆積されている。層３６０は、ナノスケールの各孔を含む、ホストとなるナノ多孔質絶縁体材料の層である。続いて、多孔質絶縁体の層３６０は、表面３６２によって規定されるＶ字状の貫通孔を規定するように、エッチング、例えば、リソグラフィー的に、エッチングおよび／または処理される。上記方法では、表面３６２によって規定されるＶ字状の井戸が、絶縁体材料の層３６０内に形成される。
【００９８】
本実施形態においては、相変化材料３６６が、ナノ多孔質な絶縁体である層３６０の表面３６２上に、ＡＬＤ、ＣＶＤ、ＰＶＤ、または他の好適な堆積技術といった好適な堆積プロセスによって堆積され、相変化メモリ素子３６８の周囲にナノコンポジット絶縁体が形成される。
【００９９】
本実施形態では、ナノ多孔質な絶縁体である層３６０は、孔サイズが約１ｎｍから５ｎｍまでの各孔を有する各孔を規定する多孔質マトリクスである。上記多孔の一部、好ましくは界面３６２に隣接している上記多孔の一部には相変化材料３６６がしみこんでいる。
【０１００】
本実施形態においては、相変化材料３６４の単一層が、原子層成長法（ＡＬＤ）によって絶縁体の層３６０の表面３６２上に堆積により形成される。上記ＡＬＤによる堆積の間、上記相変化材料３６４は、単一層毎に、ナノ多孔質絶縁体である層３６０内に分散し、相変化材料３６６にて絶縁体の層３６０に対し選択的に侵入し、ナノコンポジット絶縁体を形成する。
【０１０１】
本実施形態では、相変化材料３６４は、表面３６２によって規定されるナノ多孔質絶縁体の層３６０の貫通孔内に堆積され、追加熱サイクルまたは熱アニール処理が適用されて、相変化材料３６４がナノ多孔質絶縁体の層３６０内に分散することをさらに促進する。このことから、相変化材料３６４と相変化材料３６６とは同一の相変化材料である。
【０１０２】
本実施形態においては、ナノコンポジット絶縁体の層３６０は、不活性なものであり、かつ、相変化メモリ素子３６８の相変化材料と同一の相変化材料３６６を含む。他の実施形態では、ナノコンポジット絶縁体の層３６０は、相変化メモリ素子３６８の相変化材料と異なる相変化材料３６６を含む。これに関しては、層３６０のナノコンポジット絶縁体は、前述した図２および図４にて示したナノコンポジット絶縁体２１８と同様なものである。上記の各相変化材料は、前述されているように、カルコゲン材料またはカルコゲンを含まない材料を含むことができる。
【０１０３】
図７は、本発明の一実施形態による、保護カバー層３８０を含むＶ字状のメモリセル３５６の断面図を示している。メモリセル３５６は、第１電極３５８および第２電極３７０の間にて展開され延びている相変化メモリ素子３６８と、相変化材料３６６にて侵入されているナノ多孔質絶縁体３６０とを含む。
【０１０４】
本実施形態では、保護カバー層３８０が、メモリセル３５６の周囲を囲んでいる。相変化材料３６６は、絶縁体３６０の全体に侵入分散して、ナノコンポジット絶縁体を形成している。本実施形態においては、保護カバー層３８０は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、または他の好適な堆積技術を用いて堆積された、低誘電率（low-k）な誘電体層である。低誘電率とは、比誘電率が５以下、より好ましくは比誘電率が４．２以下、さらに好ましくは比誘電率が３．０以下のものをいう。
【０１０５】
図８は、本発明の一実施形態による、内部貫通マッシュルーム状のメモリセル４０６の断面図を示す。メモリセル４０６は、第１電極４０８と、第２電極４１０と、第１電極４０８との第１当接部４１４から第２電極４１０との第２当接部４１６へと展開されて延びている相変化メモリ素子４１２と、絶縁体界面４２０に沿って相変化メモリ素子４１２と接触しているナノコンポジット絶縁体４１８とを含む。
【０１０６】
メモリセル４０６は、メモリデバイス１００の他の各メモリセル（図１）とメモリセル４０６とを電気的に接続する、例えば、ワード線、ビット線およびグラウンド線を有する、さらなる上層および下層の各層を含む。図８ないし図１０では、図示を簡明化するために、上層および下層の各層については図示していない。
【０１０７】
電流経路は、第１電極４０８との第１当接部４１４から相変化メモリ素子４１２のアクティブ領域を通り、第２電極４１０との第２当接部４１６へと展開されて延びている相変化メモリ素子４１２内を通るものである。
【０１０８】
相変化メモリ素子４１２は、ナノコンポジット絶縁体４１８によって水平方向から、完全に囲まれているので、結果として、ナノコンポジット絶縁体４１８は、上記電流経路の流れ方向に対して直交する側面方向にて相変化メモリ素子４１２を絶縁することになる。特に、ナノコンポジット絶縁体４１８は、上記電流経路の流れ方向に対して直交する側面方向にて相変化メモリ素子４１２のアクティブ領域を絶縁することになる。
【０１０９】
例えば、本実施形態では、ナノコンポジット絶縁体４１８は、ホスト材料と、上記ホスト材料の一部中に分布されたナノスケール材料とを含む。他の実施形態においては、上記ホスト材料は、相変化材料を含み、上記ナノスケール材料は、前述の図３Ａに示されるように、ホスト材料中に分布された、絶縁性の各ナノ粒子を含む。さらに他の実施形態では、上記ホスト材料は、ナノ多孔質な絶縁体を含み、上記ナノスケールの材料は、上記多孔質な絶縁体のナノサイズの各孔内に侵入させた各粒子を含む。
【０１１０】
本実施形態では、各電極４０８、４１０は、各電極２０８、２１０（図２）と同様なものであり、窒化チタン（ＴｉＮ）、タングステン（Ｗ）または他の好適な電極材料を含む。本実施形態においては、第１電極４０８は、ＴｉＮを含む電極プラグ、タングステンプラグ、銅プラグ、または他の好適な電極材料のプラグである。
【０１１１】
本実施形態においては、相変化メモリ素子４１２は、周期表の第６族に属する元素を１つ以上含有した相変化材料のカルコゲナイド合金を含む。例えば、本実施形態では、相変化素子４１２の相変化材料は、ＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、またはＡｇＩｎＳｂＴｅなどのカルコゲナイド化合物を含む。他の実施形態では、相変化メモリ素子４１２の相変化材料は、例えばＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、またはＧｅＧａＩｎＳｂなど、カルコゲンを含有しないものを含む。さらに別の実施形態では、相変化メモリ素子４１２の相変化材料は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳの各元素を１つ以上有する、好適な相変化材料を含む。
【０１１２】
本実施形態においては、ナノコンポジット絶縁体４１８は、ナノコンポジット絶縁体２１８（図２）と実質的には同様な、不活性で、電気絶縁性を有する材料により特徴付けられる、多孔質なホスト材料である。
【０１１３】
本実施形態では、ナノコンポジット絶縁体４１８は、ホスト材料、例えば、ＳｉＯ2、ＧｅＯｘ、Ａｌ2Ｏ3、ＳｉＮ、ＳｉＯＮ、またはＳｉＯＣＨであり、相変化材料４２２により侵入されているものである。相変化材料４２２は、相変化メモリ素子４１２内に含まれる相変化材料と同一のものである。他の実施形態では、相変化材料４２２は、相変化メモリ素子４１２内に含まれる相変化材料と異なるものである。
【０１１４】
さらに他の実施形態においては、ナノコンポジット絶縁体４１８は、前述した図３Ａにて記載されたナノ化合物合金２６２の各製造プロセスと同様に、１度の堆積にて、ナノ化合物合金として堆積により形成される。
【０１１５】
ナノコンポジット絶縁体４１８は、種々な製造方法にて作製することが可能である。例えば、本実施形態では、酸化ゲルマニウムのナノスケールの各粒子が、ナノ化合物合金から析出して、ホストのＧＳＴ相変化材料が、絶縁体材料の各ナノ粒子を含む不活性な酸素化されたマトリクスを形成するように分離される。
【０１１６】
例えば、本実施形態においては、ＧｅＳｂＴｅ:Ｏのナノ化合物合金が、相変化メモリ素子４１２の周囲に１度のプロセスにより堆積され、ＧｅＯ絶縁体の各ナノ粒子が、上記ホストの残存した相変化材料のマトリクス中に析出してナノコンポジット絶縁体４１８を形成する。他の実施形態においては、ナノ化合物合金が、ＧＳＴ:ＳｉＯ2の合金であり、酸化ゲルマニウム（ＧｅＯ）の各ナノ粒子の析出物が、ホストの相変化材料のマトリクス中に分布される。
【０１１７】
図９は、本発明の他の実施形態による、内部貫通マッシュルーム状のメモリセル４５６の断面図を示す。メモリセル４５６は、第１電極４５８を含む。第１電極４５８上に、メモリセル４５６の他の種々な各層が形成されている。
【０１１８】
本実施形態では、絶縁体の層４６０は、第１電極４５８上に堆積される。本実施形態においては、層４６０は、ナノ多孔質絶縁体層である。絶縁体の層４６０は、表面４６２によって規定されるＶ字状の貫通孔を規定するように、エッチング、例えば、リソグラフィー的に、エッチングおよび／または処理される。上記方法では、表面４６２によって規定されるＶ字状の井戸が、絶縁体の層４６０内に形成される。
【０１１９】
本実施形態においては、相変化材料４６４が、絶縁体の層４６０の表面４６２上に、ＡＬＤ、ＣＶＤ、ＰＶＤ、または他の好適な堆積技術といった好適な堆積プロセスによって堆積され、ナノコンポジット絶縁体が形成される。
【０１２０】
本実施形態では、相変化材料４６４の単一層が、原子層成長法（ＡＬＤ）によって絶縁体の層４６０の表面４６２上に堆積により形成される。上記ＡＬＤによる堆積の間、上記相変化材料４６４は、単一層毎に、ナノ多孔質絶縁体である層４６０内に分散し、相変化材料４６６にて絶縁体の層４６０に対し選択的に侵入し、メモリ素子４６８と接触しているナノコンポジット絶縁体を形成する。これにより、メモリ素子４６８とナノコンポジット絶縁体とは共通の界面を共有し、その結果、メモリ素子を絶縁し、メモリ素子４６８とナノコンポジット絶縁体との間を近づける、つまり上記両者間のギャップを低減する。
【０１２１】
本実施形態においては、相変化材料４６４は、絶縁体の層４６０における表面４６２によって規定される貫通孔内に堆積され、追加熱サイクルまたは熱アニール処理が適用されて、相変化材料４６４が絶縁体の層４６０内に分散することをさらに促進する。このことから、相変化材料４６４と相変化材料４６６とは同一の相変化材料である。
【０１２２】
本実施形態では、相変化材料４６４が、絶縁体の層４６０における表面４６２によって規定される貫通孔内に堆積されて、相変化メモリ素子４６８を規定する。次の製造プロセスにおいて、第２電極４７０が相変化メモリ素子４６８上に堆積されて、メモリセル４５６が規定される。上記メモリセル４５６は、第１電極４５８と、第２電極４７０と、第１電極４５８から第２電極４７０へと展開されて延びている相変化メモリ素子４６８と、相変化メモリ素子４６８と接触しているナノコンポジット絶縁体４６０とを含むものとなる。ナノコンポジット絶縁体４６０の一部は、相変化材料４６６により侵入されている。相変化材料４６６は、相変化材料４６４と同一であっても、または、相違したものであってもよい。
【０１２３】
本実施形態においては、絶縁体４６０は、多孔質であり、孔（ポア）サイズが約１ｎｍから５ｎｍまでの範囲内のものである。上記各孔の部分は、特に好ましくは界面４２０に隣り合う部分は、相変化材料４６６をしみ込ませて有している。
【０１２４】
上記ナノコンポジット絶縁体内のナノサイズの各粒子に関して、本実施形態では、相変化メモリ素子４６８は、カルコゲナイド材料を含み、相変化材料４６６は、上記カルコゲナイド材料を同じ材料を含む。他の実施形態においては、相変化メモリ素子４６８は、カルコゲナイド材料を含み、相変化材料４６６は、上記カルコゲナイド材料を異なるカルコゲナイド材料を含む。さらに他の実施形態では、相変化メモリ素子４６８は、カルコゲンを含まない材料を含み、相変化材料４６６は、上記カルコゲナイドを含まない材料と同じ材料を含む。さらに他の実施形態においては、相変化メモリ素子４６８は、カルコゲンを含まない材料を含み、相変化材料４６６は、上記カルコゲナイドを含まない材料と異なるカルコゲナイドを含まない材料を含む。さらに他の実施形態では、相変化メモリ素子４６８は、カルコゲンを含む材料を含み、相変化材料４６６は、カルコゲナイドを含まない材料を含む。さらに他の実施形態においては、相変化メモリ素子４６８は、カルコゲンを含まない材料を含み、相変化材料４６６は、上記カルコゲナイドを含む。
【０１２５】
図１０は、本発明の一実施形態による、保護カバー層４８０を含む内部貫通マッシュルーム状のメモリセル４５６の断面図を示す。上記メモリセル４５６は、第１電極４５８および第２電極４７０の間にて展開されて延びている相変化メモリ素子４６８と、相変化材料４６６により侵入されてナノコンポジット絶縁体を形成している絶縁体４６０とを含む。
【０１２６】
本実施形態においては、保護カバー層４８０が、メモリセル４５６の周囲を囲んでいる。相変化材料４６６は、絶縁体４６０の全体に侵入分散して、ナノコンポジット絶縁体を形成している。本実施形態では、保護カバー層４８０は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、または他の好適な堆積技術を用いて堆積された、low-kな誘電体層である。
【０１２７】
図１１は、本発明の一実施形態による、ライン状のメモリセル５０６の断面図を示す。メモリセル５０６は、第１電極５０８と、第１電極５０８に対して誘電体絶縁体５１１によって離間された第２電極５１０と、第１電極５０８との第１当接部５１４から第２電極５１０との第２当接部５１６まで展開されて延びている相変化メモリ素子５１２と、絶縁体界面５２０に沿って相変化メモリ素子５１２に接触している絶縁体５１８とを含む。本実施形態においては、絶縁体５１８は、ナノ多孔質絶縁体であり、絶縁体５１８の一部は、相変化材料５２２が侵入されて、ナノコンポジット絶縁体を形成している。
【０１２８】
メモリセル５０６は、メモリデバイス１００（図１）の他の各メモリセルとメモリセル５０６とを電気的に接続する、例えば、ワード線、ビット線およびグラウンド線を有する、さらなる上層および下層の各層を含む。図１１ないし図１４では、図示を簡明化するために、上層および下層の各層については図示していない。本実施形態においては、ライン状のメモリセル５０６は、ブリッジ状セルのメモリセルである。
【０１２９】
電流経路は、第１電極５０８との第１当接部５１４から相変化メモリ素子５１２のアクティブ領域５２４を通り、第２電極５１０との第２当接部５１６へと展開されて延びている相変化メモリ素子５１２内を上記順序にて通るものである（例えば、上記電流経路は、図１１での配置向きにおいて、水平方向となる）。
【０１３０】
相変化メモリ素子５１２は、ナノ多孔質な絶縁体５１８によって水平方向から、完全に囲まれているので、結果として、ナノ多孔質な絶縁体５１８は、上記電流経路の流れ方向に対して直交する側面方向にて相変化メモリ素子５１２のアクティブ領域５２４を絶縁することになる。
【０１３１】
本実施形態では、絶縁体５１８は、不活性なものであり、かつ、相変化メモリ素子５１２の相変化材料と同一の相変化材料５２２を含む。他の実施形態では、絶縁体５１８は、相変化メモリ素子５１２の相変化材料と異なる相変化材料５２２を含む。この点に関しては、絶縁体５１８は、前述した図２および図４にて示したナノコンポジット絶縁体２１８と同様なものである。
【０１３２】
本実施形態においては、各電極５０８、５１０は、各電極２０８／２１０（図２）と同様なものであり、窒化チタン（ＴｉＮ）、タングステン（Ｗ）または他の好適な電極材料を含む。本実施形態においては、第１電極５０８は、ＴｉＮを含む電極プラグ、タングステンプラグ、銅プラグ、または他の好適な電極材料のプラグである。
【０１３３】
本実施形態では、相変化メモリ素子５１２の相変化材料は、周期表の第６族に属する元素を１つ以上含有したカルコゲナイド合金を含む。例えば、本実施形態においては、相変化メモリ素子５１２の相変化材料は、ＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、またはＡｇＩｎＳｂＴｅなどのカルコゲナイド化合物を含む。他の実施形態では、相変化メモリ素子５１２の相変化材料は、カルコゲンを含有しない化合物であり、ＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、またはＧｅＧａＩｎＳｂを含む。さらに別の実施形態では、相変化メモリ素子５１２の相変化材料は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳの各元素を１つ以上含有した、適切な相変化材料を含む。
【０１３４】
本実施形態においては、ナノコンポジットな絶縁体５１８は、ホスト材料と、上記ホスト材料の一部中に分布されたナノスケール材料とを含む。他の実施形態においては、上記ホスト材料は、相変化材料を含み、上記ナノスケール材料は、前述の図３Ａに示されるように、ホスト材料中に分布された、絶縁性の各ナノ粒子を含む。さらに他の実施形態では、上記ホスト材料は、ナノ多孔質な絶縁体を含み、上記ナノスケールの材料は、上記多孔質な絶縁体のナノサイズの各孔内に侵入させた各粒子を含む。
【０１３５】
本実施形態では、絶縁体５１８は、多孔質なホストマトリクスであり、前述のナノコンポジット絶縁体２１８（図２）と同様に、不活性で、電気絶縁性を有する材料により特徴付けられるものである。本実施形態においては、ナノ多孔質な絶縁体５１８は、ＳｉＯ2、ＧｅＯｘ、Ａｌ2Ｏ3、ＳｉＮ、ＳｉＯＮ、またはＳｉＯＣＨの多孔質マトリクスを含み、相変化材料５２２により侵入されているものである。
【０１３６】
本実施形態では、相変化材料５２２は、相変化メモリ素子５１２の相変化材料と同一のものである。他の実施形態においては、相変化材料５２２は、相変化メモリ素子５１２に使用されている相変化材料と異なる相変化材料である。
【０１３７】
本実施形態においては、絶縁体５１８は、ナノ多孔質なものであり、厚さＤ２が約１０ｎｍ−５０ｎｍの間に規定されており、孔（ポア）サイズが約１ｎｍ−５ｎｍの間に規定された各孔を有するマトリクスを含む。本実施形態では、各孔を有するマトリクスは、部分的に、特に好ましくは界面５２０に隣り合う部分に、相変化材料５２２をしみ込ませた／侵入させたものである。他の実施形態においては、各孔を有するマトリクスは、その全体に、相変化材料５２２をしみ込ませた／侵入させたものである。
【０１３８】
本実施形態では、相変化メモリ素子５１２は、カルコゲナイド材料を含み、相変化材料５２２は、上記カルコゲナイド材料を同じ材料を含む。他の実施形態においては、相変化メモリ素子５１２は、カルコゲナイド材料を含み、相変化材料５２２は、上記カルコゲナイド材料を異なるカルコゲナイド材料を含む。さらに他の実施形態では、相変化メモリ素子５１２は、カルコゲンを含まない材料を含み、ナノ多孔質絶縁体５１８の相変化材料５２２は、上記カルコゲナイドを含まない材料と同じ材料を含む。さらに他の実施形態においては、相変化メモリ素子５１２は、カルコゲンを含まない材料を含み、ナノ多孔質絶縁体５１８の相変化材料５２２は、上記カルコゲナイドを含まない材料と異なるカルコゲナイドを含まない材料を含む。さらに他の実施形態では、相変化メモリ素子５１２は、カルコゲンを含む材料を含み、ナノ多孔質絶縁体５１８の相変化材料５２２は、カルコゲナイドを含まない材料を含む。さらに他の実施形態においては、相変化メモリ素子５１２は、カルコゲンを含まない材料を含み、ナノ多孔質絶縁体５１８の相変化材料５２２は、カルコゲナイドを含む。
【０１３９】
本実施形態においては、相変化メモリ素子５１２は、各電極５０８、５１０および誘電体層５１１上に堆積された相変化材料を含む。相変化メモリ素子５１２上への絶縁層５１８の堆積に続いて、相変化メモリ素子５１２の相変化材料が、例えばナノ多孔質の絶縁体５１８中への内部拡散が開始される。上記方法では、ナノ多孔質の絶縁体５１８は相変化材料５２２にて侵入されてナノコンポジット絶縁体を形成する。
【０１４０】
本実施形態では、相変化メモリ素子５１２からの相変化材料の拡散は、急速加熱プロセスなどの追加製造プロセスによって、増加されたり、制御されたりする。本実施形態において、メモリセル５０６では、相変化材料の拡散が、相変化メモリ素子５１２からナノ多孔質な絶縁体５１８への一方の側面から行われている。この点に関して、誘電体層５１１は、相変化材料の内部拡散への実質的な抵抗性を有するものである。本実施形態においては、誘電体層５１１は、拡散ブロック層である。
【０１４１】
図１２は、本発明の他の実施形態による、ライン状のメモリセル／ヒータセル５２６の断面図を示す。メモリセル５２６は、第１電極５２８と、第１電極５２８に対して誘電体絶縁体５３１によって離間された第２電極５３０と、各電極５２８、５３０の間にて展開されて延びている相変化メモリ素子５１２と、相変化メモリ素子５１２に接触している、ナノ化合物合金５３２の容積部とを含む。
【０１４２】
本実施形態においては、ナノ化合物合金５３２は、相変化メモリ材料と、前述の図３Ａ、図３Ｂに記載の材料と実質的には同様な絶縁体材料とを含み、上記両組成が、前述の図３Ａ、図３Ｂに記載のナノ化合物合金２６２の製造プロセスと実質的には同様に、ナノ化合物合金５３２の１度の堆積プロセスにより形成されている。
【０１４３】
本実施形態では、ナノ化合物合金５３２は、１度の堆積プロセスにて形成される、相変化材料の合金および絶縁体材料を含むナノコンポジット絶縁体である。本実施形態においては、ナノ化合物合金５３２は、例えば、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳの各元素を１つ以上含有した化合物、前述した適切な各相変化材料から１つ選択されたホストの相変化材料と、上記ホストの相変化材料内に絶縁体の各ナノ粒子として埋め込まれた、例えば、ＳｉＯ2、ＧｅＯｘ、ＧｅＮ、またはＳｉＮの材料といった好適な絶縁体材料から選択された絶縁体材料とを含む。
【０１４４】
本実施形態においては、ナノ化合物合金５３２は、酸素を高合金レベルにて含有、または二酸化珪素を高合金レベルにて含有する、ＧＳＴ（例えば、ＧｅｘＳｂｘＴｅｘ）の相変化材料を含む。本実施形態では、酸化ゲルマニウムのナノスケール化された各粒子を、上記ナノ化合物合金５３２から析出させることにより、ホストのＧＳＴ相変化材料が、各絶縁体材料の各ナノ粒子を含む、不活性な酸素化されたマトリクスを形成するように分離される。
【０１４５】
例えば、本実施形態においては、ＧｅＳｂＴｅ:Ｏのナノ化合物合金５３２が、単一のプロセスにて、相変化メモリ素子５１２の周囲に接触して堆積され、ＧｅＯ絶縁体の各ナノ粒子が、上記ホストの相変化材料のマトリクス中に析出して、低熱伝導率を有するナノコンポジット絶縁体を形成する。他の実施形態においては、ナノ化合物合金５３２が、ＧＳＴ:ＳｉＯ2の合金であり、酸化ゲルマニウム（ＧｅＯ）の各ナノ粒子の析出物が、ホストの相変化材料のマトリクス中に分布されて、低熱伝導率を有するナノコンポジット絶縁体が形成される。
【０１４６】
図１３は、本発明のさらに他の実施形態による、ライン状セルのメモリセル５５６の断面図である。メモリセル５５６は、各電極５５８、５５９を含む。各電極５５８、５５９上には、メモリセル５５６の種々な他の各層が形成されている。
【０１４７】
例えば、本実施形態では、まず、絶縁体の層５６０が、各電極５５８、５５９間に堆積され、表面５６２を規定するように、エッチング、例えばリソグラフィー的にエッチング・処理される。本実施形態においては、層５６０は、ナノ多孔質な絶縁体である。本実施形態では、相変化材料５６４はナノ多孔質な絶縁体の層５６０の表面５６２上にＡＬＤ、ＣＶＤ、ＰＶＤ、または他の好適な堆積技術といった好適な堆積プロセスによって堆積される。
【０１４８】
本実施形態においては、相変化材料５６４の単一層が、原子層成長法（ＡＬＤ）によって、ナノ多孔質な絶縁体の層５６０の表面５６２上に堆積により形成される。上記ＡＬＤによる堆積の間、上記相変化材料５６４は、単一層毎に、ナノ多孔質絶縁体である層５６０内に分散し、相変化材料５６６にてナノ多孔質な絶縁体の層５６０に対し選択的に侵入する。
【０１４９】
本実施形態では、相変化材料５６４は、表面５６２上に堆積され、さらなるナノ多孔質な絶縁体５６９が相変化材料５６４上に堆積される。続く熱サイクルまたは熱アニーリングが適用されて、ナノ多孔質な各絶縁体５６０、５６９中への相変化材料５６６の拡散がさらに促進される。本実施形態においては、相変化材料５６４は、相変化メモリ素子５６８を規定するために表面５６２上に堆積される。
【０１５０】
図１４は、本発明の一実施形態による、保護カバー層５８０を含むライン状セルのメモリセル５０６の断面図を示す。本実施形態では、メモリセル５０６は、図１１に図示されたメモリセル５０６と同様なものであり、相変化メモリ素子５１２からのナノ多孔質な絶縁体５１８を通る相変化材料５２２の拡散を最小化する保護カバー層５８０を含むものである。
【０１５１】
本実施形態においては、各保護カバー層５８０、５８１は、アクティブ領域５２４の周囲に配置されており、相変化メモリ素子５１２からの各絶縁体５１１、５１８を通る相変化材料５２２の拡散を最小化している。本実施形態では、各保護カバー層５８０、５８１は、アクティブ領域５２４の周囲に配置されており、相変化材料５２２は、各絶縁体５１１、５１８の全体に拡散している。本実施形態においては、各保護カバー層５８０、５８１は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、または他の好適な堆積技術を用いて堆積された、low-kな誘電体層である。
【０１５２】
図１５は、本発明の一実施形態による、マッシュルーム状のメモリセル６０６の断面図を示す。メモリセル６０６は、第１電極６０８と、第２電極６１０と、第１電極６０８との第１当接部６１４から第２電極６１０との第２当接部６１６まで展開されて延びている相変化メモリ素子６１２と、相変化メモリ素子６１２に接触している絶縁体６１８とを含む。本実施形態においては、絶縁体６１８の一部は、相変化材料６２２が侵入されて、ナノコンポジット絶縁体を形成している。他の実施形態では、絶縁体は、ホスト材料と、上記ホスト材料の一部中に分布されたナノスケール材料とを含む。
【０１５３】
メモリセル６０６は、メモリデバイス１００（図１）の他の各メモリセルとメモリセル６０６とを電気的に接続する、例えば、ワード線、ビット線およびグラウンド線を有する、さらなる上層および下層の各層を含む。図１５ないし図１８では、図示を簡明化するために、上層および下層の各層については図示していない。
【０１５４】
電流経路は、第１電極６０８との第１当接部６１４から相変化メモリ素子６１２のアクティブ領域６２４を通り、第２電極６１０との第２当接部６１６へと展開されて延びている相変化メモリ素子６１２内を上記順序にて通るものである。ナノコンポジットな絶縁体６１８は、相変化メモリ素子６１２の少なくとも一部を側面方向から絶縁している。
【０１５５】
本実施形態では、ナノコンポジットな絶縁体６１８は、ホスト材料と、上記ホスト材料の一部中に分布されたナノスケール材料とを含む。他の実施形態においては、上記ホスト材料は、相変化材料を含み、上記ナノスケール材料は、前述の図３Ａにて図示されているように、ホスト材料中に分布された絶縁性の各ナノ粒子を含む。さらに他の実施形態では、上記ホスト材料は、ナノ多孔質な絶縁体を含み、上記ナノスケール材料は、上記多孔質な絶縁体のナノサイズの各孔内に侵入させた各粒子を含む。
【０１５６】
本実施形態においては、各電極６０８、６１０は、各電極２０８、２１０（図２）と同様なものであり、窒化チタン（ＴｉＮ）、タングステン（Ｗ）または他の好適な電極材料を含む。本実施形態では、第１電極６０８は、ＴｉＮを含む電極プラグ、タングステンプラグ、銅プラグ、または他の好適な電極材料のプラグである。
【０１５７】
本実施形態においては、相変化メモリ素子６１２は、周期表の第６族に属する元素を１つ以上含有したカルコゲナイド合金を含む。例えば、本実施形態では、相変化素子６１２の相変化材料は、ＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、またはＡｇＩｎＳｂＴｅなどのカルコゲナイド化合物を含む。他の実施形態においては、相変化メモリ素子６１２の相変化材料は、例えばＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、またはＧｅＧａＩｎＳｂなど、カルコゲンを含有しないものを含む。さらに別の実施形態では、相変化メモリ素子６１２の相変化材料は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳの各元素を１つ以上含有した、適切な相変化材料を含む。
【０１５８】
本実施形態においては、絶縁体６１８は、ホストの多孔質マトリクスであり、ナノコンポジット絶縁体２１８（図２）と実質的には同様な、不活性で、電気的に絶縁性を有する材料である。本実施形態では、ナノ多孔質な絶縁体６１８は、ＳｉＯ2、ＧｅＯｘ、Ａｌ2Ｏ3、ＳｉＮ、ＳｉＯＮ、またはＳｉＯＣＨのマトリクスを含み、相変化材料６２２により侵入されて，ナノコンポジット絶縁体を形成しているものである。本実施形態においては、相変化材料６２２は、相変化メモリ素子６１２内に含まれる相変化材料と同じである。他の実施形態では、相変化メモリ素子６１２内に含まれる相変化材料と異なる相変化材料である。
【０１５９】
本実施形態においては、絶縁体６１８は、多孔質なものであり、かつ、孔（ポア）サイズが約１ｎｍ−５ｎｍの間に規定された各孔を有するマトリクスである。また、絶縁体６１８は、厚さが約１０ｎｍ−５０ｎｍの間に規定されており、上記厚さ方向の少なくとも一部に相変化材料６２２をしみ込ませた／侵入させたものである。他の実施形態では、各孔を有するマトリクスは、その全体に、相変化材料６２２をしみ込ませた／侵入させたものである。
【０１６０】
本実施形態においては、相変化メモリ素子６１２は、カルコゲナイド材料を含み、相変化材料６２２は、上記カルコゲナイド材料と同一のものを含む。他の実施形態においては、相変化メモリ素子６１２は、カルコゲナイド材料を含み、相変化材料６２２は、上記カルコゲナイド材料と異なるカルコゲナイド材料を含む。さらに他の実施形態では、相変化メモリ素子６１２は、カルコゲン−フリーな材料を含み、ナノ多孔質な絶縁体６１８の相変化材料６２２は、上記カルコゲン−フリーな材料と同一のものを含む。さらに他の実施形態においては、相変化メモリ素子６１２は、カルコゲン−フリーな材料を含み、ナノ多孔質な絶縁体６１８の相変化材料６２２は、上記カルコゲン−フリーな材料と異なるカルコゲン−フリーな材料を含む。さらに他の実施形態では、相変化メモリ素子６１２は、カルコゲン材料を含み、ナノ多孔質な絶縁体６１８の相変化材料６２２は、カルコゲン−フリーな材料を含む。さらに他の実施形態においては、相変化メモリ素子６１２は、カルコゲン−フリーな材料を含み、ナノ多孔質な絶縁体６１８の相変化材料６２２は、カルコゲナイドを含む。
【０１６１】
本実施形態では、相変化メモリ素子６１２は、各電極６０８、６１０およびナノ多孔質な絶縁体６１８上に堆積された相変化材料を含む。相変化メモリ素子６１２の堆積に続いて、相変化メモリ素子６１２の相変化材料が、ナノ多孔質な絶縁体６１８中に内部拡散することが開始される。上記方法では、ナノ多孔質な絶縁体６１８は相変化材料６２２にて侵入されている。
【０１６２】
本実施形態においては、相変化メモリ素子６１２からの相変化材料の拡散は、急速加熱プロセスなどの追加製造プロセスによって、増加されたり、制御されたりする。本実施形態において、メモリセル６０６では、相変化メモリ素子６１２からナノ多孔質な絶縁体６１８への相変化材料の拡散が、ナノ多孔質な絶縁体６１８の一方の側面側から行われている。
【０１６３】
図１６は、本発明の他の実施形態による、マッシュルーム状セルのメモリセル６２６の断面図を示す。メモリセル６２６は、第１電極６２８と、第２電極６３０と、第１電極６２８および第２電極６３０との間にて展開されて延びている相変化メモリ素子６１２と、相変化メモリ素子６１２に接触して堆積されたナノ化合物合金６３２とを含む。
【０１６４】
本実施形態では、ナノ化合物合金６３２は、相変化メモリ材料と、前述の図３Ａ、図３Ｂに記載の材料と実質的には同様な絶縁体材料とを含み、上記両組成が、前述の図３Ａ、図３Ｂに記載のナノ化合物合金２６２の製造プロセスと実質的には同様に、ナノ化合物合金６３２の１度の堆積プロセスにより形成されている。
【０１６５】
本実施形態においては、ナノ化合物合金６３２は、１度の堆積プロセスにて形成される、相変化材料の合金および絶縁体材料を含むナノコンポジット絶縁体である。本実施形態では、ナノ化合物合金６３２は、例えば、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳの各元素を１つ以上含有した化合物である、前述した適切な各相変化材料から１つ選択されたホストの相変化材料と、上記ホストの相変化材料内に絶縁体の各ナノ粒子として埋め込まれた、例えば、ＳｉＯ2、ＧｅＯｘ、ＧｅＮ、またはＳｉＮの材料といった好適な絶縁体材料から選択された絶縁体材料とを含む。
【０１６６】
本実施形態では、ナノ化合物合金６３２は、酸素を高合金レベルにて含有、または二酸化珪素を高合金レベルにて含有する、ＧＳＴ（例えば、ＧｅｘＳｂｘＴｅｘ）の相変化材料を含む。本実施形態においては、酸化ゲルマニウムのナノスケール化された各粒子を、上記ナノ化合物合金６３２から析出させることにより、ホストのＧＳＴ相変化材料が分離されて、各絶縁体材料の各ナノ粒子を含む、不活性な酸素化されたマトリクスが形成される。
【０１６７】
例えば、本実施形態では、ＧｅＳｂＴｅ:Ｏのナノ化合物合金６３２が、単一のプロセスにて、相変化メモリ素子６１２の周囲に接触して堆積され、ＧｅＯ絶縁体の各ナノ粒子が、上記ホストの相変化材料のマトリクス中に析出して、低熱伝導率を有するナノコンポジット絶縁体を形成する。他の実施形態においては、ナノ化合物合金６３２が、ＧＳＴ:ＳｉＯ2の合金であり、酸化ゲルマニウム（ＧｅＯ）の各ナノ粒子の析出物が、ホストの相変化材料のマトリクス中に分布されて、低熱伝導率を有するナノコンポジット絶縁体が形成される。
【０１６８】
図１７は、本発明のさらに他の実施形態による、マッシュルーム状セルのメモリセル６５６の断面図を示す。メモリセル６５６は、第１電極６５８と、第２電極６７０と、第１電極６５８および第２電極６７０の間にて展開されて延びている相変化メモリ素子６６８と、相変化メモリ素子６６８に接触している絶縁体６６０とを含む。
【０１６９】
本実施形態では、絶縁体６６０は、多孔質であり、多孔質な絶縁体６６０の一部は、相変化材料６６６により侵入されて、ナノコンポジット絶縁体を形成する。
【０１７０】
例えば、本実施形態においては、ナノ多孔質な絶縁体の層６６０は、表面６６２を規定するために、エッチング、例えば、リソグラフィー的に、エッチングおよび／または処理される。本実施形態では、相変化材料６６４は、ナノ多孔質な絶縁体の層６６０の表面６６２上に、ＡＬＤ、ＣＶＤ、ＰＶＤ、または他の好適な堆積技術といった好適な堆積プロセスによって堆積される。
【０１７１】
本実施形態においては、相変化材料６６４の単一層が、原子層成長法（ＡＬＤ）によってナノ多孔質な絶縁体６６０の表面６６２上に堆積により形成される。上記ＡＬＤによる堆積の間、上記相変化材料６６４は、単一層毎に、ナノ多孔質絶縁体６６０内に分散し、相変化材料６６６にてナノ多孔質な絶縁体６６０に対し選択的に侵入し、ナノコンポジット絶縁体を形成する。
【０１７２】
本実施形態では、相変化材料６６６は表面６６２上に堆積され、続いて、熱サイクルまたは熱アニール処理が用いられて、相変化材料６６６がナノ多孔質な絶縁体６６０内に分散することをさらに促進する。本実施形態においては、追加の相変化材料６６６が、相変化メモリ素子６６８の形状や範囲を規定するために表面６６２上に堆積される。これにより。ナノコンポジット絶縁体が、メモリ素子６６８および絶縁体６６０の間の界面に形成され、その結果、上記両者間にギャップが生じても、そのギャップを小さくでき、よって、より高い熱絶縁性を有するものになる。
【０１７３】
図１８は、本発明の一実施形態による、保護カバー層６８０を含むマッシュルーム状セルのメモリセル６５６の断面図を示す。本実施形態では、メモリセル６５６は、図１７に図示されたメモリセル６５６と同様なものであり、相変化メモリ素子６６８からナノ多孔質な絶縁体６６０を通した、相変化材料の拡散を小さくする保護カバー層６８０をさらに含む。
【０１７４】
本実施形態において、保護カバー層６８０は、各電極６５８、６７０間の相変化メモリ素子６６８のアクティブ領域を囲んでおり、相変化材料６６６は、絶縁体６６０の全体を通して拡散している。本実施形態では、保護カバー層６８０は、ＣＶＤ、ＡＬＤ、ＭＯＣＶＤ、ＰＶＤ、ＪＶＤ、または他の好適な堆積技術を用いて堆積された、low-kな誘電体層である。
【０１７５】
相変化材料にて侵入された多孔質な絶縁体を含む各相変化メモリセルの種々な各実施形態について上述した。上記絶縁体は、各相変化メモリセルの各ホットスポットを効率良く熱絶縁するものである。上記多孔質な絶縁体が設けられた以上のような各相変化メモリセルは、各メモリセル内において各メモリ状態を変化させるさいの消費電力を低減できるという効果を発揮できる。上記効果により、より小さな選択デバイスを使用でき、それゆえ、各メモリデバイスのためのトータルなサイズを低減できる。
【０１７６】
上述されたナノコンポジット絶縁体は、ホスト材料と、上記ホスト材料に部分的に分布させたナノスケールの材料とを含む。一実施形態においては、複数の各ナノ孔を有する多孔質な絶縁体を含み、上記各ナノ孔に対し、上記ナノ孔のサイズに合わせた相変化材料にて侵入されている。この点に関し、上記各ナノ孔は、各メモリセル内でのメモリ状態の変化の間に生じる熱生成に対応した各フォノンの波長にほぼ等しい長さスケールを有するように選択される。
【０１７７】
他の実施形態では、ナノコンポジット絶縁体は、ホストの相変化材料のマトリクスを含み、上記マトリクス中に分布された絶縁性の各ナノ粒子を有するものである。一般に、上記ナノコンポジット絶縁体のナノサイズ材料は、各メモリセル内に生じる熱生成に対応した波長の各フォノンを、極めて効率よく分散させて散逸・減少できるので、上記ナノコンポジット絶縁体の熱伝導率を効果的に低減できる。
【０１７８】
その結果、上記メモリセル内の相変化メモリ素子は、リセット後において最大抵抗値近くを実現できて、各メモリ状態をそれぞれ示す各電圧値または各電流値といった各信号値において、大きな望ましいコントラスト（差異）を導き出すことができる。
【０１７９】
本明細書では、特定の各実施形態について図示し記述してきたが、本発明の特許請求の範囲から逸脱しない範囲にて、図示され記述された特定の各実施形態に代えて、種々な変形や、等価物への置き換えが可能なことは当業者であれば容易に理解されるであろう。
【０１８０】
本願は、本明細書にて論じた上記特定の各実施形態における、適合のための何れの変更や変形をカバーすることが意図されている。それゆえ、本発明は、特許請求の範囲およびその等価物によってのみ限定されるべきものである。
【図面の簡単な説明】
【０１８１】
【図１】本発明の一実施形態による、各メモリセルを有したメモリデバイスの簡略ブロック図である。
【図２】本発明の一実施形態による、ピラー状のメモリセルの断面図である。
【図３Ａ】本発明の他の実施形態による、ピラー状のメモリセルの断面図である。
【図３Ｂ】本発明の一実施形態による、ナノコンポジット絶縁体の拡大平面図である。
【図４】本発明の一実施形態による、保護カバー層を含むピラー状のメモリセルの断面図である。
【図５】本発明の一実施形態による、Ｖ字状のメモリセルの断面図である。
【図６】本発明の他の実施形態による、Ｖ字状のメモリセルの断面図である。
【図７】本発明の一実施形態による、保護カバー層を含むＶ字状のメモリセルの断面図である。
【図８】本発明の一実施形態による、内部貫通マッシュルーム状のメモリセルの断面図である。
【図９】本発明の他の実施形態による、内部貫通マッシュルーム状のメモリセルの断面図である。
【図１０】本発明の一実施形態による、保護カバー層を含む内部貫通マッシュルーム状のメモリセルの断面図である。
【図１１】本発明の一実施形態による、ライン状のメモリセルの断面図である。
【図１２】本発明の他の実施形態による、ライン状のメモリセルの断面図である。
【図１３】本発明のさらに他の実施形態による、ライン状のメモリセルの断面図である。
【図１４】本発明の一実施形態による、保護カバー層を含むライン状のメモリセルの断面図である。
【図１５】本発明の一実施形態による、マッシュルーム状のメモリセルの断面図である。
【図１６】本発明の他の実施形態による、マッシュルーム状のメモリセルの断面図である。
【図１７】本発明のさらに他の実施形態による、マッシュルーム状のメモリセルの断面図である。
【図１８】本発明の一実施形態による、保護カバー層を含むマッシュルーム状のメモリセルの断面図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【外国語明細書】
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