(57)【要約】【課題】高耐圧が要求される用途の場合やコラム幅の狭いＳＪ素子の場合であっても，オン抵抗が低い半導体装置を，その製造方法とともに提供すること。【解決手段】半導体基板内には，互いに接するＮコラム領域１とＰコラム領域２とが形成されている。さらに，Ｎコラム領域１に接するＮボディ領域１５と，Ｐコラム領域２に接するＰボディ領域５と，Ｐボディ領域５に接しＮコラム領域１に接しないＮソース領域３と，Ｎボディ領域１５に接しＰコラム領域２に接しないＰソース領域１３と，前記各領域から絶縁された第１ゲート電極６および第２ゲート電極１６とを有している。第１ゲート電極６に対し，Ｎソース領域３と，Ｐボディ領域５と，Ｎコラム領域１とが対面して第１ゲートトランジスタを構成している。第２ゲート電極１６に対し，Ｐソース領域１３と，Ｎボディ領域１５と，Ｐコラム領域２とが対面して第２ゲートトランジスタを構成している。【選択図】図１
2008078560.tif 000002
【特許請求の範囲】
【請求項１】
互いに接する第１導電型コラム領域と第２導電型コラム領域とを有する半導体装置において，
前記第１導電型コラム領域に接する第１導電型ボディ領域と，
前記第２導電型コラム領域に接する第２導電型ボディ領域と，
前記第２導電型ボディ領域に接し前記第１導電型コラム領域に接しない第１導電型ソース領域と，
前記第１導電型ボディ領域に接し前記第２導電型コラム領域に接しない第２導電型ソース領域と，
前記各領域から絶縁された第１および第２のゲート電極とを有し，
前記第１のゲート電極に対し，前記第１導電型ソース領域と，前記第２導電型ボディ領域と，前記第１導電型コラム領域とが対面して第１ゲートトランジスタを構成しており，  前記第２のゲート電極に対し，前記第２導電型ソース領域と，前記第１導電型ボディ領域と，前記第２導電型コラム領域とが対面して第２ゲートトランジスタを構成していることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において，
前記第１のゲート電極は，半導体基板の第１面側に設けられたトレンチ構造のものであり，前記第１導電型ソース領域および前記第２導電型ボディ領域を貫通して，底部が前記第１導電型コラム領域に食い込んでおり，
前記第２のゲート電極は，半導体基板の第２面側に設けられたトレンチ構造のものであり，前記第２導電型ソース領域および前記第１導電型ボディ領域を貫通して，底部が前記第２導電型コラム領域に食い込んでいることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において，
前記両ゲート電極は，半導体基板の第１面側に設けられたトレンチ構造のものであり，  前記第１のゲート電極は，前記第１導電型ソース領域および前記第２導電型ボディ領域を貫通して，底部が前記第１導電型コラム領域に食い込んでおり，
前記第２のゲート電極は，
その片側の側壁面が表面側から前記第２導電型ソース領域，前記第１導電型ボディ領域の順に対面しており，
その底面が前記第２導電型コラム領域に対面していることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において，
前記第２のゲート電極における，前記第２導電型ソース領域および前記第１導電型ボディ領域に対面する側壁面の反対側の側壁面に接する分離絶縁膜を有し，
前記分離絶縁膜は，
半導体基板の第１面側から半導体基板の内部に食い込んで形成されており，
その底部は前記第２のゲート電極の底部より深いことを特徴とする半導体装置。
【請求項５】
請求項３または請求項４に記載の半導体装置において，
前記両コラム領域よりも半導体基板の第２面側に位置する絶縁層を有することを特徴とする半導体装置。
【請求項６】
請求項１から請求項５までのいずれか１つに記載の半導体装置において，
前記両ゲートトランジスタは，ともにオンされともにオフされることを特徴とする半導体装置。
【請求項７】
第１導電型の半導体基板の第１面側から大トレンチ溝を形成する大トレンチ溝形成工程と，
大トレンチ溝の側壁面および底面から第２導電型不純物を拡散させて，第２導電型になった第２導電型コラム領域と，第１導電型のままの第１導電型コラム領域とを形成するコラム領域形成工程と，
コラム領域形成工程後に大トレンチ溝を絶縁物で充填する埋め込み工程と，
第１面から不純物を拡散させることにより，大トレンチ溝の絶縁物に挟まれた複数の半導体領域に，大トレンチ溝より浅い第１導電型ボディ領域および第２導電型ボディ領域を交互に形成するボディ領域形成工程と，
第１面側から，
第２導電型ボディ領域内に，第２導電型ボディ領域の下の第１導電型コラム領域より幅狭で，第２導電型ボディ領域より深く大トレンチ溝より浅く，第２導電型コラム領域に接しない第１小トレンチ溝を形成し，
第１導電型ボディ領域と大トレンチ溝の絶縁物との境目を含む領域に，第１導電型ボディ領域側への食い込み幅が第２導電型コラム領域の厚さより小さく，大トレンチ溝側への食い込み幅が大トレンチ溝の幅より小さく，第１導電型ボディ領域より深く大トレンチ溝より浅い第２小トレンチ溝を形成する小トレンチ溝形成工程と，
第１および第２小トレンチ溝に絶縁ゲート電極を形成する絶縁ゲート形成工程と，
第１面から不純物を拡散させることにより，
第１導電型ボディ領域のうち絶縁ゲート電極に対面する部分に，第１導電型ボディ領域より浅い第２導電型ソース領域を形成し，
第２導電型ボディ領域のうち絶縁ゲート電極に対面する部分に，第２導電型ボディ領域より浅い第１導電型ソース領域を形成するソース領域形成工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，半導体基板内にＰ型コラム領域とＮ型コラム領域とが交互に配置されているいわゆるスーパージャンクション構造の半導体装置に関する。さらに詳細には，スーパージャンクション構造において，トランジスタのオン時における抵抗の増大を防止した半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来から，例えば特許文献１に示すように，スーパージャンクション構造の半導体装置が使用されている。スーパージャンクション構造の半導体装置の１例を図１２に示す。図１２は，概ね，特許文献１のフロントページの図にあるもののゲート電極をトレンチ構造に変更したものである。図１２の半導体装置は，半導体基板内にＮコラム領域１０１とＰコラム領域１０２とを有している。Ｎコラム領域１０１とＰコラム領域１０２とは互いに接している。
【０００３】
半導体基板のうち図中上側の面の付近には，Ｎソース領域１０３とＰコンタクト領域１０４とが設けられている。Ｐコンタクト領域１０４は，Ｐコラム領域１０２の図中すぐ上に位置している。Ｎソース領域１０３は，Ｎコラム領域１０１の図中上方に位置している。しかし，Ｎコラム領域１０１とＮソース領域１０３との間には，Ｐボディ領域１０５が設けられている。このためＮコラム領域１０１とＮソース領域１０３とは接していない。Ｐボディ領域１０５は，Ｐコラム領域１０２とつながっている。
【０００４】
そして半導体基板のうち図中上側の面には，トレンチ構造のゲート電極１０６が設けられている。ゲート電極１０６は，ゲート絶縁膜１０７により半導体基板の各領域から絶縁されている。ゲート電極１０６は，Ｎソース領域１０３およびＰボディ領域１０５を貫通してＮコラム領域１０１に食い込んで設けられている。ゲート電極１０６はこれら３つの領域と，ゲート絶縁膜１０７を介して対面している。これにより，Ｎチャネルゲートトランジスタが構成されている。半導体基板のうち図中下側の面には，Ｎ+ ドレイン領域１０８が設けられている。この半導体装置では，ゲート電極１０６への印加電圧により，Ｐボディ領域１０５にＮチャネルを形成して，Ｎソース領域１０３とＮ+ ドレイン領域１０８との間を導通させる。
【特許文献１】特開２００４−１４６６８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら，前記した従来の半導体装置には，次に説明するような問題点があった。すなわち，オン抵抗が高いのである。より詳細には，Ｒon・Ａ（基板面積当たりのオン抵抗）が高い。特に，ソース−ドレイン間電圧の高い用途向けの高耐圧系の素子として用いる場合に顕著である。あるいは，コラム幅を狭くしてコラム密度を高くし，これにより電流密度を上げている素子の場合にも顕著である。
【０００６】
その原因は，以下の通りである。まず，半導体基板をなすＮコラム領域１０１およびＰコラム領域１０２のうち，ドレイン電流の電流経路となりうるのがＮコラム領域１０１のみであることが挙げられる。つまり，半導体基板中の相当の部分を占めるＰコラム領域１０２は電流経路とならないのである。さらに，ソース−ドレイン間電圧による空乏層の問題もある。すなわち，ソース−ドレイン間電圧により，Ｎコラム領域１０１とＰコラム領域１０２との間のＰＮ接合に逆バイアスが掛かった状態となる。このために生じる空乏層は，図１３に示すようにＮコラム領域１０１内にも広がってくる。
【０００７】
空乏層となっている部分は電流経路とならないので，実際にドレイン電流の電流経路となる部分はさらに狭められてしまう。このためにオン時における実際の電流経路内での電流密度が大きく，このことがオン抵抗を上昇させているのである。高耐圧系の素子の場合には特に，Ｎコラム領域１０１への空乏層の広がりが顕著なのである。また，コラム幅の狭い素子の場合には，空乏化せずに有効な電流経路として残る部分が著しく少ないことになってしまう。このため，チップ面積を増やさずに定格電流を大きくする目的でコラム幅を狭くしても，その目的が達成されない。
【０００８】
本発明は，前記した従来の半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは，高耐圧が要求される用途の場合やコラム幅の狭い素子の場合であっても，オン抵抗が低い半導体装置を，その製造方法とともに提供することにある。
【課題を解決するための手段】
【０００９】
この課題の解決を目的としてなされた本発明の半導体装置は，互いに接する第１導電型コラム領域と第２導電型コラム領域とを有する構造であり，第１導電型コラム領域に接する第１導電型ボディ領域と，第２導電型コラム領域に接する第２導電型ボディ領域と，第２導電型ボディ領域に接し第１導電型コラム領域に接しない第１導電型ソース領域と，第１導電型ボディ領域に接し第２導電型コラム領域に接しない第２導電型ソース領域と，前記各領域からゲート絶縁膜により絶縁された第１および第２のゲート電極とを有し，第１のゲート電極に対し，第１導電型ソース領域と，第２導電型ボディ領域と，第１導電型コラム領域とがゲート絶縁膜を介して対面して第１ゲートトランジスタを構成しており，第２のゲート電極に対し，第２導電型ソース領域と，第１導電型ボディ領域と，第２導電型コラム領域とがゲート絶縁膜を介して対面して第２ゲートトランジスタを構成しているものである。
【００１０】
この半導体装置では，第１導電型コラム領域が，第１ゲートトランジスタによるドレイン電流の経路をなす。また，第２導電型コラム領域が，第２ゲートトランジスタによるドレイン電流の経路をなす。すなわち，半導体基板の大部分がドレイン電流の経路として利用される。このために，大電流を流すときでも電流密度が低い。これにより，オン抵抗の低い半導体装置となっている。
【００１１】
本発明の半導体装置においてはさらに，第１のゲート電極は，半導体基板の第１面側に設けられたトレンチ構造のものであり，第１導電型ソース領域および第２導電型ボディ領域を貫通して，底部が第１導電型コラム領域に食い込んでいるものであることが望ましい。同様に，第２のゲート電極は，半導体基板の第２面側に設けられたトレンチ構造のものであり，第２導電型ソース領域および第１導電型ボディ領域を貫通して，底部が第２導電型コラム領域に食い込んでいるものであることが望ましい。この構造では，第１ゲートトランジスタと第２ゲートトランジスタとが，半導体基板の第１面側と第２面側とにそれぞれ配置されている。
【００１２】
本発明の半導体装置はあるいは，両ゲート電極ともに，半導体基板の第１面側に設けられたトレンチ構造のものとしてもよい。その場合，第１のゲート電極は，第１導電型ソース領域および第２導電型ボディ領域を貫通して，底部が第１導電型コラム領域に食い込んでいるものとなる。第２のゲート電極は，その片側の側壁面が表面側から第２導電型ソース領域，第１導電型ボディ領域の順に対面しており，その底面が第２導電型コラム領域に対面しているものとなる。この構造では，第１ゲートトランジスタおよび第２ゲートトランジスタがともに，半導体基板の第１面側に配置されている。このため製造しやすい。
【００１３】
この場合にはさらに，第２のゲート電極における，第２導電型ソース領域および第１導電型ボディ領域に対面する側壁面の反対側の側壁面に接する分離絶縁膜を有ることが望ましい。この分離絶縁膜は，半導体基板の第１面側から半導体基板の内部に食い込んで形成されており，その底部は第２のゲート電極の底部より深いものである。この分離絶縁膜により，ソース−ドレイン間の絶縁耐圧が確保される。また，両コラム領域よりも半導体基板の第２面側に位置する絶縁層を有することが望ましい。半導体装置の底部における絶縁耐圧を確保するためである。
【００１４】
本発明の半導体装置においては，両ゲートトランジスタが，ともにオンされともにオフされることが望ましい。
【００１５】
両方のコラムに対しゲート電極を設けて電流経路とすることで，オン時に第１導電型コラム領域と第２導電型コラム領域との間に掛かる逆バイアスが抑制されるからである。このため，第１導電型コラム領域と第２導電型コラム領域との間に空乏層が広がらない。したがって，コラム幅の狭い素子の場合や高耐圧用途においてもオン抵抗が低い。
【００１６】
本発明は，第１導電型の半導体基板の第１面側から大トレンチ溝を形成する大トレンチ溝形成工程と，大トレンチ溝の側壁面および底面から第２導電型不純物を拡散させて，第２導電型になった第２導電型コラム領域と，第１導電型のままの第１導電型コラム領域とを形成するコラム領域形成工程と，コラム領域形成工程後に大トレンチ溝を絶縁物で充填する埋め込み工程と，第１面から不純物を拡散させることにより，大トレンチ溝の絶縁物に挟まれた複数の半導体領域に，大トレンチ溝より浅い第１導電型ボディ領域および第２導電型ボディ領域を交互に形成するボディ領域形成工程と，第１面側から，第２導電型ボディ領域内に，第２導電型ボディ領域の下の第１導電型コラム領域より幅狭で，第２導電型ボディ領域より深く大トレンチ溝より浅く，第２導電型コラム領域に接しない第１小トレンチ溝を形成し，第１導電型ボディ領域と大トレンチ溝の絶縁物との境目を含む領域に，第１導電型ボディ領域側への食い込み幅が第２導電型コラム領域の厚さより小さく，大トレンチ溝側への食い込み幅が大トレンチ溝の幅より小さく，第１導電型ボディ領域より深く大トレンチ溝より浅い第２小トレンチ溝を形成する小トレンチ溝形成工程と，第１および第２小トレンチ溝に絶縁ゲート電極を形成する絶縁ゲート形成工程と，第１面から不純物を拡散させることにより，第１導電型ボディ領域のうち絶縁ゲート電極に対面する部分に，第１導電型ボディ領域より浅い第２導電型ソース領域を形成し，第２導電型ボディ領域のうち絶縁ゲート電極に対面する部分に，第２導電型ボディ領域より浅い第１導電型ソース領域を形成するソース領域形成工程とを含む半導体装置の製造方法にも及ぶ。
【００１７】
この製造方法は，第１ゲートトランジスタおよび第２ゲートトランジスタがともに半導体基板の第１面側に配置されている半導体装置を製造する方法である。
【発明の効果】
【００１８】
本発明によれば，高耐圧が要求される用途の場合やコラム幅の狭いスーパージャンクション素子の場合であっても，オン抵抗が低い半導体装置が，その製造方法とともに提供されている。
【発明を実施するための最良の形態】
【００１９】
［第１の形態］
以下，本発明を具体化した最良の形態について，添付図面を参照しつつ詳細に説明する。本形態に係る半導体装置は，図１に示すように構成されている。図１の半導体装置は基本的に，半導体基板内に多数のゲートトランジスタを形成してなるものである。この半導体装置は，半導体基板内にＮコラム領域１とＰコラム領域２とを有し，いわゆるスーパージャンクション構造をなしている。Ｎコラム領域１とＰコラム領域２とは互いに接している。
【００２０】
半導体基板のうち図中上側の面の付近には，Ｎソース領域３とＰドレイン領域４とが設けられている。Ｐドレイン領域４は，同じ導電型のＰコラム領域２の図中すぐ上に位置し接している。Ｎソース領域３は，Ｎコラム領域１の図中上方に位置している。しかし，Ｎコラム領域１とＮソース領域３との間には，Ｐボディ領域５が設けられている。このためＮコラム領域１とＮソース領域３とは接していない。Ｐボディ領域５は，Ｐコラム領域２とつながっている。
【００２１】
そして半導体基板のうち図中上側の面には，トレンチ構造の第１ゲート電極６が設けられている。第１ゲート電極６は，ゲート絶縁膜７により半導体基板の各領域から絶縁されている。第１ゲート電極６は，Ｎソース領域３およびＰボディ領域５を貫通してＮコラム領域１に食い込んで設けられている。第１ゲート電極６はこれら３つの領域と，ゲート絶縁膜７を介して対面している。これにより，Ｎチャネルゲートトランジスタが構成されている。
【００２２】
半導体基板のうち図中下側の面の付近には，Ｐソース領域１３とＮドレイン領域１４とが設けられている。Ｎドレイン領域１４は，同じ導電型のＮコラム領域１の図中すぐ下に位置し接している。Ｐソース領域１３は，Ｐコラム領域２の図中下方に位置している。しかし，Ｐコラム領域２とＰソース領域１３との間には，Ｎボディ領域１５が設けられている。このためＰコラム領域２とＰソース領域１３とは接していない。Ｎボディ領域１５は，Ｎコラム領域１とつながっている。
【００２３】
そして半導体基板のうち図中下側の面には，トレンチ構造の第２ゲート電極１６が設けられている。第２ゲート電極１６は，ゲート絶縁膜１７により半導体基板の各領域から絶縁されている。第２ゲート電極１６は，Ｐソース領域１３およびＮボディ領域１５を貫通してＰコラム領域２に食い込んで設けられている。第２ゲート電極１６はこれら３つの領域と，ゲート絶縁膜１７を介して対面している。これにより，Ｐチャネルゲートトランジスタが構成されている。上記において，Ｎソース領域３およびＮドレイン領域１４は，Ｎコラム領域１およびＮボディ領域１５よりも高濃度である。同様に，Ｐソース領域１３およびＰドレイン領域４は，Ｐコラム領域２およびＰボディ領域５よりも高濃度である。
【００２４】
この半導体装置では，第１ゲート電極６への印加電圧により，Ｐボディ領域５にＮチャネルを形成して，Ｎソース領域３とＮドレイン領域１４との間を導通させる。また，第２ゲート電極１６への印加電圧により，Ｎボディ領域１５にＰチャネルを形成して，Ｐソース領域１３とＰドレイン領域４との間を導通させる。
【００２５】
この半導体装置にはソース−ドレイン間電圧Ｖｄｓが印加されており，Ｐソース領域１３およびＮドレイン領域１４が正電位，Ｎソース領域３およびＰドレイン領域４が負電位となっている。また，第１ゲート電極６には，Ｎソース領域３に対して正電圧である第１ゲート電圧Ｖｇ１が印加されるようになっている。第１ゲート電圧Ｖｇ１は，Ｎチャネルゲートトランジスタをオンさせる電圧である。第２ゲート電極１６には，Ｐソース領域１３に対して負電圧である第２ゲート電圧Ｖｇ２が印加されるようになっている。第２ゲート電圧Ｖｇ２は，Ｐチャネルゲートトランジスタをオンさせる電圧である。この半導体装置では，ＮチャネルゲートトランジスタとＰチャネルゲートトランジスタとが，同時にオンされ，また同時にオフされるようになっている。
【００２６】
この半導体装置では，ＮチャネルゲートトランジスタおよびＰチャネルゲートトランジスタがともにオンされる。このときＮコラム領域１が，Ｎチャネルゲートトランジスタのドレイン電流の経路となる。同様にＰコラム領域２が，Ｐチャネルゲートトランジスタのドレイン電流の経路となる。すなわち半導体装置全体として見れば，Ｎコラム領域１とＰコラム領域２との両方が電流経路として用いられる。
【００２７】
ここで，オン状態では，Ｎコラム領域１とＰコラム領域２との間にはほとんど電界が発生しない。このために，ソース−ドレイン間電圧Ｖｄｓが高い場合であっても，Ｎコラム領域１とＰコラム領域２との境目の空乏層はほとんど広がらない。これを，図２のグラフにより説明する。このグラフは，ドレイン電流Ｉｄと，Ｎコラム領域１内への空乏層の広がりの幅との関係のシミュレーション結果を示すグラフである。コラム幅は１μｍとした。
【００２８】
このグラフによれば，三角印のプロットで示す従来型の半導体装置（図１２のもの）では，ドレイン電流Ｉｄが増えるほど空乏層が厚くなっている。すなわち，従来技術の項で図１３により説明した状況である。特に，ドレイン電流Ｉｄが８００Ａに近づくと空乏層幅は，コラム幅の半分である０．５μｍに近づいてくる。つまり有効な電流経路があまり残っていない状況となる。このような状況ではオン抵抗が高いのである。なお，ドレイン電流Ｉｄが０であるときの空乏層幅０．０７５μｍは，ＰＮ接合のビルトインポテンシャルによる空乏層幅である。
【００２９】
一方，黒丸のプロットで示す本形態の半導体装置では，ドレイン電流Ｉｄの多寡に関わらず，空乏層の幅は，ビルトインポテンシャルによる幅である約０．０７５μｍのままで一定である。つまり本形態の半導体装置では，ソース−ドレイン間電圧Ｖｄｓをかけて電流を流している場合でも，空乏層はほとんど拡大していないのである。
【００３０】
したがって本形態の半導体装置では，Ｎコラム領域１およびＰコラム領域２のほとんどが，有効な電流経路となる。結局，半導体基板のほとんどが有効な電流経路として用いられることになる。このため，大電流を流しているときでも，実際の電流経路の電流密度が低い。このことにより，オン抵抗（Ｒon・Ａ）が非常に低いという特徴を奏する。
【００３１】
これを，図３のグラフにより説明する。このグラフは，ソース−ドレイン間電圧Ｖｄｓと，半導体装置全体としてのドレイン電流Ｉｄとの関係のシミュレーション結果を示すグラフである。このグラフによれば，黒丸のプロットで示す本形態の半導体装置では，三角印のプロットで示す従来型の半導体装置と比較して，ソース−ドレイン間電圧Ｖｄｓに対するドレイン電流Ｉｄの立ち上がりが急峻である。このことから本形態の半導体装置は，従来型の半導体装置と比較して，オン抵抗が低いことが分かる。このため本形態の半導体装置は，オン時のオーム損失が小さく，高効率であるといえる。
【００３２】
図４に，半導体装置における耐圧（ＢＶ）とオン抵抗（Ｒon・Ａ）のトレードオフ曲線のグラフを示す。いずれも，高耐圧になるほどオン抵抗が上昇する傾向はある。しかし，従来構造のものでは耐圧３０００Ｖ以上で著しくオン抵抗が増加しているのに対し，本形態の構造のものではそのようなオン抵抗の急増は見られない。このことから，本形態の半導体装置が，特に高耐圧系の場合に従来技術のものに対する利点が顕著であることが理解できる。なお，シリコン単結晶の破壊電界は３×１０5Ｖ/ｃｍ程度である。よって，本形態の構造の半導体装置におけるソース−ドレイン間の耐圧は，コラム長（図１中のＮコラム領域１およびＰコラム領域２の上下方向の長さ）が１００μｍであれば，最大３０００Ｖ程度である。
【００３３】
本形態の半導体装置は，コラム構造を形成した半導体基板に対し，まず図１中の上面側からＰボディ領域５，Ｎソース領域３，Ｐドレイン領域４，第１ゲート電極６を形成し，その後下面側からＮボディ領域１５，Ｐソース領域１３，Ｎドレイン領域１４，第２ゲート電極１６を形成することにより製造される。
【００３４】
［第２の形態］
第２の形態に係る半導体装置は，図５に示すように構成されている。図５の半導体装置は，第１の形態の半導体装置と共通の基本原理を，片面型により実現したものである。すなわちこの半導体装置は，絶縁基板１０上の半導体層９に形成されている。ＳＯＩ基板を用いてもよい。あるいは，シリコン基板とドリフト層との間に絶縁バッファ層を有する基板を用いてもよい。
【００３５】
半導体層９には，Ｎコラム領域２１とＰコラム領域２２とが設けられ，いわゆるスーパージャンクション構造をなしている。Ｎコラム領域２１とＰコラム領域２２とは互いに接している。Ｎコラム領域２１同士は絶縁基板１０上で互いにつながっている。しかしＰコラム領域２２は，絶縁基板１０の深さに達しておらず，離散的に配置されている。Ｐコラム領域２２は大きく抉り込まれており，そこは分離絶縁膜８で充填されている。このためＰコラム領域２２は図５中では略Ｕ字状をなしている。Ｎコラム領域２１の図中上方に接してＮボディ領域３５が形成されている。また，Ｕ字状のＰコラム領域２２の一方の枝の図中上方に接してＰボディ領域２５が形成されている。
【００３６】
半導体層９のうち図中上側の面の付近には，Ｎソース領域２３，Ｐドレイン領域２４，Ｐソース領域３３，そしてＮドレイン領域３４が設けられている。Ｎソース領域２３およびＰドレイン領域２４は，Ｐボディ領域２５の上方に位置し接している。Ｐドレイン領域２４は分離絶縁膜８に接しているが，Ｎソース領域２３は分離絶縁膜８に接していない。Ｐソース領域３３およびＮドレイン領域３４は，Ｎボディ領域３５の上方に位置し接している。
【００３７】
図５の半導体装置の上面側には，第１ゲート電極２６と第２ゲート電極３６とが形成されている。第１ゲート電極２６および第２ゲート電極３６は，ゲート絶縁膜２７，３７により半導体基板の各領域から絶縁されている。第１ゲート電極２６は図５中，Ｎコラム領域２１の上方に，Ｎソース領域２３およびＰボディ領域２５を貫通して，Ｎコラム領域２１に食い込んで設けられている。第１ゲート電極２６は，これら３つの領域と，ゲート絶縁膜２７を介して対面している。これにより，Ｎチャネルゲートトランジスタが構成されている。なお図５中，Ｎコラム領域２１の上方には，第１ゲート電極２６とＮボディ領域３５とが交互に配置されている。
【００３８】
第２ゲート電極３６は図５中，Ｕ字状のＰコラム領域２２の一方の枝の図中上方に設けられている。すなわち，Ｕ字状のＰコラム領域２２の一方の枝の上方にはＰボディ領域２５が，もう一方の枝の上方には第２ゲート電極３６が設けられている。第２ゲート電極３６は，Ｎボディ領域３５と分離絶縁膜８との間に配置されている。第２ゲート電極３６は，Ｐソース領域３３，Ｎボディ領域３５，そしてＰコラム領域２２の３つの領域と，ゲート絶縁膜３７を介して対面している。これにより，Ｐチャネルゲートトランジスタが構成されている。
【００３９】
上記において，Ｎソース領域２３およびＮドレイン領域３４は，Ｎコラム領域２１およびＮボディ領域３５よりも高濃度である。同様に，Ｐソース領域３３およびＰドレイン領域２４は，Ｐコラム領域２２およびＰボディ領域２５よりも高濃度である。この半導体装置では，第１ゲート電極２６への印加電圧により，Ｐボディ領域２５にＮチャネルを形成して，Ｎソース領域２３とＮドレイン領域３４との間を導通させる。また，第２ゲート電極３６への印加電圧により，Ｎボディ領域３５にＰチャネルを形成して，Ｐソース領域３３とＰドレイン領域２４との間を導通させる。
【００４０】
この半導体装置の平面図の一部を図６に，各領域の立体構造の切断斜視図を図７に，それぞれ示す。これらの図は，半導体基板上の保護膜や配線が形成される前の状態を示している。また，ゲート絶縁膜２７，３７は薄いので省略している。
【００４１】
この半導体装置においても，ソース−ドレイン間電圧Ｖｄｓが印加されており，Ｐソース領域３３およびＮドレイン領域３４が正電位，Ｎソース領域２３およびＰドレイン領域２４が負電位となっている。また，第１ゲート電極２６には，Ｎソース領域２３に対して正電圧である第１ゲート電圧Ｖｇ１が印加されるようになっている。第２ゲート電極３６には，Ｐソース領域３３に対して負電圧である第２ゲート電圧Ｖｇ２が印加されるようになっている。この半導体装置でも，ＮチャネルゲートトランジスタとＰチャネルゲートトランジスタとが，同時にオンされ，また同時にオフされるようになっている。これにより，Ｎコラム領域２１とＰコラム領域２２との両方が電流経路として用いられる。このため第１の形態の場合と同様の理由により，非常に低いオン抵抗（Ｒon・Ａ）を実現している。
【００４２】
本形態の構造の半導体装置において，コラム長は，図５中のＰコラム領域２２のＵ字形状の外側の輪郭の長さである。この長さが１００μｍであれば，第１の形態の場合と同様に約３０００Ｖのソース−ドレイン間耐圧を持つことになる。その一方で本形態の構造では，分離絶縁膜８がこの３０００Ｖに耐える必要がある。分離絶縁膜８が酸化シリコンの場合，その破壊電界は１×１０7Ｖ/ｃｍ程度であるから，耐圧３０００Ｖを得るための分離絶縁膜８の幅（図６中のｔ）は３μｍ程度で十分である。また，本形態の構造の半導体装置においては，Ｎコラム領域２１の下の絶縁基板１０により，底辺部の耐圧が保持されている。
【００４３】
本形態の構造は，第１の形態の構造を基本として，両コラム領域２１，２２を図５中で１８０°折り曲げた形状としたものである。これにより，ＮチャネルゲートトランジスタとＰチャネルゲートトランジスタとの両方を一方の表面側に配置したものである。このため，製造プロセスにおいて，両チャネルゲートトランジスタをほぼ同時に作製することができる。よって，表裏両面の加工を行う必要がある第１の形態のものより簡単なプロセスで製造できる。
【００４４】
本形態の構造の半導体装置の具体的な製造手順を，ＳＯＩ基板を出発基板とする場合を例として説明する。出発基板とするＳＯＩ基板は，上層半導体層がＮ型のものである。まず，この出発ＳＯＩ基板に対し上面側から，ドライエッチングにより大トレンチ溝を形成する。そして大トレンチ溝の側壁面および底面に，傾斜イオン注入によりＰ型不純物を拡散してＰ型領域を形成する。そしてＣＶＤおよびエッチングにより，大トレンチ溝を酸化シリコン等の絶縁物で充填する。
【００４５】
この状態を図８に示す。上層半導体層９のうち，傾斜イオン注入で形成されたＰ型領域は，基本的にＰコラム領域２２となる。上層半導体層９のうちＮ型のまま残っている部分が，基本的にＮコラム領域２１となる。そして，大トレンチ溝に充填された絶縁物が，基本的に分離絶縁膜８となる。この分離絶縁膜８は，上方から見ると，図８中の隣り合う２つずつが組になって環状をなしている。このことは，図６および図７を見ると分かりやすい。
【００４６】
次に，ボディ領域の形成を行う。すなわち，Ｐコラム領域２２およびＮコラム領域２１のうち表面付近の部分を，イオン注入により，Ｎボディ領域３５またはＰボディ領域２５とする。この状態を図９に示す。図９中では，Ｎボディ領域３５とＰボディ領域２５とが交互に配置されている。実際には，図６および図７から分かるように，環状の分離絶縁膜８に囲まれた島状の部分にＰボディ領域２５が形成されている。Ｎボディ領域３５は，環状の分離絶縁膜８の外側の図中左右につながった箇所の全体に形成されている。
【００４７】
続いて，ゲート電極の形成を行う。そのためにまず，図１０に示すように小トレンチ溝１１，１２を形成する。小トレンチ溝１１，１２の形成は，ドライエッチングにより行う。小トレンチ溝１１は，Ｐボディ領域２５より図１０中幅狭であり，その中央に形成される。小トレンチ溝１１は，Ｐボディ領域２５より深く，かつ，分離絶縁膜８の深さより浅く形成される。すなわち小トレンチ溝１１は，Ｐボディ領域２５を貫通してＮコラム領域２１に達して形成されている。しかし小トレンチ溝１１は，Ｐコラム領域２２には接していない。したがって，小トレンチ溝１１の両側壁面にはＰボディ領域２５とＮコラム領域２１とが現れており，底面にはＮコラム領域２１が現れている。
【００４８】
小トレンチ溝１２は，Ｎボディ領域３５と分離絶縁膜８との境目を含む領域に形成される。小トレンチ溝１２の，Ｎボディ領域３５側への食い込み幅は，Ｐコラム領域２２の図１０中左右方向の幅より小さい。また，分離絶縁膜８側への食い込み幅は，分離絶縁膜８の図１０中の幅Ｔより小さい。小トレンチ溝１２は実際には，図６および図７から分かるように，小トレンチ溝１１（第１ゲート電極２６）を囲んで環状をなす（第２ゲート電極３６）。小トレンチ溝１２は，Ｎボディ領域３５より深く，かつ，分離絶縁膜８の深さより浅く形成される。すなわち小トレンチ溝１２はＰコラム領域２２に食い込んで形成されている。しかし小トレンチ溝１２は，Ｎコラム領域２１には接していない。したがって，環状の小トレンチ溝１２の外側の側壁面にはＮボディ領域３５とＰコラム領域２２とが現れており，内側の側壁面には分離絶縁膜８が現れており，底面にはＰコラム領域２２と分離絶縁膜８とが現れている。
【００４９】
次いで，熱酸化を行う。これにより，小トレンチ溝１１，１２の側壁面および底面のうち分離絶縁膜８以外の部分にゲート絶縁膜２７，３７が形成される。そして，ＣＶＤおよびエッチングにより小トレンチ溝１１，１２に多結晶シリコンを充填し，適宜の不純物拡散により導電性を付与する。これにより図１１に示す状態となり，第１ゲート電極２６および第２ゲート電極３６が形成される。
【００５０】
そして，Ｐ型不純物のイオン注入とＮ型不純物のイオン注入とを順次行う。これによりＰボディ領域２５の表面付近に，Ｐドレイン領域２４とＮソース領域２３とが形成される。また，Ｎボディ領域３５の表面付近に，Ｐソース領域３３とＮドレイン領域３４とが形成される。結局，Ｎボディ領域３５およびＰボディ領域２５はいずれも，上層半導体層９の表面には現れない状態となる。その後に保護膜や配線等を形成すると，図５に示した状態ができあがる。
【００５１】
以上詳細に説明したように本実施の形態に係る半導体装置では，いわゆるスーパージャンクション構造を基本とし，ＮチャネルゲートトランジスタとＰチャネルゲートトランジスタとの両方を設けている。これにより，Ｐコラム領域とＮコラム領域との両方がオン時の電流経路になるようにしている。特に，ＮチャネルゲートトランジスタおよびＰチャネルゲートトランジスタがともにオンとなり，ともにオフになるようにしている。このため，オン時におけるＰコラム領域とＮコラム領域との間の空乏層の広がりが防止されている。したがって，コラム幅の狭い構造素子の場合や高耐圧用途においてもオン抵抗の低い半導体装置が，その製造方法とともに実現されている。
【００５２】
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各領域のＮ型とＰ型とを入れ替えてもよい。また，絶縁膜については，酸化シリコンに限らず他の絶縁物（窒化シリコン等）も使用できる。また，ゲート電極の材質については，多結晶シリコンに限らず，金属等の導電体であれば何でもよい。
【図面の簡単な説明】
【００５３】
【図１】第１の形態に係る半導体装置の構造を示す断面図である。
【図２】本形態および従来の半導体装置のドレイン電流−空乏層幅特性を示すグラフである。
【図３】本形態および従来の半導体装置の電圧−電流特性を示すグラフである。
【図４】本形態および従来の半導体装置の耐圧−オン抵抗のトレードオフ特性を示すグラフである。
【図５】第２の形態に係る半導体装置の構造を示す断面図である。
【図６】第２の形態に係る半導体装置の構造を示す平面図である。
【図７】第２の形態に係る半導体装置の構造を示す切断斜視図である。
【図８】第２の形態に係る半導体装置の製造過程を示す断面図（その１）である。
【図９】第２の形態に係る半導体装置の製造過程を示す断面図（その２）である。
【図１０】第２の形態に係る半導体装置の製造過程を示す断面図（その３）である。
【図１１】第２の形態に係る半導体装置の製造過程を示す断面図（その４）である。
【図１２】従来の半導体装置の構成を示す断面図である。
【図１３】図１２の半導体装置において空乏層が広がっている状況を示す断面図である。
【符号の説明】
【００５４】
１，２１              Ｎコラム領域
２，２２              Ｐコラム領域
３，２３              Ｎソース領域
４，２４              Ｐドレイン領域
５，２５              Ｐボディ領域
６，１６，２６，３６  ゲート電極
７，１７，２７，３７  ゲート絶縁膜
８                    分離絶縁膜
９                    半導体層
１０                  絶縁基板
１３，３３            Ｐソース領域
１４，３４            Ｎドレイン領域
１５，３５            Ｎボディ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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