(57)【要約】【課題】ＺＳＣＣＭＯＳ構造の半導体集積回路を、簡易な手法で設計可能にする。【解決手段】各種類のプリミティブ論理ゲートについて、高電位側電源端がＶＤＤに、低電位側電源端が擬似電源線ＶＳＳＶに接続された論理ゲートセルＨ，レイアウトセルＨと、高電位側電源端が擬似電源線ＶＤＤＶに、低電位側電源端がＶＳＳに接続された論理ゲートセルＬ，レイアウトセルＬを用意する（Ｓ１１）。ネットリスト１００を用いて、電源遮断直前の状態を想定した論理シミュレーションを行う（Ｓ１２）。出力状態が“Ｈ”のプリミティブ論理ゲートに論理ゲートセルＨを用い、出力状態が“Ｌ”のプリミティブ論理ゲートに論理ゲートセルＬを用いて、ネットリスト１００を変更し（Ｓ１３）、レイアウトセルＨ，Ｌを用いてレイアウトを生成する（Ｓ１４）。【選択図】図１
2008103587.tif 000002
【特許請求の範囲】
【請求項１】
高電位電源線および低電位電源線と、前記高電位電源線に第１の電力制御用トランジスタを介して接続された第１の擬似電源線と、前記低電位電源線に第２の電力制御用トランジスタを介して接続された第２の擬似電源線とを備えた半導体集積回路の設計方法であって、
各種類のプリミティブ論理ゲートについて、高電位側電源端が前記高電位電源線に接続され、かつ、低電位側電源端が前記第２の擬似電源線に接続された第１の論理ゲートセルおよび第１のレイアウトセル、並びに、高電位側電源端が前記第１の擬似電源線に接続され、かつ、低電位側電源端が前記低電位電源線に接続された第２の論理ゲートセルおよび第２のレイアウトセルを用意する第１のステップと、
設計対象の論理回路を表すネットリストを用いて、電源遮断直前の状態を想定した論理シミュレーションを行い、このシミュレーション結果から、前記論理回路を構成する各プリミティブ論理ゲートの出力状態を決定する第２のステップと、
前記第２のステップにおいて決定された各プリミティブ論理ゲートの出力状態を基にして、出力状態が“Ｈ”のプリミティブ論理ゲートについては、第１の論理ゲートセルを用いる一方、出力状態が“Ｌ”のプリミティブ論理ゲートについては、第２の論理ゲートセルを用いて、前記ネットリストを変更する第３のステップと、
前記第３のステップにおいて変更されたネットリストを基にして、第１の論理ゲートセルに対して第１のレイアウトセルを用いるとともに、第２の論理ゲートセルに対して第２のレイアウトセルを用いて、レイアウトを生成する第４のステップとを備えた
ことを特徴とする半導体集積回路の設計方法。
【請求項２】
高電位電源線および低電位電源線と、前記高電位電源線に第１の電力制御用トランジスタを介して接続された第１の擬似電源線と、前記低電位電源線に第２の電力制御用トランジスタを介して接続された第２の擬似電源線とを備えた半導体集積回路の設計方法であって、
各種類のプリミティブ論理ゲートについて、高電位側電源端が前記高電位電源線に接続され、かつ、低電位側電源端が前記第２の擬似電源線に接続された第１のレイアウトセル、および、高電位側電源端が前記第１の擬似電源線に接続され、かつ、低電位側電源端が前記低電位電源線に接続された第２のレイアウトセルを用意する第１のステップと、
設計対象の論理回路を表すネットリストを用いて、電源遮断直前の状態を想定した論理シミュレーションを行い、このシミュレーション結果から、前記論理回路を構成する各プリミティブ論理ゲートの出力状態を決定する第２のステップと、
前記第２のステップにおいて決定された各プリミティブ論理ゲートの出力状態を基にして、出力状態が“Ｈ”のプリミティブ論理ゲートについては、第１のレイアウトセルを用いる一方、出力状態が“Ｌ”のプリミティブ論理ゲートについては、第２のレイアウトセルを用いて、レイアウトを生成する第３のステップとを備えた
ことを特徴とする半導体集積回路の設計方法。
【請求項３】
請求項１または２において、
前記第２のステップにおいて、前記論理回路の各入力を“Ｈ”または“Ｌ”に固定して、論理シミュレーションを行う
ことを特徴とする半導体集積回路の設計方法。
【請求項４】
請求項１または２において、
同一種類のプリミティブ論理ゲートに係る第１および第２のレイアウトセルは、トランジスタ部のレイアウトが共通しており、かつ、
第１のレイアウトセルにおいては、高電位側電源端から延びた拡散層またはメタル配線が、ビアによって高電位電源線と接続されるとともに、低電位側電源端から延びた拡散層またはメタル配線が、ビアによって第２の擬似電源線と接続されており、
第２のレイアウトセルにおいては、高電位側電源端から延びた拡散層またはメタル配線が、ビアによって第１の擬似電源線と接続されるとともに、低電位側電源端から延びた拡散層またはメタル配線が、ビアによって低電位電源線と接続されている
ことを特徴とする半導体集積回路の設計方法。
【請求項５】
請求項１または２において、
少なくとも１つの第１のレイアウトセルは、第２の擬似電源線と低電位電源線との間に設けられた電力制御用トランジスタを含んでおり、
少なくとも１つの第２のレイアウトセルは、第１の擬似電源線と高電位電源線との間に設けられた電力制御用トランジスタを含んでいる
ことを特徴とする半導体集積回路の設計方法。
【請求項６】
請求項１または２において、
各第１および第２のレイアウトセルにおいて、前記高電位電源線と前記第１の疑似電源線とが重なるように配置されており、かつ、前記低電位電源線と前記第２の疑似電源線とが重なるように配置されている
ことを特徴とする半導体集積回路の設計方法。
【請求項７】
高電位電源線および低電位電源線と、
前記高電位電源線に第１の電力制御用トランジスタを介して接続された第１の擬似電源線と、
前記低電位電源線に第２の電力制御用トランジスタを介して接続された第２の擬似電源線と、
レイアウトが共通のトランジスタ部を有する第１および第２のセルとを備え、
前記第１のセルは、高電位側電源端から延びた拡散層またはメタル配線が、前記高電位電源線とビアによって接続されるとともに、低電位側電源端から延びた拡散層またはメタル配線が、前記第２の擬似電源線とビアによって接続されており、
前記第２のセルは、高電位側電源端から延びた拡散層またはメタル配線が、前記第１の擬似電源線とビアによって接続されるとともに、低電位側電源端から延びた拡散層またはメタル配線が、前記低電位電源線とビアによって接続されている
ことを特徴とする半導体集積回路装置。
【請求項８】
請求項７において、
前記第１のセルは、前記第２の擬似電源線と前記低電位電源線との間に設けられた電力制御用トランジスタを有し、
前記第２のセルは、前記第１の擬似電源線と前記高電位電源線との間に設けられた電力制御用トランジスタを有する
ことを特徴とする半導体集積回路装置。
【請求項９】
請求項７において、
前記高電位電源線と前記第１の疑似電源線とは、互いに重なるように配置されており、
前記低電位電源線と前記第２の疑似電源線とは、互いに重なるように配置されている
ことを特徴とする半導体集積回路装置。
【請求項１０】
請求項７において、
前記第１および第２の電力制御用トランジスタは、閾値電圧の絶対値が、前記第１および第２のセルを構成するトランジスタの閾値電圧の絶対値以下である
ことを特徴とする半導体集積回路装置。
【請求項１１】
請求項７において、
前記第１および第２の電力制御用トランジスタは、ディプレッション型である
ことを特徴とする半導体集積回路装置。
【請求項１２】
請求項７において、
前記第１および第２の電力制御用トランジスタは、ＳＯＩ(Silicon on Insulator)構造のシリコン基板上に形成されている
ことを特徴とする半導体集積回路装置。
【請求項１３】
請求項７において、
前記第１および第２のセルを構成する各トランジスタが、ＳＯＩ構造のシリコン基板上に形成されている
ことを特徴とする半導体集積回路装置。
【請求項１４】
請求項７に記載の半導体集積回路装置と、
前記半導体集積回路装置に電源を供給する電源装置とを備えた
ことを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力制御用トランジスタを有し、低消費電力化のための電力制御を実現可能に構成された半導体集積回路の設計方法に関する。
【背景技術】
【０００２】
従来、半導体集積回路の低消費電力化を実現する方法として、ジグザグスーパーカットオフＣＭＯＳ回路（Zigzag Super Cut-off CMOS（ＺＳＣＣＭＯＳ））やジグザグブーステッドゲートＭＯＳ回路（Zigzag Boosted Gate MOS（ＺＢＧＭＯＳ））を用いる方法が知られている。
【０００３】
図１４はＺＳＣＣＭＯＳ回路の構成を示す。ＺＳＣＣＭＯＳ回路では、電源遮断の対象となる組み合わせ回路５０において、電源遮断直前に“Ｌ”出力である論理ゲート回路については、高電位側電源端が、電力制御用トランジスタＭＰを介して高電位電源線ＶＤＤに接続された疑似電源線ＶＤＤＶと接続されており、低電位側電源端が、低電位電源線ＶＳＳと接続されている。また、電源遮断直前に“Ｈ”出力である論理ゲート回路については、高電位側電源端が、高電位電源線ＶＤＤと接続されており、低電位側電源端が、電力制御用トランジスタＭＮを介して低電位電源線ＶＳＳに接続された別の擬似電源線ＶＳＳＶと接続されている。
【０００４】
この回路構成により、電力制御用トランジスタのゲート・ドレイン耐圧を低く抑えることができ、かつ、電源復帰時における組み合わせ回路５０の状態の回復時間を短くできる。（特許文献１、非特許文献１参照）。
【特許文献１】特開２００５−３９３３４号公報
【非特許文献１】Kyeong-sik Min他、“Zigzag Super Cut-off CMOS (ZSCCMOS) Block Activation with Self-Adaptive Voltage Level Controller: An Alternative to Clock-Gating Scheme in Leakage Dominant Era”，2003 IEEE International Solid-State Circuits Conference, session 22, TD: Embedded Technologies, Paper 22.8
【特許文献２】特開２００３−２１８２１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、上述の低消費電力回路技術を採用した半導体集積回路では、以下のような問題がある。
【０００６】
論理設計段階で生成されるネットリストは、電源遮断の対象となる回路において、各プリミティブ論理ゲートの高電位側電源端および低電位側電源端それぞれの接続情報を持っていない。したがって、上述の低消費電力回路技術を採用した半導体集積回路は、ネットリストを用いて、そのままレイアウトすることができない。
【０００７】
また、上述の低消費電力回路技術を採用した半導体集積回路では、同一プリミティブ論理ゲートであっても、電源遮断時に出力状態が“Ｈ”になるか“Ｌ”になるかによって、高電位側電源端および低電位側電源端それぞれの接続先が異なる。このため、レイアウト設計時において、現在一般に使われているレイアウトセル及びレイアウトツールでは、電源端の配線を自動で行うことができない。また、電源端の配線をマニュアルで実施しようとすると、膨大な時間が掛かり、現実的ではない。
【０００８】
なお、多電源を供給するレイアウトの設計方法として、内部の電源と幹線電源とを電気的に分離した構成のレイアウトセルを配置し、配線工程で電源を選択的に配線するレイアウト設計方法が、特許文献２に開示されている。しかし、この方法では配線工程において特殊な処理を必要とするため、対象論理ゲート数が膨大である場合に、多大な処理時間を要するという問題がある。
【０００９】
本発明は、かかる点を鑑みてなされたものであり、ＺＳＣＣＭＯＳ構造の半導体集積回路を、簡易な手法で設計可能とする設計方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明では、共通の機能を有し、かつ、電源端の結線が互いに異なる２種類のセルを用意しておき、電源遮断時を想定した論理シミュレーションを行い、その結果を基に、セルを選択して、レイアウトを生成する。
【００１１】
すなわち、第１の発明は、高電位電源線および低電位電源線と、前記高電位電源線に第１の電力制御用トランジスタを介して接続された第１の擬似電源線と、前記低電位電源線に第２の電力制御用トランジスタを介して接続された第２の擬似電源線とを備えた半導体集積回路の設計方法として、各種類のプリミティブ論理ゲートについて、高電位側電源端が前記高電位電源線に接続され、かつ、低電位側電源端が前記第２の擬似電源線に接続された第１の論理ゲートセルおよび第１のレイアウトセル、並びに、高電位側電源端が前記第１の擬似電源線に接続され、かつ、低電位側電源端が前記低電位電源線に接続された第２の論理ゲートセルおよび第２のレイアウトセルを用意する第１のステップと、設計対象の論理回路を表すネットリストを用いて、電源遮断直前の状態を想定した論理シミュレーションを行い、このシミュレーション結果から、前記論理回路を構成する各プリミティブ論理ゲートの出力状態を決定する第２のステップと、前記第２のステップにおいて決定された各プリミティブ論理ゲートの出力状態を基にして、出力状態が“Ｈ”のプリミティブ論理ゲートについては、第１の論理ゲートセルを用いる一方、出力状態が“Ｌ”のプリミティブ論理ゲートについては、第２の論理ゲートセルを用いて、前記ネットリストを変更する第３のステップと、前記第３のステップにおいて変更されたネットリストを基にして、第１の論理ゲートセルに対して第１のレイアウトセルを用いるとともに、第２の論理ゲートセルに対して第２のレイアウトセルを用いて、レイアウトを生成する第４のステップとを備えたものである。
【００１２】
この第１の発明によると、各種類のプリミティブ論理ゲートについて、高電位側電源端が高電位電源線に接続され、かつ、低電位側電源端が第２の擬似電源線に接続された第１の論理ゲートセルおよび第１のレイアウトセル、並びに、高電位側電源端が第１の擬似電源線に接続され、かつ、低電位側電源端が低電位電源線に接続された第２の論理ゲートセルおよび第２のレイアウトセルを用意しておく。そして、設計対象の論理回路を表すネットリストを用いて、電源遮断直前の状態を想定した論理シミュレーションを行い、このシミュレーション結果から、前記論理回路を構成する各プリミティブ論理ゲートの出力状態を決定する。そして、出力状態が“Ｈ”のプリミティブ論理ゲートについては、第１の論理ゲートセルを用いる一方、出力状態が“Ｌ”のプリミティブ論理ゲートについては、第２の論理ゲートセルを用いて、前記ネットリストを変更し、この変更されたネットリストを基にして、第１の論理ゲートセルに対して第１のレイアウトセルを用いるとともに、第２の論理ゲートセルに対して第２のレイアウトセルを用いて、レイアウトを生成する。これにより、ＺＳＣＣＭＯＳ回路を用いた半導体集積回路のレイアウトを、簡易な手法によって、生成することができる。
【００１３】
また、第２の発明は、高電位電源線および低電位電源線と、前記高電位電源線に第１の電力制御用トランジスタを介して接続された第１の擬似電源線と、前記低電位電源線に第２の電力制御用トランジスタを介して接続された第２の擬似電源線とを備えた半導体集積回路の設計方法であって、各種類のプリミティブ論理ゲートについて、高電位側電源端が前記高電位電源線に接続され、かつ、低電位側電源端が前記第２の擬似電源線に接続された第１のレイアウトセル、および、高電位側電源端が前記第１の擬似電源線に接続され、かつ、低電位側電源端が前記低電位電源線に接続された第２のレイアウトセルを用意する第１のステップと、設計対象の論理回路を表すネットリストを用いて、電源遮断直前の状態を想定した論理シミュレーションを行い、このシミュレーション結果から、前記論理回路を構成する各プリミティブ論理ゲートの出力状態を決定する第２のステップと、前記第２のステップにおいて決定された各プリミティブ論理ゲートの出力状態を基にして、出力状態が“Ｈ”のプリミティブ論理ゲートについては、第１のレイアウトセルを用いる一方、出力状態が“Ｌ”のプリミティブ論理ゲートについては、第２のレイアウトセルを用いて、レイアウトを生成する第３のステップとを備えたものである。
【００１４】
この第２の発明によると、各種類のプリミティブ論理ゲートについて、高電位側電源端が高電位電源線に接続され、かつ、低電位側電源端が第２の擬似電源線に接続された第１のレイアウトセル、および、高電位側電源端が第１の擬似電源線に接続され、かつ、低電位側電源端が低電位電源線に接続された第２の論理ゲートセルおよび第２のレイアウトセルを用意しておく。そして、設計対象の論理回路を表すネットリストを用いて、電源遮断直前の状態を想定した論理シミュレーションを行い、このシミュレーション結果から、前記論理回路を構成する各プリミティブ論理ゲートの出力状態を決定する。そして、出力状態が“Ｈ”のプリミティブ論理ゲートについては、第１のレイアウトセルを用いる一方、出力状態が“Ｌ”のプリミティブ論理ゲートについては、第２のレイアウトセルを用いて、レイアウトを生成する。これにより、ＺＳＣＣＭＯＳ回路を用いた半導体集積回路のレイアウトを、簡易な手法によって、生成することができる。
【００１５】
そして、前記第１または第２の発明に係る半導体集積回路の設計方法における第２のステップにおいて、前記論理回路の各入力を“Ｈ”または“Ｌ”に固定して、論理シミュレーションを行うのが好ましい。
【００１６】
また、前記第１または第２の発明に係る半導体集積回路の設計方法において、同一種類のプリミティブ論理ゲートに係る第１および第２のレイアウトセルは、トランジスタ部のレイアウトが共通しており、かつ、第１のレイアウトセルにおいては、高電位側電源端から延びた拡散層またはメタル配線が、ビアによって高電位電源線と接続されるとともに、低電位側電源端から延びた拡散層またはメタル配線が、ビアによって第２の擬似電源線と接続されており、第２のレイアウトセルにおいては、高電位側電源端から延びた拡散層またはメタル配線が、ビアによって第１の擬似電源線と接続されるとともに、低電位側電源端から延びた拡散層またはメタル配線が、ビアによって低電位電源線と接続されているのが好ましい。
【００１７】
また、前記第１または第２の発明に係る半導体集積回路の設計方法における少なくとも１つの第１のレイアウトセルは、第２の擬似電源線と低電位電源線との間に設けられた電力制御用トランジスタを含んでおり、少なくとも１つの第２のレイアウトセルは、第１の擬似電源線と高電位電源線との間に設けられた電力制御用トランジスタを含んでいるのが好ましい。
【００１８】
また、前記第１または第２の発明に係る半導体集積回路の設計方法における各第１および第２のレイアウトセルにおいて、前記高電位電源線と前記第１の疑似電源線とが重なるように配置されており、かつ、前記低電位電源線と前記第２の疑似電源線とが重なるように配置されているのが好ましい。
【００１９】
また、第３の発明は、半導体集積回路装置として、高電位電源線および低電位電源線と、前記高電位電源線に第１の電力制御用トランジスタを介して接続された第１の擬似電源線と、前記低電位電源線に第２の電力制御用トランジスタを介して接続された第２の擬似電源線と、レイアウトが共通のトランジスタ部を有する第１および第２のセルとを備え、前記第１のセルは、高電位側電源端から延びた拡散層またはメタル配線が、前記高電位電源線とビアによって接続されるとともに、低電位側電源端から延びた拡散層またはメタル配線が、前記第２の擬似電源線とビアによって接続されており、前記第２のセルは、高電位側電源端から延びた拡散層またはメタル配線が、前記第１の擬似電源線とビアによって接続されるとともに、低電位側電源端から延びた拡散層またはメタル配線が、前記低電位電源線とビアによって接続されているものである。
【００２０】
そして、前記第３の発明に係る半導体集積回路装置において、前記第１のセルは、前記第２の擬似電源線と前記低電位電源線との間に設けられた電力制御用トランジスタを有し、前記第２のセルは、前記第１の擬似電源線と前記高電位電源線との間に設けられた電力制御用トランジスタを有するのが好ましい。
【００２１】
また、前記第３の発明に係る半導体集積回路装置において、前記高電位電源線と前記第１の疑似電源線は、互いに重なるように配置されており、前記低電位電源線と前記第２の疑似電源線は、互いに重なるように配置されているのが好ましい。
【００２２】
また、前記第３の発明に係る半導体集積回路装置における第１および第２の電力制御用トランジスタは、閾値電圧の絶対値が、前記第１および第２のセルを構成するトランジスタの閾値電圧の絶対値以下であるのが好ましい。
【００２３】
また、前記第３の発明に係る半導体集積回路装置における第１および第２の電力制御用トランジスタは、ディプレッション型であるのが好ましい。
【００２４】
また、前記第３の発明に係る半導体集積回路装置における第１および第２の電力制御用トランジスタは、ＳＯＩ(Silicon on Insulator)構造のシリコン基板上に形成されているのが好ましい。
【００２５】
また、前記第３の発明に係る半導体集積回路装置における第１および第２のセルを構成する各トランジスタが、ＳＯＩ構造のシリコン基板上に形成されているのが好ましい。
【００２６】
また、第４の発明は、前記第３の発明に係る半導体集積回路装置と、前記半導体集積回路装置に電源を供給する電源装置とを備えた電子装置である。
【発明の効果】
【００２７】
本発明により、電力制御用トランジスタを有する半導体集積回路のレイアウト設計を容易に自動化でき、設計の工数を大幅に減らすことができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態について、図面を参照して説明する。なお、以下の説明では、ＭＩＳ（Metal Insulated Semiconductor）トランジスタの代表例であるＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いるものとする。
【００２９】
（実施の形態１）
図１は本発明の実施の形態１に係る半導体集積回路の設計方法を示すフローチャートである。図１に従って、本実施形態に係る半導体集積回路の設計方法について説明する。
【００３０】
まず、第１のステップＳ１１において、各種類のプリミティブ論理ゲートについて、２種類の論理ゲートセルすなわち第１の論理ゲートセルとしての論理ゲートセルＨおよび第２の論理ゲートセルとしての論理ゲートセルＬと、２種類のレイアウトセルすなわち第１のレイアウトセルとしてのレイアウトセルＨおよび第２のレイアウトセルとしてのレイアウトセルＬとを、用意する。これら論理ゲートセルＨ，ＬおよびレイアウトセルＨ，Ｌは、例えば、データベースに格納しておく。
【００３１】
論理ゲートセルＨおよびレイアウトセルＨでは、プリミティブ論理ゲートの高電位側電源端が、高電位電源線ＶＤＤに接続されており、かつ、低電位側電源端が、低電位電源線ＶＳＳに電力制御用トランジスタを介して接続された第２の擬似電源線ＶＳＳＶに接続されている。一方、論理ゲートセルＬおよびレイアウトセルＬでは、高電位側電源端が、高電位電源線ＶＤＤに電力制御用トランジスタを介して接続された第１の擬似電源線ＶＤＤＶに接続され、かつ、低電位側電源端が低電位電源線ＶＳＳに接続されている。
【００３２】
ここで、プリミティブ論理ゲートとは、論理を構成する基本となる論理ゲートのことであり、インバータ、ＮＡＮＤ、ＮＯＲのことを指す。
【００３３】
図２は論理ゲートセルＨ，ＬおよびレイアウトセルＨ，Ｌの一例を示す図であり、プリミティブ論理ゲートとしてインバータを例にとったものである。同図中、（ａ）は論理ゲートセルＨおよびレイアウトセルＨを示し、（ｂ）は論理ゲートセルＬおよびレイアウトセルＬを示す。なお、図２において、×を含む□は拡散層と第１メタル配線層とを接続するビア（コンタクト）を表している。他のレイアウト図においても同様である。
【００３４】
図２（ａ）に示すように、インバータの論理ゲートセルＨ（ＩＨ）では、高電位側電源端が高電位電源線ＶＤＤに接続されており、かつ低電位側電源端が第２の擬似電源線ＶＳＳＶに接続されている。またレイアウトセルＨでは、高電位電源線ＶＤＤ、第１の擬似電源線ＶＤＤＶ、低電位電源線ＶＳＳおよび第２の擬似電源線ＶＳＳＶが同一層のメタル配線で構成されており、高電位側電源端から延びた拡散層７がビア１１によって高電位電源線ＶＤＤと接続され、低電位側電源端から延びた拡散層１０がビア１２によって第２の擬似電源線ＶＳＳＶと接続されている。
【００３５】
また、図２（ｂ）に示すように、インバータの論理ゲートセルＬ（ＩＬ）では、高電位側電源端が第１の擬似電源線ＶＤＤＶに接続されており、かつ低電位側電源端が低電位電源線ＶＳＳに接続されている。またレイアウトセルＬでは、高電位電源線ＶＤＤ、第１の擬似電源線ＶＤＤＶ、低電位電源線ＶＳＳおよび第２の擬似電源線ＶＳＳＶが同一層のメタル配線で構成されており、高電位側電源端から延びた拡散層７がビア１３によって第１の擬似電源線ＶＤＤＶと接続され、低電位側電源端から延びた拡散層１０がビア１４によって低電位電源線ＶＳＳと接続されている。すなわち、レイアウトセルＨとレイアウトセルＬとは、トランジスタが配置されたトランジスタ部のレイアウトが共通しており、拡散層７，１０に打たれたビアの位置のみが異なっている。
【００３６】
図３は論理ゲートセルＨ，ＬおよびレイアウトセルＨ，Ｌの他の例を示す図であり、プリミティブ論理ゲートとしてＮＡＮＤゲートを例にとったものである。同図中、（ａ）は論理ゲートセルＨおよびレイアウトセルＨを示し、（ｂ）は論理ゲートセルＬおよびレイアウトセルＬを示す。なお、図３において、黒い□は第１メタル配線層と第２メタル配線層とを接続するビアを表す。他のレイアウト図においても同様である。
【００３７】
図３（ａ）に示すように、ＮＡＮＤゲートの論理ゲートセルＨ（ＮＡＨ）では、高電位側電源端が高電位電源線ＶＤＤに接続されており、かつ低電位側電源端が第２の擬似電源線ＶＳＳＶに接続されている。またレイアウトセルＨでは、高電位電源線ＶＤＤ、第１の擬似電源線ＶＤＤＶ、低電位電源線ＶＳＳおよび第２の擬似電源線ＶＳＳＶが同一層のメタル配線で構成されており、高電位側電源端から延びたメタル配線９がビア１５によって高電位電源線ＶＤＤと接続され、低電位側電源端から延びたメタル配線８がビア１６によって第２の擬似電源線ＶＳＳＶと接続されている。
【００３８】
また、図３（ｂ）に示すように、ＮＡＮＤゲートの論理ゲートセルＬ（ＩＬ）では、高電位側電源端が第１の擬似電源線ＶＤＤＶに接続されており、かつ低電位側電源端が低電位電源線ＶＳＳに接続されている。またレイアウトセルＬでは、高電位電源線ＶＤＤ、第１の擬似電源線ＶＤＤＶ、低電位電源線ＶＳＳおよび第２の擬似電源線ＶＳＳＶが同一層のメタル配線で構成されており、高電位側電源端から延びたメタル配線９がビア１７によって第１の擬似電源線ＶＤＤＶと接続され、低電位側電源端から延びたメタル配線８がビア１８によって低電位電源線ＶＳＳと接続されている。すなわち、レイアウトセルＨとレイアウトセルＬとは、トランジスタが配置されたトランジスタ部のレイアウトが共通しており、メタル配線９，８に打たれたビアの位置のみが異なっている。
【００３９】
次に、第２のステップＳ１２において、設計対象の論理回路を表すネットリスト１００を用いて、電源遮断直前の状態を想定した論理シミュレーションを行う。そして、このシミュレーション結果から、ネットリスト１００に表された論理回路を構成する各プリミティブ論理ゲートについて、その出力状態を決定する。
【００４０】
図４はネットリスト１００に表された論理回路の例を示す回路図である。図４のような論理回路は、論理設計段階で生成される。図４において、Ｉ１、Ｉ２、ＮＡ１は各プリミティブ論理ゲートに割り当てたインスタンス名である。
【００４１】
図４に示すように、各プリミティブ論理ゲートは、高電位側電源端が高電位電源線ＶＤＤに接続され、低電位側電源端が低電位電源線ＶＳＳに接続されている。すなわち、論理設計によって得られたネットリストには、各プリミティブ論理ゲートについて、高電位側電源端および低電位側電源端のいずれを擬似電源線に接続するべきか、という情報は含まれていない。
【００４２】
そこで、電源遮断直前の状態を想定して、ネットリスト１００を用いて論理シミュレーションを行う。ここでの論理シミュレーションは、既存の論理シミュレータを用いて行えばよい。具体的には、ネットリスト１００に表された各入力を“Ｈ”（ハイレベル）または“Ｌ”（ローレベル）に固定して、論理シミュレーションを行う。そして、この論理シミュレーションの結果から、論理回路を構成する各プリミティブ論理ゲートの出力状態を決定する。
【００４３】
例えば図４の場合には、入力端ＩＮ１を例えば“Ｌ”に固定して論理シミュレーションを行う。この結果、プリミティブ論理ゲートＩ１の出力が“Ｈ”、プリミティブ論理ゲートＩ２の出力が“Ｌ”、プリミティブ論理ゲートＮＡ１の出力が“Ｈ”の状態になる。
【００４４】
次に、第３のステップにおいて、第２のステップＳ１２において決定された各プリミティブ論理ゲートの出力状態を基にして、論理ゲートセルＨ，Ｌを用いて、ネットリスト１００を変更する。すなわち、出力状態が“Ｈ”のプリミティブ論理ゲートについては、論理ゲートセルＨを用い、一方、出力状態が“Ｌ”のプリミティブ論理ゲートについては、論理ゲートセルＬを用いて、ネットリスト１００を変更する。
【００４５】
この結果、例えば図４の論理回路が、図５に示す論理回路図に変更される。図５では、インスタンスＩ１，Ｉ２，ＮＡ１はそれぞれ、論理ゲートセルＩＨ１，ＩＬ２，ＮＡＨ１に置き換えられている。さらに、高電位電源線ＶＤＤと第１の擬似電源線ＶＤＤＶとの間に電力制御用ＰｃｈＭＯＳトランジスタＭＰが挿入されており、低電位電源線ＶＳＳと第２の擬似電源線ＶＳＳＶとの間に電力制御用ＮｃｈＭＯＳトランジスタＭＮが挿入されている。
【００４６】
そして、第４のステップＳ１４において、第３のステップＳ１３において変更されたネットリストを基にして、論理ゲートセルＨに対してレイアウトセルＨを用いるとともに、論理ゲートセルＬに対してレイアウトセルＬを用いて、レイアウトを生成する。
【００４７】
例えば、図５のようなネットリストから、図６に示すようなレイアウトが生成される。図６において、６０，６１，６２はそれぞれ、論理ゲートセルＩＨ１、ＩＬ２、ＮＡＨ１に対応するレイアウトセルである。また、６３は電力制御用ＰｃｈＭＯＳトランジスタＭＰと電力制御用ＮｃｈＭＯＳトランジスタＭＮとを含むレイアウトセルである。
【００４８】
本実施形態に係る半導体集積回路の設計方法を用いることによって、図６に示すようなレイアウトを有する半導体集積回路装置が得られる。この半導体集積回路装置は、高電位電源線ＶＤＤおよび低電位電源線ＶＳＳと、高電位電源線ＶＤＤに第１の電力制御用トランジスタとしてのＰｃｈＭＯＳトランジスタＭＰを介して接続された第１の擬似電源線ＶＤＤＶと、低電位電源線ＶＳＳに第２の電力制御用トランジスタとしてのＮｃｈＭＯＳトランジスタＭＮを介して接続された第２の擬似電源線ＶＳＳＶとを備えている。さらに、レイアウトが共通のトランジスタ部を有する第１および第２のセルとしてのセル６０，６１を有する。セル６０は、高電位側電源端から延びた拡散層７が高電位電源線ＶＤＤとビア１１によって接続されるとともに、低電位側電源端から延びた拡散層１０が第２の擬似電源線ＶＳＳＶとビア１２によって接続されている。セル６１は、高電位側電源端から延びた拡散層７が第１の擬似電源線ＶＤＤＶとビア１３によって接続されるとともに、低電位側電源端から延びた拡散層１０が低電位電源線ＶＳＳとビア１４によって接続されている。
【００４９】
なお、図３（ｂ）に示した、論理ゲートセルＮＡＬに対応するレイアウトセル（セルＡとする）が半導体集積回路装置に含まれている場合には、このセルＡとセル６２とは、レイアウトが共通のトランジスタ部を有する。そして、図６で示すように、セル６２は、高電位側電源端から延びたメタル配線９が高電位電源線ＶＤＤとビア１５によって接続されるとともに、低電位側電源端から延びたメタル配線８が第２の擬似電源線ＶＳＳＶとビア１６によって接続されている。一方、セルＡは、図３（ｂ）で示すように、高電位側電源端から延びたメタル配線９が第１の擬似電源線ＶＤＤＶとビア１７によって接続されるとともに、低電位側電源端から延びたメタル配線８が低電位電源線ＶＳＳとビア１８によって接続されている。
【００５０】
以上のように本実施形態によると、ＺＳＣＣＭＯＳ構造の半導体集積回路について、論理シミュレーション結果を基に、論理ゲートセルＨ，Ｌをネットリストに反映させ、これらに対応するレイアウトセルＨ，Ｌを配置することにより、簡易に設計することができる。したがって、レイアウト設計の自動化及び設計工数の大幅な削減を実現することができる。
【００５１】
以上の説明では、プリミティブ論理ゲートを用いた例を説明したが、プリミティブ論理ゲート以外に、バッファ、ＡＮＤ、ＯＲなど一般の論理ゲートの場合は、基本的にプリミティブ論理ゲートの組み合わせによって構成することができる。例えば、バッファは２個のインバータ、ＡＮＤはＮＡＮＤとインバータ、ＯＲはＮＯＲとインバータにより構成される。
【００５２】
図７はＡＮＤゲートの例を示す。同図中、（ａ）は出力状態が“Ｈ”であるＡＮＤゲートに用いる論理ゲートセル（ＡＮＨ）およびレイアウトセルを示し、（ｂ）は出力状態が“Ｌ”であるＡＮＤゲートに用いる論理ゲートセル（ＡＮＬ）およびレイアウトセルを示す。
【００５３】
図７（ａ）に示すように、論理ゲートセルＡＮＨは、論理ゲートセルＮＡＬ（ＮＡＮＤゲートの論理ゲートセルＬ）と論理ゲートセルＩＮＨ（インバータの論理ゲートセルＨ）との組み合わせによって構成される。一方、図７（ｂ）に示すように、論理ゲートセルＡＮＬは、論理ゲートセルＮＡＨ（ＮＡＮＤゲートの論理ゲートセルＨ）と論理ゲートセルＩＮＬ（インバータの論理ゲートセルＬ）との組み合わせによって構成される。
【００５４】
（実施の形態２）
図８は本発明の実施の形態２に係る半導体集積回路の設計方法を示すフローチャートである。図８に従って、本実施形態に係る半導体集積回路の設計方法について説明する。
【００５５】
まず、第１のステップＳ２１において、各種類のプリミティブ論理ゲートについて、２種類のレイアウトセルすなわち第１のレイアウトセルとしてのレイアウトセルＨおよび第２のレイアウトセルとしてのレイアウトセルＬとを、用意する。これらレイアウトセルＨ，Ｌは、例えば、データベースに格納しておく。
【００５６】
レイアウトセルＨでは、プリミティブ論理ゲートの高電位側電源端が、高電位電源線ＶＤＤに接続されており、かつ、低電位側電源端が、低電位電源線ＶＳＳに電力制御用トランジスタを介して接続された第２の擬似電源線ＶＳＳＶに接続されている。一方、レイアウトセルＬでは、高電位側電源端が、高電位電源線ＶＤＤに電力制御用トランジスタを介して接続された第１の擬似電源線ＶＤＤＶに接続され、かつ、低電位側電源端が低電位電源線ＶＳＳに接続されている。レイアウトセルＨ，Ｌの例は、図２および図３に示されたとおりである。
【００５７】
次に、第２のステップＳ２２において、設計対象の論理回路を表すネットリスト１００を用いて、電源遮断直前の状態を想定した論理シミュレーションを行う。そして、このシミュレーション結果から、ネットリスト１００に表された論理回路を構成する各プリミティブ論理ゲートについて、その出力状態を決定する。このステップＳ２２は、実施の形態１におけるステップＳ１２と同様である。
【００５８】
そして、第３のステップＳ２３において、第２のステップＳ２２において決定された各プリミティブ論理ゲートの出力状態を基にして、ネットリスト１００から、レイアウトを生成する。すなわち、出力状態が“Ｈ”のプリミティブ論理ゲートについては、レイアウトセルＨを用い、一方、出力状態が“Ｌ”のプリミティブ論理ゲートについては、レイアウトセルＬを用いて、レイアウトを生成する。この結果例えば、図４の論理回路から、図６のようなレイアウトが生成される。
【００５９】
以上のように本実施形態によると、ＺＳＣＣＭＯＳ構造の半導体集積回路について、論理シミュレーション結果を基に、各プリミティブ論理ゲートに対応するレイアウトセルＨ，Ｌを配置することによって、簡易に設計することができる。したがって、レイアウト設計の自動化及び設計工数の大幅な削減を実現することができる。
【００６０】
（実施の形態３）
本発明の実施の形態３は、基本的な処理の流れは、上述の実施の形態１，２と同様である。ただし、レイアウトセルＨ，Ｌの少なくとも一部が、電力制御用トランジスタを内蔵している点が異なる。
【００６１】
図９は本実施形態に係る論理ゲートセルＨ，ＬおよびレイアウトセルＨ，Ｌの一例を示す図であり、プリミティブ論理ゲートとしてインバータを例にとったものである。同図中、（ａ）は論理ゲートセルＨおよびレイアウトセルＨを示し、（ｂ）は論理ゲートセルＬおよびレイアウトセルＬを示す。
【００６２】
図９（ａ）に示すように、論理ゲートセルＨでは、高電位側電源端が高電位電源線ＶＤＤに接続されており、かつ低電位側電源端が第２の擬似電源線ＶＳＳＶに接続されている。また、低電位電源線ＶＳＳと第２の擬似電源線ＶＳＳＶとの間に電力制御用トランジスタが設けられている。またレイアウトセルＨでは、高電位側電源端から延びたメタル配線２５がビア２３によって高電位電源線ＶＤＤと接続され、低電位側電源端から延びたメタル配線２８がビア２４によって第２の擬似電源線ＶＳＳＶと接続されている。また、低電位電源線ＶＳＳと第２の擬似電源線ＶＳＳＶとの間に電力制御用トランジスタ２１が設けられている。
【００６３】
また、図９（ｂ）に示すように、論理ゲートセルＬでは、高電位側電源端が第１の擬似電源線ＶＤＤＶに接続されており、かつ低電位側電源端が低電位電源線ＶＳＳに接続されている。また、高電位電源線ＶＤＤと第１の擬似電源線ＶＤＤＶとの間に電力制御用トランジスタが設けられている。またレイアウトセルＬでは、高電位側電源端から延びたメタル配線２５がビア２６によって第１の擬似電源線ＶＤＤＶと接続され、低電位側電源端から延びたメタル配線２８がビア２７によって低電位電源線ＶＳＳと接続されている。また、高電位電源線ＶＤＤと第１の擬似電源線ＶＤＤＶとの間に電力制御用トランジスタ２２が設けられている。
【００６４】
なお、図示は省略するが、例えばＮＡＮＤゲートについても、図９のインバータと同様の論理ゲートセルＨ，ＬおよびレイアウトセルＨ，Ｌを準備することは容易である。
【００６５】
図１０は図４の論理回路から、本実施形態によって得られたレイアウトの一例である。図１０に示すように、左端のセルは、低電位電源線ＶＳＳと第２の擬似電源線ＶＳＳＶとの間に設けられた電力制御用トランジスタ２１を有し、中央のセルは、高電位電源線ＶＤＤと第１の擬似電源線ＶＤＤＶとの間に設けられた電力制御用トランジスタ２２を有する。
【００６６】
以上のように本実施形態によると、ＺＳＣＣＭＯＳ構造の半導体集積回路装置について、簡易に設計できるととともに、電力制御用トランジスタを内蔵したレイアウトセルを用いることによって、レイアウト面積をより小さくすることができる。
【００６７】
（実施の形態４）
本発明の実施の形態４は、基本的な処理の流れは、上述の実施の形態１，２と同様である。ただし、レイアウトセルＨ，Ｌにおいて、高電位電源線ＶＤＤと第１の擬似電源線ＶＤＤＶとが重なるように配置されており、低電位電源線ＶＳＳと第２の擬似電源線ＶＳＳＶとが重なるように配置されている点が異なる。
【００６８】
図１１は本実施形態に係る論理ゲートセルＨ，ＬおよびレイアウトセルＨ，Ｌの一例を示す図であり、プリミティブ論理ゲートとしてインバータを例にとったものである。同図中、（ａ）は論理ゲートセルＨおよびレイアウトセルＨを示し、（ｂ）は論理ゲートセルＬおよびレイアウトセルＬを示す。
【００６９】
図１１に示すように、レイアウトセルＨ，Ｌにおいて、第１のメタル配線層に、第１および第２の擬似電源線ＶＤＤＶ，ＶＳＳＶが形成されており、第２のメタル配線層に、高電位電源線ＶＤＤ，および低電位電源線ＶＳＳが形成されている。そして、高電位電源線ＶＤＤは第１の擬似電源線ＶＤＤＶと重なるように配置されており、低電位電源線ＶＳＳは第２の擬似電源線ＶＳＳＶと重なるように配置されている。レイアウトセルＨでは、高電位側電源端が、第２のメタル配線層のメタル配線３１によって高電位電源線ＶＤＤと接続されるとともに、低電位側電源端が、第１のメタル配線層のメタル配線３２によって第２の擬似電源線ＶＳＳＶと接続されている。レイアウトセルＬでは、高電位側電源端が、第１のメタル配線層のメタル配線３３によって第１の擬似電源線ＶＤＤＶと接続されるとともに、低電位側電源端が、第２のメタル配線層のメタル配線３４によって低電位電源線ＶＳＳＶと接続されている。
【００７０】
なお、図示は省略するが、例えばＮＡＮＤゲートについても、図１１のインバータと同様のレイアウトセルＨ，Ｌを準備することは容易である。
【００７１】
図１２は図４の論理回路から、本実施形態によって得られたレイアウトの一例である。図１２に示すように、高電位電源線ＶＤＤＶと第１の疑似電源線ＶＤＤＶとは、互いに重なるように配置されており、低電位電源線ＶＳＳと第２の疑似電源線ＶＳＳＶとは、互いに重なるように配置されている。
【００７２】
以上のように本実施形態によると、ＺＳＣＣＭＯＳ構造の半導体集積回路装置について、簡易に設計できるとともに、高電位電源線と第１の疑似電源線とが重なり、低電位電源線と第２の疑似電源線とが重なるレイアウトセルを用いることによって、レイアウト面積をより小さくすることができる。
【００７３】
（実施の形態５）
図１３は本発明の実施の形態５に係る電子装置の構成を示すブロック図である。図１３において、電子装置は、半導体集積回路装置１と、この半導体集積回路装置１に電源を供給する電源装置２とを備えている。半導体集積回路装置１として、上述の各実施の形態１〜４によって得られた半導体集積回路装置のいずれかを適用することができる。この電子装置としては、具体的には、携帯電話、ＤＶＤデコーダ等が想定される。
【００７４】
電源装置２は、電池やＡＣ−ＤＣ変換器などの電力供給源３と、電力供給源３が発生する電源電圧を入力する電源入力端子４ａ，４ｂと、電源電圧をオン・オフする電源スイッチ５と、電力供給源３の電源電圧を受けて、半導体集積回路装置１が必要とする電圧を生成し供給する電圧制御装置６とを備えている。なお、ＶＧＨ，ＶＧＬは電力制御用トランジスタのゲートに与える制御電圧の上限電圧および下限電圧である。
【００７５】
電力供給源３として電池を用いた電子装置は、使用時間の長いポータブル機器として非常に有効である。また、電力供給源３としてＡＣ−ＤＣ変換器を用いた電子装置でも、省電力化の効果が十分期待できる。
【００７６】
なお、以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。
【００７７】
また、本実施の形態では半導体集積回路装置という名称を用いたが、これは説明の便宜上であり、半導体集積回路、論理回路等であってもよいことはもちろんである。
【００７８】
なお、電力制御用トランジスタのＯＮ抵抗を下げるために、電力制御用トランジスタの閾値電圧の絶対値を、論理回路を構成するトランジスタの閾値電圧の絶対値以下にしてもよい。あるいは、電力制御用トランジスタをディプレッション型にしてもよい。ただし、Ｎｃｈトランジスタのゲート電圧をＶＳＳ以下、Ｐｃｈトランジスタのゲート電圧をＶＤＤ以上とすることにより、カットオフリークを十分小さくすることができる。
【００７９】
さらに、通常のシリコン基板上に構成されたＭＯＳトランジスタだけでなく、ＳＯＩ（Silicon On Insulator）構造のＭＯＳトランジスタによって構成された半導体集積回路に対しても、実施することができる。
【００８０】
例えば、電源制御用ＮｃｈＭＯＳトランジスタ及び電源制御用ＰｃｈＭＯＳトランジスタをＳＯＩ構造のシリコン基板上に形成してもよい。これにより、ラッチアップを起こさないという利点が得られる。さらに、各レイアウトセル中のトランジスタが、ＳＯＩ構造のシリコン基板上に形成されていてもかまわない。
【産業上の利用可能性】
【００８１】
本発明に係る設計方法を用いることによって、ＺＳＣＣＭＯＳ回路の設計自動化を実現でき、設計工数の大幅な削減を実現することが可能であるので、本発明は、低消費電力の半導体集積回路を簡易に生成するのに有効である。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施の形態１に係る半導体集積回路の設計方法を示すフローチャートである。
【図２】本発明の実施の形態１における論理ゲートセルＨ，ＬおよびレイアウトセルＨ，Ｌの一例を示す図である。
【図３】本発明の実施の形態１における論理ゲートセルＨ，ＬおよびレイアウトセルＨ，Ｌの一例を示す図である。
【図４】ネットリストに表された論理回路の例を示す回路図である。
【図５】図４の論理回路が変更された結果を示す回路図である。
【図６】図４の論理回路から生成されたレイアウトを示す図である。
【図７】ＡＮＤゲートの論理ゲートセルおよびレイアウトセルの例である。
【図８】本発明の実施の形態２に係る半導体集積回路の設計方法を示すフローチャートである。
【図９】本発明の実施の形態３における論理ゲートセルＨ，ＬおよびレイアウトセルＨ，Ｌの一例を示す図である。
【図１０】本発明の実施の形態３によって得られたレイアウトの例を示す図である。
【図１１】本発明の実施の形態４における論理ゲートセルＨ，ＬおよびレイアウトセルＨ，Ｌの一例を示す図である。
【図１２】本発明の実施の形態４によって得られたレイアウトの例を示す図である。
【図１３】本発明の実施の形態５に係る電子装置の構成を示すブロック図である。
【図１４】ＺＳＣＣＭＯＳ回路の構成を示す回路図である。
【符号の説明】
【００８３】
ＶＤＤ  高電位電源線
ＶＳＳ  低電位電源線
ＭＰ  第１の電力制御用トランジスタ
ＭＮ  第２の電力制御用トランジスタ
ＶＤＤＶ  第１の擬似電源線
ＶＳＳＶ  第２の擬似電源線
１  半導体集積回路装置
２  電源装置
７，１０  拡散層
８，９  メタル配線
１１，１２，１３，１４，１５，１６，１７，１８  ビア
６０  セル（第１のセル）
６１  セル（第２のセル）
１００  ネットリスト
【図１】
2008103587.tif 000003
【図２】
2008103587.tif 000004
【図３】
2008103587.tif 000005
【図４】
2008103587.tif 000006
【図５】
2008103587.tif 000007
【図６】
2008103587.tif 000008
【図７】
2008103587.tif 000009
【図８】
2008103587.tif 000010
【図９】
2008103587.tif 000011
【図１０】
2008103587.tif 000012
【図１１】
2008103587.tif 000013
【図１２】
2008103587.tif 000014
【図１３】
2008103587.tif 000015
【図１４】
2008103587.tif 000016