(57)【要約】【課題】チップ面積の増大を最小限に抑えつつ、プロセス条件などによる素子の特性ばらつきを正確に把握することが可能な半導体装置を提供する。【解決手段】電源電位ＶＤＤとグランド電位ＶＳＳとの間に、通電素子１２１ａ，１２２ａ・・・と被測定素子１２１ｂ，１２２ｂ・・・からなる直列回路を複数個設ける。通電素子１２１ａ，１２２ａ・・・には、テスト信号ＴＥＳＴが共通に供給されるとともに、対応する選択信号Ｓ１，Ｓ２・・・が個別に供給されている。そして、半導体装置に含まれる主回路部の消費電力が実質的にゼロ又はほぼ一定となるようモード設定した後、被測定素子１２１ｂ，１２２ｂ・・・に順次通電させ、この状態で半導体装置に流れる電源電流を順次計測する。これにより、被測定素子の消費電力を正確に知ることが可能となり、これに基づいて被測定素子の特性を知ることが可能となる。【選択図】図２
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【特許請求の範囲】
【請求項１】
主回路部と、少なくとも一つの被測定素子を含むテスト部と、前記主回路部の消費電力を実質的にゼロ又はほぼ一定に保った状態で、前記被測定素子に通電させる制御部とを備えることを特徴とする半導体装置。
【請求項２】
前記主回路部と前記テスト部は、いずれも同じ電源端子を介して供給される電源電圧によって動作することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記テスト部は複数の被測定素子を含んでおり、前記制御部は前記複数の被測定素子に対して選択的に通電させることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数の被測定素子は、互いに種類の異なるトランジスタであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記制御部は、前記主回路部をスタンバイ状態とすることによって、前記主回路部の消費電力をほぼ一定に保つことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記制御部は、前記主回路部への電力供給を停止させることによって、前記主回路部の消費電力を実質的にゼロに保つことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項７】
半導体装置に設けられた被測定素子の特性測定方法であって、前記半導体装置に含まれる主回路部の消費電力が実質的にゼロ又はほぼ一定となるようモード設定する第１のステップと、前記被測定素子に通電させた状態で前記半導体装置に流れる電源電流を計測する第２のステップとを備えることを特徴とする被測定素子の特性測定方法。
【請求項８】
前記第１のステップは、前記半導体装置に対してコマンド信号を発行することによって前記主回路部をスタンバイ状態とすることにより行うことを特徴とする請求項７に記載の被測定素子の特性測定方法。
【請求項９】
前記第１のステップを行った後、前記第２のステップを行う前に、前記被測定素子に通電させない状態で前記半導体装置に流れる初期電流を計測することを特徴とする請求項８に記載の被測定素子の特性測定方法。
【請求項１０】
前記第２のステップにて計測された電源電流と、前記初期電流との差を算出する第３のステップをさらに備えることを特徴とする請求項９に記載の被測定素子の特性測定方法。
【請求項１１】
前記第１のステップは、前記半導体装置に対してコマンド信号を発行することによって前記主回路部への電力供給を停止させることにより行うことを特徴とする請求項７に記載の被測定素子の特性測定方法。
【請求項１２】
前記第２のステップは、複数の被測定素子を順次通電させながら電源電流を計測することにより行うことを特徴とする請求項７乃至１１のいずれか一項に記載の被測定素子の特性測定方法。
【請求項１３】
少なくとも前記第２のステップにて計測された電源電流に基づいて、前記被測定素子のしきい値電圧を算出することを特徴とする請求項７乃至１２のいずれか一項に記載の被測定素子の特性測定方法。
【請求項１４】
請求項７乃至１３のいずれか一項に記載の被測定素子の特性測定方法を実行するための手段と、当該半導体装置のＩＤを取得するための手段と、取得したＩＤと当該半導体装置に対応する計測結果とを関連づけて記憶する手段とを備えることを特徴とする半導体装置の特性管理システム。
【請求項１５】
前記ＩＤには、当該半導体装置のウェハ上における位置に関する情報を含んでいることを特徴とする請求項１４に記載の半導体装置の特性管理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プロセス条件などによる素子の特性ばらつきを正確に把握することが可能な半導体装置に関する。また、本発明は、特性ばらつきを把握するために半導体装置内に設けられた被測定素子の特性測定方法に関する。さらに、本発明は、特性ばらつきをデータベース化可能な半導体装置の特性管理システムに関する。
【背景技術】
【０００２】
半導体装置に含まれるトランジスタなどの素子は、プロセス条件によってしきい値などの特性がばらつくことが知られている。このような特性のばらつきは、ロット間で生じるのみならず、同一ウェハ内においても生じることがあり、その傾向を知ることは、製品の歩留まりを高めるための重要なデータとなる。
【０００３】
素子の特性のばらつきを把握する方法としては、ウェハ上に複数のＴＥＧ（Test Element Group）を設ける方法が知られている。通常、ＴＥＧはウェハのスクライブ線上に配置されるため、ダイシング後のチップには残らない。このため、ＴＥＧによってチップ面積の増大が生じることはない。
【０００４】
図６は、ウェハ上におけるＴＥＧの配置例を示す図である。
【０００５】
図６に示す例では、ウェハ１０の５箇所にＴＥＧが配置されている。より具体的には、ウェハ１０の略中央部に１箇所と、上下左右に１箇所ずつ配置されている。このようにＴＥＧを分散配置しているのは、ウェハ１０の面内における特性のばらつきを把握するためである。しかしながら、ウェハ１０の面内ばらつきには種々のパターンがあり、例えば、図７に示すように、ドーナツ状となることがある。図７において、領域１１はトランジスタのしきい値が高い領域であり、領域１２はトランジスタのしきい値が低い領域である。
【０００６】
したがって、図７に示す面内ばらつきが生じた場合、５箇所のＴＥＧによってはこれを把握することができない。つまり、図７に示す例では、５箇所のＴＥＧが全てしきい値の低い領域１２に位置しており、しきい値の高いドーナツ状の領域１２の存在を認識することができない。これを解決するためには、ＴＥＧの配置数を増やせばよいが、この場合は、ＴＥＧの測定に長い時間がかかるという問題が生じる。また、測定用の治具も複雑化してしまう。
【０００７】
しかも、上述の通り、ＴＥＧはウェハのスクライブ線上に配置されるため、ダイシングを行った後は測定できないという問題もあった。これらの問題は、ウェハ内の各チップにＴＥＧを設けることによって解決する。しかしながら、ＴＥＧには専用の測定パッドが必要であることから、各チップにＴＥＧを設けるとチップ面積が大幅に増大してしまう。
【特許文献１】特開平９−１８６５６５号公報
【特許文献２】特開平１０−１１５６７２号公報
【特許文献３】特開平１１−３４０８０６号公報
【特許文献４】特開２００４−１７１７３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明はこのような問題を解決すべくなされたものである。したがって、本発明の目的は、チップ面積の増大を最小限に抑えつつ、プロセス条件などによる素子の特性ばらつきを正確に把握することが可能な半導体装置を提供することである。
【０００９】
また、本発明の他の目的は、ダイシング後においても、被測定素子の特性測定が可能な半導体装置を提供することである。
【００１０】
また、本発明のさらに他の目的は、このような半導体装置内に設けられた被測定素子の特性測定方法を提供することである。
【００１１】
また、本発明のさらに他の目的は、このような半導体装置の特性管理システムを提供することである。
【課題を解決するための手段】
【００１２】
本発明による半導体装置は、主回路部と、少なくとも一つの被測定素子を含むテスト部と、主回路部の消費電力を実質的にゼロ又はほぼ一定に保った状態で、被測定素子に通電させる制御部とを備えることを特徴とする。また、本発明による被測定素子の特性測定方法は、半導体装置に含まれる主回路部の消費電力が実質的にゼロ又はほぼ一定となるようモード設定する第１のステップと、被測定素子に通電させた状態で半導体装置に流れる電源電流を計測する第２のステップとを備えることを特徴とする。
【００１３】
本発明によれば、主回路部の消費電力を実質的にゼロ又はほぼ一定に保った状態で被測定素子に通電させていることから、被測定素子の消費電力を正確に知ることが可能となる。被測定素子の消費電力は、トランジスタのしきい値など、被測定素子の特性と連動していることから、これに基づいて被測定素子の特性を知ることが可能となる。尚、主回路部の消費電力を実質的にゼロとするためには、主回路部への電力供給を停止させればよい。また、主回路部の消費電力をほぼ一定に保つためには、主回路部をスタンバイ状態とすればよい。
【００１４】
また、本発明による半導体装置の特性管理システムは、上述した被測定素子の特性測定方法を半導体装置に対して実行するための手段と、当該半導体装置のＩＤを取得するための手段と、取得したＩＤと当該半導体装置に対応する計測結果とを関連づけて記憶する手段とを備えることを特徴とする。これによれば、プロセス条件などによる特性ばらつきをデータベース化することが可能となる。
【発明の効果】
【００１５】
このように、本発明によれば、主回路部の消費電力を実質的にゼロ又はほぼ一定に保った状態で被測定素子に通電させていることから、被測定素子の消費電力を正確に知ることが可能となる。被測定素子の消費電力は、トランジスタのしきい値など、被測定素子の特性と連動していることから、これに基づいて被測定素子の特性を知ることが可能となる。
【００１６】
また、本発明においてはテスト部が半導体装置に内蔵されており、テストモードを起動することによって測定を行うことができることから、個々の半導体装置ごとに測定データを得ることができる。これにより、ＴＥＧを用いた場合と比べ、ウェハ上の面内分布を極めて正確に把握することが可能となる。さらに、ダイシング後においても測定可能であるという利点も有している。
【００１７】
このように、本発明によれば、ウェハ上の面内分布を正確に把握することが可能であることから、これをデータベース化すれば、製品の歩留まりを高めるための重要なデータとして用いることが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１９】
図１は、本発明の好ましい第１の実施形態による半導体装置１００の構成を示すブロック図である。
【００２０】
図１に示すように、本実施形態による半導体装置１００は、主回路部１１０と、テスト部１２０と、制御部１３０とを備えている。主回路部１１０は、半導体装置１００の本来の機能を達成するための回路群であり、データ入出力端子Ｉ／Ｏに接続されている。したがって、データ入出力端子Ｉ／Ｏを介して主回路部１１０に供給された入力データは、主回路部１１０にて所定の処理（演算、記憶など）が行われる。主回路部１１０による処理の結果は、データ入出力端子Ｉ／Ｏを介して出力される。例えば、本実施形態による半導体装置１００がＤＲＡＭ（Dynamic Random Access Memory）であれば、ＤＲＡＭの機能を達成するために必要な主要回路の大部分がここに含まれる。
【００２１】
テスト部１２０は、複数の被測定素子を含む回路ブロックであり、テストモードにエントリした場合に活性化される。テストモードへのエントリは、コマンド端子ＣＯＭを介して所定のコマンド信号を発行することによって行われる。図１に示すように、コマンド端子ＣＯＭを介して供給されるコマンドは、制御部１３０に供給される。制御部１３０は、コマンド端子ＣＯＭを介して供給されるコマンドをデコードし、これに基づいて主回路部１１０及びテスト部１２０を制御する。
【００２２】
図１に示すように、主回路部１１０、テスト部１２０及び制御部１３０には、いずれも共通の電源端子を介して、電源電位ＶＤＤ及びグランド電位ＶＳＳが供給されている。
【００２３】
図２は、テスト部１２０の回路図である。
【００２４】
図２に示すように、テスト部１２０には、通電素子１２１ａ，１２２ａ・・・と被測定素子１２１ｂ，１２２ｂ・・・からなる直列回路が複数個設けられている（図２では２個だけ図示している）。これら直列回路は、いずれも電源電位ＶＤＤとグランド電位ＶＳＳとの間に接続されている。これら通電素子１２１ａ，１２２ａ・・・には、テスト信号ＴＥＳＴが共通に供給されるとともに、対応する選択信号Ｓ１，Ｓ２・・・が個別に供給されている。これにより、各通電素子１２１ａ，１２２ａ・・・は、テスト信号ＴＥＳＴ及び対応する選択信号Ｓ１，Ｓ２・・・が活性化した場合に導通する。その他の場合には、非導通状態に保たれる。
【００２５】
テスト信号ＴＥＳＴや選択信号Ｓ１，Ｓ２・・・は、図１に示した制御部１３０によって生成される。したがって、制御部１３０は、複数の被測定素子１２１ｂ，１２２ｂ・・・を選択的に通電状態とすることができる。
【００２６】
本実施形態では、被測定素子１２１ｂ，１２２ｂ・・・は互いに種類の異なるトランジスタによって構成されている。例えば、被測定素子１２１ｂはダイオード接続されたＮチャンネルＭＯＳトランジスタによって構成され、被測定素子１２２ｂはダイオード接続されたＰチャンネルＭＯＳトランジスタによって構成されている。被測定素子１２１ｂ，１２２ｂ・・・を構成するトランジスタとしては、導電型の違うトランジスタだけでなく、ゲート酸化膜の厚さが異なるトランジスタや、不純物濃度が異なるトランジスタなど、主回路部１１０に含まれる全種類のトランジスタを用意しておくことが望ましい。
【００２７】
次に、本実施形態による被測定素子の特性測定方法について説明する。
【００２８】
図３は、本実施形態による被測定素子の特性測定方法を説明するためのフローチャートである。
【００２９】
被測定素子の特性測定を行う場合、図３に示すように、まずテストモードにエントリすることによって、主回路部１１０をスタンバイ状態とする（ステップＳ１１）。この動作は、図４に示すように、特性管理システムを構成するテスタ１９０を用い、プローブ１９１をコマンド端子ＣＯＭに接触させながら、所定のコマンド信号を発行することによって行うことができる。
【００３０】
これにより、制御部１３０は主回路部１１０をスタンバイ状態とし、主回路部１１０の消費電力を非常に少ない一定値とする。例えば、本実施形態による半導体装置１００がＤＲＡＭであれば、ディープパワーダウンモードにエントリすることが好ましい。ＤＲＡＭがディープパワーダウンモードにエントリすると、主回路部１１０の消費電力はほぼ一定のリーク電流のみとなる。
【００３１】
次に、テスタ１９０に設けられた測定部１９２を用いて、半導体装置１００に流れる電源電流Ｉ０を計測する（ステップＳ１２）。この時、主回路部１１０はスタンバイ状態にエントリしていることから、測定される電源電流Ｉ０はいわゆる初期電流であり、上述したほぼ一定のリーク電流と一致する。厳密には、制御部１３０による電力消費が存在するため、測定される初期電流Ｉ０には、制御部１３０に流れる僅かな電流が含まれている。
【００３２】
次に、制御部１３０を用いて通電素子１２１ａ，１２２ａ・・・のいずれか一つを選択し、これにより、被測定素子１２１ｂ，１２２ｂ・・・のいずれか一つに通電させる（ステップＳ１３）。上述の通り、通電素子の選択は、テスト信号ＴＥＳＴ及び対応する選択信号Ｓ１，Ｓ２・・・を活性化させることにより行うことができる。これにより、半導体装置１００内においては、通電している素子が選択された被測定素子のみとなる。
【００３３】
この状態で、テスタ１９０に設けられた測定部１９２を用いて、半導体装置１００に流れる電源電流を再び計測する（ステップＳ１４）。これにより計測される電源電流は、ステップＳ１２にて得られた電流値Ｉ０と、選択された被測定素子に通電している電流値Ｉｎ（＝Ｉ１，Ｉ２・・・・）の和（＝Ｉ０＋Ｉｎ）となるはずである。
【００３４】
このような処理を複数の被測定素子に対して順次行い、計測すべき全ての被測定素子に対する計測が完了すると（ステップＳ１５：ＮＯ）、ステップＳ１４で得られたそれぞれの電流値（＝Ｉ０＋Ｉｎ）とステップＳ１２で得られた電流値（＝Ｉ０）の差を算出する（ステップＳ１６）。
【００３５】
上述の通り、ステップＳ１４にて計測される電源電流（＝Ｉ０＋Ｉｎ）は、ステップＳ１２にて得られた電流値Ｉ０と、選択された被測定素子に通電している電流値Ｉｎの和であることから、かかる演算を行うことにより、被測定素子に流れる電流量Ｉｎのみを抽出することが可能となる。つまり、主回路部１１０とテスト部１２０には、互いに同じ電源端子を介して電源電圧が供給されているにもかかわらず、選択された被測定素子に流れる電流量Ｉｎのみを抽出することができるのである。
【００３６】
厳密には、ステップＳ１４にて計測される電源電流にも、制御部１３０に流れる僅かな電流が含まれている。このため、ステップＳ１２にて混入した制御部１３０の電流成分は、上記演算によって相殺されることになる。尚、電流量Ｉｎの算出は、図３に示すフローチャートのようにまとめて行うのではなく、各被測定素子に対する計測（ステップＳ１４）ごとに行っても構わない。
【００３７】
そして、算出された電流値Ｉ１，Ｉ２・・・・を図４に示すデータベース１９９に保存する（ステップＳ１７）。データベース１９９は特性管理システムを構成する要素である。データベース１９９への保存は、ＩＤ取得部１９３によって読み出された当該半導体装置１００のＩＤと関連づけて行われる。ＩＤには、少なくともロット番号や製品番号などが含まれるが、当該半導体装置のウェハ上における位置に関する情報をさらに含んでいることが好ましい。
【００３８】
以上により、一連の測定が完了する。このようにして得られた電流値Ｉ１，Ｉ２・・・・は、被測定素子１２１ｂ，１２２ｂ・・・のしきい値電圧と正確にリンクする。このため、電流値Ｉ１，Ｉ２・・・・を解析することによって、被測定素子１２１ｂ，１２２ｂ・・・のしきい値電圧を正確に知ることが可能となる。したがって、被測定素子１２１ｂ，１２２ｂ・・・を構成するトランジスタとして、主回路部１１０に含まれる全種類のトランジスタを用意しておけば、主回路部１１０に含まれる全種類のトランジスタについて、そのしきい値電圧を把握することが可能となる。しきい値の測定結果は、半導体装置１００の内部電源の補正などに利用することができる。
【００３９】
このように、本実施形態によれば、主回路部１１０をスタンバイ状態にエントリさせることで主回路部１１０の消費電力をほぼ一定に保ち、この状態で被測定素子に対する測定を行っていることから、被測定素子に流れる電流量を正確に測定することが可能となる。しかも、従来のようにチップ外に設けられたＴＥＧを用いているのではなく、チップ自体に被測定素子を内蔵させ、テストモードを起動させることによって測定可能としていることから、チップごとの特性を把握することが可能となる。特に、ウェハ上における位置情報をＩＤに含ませておけば、ウェハの面内ばらつきを極めて正確に把握することが可能となる。
【００４０】
また、ＴＥＧのように専用の測定パッドを必要としないことから、チップ面積の増大も極めて少ない。しかも、テストを実行するための専用の治具が不要であり、選別試験用の装置をそのまま使用することができることから、高速且つ安価に試験を行うことが可能となる。尚、被測定素子の特性測定は、選別試験用の装置を用いることによってウェハ状態で実行することが好ましいが、本発明がこれに限定されるものではなく、ダイシング後やパッケージング後においても実行することが可能である。
【００４１】
図５は、本発明の好ましい第２の実施形態による半導体装置２００の構成を示すブロック図である。
【００４２】
図５に示すように、本実施形態による半導体装置２００は、主回路部１１０及びテスト部１２０に電源を供給するスイッチ２１０を備える点において、上記実施形態による半導体装置１００と相違している。その他の点については、上述した半導体装置１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００４３】
スイッチ２１０は、制御部１３０より供給される切り替え信号１３０ａによって制御される。具体的に説明すると、通常動作時においては切り替え信号１３０ａが非活性状態であり、この場合、外部より供給される電源電位ＶＤＤ及びグランド電位ＶＳＳは、それぞれ電源配線ＶＤＤａ及びグランド配線ＶＳＳａを介して主回路部１１０に供給される。これにより、通常動作時においては、主回路部１１０に電源電圧が正しく供給されることになる。この時、テスト部１２０に対しては、電源配線ＶＤＤｂ及びグランド配線ＶＳＳｂを介した電圧の供給は行わない。このため、通常動作時におけるテスト部１２０の電力消費はリークを含めて実質的にゼロである。
【００４４】
一方、テストモードにエントリすると、切り替え信号１３０ａが活性化する。これにより、外部より供給される電源電位ＶＤＤ及びグランド電位ＶＳＳは、スイッチ２１０によって、それぞれ電源配線ＶＤＤｂ及びグランド配線ＶＳＳｂを介してテスト部１２０に供給される。これにより、テストモードにエントリすると、テスト部１２０に電源電圧が正しく供給されることになり、被測定素子の特性測定を正しく行うことが可能となる。この時、主回路部１１０に対しては、電源配線ＶＤＤａ及びグランド配線ＶＳＳａを介した電圧の供給は行われず、このため、テスト時における主回路部１１０の電力消費は実質的にゼロとなる。
【００４５】
このように、本実施形態においては、テストモードにエントリした場合、主回路部１１０に対する電力の供給自体を停止していることから、上記実施形態と同様、被測定素子に流れる電流量を正確に測定することが可能となる。しかも、本実施形態では、テスト時における主回路部１１０の消費電力が実質的にゼロであることから、図３に示したステップＳ１２（初期電流Ｉ０）の測定を省略することも可能となる。但し、この場合は、制御部１３０による電力消費分を相殺できないため、制御部１３０による電力消費が無視しうるレベルとなるよう、テスト部１２０の消費電力を大きく設定することが好ましい。
【００４６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００４７】
例えば、上記実施形態では、図３を用いて説明したように、ステップＳ１４で得られたそれぞれの電流値（＝Ｉ０＋Ｉｎ）とステップＳ１２で得られた電流値（＝Ｉ０）の差を算出しているが（ステップＳ１６）、このような演算を行うことなく、計測された電流値をそのままデータベース１９９に記録しても構わない。この場合は、当該データベース１９９を利用する利用者側において、上記の演算を行えばよい。
【００４８】
また、上記実施形態では、被測定素子としてトランジスタを用いているが、被測定素子の種類についてはこれに限定されず、抵抗やキャパシタなどの素子であっても構わない。
【００４９】
また、本発明が対象とする半導体装置の種類については特に限定されず、メモリやプロセッサなど、種々のタイプの半導体装置に本発明を適用することが可能である。
【図面の簡単な説明】
【００５０】
【図１】本発明の好ましい第１の実施形態による半導体装置１００の構成を示すブロック図である。
【図２】テスト部１２０の回路図である。
【図３】被測定素子の特性測定方法を説明するためのフローチャートである。
【図４】テスタ１９０の構成を示す模式図である。
【図５】本発明の好ましい第２の実施形態による半導体装置２００の構成を示すブロック図である。
【図６】ウェハ上におけるＴＥＧの配置例を示す図である。
【図７】ウェハ上における面内ばらつきがドーナツ状である例を示す図である。
【符号の説明】
【００５１】
１０      ウェハ
１１      しきい値が高い領域
１２      しきい値が低い領域
１００，２００    半導体装置
１１０    主回路部
１２０    テスト部
１２１ａ，１２２ａ・・・    通電素子
１２１ｂ，１２２ｂ・・・    被測定素子
１３０    制御部
１３０ａ  切り替え信号
１９０    テスタ
１９１    プローブ
１９２    測定部
１９３    ＩＤ取得部
１９９    データベース
２１０    スイッチ
【図１】
2008078266.tif 000003
【図２】
2008078266.tif 000004
【図３】
2008078266.tif 000005
【図４】
2008078266.tif 000006
【図５】
2008078266.tif 000007
【図６】
2008078266.tif 000008
【図７】
2008078266.tif 000009