(57)【要約】【課題】従来の増幅型固体撮像装置に比べて、高ゲインでかつ、高感度の増幅型固体撮像装置を提供する。【解決手段】フォトダイオードと、信号電荷を受けて増幅し出力するトランジスタを備えた単位画素が複数配列され、フォトダイオードは、第１の半導体領域と、フォトダイオードの受光面を基準として第１の半導体領域よりも深くに、単位画素にわたって延在する第２の半導体領域とを含み、トランジスタのソース及びドレイン領域は、ソース及びドレイン領域と同一導電型でソース及びドレイン領域に比べて不純物濃度の低い、フォトダイオードの受光面を基準として第２の半導体領域よりも浅くに配された第３の半導体領域内に配され、トランジスタのソース及びドレイン領域と第２の半導体領域との間で、ソース及びドレイン領域の一部の下部及びトランジスタのゲートの下部に第４の半導体領域が配される。【選択図】図３
2008153677.tif 000002
【特許請求の範囲】
【請求項１】
フォトダイオードと、
前記フォトダイオードで発生した信号電荷をゲートに受けて増幅して出力する第１導電型の増幅用ＭＯＳトランジスタとを少なくとも備えた単位画素が半導体基板に複数配列された固体撮像装置において、
前記フォトダイオードは、
第１導電型の第１の半導体領域と、
前記フォトダイオードの受光面を基準として前記第１の半導体領域の下部に配され、且つ前記増幅用ＭＯＳトランジスタの下部まで延在する第２導電型の第２の半導体領域と、を含んで構成され、
前記増幅用ＭＯＳトランジスタのソース及びドレイン領域は、前記ソース及びドレイン領域と同一導電型で前記ソース及びドレイン領域に比べて不純物濃度の低い半導体領域内に配されており、
前記増幅用ＭＯＳトランジスタのソース及びドレイン領域と前記増幅用ＭＯＳトランジスタの下部に延在した第２の半導体領域との間で、少なくともソース及びドレイン領域の一部の下部及び前記増幅ＭＯＳトランジスタのゲートの下部に第２導電型の第３の半導体領域が配されていることを特徴とする固体撮像装置。
【請求項２】
請求項１の固体撮像装置において、前記増幅用ＭＯＳトランジスタのゲートの下部であって、前記増幅用ＭＯＳトランジスタのゲート絶縁膜と前記増幅用ＭＯＳトランジスタのソース及びドレイン領域とが配された半導体領域との界面を基準として前記増幅用ＭＯＳトランジスタのソース及びドレイン領域よりも浅い位置であって、前記増幅用ＭＯＳトランジスタのソース及びドレイン領域が配される半導体領域の前記界面に、前記第１の半導体領域よりも不純物濃度の高い第１導電型の第4の半導体領域が配されていることを特徴とする固体撮像装置。
【請求項３】
請求項２に記載の固体撮像装置において、前記増幅用ＭＯＳトランジスタは埋め込みチャンネルを有することを特徴とする固体撮像装置。
【請求項４】
フォトダイオードと、
前記フォトダイオードにて生じた信号電荷をゲートに受けて増幅して出力する第１導電型の増幅用ＭＯＳトランジスタとを少なくとも備えた単位画素が半導体基板に複数配列された固体撮像装置において、
前記増幅用ＭＯＳトランジスタは、前記増幅用ＭＯＳトランジスタのソース及びドレイン領域と同一導電型の第１導電型であり、かつ、前記ソース及びドレイン領域よりも不純物濃度が低い第１の半導体領域中に配されており、
少なくとも前記増幅用ＭＯＳトランジスタのゲートの下部であって、前記ソース及びドレイン領域よりも下部に第２導電型の第２の半導体領域が配され、
前記増幅用ＭＯＳトランジスタのゲートの下部であって、前記増幅用ＭＯＳトランジスタのゲート絶縁膜と前記第１の半導体領域との界面を基準として前記増幅用ＭＯＳトランジスタのソース及びドレイン領域よりも浅い位置であって、前記第１の半導体領域の前記界面に、前記第１の半導体領域よりも不純物濃度の高い第１導電型の第３の半導体領域が配され、
少なくとも前記増幅用ＭＯＳトランジスタの増幅動作時には、前記ソース及びドレイン領域の間であって前記第２の半導体領域との間の該第１の半導体領域が空乏化していることを特徴とする固体撮像装置。
【請求項５】
請求項４に記載の固体撮像装置において、前記増幅用ＭＯＳトランジスタは埋め込みチャンネルを有することを特徴とする固体撮像装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の固体撮像装置を備えることを特徴とするカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置及び固体撮像装置を備えるカメラに関するものである。
【背景技術】
【０００２】
従来から、固体撮像装置としてはそのＳＮ比の良さからＣＣＤが多く使われてきた。しかし一方では消費電力の少なさや使い勝手の良さを長所とするいわゆる増幅型固体撮像装置の開発も行われてきた。増幅型固体撮像装置とは、フォトダイオードに蓄積された信号電荷を画素に備わったトランジスタの制御電極に導き、信号電荷量に応じた出力を前記トランジスタの主電極から増幅して出力するものである。特にトランジスタとしてＭＯＳトランジスタを使ったいわゆるＣＭＯＳセンサはＣＭＯＳプロセスとのマッチングが良く、駆動回路、信号処理回路をオンチップ化できることから、開発に力が注がれている。
【０００３】
図５はＣＭＯＳセンサ画素の典型的な例を示す回路図であり、同図において１は単位画素、２は入射光によって発生した信号電荷を蓄積するためのフォトダイオード、３は信号電荷量に応じた増幅信号出力を出す増幅用ＭＯＳトランジスタ、４は信号電荷を受けＭＯＳトランジスタ３のゲート電極に接続するフローティングディフュージョン（以下ＦＤと記す）領域、５はフォトダイオード２に蓄積した信号電荷をＦＤ領域４に転送するためのＭＯＳトランジスタ、６はＦＤ領域４をリセットするためのＭＯＳトランジスタ、７は出力画素を選択するためのＭＯＳトランジスタ、８はＭＯＳトランジスタ５のゲートにパルスを印加し、電荷転送動作を制御するための制御線、９はＭＯＳトランジスタ６のゲートにパルスを印加しリセット動作を制御するための制御線、１０はＭＯＳトランジスタ７のゲートにパルスを印加し選択動作を制御するための制御線、１１は電源配線であって、増幅用ＭＯＳトランジスタ３のドレインおよびリセット用ＭＯＳトランジスタ６のドレインに接続され、それらに電源電位を供給している。１２は選択された画素の増幅信号が出力される出力線、１３は定電流源として動作し、増幅用ＭＯＳトランジスタ３と協働してソースフォロワを形成するＭＯＳトランジスタ、１４はＭＯＳトランジスタ１３が定電流動作するような電位をＭＯＳトランジスタ１３のゲート電極に供給する配線である。上記の画素１を２次元的マトリックス状に配列したものは２次元固体撮像装置の画素領域を形成するが、そのマトリックス構成において出力線１２は各列の画素の共通線、制御線８、９、１０はそれぞれ各行の画素の共通線となっており、制御線１０によって選択された行の画素のみが出力線１２に信号出力される。
【０００４】
次に画素の動作を簡単に説明する。制御線１０によって選択用ＭＯＳトランジスタがＯＮ状態となる行の画素について、まず制御線９にパルスが印加され、ＦＤ領域４がリセットされる。増幅用ＭＯＳトランジスタ３と定電流用ＭＯＳトランジスタ１３とでソースフォロワが形成されるから、リセット電位に応じた出力電位が出力線１２にあらわれる。次に制御線８にパルスを印加することによってフォトダイオードに蓄積された信号電荷がＦＤ領域４に転送されると、この信号電荷量に応じた電圧分だけＦＤ領域４の電位が変化し、その電位変化分が出力線１２にもあらわれる。出力線１２にあらわれるリセット電位は、増幅用ＭＯＳトランジスタ３のしきい電圧値ばらつきおよびＦＤ領域４をリセットするときのリセット雑音などの雑音がのっているので、信号電荷量に対応した電位変化分が雑音をふくまない信号である。２次元ＣＭＯＳセンサでは、この雑音を取り除き、信号のみを取り出すための読み出し回路が、出力線１２に接続している。この読み出し回路には、クランプ回路によって上記雑音を除くもの、雑音と雑音＋純粋信号とを別々に保持してそれぞれ水平走査の読み出し時に最終段の差動アンプに導くことによって雑音を除くもの、などいくつかの構成が提案されているが、本発明とは直接の関係がないので詳しい説明は省略する。
【０００５】
次に画素のフォトダイオード、増幅用ＭＯＳトランジスタの部分の断面構造を図６に示す。同図において１５はＮ型の半導体基板、１６はＰ型のウエル、１７はウエル１６中に形成されたＮ型の半導体領域であり、１６と１７とでフォトダイオードが形成され、領域１７には入射光によって発生した信号電子が蓄積される。１８および１９はそれぞれウエル１６中に形成され、増幅用ＭＯＳトランジスタ３のドレイン、ソースとなるＮ型の半導体領域、２０は増幅用ＭＯＳトランジスタ３のゲート電極、２１は通称ＬＯＣＯＳといわれる素子分離のための厚い酸化膜、２２はＬＯＣＯＳ２１の直下にあってウエル１６と同じ導電性のＰ型半導体層のチャンネルストッパー、１１はドレイン１８に接続するドレイン配線、２３はソース１９に接続するソース配線である。領域１７に蓄積される信号電子は転送動作時にはＦＤ４に転送され、転送直後には領域１７は空乏化するよう、領域１７におけるＮ型の不純物濃度が設定されている。
【０００６】
また、特許文献１の図７には、ｎ型基板から所定の深さにｐ型埋め込み層を形成し、その上側のｎ型基板に光電変換部を形成した固体撮像装置が開示されている。
【特許文献１】特開２０００−１５０８４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら上記従来のＣＭＯＳセンサにおいては、増幅用ＭＯＳトランジスタ３からいわゆる１／ｆ雑音が発生し、センサのノイズが大きくなるという問題があった。また、増幅用ＭＯＳトランジスタ３はソースフォロワとして動作させるのが一般的であるが、ウエル１６の電位は一定値に固定されているため、バックゲートバイアス効果によってソースフォロワ動作時のゲインが低下し、信号が小さくなるという問題があった。さらに、フォトダイオードよりも下方で発生した信号電子は必ずしもフォトダイオードに吸収されるとは限らず、ＦＤ部４や画素内におけるＭＯＳトランジスタ３，６，７のＮ型ソースドレインにもある確率をもって吸収される。このように、信号電子がフォトダイオード以外に吸収されて感度が低下するという問題があった。
【０００８】
また、特許文献１に開示された画素構造では、画素内に設けられた増幅用ＭＯＳトランジスタが、増幅用ＭＯＳトランジスタのソース、ドレインと逆導電型のウエル内に形成されているため、基板バイアス効果を十分に小さくできない。したがって、ソースフォロア動作のゲインを高くすることができない。
【０００９】
そこで本発明は、従来の増幅型固体撮像装置に比べて、高ゲインでかつ、高感度の増幅型固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
以上述べたような従来のＣＭＯＳセンサの問題を解決するために、本発明におけるＣＭＯＳセンサ画素の構成は、フォトダイオードと、前記フォトダイオードで発生した信号電荷をゲートに受けて増幅して出力する第１導電型の増幅用ＭＯＳトランジスタとを少なくとも備えた単位画素が半導体基板に複数配列された固体撮像装置において、前記フォトダイオードは、第１導電型の第１の半導体領域と、前記フォトダイオードの受光面を基準として前記第１の半導体領域の下部に配され、且つ、前記増幅用ＭＯＳトランジスタの下部まで延在する第２導電型の第２の半導体領域と、を含んで構成され、前記増幅用ＭＯＳトランジスタのソース及びドレイン領域は、前記ソース及びドレイン領域と同一導電型で前記ソース及びドレイン領域に比べて不純物濃度の低い第３の半導体領域内に配されており、前記増幅用ＭＯＳトランジスタのソース及びドレイン領域と前記増幅用ＭＯＳトランジスタの下部に延在した第２の半導体領域との間で、少なくともソース及びドレイン領域の一部の下部及び前記増幅ＭＯＳトランジスタのゲートの下部に第２導電型の第３の半導体領域が配されている。
【発明の効果】
【００１１】
このとき、少なくとも増幅用ＭＯＳトランジスタのゲート直下の半導体は、第二のＰ型半導体にいたるまで、前記第一のＮ型半導体または、該ゲート直下の半導体界面付近に導入された第三のＮ型半導体と前記第一のＮ型半導体とで形成される。前記増幅用ＭＯＳトランジスタのチャンネルと前記第二のＰ型半導体層との間は前記第一の不純物濃度の薄いＮ型半導体層があって、増幅用ＭＯＳトランジスタがソースフォロワとして動作し、ソース電位がＰ型半導体層電位に対して逆バイアスがかかった時には空乏化する。このようなある幅を持った空乏層が存在することで前記増幅用ＭＯＳトランジスタのチャンネルと前記第二のＰ型半導体層との間の容量は小さくなるため、基板バイアス効果による前記増幅用ＭＯＳトランジスタのしきい値電圧の変動が小さく抑えられソースフォロワ動作時のゲイン低下を抑えることができる。また、基板バイアス効果が小さいため、増幅用ＭＯＳトランジスタのチャンネルを流れるキャリアを界面に押しやる効果も小さくなりソースフォロワ動作時に発生する１／ｆノイズを小さく抑えることができる。さらに前記第二のＰ型半導体層は、光によって発生した信号電子がフォトダイオード周辺のＮ型ＭＯＳトランジスタのソース、ドレインに吸収されるのを妨げるポテンシャルバリアの役割もはたし、フォトダイオードに吸収される信号電子をふやし、感度を上げることができる。
【００１２】
本発明第一の実施形態によれば、低ノイズ、高ゲイン、高感度のＣＭＯＳ型固体撮像装置を提供することができる。
【００１３】
また、本発明第二の実施形態によれば、第一の実施形態の効果に加えて、さらに安価なＣＭＯＳ型固体撮像装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
（第一の実施形態）
図１は本発明の特徴をもっとも良く表す画素の一部の断面図であってフォトダイオード、増幅用ＭＯＳトランジスタ、素子分離部の断面構造を示すものであり、同図において図５、図６と同じ部材については同じ番号を付して説明を省略する。図１における２４はＮ型のウエルまたはＮ基板１５の上層部である。２５はＮ基板１５とＮ層２４とのあいだにあるＰ型の層であり、フォトダイオードはＮ型の層２４とＰ型層２５とで形成される。Ｎ層１７の不純物濃度はＮ層２４の不純物濃度よりも高く設定され、信号電子は１７に集まる。２６は画素内Ｎ型ＭＯＳトランジスタの少なくともゲート部直下にあり、ソース、ドレインよりもさらに深い場所に形成されるＰ型半導体層、２７は増幅用ＭＯＳトランジスタ３のチャンネル部に形成する２４よりも不純物濃度の高いＮ型半導体層である。なおＰ型半導体層２６はフォトダイオードを形成しているＮ型半導体２４と画素内Ｎ型ＭＯＳトランジスタのソース、ドレインとを電気的に分離するために前記ソース、ドレイン領域の少なくとも一部の直下にも形成されている。
【００１５】
図１のような画素構造における増幅用ＭＯＳトランジスタ３の動作時のポテンシャル状況を図２を用いて説明する。図２は増幅用ＭＯＳトランジスタ３のゲートを含む深さ方向のポテンシャルを示したものであり、横が深さ方向、縦がポテンシャルであって、電位の高いほうが下側になっている。各場所を示す番号は図１における番号と同じであり、２８はゲート酸化膜である。ＭＯＳトランジスタ３がソースフォロワ動作するとき、ゲート酸化膜２８内の固定電荷の影響がないとして、ＭＯＳトランジスタ３を構成する各部の電位は電位の高い順にドレイン１８、ソース１９、Ｐ型半導体層２６となるが、ソース電位がゲート電位よりも高い状態であれば、キャリアが流れるチャンネル部の電位はゲートよりも高くなるので、図２に示すように、チャンネル部における最高の電位はシリコン界面よりもややシリコン内部に入ったところに現れ、いわゆる埋め込みチャンネルが形成される。チャンネル２７とＰ型半導体層２６とは逆バイアス状態であり、本発明においては２６と２７とのあいだの不純物濃度の低いＮ型半導体層２４は空乏化している。このため、チャンネルがＰ型半導体層内に形成される時と比べると、チャンネル−Ｐ型半導体基板すなわち図２におけるチャンネル−Ｐ型半導体層２６との容量が小さく形成できるので、基板バイアス効果が十分に小さくなり、前記のような逆バイアスがかかってもチャンネル中の電子を界面側に押しやる効果が小さく、図２に示したような埋め込みチャンネル状態が実現できる。
【００１６】
具体的な構造例をあげると、Ｎ型シリコン半導体領域２４の不純物濃度が１０１５／ｃｍ３であって、増幅用ＭＯＳトランジスタ３のドレイン１８、ソース１９の接合深さが０．４μｍ、Ｐ型半導体層２６は半導体界面から深さ１．０μｍの場所に界面側の接合深さが、不純物濃度のピークが深さ１．２μｍのところにあるよう形成され、Ｎ半導体層２７は不純物濃度２×１０１６／ｃｍ３、接合深さ０．２μｍで形成、シリコン酸化膜で形成されるゲート酸化膜が１５０Åとする。Ｐ型半導体層２６が電位０Ｖにあるとして、ＭＯＳトランジスタ３がソースフォロワ動作する時ソース電位が１Ｖ以上になれば、チャンネルが形成されるＮ半導体層２７とＰ型半導体層２６のあいだの半導体領域２４は空乏化する。この時Ｎ型半導体層２７とＰ型半導体層２６間の容量はゲート酸化膜容量に対して１／１７程度となって無視しうるようになる。次に、ゲート酸化膜中の固定電荷を考えないとすると、Ｎ型半導体層２７はゲート２０の電位に対して約１Ｖ高くなった時点で空乏化する。したがってＮ型半導体層２７中に形成されるチャンネルに電流が流れるソースフォロワ動作では、たとえばソース電位はゲート２０の電位に対し０．７Ｖ高い状態を保つ。この時形成されるチャンネルはシリコン界面より内部のＮ型半導体層２７中にある。ゲート２０の電位が０．３Ｖ以上であれば、ソース電位が１Ｖ以上となり、チャンネルが形成されるＮ型半導体層２７とＰ型半導体層２６のあいだの半導体領域２４は空乏化した状態となるので、バックゲートバイアス効果の影響が小さく、ゲート２０の電位が変動してもチャンネル電位との相対関係、およびチャンネルの深さはあまり影響を受けることのないソースフォロワ動作が実現する。
【００１７】
このような埋め込みチャンネルＭＯＳトランジスタにおいては、チャンネル電子に対する界面に存在するトラップの影響が小さく抑えられるため、表面チャンネルＭＯＳトランジスタに比べて１／ｆノイズを低減することができる。また増幅用ＭＯＳトランジスタのしきい電位は、バックゲート効果が小さいため、ソース電位依存性が小さく、ソースフォロワ動作させた時のゲインが高くなる。さらに、Ｐ型半導体層２６が画素内ＭＯＳトランジスタのソース、ドレインの下部にも形成されることによって、光入射によりＮ型半導体層２４で発生した信号電子にとってのポテンシャル障壁として働くため、信号電子が前記ＭＯＳトランジスタのソース、ドレインに吸収されるのを妨げる。したがって、光発生電子がフォトダイオード部の電子蓄積層１７に吸収される確率が高くなり、感度を上げることができる。よって、従来ＣＭＯＳ型固体撮像装置に比べて、低ノイズ、高ゲイン、高感度のＣＭＯＳ型固体撮像装置を提供することができる。
【００１８】
（第二の実施形態）
図３は本発明第二の実施形態を説明するための画素の断面図である。同図において、図１と同じ部材については同じ番号を付しているが、図３においては図１におけるＮ型半導体層２７がない。よって、ソースフォロワ動作させた時、増幅用ＭＯＳトランジスタに形成されるチャンネルの埋め込み度合いは第一の実施形態に比べると弱く、表面チャンネルに近いが、チャンネル部への不純物イオン導入がないため、１／ｆノイズの原因となるチャンネル、およびシリコン界面における欠陥が少ない。また、基板バイアス効果が小さいのは、第一の実施形態と同じである。よってＰ型半導体層中に形成された通常構造のＮ型ＭＯＳトランジスタに比べて１／ｆノイズが小さく、ソースフォロワ動作のゲインが高い。フォトダイオードの感度が高いのは第一の実施形態と同じであるが、Ｎ型半導体層２７を形成するプロセス工程がないため、本実施形態を応用したＣＭＯＳ型固体撮像装置をより安価に提供することができる。
【００１９】
以上第一および第二の実施形態における増幅用ＭＯＳトランジスタ以外のＭＯＳトランジスタについては、ゲート直下のシリコン界面からＰ型半導体層２６にいたるＮ型半導体層２４中に、ソース、ドレイン間の耐圧向上のためのＰ型半導体層を導入した構造をとってもよいし、増幅用ＭＯＳトランジスタと同じ構造であってもよい。また、第一および第二の実施形態におけるＰ型半導体層２６は一層で形成されるが、Ｐ型半導体層２５とＰ型半導体層２６とのあいだに、単数または複数層のＰ型半導体層を形成し、Ｐ型半導体層２５とＰ型半導体層２６との電気的導通をより強固にする構造であってもよい。また、信号電子が蓄積されるＮ型層１７の半導体界面部にＰ型の半導体層が形成されるいわゆる埋め込みフォトダイオードが使われるものであってもよい。
【００２０】
なお、上記本発明の説明におけるＮ型、Ｐ型の極性をすべて反転した構造であってもよい。
【００２１】
（第三の実施形態）
図４に基づいて、本発明の固体撮像装置をスチルビデオカメラに適用した場合の一実施形態について詳述する。
【００２２】
図４は、本発明の固体撮像装置を「スチルビデオカメラ」に適用した場合を示すブロック図である。
【００２３】
図４において、１０１はレンズのプロテクトとメインスイッチを兼ねるバリア、１０２は被写体の光学像を固体撮像素子（固体撮像装置）１０４に結像させるレンズ、１０３はレンズ１０２を通った光量を可変するための絞り、１０４はレンズ１０２で結像された被写体を画像信号として取り込むための固体撮像素子、１０６は固体撮像素子１０４より出力される画像信号のアナログ−ディジタル変換を行うＡ／Ｄ変換器、１０７はＡ／Ｄ変換器６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、１０８は固体撮像素子４、撮像信号処理回路１０５、Ａ／Ｄ変換器１０６、信号処理部１０７に、各種タイミング信号を出力するタイミング発生部、１０９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、１１０は画像データを一時的に記憶する為のメモリ部、１１１は記録媒体に記録または読み出しを行うためのインターフェース部、１１２は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、１１３は外部コンピュータ等と通信する為のインターフェース部である。
【００２４】
次に、前述の構成における撮影時のスチルビデオカメラの動作について説明する。
バリア１０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更にＡ／Ｄ変換器１０６などの撮像系回路の電源がオンされる。
【００２５】
それから、露光量を制御する為に、全体制御・演算部１０９は絞り１０３を開放にし、固体撮像素子１０４から出力された信号はＡ／Ｄ変換器１０６で変換された後、信号処理部１０７に入力される。
【００２６】
そのデータを基に露出の演算を全体制御・演算部１０９で行う。
【００２７】
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部１０９は絞りを制御する。
【００２８】
次に、固体撮像素子１０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部１０９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズを駆動し測距を行う。
【００２９】
そして、合焦が確認された後に本露光が始まる。
【００３０】
露光が終了すると、固体撮像素子１０４から出力された画像信号はＡ／Ｄ変換器１０６でＡ／Ｄ変換され、信号処理部１０７を通り全体制御・演算部１０９によりメモリ部に書き込まれる。
【００３１】
その後、メモリ部１１０に蓄積されたデータは、全体制御・演算部１０９の制御により記録媒体制御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体１１２に記録される。
【００３２】
また、外部Ｉ／Ｆ部１１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【産業上の利用可能性】
【００３３】
本発明は、映像を撮影するカメラに利用することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明第一の実施形態を説明するための画素の断面構造図である。
【図２】本発明第一の実施形態を説明するための画素動作時のポテンシャル図である。
【図３】本発明第二の実施形態を説明するための画素の断面構造図である。
【図４】本発明第三の実施形態によるスチルビデオカメラの構成を示すブロック図である。
【図５】従来の画素の回路図である。
【図６】従来の画素の断面構造図である。
【符号の説明】
【００３５】
１  画素
２  フォトダイオード
３  増幅用ＭＯＳトランジスタ
４フローティングディフュージョン
５  信号電荷転送用ＭＯＳトランジスタ
６リセット用ＭＯＳトランジスタ
７選択用ＭＯＳトランジスタ
８ゲート制御線
９ゲート制御線
１０ゲート制御線
１１電源線
１２  画素出力線
１３  定電流供給用ＭＯＳトランジスタ
１４  ゲート制御線
１５  半導体基板
１６  半導体ウエル
１７  フォトダイオード領域
１８  ドレイン領域
１９  ソース領域
２０  ゲート
２１  素子分離領域
２２  チャネルストッパー
２３  配線
２４  Ｎ型半導体層
２５  Ｐ型半導体層
２６  型半導体層
２７  Ｎ型半導体層
１０４  固体撮像素子（固体撮像装置）
【図１】
2008153677.tif 000003
【図２】
2008153677.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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