(57)【要約】【課題】高平坦化研磨を実現可能とする基体研磨方法、並びに半導体装置とその製造方法を提供する。【解決手段】基体上の被研磨酸化膜を、異なるＢＥＴ値を有するセリア砥粒からなる、少なくとも２種類以上のスラリーを用いて、順に２段階以上の化学的機械的研磨処理して平坦化する。【選択図】図１
2008200771.tif 000002
【特許請求の範囲】
【請求項１】
基体上の被研磨酸化膜を、異なるＢＥＴ値を有するセリア砥粒からなる、少なくとも２種類以上のスラリーを用いて、順に２段階以上の化学的機械的研磨処理して平坦化する
ことを特徴とする基体研磨方法。
【請求項２】
前記２段階以上の化学的機械的研磨処理は、第１のＢＥＴ値を有するセリア砥粒からなるスラリーを用い、下層パターンが密に形成された部分の被研磨酸化膜を研磨する第１の研磨処理工程と、
第１のＢＥＴ値より小さい第２のＢＥＴ値を有するセリア砥粒からなるスラリーを用い、下層パターンが疎に形成された部分の被研磨酸化膜を研磨する第２の研磨工程とで構成される
ことを特徴とする請求項１記載の基体研磨方法。
【請求項３】
前記第１のＢＥＴ値が１５〜３０ｍ２／ｇであり、
前記第２のＢＥＴ値が５〜１０ｍ２／ｇである
ことを特徴とする請求項２記載の基体研磨方法。
【請求項４】
基体上の被研磨酸化膜を、異なるＢＥＴ値を有するセリア砥粒からなる、少なくとも２種類以上のスラリーを用いて、順に２段階以上の化学的機械的研磨処理して平坦化する
ことを特徴とする半導体装置の製造方法。
【請求項５】
前記２段階以上の化学的機械的研磨処理は、第１のＢＥＴ値を有するセリア砥粒からなるスラリーを用い、下層パターンが密に形成された部分の被研磨酸化膜を研磨する第１の研磨処理工程と、
第１のＢＥＴ値より小さい第２のＢＥＴ値を有するセリア砥粒からなるスラリーを用い、下層パターンが疎に形成された部分の被研磨酸化膜を研磨する第２の研磨工程とで構成される
ことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第１のＢＥＴ値が１５〜３０ｍ２／ｇであり、
前記第２のＢＥＴ値が５〜１０ｍ２／ｇである
ことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
層間酸化膜を有し、
前記層間酸化膜の表面が、第１のＢＥＴ値を有するセリア砥粒からなるスラリーによる研磨と、
前記第１のＢＥＴ値より小さい第２のＢＥＴ値を有するセリア砥粒からなるスラリーによる研磨で形成された平坦化面である
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基体研磨方法に関するものであり、例えば、半導体ウェーハ、液晶パネル基板等の薄板状被研磨物の平坦化研磨に適用される基体研磨方法に関する。
また、本発明は、上記基体研磨方法を適用して成る半導体装置及び製造方法に関する。
【背景技術】
【０００２】
従来、シリコンウェーハまたは化合物ウェーハ等よりなる半導体基板（以下、ウェーハ）の表面の研磨を行う研磨用組成物（以下、スラリー）としては、窒化珪素またはその水和物をコロイド状に分散した懸濁液、コロイダルシリカが研磨剤として使用されている。また、研磨に際しては、合成樹脂発泡体（ポリウレタン等）あるいは不織布よりなる研磨布を展張した研磨定盤上にウェーハを載置し、研磨ヘッドを介して押圧回転しつつ、上述スラリーを定量的に供給しながら研磨を行う、化学的機械的研磨（ＣＭＰ：Chemical mechanical polishing）方法が一般的に用いられている。
【０００３】
スラリーとしては、例えば特許文献１に記載されているように、アルカリ成分を含んだ溶液に微細なコロイダルシリカ状酸化ケイ素粒子を分解した溶液が一般的に使用されている。この研磨は、スラリーのアルカリ成分の化学的作用、具体的には、ウェーハなどに対する侵食性を応用している。つまり、アルカリの腐食性により、ウェーハなどの表面に薄い軟質の侵食層が形成され、その薄い層を微細なコロイダル状酸化ケイ素粒子の機械的作用により除去していくことで研磨が進む。
【０００４】
また、特許文献２には、ＣＭＰによるトレンチ素子分離形成において、工程数を増やすことなく、素子分離部の平坦性を向上させる研磨方法として、研磨の前半に粒子径の大きい大きな砥粒からなるスラリーを用い、後半に小さな砥粒からなるスラリーを用いて研磨する方法が開示されている。このような研磨によって、粒子径の大きな砥粒による研磨によって、研磨時間を短縮し、粒子径の小さな砥粒による研磨によって、平坦性を向上させるような効果がもたらされる。
【０００５】
【特許文献１】米国特許第３３２８１４１号公報
【特許文献２】特開平１１−１３５６１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、半導体製造プロセスにおいて、半導体装置における各素子の微細化、高精度化に伴い、高平坦化（研磨後の凹凸段差が少ないこと）が求められている。そのため、被研磨膜への保護作用があり、被研磨膜の凸部に対して集中研磨が可能な界面活性剤入りセリアスラリーが用いられている。界面活性剤が入ったセリアスラリーにおいては、界面活性剤の周囲にセリア粒子が取り巻くように構成されている。界面活性剤の周囲にセリア粒子があるので、被研磨膜を研磨する際に、被研磨膜の表面的に出っ張っている部分に存在していた砥粒に圧力が集中し、セリア粒子が破れて、中の界面活性剤が脱離し、その部分の研磨が進行する。このような、界面活性剤が用いられたセリアスラリーを用いることにより、研磨終了付近では被研磨膜への界面活性剤による保護作用が強まることで、研磨ヘッドと被研磨膜との間に発生する摩擦力が高くなる。この状態で凝集したスラリー等がスクラッチ等の要因となり、最悪の場合、ウェーハの内部配線を破壊するまでに至り、著しく歩留まりを低下させる。
また、セリアスラリーを用いた場合と、前世代のシリカスラリーを用いたときとを比較すると、セリアスラリーを用いた場合は高平坦化が得られるが、研磨量が少なく（研磨レートが低く）、被研磨膜を削り込むことが出来ない。
【０００７】
また、下層に形成される微細パターンに疎密差があると、被研磨膜のウェーハ面内分布が悪い、つまり、ウェーハ表面の凹凸の分布にも疎密差が出てしまう。例えば、ＭＯＳトランジスタが集積された半導体装置において、ゲート電極が密に形成された領域及びゲート電極が疎に形成された領域を有する場合、そのゲート電極の上に形成される絶縁膜は、その疎密の影響を受け、表面に疎密差のある凹凸を形成してしまう。絶縁膜を形成した後に、ＣＭＰ処理が施されるが、疎密差のある凹凸を踏襲し、ＣＭＰ処理工程の後で、所望の高平坦化が得られない。このため、ＣＭＰによる高平坦化が不十分であり、凹凸段差のために、次工程である露光工程において、フォーカスが合わなくなり、所望の配線を形成するパターンをウェーハに露光することができない。したがって、著しい歩留まり低下を引き起こす。
【０００８】
従来、このような、例えばゲート電極の疎密差により、表面に疎密を有したウェーハのＣＭＰ処理においては、より高平坦化する為に、反転マスクを用いた方法などが行われている。反転マスクとは、ＣＭＰ処理の前工程として、密度の高い電極パターン上に形成された絶縁膜をＲＩＥ（反応性イオンエッチング：Reactive Ion Etching）法により選択的にエッチングする為に用いられるものであり、反転マスクで覆われた箇所はエッチングされない。こうすることによって、絶縁膜表面の凹凸の疎密が均一化されるので、次工程であるＣＭＰ処理工程において、より高平坦面を得ることが出来る。しかしながら、このような反転マスクを用いた方法を用いると、工程数が増えてしまい、コストの増加に繋がる。
【０００９】
本発明は、上述の点に鑑み、高平坦化研磨を実現可能とする基体研磨方法、並びに半導体装置とその製造方法を提供する。
【課題を解決するための手段】
【００１０】
上記課題を解決し、本発明の目的を達成するため、本発明の基体研磨方法は、基体上の被研磨酸化膜を、異なるＢＥＴ値を有するセリア砥粒からなる、少なくとも２種類以上のスラリーを用いて、順に２段階以上の化学的機械的研磨処理して平坦化することを特徴とする。
【００１１】
本発明の基体研磨方法では、ＢＥＴ値の異なるセリア砥粒から成る２種類以上のスラリーを用いて、順に研磨することにより、下層パターンの疎密に基づいて、段階毎に異なる被研磨酸化膜の部分が集中的に研磨される。
【００１２】
本発明の半導体装置は、層間酸化膜を有し、層間酸化膜の表面が、第１のＢＥＴ値を有するセリア砥粒からなるスラリーによる研磨と、第１のＢＥＴ値より小さい第２のＢＥＴ値を有するセリア砥粒からなるスラリーによる研磨で形成された平坦化面であることを特徴とする。
【００１３】
本発明の半導体装置では、層間酸化膜の表面が高平坦化面とされるので、層間酸化膜上に精度の良い上層パターンが形成される。
【００１４】
半導体装置の製造方法は、基体上の被研磨酸化膜を、異なるＢＥＴ値を有するセリア砥粒からなる、少なくとも２種類以上のスラリーを用いて、順に２段階以上の化学的機械的研磨処理して平坦化することを特徴とする。
【００１５】
本発明の半導体装置の製造方法では、ＢＥＴ値の異なるセリア砥粒から成る２種類以上のスラリーを用いて、順に研磨することにより、下層パターンの疎密に基づいて、段階毎に異なる被研磨酸化膜の部分が集中的に研磨される。
【発明の効果】
【００１６】
本発明の基体研磨方法によれば、下層パターンの疎密に基づいて段階毎に異なる被研磨酸化膜の部分が集中的に研磨されるので、高平坦化面が得られる。
【００１７】
本発明の半導体装置によれば、高平坦化面とされた層間酸化膜上に精度の良い上層パターンが形成されるので、信頼性の向上を図ることができる。
【００１８】
本発明の半導体装置の製造方法によれば、下層パターンの疎密に基づいて段階毎に異なる被研磨酸化膜の部分が集中的に研磨されるので、高平坦化面が得られる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して、本発明の実施の形態を説明する。
【００２０】
図１に、本発明の基体研磨方法に適用される研磨装置、すなわち、ＣＭＰ装置の一実施形態に係る概略構成を示す。本実施の形態では、半導体装置の製造に適用する場合である。本実施の形態で用いられるＣＭＰ装置１は、ＣＭＰ処理に用いられるものであり、上面に研磨パッド３が載置された定盤２と、その定盤２に対向して配置された研磨ヘッド６と、研磨パッド３表面にスラリー４ａ，４ｂを供給するためのスラリー供給手段５とからなる。
研磨パッド３としては、例えば合成樹脂発泡体（ポリウレタン等）あるいは不織布よりなる研磨布が用いられ、それらを定盤２上に展張する。
【００２１】
本実施の形態のＣＭＰ装置を用いたＣＭＰ処理においては、研磨パッド３が展張された定盤２上にシリコンウェーハまたは化合物ウェーハ等よりなる図示しない半導体基板（以下ウェーハ）を載置し、スラリー供給手段５から、スラリー４ａ，４ｂを定量的に供給しながら研磨ヘッド６をウェーハに押圧し、定盤２と研磨ヘッド６を互いに同一方向（図面矢印方向）に、それぞれ所定の回転数をもって回転し、研磨を行う。本実施の形態においては、研磨ヘッド６の回転数は例えば１０７ｒｐｍであり、定盤２の回転数は例えば１００ｒｐｍとした。研磨剤であるスラリー４としては、酸化セリウム、及びその水和物をコロイド状に分散した懸濁液が使用される。
【００２２】
図２には、本実施の形態で研磨される基体、すなわち、被研磨膜となる酸化膜を有するウェーハの概略断面構成を示す。
本実施の形態においては、図２に示すように、ウェーハ１０上に下層パターン１２が疎である領域１８と下層パターンが密である領域１９を有し、この下層パターン上に平坦に研磨される酸化膜（すなわち被研磨酸化膜）１３が形成される。本例では下層パターン１２をゲート電極パターンとし、酸化膜１３を層間酸化膜としている。
【００２３】
このように、１枚のウェーハ１０上でゲート電極１２から成る電極パターンの面積率に差があると、表面にもその面積率の影響が出る。つまり、電極パターンの面積率に差があるために、図２に示す上層の酸化膜１３表面において、凹凸の面内分布が悪くなる。そのため、従来は、ＣＭＰ処理によって平坦化する際に、凹凸の疎密差によって良好に平坦化されなかった。
そこで、本実施の形態に係る基体研磨方法では、ＢＥＴ（Brunaure Emmett Teller Value）値（粒径）の異なるセリア砥粒をスラリーとして用いて、電極パターンの疎密に応じたＣＭＰ処理を行い、疎密差のある被研磨膜を研磨する。ＢＥＴ値とは、単位重量（１ｇ）あたりの比表面積であり、単位は、[ｍ２／ｇ]で表されるものである。つまり、ＢＥＴ値が大きいとき、粒径は小さく、ＢＥＴ値が小さいとき、粒径は大きいという関係がある。
【００２４】
図３に、ＢＥＴ値の大きいとき、すなわちセリア砥粒の粒径が小さいときの電極パターンの疎密に対する研磨量（図３Ａ）と、ＢＥＴ値が小さいとき、すなわちセリア砥粒の粒径が大きいときの電極パターンの疎密に対する研磨量（図３Ｂ）を示す。
界面活性剤を抜いたセリアスラリーにおいては、ＢＥＴ値が大きいと電極パターンの面積率が高いところ、つまり、電極パターンが密な領域１９の研磨量が高くなり、ＢＥＴ値が小さいと、電極パターンの面積率の低いところ、つまり、電極パターンの疎な領域１８の研磨量が高くなる。このように、界面活性剤を抜いたセリアスラリーは、ＢＥＴ値（粒径）が異なると、電極パターンの疎密によって研磨量に変化が生じる。本実施の形態では、そのような特性を生かし、酸化膜表面の凹凸に疎密差を有するウェーハにＣＭＰ処理を施す。
【００２５】
図４に、本実施の形態に係る研磨方法を示す。図４は、ウェーハのＣＭＰ処理において、２種類のＢＥＴ値の異なるセリアスラリーを用いて、２段階研磨を行う場合の概略工程を示す。図４に示す被研磨膜を有するウェーハ１０は、図２に対応するので、同一部分には同一符号を付し、重複説明を省略する。
本例の被研磨膜となる酸化膜１３を有するウェーハ１０は、図４に示すように、両端部領域１９のゲート電極１２が密に形成されており、中心領域１８はゲート電極１２が疎に形成されている。このように、電極パターンに疎密差がある。また、電極パターンが密な領域１９では上部に形成される被研磨膜となる酸化膜１３が、密に形成されたゲート電極１２間の間隙を埋め込んでしまうため、溝が出来ず、酸化膜１３表面は面一の状態に形成される。一方、電極パターンが疎である領域１８では、酸化膜１３もその電極パターンに合わせて凹凸を形成するので、被研磨膜表面に溝部１７ができる。このようなウェーハ１０が図１に示したＣＭＰ装置１の定盤２の研磨パッド３上に載置され、スラリー供給配管５によりスラリー４ａ，４ｂが順次、供給されることにより、２段階のＣＭＰ処理がなされる。すなわち、定盤・スラリー供給配管が１つしか有していない装置においては、第１段階研磨→ウェーハの後洗浄→アンロード→第２段階研磨→ウェーハの後洗浄→アンロードの順序で行う。複数の定盤・スラリー供給配管を有する装置においては、第１、第２の各段階研磨を異なる定盤・スラリー供給配管で処理する。
【００２６】
まず、図４Ａに示すように、第１段階として、ＢＥＴ値１５〜３０ｍ２／ｇ（平均粒径１７０〜１４０nm）程度のセリア砥粒１５を有するスラリー４ａがスラリー供給配管５より供給される。
このとき、ゲート電極１２が密に形成された電極パターン上の酸化膜１３表面には溝がほとんどないが、ゲート電極１２が疎に形成された電極パターン上の酸化膜１３表面には溝部１７が形成されるため、ゲート電極１２が疎に形成された電極パターン上の酸化膜１３表面に供給されたセリア砥粒１５は、粒径が小さいゆえに、溝部１７に入りこむ。つまり、第１段階で用いられるセリア砥粒１５の大きさは、ゲート電極１２が疎である領域１８の表面の凹凸の溝部１７に入るような粒径である。一方で、ゲート電極１２が密に形成された領域１９の酸化膜１３表面ではセリア砥粒１５が入りこむ溝部１７がほとんど無いので、セリア砥粒１５が酸化膜１３表面上に留まる。そうすると、ゲート電極１２が密に形成された領域１９の酸化膜１３上のみにおいて、セリア砥粒１５が存在することになる。このような状態で、研磨ヘッド６を、酸化膜１３を有するウェーハ１０上に押圧し、研磨ヘッド６と定盤２を回転することによって、ゲート電極１２が密に形成された領域１８の酸化膜１４のみが研磨されてゆき、平坦化される。
【００２７】
続いて、図４Ｂに示すように、第２段階として、第１段階のＢＥＴ値より小さいＢＥＴ値５〜１０ｍ２／ｇ(平均粒径２６５〜１７０ｎｍ)程度のセリア砥粒１６を有するセリアスラリー４ｂがスラリー供給配管５より供給される。
この第２段階で用いられるセリアスラリー４ｂのＢＥＴ値は、従来のセリアスラリーのＢＥＴ値よりも大きい。つまり、第２段階で用いられるセリア砥粒１６の粒径は、第１段階で用いられるセリア砥粒１５の粒径よりも大きい。そうすると、第１段階で平坦化されなかったゲート電極１２の疎な領域１８上の酸化膜１３の凹凸の凸部が集中的に研磨される。研磨時に、研磨ヘッド６によって押圧されるが、このとき、凹部へかかる圧力よりも、凸部へかかる圧力の方が大きいため、凸部が集中的に研磨されるのである。
【００２８】
以上の２段階研磨により、ウェーハ表面の酸化膜１３は、図４Ｃに示すように平坦化される。
【００２９】
以上のように、２段階の研磨工程によって、電極パターンの疎密の異なる領域１８，１９上の酸化膜１３の表面が電極パターンの密度に踏襲されることなく、均一に高平坦化される。よって、次工程の例えば酸化膜上に配線を形成する配線工程における配線精度を向上させることができる。
【００３０】
従来のシリカスラリーにおいては、凹凸段差を平坦化する際、凸部が研磨されているときに、凸部よりも研磨レートが遅いものの、凹部も研磨が進む為、平坦化にパターン１２の面積率が大きく影響し、平坦化に時間がかかっていた。
本実施の形態によれば、２種類のセリアスラリーを段階毎に使い分けることによって、パターン１２の疎密差のある面上を効率よく研磨することが出来る。また、従来用いられていたセリアスラリーは、ＢＥＴ値が、約２０ｍ２／ｇ、平均粒径約１７０ｎｍであるが、本例では、第１段階に従来のセリアスラリーのＢＥＴ値よりも平均的に大きい（粒径の小さい）ものを用いてパターンの面積率が高い凸部分を研磨し、第２段階に従来のセリアスラリーのＢＥＴ値よりも平均的に小さい（粒径の大きい）ものを用いてパターンの面積率の低い凸部分を研磨することによって平坦化が実現された。
【００３１】
本実施の形態のように、ＢＥＴ値の異なる２種類のセリアスラリーを用いて、２段階研磨を行うことによって、被研磨膜の面内均一性が悪い場合にも、高平坦化な研磨を実現することができるので、広範囲の高平坦化が可能である。さらに、前述したような反転マスクを用いた選択的エッチングが不要となるので、工程数が増えることなく、コストが抑えられる。
【００３２】
さらに、本実施の形態によれば、セリアスラリーに界面活性剤を用いていないので、界面活性剤を用いた場合のＣＭＰ処理工程よりも研磨中の摩擦力が抑制されスクラッチ低減が期待される。そして、界面活性剤を用いた場合のＣＭＰ処理工程よりも、研磨レートが高く、研磨量抑制が容易に行えるので、ランニングコスト削減やスループット向上が図られる。
【００３３】
本実施の形態においては、セリアスラリーに界面活性剤を添加していないが、研磨特性を大幅に変えない程度に添加してもよい。このとき、第１段階で添加される界面活性剤は、１０ｃｃ／ｍｉｎ以下であり、第２段階で添加される界面活性剤は、５ｃｃ／ｍｉｎ以下であるのが好ましく、この程度であるときに、上述したような界面活性剤が添加されないときと同様の結果が得られる。
また、本実施の形態においては、２段階工程としたが、２段階以上の工程とし、ＢＥＴ値の小さいセリアスラリーから順にウェーハに供給し、被研磨酸化膜を研磨してもよい。
さらに、本実施の形態においては、１本のスラリー供給配管を用いたが、２本のスラリー供給配管を用いて、セリアスラリーを別々の配管から供給するようにしてもよい。
【００３４】
上述の平坦化工程を経て、製造された半導体装置は、層間酸化膜１３の面が高平坦化され、その上に高精度の配線が形成された構成となるので、半導体装置としての信頼性を向上することができる。
【００３５】
上述した本発明の基体研磨方法は、半導体装置、例えばＤＲＡＭ混載ロジックの製造に適用できる。図５にＤＲＡＭ混載ロジックの概略構成を示す。ＤＲＡＭ混載ロジック２０は、ＣＭＯＳロジック回路部２２（以下ロジック回路部）と、ＭＯＳトランジスタ及び容量からなるＤＲＡＭセル２１と、ＣＰＵ２４とが混載された半導体装置であり、基板２３上に、ロジック回路部２２、ＤＲＡＭセル２１、及びＣＰＵ２４がそれぞれ形成されている。
ＤＲＡＭ混載ロジック２０においては、図２に示すように、Ｓｉからなるウェーハ１０上に、図示しないゲート絶縁膜を介して、複数のゲート電極１２が形成され、そのゲート電極１２を埋め込むように絶縁膜である酸化膜１３がウェーハ１０上面全体に堆積される。酸化膜１３には、ＳｉＯ２などが適用される。そして、このようなＤＲＡＭ混載ロジック２０においては、ロジック回路部２２のトランジスタのゲート電極１２が、ＤＲＡＭセル２１のトランジスタのゲート電極１２よりも多く形成されるため、ロジック回路部２２の下層パターンである電極パターンは密であり、その他のＤＲＡＭセル２１等においては、電極パターンは疎に形成されている。
このようなＤＲＡＭ混載ロジックにおいても、上述の２段階の研磨工程を経ることによって、酸化膜１３の表面を均一に高平坦化することができる。
【００３６】
本実施の形態においては、被研磨膜として、ＳｉＯ２による酸化膜を用いたが、ＮＳＧ（no dope SG）、ＨＤＰ（High Density Plasma）、ＢＰＳＧ（Boron Doped PSG）、ＴＥＯＳ（Tetraethyl orthosilicate）等の酸化膜等に適用可能である。本実施の形態の基体研磨方法は、ＤＲＡＭ混載ロジック以外の半導体集積回路、ＣＣＤ型、ＣＭＯＳ型の固体撮像装置などの半導体装置、さらには液晶パネル基板の製造に適用できる。
【００３７】
次に、実施例を詳述する。本実施例に用いられるＣＭＰ装置は、荏原製作所、ＡＭＡＴ、東京精密などのロータリー方式の研磨装置であり、研磨パッドとして発泡ポリウレタン樹脂（ニッタ・ハース社製、製品名ＩＣ１４００）が用いられる。また、スラリーとしては、酸化セリウム系スラリー（ＤＡＮＭ、旭硝子、ＪＳＲ、日立化成等）が用いられる。
【００３８】
本実施例においても、用いられるＣＭＰ装置の概略構成は、図１において説明したＣＭＰ装置と同様であるので、重複説明を省略し、以後、図１を用いて説明する。
このようなＣＭＰ装置１の定盤２上に研磨パッド３を介して、被研磨膜を有するウェーハを載置する。第１段階では、スラリー濃度が約０．７％であり、ＢＥＴ値１５〜３０ｍ２／ｇ（平均粒径１７０〜１４０nm）であるセリアスラリー４ａを、流量２００ｃｃ／ｍｉｎでスラリー供給配管５より供給する。そして、研磨ヘッド６をウェーハに押し付け、押圧回転する。このとき、定盤２の回転数は１００ｒｐｍ、研磨ヘッド６の回転数は１０７ｒｐｍとし、互いに同一方向の回転とする。また、このときの温度は２５〜３０℃である。この第１段階においては、パターンの面積率の高い凸部が集中的に研磨される。
【００３９】
次に、第２段階として、ＢＥＴ値５〜１０ｍ２／ｇ(平均粒径２６５〜１７０ｎｍ)程度のセリアスラリー４ｂを、流量２００ｃｃ／ｍｉｎでスラリー供給配管５より供給する。そして、第１段階と同様に研磨ヘッド６及び定盤２を回転させる。この第２段階においては、電極パターンの面積率の低い凸部が集中的に研磨される。
第１及び第２段階において、研磨時間はそれぞれ研磨前の初期段差や膜厚によって決定される。このようにして、高平坦化されたウェーハが得られる。
【００４０】
本実施例によれば、電極の面積率の違いに関わらず、最終的には高平坦な素子を得ることが出来るので、次の工程の精度を向上させる効果を奏する。
【００４１】
上述した実施の形態、及び、実施例においては、下層パターンをゲート電極１２とし、この上面に形成された酸化膜１３を、被研磨膜として用いたが、その他、下層パターンを配線、素子分離部、あるいは窒化膜など酸化膜と異なる絶縁膜とし、この上面に形成された被研磨膜である酸化膜のＣＭＰ処理工程にも同様に、本発明の酸化膜ＣＭＰ方法を用いることが出来る。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施の形態に係る酸化膜ＣＭＰ方法に用いられるＣＭＰ装置である。
【図２】本発明の一実施の形態に係る酸化膜ＣＭＰ方法に用いられる被研磨膜を有するウェーハの概略断面構成を示す。
【図３】Ａ、Ｂ  ＢＥＴ値が大きいときの配線パターンの面積率に対する研磨量と、ＢＥＴ値が小さいときの配線パターンの面積率に対する研磨量を示す。
【図４】Ａ、Ｂ、Ｃ  本発明の一実施の形態に係る酸化膜ＣＭＰ方法の概略工程図をしめす。
【図５】本発明の基体研磨方法が適用されるウェーハの例としてのＤＲＡＭ混載ロジックを示す。
【符号の説明】
【００４３】
１・・ＣＭＰ装置、２・・定盤、３・・研磨パッド、４ａ，４ｂ・・スラリー、５・・スラリー供給配管、６・・研磨ヘッド、１０・・ウェーハ、１２・・ゲート電極、１３、１４・・絶縁膜、１５、１６・・セリア砥粒、１７・・溝部、１８，１９・・領域、２０・・ＤＲＡＭ混載ロジック、２２・・ロジック回路部、２１・・ＤＲＡＭセル、２３・・ウェーハ、２４・・ＣＰＵ
【図１】
2008200771.tif 000003
【図２】
2008200771.tif 000004
【図３】
2008200771.tif 000005
【図４】
2008200771.tif 000006
【図５】
2008200771.tif 000007