(57)【要約】【課題】ゲート電極をより確実にフルシリサイド化できる半導体装置およびその製造方法を提供する。【解決手段】半導体基板１０に、活性領域１１よりも高い上面を有する素子分離領域１２を形成した後、活性領域１１および素子分離領域１２の上にゲート配線形成用膜１４および保護膜形成用膜１５を形成する。その後、保護膜形成用膜１５を研磨して平坦化する。次に、パターニングを行うことにより、ゲート電極部１４ａ、ゲート配線部１４ｂおよび保護膜１５ａ、１５ｂを形成した後、サイドウォール１７を形成する。【選択図】図１
2008103613.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成され、前記半導体基板の上面よりも高い位置に上面を有する素子分離領域と、
前記素子分離領域に囲まれた前記半導体基板からなる活性領域の上方から前記素子分離領域の上に亘って形成され、フルシリサイド化されたゲート配線と、
前記ゲート配線の側面を覆う絶縁性のサイドウォールとを備え、
前記サイドウォールのうち前記素子分離領域の上に配置する部分の鉛直方向の長さと、前記サイドウォールのうち前記活性領域の上に配置する部分の鉛直方向の長さが異なる、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記活性領域と前記素子分離領域との間には段差が形成され、
前記サイドウォールのうち前記素子分離領域の上に配置する部分と、前記サイドウォールのうち前記活性領域の上に配置する部分との鉛直方向における長さの差は、前記段差と実質的に同等である、半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
前記サイドウォールのうち前記素子分離領域の上に配置する部分の上端と、前記サイドウォールのうち前記活性領域の上に配置する部分の上端とは、同じ高さに位置する、半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置であって、
前記ゲート配線のうち前記素子分離領域の上に配置する部分と、前記ゲート配線のうち前記活性領域の上に配置する部分とは、組成が実質的に同一である、半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置であって、
前記ゲート配線のうち前記活性領域の上方に配置する部分はゲート電極部となり、
前記ゲート電極部と前記活性領域との間にはゲート絶縁膜が介在する、半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記ゲート電極部の両側方に配置する前記活性領域には、不純物拡散層が形成されている、半導体装置。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置であって、
前記サイドウォールの上に形成された絶縁膜と、
前記絶縁膜および前記ゲート配線の上方を覆う層間絶縁膜とをさらに備える、半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記絶縁膜と前記層間絶縁膜との間には、ストレッサ膜が介在している、半導体装置。
【請求項９】
半導体基板に、前記半導体基板よりも高い位置に上面を有する素子分離領域を形成する工程（ａ）と、
前記工程（ａ）の後に、前記半導体基板の上に、ゲート絶縁膜形成用膜、ゲート配線形成用膜及び保護膜形成用膜を順次形成する工程（ｂ）と、
前記保護膜形成用膜を化学機械研磨を用いて研磨することにより、前記保護膜形成用膜の表面における段差を低減する工程（ｃ）と、
前記工程（ｃ）の後に、前記ゲート絶縁膜形成用膜、前記ゲート配線形成用膜および前記保護膜形成用膜をパターニングすることにより、ゲート絶縁膜、ゲート配線および保護膜を形成する工程（ｄ）と、
前記ゲート絶縁膜、前記ゲート配線および前記保護膜の側面上にサイドウォールを形成する工程（ｅ）と、
前記工程（ｅ）の後に、前記半導体基板の上に、前記保護膜および前記サイドウォールを覆う層間絶縁膜を形成する工程（ｆ）と、
前記層間絶縁膜を、前記保護膜が露出する高さまで除去する工程（ｇ）と、
前記工程（ｇ）の後に、前記保護膜を除去して前記ゲート配線を露出させる工程（ｈ）と、
前記ゲート配線をフルシリサイド化する工程（ｉ）とを備える、半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法であって、
前記工程（ｈ）において、前記保護膜を除去する工程は、エッチングにより行う、半導体装置の製造方法。
【請求項１１】
請求項９または１０に記載の半導体装置の製造方法であって、
前記工程（ｄ）の後で前記工程（ｅ）の前に、前記素子分離領域に囲まれた前記半導体基板からなる活性領域に、前記ゲート配線および前記保護膜をマスクとしてイオン注入を行うことにより、前記活性領域における前記ゲート配線の両側方の領域に第１のソースドレイン領域を形成する工程（ｊ）と、
前記工程（ｅ）の後で前記工程（ｆ）の前に、前記ゲート配線、前記保護膜および前記サイドウォールをマスクとして前記活性領域にイオン注入を行うことにより、前記活性領域ににおける前記サイドウォールの両側方の領域に第２のソースドレイン領域を形成する工程（ｋ）とを備える、半導体装置の製造方法。
【請求項１２】
請求項９〜１１のうちいずれか１項に記載の半導体装置の製造方法であって、
前記工程（ｂ）では、前記保護膜形成用膜を、前記半導体基板と前記素子分離領域との間の段差の高さよりも厚い膜厚で形成する、半導体装置の製造方法。
【請求項１３】
請求項９〜１２のうちいずれか１項に記載の半導体装置の製造方法であって、
前記ゲート配線は、ポリシリコン膜又はアモルファスシリコン膜である、半導体装置の製造方法。
【請求項１４】
請求項９〜１３のうちいずれか１項に記載の半導体装置の製造方法であって、
前記保護膜は、シリコン酸化膜である、半導体装置の製造方法。
【請求項１５】
請求項９〜１４のうちいずれか１項に記載の半導体装置の製造方法であって、
前記金属膜は、ニッケル、コバルト、白金、チタン、ルテニウム、イリジウム、イットリビウム、及び遷移金属の群のうち、少なくとも１つを含む、半導体装置の製造方法。
【請求項１６】
請求項９〜１５のうちいずれか１項に記載の半導体装置の製造方法であって、
前記ゲート絶縁膜は、比誘電率が１０以上の高誘電率膜である、半導体装置の製造方法。
【請求項１７】
請求項９〜１５のうちいずれか１項に記載の半導体装置の製造方法であって、
前記ゲート絶縁膜形成用膜は、金属酸化物を含む膜である、半導体装置の製造方法。
【請求項１８】
請求項９〜１５のうちいずれか１項に記載の半導体装置の製造方法であって、
前記ゲート絶縁膜形成用膜は、アルミニウム及び遷移金属の群のうちの少なくとも１つを含む膜である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、ゲート電極がフルシリサイド化された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体集積回路装置の高集積化、高機能化及び高速化の技術進展に伴って、ＭＩＳＦＥＴの微細化が進められている。微細化に伴い、さらなるゲート絶縁膜の薄膜化を進めるとともに、トンネル電流によるゲートリーク電流の増大を抑制する方法として、従来、ゲート絶縁膜材料に用いてきたＳｉＯ２やＳｉＯＮに代えて、酸化ハフニウム（ＨｆＯ２）、ハフニウムシリケート（ＨｆＳｉＯ）膜又は窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜等の金属酸化物からなる高誘電体材料を用いることにより、薄いシリコン酸化膜換算膜厚を実現しながら、物理膜厚を厚く保ち、リーク電流を抑制できる手法も研究されている。また、ゲート電極の空乏化に伴う容量低下を防ぐために、ゲート電極材料を従来のポリシリコンから金属材料に置き換える研究が盛んに行われている。金属材料の候補としては、金属窒化物、異なる仕事関数を有する２種類の純金属のデュアルメタル及びゲート配線全体をシリサイド化するフルシリサイド（Fully Silicided；ＦＵＳＩ）等がある。特に、フルシリサイドは、現状のシリコンプロセス技術を踏襲できるため有力な技術として注目されている。このようなフルシリサイド系のＭＩＳＦＥＴの構造及び製造方法は、例えば非特許文献１及び非特許文献２に開示されている。
【非特許文献１】K. G. Anil et al., Symp. VLSI Tech., 2004, p.190
【非特許文献２】A. Veloso et al., IEDM Tech. Dig., 2004, p.855
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、本願発明者は、前記従来のフルシリサイド系のＭＩＳＦＥＴにおける次のような問題点を見いだした。以下に、その問題点について、図面を用いて説明する。
【０００４】
図４（ａ）〜図５（ｂ）は従来の製造方法における問題点を示すための断面図である。
【０００５】
従来の製造方法では、まず図４（ａ）に示す構造を得るために、以下の工程を行う。すなわち、半導体基板１００に、素子を電気的に分離するための素子分離領域１０２を選択的に形成する。ここで、素子分離領域１０２は、半導体基板１００の表面よりも高く形成する。
【０００６】
その後、半導体基板１００に対してイオン注入を行うことにより、活性領域１０１を形成する。続いて、半導体基板１００の上にゲート絶縁膜形成用膜を形成した後、ゲート絶縁膜の上にゲート電極形成用膜及び該ゲート電極形成用膜を保護する保護膜を順次堆積する。その後、フォトリソグラフィ法及びドライエッチング法によりパターニングを行うことにより、ゲート絶縁膜１０３ａ、ゲート電極部１０４ａ、ゲート配線部１０４ｂ及び保護膜１０５ａ、１０５ｂを形成する。このとき、半導体基板１００よりも素子分離領域１０２の方が高く形成されていることに起因して、ゲート配線部１０４ｂおよび保護膜１０５ｂは、ゲート電極部１０４ａおよび保護膜１０５ａよりも高い位置に形成されることになる。
【０００７】
続いて、ゲート電極部１０４ａ、ゲート配線部１０４ｂ及び保護膜１０５ａ、１０５ｂをマスクとしてイオン注入を行うことにより、活性領域１０１に浅いソースドレイン拡散層１０６ａを形成する。
【０００８】
次に、図４（ｂ）に示す構造を得るために、以下の工程を行う。すなわち、半導体基板１００の上に、ゲート電極部１０４ａおよびゲート配線部１０４ｂを覆うように絶縁膜を堆積し、堆積した絶縁膜に対してエッチバックを行うことにより、ゲート電極部１０４ａ、ゲート配線部１０４ｂおよび保護膜１０５ａ、１０５ｂの側面上にサイドウォール１０７を形成する。続いて、ゲート電極部１０４ａ、ゲート配線部１０４ｂ、保護膜１０５ａ、１０５ｂ及びサイドウォール１０７をマスクとしてイオン注入を行うことにより、活性領域１０１におけるサイドウォール１０７の両側方の領域に、深いソースドレイン拡散層１０６ｂを形成する。その後、不純物を活性化するための熱処理を行う。
【０００９】
続いて、深いソースドレイン拡散層１０６ｂの表面に形成されている自然酸化膜を除去した後、スパッタリング法を用いて、半導体基板１００の上に膜厚が１１ｎｍのニッケルからなる金属膜（図示せず）を堆積する。その後、窒素雰囲気において３２０℃で１回目のＲＴＡ（rapid thermal annealing）を行うことにより、シリコンと金属膜とを反応させて深いソースドレイン拡散層１０６ｂの表面をニッケルシリサイド化する。続いて、塩酸と過酸化水素水等の混酸からなるエッチング液に半導体基板１００を浸漬することにより、素子分離領域１０２、保護膜１０５ａ、１０５ｂ及びサイドウォール１０７等の上に残存する未反応の金属膜を除去する。その後、半導体基板１００に対して１回目のＲＴＡよりも高い温度（例えば５５０℃）で２回目のＲＴＡを行う。これにより、深いソースドレイン拡散層１０６ｂの表面に低抵抗のシリサイド層１０８が形成される。続いて、ＣＶＤ法等を行うことにより、半導体基板１００の上に、膜厚が２０ｎｍのシリコン窒化膜１０９を堆積し、堆積したシリコン窒化膜１０９の上に例えばシリコン酸化膜からなる層間絶縁膜１１０を形成し、続いて、ＣＭＰ法により層間絶縁膜１１０の表面の平坦化を行う。
【００１０】
次に、図４（ｃ）に示す工程で、シリコン窒化膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、層間絶縁膜１１０をシリコン窒化膜１０９が露出するまで除去する。このとき、活性領域１０１と素子分離領域１０２とでは、シリコン窒化膜１０９の上面の高さが異なるため、十分にオーバーエッチを加えないと、活性領域１０１において保護膜１０５ａの上に形成されたシリコン窒化膜１０９が露出しないという問題が生じる。
【００１１】
次に、図５（ａ）に示す工程で、シリコン酸化膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、保護膜１０５ａ及び１０５ｂの上部に形成されたシリコン窒化膜１０９をエッチングし、保護膜１０５ａ及び１０５ｂの上面を露出する。しかしながら、図４（ｃ）に示すように、活性領域１０１上の保護膜１０５ａ上に形成されたシリコン窒化膜１０９が露出されていない場合、本工程において、保護膜１０５ａの上面を露出できないことになる。また、この問題を回避するために、図４（ｃ）に示す工程で、保護膜１０５ａ上に形成されたシリコン窒化膜１０９を確実に露出するために、過剰にオーバーエッチを行うと、層間絶縁膜１１０の残膜が薄くなり、図５（ａ）に示す工程でシリコン窒化膜１０９をエッチングする際に、シリサイド層１０８上に形成されたシリコン窒化膜１０９までもエッチングされ、シリサイド層１０８が露出する問題点が生じる。
【００１２】
その後、図５（ｂ）に示す工程で、シリコン窒化膜及びポリシリコン膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、ゲート電極部１０４ａ及びゲート配線部１０４ｂの上部に形成された保護膜１０５ａ及び保護膜１０５ｂを除去して、ゲート電極部１０４ａ及びゲート配線部１０４ｂを露出する。しかしながら、ゲート電極部１０４ａ上には保護膜１０５ａ及びシリコン窒化膜１０９があるために、ゲート電極部１０４ａを露出できなくなり、その後、ゲート電極部のフルシリサイド化ができなくなるという問題点が生じる。一方、図４（ｃ）に示す工程で、活性領域上の保護膜１０５ａ上に形成されたシリコン窒化膜１０９を確実に露出するために、過剰にオーバーエッチを行った場合には、図５（ａ）に示す工程で、シリサイド層１０８上に形成されたシリコン窒化膜１０９もエッチングされてシリサイド層１０８が露出し、本工程で保護膜を除去する際に、シリサイド層１０８の一部或いは全部がエッチングされるという問題点が生じる。さらに、ゲート電極部１０４ａおよびゲート配線部１０４ｂをフルシリサイド化する際に、シリサイド層１０８の膜厚が厚くなり、リーク電流の増大を引き起こすおそれがある。
【００１３】
本発明は、上記課題を解決するためになされたものであり、その目的は、ゲート電極をより確実にフルシリサイド化できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本発明の半導体装置は、半導体基板と、前記半導体基板に形成され、前記半導体基板の上面よりも高い位置に上面を有する素子分離領域と、前記素子分離領域に囲まれた前記半導体基板からなる活性領域の上方から前記素子分離領域の上に亘って形成され、フルシリサイド化されたゲート配線と、前記ゲート配線の側面を覆う絶縁性のサイドウォールとを備え、前記サイドウォールのうち前記素子分離領域の上に配置する部分の鉛直方向の長さと、前記サイドウォールのうち前記活性領域の上に配置する部分の鉛直方向の長さが異なる。
【００１５】
本発明の半導体装置は、次のような方法に製造することができる。すなわち、半導体基板の活性領域および素子分離領域の上にゲート配線形成用膜および保護膜形成用膜を形成した後に、保護膜形成用膜の上面を平坦化する。その後、パターンニングを行うことによりゲート配線および保護膜を形成し、これらの側面上にサイドウォールを形成する。その後、保護膜およびサイドウォールの上方に層間絶縁膜を形成する。
【００１６】
このような製造工程においては、保護膜の鉛直方向の位置が活性領域上と素子分離領域上とにおいて同程度となるため、後に、層間絶縁膜を徐々に除去していくときに、活性領域および素子分離領域の両方において、保護膜が露出しやすくなる。そのため、両領域のゲート配線を、より確実にフルシリサイド化することができる。また、従来のように、両領域の保護膜を露出させるために過剰なエッチングを行う必要がないため、活性領域上のシリサイドまで露出するといった不具合が生じることも防止することができる。
【００１７】
本発明の半導体装置において、前記活性領域と前記素子分離領域との間には段差が形成され、前記サイドウォールのうち前記素子分離領域の上に配置する部分と、前記サイドウォールのうち前記活性領域の上に配置する部分との鉛直方向における長さの差は、前記段差と実質的に同等であってもよい。
【００１８】
本発明の半導体装置において、前記サイドウォールのうち前記素子分離領域の上に配置する部分の上端と、前記サイドウォールのうち前記活性領域の上に配置する部分の上端とは、同じ高さに位置していてもよい。
【００１９】
本発明の半導体装置において、前記ゲート配線のうち前記素子分離領域の上に配置する部分と、前記ゲート配線のうち前記活性領域の上に配置する部分とは、組成が実質的に同一であってもよい。
【００２０】
本発明の半導体装置において、前記ゲート配線のうち前記活性領域の上方に配置する部分はゲート電極部となり、前記ゲート電極部と前記活性領域との間にはゲート絶縁膜が介在してもよい。
【００２１】
本発明の半導体装置において、前記ゲート電極部の両側方に配置する前記活性領域には、不純物拡散層が形成されていてもよい。
【００２２】
本発明の半導体装置において、前記サイドウォールの上に形成された絶縁膜と、前記絶縁膜および前記ゲート配線の上方を覆う層間絶縁膜とをさらに備えていてもよい。
【００２３】
本発明の半導体装置において、前記絶縁膜と前記層間絶縁膜との間には、ストレッサ膜が介在していてもよい。
【００２４】
本発明の半導体装置の製造方法は、半導体基板に、前記半導体基板の上面よりも高い位置に上面を有する素子分離領域を形成する工程（ａ）と、前記工程（ａ）の後に、前記半導体基板の上に、ゲート絶縁膜形成用膜、ゲート配線形成用膜及び保護膜形成用膜を順次形成する工程（ｂ）と、前記保護膜形成用膜を化学機械研磨を用いて研磨することにより、前記保護膜形成用膜の表面における段差を低減する工程（ｃ）と、前記工程（ｃ）の後に、前記ゲート絶縁膜形成用膜、前記ゲート配線形成用膜および前記保護膜形成用膜をパターニングすることにより、ゲート絶縁膜、ゲート配線および保護膜を形成する工程（ｄ）と、前記ゲート絶縁膜、前記ゲート配線および前記保護膜の側面上にサイドウォールを形成する工程（ｅ）と、前記工程（ｅ）の後に、前記半導体基板の上に、前記保護膜および前記サイドウォールを覆う層間絶縁膜を形成する工程（ｆ）と、前記層間絶縁膜を、前記保護膜が露出する高さまで除去する工程（ｇ）と、前記工程（ｇ）の後に、前記保護膜を除去して前記ゲート配線を露出させる工程（ｈ）と、前記ゲート配線をフルシリサイド化する工程（ｉ）とを備える。
【００２５】
このような製造工程においては、保護膜の鉛直方向の位置が半導体基板上と素子分離領域上において同程度となるため、後に、層間絶縁膜を徐々に除去していくときに、半導体基板および素子分離領域の両方において、保護膜が露出しやすくなる。そのため、両領域のゲート配線を、より確実にフルシリサイド化することができる。また、従来のように、両領域の保護膜を露出させるために過剰なエッチングを行う必要がないため、活性領域上のシリサイドまで露出するといった不具合が生じるのも防止することができる。
【００２６】
本発明の製造方法において、前記工程（ｈ）において、前記保護膜を除去する工程は、エッチングにより行ってもよい。
【００２７】
本発明の製造方法において、前記工程（ｄ）の後で前記工程（ｅ）の前に、前記素子分離領域に囲まれた前記半導体基板からなる活性領域に、前記ゲート配線および前記保護膜をマスクとしてイオン注入を行うことにより、前記活性領域における前記ゲート配線の両側方の領域に第１のソースドレイン領域を形成する工程（ｊ）と、前記工程（ｅ）の後で前記工程（ｆ）の前に、前記ゲート配線、前記保護膜および前記サイドウォールをマスクとして前記活性領域にイオン注入を行うことにより、前記活性領域における前記サイドウォールの両側方の領域に第２のソースドレイン領域を形成する工程（ｋ）とを備える。
【００２８】
本発明の製造方法において、前記工程（ｂ）では、前記保護膜形成用膜を、前記半導体基板と前記素子分離領域との間の段差の高さよりも厚い膜厚で形成してもよい。
【００２９】
本発明の製造方法において、前記ゲート配線は、ポリシリコン膜又はアモルファスシリコン膜であってもよい。
【００３０】
本発明の製造方法において、前記保護膜は、シリコン酸化膜であってもよい。
【００３１】
本発明の製造方法において、前記金属膜は、ニッケル、コバルト、白金、チタン、ルテニウム、イリジウム、イットリビウム、及び遷移金属の群のうち、少なくとも１つを含んでいてもよい。
【００３２】
本発明の製造方法において、前記ゲート絶縁膜は、比誘電率が１０以上の高誘電率膜であってもよい。
【００３３】
本発明の製造方法において、前記ゲート絶縁膜形成用膜は、金属酸化物を含む膜であってもよい。
【００３４】
本発明の製造方法において、前記ゲート絶縁膜形成用膜は、アルミニウム及び遷移金属の群のうちの少なくとも１つを含む膜であってもよい。
【発明の効果】
【００３５】
本発明の半導体装置及びその製造方法によれば、活性領域上と素子分離領域上のゲート電極形成用膜上の保護膜の段差が低減され、層間絶縁膜の平坦化が容易且つ層間絶縁膜をエッチングしてゲート電極形成用膜の露出を精度良く行うことができる。
【発明を実施するための最良の形態】
【００３６】
本発明の一実施形態について、図面を参照しながら説明する。図１（ａ）〜図３（ｃ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【００３７】
本実施形態の半導体装置の製造方法では、まず、図１（ａ）に示す工程で、例えばｐ型のシリコンからなる半導体基板１０の上に、素子を電気的に分離するための素子分離領域１２をＳＴＩ（shallow trench isolation）法等により形成する。このとき、素子分離領域１２の上面は、半導体基板１０の上面の高さよりも例えば２０ｎｍほど高くなっている。なお、通常は、素子分離領域１２と半導体基板１０との間の段差は、例えば、０ｎｍより大きく、５０ｎｍ以下の値で形成されている。次に、半導体基板１０に対してイオン注入を行うことにより、活性領域（ウェル）１１を形成する。
【００３８】
次に、図１（ｂ）に示す工程で、半導体基板１０の主面上の素子分離領域１２に囲まれた領域、つまり活性領域１１に、ドライ酸化法、ウェット酸化法又はラジカル酸素等を用いて、膜厚が２ｎｍの酸化シリコンからなるゲート絶縁膜形成用膜１３を形成する。続いて、素子分離領域１２及びゲート絶縁膜形成用膜１３の上に、ゲート電極およびゲート配線となる、膜厚が１００ｎｍのポリシリコンからなるゲート配線形成用膜１４をＣＶＤ（chemical vapor deposition）法等により堆積する。続いて、ゲート配線形成用膜１４の上に、膜厚が１００ｎｍの酸化シリコン膜からなる保護膜形成用膜１５をＣＶＤ法等により形成する。このとき、保護膜形成用膜１５の上面には、活性領域１１と素子分離領域１２との間の段差に起因する段差が生じている。
【００３９】
次に、図１（ｃ）に示す工程で、化学機械研磨（ＣＭＰ）法により、保護膜形成用膜１５の表面の平坦化を行い、活性領域１１上と素子分離領域１２上の保護膜形成用膜１５の上面の高さを揃える。このとき、保護膜形成用膜１５の表面の段差は平坦化される。なお、この工程において、必ずしも保護膜形成用膜１５の表面を、完全に平坦化しなくてもよい。すなわち、本発明においては、保護膜形成用膜１５における段差を無くすことが好ましいが、活性領域１１と素子分離領域１２との間の段差よりも低くすれば、効果は得られるためである。
【００４０】
次に、図１（ｄ）に示す工程で、フォトリソグラフィ法及びドライエッチング法を用いて、ゲート絶縁膜形成用膜１３、ゲート配線形成用膜１４及び保護膜形成用膜１５を選択的にエッチングする。これにより、活性領域１１上には、ゲート絶縁膜１３ａ、ゲート電極部１４ａ及び保護膜１５ａが形成される。また、素子分離領域１２上には、ゲート配線部１４ｂ及び保護膜１５ｂが形成される。なお、本明細書および特許請求の範囲では、ゲート電極部１４ａ及びゲート配線部１４ｂの全体を「ゲート配線」と呼ぶ。言い換えると、ゲート配線のうち活性領域１１の上に配置する部分を「ゲート電極部」と呼び、ゲート配線のうち素子分離領域１２の上に配置する部分を「ゲート配線部」と呼ぶ。続いて、ゲート電極部１４ａ及び保護膜１５ａをマスクとしてイオン注入を行うことにより、活性領域１１におけるゲート電極部１４ａの両側方の領域に、浅いソースドレイン拡散層である第１のソースドレイン拡散層１６ａを形成する。
【００４１】
次に、図１（ｅ）に示す工程で、半導体基板１０の全面に亘って、例えば、膜厚が５０ｎｍのシリコン窒化膜をＣＶＤ法等により堆積した後、堆積したシリコン窒化膜に対して異方性エッチングを行い、シリコン窒化膜のうちゲート電極部１４ａ及びゲート配線部１４ｂの側面に形成されている部分のみを残す。これにより、ゲート電極部１４ａ及びゲート配線部１４ｂの側面上にサイドウォール１７をそれぞれ形成する。続いて、サイドウォール１７をマスクとして活性領域１１に不純物イオンの注入を行った後、熱処理を行うことにより、活性領域１１におけるサイドウォール１７の両側方の領域に、深いソースドレイン拡散層である第２のソースドレイン拡散層１６ｂを形成する。
【００４２】
次に、図２（ａ）に示す工程で、第２のソースドレイン拡散層１６ｂの表面から自然酸化膜を除去した後、半導体基板１０の上にスパッタリング法等を用いて膜厚が１１ｎｍのニッケルからなる金属膜（図示せず）を堆積する。続いて、窒素雰囲気において半導体基板１０に対して３２０℃で１回目のＲＴＡ（rapid thermal annealing）を行うことにより、シリコンと金属膜とを反応させて第２のソースドレイン拡散層１６ｂの表面をニッケルシリサイド化する。続いて、塩酸と過酸化水素水等の混酸からなるエッチング液に半導体基板１０を浸漬することにより素子分離領域１２、保護膜１５ａ、保護膜１５ｂ及びサイドウォール１７等の上に残存する未反応の金属膜を除去した後、半導体基板１０に対して１回目のＲＴＡよりも高い温度（例えば５５０℃）で２回目のＲＴＡを行う。これにより、第２のソースドレイン拡散層１６ｂの表面に低抵抗のシリサイド層１８が形成される。続いて、半導体基板１０の上に膜厚が２０ｎｍのシリコン窒化膜１９をＣＶＤ法等により堆積し、堆積したシリコン窒化膜１９の上に例えばシリコン酸化膜からなる第１の層間絶縁膜２０を形成し、続いて、ＣＭＰ法により第１の層間絶縁膜２０の表面の平坦化を行う。ここで、ＣＭＰ法を行うことにより、第１の層間絶縁膜２０の平坦化が容易になり、また、膜厚の均一性も向上する。
【００４３】
次に、図２（ｂ）に示す工程で、シリコン窒化膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、第１の層間絶縁膜２０をシリコン窒化膜１９が露出するまでエッチングする。なお、ここでは、図２（ａ）に示す工程においてＣＭＰ法を用い、図２（ｂ）に示す工程においてエッチングを行っているが、これらの全ての工程をＣＭＰ法によって行ってもよい。あるいは、途中までエッチバックを行った後に、エッチングを行ってもよい。
【００４４】
次に、図２（ｃ）に示す工程で、シリコン酸化膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて、保護膜１５ａ、１５ｂの上部に形成されたシリコン窒化膜１９をエッチングし、保護膜１５ａ、１５ｂの上面を露出する。
【００４５】
次に、図２（ｄ）に示す工程で、シリコン窒化膜及びポリシリコン膜に対する選択比が大きくなるようにエッチング条件を設定したドライエッチング法又はウェットエッチング法を用いて保護膜１５ａ、１５ｂを除去し、ゲート電極部１４ａ及びゲート配線部１４ｂを露出する。
【００４６】
次に、図３（ａ）に示す工程で、第１の層間絶縁膜２０の上に、ゲート電極部１４ａ及びゲート配線部１４ｂを覆う膜厚が７０ｎｍのニッケルからなる金属膜２１を、例えばスパッタリング法により堆積する。続いて、窒素雰囲気において半導体基板１０に対して３８０℃の温度でＲＴＡを行い、ゲート電極部１４ａ及びゲート配線部１４ｂをシリサイド化する。
【００４７】
次に、図３（ｂ）に示す工程で、塩酸と過酸化水素水等の混酸からなるエッチング液に半導体基板１０を浸漬することにより、第１の層間絶縁膜２０、シリコン窒化膜１９及びサイドウォール１７等の上に残存する未反応の金属膜を除去した後、半導体基板１０に対して１回目のＲＴＡよりも高い温度（例えば５００℃）で２回目のＲＴＡを行う。これにより、ゲート電極部１４ａ及びゲート配線部１４ｂをフルシリサイド化する。なお、ゲート電極部１４ａとゲート配線部１４ｂとは、同一の膜から形成して同一の処理が加えられているため、これらの組成は実質的に同一となる。また、「フルシリサイド化」とは、ゲート電極部やゲート配線部を全体的にシリサイド化することをいい、表面のみをシリサイド化する場合と区別して用いている。
【００４８】
次に、図３（ｃ）に示す工程で、第１の層間絶縁膜２０の上に第２の層間絶縁膜２３をＣＶＤ法等により形成し、続いて、ＣＭＰ法により第２の層間絶縁膜２３の表面の平坦化を行う。
【００４９】
次に、第２の層間絶縁膜２３の上にレジストマスクパターン（図示せず）を形成し、ドライエッチング法を用いて、ソースドレイン拡散層上に形成されたシリサイド層１８を露出するコンタクトホール２４を形成する。この際、シリコン窒化膜１９が露出したところで一度エッチングを止める２ステップのエッチング法を用いることにより、シリサイド層１８のオーバーエッチング量を減らすことができる。
【００５０】
次に、タングステンのバリアメタル膜として、チタンと窒化チタンとをスパッタ法又はＣＶＤ法により順次堆積し、続いてタングステンをＣＶＤ法により堆積する。続いて、堆積したタングステンのＣＭＰを行い、コンタクトホール２４の外側に堆積したタングステンを除去して、コンタクトプラグ２５を形成する。以上の工程により、本実施形態の半導体装置が形成される。
【００５１】
上述したような方法で製造した半導体装置では、図３（ｃ）に示すように、活性領域１１におけるサイドウォール１７の鉛直方向の長さと、素子分離領域１２におけるサイドウォール１７の鉛直方向の長さとが異なる。ここで、活性領域１１におけるサイドウォール１７の鉛直方向の長さとは、半導体基板１０の表面からサイドウォール１７の上端までの距離をいい、素子分離領域１２におけるサイドウォール１７の鉛直方向の長さとは、素子分離領域１２の表面からサイドウォール１７の上端までの距離をいう。すなわち、従来では、図４（ｂ）に示すように、活性領域１０１および素子分離領域１０２において、サイドウォール１０７の鉛直方向の長さは同一となるのに対し、本実施形態では、図１（ｃ）に示す工程で保護膜１５の上面を平坦化しているため、図１（ｅ）に示す工程で形成されるサイドウォール１７の長さが異なるものとなる。この長さの差は、活性領域１１と素子分離領域１２との間の段差に起因するものであるため、長さの差の値は、前記段差の値と実質的に同一となる。また、図１（ｅ）に示す工程においては、活性領域１１における保護膜１５ａの上面と素子分離領域１２における保護膜１５ｂの上面は同じ位置にあるため、保護膜１５ａ、１５ｂの側面上に形成されるサイドウォール１７の上端も、活性領域１１および素子分離領域１２の両領域において、同じ高さ（鉛直方向の位置）に位置することになる。
【００５２】
本実施形態によると、保護膜１５ａ、１５ｂの上に形成されたシリコン窒化膜１９の上面が揃っているため、図２（ｂ）に示す工程で層間絶縁膜２０をエッチングして、シリコン窒化膜１９の上面を露出する際に、活性領域１１上と素子分離領域１２上におけるシリコン窒化膜１９をほぼ同時に露出することができる。したがって、図２（ｃ）に示す工程で、活性領域１１上および素子分離領域１２上の両方におけるシリコン窒化膜１９を除去することができ、図２（ｄ）に示す工程では、両領域における保護膜１５ａ、１５ｂを除去することができる。また、従来のように、両領域における保護膜を露出させるために過剰なエッチングを行う必要がないため、活性領域上のシリサイドまで露出するといった不具合が生じるのも防止することができる。
【００５３】
上述の説明では、ゲート絶縁膜１３ａを酸化シリコンにより形成したが、これに代えて、高誘電体膜を用いてもよい。このようにＦＵＳＩゲート電極構造に高誘電体膜を用いることにより、ＦＵＳＩゲート電極材料のシリサイド組成を変化させることで閾値電圧の制御が可能となる。高誘電体膜としては、酸化ハフニウム（ＨｆＯ２）、ハフニウムシリケート（ＨｆＳｉＯ）膜又は窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜等のハフニウム系の酸化物からなる膜を用いることができる。この他にもジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）等並びにスカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）及びその他のランタノイド等の希土類金属のうちの少なくとも１つを含む材料からなる高誘電体膜を用いてもよい。
【００５４】
また、本実施形態において、ゲート電極形成用膜１４をポリシリコンにより形成したが、これに代えてアモルファスシリコン又はシリコンを含む他の半導体材料等により形成してもよい。
【００５５】
また、シリサイド層１８を形成するための金属としてニッケルを用いたが、これに代えて、例えばコバルト、チタン又はタングステン等のシリサイド化用金属を用いてもよい。
【００５６】
また、ゲート電極部１４ａ及びゲート配線部１４ｂをフルシリサイド化するための金属としてニッケルを用いたが、これに代えて、コバルト、白金、チタン、ルテニウム、イリジウム、イットリビウム、及び遷移金属の群のうち、少なくとも１つを含むＦＵＳＩ化用金属を用いてもよい。
【００５７】
また、サイドウォール１７をシリコン窒化膜により形成したが、シリコン酸化膜とシリコン窒化膜とを積層して形成してもよい。
【００５８】
また、上述の説明では、フルシリサイド化されたゲート電極部１４ａ、ゲート配線部１４ｂおよびシリコン窒化膜１９の上に層間絶縁膜２３を形成しているが、これらの間に、窒化膜等のストレッサ膜を介在させてもよい。その場合には、図３（ｂ）に示す工程において、第１の層間絶縁膜２０を、シリコン窒化膜１９が完全に露出するまで除去した後に、フルシリサイド化されたゲート電極部１４ａ、ゲート配線部１４ｂおよびシリコン窒化膜１９の上に、ストレッサ膜を形成すればよい。そして、その後に、図３（ｃ）に示す工程と同様に、第２の層間絶縁膜２３を堆積すればよい。
【産業上の利用可能性】
【００５９】
本発明の半導体装置及びその製造方法は、活性領域上と素子分離領域上のゲート電極形成用膜上の保護膜の段差が低減され、層間絶縁膜の平坦化が容易且つ層間絶縁膜をエッチングしてゲート電極形成用膜を露出する際に、精度良くゲート電極形成用膜の露出を実現できるという効果を有し、ゲート電極がフルシリサイド化された半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００６０】
【図１】（ａ）〜（ｅ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図２】（ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】（ａ）〜（ｃ）は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】（ａ）〜（ｃ）は、従来の製造方法における問題点を示すための断面図である。
【図５】（ａ）、（ｂ）は、従来の製造方法における問題点を示すための断面図である。
【符号の説明】
【００６１】
１０      半導体基板 
１１      活性領域 
１２      素子分離領域 
１３      ゲート絶縁膜形成用膜 
１３ａ    ゲート絶縁膜 
１４      ゲート配線形成用膜 
１４ａ    ゲート電極部 
１４ｂ    ゲート配線部 
１５      保護膜形成用膜 
１５ａ、１５ｂ  保護膜 
１６ａ    第１のソースドレイン拡散層 
１６ｂ    第２のソースドレイン拡散層 
１７      サイドウォール 
１８      シリサイド層 
１９      シリコン窒化膜 
２０      第１の層間絶縁膜 
２１      金属膜 
２３      第２の層間絶縁膜 
２４      コンタクトホール 
２５      コンタクトプラグ 
【図１】
2008103613.tif 000003
【図２】
2008103613.tif 000004
【図３】
2008103613.tif 000005
【図４】
2008103613.tif 000006
【図５】
2008103613.tif 000007