(57)【要約】【課題】暗電流のさらなる低減が可能であり、低消費電力化と高感度化の両方を実現可能としたＣＭＯＳイメージセンサおよびその製造方法を提供する。【解決手段】光電変換により電子を蓄積するＮ型不純物層（ＰＤ）５と、ＰＤに蓄積された電荷をＮ型不純物層（ＦＤ）２１に転送する選択トランジスタと、を備えたＣＭＯＳイメージセンサであって、選択トランジスタのゲート電極１０はＰ型ポリシリコン１１とＮ型ポリシリコン１３とで構成されており、ＰＤ側にＰ型ポリシリコン１１が配置され、ＦＤ側にＮ型ポリシリコン１３が配置されている。このような構成であれば、転送トランジスタのチャネル領域（転送チャネル領域）に電子ｅ−をＦＤ側へ引き寄せるようなポテンシャル勾配が生じるので、転送チャネル領域からＰＤへの電子ｅ−の流入を抑制することができる。【選択図】  図６
2008078489.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたフォトダイオードと、
前記フォトダイオードに蓄積された電荷を所定領域に転送するために前記半導体基板に形成された転送トランジスタと、を備えたＣＭＯＳイメージセンサであって、
前記転送トランジスタは、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を有し、
前記ゲート電極のうちの前記ゲート絶縁膜と接する部分は、仕事関数が異なる複数種類の層が前記電荷の転送方向に向けて順に配置された構造となっている、ことを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
半導体基板に第１導電型の不純物を導入して形成されたフォトダイオードと、
前記フォトダイオードに蓄積された電荷を所定領域に転送するために前記半導体基板に形成された転送トランジスタと、を備えたＣＭＯＳイメージセンサであって、
前記転送トランジスタは、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を有し、
前記ゲート電極のうちの前記ゲート絶縁膜と接する部分は、第２導電型の第１半導体層と第１導電型の第２半導体層とが前記電荷の転送方向に向けて順に配置された構造となっている、ことを特徴とするＣＭＯＳイメージセンサ。
【請求項３】
シリコン基板にＮ型不純物を導入して形成されたフォトダイオードと、
前記フォトダイオードに蓄積された電荷を所定領域に転送するために前記シリコン基板に形成されたＮＭＯＳトランジスタと、を備えたＣＭＯＳイメージセンサであって、
前記ＮＭＯＳトランジスタは、
前記シリコン基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、を有し、
前記ゲート電極のうちの前記ゲート絶縁膜と接する部分は、Ｐ型ポリシリコンとＮ型ポリシリコンとが前記電荷の転送方向に向けて順に配置された構造となっている、ことを特徴とするＣＭＯＳイメージセンサ。
【請求項４】
前記フォトダイオードの上方を覆うように前記シリコン基板に形成されたＰ型不純物層、をさらに備えたことを特徴とする請求項３に記載のＣＭＯＳイメージセンサ。
【請求項５】
前記Ｐ型ポリシリコンは、Ｐ型不純物の濃度が高いＰ＋ポリシリコンと、Ｐ型不純物の濃度が低いＰ−ポリシリコンとを含み、
前記Ｎ型ポリシリコンは、Ｎ型不純物の濃度が高いＮ＋ポリシリコンと、Ｎ型不純物の濃度が低いＮ−ポリシリコンとを含み、
前記ゲート電極のうちの前記ゲート絶縁膜と接する部分は、前記電荷の転送方向に向けて、前記Ｐ＋ポリシリコンと、前記Ｐ−ポリシリコンと、前記Ｎ−ポリシリコンと、前記Ｎ＋ポリシリコンとが順に配置された構造となっている、ことを特徴とする請求項３または請求項４に記載のＣＭＯＳイメージセンサ。
【請求項６】
シリコン基板にＮ型不純物が導入されて形成されたフォトダイオードと、前記フォトダイオードの上方を覆うように前記シリコン基板に形成されたＰ型不純物層と、前記フォトダイオードに蓄積される電荷を所定領域に転送するために前記シリコン基板に形成されたＮＭＯＳトランジスタと、を備え、
前記ＮＭＯＳトランジスタは、前記シリコン基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有し、
前記ゲート電極のうちの前記ゲート絶縁膜と接する部分は、Ｐ型ポリシリコンとＮ型ポリシリコンとが前記電荷の転送方向に向けて順に配置された構造となっているＣＭＯＳイメージセンサの製造方法であって、
前記シリコン基板上に形成された前記ゲート絶縁膜上に、前記ゲート電極用のポリシリコンを形成する工程と、
前記ポリシリコンを形成した後で、前記シリコン基板に前記Ｐ型不純物を注入して前記Ｐ型不純物を形成する工程と、を含み、
前記Ｐ型不純物層を形成する工程では、
前記Ｐ型ポリシリコンとなる領域の上方を開口した形状のマスクパターンを用いて前記シリコン基板に前記Ｐ型不純物を注入する、ことを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項７】
前記Ｐ型不純物層を形成した後で、前記シリコン基板にＮ型不純物を注入して前記ＮＭＯＳトランジスタのソースまたはドレインを形成する工程、を含み、
前記ソースまたはドレインを形成する工程では、
前記Ｐ型ポリシリコンの上方を覆い、且つＮ型ポリシリコンとなる領域の上方を開口した形状のマスクパターンを用いて前記シリコン基板に前記Ｎ型不純物を注入する、ことを特徴とする請求項６に記載のＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサおよびその製造方法に関するものである。
【背景技術】
【０００２】
一般的に、ＣＭＯＳイメージセンサは同一半導体基板上に各種回路の集積が可能であり、ＣＣＤと比較して低電圧・低消費電力という優れた特長を有している。更に、読み出し方式の自由度も大きいことから、受光素子に各種機能を付加する際にもその利便性は高い。そのため、１９９０年代初頭、携帯用途に最適な撮像素子として俄かに世間の注目を集め始め、１９９０年代後半からは民生用の製品にも数多く用いられるようになった。しかし、ＣＭＯＳイメージセンサ製品が市場に出始めた頃、その受光部には、トランジスタ（Ｔｒ）のソースをそのまま流用した単純なＰＮ接合フォトダイオード構造が用いられていたため、「暗電流」が大きいという問題を抱えていた。
【０００３】
なお、暗電流とは、露光（受光）動作時のリーク電流に相当し、光が入射していない条件下においてフォトダイオード（ＰＤ）内で発生、またはＰＤへ流れ込む電流を指す。暗電流が増加すると、消費電力が大きくなるだけでなく、画質も劣化する。なぜなら、光が入射していない状況下においてＰＤ内へ電荷が流れ込むと、ＰＤのポテンシャルが変化する。そして、そのポテンシャル変化をソースフォロワーＴｒが検出し、あたかも光が入射したかの信号が各画素から出力されてしまう。そのため画像が全体的に白っぽくなってコントラストが低下してしまうのである。
【０００４】
図１３は、従来例に係るＣＭＯＳイメージセンサの単位画素の構成例を示す模式図である。図１３に示すように、各画素には、光の入射を検出する埋め込みフォトダイオード（ＰＤ）が１つ存在する。このＰＤはリセットＴｒ３３０によって初期化される。初期化後のＰＤに光が入射すると光電効果によって電荷が発生し、その電荷はＰＤに蓄積される。そして、蓄積された電荷は、転送Ｔｒ３２０がＯＮしたときに電荷−電圧変換領域（ＦＤ）へと転送される。また、この転送電荷によるＦＤの電位変化を検出して増幅する役目をソースフォロワーＴｒ３４０が担っている。このソースフォロワーＴｒ３４０からの増幅信号の出力は選択Ｔｒ３５０で制御される。この様に、各画素内で信号を増幅する機能を有したものは、一般にＡｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ（ＡＰＳ）と呼ばれている。ＡＰＳでは、画素内で信号増幅を行うためＳ／Ｎ（信号対雑音比）の劣化が少ない。よって、現在のＣＭＯＳイメージセンサは殆ど全てがＡＰＳである。
【０００５】
このようなＣＭＯＳイメージセンサにおいて、暗電流を低減するためには、転送Ｔｒ３２０のチャネル領域（以下、「転送チャネル領域」ともいう。）の不純物濃度を高くして、転送チャネル領域での電荷の平均自由工程を短くすることが有効である。これにより、転送チャネル領域からＰＤへ流れ込む電荷の量を相対的に低減することができるので、暗電流を低減することが可能である。
【特許文献１】特開２００１−２８４３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、図１３において、転送チャネル領域の不純物濃度を高くすると、転送Ｔｒ３２０の閾値電圧も高くなるので、必要以上に高い制御電圧を用いる必要に迫られる、という問題があった。微細プロセスに於いて制御電圧は低下する傾向にあり、電圧増加は微細化の妨げとなる。また、転送チャネル領域の不純物濃度を高くすると、埋め込みＰＤから電荷を引き抜く際に、ＰＤ内の電荷を転送チャネル領域へと完全に引き抜くことが困難になる、という問題もあった。
【０００７】
このような問題を解決する方法として、特許文献１が公知となっている。即ち、特許文献１では、図１４に示すように、転送チャネル領域３２１の不純物濃度を増加させずに、ＦＤ領域側の転送チャネル端にＰ型領域３２３を設けることにより、ＦＤ領域付近で発生した電荷がＰＤへと流れ込むことを抑制している。しかしながら、この方法では、転送チャネル領域３２１で発生する暗電流の低減（つまり、転送チャネルのＳｉ／ＳｉＯ２界面で発生する電荷の制御）はできていない。このため、低消費電力および高感度の達成には限界があり、よりいっそうの改善策が望まれていた。
そこで、この発明はこのような事情に鑑みてなされたものであって、暗電流のさらなる低減が可能であり、低消費電力化と高感度化の両方を実現可能としたＣＭＯＳイメージセンサおよびその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００８】
〔発明１〕上記課題を解決するために、発明１のＣＭＯＳイメージセンサは、半導体基板に形成されたフォトダイオードと、前記フォトダイオードに蓄積された電荷を所定領域に転送するために前記半導体基板に形成された転送トランジスタと、を備えたＣＭＯＳイメージセンサであって、前記転送トランジスタは、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有し、前記ゲート電極のうちの前記ゲート絶縁膜と接する部分は、仕事関数が異なる複数種類の層が前記電荷の転送方向に向けて順に配置された構造となっている、ことを特徴とするものである。
【０００９】
ここで、本発明の「転送トランジスタ」はＭＯＳ構造のトランジスタであり、その「ゲート絶縁膜」は例えばシリコン酸化（ＳｉＯ２）膜である。また、この「ゲート絶縁膜」はＳｉＯ２膜に限られることはなく、例えばシリコン窒化（Ｓｉ３Ｎ４）膜、シリコン酸化窒化（ＳｉＯＮ）膜または高誘電率（ｈｉｇｈ−ｋ）膜でも良い。
発明１のＣＭＯＳイメージセンサによれば、ゲート電極直下の半導体基板表面にポテンシャルの勾配を生じさせることができる。そして、このポテンシャル勾配によって、電荷の流れをソースまたはドレインの一方から他方へ引き寄せることができる。
【００１０】
例えば、本発明の「半導体基板」の一例としてＰ型シリコン基板を選択し、「仕事関数が異なる複数種類の層」の一例として、Ｐ型ポリシリコンおよびＮ型ポリシリコンを選択した場合を想定する。Ｐ型ポリシリコンの仕事関数（ＷＦ：Ｗｏｒｋ  ｆｕｎｃｔｉｏｎ）は約５．２５ｅＶであり、Ｎ型ポリシリコンの仕事関数（ＷＦ）は約４．１７ｅＶである。
【００１１】
ゲート電極のうちのゲート絶縁膜と接する部分を、電荷の転送方向に向けてＰ型ポリシリコンとＮ型ポリシリコンとを順に配置した構造とした場合（つまり、ソース（Ｓ）側にＰ型ポリシリコンを配置し、ドレイン（Ｄ）側にＮ型ポリシリコンを配置した場合）、Ｐ型ポリシリコン直下のポテンシャルは、Ｎ型ポリシリコン直下のポテンシャルよりも低く、Ｐ型ポリシリコンの直下からＮ型ポリシリコンの直下へ電子ｅ−を引き寄せるようなポテンシャル勾配が形成される。
【００１２】
従って、フォトダイオードの電荷蓄積時（即ち、転送ＴｒがＯＦＦされているとき）に、転送トランジスタのチャネル領域で発生した電荷をドレイン（Ｄ）側へ引き寄せることができ、チャネル領域の不純物濃度を高めに設定しなくても、チャネル領域からソース（Ｓ）への電荷の流入を抑制することができる。これにより、ＣＭＯＳイメージセンサにおいて、暗電流のさらなる低減が可能であり、低消費電力化と高感度化の両方を実現することができる。
【００１３】
〔発明２〕  発明２のＣＭＯＳイメージセンサは、半導体基板に第１導電型の不純物を導入して形成されたフォトダイオードと、前記フォトダイオードに蓄積された電荷を所定領域に転送するために前記半導体基板に形成された転送トランジスタと、を備えたＣＭＯＳイメージセンサであって、前記転送トランジスタは、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有し、前記ゲート電極のうちの前記ゲート絶縁膜と接する部分は、第２導電型の第１半導体層と第１導電型の第２半導体層とが前記電荷の転送方向に向けて順に配置された構造となっている、ことを特徴とするものである。
【００１４】
このような構成であれば、ゲート電極直下の半導体基板表面にポテンシャルの勾配を生じさせることができる。そして、このポテンシャル勾配によって、電荷の流れをソースまたはドレインの一方から他方へ引き寄せることができる。例えば、第１導電型がＰ型で、第２導電型がＮ型であり、半導体基板がシリコン基板、第１、第２半導体層をそれぞれポリシリコンで構成した場合を想定する。この場合、Ｐ型ポリシリコン直下のポテンシャルは、Ｎ型ポリシリコン直下のポテンシャルよりも低く、Ｐ型ポリシリコンの直下からＮ型ポリシリコンの直下へ電子ｅ−を引き寄せるようなポテンシャル勾配が形成される。
【００１５】
従って、フォトダイオードの電荷蓄積時に、転送トランジスタのチャネル領域で発生した電荷をドレイン（Ｄ）側へ引き寄せることができ、チャネル領域の不純物濃度を高めに設定しなくても、チャネル領域からソース（Ｓ）への電荷の流入を抑制することができる。これにより、ＣＭＯＳイメージセンサにおいて、暗電流のさらなる低減が可能であり、低消費電力化と高感度化の両方を実現することができる。
【００１６】
〔発明３〕  発明３のＣＭＯＳイメージセンサは、シリコン基板にＮ型不純物を導入して形成されたフォトダイオードと、前記フォトダイオードに蓄積された電荷を所定領域に転送するために前記シリコン基板に形成されたＮＭＯＳトランジスタと、を備えたＣＭＯＳイメージセンサであって、前記ＮＭＯＳトランジスタは、前記シリコン基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有し、前記ゲート電極のうちの前記ゲート絶縁膜と接する部分は、Ｐ型ポリシリコンとＮ型ポリシリコンとが前記電荷の転送方向に向けて順に配置された構造となっている、ことを特徴とするものである。
【００１７】
このような構成であれば、Ｐ型ポリシリコン直下のポテンシャルは、Ｎ型ポリシリコン直下のポテンシャルよりも低く、Ｐ型ポリシリコンの直下からＮ型ポリシリコンの直下へ電子ｅ−を引き寄せるようなポテンシャル勾配が形成される。従って、フォトダイオードの電荷蓄積時に、転送トランジスタのチャネル領域で発生した電荷をドレイン（Ｄ）側へ引き寄せることができ、チャネル領域の不純物濃度を高めに設定しなくても、チャネル領域からソース（Ｓ）への電荷の流入を抑制することができる。これにより、ＣＭＯＳイメージセンサにおいて、暗電流のさらなる低減が可能であり、低消費電力化と高感度化の両方を実現することができる。
【００１８】
〔発明４〕  発明４のＣＭＯＳイメージセンサは、発明３のＣＭＯＳイメージセンサにおいて、前記フォトダイオードの上方を覆うように前記シリコン基板に形成されたＰ型不純物層、をさらに備えたことを特徴とするものである。このような構成であれば、フォトダイオードの電荷蓄積部であるＮ型不純物層をシリコン基板内に埋め込むことができる。
【００１９】
〔発明５〕  発明５のＣＭＯＳイメージセンサは、発明３または発明４のＣＭＯＳイメージセンサにおいて、前記Ｐ型ポリシリコンは、Ｐ型不純物の濃度が高いＰ＋ポリシリコンと、Ｐ型不純物の濃度が低いＰ−ポリシリコンとを含み、前記Ｎ型ポリシリコンは、Ｎ型不純物の濃度が高いＮ＋ポリシリコンと、Ｎ型不純物の濃度が低いＮ−ポリシリコンとを含み、前記ゲート電極のうちの前記ゲート絶縁膜と接する部分は、前記電荷の転送方向に向けて、前記Ｐ＋ポリシリコンと、前記Ｐ−ポリシリコンと、前記Ｎ−ポリシリコンと、前記Ｎ＋ポリシリコンとが順に配置された構造となっている、ことを特徴とするものである。
【００２０】
このような構成であれば、Ｐ＋ポリシリコンの直下とＰ−ポリシリコンの直下との間、Ｐ−ポリシリコンの直下とＮ−ポリシリコンの直下との間、Ｎ−ポリシリコンの直下とＮ＋ポリシリコンの直下との間にそれぞれポテンシャル勾配が形成されるので、例えば、チャネル領域のソース（Ｓ）側で電荷が発生した場合でも、当該電荷のドレイン（Ｄ）側への引き寄せが容易となる。
【００２１】
〔発明６〕  発明６のＣＭＯＳイメージセンサの製造方法は、シリコン基板にＮ型不純物が導入されて形成されたフォトダイオードと、前記フォトダイオードの上方を覆うように前記シリコン基板に形成されたＰ型不純物層と、前記フォトダイオードに蓄積される電荷を所定領域に転送するために前記シリコン基板に形成されたＮＭＯＳトランジスタと、を備え、前記ＮＭＯＳトランジスタは、前記シリコン基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、を有し、前記ゲート電極のうちの前記ゲート絶縁膜と接する部分は、Ｐ型ポリシリコンとＮ型ポリシリコンとが前記電荷の転送方向に向けて順に配置された構造となっているＣＭＯＳイメージセンサの製造方法であって、前記シリコン基板上に形成された前記ゲート絶縁膜上に、前記ゲート電極用のポリシリコンを形成する工程と、前記ポリシリコンを形成した後で、前記シリコン基板に前記Ｐ型不純物を注入して前記Ｐ型不純物を形成する工程と、を含み、前記Ｐ型不純物層を形成する工程では、前記Ｐ型ポリシリコンとなる領域の上方を開口した形状のマスクパターンを用いて前記シリコン基板に前記Ｐ型不純物を注入する、ことを特徴とするＣＭＯＳイメージセンサの製造方法。
このような構成であれば、Ｐ型不純物層を形成すると同時に、Ｐ型ポリシリコンを形成することできる。つまり、Ｐ型不純物層の形成工程を、Ｐ型ポリシリコンの形成工程と兼用することができるので、工程数の増加を抑制することができる。
【００２２】
〔発明７〕  発明７のＣＭＯＳイメージセンサの製造方法は、発明６のＣＭＯＳイメージセンサの製造方法において、前記Ｐ型不純物層を形成した後で、前記シリコン基板にＮ型不純物を注入して前記ＮＭＯＳトランジスタのソースまたはドレインを形成する工程、を含み、前記ソースまたはドレインを形成する工程では、前記Ｐ型ポリシリコンの上方を覆い、且つＮ型ポリシリコンとなる領域の上方を開口した形状のマスクパターンを用いて前記シリコン基板に前記Ｎ型不純物を注入する、ことを特徴とするものである。
このような構成であれば、ソースまたはドレインを形成すると同時に、Ｎ型ポリシリコンを形成することできる。つまり、ソースまたはドレインの形成工程を、Ｎ型ポリシリコンの形成工程と兼用することができるので、工程数の増加を抑制することができる。
【発明の効果】
【００２３】
本発明によれば、ＣＭＯＳイメージセンサにおいて、暗電流のさらなる低減が可能であり、低消費電力化と高感度化の両方を実現することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態について図面を参照しながら説明する。
（１）第１実施形態
図１は、本発明の実施の形態に係るＣＭＯＳイメージセンサの単位画素の構成例を示す模式図である。
図１に示すように、ＣＭＯＳイメージセンサの各画素には、例えば、埋め込み型のフォトダイオード（埋め込みＰＤ）と、転送トランジスタ（Ｔｒ）２０と、電化−電圧変換領域（ＦＤ）と、リセットＴｒ３０とがそれぞれ１つずつ存在する。埋め込みＰＤとＦＤはＰ型のシリコン基板１内に形成されており、転送Ｔｒ２０やリセットＴｒ３０はシリコン基板１上に形成されている。
【００２５】
図１に示すように、埋め込みＰＤは、Ｎ型不純物層（Ｎ−層）３とＰ型不純物層（Ｐ層）５とで構成されている。Ｎ型不純物層３はＰウェル７に埋め込むように形成されており、その上にＰ型不純物層５が形成されている。Ｎ型不純物層３は電荷蓄積部であり、Ｐ型不純物層５は表面正孔蓄積部（即ち、Ｎ型不純物層とシリコン基板１表面とを分離するための層）である。以下では、説明の便宜上からＮ型不純物層３をＰＤともいう。
また、ＦＤは例えばＮ型不純物層（Ｎ＋層）２１で構成されており、Ｐウェル７の表面に形成されている。図１に示すように、ＰＤは転送Ｔｒ２０のソースであり、ＦＤは転送Ｔｒのドレインである。さらにＦＤは、Ｒｅｓｅｔ−Ｔｒのドレインでもある。
【００２６】
図１に示すＣＭＯＳイメージセンサの単位画素における撮像動作は、例えば以下の通りである。即ち、ＰＤはリセットＴｒ３０によって初期化される。初期化後のＰＤに光が入射すると光電効果によって電荷が発生し、その電荷はＰＤに蓄積される。そして、蓄積された電荷は、転送Ｔｒ２０がＯＮしたときにＦＤへと転送される。また、この転送電荷によるＦＤの電位変化を検出して増幅する役目をソースフォロワーＴｒ４０が担っている。このソースフォロワーＴｒ４０からの増幅信号の出力は選択Ｔｒ５０で制御される。
ところで、このＣＭＯＳイメージセンサでは、転送Ｔｒ２０のゲート電極が例えばＰ型ポリシリコンとＮ型ポリシリコンとで構成されており、これにより、暗電流の低減が図られている。以下、この点について詳しく説明する。
【００２７】
図２（Ａ）は、本発明の第１実施形態に係る転送Ｔｒ２０の構成例を示す概念図である。図２（Ａ）において、転送トランジスタ２０のゲート電極１０の材質は例えばポリシリコンであり、ゲート電極１０のうちのＰＤ側の部位は導電型がＰ型のポリシリコン（即ち、Ｐ型ポリシリコン）１１で構成され、そのＦＤ側の部位は導電型がＮ型のポリシリコン（即ち、Ｎ型ポリシリコン）１３で構成されている。つまり、ゲート電極１０のうちのゲート絶縁膜２５と接する部分は、電荷の転送方向に向けて、Ｐ型ポリシリコン１１と、Ｎ型ポリシリコン１３とが順に配置された構造となっている。
【００２８】
図２（Ｂ）は、電荷蓄積時（即ち、転送ＴｒがＯＦＦされているとき）の図２（Ａ）の破線に沿ったポテンシャルを示す概念図である。転送Ｔｒ２０のゲート電極１０は、そのＰＤ側の部位がＰ型ポリシリコン１１で構成され、そのＦＤ側の部位がＮ型ポリシリコン１３で構成されているため、ゲート電極１０直下のシリコン基板（即ち、転送チャネル領域）のポテンシャルには勾配が生じており、ＰＤ側でポテンシャルが低く、ＦＤ側でポテンシャルが高くなっている。
ここで、暗電流（電子ｅ−）は、ゲート絶縁膜／半導体基板界面に存在する界面準位で発生する。つまり、図２（Ａ）に示す転送Ｔｒ２０では、ゲート電極１０直下のゲート絶縁膜２５／シリコン基板１界面に存在する界面準位で電子ｅ−が発生する。
【００２９】
しかしながら、図２（Ｂ）に示すように、この転送Ｔｒ２０では転送チャネル領域にポテンシャル勾配が生じているため、電荷蓄積時に転送チャネル領域で発生した電子ｅ−は直ぐにＦＤ側へ引き寄せられ、ＰＤ側へは流れ込みにくくなっている。従って、ＰＤ側の暗電流量が低下してノイズ成分が減少するので、高画質の画像を伝えることができる。また、電荷蓄積時は、ＦＤ側は常にリセットされているので、転送チャネル領域で発生した電子ｅ−がＦＤ内へ流れ込んでも何ら問題は無い。
【００３０】
一方、図２（Ｃ）は、電荷転送時（即ち、転送ＴｒがＯＮしているとき）の図２（Ａ）の破線に沿ったポテンシャルを示す概念図である。図２（Ｃ）に示すように、転送チャネル領域における上記ポテンシャル勾配は、電荷転送時においても電荷蓄積時と同じように右肩下がりが維持されるので、ＰＤから転送チャネル領域へと引き抜かれた電子ｅ−はポテンシャル勾配によってＦＤ側へと強く引き寄せられる。従って、ＰＤからＦＤへの電荷の転送効率を向上することができる。
【００３１】
次に、第１実施形態に係るＣＭＯＳイメージセンサの製造方法について説明する。図３（Ａ）〜図５（Ｃ）は、ＣＭＯＳイメージセンサの埋め込みＰＤ、ＦＤおよび転送Ｔｒ２０の製造方法を示す工程図である。また、図６（Ａ）および（Ｂ）は、ＣＭＯＳイメージセンサの構成例を示す平面図と、そのＡ−Ａ´断面図である。なお、図６（Ａ）では、説明の便宜上から層間絶縁膜の図示を省略している。
【００３２】
図３（Ａ）に示すように、まず始めに、Ｐ型のシリコン基板１を用意する。次に、図３（Ｂ）に示すように、シリコン基板１にＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）層５１を形成する。そして、ＰＤ、ＦＤおよび転送トランジスタが形成される領域の上方を開口し、それ以外の領域の上方を覆うレジストパターン５３を形成する。次に、このレジストパターン５３をマスクにＰ型不純物をイオン注入して、シリコン基板１の表面にＰ型不純物層５５を形成する。このＰ型不純物のイオン注入は、転送トランジスタの閾値調整用である。Ｐ型不純物層５５を形成した後、レジストパターン５３を例えばアッシングして除去する。その後、シリコン基板１に例えばフッ酸（ＨＦ）を用いたウェットエッチングを施して、Ｐ型不純物層５５の表面を覆うシリコン酸化膜を取り除く。
【００３３】
次に、図３（Ｃ）に示すように、シリコン基板１上にゲート絶縁膜２５を形成する。ここで、ゲート絶縁膜２５は、例えばＳｉＯ２膜、Ｓｉ３Ｎ４膜、ＳｉＯＮ膜またはｈｉｇｈ−ｋ膜である。ゲート絶縁膜２５としてＳｉＯ２膜を形成する場合には、例えばシリコン基板１を熱酸化することでＳｉＯ２膜を形成する。次に、ゲート絶縁膜２５上に例えばノンドープのポリシリコン膜２７を形成する。このポリシリコン膜２７の形成は例えばＣＶＤで行う。
【００３４】
次に、図３（Ｄ）に示すように、Ｎ型ポリシリコンが形成される領域の上方を開口し、それ以外の領域の上方を覆うレジストパターン５７をポリシリコン膜２７上に形成する。そして、このレジストパターン５７をマスクにポリシリコン膜２７にＮ型不純物をイオン注入して、ポリシリコン膜２７にＮ型ポリシリコン１３を形成する。Ｎ型ポリシリコン１３を形成した後は、レジストパターン５７を例えばアッシングして除去する。
【００３５】
続いて、図４（Ａ）に示すように、Ｐ型ポリシリコンが形成される領域の上方を開口し、それ以外の領域の上方を覆うレジストパターン５９をポリシリコン膜２７上に形成する。そして、このレジストパターン５９をマスクにポリシリコン膜２７にＰ型不純物をイオン注入して、ポリシリコン膜２７にＰ型ポリシリコン１１を形成する。Ｐ型ポリシリコン１１を形成した後は、レジストパターン５９を例えばアッシングして除去する。
【００３６】
次に、図４（Ｂ）に示すように、ゲート電極が形成される領域の上方を覆い、それ以外の領域の上方を露出させるレジストパターン６１をポリシリコン膜２７上に形成する。そして、このレジストパターン６１をマスクにポリシリコン膜２７を例えばドライエッチングする。このようにして、図４（Ｃ）に示すように、Ｐ型ポリシリコン１１とＮ型ポリシリコン１３とで構成されるゲート電極１０をゲート絶縁膜２５上に形成する。ドライエッチングによってゲート電極１０を形成した後は、図４（Ｂ）に示したレジストパターン６１を例えばアッシングして除去する。
【００３７】
次に、図５（Ａ）に示すように、埋め込みＰＤが形成される領域の上方を覆い、それ以外の領域の上方を露出させるレジストパターン６３をシリコン基板１上に形成する。そして、このレジストパターン６３をマスクにシリコン基板１にＮ型不純物をイオン注入してＮ型不純物層（ＰＤ）３を形成し、さらに、Ｐ型不純物をイオン注入してＰ型不純物層５を形成する。ここで、Ｎ型不純物をイオン注入する際の注入エネルギーＥＮを、Ｐ型不純物をイオン注入する際の注入エネルギーＥＰよりも大きく設定することで、断面視でＰ型不純物層５下にＮ型不純物層３が配置された構造を形成することができる。上述したように、埋め込みＰＤは、Ｎ型不純物層３とＰ型不純物層５とで構成され、Ｐ型不純物層５は表面正孔蓄積部としての機能を、Ｎ型不純物層３は電荷蓄積部としての機能をそれぞれ果たす。埋め込みＰＤを形成した後は、レジストパターン６３を例えばアッシングして除去する。
【００３８】
次に、図５（Ｂ）に示すように、ＦＤが形成される領域の上方を露出し、それ以外の領域の上方を覆うレジストパターン６５をシリコン基板１上に形成する。そして、このレジストパターン６５をマスクにシリコン基板１にＮ型不純物をイオン注入する。これにより、Ｎ型不純物層（ＦＤ）２１をシリコン基板１に形成する。ＦＤを形成した後は、レジストパターン６５を例えばアッシングして除去する。
【００３９】
次に、図５（Ｃ）に示すように、シリコン基板１上の全面に層間絶縁膜６７を形成する。この層間絶縁膜６７は例えばＳｉＯ２膜またはＳｉ３Ｎ４膜であり、その形成は例えばＣＶＤで行う。層間絶縁膜６７を形成した後は、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜６７を部分的に取り除き、Ｎ型不純物層（ＦＤ）２１の表面を底面とするコンタクトホール（図示せず）を形成する。そして、例えばタングステン（Ｗ）膜をシリコン基板１の上方全面に形成し、このＷ膜を平坦化処理する。Ｗ膜の形成は例えばスパッタリングで行い、Ｗ膜の平坦化処理は例えばＣＭＰで行う。これにより、図６（Ａ）及び（Ｂ）に示すように、コンタクトホール内にコンタクト電極６９を形成する。
【００４０】
このように、本発明の第１実施形態によれば、図２（Ａ）〜（Ｃ）に示したように、Ｐ型ポリシリコン１１直下のポテンシャルは、Ｎ型ポリシリコン１３直下のポテンシャルよりも低く、Ｐ型ポリシリコン１１の直下からＮ型ポリシリコン１３の直下へ電子ｅ−を引き寄せるようなポテンシャル勾配が形成される。
従って、埋め込みＰＤの電荷蓄積時に、転送チャネル領域で発生した電子ｅ−をＦＤ側へ引き寄せることができ、転送チャネル領域の不純物濃度を高めに設定しなくても、転送チャネル領域からＰＤへの電荷の流入を抑制することができる。これにより、ＣＭＯＳイメージセンサにおいて、暗電流のさらなる低減が可能であり、低消費電力化と高感度化の両方を実現することができる（以下、この効果を「暗電流の低減効果」ともいう。）。
【００４１】
また、ＰＤに蓄積された電子ｅ−をＦＤに転送するとき（即ち、転送ＴｒがＯＮしたとき）も、転送チャネル領域における上記のポテンシャル勾配は維持されるので、ＰＤから転送チャネル領域へと引き抜かれた電子ｅ−はポテンシャル勾配によってＦＤ側へと流れ込み易くなる。従って、ＰＤからＦＤへの電荷の転送効率を向上することができる（以下、この効果を「転送効率の向上効果」ともいう。）。
【００４２】
この第１実施形態では、シリコン基板１が本発明の「半導体基板」に対応し、Ｎ型不純物層（ＰＤ）３が本発明の「フォトダイオード」に対応し、Ｎ型不純物層（ＦＤ）２１が本発明の「所定領域」に対応している。また、Ｐ型シリコン１１とＮ型シリコン１３とが本発明の「仕事関数が異なる複数種類の層」に対応している。さらに、Ｐ型シリコン１１が本発明の「第２導電型の第１半導体層」にも対応し、Ｎ型シリコン１３が本発明の「第１導電型の第２半導体層」にも対応している。
【００４３】
（２）第２実施形態
図７（Ａ）〜図９（Ｂ）は、本発明の第２実施形態に係るＣＭＯＳイメージセンサの製造方法を示す工程図である。
図７（Ａ）に示すように、まず始めに、エピタキシャル成長法によって、シリコン基板１０１上に単結晶のシリコン層１０２を形成する。次に、フォトリソグラフィ技術およびイオン注入技術を用いて、図７（Ｂ）に示すように、シリコン層１０２にＰウェル１０３を形成する。そして、シリコン層１０２にＬＯＣＯＳ層１０４を形成する。図７（Ｂ）に示すように、Ｐウェル１０３は、ＬＯＣＯＳ層１０４が形成される領域と、電荷−電圧変換領域（ＦＤ）が形成される領域のシリコン層１０２にそれぞれ形成し、埋め込みＰＤが形成される領域のシリコン層１０２には形成しないようにする。
【００４４】
次に、図７（Ｂ）に示すように、埋め込みＰＤおよびＦＤが形成される領域の上方を露出し、それ以外の領域を覆うレジストパターン１０５を形成する。そして、このレジストパターン１０５をマスクに用いてシリコン層１０２に、転送Ｔｒにおける閾値調整用の不純物をイオン注入する。ここでは、閾値調整用の不純物の一例としてＢＦ２をイオン注入する。このようなイオン注入によって、埋め込みＰＤおよびＦＤが形成される領域のシリコン層１０２表面にＰ型不純物層１０６を形成する。Ｐ型不純物層１０６を形成した後、レジストパターン１０５を例えばアッシングして除去する。
【００４５】
次に、シリコン基板１０１に例えばフッ酸（ＨＦ）を用いたウェットエッチングを施して、基板表面を薄く覆っているシリコン酸化膜を取り除く。そして、図７（Ｃ）において、シリコン層１０２上にゲート絶縁膜１１１を形成する。ここで、ゲート絶縁膜１１１は、例えばＳｉＯ２膜、Ｓｉ３Ｎ４膜、ＳｉＯＮ膜またはｈｉｇｈ−ｋ膜である。ゲート絶縁膜１１１としてＳｉＯ２膜を形成する場合には、例えばシリコン基板１０１を熱酸化することでＳｉＯ２膜を形成する。次に、ゲート絶縁膜１１１上に例えばノンドープのポリシリコン膜を形成する。このポリシリコン膜の形成は例えばＣＶＤで行う。そして、このポリシリコン膜をフォトリソグラフィ技術およびエッチング技術を用いて所定形状にパターニングし、ゲート電極１２０を形成する。
【００４６】
図７（Ｃ）に示すように、ゲート電極１２０を形成した後は、埋め込みＰＤの電荷蓄積領域となるＮ型不純物層１３０をシリコン層１０２に形成する。このＮ型不純物層１３０の形成工程では、まず始めに、埋め込みＰＤが形成される領域の上方を開口するレジストパターン１４１をシリコン基板１０１上に形成する。次に、このレジストパターン１４１をマスクに、図７（Ｃ）の左斜め上方からシリコン層１０２に例えばリン（Ｐｈｏｓｐｈｏｒｕｓ）をイオン注入してＮ型不純物層１３０を形成する。なお、Ｎ型不純物層１３０がゲート電極１２０下に入り込む距離は、この斜めイオン注入の注入角度を調整することによって制御する。
【００４７】
次に、図８（Ａ）に示すように、シリコン層１０２表面にＰ型不純物層１３２を形成して、直前に形成したＮ型不純物層１３０をシリコン層１０２内に埋め込む。このＰ型不純物層１３２の形成工程では、レジストパターン１４１をマスクに、図８（Ａ）の右斜め上方からシリコン層１０２表面に例えばＢＦ２をイオン注入する。ここで、Ｐ型不純物をイオン注入する際の注入エネルギーＥＰ１を、Ｎ型不純物をイオン注入した際の注入エネルギーＥＮよりも小さく設定することで、断面視でＮ型不純物層１３０の上にＰ型不純物層１３２が配置された構造を形成することができる。なお、ゲート電極１２０端と、このＢＦ２のイオン注入エリア端との距離は、ＢＦ２の斜めイオン注入角度を調整することによって制御する。この例では、Ｎ型不純物層１３０の一部がＰ型不純物層１３２下から露出するように、ＢＦ２のイオン注入エリアを設定している。また、このＢＦ２の斜めイオン注入によって、ゲート電極１２０のＰＤ側端部の上側１２１ａがＰ型化する。
【００４８】
次に、図８（Ｂ）に示すように、Ｐ型不純物層１３２下から露出しているＮ型不純物層１３０の表面（以下、「露出部位」ともいう。）と重なるように、シリコン層１０２の表面にＰ型不純物層１３４を形成して、Ｎ型不純物層１３０をシリコン層１０２内に完全に埋め込む。このＰ型不純物層１３４の形成工程では、レジストパターン１４１をマスクに、図８（Ｂ）の左斜め上方からシリコン層１０２表面に例えばボロン（Ｂ）をイオン注入する。ここで、Ｐ型不純物をイオン注入する際の注入エネルギーＥＰ２を、Ｎ型不純物をイオン注入した際の注入エネルギーＥＮよりも小さく設定することで、断面視でＮ型不純物層１３０の上にＰ型不純物層１３４が配置された構造を形成することができる。なお、上記の露出部位は、転送Ｔｒのゲート電極１２０下であるため、ゲート絶縁膜１１１を通してのイオン注入となる。この例では、イオン種に軽イオンのボロンを選択し、その注入量はゲート絶縁膜１１１にＦａｔａｌダメージが残らない程度にする。この例では、ボロンの斜めイオン注入角度を最適化することで、その注入エリアを制御している。また、このボロンの斜めイオン注入によって、ゲート電極１２０のＰＤ側端部の下側１２１ｂがＰ型化する。シリコン層１０２表面にＰ型不純物層１３４を形成した後は、レジストパターン１４１を例えばアッシングして除去する。
【００４９】
次に、シリコン基板１０１の上方全面に例えばＳｉ３Ｎ４膜を形成する。このＳｉ３Ｎ４膜の形成は例えばＣＶＤで行う。そして、図８（Ｃ）に示すように、このＳｉ３Ｎ４膜をエッチバックして、ゲート電極１２０の側壁にサイドウォール１４４を形成する。なお、このＳｉ３Ｎ４膜のエッチング工程では、予め、埋め込みＰＤの真上からゲート電極１２０のＰ型化された部分（以下、「Ｐ型ポリシリコン」という。）１２１の真上にかけての領域をレジストパターン１４６で覆っておく。これにより、エッチバック工程でＰ型不純物層１３４の表面が削られることを防ぎ、埋め込みＰＤにエッチングダメージが及ぶことを防いでいる。ゲート電極１２０の側壁にサイドウォール１４４を形成した後は、レジストパターン１４６を例えばアッシングして除去する。
【００５０】
次に、図９（Ａ）に示すように、Ｐ型ポリシリコン１２１を除くゲート電極の上方と、ＦＤが形成される領域の上方とを露出し、それ以外の領域の上方を覆うレジストパターン１５１をシリコン基板１０１上に形成する。そして、このレジストパターン１５１をマスクにシリコン層１０２に例えばヒ素（Ａｒｓｅｎｉｃ）をイオン注入する。これにより、ゲート電極のうちのＰ型ポリシリコン１２１を除いた部分をＮ型化する（即ち、Ｎ型ポリシリコン１２３を形成する）と共に、シリコン層１０２に高濃度のＮ型不純物層（ＦＤ）１６０を形成する。
【００５１】
その後、シリコン基板１０１上の全面に層間絶縁膜（図示せず）を形成する。この層間絶縁膜は例えばＳｉＯ２膜またはＳｉ３Ｎ４膜であり、その形成は例えばＣＶＤで行う。層間絶縁膜を形成した後は、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜を部分的に取り除き、ＦＤの表面を底面とするコンタクトホール（図示せず）を形成する。そして、例えばタングステン（Ｗ）膜をシリコン基板１０１の上方全面に形成し、このＷ膜を平坦化処理する。Ｗ膜の形成は例えばスパッタリングで行い、Ｗ膜の平坦化処理は例えばＣＭＰで行う。これにより、図９（Ｂ）に示すように、コンタクトホール内にコンタクト電極１６９を形成する。
このように、本発明の第２実施形態によれば、上述した「暗電流の低減効果」と、「転送効率の向上効果」の両方を可能としたＣＭＯＳイメージセンサを製造することが可能である。
【００５２】
また、この第２実施形態では、図８（Ａ）および（Ｂ）に示したように、レジストパターン１４１をマスクにＰ型不純物を斜めイオン注入することによって、Ｐ型不純物層１３２、１３４を形成すると同時に、Ｐ型ポリシリコン１２１を形成することができる。さらに、図９（Ａ）に示したように、レジストパターン１５１をマスクにＮ型不純物をイオン注入することによって、Ｎ型不純物層１６０を形成すると同時に、Ｎ型ポリシリコン１２３をすることができる。つまり、Ｐ型不純物層１３２、１３４の形成工程をＰ型ポリシリコン１２１の形成工程と兼用できると共に、Ｎ型不純物層１６０の形成工程をＮ型ポリシリコン１２３の形成工程と兼用できる。従って、工程数の増加を抑制しつつ、ゲート電極にＰ型領域とＮ型領域とを作り込むことが可能である。
【００５３】
この第２実施形態では、シリコン基板１０１とシリコン層１０２との組み合わせが本発明の「半導体基板」に対応し、Ｎ型不純物層（ＰＤ）１３０が本発明の「フォトダイオード」に対応し、Ｎ型不純物層（ＦＤ）１６０が本発明の「所定領域」に対応している。また、Ｐ型シリコン１２１とＮ型ポリシリコン１２３とが本発明の「仕事関数が異なる複数種類の層」に対応している。さらに、Ｐ型シリコン１２１が本発明の「第２導電型の第１半導体層」にも対応し、Ｎ型ポリシリコン１２３が本発明の「第１導電型の第２半導体層」にも対応している。
【００５４】
（３）第３実施形態
図１０（Ａ）〜図１１（Ｄ）は、本発明に係るゲート電極１０の、Ｐ型ポリシリコンとＮ型ポリシリコンとの組み合わせ例を示す図である。各図の左側はゲート電極を立体的に示した図であり、各図の右側はゲート電極をＡ−Ａ´で切断したときの模式図である。
上記の第１実施形態では、図１０（Ａ）に示すように、ゲート電極１０がＰ型ポリシリコンとＮ型ポリシリコンとで構成されており、ＰＤ側にＰ型ポリシリコンが、ＦＤ側にＮ型ポリシリコンがそれぞれ配置されている場合について説明した。しかしながら、ゲート電極１０の構成はこれに限られることはなく、例えば図１０（Ｂ）〜図１１（Ｄ）のような構成でも良い。
【００５５】
即ち、図１０（Ｂ）では、ゲート電極１０がＰ＋ポリシリコンと、Ｐ−ポリシリコンと、Ｎ−ポリシリコンと、Ｎ＋ポリシリコンとで構成されており、アクティブ領域においてこれらの層が（電荷の転送方向である）ＰＤからＦＤに向けて順に配置された構造となっている。Ｐ＋ポリシリコンはＰ−ポリシリコンよりもＰ型不純物の濃度が高く、Ｎ＋ポリシリコンはＮ−ポリシリコンよりもＮ型不純物の濃度が高い。
【００５６】
このような構成であれば、Ｐ＋ポリシリコンの直下とＰ−ポリシリコンの直下との間、Ｐ−ポリシリコンの直下とＮ−ポリシリコンの直下との間、Ｎ−ポリシリコンの直下とＮ＋ポリシリコンの直下との間に、電子ｅ−をＦＤ側へ引き寄せるようなポテンシャル勾配がそれぞれ形成される。従って、「暗電流の低減効果」と、「転送効率の向上効果」の両方を得ることができる。
【００５７】
図１０（Ｃ）では、ゲート電極１０が第１のＮ型ポリシリコンと、Ｐ型ポリシリコンと、第２のＮ型ポリシリコンとで構成されており、これらの層がＰＤからＦＤに向けて順に配置された構造となっている。このような構成であっても、Ｐ型ポリシリコンの直下からＦＤ側のＮ型ポリシリコンの直下にかけて電子をＦＤ側へ引き寄せるようなポテンシャル勾配が形成されるので、「暗電流の低減効果」を得ることができる。
【００５８】
図１１（Ａ）では、ゲート電極１０がＰ型ポリシリコンとＮ型ポリシリコンとで構成されており、Ｐ型ポリシリコンがＰＤ側に配置され、Ｎ型ポリシリコンがＦＤ側に配置されている。また、この例では、図１１（Ａ）に示すように、Ｐ型ポリシリコンの上方はＮ型ポリシリコンで覆われている。このような構成であっても、Ｐ型ポリシリコンの直下から、Ｎ型ポリシリコンのゲート絶縁膜と接触している脚部の直下にかけて、電子をＦＤ側へ引き寄せるようなポテンシャル勾配が形成される。従って、「暗電流の低減効果」と、「転送効率の向上効果」の両方を得ることができる。
【００５９】
図１１（Ｂ）では、ゲート電極１０がＰ型ポリシリコンと、Ｎ型ポリシリコンとで構成されており、Ｐ型ポリシリコンは転送チャネル領域の中心部を横断するように配置されている。また、図１１（Ｂ）に示すように、Ｐ型ポリシリコンの上方とそのＰＤ側、ＦＤ側の各側面はＮ型ポリシリコンで覆われている。このような構成であっても、Ｐ型ポリシリコンの直下から、Ｎ型ポリシリコンのＦＤ側脚部の直下にかけて、電子をＦＤ側へ引き寄せるようなポテンシャル勾配が形成される。従って、「暗電流の低減効果」を得ることができる。
【００６０】
図１１（Ｃ）では、ゲート電極１０がＰ型ポリシリコンと、Ｎ型ポリシリコンとで構成されており、Ｐ型ポリシリコンは転送チャネル領域の中心部を横断するように配置されている。また、Ｎ型ポリシリコンは平面視でＰＤからＦＤに向かう方向と直行する方向に開口したコの字型となっている。そして、Ｎ型ポリシリコンの開口部にＰ型ポリシリコンが嵌め込まれており、ＰＤからＦＤに向けて、Ｎ型ポリシリコンと、Ｐ型ポリシリコンと、Ｎ型ポリシリコンとが順に配置された構造となっている。
【００６１】
このような構成であっても、Ｐ型ポリシリコンの直下からＮ型ポリシリコンのＦＤ側の部位の直下にかけて、電子をＦＤ側に引き寄せるようなポテンシャル勾配が形成される。従って、「暗電流の低減効果」を得ることができる。なお、図１１（Ｃ）に示す例では、Ｐ型ポリシリコンが転送チャネル領域を完全に横断していることが望ましい。その理由は、Ｐ型ポリシリコンが転送チャネル領域を完全に横断していない場合は、転送チャネル領域において上記のポテンシャル勾配が部分的に形成されないおそれがあるからである。ポテンシャル勾配が部分的に形成されないと、その部分では電子ｅ−を引き寄せることができず、「暗電流の低減効果」が低くなるおそれがある。
【００６２】
図１１（Ｄ）では、ゲート電極１０がＰ型ポリシリコンと、Ｎ型ポリシリコンとで構成されており、Ｐ型ポリシリコンはＰＤ側に配置されている。また、Ｎ型ポリシリコンは平面視でＰＤ側に開口したコの字型となっている。そして、Ｎ型ポリシリコンの開口部にＰ型ポリシリコンが嵌め込まれており、ＰＤからＦＤに向けて、Ｎ型ポリシリコンと、Ｐ型ポリシリコンとが順に配置された構造となっている。
【００６３】
このような構成であっても、Ｐ型ポリシリコンの直下からＮ型ポリシリコンの直下にかけて、電子をＦＤ側に引き寄せるようなポテンシャル勾配が形成される。従って、「暗電流の低減効果」と、「転送効率の向上効果」の両方を得ることができる。なお、図１１（Ｄ）に示す例においても、Ｐ型ポリシリコンが転送チャネル領域を完全に横断していることが望ましい。その理由は、上述したように、Ｐ型ポリシリコンが転送チャネル領域を完全に横断していない場合は、ポテンシャル勾配が部分的に形成されないおそれがあり、その結果、「暗電流の低減効果」が低くなるおそれがあるからである。
【００６４】
（４）第４実施形態
上記の第１〜第３実施形態では、Ｐ型ポリシリコンと、Ｎ型ポリシリコンとでゲート電極を構成することについて説明した。これは、Ｎ型ポリシリコンの仕事関数（ＷＦ：Ｗｏｒｋ  ｆｕｎｃｔｉｏｎ）が約４．１７ｅＶであり、Ｐ型ポリシリコンの仕事関数（ＷＦ）が約５．２５ｅＶであり、この２つの仕事関数差がシリコン基板表面にポテンシャル勾配を発生させるからである。
【００６５】
しかしながら、本発明では、例えばＰ型ポリシリコンの代替材料として、Ｎ型ポリシリコンよりもＷＦ値が大きな導電材を用いることも可能である。その場合には、代替材料とＮ型ポリシリコンとの仕事関数差に起因して、基板表面のポテンシャルに勾配が生じることとなる。なお、Ｐ型シリコンの代替材料としては、例えば以下のようなものが挙げられる。
【００６６】
銀（ＷＦ＝４．３１ｅＶ）、銅（ＷＦ＝４．５２ｅＶ）、金（ＷＦ＝４．７０ｅＶ）、ニッケル（ＷＦ＝４．７４ｅＶ）、パラジウム（ＷＦ＝５．００ｅＶ）、プラチナ（ＷＦ＝５．３０ｅＶ）、モリブデン（ＷＦ＝４．５３ｅＶ）、タングステン（ＷＦ＝４．６３ｅＶ）、ケイ化モリブデン（ＷＦ＝４．８０ｅＶ）、ケイ化タングステン（ＷＦ＝４．８０ｅＶ）。
【００６７】
次に、上記のような代替材料を使用する場合のゲート電極の製造方法について説明する。
図１２（Ａ）〜（Ｅ）は、代替材料を用いたゲート電極の製造方法を示す工程図である。図１２（Ａ）に示すように、まず始めに、Ｐ型の半導体基板２０１上に絶縁層（酸化膜）２０３を形成し、その上にＮ型ポリシリコン２０５を形成する。ここで、半導体基板２０１とは例えばシリコン基板である。また、ポリシリコンに対するＮ型不純物の添加は例えばｉｎ−ｓｉｔｕで行う。次に、図１２（Ｂ）に示すように、フォトリソグラフィ技術とエッチング技術を用いて、代替材料が形成される領域のＮ型ポリシリコン膜２０５だけを取り除き、絶縁層２０３を底面とする開口部２０７を形成する。
【００６８】
次に、図１２（Ｃ）に示すように、Ｐ型ポリシリコンの代替材料２１０を半導体基板２０１の上方全面に形成して開口部２０７を埋め込む。この代替材料２１０の形成は、例えばＣＶＤやスパッタリング技術で行う。次に、代替材料２１０にエッチバックまたはＣＭＰ処理を施して、代替材料２１０をその厚さ分だけ削り取り、図１２（Ｄ）に示すように、開口部２０７のみに代替材料２１０を残存させる。その後、図１２（Ｅ）に示すように、ゲート電極が形成される領域の上方を覆い、それ以外の領域の上方を露出するレジストパターン２１１を半導体基板２０１上に形成する。そして、このレジストパターン２１１をマスクにＮ型ポリシリコン２０５をエッチングする。これにより、代替材料２１０とＮ型ポリシリコン２０５とで構成されるゲート電極を完成させる。
【００６９】
このように、本発明の第４実施形態によれば、Ｐ型ポリシリコンを使用しない場合でも、上述した「暗電流の低減効果」と、「転送効率の向上効果」の両方を可能としたＣＭＯＳイメージセンサを製造することが可能である。この第４実施形態では、代替材料２１０とＮ型ポリシリコン２０５とが本発明の「仕事関数が異なる複数種類の層」に対応している。
【図面の簡単な説明】
【００７０】
【図１】実施の形態に係るＣＭＯＳイメージセンサの単位画素の構成例を示す模式図。
【図２】第１実施形態に係る転送Ｔｒ２０の構成例を示す図。
【図３】第１実施形態に係る製造方法を示す図（その１）。
【図４】第１実施形態に係る製造方法を示す図（その２）。
【図５】第１実施形態に係る製造方法を示す図（その３）。
【図６】第１実施形態に係るＣＭＯＳイメージセンサの構成例を示す図。
【図７】第２実施形態に係る製造方法を示す図（その１）。
【図８】第２実施形態に係る製造方法を示す図（その２）。
【図９】第２実施形態に係る製造方法を示す図（その３）。
【図１０】第３実施形態に係るゲート電極の構成例を示す図（その１）。
【図１１】第３実施形態に係るゲート電極の構成例を示す図（その２）。
【図１２】第４実施形態に係る製造方法を示す図。
【図１３】従来例を示す図（その１）。
【図１４】従来例を示す図（その２）。
【符号の説明】
【００７１】
１、１０１  シリコン基板
３、１３０  Ｎ型不純物層（ＰＤ）
５、１３２、１３４  Ｐ型不純物層
７、１０３  Ｐウェル
１０、１２０  ゲート電極
１１、１２１  Ｐ型ポリシリコン
１３、１２３  Ｎ型ポリシリコン
２１、１６０  Ｎ型不純物層（ＦＤ）
２０  転送Ｔｒ
２５、１１１  ゲート絶縁膜
２７  （ノンドープ）ポリシリコン膜
５１、１０４  ＬＯＣＯＳ層
５５、１０６  Ｐ型不純物層（閾値調整用）
６７  層間絶縁膜
６９、１６９  コンタクト電極
１０２  シリコン層
１４４  サイドウォール
２０１  半導体基板
２０３  絶縁層
２０５  Ｎ型ポリシリコン
２０７  開口部
２１０  代替材料
【図１】
2008078489.tif 000003
【図２】
2008078489.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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