(57)【要約】【課題】チャネルエッジ部の薄膜トランジスタの特性におけるハンプに起因する回路動作の不良やリーク不良を抑制して、高品質の画像表示を可能とする。【解決手段】チャネル層となるポリシリコン層３０１のエッジ部３０２は、非結晶領域又は微結晶領域となる。チャネルエッジ部３０２のシリコン半導体膜が微結晶又は非結晶状態になっているため、電流が極端に少なく、あるいは電流は流れない。これにより、チャネル中央部とチャネルエッジ部とでしきい値電圧Ｖｔｈが異なる特性であっても、薄膜トランジスタ全体の特性には殆ど影響がなく、ハンプに起因する表示不良が回避される。【選択図】図２６
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【特許請求の範囲】
【請求項１】
絶縁基板上に形成された薄膜トランジスタを有する表示装置であって、
前記薄膜トランジスタは、チャネルを形成する能動層がシリコン半導体膜であり、
前記チャネルは、チャネル中央部と、前記チャネルの幅方向のエッジ部であるチャネルエッジ部とを有し、
前記チャネル中央部と前記チャネルエッジ部とで、前記シリコン半導体層の結晶性が相違することを特徴とする表示装置。
【請求項２】
請求項１において、
前記チャネル中央部と前記チャネルエッジ部とでキャリア移動度が１桁以上異なることを特徴とする表示装置。
【請求項３】
請求項１または請求項２において、
前記チャネル中央部が多結晶シリコン膜で、前記チャネルエッジ部が微結晶シリコン膜であることを特徴とする表示装置。
【請求項４】
請求項３において、
前記多結晶シリコン膜の平均粒径は１μｍ乃至３μｍ程度であり、前記微結晶シリコン膜の平均粒径は数１０ｎｍ乃至数１００ｎｍ程度であることを特徴とする表示装置。
【請求項５】
請求項１または請求項２において、
前記チャネル中央部が多結晶シリコン膜で、前記チャネルエッジ部がアモルファスシリコン膜であることを特徴とする表示装置。
【請求項６】
請求項１または請求項２において、
前記チャネル中央部と前記チャネルエッジ部とで結晶欠陥性が相違することを特徴とする表示装置。
【請求項７】
絶縁基板上に形成された薄膜トランジスタを有する表示装置の製造方法であって、
前記絶縁基板に多結晶シリコン膜を形成する工程と、
前記薄膜トランジスタのチャネルを形成する島状能動層を加工するための感光性レジスト膜を塗布し、露光・現像して島状能動層のパターンのレジスト膜を形成する工程と、
前記島状能動層のパターンのレジスト膜をマスクとして、前記多結晶シリコン膜をエッチングし、前記島状能動層に加工する工程と、
前記島状能動層の加工に用いた前記レジスト膜をアッシング処理して、その側縁を縮小させて側縁から後退させ、チャネルエッジ部の島状能動層を露出する工程と、
前記島状能動層の露出した部分に不純物のインプランテーションを行う工程と、
を含むことを特徴とする表示装置の製造方法。
【請求項８】
請求項７において、
前記不純物がアルゴンであることを特徴とする表示装置の製造方法。
【請求項９】
請求項７又は８において、
前記不純物のインプランテーションにより、前記島状能動層の露出した部分が微結晶化されることを特徴とする表示装置の製造方法。
【請求項１０】
請求項７又は８において、
前記不純物のインプランテーションにより、前記島状能動層の露出した部分がアモルファス化されることを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタを有する表示装置に係り、特に低温ポリシリコンの半導体膜でチャネルを形成した薄膜トランジスタを具備した基板を用いた表示装置とその製造方法に関する。
【背景技術】
【０００２】
例えば、低温ポリシリコン半導体膜で形成した薄膜トランジスタ（ＬＴＰＳ−ＴＦＴ）では、チャネルの中央部とそのエッジ部との電流が流れる場所の違いで、しきい値電圧Ｖｔｈが異なるトランジスタ特性が存在する。これは、主にゲート絶縁膜の膜厚分布に起因している。ＬＴＰＳ−ＴＦＴでは、ゲート絶縁膜（主にＳｉＯ2系が用いられる）をＣＶＤにより成膜するため、下地となるポリシリコン（p―Ｓｉ）層の形状に大きく影響を受け、平坦な部分に比べそのエッジ部（段差部）では成膜のカバレッジ特性から膜厚が薄くなる。
【０００３】
これによって、膜厚の違いからチャネルにかかる電界に違いが生じ、しきい値電圧Ｖｔｈに違いが発生する。チャネルエッジ部はチャネル中央部（平坦部）に比べ、しきい値電圧Ｖｔｈが低くなる（ディプリート方向）になる。このため、ゲート電圧−ドレイン電流特性（Ｖｇ―Ｉｄ特性）においてハンプとなる特異な特性を示す。チャネルエッジ部がディプリート特性を示すため、製品においてリーク等の不良が発生する。
【０００４】
また、チャネルエッジ部とチャネル中央部（平坦部）とでゲート絶縁膜には膜厚差があり、ゲート絶縁膜をインプランテーション工程（以下、インプラ工程と略称する）においてスルー膜として用いた場合、この膜厚差で実効ドーズ量に違いが発生する。よって、前述と同様にチャネルエッジ部とチャネル中央部（平坦部）でしきい値電圧Ｖｔｈが異なり、特性不良となる。
【０００５】
この対策として、チャネルへのドーズ量を増加（エンハンス方向へなるように）する対策が考えられる。しかし、このような対策では、チャネル主要部分（平坦部、中央領域）のしきい値電圧Ｖｔｈがさらにエンハンスするため、オン電流不足などの特性不良が発生する。
【０００６】
図２８は、従来技術のプロセスフローで作製したＬＴＰＳ−ＴＦＴ（ｎ-ＭＯＳ）の説明図で、図２８（ａ）は平面図、図２８（ｂ）は図２８（ａ）のＡ−Ａ’線に沿った断面図である。図２９は、図２８に示すＬＴＰＳ−ＴＦＴを用いて測定したゲート電圧―ドレイン電流（Ｖｇ−Ｉｄ）特性を示す図である。
【０００７】
図２８において、チャネル層であるポリシリコン（p−Ｓｉ）層２０１の上層にゲート絶縁膜２０５を介してゲート電極２０２が形成されている。ポリシリコン層２０１の上層で、ゲート電極２０２を挟んだ位置には、ソース・ドレイン電極となるアルミニウム（Ａｌ）配線２０３が配置され、コンタクトホール２０４でポリシリコン層２０１に接続している。
【０００８】
このような構成とした薄膜トランジスタにおいて、ソース・ドレイン電極となるアルミニウム配線２０３に電圧を印加する。図２８においては、ゲート電極２０２に正電圧を印加した時、チャネルとなるポリシリコン層２０１を矢印の向きにドレイン電流２０６及びドレイン電流２０７が流れるものとする。
【０００９】
チャネル中央部を流れるドレイン電流２０６、チャネルエッジ部を流れるドレイン電流電流２０７ではゲート電極電位に対するトランジスタ特性が異なる。チャネルエッジ部を流れるドレイン電流２０７は、図２８の（ｂ）に示すゲート絶縁膜２０５の膜厚が中央部２０８に比べ薄い部分２０９を流れる。よって、このチャネルエッジ部のトランジスタ特性はチャネル中央部に比べ、チャネルに印加される電界が強くなる。
【００１０】
図２９に示したトランジスタ特性から、チャネルエッジ部はゲート電圧Ｖｇの低い値から電流が流れ出し、チャネルエッジ部にだけ流れる電流に限定されるためゲート電圧Ｖｇに比例した電流増加は見られず、曲線２１１（チャネルエッジ部のトランジスタ特性）に示す特性となる。
【００１１】
一方、チャネル中央部はしきい値電圧Ｖｔｈ制御用のチャネルインプラの効果によってＶｇ＝０Ｖ以上で電流が流れ出し、ゲート電圧Ｖｇに比例してドレイン電流が増加する曲線２１０（チャネル中央部のトランジスタ特性）に示す特性となる。
【００１２】
よって、トランジスタ全体では、そのＶｇ−Ｉｄ特性はチャネル中央部の曲線２１０とチャネルエッジ部の曲線２１１を合わせた曲線２１２（チャネル全体のトランジスタ特性）となる。図２９に示されるトランジスタ全体のＶｇ−Ｉｄ特性である曲線２１２にはチャネルエッジ部のトランジスタ特性に起因したハンプ２１３が現れ、ディプリートしたトタンジスタと同様の特性を示す。このハンプ２１３の電流が回路動作不良やリーク不良の原因となる。
【００１３】
このハンプ対策として、特許文献１、特許文献２では、チャネルエッジ部に高濃度の不純物を注入し、エッジ部のトランジスタ特性を意識的にエンハンス方向にシフトさせる手法を開示する。特許文献１と特許文献２は、インプラ時のマスクをチャネル加工時のレジストを流用するか、あるいは独自にホト工程を追加するという点が異なるが、チャネルエッジ部へ不純物を注入して対策するという点では同じである。
【特許文献１】特開２００３−２５８２６２号公報
【特許文献２】特開２００３−２７３３６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
チャネルインプラのドーズ量を増加させた場合、チャネルエッジ部のエンハンス方向シフトと同様にチャネル中央部の特性もシフトすることから、オン電流不足による不良などが発生する。その結果、この薄膜トランジスタを用いた表示装置では、表示領域の全域にわたって一様な輝度の画素表示を得ることが難しい。また、ＣＭＯＳ構成の薄膜トランジスタの場合、ｎ型、ｐ型それぞれに極性の違う不純物を注入するため、不純物の打ち分け、及び領域選択のためのホト工程追加など、プロセスが複雑になり、表示装置の製造コストの引き下げを阻害する要因の一つとなっている。
【００１５】
本発明の目的は、チャネルエッジ部のトランジスタ特性に起因したハンプによる薄膜トランジスタの回路動作不良やリーク不良を抑制して、高品質の画像表示を可能とした表示装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するため、本発明の表示装置では、絶縁基板上に形成された薄膜トランジスタに、チャネルエッジ部とチャネル中央部とで結晶性の異なった、あるいはダメージが異なった能動層を有する薄膜トランジスタを用いる。本発明の表示装置の製造方法では、レジストをマスクとしたチャネル層の加工（エッチング）後、そのレジストを流用して能動層のチャネルエッジ部にアルゴン（Ａｒ）等の不純物インプラを行う。Ａｒインプラ等を行うことで、意図的に結晶にダメージを与え、チャネルエッジ部の結晶性を悪化させる。上記工程により、ポリシリコン（p-Si）を更なる微結晶シリコン膜、典型的にはアモルファスシリコン（a-Si）に変質させる。
【発明の効果】
【００１７】
チャネル中央部に比べ、チャネルエッジ部の結晶性を悪くすることで、あるいはアモルファス化することで、キャリア移動度が低下し、電流が流れ難くなる。これにより、チャネル中央部とチャネルエッジ部とでしきい値電圧Ｖｔｈが異なっている場合でも、チャネルエッジ部には電流が流れないためディプリート及びリーク電流の発生等が抑制される。
【００１８】
チャネル用の能動層の加工に用いたレジストマスクをインプラ用マスクに流用するため、ホトリソ工程を追加することなく、結晶性を悪くするためのインプラ工程の追加だけで対応できる。また、不純物注入によって、チャネルエッジ部のしきい値電圧Ｖｔｈを制御するものでないため、ＣＭＯＳ構成に応用する場合でもインプラ工程、及びホト工程の増加はなく、結晶性を悪化させるインプラ工程追加のみで対応が可能となる。
【００１９】
チャネルエッジ部に電流がながれないため、しきい値電圧Ｖｔｈ制御用のインプラ量はチャネル中央部の特性にのみ注目して決定することできる。そのため、従来のようにチャネルインプラのドーズ量をしきい値電圧Ｖｔｈがディプリートするチャネルエッジ部にあわせる必要が無く、ドーズ量を減らすことが可能である。さらに、チャネル中央部のしきい値電圧Ｖｔｈを最適化することができるため、オン電流低下不良を防止できる。
【００２０】
なお、本発明は、液晶表示装置や有機ＥＬ表示装置、その他の各種表示原理を用いた表示装置に適用できる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の表示装置を製造プロセスの実施例を参照して説明する。この製造プロセスにより構造も明らかになる。
【実施例】
【００２２】
図１〜図２５は、本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを順に説明する図で、トランジスタの配置を９０℃回転させた２種類について断面構造（ａ）、及び一部の平面図（ｂ）を示す。断面図は平面図中のＡ−Ａ'線に沿った部分に相当する。
【００２３】
図１：ガラス基板１０１上にＳｉＮ（窒化シリコン）１０２、ＳｉＯ2（酸化シリコン）１０３、及びアモルファスシリコン（a-Ｓｉ）１０４をプラズマＣＶＤ法により成膜する。熱処理によりアモルファスシリコン（a-Ｓｉ）１０４中の水素を脱離させる。ＳｉＮ（窒化シリコン）１０２とＳｉＯ2（酸化シリコン）１０３は下地膜である。
【００２４】
図２：アモルファスシリコン（a-Ｓｉ）１０４にエキシマレーザ１０５を照射して多結晶化させる。平均結晶粒径は２μｍ前後（１〜３μｍ）である。
【００２５】
図３：ポリシリコン（ｐ‐Ｓｉ）層１０６が形成される。
【００２６】
図４：ポリシリコン（ｐ‐Ｓｉ）層１０６にホト工程を施し、ホトレジスト１０７を配置する。
【００２７】
図５：ドライエッチングによりポリシリコン（ｐ‐Ｓｉ）層１０６を島状に加工する。
【００２８】
図６：ドライエッチング後、アッシング処理１０８等を行いホトレジスト１０７を縮小（後退）させ、ポロシリコン層のエッジ部を露出させる。
【００２９】
図７：レジスト後退後、露出したエッジ部１１０にアルゴンインプラ１０９を用いて結晶にダメージを与える。このダメージではポリシリコンが微結晶化乃至はアモルファス化される。微結晶化した場合の平均粒径は〜数１００ｎｍである。
【００３０】
図８：ホトレジストを除去後の加工されたポリシリコン層のパターンは、中央部分がポリシリコン（ｐ‐Ｓｉ）層１０６のままで、エッジ部１１０にはインプラダメージによる微結晶領域又は非結晶領域が形成される。微結晶領域又は非結晶領域の幅は、島状パターンの縁から内側に１μｍ程度である。
【００３１】
図９：島状加工を行った島状シリコン半導体膜（ポリシリコン（ｐ‐Ｓｉ）層１０６及びエッジ部１１０）上にゲート絶縁膜としてＳｉＯ2膜１１１膜をプラズマＣＶＤ法により成膜する。
【００３２】
図１０：しきい値電圧Ｖｔｈ制御のためのチャネルインプラ（Ｂ+）１１２を行う。
【００３３】
図１１：ゲート配線、容量線となるゲートメタル層１１３を成膜する。
【００３４】
図１２：ホト工程によってホトレジスト１１４を形成する。
【００３５】
図１３：エッチングによってゲートメタル層１１３を加工し、加工後のゲートメタル層１１５を形成する。このときサイドエッチングを行うことでホトレジスト１１４に比べ加工後のゲートメタル層１１５の寸法を小さくする。
【００３６】
図１４：ソース・ドレイン領域作製用インプラ（Ｐ+）１１６を行う。
【００３７】
図１５：ソース・ドレイン電極１１７を形成する。
【００３８】
図１６：ＬＤＤ（Lightly Doped Drain）領域を作製するため、加工後のゲートメタル層１１５をマスクにして低濃度のＰ+１１８を全面インプラする。
【００３９】
図１７：ＬＤＤ部分１１９を形成する。
【００４０】
図１８：層間絶縁膜１２０を成膜する。インプラされた不純物の活性化のためアニール処理を行う。
【００４１】
図１９：コンタクトホール１２１をホト・エッチング工程により加工する。
【００４２】
図２０：ソース・ドレイン配線（バリア層１２２、Ａl層１２３、キャップ層１２４）を成膜する。
【００４３】
図２１：ソース・ドレイン配線（バリア層１２２、Ａl層１２３、キャップ層１２４）をホト・エッチング工程により加工する。
【００４４】
図２２：パッシベーション膜１２５をプラズマＣＶＤ法により成膜する。水素終端処理を行い薄膜トランジスタが完成する。
【００４５】
図２３：表示特性改善のため平坦化膜１２６を塗布し、ホト・エッチング工程を用いてコンタクトホール１２７を形成する。
【００４６】
図２４：平坦化膜によるコンタクトホール１２７の領域のパッシベーション膜１２５をドライエッチ加工し、ＩＴＯとのコンタクトホール１２８、及びＰＡＤ用開口部を形成する。
【００４７】
図２５：画素電極となるＩＴＯ１２９を成膜、加工する。
【００４８】
図２６は、本発明のプロセスフローで作製したＬＴＰＳ−ＴＦＴ（ｎ-ＭＯＳ）の説明図で、図２６（ａ）は平面図、図２６（ｂ）は図２６（ａ）のＡ−Ａ’線に沿った断面図である。図２７は、図２６に示すＬＴＰＳ−ＴＦＴを用いて測定したゲート電圧―ドレイン電流（Ｖｇ−Ｉｄ）特性を示す図である。
【００４９】
図２６において、チャネル層であるポリシリコン（ｐ‐Ｓｉ）層３０１の上層にゲート絶縁膜３０６を介してゲート電極３０３が形成されている。ポリシリコン（ｐ‐Ｓｉ）層３０１の上層で、ゲート電極３０３を挟んだ位置には、ソース・ドレイン電極となるアルミニウム（Ａｌ）配線３０４が配置され、コンタクトホール３０５でポリシリコン（ｐ‐Ｓｉ）層３０１に接続している。
【００５０】
チャネル層となるポリシリコン（ｐ‐Ｓｉ）層３０１のエッジ部３０２は、前記の非結晶領域又は微結晶領域となる。チャネル中央部におけるゲート絶縁膜３０６の膜厚３１９に比べて、エッジ部３０２におけるゲート絶縁膜３０６の膜厚３１０は薄いため、しきい値電圧Ｖｔｈが低い。
【００５１】
エッジ部３０２を流れるドレイン電流３０８はチャネル中央部を流れるドレイン電流３０７に比べ、ゲート絶縁膜３０６が薄いために電流が流れ出すゲート電圧（Ｖｔｈ）が低い。
【００５２】
しかし、エッジ部３０２のシリコン半導体膜が微結晶又は非結晶状態になっているため、チャネル中央部を流れるドレイン電流３０７に比べ、エッジ部３０２を流れるドレイン電流３０８は極端に少ない（あるいは流れない）。
【００５３】
図２７において、曲線３１１はチャネル中央部のＶｇ−Ｉｄ特性であり、曲線３１２はチャネルエッジ部のＶｇ−Ｉｄ特性である。チャネルエッジ部の方が低いゲート電圧でドレイン電流が流れ出すが、流れる電流量が少ない。よって、チャネル中央部とチャネルエッジ部とでしきい値電圧Ｖｔｈが異なる特性であっても、トランジスタ全体の特性である曲線３１３には殆ど影響がなく、図２９に示されたようなハンプが無くなる。
【００５４】
これにより、前記したディプリートによる不具合は発生しなくなる。またしきい値電圧Ｖｔｈ制御のためのチャネルインプラ量が、チャネル中央部の特性にのみ注目して調整することができるため、チャネル中央部での薄膜トランジスタのしきい値電圧Ｖｔｈシフトによる電流不足が発生しない。したがって、チャネルエッジ部のトランジスタ特性に起因したハンプに起因する回路動作の不良やリーク不良を抑制して、高品質の画像表示を可能とした表示装置とその製造方法を提供することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図である。
【図２】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図１に続く図である。
【図３】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図２に続く図である。
【図４】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図３に続く図である。
【図５】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図４に続く図である。
【図６】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図５に続く図である。
【図７】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図６に続く図である。
【図８】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図７に続く図である。
【図９】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図８に続く図である。
【図１０】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図９に続く図である。
【図１１】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図１０に続く図である。
【図１２】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図１１に続く図である。
【図１３】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図１２に続く図である。
【図１４】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図１３に続く図である。
【図１５】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図１４に続く図である。
【図１６】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図１５に続く図である。
【図１７】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図１６に続く図である。
【図１８】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図１７に続く図である。
【図１９】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図１８に続く図である。
【図２０】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図１９に続く図である。
【図２１】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図２０に続く図である。
【図２２】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図２１に続く図である。
【図２３】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図２２に続く図である。
【図２４】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図２３に続く図である。
【図２５】本発明によるｎ−ＭＯＳトップゲートＴＦＴの製造プロセスのフローを説明する図２４に続く図である。
【図２６】本発明のプロセスフローで作製したＬＴＰＳ−ＴＦＴ（ｎ-ＭＯＳ）の説明図である。
【図２７】図２６に示すＬＴＰＳ−ＴＦＴを用いて測定したゲート電圧―ドレイン電流（Ｖｇ−Ｉｄ）特性を示す図である。
【図２８】従来技術のプロセスフローで作製したＬＴＰＳ−ＴＦＴ（ｎ-ＭＯＳ）の説明図である。
【図２９】図２８に示すＬＴＰＳ−ＴＦＴを用いて測定したゲート電圧―ドレイン電流（Ｖｇ−Ｉｄ）特性を示す図である。
【符号の説明】
【００５６】
１０１・・・ガラス基板、１０４・・・アモルファスシリコン、１０６・・・ポリシリコン層、１０７・・・ホトレジスト、１１１・・・ＳｉＯ2膜、１１３・・・ゲートメタル層、１１７・・・ソース・ドレイン電極、１２０・・・層間絶縁膜、１２２・・・バリア層、１２３・・・Ａl層、１２４・・・キャップ層、１２５・・・パッシベーション膜、１２６・・・平坦化膜、１２９・・・ＩＴＯ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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