(57)【要約】【課題】半導体装置の微細化が進行しても、素子分離絶縁膜の応力がチャネルに与える影響を抑え、集積回路の設計において半導体特性をパラメタライズすることができる半導体装置を得ること。【解決手段】半導体基板１０上に所定のパターンで形成された素子分離絶縁膜１１と、素子分離絶縁膜１１で区画される半導体基板１０表面の所定の位置に形成されるゲート絶縁膜２２，３２とゲート電極２３，３３とを含むゲート構造２１，３１と、ゲート構造２１，３１の線幅方向両側の半導体基板１０表面に形成されるソース／ドレイン領域２５，３５と、を備え、ゲート構造２１，３１と素子分離絶縁膜１１との間の半導体基板１０表面は、ヤング率が半導体基板１０よりも小さい材料からなる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板上に所定のパターンで形成された素子分離絶縁膜と、
前記素子分離絶縁膜で区画される前記半導体基板表面の所定の位置に形成されるゲート絶縁膜とゲート電極とを含むゲート構造と、
前記ゲート構造の線幅方向両側の前記半導体基板表面に形成されるソース／ドレイン領域と、
を備え、
前記ゲート構造と前記素子分離絶縁膜との間の前記半導体基板表面は、ヤング率が前記半導体基板よりも小さい材料からなることを特徴とする半導体装置。
【請求項２】
前記半導体基板は、シリコン基板であり、
前記ゲート構造と前記素子分離絶縁膜との間の前記半導体基板表面は、前記シリコン基板にＡｕをイオン注入した材料からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に所定のパターンで形成された素子分離絶縁膜と、
前記素子分離絶縁膜で区画される前記半導体基板の表面の所定の位置に形成されるゲート絶縁膜とゲート電極とを含むゲート構造と、前記ゲート構造の線幅方向両側の前記半導体基板表面にＰ型不純物が拡散された拡散層からなるソース／ドレイン領域と、を有するＰチャネル型電界効果型トランジスタ（以下、ＰＭＯＳトランジスタという）と、
前記素子分離絶縁膜で区画される前記半導体基板の表面の所定の位置に形成されるゲート絶縁膜とゲート電極とを含むゲート構造と、前記ゲート構造の線幅方向両側の前記半導体基板表面にＮ型不純物が拡散された拡散層からなるソース／ドレイン領域と、を有するＮチャネル型電界効果型トランジスタ（以下、ＮＭＯＳトランジスタという）と、
を備え、
前記ゲート構造と前記素子分離絶縁膜との間の前記半導体基板表面は、ヤング率が前記半導体基板よりも小さい材料からなることを特徴とする半導体装置。
【請求項４】
前記半導体基板は、シリコン基板であり、
前記ゲート構造と前記素子分離絶縁膜との間の前記半導体基板表面は、前記シリコン基板にＡｕをイオン注入した材料からなることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体基板は、（１００）シリコン基板からなり、
前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタのチャネル方向が＜１００＞となるように前記ゲート構造が配置され、
前記ＮＭＯＳトランジスタの前記ゲート構造と前記素子分離絶縁膜との間の前記半導体基板表面のみ、前記シリコン基板にＡｕをイオン注入した材料からなることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記半導体基板は、（１００）シリコン基板からなり、
前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタのチャネル方向が＜１１０＞となるように前記ゲート構造が配置され、
前記ＰＭＯＳトランジスタの前記ゲート構造と前記素子分離絶縁膜との間の前記半導体基板表面は、ヤング率が前記半導体基板よりも大きい材料からなることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記ヤング率が前記半導体基板よりも大きい材料は、シリコン基板にＮをイオン注入した材料からなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
素子分離絶縁膜で区画される半導体基板の表面の所定の位置に形成されるゲート絶縁膜とゲート電極とを含むゲート構造と、前記ゲート構造の線幅方向両側の前記半導体基板表面に形成されるソース／ドレイン領域と、を有する半導体装置の製造方法において、
前記半導体基板へのイオン注入後のヤング率が前記半導体基板よりも小さくなる材料を、前記ゲート構造の線幅方向両側の前記半導体基板表面にイオン注入することを特徴とする半導体装置の製造方法。
【請求項９】
シリコン基板上に所定のパターンの素子分離絶縁膜を形成する素子分離絶縁膜形成工程と、
前記素子分離絶縁膜で区画される前記シリコン基板の表面の所定の位置にゲート絶縁膜とゲート電極との積層体を形成するゲート電極形成工程と、
Ｐチャネル型電界効果型トランジスタ（以下、ＰＭＯＳトランジスタという）を形成する領域にレジストでマスクをし、Ｎチャネル型電界効果型トランジスタ（以下、ＮＭＯＳトランジスタという）を形成する領域の前記シリコン基板表面の浅い領域にＮ型不純物をイオン注入し、また、ＮＭＯＳトランジスタを形成する領域にレジストでマスクをし、ＰＭＯＳトランジスタを形成する領域の前記シリコン基板表面の浅い領域にＰ型不純物をイオン注入してエクステンション部を形成するエクステンション部形成工程と、
前記ゲート絶縁膜と前記ゲート電極との積層体の線幅方向両側側面にサイドウォールを形成するサイドウォール形成工程と、
ＰＭＯＳトランジスタを形成する領域にレジストでマスクをし、ＮＭＯＳトランジスタを形成する領域の前記シリコン基板表面の前記エクステンション部よりも深い領域にＮ型不純物をイオン注入し、また、ＮＭＯＳトランジスタを形成する領域にレジストでマスクをし、ＰＭＯＳトランジスタを形成する領域の前記シリコン基板表面の前記エクステンション部よりも深い領域にＰ型不純物をイオン注入してソース／ドレイン領域を形成するソース／ドレイン領域形成工程と、
を含み、
前記エクステンション部形成工程または前記ソース／ドレイン領域形成工程で、それぞれの導電型の不純物をイオン注入した後に、前記不純物のイオン注入に用いたマスクと同じマスクを用いて、Ａｕを前記ゲート構造の線幅方向両側の前記シリコン基板表面にイオン注入することを特徴とする半導体装置の製造方法。
【請求項１０】
前記ゲート電極形成工程で、（１００）シリコン基板上にチャネル方向が＜１００＞となるようにゲート電極をパターニングした場合に、
前記エクステンション部形成工程または前記ソース／ドレイン領域形成工程では、ＮＭＯＳトランジスタを形成する領域にのみ、Ａｕをイオン注入することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ゲート電極形成工程で、（１００）シリコン基板上にチャネル方向が＜１１０＞となるようにゲート電極をパターニングした場合に、
前記エクステンション部形成工程または前記ソース／ドレイン領域形成工程では、ＰＭＯＳトランジスタを形成する領域に、Ｎをイオン注入することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１２】
シリコン基板上に所定のパターンの素子分離絶縁膜を形成する素子分離絶縁膜形成工程と、
前記素子分離絶縁膜で区画される前記シリコン基板の表面の所定の位置にゲート絶縁膜とゲート電極との積層体を形成するゲート電極形成工程と、
Ｐチャネル型電界効果型トランジスタ（以下、ＰＭＯＳトランジスタという）を形成する領域にレジストでマスクをし、Ｎチャネル型電界効果型トランジスタ（以下、ＮＭＯＳトランジスタという）を形成する領域の前記シリコン基板表面の浅い領域にＮ型不純物をイオン注入し、また、ＮＭＯＳトランジスタを形成する領域にレジストでマスクをし、ＰＭＯＳトランジスタを形成する領域の前記シリコン基板表面の浅い領域にＰ型不純物をイオン注入してエクステンション部を形成するエクステンション部形成工程と、
前記ゲート絶縁膜と前記ゲート電極との積層体の線幅方向両側側面にサイドウォールを形成するサイドウォール形成工程と、
ＰＭＯＳトランジスタを形成する領域にレジストでマスクをし、ＮＭＯＳトランジスタを形成する領域の前記シリコン基板表面の前記エクステンション部よりも深い領域にＮ型不純物をイオン注入し、また、ＮＭＯＳトランジスタを形成する領域にレジストでマスクをし、ＰＭＯＳトランジスタを形成する領域の前記シリコン基板表面の前記エクステンション部よりも深い領域にＰ型不純物をイオン注入してソース／ドレイン領域を形成するソース／ドレイン領域形成工程と、
を含み、
前記エクステンション部形成工程または前記ソース／ドレイン領域形成工程で、ＮＭＯＳトランジスタを形成する領域とＰＭＯＳトランジスタを形成する領域へのそれぞれの導電型の不純物のイオン注入が完了した後に、ＰＭＯＳトランジスタを形成する領域とＮＭＯＳトランジスタを形成する領域にレジストが被覆されていない状態で、Ａｕを前記ゲート構造の線幅方向両側の前記シリコン基板表面にイオン注入することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、素子分離絶縁膜で区画される領域に電界効果型トランジスタを形成してなる半導体装置および半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
シリコン基板上に作成される集積回路は、トランジスタとなるｎ型またはｐ型の活性領域をシリコンと熱膨張率の異なるＳｉＯ2からなるＳＴＩ（Shallow Trench Isolation、以下、素子分離絶縁膜という）によって電気的に分離することで機能している。微細化によって活性領域の大きさがスケーリングされると、機械的応力源である素子分離絶縁膜端部がトランジスタのチャネル領域に近接し、活性領域が十分大きな素子に比べて電気特性が変化することが知られている（たとえば、非特許文献１参照）。これは、半導体に応力を加えるとバンド構造が変化し、電気伝導特性に関わる移動度が変調されることによるものである。
【０００３】
図５は、半導体装置のトランジスタ特性に影響を及ぼす素子分離絶縁膜に起因する応力を模式的に示す図である。この図には、シリコン基板１１０上の所定の位置に素子分離絶縁膜ＳＴＩが形成され、素子分離絶縁膜ＳＴＩで区画される活性領域にＭＯＳ（Metal Oxide Semiconductor）トランジスタが形成されている場合が示されている。ＭＯＳトランジスタは、素子分離絶縁膜ＳＴＩで区画される活性領域の所定の位置にゲート絶縁膜１２２とゲート電極１２３とサイドウォール１２４からなるゲート構造１２１と、このゲート構造１２１の線幅方向両側のシリコン基板１１０表面に形成されるソース／ドレイン領域１２５と、を有する。この図５に示されるように、ソース／ドレイン領域１２５となる拡散領域の長さ（素子分離絶縁膜ＳＴＩ間距離）をＬＯＤとすると、チャネルが素子分離絶縁膜ＳＴＩに近づくほど素子分離絶縁膜ＳＴＩからの圧縮応力の影響が大きくなる。その結果、ＭＯＳトランジスタの電気特性に関わるチャネル移動度が変調される。
【０００４】
このため、（１００）シリコン基板を用いて＜１１０＞チャネルとするＭＯＳトランジスタを作製した場合、ゲート端から素子分離絶縁膜端部までの距離が短くなるにつれて、Ｎチャネル型ＭＯＳトランジスタではドレイン電流は劣化し、逆にＰチャネル型ＭＯＳトランジスタでは駆動力が増加する（たとえば、非特許文献２参照）。
【０００５】
【非特許文献１】G.Scott et al., "NMOS Drive Current Reduction Caused by Transistor Layout and Trench Isolation Induced Stress," in IEDM Tech. Dig., 1999, pp.827-830
【非特許文献２】O.Fujii et al., "Modeling of Stress Induced Layout Effect on Electrical Characteristics of Advanced MOSFETs," in SISPAD Tech. Dig., 2004, pp.61-64
【非特許文献３】R.A.Bianchi et al., "Accurate Modeling of Trench Isolation Induced Mechanical Stress Effects on MOFET Electrical Performance," in IEDM Tech. Dig., 2002, pp.117-120
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、集積回路の設計では、トランジスタ特性をパラメタライズすることが必須である。トランジスタ特性を規定する主なレイアウトパラメータは、従来はゲート長Ｌとゲート幅Ｗの２つであった。しかし、素子分離絶縁膜のストレスの寄与が無視できなくなると、ＬＯＤを含めたソース／ドレイン領域の形状を基にしたトランジスタ特性のパラメタライズが必要になってくる（たとえば、非特許文献３参照）。たとえば図５のトランジスタ構造において、ソース側のゲート端から素子分離絶縁膜ＳＴＩの分離端までの距離をＳＡとすると、任意の（Ｌ，Ｗ）を有するトランジスタのＳＡ依存性を把握するには、膨大な数のＴＥＧ（Test Elementary Group）評価結果を待たなければならない。また、「同一のＬ，ＷでＳＡのみを変化させる」のはプロセス変動を勘案すると難しく、正確な評価結果を期待し難い。さらに、これらのパラメータＬ，Ｗ以外にもトランジスタ特性を左右する因子が生じたということは、統計的なばらつき要因が増加したことになりスケーリングには不利である。このように、半導体装置の微細化が進行するにつれて、素子分離絶縁膜の応力がチャネルに与える影響によってトランジスタ特性に変調が生じ、そのモデル化が難しくなってきているという問題点があった。
【０００７】
この発明は、上記に鑑みてなされたもので、半導体装置の微細化が進行しても、素子分離絶縁膜の応力がチャネルに与える影響を抑え、集積回路の設計において半導体特性をパラメタライズすることができる半導体装置とその製造方法を得ることを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、この発明の一実施の形態にかかる半導体装置は、半導体基板上に所定のパターンで形成された素子分離絶縁膜と、素子分離絶縁膜で区画される半導体基板表面の所定の位置に形成されるゲート絶縁膜とゲート電極とを含むゲート構造と、ゲート構造の線幅方向両側の半導体基板表面に形成されるソース／ドレイン領域と、を備える半導体装置において、素子分離絶縁膜で区画される活性領域にＡｕをイオン注入して、その領域におけるヤング率を半導体基板固有のヤング率よりも小さくすることを特徴とする。
【発明の効果】
【０００９】
この発明の一実施の形態によれば、ソース／ドレイン領域のヤング率が小さくなる不純物を活性領域に導入するようにしたので、ＳＴＩの応力がチャネルに及ぼす影響を緩和することができる。その結果、半導体装置が微細化しても、半導体（トランジスタ）特性のばらつきを抑えることができるという効果を有する。また、拡散領域長さＬＯＤを縮小しても、Ｎチャネル型ＭＯＳトランジスタの特性が劣化し、Ｐチャネル型ＭＯＳトランジスタの駆動力が増加することがなくなるので、レイアウトの自由度が向上し回路設計が容易になるという効果も有する。
【発明を実施するための最良の形態】
【００１０】
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
【００１１】
実施の形態１．
図１は、この発明にかかる半導体装置の断面構造の一例を模式的に示す図である。この半導体装置は、半導体基板上にＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）とＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）を組み合わせて回路を構成した相補型電界効果トランジスタ（以下、ＣＭＯＳトランジスタという）を備える場合を示している。
【００１２】
Ｐ型シリコン基板などの半導体基板１０上の所定の位置には、Ｎ型ウェル１２とＰ型ウェル１３が形成され、Ｎ型ウェル１２上にＰＭＯＳトランジスタ２０が形成され、Ｐ型ウェル１３上にＮＭＯＳトランジスタ３０が形成される。ＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ３０との間は、半導体基板１０の上層部にＳＴＩ法によって形成されたＳｉＯ2からなる素子分離絶縁膜１１によって素子分離される。なお、以下では、素子分離絶縁膜１１によって分離されるＮ型ウェル１２の領域をＰＭＯＳ形成領域ＲPMOSといい、素子分離絶縁膜１１によって分離されるＰ型ウェル１３の領域をＮＭＯＳ形成領域ＲNMOSという。
【００１３】
ＰＭＯＳトランジスタ２０は、Ｎ型ウェル１２上の所定の位置に形成されたゲート構造２１と、ゲート構造２１の線幅方向両側の半導体基板１０の表面に形成されるＰ+型のソース／ドレイン領域２５と、ソース／ドレイン領域２５のゲート構造２１側端部の浅い領域に形成されるＰ型のエクステンション部２６と、から構成される。ゲート構造２１は、ソース／ドレイン領域２５間のＮ型ウェル１２の表面上に順に積層されるゲート絶縁膜２２とゲート電極２３と、ゲート絶縁膜２２とゲート電極２３の積層体の線幅方向の両側側面に形成されるサイドウォール２４とからなる。
【００１４】
また、ＮＭＯＳトランジスタ３０は、Ｐ型ウェル１３上の所定の位置に形成されたゲート構造３１と、ゲート構造３１の線幅方向両側の半導体基板１０の表面に形成されるＮ+型のソース／ドレイン領域３５と、ソース／ドレイン領域３５のゲート構造３１側端部の浅い領域に形成されるＮ型のエクステンション部３６と、から構成される。ゲート構造３１は、ソース／ドレイン領域３５間のＰ型ウェル１３の表面上に順に積層されるゲート絶縁膜３２とゲート電極３３と、ゲート絶縁膜３２とゲート電極３３の積層体の線幅方向の両側側面には形成されるサイドウォール３４とからなる。
【００１５】
なお、「Ｐ型」、「Ｐ+型」、「Ｎ型」および「Ｎ+型」は、それぞれ半導体の導電型を表している。「Ｐ+型」でのＰ型不純物（アクセプタ）濃度は「Ｐ型」でのＰ型不純物濃度よりも高く、「Ｎ+型」でのＮ型不純物（ドナー）濃度は「Ｎ型」でのＮ型不純物濃度よりも高くなっている。
【００１６】
ここで、Ｎ型ウェル１２とＰ型ウェル１３の活性領域（ソース／ドレイン領域２５，３５またはソース／ドレイン領域２５，３５とエクステンション部２６，３６）にＡｕイオンを導入することによって、活性領域のヤング率を小さく（機械的に柔らかく）していることを特徴とする。
【００１７】
このように、活性領域のヤング率を小さくする理由は以下に示すとおりである。半導体材料のチャネル方向のピエゾ抵抗係数をπl、印加されている応力の大きさをσxxとすると、応力に起因する抵抗率の変化率Δρl／ρlは次式（１）で表される。
【００１８】
【数１】
2008153508.tif 000003
【００１９】
また、応力が歪に対して線形応答（弾性変化）するときの比例定数がヤング率Ｅであるので、このことと式（１）から、ヤング率が小さい（柔らかい）材料を用いれば、抵抗率の変化率も小さくすることができる。その結果、素子分離絶縁膜１１が拡散領域に及ぼす応力を起因とする拡散領域が受ける歪によるＭＯＳトランジスタのトランジスタ特性の変調を抑制することができる。シリコン基板の場合には、Ａｕイオンをイオン注入することによって、このような材料の改質を行うことができ、Ａｕイオンのドーズ量を１×１０17〜２×１０17［ｃｍ-2］とした場合には、シリコンのヤング率は、注入無しの場合に比して、半分以下の６０〜２５［ＧＰａ］とすることが可能である。
【００２０】
つぎに、このような半導体装置の製造方法について説明する。図２−１〜図２−９は、この発明にかかる半導体装置の製造手順の一例を模式的に示す断面図である。まず、Ｐ型シリコン基板などの半導体基板１０上に所定のパターンの素子分離絶縁膜１１を形成する。ここで、素子分離絶縁膜１１で区画される領域にＰＭＯＳトランジスタ形成領域ＲPMOSとＮＭＯＳトランジスタ形成領域ＲNMOSを設定し、ＰＭＯＳトランジスタ形成領域ＲPMOSにＮ型ウェル１２を形成し、ＮＭＯＳトランジスタ形成領域ＲNMOSをとしＰ型ウェル１３を形成する（図２−１）。この素子分離絶縁膜１１は、ＳｉＯ2膜からなり、たとえばＳＴＩ法などによって形成される。その後、半導体基板１０上にゲート絶縁膜となる第１の絶縁層４１を形成し、その上にさらにＳｉを含む電極材料層を所定の厚さ堆積する。そして、フォトリソグラフィ技術とエッチング技術を用いて電極材料層を所定の形状にパターニングして、ゲート電極２３，３３を形成する（図２−２）。
【００２１】
ついで、ゲート電極２３，３３が形成された半導体基板１０上の全面にレジスト５１を塗布し、ＰＭＯＳトランジスタ形成領域ＲPMOSにのみマスクを形成するようにパターニングを行う。その後、ＮＭＯＳトランジスタ形成領域ＲNMOSのゲート電極３３をマスクとして、ＮＭＯＳトランジスタ形成領域ＲNMOSにドナーとなるＡｓやＰなどのＮ型不純物イオンを低濃度でイオン注入して、低濃度拡散層からなるエクステンション部３６を形成する（図２−３）。
【００２２】
引き続いて、ゲート電極３３をマスクとして、ＮＭＯＳトランジスタ形成領域ＲNMOSにシリコンのヤング率を下げるＡｕをイオン注入する（図２−４）。このときのＡｕイオンのドーズ量は、１×１０17〜２×１０17［ｃｍ-2］とする。その後、注入したイオンを活性化させる。
【００２３】
ついで、ＰＭＯＳトランジスタ形成領域ＲPMOSに形成していたレジスト５１を除去し、再びゲート電極２３，３３が形成された半導体基板１０上の全面にレジスト５２を塗布し、ＮＭＯＳトランジスタ形成領域ＲNMOSにのみマスクを形成するようにパターニングを行う。その後、ＰＭＯＳトランジスタ形成領域ＲPMOSのゲート電極２３をマスクとして、ＰＭＯＳトランジスタ形成領域ＲPMOSにアクセプタとなるＢなどのＰ型不純物イオンを低濃度でイオン注入して、低濃度拡散層からなるエクステンション部２６を形成する（図２−５）。
【００２４】
引き続いて、ゲート電極２３をマスクとして、ＰＭＯＳトランジスタ形成領域ＲPMOSにシリコンのヤング率を下げるＡｕをイオン注入する（図２−６）。このときのＡｕイオンのドーズ量も、１×１０17〜２×１０17［ｃｍ-2］とする。その後、注入したイオンを活性化させる。
【００２５】
ついで、ＮＭＯＳトランジスタ形成領域ＲNMOSに形成していたレジスト５２を除去し、ゲート電極２３，３３が形成された半導体基板１０上の全面に、シリコン窒化物などからなる第２の絶縁層を形成する。その後、異方性エッチングによって、ゲート電極２３，３３の上面部分の第２の絶縁層と、素子分離絶縁膜１１で区画された半導体基板１０（Ｎ型ウェル１２、Ｐ型ウェル１３）上の第２の絶縁層と第１の絶縁層４１とをエッチングする。このとき、素子分離絶縁膜１１で区画された領域で、半導体基板１０の表面が露出するまで第２の絶縁層と第１の絶縁層４１をエッチングする（図２−７）。これによって、半導体基板１０上には、ゲート絶縁膜２２，３２と、ゲート電極２３，３３と、ゲート絶縁膜２２，３２とゲート電極２３，３３の積層体の線幅方向両側側面に形成されるサイドウォール２４，３４と、からなるゲート構造２１，３１が形成される。
【００２６】
ついで、ゲート構造２１，３１が形成された半導体基板１０上の全面に、レジスト５３を塗布し、ＰＭＯＳトランジスタ形成領域ＲPMOSにのみマスクを形成するようにパターニングを行う。その後、ＮＭＯＳトランジスタ形成領域ＲNMOSのゲート構造３１をマスクとして、ＮＭＯＳトランジスタ形成領域ＲNMOSにドナーとなるＡｓやＰなどのＮ型不純物イオンを、エクステンション部３６よりも深い領域に達するようにイオン注入し、活性化させてソース／ドレイン領域３５を形成する（図２−８）。
【００２７】
ＰＭＯＳトランジスタ形成領域ＲPMOSに形成していたレジスト５３を除去した後、再びゲート電極２３，３３が形成された半導体基板１０の上面全面にレジスト５４を塗布し、ＮＭＯＳトランジスタ形成領域ＲNMOSにのみマスクを形成するようにパターニングを行う。その後、ＰＭＯＳトランジスタ形成領域ＲPMOSのゲート構造２１をマスクとして、ＰＭＯＳトランジスタ形成領域ＲPMOSにアクセプタとなるＢなどのＰ型不純物イオンを、エクステンション部２６よりも深い領域に達するようにイオン注入し、活性化させてソース／ドレイン領域２５を形成する（図２−９）。
【００２８】
ついで、ＮＭＯＳトランジスタ形成領域ＲNMOSに形成していたレジスト５４を除去することによって、図１に示される半導体装置が得られる。その後、層間絶縁膜を半導体基板１０上の全面に形成し、公知の方法によって配線構造を形成していく。
【００２９】
なお、上述した説明では、ＮＭＯＳトランジスタ形成領域ＲNMOSにエクステンション部３６を形成し、Ａｕをイオン注入した後に、ＰＭＯＳトランジスタ形成領域ＲPMOSにエクステンション部２６を形成し、Ａｕをイオン注入した場合を説明したが、この順番は逆でもよい。また、エクステンション部２６，３６を形成した後にＡｕを活性領域にイオン注入し、ソース／ドレイン領域２５，３５を形成しているが、エクステンション部２６，３６を形成し、ソース／ドレイン領域２５，３５を形成した後に、Ａｕを活性領域にイオン注入してもよい。
【００３０】
この実施の形態１によれば、Ａｕをトランジスタ形成領域内の活性領域に注入するようにしたので、活性領域のヤング率を小さくすることができ、素子分離絶縁膜１１によって活性領域（チャネル）に印加される応力が緩和される。その結果、チャネルの抵抗率の変化を小さくすることができる。これにより、半導体装置の微細化によって生じるトランジスタ特性のばらつきを抑え、集積回路の設計でトランジスタ特性をパラメタライズすることができるという効果を有する。
【００３１】
また、活性領域のヤング率を小さくした半導体装置の製造方法は、従来のＣＭＯＳトランジスタの製造工程において、エクステンション部２６，３６を形成する際に、またはソース／ドレイン領域２５，３５を形成する際に、Ａｕをイオン注入する工程が増えるのみである。そのため、Ａｕイオンを注入するためのマスク形成工程やフォトリソグラフィ工程など新たな工程を追加する必要がなく、通常のＣＭＯＳトランジスタ製造工程からの変更点が少なくて済むという効果を有する。
【００３２】
実施の形態２．
実施の形態１では、チャネルの方向については特に示さなかったが、チャネル方向が＜１００＞のＰＭＯＳトランジスタは、チャネル方向が＜１１０＞のＰＭＯＳトランジスタに比べて、ピエゾ抵抗係数がかなり小さくなることが知られている。そのため、チャネル方向が＜１００＞のＰＭＯＳトランジスタでは、応力印加、すなわち素子分離絶縁膜がチャネル領域に及ぼす応力による抵抗率の変化が小さくなる。
【００３３】
そこで、（１００）のシリコン基板上に、チャネル方向が＜１００＞となるようにゲート電極を配置したＣＭＯＳトランジスタを形成する場合、ＮＭＯＳトランジスタ形成領域にのみＡｕをイオン注入すればよく、ＰＭＯＳトランジスタ形成領域にはＡｕをイオン注入する必要がない。
【００３４】
この実施の形態２によれば、（１００）シリコン基板上にチャネル方向が＜１００＞のＣＭＯＳトランジスタを作製する場合に、素子分離絶縁膜の応力によるトランジスタ特性変動のレイアウト依存性が顕著なＮＭＯＳトランジスタ形成領域にのみＡｕをイオン注入すればよい。これによって、集積回路全体の応力によるトランジスタ特性変動を低減することができるという効果を有する。また、ＮＭＯＳトランジスタ形成領域にのみＡｕをイオン注入すればよいので、通常のＣＭＯＳトランジスタ製造工程からの変更点が少なくて済むという効果も有する。
【００３５】
実施の形態３．
この実施の形態３では、この発明による半導体装置の他の製造方法について説明する。図３−１〜図３−７は、この発明にかかる半導体装置の実施の形態３の製造手順の一例を模式的に示す断面図である。まず、実施の形態１の図２−１〜図２−２で説明したように、Ｐ型シリコン基板などの半導体基板１０上に所定のパターンの素子分離絶縁膜１１を形成し、ＰＭＯＳトランジスタ形成領域ＲPMOSにＮ型ウェル１２を形成し、ＮＭＯＳトランジスタ形成領域ＲNMOSをとしＰ型ウェル１３を形成する。また、各素子形成領域のウェル表面にはゲート絶縁膜となる第１の絶縁層４１を形成し、所定の形状にパターニングされたゲート電極２３，３３を形成する（図３−１）。
【００３６】
ついで、ゲート電極２３，３３が形成された半導体基板１０上の全面にレジスト５１を塗布し、ＰＭＯＳトランジスタ形成領域ＲPMOSにのみマスクを形成するようにパターニングを行う。その後、ＮＭＯＳトランジスタ形成領域ＲNMOSのゲート電極３３をマスクとして、ＮＭＯＳトランジスタ形成領域ＲNMOSにドナーとなるＡｓやＰなどのＮ型不純物イオンを低濃度でイオン注入して、低濃度拡散層からなるエクステンション部３６を形成する（図３−２）。
【００３７】
ついで、ＰＭＯＳトランジスタ形成領域ＲPMOSに形成していたレジスト５１を除去し、再びゲート電極２３，３３が形成された半導体基板１０上の全面にレジスト５２を塗布し、ＮＭＯＳトランジスタ形成領域ＲNMOSにのみマスクを形成するようにパターニングを行う。その後、ＰＭＯＳトランジスタ形成領域ＲPMOSのゲート電極２３をマスクとして、ＰＭＯＳトランジスタ形成領域ＲPMOSにアクセプタとなるＢなどのＰ型不純物イオンを低濃度でイオン注入して、低濃度拡散層からなるエクステンション部２６を形成する（図３−３）。
【００３８】
ついで、ＮＭＯＳトランジスタ形成領域ＲNMOSに形成していたレジスト５２を除去し、ゲート電極２３，３３が形成された半導体基板１０上の全面に、シリコン窒化物などからなる第２の絶縁層を形成する。その後、異方性エッチングによって、ゲート電極２３，３３の上面部分の第２の絶縁層と、素子分離絶縁膜１１で区画された半導体基板１０（ウェル１２，１３）上の第２の絶縁層と第１の絶縁層４１とをエッチングする。このとき、素子分離絶縁膜１１で区画された領域で、半導体基板１０の表面が露出するまで第２の絶縁層と第１の絶縁層４１を除去する（図３−４）。これによって、ゲート絶縁膜２２，３２と、ゲート電極２３，３３と、ゲート絶縁膜２２，３２とゲート電極２３，３３との積層体の線幅方向両側側面に形成されたサイドウォールを有するゲート構造２１，３１が形成される。
【００３９】
ついで、ゲート構造２１，３１が形成された半導体基板１０上の全面に、レジスト５３を塗布し、ＰＭＯＳトランジスタ形成領域ＲPMOSにのみマスクを形成するようにパターニングを行う。その後、ＮＭＯＳトランジスタ形成領域ＲNMOSのゲート構造３１をマスクとして、ＮＭＯＳトランジスタ形成領域ＲNMOSにドナーとなるＡｓやＰなどのＮ型不純物イオンを、エクステンション部３６よりも深い領域に達するようにイオン注入し、活性化させてソース／ドレイン領域３５を形成する（図３−５）。
【００４０】
ＰＭＯＳトランジスタ形成領域ＲPMOSに形成していたレジスト５３を除去した後、再びゲート電極２３，３３が形成された半導体基板１０上の全面にレジスト５４を塗布し、ＮＭＯＳトランジスタ形成領域ＲNMOSにのみマスクを形成するようにパターニングを行う。その後、ＰＭＯＳトランジスタ形成領域ＲPMOSのゲート構造２１をマスクとして、ＰＭＯＳトランジスタ形成領域ＲPMOSにアクセプタとなるＢなどのＰ型不純物イオンを、エクステンション部２６よりも深い領域に達するようにイオン注入し、活性化させてソース／ドレイン領域２５を形成する（図３−６）。
【００４１】
ついで、ＮＭＯＳトランジスタ形成領域ＲNMOSに形成していたレジスト５４を除去し、ＰＭＯＳトランジスタ形成領域ＲPMOSとＮＭＯＳトランジスタ形成領域ＲNMOSのゲート構造２１，３１をマスクとして、半導体基板１０上の活性領域（ソース／ドレイン領域２５，３５）にシリコンのヤング率を下げるＡｕをイオン注入する（図３−７）。このときのＡｕイオンのドーズ量は、１×１０17〜２×１０17［ｃｍ-2］とする。Ａｕのイオン注入後、注入したイオンを活性化させることによって、図１に示される半導体装置が得られる。その後、層間絶縁膜を半導体基板１０上の全面に形成し、公知の方法によって配線構造を形成していく。
【００４２】
なお、上述した説明では、ソース／ドレイン領域２５，３５を形成した後に、Ａｕイオンを半導体基板１０表面にイオン注入しているが、図３−２〜図３−３で示されるようにＰＭＯＳトランジスタ形成領域ＲPMOSとＮＭＯＳトランジスタ形成領域ＲNMOSにそれぞれエクステンション部２６，３６を形成した後に、Ａｕイオンを活性領域にイオン注入するようにしてもよい。この実施の形態３によっても、実施の形態１と同様の効果を得ることができる。
【００４３】
実施の形態４．
＜１１０＞チャネルのＰＭＯＳトランジスタは、チャネル方向に圧縮応力が印加されると移動度が向上する。また、シリコンにＮを添加するとヤング率が大きくなることが知られている。そこで、この実施の形態４では、ＰＭＯＳトランジスタの活性領域にＮを導入してヤング率を大きくさせ、素子分離絶縁膜によって起因する応力をＰＭＯＳトランジスタのチャネルに効率良く伝えることができる半導体装置とその製造方法について説明する。なお、半導体装置の構造は、基本的には実施の形態１の図１において、ＰＭＯＳトランジスタ形成領域ＲPMOSにＡｕではなく、Ｎを導入した点が異なる。その他の構成は、同一であるので、その説明を省略する。
【００４４】
つぎに、このような半導体装置の製造方法について説明する。なお、実施の形態１の図２−５までの製造方法は同一であるので、その説明を省略し、それ以後の製造方法について説明する。図４は、この発明にかかる半導体装置の実施の形態４の製造手順の一例を模式的に示す断面図である。
【００４５】
実施の形態１の図２−１〜図２−５に示したように、素子分離絶縁膜１１で区画された所定の領域にＮ型ウェル１２とＰ型ウェル１３を形成したＰ型シリコン基板などの半導体基板１０上にゲート絶縁膜となる第１の絶縁層４１と、ゲート電極２３，３３を形成する。なお、このときゲート電極２３，３３は、チャネル方向が＜１１０＞となるように形成される。また、半導体基板１０のＮＭＯＳトランジスタ形成領域ＲNMOSにＡｓやＰなどのドナーとなるＮ型不純物をイオン注入してエクステンション部３６を形成した後、Ａｕをイオン注入する。さらに、ＮＭＯＳトランジスタ形成領域ＲNMOSのみをレジストでマスクし、ＰＭＯＳトランジスタ形成領域ＲPMOSにＢなどのアクセプタとなるＰ型不純物をイオン注入してエクステンション部２６を形成する。
【００４６】
引き続いて、ゲート電極２３をマスクとして、ＰＭＯＳトランジスタ形成領域ＲPMOSにシリコンのヤング率を上げるＮをイオン注入し、注入したイオンを活性化させる（図４）。このときのＮイオンのドーズ量は、１×１０14〜１×１０15［ｃｍ-2］とする。
【００４７】
その後は、実施の形態１の図２−７〜図２−９で説明した手順で、ＰＭＯＳトランジスタ形成領域ＲPMOSとＮＭＯＳトランジスタ形成領域ＲNMOSにそれぞれソース／ドレイン領域２５，３５が形成され、図１に示されるような半導体装置が得られる。また、その後、層間絶縁膜を半導体基板１０上の全面に形成し、公知の方法によって配線構造を形成していく。
【００４８】
なお、上述した説明では、ＮＭＯＳトランジスタ形成領域ＲNMOSにエクステンション部３６を形成し、Ａｕをイオン注入した後に、ＰＭＯＳトランジスタ形成領域ＲPMOSにエクステンション部２６を形成し、Ｎをイオン注入した場合を説明したが、この順番は逆でもよい。また、エクステンション部２６，３６を形成した後に、ソース／ドレイン領域３５を形成し、その後に、ＮＭＯＳトランジスタ形成領域ＲNMOSの活性領域にはＡｕをイオン注入し、ＰＭＯＳトランジスタ形成領域ＲPMOSの活性領域にはＮをイオン注入してもよい。さらに、素子分離絶縁膜１１によってＮＭＯＳトランジスタ形成領域ＲNMOSにかかる応力が、トランジスタ特性の変調を引き起こさない程度であれば、上記のＮＭＯＳトランジスタ形成領域ＲNMOSの活性領域にＡｕをイオン注入しなくてもよい。
【００４９】
この実施の形態４によれば、硬いソース／ドレイン領域２５を有するＰＭＯＳトランジスタで、活性領域のヤング率を上げて、活性領域を機械的に硬くするようにした。その結果、素子分離絶縁膜１１に起因する圧縮応力が効率良くチャネル領域に伝わり、ソース領域からドレイン領域に向かう電流方向のチャネル移動度の向上を図ることができるという効果を有する。
【産業上の利用可能性】
【００５０】
以上のように、この発明にかかる半導体装置は、微細化の進んだ半導体集積回路に有用である。
【図面の簡単な説明】
【００５１】
【図１】この発明による半導体装置の断面構造の一例を模式的に示す図である。
【図２−１】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その１）。
【図２−２】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その２）。
【図２−３】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その３）。
【図２−４】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その４）。
【図２−５】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その５）。
【図２−６】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その６）。
【図２−７】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その７）。
【図２−８】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その８）。
【図２−９】この発明による半導体装置の製造手順の一例を模式的に示す断面図である（その９）。
【図３−１】この発明による半導体装置の実施の形態３の製造手順の一例を模式的に示す断面図である（その１）。
【図３−２】この発明による半導体装置の実施の形態３の製造手順の一例を模式的に示す断面図である（その２）。
【図３−３】この発明による半導体装置の実施の形態３の製造手順の一例を模式的に示す断面図である（その３）。
【図３−４】この発明による半導体装置の実施の形態３の製造手順の一例を模式的に示す断面図である（その４）。
【図３−５】この発明による半導体装置の実施の形態３の製造手順の一例を模式的に示す断面図である（その５）。
【図３−６】この発明による半導体装置の実施の形態３の製造手順の一例を模式的に示す断面図である（その６）。
【図３−７】この発明による半導体装置の実施の形態３の製造手順の一例を模式的に示す断面図である（その７）。
【図４】この発明による半導体装置の実施の形態４の製造手順の一例を模式的に示す断面図である。
【図５】半導体装置のトランジスタ特性に影響を及ぼす素子分離絶縁膜に起因する応力を模式的に示す図である。
【符号の説明】
【００５２】
１０  半導体基板
１１  素子分離絶縁膜
１２  Ｎ型ウェル
１３  Ｐ型ウェル
２０  ＰＭＯＳトランジスタ
２１，３１  ゲート構造
２２，３２  ゲート絶縁膜
２３，３３  ゲート電極
２４，３４  サイドウォール
２５，３５  ソース／ドレイン領域
２６，３６  エクステンション部
３０  ＮＭＯＳトランジスタ
【図１】
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【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図２−５】
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【図２−６】
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【図２−７】
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【図２−８】
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【図２−９】
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【図３−１】
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【図３−２】
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【図３−３】
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【図３−４】
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【図３−５】
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【図３−６】
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【図３−７】
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【図４】
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【図５】
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