(57)【要約】【課題】埋め込み酸化膜上のＳＯＩ層にＭＯＳトランジスタ素子が形成されてなる半導体装置の製造方法であって、製造プロセスに起因する重金属等の汚染を十分に低減した、高い信頼性を有する半導体装置の製造方法を提供する。【解決手段】第１シリコン基板１０に、ゲート酸化膜１１を形成するゲート酸化膜形成工程と、ゲート酸化膜１１上に、ゲート電極膜１２を形成するゲート電極膜形成工程と、ゲート電極膜形成工程後、第１シリコン基板１０の第２面側を除去して、第１シリコン基板１０を薄くする基板薄膜化工程と、基板薄膜化工程後、熱処理により、第１シリコン基板１０と第２シリコン基板２０を貼り合わせる基板貼り合わせ工程と、基板貼り合わせ工程後、ゲート電極膜１２とゲート酸化膜１１を加工するパターニング工程とを有してなる半導体装置１００の製造方法とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
埋め込み酸化膜上のＳＯＩ層にＭＯＳトランジスタ素子が形成されてなる半導体装置の製造方法であって、
前記ＳＯＩ層となる第１シリコン基板の第１面上に、前記ＭＯＳトランジスタ素子のゲート酸化膜を形成するゲート酸化膜形成工程と、
前記ゲート酸化膜上に、前記ＭＯＳトランジスタ素子のゲート電極膜を形成するゲート電極膜形成工程と、
前記ゲート電極膜形成工程後、前記第１シリコン基板の第２面側を除去して、第１シリコン基板を所定厚さに薄くする基板薄膜化工程と、
前記基板薄膜化工程後、前記埋め込み酸化膜となる酸化膜が形成された第２シリコン基板上に前記第１シリコン基板の第２面側を重ね合わせ、熱処理により、第１シリコン基板と第２シリコン基板を貼り合わせる基板貼り合わせ工程と、
前記基板貼り合わせ工程後、前記ゲート電極膜と前記ゲート酸化膜を所定パターンに加工するパターニング工程とを有してなることを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート電極膜形成工程前に、
前記第１シリコン基板の第１面側からヘリウム（Ｈｅ），ネオン（Ｎｅ），アルゴン（Ａｒ），クリプトン（Ｋｒ），キセノン（Ｘｅ）のいずれかの希ガスイオンを所定の深さにイオン注入する希ガスイオン注入工程と、
前記ゲート電極膜形成工程後に、前記第１シリコン基板を水素ガス（Ｈ２）中で熱処理する水素ガスアニール工程とを有してなり、
前記基板薄膜化工程において、前記第１シリコン基板を前記希ガスイオンのイオン注入深さで分割して、第１シリコン基板の第２面側を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート電極膜形成工程後に、
前記第１シリコン基板の第２面側の所定方位からチャネリングの生じる条件で水素イオン（Ｈ＋）を所定の深さにイオン注入するチャネリング水素イオン注入工程を有してなり、
前記基板薄膜化工程において、前記第１シリコン基板を前記水素イオンのチャネリングイオン注入深さで分割して、第１シリコン基板の第２面側を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極膜形成工程後に、
前記第１シリコン基板の第１面側から水素イオン（Ｈ＋）を所定の深さにイオン注入する水素イオン注入工程を有してなり、
前記基板薄膜化工程において、前記第１シリコン基板を前記水素イオン注入深さで分割して、第１シリコン基板の第２面側を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ＳＯＩ層の厚さが、１μｍ以下であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、埋め込み酸化膜上のＳＯＩ（Silicon On Insulator）層にＭＯＳトランジスタ素子が形成されてなる半導体装置の製造方法であって、製造プロセスに起因する重金属等の汚染を低減することのできる半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタ素子の高速化や高集積化のために、埋め込み酸化膜を有するＳＯＩ（Silicon On Insulator）構造の半導体基板（ＳＯＩ基板）が用いられている。このＳＯＩ基板にＭＯＳトランジスタ素子を形成するにあたって、製造プロセスに起因する重金属等の汚染を低減することのできるＳＯＩ基板の製造方法が、例えば、特許２９９８７２４号公報（特許文献１）と特許３４８４９６１号公報（特許文献２）に開示されている。
【０００３】
特許文献１に開示されたＳＯＩ基板の製造方法では、ＳＯＩ層となる第１シリコン（Ｓｉ）基板として、表面近傍に無欠陥領域（ＤＺ）が存在する基板、例えば水素アニール基板、イントリンシックゲッタリング（ＩＧ）基板又はエピタキシャル基板を準備する。この、第１Ｓｉ基板の表面に埋め込み酸化膜となる酸化膜を形成し、ＳＯＩ層として使用する部位と使用しない部位を後工程において剥離し易いように、予め水素イオン（Ｈ＋）を所定の深さにイオン注入しておく。次に、支持基板となる第２シリコン（Ｓｉ）基板を準備し、第１Ｓｉ基板の酸化膜と第２Ｓｉ基板を対向するようにして重ね合わせ、これらを室温で貼り合わせる。次に、上記貼り合わせ基板を熱処理し、第１Ｓｉ基板のＨ＋イオン注入領域にボイドを形成した後、第１Ｓｉ基板を分割して、埋め込み酸化膜上のＳＯＩ層のみを残す。これによって、ＳＯＩ層が無欠陥領域（ＤＺ）となるようなＳＯＩ基板が製造され、このＳＯＩ層にＭＯＳトランジスタ素子を形成する。
【０００４】
特許文献２に開示されたＳＯＩ基板の製造方法では、ＳＯＩ層となる第１シリコン（Ｓｉ）基板の表面に埋め込み酸化膜となる酸化膜を形成し、ＳＯＩ層として使用する部位と使用しない部位を後工程において剥離し易いように、予め水素イオン（Ｈ＋）を所定の深さにイオン注入しておく。また、支持基板となる第２シリコン（Ｓｉ）基板上に、ゲッタリングのための多結晶シリコン（Ｓｉ）膜を予め形成しておく。以上の準備をした第１Ｓｉ基板の酸化膜と第２Ｓｉ基板の多結晶Ｓｉ膜を対向するようにして重ね合わせ、熱処理により、これらを貼り合わせる。これによって、埋め込み酸化膜の直下にゲッタリングのための多結晶Ｓｉ膜が形成されたＳＯＩ基板ができる。次に、上記貼り合わせ基板を窒素雰囲気中で熱処理し、第１Ｓｉ基板をＨ＋イオン注入深さで分割して、埋め込み酸化膜上のＳＯＩ層のみを残す。以上のようにして製造されたＳＯＩ基板を用いれば、ＳＯＩ層にＭＯＳトランジスタ素子を形成する際に、埋め込み酸化膜の直下にある多結晶Ｓｉ膜で、重金属等をゲッタリングすることができる。
【特許文献１】特許２９９８７２４号公報
【特許文献２】特許３４８４９６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示された方法で製造されるＳＯＩ基板は、ＳＯＩ層が無欠陥領域となっている。しかしながらこのようなＳＯＩ基板であっても、ＳＯＩ層にＭＯＳトランジスタ素子を形成する際の製造プロセスに起因する重金属等の汚染は、ゲッタリング層を有していないため、防止することができない。
【０００６】
また、特許文献２に開示された方法で製造されるＳＯＩ基板は、埋め込み酸化膜の直下にゲッタリングのための多結晶Ｓｉ膜を有しているため、これを用いてＭＯＳトランジスタ素子を形成する際の製造プロセスに起因するＳＯＩ層の汚染を防止出来る場合もある。しかしながら当該ＳＯＩ基板では、ゲッタリングのための多結晶Ｓｉ膜が埋め込み酸化膜の直下に形成されているため、酸化膜中の拡散速度が著しく遅い鉄（Ｆｅ）やニッケル（Ｎｉ）等の重金属汚染については、ＳＯＩ層からの拡散が埋め込み酸化膜によってブロックされる。このため、ＦｅやＮｉ等の重金属の汚染については、上記多結晶Ｓｉ膜ではゲッタリング効果が得られない。
【０００７】
そこで本発明は、埋め込み酸化膜上のＳＯＩ層にＭＯＳトランジスタ素子が形成されてなる半導体装置の製造方法であって、製造プロセスに起因する重金属等の汚染を十分に低減した、高い信頼性を有する半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
請求項１に記載の発明は、埋め込み酸化膜上のＳＯＩ層にＭＯＳトランジスタ素子が形成されてなる半導体装置の製造方法であって、前記ＳＯＩ層となる第１シリコン基板の第１面上に、前記ＭＯＳトランジスタ素子のゲート酸化膜を形成するゲート酸化膜形成工程と、前記ゲート酸化膜上に、前記ＭＯＳトランジスタ素子のゲート電極膜を形成するゲート電極膜形成工程と、前記ゲート電極膜形成工程後、前記第１シリコン基板の第２面側を除去して、第１シリコン基板を所定厚さに薄くする基板薄膜化工程と、前記基板薄膜化工程後、前記埋め込み酸化膜となる酸化膜が形成された第２シリコン基板上に前記第１シリコン基板の第２面側を重ね合わせ、熱処理により、第１シリコン基板と第２シリコン基板を貼り合わせる基板貼り合わせ工程と、前記基板貼り合わせ工程後、前記ゲート電極膜と前記ゲート酸化膜を所定パターンに加工するパターニング工程とを有してなることを特徴としている。
【０００９】
ＭＯＳトランジスタ素子において、製造プロセスに起因した重金属等の汚染が最も問題となるのは、ゲート酸化膜への汚染物質の混入である。ＭＯＳトランジスタ素子のゲート酸化膜へ汚染物質が混入すると、素子特性が劣化し易く、ＭＯＳトランジスタ素子の信頼性が低下する。
【００１０】
このため、上記半導体装置の製造方法では、ＭＯＳトランジスタ素子を形成するにあたって、ＭＯＳトランジスタ素子のゲート電極膜形成工程までに必要な各工程を第１シリコン基板で実施し、第１シリコン基板にＭＯＳトランジスタ素子の構成要素の一部とゲート酸化膜およびゲート電極膜を予め作り込んでおく。この段階までの上記各工程は、ＦｅやＮｉ等の重金属の拡散障害となる埋め込み酸化膜がないバルク状態の第１シリコン基板で実施されるため、半導体装置の製造において一般的に用いられる種々のゲッタリング方法が利用可能である。例えば、ＭＯＳトランジスタ素子を形成しない第１シリコン基板の第２面（裏面）側に、ゲッタリング層を形成しておけばよい。また、格子間酸素を核にして析出させた結晶欠陥層であるＩＧ（Intrinsic Gettering）層を、第１シリコン基板にゲッタリング層として形成しておいてもよい。
【００１１】
このように、上記半導体装置の製造方法においては、原石や製造プロセスに起因する重金属等の汚染を十分に低減した状態で、ＭＯＳトランジスタ素子の特性に最も影響するゲート酸化膜を作り込んだ後、ゲート酸化膜上にゲート電極膜を形成して、ゲート酸化膜を保護する。次に、以上のように準備した第１シリコン基板の第２面側を除去して、所定のＳＯＩ層厚さに薄くした後、埋め込み酸化膜となる酸化膜が形成された第２シリコン基板に貼り合わせる。これによって、埋め込み酸化膜上のＳＯＩ層にＭＯＳトランジスタ素子のゲート電極膜までが形成された、ＭＯＳトランジスタ素子の形成途中状態にある貼り合わせＳＯＩ基板となる。
【００１２】
次に、ゲート電極膜とゲート酸化膜を所定パターンに加工すると共に、ＭＯＳトランジスタ素子の完成に必要な各工程を実施して、ＭＯＳトランジスタ素子の残りの構成要素を作り込む。尚、ＭＯＳトランジスタ素子のゲート電極膜が形成された後では、一般的に、ゲート電極膜形成工程以降において実施する各工程で製造プロセスに起因した重金属等の汚染があっても、ＭＯＳトランジスタ素子の特性にはほとんど影響することはない。
【００１３】
以上のようにして、上記半導体装置の製造方法は、埋め込み酸化膜上のＳＯＩ層にＭＯＳトランジスタ素子が形成されてなる半導体装置の製造方法であって、製造プロセスに起因する重金属等の汚染を十分に低減した、高い信頼性を有する半導体装置の製造方法となっている。
【００１４】
上記半導体装置の製造方法においては、前記基板薄膜化工程として研磨工程を採用してもよいが、例えば請求項２に記載のように、前記ゲート電極膜形成工程前に、前記第１シリコン基板の第１面側からヘリウム（Ｈｅ），ネオン（Ｎｅ），アルゴン（Ａｒ），クリプトン（Ｋｒ），キセノン（Ｘｅ）のいずれかの希ガスイオンを所定の深さにイオン注入する希ガスイオン注入工程と、前記ゲート電極膜形成工程後に、前記第１シリコン基板を水素ガス（Ｈ２）中で熱処理する水素ガスアニール工程とを有してなる工程とし、前記基板薄膜化工程において、前記第１シリコン基板を前記希ガスイオンのイオン注入深さで分割して、第１シリコン基板の第２面側を除去することが好ましい。
【００１５】
上記半導体装置の製造方法では、予め希ガスイオンを高濃度で第１シリコン基板にイオン注入して希ガスイオン注入層を形成しておき、ＭＯＳトランジスタ素子のゲート電極膜形成工程までの各工程を実施した後、水素ガスアニール工程で希ガスイオン注入層をＳｉ−Ｈ結合層に置換する。これにより、次の基板薄膜化工程において、第１シリコン基板をＳｉ−Ｈ結合層で容易に剥離できるようになる。このため、研磨により第１シリコン基板の第２面側を除去する場合に較べて製造が容易となり、製造コストを低減することができる。
【００１６】
また、請求項３に記載のように、前記ゲート電極膜形成工程後に、前記第１シリコン基板の第２面側の所定方位からチャネリングの生じる条件で水素イオン（Ｈ＋）を所定の深さにイオン注入するチャネリング水素イオン注入工程を有してなる工程とし、前記基板薄膜化工程において、前記第１シリコン基板を前記水素イオンのチャネリングイオン注入深さで分割して、第１シリコン基板の第２面側を除去するようにしてもよい。
【００１７】
上記半導体装置の製造方法では、第１シリコン基板にＭＯＳトランジスタ素子のゲート電極膜形成工程までの各工程を実施した後、水素イオン（Ｈ＋）を第２面側からチャネリングによりイオン注入して、Ｓｉ−Ｈ結合層を形成する。従って、これによっても次の基板薄膜化工程において第１シリコン基板をＳｉ−Ｈ結合層で容易に剥離でき、研磨により除去する場合に較べて製造コストを低減することができる。
【００１８】
さらに、請求項４に記載のように、前記ゲート電極膜形成工程後に、前記第１シリコン基板の第１面側から水素イオン（Ｈ＋）を所定の深さにイオン注入する水素イオン注入工程を有してなる工程とし、前記基板薄膜化工程において、前記第１シリコン基板を前記水素イオン注入深さで分割して、第１シリコン基板の第２面側を除去するようにしてもよい。
【００１９】
この場合にも、第１シリコン基板にＳｉ−Ｈ結合層が形成されるため、次の基板薄膜化工程において第１シリコン基板をＳｉ−Ｈ結合層で容易に剥離でき、研磨により除去する場合に較べて製造コストを低減することができる。
【００２０】
特に請求項５に記載のように、前記ＳＯＩ層の厚さが、１μｍ以下である場合に好適である。
【００２１】
従来の半導体装置の製造方法のように、埋め込み酸化膜を有するＳＯＩ基板を先に準備して、そのＳＯＩ層にＭＯＳトランジスタ素子を形成する場合には、埋め込み酸化膜下の支持基板にゲッタリング層を形成すると、前述したように十分なゲッタリング効果が得られない。また、埋め込み酸化膜上のＳＯＩ層にゲッタリング層を形成すると、特にＳＯＩ層が１μｍ以下の薄い厚さの場合には、ゲッタリング層がＭＯＳトランジスタ素子の素子特性に悪影響及ぼす。
【００２２】
一方、上記半導体装置の製造方法は、先に説明したように、ＭＯＳトランジスタ素子のゲート電極膜形成工程までに必要な各工程を一般的なゲッタリング方法が適用された第１シリコン基板で実施することにより、素子特性に最も影響するゲート酸化膜への汚染物質の混入を防止する。従って、最終的にＳＯＩ層の厚さを１μｍ以下に薄くする場合であっても、ゲッタリング層はＳＯＩ層に残らないため、ゲッタリング層がＭＯＳトランジスタ素子の素子特性に悪影響及ぼすことはない。また、前記各Ｓｉ−Ｈ結合層を用いた第１シリコン基板の分割方法を採用することで、ＳＯＩ層の厚さが１μｍ以下の半導体装置であっても、製造コストの増大を抑制することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００２４】
図１〜図３は、本発明による半導体装置の製造方法の一例で、図３（ｃ）に示す半導体装置１００の製造工程別断面図である。
【００２５】
図３（ｃ）に示す半導体装置１００は、埋め込み酸化膜２１上のＳＯＩ（Silicon On Insulator）層１０にＭＯＳトランジスタ素子が形成されてなる半導体装置である。尚、埋め込み酸化膜２１下の符号２０は支持基板であり、図３（ｃ）では、ＭＯＳトランジスタ素子の構成要素を代表して、ゲート酸化膜１１、ゲート電極１２、ソース拡散領域１３およびドレイン拡散領域１４が示されている。
【００２６】
半導体装置１００を製造するにあたって、図３（ｃ）のＳＯＩ層１０となる、図１（ａ）に示す第１シリコン（Ｓｉ）基板１０を準備する。第１シリコン基板１０は、単結晶バルクのシリコン（Ｓｉ）基板からなり、例えば、ＣＺ（チョクラルスキー）法により作成されたボロン（Ｂ）をドーパントとするＰ導電型のＳｉ基板で、結晶面方位が＜１００＞であり、抵抗率１〜５０Ωｃｍ、初期酸素濃度１．５×１０１８以下のものを用いる。
【００２７】
ＭＯＳトランジスタ素子において、製造プロセスに起因した重金属等の汚染が最も問題となるのは、図３（ｃ）のゲート酸化膜１１への汚染物質の混入である。ＭＯＳトランジスタ素子のゲート酸化膜１１へ汚染物質が混入すると、素子特性が劣化し易く、ＭＯＳトランジスタ素子の信頼性が低下する。
【００２８】
このため、以下に示す半導体装置１００の製造方法では、ＭＯＳトランジスタ素子を形成するにあたって、ＭＯＳトランジスタ素子のゲート電極膜形成工程までに必要な各工程（例えば、ウエル形成工程や閾値電圧調整工程）を、支持基板（第２シリコン基板）２０貼り合わせ前の図１（ａ）に示す第１シリコン基板１０で実施する。尚、図１（ａ）おいて、符号Ｓ１がＭＯＳトランジスタ素子の形成される第１シリコン基板１０の第１面側であり、符号Ｓ２が後で除去される第１シリコン基板１０の第２面側である。
【００２９】
次に、図１（ｂ）に示すゲート酸化膜形成工程において、第１シリコン基板１０の第１面Ｓ１上に、ＭＯＳトランジスタ素子のゲート酸化膜１１を形成する。
【００３０】
次に、図１（ｃ）に示すゲート電極膜形成工程において、ゲート酸化膜１１上に、多結晶シリコン（Ｓｉ）からなるＭＯＳトランジスタ素子のゲート電極膜１２を形成する。
【００３１】
尚、上記図１（ｃ）に示すゲート電極膜形成工程までの工程は、ＭＯＳトランジスタ素子を有する半導体装置で通常用いられる製造工程の前半部分である。
【００３２】
以上のようにして、図１（ａ）〜（ｃ）に示す工程では、第１シリコン基板１０にＭＯＳトランジスタ素子の構成要素の一部（例えば図示していないウエル）とゲート酸化膜１１およびゲート電極膜１２を予め作り込んでおく。この段階までの上記各工程は、ＦｅやＮｉ等の重金属の拡散障害となる図３（ｃ）の埋め込み酸化膜２１がないバルク状態の図１（ａ）に示す第１シリコン基板１０で実施されるため、半導体装置の製造において一般的に用いられる種々のゲッタリング方法が利用可能である。例えば、ＭＯＳトランジスタ素子を形成しない第１シリコン基板１０の第２面（裏面）Ｓ２側に、ゲッタリング層を形成しておけばよい。また、格子間酸素を核にして析出させた結晶欠陥層であるＩＧ（Intrinsic Gettering）層を、第１シリコン基板１０にゲッタリング層として後で除去する位置に形成しておいてもよい。
【００３３】
このように、図１（ａ）〜（ｃ）に示す工程においては、原石や製造プロセスに起因する重金属等の汚染を十分に低減した状態で、ＭＯＳトランジスタ素子の特性に最も影響するゲート酸化膜１１を図１（ｂ）に示す工程で作り込んだ後、ゲート酸化膜１１上にゲート電極膜１２を図１（ｃ）に示す工程で形成して、ゲート酸化膜１１を保護する。
【００３４】
次に、図２（ａ）に示すように、第１シリコン基板１０の第２面Ｓ２側を除去するため、接着剤３１を介して、第１シリコン基板１０のゲート電極膜１２上に、一時保持基板３０を接着する。
【００３５】
次に、図２（ｂ）に示す基板薄膜化工程において、研磨により第１シリコン基板１０の第２面Ｓ２側を除去して、第１シリコン基板１０を所定のＳＯＩ層厚さに薄くする。尚、研磨以外に、研削やエッチングを用いても良い。
【００３６】
次に、図３（ａ）に示すように、図３（ｃ）の埋め込み酸化膜２１となる酸化膜２１が形成された第２シリコン基板２０上に、第１シリコン基板１０の第２面側を重ね合わせる。例えば、図３（ａ）に示す酸化膜２１が形成された第２シリコン基板２０には、単結晶バルクのＳｉ基板表面に熱酸化により厚さ０．４μｍの酸化膜が形成された基板を用いる。
【００３７】
次に、一時保持基板３０および接着剤３１を除去した後、図３（ｂ）に示す基板貼り合わせ工程において、窒素雰囲気中で１１００℃に加熱して２〜５時間熱処理することにより、酸化膜２１を介して第１シリコン基板１０と第２シリコン基板２０を貼り合わせる。これによって、埋め込み酸化膜２１上のＳＯＩ層１０にＭＯＳトランジスタ素子のゲート酸化膜１１とゲート電極膜１２までが形成された、図３（ｃ）に示すＭＯＳトランジスタ素子の形成途中状態にある貼り合わせＳＯＩ基板となる。
【００３８】
また、図３（ａ）に示す一時保持基板３０および接着剤３１が付いたままの第１シリコン基板１０を、窒素雰囲気中で６００℃に加熱して３０分間熱処理することにより、酸化膜２１が形成された第２シリコン基板２０に仮貼り付けしてもよい。接着剤３１に紫外線で接着力が低下する材料を用い、一時保持基板３０に紫外線を透過するガラス基板を用いれば、６００℃で３０分間熱処理された接着剤３１であっても、紫外線照射により簡単に除去することができる。更に十分な貼り合わせ強度が必要な場合は、その後、窒素雰囲気中で１１００℃に加熱して２〜５時間熱処理する。
【００３９】
次に、図３（ｃ）に示すパターニング工程において、ゲート電極膜１２とゲート酸化膜１１を所定パターンに加工する。また、ソース拡散領域１３とドレイン拡散領域１４をイオン注入により形成する。また、層間絶縁膜や配線層を形成して、ＳＯＩ構造の半導体装置１００を完成する。尚、上記図３（ｃ）以降の工程は、ＭＯＳトランジスタ素子を有する半導体装置で通常用いられる製造工程の後半部分である。
【００４０】
以上のように、ゲート電極膜１２とゲート酸化膜１１を所定パターンに加工すると共に、ＭＯＳトランジスタ素子の完成に必要な各工程を実施して、ＭＯＳトランジスタ素子の残りの構成要素を作り込んで、図３（ｃ）に示す半導体装置１００が完成する。上記半導体装置１００の製造方法においては、図１（ｃ）に示すＭＯＳトランジスタ素子のゲート電極膜１２が形成された後では、一般的に、図１（ｃ）のゲート電極膜形成工程以降において実施する各工程で製造プロセスに起因した重金属等の汚染があっても、ＭＯＳトランジスタ素子の特性にはほとんど影響することはない。
【００４１】
以上のようにして、図１〜図３に示した半導体装置１００の製造方法は、埋め込み酸化膜２１上のＳＯＩ層１０にＭＯＳトランジスタ素子が形成されてなる半導体装置の製造方法であって、製造プロセスに起因する重金属等の汚染を十分に低減した高い信頼性を有する半導体装置の製造方法となっている。
【００４２】
上記図１〜図３の半導体装置１００の製造方法では、第１シリコン基板１０を薄くするために、図２（ｂ）の基板薄膜化工程として研磨工程を採用していた。以下では、上記図１〜図３に示した半導体装置１００の製造方法を基にして、研磨工程に代えて剥離を用いた、より好ましい製造方法について説明する。
【００４３】
図４と図５は、上記研磨工程に代わる製造方法の一例を説明する図で、上記と同じ図３（ｃ）の半導体装置１００の製造途中における工程断面図である。
【００４４】
図４と図５による半導体装置１００の製造方法では、最初に、図４（ａ）に示す希ガスイオン注入工程を実施する。すなわち、ＭＯＳトランジスタ素子の形成に必要な各工程を実施する前に、第１シリコン基板１０の第１面Ｓ１側にイオン注入のための一時保護膜４０を形成し、第１シリコン基板１０の第１面Ｓ１側からヘリウム（Ｈｅ），ネオン（Ｎｅ），アルゴン（Ａｒ），クリプトン（Ｋｒ），キセノン（Ｘｅ）のいずれかの希ガスイオンを、図３（ｃ）のＳＯＩ層１０厚さに対応した所定の深さにイオン注入する。これによって、図４（ａ）に示すように、ＳＯＩ層１０厚さに対応した所定の深さに、希ガスイオン注入層Ｘ１が形成される。
【００４５】
例えば、図１（ａ）において説明したＣＺ法による単結晶バルクのＳｉ基板を第１シリコン基板１０として用い、このＳｉ基板表面に、一時保護膜４０として熱酸化により厚さ０．４μｍの酸化膜を形成する。次いで、このＳｉ基板に所望の深さにＨｅイオン注入層Ｘ１を形成するために、例えば７０ｋｅＶの電圧を印加して、Ｈｅイオンをドーズ量１×１０１６ａｔｏｍｓ／ｃｍ２でイオン注入して、Ｈｅイオン注入層Ｘ１を形成する。イオン注入する元素としては、基板の単結晶Ｓｉと反応しない希ガスであれば、上記Ｎｅ、Ａｒ、Ｋｒ、Ｘｅのいずれかでもよいが、イオン注入によるダメージを考慮すれば軽元素のＨｅ、Ｎｅが適切である。
【００４６】
次に、一時保護膜４０をエッチング除去し、図４（ｂ）に示す希ガス（Ｈｅ）イオン注入層Ｘ１が形成された第１シリコン基板１０に対して、図１（ａ）において説明したように、ＭＯＳトランジスタ素子のゲート電極膜形成工程までに必要な各工程を実施する。尚、図４（ｂ）に示す第１シリコン基板１０においても、前述したように、ＩＧ層等のゲッタリング層を希ガスイオン注入層Ｘ１より下の第２面Ｓ２側に形成しておき、原石や製造プロセスに起因する重金属等の汚染を十分に低減する。
【００４７】
次に、図４（ｃ）に示すように、ＭＯＳトランジスタ素子のゲート酸化膜１１とゲート電極膜１２を、図１（ｂ）および図１（ｃ）と  同様にして第１シリコン基板１０の第１面Ｓ１上に形成する。
【００４８】
次に、図４（ｄ）に示す水素ガスアニール工程において、第１シリコン基板１０を水素ガス（Ｈ２）雰囲気中で、剥離が生じない５００℃以下の温度に加熱して、１〜２時間熱処理してアニール処理する。これにより、希ガス（Ｈｅ）イオン注入層Ｘ１に接するＳｉ領域に水素（Ｈ）と結合させた層を形成して、希ガス（Ｈｅ）イオン注層Ｘ１をＳｉ−Ｈ結合層Ｄ１に置換する。
【００４９】
以上の図４（ａ）〜（ｄ）に示す工程では、図４（ａ）に示すように予め希ガスイオンを高濃度で第１シリコン基板１０にイオン注入して希ガス（Ｈｅ）イオン注入層Ｘ１を形成しておき、図４（ｃ）に示すＭＯＳトランジスタ素子のゲート電極膜１２形成工程までの各工程を実施した後、図４（ｄ）に示す水素ガスアニール工程で希ガス（Ｈｅ）イオン注層Ｘ１をＳｉ−Ｈ結合層Ｄ１に置換する。これにより、次の図５（ｂ）に示す基板薄膜化工程において、第１シリコン基板１０をＳｉ−Ｈ結合層Ｄ１で容易に剥離できるようになる。
【００５０】
次に、図５（ａ）に示すように、図２（ａ）と同様にして、第１シリコン基板１０の第２面Ｓ２側を除去するため、接着剤３１を介して、第１シリコン基板１０のゲート電極膜１２上に、一時保持基板３０を接着する。
【００５１】
次に、図５（ｂ）に示す基板薄膜化工程において、Ｓｉ−Ｈ結合層Ｄ１すなわち図４（ａ）に示す希ガスイオンのイオン注入深さ（希ガスイオン注入層Ｘ１）で、単結晶バルクの第１シリコン基板１０を剥離して２つに分割し、第１シリコン基板１０の第２面Ｓ２側を除去する。この第１シリコン基板１０の剥離は、例えば、窒素雰囲気で６００℃に加熱して３０分アニールすることにより、Ｓｉ−Ｈ結合層Ｄ１での剥離が容易になる。
【００５２】
次に、第１シリコン基板１０の剥離面を軽く研磨した後、図３（ａ）〜（ｃ）と同様の工程を用いて、図３（ｃ）に示す半導体装置１００を完成させる。
【００５３】
以上の図４と図５で説明した製造方法により、製造プロセスに起因する重金属等の汚染を十分に低減した、高い信頼性を有する半導体装置１００が製造されることは、言うまでもない。また、図４と図５で説明した製造方法は、図１〜図３で説明した研磨により第１シリコン基板１０の第２面Ｓ２側を除去する製造方法に較べて、製造が容易となり、製造コストを低減することができる。
【００５４】
図６と図７は、それぞれ、剥離を用いた別の製造方法の例を説明する図で、上記と同じ図３（ｃ）の半導体装置１００の製造途中における工程断面図である。
【００５５】
図６は、図１（ａ）〜（ｃ）に示した工程後に実施する工程で、チャネリング水素イオン注入工程を示す図である。図６のチャネリング水素イオン注入工程においては、図１（ｃ）のゲート電極膜１２形成工程後に、単結晶バルクの第１シリコン基板１０における第２面Ｓ２側の所定方位からチャネリングの生じる条件で水素イオン（Ｈ＋）を所定の深さにイオン注入する。例えば、チャネリングの生じる条件で、Ｈ＋イオンをドーズ量６×１０１６ａｔｏｍｓ／ｃｍ２イオン注入する。これによっても、図４（ｄ）におけるＳｉ−Ｈ結合層Ｄ１と同様の、水素イオン（Ｈ＋）注入層であるＳｉ−Ｈ結合層Ｄ２が所望の深さに形成される。
【００５６】
以下、図５（ａ），（ｂ）および図３（ａ）〜（ｃ）に示した工程を用いることで、図３（ｃ）に示す半導体装置１００を完成させる。この場合にも、図５（ｂ）の基板薄膜化工程において、Ｓｉ−Ｈ結合層Ｄ２で分割して、第１シリコン基板１０の第２面Ｓ２側を容易に除去することができる。
【００５７】
上記図６の工程を利用した半導体装置の製造方法では、第１シリコン基板１０にＭＯＳトランジスタ素子のゲート電極膜１２形成工程までの各工程を実施した後、水素イオン（Ｈ＋）を第２面Ｓ２側からチャネリングによりイオン注入して、Ｓｉ−Ｈ結合層Ｄ２を形成する。従って、これによっても次の基板薄膜化工程において第１シリコン基板１０をＳｉ−Ｈ結合層Ｄ２で容易に剥離でき、研磨により除去する場合に較べて製造コストを低減することができる。
【００５８】
図７も、図１（ａ）〜（ｃ）に示した工程後に実施する工程で、水素イオン注入工程を示す図である。図７の水素イオン注入工程においては、図１（ｃ）のゲート電極膜１２形成工程後に、ゲート電極膜１２を通して第１シリコン基板１０の第１面Ｓ１側から、水素イオン（Ｈ＋）を所定の深さにイオン注入する。例えば、Ｈ＋イオンをドーズ量６×１０１６ａｔｏｍｓ／ｃｍ２イオン注入する。これによっても、図４（ｄ）におけるＳｉ−Ｈ結合層Ｄ１と同様の、水素イオン（Ｈ＋）注入層であるＳｉ−Ｈ結合層Ｄ３が所望の深さに形成される。
【００５９】
以下、図５（ａ），（ｂ）および図３（ａ）〜（ｃ）に示した工程を用いることで、図３（ｃ）に示す半導体装置１００を完成させる。この場合にも、図５（ｂ）の基板薄膜化工程において、Ｓｉ−Ｈ結合層Ｄ３で分割して、第１シリコン基板１０の第２面Ｓ２側を容易に除去することができる。
【００６０】
上記図７の工程を利用した半導体装置の製造方法でも、第１シリコン基板１０にＳｉ−Ｈ結合層Ｄ３が形成されるため、次の基板薄膜化工程において第１シリコン基板１０をＳｉ−Ｈ結合層Ｄ３で容易に剥離でき、研磨により除去する場合に較べて製造コストを低減することができる。
【００６１】
尚、上記図６と図７の工程を利用した半導体装置の製造方法についても、いずれも、製造プロセスに起因する重金属等の汚染を十分に低減した高い信頼性を有する半導体装置の製造方法であることは言うまでもない。また、図６に示したチャネリング水素イオン注入工程および図７に示した水素イオン注入工程は、いずれも、図４（ａ）に示した希ガスイオン注入工程のように、ＭＯＳトランジスタ素子の形成に必要な各工程を実施する前の第１シリコン基板１０に対して実施するようにしてもよい。
【００６２】
以上に示した半導体装置１００の製造方法は、特に、図３（ｃ）に示すＳＯＩ層１０の厚さｔが、１μｍ以下である場合に好適である。
【００６３】
従来の半導体装置の製造方法のように、埋め込み酸化膜２１を有するＳＯＩ基板を先に準備して、そのＳＯＩ層１０にＭＯＳトランジスタ素子を形成する場合には、埋め込み酸化膜２１下の支持基板２０にゲッタリング層を形成しても、酸化膜中の拡散速度が著しく遅い鉄（Ｆｅ）やニッケル（Ｎｉ）等の重金属汚染については、ＳＯＩ層１０からの拡散が埋め込み酸化膜２１によってブロックされる。このため、十分なゲッタリング効果が得られない。また、埋め込み酸化膜２１上のＳＯＩ層１０にゲッタリング層を形成すると、特にＳＯＩ層１０が１μｍ以下の薄い厚さｔの場合には、ゲッタリング層がＭＯＳトランジスタ素子の素子特性に悪影響及ぼす。
【００６４】
一方、上記した半導体装置１００の製造方法は、先に説明したように、ＭＯＳトランジスタ素子のゲート電極膜１２形成工程までに必要な各工程を一般的なゲッタリング方法が適用された第１シリコン基板１０で実施することにより、素子特性に最も影響するゲート酸化膜１１への汚染物質の混入を防止する。従って、最終的にＳＯＩ層１０の厚さを１μｍ以下に薄くする場合であっても、ゲッタリング層はＳＯＩ層１０に残らないため、ゲッタリング層がＭＯＳトランジスタ素子の素子特性に悪影響及ぼすことはない。また、前記各Ｓｉ−Ｈ結合層Ｄ１〜Ｄ３を用いた第１シリコン基板１０の分割方法を採用することで、ＳＯＩ層１０の厚さが１μｍ以下の半導体装置であっても、製造コストの増大を抑制することができる。
【図面の簡単な説明】
【００６５】
【図１】本発明による半導体装置の製造方法の一例で、（ａ）〜（ｃ）は、図３（ｃ）に示す半導体装置１００の製造工程別断面図である。
【図２】本発明による半導体装置の製造方法の一例で、（ａ）、（ｂ）は、図３（ｃ）に示す半導体装置１００の製造工程別断面図である。
【図３】本発明による半導体装置の製造方法の一例で、（ａ）〜（ｃ）は、（ｃ）に示す半導体装置１００の製造工程別断面図である。
【図４】研磨工程に代わる製造方法の一例を説明する図で、（ａ）〜（ｄ）は、図３（ｃ）の半導体装置１００の製造途中における工程断面図である。
【図５】研磨工程に代わる製造方法の一例を説明する図で、（ａ），（ｂ）は、図３（ｃ）の半導体装置１００の製造途中における工程断面図である。
【図６】剥離を用いた別の製造方法の例を説明する図で、図３（ｃ）の半導体装置１００の製造途中における工程断面図である。
【図７】剥離を用いた別の製造方法の例を説明する図で、図３（ｃ）の半導体装置１００の製造途中における工程断面図である。
【符号の説明】
【００６６】
１００  半導体装置
１０  第１シリコン基板（ＳＯＩ層）
Ｓ１  第１面
Ｓ２  第２面
１１  ゲート酸化膜
１２  ゲート電極（膜）
１３  ソース拡散領域
１４  ドレイン拡散領域
２０  第２シリコン基板（支持基板）
２１  （埋め込み）酸化膜
Ｘ１  希ガスイオン注入層
Ｄ１〜Ｄ３  Ｓｉ−Ｈ結合層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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