(57)【要約】【課題】高いパッケージ密度を有し、高い生産性を有するトランジスタを、シンプルな製造工程によって製造する。【解決手段】上面を有する半導体基板に形成されたトランジスタは、第１および第２ソース／ドレイン領域と、第１および第２ソース／ドレイン領域を接続するチャネルと、チャネル内を流れる電流を制御するゲート電極とを含んでいる。ゲート電極は、ゲート溝の中に配されており、半導体基板の上面に形成されたゲート溝の下方部分に配されている。ゲート溝の上方部分は、絶縁物質によって充填されている。チャネルは、ひれ状部を含んでおり、当該ひれ状部は、畝状の形状を有している。当該畝は、第１および第２ソース／ドレイン領域を結ぶ線によって規定される方向に垂直な断面において上面と２つの側面とを有している。ゲート電極は、チャネルの上面側および２つの側面において当該チャネルを囲んでいる。【選択図】図１Ａ
2008078645.tif 000002
【特許請求の範囲】
【請求項１】
上面を有する半導体基板内に形成されたトランジスタを含む集積回路であって、
上記トランジスタは、
第１および第２ソース／ドレイン領域と、
上記第１および第２ソース／ドレイン領域を接続するチャネルと、
上記半導体基板の上面に形成され、上方溝部および下方溝部を含むゲート溝と、
上記ゲート溝の上記下方溝部に配されたゲート電極とを含み、
上記上方溝部は、絶縁物質によって充填されており、
上記ゲート電極は、上記チャネルの上面および２つの側面において当該チャネルを囲んでいることを特徴とする集積回路。
【請求項２】
上記ゲート電極は、上記ゲート溝に充填された金属を含んでいることを特徴とする請求項１に記載の集積回路。
【請求項３】
上記ゲート電極は、金属を含んでいることを特徴とする請求項２に記載の集積回路。
【請求項４】
上記第１ソース／ドレイン領域は、上記第２ソース／ドレイン領域とは異なる深さまで延びていることを特徴とする請求項１に記載の集積回路。
【請求項５】
上記第１ソース／ドレイン領域は、上記第２ソース／ドレイン領域とは異なるドーピング濃度を有していることを特徴とする請求項１に記載の集積回路。
【請求項６】
上記第１ソース／ドレイン領域は、上記第２ソース／ドレイン領域の一部を形成する第２ドープ部よりも高いドーピング濃度を有する第１ドープ部を含んでおり、
上記第２ドープ部は、上記第１ドープ部と同じ高さに配されていることを特徴とする請求項１に記載の集積回路。
【請求項７】
上記チャネルを通って、上記ゲート電極によって制御される電流が流れ、上記チャネルは、畝状の形状を有するひれ状部を含んでおり、
上記畝は、第１の方向を横切る断面において上面と２つの側面とを有しており、
上記第１の方向は、上記第１および第２ソース／ドレイン領域を結ぶ線によって規定されるものであることを特徴とする請求項１に記載の集積回路。
【請求項８】
メモリセルアレイを含む集積回路であって、
対応する蓄積素子とアクセストランジスタとを含む複数のメモリセルと、
ビット線方向に延びるビット線と、
上記ビット線と交わる第２の方向に延びるワード線と、
上記アクセストランジスタが形成されている半導体基板とを含み、
上記アクセストランジスタは、対応する蓄積素子を対応するビット線に電気的に結合させ、
上記アクセストランジスタは、ワード線によってアドレスされ、
上記アクセストランジスタは、上記半導体基板の表面近傍に配置されたドープ部と、当該ドープ部を接続するチャネル領域とを含み、
上記各ワード線の上面は、上記半導体基板の上面より下方に配されており、
上記ワード線の一部は、上記チャネル領域の上面および２つの側面において当該チャネル領域を囲んでいることを特徴とする集積回路。
【請求項９】
上記チャネル領域は、ひれ状部を含んでおり、
上記ひれ状部において、上記チャネル領域は、畝状の形状を有しており、
上記畝は、対応するワード線の１つに沿った断面において上面と２つの側面とを有していることを特徴とする請求項８に記載の集積回路。
【請求項１０】
絶縁トレンチが、上記半導体基板内に形成されており、それによって活性領域が規定されており、
上記絶縁トレンチは、隣接する活性領域を互いに絶縁し、
上記アクセストランジスタは、上記活性領域に形成されていることを特徴とする請求項８に記載の集積回路。
【請求項１１】
絶縁トレンチは、その下方部分が絶縁物質によって充填されており、
上記ワード線は、上記絶縁トレンチの上方部分を埋めるように配されていることを特徴とする請求項９に記載の集積回路。
【請求項１２】
蹄鉄状部分が上記チャネル領域の上面および２つの側面において当該チャネル領域を囲んでおり、
上記蹄鉄状部分は、上記チャネル領域の近傍において、絶縁トレンチ内に形成されており、
上記蹄鉄状部分は、導電性物質で形成されており、上記ワード線に接続されていることを特徴とする請求項８に記載の集積回路。
【請求項１３】
上記蹄鉄状部分は、上記チャネルの近傍にのみ配されており、
上記絶縁トレンチの上方部分の中央部は、絶縁物質で充填されていることを特徴とする請求項１２に記載の集積回路。
【請求項１４】
上記蓄積素子は、上記半導体基板内に形成された蓄積コンデンサを含んでいることを特徴とする請求項８に記載の集積回路。
【請求項１５】
上記蓄積素子は、上記半導体基板上に形成された蓄積コンデンサを含んでいることを特徴とする請求項８に記載の集積回路。
【請求項１６】
上記各アクセストランジスタのドープ部は、上記第１および第２ソース／ドレイン領域として機能し、
上記チャネル領域は、上記第１および第２ソース／ドレイン領域の間に形成されており、
上記アクセストランジスタは、さらに、上記チャネル領域を流れる電流を制御するゲート電極を含み、
上記ゲート電極は、対応するワード線の一部を形成していることを特徴とする請求項８に記載の集積回路。
【請求項１７】
上記ゲート電極は、上記基板表面において、上記第１および第２ソース／ドレイン領域の間を延びるゲート溝内に配されていることを特徴とする請求項１６に記載の集積回路。
【請求項１８】
上記ゲート溝の上方部分を埋める絶縁物質をさらに含むことを特徴とする請求項１７に記載の集積回路。
【請求項１９】
トランジスタを含む集積回路を形成する方法であって、
表面を有する半導体基板を供給する工程と、
上記表面を延びるゲート溝を形成する工程と、
上記表面の近傍に位置する第１および第２ソース／ドレイン領域を設ける工程と、
ゲート導電性物質の上面が、上記半導体基板の上面よりも下方に配されることにより、ゲート電極が形成されるように、ゲート導電性物質を供給する工程と、
上記ゲート溝の上方部分を絶縁物質で充填する工程とを含み、
上記ゲート溝を形成する工程は、上記第１および第２ソース／ドレイン領域を接続するチャネル部分が、その３つの面において上記ゲート電極によって囲まれるように蹄鉄状部分を形成する工程を含むことを特徴とする、集積回路の形成方法。
【請求項２０】
メモリセルアレイを含む集積回路を形成する方法であって、
上面を有する半導体基板を供給する工程と、
複数の絶縁トレンチを上記半導体基板に形成することにより、上記絶縁トレンチによってその範囲が定められた複数の活性領域を形成する工程と、
上記各絶縁トレンチに絶縁物質を供給する工程と、
第１および第２ソース／ドレイン領域を形成し、当該第１および第２ソース／ドレイン領域間に配されたチャネルを形成し、上記第１および第２ソース／ドレイン領域間を流れる電流を制御するゲート電極を形成することにより、上記活性領域にトランジスタを設ける工程と、
蓄積素子を設ける工程と、
上記ゲート電極に接続され、第１の方向に延びるワード線を形成する工程と、
上記第１の方向と交わる第２の方向へ延びるビット線を形成する工程とを含み、
上記ゲート電極のひとつを形成する工程は、
上記活性領域のひとつに、下方および上方溝部を含むゲート溝を形成する工程と、
上記ゲート溝の近傍において上記絶縁トレンチ内にポケットを形成する工程と、
上記ポケットおよび上記下方溝部を導電性物質で充填することによりゲート電極を形成する工程と、
上記上方溝部を絶縁物質で充填する工程とを含むことを特徴とする、集積回路の形成方法。
【請求項２１】
上記絶縁トレンチに上記ポケットを形成した後に、上記チャネルにおける上記活性領域の幅が小さくなるように、上記活性領域をエッチングする工程をさらに含むことを特徴とする請求項２０に記載の、集積回路を形成する方法。
【請求項２２】
上記ゲート溝を形成する工程は、基板材料をエッチングする工程を含むことを特徴とする請求項２０に記載の、集積回路を形成する方法。
【請求項２３】
上記絶縁トレンチ内にポケットを形成する工程は、上記絶縁トレンチに充填された絶縁物質をエッチングする工程を含むことを特徴とする請求項２２に記載の、集積回路を形成する方法。
【請求項２４】
上記絶縁トレンチ内に充填された絶縁物質をエッチングする工程は、当該絶縁物質を異方性エッチングする工程を含むことを特徴とする請求項２３に記載の、集積回路を形成する方法。
【請求項２５】
上記ゲート電極は、蹄鉄状部分を含むように形成されることを特徴とする請求項２０に記載の、集積回路を形成する方法。
【請求項２６】
上面を有する半導体基板内に形成されたトランジスタを含む集積回路であって、
上記トランジスタは、
上記上面に近接する第１および第２ドープ領域と、
上記第１および第２ドープ領域を接続するチャネルと、
上記半導体基板の上面に形成された溝内に配され、上記チャネル内を流れる電流を制御する手段と、
上記第１および第２ドープ領域を結ぶ線と交わる断面において、上記チャネルを側方から制限する手段とを含み、
上記電流を制御する手段の一部は、上記チャネルを側方から制限する手段の内部に配されており、
上記電流を制御する手段の上面は、半導体基板の上面より下方に配されていることを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタおよびトランジスタを含むメモリセルアレイ、および当該メモリセルアレイの製造方法に関するものである。
【背景技術】
【０００２】
メモリセルは、典型的には、格納される情報を表す電荷を蓄積する蓄積素子、および当該蓄積素子に接続されたアクセストランジスタを備えている。特に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）においては、蓄積素子は、蓄積コンデンサとして実装されている。アクセストランジスタは、第１および第２ソース／ドレイン領域、当該第１および第２ソース／ドレイン領域を接続するチャネル、第１および第２ソース／ドレイン領域間を流れる電流を制御するゲート電極を含んでいる。そのトランジスタは、通常、少なくとも部分的に半導体基板の中に形成されている。ゲート電極は、ワード線の一部を形成し、ゲート誘電体によってチャネルとは電気的に絶縁されている。対応するワード線を介してアクセストランジスタにアドレスすることにより、蓄積コンデンサに格納された情報を読み出すことができる。特に、その情報は、ビット線コンタクトを介して対応するビット線へ読み出される。
【０００３】
現在使用されているＤＲＡＭメモリセルでは、蓄積コンデンサは、トレンチコンデンサとして実装されている。そのトレンチコンデンサでは、２つのコンデンサ電極が、基板内を延びるトレンチ内に、基板表面に対して垂直な方向に配されている。別のＤＲＡＭメモリセルの実装によれば、電荷は、基板表面上に形成されたスタックコンデンサに蓄積される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一般に、ＤＲＡＭメモリセルアレイは、高いパッケージ密度を有すること、および、単純で、高い生産性を有する、シンプルで丈夫な製造工程によって製造されることが望まれている。それと同時に、アクセストランジスタの最適な特性を獲得することも望まれている。
【０００５】
したがって、改良されたトランジスタが、そのようなトランジスタを製造するための改良された方法とともに必要とされている。さらに、改良されたメモリセルアレイが、そのようなメモリセルアレイを形成するための改良された方法とともに望まれている。
【課題を解決するための手段】
【０００６】
ここに記載されたように、上面を有する半導体基板内に形成されたトランジスタは、第１および第２ソース／ドレイン領域と、上記第１および第２ソース／ドレイン領域を接続するチャネルと、上記チャネル内を流れる電流を制御するゲート電極とを含み、上記ゲート電極は、ゲート溝の中に配されており、上記ゲート溝は、上記半導体基板の上面に形成され、上方溝部および下方溝部を含み、上記ゲート電極は、上記下方溝部に配されており、上記上方溝部は、絶縁物質によって充填されており、上記チャネルの領域は、ひれ状部を含んでおり、当該ひれ状部において上記チャネルは、畝状の形状を有しており、上記畝は、第１の方向を横切る断面において上面と２つの側面を有しており、上記第１の方向は、上記第１および第２ソース／ドレイン領域を結ぶ線によって規定されるものであり、上記ゲート電極は、上記チャネルの上面および２つの側面において当該チャネルを囲んでいる。
【０００７】
さらに、メモリセルアレイは、複数のメモリセルを含み、各メモリセルは、蓄積素子と、アクセストランジスタと、ビット線方向（第１の方向）に延びるビット線と、上記第１の方向と交わる第２の方向に延びるワード線と、半導体基板と、上記半導体基板内に形成されたアクセストランジスタとを含み、上記アクセストランジスタは、対応する蓄積素子を対応するビット線に電気的に結合させ、上記アクセストランジスタは、ワード線によってアドレスされており、上記アクセストランジスタは、上記基板表面の近傍に配置されたドープ部と、当該ドープ部に接続されたチャネル領域とを含んでおり、上記各ワード線の上面は、上記半導体基板の上面より下方に配されており、上記チャネル領域は、ひれ状部を含んでおり、当該ひれ状部において上記チャネル領域は、畝状の形状を有しており、当該畝は、対応するワード線の１つに沿った断面において上面と２つの側面を有しており、上記ワード線の一部は、上記チャネル領域の上面および２つの側面において当該チャネル領域を囲んでいる。
【０００８】
さらに、トランジスタを形成する方法は、表面を有する半導体基板を供給する工程と、上記基板表面を延びるゲート溝を形成する工程と、上記基板表面の近傍に位置する第１および第２ソース／ドレイン領域を設ける工程と、ゲート導電性物質の上面が、半導体基板の上面よりも下方に配されることにより、ゲート電極が形成されるように、当該ゲート導電性物質を供給する工程と、上記ゲート溝の上方部分を絶縁物質で充填する工程とを含み、上記ゲート溝を形成する工程は、上記第１および第２ソース／ドレイン領域を接続するチャネル部分が、その３つの面において当該ゲート電極によって囲まれるように蹄鉄状部分を形成する。
【０００９】
さらに、メモリセルアレイを形成する方法は、上面を有する半導体基板を供給する工程と、複数の絶縁トレンチを上記半導体基板に形成することにより、上記絶縁トレンチによってその範囲が定められた複数の活性領域を形成する工程と、上記各絶縁トレンチに絶縁物質を供給する工程と、第１および第２ソース／ドレイン領域を形成し、上記第１および第２ソース／ドレイン領域間に配されたチャネルを形成し、上記第１および第２ソース／ドレイン領域間を流れる電流を制御するゲート電極を形成することにより、上記活性領域にトランジスタを設ける工程と、蓄積素子を設ける工程と、上記ゲート電極に接続され、第１の方向に延びるワード線を形成する工程と、上記第１の方向と交わる第２の方向へ延びるビット線を形成する工程とを含み、上記ゲート電極のひとつを形成する工程は、上記活性領域のひとつに、下方および上方溝部を含むゲート溝を形成する工程と、上記ゲート溝の近傍において上記絶縁トレンチ内にポケットを形成する工程と、上記ポケットおよび上記下方溝部を導電性物質で充填することにより、蹄鉄状部分を有するゲート電極を形成する工程と、上記上方溝部を絶縁物質で充填する工程とを含む。
【００１０】
さらに、上面を有する半導体基板に形成されたトランジスタは、上記上面に近接する第１および第２ドープ領域と、上記第１および第２ドープ領域を接続するチャネルと、上記半導体基板の上面に形成された溝内に配され、上記チャネル内を流れる電流を制御する手段と、上記第１および第２ドープ領域を結ぶ線と交わる断面において、上記チャネルを側方から制限する手段とを含み、上記電流を制御する手段の一部は、上記チャネルを側方から制限する手段の内部に配されており、上記電流を制御する手段の上面は、半導体基板の上面よりも下方に配されている。
【００１１】
添付の図面は、本発明をさらに理解するためのものであり、本明細書に組み込まれ、その一部を構成するものである。上記図面は、本発明の実施形態を図示したものであり、本発明の原理を説明するために、明細書の記載とともに、利用されるものである。本発明のひとつの実施形態および本発明が奏する所期の多くの有利な点は、後述の詳細な説明を参照することによって、より良く理解されることにより容易に認められるであろう。図面の構成要素は、必ずしも互いに寸法がそろっているわけではない。同じ参照符号は、対応する同様の部分を指している。
【発明の効果】
【００１２】
以上のように、本発明に係る集積回路は、トランジスタを含む集積回路であって、上記トランジスタは、第１および第２ソース／ドレイン領域と、上記第１および第２ソース／ドレイン領域を接続するチャネルと、上記半導体基板の上面に形成され、上方溝部および下方溝部を含むゲート溝と、上記ゲート溝の上記下方溝部に配されたゲート電極とを含み、上記上方溝部は、絶縁物質によって充填されており、上記ゲート電極は、上記チャネルの上面および２つの側面において当該チャネルを囲んでいる構成である。
【００１３】
本発明に係る集積回路は、対応する蓄積素子とアクセストランジスタとを含む複数のメモリセルと、ビット線方向に延びるビット線と、上記ビット線と交わる第２の方向に延びるワード線と、上記アクセストランジスタが形成されている半導体基板とを含み、上記アクセストランジスタは、対応する蓄積素子を対応するビット線に電気的に結合させ、上記アクセストランジスタは、ワード線によってアドレスされ、上記アクセストランジスタは、上記半導体基板の表面近傍に配置されたドープ部と、当該ドープ部を接続するチャネル領域とを含み、上記各ワード線の上面は、上記半導体基板の上面より下方に配されており、上記ワード線の一部は、上記チャネル領域の上面および２つの側面において当該チャネル領域を囲んでいる構成である。
【００１４】
本発明に係る、集積回路の形成方法は、表面を有する半導体基板を供給する工程と、上記表面を延びるゲート溝を形成する工程と、上記表面の近傍に位置する第１および第２ソース／ドレイン領域を設ける工程と、ゲート導電性物質の上面が、上記半導体基板の上面よりも下方に配されることにより、ゲート電極が形成されるように、ゲート導電性物質を供給する工程と、上記ゲート溝の上方部分を絶縁物質で充填する工程とを含み、上記ゲート溝を形成する工程は、上記第１および第２ソース／ドレイン領域を接続するチャネル部分が、その３つの面において上記ゲート電極によって囲まれるように蹄鉄状部分を形成する工程を含む構成である。
【００１５】
本発明に係る、集積回路の形成方法は、上面を有する半導体基板を供給する工程と、複数の絶縁トレンチを上記半導体基板に形成することにより、上記絶縁トレンチによってその範囲が定められた複数の活性領域を形成する工程と、上記各絶縁トレンチに絶縁物質を供給する工程と、第１および第２ソース／ドレイン領域を形成し、当該第１および第２ソース／ドレイン領域間に配されたチャネルを形成し、上記第１および第２ソース／ドレイン領域間を流れる電流を制御するゲート電極を形成することにより、上記活性領域にトランジスタを設ける工程と、蓄積素子を設ける工程と、上記ゲート電極に接続され、第１の方向に延びるワード線を形成する工程と、上記第１の方向と交わる第２の方向へ延びるビット線を形成する工程とを含み、上記ゲート電極のひとつを形成する工程は、上記活性領域のひとつに、下方および上方溝部を含むゲート溝を形成する工程と、上記ゲート溝の近傍において上記絶縁トレンチ内にポケットを形成する工程と、上記ポケットおよび上記下方溝部を導電性物質で充填することによりゲート電極を形成する工程と、上記上方溝部を絶縁物質で充填する工程とを含む構成である。
【００１６】
本発明に係る集積回路は、トランジスタを含む集積回路であって、上記トランジスタは、上記上面に近接する第１および第２ドープ領域と、上記第１および第２ドープ領域を接続するチャネルと、上記半導体基板の上面に形成された溝内に配され、上記チャネル内を流れる電流を制御する手段と、上記第１および第２ドープ領域を結ぶ線と交わる断面において、上記チャネルを側方から制限する手段とを含み、上記電流を制御する手段の一部は、上記チャネルを側方から制限する手段の内部に配されており、上記電流を制御する手段の上面は、半導体基板の上面より下方に配されている構成である。
【００１７】
それゆえ、高いパッケージ密度を有し、高い生産性を有するトランジスタを、シンプルな製造工程によって製造することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１８】
以下の詳細な説明において、添付の図面を参照するが、その図面は、本発明が実施される特定の実施形態を図示するためのものであり、本明細書の一部を形成するものである。この観点から、「上」、「底」、「後」、「先頭」、「後方」などの方向を示す用語は、記載された図面の方向に関して用いられるものである。本発明に係る実施形態の構成要素は、多くの異なる方向に配置することが可能であるため、方向を示す用語は、図示のために用いられるものであり、本発明を限定するものではない。また、他の実施形態を利用することができ、構造的または論理的な変更を、本発明の範囲から外れることなく行うことができる。それゆえ、後述の詳細な説明は、限定的に解釈されるべきものではなく、本発明の範囲は、添付の請求項よって規定される。
【００１９】
以下では、トランジスタの様々な図が示される。明確に理解できるように、図１Ａ、図１Ｃおよび図１Ｅの断面図を、図１Ｂ、図１Ｄおよび図１Ｆに示された断面図と組み合わせることができるし、その逆も可能である。
【００２０】
図１Ａは、本発明の例示的な一実施形態に係るトランジスタの断面図である。図１Ａの断面図は、例えば、図１Ｇに示される例示的なレイアウトから得られる、ＩとＩとの間における断面図である。図１Ａの断面図は、ワード線に対して垂直な方向かつ、第１および第２ソース／ドレイン領域５１、５２を結ぶ線と平行な方向の断面図である。
【００２１】
図１Ａに示されるアクセストランジスタ６１は、第１および第２ソース／ドレイン領域５１、５２を含んでいる。例えば、第２ソース／ドレイン領域５２は、高度ドープ部５２ｂと低度ドープ部５２ａを含んでいる。同様に、第１ソース／ドレイン領域５１は、低度ドープ部分および高度ドープ部分を含んでいる。しかしながら、ソース／ドレイン領域が互いに非対称であり、例えば、第１ソース／ドレイン領域５１全体が高度ドープ部分として実現されていてもよい。後に示すように、第１ソース／ドレイン領域５１は、対応するビット線に接続されているが、第２ソース／ドレイン領域５２は、蓄積コンデンサの蓄積電極と接続されている。第１および第２ソース／ドレイン領域５１、５２は、半導体基板１（例えば、ｐドープされたシリコン基板）の基板表面１０の近傍に配されている。第１および第２ソース／ドレイン領域５１、５２は、ｎドープされた部分として実現されている。ゲート電極２７は、基板表面１０に形成されたゲート溝２５の中に形成されている。特に、ゲート電極２７は、ゲート絶縁層２１によって、半導体基板１とは電気的に絶縁されている。ゲート電極２７は、第１および第２ソース／ドレイン領域５１、５２の間を流れる電流を制御する。チャネル５３は、第１および第２ソース／ドレイン領域５１、５２の間に形成されている。ゲート溝２５は、導電性物質２２によって充填されている。特に、ゲート電極２７の導電性物質２２の表面は、基板表面１０よりも下方に配されている。したがって、絶縁層２３は、ゲート溝２５を埋めるようにゲート電極２７の上方に配されている。メモリセルにおいて、通常、ゲート電極２７は、対応するワード線２の一部を形成している。このワード線２は、図１Ａが描かれている平面に対して垂直な方向へ延びている。したがって、図１Ａに示すトランジスタが含むメモリセルアレイにおいて、ワード線２は、完全に埋もれている。換言すれば、ワード線２の表面２２１は、基板表面１０の下方に配置されており、ワード線２の上方に絶縁物質が配されている。特に、絶縁層２３の表面は、基板表面１０と同じ高さに位置している。例えば、ワード線２は、金属のような導電性物質によって形成されており、当該金属は、特に、チタン窒化物、タングステン、または、その他の、当業界において通常用いられている金属である。
【００２２】
上記図面が描かれている平面の前後に位置する平面において、ゲート電極２７の蹄鉄状部分（プレート状部分）が配されている。特に、蹄鉄状部分２６は、所定の深さｄだけ延び、所定の幅ｗだけ側方に延びている。特に、深さｄは、ゲート電極２７の導電性層の底部から測定される長さであり、幅ｗは、ゲート電極２７の一部を形成する導電性層２２の側面から測定される長さである。図１Ａに示す実施形態において、幅ｗは、深さｄに相当する。すなわち、チャネル５３は、チャネル５３の方向に関わらず、蹄鉄状部分２６によって同じ程度囲まれている。
【００２３】
図１Ｂは、本発明の一実施形態に係るトランジスタの断面図であり、その断面図は、例えば、図１Ｇに示されるＩＩとＩＩとの間の断面図である。図１Ｂに示す断面は、図１Ａに示す断面と交差している。図１Ｇに示すレイアウトを用いると、図１Ｂの断面は、図１Ａの断面とは直交している。したがって、図１Ｂの断面は、ワード線２とは平行なものである。図１Ｂにおいて、活性領域４（図１Ｇ）は、絶縁トレンチ５によって、その側方向の範囲が定められている。絶縁トレンチ５は、ひとつまたは複数の絶縁物質によって充填されている。例えば、絶縁トレンチ５は、シリコン酸化物によって充填されている。図示されているように、チャネル５３は、図面の平面に対して垂直な方向に延びている。トランジスタのチャネル５３は、その３方向を、ゲート電極２７によって囲まれている。
【００２４】
チャネル５３は、畝（リッジ）状の形状を有しており、その畝は、上面４８と２つの側面４９ａ、４９ｂを有している。明確に理解できるように、上面４８と２つの側面４９ａ、４９ｂは、所定の角度で交差するまっすぐな平面として実現される必要はない。上面４８および２つの側面４９ａ、４９ｂは、図１Ｈに示すように、曲がった表面として実現してもよい。この場合、「上面」という表現は、上記畝の上部を意味し、「側面」という表現は、上記畝の側方部分を意味する。
【００２５】
上述したように、ゲート電極２７は、ゲート絶縁層２１によってチャネル５３とは絶縁されている。さらに、図１Ｂから分かるように、ゲート電極２７は、ワード線２の一部を形成している。絶縁層２３は、ワード線２の上方に配されている。さらに図１Ｂから分かるように、蹄鉄状部分２６は、チャネル５３の側方向において近接している。
【００２６】
図１Ｃは、トランジスタ６１のさらなる断面図である。図１Ｃに示すトランジスタは、図１Ａに示したトランジスタととてもよく似ている。しかし、推測されるように、蹄鉄状部分は、側方に延びずに、下方に延びるように限定されている。したがって、深さｄは、図１Ａに示す値と同じであるが、幅ｗは、実質的に略ゼロである。
【００２７】
図１Ｄは、ＩＩとＩＩとの間のトランジスタのさらなる例示的な断面図である。図示するように、活性領域４は、チャネル５３において薄くなっている。例えば、ひれ形状（フィン形状）を有する活性領域４を、後に詳説するように、蹄鉄状部分を形成した後、シリコン基板物質をエッチングするさらなるエッチングステップを実施することにより、薄くすることができる。ひれを薄くした場合、トランジスタの性質は、さらに改善される。例えば、トランジスタは、完全に空になり、それゆえ、より急な勾配が得られる。
【００２８】
図１Ｅは、トランジスタ６１の、ＩとＩとの間のさらなる断面図である。図に示すように、幅ｗは、深さｄよりも狭くなっている。この蹄鉄状部分の独特の形状は、蹄鉄状部分を形成する時に特定のエッチング条件を選択することにより、実現することができる。トランジスタの残りの部分は、図１Ａおよび図１Ｃに示したトランジスタと同様である。
【００２９】
図１Ｆは、本発明のさらなる実施形態に係る、ＩＩとＩＩとの間の基板の断面図である。図１Ｆに示す実施形態では、絶縁トレンチ５は、まず、等角ライナー層５５で埋められ、その後、シリコン酸化物層５４で埋められる。例えば、等角ライナー層５５は、シリコン酸化物層５４に対して選択的にエッチングできるように選択されてもよい。したがって、ゲート電極２７の蹄鉄状部分２６は、シリコン酸化物層５４に対して等角ライナー層５５を選択的にエッチングするエッチングステップによって形成されてもよい。ゆえに、蹄鉄状部分２６は、チャネル５３に直接近接する位置においてのみ形成される。絶縁トレンチ５の残りの上部は、絶縁物質によって充填される。その結果、蹄鉄状部分２６およびワード線２は、図面が描かれている平面の前後に位置する平面においてほとんど延びていない。結果として、隣接するワード線の間の、キャパシタンスのカップリングおよびクロストークが低減される。明確に理解されるように、図１Ｆに示す蹄鉄状部分２６の独特な配置は、異なる製造プロセスによっても得ることができる。
【００３０】
図１Ａ〜１Ｆから明らかなように、ソース／ドレイン領域の近傍（換言すれば、ソース／ドレイン領域の真下およびその間の領域と交差する部分）のワード線の一部がトランジスタのゲート電極として機能するように、ワード線が、トランジスタ構造を通る。しかし、このワード線のゲート電極部分は、両方向において、そのゲート電極のごく近傍のワード線の部分よりも狭い横断面（換言すれば、ワード線が延びる方向に直交する平面における断面）を有している。特に、ワード線のゲート電極部分は、そのごく近傍のワード線の部分よりも幅が狭く、または、深さがより浅い（もしくは、その両方）。それゆえ、ワード線のゲート電極部分に近接する領域の中を延びる、基板の部分が、その両側において、ワード線のより幅広い／より深い部分によって囲まれている。この基板の囲まれた部分は、通常、半環状形状（例えば、必ずしも円ではない、半円錐曲線回転面体（セミトロイド））を有しており、チャネル領域として機能する。ここで用いられているように、半環状形状という用語は、あらゆる部分環状形状を意味しており、円形に限定されない。例えば、当該用語は、四角形状の環状形状を意味してもよい。また、当該用語は、環状形状の正確に半分の形状でなくてもよく、環状形状のあらゆる部分であってもよい。同様に、ここで用いられているように、半円錐曲線回転面体という用語は、厳密に円でなくても、または円の断面を有していなくてもよく、例えば、四角の部分ドーナツ形状を含んでいてもよい。
【００３１】
より小さな断面を有するゲート電極部分および、ごく近傍のより大きな断面を有するワード線の部分は、集合的にトランジスタのゲート電極として機能し、本質的に、半環状形状のチャネル領域を３方向から囲む。特に、ワード線のゲート電極部分は、チャネル領域の上面または上部表面に沿って延び、ワード線の２つの近接する部分は、それぞれ、チャネル領域の２つの側面に沿って延びている。
【００３２】
図１Ｇは、上述したように、トランジスタを含むメモリセルアレイの例示的なレイアウトを示している。図示するように、半導体基板に複数の活性領域４が形成されている。より詳細には、活性領域４は、絶縁物質で充填されている絶縁トレンチ５を形成することによって、その範囲が規定されている。図に示すように、活性領域線の複数の区画があり、２つのトランジスタ６１、６２がひとつの活性領域区画に配置されている。２つの隣接するトランジスタ６１、６２は、ひとつの共通のビット線コンタクトを共有している。図１Ｇに示す配置では、活性領域の区画は、チェッカーボードパターンで配置されており、隣接する行の活性領域の区画は、互い違いに配置されている。しかし、当業者には明らかなように、本発明のトランジスタは、メモリセルアレイと同様に、あらゆる適切なレイアウトで実装されてもよい。例えば、図１８または１９に示される、後述するレイアウトを用いてもよい。
【００３３】
本発明は、基板表面の上方または下方に配された蓄積コンデンサを含むＤＲＡＭメモリセルに、好適に適用できるものである。しかし、本発明は、ＤＲＡＭメモリセルに限定されない。特に、メモリセルアレイは、任意の種類の蓄積素子を含んでいてもよい。例えば、蓄積素子は、ＣＢＲＡＭ（conducting bridge random access memory）、ＰＣＲＡＭ（phase-changing random access memory）などを実現するために、切替可能なレジスタであってもよい。同様に、メモリセルアレイは、ＦｅＲＡＭ（ferroelectric random acces memory）またはＭＲＡＭ（magnetoresistive random access memory）を含んでもよい。
【００３４】
図２〜図１７は、図１Ａから図１Ｆに示したあらゆるトランジスタを含むメモリセルアレイを形成する方法を示している。
【００３５】
後述する断面は、それぞれ、例えば、図９ＣにおけるＩとＩとの間、および、ＩＩとＩＩとの間における断面である。より詳細には、ＩとＩとの間の断面は、２つのワード線２とひとつのいわゆる絶縁ゲート線３とに交差する活性領域４の長手方向に沿ったものである。絶縁ゲート線３の機能については後述する。さらに、ＩＩとＩＩとの間の断面は、第１の絶縁トレンチ５、活性領域４および第２の絶縁トレンチ５と交差するワード線２に沿った断面である。
【００３６】
本発明の方法を実現するための出発点は、図２Ａに示す構造物である。図２Ａにおいて、左側は、ＩとＩとの間の活性領域の長手方向に沿った断面を示しており、図２Ａの右側は、図２Ｂに示したメモリセルアレイの平面において、ＩＩとＩＩとの間に形成されたワード線２の位置において、ビット線８に対して垂直な方向の断面を示している。
【００３７】
図２Ａに示す構造を得るために、半導体基板１（シリコン基板など、特に、ｐドープされたシリコン基板）の基板表面１０において、まず、二酸化シリコンからなるパッド酸化物層（不図示）が沈着される。その後、任意で、まず、ウェル部分が形成され、次に、好ましくはソース／ドレイン部分の真下に配される、通常のＬＤＤ（lightly doped drain）が形成され、任意で、第１および第２ソース／ドレイン領域を規定するドープ領域５０が、イオン注入により形成される。その後、パッドシリコン窒化物層（不図示）が公知の方法で沈着される。、パッドシリコン窒化物層１１は、以前に沈着されたパッド酸化物層とともに、ハードマスク層の積層（スタック）として機能する。気付かれるように、ハードマスク層の重なりは、１つまたは複数の層を含んでいる。したがって、ここで用いられる「ハードマスク層の重なり」とは、１つまたは複数の層を含んでいる。特に、ハードマスク層の重なりは、少なくとも１つの、パターンニングされる層とは異なる層を含んでいる。特に、ハードマスク層の重なりが唯一の層を含んでいる場合には、この層は、パターニングされる物質とは異なる物質からなるものである。
【００３８】
そして、当業者に一般的に知られているように、絶縁トレンチ５をフォトリソグラフィによりパターニングすることにより、活性領域部分が形成される。絶縁トレンチ５は、通常、約２５０ｎｍの深さおよび１Ｆの長さを有している。したがって、ＩＩとＩＩとの間の断面から読み取れるように、約１Ｆの幅を有する活性領域が形成される。活性領域４は、図１Ｇを参照して説明したように、連続した線または線の断片として形成できる。以降で用いられるように、Ｆは、技術的に用いられる最小のピッチを表している。例えば、最小ピッチは、９０ｎｍ、６０ｎｍ、５０ｎｍ、４０ｎｍまたはそれ以下が好ましい。
【００３９】
絶縁トレンチ５をエッチングした後、任意で、活性領域４の側壁を酸化する酸化ステップが行われる。その後、ライナー層５５が、絶縁トレンチ５の側壁に沈着される。特に、ライナー層５５は、等角に沈着され、絶縁物質から形成される。さらに、ライナー層５５は、好ましくは、基板物質およびシリコン酸化物層５４に対して選択的にエッチングされるものである。ライナー層５５の材質の例には、シリコン窒化物、または、その他の適当な酸化物または半導体化合物が含まれる。その後、シリコン酸化物層５４が沈着される。最後に、絶縁トレンチ５が絶縁物質によって完全に満たされる。そして、平坦化ステップが実行される。
【００４０】
絶縁トレンチ５を形成した後、パッド窒化物層がはがされ、例えば、イオン注入ステップが実行される。特に、これらのイオン注入ステップによって、基板表面全体にイオンが注入され、それによって任意にウェル部分が形成される。さらに、それによって、任意に、ドープ部分５０が形成される。ドープ部分５０から第１および第２ソース／ドレイン領域が形成される。図２Ａは、結果として生じる構造の断面図である。同図に示すように、ＩとＩとの間において、ドープ部分５０が基板表面の近傍に配置される。明らかに理解されるように、ドープ部分５０の深さは、図２Ａに示すように、図面の他の構成要素とつりあいをとる必要はない。したがって、ドープ部分５０は、異なる深さまで延びていてもよい。さらに、ＩＩとＩＩとの間において、絶縁トレンチ５がドープされる。２つの絶縁トレンチ５の間に、活性領域４が形成される。絶縁トレンチ５は、シリコン窒化物ライナー層５５およびシリコン酸化物層５４によって埋められる。
【００４１】
図２Ｂは、結果として生じる構造を示す平面図である。図２Ｂに示すように、活性領域４が連続的な活性領域線として形成されている。活性領域線４に隣接して、シリコン窒化物ライナー層５５が設けられている。隣接する活性領域４は、絶縁トレンチ５によって絶縁されている。
【００４２】
次のステップで、ワード線および絶縁ゲート線を形成するためのゲート溝２５がフォトリソグラフィによって形成される。この目的のために、例えば、ポリシリコンまたは炭素、またはひとつ以上の層を含むハードマスク層１２が、約７００ｎｍの厚さで沈着される。その後、ストリップパターンを有するマスクを用いて、ハードマスク層１２における開口部１３がフォトリソグラフィによって形成され、エッチングされる。開口部１３の幅は、Ｆよりも小さい。結果として生じる構造が図３に示されている。
【００４３】
その後、エッチングステップが行われ、半導体基板１にゲート溝２５が形成される。このエッチングステップは、非選択的なものでもよい。したがって、ＩＩとＩＩとの間の断面において、絶縁トレンチ５の材質もエッチングされる。図４Ａは、非選択的なエッチングステップによって、半導体基板におけるゲート溝２５をエッチングした後の構造の断面図である。図示されているように、絶縁トレンチ５内に存在している物質が基板物質と同じ効率でエッチングされ、各ゲート溝２５において平坦な表面が形成されている。しかし、このエッチングステップは、わずかに選択的なものでもよく、シリコン窒化物物質（ライナー層）５５を半導体基板１よりも高い効率でエッチングしてもよい。結果として、図４Ｂに示す構造が得られる。図示されているように、絶縁トレンチ５の部分において、シリコン窒化物物質５５が窪んでいる。したがって、活性領域４に隣接してポケットが形成される。さらに、図５Ａは、非選択的なエッチングステップの後の構造の断面図であり、絶縁トレンチ５が唯一の絶縁物質（例えば、シリコン酸化物）によって充填されている場合の断面図である。
【００４４】
例えば、ゲート溝２５は、０．５〜０．７Ｆの幅を有していてもよい。そのとき、等方性エッチングステップ、例えば、湿式エッチングステップまたは乾式エッチングステップ、特に、いわゆるＣＤＥ（Chemical Downstrem Etching）が行われ、シリコンおよびシリコン酸化物がエッチングされる。それによって、ゲート溝２５が広げられる。加えて、この等方性エッチングステップによって、その底面におけるゲート溝２５の角が丸められる。図５Ｂは、結果として生じる構造の断面を示している。その構造において、ゲート溝２５の角が丸められ、それらの部分において、不均一な電界が生じないようになっている。
【００４５】
その後、絶縁トレンチ５内に存在している物質がさらに削られ、ひれ状ＦＥＴが形成される。ひれ状ＦＥＴにおいて、チャネルが、その３方向においてゲート電極によって囲まれている。任意に、このステップを省略してもよい。これは、特に、先のエッチングステップがわずかに選択的なものである場合のケースである。例えば、絶縁トレンチ５内の物質がシリコン基板物質よりも高い効率でエッチングされた場合、活性領域４は、例えば図４Ｂおよび６Ａに示すように、すでに絶縁トレンチ５の絶縁物質から突出している。さらに、絶縁トレンチ５内の絶縁物質をエッチングするための付加的なエッチングステップが行われる。例えば、このステップは、シリコン基板物質に対して選択的またはわずかに選択的に二酸化シリコン物質をエッチングすることによって行われてもよい。結果として生じる構造が図６Ａに示されている。図示されているように、活性領域４が絶縁トレンチ５よりも突出している。図４Ａを参照して説明したように、シリコン窒化物ライナーの場合は、シリコン窒化物を、シリコンおよびシリコン酸化物に対して選択的にエッチングするエッチングステップを行ってもよい。結果として、シリコン窒化物ライナー層５５が、活性領域４に隣接する部分において後退するが、絶縁トレンチ５の残りの部分は後退しない。結果として生じる構造が図６Ｂに示されている。図示されているように、絶縁トレンチ５は、絶縁トレンチ５内のシリコン窒化物ライナー層５５よりも突出している。
【００４６】
図７は、ゲート電極と蹄鉄状部分の異なる断面をそれぞれ示している。当該断面は、異なるエッチング条件が用いられれば得られるものである。例えば、図７Ａは、上記ポケットがゲート電極２７の幅（すなわち、ゲート溝２５の幅）を超えて側方に延びていない場合の断面を示している。例えば、このような形状は、異方性エッチングステップを行うことによって得られる。
【００４７】
加えて、図７Ｂは、蹄鉄状部分が幅ｗだけ、ゲート溝２５の幅を超えて側方に延び、ゲート溝２５の底面から下方へ深さｄだけ延びている場合の断面を示している。例えば、深さｄは、幅ｗと同じであってもよいし、略同じであってもよい。例えば、図７Ｂに示す断面は、等方性エッチングステップによって得られる。さらに、２つのエッチングステップを組み合わせることにより、図７Ｃに示す断面を得ることができる。図示されているように、蹄鉄状部分２６は、側方に幅ｗだけ延び、深さｄだけ下方に延びている。しかし、ｄはｗよりも大きい。例えば、エッチング方法は、２つ以上のステップを含んでいてもよく、特に、等方性および異方性エッチングステップを含んでいてもよい。さらに、蹄鉄状部分２６の深さ方向をエッチングすることもできる。その後、エッチングされた断面は、測定され、その後のエッチングステップのエッチングパラメータが、望ましい断面を得るために調節される。
【００４８】
任意で、蹄鉄状部分２６をエッチングした後に、等方性エッチングステップが行われ、活性領域４が薄層化される。特に、このエッチングステップの間、活性領域４は、側方においてエッチングされ、その直径が減少する。
【００４９】
次に、任意で、犠牲酸化ステップとそれに続く、犠牲酸化層を除去する剥離ステップとが行われる。その後、ゲート酸化物を成長させるための熱酸化ステップが行われる。ゲート酸化物２１は、その後ワード線がその中に形成される２つのゲート溝２５（ＩとＩとの間の断面）の中に形成される。図８Ａの右手のゲート溝２５においては、その中に後に絶縁ゲート線３が形成され、ゲート酸化物２１と同じ厚さを有するゲート誘電体３１が形成される。その後、ゲート溝２５の中に金属層が沈着される。用いられる上記金属の例として、ＴｉＮおよびＷを挙げることができる。しかし、その他の適当な金属導電性物質を用いてもよい。その後、金属層が削られ、高導電性層２２および３２がそれぞれ形成される。ＩＩとＩＩとの間の断面図において、ゲート酸化物２１／３１および高導電性層２２／３２を含む積層が沈着される。その結果生じる構造が図８Ａに示されている。
【００５０】
図８Ｂは、絶縁トレンチ５がシリコン窒化物ライナーおよびシリコン酸化物層５４によって充填された場合の構造の断面を示している。図示されているように、ゲート電極２７の蹄鉄状部分２６は、チャネルを３方向から囲んでいる。図８Ｂに示すＩＩとＩＩとの間の断面における蹄鉄状部分２６の幅は、ライナー層５５の厚さによって決められる。
【００５１】
次のステップにおいて、シリコン酸化物層（絶縁層）２３および３３が、ゲート溝２５の上部を満たすように、公知の方法によって沈着される。その後、ＣＭＰ（Chemical Mechanical Polishing）ステップが行われ、なめらかな表面が形成される。結果として生じる構造が、図９Ａおよび９Ｂに示されている。例えば、図９Ａから読み取れるように、ゲート溝２５の上部は、今やシリコン酸化物層２３、３３によって満たされている。ＩＩとＩＩとの間に示されているように、ワード線はシリコン酸化物層２３、３３によって完全に覆われている。同様に、図９Ｂに、シリコン窒化物ライナー層５５が絶縁トレンチ５の中に存在している場合が示されており、上部ゲート溝部分は、シリコン酸化物層２３、３３によって満たされている。図９Ｃは、図９Ａおよび９Ｂにそれぞれ示された構造の概略平面図である。図示されているように、複数の導電線２、３（ワード線２、絶縁ゲート線３）が第１の方向に配置されており、活性領域４が、絶縁トレンチ５とともに、導電線２、３の方向とは直交しない方向に延びている。
【００５２】
以下では、完成したメモリセルについて説明する。まず、図９Ａに示す構造から説明を始める。しかし、当業者にとって明らかなように、メモリセルアレイは、図９Ｂに示す構造から出発しても完成させることができる。さらに、この記載は、単なる一例である。一般に知られているように、上述したトランジスタは、あらゆる種類のＤＲＡＭメモリセルアレイに実装されてよい。したがって、ＤＲＡＭメモリセルアレイは、当業者に公知の、あらゆる任意の方法で完成されてよい。特に、本発明は、後述する特定のレイアウトに限定されない。
【００５３】
次のステップにおいて、ビット線コンタクトがフォトリソグラフィによって形成される。例えば、図１０Ｂにも示すように、２Ｆの幅のストリップの形状の開口部を有するブロックマスク４１１が用いられる。この目的のために、まず、フォトレジスト層がメモリセルアレイの表面に設けられ、それが上記ストリップマスクを用いてフォトリソグラフィによってパターンニングされる。
【００５４】
次のステップにおいて、ビットコンタクト部分を開口させるために、ハードマスク層１２が、例えば、露出した部分においてドライエッチングによってエッチングされる。したがって、開口部４１２が、ハードマスク層１２において形成される。その後、付加的なイオン注入ステップが行われ、第１ソース／ドレイン領域５１のドープ濃度がさらに増加する。結果として生じる構造が図１０Ａに示されている。図示されているように、所定の部分において、ハードマスク層１２が除去されている。さらに、第１ソース／ドレイン領域５１が、今や低度ドープ領域５７および高度ドープ領域５６を含んでいる。
【００５５】
その後、約２０〜３０ｎｍの厚さを有するポリシリコン層７、任意で、薄層バリア層７４、約４０ｎｍの厚さを有する、タングステン層７１のような高導電性層、シリコン窒化物層７２およびシリコン酸化物層７３が、結果として生じる表面の上に沈着される。例えばＴｉ、ＴｉＮまたはＷＮからなるバリア層７４は、ポリシリコン層７が、ある種の高導電性層と相互作用するのを防止する。加えて、バリア層７４は、ポリシリコンと高導電性層との間の界面抵抗を減少させる。その後、メモリセルアレイのビット線は、フォトリソグラフィによってパターンニングされる。この目的のために、まず、フォトレジスト層が、沈着された積層の上に設けられ、その後、ストリップパターンを有する適当なマスクを用いて露光される。その後、フォトレジストが設けられる。そして、図１１Ａに示すビット線８を設けるためにエッチングステップが行われる。図示されているように、今や、ビット線の積層が第１ソース／ドレイン領域５１の露出した表面に接触している。左手の部分において、ＩとＩとの間に、ＩＩとＩＩとの間と同様に、ビット線の積層の断面が示されている。ＩＩとＩＩとの間の断面は、ビット線８に対して垂直になっており、ＩとＩとの間の断面は、活性領域のラインに沿っており、したがって、ＩとＩとの間の断面は、ビット線８に対して斜めになっていることが分かる。それゆえ、ビット線８は、ＩとＩとの間よりもＩＩとＩＩとの間においてより狭い幅を有している。
【００５６】
図１１Ｂは、結果として生じるメモリセルアレイの平面図である。図１１Ｂから読み取れるように、ワード線２に代表される導電線２、３が、第１の方向に配置され、ビット線８が第２の方向に配置されている。上記第１の方向は、上記第２の方向に対して垂直である。ビット線８の真下には活性領域線が、ビット線８に対して斜めの角度をなして交わるように配置されている。活性領域線とビット線８との交差点において、ビット線コンタクト４１が形成される。
【００５７】
その後、薄層シリコン酸化物層７３（図１２）が等角層として沈着され、シリコン酸化物スペーサー７５を形成するように異方性エッチングされる。ビット線のシリコン酸化物スペーサーは、ビット線と後のステップで形成されるノードコンタクトとの間を電気的に絶縁する。シリコン酸化物スペーサー７５の厚さが薄くなればなるほど、ビット線とノードコンタクトとの間のオーバーラップ容量が大きくなる。次のステップにおいて、ハードマスク層１２が、ドライエッチングステップによってエッチングされ、すべての露出されたハードマスク層の部分が除かれる。結果として生じる構造を図１３に示す。
【００５８】
その後、任意で、第２ソース／ドレイン領域５２、５２’と形成されるコンデンサコンタクトとの間の接触抵抗を低減するために注入ステップが行われる。その後、ポリシリコン層４３が沈着され、結果として生じる表面がＣＭＰステップを行うことによって平坦化される。結果として生じる構造が図１４に示されている。
【００５９】
次のステップにおいて、任意で、第２ソース／ドレイン領域と後に形成される蓄積コンデンサの蓄積電極とを接続するノードコンタクトを形成するために、ハードマスク層（不図示）が沈着される。その後、上記コンデンサコンタクトが、フォトリソグラフィによって、ストリップパターンを有するマスクを用いて形成される。より詳細には、ストリップパターンを有するマスクを用いて、絶縁ゲート線３の絶縁層３３の上方に位置する絶縁溝４４が形成され、隣接するコンデンサコンタクト４２が互いに電気的に絶縁される。結果として生じる構造が図１５に示されている。
【００６０】
次のステップにおいて、絶縁溝４４を満たすようにスピン-オン-グラスのような絶縁物質が沈着され、滑らかな表面を形成するためにＣＭＰステップが実行される。その後、結果として生じるメモリセルアレイの電気的絶縁を実現するためにシリコン窒化物層４５が沈着される。結果として生じる構造が図１６Ａに示されている。
【００６１】
図１６Ｂは、ノードコンタクトを形成し、ＣＭＰステップを実行した後の、シリコン窒化物層４５を沈着させる前の、結果として生じるメモリセルアレイの平面図である。図１６Ｂから読み取れるように、隣接するビット線８の間において、ゲート絶縁線３とワード線２との間のすべての部分にノードコンタクトが存在している。図１７Ｂにおいて、蓄積コンデンサ６３の可能なレイアウトが図示されている。しかし、蓄積コンデンサ６３は、特に、蓄積コンデンサのチェッカーボード配置を実現するために、０．５Ｆだけワード線２の方向に沿って移動させることができる。
【００６２】
次のステップにおいて、メモリセル装置を完成させるための通常のステップが行われる。特に、積層されたコンデンサが、第１コンデンサ電極６３１、コンデンサ誘電体６３２、および第２コンデンサ電極６３３を設けることによって形成され、その外面部分を接続するためのコンタクトが設けられ、残りの金属化層が設けられる。
【００６３】
図１７Ａは、例示的な蓄積コンデンサ６３を形成した後のメモリセルアレイの断面を示している。
【００６４】
本実施形態に従えば、蓄積コンデンサ６３は、積層コンデンサとして実現されている。しかし、当業者にとって明らかであるように、情報を格納するために適したあらゆる蓄積素子を、図１７Ａに示す積層コンデンサの代わりに用いることができる。特に、半導体基板の基板表面１０の上方に配されたその他の蓄積素子を用いることができる。蓄積コンデンサ６３は、図１７Ａに示されるように配置できる、第１コンデンサ電極６３１、コンデンサ誘電体６３２、および第２コンデンサ電極６３３を含んでいる。特に、蓄積コンデンサの高さは、１〜３μｍである。上記高さという用語は、図１７Ａの断面図において第１コンデンサ電極６３１の最も高い部分から第１コンデンサ電極６３１の最も低い部分までの距離を意味している。
【００６５】
基板表面１０に対して平行な平面における第１コンデンサ電極６３１の断面は、任意のものでよい。特に、この断面は、楕円、円、または長方形に近い形状を有していてもよい。蓄積コンデンサ６３は、公知の方法で形成され、第１、第２コンデンサ電極６３１、６３３およびコンデンサ誘電体６３２を構成する物質は、当業界において通常用いられているものでよい。
【００６６】
図１７Ｂは、結果として生じるメモリセルアレイの平面図である。図示されているように、蓄積コンデンサ６３は、ノードコンタクトと接続されるように規則的に配置されている。本発明の別の実施形態に従えば、蓄積コンデンサ６３は、異なる様式、例えば、チェッカーボードパターンを形成するように配置できる。特に、メモリセルの行に隣接する蓄積コンデンサ６３を、垂直方向に０．７５Ｆだけ移動させることができる。
【００６７】
図１７Ａに示す実施形態において、第１および第２アクセストランジスタ６１、６２は、互いに隣接して配置されている。第１アクセストランジスタ６１は、第１ソース／ドレイン領域５１および第２ソース／ドレイン領域５２を含んでおり、それらはともに、例えばｎドープ部分として実現されている。チャネル５３すなわちチャネル領域が、第１および第２ソース／ドレイン領域５１、５２の間のｐドープ基板部分に形成され、ワード線に好ましい電圧が印加されることにより、チャネル５３の導電性が制御される。ワード線２は、ワード線２をチャネル５３から絶縁するためのゲート誘電体２１を含んでおり、さらに、金属層のような高導電性層２２を含んでいる。特に、上記金属層は、チタン窒化物、タングステン、それらの化合物または当業界で一般的に用いられているその他の金属から構成されていてもよい。
【００６８】
しかし、ポリシリコンのような、その他の適当な導電性物質を用いてもよい。絶縁層２３は、ワード線２を基板から電気的に絶縁できるように、高導電性層２２の上方に配されている。第２アクセストランジスタ６２は、同様に、第１および第２ソース／ドレイン領域５１、５２’およびチャネル５３を、第１および第２ソース／ドレイン領域の間のｐドープされた基板部分において含んでいる。チャネル５３の導電性は、第１アクセストランジスタのワード線と同じ構造を有するワード線２によって制御されている。
【００６９】
第２ソース／ドレイン領域５２’の右手部分に絶縁ゲート線３が配されている。この絶縁ゲート線３は、ゲート誘電体３１および高導電性層３２を含んでいる。絶縁層３３が、基板、特に、第２ソース／ドレイン領域５２、５２’との電気的な絶縁を実現するために高導電性層３２の上方に配されている。第２アクセストランジスタ６２の右手に配されたアクセストランジスタの第２ソース／ドレイン領域５２’と第２ソース／ドレイン領域５２との間を電流が流れることを防止するために、通常、好ましい電圧が絶縁ゲート線３に印加される。したがって、絶縁ゲート線３は、隣接するトランジスタを互いに絶縁するための絶縁装置として機能する。
【００７０】
しかし、他の絶縁装置、例えば、絶縁物質で満たされた絶縁溝も、隣接するメモリセルを電気的に絶縁するための用いることができる。
【００７１】
ノードコンタクト４２は、第２ソース／ドレイン領域５２、５２’を蓄積コンデンサ６３の蓄積電極と接続する。加えて、２つのアクセストランジスタ６１、６２は、共通のビット線コンタクト４１を有している。
【００７２】
ワード線２および絶縁ゲート線３は、埋設されたワード線として実現できる。より具体的には、ワード線２および絶縁ゲート線３の導電性部分の上部表面は、基板表面１０よりも下方に配されている。図１７Ａに示すように、第２ソース／ドレイン領域５２、５２’は、絶縁層２３の深さとほぼ同じ深さまで延びている。したがって、後に蓄積コンデンサと接続される第２ソース／ドレイン領域５２、５２’の高度ドープ部分は、絶縁層２３によってゲート電極から保護される。換言すれば、その中にワード線が配されるゲート溝を設けることにより、ゲート電極と第２ソース／ドレイン領域の高度ドープ部分との間の距離を増加させることができる。付加的に設けられた絶縁層によって、ゲート電極はソース／ドレイン領域から、とても効果的に絶縁される。結果として、ノード交差点（すなわち、蓄積コンデンサと接続される第２ソース／ドレイン領域）における電界は、減少する。それゆえ、メモリセルの保持時間、すなわち、情報がメモリセルに認識可能に格納される時間を増加できる。
【００７３】
図１７Ａにおいて、ゲート溝２５は、基板表面より下方において約６０〜８０ｎｍの深さまで延びている。そして、高導電性層の厚さは、４０〜６０ｎｍであり、絶縁層２３、３３の厚さは約６０〜８０ｎｍである。さらに、各ゲート電極２７は、図１を参照しつつ説明したように、蹄鉄状部分２６を含んでいる。一実施形態に従えば、絶縁層２３、３３は、部分的に埋設されており、その絶縁層２３、３３は、基板表面１０から突出した部分を有している。この部分は、本質的に、ゲート溝２５をパターニングするために用いられるハードマスクの厚さに相当する量だけ基板表面１０から突出している。絶縁層２３、３３の突出した部分により、ワード線または絶縁ゲート線とノードコンタクトとの間を電気的に絶縁する。
【００７４】
さらに図１７Ａから分かるように、ゲート溝２５の深さは、絶縁トレンチ５の深さよりも浅い。ゲート溝２５は、その底部において丸い角を有するように形成される。換言すれば、等方性エッチングステップによって、ゲート溝２５の側面と底面とが交差する部分において鋭利な角部が丸められる。結果として、そうでなければこれらの角部において発生する不均一な電界の発生が回避される。結果として、トランジスタの電流の好ましくない減少が回避される。したがって、第１および第２ソース／ドレイン領域５１、５２に接続しているチャネル５３は、本質的にＵ字形状を有している。
【００７５】
図１７Ａにおいて、ビット線コンタクトは、ポリシリコンから作られてもよい。ビット線コンタクトを含むビット線を、約２０〜３０ｎｍの厚さを有するポリシリコン層７、および任意で、例えばＴｉ、ＴｉＮまたはＷＮからなるバリア層、約４０ｎｍの厚さを有する金属層７１、シリコン窒化物層７２および二酸化シリコンスペーサー７３を含む積層から作ってもよい。金属層７１の材質は、一般的に用いられている任意の金属であってもよく、特に、Ｗ、ＴｉＮまたは一般に使われている金属珪化物であってもよい。
【００７６】
ポリシリコン層および金属層を含むビット線の積層を設けることにより、接触抵抗を顕著に減少させることができる。
【００７７】
図１８は、結果として生じる、メモリセルアレイ６０および周辺部９を含むメモリ装置の平面図である。通常、周辺部９は、コア回路構成要素９４および通常、コア回路構成要素の外側に位置している保護部９５を含んでいる。コア回路構成要素９４は、行ドライバ、センスアンプ、および個々のメモリセルを制御し、アドレスするための、その他の装置を含んでいる。本開示において、メモリセル装置に属するメモリセルアレイの外側のすべての部分は、周辺部９として言及する。
【００７８】
図１８に示すように、複数のビット線８が、水平方向（第１の方向）に沿って形成されるが、複数のワード線２は、上記第１の方向に対して垂直な第２の方向に配置される。加えて、連続的な活性領域４が、ビット線およびワード線に対して傾いた角度で、それぞれ配される。図示されているように、隣接する活性領域４は、シリコン酸化物のような絶縁物質で満たされた絶縁トレンチ５によって、分離され、互いに電気的に絶縁されている。
【００７９】
加えて、絶縁ゲート線３が、第２の方向に沿って配されている。より詳細には、ひとつの絶縁ゲート線３が、隣接するワード線２の組の間に配されている。特に、活性領域線４は、メモリセルアレイのひとつの縁から別の縁まで連続的に延びるように形成されている。さらに好ましくは、活性領域線とビット線との間の角度は、１０〜６０°である。１０〜２５°が特に好ましい。特に、その角度を、約１８°にすることができる。
【００８０】
図１８から分かるように、２つの隣接するメモリセル６は、ひとつの共通のビット線コンタクト４１を共有している。したがって、ビット線８の２つのノードコンタクト４２の後に続いて、ひとつのビット線コンタクト４１が形成され、ひとつの活性領域線４の２つの隣接するビット線コンタクトは、２つの異なるビット線８に割り当てられている。それゆえ、隣接するビット線コンタクト間の水平方向の距離は、好ましくは６Ｆであり、隣接するビット線コンタクト間の垂直方向の距離は、２Ｆである。結果として、ビット線８と活性領域線４との間の角度は、１８°が好ましく、特に、アークタンジェント（１/３）である１８．４３°が好ましい。
【００８１】
さらなる変更として、連続的な活性領域線を、図１８に示す直線ではなく、角のある線として実現してもよい。例えば、活性領域線４は、水平な部分と傾斜した部分とを含んでいてもよい。別の例として、活性領域線４は、ビット線８に対して、０°とは異なる２つの異なる角度を有する角をなす線として実現してもよい。図１８に示すように、ひとつの活性領域線４は、複数のビット線８と交差しており、異なるビット線８と複数のビット線コンタクトを形成している。特に、隣接するビット線コンタクト４１は、それぞれひとつの活性領域線４に接続されており、隣接するビット線８に接続されている。
【００８２】
または、活性領域線４およびビット線８は、図１９に示すように配置されてもよい。
【００８３】
しかし、本発明は、メモリセルの異なるレイアウトに対して同様に適用できる。特に、本発明は、活性領域が連続的な線ではなく、２つのメモリセルを含む部分（セグメント）として形成されているレイアウトに対しても適用できる。
【００８４】
図２０は、本発明に係るメモリセルアレイ６０、６０’の組を記載した概略図である。上記アレイは、オープンビット線構造として実現されており、各メモリセルアレイは、トランジスタ６１とコンデンサ６３とを含むメモリセル６を備えている。
【００８５】
メモリセルアレイ６０、６０’は、それぞれ対応するビット線８、８’のグループおよび対応するワード線２’のグループと結合されている。２つのビット線８、８’のグループは、一方の端部をメモリセルアレイ６０、６０’に、他方の端部をセンスアンプ６４に結合されている。これらのセンスアンプ６４は、一般にメモリセルアレイ６０、６０’の周縁部の外側に形成される、周辺回路構成要素を含んでいる。
【００８６】
動作する時には、ひとつのメモリセル６が、例えば、ひとつのワード線２を活性化することにより選択される。ワード線２は、対応するひとつのトランジスタ６１の対応するゲート電極と結合されている。ビット線８は、ビット線コンタクト４１を介して、これらトランジスタ６１のひとつの第１ソース／ドレイン領域と結合されている。トランジスタ６１は、オンにされ、コンデンサ６３に蓄積された電荷をビット線８につなぐ。そして、センスアンプ６４は、コンデンサ６３からビット線８につながれた電荷を検出する。センスアンプ６４は、その信号を参照信号と比較する。参照信号は、参照電荷Ｑｒｅｆまたは、対応するワード線２’に電圧がかけられていない、対応するビット線８’を検出することによって得られる参照信号などである。センスアンプ６４は、得られた信号を増幅し、増幅された信号を適当な持続時間保持する。これにより、コンデンサ６３に蓄積された電荷によって表されるデータに、メモリセルアレイ６０、６０’の外部からアクセスでき、コンデンサ６３によって、メモリセル６からのデータを示す電荷を、メモリセル６に蓄積しなおすこともできる。
【００８７】
当業者には明らかなように、垂直方向に対になったビット線アレイ構造または折りたたまれたビット線構造など、公知のその他のアレイ構造を用いてもよい。
【００８８】
本発明が詳細に、特定の実施形態を参照しつつ記載されたが、様々な変更および修飾が、本発明の精神および範囲から外れることなく可能であることは、当業者にとって明らかであろう。したがって、本発明は、添付の請求項の技術的範囲およびそれと均等の範囲内における修飾および変更を施したものも包含している。
【図面の簡単な説明】
【００８９】
【図１Ａ】本発明の一実施形態の断面図である。
【図１Ｂ】本発明の一実施形態の断面図である。
【図１Ｃ】本発明の一実施形態の断面図である。
【図１Ｄ】本発明の一実施形態の断面図である。
【図１Ｅ】本発明の一実施形態の断面図である。
【図１Ｆ】本発明の一実施形態の断面図である。
【図１Ｇ】トランジスタのアレイを示す例示的な平面図である。
【図１Ｈ】本発明の一実施形態の断面図である。
【図２Ａ】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図２Ｂ】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図３】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図４Ａ】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図４Ｂ】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図５Ａ】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図５Ｂ】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図６Ａ】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図６Ｂ】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図７Ａ】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図７Ｂ】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図７Ｃ】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図８Ａ】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図８Ｂ】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図９Ａ】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図９Ｂ】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図９Ｃ】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図１０Ａ】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図１０Ｂ】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図１１Ａ】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図１１Ｂ】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図１２】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図１３】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図１４】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図１５】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図１６Ａ】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図１６Ｂ】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図１７Ａ】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図１７Ｂ】本発明のトランジスタの製造方法に関する一実施形態を示す断面図である。
【図１８】本発明のメモリセルアレイの例示的なレイアウトを示す図である。
【図１９】本発明の例示的な一実施形態に係るトランジスタを含むメモリセルアレイの別の例示的なレイアウトを示す図である。
【図２０】本発明の例示的な一実施形態に係るトランジスタを含むメモリセルアレイを示す回路略図である。
【符号の説明】
【００９０】
１    半導体基板
１０    基板表面
１２    ハードマスク層
１３    ハードマスク開口部
２    ワード線
２’  ワード線
２１    ゲート誘電体（ゲート酸化物、ゲート絶縁層）
２２    高導電性層（導電性物質）
２２１  高導電性層の上面
２２２  高導電性層の底面
２２３  高導電性層の側面
２３    絶縁層（シリコン酸化物層）
２５    ゲート溝
２６    蹄鉄状部分
２７    ゲート電極
３      絶縁ゲート線
３１    ゲート誘電体
３２    高導電性層
３３    絶縁層
４      活性領域（活性領域線）
４１    ビット線コンタクト
４１１  ビット線コンタクトマスク開口部
４１２  ビット線コンタクト開口部
４２    ノードコンタクト（コンデンサコンタクト）
４３    ポリシリコン層
４４    絶縁溝
４５    シリコン窒化物層（シリコン窒化物ライナー）
４６    薄層活性領域部
４７    ひれ状部
４８    上面
４９ａ  側面
４９ｂ  側面
５      絶縁トレンチ
５０    ドープ領域（ドープ部分）
５０ａ  低度ドープ領域
５０ｂ  高度ドープ領域
５１    第１ソース／ドレイン領域
５２    第２ソース／ドレイン領域
５２’  第２ソース／ドレイン領域
５２ａ  低度ドープ部
５２ｂ  高度ドープ部
５３    チャネル
５４    シリコン酸化物層（二酸化シリコン充填部）
５５    シリコン窒化物ライナー層（シリコン窒化物物質）
５６    高度ドープ領域
５７    低度ドープ領域
６      メモリセル
６０    メモリセルアレイ
６０’  メモリセルアレイ
６１    第１アクセストランジスタ（トランジスタ）
６２    第２アクセストランジスタ（トランジスタ）
６３    蓄積コンデンサ（コンデンサ）
６３１  第１コンデンサ電極
６３２  コンデンサ誘電体
６３３  第２コンデンサ電極
６４    センスアンプ
７      ポリシリコン層
７１    高度導電性層（タングステン層、金属層）
７２    シリコン窒化物層
７３    二酸化シリコン層（シリコン酸化物層、二酸化シリコンスペーサー）
７４    バリア層（薄層バリア層）
７５    シリコン酸化物スペーサー
７６    ポリシリコンスペーサー
８      ビット線
８’    ビット線
９      周辺部
９４    コア回路構成要素
９５    支持部
【図１Ａ】
2008078645.tif 000003
【図１Ｂ】
2008078645.tif 000004
【図１Ｃ】
2008078645.tif 000005
【図１Ｄ】
2008078645.tif 000006
【図１Ｅ】
2008078645.tif 000007
【図１Ｆ】
2008078645.tif 000008
【図１Ｇ】
2008078645.tif 000009
【図１Ｈ】
2008078645.tif 000010
【図２Ａ】
2008078645.tif 000011
【図２Ｂ】
2008078645.tif 000012
【図３】
2008078645.tif 000013
【図４Ａ】
2008078645.tif 000014
【図４Ｂ】
2008078645.tif 000015
【図５Ａ】
2008078645.tif 000016
【図５Ｂ】
2008078645.tif 000017
【図６Ａ】
2008078645.tif 000018
【図６Ｂ】
2008078645.tif 000019
【図７Ａ】
2008078645.tif 000020
【図７Ｂ】
2008078645.tif 000021
【図７Ｃ】
2008078645.tif 000022
【図８Ａ】
2008078645.tif 000023
【図８Ｂ】
2008078645.tif 000024
【図９Ａ】
2008078645.tif 000025
【図９Ｂ】
2008078645.tif 000026
【図９Ｃ】
2008078645.tif 000027
【図１０Ａ】
2008078645.tif 000028
【図１０Ｂ】
2008078645.tif 000029
【図１１Ａ】
2008078645.tif 000030
【図１１Ｂ】
2008078645.tif 000031
【図１２】
2008078645.tif 000032
【図１３】
2008078645.tif 000033
【図１４】
2008078645.tif 000034
【図１５】
2008078645.tif 000035
【図１６Ａ】
2008078645.tif 000036
【図１６Ｂ】
2008078645.tif 000037
【図１７Ａ】
2008078645.tif 000038
【図１７Ｂ】
2008078645.tif 000039
【図１８】
2008078645.tif 000040
【図１９】
2008078645.tif 000041
【図２０】
2008078645.tif 000042