(57)【要約】【課題】薄いチャネルを有する薄膜トランジスタを形成する。【解決手段】絶縁層６上にソース・ドレイン材料膜１２を形成した後、絶縁層６に達する開口部１３をソース・ドレイン材料膜１２に形成する。次いで、開口部１３内の絶縁層６およびソース・ドレイン材料膜１２上に、所望の膜厚のチャネル４およびゲート絶縁膜５を順に形成した後、ゲート絶縁膜５上であって開口部１３内を埋め込むゲート材料膜１４を形成する。次いで、ゲート材料膜１４上にキャップ膜７を形成し、ゲート材料膜１４からなるゲート１を形成する。次いで、ソース・ドレイン材料膜１２上にマスク層を形成する。次いで、ゲート１をキャップ膜７で保護しながらマスク層で保護されていないソース・ドレイン材料膜１２を除去し、ゲート１の両側にソース・ドレイン材料膜１２を残す。一方のソース・ドレイン材料膜１２がソース２、他方の前記ソース・ドレイン材料膜１２がドレイン３となる。【選択図】図１
2008153329.tif 000002
【特許請求の範囲】
【請求項１】
以下の工程を含むことを特徴とする半導体装置の製造方法；
（ａ）絶縁層上にソース・ドレイン材料膜を形成する工程、
（ｂ）前記絶縁層に達する開口部を前記ソース・ドレイン材料膜に形成する工程、
（ｃ）前記開口部内の前記絶縁層および前記開口部内の前記ソース・ドレイン材料膜上に、半導体膜を形成する工程、
（ｄ）前記半導体膜上にゲート絶縁膜を形成する工程、
（ｅ）前記ゲート絶縁膜上であって前記開口部内を埋め込むゲート材料膜を形成する工程、
（ｆ）前記ゲート材料膜上にキャップ膜を形成し、前記ゲート材料膜からなるゲートを形成する工程、
（ｇ）前記工程（ｆ）の後に、前記ソース・ドレイン材料膜上にマスク層を形成する工程、
（ｈ）前記ゲートを前記キャップ膜で保護しながら前記マスク層で保護されていない前記ソース・ドレイン材料膜を除去し、前記ゲートの両側に前記ソース・ドレイン材料膜を残す工程。
【請求項２】
前記工程（ｃ）では、アモルファスシリコン膜からなる前記半導体膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記工程（ｆ）の前に、前記アモルファスシリコン膜をアニール処理し、前記アモルファスシリコン膜を結晶化することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記工程（ｂ）では、不純物がドープされていない多結晶シリコン膜からなる前記ソース・ドレイン材料膜を形成し、
前記アニール処理後、前記工程（ｈ）の前に、前記ソース・ドレイン材料膜に不純物打ち込みを行うことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記工程（ｆ）では、堆積によって前記キャップ膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記工程（ｄ）では、酸化シリコン膜からなる前記ゲート絶縁膜を形成し、
前記工程（ｆ）では、ＣＶＤ法によって堆積された酸化シリコン膜からなる前記キャップ膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記工程（ｄ）では、窒化膜を含む前記ゲート絶縁膜を形成し、
前記工程（ｅ）では、多結晶シリコン膜からなる前記ゲート材料膜を形成し、
前記工程（ｆ）では、前記多結晶シリコン膜が酸化された酸化シリコン膜からなる前記キャップ膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記工程（ｅ）では、多結晶シリコン膜からなる前記ゲート材料膜を形成し、
前記工程（ｅ）の後に、前記ゲート材料膜上に金属膜を形成し、
前記工程（ｆ）では、前記多結晶シリコン膜と前記金属膜の反応によるシリサイド膜からなる前記キャップ膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、薄膜トランジスタを備えた半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）は、電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）の１種であり、基本的にゲート、ソース、ドレインの３端子から構成され、主に、液晶表示装置に用いられる。また、薄膜トランジスタは、通常のＭＩＳ（Metal Insulator Semiconductor）トランジスタと混載した半導体装置、例えばＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic RAM）などにも用いられる。
【０００３】
特開平５−１９０８５６号公報（特許文献１）および特開平６−２１４５８号公報（特許文献２）では、薄膜トランジスタをＳＲＡＭのメモリセルに用いる場合、ＳＲＡＭの待機時電流には薄膜トランジスタのオフ電流が影響し、薄膜トランジスタのチャネルの膜厚を薄くすることが待機時電流低減に有効であると記載されている。また、この特許文献１、２には、絶縁層上に形成されたソース、ドレイン、ゲートの３端子および、このゲート上のゲート絶縁膜を介したチャネルからなる薄膜トランジスタが記載されている。このチャネルの膜厚がソース、ドレインの膜厚より薄くなっている。
【特許文献１】特開平５−１９０８５６号公報
【特許文献２】特開平６−２１４５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
素子の微細化の進行にしたがって多くのＭＩＳ（Metal Insulator Semiconductor）トランジスタを同一のチップ上に搭載することができるようになり、高機能、高性能の半導体装置を形成することができる。
【０００５】
ところで、薄膜トランジスタを通常のＭＩＳトランジスタと混載した場合、素子分離領域（絶縁層）上に形成することができる。このため、回路やメモリの面積低減に役立つことが考えられる。また、液晶表示装置に代表されるように、薄膜トランジスタは半導体基板上のみならず、絶縁性のガラス基板上にも形成することもできる。
【０００６】
このため、絶縁層上に形成される薄膜トランジスタはこれまで以上に重要視され、性能のよい薄膜トランジスタを形成する技術が必要とされる。
【０００７】
図２７は、本発明者らが検討した薄膜トランジスタの構造を示す断面図である。この薄膜トランジスタは、絶縁層１０６上に形成されており、ゲート１０１、ソース１０２、ドレイン１０３、チャネル１０４および、ゲート絶縁膜１０５を有している。絶縁層１０６上には、同一の多結晶シリコン膜からなるソース１０２、ドレイン１０３および、チャネル１０４が設けられており、ソース１０２とドレイン１０３との間にチャネル１０４が設けられている。このチャネル１０４上には、ゲート絶縁膜１０５を介してゲート１０１が設けられている。なお、ゲート１０１、ソース１０２および、ドレイン１０３のそれぞれにはコンタクト１０８が電気的に接続されている。
【０００８】
図２７に示すような薄膜トランジスタでは、ゲート１０１をマスクにソース１０２、ドレイン１０３を形成するための不純物打ち込みを行うため、製造工程がシンプルである。なお、リーク電流低減など素子の性能向上のために、いわゆるＬＤＤ構造の不純物打ち込みを行う場合もある。
【０００９】
薄膜トランジスタのオフ電流を低減する方法として、チャネルの膜厚を薄くすることが非常に効果的である。
【００１０】
図２７で示す薄膜トランジスタは、ソース１０２、ドレイン１０３および、チャネル１０４は同一の多結晶シリコン膜から構成される。したがって、チャネル１０４の膜厚を薄くするためには、ソース１０２およびドレイン１０３の膜厚も同時に薄くする必要がある。しかし、ソース１０２およびドレイン１０３の膜厚を薄くすると、抵抗の増大やコンタクト１０８形成時の突き抜けなど、種々の問題が発生する。このため、多結晶シリコン膜は５０ｎｍ程度以上の膜厚で形成される。
【００１１】
そこで、チャネルの膜厚を薄くするため、チャネルをソースおよびドレインとは別に形成することが考えられる。
【００１２】
図２８、図２９は、ソース１０２およびドレイン１０３に対して、チャネル１０４が薄い薄膜トランジスタの構造を示す断面図である。
【００１３】
図２８に示すような薄膜トランジスタでは、例えば上記特許文献１の技術を用いて、先にソース１０２、ドレイン１０３およびゲート１０１を加工しておき、チャネル１０４を別途形成することで、チャネル１０４だけを薄くすることができる。あるいは、図２９に示すような薄膜トランジスタでは、例えば上記特許文献２の技術を用いて、ソース１０２、ドレイン１０３およびゲート１０１を加工した後、スペース部を絶縁膜１０７で埋め込むことで段差を少なくした後、チャネル１０４を別途形成することで、チャネル１０４だけを薄くすることができる。
【００１４】
しかしながら、図２８および図２９に示すような構造の薄膜トランジスタでは、ゲート絶縁膜１０５をゲート１０１だけに残すために、マスクを用いて直接加工する必要がある。このため、ゲート絶縁膜１０５の膜厚ばらつきによる信頼性の低下という課題がある。また、下部ゲートとするため、ゲート１０１の両脇にスペース部をとる必要があり、さらに、ゲート１０１にコンタクトを形成するためにパッドを引き出す必要があり、素子の縮小化の妨げとなる課題もある。
【００１５】
本発明の目的は、薄いチャネルを有する薄膜トランジスタを形成することのできる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明による半導体装置の製造方法は、まず、絶縁層上にソース・ドレイン材料膜を形成した後、前記絶縁層に達する開口部を前記ソース・ドレイン材料膜に形成する。次いで、前記開口部内の前記絶縁層および前記ソース・ドレイン材料膜上に、所望の膜厚の半導体膜およびゲート絶縁膜を順に形成した後、前記ゲート絶縁膜上であって前記開口部内を埋め込むゲート材料膜を形成する。次いで、前記ゲート材料膜上にキャップ膜を形成し、前記ゲート材料膜からなるゲートを形成する。次いで、前記ソース・ドレイン材料膜上にマスク層を形成する。次いで、前記ゲートを前記キャップ膜で保護しながら前記マスク層で保護されていない前記ソース・ドレイン材料膜を除去し、前記ゲートの両側に前記ソース・ドレイン材料膜を残す。一方の前記ソース・ドレイン材料膜がソース、他方の前記ソース・ドレイン材料膜がドレインとなる。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
本発明の半導体装置の製造技術によれば、所望の膜厚の半導体膜からなる薄いチャネルを有する薄膜トランジスタを形成することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。特に異なる実施の形態間で機能が対応するものについては、形状、不純物濃度や結晶性等で違いがあっても同じ符号を付すこととする。また、説明を容易にするために、平面図であってもハッチングを付す場合がある。
【００２２】
本願においては、ゲート、ゲート電極および、ゲート領域を総称して「ゲート」、ソース、ソース電極および、ソース領域を総称して「ソース」、ドレイン、ドレイン電極および、ドレイン領域を総称して「ドレイン」という。
【００２３】
また、本願においては、メモリ、半導体メモリおよび、メモリセル（単位メモリセル）を総称して「メモリ」という。なお、メモリには、ＳＲＡＭ、フラッシュメモリ、ＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）などが含まれるが、特に断りがない場合、本願ではゲインセル構造のメモリを「メモリ」という。
【００２４】
（実施の形態１）
図１は本発明の実施の形態１における半導体装置の上面構造および断面構造を示す説明図である。本実施の形態１による半導体装置はいわゆる薄膜トランジスタである。なお、図１の半導体装置では、素子構造の説明上煩雑さを避けるために、例えばサイドウォールや配線層などを省略している。
【００２５】
まず、図１により、本実施の形態１による半導体装置の構造について説明する。図１（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’切断面における断面図である。なお、図１（ａ）の上面図では、各構造の位置関係を確認しやすいように、層間絶縁膜２４は省略している。
【００２６】
本実施の形態１による半導体装置は、例えば半導体基板上の酸化シリコン膜からなる絶縁層６上に、例えばｎ型の多結晶シリコン膜からなるソース２およびドレイン３が形成されている。また、絶縁層６の上であってソース２とドレイン３との間に、半導体膜、例えば厚さ２．５ｎｍ程度のイントリンシックの多結晶シリコン膜からなるチャネル４が形成されている。また、このチャネル４上には、例えば１５ｎｍ程度の膜厚の酸化シリコン膜からなるゲート絶縁膜５が形成されている。また、絶縁層６の上部であってソース２とドレイン３との間に、ソース２、ドレイン３およびチャネル４とはゲート絶縁膜５を介して電気的に絶縁され、チャネル４の電位を制御する、例えばｎ型の多結晶シリコン膜からなるゲート１が形成されている。また、ゲート１の上面には、例えば酸化シリコン膜からなるキャップ膜７が形成されている。また、ソース２からドレイン３にチャネル４を通じて電流が流れる方向と交差する方向では、ソース２、ドレイン３の寸法よりもゲート１の寸法の方が大きく、かつゲート１の下部全面にチャネル４が形成されている。また、ソース２、ドレイン３および、ゲート１を覆うように層間絶縁膜２４が形成されている。また、ゲート１、ソース２および、ドレイン３のそれぞれには、コンタクト８が電気的に接続されている。なお、ゲート１が金属もしくはシリサイドからなり、ソース２またはドレイン３の少なくとも一方が金属もしくはシリサイドからなっても良い。また、チャネル４が例えば単結晶シリコン膜、アモルファスシリコン膜などの半導体膜からなっても良い。
【００２７】
本実施の形態１で示す薄膜トランジスタは、堆積によりチャネルの膜厚を制御することができるため、薄く形成することができる。このため、薄膜トランジスタのオフ電流を低減することができる。特にチャネル膜厚を５ｎｍ程度以下とすることで、顕著なリーク低減効果が得られる。通常のトランジスタのオフ時のリーク電流（オフ電流）が、１０のマイナス１０乗から１５乗アンペア程度であるのに対して、チャネル膜厚が５ｎｍ程度以下の薄膜トランジスタでは、膜厚方向の量子力学的な閉じ込め効果のため、リーク電流を１０のマイナス１９乗程度にすることも可能である。ただし、薄膜トランジスタのオン電流を増やす場合には、より厚い膜厚のチャネルとしてもよい。つまり、ソースおよびドレインとチャネルの膜厚を独立に設定できるため、ソースおよびドレインの抵抗を増加することなく、必要なチャネル電流が得られるようにチャネルの膜厚を最適な値に設定することが可能である。
【００２８】
本実施の形態１で示す薄膜トランジスタは、開口部（孔）の内側にゲート１を埋め込む構造とするため、ソース２およびドレイン３とゲート１の間に不要なスペースを必要とせず、またゲート１にコンタクト８を形成するためにパッドを引き出す必要がないため、素子の寸法を小さくすることができる。
【００２９】
次に、本実施の形態１による半導体装置の製造工程を説明する。図２から図９は、本実施の形態１の薄膜トランジスタを製造する際の各工程における上面図および断面図である。図２から図９において、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’切断面における断面図である。
【００３０】
なお、前記上面図は、煩雑さを避けるため、当該工程における主要部位の位置のみを示すもので、正確な上面図には相当しない。また、各断面図は、半導体装置が形成される絶縁層より上部の構成を例示する。この絶縁層は、半導体基板やガラス基板上に形成された例えば酸化シリコン膜である。
【００３１】
まず、図２に示すように、半導体基板の絶縁層６上に、ソース・ドレイン材料膜１２およびストッパ層９の順で形成した後、絶縁層６に達する開口部１３をストッパ膜９およびソース・ドレイン材料膜１２に形成する。
【００３２】
具体的には、ｐ型のシリコン単結晶からなる半導体基板全面にＣＶＤ（Chemical Vapor Deposition）法または熱酸化により、酸化シリコン膜からなる絶縁層６を形成した後、ノンドープの多結晶シリコン膜からなるソース・ドレイン材料膜１２を、例えばＣＶＤ法によって１５０ｎｍ程度堆積する。次いで、ソース・ドレイン材料膜１２上に例えば５０ｎｍ程度の膜厚の窒化シリコン膜からなるストッパ層９を堆積した後、レジストによる孔パターンをマスクとしてエッチングを行い、チャネルおよびゲート領域のソース・ドレイン材料膜１２を除去し、開口部１３を形成する。
【００３３】
続いて、図３に示すように、開口部１３内の絶縁層６および開口部１３内のソース・ドレイン材料膜１２上に所望の膜厚のチャネル４、ゲート絶縁膜５の順で形成した後、ゲート絶縁膜５上であって開口部１３内を埋め込むゲート材料膜１４を形成する。
【００３４】
具体的には、基板の洗浄を行った後、例えばＣＶＤ法によって２．５ｎｍ程度のアモルファスシリコン膜からなるチャネル４、例えば１５ｎｍ程度の厚さの酸化シリコン膜からなるゲート絶縁膜５および例えば２００ｎｍ程度の厚さのｎ型多結晶シリコン膜からなるゲート材料膜１４を堆積する。さらに、アニールを行うことでチャネル４のアモルファスシリコン膜は結晶化し、多結晶シリコン膜となる。
【００３５】
ここで、本発明者らの独自の検討により、このような極薄膜のチャネル４の結晶化には、１０ｎｍ程度以上の厚膜を形成する温度よりも高い温度、例えば９００℃程度が必要であることを見出した。なお、このアニールの時点で薄膜トランジスタのソース２、ドレイン３となるソース・ドレイン材料膜１２には不純物が導入されていないため、薄膜トランジスタの短チャネル特性に悪影響を与えることはない。
【００３６】
続いて、図４に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法あるいはエッチバックによって、ゲート材料膜１４を削り、ストッパ層９の表面が露出したところで停止する。これによって、先に形成した孔パターンの開口部１３にのみｎ型多結晶シリコン膜からなるゲート材料膜１４が残ることになる。
【００３７】
続いて、図５に示すように、ゲート材料膜１４をエッチバックによって、ストッパ層９の表面より後退させて所望の高さに調整する。この残存したゲート材料膜１４が薄膜トランジスタのゲート１となる。
【００３８】
続いて、図６に示すように、ゲート材料膜１４上にキャップ膜７を形成し、ゲート材料膜からなるゲート１を形成する。
【００３９】
具体的には、ゲート材料膜１４上を覆うように、例えばＣＶＤ法によって１００ｎｍ程度の酸化シリコン膜を堆積し、ＣＭＰ法によってストッパ層９の表面が露出したところで停止することによって、酸化シリコン膜からなるキャップ膜７を形成する。
【００４０】
続いて、図７に示すように、エッチングによってストッパ層９を除去する。この際、ゲート１はキャップ膜７によって保護されることとなる。ここでは、酸化シリコン膜と窒化シリコン膜のエッチングの選択比において、窒化シリコン膜がよりエッチングされるようにしている。
【００４１】
次いで、レジストをマスクにｎ型のソース・ドレインとしたい領域およびｐ型のソース・ドレインとしたい領域の多結晶シリコン膜に各々不純物打ち込みを行う。ここでは、薄膜トランジスタのソースおよびドレインはｎ型とするため、ソース・ドレイン材料膜１２にｎ型の不純物を打ち込んだ。
【００４２】
続いて、図８に示すように、ゲート１を横切るように、ゲート１およびソース・ドレイン材料膜１２上にマスク層１０を形成する。
【００４３】
具体的には、ゲート１の一方側にソース２、他方側にドレイン３となるようにソース・ドレイン材料膜１２を残存させるために、ゲート１を横切るように、ゲート１およびソース・ドレイン材料膜１２上にレジストからなるマスク層１０を形成する。
【００４４】
続いて、ゲート１をキャップ膜７で保護しながらマスク層１０で保護されていないソース・ドレイン材料膜１２を除去し、図９に示すように、ゲート１の両側にソース・ドレイン材料膜１２を残す。
【００４５】
具体的には、レジストをマスク層１０に多結晶シリコン膜からなるソース・ドレイン材料膜１２をエッチングする。このとき、図８に示すような例えばレジストからなるマスク層１０を用いて、図９に示すように、ソース・ドレイン材料膜１２から薄膜トランジスタのソース２およびドレイン３を形成する。この際、薄膜トランジスタのゲート１は、酸化シリコン膜からなるキャップ膜７で保護されており、削れることがない。
【００４６】
続いて、例えば酸化シリコン膜からなる層間絶縁膜２４を堆積、平坦化する工程、コンタクト８を形成する工程、配線を形成する工程を行い、図１に示したような半導体装置が完成する。
【００４７】
このように、本実施の形態１で示す薄膜トランジスタの製造工程において、堆積によりチャネル４の膜厚を制御することによって、チャネル４を薄く形成することができる。また、チャネル４の形成後、膜厚の変化によってチャネル４を断線するような例えば酸化工程を含んでいない。このため、薄膜トランジスタのオフ電流を低減することができる。
【００４８】
また、本実施の形態１で示す薄膜トランジスタは、開口部の内側にゲート１を埋め込む構造とするため、ソース２およびドレイン３とゲート１の間に不要なスペースを必要とせず、またゲート１にコンタクト８を形成するためにパッドを引き出す必要がないため、素子の寸法を小さくすることができる。
【００４９】
本実施の形態１では、薄膜トランジスタがｎ型である場合について説明したが、ｐ型としても良い。この場合は、ゲート１となるゲート材料膜１４をｐ型多結晶シリコン膜とし、ソース２およびドレイン３となるソース・ドレイン材料膜１２へはｐ型の不純物打ち込みを行うことになる。
【００５０】
また、本実施の形態１では、アニールを行うことでチャネル４のアモルファスシリコン膜を結晶化し、多結晶シリコン膜としたが、アニールを行わずにアモルファスシリコン膜をチャネル４に用いてもよい。この場合、アニールを行わないため、他の素子と同一の基板上に混載する際に、耐熱性の低い素子を使うことが容易になるという利点がある。また、基板自体に耐熱性の低いもの、例えばガラス基板などを使う場合にも適している。
【００５１】
また、本実施の形態１では、ソース２、ドレイン３およびゲート１にｎ型多結晶シリコン膜、ゲート絶縁膜５に酸化シリコン膜を適用したが、表面をシリサイド化した多結晶シリコン膜や金属をゲートに、ハフニウムオキサイドやアルミナなどの高誘電体膜をゲート絶縁膜に適用した場合でも、前述したソース２、ドレイン３およびゲート１とゲート絶縁膜５の組み合わせは有効である。その場合ゲート絶縁膜５の膜厚の大小関係は、物理膜厚でなく電気的に酸化シリコン膜厚に換算した膜厚に読み替えて解釈すればよい。また、ゲート絶縁膜５の膜厚は、ゲートリークと信頼性が許容される範囲であれば、より薄い膜厚を用いることもできる。
【００５２】
また、本実施の形態１では、ストッパ層９に窒化シリコン膜を適用したが、ソース・ドレイン材料膜１２の加工時およびキャップ膜７の加工時にストッパとなる材料であれば、適用できる。さらに、ストッパ層９は単層膜である必要はなく、例えば酸化シリコン膜、窒化シリコン膜の積層構造としてもよい。
【００５３】
また、本実施の形態１では、キャップ膜７に酸化シリコン膜を適用したが、ソース・ドレイン材料膜１２の加工時にマスクとなる材料であれば、適用できる。例えばハフニウムオキサイド、アルミナなどの高誘電体膜でもよく、コバルトやニッケルおよびそのシリサイドなどの導体膜でもよい。ここで、キャップ膜７に導体膜を用いる場合は、図１に示す、ゲート１へのコンタクト８は、必ずしもキャップ膜７を貫通してゲート１に接続する必要はない。
【００５４】
また、本実施の形態１では、基板として、一般的なｐ型のシリコン単結晶からなる半導体基板を用いたが、ｎ型のシリコン単結晶基板、ＳＯＩ（Silicon on Insulator）基板でもよいことは明らかである。さらには、絶縁層６上に形成することから、ガラス基板を用いることもできる。この場合も半導体基板と同様に、表面の絶縁層６上にソース・ドレイン材料膜１２を堆積し、ソース・ドレイン材料膜１２上にストッパ層９となる窒化シリコン膜を堆積して、本実施の形態１の薄膜トランジスタのゲート１を形成するための開口部（孔）をあけることで、図２と同一の形状となる。以降の工程は、図３〜図９を参照して説明した工程と同様の加工を行うことになる。
【００５５】
（実施の形態２）
本発明の実施の形態２では、図１０に示すような、いわゆるゲインセル構造のメモリを備えた半導体装置について説明する。なお、この半導体装置では、同一基板上に形成される、ロジックトランジスタおよび高耐圧トランジスタに、前記実施の形態１で述べた薄膜トランジスタを混載することになる。
【００５６】
図１０に示すように、メモリセルの構成は、基本的には情報を書き込むトランジスタである書込みトランジスタＭ１と、情報を蓄積するトランジスタである蓄積トランジスタＭ２とを一体化させたものである。
【００５７】
図１０（ａ）のメモリセルにおいて、書込みワード線ＷＷＬと電気的に接続された書込みトランジスタＭ１のゲートに電圧を印加し、書込みトランジスタＭ１を導通状態とした場合、書込みトランジスタＭ１のチャネルを電流が流れる。このとき、あらかじめ設定しておく書込みビット線ＷＢＬの電位によって、蓄積ノードＳＮには異なった電荷量が蓄積される。すなわち、メモリセルに情報が記憶される。
【００５８】
一方、蓄積トランジスタＭ２は、蓄積電荷量の大小によって、ゲート電圧が異なり、これをセンスして情報を読み出すことができる。すなわち、ゲート電圧の変化によって蓄積トランジスタＭ２のコンダクタンスが変化し、読出しビット線ＲＢＬから読出しワード線ＲＷＬに流れる電流の違いとしてメモリセルの外に取り出される。
【００５９】
図１０（ｂ）のメモリセル構造において、同図（ａ）のメモリセル構造との違いは、選択トランジスタＭ３を有する点である。よって、ゲート電圧の変化によって蓄積トランジスタＭ２のコンダクタンスが変化し、読出しビット線ＲＢＬからソース線ＳＬに流れる電流の違いとしてメモリセルの外に取り出される。
【００６０】
本実施の形態２による半導体装置において、薄膜トランジスタの構造は、基本的に前記実施の形態１と同様である。この薄膜トランジスタは、ゲインセル構造のメモリの書込みトランジスタＭ１に用いる。
【００６１】
以下は、図１０（ｂ）に示した３トランジスタ型のメモリセルへの適用について述べる。なお、メモリセルを構成する、薄膜トランジスタ以外のトランジスタは、半導体基板上に形成する通常のＭＩＳトランジスタのため、面積縮小などの用途によって、例えば図１０（ａ）に示す２トランジスタ型のメモリセルのように、トランジスタ数は設計時に任意に設定することができる。
【００６２】
まず、図１１により、本実施の形態２による半導体装置の構造について説明する。図１１（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’切断面における断面図である。なお、図１１（ａ）の上面図では、各構造の位置関係を確認しやすいように、シリサイド膜２３および層間絶縁膜２４は省略している。
【００６３】
薄膜トランジスタの構造は、基本的に前記実施の形態１と同様である。薄膜トランジスタからなる書込みトランジスタＭ１は絶縁層６となる素子分離領域上に形成され、書込みトランジスタＭ１のソース２は蓄積トランジスタＭ２のゲート２Ｇと接続される。また、書込みトランジスタＭ１のゲート１およびドレイン３には、それぞれ書込みワード線コンタクトＣＴＷＷＬおよび書込みビット線コンタクトＣＴＷＢＬが接続されている。
【００６４】
次に、読出しトランジスタＭ２および選択トランジスタＭ３の構造について説明する。また、図示しない周辺回路部のロジックトランジスタおよび高耐圧トランジスタの構造についても併せて説明する場合もある。なお、これらのトランジスタは、ＭＩＳトランジスタであり、上記薄膜トランジスタによる書込みトランジスタＭ１とは構造が異なるが、ｐ型シリコンからなる基板上に形成されている。また、基板上に例えばｎ型ウエルを設け、さらにその内部に例えばｐ型ウエルを形成する、いわゆる３重ウエル構造を採用してもよい。３重ウエル構造を採ると互いにｎ型領域で分離されたｐ型ウエル同士を異なる電圧に設定することが可能であり、基板にバイアスを加えることができる。
【００６５】
これらトランジスタのゲート絶縁膜は、例えば窒化処理した酸化シリコン膜よりなり、膜厚は２ｎｍ程度と７ｎｍ程度の２水準で設けられている。すなわち蓄積トランジスタＭ２、選択トランジスタＭ３および高耐圧トランジスタのゲート絶縁膜１６を７ｎｍ程度、ロジックトランジスタのゲート絶縁膜を２ｎｍ程度、とした２水準である。
【００６６】
蓄積トランジスタＭ２のゲート２Ｇおよび選択トランジスタＭ３のゲート１７は、例えば多結晶シリコン膜からなり、酸化シリコン膜と窒化シリコン膜との積層よりなるサイドウォール１８を有する。
【００６７】
ここで、蓄積トランジスタＭ２および選択トランジスタＭ３において、ゲート２Ｇ、ゲート１７およびソース、ドレインの表面は例えばニッケルシリサイドからなるシリサイド膜２３によって低抵抗化されている。また、書込みトランジスタＭ１のソース２およびドレイン３の表面も例えばニッケルシリサイドからなるシリサイド膜２３によって低抵抗化されている。なお、図１１（ａ）の上面図では、各構造の位置関係を確認しやすいように、シリサイド膜２３は省略している。
【００６８】
また、高耐圧トランジスタおよびロジックトランジスタのゲートは、例えば多結晶シリコン膜からなり、酸化シリコン膜と窒化シリコン膜よりなるサイドウォールを有する。また、ロジックトランジスタのゲートは、表面を例えばニッケルシリサイドによって低抵抗化された多結晶シリコン膜からなる。同様に、アクティブ領域も、その表面を例えばニッケルシリサイドによって低抵抗化されている。なお、図１１に示したように、書込みトランジスタＭ１のソース２と、蓄積トランジスタＭ２のゲート２Ｇとは同時に形成されるものであって、電気的に接続されることとなる。
【００６９】
また、蓄積トランジスタＭ２のゲート２Ｇおよび選択トランジスタＭ３のサイドウォール１８の下には、浅いｎ−領域である、いわゆるエクステンション領域１９が設けられている。また、サイドウォール１８の外側には、蓄積トランジスタＭ２のソース２０、選択トランジスタＭ３のドレイン２１であるｎ＋領域が設けられている。また、蓄積トランジスタＭ２のソース２０にはソース線コンタクトＣＴＳＬが接続され、選択トランジスタＭ３のドレイン２１には読出しビット線コンタクトＣＴＲＢＬが接続される。
【００７０】
なお、ロジックトランジスタおよび高耐圧トランジスタともにエクステンション領域を有する場合、ロジックトランジスタは高耐圧トランジスタと比較して浅いエクステンション領域を用いることが好ましい。これは低エネルギーの不純物打ち込みあるいは表面からの不純物拡散を行うことによって形成するのであるが、横方向、縦方向の不純物広がりを抑制し、短いゲート長でも短チャネル効果に強いエクステンション構造とするためである。一方、高耐圧トランジスタはより高いエネルギーで不純物打ち込みを行い、縦方向、横方向により深く広がったエクステンション領域を形成することが好ましい。これは十分なＰＮ接合の耐圧を確保するためである。
【００７１】
図１１に示すように、蓄積トランジスタＭ２および選択トランジスタＭ３は、例えばｐ型シリコンからなる基板上に直接繋がる形で形成されたｐ型ウエル２２上に形成されている。蓄積トランジスタＭ２のゲート２Ｇは、書込みトランジスタＭ１のソース２と電気的に接続されており、蓄積トランジスタＭ２のゲート容量を主成分とする電荷蓄積容量を形成することとなる。
【００７２】
次に、本実施の形態２による半導体装置の製造工程を説明する。図１２から図１４は、本実施の形態２のメモリを製造する際の各工程における上面図および断面図である。図１２から図１４において、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’切断面における断面図である。
【００７３】
なお、前記上面図は、煩雑さを避けるため、当該工程における主要部位の位置のみを示すもので、正確な上面図には相当しない。また、各断面図は、半導体装置が形成される半導体基板表面に形成されるｐ型ウエルより上部の構成を例示する。
【００７４】
まず、例えばｐ型のシリコン（Ｓｉ）単結晶からなる半導体基板（この段階では半導体ウェハと称する平面略円形状の半導体板）を用意し、酸化によって半導体基板（以下、単に基板という）の主面上に酸化シリコン膜（ＳｉＯ２）膜を形成し、さらに窒化シリコン膜（ＳｉＮ）膜を堆積する。
【００７５】
続いて、レジストをマスクに上記の窒化シリコン膜、酸化シリコン膜および基板をエッチングして、基板に溝を形成し、その溝を例えばＣＶＤ法によって酸化シリコン膜で埋めた後に平坦化を行い、基板に素子分離領域（絶縁層）とアクティブ領域とを形成する。次いで、アクティブ領域に不純物をイオン打ち込みしてｎ型ウエルおよびｐ型ウエルを形成し、さらにｎ型ウエル内に不純物を打ち込んでｐ型ウエルを形成する。例えば、図１２に示すように、素子分離領域に絶縁層６、アクティブ領域にｐ型ウエル２２が形成されている。
【００７６】
基板表面の犠牲酸化後、レジストをマスクにしてしきい値電圧調整用の不純物イオンの打ち込みを行う。洗浄後シリコン基板表面を酸化して、例えば７ｎｍの厚さの周辺回路用ゲート絶縁膜を形成する。次に、ロジック回路向けのトランジスタ部分が開口するレジストパターンを、マスク領域として、酸化シリコン膜のエッチングを行う。このとき、メモリ部の蓄積トランジスタＭ２および選択トランジスタＭ３は、レジストマスクに覆われており、酸化シリコン膜はエッチングされないようにする。
【００７７】
そして、前記レジスト膜を除去した後、シリコン基板表面を例えば２ｎｍの厚さに酸化してロジック回路用のゲート絶縁膜を形成する。当該ゲート絶縁膜の表面を窒化してゲート絶縁膜の誘電率を上げた後、ゲート電極用のノンドープの多結晶シリコン膜からなるソース・ドレイン材料膜１２を、例えば１５０ｎｍ堆積する。
【００７８】
これまでは基板上の各種回路を形成するロジックトランジスタや高耐圧トランジスタに共通の加工について説明したが、続いて、素子分離領域（絶縁層６）上の書込みトランジスタＭ１である薄膜トランジスタの加工についてのみ説明する。書込みトランジスタＭ１となる薄膜トランジスタの形成工程については、前記実施の形態１の図２から図９と同一のため、図２から図９を参照する。
【００７９】
図２に示すように、絶縁層６上にソース・ドレイン材料膜１２およびその上に例えば５０ｎｍ程度の膜厚の窒化シリコン膜からなるストッパ層９を堆積した後、レジストによる孔パターンをマスクとしてエッチングを行い、チャネルおよびゲート領域のソース・ドレイン材料膜１２を除去し、開口部１３を形成する。
【００８０】
続いて、基板の洗浄を行った後、図３に示すように、例えば２．５ｎｍ程度のアモルファスシリコン膜（半導体膜）からなるチャネル４、例えば１５ｎｍ程度の厚さからなるゲート絶縁膜５および例えば２００ｎｍ程度の厚さのｎ型多結晶シリコン膜からなるゲート材料膜１４を堆積する。さらに、アニールを行うことでチャネル４のアモルファスシリコン膜は結晶化し、多結晶シリコン膜となる。
【００８１】
ここで、本発明者らの独自の検討により、このような極薄膜の結晶化には、１０ｎｍ程度以上の厚膜を形成する温度よりも高い温度が必要であることを見出した。なお、このアニールの時点で薄膜トランジスタのソース、ドレインとなるソース・ドレイン材料膜１２には不純物が導入されておらず、またロジックトランジスタや高耐圧トランジスタの拡散層は形成前であるため、薄膜トランジスタ、ロジックトランジスタおよび高耐圧トランジスタの短チャネル特性に悪影響を与えることはない。
【００８２】
続いて、図４に示すように、例えばＣＭＰ法あるいはエッチバックによって、ゲート材料膜１４を削り、ストッパ層９の表面が露出したところで停止する。これによって、先に形成した孔パターンの開口部１３にのみｎ型多結晶シリコン膜からなるゲート材料膜１４が残ることになる。
【００８３】
続いて、図５に示すように、ゲート材料膜１４をエッチバックによって、ストッパ層９の表面より後退させて所望の高さに調整する。この残存したゲート材料膜１４が薄膜トランジスタのゲート１となる。
【００８４】
ここで、基板内に、例えば素子分離領域とアクティブ領域の段差が存在する場合、図４を参照して説明したゲート材料膜１４を削る工程で、段差下部の領域においてストッパ層９上にゲート材料膜１４が残る場合がある。この場合、上記ゲート材料膜１４のエッチバックを行う際に段差分エッチングを追加する事で、ストッパ層９上の残膜を取り除くことができる。
【００８５】
続いて、図６に示すように、例えば１００ｎｍ程度の酸化シリコン膜からなるキャップ膜７を堆積し、ＣＭＰ法によってキャップ膜７を削り、ストッパ層９の表面が露出したところで停止する。
【００８６】
ここで、基板内に、例えば素子分離領域とアクティブ領域の段差が存在する場合、段差下部の領域においてストッパ層９上にキャップ膜７が残る場合がある。素子分離領域の方が段差上部の場合、開口部１３の領域を覆うレジストをマスクとしてエッチングを行い、キャップ膜７の残膜を除去すれば良い。また、素子分離領域の方が段差下部の場合、開口部１３の上部にキャップ膜７が残ることになるのでレジストマスクは必要なく、基板全面にエッチバックを行い、段差部のキャップ膜７を除去すれば良い。
【００８７】
続いて、図７に示すように、エッチングによってストッパ層９を除去する。この際、ゲート１はキャップ膜７によって保護されることとなる。ここでは、酸化シリコン膜と窒化シリコン膜のエッチングの選択比において、窒化シリコン膜がよりエッチングされるようにしている。
【００８８】
これまでは書込みトランジスタＭ１となる薄膜トランジスタの加工についてのみ説明したが、続いて、蓄積トランジスタＭ２、選択トランジスタＭ３および基板上の各種回路を形成するロジックトランジスタや高耐圧トランジスタに共通の加工について説明する。
【００８９】
レジストをマスクにｎ型のゲートとしたい領域およびｐ型のゲートとしたい領域の多結晶シリコン膜に各々不純物打ち込みを行う。なお、薄膜トランジスタのソース２、ドレイン３および蓄積トランジスタのゲート２Ｇ、選択トランジスタのゲート１７はｎ型とするため、ｎ型の不純物を打ち込んだ。
【００９０】
続いて、レジストをマスクに多結晶シリコン膜をエッチングし、ロジックトランジスタ、高耐圧トランジスタおよび蓄積トランジスタＭ２、選択トランジスタＭ３のゲートパターンを形成する。このとき、図１２に示すような例えばレジストからなるマスク層１０を用いて、図１３に示すように、ソース・ドレイン材料膜１２から書込みトランジスタＭ１となる薄膜トランジスタのソース２およびドレイン３を同時に形成する。この際、薄膜トランジスタのゲート１は、酸化シリコン膜からなるキャップ膜７で保護されており、削れることがない。
【００９１】
続いて、高耐圧トランジスタのエクステンション形成を行う。まず、高耐圧トランンジスタのｎ型ＭＩＳトランジスタのエクステンションでは、レジストをマスクに、例えば１０ｋｅＶ程度でｎ型不純物のＰ（リン）を打ち込む。次いで、高耐圧トランジスタのｐ型ＭＩＳトランジスタのエクステンションでは、レジストをマスクに、例えば５ｋｅＶ程度でｐ型不純物のＢＦ２を打ち込む。
【００９２】
続いて、図１４に示すように、ロジックトランジスタ、蓄積トランジスタＭ２および選択トランジスタＭ３のエクステンション領域１９形成を行う。まず、それらのｎ型ＭＩＳトランジスタのエクステンションでは、高耐圧トランジスタ部分、ｐ型ＭＩＳトランジスタ部分を覆うレジストパターンをマスクに、例えば３ｋｅＶ程度でｎ型不純物のＡｓ（ヒ素）を打ち込む。次いで、より深い位置にｐ型不純物を打ち込んでパンチスルーを防ぐために上記エクステンション下のｐ型ウエル濃度を上昇させた。次いで、ロジックトランジスタのｐ型ＭＩＳトランジスタのエクステンション形成では、例えば３ｋｅＶ程度でｐ型不純物のＢＦ２を打ち込む。次いで、より深い位置にｎ型不純物を打ち込んでパンチスルーを防ぐためにエクステンション下のｎ型ウエル濃度を上昇させた。
【００９３】
続いて、ＣＶＤ法によって酸化シリコン膜を形成した後、窒化シリコン膜を堆積し、さらに、ＣＶＤ法によって酸化シリコン膜を堆積後、エッチバックを行って、ロジックトランジスタのゲート、高耐圧トランジスタのゲート、蓄積トランジスタＭ２のゲート２Ｇおよび、選択トランジスタＭ３のゲート１７側面にサイドウォール１８を形成する（図１１参照）。
【００９４】
なお、図１１では、書込みトランジスタＭ１である薄膜トランジスタのゲート１およびソース２、ドレイン３にサイドウォールが示されていないが、薄膜トランジスタにも同時に形成される。ただし、薄膜トランジスタ下は絶縁層６で不純物打ち込みには関係なく、素子構造の説明上煩雑さを避けるために、サイドウォールを省略している。
【００９５】
続いて、サイドウォール１８とレジストをマスクにｎ型ＭＩＳトランジスタ領域にはｎ不純物、ｐ型ＭＩＳトランジスタ領域にはｐ型不純物を打ち込んで拡散層２０、２１を形成する（図１１参照）。この拡散層２０、２１用の不純物打ち込みは、ロジックトランジスタおよび高耐圧トランジスタで共通の不純物打ち込み工程を用いた。これにより、蓄積トランジスタＭ２のソース２０、ドレイン（選択トランジスタＭ３のソースと共通）、選択トランジスタＭ３のドレイン２１、ソースが形成される。
【００９６】
続いて、蓄積トランジスタＭ２、選択トランジスタＭ３、ロジックトランジスタおよび、高耐圧トランジスタのゲート、ドレイン、ソースおよび、書込みトランジスタＭ１のソース２、ドレイン３の表面にシリサイド膜２３を形成する（図１１参照）。まず、ＣＶＤ法によって、酸化シリコン膜を堆積し、多結晶シリコン膜抵抗素子などのシリサイド化しない部分を覆ったレジストパターンをマスクに、前記酸化シリコン膜を除去する。次いで、ニッケル（Ｎｉ）膜をスパッタで堆積し、アニールを行ってシリコン膜と反応させた後に、ニッケル膜を除去する。これにより、シリサイド膜２３が形成される。
【００９７】
このとき薄膜トランジスタからなる書込みトランジスタＭ１のゲート１上部はキャップ膜７で覆われているため、ゲート１とソース２、ドレイン３がシリサイド膜２３のブリッチングによりショートしてしまうことはない。
【００９８】
ここで、薄膜トランジスタを含めたメモリセル部全体をシリサイド化しない場合も考えられる。この場合の半導体装置の構図は、図１５のようになる。図１５（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’切断面における断面図である。なお、図１５（ａ）の上面図では、各構造の位置関係を確認しやすいように、層間絶縁膜２４は省略している。
【００９９】
このような作製プロセスは、薄膜トランジスタからなる書込みトランジスタＭ１のゲート１上面のキャップ膜７がその後の工程で削れ、多結晶シリコン膜からなるゲート１が露出した場合でもニッケル膜によるソース２、ドレイン３とのショートを起こす心配がないという特徴がある。
【０１００】
続いて、例えば酸化シリコン膜からなる層間絶縁膜２４を堆積、平坦化する工程、書込みワード線コンタクトＣＴＷＷＬなどのコンタクトを形成する工程、配線を形成する工程を行い、図１１に示したような半導体装置が完成する。
【０１０１】
上記のように、半導体基板上に、ロジックトランジスタおよび高耐圧トランジスタを作製する途中にプロセスおよびホトマスクを最大で２枚追加することで、ソース２およびドレイン３と膜厚の異なるチャネル４を有する薄膜トランジスタを混載することができ、ゲインセル構造のメモリを形成することができる。
【０１０２】
本実施の形態２では、基板として、ｐ型のシリコン膜からなる半導体基板を適用したが、ＳＯＩ構造を有する基板を適用してもよい。ＳＯＩ構造の基板を適用した場合、ロジックトランジスタの特性が向上し、より高速、低電力のＬＳＩ（Large Scale Integration）が実現できる。また３重ウエル工程が必要なくなり、工程が簡略化される。
【０１０３】
また、本実施の形態２では、ロジックトランジスタおよび高耐圧トランジスタのゲートに表面をシリサイド化した多結晶シリコン膜、ゲート絶縁膜に表面を窒化した酸化シリコン膜を適用したが、金属のゲートやハフニウムオキサイド、アルミナなどの高誘電体膜をゲート絶縁膜に適用した場合でも、前述した拡散層構造とゲート絶縁膜の組合せは有効である。その場合ゲート絶縁膜厚の大小関係は、物理膜厚でなく電気的に酸化シリコン膜厚に換算した膜厚に読み替えて解釈すればよい。例えば、高誘電体膜と酸化シリコン膜のゲート絶縁膜が混在していた場合、高誘電体膜の誘電率を使って同等の静電容量を与える酸化シリコン膜の膜厚に換算し、それが酸化シリコン膜よりも薄い場合、高誘電体膜を薄膜のゲート絶縁膜として解釈すれば本実施の形態で述べた関係はそのまま有効である。
【０１０４】
また、本実施の形態２では、メモリ部の蓄積トランジスタＭ２および選択トランジスタＭ３のゲート絶縁膜を高耐圧トランジスタのゲート絶縁膜と同じ膜厚に設定したが、メモリ部のトランジスタの性能を向上させるために、別途膜厚の異なるゲート絶縁膜を設定し、いわゆる３水準の仕様としてもよい。
【０１０５】
また、本実施の形態２では、メモリ部の蓄積トランジスタＭ２および選択トランジスタＭ３のエクステンション領域１９をロジックトランジスタと同時に形成したが、メモリ部のトランジスタの性能を向上させるために、別のマスクを用いてロジックトランジスタのエクステンションと打ち分けてもよい。
【０１０６】
（実施の形態３）
本実施の形態３による半導体装置において、薄膜トランジスタの構造は基本的に前記実施の形態１と同様である。しかし、図１６に示すように、薄膜トランジスタのゲート絶縁膜１５を例えばＯＮＯ（Oxide Nitride Oxide）膜のような耐酸化性を有する膜とすることに関連して相違する。図１６（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’切断面における断面図である。なお、図１６（ａ）の上面図では、各構造の位置関係を確認しやすいように、層間絶縁膜２４は省略している。
【０１０７】
次に、本実施の形態３による半導体装置の製造工程を説明する。図１７から図２２は、本実施の形態３の薄膜トランジスタを製造する際の各工程における上面図および断面図である。図１７から図２２において、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’切断面における断面図である。
【０１０８】
なお、前記上面図は、煩雑さを避けるため、当該工程における主要部位の位置のみを示すもので、正確な上面図には相当しない。また、各断面図は、半導体装置が形成される絶縁層より上部の構成を例示する。この絶縁層６は、半導体基板やガラス基板上に形成された例えば酸化シリコン膜である。
【０１０９】
まず、前記実施の形態１において図２を参照して説明した製造工程と同様の製造工程によって、半導体基板の絶縁層６上に、ソース・ドレイン材料膜１２およびストッパ層９の順で形成した後、絶縁層６に達する開口部１３をストッパ膜９およびソース・ドレイン材料膜１２に形成する。これ以降の工程で、前記実施の形態１と製造工程が異なる。
【０１１０】
続いて、図１７に示すように、開口部１３内の絶縁層６および開口部１３内のソース・ドレイン材料膜１２上に所望の膜厚のチャネル４、ゲート絶縁膜１５の順で形成した後、ゲート絶縁膜１５上であって開口部１３内を埋め込むゲート材料膜１４を形成する。
【０１１１】
具体的には、基板の洗浄を行った後、例えば２．５ｎｍ程度のアモルファスシリコン膜（半導体膜）からなるチャネル４、ゲート絶縁膜１５として例えば５ｎｍ程度の厚さからなる酸化シリコン膜（酸化膜）、１０ｎｍ程度の厚さからなる窒化シリコン膜（窒化膜）、５ｎｍ程度の厚さからなる酸化シリコン膜（酸化膜）を堆積した後、例えば２００ｎｍ程度の厚さのｎ型多結晶シリコン膜からなるゲート材料膜１４を堆積する。さらに、アニールを行うことでチャネル４のアモルファスシリコン膜は結晶化し、多結晶シリコン膜となる。このように、前記実施の形態１とは異なり、本実施の形態３ではゲート絶縁膜１５に耐酸化性を有する膜であるＯＮＯ膜を用いている。
【０１１２】
続いて、図１８に示すように、例えばＣＭＰ法あるいはエッチバックによって、ゲート材料膜１４を削り、ストッパ層９の表面が露出したところで停止する。これによって、先に形成した孔パターンの開口部１３にのみｎ型多結晶シリコン膜からなるゲート材料膜１４が残ることになる。さらに、ゲート材料膜１４をエッチバックによって、ストッパ層９の表面より後退させて所望の高さに調整する。ただし、このエッチバックは必須の工程ではない。
【０１１３】
続いて、図１９に示すように、ゲート材料膜１４上にキャップ膜１１を形成し、ゲート材料膜からなるゲート１を形成する。
【０１１４】
具体的には、ゲート材料膜１４であるｎ型多結晶シリコン膜の酸化を行う。この際、露出しているゲート材料膜１４表面と共に、露出している多結晶シリコン膜からなるチャネル４が酸化され、酸化シリコン膜からなるキャップ膜１１が形成される。一方、酸化されなかったゲート材料膜１４は、薄膜トランジスタのゲート１となる。
【０１１５】
このキャップ膜１１の形成の際、後にソース、ドレインとなるソース・ドレイン材料膜１２表面は、ストッパ層９で保護されているため、酸化されない。また、表面が露出しているチャネル４の酸化速度は不純物が導入されているｎ型多結晶シリコン膜からなるゲート材料膜１４より遅いため、露出しているチャネル４の酸化は小さい。さらに、ゲート絶縁膜１５に耐酸化性を有する膜を用いているため、酸化速度の速いｎ型多結晶シリコン膜側から酸化種が拡散して、チャネル４が酸化、断線されることはない。
【０１１６】
例えば、酸化シリコン膜のみからなるゲート絶縁膜１５を用いた場合、キャップ膜１１を形成するための酸化と共に、例えば多結晶シリコンからなるチャネル４も酸化されて、薄いチャネル４の膜厚がさらに薄く変化、すなわち断線することが考えられる。しかしながら、本実施の形態３では、ゲート絶縁膜１５に耐酸化性を有する膜であるＯＮＯ膜を用いているため、チャネル４が酸化、断線されることはない。
【０１１７】
続いて、図２０に示すように、エッチングによってストッパ層９を除去する。この残存したキャップ膜１１によってゲート１は保護されることとなる。ここでは、酸化シリコン膜と窒化シリコン膜のエッチングの選択比において、窒化シリコン膜がよりエッチングされるようにしている。
【０１１８】
続いて、レジストをマスクにｎ型のソース・ドレインとしたい領域およびｐ型のソース・ドレインとしたい領域の多結晶シリコン膜に各々不純物打ち込みを行う。なお、薄膜トランジスタのソースおよびドレインはｎ型とするため、ｎ型の不純物を打ち込んだ。
【０１１９】
続いて、図２１に示すように、ゲート１を横切るように、ゲート１およびソース・ドレイン材料膜１２上にマスク層１０を形成する。
【０１２０】
具体的には、ゲート１の一方側にソース２、他方側にドレイン３となるようにソース・ドレイン材料膜１２を残存させるために、ゲート１を横切るように、ゲート１およびソース・ドレイン材料膜１２上にレジストからなるマスク層１０を形成する。
【０１２１】
続いて、ゲート１をキャップ膜１１で保護しながらマスク層１０で保護されていないソース・ドレイン材料膜１２を除去し、図２２に示すように、ゲート１の両側にソース・ドレイン材料膜１２を残す。
【０１２２】
具体的には、レジストをマスクに多結晶シリコン膜をエッチングする。このとき、図２１に示すような例えばレジストからなるマスク層１０を用いて、図２２に示すように、ソース・ドレイン材料膜１２から薄膜トランジスタのソース２およびドレイン３を同時に形成する。この際、薄膜トランジスタのゲート１は、酸化シリコン膜からなるキャップ膜１１で保護されており、削れることがない。
【０１２３】
続いて、例えば酸化シリコン膜からなる層間絶縁膜２４の堆積、平坦化する工程、コンタクト８を形成する工程、配線を形成する工程を行い、図１６に示したような半導体装置が完成する。
【０１２４】
このように、本実施の形態３で示す薄膜トランジスタの製造工程において、堆積によりチャネル４の膜厚を制御することによって、チャネル４を薄く形成することができる。また、ゲート絶縁膜１５に耐酸化性を有する膜を用いているため、チャネル４の形成後、例えばキャップ膜１１を形成する酸化工程によってチャネル４が酸化、断線されることはない。このため、薄膜トランジスタのオフ電流を低減することができる。
【０１２５】
また、本実施の形態３で示す薄膜トランジスタは、開口部の内側にゲート１を埋め込む構造とするため、ソース２およびドレイン３とゲート１の間に不要なスペースを必要とせず、またゲート１にコンタクト８を形成するためにパッドを引き出す必要がないため、素子の寸法を小さくすることができる。
【０１２６】
本実施の形態３では、ゲート絶縁膜１５を、５ｎｍ程度の厚さからなる酸化シリコン膜、１０ｎｍ程度の厚さからなる窒化シリコン膜、５ｎｍ程度の厚さからなる酸化シリコン膜としたが、耐酸化性を有する範囲であれば、窒化シリコン膜はより薄く設定してもよく、またチャネル４と接する側の界面準位を増加させず、かつリーク電流が許容される範囲であれば、酸化シリコン膜はより薄く設定してもよい。
【０１２７】
また、本実施の形態３では、ゲート絶縁膜１５に、いわゆるＯＮＯ膜を適用したが、例えばＯＮ膜や、酸化シリコン膜とアルミナなどの高誘電体の積層膜でもよく、チャネル４と接する側の界面準位を増加させず、かつ耐酸化性を有する材料であれば、適用できる。また、窒化シリコン膜の有する正の固定電荷や、高誘電体膜の有する負の固定電荷により、薄膜トランジスタのしきい値を変動させることができる。このとき、窒化シリコン膜もしくは高誘電体膜とチャネル４の間の、酸化シリコン膜の厚さを変えることで、上記の固定電荷によるしきい値の変動量を制御し、任意のしきい値に設定することが可能である。
【０１２８】
（実施の形態４）
本実施の形態４による半導体装置において、図２３に示すように、薄膜トランジスタの構造は基本的に前記実施の形態３と同様である。ただし本実施の形態４では、同一基板上に形成される、ロジックトランジスタおよび高耐圧トランジスタに、前記実施の形態３で述べた薄膜トランジスタを混載することになる。なお、図２３（ａ）の上面図では、各構造の位置関係を確認しやすいように、シリサイド膜２３および層間絶縁膜２４は省略している。
【０１２９】
薄膜トランジスタからなる書込みトランジスタＭ１は絶縁層６となる素子分離領域上に形成され、蓄積トランジスタＭ２、選択トランジスタＭ３、ロジックトランジスタおよび、高圧トランジスタはアクティブ領域に形成される。薄膜トランジスタからなる書込みトランジスタＭ１のソース２は蓄積トランジスタＭ２のゲート２Ｇと接続される。
【０１３０】
本実施の形態４による半導体装置の製造工程は、前記実施の形態２において薄膜トランジスタを形成する工程において、前記実施の形態３で述べたように、薄膜トランジスタのゲート絶縁膜１５を例えばＯＮＯ膜のような耐酸化性を有する膜とし、マスク層を熱酸化で形成するところが異なる。
【０１３１】
このため、前記実施の形態２で述べた、基板内に、例えば素子分離領域とアクティブ領域の段差が存在し、素子分離領域の方が段差上部の場合に発生する段差下部のマスク層のエッチング残りを除去するためのホトマスクは必要なく、薄膜トランジスタ混載用の追加マスク数を１枚に低減することができる。
【０１３２】
（実施の形態５）
図２４は、本実施の形態５による薄膜トランジスタ（半導体装置）の説明図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’切断面における断面図である。なお、図２４（ａ）の上面図では、各構造の位置関係を確認しやすいように、層間絶縁膜２４は省略している。
【０１３３】
前記実施の形態１、２では、堆積によって形成された酸化シリコン膜をキャップ膜７に、前記実施の形態３、４では、酸化によって形成された酸化シリコン膜をキャップ膜１１に適用した場合について説明した。これらに対し、本実施の形態５では、図２４に示すように、シリサイド化によって形成されたシリサイド膜をキャップ膜２５に適用するものである。なお、本実施の形態５の薄膜トランジスタを構成する他の部材は前記実施の形態１と同様であるので、その説明は省略する。
【０１３４】
次に、本実施の形態５による薄膜トランジスタの製造工程を説明する。図２５および図２６は、本実施の形態５による薄膜トランジスタの製造工程中の説明図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’切断面における断面図である。なお、前記上面図は、煩雑さを避けるため、当該工程における主要部位の位置のみを示すもので、正確な上面図には相当しない。また、各断面図は、半導体装置が形成される絶縁層６より上部の構成を例示する。この絶縁層６は、半導体基板やガラス基板上に形成された例えば酸化シリコン膜である。
【０１３５】
まず、前記実施の形態１において図２〜図４を参照して説明した製造工程と同様の製造工程を行う。
【０１３６】
続いて、図２５に示すように、多結晶シリコン膜からなるゲート材料膜１４上に、金属膜２６を形成する。この金属膜２６は、例えば、スパッタによって形成されたニッケル膜である。なお、金属膜２６は、チタン膜、コバルト膜などであっても良い。
【０１３７】
続いて、図２６に示すように、アニールによって、ゲート材料膜１４の多結晶シリコン膜と、金属膜２６のニッケル膜の反応によるニッケルシリサイド膜からなるキャップ膜２５を形成する。次いで、未反応の金属膜２６を除去する。以降、例えば、前記実施の形態１において図７〜図９を参照して説明した製造工程と同様の製造工程を行うことによって、薄膜トランジスタ（半導体装置）が完成する。
【０１３８】
このように、本実施の形態５で示す薄膜トランジスタの製造工程において、堆積によりチャネル４の膜厚を制御することによって、チャネル４を薄く形成することができる。また、チャネル４の形成後、膜厚の変化によってチャネル４を断線するような例えば酸化工程を含んでいない。このため、薄膜トランジスタのオフ電流を低減することができる。
【０１３９】
また、本実施の形態５で示す薄膜トランジスタは、開口部の内側にゲート１を埋め込む構造とするため、ソース２およびドレイン３とゲート１の間に不要なスペースを必要とせず、またゲート１にコンタクト８を形成するためにパッドを引き出す必要がないため、素子の寸法を小さくすることができる。
【０１４０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１４１】
本発明は、半導体装置を製造する製造業に幅広く利用されるものであり、特に、半導体基板上に形成するロジックトランジスタとのプロセス整合性がよく、低コストの半導体メモリを備えた半導体装置を実現するのに利用されるものである。
【図面の簡単な説明】
【０１４２】
【図１】本発明の実施の形態１における半導体装置の一例の説明図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’切断面における断面図である。
【図２】本発明の実施の形態１における半導体装置の製造工程中の説明図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’切断面における断面図である。
【図３】図２に続く半導体装置の製造工程中における説明図である。
【図４】図３に続く半導体装置の製造工程中における説明図である。
【図５】図４に続く半導体装置の製造工程中における説明図である。
【図６】図５に続く半導体装置の製造工程中における説明図である。
【図７】図６に続く半導体装置の製造工程中における説明図である。
【図８】図７に続く半導体装置の製造工程中における説明図である。
【図９】図８に続く半導体装置の製造工程中における説明図である。
【図１０】本発明の実施の形態２における半導体装置を用いたメモリと配線の接続関係を示す等価回路図であり、（ａ）は２トランジスタ構成、（ｂ）は３トランジスタ構成である。
【図１１】本発明の実施の形態２における半導体装置の一例の説明図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’切断面における断面図である。
【図１２】本発明の実施の形態２における半導体装置の製造工程中の説明図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’切断面における断面図である。
【図１３】図１２に続く半導体装置の製造工程中における説明図である。
【図１４】図１３に続く半導体装置の製造工程中における説明図である。
【図１５】本発明の実施の形態２における半導体装置の他の一例の説明図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’切断面における断面図である。
【図１６】本発明の実施の形態３における半導体装置の一例の説明図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’切断面における断面図である。
【図１７】本発明の実施の形態３における半導体装置の製造工程中の説明図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’切断面における断面図である。
【図１８】図１７に続く半導体装置の製造工程中における説明図である。
【図１９】図１８に続く半導体装置の製造工程中における説明図である。
【図２０】図１９に続く半導体装置の製造工程中における説明図である。
【図２１】図２０に続く半導体装置の製造工程中における説明図である。
【図２２】図２１に続く半導体装置の製造工程中における説明図である。
【図２３】本発明の実施の形態４における半導体装置の一例の説明図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’切断面における断面図である。
【図２４】本発明の実施の形態５における半導体装置の一例の説明図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’切断面における断面図である。
【図２５】本発明の実施の形態５における半導体装置の製造工程中の説明図であり、（ａ）は上面図、（ｂ）は（ａ）のＡ−Ａ’切断面における断面図、（ｃ）は（ａ）のＢ−Ｂ’切断面における断面図である。
【図２６】図２５に続く半導体装置の製造工程中における説明図である。
【図２７】本発明者らが検討した半導体装置の断面図である。
【図２８】本発明者らが検討した半導体装置の断面図である。
【図２９】本発明者らが検討した半導体装置の断面図である。
【符号の説明】
【０１４３】
１      ゲート
２      ソース
２Ｇ    蓄積トランジスタのゲート
３      ドレイン
４      チャネル（半導体膜）
５      ゲート絶縁膜
６      絶縁層
７      キャップ膜
８      コンタクト
９      ストッパ層
１０    マスク層
１１    キャップ膜
１２    ソース・ドレイン材料膜
１３    開口部
１４    ゲート材料膜
１５    ゲート絶縁膜
１６    ゲート絶縁膜
１７    選択トランジスタのゲート
１８    サイドウォール
１９    エクステンション領域
２０    蓄積トランジスタのソース（拡散層）
２１    選択トランジスタのドレイン（拡散層）
２２    ウエル
２３    シリサイド膜
２４    層間絶縁膜
２５    キャップ膜
２６    金属膜
１０１  ゲート
１０２  ソース
１０３  ドレイン
１０４  チャネル
１０５  ゲート絶縁膜
１０６  絶縁層
１０７  絶縁膜
１０８  コンタクト
Ｍ１    書込みトランジスタ
Ｍ２    蓄積トランジスタ
Ｍ３    選択トランジスタ
ＷＷＬ  書込みワード線
ＷＢＬ  書込みビット線
ＲＷＬ  読出しワード線
ＲＢＬ  読出しビット線
ＳＬ    ソース線
ＳＮ    蓄積ノード
ＣＴＷＷＬ  書込みワード線コンタクト
ＣＴＷＢＬ  書込みビット線コンタクト
ＣＴＲＷＬ  読出しワード線コンタクト
ＣＴＲＢＬ  読出しビット線コンタクト
ＣＴＳＬ  ソース線コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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