(57)【要約】【課題】配線基板上で伝達されるシングルエンドの信号に対する差動のストローブ信号が規定する伝達タイミングの信頼性を向上させる。【解決手段】配線基板（６）に搭載された複数の半導体デバイス（１，２，３）間で信号を入出力するためのシングルエンド信号経路（ＰＡＳ＿ｓｎｇ）と、前記複数のデバイス間で前記信号の伝達タイミングを規定する差動ストローブ信号を入出力するための差動ストローブ信号経路（ＰＡＳ＿ｄｉｆ）とにおける信号伝播遅延を等しくするために、前記配線基板の配線層に形成される所定幅の配線の長さ相当で前記差動ストローブ信号経路を前記シングルエンド信号経路よりも長くする。両経路の特性インピーダンスの差は配線基板上で夫々の経路を伝播する信号による負荷駆動タイミングのずれを生じさせるが、両経路の経路長の差は当該特性インピーダンスの差に基づくタイミングのずれを相殺する。【選択図】図１２
2008153288.tif 000002
【特許請求の範囲】
【請求項１】
配線基板にメモリデバイスと前記メモリデバイスのアクセス制御が可能なアクセス制御デバイスが搭載された半導体装置であって、
前記メモリデバイスはデータの入力または出力がされる複数の第１データ端子と、前記第１データ端子から出力されるデータの伝達タイミングを規定する差動ストローブ信号を入力または出力する第１差動ストローブ信号端子とを有し、
前記アクセス制御デバイスは前記第１データ端子に電気的に接続する第２データ端子と前記第１差動ストローブ信号端子に電気的に接続する第２差動ストローブ信号端子とを有し、
前記配線基板は前記第１データ端子から第２データ端子に至るシングルエンドデータ経路と、前記第１差動ストローブ信号端子から第２差動ストローブ信号端子に至る差動ストローブ信号経路とを有し、
前記差動ストローブ信号経路が前記シングルエンドデータ経路よりも長くされている半導体装置。
【請求項２】
前記シングルエンドデータ経路と差動ストローブ信号経路の単配線の断面形状は等しく、前記シングルエンドデータ経路の特性インピーダンスは差動ストローブ信号経路の差動インピーダンスの半分よりも大きくされている請求項１記載の半導体装置。
【請求項３】
前記配線基板はその表裏面に配線層を有し、前記シングルエンドデータ経路及び差動ストローブ信号経路の形成には前記表裏面の配線層と前記表裏面の配線層を相互に接続するビアとが用いられている請求項２記載の半導体装置。
【請求項４】
前記メモリデバイスは前記第１データ端子を複数バイト備えそのバイト単位で前記第1差動ストローブ信号端子を有し、
前記アクセス制御デバイスは前記第２データ端子を複数バイト備えそのバイト単位で前記第２差動ストローブ信号端子を有し、
前記メモリデバイスの前記第１データ端子及び前記第1差動ストローブ信号端子と前記アクセス制御デバイスの前記第２データ端子及び前記第２差動ストローブ信号端子とは対応するバイト単位で対向する配置を有する、請求項３記載の半導体装置。
【請求項５】
前記メモリデバイスと前記アクセス制御デバイスは前記表裏面の一方の配線層に実装され、
対応するバイトの前記シングルエンドデータ経路は、前記一方の配線層にビアを経由せずに形成された経路と、ビアを経由して表裏双方の配線層に形成された経路とを有する、請求項４記載の半導体装置。
【請求項６】
所定のシングルエンドデータ経路がこれに対応する差動ストローブ信号経路と同じ配線層に形成され、双方の経路上には同じ数のビアが介在されているとき、当該双方の経路の経路長の差は配線層に形成される配線の長さの差である請求項５記載の半導体装置。
【請求項７】
所定のシングルエンドデータ経路がこれに対応する差動ストローブ信号経路と同じ配線層に形成され、双方の経路上にはビアが介在されていないとき、当該双方の経路の経路長の差は配線層に形成される配線の長さの差である請求項５記載の半導体装置。
【請求項８】
所定のシングルエンドデータ経路がこれに対応する差動ストローブ信号経路と同じ配線層に形成されず、前記対応する差動ストローブ信号経路にはビアが介在され、前記所定のシングルエンドデータ経路にはビアが介在されていないとき、当該双方の経路の経路長の差は配線層に形成される配線の長さの差とビアの有無による差である請求項５記載の半導体装置。
【請求項９】
所定のシングルエンドデータ経路がこれに対応する差動ストローブ信号経路と同じ配線層に形成されず、前記対応する差動ストローブ信号経路にはビアが介在されず、前記所定のシングルエンドデータ経路にはビアが介在されているとき、当該双方の経路の経路長の差は、配線層に形成される配線の長さの差とビアの有無による差、又はビアの有無による差である請求項５記載の半導体装置。
【請求項１０】
前記メモリデバイスはＪＥＤＥＣ標準の端子配列を備えたＤＤＲ２又はＤＤＲ３−ＳＤＲＡＭであり、
前記アクセス制御デバイスは前記ＤＤＲ２又はＤＤＲ３−ＳＤＲＡＭに接続されたマイクロコンピュータである請求項５記載の半導体装置。
【請求項１１】
配線基板にメモリデバイスと前記メモリデバイスのアクセス制御が可能なデータ処理デバイスとが搭載された半導体装置であって、
前記配線基板は、前記メモリデバイスとデータ処理デバイスとの間でデータを入力または出力するためのシングルエンドデータ経路と、前記メモリデバイスとデータ処理デバイスとの間で前記データの伝達タイミングを規定する差動ストローブ信号を入力または出力するための差動ストローブ信号経路とを有し、
前記差動ストローブ信号経路が前記シングルエンドデータ経路よりも長くされている半導体装置。
【請求項１２】
前記データ処理デバイスは書込みアクセスにおいてデータストローブ信号と共に書込みデータをメモリデバイスに出力し、メモリデバイスはデータ処理デバイスによる読出しアクセスの指示に応答してデータストローブ信号と共に読出しデータを出力する請求項１１記載の半導体装置。
【請求項１３】
配線基板に複数の半導体デバイスが搭載された半導体装置であって、
前記配線基板は、前記複数の半導体デバイス間で信号を入出力するためのシングルエンド信号経路と、前記複数のデバイス間で前記信号の伝達タイミングを規定する差動ストローブ信号を入出力するための差動ストローブ信号経路とを有し、
前記シングルエンド信号経路と差動ストローブ信号経路とにおける信号伝播遅延を等しくするために前記配線基板の配線層に形成される所定幅の配線の長さ相当で前記差動ストローブ信号経路が前記シングルエンド信号経路よりも長くされている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線基板上でデバイス間を接続するシングルエンド配線と差動信号配線との間での伝播信号のタイミングのずれを小さくする技術に関し、例えばJEDEC STANDARD No.79-2Bに準拠したＤＤＲ（Double Data Rate）２−ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）とメモリインタフェース回路を備えたマイクロコンピュータとを実装する実装基板に適用して有効な技術に関する。
【背景技術】
【０００２】
ＳＤＲＡＭに対する国際標準としてＪＥＤＥＣ標準（JEDEC STANDARD）があり、これは端子配列、端子機能、動作モードなどについての規格を標準化する。例えば非特許文献によるJEDEC STANDARD No.79-2Bが規定するＤＤＲ２−ＳＤＲＡＭにおいて、データストローブ信号及びクロック信号は差動対とされ、また、データ及びデータストローブ信号系の端子群とコマンド及びアドレス系の端子群は分離配置され、特に、並列データ入出力ビット数を１６ビット（×１６ビット）とするインタフェース仕様に対しては上位バイトのデータ及びデータストローブ信号系の端子群と、下位バイトのデータ及びデータストローブ信号系の端子群との配置も分離されている。
【０００３】
配線基板上における複数ビットの信号線間の信号伝播遅延を等しくするには一般に等長配線方法が用いられている。このとき、信号線路の長さ調整のための迂回遅延配線部分において、その線路の線幅又は線厚を部分的に変化させることによって、複数の信号経路における信号伝播遅延時間をほぼ同じくする技術について特許文献１に記載がある。
【０００４】
【非特許文献１】JEDEC STANDARD, DDR2 SDRAM SPECIFICATION JESD79-2B(Revision of JESD79-2A), January 2005, JEDEC SOLID STATE TECHNOLOGY ASSOCITION
【特許文献１】特開２００３−１５２２９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者はＤＤＲ２−ＳＤＲＡＭに代表されるようにデータの伝達タイミングを規定するデータストローブ信号を差動で伝送し、データをシングルエンドで伝送する場合に、双方の伝送系における伝播遅延について検討した。これによれば、配線基板の設計においてシングルエンドデータ配線と差動データストローブ配線を単に等長化すると、データとデータストローブ信号との伝播遅延に誤差を生じ、リードデータに対する誤認識の虞が増し、書込み動作マージンの減少を生ずる。ＤＤＲ２−ＳＤＲＡＭに代表されるようにアクセスサイクルが短くなるに従ってその影響が大きくなる。
【０００６】
本発明の目的は、配線基板上で伝達されるシングルエンドの信号に対する差動のストローブ信号が規定する伝達タイミングの信頼性を向上させることにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、配線基板（６）に搭載された複数の半導体デバイス（１，２，３）間で信号を入出力するためのシングルエンド信号経路（ＰＡＳ＿ｓｎｇ）と、前記複数のデバイス間で前記信号の伝達タイミングを規定する差動ストローブ信号を入出力するための差動ストローブ信号経路（ＰＡＳ＿ｄｉｆ）とにおける信号伝播遅延を等しくするために、前記配線基板の配線層（Ｌ１，Ｌ６）に形成される所定幅の配線の長さ相当で前記差動ストローブ信号経路を前記シングルエンド信号経路よりも長くする。
【００１０】
両経路の特性インピーダンスの差は配線基板上で夫々の経路を伝播する信号による負荷駆動タイミングのずれ並びに負荷に対する駆動速度の相違を生じさせるが、両経路の経路長の差は当該特性インピーダンスの差に基づくタイミングのずれ並びに駆動速度の相違を相殺する。これにより、例えばデータストローブ信号のタイミングに従ったデータ認識の誤りを生ぜず、そのタイミングで規定される書込み動作マージンの減少を生じない。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
【００１２】
すなわち、配線基板上で伝達されるシングルエンドの信号に対する差動のストローブ信号が規定する伝達タイミングの信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１３】
１．代表的な実施の形態（representative forms of embodiments of the inventions）
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１４】
本発明の代表的な実施の形態に係る半導体装置は配線基板（６）にメモリデバイス（２，３）と前記メモリデバイスのアクセス制御が可能なアクセス制御デバイス（１）が搭載されている。前記メモリデバイスは複数の第１データ端子（ＤＱ０〜ＤＱ１５）と前記第１データ端子に対応する第１差動ストローブ信号端子（ＬＤＱＳ，ＬＤＱＳＢ、ＵＤＱＳ，ＵＤＱＳＢ）とを有する。前記アクセス制御デバイスは前記第１データ端子に電気的に接続する第２データ端子（ＤＱ０〜ＤＱ１５）と前記第１差動ストローブ信号端子に電気的に接続する第２差動ストローブ信号端子（ＬＤＱＳ，ＬＤＱＳＢ、ＵＤＱＳ，ＵＤＱＳＢ）とを有する。前記配線基板は前記第１データ端子から第２データ端子に至るシングルエンドデータ経路（ＰＡＳ＿ｓｕｇ）と、前記第１差動ストローブ信号端子から第２差動ストローブ信号端子に至る差動ストローブ信号経路（ＰＡＳ＿ｄｉｆ）とを有する。前記シングルエンドデータ経路と前記差動ストローブ信号経路における信号伝播遅延を等しくするために前記配線基板の配線層に形成される所定幅の配線の長さ相当で前記差動ストローブ信号経路が前記シングルエンドデータ経路よりも長くされている。
【００１５】
差動ストローブ信号経路において導体のペアが差動信号で駆動されているときの両導体のインピーダンス（Ｚｏｄｄ＝奇数モードインピーダンス）は当該差動ストローブ信号経路の差動インピーダンスの半分になるが、この奇数モードインピーダンスは前記シングルエンド信号経路の特性インピーダンスよりも僅かに小さい。この差は配線基板上で夫々の経路を伝播する信号による負荷駆動タイミングのずれ並びに負荷に対する駆動速度の相違を生じさせる。差動ストローブ信号経路とシングルエンド信号経路の経路長の差はそのタイミングのずれ並びに駆動速度の相違を相殺する。これにより、例えばデータストローブ信号のタイミングに従ったデータ認識の誤りを生ぜず、そのタイミングで規定される書込み動作マージンの減少を生じない。尚、奇数モードインピーダンスとは導体のペアが差動信号でドライブされているときのグランドに対する両導体のインピーダンスである。差動インピーダンスは２本の導体間のインピーダンスを測定した時の値として定義することができ、導体がグランドから絶縁されている差動インピーダンスは特性インピーダンスと等しくなる。この意味において、本明細書においては差動インピーダンスを導体ペアの特性インピーダンスと読み替えてもよい。
【００１６】
一つの具体的な形態として、前記シングルエンドデータ経路と差動ストローブ信号経路の単配線の断面形状は等しく、前記シングルエンドデータ経路の特性インピーダンスは差動ストローブ信号経路の差動インピーダンスの半分よりも大きくされている。配線基板上における前記シングルエンドデータ経路と差動ストローブ信号経路の配線設計が容易になる。
【００１７】
更に具体的な形態として、前記配線基板はその表裏面に配線層を有し、前記シングルエンドデータ経路及び差動ストローブ信号経路の形成には前記表裏面の配線層（Ｌ１，Ｌ６）と前記表裏面の配線層を相互に接続するビア（ＶＩＡ）とが用いられている。表裏面の何れか一方の配線層と内層の配線層とのペアに比べて表裏面の双方の配線層のペアの方が実効誘電率等の物理的条件が揃い易く、しかもデバイスとの接続も容易であり、この点で前記シングルエンドデータ経路と差動ストローブ信号経路の等ディレイ化に適する。
【００１８】
更に具体的な形態として、前記メモリデバイスは前記第１データ端子を複数バイト（ＤＱ０〜ＤＱ１５）備えそのバイト単位で前記第1差動ストローブ信号端子（ＬＤＱＳ，ＬＤＱＳＢ、ＵＤＱＳ，ＵＤＱＳＢ）を有する。前記アクセス制御デバイスは前記第２データ端子を複数バイト（ＤＱ０〜ＤＱ１５）備えそのバイト単位で前記第２差動ストローブ信号端子（ＬＤＱＳ，ＬＤＱＳＢ、ＵＤＱＳ，ＵＤＱＳＢ）を有する。前記メモリデバイスの前記第１データ端子及び前記第1差動ストローブ信号端子と前記アクセス制御デバイスの前記第２データ端子及び前記第２差動ストローブ信号端子とは対応するバイト単位で対向する配置を有する。対応するバイト単位でシングルエンドデータ経路と差動ストローブ信号経路とを一かたまりに配置できるから、シングルエンドデータ経路の等長化配線、差動ストローブ信号経路との等ディレイ化の設計がし易くなる。
【００１９】
更に具体的な形態として、前記メモリデバイスと前記アクセス制御デバイスは前記表裏面の一方の配線層に実装される。このとき、対応するバイトの前記シングルエンドデータ経路は、前記一方の配線層にビアを経由せずに形成された経路と、ビアを経由して表裏双方の配線層に形成された経路とを有する。デバイスの外部端子のピッチが狭い場合にはシングルエンドデータ経路の全ての配線をデバイス実装面に形成できないからである。
【００２０】
更に具体的な形態として、所定のシングルエンドデータ経路がこれに対応する差動ストローブ信号経路と同じ配線層に形成され、双方の経路上には同じ数のビアが介在されているとき、当該双方の経路の経路長の差は配線層に形成される配線の長さの差となる。所定のシングルエンドデータ経路がこれに対応する差動ストローブ信号経路と同じ配線層に形成され、双方の経路上にはビアが介在されていないときも同じである。また、所定のシングルエンドデータ経路がこれに対応する差動ストローブ信号経路と同じ配線層に形成されず、前記対応する差動ストローブ信号経路にはビアが介在され、前記所定のシングルエンドデータ経路にはビアが介在されていないとき、当該双方の経路の経路長の差は配線層に形成される配線の長さの差とビアの有無による差となる。また、所定のシングルエンドデータ経路がこれに対応する差動ストローブ信号経路と同じ配線層に形成されず、前記対応する差動ストローブ信号経路にはビアが介在されず、前記所定のシングルエンドデータ経路にはビアが介在されているとき、当該双方の経路の経路長の差は、配線層に形成される配線の長さの差とビアの有無による差、又はビアの有無による差となる。
【００２１】
更に具体的な形態として、前記メモリデバイスはＪＥＤＥＣ標準の端子配列を備えたＤＤＲ２−ＳＤＲＡＭであり、前記アクセス制御デバイスは前記ＤＤＲ２−ＳＤＲＡＭが接続されたマイクロコンピュータである。
【００２２】
更に具体的な形態として、前記データ処理デバイスは書込みアクセスにおいてデータストローブ信号と共に書込みデータをメモリデバイスに出力し、メモリデバイスはデータ処理デバイスによる読出しアクセスの指示に応答してデータストローブ信号と共に読出しデータを出力する。
【００２３】
２．実施の形態の説明
次に、実施の形態について更に詳述する。
【００２４】
《マイクロコンピュータとＳＤＲＡＭの配置》
図１には本発明に係る半導体装置の一例が示される。配線基板６にマイクロコンピュータ１と２個のＤＤＲ２−ＳＤＲＡＭ（単にＳＤＲＡＭとも記す）２，３が実装されている。マイクロコンピュータ１及は、パッケージ基板（基板）１Ｂと、パッケージ基板１Ｂの表面に搭載されたマイクロコンピュータチップ（半導体チップ）１Ａと、マイクロコンピュータチップ１Ａを封止する樹脂封止体と、基板の裏面に設けられたボール電極を有するＢＧＡ（Ball Grid Array）形態のパッケージまたはＣＳＰ(Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ)形態のパッケージからなる。代表としてマイクロコンピュータ１にはマイクロコンピュータチップ（ＭＣＵ＿ＣＨＰ）１Ａとパッケージ基板１Ｂとを分けて図示してある。
【００２５】
ＳＤＲＡＭ２，３は、マイクロコンピュータ１と同様に、ＢＧＡ形態またはＣＳＰ形態のパッケージで構成されても良いが、これに限定されるものではなく、再配線パターンにより半導体チップの電極パッドのピッチを変換するウエハレベルＣＳＰまたはＷＰＰ（Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｐａｃｋａｇｅ）形態のパッケージで構成されていても良い。
【００２６】
ＳＤＲＡＭ２，３におけるＢＧＡパッケージの端子配列は前記非特許文献１にて規定される。例えば並列データ入出力ビット数が×１６ビットの場合における端子配列は図２に示される。この端子配列に従えば、データ及びデータストローブ系信号端子群とコマンド及びアドレス系端子群ＣＡＰＡが分離され、データ及びデータストローブ系信号端子群も上位バイトユニット端子群ＵＢＰＡと下位バイトユニット端子群ＬＢＰＡに分離される。それら端子群は、前記規格におけるＡ１番端子（Ａ１ピン）側の短辺を基点に、長辺に沿って、上位バイトユニット端子群ＵＢＰＡ、下位バイトユニット端子群ＬＢＰＡ、コマンド及びアドレス系端子群ＣＡＰＡの順に配列される。図２において、ＤＱ０〜ＤＱ１５がデータの入力または出力がされるデータ入出力端子（第1データ端子）、ＬＤＱＳ，ＬＤＱＳＢはＤＱ０〜ＤＱ７の下位バイトデータに入力、または下位バイトデータから出力されるデータの伝達タイミングを規定する差動のデータストローブ信号端子（第１差動ストローブ信号端子）、ＵＤＱＳ、ＵＤＱＳＢはＤＱ８〜ＤＱ１５の上位バイトデータに入力、または下位バイトデータから出力されるデータの伝達タイミングを規定する差動のデータストローブ信号端子（第１差動ストローブ信号端子）、Ａ０〜Ａ１５がアドレス入力端子、ＢＡ０〜ＢＡ２がバンクアドレス入力端子である。以下においてデータストローブ信号端子ＬＤＱＳ，ＵＤＱＳをデータストローブ信号端子ＤＱＳと総称し、データストローブ信号端子ＬＤＱＳＢ，ＵＤＱＳＢをデータストローブ信号端子ＤＱＳＢと総称することがある。ＲＡＳＢ，ＣＡＳＢ，ＷＥＢはコマンド入力端子、ＣＳＢはチップ選択端子、ＣＫ，ＣＫＢは差動のクロック入力端子、ＣＫＥはクロックイネーブル端子、ＬＤＭはＤＱ０〜ＤＱ７の下位バイトデータに対するデータマスク端子、ＵＤＭはＤＱ８〜ＤＱ１５の上位バイトデータに対するデータマスク端子である。ＶＤＤ，ＶＤＤＱはメモリ電源端子、ＶＳＳ、ＶＳＳＱはグランド端子である。ＶＤＤＱ、ＶＳＳＱはＤＤＲ２−ＳＤＲＡＭのデータ入出力系及びデータストローブ信号の入出力系回路（外部出力及び外部入出力回路）の電源とグランドに専用化される。ＶＤＤ、ＶＳＳはＤＤＲ２−ＳＤＲＡＭのその他の回路（コア回路）の電源とグランドの外部端子とされる。ここではＶＤＤＱとＶＤＤの電圧レベルは例えば１．８Ｖで等しく、ＶＳＳＱとＶＳＳの電圧レベルも０Ｖで等しいものとする。ＶＤＤＬ，ＶＳＳＤＬは内部タイミングの生成に利用するＤＬＬ（Delay Locked Loop）回路に専用の電源及びグランド電圧とされる。ＶＲＥＦは参照電位の入力端子であり、ＳＳＴＬ（Stub Series Terminated Transceiver Logic）における外部インタフェース用の判定レベルが与えられる。ＮＣは非接続端子である。
【００２７】
図１において、マイクロコンピュータチップ（半導体チップ）１Ａは、その一つのコーナー部を基点とする両側の縁辺に沿ってＳＤＲＡＭ２，３のためのメモリインタフェース回路４，５が分割配置されている。メモリインタフェース回路４，５はマイクロコンピュータチップ（半導体チップ）１Ａが備えるメモリコントローラ（図示せず）に接続されている。図１において、マイクロコンピュータチップ１Ａは、その平面形状が方形状からなり、例えば正方形で構成されている。また、ＳＤＲＡＭ２，３は、その平面形状が方形状からなり、例えば長方形で構成されている。マイクロコンピュータチップ１Ａに対するＳＤＲＡＭ２，３の接続形態として、ＳＤＲＡＭ（ＤＤＲ２−ＳＤＲＡＭ、メモリデバイス）２，３の長辺をアクセス制御が可能なマイクロコンピュータ（アクセス制御デバイス）１に対向させる形態が例示される。この接続形態によれば以下の利点がある。ＢＧＡパッケージの端子ピッチが縦横同じであることに鑑みれば、長辺を対向させた方がマイクロコンピュータ１とＳＤＲＡＭ２，３とを接続する配線（ＰＣＢ配線）の密度を低くするのが容易である。更に、ＳＤＲＡＭ２，３の端子配列は、その長辺に沿って、上位バイトユニット端子群ＵＢＰＡと下位バイトユニット端子群ＬＢＰＡとが分離されていることを考慮すると、バイトユニット単位毎にＰＣＢ配線を規則化することが容易になる。また、マイクロコンピュータチップ１Ａにおけるメモリインタフェース回路４，５のデータ及びデータストローブ信号系回路についてもバイトユニット単位毎に規則化することができ回路設計の容易化にも資することができる。
【００２８】
データ及びデータストローブ系信号端子群から分離されたコマンド及びアドレス系端子群ＣＡＰＡをマイクロコンピュータ１のコーナー部寄りとすることによりそれら端子とマイクロコンピュータ１を接続する。ＰＣＢ配線は、マイクロコンピュータ１から引出した信号配線が２つに分岐し、分岐後の２本の配線長が等しい配線トポロジとすることができる。この場合も、ＳＤＲＡＭ２，３の長辺をマイクロコンピュータ１に対向させる配置形態の方が、ＰＣＢ配線長が短くなる。図１においてＵＢＣＬは上位バイトユニット系ＰＣＢ配線、ＬＢＣＬは下位バイトユニット系ＰＣＢ配線、ＣＡＣＬはコマンド及びアドレス系ＰＣＢ配線を意味する。
【００２９】
図３にはマイクロコンピュータ１のメモリインタフェース回路４，５におけるデータ系ユニットのインタフェース機能が例示される。マイクロコンピュータ１において分割された各々のメモリインタフェース回路４，５も、ＳＤＲＡＭ２，３の長辺に沿ったコマンド及びアドレス系端子群ＣＡＰＡ、下位バイトユニット端子群ＬＢＰＡ、上位バイトユニット端子群ＵＢＰＡの配置に対応して、コマンド及びアドレス系インタフェースユニットＣＡＩＦ及びデータ系ユニットとして２個のデータ系単位ユニットを持つ。一方のデータ系単位ユニットは上位データ系インタフェースユニットＵＢＩＦ、他方のデータ系単位ユニットは下位データ系インタフェースユニットＬＢＩＦである。コマンド及びアドレス系インタフェースユニットＣＡＩＦはコマンド及びアドレス系端子群ＣＡＰＡ等に接続されるアドレス出力及びコマンド入出力インタフェース回路を備える。各々のデータ系単位ユニットＬＢＩＦ，ＵＢＩＦはデータ入出力の単位をバイトとするものであり、回路構成それ自体は下位バイト対応であろうと上位バイト対応であろうと同じであり、データやストローブ信号の割り当てが相違されるだけである。ＪＥＤＥＣ標準のＤＤＲ２−ＳＤＲＡＭの端子配列によれば、ＤＤＲ２−ＳＤＲＡＭは、その長辺に沿ってデータ及びデータストローブ信号系の端子群ＵＢＰＡ，ＬＢＰＡとコマンド及びアドレス系の端子群ＣＡＰＡは分離配置され、特に、並列データ入出力ビット数を１６ビット（×１６ビット）とするインタフェース仕様に対しては上位バイトのデータ及びデータストローブ信号系の上位バイトユニット端子群ＵＢＰＡと、下位バイトのデータ及びデータストローブ信号系の端子群ＬＢＰＡとの配置も分離されている。この長辺をマイクロコンピュータ１のデータ系ユニットＵＢＩＦ，ＬＢＩＦに対向させたとき、バイトのデータ及びデータストローブ信号系の端子群ＵＢＰＡ，ＬＢＰＡからデータ系ユニットＵＢＩＦ，ＬＢＩＦに向く配線経路を単純化することが可能になる。このことは、配線基板６における配線設計容易性を保障することになる。
【００３０】
図３において各々のデータ系単位ユニットＬＢＩＦ，ＵＢＩＦは、マイクロコンピュータチップ１Ａの一つのコーナー部側から順に、７個のデータ入出力回路１０、データマスク信号回路１１、反転データストローブ信号回路１２、非反転データストローブ信号回路１３、及び１個のデータ入出力回路１４を有する。
【００３１】
図４には図３のデータ系単位ユニットＬＢＩＦ，ＵＢＩＦに示したインタフェース機能の配置を採用する理由が示される。図４においてＳＤＲＡＭ２，３のボール電極（ＢＡＬＬ）から配線基板６への配線引出し経路が例示されているが、ここではボール間を通る配線を１本とし、配線基板６上では貫通スルーホール（ＴＨＲＨ）を用いて配線層間の接続を行なうものとする。このときの引出し配線の信号配列は、ＳＤＲＡＭ２の下位バイトのデータ及びデータストローブ信号系の端子群ＬＢＰＡに対しては配列ＳＧＡ１となり、上位バイトのデータ及びデータストローブ信号系の端子群ＵＢＰＡに対しては配列ＳＧＡ２となる。ＳＤＲＡＭ３の下位バイトのデータ及びデータストローブ信号系の端子群ＬＢＰＡに対しては配列ＳＧＡ３となり、上位バイトのデータ及びデータストローブ信号系の端子群ＵＢＰＡに対しては配列ＳＧＡ４となる。前記信号配列ＳＧＡ１，ＳＧＡ２，ＳＧＡ４は等しく、それらに対して信号配列ＳＧＡ３はデータ１ビットの配列が相違されるだけである。そこで、図３で説明したデータ系単位ユニットＬＢＩＦ，ＵＢＩＦにおけるインタフェース機能の配置を信号配列ＳＧＡ１，ＳＧＡ２，ＳＧＡ４と一致させる。要するに、マイクロコンピュータチップ１Ａにおけるメモリインタフェース回路４，５のデータ及びデータストローブ信号系回路の構成をバイトユニット単位毎に同一として、その回路設計の容易化を優先させるようにする。高々１ビットのデータ端子配置をＰＣＢ配線に対して最適化するために一部の回路ユニットの構成を変更することを回避するものである。
【００３２】
図５にはマイクロコンピュータ１のボール電極配置が例示される。実際にはボール電極は縦横方向に所定ピッチでマトリクス配置されているが、ここでは便宜上、個々のボール電極を正方形の枠として作図している。マイクロコンピュータのパッケージはＢＧＡ形態とされ、マイクロコンピュータチップのパッド電極はチップ表面のＷＰＰ配線（再配線層）を介して半田バンプ電極（図示せず）に接続され、半田バンプ電極はボール電極に接続される。ボール電極に対する端子機能の割り当てはＤＤＲ２−ＳＤＲＡＭ２，３の端子及び引出し配線の配置(図４)とマイクロコンピュータチップにおけるパッド電極配置（図３、図４）との対応関係を極力維持できるようにすればよい。その一例が図５に例示される。
【００３３】
ボール電極に対する端子機能の割り当てに関しては差動端子の配列を考慮している。即ち、ＬＤＱＳとＬＤＱＳＢのペア、ＵＤＱＳとＵＤＱＳＢのペア、ＣＫとＣＫＢのペアは、ペア毎に、最外周より第１周目と第２周目の隣接するボール電極に割り当て、又は第３周目と第４周目の隣接するボール電極に割り当てて、差動端子を構成させる。ここではＰＣＢ上においてボール間を通る配線を１本とし、ＰＣＢ上では貫通スルーホール（ＴＨＲＨ）を用いて配線層間の接続を行なうものとする。そうすると、ボールグリッドアレイの最外周より第１周目のボール電極に接続する配線はそのまま外側に引き出され、第２周目のボール電極に接続する配線は第１周目のボール電極に接続する２本の配線の間を通って外側に引き出される。第３周目と第４周目のボール電極に各々接続する配線は第１周目と第２周目のボール電極とは異なる配線層を通って同様に外側に引き出される。このような一般的な配線構造への対応を考慮すると、差動端子を図示のように第３周目と第４周目に隣接配置することにより、或いは図示しないが第１周目と第２周目に隣接配置することにより、差動端子に接続する配線は同一配線層上で隣接して相対することができるから、配線基板６上においても同相ノイズ成分のキャンセル効果を維持させることが容易になる。なお、ＣＫとＣＫＢのペアはコーナーに配置されることが多く、他エリアほど配線が密ではない。よって、ＣＫとＣＫＬＢのペアこの形態の限りではない。
【００３４】
今までの説明ではマイクロコンピュータ1にＳＤＲＡＭの長辺を臨ませる配置形態としたが、図６に例示されるように、マイクロコンピュータ1にＳＤＲＡＭ２，３の短辺を臨ませてマイクロコンピュータ１及びＳＤＲＡＭ２，３を配線基板６に実装することも可能である。この場合には上述した図１の配置形態による全ての作用効果を得ることはできない。
【００３５】
《データ配線と差動データストローブ信号配線》
ＤＤＲ２−ＳＤＲＡＭ２，３は、読出し動作においては外部から供給されるクロック信号の１クロック毎に２ｎビット分のデータをメモリセルアレイからＩ／Ｏバッファに転送し、１／２クロックサイクル毎（クロック信号の立ちあがりと立ち下がりの両エッジ）にｎビットずつ外部に出力する。１／２クロックサイクルにｎビットずつ外部からＩ／Ｏバッファに供給されるデータを２ｎビット単位でＩ／Ｏバッファからメモリセルアレイに転送する。このとき、内部バス幅はＩ／Ｏバッファの並列データ入出力ビット数ｎの２倍であることにより、内部バスのデータレートに対して２倍の速さでデータに入出力を実現する。例えば、それによるＤＤＲ２−ＳＤＲＡＭ２，３のデータ転送レートは４００〜８００Ｍｂｐｓ／ｐｉｎとされる。このように、ＤＤＲ２−ＳＤＲＡＭ２，３はデータの入出力をクロック信号の立ち上がりと立ち下がりの両エッジに同期して制御するため、シングルクロックを基準にしたのでは正確にデータの入出力タイミングを制御することが難しいので、差動クロックを採用する。これに応じて、データの入出力タイミングを規定するデータストローブ信号についても差動信号を採用する。読出し動作においてＳＤＲＡＭ２，３はデータストローブ信号と共に読出しデータを出力し、マイクロコンピュータ１はデータストローブ信号を受け取って読出しデータを取り込むタイミングを調整する。書込み動作においてマイクロコンピュータ１はデータストローブ信号と書込みデータを出力し、ＳＤＲＡＭ２，３はデータストローブ信号の変化に同期して書込みデータを取り込む。図７に例示されるように、書込み動作ではデータストローブ信号のエッジは書込みデータの中央に位置するが、読出し動作ではデータストローブ信号のエッジとリードデータのエッジが一致するようにされる。マイクロコンピュータ１はＳＤＲＡＭ２，３から読み出しデータを受け取る場合、受け取ったデータストローブ信号をリードデータの中央まで、内部で遅延させる制御を行い、遅延されたデータストローブ信号のエッジ変化に同期してリードデータを認識する。マイクロコンピュータ１によるそのような遅延制御はディレー・ロックド・ループ回路を用いて行う。
【００３６】
上記より明らかなように、マイクロコンピュータ１とＳＤＲＡＭ２，３との間で入力または出力されるデータとデータストローブ信号とには図７に示された位相関係が保たれることが重要になる。マイクロコンピュータ１とＳＤＲＡＭ２，３とを接続する配線基板上を信号が伝播するとき、双方の信号配線において生ずる遅延は等しくされることが必要である。データと差動ストローブ信号（相補信号）の位相が図７の状態からずれると、読出し動作では読出しデータの誤認識、書込み動作では書込み動作マージンの減少を生ずることは明らかである。
【００３７】
以下、マイクロコンピュータ１のデータ端子（第2データ端子）とＳＤＲＡＭ２，３のそれぞれに対応するデータ端子（第１データ端子）間を電気的に接続するシングルエンドデータ経路（シングルエンドのデータ配線）と、マイクロコンピュータ１の差動ストローブ信号端子(第2差動ストローブ信号端子）とＳＤＲＡＭ２，３のそれぞれに対応する差動データストローブ信号端子（第1差動ストローブ信号端子）間を電気的に接続する差動ストローブ信号経路（差動のデータストローブ信号配線）との等ディレイ化（等長化、等インピーダンス化）のための構成について説明する。
【００３８】
図８には特性インピーダンスの相違による負荷に対する充放電速度等の相違が例示される。同図に示される波形は例えば特性インピーダンスＺ０＝４０〜７５Ω、２０４ｐｓの伝播遅延時間（長さ４０ｍｍ相当）を持つ配線（Ｔ−Ｌｉｎｅ）をドライバ（ＤＲＶ）で駆動した時、駆動される負荷側で観測できる波形を回路解析によって取得したものである。図示された負荷の入力容量および終端抵抗は一例である。これによれば負荷の充放電タイミング、更には、充放電速度は特性インピーダンスに依存する。図にはＺ０＝４０とＺ０＝７５の場合を代表的に図示しているが、特性インピーダンスが大きくなるほど負荷に対する充放電タイミングが遅くなり且つ充放電速度が遅くなる。
【００３９】
図９には対応するデータ端子を接続するシングルエンドのデータ配線Ｌ＿ＤＱと、対応するデータストローブ信号端子を接続する差動ストローブ信号配線Ｌ＿ＤＱＳ，Ｌ＿ＤＱＳＢとの夫々による負荷に対する充放電速度等の相違が例示される。シングルエンドのデータ配線Ｌ＿ＤＱとは、マイクロコンピュータ１のデータ端子とＳＤＲＡＭ２、３の対応するデータ端子を接続するための配線層の配線を意味する。差動ストローブ信号配線Ｌ＿ＤＱＳ，Ｌ＿ＤＱＳＢとはマイクロコンピュータの差動ストローブ信号端子とＳＤＲＡＭ２，３の差動ストローブ信号端子とを接続するための配線層の一対の配線を意味する。
【００４０】
同図に示される波形は配線基板上で同一配線層に形成された等幅及び等長のシングルエンドのデータ配線Ｌ＿ＤＱと差動ストローブ信号配線Ｌ＿ＤＱＳ，Ｌ＿ＤＱＳＢをＳＤＲＡＭから駆動したとき、駆動される負荷側で観測できる波形を回路解析によって取得したものである。Ｌ＝ａは夫々の単配線の長さである。これによれば、負荷の充放電タイミング更には充放電速度はシングルエンドデータ配線Ｌ＿ＤＱと差動データストローブ信号配線Ｌ＿ＤＱＳ、Ｌ＿ＤＱＳＢとの間で相違され、差動データストローブ信号配線Ｌ＿ＤＱＳ、Ｌ＿ＤＱＳＢの方で早く信号が到達する。
【００４１】
差動ストローブ信号配線Ｌ＿ＤＱＳにおいて導体のペアが差動信号で駆動されているときの両導体のインピーダンス、即ち奇数モードインピーダンス（＝Ｚｏｄｄ）は当該差動ストローブ信号配線の差動インピーダンス（Ｚｄｉｆｆ）の半分になるが、この奇数モードインピーダンスは前記シングルエンドのデータ配線Ｌ＿ＤＱの特性インピーダンスよりも僅かに小さい。この差は、図８と同様に図９の場合にも配線基板上で夫々の経路を伝播する信号による負荷駆動タイミングのずれ並びに負荷駆動速度に差を生じさせる。ＳＤＲＡＭ２，３において差動データストローブ信号ＤＱＳ，ＤＱＳＢの変化を検出する入力回路の判定レベルは前記信号ＤＱＳ，ＤＱＳＢにおける信号振幅の半分のレベルとされる。例えば図９において信号振幅１．８Ｖの場合、判定レベルは０．９Ｖであり、この判定レベルにおいて、差動データストローブ信号ＤＱＳ，ＤＱＳＢの交点は、データストローブ信号ＤＱとδの時間差を生じている。例えばδ＝３０ｐｓとすると、その時間は前記配線の長さで５ｍｍの伝播遅延時間に相当する。そこで、前記配線基板６に形成する差動のデータストローブ信号の経路をシングルエンドのデータ経路に対して配線層の配線長さ相当で前記時間差δに相当する長さ分だけ長くしてある。差動ストローブ信号の経路とシングルエンド信号の経路の経路長の差はそのタイミングのずれを相殺する。要するに、差対応する差動ストローブ信号経路とシングルエンド信号経路との伝播信号遅延は等ディレイ化されている。これにより、例えばデータストローブ信号のタイミングに従ったデータ認識の誤りを生ぜず、そのタイミングで規定される書込み動作マージンの減少を生じない。
【００４２】
更に具体例を説明する。図１０には配線基板６の縦断面構造が例示される。特に制限されないが、配線基板６はガラス繊維含浸エポキシ樹脂から成る２層のコア層（ＣＯＲ）２０，２１と、樹脂が含浸された層、所謂、プリプレグ層（ＰＰ）２２〜２４を3層分有し、コア層２０，２１の表裏面及びプリプレグ層２２，２４の表層には順次配線層Ｌ１〜Ｌ６が形成され、表裏面の配線層の表面は保護層（ＳＲ）２５、２６で覆われている。コア層２０，２１は例えば０．４ｍｍ、中間層２２〜２４は０．２ｍｍである。マイクロコンピュータ1及びＳＤＲＡＭ２，３の実装面は配線層Ｌ１とされる。配線層Ｌ１〜Ｌ６の配線は例えば銅配線とされる。図には配線層Ｌ１と配線層Ｌ６を接続する一つのビア（貫通スルーホール）ＶＩＡが例示される。
【００４３】
マイクロコンピュータ１とＳＡＤＲＡＭ２，３の対応するデータ入出力端子を接続するシングルエンドのデータ配線Ｌ＿ＤＱ及び、対応する差動のデータストローブ信号端子を接続する差動ストローブ信号配線Ｌ＿ＤＱＳ，Ｌ＿ＤＱＳＢの形成には表裏面の配線層Ｌ１，Ｌ６が割り当てられる。その他、配線層Ｌ１には対応するクロック端子を接続するクロック配線、対応するアドレス／コマンド端子を接続する配線が割り当てられる。配線層Ｌ６にはその他に対応するアドレス／コマンド端子を接続する配線が割り当てられる。配線層Ｌ２は主にグランドプレーンの形成に割り当てられる。配線層Ｌ３には対応するクロック端子を接続するクロック配線、対応するアドレス／コマンド端子を接続する配線、及び入力データの論理値判定の基準に用いる前記判定レベルの電圧（リファレンス電圧）配線に割り当てられる。配線層Ｌ４はマイクロコンピュータのコア用電源の電源プレーン等の形成に割り当てられる。配線層Ｌ５はＳＤＲＡＭインタフェース用電源の電源プレーン及びその他のインタフェース用電源の電源プレーンの形成に割り当てられる。
【００４４】
図１１にはシングルエンド配線と差動配線における特性インピーダンスの相違が例示される。同図に示される特性インピーダンスは電磁界解析によって求めたものである。配線幅０．１５ｍｍ、配線間隔０．１５ｍｍとした。表層の配線層Ｌ１に形成したシングルエンドのデータ配線の特性インピーダンスはＺ０＝６９．２Ω、配線層Ｌ１に形成した差動のデータストローブ信号配線の奇数モードインピーダンスはＺｏｄｄ＝４７．７Ωである。差動のデータストローブ信号配線の差動インピーダンスＺｄｉｆｆはＺｄｉｆｆ＝Ｚｏｄｄ×２の関係を有する。前記シングルエンドデータ配線Ｌ＿ＤＱと差動ストローブ信号配線Ｌ＿ＤＱＳ，Ｌ＿ＤＱＳＢの夫々の単配線の断面形状は等しく、前記シングルエンドデータ経路の特性インピーダンスは差動ストローブ信号経路の差動インピーダンスの半分よりも大きくされている。図１１では差動データストローブ信号配線Ｌ＿ＤＱＳ，Ｌ＿ＤＱＳＢに対するノイズ対策を更に強化するためにその左右にグランドシールド配線Ｌ＿ＧＮＤを並設している。図１１には併せて内層の配線層Ｌ３に形成したシングルエンド配線と差動配線における特性インピーダンスの相違が例示される。双方の特性インピーダンスに差を生ずる点は同じであるがその値は相違される。
【００４５】
表裏面の何れか一方の配線層と内層の配線層とのペアに比べて表裏面の双方の配線層のペアの方が実効誘電率等の物理的条件が揃い易く、しかもデバイスとの接続も容易であり、この点で、シングルエンドのデータ配線Ｌ＿ＤＳ及び差動ストローブ信号配線Ｌ＿ＤＱＳ，Ｌ＿ＤＱＳＢの形成に表裏面の配線層Ｌ１，Ｌ６を割り当てることは、前記シングルエンドデータ経路と差動ストローブ信号経路の等ディレイ化に好適となる。
【００４６】
図１２乃至図１９にはシングルエンドデータ経路ＰＡＳ＿ｓｎｇと差動ストローブ信号経路ＰＡＳ＿ｄｉｆの形成形態の具体例が示される。マイクロコンピュータ１とＳＤＲＡＭ２，３の間でデータ端子、データストローブ信号端子を対応端子同士で接続するとき、対応する端子の遠近に応じて用いる配線層及びビアの有無が相違される。図１２乃至図１９にはその接続形態が図示される。
【００４７】
シングルエンドデータ経路ＰＡＳ＿ｓｎｇとはマイクロコンピュータとＳＤＲＡＭとの対応データ端子を配線基板上で接続するための経路を総称する。差動ストローブ信号経路ＰＡＳ＿ｄｉｆとはマイクロコンピュータとＳＤＲＡＭとの対応する差動データストローブ信号端子を配線基板上で接続するための経路を総称する。それら経路は配線層の配線と必要なビア等によって構成される。
【００４８】
シングルエンドデータ経路ＰＡＳ＿ｓｎｇと差動ストローブ信号経路ＰＡＳ＿ｄｉｆの夫々における信号伝播遅延時間は、配線層に形成された配線の長さから機械的に求められる配線遅延分Ｌｄ、２個のＶＩＡによる遅延分Ｖｄ、特性インピーダンスの相違による遅延差分δを相殺するための補正分Ｉｄに大別して考える。ここでは、ＳＤＲＡＭ２，３とマイクロコンピュータ１が配線層Ｌ１に実装されたときを考える。
【００４９】
図１２及び図１３は同一バイトのシングルエンドデータ経路ＰＡＳ＿ｓｎｇとこれに対応する差動ストローブ信号経路ＰＡＳ＿ｄｉｆとが配線層Ｌ１に形成され、双方の経路上にはビアが介在されない場合を示す。このとき、差動データストローブ信号配線Ｌ＿ＤＱＳ，Ｌ＿ＤＱＳＢの配線分遅延をＬｄ１とし、シングルエンドデータ配線Ｌ＿ＤＱの配線分遅延をＬｄ２とすると、Ｌｄ１＝Ｌｄ２＋Ｉｄの関係が満足される。例えば補正分に相当する配線長さをＬｉｄとすると、図１３に例示されるように、差動データストローブ信号配線Ｌ＿ＤＱＳ，Ｌ＿ＤＱＳＢの長さがＬａのとき、シングルエンドデータ配線Ｌ＿ＤＱの長さは誤差範囲内でＬａ−Ｌｉｄであればよい。
【００５０】
図１２及び図１３と同じデータストローブ信号を用いる同じバイト内のデータ端子の接続に図１４及び図１５のように異なる配線層Ｌ６の配線とビアＶＩＡを用いる場合、Ｌｄ１＝Ｌｄ２＋Ｉｄ＋Ｖｄの関係が満足される。この場合、シングルエンドのデータ配線層相互間では等長経路とすることが必要である。ＶＩＡによる遅延分Ｖｄに相当する配線長をＬｖｄとすれば、図１４、図１５に示される配線層Ｌ６のシングルエンドデータ配線Ｌ＿ＤＱの長さは誤差範囲内でＬａ−Ｌｉｄ−Ｌｖｄであればよい。
【００５１】
図１６及び図１７は同一バイトのシングルエンドデータ経路ＰＡＳ＿ｓｎｇが配線層Ｌ１に形成され、これに対応する差動ストローブ信号経路ＰＡＳ＿ｄｉｆはビアＶＩＡを介して配線層Ｌ６に形成される場合を示す。このとき、差動データストローブ信号配線Ｌ＿ＤＱＳ，Ｌ＿ＤＱＳＢの配線分遅延をＬｄ１とし、シングルエンドデータ配線Ｌ＿ＤＱの配線分遅延をＬｄ２とすると、Ｌｄ１＋Ｖｄ＝Ｌｄ２＋Ｉｄの関係が満足される。例えば補正分に相当する配線長さをＬｉｄとすると、図１７に例示されるように、差動データストローブ信号配線Ｌ＿ＤＱＳ，Ｌ＿ＤＱＳＢの長さがＬｂのとき、シングルエンドデータ配線Ｌ＿ＤＱの長さは誤差範囲内でＬｂ−Ｌｉｄ＋Ｌｖｄであればよい。
【００５２】
図１６及び図１７と同じデータストローブ信号を用いる同じバイト内のデータ端子の接続に図１８及び図１９のように異なる配線層Ｌ６の配線とビアＶＩＡを用いる場合、Ｌｄ１＋Ｖｄ＝Ｌｄ２＋Ｉｄ＋Ｖｄの関係が満足される。この場合、シングルエンドのデータ配線層相互間では等長経路とすることが必要である。ＶＩＡによる遅延分Ｖｄに相当する配線長をＬｖｄとすれば、図１８、図１９に示される配線層Ｌ６のシングルエンドデータ配線Ｌ＿ＤＱの長さは誤差範囲内でＬｂ−Ｌｉｄであればよい。
【００５３】
図２０には図１６の場合と図１８の場合における配線層Ｌ１におけるシングルエンドデータ配線と配線層Ｌ６における差動データストローブ信号配線との具体的な配線長の例が示される。データストローブ信号ＤＱＳ０，ＤＱＳＢ０、データＤＱ０〜ＤＱ７の１バイト分について例示される。ここでは、前記補正分に相当する配線長さＬｉｄ＝６ｍｍ、２個のＶＩＡによる遅延分Ｖｄに相当する配線長をＬｖｄ＝６ｍｍとする。ＤＱＳ０，ＤＱＳＢ０，ＤＱ０，ＤＱ２，ＤＱ５，ＤＱ７は図１８のように配線層Ｌ６を用い、ＤＭ０，ＤＱ１，ＤＱ３，ＤＱ４，ＤＱ６は図１６のように配線層Ｌ１を用いている。配線層Ｌ６におけるＤＱＳ０，ＤＱＳＢ０の配線長は、ＤＱ０，ＤＱ２，ＤＱ５，ＤＱ７に対して大凡前記補正分の配線長さＬｉｄ＝６ｍｍだけ長くされる。ＤＭ０，ＤＱ１，ＤＱ３，ＤＱ４，ＤＱ６は補正分の配線長さＬｉｄ＝６ｍｍがビア分の配線長さＬｖｄと相殺される結果、配線層Ｌ１のＤＱＭ０，ＤＱ１，ＤＱ３，ＤＱ４，ＤＱ６の配線長はＤＱＳ０，ＤＱＳＢ０と実質的に等しくなっている。
【００５４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５５】
例えば、メモリデバイスはＤＤＲ２−ＳＤＲＡＭに限定されず、それ以上高速のＳＤＲＡＭであってもよく、例えばＤＤＲ２−ＳＤＲＡＭの２倍のアクセス速度を達成するＤＤＲ３−ＳＤＲＡＭでもよい。ＳＤＲＡＭのＩ／Ｏは×１６ビットに限定されない。更にメモリデバイスは、ＳＤＲＡＭでなくても差動データストローブ信号を用いるその他のメモリであってもよい。データ処理デバイスもマイクロコンピュータに限定されず、メモリコントローラ、更にデータプロセッサの負担を軽減するためのアクセラレータ等であってもよい。配線基板は６層基板に限定されない。また、本発明はデータ処理システムのマザーボードやドーターボードの他に、マイクロコンピュータとＤＤＲ２−ＳＤＲＡＭを搭載するＳＩＰ（System In Package）のモジュール基板にも適用することができる。
【図面の簡単な説明】
【００５６】
【図１】本発明に係る半導体装置を全体的に示すブロック図である。
【図２】ＪＥＤＥＣ標準に準拠するＤＤＲ２−ＳＤＲＡＭのＢＧＡパッケージの端子配列を例示する説明図である。
【図３】マイクロコンピュータのメモリインタフェース回路におけるデータ系ユニットのインタフェース機能を例示するブロック図である。
【図４】図３のデータ系単位ユニットＬＢＩＦ，ＵＢＩＦにおけるインタフェース機能の配置を採用する理由を示す説明図である。
【図５】マイクロコンピュータのボール電極配置を例示する平面図である。
【図６】マイクロコンピュータにＳＤＲＡＭの短辺を臨ませてマイクロコンピュータ及びＳＤＲＡＭを配線基板に実装する半導体装置を全体的に示すブロック図である。
【図７】書込み動作と読出し動作のそれぞれにおけるデータストローブ信号とデータとの関係を示すタイミング図である。
【図８】特性インピーダンスの相違による負荷に対する充放電速度等の相違について例示する説明図である
【図９】対応するデータ端子を接続するシングルエンドのデータ配線Ｌ＿ＤＱと、対応するデータストローブ信号端子を接続する差動ストローブ信号配線Ｌ＿ＤＱＳとの夫々による負荷に対する充放電速度等の相違を例示する説明図である。
【図１０】配線基板の縦断面構造を例示する断面図である。
【図１１】シングルエンド配線と差動配線における特性インピーダンスの相違を例示する説明図である。
【図１２】同一バイトのシングルエンドデータ経路とこれに対応する差動ストローブ信号経路とが配線層Ｌ１に形成され、双方の経路上にはビアが介在されない場合の接続を概略的に例示する縦断面図である。
【図１３】図１２に例示される接続の平面構成を例示する平面図である。
【図１４】図１２と同じデータストローブ信号を用いる同じバイト内のデータ端子の接続に異なる配線層の配線とビアを用いる場合の接続を概略的に例示する縦断面図である。
【図１５】図１４に例示される接続の平面構成を例示する平面図である。
【図１６】同一バイトのシングルエンドデータ経路が配線層Ｌ１に形成され、これに対応する差動ストローブ信号経路はビアを介して配線層Ｌ６に形成される場合の接続を概略的に例示する縦断面図である。
【図１７】図１６に例示される接続の平面構成を例示する平面図である。
【図１８】図１６と同じデータストローブ信号を用いる同じバイト内のデータ端子の接続に異なる配線層Ｌ６の配線とビアを用いる場合の接続を概略的に例示する縦断面図である。
【図１９】図１８に例示される接続の平面構成を例示する平面図である。
【図２０】図１６と図１８の場合に対応して配線層Ｌ１におけるシングルエンドデータ配線と配線層Ｌ６における差動データストローブ信号配線との具体的な配線長の例を示す説明図である。
【符号の説明】
【００５７】
１  マイクロコンピュータ
２，３  ＤＤＲ２−ＳＤＲＡＭ
４，５  メモリインタフェース回路
６  配線基板
ＵＢＰＡ  上位バイトユニット端子群
ＬＢＰＡ  下位バイトユニット端子群
ＤＱ０〜ＤＱ１５  データ入出力端子
ＬＤＱＳ，ＬＤＱＳＢ  下位バイトデータに対する差動データストローブ信号端子
ＵＤＱＳ、ＵＤＱＳＢ  上位バイトデータに対する差動データストローブ信号端子
ＵＢＣＬ  上位バイトユニット系ＰＣＢ配線
ＬＢＣＬ  下位バイトユニット系ＰＣＢ配線
ＣＡＣＬ  コマンド及びアドレス系ＰＣＢ配線
Ｌ＿ＤＱ  配線基板の配線層におけるシングルエンドデータ配線
Ｌ＿ＤＱＳ，Ｌ＿ＤＱＳＢ  配線基板の配線層における差動データストローブ信号配線
Ｌ１，Ｌ６  表層の配線層
Ｌ２〜Ｌ５  内層の配線層
ＶＩＡ  ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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