(57)【要約】【課題】信頼性の高い半導体装置を低コストで生産することが可能な半導体装置の製造方法を提供する。【解決手段】基板の半導体チップに相当する領域に形成された電極パッド上に、ボンディングワイヤによってバンプを形成する工程と、第１の主面に導電層が形成された、前記基板に積層する積層用基板の第２の主面から該導電層に到達するビアホールを形成し、該ビアホールを導電性ペーストで埋設する工程と、前記積層用基板を、絶縁層を介して前記基板上に貼り付け、前記導電層と前記バンプを前記導電性ペーストにより接合する工程と、前記基板を個片化する工程と、を有することを特徴とする半導体装置の製造方法。【選択図】図１Ｈ
2008124077.tif 000002
【特許請求の範囲】
【請求項１】
基板の半導体チップに相当する領域に形成された電極パッド上に、ボンディングワイヤによってバンプを形成する工程と、
第１の主面に導電層が形成された、前記基板に積層する積層用基板の第２の主面から該導電層に到達するビアホールを形成し、該ビアホールを導電性ペーストで埋設する工程と、
前記積層用基板を、絶縁層を介して前記基板上に貼り付け、前記導電層と前記バンプを前記導電性ペーストにより接合する工程と、
前記基板を個片化する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記導電層をエッチングしてパターニングする工程をさらに有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記導電層を給電層とする電解メッキにより、パターンメッキを行う工程をさらに有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
基板の半導体チップに相当する領域に形成された電極パッド上に、ボンディングワイヤによってバンプを形成する工程と、
前記基板に積層する導電層上に、導電性ペーストよりなる接続パターンを形成する工程と、
前記導電層を、絶縁層を介して前記基板上に貼り付け、前記導電層と前記バンプを前記接続パターンにより接合する工程と、
前記基板を個片化する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記導電層をエッチングしてパターニングする工程をさらに有することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記導電層を給電層とする電解メッキにより、パターンメッキを行う工程をさらに有することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項７】
前記導電層は、該導電層を支持する支持層上に積層されて、前記絶縁層を介して前記基板上に貼り付けられ、該導電層が前記基板上に貼り付けられた後で前記支持層が除去されることを特徴とする請求項４乃至６のいずれか１項記載の半導体装置の製造方法。
【請求項８】
前記基板に積層する前記導電層は、多層配線構造を構成する導電層であることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項９】
基板の半導体チップに相当する領域に形成された電極パッド上に、ボンディングワイヤによってバンプを形成する工程と、
前記バンプの先端を導電性ペーストよりなる層に接触させ、該先端に該導電性ペーストを転写する工程と、
前記基板に積層する導電層を、絶縁層を介して該基板上に貼り付け、前記導電層と前記バンプを前記導電性ペーストにより接合する工程と、
前記基板を個片化する工程と、を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バンプを用いたチップサイズパッケージングを適用した半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体チップのパッケージング構造は様々なタイプのものが提案されているが、例えばパッケージングの小型化に伴い、半導体チップのデバイス形成面のパッシベーション層（保護層）上に再配線（パッケージングのための配線）を形成する、いわゆるチップサイズパッケージングと呼ばれる構造が提案されていた。
【０００３】
上記のチップサイズパッケージングでは、例えば半導体チップの電極パッド上にボンディングワイヤよってバンプを形成し、当該バンプに接続される再配線を形成してパッケージング（半導体装置）を形成する方法が提案されていた。（例えば特許文献１参照）。
【特許文献１】特開平９−６４０４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上記の特許文献１（特開平９−６４０４９号公報）にかかる方法では、ボンディングによって形成されたバンプに接続される再配線を形成する場合に、当該バンプの高さ調整（レベリング）を行う必要が生じてしまう問題があった。
【０００５】
例えば、上記のボンディングワイヤによって形成されるバンプは、例えばボンディング装置を用いて形成され、ボンディングワイヤの電極パッドへの接合と、当該接合後のボンディングワイヤの切断を連続的に行うことにより形成される。
【０００６】
このため、上記のボンディングワイヤにより形成されるバンプは、形成される面（電極パッド）からの高さにばらつきが生じてしまい、そのままではバンプに接続される再配線を形成することが困難となってしまう。このため、バンプに所定の加重を加えてバンプを平坦化する工程が必要となる。
【０００７】
このようなバンプの平坦化は、通常はウェハレベルで（ダイシングによるチップの個片化前に）行われる。しかし、例えば近年主流となってきている直径が３００ｍｍのウェハでは、ウェハ面内に多数形成される上記のバンプの平坦化を行った場合に、平坦化後の高さのばらつきが大きくなってしまう問題が発生してしまう。
【０００８】
例えば、バンプの高さのばらつきが大きくなると、バンプに接続される再配線とバンプとの接続状態にばらつきが生じ、半導体装置（パッケージング）の信頼性が低下してしまう問題が生じてしまう。
【０００９】
また、上記の特許文献１（特開平９−６４０４９号公報）にかかる方法では、バンプを覆うように絶縁層を形成しているため、バンプを露出するために絶縁層を研磨する研磨工程が必要となってしまう。また、当該研磨工程の後に再配線を形成するためには、例えば無電解メッキ法を用いる場合には絶縁層の表面を荒らす処理（いわゆるデスミア処理）が必要になり、メッキ層を形成するための処理が複雑になってしまう。このため、半導体装置（パッケージ）製造のコストアップの原因となってしまう。
【００１０】
また、スパッタリング法やＣＶＤ法などにより導電層を形成することも可能であるが、これらの方法は真空処理容器を有する高価な成膜装置が必要となるため、製造コストのアップにつながり、現実的ではない。
【００１１】
そこで、本発明では、上記の問題を解決した新規で有用な半導体装置の製造方法を提供することを統括的課題としている。
【００１２】
本発明の具体的な課題は、信頼性の高い半導体装置を低コストで生産することが可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明の第１の観点では、上記の課題を、基板の半導体チップに相当する領域に形成された電極パッド上に、ボンディングワイヤによってバンプを形成する工程と、第１の主面に導電層が形成された、前記基板に積層する積層用基板の第２の主面から該導電層に到達するビアホールを形成し、該ビアホールを導電性ペーストで埋設する工程と、前記積層用基板を、絶縁層を介して前記基板上に貼り付け、前記導電層と前記バンプを前記導電性ペーストにより接合する工程と、前記基板を個片化する工程と、を有することを特徴とする半導体装置の製造方法により、解決する。
【００１４】
また、本発明の第２の観点では、上記の課題を、基板の半導体チップに相当する領域に形成された電極パッド上に、ボンディングワイヤによってバンプを形成する工程と、前記基板に積層する導電層上に、導電性ペーストよりなる接続パターンを形成する工程と、前記導電層を、絶縁層を介して前記基板上に貼り付け、前記導電層と前記バンプを前記接続パターンにより接合する工程と、前記基板を個片化する工程と、を有することを特徴とする半導体装置の製造方法により、解決する。
【００１５】
また、本発明の第３の観点では、上記の課題を、基板の半導体チップに相当する領域に形成された電極パッド上に、ボンディングワイヤによってバンプを形成する工程と、前記バンプの先端を導電性ペーストよりなる層に接触させ、該先端に該導電性ペーストを転写する工程と、前記基板に積層する導電層を、絶縁層を介して該基板上に貼り付け、前記導電層と前記バンプを前記導電性ペーストにより接合する工程と、前記基板を個片化する工程と、を有することを特徴とする半導体装置の製造方法により、解決する。
【発明の効果】
【００１６】
本発明によれば、信頼性の高い半導体装置を低コストで生産することが可能な半導体装置の製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１７】
本発明による半導体装置の製造方法は、大別して、１）基板の半導体チップに相当する領域に形成された電極パッド上に、ボンディングワイヤによってバンプを形成する第１の工程と、２）前記バンプと導電層（半導体チップの再配線に相当）を、導電性ペーストにより接合する第２の工程と、３）前記基板を個片化する第３の工程と、を有することを特徴としている。
【００１８】
すなわち、上記の製造方法では、導電性ペーストを用いて半導体チップの再配線に相当する導電層とバンプとを接合しているため、前記バンプと前記導電層の電気的な接続の信頼性が、前記バンプ（バンプの突起部）の高さのばらつきの影響を受けにくくなる。このため、例えばボンディング（ボンディングワイヤ）を用いて形成される、比較的高さのばらつきの大きいバンプを用いて、容易な方法で接続の信頼性が良好な再配線を形成することが可能となる。
【００１９】
例えば、上記の第２の工程は、１）第１の主面に導電層が形成された、前記基板に積層する積層用基板の第２の主面から該導電層に到達するビアホールを形成し、該ビアホールを導電性ペーストで埋設する工程と、２）前記積層用基板を、絶縁層を介して前記基板上に貼り付け、前記導電層と前記バンプを前記導電性ペーストにより接合する工程と、を有するように構成すればよい（第１の方法）。
【００２０】
上記の第１の方法によれば、前記ビアホールを埋設する導電性ペーストによって、前記導電層（再配線）と前記バンプを良好な信頼性で電気的に接続することが可能となる。また、先に説明したように、前記バンプと前記導電層の電気的な接続の信頼性が、前記バンプの高さのばらつきの影響を受けにくくなる。
【００２１】
また、上記の方法によれば、前記絶縁層上に導電層（再配線）を形成する場合に、例えば、デスミア処理を伴った無電解メッキや、または、真空室での処理を伴った成膜（スパッタリングなど）が不要となるため、半導体装置の製造方法が単純となり、製造コストが抑制される効果を奏する。
【００２２】
または、例えば上記の第２の工程は、１）前記基板に積層する導電層上に導電性ペーストよりなる接続パターンを形成する工程と、２）前記導電層を、絶縁層を介して前記基板上に貼り付け、前記導電層と前記バンプを前記接続パターンにより接合する工程と、を有するように構成すればよい（第２の方法）。
【００２３】
上記の第２の方法によれば、前記導電層上に形成された導電性ペーストによって、前記導電層（再配線）と前記バンプを良好な信頼性で電気的に接続することが可能となる。また、先に説明したように、前記バンプと前記導電層の電気的な接続の信頼性が、前記バンプの高さのばらつきの影響を受けにくくなる。
【００２４】
また、上記の方法によれば、前記絶縁層上に導電層を形成する場合に、デスミア処理を伴った無電解メッキや、真空室での処理を伴った成膜が不要となるため、半導体装置の製造方法が単純となり、製造コストが抑制される効果を奏する。
【００２５】
または、例えば上記の第２の工程は、１）前記バンプの先端を導電性ペーストよりなる層に接触させ、該先端に該導電性ペーストを転写する工程と、２）前記基板に積層する導電層を、絶縁層を介して該基板上に貼り付け、前記導電層と前記バンプを前記導電性ペーストにより接合する工程と、（第３の方法）を有するように構成すればよい。
【００２６】
上記の第３の方法によっても、信頼性の高い半導体装置を低コストで生産することが可能となる。
【００２７】
次に、上記の半導体装置の製造方法について、上記の第１の方法〜第３の方法の順番で、図面に基づき説明する。
【実施例１】
【００２８】
まず、先に説明した第１の方法の一例について、図１Ａ〜図１Ｋに基づき、手順を追って説明する。ただし、以下の文中（以下の図中）では、先に説明した部分には同一の符号を用い、説明を省略する場合がある。（以下の実施例でも同様）。
【００２９】
まず、図１Ａに示す工程において、公知の方法により、デバイスが形成された領域１０１ａを複数（例えば格子状に）有する基板１０１Ａを製造する。上記の領域１０１ａは、１つの半導体チップに相当する領域である。領域１０１ａ上には、以下に説明する工程において再配線（導電層）が形成された後、基板１０１Ａがダイシングによって切断されて半導体装置（半導体チップ）が個片化される。
【００３０】
上記の領域１０１ａの、デバイスが形成されたデバイス形成面１０１ｂには電極パッド１０３が形成されている。また、デバイス形成面１０１Ａの、電極パッド１０３以外の部分は、例えばＳｉＮ（Ｓｉ３Ｎ４）よりなる保護層（パッシベーション層）１０２により保護されている。
【００３１】
図１Ｂは、図１Ａに示す基板１０１Ａの１つの領域１０１ａを拡大して示した図である。図１Ｂ以下の図については領域１０１ａが複数形成された基板１０１Ａのうち、１つの領域１０１ａを例にとって、半導体装置の製造方法について説明する。
【００３２】
次に、図１Ｃに示す工程において、電極パッド１０３上に、例えばワイヤボンディング装置を用いて、Ａｕよりなるボンディングワイヤにより形成される電極パッド１０４を形成する。上記のワイヤボンディング装置は、ボンディングワイヤの電極パッド１０３への接合と、当該接合後のボンディングワイヤの切断を連続的に行うことで、突起部を有するバンプ１０４を形成する。
【００３３】
次に、図１Ｄ〜図１Ｇに示す工程において、上記の基板１０１Ａ（半導体チップ）に接続される再配線を形成する。
【００３４】
まず、図１Ｄに示す工程において、プリプレグ材などの樹脂材料よりなる、両面Ｃｕ箔付きの積層用基板（コア基板）２０１を用意する。積層用基板２０１の第１主面２０１ａと第２の主面２０１ｂには、Ｃｕ箔よりなる導電層２０１Ａ，２０１Ｂがそれぞれ貼り付けられている。
【００３５】
次に、図１Ｅに示す工程において、第２の主面２０１ｂの導電層（Ｃｕ箔）２０１Ｂをエッチングにより除去する。さらに、第１の主面２０１ａの導電層（Ｃｕ箔）２０１Ａを、マスクパターンを用いたパターンエッチングによりパターニングする。
【００３６】
次に、図１Ｆに示す工程において、例えばレーザなどを用いて、積層用基板２０１の第２の主面２０１ｂ側から、第１の主面２０１ａの導電層２０１Ａに到達する、積層用基板２０１を貫通するビアホール２０１Ｃを形成する。また、必要に応じてビアホール２０１Ｃを形成した後に、積層用基板２０１をプラズマ洗浄してもよい。
【００３７】
次に、図１Ｇに示す工程において、図１Ｆの工程で形成されたビアホール２０１Ｃを、導電性ペースト２０２で埋設する。このようにして、先に説明した基板１０１Ａに積層（接続）される再配線が形成される。
【００３８】
次に、図１Ｈに示す工程において、積層用基板２０１を、例えばエポキシ系の樹脂材料よりなる絶縁層１０５を介して基板１０１Ａ上に貼り付け、導電層２０１Ａとバンプ１０４を導電性ペースト２０２により接合する。この場合、絶縁層１０５をバンプ１０４が貫通するために、絶縁層１０５には、例えばＮＣＦと呼ばれる、フィラーなどの硬度調整材料が殆ど添加されていない柔らかい樹脂材料が用いられることが好ましい。上記の柔らかい樹脂材料を用いることで、絶縁層１０５からバンプ１０４を露出させることが容易となる。
【００３９】
また、絶縁層１０５は上記の材料に限定されず、様々な絶縁材料（樹脂材料）を用いて形成することが可能である。例えば、絶縁層１０５として、いわゆる通常用いられるビルドアップ樹脂（フィラー入りのエポキシ樹脂）や、ＡＣＦと呼ばれる樹脂材料を用いてもよい。
【００４０】
また、上記の場合、まず絶縁層１０５を基板１０１Ａ上（保護層１０２上）に塗布またはラミネート（貼り付け）により形成した後、積層用基板２０１を貼り付ける方法と、絶縁層１０５と積層用基板２０１を予め積層して基板１０１Ａ上（保護層１０２上）に貼り付ける方法のいずれを用いてもよい。
【００４１】
本工程において、積層用基板２０１と絶縁層１０５を押圧（プレス）し、加熱する。ここで、熱硬化性の絶縁層１０５の硬化と、導電性ペースト２０２の硬化（キュア）が行われる。
【００４２】
本工程においては、バンプ１０４の先端（突起部）が、ビアホールに埋設された導電性ペースト２０２に挿入された状態で導電性ペースト２０２が硬化される。このため、バンプ１０４と導電層２０１Ａの電気的な接続の信頼性が、バンプ１０４の高さのばらつきの影響を受けにくくなる。すなわち、バンプ１０４の高さのばらつきの許容値は、ビアホール２０１Ｃの深さ（積層用基板２０１の厚さ）に対応して大きくなる。
【００４３】
このため、例えばボンディング（ボンディングワイヤ）を用いて形成される、比較的高さのばらつきの大きいバンプ１０４を用いて、容易な方法で接続の信頼性が良好な再配線を形成することが可能となる。また、上記の方法では、絶縁層１０５からバンプ１０４の突起部を露出させるための研削工程が不要となっている。また、上記のバンプ１０４と導電層２０１Ａの接続方法は、従来のろう付けなどによる接続方法に比べて容易であり、かつ、接続の信頼性が高い特徴を有している。
【００４４】
また、本工程においては、絶縁層１０５が積層用基板２０１とともに押圧されて加熱されることで硬化（熱硬化）される。このため、絶縁層１０５と積層用基板２０１の密着性が良好となる。
【００４５】
次に、図１Ｉに示す工程において、必要に応じて、導電層２０１Ａ（Ｃｕ）の表面の粗化処理を施した後、絶縁層１０５上に、開口部を有するソルダーレジスト層（絶縁層）ＳＲを形成する。上記のソルダーレジスト層ＳＲの開口部からは、導電層２０１Ａの一部が露出するようにする。
【００４６】
次に、図１Ｊに示す工程において、必要に応じて基板１０１Ａの裏面研削を行い、基板１０１Ａを所定の厚さとする。
【００４７】
次に、図１Ｋに示す工程において、必要に応じてソルダーレジスト層ＳＲの開口部から露出する導電層２０１Ａ上にはんだバンプ２０３を形成する。さらに、基板１０１Ａのダイシングを行って基板１０１Ａを個片化して半導体チップ１０１とし、半導体チップ１０１に再配線（導電層２０１Ａ）が接続されてなる半導体装置１００を形成することができる。
【００４８】
上記の製造方法によれば、先に説明したように、バンプ１０４と導電層２０１Ａの電気的な接続の信頼性が、バンプ１０４の高さのばらつきの影響を受けにくく、容易に形成が可能なボンディングにより形成されるバンプを用いて、再配線の接続の信頼性が良好な半導体装置を製造することが可能となっている。
【００４９】
また、従来のように、無電解メッキによりシード層（給電層）を形成した後に、電解メッキにより再配線を形成する場合には、例えば、無電解メッキにあたって絶縁層の表面を荒らす処理（いわゆるデスミア処理）が必要になり、処理が複雑になってしまう問題があった。また、スパッタリング法で給電層を形成する場合には、真空処理容器を有する高価な成膜装置が必要となるため、製造コストのアップにつながってしまう懸念があった。
【００５０】
一方、本実施例による方法では、デスミア処理や真空室でのスパッタリング処理が不要となり、単純な方法で容易に再配線を形成することが可能となっていることが特徴である。このため、上記の方法によれば半導体装置を製造する方法が単純となり、製造コストが抑制される。
【実施例２】
【００５１】
また、上記の再配線は、以下に説明するように、セミアディティブ法を用いて形成してもよい。この場合、例えば、上記の製造方法において、まず、図１Ａ〜図１Ｈに示した工程を実施し、図２Ａに示す状態を形成する。但し、この場合、図１Ｅの工程において、導電層２０１Ａのパターニング（エッチング）は行わず、導電層２０１Ａは連続的に（平面状に）形成されたままの状態とする。
【００５２】
次に、図２Ｂに示す工程において、上記の導電層２０１Ａ上に、開口部を有するマスクパターンＰＲを形成する。マスパターンＰＲは、塗布またはフィルムの貼り付けによるレジスト層の形成と、該レジスト層のフォトリソグラフィ法を用いたパターニングにより、形成することができる。
【００５３】
次に、図２Ｃに示す工程において、マスクパターンＰＲの開口部から露出する導電層２０１Ａ上に、導電層２０１Ａを給電層（シード層）とする電解メッキにより、Ｃｕよりなる導電層（導電パターン）２０１Ｃを形成する。上記のパターンメッキ後、マスクパターンＰＲを剥離し、さらにマスクパターンＰＲを剥離することで露出する余剰な導電層２０１Ａをエッチングにより除去することで、図１Ｈと同様の構造を形成することができる。後は、図１Ｉ〜図１Ｋに示した工程と同様の工程を実施することで、半導体装置を製造することができる。
【実施例３】
【００５４】
次に、先に説明した第２の方法の一例について、図３Ａ〜図３Ｇに基づき、手順を追って説明する。
【００５５】
まず、図３Ａに示す工程において、例えばＣｕよりなる導電層３０１上に、例えば印刷法により、またはインク転写法により、導電性ペーストよりなる接続パターン３０２を形成する。本実施例の場合、接続パターン３０２が形成される部分が平面状であるため、実施例１の場合に比べて容易に導電性ペーストよりなる接続部分を形成することができる。
【００５６】
次に、図３Ｂ示す工程において、実施例１の図１Ｈの工程と同様にして、導電層３０１を、絶縁層１０５を介して基板１０１Ａ上に貼り付け、導電層３０１とバンプ１０４を接続パターン３０２（導電性ペースト）により接合する。
【００５７】
また、上記の場合、まず絶縁層１０５を基板１０１Ａ上（保護層１０２上）に塗布またはラミネート（貼り付け）により形成した後、導電層３０１を貼り付ける方法と、絶縁層１０５と導電層３０１を予め積層して基板１０１Ａ上（保護層１０２上）に貼り付ける方法のいずれを用いてもよい。
【００５８】
本工程において、導電層３０１と絶縁層１０５を押圧（プレス）し、加熱する。ここで、熱硬化性の絶縁層１０５の硬化と、接続パターン３０２（導電性ペースト）の硬化（キュア）が行われる。
【００５９】
本工程においては、バンプ１０４の先端（突起部）が、接続パターン３０２に挿入された状態で接続パターン３０２（導電性ペースト）が硬化される。このため、バンプ１０４と導電層３０１の電気的な接続の信頼性が、バンプ１０４の高さのばらつきの影響を受けにくくなる。すなわち、バンプ１０４の高さのばらつきの許容値は、接続パターン３０２（導電性ペースト）の厚さに対応して大きくなる。
【００６０】
このため、例えばボンディング（ボンディングワイヤ）を用いて形成される、比較的高さのばらつきの大きいバンプ１０４を用いて、容易な方法で接続の信頼性が良好な再配線を形成することが可能となる。
【００６１】
また、本工程においては、絶縁層１０５が導電層３０１とともに押圧されて加熱されることで硬化（熱硬化）される。このため、絶縁層１０５と導電層３０１の密着性が良好となる。
【００６２】
次に、図３Ｃに示す工程において、フォトリソグラフィ法を用いたパターンエッチングによって、導電層３０１のパターニングを行う。
【００６３】
次に、図３Ｄ〜図３Ｆの工程において、図１Ｉ〜図１Ｋと同様の工程を実施する。まず、図３Ｄに示す工程において、必要に応じて、導電層３０１（Ｃｕ）の表面の粗化処理を施した後、絶縁層１０５上に、開口部を有するソルダーレジスト層（絶縁層）ＳＲを形成する。上記のソルダーレジスト層ＳＲの開口部からは、導電層３０１の一部が露出するようにする。
【００６４】
次に、図３Ｅに示す工程において、必要に応じて基板１０１Ａの裏面研削を行い、基板１０１Ａを所定の厚さとする。
【００６５】
次に、図３Ｆに示す工程において、必要に応じてソルダーレジスト層ＳＲの開口部から露出する導電層３０１上にはんだバンプ２０３を形成する。さらに、基板１０１Ａのダイシングを行って基板１０１Ａを個片化して半導体チップ１０１とし、半導体チップ１０１に再配線（導電層３０１）が接続されてなる半導体装置１００Ａを形成することができる。
【００６６】
上記の製造方法は、実施例１の製造方法と同様の効果を奏し、信頼性の高い半導体装置を低コストで生産することが可能となる。また、本実施例の場合は、接続パターン３０２が形成される部分が平面状であるため、実施例１の場合に比べて容易に導電性ペーストよりなる接続部分を形成することが可能であり、また、導電性ペーストよりなる接続部分を形成する方法を様々に選択することが可能となる。
【実施例４】
【００６７】
また、上記の再配線は、以下に説明するように、セミアディティブ法を用いて形成してもよい。この場合、例えば、上記の製造方法において、まず、図３Ａ〜図３Ｂに示した工程を実施し、図４Ａに示す状態を形成する。但し本実施例の場合、導電層３０１はシード層（給電層）であって、後の工程で除去するため、実施例３の場合に比べて薄く形成しておくことが好ましい。
【００６８】
次に、図４Ｂに示す工程において、開口部を有するマスクパターンＰＲを形成する。マスパターンＰＲは、塗布またはフィルムの貼り付けによるレジスト層の形成と、該レジスト層のフォトリソグラフィ法を用いたパターニングにより、形成することができる。
【００６９】
次に、図４Ｃに示す工程において、マスクパターンＰＲの開口部から露出する導電層３０１上に、導電層３０１を給電層（シード層）とする電解メッキにより、Ｃｕよりなる導電層（導電パターン）３０１Ａを形成する。上記のパターンメッキ後、マスクパターンＰＲを剥離し、さらにマスクパターンＰＲを剥離することで露出する余剰な導電層３０１をエッチングにより除去することで、図３Ｃと同様の構造を形成することができる。後は、図３Ｄ〜図３Ｆに示した工程と同様の工程を実施することで、半導体装置を製造することができる。
【実施例５】
【００７０】
また、実施例３、実施例４に係る導電層３０１は、以下に示すように、導電層３０１を支持する支持層（キャリア層）に支持（積層）された状態で基板１０１Ａ（絶縁層１０５）との貼り付けが行われるようにしてもよい。
【００７１】
図５Ａ〜図５Ｃは、実施例５による半導体装置の製造方法を示す図である。まず、図５Ａに示す工程において、例えばＣｕよりなる支持層（キャリア層）３０３上に形成された、Ｃｕよりなる導電層３０１上に、実施例３の図３Ａに示した場合と同様にして、導電性ペーストよりなる接続パターン３０２を形成する。
【００７２】
次に、図５Ｂに示す工程において、支持層３０３に支持（積層）された導電層３０１を、絶縁層１０５を介して基板１０１Ａ上に貼り付け、導電層３０１とバンプ１０４を接続パターン３０２（導電性ペースト）により接合する。
【００７３】
また、上記の場合、まず絶縁層１０５を基板１０１Ａ上（保護層１０２上）に塗布またはラミネート（貼り付け）により形成した後、支持層３０３に支持された導電層３０１を貼り付ける方法と、支持層３０３に支持された導電層３０１と絶縁層１０５とを、予め積層して基板１０１Ａ上（保護層１０２上）に貼り付ける方法のいずれを用いてもよい。
【００７４】
次に、図５Ｃの工程において、導電層３０１を支持していた支持層３０３を除去する。次に、実施例３（図３Ｂ）の場合と同様に、導電層３０１と絶縁層１０５を押圧（プレス）し、加熱する。ここで、熱硬化性の絶縁層１０５の硬化と、接続パターン３０２（導電性ペースト）の硬化（キュア）が行われる。
【００７５】
本工程以降は、実施例３の図３Ｃ〜図３Ｆの工程を実施することで、半導体装置を製造することができる。
【００７６】
本実施例では、導電層３０１が支持層３０３に支持された状態で基板１０１Ａ（絶縁層１０５）への貼り付けが行われるため、導電層３０１が薄い場合であっても、安定に導電層３０１の貼り付けを行うことが可能となる。
【実施例６】
【００７７】
また、再配線を形成する場合には、以下に示すように積層用基板（コア基板）を基板１０１Ａ（絶縁層１０５）上に貼り付けて形成してもよい。
【００７８】
図６Ａ〜図６Ｈは、実施例６による半導体装置の製造方法を示す図である。まず、図６Ａに示す工程において、実施例１の図１Ｄに示した場合と同様に、プリプレグ材などの樹脂材料よりなる、両面Ｃｕ箔付きの積層用基板（コア基板）２０１を用意する。積層用基板２０１の第１主面２０１ａと第２の主面２０１ｂには、Ｃｕ箔よりなる導電層２０１Ａ，２０１Ｂがそれぞれ貼り付けられている。
【００７９】
次に、図６Ｂに示す工程において、第２の主面２０１ｂの導電層２０１Ｂのパターンエッチングを行って、導電層２０１Ｂのパターニングを行う。さらに、パターニング後の導電層２０１Ｂ上に、例えば印刷法により、またはインク転写法により、導電性ペーストよりなる接続パターン３０２を形成する。
【００８０】
次に、図６Ｃに示す工程において、積層用基板２０１を、絶縁層１０５を介して基板１０１Ａ上に貼り付け、導電層２０１Ｂとバンプ１０４を接続パターン（導電性ペースト）３０２により接合する。
【００８１】
また、上記の場合、まず絶縁層１０５を基板１０１Ａ上（保護層１０２上）に塗布またはラミネート（貼り付け）により形成した後、積層用基板２０１を貼り付ける方法と、絶縁層１０５と積層用基板２０１を予め積層して基板１０１Ａ上（保護層１０２上）に貼り付ける方法のいずれを用いてもよい。
【００８２】
本工程において、積層用基板２０１と絶縁層１０５を押圧（プレス）し、加熱する。ここで、熱硬化性の絶縁層１０５の硬化と、接続パターン（導電性ペースト）３０２の硬化（キュア）が行われる。
【００８３】
本工程においては、実施例３乃至５の場合と同様に、バンプ１０４と導電層２０１Ｂの電気的な接続の信頼性が、バンプ１０４の高さのばらつきの影響を受けにくくなる。すなわち、バンプ１０４の高さのばらつきの許容値は、接続パターン３０２（導電性ペースト）の厚さに対応して大きくなる。
【００８４】
また、本工程においては、絶縁層１０５が導電層２０１Ｂとともに押圧されて加熱されることで硬化（熱硬化）される。このため、絶縁層１０５と導電層２０１Ｂの密着性が良好となる。
【００８５】
次に、図６Ｄに示す工程において、積層用基板２０１の導電層２０１Ａをエッチングにより除去する。
【００８６】
次に、図６Ｅに示す工程において、実施例１の図１Ｆの工程と同様にして、例えばレーザなどを用いて、積層用基板２０１を貫通して導電層２０１Ｂに到達するビアホール２０１Ｃを形成する。
【００８７】
次に、図６Ｆに示す工程において、必要に応じてデスミア処理を行った後、例えば無電解メッキ法を用いて、ビアホール２０１Ｃの内壁面を含む、積層用基板２０１の表面にＣｕよりなる導電層（給電層）２０１Ｄを形成する。
【００８８】
本工程以降の工程においては、例えばサブトラクティブ法（サブトラ法）や、またはセミアディティブ法を用いて導電パターン（ビアプラグやパターン配線）を形成することが可能であるが、まず、サブトラ法を用いた場合について説明する。
【００８９】
次に、図６Ｇに示す工程において、導電層２０１Ｄを給電層（シード層）とする電解メッキにより、導電層２０１Ｄ上に、導電層２０１Ｅを形成する。
【００９０】
次に、図６Ｈに示す工程において、導電層２０１Ｅをパターンエッチングすることにより、積層用基板２０１を貫通するビアプラグと該ビアプラグに接続されるパターン配線を形成することができる。この後、実施例３の図３Ｅ〜図３Ｇの工程と同様の工程を実施することで、半導体装置を製造することができる。
【００９１】
また、本実施例において、セミアディティブ法により、配線を形成する場合には上記の図６Ｆの工程の後、図７の工程を実施すればよい。図７の工程では、導電層２０１Ｄ上に、開口部を有するマスクパターンＰＲを形成する。
【００９２】
次に、マスクパターンＰＲの開口部から露出する導電層２０１Ａ上に、Ｃｕよりなる導電層を、導電層２０１Ａを給電層とする電解メッキ法により形成し、上記のパターンメッキ後、マスクパターンＰＲを剥離し、さらにマスクパターンＰＲを剥離することで露出する余剰な導電層をエッチングにより除去することで、図６Ｈと同様の構造を形成することができる。
【実施例７】
【００９３】
また、基板１０１Ａ（半導体チップ）に、予め形成した多層配線構造を貼り付けて半導体装置を構成してもよい。また、多層配線構造を形成する方法としては、例えば所定の支持層上に多層配線構造を形成した後で支持層を除去する方法と、コア基板を用いて多層配線構造を形成する方法などがある。本実施例では、まず、支持層上に多層配線構造を形成する方法について説明する。
【００９４】
まず、図８Ａに示す工程において、実施例５の図５Ａに示した工程と同様に、例えばＣｕよりなる支持層（キャリア層）３０３上に、Ｃｕよりなる導電層３０１が形成された構造を用意する。
【００９５】
次に、図８Ｂに示す工程において、導電層３０１上に、例えばエポキシ系の樹脂材料（ビルドアップ樹脂）よりなる絶縁層３０４を、フィルムの貼り付け、または、液状樹脂の塗布により形成する。
【００９６】
次に、図８Ｃに示す工程において、例えばレーザにより、絶縁層３０４を貫通するビアホールを形成し、必要に応じてデスミア処理を行った後、例えば無電解メッキ法を用いて、該ビアホールの内壁面を含む絶縁層３０４の表面にＣｕよりなる導電層（給電層）３０５を形成する。
【００９７】
次に、図８Ｄに示す工程において、導電層３０５を給電層（シード層）とする電解メッキにより、導電層３０５上に、導電層３０６を形成する。この結果、絶縁層３０４を貫通するビアプラグ３０４Ａと、ビアプラグ３０４Ａに接続される、導電層３０６が形成される。
【００９８】
次に、図８Ｅに示す工程において、導電層３０１上と導電層３０６上に、それぞれフォトレジストによりマスクパターンＰＲを形成し、図８Ｆに示す工程においてパターンエッチングを行って導電層３０１，３０６のパターニングを行う。このようにして、絶縁層３０４の両面に形成された導電層（配線パターン）３０１、３０６が、ビアプラグ３０４Ａによって接続されて構成される、多層配線構造ＭＬ１が形成される。
【００９９】
次に、図８Ｇに示す工程において、導電層３０１上に、例えば印刷法により、またはインク転写法により、導電性ペーストよりなる接続パターン３０２を形成する。
【０１００】
次に、８Ｈに示す工程において、多層配線構造ＭＬ１を、絶縁層１０５を介して基板１０１Ａ上に貼り付け、導電層３０１とバンプ１０４を接続パターン３０２（導電性ペースト）により接合する。
【０１０１】
また、上記の場合、まず絶縁層１０５を基板１０１Ａ上（保護層１０２上）に塗布またはラミネート（貼り付け）により形成した後、多層配線構造ＭＬ１を貼り付ける方法と、多層配線構造ＭＬ１と絶縁層１０５とを、予め積層して基板１０１Ａ上（保護層１０２上）に貼り付ける方法のいずれを用いてもよい。さらに、実施例３（図３Ｂ）の場合と同様に、導電層３０１と絶縁層１０５を押圧（プレス）し、加熱する。ここで、熱硬化性の絶縁層１０５の硬化と、接続パターン３０２（導電性ペースト）の硬化（キュア）が行われる。
【０１０２】
本工程以降は、実施例３の図３Ｄ〜図３Ｆの工程と同様の工程を実施することで、半導体装置を製造することができる。
【実施例８】
【０１０３】
また、上記の実施例６の多層配線構造ＭＬ１に相当する構造は、以下に説明するように、例えばコア基板を用いて構成することも可能である。
【０１０４】
まず、図９Ａに示す工程において、実施例１の図１Ｄに示したものと同様の、プリプレグ材などの樹脂材料よりなる、両面Ｃｕ箔（導電層２０１Ａ、２０１Ｂ）付きの積層用基板（コア基板）２０１を用意する。ここで、まず積層用基板２０１を貫通するビアホール（スルーホール）を形成し、例えばメッキにより該ビアホールを埋設するビアプラグ２０１Ｃを形成する。さらに、導電層２０１Ａ、２０１Ｂをパターンエッチングによりパターニングし、導電層２０１Ａを覆う絶縁層２０４と、導電層２０１Ｂを覆う絶縁層２０５を形成する。また、上記の絶縁層２０４、２０５は、例えばエポキシ系の樹脂材料（ビルドアップ樹脂）よりなるフィルムの貼り付け、または、上記の液状の樹脂材料の塗布により形成する。
【０１０５】
次に、図９Ｂに示す工程において、絶縁層２０４を貫通して導電層２０１Ａに到達するビアホールを形成し、必要に応じてデスミア処理を行った後、例えば無電解メッキ法を用いて、該ビアホールの内壁面を含む絶縁層２０４の表面にＣｕよりなる導電層（給電層）２０６を形成する。
【０１０６】
同様に、絶縁層２０５を貫通して導電層２０１Ｂに到達するビアホールを形成し、必要に応じてデスミア処理を行った後、例えば無電解メッキ法を用いて、該ビアホールの内壁面を含む絶縁層２０５の表面にＣｕよりなる導電層（給電層）２０７を形成する。
【０１０７】
次に、図９Ｃに示す工程において、導電層２０６上と導電層２０７上に、それぞれフォトレジストによりマスクパターンＰＲを形成する。
【０１０８】
次に、図９Ｄに示す工程において、導電層２０６上に、導電層２０６を給電層とする電解メッキにより、Ｃｕよりなる導電層（ビアプラグとパターン配線）２０８を形成する。同様に、導電層２０７上に、導電層２０７を給電層とする電解メッキにより、Ｃｕよりなる導電層（ビアプラグとパターン配線）２０９を形成する。
【０１０９】
次に、図９Ｅに示す工程において、マスクパターンＰＲを剥離し、さらにマスクパターンを剥離して露出する給電層を除去することで、多層配線構造ＭＬ２を形成することができる。
【０１１０】
次に、図９Ｆに示す工程において、導電層２０８上に、例えば印刷法により、またはインク転写法により、導電性ペーストよりなる接続パターン３０２を形成する。
【０１１１】
次に、９Ｇに示す工程において、多層配線構造ＭＬ２を、絶縁層１０５を介して基板１０１Ａ上に貼り付け、導電層２０８とバンプ１０４を接続パターン３０２（導電性ペースト）により接合する。
【０１１２】
また、上記の場合、まず絶縁層１０５を基板１０１Ａ上（保護層１０２上）に塗布またはラミネート（貼り付け）により形成した後、多層配線構造ＭＬ２を貼り付ける方法と、多層配線構造ＭＬ２と絶縁層１０５とを、予め積層して基板１０１Ａ上（保護層１０２上）に貼り付ける方法のいずれを用いてもよい。さらに、実施例３（図３Ｂ）の場合と同様に、導電層３０１と絶縁層１０５を押圧（プレス）し、加熱する。ここで、熱硬化性の絶縁層１０５の硬化と、接続パターン３０２（導電性ペースト）の硬化（キュア）が行われる。
【０１１３】
本工程以降は、実施例３の図３Ｄ〜図３Ｆの工程と同様の工程を実施することで、半導体装置を製造することができる。
【実施例９】
【０１１４】
次に、先に説明した第３の方法の一例について、図１０Ａ〜図１０Ｂに基づき、手順を追って説明する。上記の第３の方法では、バンプと導電層を接合するための接続パターン（導電性ペースト）を、基板や導電層上ではなく、バンプ側に形成することが特徴である。
【０１１５】
まず、図１０Ａに示す工程において、基板１０１Ａの電極パッド１０３上に形成されたバンプ１０４の先端を、例えばスキージ装置３０２に設置された導電性ペーストよるなる転写層３０２Ａに接触させ、バンプ１０４の先端に導電性ペーストを転写する。
【０１１６】
次に、導電層３０１を、絶縁層１０５を介して基板１０１Ａ上に貼り付け、導電層３０１とバンプ１０４を、バンプ１０４の先端に転写された接続パターン３０２（導電性ペースト）により接合する。
【０１１７】
本工程において、導電層３０１と絶縁層１０５を押圧（プレス）し、加熱する。ここで、熱硬化性の絶縁層１０５の硬化と、接続パターン３０２（導電性ペースト）の硬化（キュア）が行われる。
【０１１８】
本工程以降は、実施例３の図３Ｄ〜図３Ｆの工程と同様の工程を実施することで、半導体装置を製造することができる。
【０１１９】
本実施例の場合、導電層を塗布または印刷するための、ディスペンサや印刷用の装置などを必要としないため、半導体装置の製造方法が単純となり、半導体装置の製造コストが低減される効果を奏する。このように、導電層とバンプを接合するための導電性ペーストは、導電層側のみならず、バンプ側に塗布（印刷、転写など）してもよい。
【０１２０】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【産業上の利用可能性】
【０１２１】
本発明によれば、信頼性の高い半導体装置を低コストで生産することが可能な半導体装置の製造方法を提供することが可能となる。
【図面の簡単な説明】
【０１２２】
【図１Ａ】実施例１による半導体装置の製造方法を示す図（その１）である。
【図１Ｂ】実施例１による半導体装置の製造方法を示す図（その２）である。
【図１Ｃ】実施例１による半導体装置の製造方法を示す図（その３）である。
【図１Ｄ】実施例１による半導体装置の製造方法を示す図（その４）である。
【図１Ｅ】実施例１による半導体装置の製造方法を示す図（その５）である。
【図１Ｆ】実施例１による半導体装置の製造方法を示す図（その６）である。
【図１Ｇ】実施例１による半導体装置の製造方法を示す図（その７）である。
【図１Ｈ】実施例１による半導体装置の製造方法を示す図（その８）である。
【図１Ｉ】実施例１による半導体装置の製造方法を示す図（その９）である。
【図１Ｊ】実施例１による半導体装置の製造方法を示す図（その１０）である。
【図１Ｋ】実施例１による半導体装置の製造方法を示す図（その１１）である。
【図２Ａ】実施例２による半導体装置の製造方法を示す図（その１）である。
【図２Ｂ】実施例２による半導体装置の製造方法を示す図（その２）である。
【図２Ｃ】実施例２による半導体装置の製造方法を示す図（その３）である。
【図３Ａ】実施例３による半導体装置の製造方法を示す図（その１）である。
【図３Ｂ】実施例３による半導体装置の製造方法を示す図（その２）である。
【図３Ｃ】実施例３による半導体装置の製造方法を示す図（その３）である。
【図３Ｄ】実施例３による半導体装置の製造方法を示す図（その４）である。
【図３Ｅ】実施例３による半導体装置の製造方法を示す図（その５）である。
【図３Ｆ】実施例３による半導体装置の製造方法を示す図（その６）である。
【図４Ａ】実施例４による半導体装置の製造方法を示す図（その１）である。
【図４Ｂ】実施例４による半導体装置の製造方法を示す図（その２）である。
【図４Ｃ】実施例４による半導体装置の製造方法を示す図（その３）である。
【図５Ａ】実施例５による半導体装置の製造方法を示す図（その１）である。
【図５Ｂ】実施例５による半導体装置の製造方法を示す図（その２）である。
【図５Ｃ】実施例５による半導体装置の製造方法を示す図（その３）である。
【図６Ａ】実施例６による半導体装置の製造方法を示す図（その１）である。
【図６Ｂ】実施例６による半導体装置の製造方法を示す図（その２）である。
【図６Ｃ】実施例６による半導体装置の製造方法を示す図（その３）である。
【図６Ｄ】実施例６による半導体装置の製造方法を示す図（その４）である。
【図６Ｅ】実施例６による半導体装置の製造方法を示す図（その５）である。
【図６Ｆ】実施例６による半導体装置の製造方法を示す図（その６）である。
【図６Ｇ】実施例６による半導体装置の製造方法を示す図（その７）である。
【図６Ｈ】実施例６による半導体装置の製造方法を示す図（その８）である。
【図７】実施例６による半導体装置の製造方法の変形例である。
【図８Ａ】実施例７による半導体装置の製造方法を示す図（その１）である。
【図８Ｂ】実施例７による半導体装置の製造方法を示す図（その２）である。
【図８Ｃ】実施例７による半導体装置の製造方法を示す図（その３）である。
【図８Ｄ】実施例７による半導体装置の製造方法を示す図（その４）である。
【図８Ｅ】実施例７による半導体装置の製造方法を示す図（その５）である。
【図８Ｆ】実施例７による半導体装置の製造方法を示す図（その６）である。
【図８Ｇ】実施例７による半導体装置の製造方法を示す図（その７）である。
【図８Ｈ】実施例７による半導体装置の製造方法を示す図（その８）である。
【図９Ａ】実施例８による半導体装置の製造方法を示す図（その１）である。
【図９Ｂ】実施例８による半導体装置の製造方法を示す図（その２）である。
【図９Ｃ】実施例８による半導体装置の製造方法を示す図（その３）である。
【図９Ｄ】実施例８による半導体装置の製造方法を示す図（その４）である。
【図９Ｅ】実施例８による半導体装置の製造方法を示す図（その５）である。
【図９Ｆ】実施例８による半導体装置の製造方法を示す図（その６）である。
【図９Ｇ】実施例８による半導体装置の製造方法を示す図（その７）である。
【図１０Ａ】実施例９による半導体装置の製造方法を示す図（その１）である。
【図１０Ｂ】実施例９による半導体装置の製造方法を示す図（その２）である。
【符号の説明】
【０１２３】
１００，１００Ａ  半導体装置
１０１Ａ  基板
１０１ａ  領域
１０２  保護層
１０３  電極パッド
１０４  バンプ
１０５  絶縁層
２０１  積層用基板
２０１ａ  第１の主面
２０１ｂ  第２の主面
２０１Ａ，２０１Ｂ，２０１Ｃ，２０１Ｄ，２０１Ｅ  導電層
２０１Ｃ  ビアホール
２０２  導電性ペースト
２０３  はんだバンプ
２０４，２０５  絶縁層
２０６，２０７，２０８，２０９  導電層
３０１，３０１Ａ，３０５，３０６  導電層
３０１Ａ  導電層
３０２  接続パターン
３０２Ａ  転写層
３０２Ｂ  スキージ装置
３０３  支持層
３０４  絶縁層
３０４Ａ  ビアプラグ
【図１Ａ】
2008124077.tif 000003
【図１Ｂ】
2008124077.tif 000004
【図１Ｃ】
2008124077.tif 000005
【図１Ｄ】
2008124077.tif 000006
【図１Ｅ】
2008124077.tif 000007
【図１Ｆ】
2008124077.tif 000008
【図１Ｇ】
2008124077.tif 000009
【図１Ｈ】
2008124077.tif 000010
【図１Ｉ】
2008124077.tif 000011
【図１Ｊ】
2008124077.tif 000012
【図１Ｋ】
2008124077.tif 000013
【図２Ａ】
2008124077.tif 000014
【図２Ｂ】
2008124077.tif 000015
【図２Ｃ】
2008124077.tif 000016
【図３Ａ】
2008124077.tif 000017
【図３Ｂ】
2008124077.tif 000018
【図３Ｃ】
2008124077.tif 000019
【図３Ｄ】
2008124077.tif 000020
【図３Ｅ】
2008124077.tif 000021
【図３Ｆ】
2008124077.tif 000022
【図４Ａ】
2008124077.tif 000023
【図４Ｂ】
2008124077.tif 000024
【図４Ｃ】
2008124077.tif 000025
【図５Ａ】
2008124077.tif 000026
【図５Ｂ】
2008124077.tif 000027
【図５Ｃ】
2008124077.tif 000028
【図６Ａ】
2008124077.tif 000029
【図６Ｂ】
2008124077.tif 000030
【図６Ｃ】
2008124077.tif 000031
【図６Ｄ】
2008124077.tif 000032
【図６Ｅ】
2008124077.tif 000033
【図６Ｆ】
2008124077.tif 000034
【図６Ｇ】
2008124077.tif 000035
【図６Ｈ】
2008124077.tif 000036
【図７】
2008124077.tif 000037
【図８Ａ】
2008124077.tif 000038
【図８Ｂ】
2008124077.tif 000039
【図８Ｃ】
2008124077.tif 000040
【図８Ｄ】
2008124077.tif 000041
【図８Ｅ】
2008124077.tif 000042
【図８Ｆ】
2008124077.tif 000043
【図８Ｇ】
2008124077.tif 000044
【図８Ｈ】
2008124077.tif 000045
【図９Ａ】
2008124077.tif 000046
【図９Ｂ】
2008124077.tif 000047
【図９Ｃ】
2008124077.tif 000048
【図９Ｄ】
2008124077.tif 000049
【図９Ｅ】
2008124077.tif 000050
【図９Ｆ】
2008124077.tif 000051
【図９Ｇ】
2008124077.tif 000052
【図１０Ａ】
2008124077.tif 000053
【図１０Ｂ】
2008124077.tif 000054