(57)【要約】      （修正有）【課題】炭素フィラメントメモリからなる不揮発性メモリを提供する。【解決手段】ｓｐ２過剰の無定形炭素層２０６およびｓｐ３過剰の無定形炭素層２０６を含んだ炭素層システムを備えており、上記ｓｐ３過剰の無定形炭素層２０６内にｓｐ２過剰フィラメント２５０を可逆的に形成することによって情報を記憶する。【選択図】図２Ｂ
2008153624.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセルであって、
ｓｐ２過剰の無定形炭素層およびｓｐ３過剰の無定形炭素層を含んだ、炭素層システムを有しており、
上記ｓｐ３過剰の無定形炭素層内にｓｐ２過剰フィラメントを可逆的に形成することによって情報を記憶することができる、不揮発性メモリセル。
【請求項２】
上記ｓｐ２過剰フィラメントは、上記炭素層システムの導電性を変化させる、請求項１に記載の不揮発性メモリセル。
【請求項３】
上記ｓｐ３過剰の無定形炭素層の厚さは、５ｎｍまたは５ｎｍ未満である、請求項１に記載の不揮発性メモリセル。
【請求項４】
上記炭素層システムに結合された選択トランジスタをさらに備えている、請求項１に記載の不揮発性メモリセル。
【請求項５】
上記炭素層システムは、マルチビットの情報を記憶する、請求項１に記載の不揮発性メモリセル。
【請求項６】
上記炭素層システムの異なる抵抗状態を用いて、マルチビットの情報を記憶する、請求項５に記載の不揮発性メモリセル。
【請求項７】
上記炭素層システムに第１の電流を流すことによって、上記ｓｐ２過剰フィラメントが成長する、請求項１に記載の不揮発性メモリセル。
【請求項８】
上記第１の電流とは逆の極性を有する第２の電流を流すことによって、上記ｓｐ２過剰フィラメントが縮小する、請求項７に記載の不揮発性メモリセル。
【請求項９】
上記炭素層システムは、炭素二重層システムを有している、請求項１に記載の不揮発性メモリセル。
【請求項１０】
情報記憶素子であって、
ｓｐ２混成炭素およびｓｐ３混成炭素を含んだ無定形炭素膜を有しており、ｓｐ３混成炭素よりもｓｐ２混成炭素の割合の方が大きい、第１の炭素層と、
上記第１の炭素層と隣接しており、ｓｐ２混成炭素およびｓｐ３混成炭素を含んだ無定形炭素膜を有しており、ｓｐ２混成炭素よりもｓｐ３混成炭素の割合の方が大きい、第２の炭素層とを備えており、
上記第１の炭素層および上記第２の炭素層に第１の電流を強制的に流し、ｓｐ３混成炭素よりもｓｐ２混成炭素の割合の方がかなり高いフィラメントを上記第２の炭素層内に成長させることによって情報を記憶する、情報記憶素子。
【請求項１１】
上記フィラメントは、上記第１の電流とは逆の極性を有する第２の電流を、上記第１の炭素層および上記第２の炭素層に強制的に流すことによって縮小される、請求項１０に記載の情報記憶素子。
【請求項１２】
上記第１の炭素層の抵抗をＲ１として、
上記第２の炭素層の抵抗をＲ２とすると、
上記フィラメントが存在していないときのＲ２／Ｒ１は、１００よりも大きい、請求項１０に記載の情報記憶素子。
【請求項１３】
上記フィラメントの成長によって、上記情報記憶素子の導電性が高くなる、請求項１０に記載の情報記憶素子。
【請求項１４】
上記第２の炭素層の厚さは、５ｎｍまたは５ｎｍ未満である、請求項１０に記載の情報記憶素子。
【請求項１５】
上記情報記憶素子の異なる抵抗状態を用いて、マルチビットの情報が記憶される、請求項１０に記載の情報記憶素子。
【請求項１６】
不揮発性メモリセルであって、
トランジスタと、
第１の抵抗Ｒ１を有する第１の炭素層、および第２の抵抗Ｒ２を有する第２の炭素層を備えており、Ｒ２／Ｒ１が１００よりも大きい、炭素層システムとを備えており、
上記炭素層システムの上記層のうちのいずれか１つは、上記トランジスタのドレイン部分に接続されている、不揮発性メモリセル。
【請求項１７】
情報を記憶させる方法であって、
ｓｐ２過剰の無定形炭素層およびｓｐ３過剰の無定形炭素層を含んだ、炭素層システムを備える工程と、
上記ｓｐ３過剰の無定形炭素層内にｓｐ２過剰フィラメントを可逆的に形成して、上記情報を記憶させる工程とを含んでいる、方法。
【請求項１８】
上記ｓｐ２過剰フィラメントを可逆的に形成する上記工程は、上記炭素層システム内に第１の電流を流して、上記ｓｐ２過剰フィラメントを成長させる工程を含んでいる、請求項１７に記載の方法。
【請求項１９】
上記ｓｐ２過剰フィラメントを反転可能なように形成する上記工程は、上記第１の電流とは逆の極性を有する第２の電流を流して、上記ｓｐ２過剰フィラメントを縮小させる工程をさらに含んでいる、請求項１８に記載の方法。
【請求項２０】
上記ｓｐ２過剰フィラメントを可逆的に形成する上記工程は、上記炭素層システムの抵抗を変化させる工程を含んでいる、請求項１７に記載の方法。
【請求項２１】
上記炭素層システムの上記抵抗を変化させる上記工程は、上記抵抗を段階的に変化させる工程を含んでいる、請求項２０に記載の方法。
【請求項２２】
上記抵抗を段階的に変化させる上記工程では、マルチビットの情報を表すために互いに異なる工程を用いる請求項２１に記載の方法。
【請求項２３】
不揮発性メモリデバイスの形成方法であって、
ｓｐ２混成炭素およびｓｐ３混成炭素を含んだ無定形炭素膜を有しており、ｓｐ３混成炭素よりもｓｐ２混成炭素の割合の方が高い、第１の炭素層を堆積する工程と、
上記第１の炭素層に隣接しており、ｓｐ２混成炭素およびｓｐ３混成炭素を含んだ無定形炭素膜を有しており、ｓｐ２混成炭素よりもｓｐ３混成炭素の割合の方が高い、第２の炭素層を堆積する工程と、
上記第１の炭素層および第２の炭素層に選択的に電流が流れることを可能にする複数のコンタクトを形成する工程とを含んでいる、方法。
【請求項２４】
上記第１の炭素層および第２の炭素層に選択的に電流を流すために上記コンタクトの少なくとも１つに結合されたドレイン領域を有するトランジスタを形成する工程をさらに含んでいる、請求項２３に記載の方法。
【請求項２５】
不揮発性メモリデバイスの形成方法であって、
第１の抵抗Ｒ１を有する第１の炭素層と、第２の抵抗Ｒ２を有する第２の炭素層とを有する炭素層システムを、Ｒ２／Ｒ１が１００よりも大きくなるように、半導体ウェハ上に堆積する工程を含んでいる、方法。
【請求項２６】
コンピュータシステムであって、
入力装置と、
出力装置と、
上記入力装置および上記出力装置に結合されたプロセッサと、
上記プロセッサに結合された不揮発性メモリとを備えており、
上記不揮発性メモリは、ｓｐ２過剰の無定形炭素層およびｓｐ３過剰の無定形炭素層を含んだ、炭素層システムを有しており、
上記ｓｐ３過剰の無定形炭素層内に、ｓｐ２過剰フィラメントを可逆的に形成することによって、上記不揮発性メモリ内に情報が記憶される、コンピュータシステム。
【請求項２７】
上記出力装置は無線通信装置を備えている、請求項２６に記載のコンピュータシステム。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔技術分野〕
本発明は、一般的にはメモリに関し、一実施形態では、炭素フィラメントメモリに関する。
【０００２】
〔背景〕
不揮発性メモリは、電力が供給されていないときであっても、記憶されたデータを保持する。このようなタイプのメモリは、デジタルカメラ、携帯オーディオプレーヤ、無線通信装置、個人用デジタル補助装置（ＰＤＡ）、および周辺機器などの様々な電子機器において幅広く用いられており、またコンピュータまたはその他の装置内にファームウェアを記憶させるために用いられている。
【０００３】
不揮発性メモリ技術としては、フラッシュメモリ、磁気抵抗ランダムアクセスメモリ（magnetoresistive random access memory; MRAM）、相変化ランダムアクセスメモリ（phase change random access memory; PCRAM）、および導電性ブリッジングランダムアクセスメモリ（conductive bridging random access memory; CBRAM）などがある。不揮発性メモリデバイスの需要は非常に大きいため、研究者らは新しいタイプの不揮発性メモリを継続的に開発している。
【０００４】
〔本発明の概要〕
本発明は、ｓｐ２過剰の無定形（アモルファス）炭素層およびｓｐ３過剰の無定形炭素層を含んだ炭素層システムを有しており、上記ｓｐ３過剰の無定形炭素層内にｓｐ２過剰フィラメントを可逆的に形成することによって情報を記憶する、不揮発性メモリセルを提供する。
【０００５】
上記および上記以外の本発明の特徴は、以下の図面および詳細な説明を参照することによってよりよく理解されるであろう。
【０００６】
〔図面の簡単な説明〕
以下の図面では、同様の符号は基本的に同一の箇所を示している。これらの図面は、必ずしも互いに相対的な縮尺とはなっていない。その代わりに、本発明の原理を例証する部分は基本的に強調されている。以下の説明では、図面に照らして本発明の様々な実施形態が説明されている。図面は以下の通りである：
図１Ａおよび図１Ｂは、従来の導電性ブリッジングメモリ素子を示す図である。
【０００７】
図２Ａ、図２Ｂ、および図２Ｃは、本発明の一実施形態による炭素フィラメントメモリ素子を示す図である。
【０００８】
図３は、本発明の一実施形態による炭素フィラメントメモリ素子における様々な抵抗値を示すグラフである。
【０００９】
図４は、本発明の一実施形態による炭素フィラメントメモリ素子のメモリ効果を示すＶＩ曲線を示すグラフである。
【００１０】
図５は、本発明の一実施形態に従って情報を記憶する方法を示すブロック図である。
【００１１】
図６は、本発明の一実施形態によるメモリセルを示す概略図である。
【００１２】
図７は、本発明の一実施形態によるメモリセルアレイを形成する方法を示すブロック図である。
【００１３】
図８Ａ、図８Ｂ、および図８Ｃは、本発明の一実施形態によるメモリアレイであり、メモリアレイ形成の中間工程を経た後の状態を示す上面および断面図である。
【００１４】
図９Ａおよび図９Ｂは、本発明の一実施形態によるメモリアレイであり、メモリアレイ形成の別の工程を経た後の状態を示す上面および断面図である。
【００１５】
図１０は、本発明の一実施形態によるメモリセルを用いたメモリデバイスを備えたコンピュータシステムの一例を示す図である。
【００１６】
〔実施形態の詳細な説明〕
図１Ａは、導電性ブリッジングランダムアクセスメモリ（ＣＢＲＡＭ）セル内において用いる、従来の導電性ブリッジング接合（conductive bridging junction; CBJ）を示す図である。ＣＢＪ１００は、第１の電極１０２、第２の電極１０４、および第１の電極１０２と第２の電極１０４との間に挟まれた固体電解質ブロック１０６を有している。第１の電極１０２は、固体電解質ブロック１０６の第１の面１０８と接触しており、第２の電極１０４は、固体電解質ブロック１０６の第２の面１１０と接触している。第１の電極１０２および第２の電極１０４の内のいずれか一方は反応性電極であり、他方は不活性電極である。本実施例では、第１の電極１０２が反応性電極であり、第２の電極１０４が不活性電極である。第１の電極１０２は銀（Ａｇ）を含有しており、固体電解質ブロック１０６は銀によってドープされたカルコゲニド材料を含有している。
【００１７】
固体電解質ブロック１０６全体に電圧が印加されると、酸化還元反応が始まる。この酸化還元反応によって、Ａｇに還元される第１の電極１０２内のＡｇ＋イオンが固体電解質ブロック１０６内へと移動して、固体電解質ブロック１０６内にＡｇ過剰クラスターが生成される。上記電圧が、固体電解質ブロック１０６全体に長時間に渡って印加された場合は、固体電解質ブロック１０６内のＡｇ過剰クラスターのサイズおよび数が、第１の電極１０２と第２の電極１０４との間に導電性ブリッジ１１４が形成される程度にまで増加する。
【００１８】
図１Ｂに示されているように、図１Ａの導電性ブリッジング接合に印加された逆電圧が、固体電解質１０６全体に印加されると、酸化還元反応が始まる。この酸化還元反応によって、Ａｇに還元される固体電解質ブロック１０６内のＡｇ＋イオンが第１の電極２０２へと移動する。この結果、固体電解質ブロック１０６内のＡｇ過剰クラスターのサイズおよび数が減少し、これによって導電性ブリッジ１１４が最終的には除去される。
【００１９】
ＣＢＪ１００の現在のメモリ状態を決定するためには、ＣＢＪ１００に検出電流が流される。上記検出電流は、ＣＢＪ１００内に導電性ブリッジ２１４が備えられていない場合は高い抵抗値に遭遇し、導電性ブリッジ２１４が備えられている場合は低い抵抗値に遭遇する。例えば、高い抵抗値は「０」を示し、低い抵抗値は「１」を示す。あるいはこの逆である。
【００２０】
本発明によると、反転可能な導電性フィラメントを形成するプロセスを用いて、ｓｐ２過剰およびｓｐ３過剰（ダイヤモンド状炭素、すなわちＤＬＣとしても知られている）無定形炭素膜の層を有した炭素層システムを用いた情報記憶素子を構成することができる。
【００２１】
本発明に係るメモリ接合の一実施形態を、図２Ａに示す。メモリ接合２００は、上部コンタクト２０２と、ｓｐ２混成炭素原子過剰の無定形炭素材料を含んだ第１の炭素層２０４と、ｓｐ３混成炭素原子過剰の無定形炭素材料を含んだ第２の炭素層２０６と、下部コンタクト２０８とを有している。第１の炭素層２０４および第２の炭素層２０６は、炭素二重層システム２１０を形成している。炭素二重層システム２１０内には、以下に詳述するように、導電性フィラメントを形成することができる。一般的には、ｓｐ２過剰炭素は導電性であり、ｓｐ３過剰炭素は導電性の低い電気的絶縁体である。第１の炭素層２０４（すなわちｓｐ２過剰の炭素層）の抵抗がＲ１として、第２の炭素層２０６（ｓｐ３過剰層）の抵抗がＲ２とした場合、多くの実施形態において、Ｒ２とＲ１との比率は１００よりも大きく、例えば１０００よりも大きく、例えば１００００よりも大きい。
【００２２】
炭素二重層システム２１０に電流を強制的に流すことによって、図２Ｂおよび図２Ｃに示されているように、ｓｐ３過剰の第２の炭素層２０６内に、炭素二重層システムの導電性（および抵抗）を変化させるｓｐ２フィラメント２５０を形成することができる。上記電流によって、第２の炭素層２０６内では、材料の構造が、原子スケールｓｐ２／ｓｐ３崩れ（ディスオーダード：disordered）から、ｓｐ３欠陥（defect）移行を経て、無秩序（ディスオーダード：disordered）グラファイト系ｓｐ２ドメインネットワークへと変化する。上記電流によって、絶縁体から金属への遷移を生じさせるグラファイト系ｓｐ２ドメインのパーコレーション経路ネットワークを形成するためのｓｐ２過剰クラスター移行が誘起される。ｓｐ２過剰の金属状態内における電子伝達は、ホールの大部分と電子キャリアの一部とともに、微弱な、温度依存伝導性に特徴付けられる。一次元チャネルは、ｓｐ３炭素バリア内、特に電子インジェクターに隣接したバリア内の、局所的なｓｐ２過剰領域におけるフィラメント状の伝導（filamentary conduction）によって生じる。これによって、低バイアスにおける電気伝導が制限され、さらに、高電界が印加された際におけるｓｐ２結合炭素分子のπ軌道方向を伴い、これによって電子透過が増加する。しかし本発明は、特定の動作理論に限定されるものではない。
【００２３】
逆の極性を有する電流を流すことによって、ｓｐ３過剰第２の層２０６内におけるｓｐ２ドメインの移行が反転して、ｓｐ２フィラメント２５０が縮小し、炭素二重層システム２１０の導電性が低くなる（抵抗が高くなる）。ｓｐ２フィラメントの形状が可逆性であることによって、炭素二重層システム２１０の導電性の高−低（抵抗の低−高に対応する）によってステータスを示すメモリセルのベースとして、炭素二重層システム２１０を用いることができる。
【００２４】
フィラメントは、ｓｐ２過剰の第１の炭素層２０４が存在していない場合であっても形成される。しかし、ｓｐ３過剰材料からなる信頼性の高いｓｐ２フィラメントの形成は、第１の炭素層２０４などのｓｐ２過剰層が存在していることによって大幅に促進される。
【００２５】
ｓｐ３過剰の第２の炭素層２０６の厚さは、メモリを動作させるための所望の電圧および速度に関連している。切り替え（すなわちフィラメントの形成または除去）は、上記材料の厚さ１ｎｍ当たり１ボルト未満の電界において生じる。例えば、動作電圧が３ボルトである場合、第２の炭素層２０６の厚さは約４ｎｍとすることができる。ｓｐ２過剰の第１の炭素層２０４の厚さは大きな影響力を持たないため、ほぼ任意の厚さとすればよく、単分子層から、数百ｎｍとすることができ。
【００２６】
印加される電圧が大きくなると、ｓｐ３過剰の第２の炭素層２０６内に別の導電チャネルが形成され、これによって様々な抵抗値が得られる。これらの抵抗値は、一部の実施形態では、１つのメモリセル内にマルチビットを記憶させるために用いることができる。図３は、電圧を様々に変化させた場合における、厚さ８ｎｍのｓｐ３過剰膜の抵抗値を示す曲線３００である。曲線３００は、ｈ／(２ｅ２）の倍数（ｈはプランクの定数、ｅは電子電荷）において量子化された抵抗段階３０２ａ〜３０２ｅを含んでおり、ｓｐ３過剰炭素膜内における別の導電チャネルの形成を示している。
【００２７】
図４は、ｓｐ３過剰膜に電圧を印加した後のメモリ効果を示している。Ｉ−Ｖ曲線４００は、ｓｐ３過剰膜内に炭素フィラメントが形成される前における、厚さ約８ｎｍのｓｐ３過剰膜の電流と電圧との関係を示している。Ｉ−Ｖ曲線４０２は、約６ボルトの電圧パルスを用いてフィラメントを形成した後における電流と電圧との関係であって、メモリ効果を示している。
【００２８】
図５は、本発明の一実施形態による情報の記憶方法を示すブロック図である。工程５０２では、ｓｐ２過剰の無定形炭素層とｓｐ３過剰の無定形炭素層とを有する、上述のような炭素二重層システムが備えられる。工程５０４では、この炭素二重層システム内に情報が記憶される。これは、上記炭素二重層システムに電流を流し、ｓｐ２過剰炭素フィラメントをｓｐ３過剰層内に成長させ、上記炭素二重層システムの抵抗を下げることによって行われる。逆の極性を有する電流を流すことによって、フィラメントの成長を反転させることができる。さらに、図３に示されているような量子化された抵抗段階を用いて、上記炭素二重層システム内にマルチビットの情報を記憶させることができる。
【００２９】
図６は、図２Ａ〜図２Ｃに示されているようなメモリ接合を用いたメモリセルを示している。しかし当業者には、これ以外のメモリセルであってもよいことは明らかであり、そのようなメモリセルも本明細書に含まれる。メモリセル６００は、選択トランジスタ６０２と、本発明による炭素二重層システムを用いたメモリ接合６０４とを有している。選択トランジスタ６０２は、ビット線６０８に接続されたソース６０６と、メモリ接合６０４に接続されたドレイン６１０と、ワード線６１４に接続されたゲート６１２とを有している。メモリ接合６０４はまた、共通線６１６に接続されている。共通線６１６は、接地されていてもよく、あるいは、読み出しに用いるために、メモリセル６００の抵抗値を決定するための回路（図示せず）などの別の回路に接続されていてもよい。なお、本明細書において用いられている「接続されている」および「結合されている」という表現はそれぞれ、直接的な接続および結合と、間接的な接続および結合の双方を含んでいる点に留意されたい。
【００３０】
メモリセルへの書き込みは、ワード線６１４を用いてセル６００が選択され、ビット線６０８上の電流がメモリ接合６０４に強制的に流され、メモリ接合６０４内にフィラメントが形成またはメモリ接合６０４内のフィラメントが除去され、これによってメモリ接合６０４の抵抗値が変化することによって行われる。同様に、セル６００を読み出すためには、ワード線６１４を用いてセル６００が選択され、ビット線６０８を用いてメモリ接合６０４全体に電圧が印加され、これによってメモリ接合６０４の抵抗値が測定されることによって行われる。
【００３１】
メモリセル６００は、トランジスタを１つ、そしてメモリ接合を１つ用いているため、１Ｔ１Ｊセルとも称される。メモリデバイスは一般的に、このようなセルを多数有するアレイを備えている。なお、本発明による炭素二重層メモリ接合には、１Ｔ１Ｊメモリセルの別の構成を用いてもよいことについて理解されたい。さらに、１Ｔ１Ｊ以外のセル構成を用いることもできる。
【００３２】
図７を参照すると、炭素二重層システムを用いたメモリ接合を備えた１Ｔ１Ｊメモリセルアレイを形成する方法の一実施例が示されている。しかし、当該技術分野において知られている任意の方法を用いて形成することも可能であり、以下に説明する方法は、本発明による構成を形成するために適した方法である。
【００３３】
方法７００ではまず、半導体ウェハあるいはその他の適切な基板上において、アレイおよび周辺に浅溝分離（シャロー・トレンチ・アイソレーション）（STI）構造が形成される。工程７０２では、上記ＳＴＩ構造上にゲートおよびワード線が形成される。この工程では、従来のゲート酸化物層の塗布、ゲート導電体の堆積および構造化、側壁スペーサの形成、および関連する埋め込みが行われる。
【００３４】
工程７０４では、ソースおよびドレイン領域からＳｉＯ２が除去される。これは例えば、希薄フッ酸（ＨＦ）の塗布によって行われる。必要に応じて、シリコンを選択エピタキシャル成長させて、せり上げソース／ドレイン領域（elevated source/drain region）を形成してもよい。
【００３５】
次に工程７０６では、サリサイド化処理によって、例えばＣｏＳｉ、ＮｉＳｉ、ＴｉＳｉ、あるいはその他の適切なケイ化物が形成される。サリサイド化は、遮断マスク（blocking mask）を用いることによって、上記周辺の一部または全体において省略することができる。必要に応じて、コンタクトが形成されないサリサイド領域をレジストによって覆ってもよい。
【００３６】
工程７０８では、ＩＬＤ（層間絶縁体）堆積が行われる。これは例えば、ＳｉＯ２の堆積および平坦化工程であってよい。次の工程７１０では、エッチングによってコンタクトホール（ビア）が形成され、これらコンタクトホールがコンタクトプラグによって充填される。上記コンタクトプラグは、Ｗ、ポリシリコン、または導電性炭素材料などの適切な導電性材料を含んでいる。バックエッチング（back etching）および平坦化によって、上記ウェハの表面を水平にしてもよい。
【００３７】
工程７１２では、２つの隣り合うトランジスタのコモンソースにそれぞれ接続する複数のビット線が形成される。このビット線形成は、リソグラフィ処理を用いてＳｉＯ２層部分をマスクし、ＳｉＯ２およびコモンソースコンタクトプラグをエッチングすることによって行われる。続いて、（ポリシリコン、Ｗ、あるいはその他の適切な導電性材料を用いて）ビット線の堆積、および凹まし（recess）が行われる。
【００３８】
工程７１４では、別の（ＩＬＤ）ＳｉＯ２が堆積されて、ビット線が埋め込まれる。後の工程のための表面を形成するために、化学的機械研磨（ＣＭＰ）を用いて平坦化を行ってもよい。ＣＭＰは、コンタクトプラグ上において停止される。
【００３９】
工程７１６では、ｓｐ３過剰およびｓｐ２過剰炭素層が堆積されて、メモリ接合のための炭素二重層システムが形成される。これらの層の堆積は、物理気相成長法（physical vapor deposition; PVD）、化学気相成長法（chemical vapor deposition; CVD）、プラズマ化学気相成長法（plasma enhanced chemical vapor deposition; PECVD）、２４８ｎｍの紫外線パルスエキシマレーザーを用いたグラファイトターゲットのアブレーション、あるいは、基板上に材料を堆積するためのその他の適切な方法を用いて行われる。
【００４０】
堆積される炭素材料におけるｓｐ２とｓｐ３との比率は、用いられる堆積技術に応じて、多くの様々な方法によって変化させることができる。例えば、ＰＥＣＶＤ堆積を用いて炭素層が形成される場合は、材料の堆積中において、バイアス電圧、ガス圧、および温度を調整することによって比率を制御することができる。例えば、ＰＥＣＶＤ処理は、約２０ＭＨｚ〜約４０ＭＨｚ、例えば約２５ＭＨｚ〜約３０ＭＨｚ、例えば約２７．２６ＭＨｚの刺激周波数を用いた誘導結合高密プラズマによって実施してよい。この場合、既に形成済みの層スタックを含む上記基板は、ＲＦバイアス電圧を印加することのできる基板ホルダー上に配置される。上記基板上に、ＲＦバイアス電圧を用いて、適切なエネルギーを有する別のイオンを引き込むことができる。さらに、上記基板を加熱することができる。一部の実施形態では、反応ガスとして、Ｃ２Ｈ２またはＣＨ４などのＣｘＨｙ（ｘおよびｙは任意の自然数）を用いることができる。上記反応ガスは、必要に応じて、Ｎｅ、Ｈ２、またはＡｒなどを用いて希釈することができる。
【００４１】
基板バイアス電圧のレベルは、リアクターの構成（すなわち、リアクターにおける質量電極（mass carrying electrode）の寸法と、高周波電極（RF carrying electrode）の寸法との比率）、および、外部から印加された容量結合された高周波電磁界（RF field）が印加される自己バイアス、あるいはこの高周波電磁界によって調節される自己バイアスによって決定される。特に、外部から印加された容量結合された高周波電磁界によって、上記層の特性、および、生じるｓｐ３結合またはｓｐ２結合などの結合、その相対的な数または量、およびその混合が決定される。本発明の典型的な一実施形態では、約５０Ｖ〜約３５０Ｖの範囲内の負電圧が、約１０ｍＴｏｒｒ〜約５００ｍＴｏｒｒの範囲内のガス圧と共に印加される。導電性がより低い層の場合は、例えば５０Ｖの微量電圧を印加し、導電性の高い層の場合は、例えば３００Ｖの電圧を印加するようにしてよい。
【００４２】
あるいは、ｓｐ２とｓｐ３との比率は、上記層をスパッタリングを用いて形成することによって決定することができる。これは例えば、アルゴン雰囲気中において、約１Ｐａの圧力で、基板とターゲットとの距離を約３ｃｍにして、グラファイトターゲットを用いて行うことができる。温度を約７７Ｋ〜５００Ｋの範囲内で変化させ、またスパッタリング電力を約５Ｗ〜約３００Ｗの範囲内において変化させることによって、上記材料の抵抗値を変化させることができる。低導電性層の場合は、例えば５Ｗの微量電力を印加し、高導電性層の場合は、例えば３００Ｗの電力を印加するようにしてよい。
【００４３】
あるいは、ｓｐ２とｓｐ３との比率は、上記層をレーザーアブレーションを用いて形成することによって決定することができる。レーザーアブレーションは、約１０−７ｍｂａｒのチャンバ圧力において、２４８ｎｍの紫外線パルスエキシマレーザー（例えば、Lambda Physik LPX210i）を用いて行うことができる。このレーザーのフルエンス（fluence）を変化させて、（例えば、ｓｐ２過剰層に対して約４Ｊｃｍ−２、ｓｐ３過剰層に対して約２０Ｊｃｍ−２を用いた）２種類の無定形炭素層を合成することができる。
【００４４】
堆積される膜内に存在するｓｐ２／ｓｐ３混成炭素の量はまた、堆積後アニーリング、あるいは、ダイヤモンド状炭素からなる膜を堆積するためのその他の従来技術を用いて調節することができる。
【００４５】
工程７１８では、上記炭素二重層システム上に、ポリシリコン、Ｗ、Ｔｉ、またはＴａなどの高導電性材料を含んだ上部電極が堆積される。
【００４６】
工程７２０では、リソグラフィおよびエッチングによって、上記炭素二重層システムおよび上部電極によって覆われる領域が形成される。工程７２０後には、従来の処理を用いて、上記半導体ウェハに別の処理が行われる。
【００４７】
図８Ａ〜図８Ｃは、上述の処理において行われる中間的な工程の１つを示している。これらの図は、具体的には、工程７１０後における上記アレイの一部を示している。工程７１０では、エッチングによってコンタクトホールが形成され、これらのコンタクトホールが、Ｗ、ポリシリコン、または炭素などの材料によって充填される。図８Ａは、能動領域８０２、ワード線８０４、および充填されたコンタクトホール８０６を有するメモリアレイ８００の一部を示す上面図である。メモリアレイ８００の一部の配置に見られるように、アレイ内のメモリセル密度は、２つのセル間における各能動領域８０２（この場合はソース領域）を、その各ワード線と共有することによって高めることができる。また、能動領域８０２を互い違いに配置することによって、アレイ内におけるメモリセル密度を高めることができる。なお、メモリセルおよび能動領域の配置を上記以外であってもよく、図８Ａ〜図８Ｃに示されている配置は一例であることについて理解されたい。
【００４８】
図８Ｂは、図８Ａの切断線Ａ−Ａに沿って切断した状態のメモリアレイ８００の一部を示す断面図である。この断面図は、能動領域８０２、およびトランジスタゲート８２０に接続された２つのワード線８０４を示している。充填されたコンタクトホール８０６は、ＳｉＯ２層８２２内部にエッチングされ、ソースコンタクト領域８２４および２つのドレインコンタクト領域８２６に接続される。能動領域８０２は、ＳＴＩ領域８２８によって分離されている。
【００４９】
図８Ｃは、図８Ａの切断線Ｂ−Ｂに沿って切断した状態のメモリアレイ８００の一部を示す断面図である。この断面は、ＳＴＩ領域８２８によって分離された３つの能動領域８０２の一部を示している。充填されたコンタクトホール８０６は、ＳｉＯ２層８２２内部にエッチングされ、ドレインコンタクト領域８２６に接続される。
【００５０】
図９Ａおよび図９Ｂは同様の図であって、図７に照らして上述した方法７００の工程７２０を行った後の状態を示している。図９Ａは、メモリアレイ９００の一部を示す上面図であり、図８Ａ〜図８Ｃに照らして説明したメモリアレイ８００の一部と同一であるが、後の工程における処理中の状態を示している。図示されているように、メモリアレイ９００の上記部分は、炭素二重層メモリ接合上に上部電極９０２が堆積されている。
【００５１】
図９Ｂは、切断線Ａ−Ａに沿って切断した状態のメモリアレイ９００の一部を示す断面図であり、図８Ｂに示されている断面図と同様の配置を示している。この断面図は、能動領域９２０、およびトランジスタゲート９２４に接続された２つのワード線９２２を示している。ビア（またはコンタクトプラグ）９２６は、２つのドレインコンタクト領域９２８と、上部電極９０２に接続された炭素二重層メモリ接合９３０とに接続している。ビット線９３２は、ビア９３６を介してソースコンタクト領域９３４に接続している。ＳＴＩ領域９３８は、能動領域９２０をその他の能動領域から分離している。
【００５２】
上記断面に見られるように、ビット線９３２、ビア９３６、およびソースコンタクト領域９３４は、それぞれトランジスタと炭素二重層メモリ接合９３０とを有する２つのメモリセルによって共有されている。なお、本発明の原理に従って、メモリセルの配置を上記以外のようにしてもよい。
【００５３】
上述したようなメモリセルは、このようなセルを多数備えたメモリデバイス内において用いることができる。これらのセルは、例えば、１ビットまたは１ビット以上の情報を記憶するセルが多数の行と列をなすメモリセルアレイ内に組み入れることができる。このタイプのメモリデバイスは、様々なアプリケーション、または、例えば図１０に示されているシステムなどの様々なシステム内において用いることができる。
【００５４】
図１０は、本発明によるメモリセルからなるメモリデバイスを用いたコンピュータシステムの一実施例を示している。コンピュータシステム１０００は、本発明によるメモリセルを用いたメモリデバイス１００２を備えている。本システムはまた、プロセッサ１００４、および、キーパッド１００６、ディスプレイ１００８および無線通信装置１０１０などの１つまたは１つ以上の入出力装置を備えている。メモリデバイス１００２、プロセッサ１００４、キーパッド１００６、ディスプレイ１００８、および無線通信装置１０１０は、バス１０１２によって相互接続されている。
【００５５】
無線通信装置１０１０は、携帯電話ネットワーク、ＷｉＦｉ無線ネットワーク、あるいはその他の無線通信ネットワーク上において送受信するための回路（図示せず）を備えている。なお、図１０に示されている様々な入出力装置は、携帯電話あるいはその他の無線通信装置として、コンピュータシステム１０００を構成することのできる単なる実施例であることについて理解されたい。本発明によるメモリセルを備えたメモリデバイスは、様々なシステム内において用いることができる。その他のシステム設計としては、別の入出力装置、マルチプロセッサ、別のバス構成、およびその他多くの構成がある。
【００５６】
概説すると、一部の実施形態では、不揮発性メモリセルは、ｓｐ２過剰の無定形炭素層およびｓｐ３過剰の無定形炭素層を含んだ炭素層システムを有しており、上記ｓｐ３過剰の無定形炭素層内にｓｐ２過剰フィラメントを可逆的に形成することによって、上記不揮発性メモリセル内に情報が記憶される。このような実施形態の一部では、上記ｓｐ２過剰フィラメントは、上記炭素層システムの導電性を変化させる。一部の実施形態では、上記ｓｐ３過剰の無定形炭素層の厚さは、５ｎｍまたは５ｎｍ未満である。一部の実施形態はさらに、上記炭素層システムに結合された選択トランジスタを有している。一部の実施形態では、上記炭素層システムは、マルチビットの情報を記憶する。これらの実施形態の一部では、マルチビットの情報を記憶させるために、上記炭素層システムの異なる抵抗状態、例えば、一部の実施形態では量子化された抵抗段階が用いられる。一部の実施形態では、上記炭素層システムに第１の電流を流すことによって、上記ｓｐ２過剰フィラメントが成長する。これらの実施形態の一部では、上記第１の電流とは逆の極性を有する第２の電流を流すことによって、上記ｓｐ２過剰フィラメントが縮小する。一部の実施形態では、上記炭素層システムは炭素二重層システムであってよい。
【００５７】
発明の別の実施形態では、情報記憶素子は、ｓｐ２混成炭素およびｓｐ３混成炭素を含んだ無定形炭素膜を有しており、当該ｓｐ３混成炭素よりも当該ｓｐ２混成炭素の割合の方が実質的に大きい第１の炭素層と、上記第１の炭素層に隣接しており、ｓｐ２混成炭素およびｓｐ３混成炭素を含んだ無定形炭素膜を有しており、当該ｓｐ２混成炭素よりも当該ｓｐ３混成炭素の割合の方が実質的に高い、第２の炭素層とを有している。上記第１の炭素層および上記第２の炭素層に第１の電流を強制的に流し、ｓｐ３混成炭素よりもｓｐ２混成炭素の割合の方が実質的に大きいフィラメントを、上記第２の炭素層内に形成することによって、情報が記憶される。これらの実施形態の一部では、上記フィラメントは、上記第１の炭素層および上記第２の炭素層に、上記第１の電流とは逆の極性を有する第２の電流を強制的に流すことによって縮小される。一部の実施形態では、上記第２の炭素層の厚さは、５ｎｍまたは５ｎｍ未満である。
【００５８】
一部の実施形態では、上記第１の炭素層が或る抵抗値（特定の抵抗）Ｒ１を有し、上記第２の炭素層が特定の抵抗Ｒ２を有しており、Ｒ２とＲ１との比率は、上記フィラメントが存在していないときには１００よりも大きく、例えば１０００よりも大きく、例えば１００００よりも大きい。一部の実施形態では、上記フィラメントの成長によって、上記情報記憶素子の導電性が高くなる。一部の実施形態では、上記情報記憶素子の異なる抵抗状態を用いて、上記情報記憶素子内にマルチビットの情報が記憶される。
【００５９】
一部の実施形態では、本発明は、トランジスタと、第１の特定の抵抗Ｒ１を有する第１の炭素層および第２の特定の抵抗Ｒ２を有する第２の炭素層を含んでおり、当該Ｒ２と当該Ｒ１との比率が１００よりも大きい、例えば１０００よりも大きい、例えば１００００よりも大きい、炭素層システムとを備えた、不揮発性メモリセルを提供する。上記炭素層システムの上記層のうちのいずれか１つは、メモリセルとして用いられるために、上記トランジスタのドレイン部分に接続されている。
【００６０】
一部の実施形態では、本発明は、ｓｐ２過剰の無定形炭素層およびｓｐ３過剰の無定形炭素層を含んだ炭素層システムを備える工程と、上記ｓｐ３過剰の無定形炭素層内にｓｐ２過剰フィラメントを可逆的に形成して、情報を記憶させる工程とを含んでいる、情報を記憶させる方法を提供する。一部の実施形態では、ｓｐ２過剰フィラメントを可逆的に形成する上記工程は、上記炭素層システムに第１の電流を流して、上記ｓｐ２過剰フィラメントを成長させる工程を含んでいる。これら実施形態の一部では、ｓｐ２過剰フィラメントを可逆的に形成する上記工程は、上記第１の電流とは逆の極性を有する第２の電流を流して、上記ｓｐ２過剰フィラメントを縮小させる工程を含んでいる。
【００６１】
一部の実施形態では、ｓｐ２過剰フィラメントを可逆的に形成する上記工程は、上記炭素層システムの抵抗を変化させる工程を含んでいる。この工程は、これらの実施形態の一部では、抵抗を継続的に変化させる工程を含んでおり、これらの実施形態のその他では、例えば量子化された段階において抵抗を段階的に変化させる工程を含んでいる。一部の実施形態では、上記抵抗段階を変化させる上記工程は、異なる段階を用いてマルチビットの情報を示す工程を含んでおり、一部の実施形態では、上記抵抗段階を変化させる上記工程は、異なる抵抗値を用いてマルチビットの情報を示す工程を含んでいる。
【００６２】
別の実施形態では、本発明は、不揮発性メモリデバイスの形成方法であって、ｓｐ２混成炭素およびｓｐ３混成炭素を含んだ無定形炭素膜を有しており、当該ｓｐ３混成炭素よりも当該ｓｐ２混成炭素の割合の方が実質的に大きい、第１の炭素層を堆積する工程を含んでいる方法を提供する。この方法は、上記第１の炭素層に隣接しており、ｓｐ２混成炭素およびｓｐ３混成炭素を含んだ無定形炭素膜を有しており、当該ｓｐ２混成炭素よりもｓｐ３混成炭素の割合の方が実質的に大きい第２の炭素層を堆積する工程をさらに含んでいる。上記方法はさらに、上記第１の炭素層および第２の炭素層に電流が選択的に流れることを可能にするコンタクトを形成する工程を含んでいる。一部の実施形態では、上記方法は、上記第１の炭素層および第２の炭素層に選択的に電流を流すために上記コンタクトの少なくとも１つに結合されたドレイン領域を有するトランジスタを形成する工程をさらに含んでいる。
【００６３】
一部の実施形態では、本発明は、不揮発性メモリデバイスの形成方法であって、第１の抵抗Ｒ１を有する第１の層および第２の抵抗Ｒ２を有する第２の炭素層を含んだ炭素層システムを、当該Ｒ２と当該Ｒ１との比率が１００よりも大きくなるように、例えば１０００よりも大きくなるように、例えば１００００よりも大きくなるように、半導体ウェハ上に堆積する工程を含んでいる。
【００６４】
本発明の別の実施形態では、本発明は、入力装置、出力装置、プロセッサ、および不揮発性メモリを備えたコンピュータシステムであって、上記不揮発性メモリは、ｓｐ２過剰の無定形炭素層およびｓｐ３過剰の無定形炭素層を含んだ炭素層システムを有しており、上記ｓｐ３過剰の無定形炭素層内にｓｐ２過剰フィラメントを可逆的に形成することによって、上記不揮発性メモリセル内に情報が記憶される、コンピュータシステムを提供する。このような実施形態の一部では、上記出力装置は無線通信装置を備えている。
【００６５】
本発明について、具体的な実施形態に照らして図示および説明してきた。しかし当業者であれば、特許請求の範囲によって規定されている本発明の精神および範囲を逸脱することなく、本発明の形態および詳細を様々に変更して実施できることについて理解するであろう。従って本発明の範囲は、特許請求の範囲によって示されるものであり、特許請求の範囲と同様の意義および範囲に匹敵する全ての変更を包含している。
【図面の簡単な説明】
【００６６】
【図１Ａ】従来の導電性ブリッジングメモリ素子を示す図である。
【図１Ｂ】従来の導電性ブリッジングメモリ素子を示す図である。
【図２Ａ】本発明の一実施形態による炭素フィラメントメモリ素子を示す図である。
【図２Ｂ】本発明の一実施形態による炭素フィラメントメモリ素子を示す図である。
【図２Ｃ】本発明の一実施形態による炭素フィラメントメモリ素子を示す図である。
【図３】本発明の一実施形態による炭素フィラメントメモリ素子における様々な抵抗値を示すグラフである。
【図４】本発明の一実施形態による炭素フィラメントメモリ素子のメモリ効果を示すＶＩ曲線を示すグラフである。
【図５】本発明の一実施形態に従って情報を記憶する方法を示すブロック図である。
【図６】本発明の一実施形態によるメモリセルを示す概略図である。
【図７】本発明の一実施形態によるメモリセルアレイを形成する方法を示すブロック図である。
【図８Ａ】本発明の一実施形態によるメモリアレイであり、メモリアレイ形成の中間工程を経た後の状態を示す上面および断面図である。
【図８Ｂ】本発明の一実施形態によるメモリアレイであり、メモリアレイ形成の中間工程を経た後の状態を示す上面および断面図である。
【図８Ｃ】本発明の一実施形態によるメモリアレイであり、メモリアレイ形成の中間工程を経た後の状態を示す上面および断面図である。
【図９Ａ】本発明の一実施形態によるメモリアレイであり、メモリアレイ形成の別の工程を経た後の状態を示す上面および断面図である。
【図９Ｂ】本発明の一実施形態によるメモリアレイであり、メモリアレイ形成の別の工程を経た後の状態を示す上面および断面図である。
【図１０】本発明の一実施形態によるメモリセルを用いたメモリデバイスを備えたコンピュータシステムの一例を示す図である。
【図１Ａ】
2008153624.tif 000003
【図１Ｂ】
2008153624.tif 000004
【図２Ａ】
2008153624.tif 000005
【図２Ｂ】
2008153624.tif 000006
【図２Ｃ】
2008153624.tif 000007
【図３】
2008153624.tif 000008
【図４】
2008153624.tif 000009
【図５】
2008153624.tif 000010
【図６】
2008153624.tif 000011
【図７】
2008153624.tif 000012
【図８Ａ】
2008153624.tif 000013
【図８Ｂ】
2008153624.tif 000014
【図８Ｃ】
2008153624.tif 000015
【図９Ａ】
2008153624.tif 000016
【図９Ｂ】
2008153624.tif 000017
【図１０】
2008153624.tif 000018
【外国語明細書】
2008153624000001.pdf