(57)【要約】【課題】ゲート電極形成後にコバルトシリサイドのような合金化をすると共に、バリア絶縁膜を設ける構成の場合でも、ゲート間容量の増大を防止する。【解決手段】本発明の半導体装置の製造方法は、半導体基板に複数のメモリセルトランジスタのゲート電極を形成する工程と、ゲート電極間を充填するように第１のシリコン酸化膜を形成する工程と、第１のシリコン酸化膜の上部を除去してゲート電極の上部に形成されている半導体層を露出するように加工する工程と、ゲート電極の上部の半導体層に金属層を堆積させて合金化し金属半導体合金層を形成し、残りの金属層を除去する工程と、第２のシリコン酸化膜の上面がゲート電極上およびゲート電極間の領域上において半導体基板の表面からゲート電極の上面の高さより高い位置に位置するように第２のシリコン酸化膜を形成する工程と、第２のシリコン酸化膜上にシリコン窒化膜を形成する工程とを含んでなるところに特徴を有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板上に複数のメモリセルトランジスタのゲート電極を形成する工程と、
前記ゲート電極間を充填するように第１のシリコン酸化膜を形成する工程と、
前記第１のシリコン酸化膜の上部を除去して前記ゲート電極の上部に形成されている半導体層を露出するように加工する工程と、
前記ゲート電極の上部の半導体層に金属層を堆積させて合金化し金属半導体合金層を形成し、残りの金属層を除去する工程と、
前記ゲート電極上および前記ゲート電極間に第２のシリコン酸化膜を形成する工程であって、前記第２のシリコン酸化膜の上面が前記ゲート電極上および前記ゲート電極間の領域上で、前記半導体基板の表面からの前記ゲート電極の上面の高さより高い位置に位置するように形成する工程と、
前記第２のシリコン酸化膜の上にシリコン窒化膜を形成する工程とを含んでなる半導体装置の製造方法。
【請求項２】
請求項１の半導体装置の製造方法において、
前記第１のシリコン酸化膜の上部を除去して前記ゲート電極の上部に形成されている半導体層を露出するように加工する工程では、前記半導体層が露出した状態で希弗酸処理を行うことを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板と、
この半導体基板上に形成された複数のゲート電極と、
前記ゲート電極上および前記ゲート電極間に形成されたシリコン酸化膜であって、前記シリコン酸化膜の上面が、前記ゲート電極が形成される領域および前記ゲート電極間の領域で、前記ゲート電極の上面の前記半導体基板表面からの高さより高い位置に位置するように形成されたシリコン酸化膜と、
前記シリコン酸化膜上に形成されたシリコン窒化膜とを備えたことを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記ゲート電極の金属半導体合金層は、コバルトシリサイドであることを特徴とする半導体装置。
【請求項５】
半導体基板と、
この半導体基板上に形成された複数のメモリセルトランジスタの第１のゲート電極および選択ゲートトランジスタの第２のゲート電極と、
前記第１および前記第２ゲート電極上、前記第１のゲート電極間、前記第２のゲート電極間、前記第１のゲート電極と前記第２のゲート電極との間に形成されたシリコン酸化膜であって、前記シリコン酸化膜の上面が、前記第１および前記第２のゲート電極が形成される領域、前記第１のゲート電極間の領域、前記第１のゲート電極と前記第２のゲート電極との間の領域では、前記第１および第２のゲート電極の上面の前記半導体基板表面からの高さより高い位置に位置するように形成されると共に、前記第２のゲート電極間の領域では前記第１および第２のゲート電極の上面の前記半導体基板表面からの高さより低い位置に位置するように形成されたシリコン酸化膜と、
前記シリコン酸化膜上に形成されたシリコン窒化膜と、
前記第２のゲート電極間に形成され、前記半導体基板と接続されたコンタクトプラグとを備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルを構成するゲート電極間に絶縁膜を埋め込む構成の半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
この種の半導体装置としては、例えばＮＡＮＤフラッシュメモリがある。メモリセルを構成している各セルトランジスタには、ワード線を構成するコントロールゲート電極がセル間を連結するように設けられている。従来では、このワード線の側壁に、シリコン酸化膜を形成するとともに後工程で必要となるシリコン窒化膜などを形成している。そして、さらにワード線間には層間絶縁膜が充填された状態に形成されるようになっている。このような構成は、例えば特許文献１などに示されている。
【０００３】
ところで、上記したような構成は、半導体集積回路における設計ルールの微細化が進むに従って、次の点で採用することが難しくなりつつある。すなわち、ゲート電極を連結したワード線の間隔が狭くなることで、隣接するメモリセルトランジスタの間の結合容量が増大する。この場合、ワード線間に充填する絶縁膜の誘電率が高いものでは特に結合容量が問題となる。このため、特許文献１に示された構成のように、シリコン酸化膜に比べて誘電率の高いシリコン窒化膜をワード線の側壁部に形成する構成は適用することが困難となる。
【０００４】
一方、微細化に伴って、ゲート電極の上部に形成していたシリサイドの抵抗値がデバイスの特性に影響を与える程度となってきており、従来のタングステンシリサイドのような材料では対応できなくなりつつある。これに代えて、例えばコバルトシリサイドなどの材料を用いれば、抵抗値の点では十分に特性を満足できるものが得られることがわかっている。
【０００５】
メモリセルのゲート電極としてコバルトシリサイドを使う場合、処理温度の関係からゲート電極をエッチング加工した後にシリサイド化の処理をする必要がある。このため、ゲート電極を構成する多結晶シリコン膜をゲート電極の形状に分離加工した状態でシリサイド形成用のコバルト膜の形成（主としてスパッタ法が使われる）をするが、上述したシリサイド合金化反応を確実に行うために、コバルト膜の形成前に、多結晶シリコン膜の表面を清浄化する目的で希弗酸（ＤＨＦ：dilute ＨＦ）などのウェット処理を入れるのが通例である。
【０００６】
また、シリサイド形成工程の後工程において、メタル配線として銅（Ｃｕ）を用いるプロセスを有する場合には、Ｃｕがメモリセルなどの素子部へ侵入するのを防止する目的で、例えばＣｕ侵入防止に効果があるシリコン窒化膜をバリア膜としてゲート電極とメタル配線間に配置形成することが行われる。
【０００７】
しかし、多結晶シリコン膜の表面を清浄化する目的で希弗酸などのウェット処理を入れるため、ゲート電極間を埋めるシリコン酸化膜などの層間絶縁膜が形成されている場合には、これをエッチバックすることになる。一方、ゲート電極間へのシリコン酸化膜の埋め込みはアスペクト比が高いことから内部にシームが形成されやすいため、エッチバックをしたときにシームが露出する状態となっている場合には、ウェット処理が行われるとそのシームにエッチング液が浸入してエッチングが進行してボイドとなってしまう。
【０００８】
このような落ち込みやボイドが発生すると、後工程でバリア膜として形成されるシリコン窒化膜のようなシリコン酸化膜よりも高誘電率の材料がボイド内に入り込み、この結果、セル間容量が増すなどの悪影響が出る。また、ワード線間にシリコン窒化膜が入り込んでいると、比較的高電圧が印加される選択ゲートからワード線に電位がかかるなどの不具合も発生する。
【特許文献１】特開２０００−３１１９９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は上記事情に鑑みてなされたものであり、その目的は、ゲート電極形成後にコバルトシリサイドのような合金化をすると共に、バリア絶縁膜を設ける構成の場合でも、ゲート間容量の増大を防止することができるようにした半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の製造方法は、半導体基板上に複数のメモリセルトランジスタのゲート電極を形成する工程と、前記ゲート電極間を充填するように第１のシリコン酸化膜を形成する工程と、前記第１のシリコン酸化膜の上部を除去して前記ゲート電極の上部に形成されている半導体層を露出するように加工する工程と、前記ゲート電極の上部の半導体層に金属層を堆積させて合金化し金属半導体合金層を形成し、残りの金属層を除去する工程と、前記ゲート電極上および前記ゲート電極間に第２のシリコン酸化膜を形成する工程であって、前記第２のシリコン酸化膜の上面が前記ゲート電極上および前記ゲート電極間の領域上で、前記半導体基板の表面からの前記ゲート電極の上面の高さより高い位置に位置するように形成する工程と、前記第２のシリコン酸化膜の上にシリコン窒化膜を形成する工程とを含んでなるところに特徴を有する。
【００１１】
また、本発明の半導体装置は、半導体基板と、この半導体基板上に形成された複数のゲート電極と、前記ゲート電極上および前記ゲート電極間に形成されたシリコン酸化膜であって、前記シリコン酸化膜の上面が、前記ゲート電極が形成される領域および前記ゲート電極間の領域で、前記ゲート電極の上面の前記半導体基板表面からの高さより高い位置に位置するように形成されたシリコン酸化膜と、前記シリコン酸化膜上に形成されたシリコン窒化膜とを備えたところに特徴を有する。
【発明の効果】
【００１２】
本発明により、従来バリア膜としてのシリコン窒化膜などに代表される誘電率の高い絶縁膜がワード線間に入り込んでいた問題に対し、物理的に入り込みを防ぐことができ、線間容量の増大を解消することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の一実施形態について図面を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１４】
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
【００１５】
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓと、当該選択ゲートトランジスタＴｒｓ間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１６】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１７】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図２中Ｘ方向に分離形成されている。活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極Ｇが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１８】
図３は、図２中、切断線Ａ−Ａで示す部分の断面図である。すなわち、活性領域３におけるゲート電極ＳＧ部分を中心として示したものである。この図３において、シリコン基板１上に形成されたゲート電極Ｇおよびゲート電極ＳＧは、トンネル絶縁膜４を介してフローティングゲート電極用の多結晶シリコン膜５、ＯＮＯ膜などからなるゲート間絶縁膜６、コントロールゲート電極用の多結晶シリコン膜７およびコバルトシリサイド膜８が順次積層された構成となっている。
【００１９】
ゲート電極Ｇ及びゲート電極ＳＧの側壁には、シリコン基板１の表面から所定高さ（図３においては多結晶シリコン膜７の側壁が２／３程度覆われる高さ）までＲＴＰ（rapid thermal processor）法などの処理によるシリコン酸化膜９が形成されている。ゲート電極Ｇのシリコン酸化膜９とゲート電極ＳＧのシリコン酸化膜９の間およびゲート電極Ｇのシリコン酸化膜９間には、ＬＰ−ＣＶＤ法によるシリコン酸化膜１０が形成されている。このシリコン酸化膜１０には、後述するような製造工程を経ることにより図示のようにボイド１０ａが形成されている。
【００２０】
一対のゲート電極ＳＧの間においては、シリコン酸化膜９の内側およびシリコン基板１の表面にわたってシリコン窒化膜１１が形成され、さらにその内側を充填するようにＢＰＳＧ（boro phospho silicate glass）膜などのシリコン酸化膜１２が形成されている。シリコン窒化膜１１は、加工の関係からシリコン酸化膜９の上端部分より上方に突出する部分を有する形状に形成されている。
【００２１】
上記構成の上面には、これらを覆うようにＴＥＯＳ（tetraethyl orthosilicate）膜１３が形成されている。ＴＥＯＳ膜１３は、その上面が、ゲート電極Ｇ、ＳＧが形成された領域およびゲート電極Ｇとゲート電極Ｇの間の領域ならびにゲート電極Ｇとゲート電極ＳＧの間の領域において、コバルトシリサイド膜８の上面のシリコン基板１からの高さより高い位置に位置するよう形成されている。なお、図３においては、ＴＥＯＳ膜１３の上面は、ゲート電極Ｇ、ＳＧが形成された領域およびゲート電極Ｇとゲート電極Ｇの間の領域ならびにゲート電極Ｇとゲート電極ＳＧの間の領域において、平坦に形成されているが、本発明はそれに限らず、ＴＥＯＳ膜１３の上面は凹凸形状に形成されていても良い。このＴＥＯＳ膜１３の上にバリア膜としてのシリコン窒化膜１４が形成されている。さらにその上部には、ＴＥＯＳ膜１５が形成され、平坦化されている。
【００２２】
なお、ゲート電極ＳＧのゲート間絶縁膜６には、多結晶シリコン膜５と多結晶シリコン膜７を導通するための開口６ａが形成され、この開口６ａ内に多結晶シリコン膜７が埋め込まれている。
【００２３】
ゲート電極ＳＧとゲート電極ＳＧとの間のシリコン酸化膜１２上において、ＴＥＯＳ膜１３の上面はコバルトシリサイド膜８の上面の高さより低く位置するよう形成されている。この形状にしたがって、シリコン酸化膜１２上においてシリコン窒化膜１４もコバルトシリサイド膜８の上面の高さより低い位置に位置するよう形成されている。また、ゲート電極ＳＧ間には、図示のようにＴＥＯＳ膜１５からシリコン基板１の表面に達するコンタクトホール１６がシリコン酸化膜１２の形成領域に形成されている。このコンタクトホール１６は、ＴＥＯＳ膜１５、シリコン窒化膜１４、ＴＥＯＳ膜１３、シリコン酸化膜１２、シリコン窒化膜１１を貫通し、シリコン基板１の表面を露出するように形成されている。コンタクトホール１６の内部には導体を埋め込み形成したコンタクトプラグ１７が形成され、シリコン基板１に電気的に接続されている。
【００２４】
上記構成においては、バリア膜としてのシリコン窒化膜１４がゲート電極Ｇ間あるいはゲート電極Ｇとゲート電極ＳＧとの間に入り込まないように構成しているので、セルトランジスタ間の結合容量の増大を招くことなく構成することができる。
【００２５】
次に、上記構成を製造する場合の製造工程について図４〜図１３を参照して説明する。
まず、図４に示すように、シリコン基板１の上にトンネル絶縁膜４を成膜し、この後、フローティングゲートとなる多結晶シリコン膜５、ゲート間絶縁膜６およびコントロールゲート（ワード線）となる多結晶シリコン膜７を積層形成する。さらに、多結晶シリコン膜７の上に、ドライエッチング加工でのハードマスクとなるシリコン窒化膜１８を積層形成する。この後、フォトリソグラフィー処理により、レジスト１９を塗布して所定の選択ゲート及びワード線パターンを形成する。なお、ゲート間絶縁膜６を多結晶シリコン膜５上に形成した後、ゲート電極ＳＧ形成領域のゲート間絶縁膜６の一部を除去し、開口６ａを形成している。ゲート間絶縁膜６上に多結晶シリコン膜７を形成した際、この開口６ａ内に多結晶シリコン膜７が埋め込まれる。
【００２６】
次に、図５に示すように、ドライエッチング技術（例えばＲＩＥ（reactive ion etching）法）により、まずパターンニングしたレジスト１９をマスクとしてシリコン窒化膜１８をエッチング加工してこれをハードマスクとして、続いて多結晶シリコン膜７、ゲート間絶縁膜６および多結晶シリコン膜５をエッチングする。この後、レジスト１９を除去する。
【００２７】
次に、ＲＴＰ等を用いて、酸化処理を施す。これにより、図６に示すように、ゲート電極Ｇおよびゲート電極ＳＧの多結晶シリコン膜５や７などの側壁部が酸化されてシリコン酸化膜９が形成される。
【００２８】
続いて、図７に示すように、メモリセルトランジスタのソース／ドレイン領域に相当する拡散層１ａを形成するためのイオン注入処理を実施し、この後、ＬＰ−ＣＶＤ（low pressure CVD）法を用いて約５０ｎｍのシリコン酸化膜１０を形成し、ドライエッチング処理によりスペーサ１０ｂを形成する加工を行う。シリコン酸化膜１０は、ゲート電極Ｇ間およびゲート電極Ｇとゲート電極ＳＧとの間の狭い部分にも形成される。これらの部分はアスペクト比が高いことから、シリコン酸化膜１０の成膜時に図示のようなシーム１０ｃがゲート電極Ｇ間およびゲート電極Ｇとゲート電極ＳＧとの間の領域でできやすい。また、ドライエッチング処理では、シリコン窒化膜１８の上面から少し下がった位置までエッチバックされるが、大部分は残った状態となる。この後、スペーサ１０ｂをマスクとしてゲート電極ＳＧ間の部分にイオン注入処理を行って不純物拡散領域１ｂを形成する。
【００２９】
次に、図８に示すように、リソグラフィー処理により、ゲート電極ＳＧの間の領域のみを開口するパターンニングを行い、弗酸系の薬液処理により上述したスペーサ１０ｂを除去する。
【００３０】
続いて、図９に示すように、ＬＰ−ＣＶＤ法を用いて２０ｎｍ程度のシリコン窒化膜１１を成膜し、その後ＣＶＤ法によりＢＰＳＧ膜などのシリコン酸化膜１２を成膜する。続いて、高温ウェット酸化雰囲気の下でメルト処理を行った後平坦化処理をする。平坦化処理では、例えばＣＭＰ（chemical mechanical polishing）処理によりシリコン窒化膜１１をストッパとしてシリコン酸化膜１２が除去される。
【００３１】
次に、図１０に示すように、ＲＩＥ法にてシリコン窒化膜９およびシリコン酸化膜１２をエッチングし、ゲート電極Ｇ、ＳＧの多結晶シリコン膜７の上面および側面の上部を露出させる。この後、図１１に示すように、希弗酸処理等の酸化膜除去技術にて、制御ゲートとなる多結晶シリコン膜７の露出されている表面の自然酸化膜等を剥離して清浄化し、スパッタ技術によりシリサイド形成用のコバルト膜２０を形成する。
【００３２】
なお、上述のＲＩＥによるエッチングでは、シリコン窒化膜９を除去した後にシリコン酸化膜７をエッチングするときに、ゲート電極Ｇとゲート電極ＳＧとの間のアスペクト比が高い部分に形成されているシリコン酸化膜１０の表面が露出し、このときシーム１０ｃが露出することがある。このため、続く酸化膜除去のための希弗酸（ＤＨＦ）によるウェット処理では、シーム１０ｃが露出している部分で急速にエッチングが進行し、図１０に示しているようなボイド１０ａが形成される。
【００３３】
次に、図１２に示すように、シリサイド形成用に堆積したコバルト膜２０をアニール処理することでコバルトシリサイド８を形成する。アニール処理は、ＲＴＰなどのランプアニール技術を用いて行う。コバルト膜２０は、多結晶シリコン膜７と接触している部分だけがシリサイド化し、他の部分は無反応のまま残るので、これを剥離液により処理して除去する。この後、必要に応じて再びＲＴＰなどによるアニール処理を行って安定したコバルトシリサイド膜８を形成する。この後、ＬＰ−ＣＶＤ法によりＴＥＯＳ膜１３を５０ｎｍ程度成膜する。この際、ＴＥＯＳ膜１３の上面は、ゲート電極Ｇ、ＳＧが形成された領域およびゲート電極Ｇとゲート電極Ｇの間の領域ならびにゲート電極Ｇとゲート電極ＳＧの間の領域において、コバルトシリサイド膜８の上面のシリコン基板１からの高さより高い位置に位置するよう形成される。また、ゲート電極ＳＧとゲート電極ＳＧとの間のシリコン酸化膜１２上において、ＴＥＯＳ膜１３の上面はコバルトシリサイド膜８の上面の高さより低く位置するよう形成される。
【００３４】
続いて、図１３に示すように、ＬＰ−ＣＶＤ技術により、３０ｎｍ程度のシリコン窒化膜１４をバリア絶縁膜として形成し、更にＣＶＤ技術によりＴＥＯＳ膜１５を４００ｎｍ成膜する。この後、ＴＥＯＳ膜１５の平坦化処理を行う。その後、図１に示すようにフォトリソグラフィー処理により、ビット線コンタクトとなるコンタクトプラグ１７形成の為のコンタクトホール１６のパターンを形成し、ＲＩＥ技術によりＴＥＯＳ膜１５、シリコン窒化膜１４、ＴＥＯＳ膜１３、シリコン酸化膜１２、シリコン窒化膜１１を貫通し、シリコン基板１の表面を露出するようにコンタクトホール１６の形成を行い、コンタクトホール１６内に導体を埋め込みコンタクトプラグ１７を形成する。以後、図示はしないが、この上層への多層配線プロセスへ続く。
【００３５】
このような本実施形態によれば、従来バリア絶縁膜としてのシリコン窒化膜がゲート電極Ｇ間およびゲート電極Ｇとゲート電極ＳＧとの間に入り込んでいた問題に対し、これを防止するようにシリコン酸化膜１３を形成して物理的に入り込みを防ぐことができ、線間容量の増大や、ゲート電極Ｇ−ゲート電極ＳＧ間の電気的リークといった不具合を完全に解消することができる。
【００３６】
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
本実施形態では、メモリセルのゲート電極Ｇの形成としてコバルトシリサイド膜８を適用した事例を紹介したが、電極として、タングステンシリサイド（ＳｉＷ）膜やその他メタルゲート膜においても同様なプロセスを用いることが可能である。また、電極上のシリコン酸化膜１３については、電極の耐熱性に応じて成膜方法を変えるべきであり、本実施例ではＬＰ−ＣＶＤ法を用いたが、より低温プロセスが必要ならば、プラズマＣＶＤによる成膜を用いても良い。
【００３７】
また、前記電極上のシリコン酸化膜の膜厚については、メモリセルにおいて隣接するワード線の電極上部の間口寸法の５０％以上の膜厚を必要とする。これは、間口寸法の５０％以上の膜厚があれば、原理的に必ず間口を閉じることができるためである。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態を示すＮＡＮＤ型のフラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】メモリセル領域の一部のレイアウトパターンを示す模式的な平面図
【図３】図２における切断線Ａ−Ａで示す部分の断面図
【図４】製造工程の一段階における模式的な縦断面図（その１）
【図５】製造工程の一段階における模式的な縦断面図（その２）
【図６】製造工程の一段階における模式的な縦断面図（その３）
【図７】製造工程の一段階における模式的な縦断面図（その４）
【図８】製造工程の一段階における模式的な縦断面図（その５）
【図９】製造工程の一段階における模式的な縦断面図（その６）
【図１０】製造工程の一段階における模式的な縦断面図（その７）
【図１１】製造工程の一段階における模式的な縦断面図（その８）
【図１２】製造工程の一段階における模式的な縦断面図（その９）
【図１３】製造工程の一段階における模式的な縦断面図（その１０）
【符号の説明】
【００３９】
図面中、１はシリコン基板（半導体基板）、２はＳＴＩ（素子分離領域）、３は活性領域、８はコバルトシリサイド膜、１０はシリコン酸化膜、１０ａはボイド、１１はシリコン窒化膜、１２はシリコン酸化膜、１３はＴＥＯＳ膜（層間絶縁膜）、１４はシリコン窒化膜（バリア膜）、１５はＴＥＯＳ膜、１７はコンタクトプラグ、Ｇはメモリセルトランジスタのゲート電極、ＳＧは選択ゲートトランジスタのゲート電極である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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