(57)【要約】【課題】低電圧駆動を実現しつつ信号電荷の転送効率を向上させた高感度な固体撮像装置を提供することである。【解決手段】本発明の１態様による固体撮像装置は、主面にｎ型半導体層を備えた半導体基板と、前記ｎ型半導体層中に設けられた絶縁膜及びｐ型半導体層を含み、隣接する画素領域を電気的に分離する素子分離と、前記ｎ型半導体層の表面にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の一方の側の前記ｎ型半導体層中に前記表面から離間して設けられたｎ型半導体の電荷蓄積層と、前記電荷蓄積層の上方の前記ｎ型半導体層中に該電荷蓄積層から離間して設けられ、平面的に前記ゲート電極と離間せずに設けられたｐ型半導体の表面シールド層と、前記電荷蓄積層と前記表面シールド層との間の領域の一部に設けられ、前記電荷蓄積層の前記ゲート電極側の上端を含み該電荷蓄積層の一部と重なって設けられたｎ型半導体の不純物層とを具備する。【選択図】      図２
2008124143.tif 000002
【特許請求の範囲】
【請求項１】
主面にｎ型半導体層を備えた半導体基板と、
前記ｎ型半導体層中に設けられた絶縁膜及びｐ型半導体層を含み、隣接する画素領域を電気的に分離する素子分離と、
前記ｎ型半導体層の表面にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の一方の側の前記ｎ型半導体層中に前記表面から離間して設けられたｎ型半導体の電荷蓄積層と、
前記電荷蓄積層の上方の前記ｎ型半導体層中に該電荷蓄積層から離間して設けられ、平面的に前記ゲート電極と離間せずに設けられたｐ型半導体の表面シールド層と、
前記電荷蓄積層と前記表面シールド層との間の領域の一部に設けられ、前記電荷蓄積層の前記ゲート電極側の上端を含み該電荷蓄積層の一部と重なって設けられたｎ型半導体の不純物層と
を具備することを特徴とする固体撮像装置。
【請求項２】
前記不純物層は、前記素子分離と離間して設けられることを特徴とする、請求項１に記載の固体撮像装置。
【請求項３】
前記不純物層は、前記表面シールド層と離間して設けられることを特徴とする、請求項１若しくは２に記載の固体撮像装置。
【請求項４】
前記電荷蓄積層は、前記ゲート電極と平面的に離間せず設けられることを特徴とする、請求項１ないし３のいずれか１に記載の固体撮像装置。
【請求項５】
前記不純物層は、前記ゲート電極の下方に延在して設けられることを特徴とする、請求項１ないし４のいずれか１に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に係り、特に、ＭＯＳ（metal-oxide-semiconductor）型固体撮像装置の画素の構造に関する。
【背景技術】
【０００２】
ＭＯＳ型固体撮像装置は、特に、低電圧駆動、低消費電力の用途に、従来のＣＣＤ（charge coupled device）型固体撮像装置（以降、ＣＣＤイメージセンサと呼ぶ）に代わって使用されてきている。
【０００３】
ＭＯＳ型固体撮像装置は、基本的にはＣＭＯＳプロセスで製造されるため他のＣＭＯＳ回路との統合が容易であり、同一半導体ウェハ上に光電変換素子（フォトダイオードとも呼ばれる）とＭＯＳトランジスタとが併設される。ＣＭＯＳ（complementary MOS）タイプの増幅型固体撮像装置（以降、ＣＭＯＳイメージセンサと呼ぶ）では、光信号を光電変換素子により検出し、発生した信号電荷を電荷蓄積層に蓄積することによってこの電位を変調し、その電荷蓄積層の電位により画素セル内部の増幅トランジスタを変調することで画素セル自身に増幅機能を持たせている。このＣＭＯＳイメージセンサは、例えば、３Ｖの低電圧、単一電源で駆動され、５０ｍＷの低消費電力である。
【０００４】
従来から固体撮像装置においては、白傷・暗電流の低減のため、光電変換素子を構成するｎ型半導体層からなる電荷蓄積層の表面にｐ型半導体層からなる表面シールド層を形成した、いわゆる表面シールド構造が採用されている。電荷蓄積層に蓄積された信号電荷は、読み出しゲート電極下に形成されるチャネルを経由して検出部に転送される。
【０００５】
ＣＣＤイメージセンサでは、読み出しゲート電極に高電圧、例えば、１０Ｖを印加するため、電荷蓄積層の全ての信号電荷が検出部に読み出される。しかし、ＣＭＯＳイメージセンサでは、読み出しゲート電極に印加できる電圧が低い、例えば、３．３Ｖであるため、表面シールド層による電位障壁のために、電荷蓄積層の全ての信号電荷を検出部に転送することができなくなる。
【０００６】
ＣＭＯＳイメージセンサにおいて、この信号電荷の転送効率を向上させた固体撮像装置が、特許文献１に開示されている。従来のＣＭＯＳイメージセンサは、ｐ型ウェル中に能動領域を形成している。特許文献１のＣＭＯＳイメージセンサは、このｐ型ウェル中にｎ型の電荷蓄積層を形成し、読み出しゲート電極に突起部を設け、その一部がこの電荷蓄積層の上方に突き出すように配置して信号電荷の転送効率を向上させている。さらに、ゲート電極の突起部と電荷蓄積層との間に電荷蓄積層と同じｎ型不純物層を設けて、信号電荷の転送効率をさらに向上させている。
【０００７】
また、特許文献２に開示された固体撮像装置は、ｐ型ウェル中に形成されたｎ型の電荷蓄積層とｐ型の表面シールド層との間に電荷蓄積層の全面を覆うｎ型の第２の拡散層を設けている。この第２の拡散層をゲート電極の下方まで延在させることにより、信号電荷の転送効率を向上させている。
【特許文献１】特開２００３−１８８３６７号公報
【特許文献２】特開２００５−７２２３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、低電圧駆動を実現しつつ信号電荷の転送効率を向上させた高感度な固体撮像装置を提供する。
【課題を解決するための手段】
【０００９】
本発明の１態様による固体撮像装置は、主面にｎ型半導体層を備えた半導体基板と、前記ｎ型半導体層中に設けられた絶縁膜及びｐ型半導体層を含み、隣接する画素領域を電気的に分離する素子分離と、前記ｎ型半導体層の表面にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極の一方の側の前記ｎ型半導体層中に前記表面から離間して設けられたｎ型半導体の電荷蓄積層と、前記電荷蓄積層の上方の前記ｎ型半導体層中に該電荷蓄積層から離間して設けられ、平面的に前記ゲート電極と離間せずに設けられたｐ型半導体の表面シールド層と、前記電荷蓄積層と前記表面シールド層との間の領域の一部に設けられ、前記電荷蓄積層の前記ゲート電極側の上端を含み該電荷蓄積層の一部と重なって設けられたｎ型半導体の不純物層とを具備する。
【発明の効果】
【００１０】
本発明によって、低電圧駆動を実現しつつ信号電荷の転送効率を向上させた高感度な固体撮像装置が提供される。
【発明を実施するための最良の形態】
【００１１】
本発明の実施形態は、ｎ型半導体層中に画素の能動素子を形成することによって高感度化し、ゲート電極側のｎ型電荷蓄積層上の一部にｎ型不純物層を設けることによって低い読み出し電圧であっても信号電荷の転送効率を高めた固体撮像装置を提供する。この固体撮像装置は、例えば、３．３Ｖの単一電源による低電圧駆動を実現する。
【００１２】
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、対応する参照符号で示している。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。
【００１３】
（実施形態）
本発明の１実施形態によるＭＯＳ型固体撮像装置（ＣＭＯＳイメージセンサ）の一例を図１，図２に示す。図１は、１画素の一部の平面図であり、図２は、図１にＡ−Ａで示した切断線に沿った断面図である。
【００１４】
本実施形態によるＣＭＯＳイメージセンサ１００の画素は、ゲート電極２４、ｎ型半導体層１４中に設けられたｎ型半導体の電荷蓄積層２６、ｎ型半導体の不純物層２８、ｐ型半導体の表面シールド層３０、及びｎ型半導体の検出部３２を含む。電荷蓄積層２６及び表面シールド層３０は、ゲート電極２２と自己整合的に設けられ、両者は、深さ方向に離間して設けられている。不純物層２８は、電荷蓄積層２６と表面シールド層３０との間の深さに設けられ、電荷蓄積層２６の一部と重なるように設けられている。不純物層２８は、さらにゲート電極２４の下方に延在して設けられている。
【００１５】
ｎ型半導体層１４にＣＭＯＳイメージセンサの電荷蓄積層２６を含む光電変換部を形成することによって、従来のｐ型半導体層中に電荷蓄積層を形成した場合と比べて高感度化できる。すなわち、ｎ型半導体層の方が、ｐ型半導体層よりも空乏層の広がりを大きくできるため、光電変換された電子の捕獲効率を高めることができるためである。
【００１６】
また、上記のように不純物層２８を設けることによって、表面シールド層３０によるゲート電極２４下のチャネル領域にできる電位障壁の発生を抑制できる。その結果、低いゲート電圧、例えば、３．３Ｖであっても電荷蓄積層２６内に蓄積された信号電荷を検出部３２に効率的に転送できるようにしている。
【００１７】
不純物層２８は、図１に示したように素子分離１６から離間して設けることによってリーク電流を低減できる。図３は、不純物層２８と素子分離１６との間の距離と不純物層２８からのリーク電流の関係を示す図である。横軸は、不純物層２８と素子分離１６との間の距離を示す。縦軸は、リーク電流が所定値以下である素子の割合（以降、リーク電流指数と呼ぶ）を任意スケールで示したものである。すなわち、リーク電流指数が大きいものほど好ましい特性を有する。不純物層２８が素子分離１６と接触している場合には、リーク電流指数は、約０．８であり低い値である。不純物層２８と素子分離１６との間隔が０．２μｍになるとリーク電流指数は、０．８と２．５との間でばらつく。さらに間隔が大きくなり０．４μｍ以上になるとリーク電流指数は、２から２．５の間でほぼ一定になる。したがって、不純物層２８からのリーク電流を小さくするためには不純物層２８を素子分離１６から０．３μｍ以上離すことが好ましい。さらに好ましくは、０．４μｍ以上離すことである。
【００１８】
本実施形態によるＣＭＯＳイメージセンサ１００の断面構造を図２を参照して説明する。ＣＭＯＳイメージセンサ１００は、ｐ型ドーパントを高濃度にドープした半導体基板（以降、ｐ＋基板と表記する）１２上にエピタキシャル成長させたｎ型半導体層（以降、ｎエピ層と表記する）１４を備えた半導体ウェハ（以降、ｎ／ｐ＋ウェハと表記する）１０を用いて作成される。ｐ＋基板１２は、例えば、ボロン（Ｂ）を１〜５×１０１８ｃｍ−３程度ドープしたシリコン基板であり、ｎエピ層１４は、例えば、リン（Ｐ）を１〜５×１０１５ｃｍ−３程度ドープした厚さ３〜５μｍのシリコン層である。
【００１９】
ｎ型半導体層１４中には、隣接する画素を電気的に分離する素子分離１６が設けられている。素子分離１６は、ｎ型半導体層の表面付近に設けられた素子分離絶縁膜１６−１及びその下に素子分離絶縁膜１６−１とｐ＋基板１２とを結ぶように設けられたｐ型半導体の素子分離拡散層１６−２とを含む。素子分離１６は、１つの画素領域を取り囲んで設けられ、隣接する画素を電気的に分離する。
【００２０】
ｎ型半導体層１４表面にゲート絶縁膜２２を介してゲート電極２４が設けられている。ゲート絶縁膜２２として、例えば、熱酸化によって形成したシリコン酸化膜（ＳｉＯ２膜）を使用できる。ゲート電極２４として、例えば、リンを高濃度にドープしたポリシリコン膜を使用できる。図示しないが、ゲート電極２４には側壁絶縁膜を設けるのが一般的である。ここでは、ゲート電極２４は側壁絶縁膜を含めることができる。
【００２１】
ゲート電極２４の一方の側のｎ型半導体層１４中に表面から離間した深さにｎ型半導体の電荷蓄積層２６が設けられている。電荷蓄積層２６は、ゲート電極２４から平面的に離間せずに自己整合的に設けられる。電荷蓄積層２６は、例えば、リン（Ｐ）を加速電圧２５０〜３５０ＫＶ、ドーズ量１〜５×１０１２ｃｍ−２でイオン注入して形成される。これによりリン濃度のピークが、例えば、表面から約０．２〜０．３μｍに位置する。
【００２２】
電荷蓄積層２６上方のｎ型半導体層１４表面にｐ型不純物を高濃度にドープした表面シールド層３０が設けられている。表面シールド層３０は、電荷蓄積層２６に対する界面準位の影響を防止し、電荷蓄積層２６の表面での空乏化を回避する。ｐ型不純物、例えば、ボロン（Ｂ）は、加速電圧１０ＫＶ、ドーズ量１〜５×１０１３ｃｍ−２でイオン注入される。これにより、例えば、表面から約０．１μｍ未満の深さにボロン濃度が約１×１０１９ｃｍ−３の高濃度ｐ型拡散層である表面シールド層３０が形成される。表面シールド層３０は、ゲート電極２４から平面的に離間せずに自己整合的に設けられる。このような構造とすることで、電荷蓄積層２６と表面シールド層３０との間にｎ型半導体層１４を存在させることができ、電荷蓄積層２６と表面シールド層３０とが平面的に直接接することを回避できる。このため、電荷蓄積層２６からのリーク電流を低減できる。
【００２３】
電荷蓄積層２６と表面シールド層３０との間の領域の一部にｎ型半導体の不純物層２８が設けられている。不純物層２８は、図２に示されたように、平面的に電荷蓄積層２６のゲート電極２４側の一部と重なり、さらにゲート電極２４の下方に延在して設けられている。平面的に電荷蓄積層２６と重なる不純物層２８の部分は、垂直方向にも一部が電荷蓄積層２６と重なっている。不純物層２８は、ドーパント濃度が電荷蓄積層２６よりも高く、表面シールド層３０による電位障壁を抑制して、電荷蓄積層２６に蓄積された信号電荷の転送を容易にする。上記のように、ｐ型の表面シールド層３０とｎ型の不純物層２８の接触面積を小さくすることにより、電荷蓄積層２６の信号電荷のリークを抑制している。
【００２４】
ゲート電極２４を挟んで電荷蓄積層２６と対向する側のｎ型半導体層１４には、ｎ型半導体の検出部３２が設けられている。検出部３２と不純物層２８とは、パンチスルーしない程度の距離を離間して設けられる。検出部３２と電荷蓄積層２６又は不純物層２８との間のパンチスルーを防止するために、パンチスルーストッパとして機能するｐ型不純物層３４が検出部３２の下に設けられている。信号電荷は、電荷蓄積層２６からゲート電極２４下に形成されるチャネルを通って検出部３２に転送される。
【００２５】
このように表面シールド構造を採用したＣＭＯＳイメージセンサにおいて、例えば、電荷蓄積層２６と表面シールド層３０との間に不純物層２８を形成することによって、電荷蓄積層２６内に蓄積された信号電荷を読み出し易くすることができる。
【００２６】
図４は、本実施形態による固体撮像装置の信号電荷転送を説明するために示すゲート電極付近のポテンシャル図である。図４（ａ）は、本実施形態の不純物層２８を有するＣＭＯＳイメージセンサの場合を示す。図４（ｂ）は、参考のために示す不純物層２８がない従来構造のＣＭＯＳイメージセンサの場合である。
【００２７】
不純物層２８を設けることによって表面シールド層３０によるチャネル部での電位障壁の発生を抑えることが可能となる。その結果、図４（ａ）に示したように、ゲート電極２４に印加する読み出し電圧Ｖｇが、例え３．３Ｖ程度の低い電圧であっても、電荷蓄積層２６のゲート電極２４端部でのポテンシャルを破線で示したように十分に低くすることができる。すなわち、電荷蓄積層２６内に蓄積されたすべての信号電荷を確実に読み出して、検出部２８へと転送することができる。一方、不純物層２８を設けない場合には、表面シールド層３０による電位障壁のために、図４（ｂ）に示したように、読み出し電圧が３．３Ｖ程度と低い場合には、電荷蓄積層２６のゲート電極２４端部でのポテンシャルを十分に低くでない。このため、信号電荷の読み残しが発生する。
【００２８】
したがって、本実施形態によって、低電圧駆動を実現しつつ信号電荷の転送効率を向上させた高感度な固体撮像装置を提供することができる。
【００２９】
上記の実施形態では、電荷蓄積層２６及び表面シールド層３０をゲート電極２４と自己整合的に設け、不純物層２８をゲート電極２４下に延在するように設けた固体撮像装置を例に説明したが、本発明は、上記に限定されることなく種々の変形をして実施することができる。そのいくつかの例を下記に示すが、これらに限定されるものではない。
【００３０】
（変形例１）
本発明の変形例１によるＣＭＯＳイメージセンサの断面構造の一例を図５に示す。変形例１のＣＭＯＳイメージセンサ１１０では、電荷蓄積層２６、不純物層２８、表面シールド層３０のゲート電極２４側の端部が、いずれもゲート電極２４と自己整合的に設けられている。この構造であっても、表面シールド層３０による電位障壁の発生を十分に抑制できる。
【００３１】
（変形例２）
本発明の変形例２によるＣＭＯＳイメージセンサの断面構造の一例を図６に示す。変形例２のＣＭＯＳイメージセンサ１２０では、表面シールド層３０、不純物層２８は、ゲート電極２４と自己整合的に設けられているが、電荷蓄積層２６は、ゲート電極２４から平面的に離間して設けられている。このような構造は、例えば、ゲート側壁（図示せず）をゲート電極２４に設けた後で電荷蓄積層２６を形成することによって作成できる。この構造であっても、表面シールド層３０による電位障壁の発生を十分に抑制できる。
【００３２】
（変形例３）
本発明の変形例３によるＣＭＯＳイメージセンサの断面構造の一例を図７に示す。変形例３のＣＭＯＳイメージセンサ１３０では、表面シールド層３０は、ゲート電極２４と自己整合的に設けられているが、電荷蓄積層２６、不純物層２８は、ゲート電極２４の下方に延在して設けられている。電荷蓄積層２６と不純物層２８の先端部は、図７に示したように同じ位置であっても良いし、不純物層２８がさらに突き出した位置であっても良い。この構造によって、表面シールド層３０による電位障壁の発生を効果的に抑制できる。
【００３３】
（変形例４）
本発明の変形例３によるＣＭＯＳイメージセンサの断面構造の一例を図８に示す。変形例４のＣＭＯＳイメージセンサ１４０では、表面シールド層３０は、ゲート電極２４と自己整合的に設けられているが、電荷蓄積層２６、不純物層２８は、ゲート電極２４の下方に延在して設けられており、しかも不純物層２８は、表面シールド層３０と離間して設けられている。電荷蓄積層２６と不純物層２８の先端部は、図７のように同じ位置であっても良いし、図８に示したように不純物層２８が突き出していても良い。この構造によって、表面シールド層３０による電位障壁の発生を効果的に抑制できると同時に、下記に説明するように不純物層２８と表面シールド層３０との接触によるリーク電流を低減できる。
【００３４】
図９は、不純物層２８と表面シールド層３０との重なりによって発生するリーク電流の影響を示す図である。横軸は、不純物層２８と表面シールド層３０とが重なる幅を示し、負の値は両者が離間していることを示す。縦軸は、図３と同様に、リーク電流指数（リーク電流が所定値以下である素子の割合）を任意スケールで示したものである。すなわち、リーク電流指数が大きいものほど好ましい特性を有する。不純物層２８と表面シールド層３０との重なりがあると、リーク電流指数は、１以下である。しかし、不純物層２８と表面シールド層３０とが離間して設けられると、リーク電流指数は、２以上になる。すなわち、変形例４の構造が、この重なりによるリーク電流を低減するために好ましい構造であることが示されている。
【００３５】
（変形例５）
本発明の変形例５によるＣＭＯＳイメージセンサ１５０の平面図の一例を図１０に示す。通常、固体撮像装置等の半導体装置では、（１００）面を主面とする半導体基板に、長方形又は正方形の半導体装置の一辺が＜０１１＞方向に平行になるように製造される。変形例５のＣＭＯＳイメージセンサ１５０は、半導体装置の一辺が、この＜０１１＞方向と４５°傾斜する＜０１０＞方向に平行になるように配置したものである。このように配置することにより、例えば、パッケージング等によって半導体チップに機械的な歪みが加わった場合に、縦方向と横方向との歪み量の違いによるＣＭＯＳイメージセンサ１５０の特性変動を小さくできる。
【００３６】
（変形例６）
本発明の変形例６によるＣＭＯＳイメージセンサ１６０の平面図の一例を図１１に示す。本変形例のＣＭＯＳイメージセンサ１６０は、電荷蓄積層２６を含む光電変換部に対してゲート電極２４を４５°傾斜するように配置したものである。このように配置することにより、ＣＭＯＳイメージセンサの密な配置が可能になるため、高集積化に適している。本変形例では、光電変換部とゲート電極２４とを４５°傾斜するように配置するだけでよく、例えば、光電変換部の一辺の方向を上記の実施形態のように＜１１０＞方向とし、ゲート電極２４を変形例５のように＜０１０＞方向に設けることができる。あるいは、光電変換部の一辺の方向を変形例５のように＜０１０＞方向とし、ゲート電極２４を上記の実施形態のように＜１１０＞方向に設けることもできる。
【００３７】
以上説明してきたように、表面シールド構造を採用した固体撮像装置、例えば、ＣＭＯＳイメージセンサにおいて、ゲート電極近くで電荷蓄積層と表面シールド層との間に不純物層を設ける。これにより、電荷蓄積層と信号電荷転送のためのチャネルとの間での表面シールド層による電位障壁の発生を抑えて、電荷蓄積層内に蓄積された全ての信号電荷を低い読み出し電圧、すなわち、ゲート電圧によって十分に読み出すことが可能になる。その結果、電荷蓄積層の信号電荷を読み残しなく検出部へ転送することが可能になる。したがって、電荷蓄積層内に蓄積された信号電荷を読み出すための読み出し電圧を低電圧化できる。特に、単一電源による低電圧駆動を要求されるＣＭＯＳイメージセンサに好適である。
【００３８】
しかも、このような構成によれば、電荷蓄積層の表面近傍での表面再結合を制抑するために表面シールド層を設けており、白傷・暗電流の低減の効果も備えている。
【００３９】
上記の実施形態では、ＣＭＯＳイメージセンサに適用した場合を例に説明したが、本発明はこれに限定されることなく、ＣＣＤイメージセンサ等、種々の構造の固体撮像装置に適用することができる。
【００４０】
以上説明してきたように、本発明によって、低電圧駆動を実現しつつ信号電荷の転送効率を向上させた高感度な固体撮像装置を提供することができる。
【００４１】
本発明は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、本発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。
【図面の簡単な説明】
【００４２】
【図１】図１は、本発明の１実施形態による固体撮像装置の一例を説明するために示す画素の一部分の平面図である。
【図２】図２は、本発明の１実施形態による固体撮像装置の断面構造の一例を説明するために示す図であり、図１にＡ−Ａで示した切断線に沿った断面図である。
【図３】図３は、本発明の１実施形態による固体撮像装置の不純物層と素子分離との間の距離とリーク電流の関係を示す図である。
【図４】図４は、本発明の１実施形態による固体撮像装置の信号電荷転送を説明するために示すゲート電極付近のポテンシャル図であり、図４（ａ）は、本実施形態の不純物層を有する場合、図４（ｂ）は、不純物層がない従来構造の場合である。
【図５】図５は、本発明の変形例１による固体撮像装置の断面構造の一例を示す図である。
【図６】図６は、本発明の変形例２による固体撮像装置の断面構造の一例を示す図である。
【図７】図７は、本発明の変形例３による固体撮像装置の断面構造の一例を示す図である。
【図８】図８は、本発明の変形例４による固体撮像装置の断面構造の一例を示す図である。
【図９】図９は、本発明の１実施形態による固体撮像装置において不純物層と表面シールド層との重なりによって発生するリーク電流の影響を示す図である。
【図１０】図１０は、本発明の変形例５による固体撮像装置の一例の画素の一部分を示す平面図である。
【図１１】図１１は、本発明の変形例６による固体撮像装置の一例の画素の一部分を示す平面図である。
【符号の説明】
【００４３】
１０…半導体ウェハ，１２…ｐ＋半導体基板，１４…ｎ型半導体層，１６…素子分離，２２…ゲート絶縁膜，２４…ゲート電極，２６…電荷蓄積層，２８…不純物層，３０…表面シールド層，３２…検出部，３４…ｐ型不純物層。
【図１】
2008124143.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008124143.tif 000008
【図７】
2008124143.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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