(57)【要約】【課題】薄型化と信頼性の向上を図ったＬＧＡ用搭載基板と半導体集積回路装置を提供する。【解決手段】半導体集積回路装置及びそれに用いられるＬＧＡ用搭載基板として、基板コア材の表面にボンディングリードと配線を形成し、上記ボンディングリードを除く部分第１ソルダーレジストを設ける。上記基板コア材の裏面の第２ソルダーレジストにランドとランドの間に裏面を露出させる開口を設ける。上記配線は、上記ランドが形成される第２ソルダーレジストの開口端に対応した表面部に延在する部分を有する。上記基板コア材は、厚みが上記第１と第２のソルダーレジストの厚みの総和より薄くされ、３層ガラスクロスを有する。【選択図】図１
2008078303.tif 000002
【特許請求の範囲】
【請求項１】
基板コア材と、
上記基板コア材の表面に設けられたボンディングリードと、
上記基板コア材の表面に設けられた配線と、
上記基板コア材の表面に設けられ、上記ボンディングリードを除く部分に設けられた第１ソルダーレジストと、
上記基板コア材の裏面に設けられたランドと、
上記基板コア材の裏面に設けられ、上記ランドを除く部分に設けられた第２ソルダーレジストとを備え、
上記基板コア材の裏面は、上記ランドと上記第２ソルダーレジストとの間に露出した部分を有し、
上記配線は、上記ランドが形成される第２ソルダーレジストの開口端に対応した表面部に延在する部分を有し、
上記基板コア材は、厚みが上記第１と第２のソルダーレジストの厚みの総和より薄くされ、３層ガラスクロスを有するＬＧＡ用搭載基板。
【請求項２】
請求項１において、
上記基板コア材は、上記３層ガラスクロスをエポキシ樹脂で固めた３ＰＬＹ硬質絶縁基板であるＬＧＡ用搭載基板。
【請求項３】
請求項２において、
上記基板コア材は、６０μｍ以下であるＬＧＡ用搭載基板。
【請求項４】
基板コア材と、
上記基板コア材の表面に設けられたボンディングリードと、
上記基板コア材の表面に設けられた配線と、
上記基板コア材の表面に設けられ、上記ボンディングリードを除く部分に設けられた第１ソルダーレジストと、
上記基板コア材の裏面に設けられたランドと、
上記基板コア材の裏面に設けられ、上記ランドを除く部分に設けられた第２ソルダーレジストとを備え、
上記基板コア材の裏面は、上記ランドと上記第２ソルダーレジストとの間に露出した部分を有し、
上記配線は、上記ランドが形成される第２ソルダーレジストの開口端に対応した表面部を部分には形成されず、
上記基板コア材は、厚みが上記第１と第２のソルダーレジストの厚みの総和より薄くされ、２層のガラスクロスを有するＬＧＡ用搭載基板。
【請求項５】
請求項４において、
上記基板コア材は、上記２層ガラスクロスをエポキシ樹脂で固めた２ＰＬＹ硬質絶縁基板であるＬＧＡ用搭載基板。
【請求項６】
請求項５において、
上記基板コア材は、６０μｍ以下であるＬＧＡ用搭載基板。
【請求項７】
ＬＧＡ用搭載基板と、
半導体チップと、
モールドレジンとを有し、
上記ＬＧＡ用搭載基板は、
基板コア材と、
上記基板コア材の表面に設けられたボンディングリードと、
上記基板コア材の表面に設けられた配線と、
上記基板コア材の表面に設けられ、上記ボンディングリードを除く部分に設けられた第１ソルダーレジストと、
上記基板コア材の裏面に設けられたランドと、
上記基板コア材の裏面に設けられ、上記ランドを除く部分に設けられた第２ソルダーレジストとを備え、
上記基板コア材の裏面は、上記ランドと上記第２ソルダーレジストとの間に露出した部分を有し、
上記配線は、上記ランドが形成される第２ソルダーレジストの開口端に対応した表面部を延在する部分を有し、
上記基板コア材は、厚みが上記第１と第２のソルダーレジストの厚みの総和より薄くされ、３層ガラスクロスを有し、
上記半導体チップは、
上記搭載基板の表面側に搭載され、
上記半導体チップのボンディングパッドと上記搭載基板のボンディングリードとがボンディングワイヤにより接続され、
上記モールドレジンは、上記搭載基板の表面側の半導体チップを封止し、
上記搭載基板の裏面側のランドには、半田コートが設けられる半導体集積回路装置。
【請求項８】
請求項７において、
上記配線は、上記ボンディングリードと裏面側のランドとの間の電気経路を構成する半導体集積回路装置。
【請求項９】
請求項８において、
上記基板コア材は、上記３層ガラスクロスをエポキシ樹脂で固めた３ＰＬＹ構造の硬質絶縁基板である半導体集積回路装置。
【請求項１０】
請求項９において、
上記基板コア材は、６０μｍ以下である半導体集積回路装置。
【請求項１１】
ＬＧＡ用搭載基板と、
半導体チップと、
モールドレジンとを有し、
上記ＬＧＡ用搭載基板は、
基板コア材と、
上記基板コア材の表面に設けられたボンディングリードと、
上記基板コア材の表面に設けられた配線と、
上記基板コア材の表面に設けられ、上記ボンディングリードを除く部分に設けられた第１ソルダーレジストと、
上記基板コア材の裏面に設けられたランドと、
上記基板コア材の裏面に設けられ、上記ランドを除く部分に設けられた第２ソルダーレジストとを備え、
上記基板コア材の裏面は、上記ランドと上記第２ソルダーレジストとの間に露出した部分を有し、
上記配線は、上記ランドが形成される第２ソルダーレジストの開口端に対応した表面部には形成されず、
上記基板コア材は、厚みが上記第１と第２のソルダーレジストの厚みの総和より薄くされ、２層のガラスクロスを有し、
上記半導体チップは、
上記搭載基板の表面側に搭載され、
上記半導体チップのボンディングパッドと上記搭載基板のボンディングリードとがボンディングワイヤにより接続され、
上記モールドレジンは、上記搭載基板の表面側の半導体チップを封止し、
上記搭載基板の裏面側のランドには、半田コートが設けられる半導体集積回路装置。
【請求項１２】
請求項１１において、
上記配線は、上記ボンディングリードと裏面側のランドとの間の電気経路を構成する半導体集積回路装置。
【請求項１３】
請求項１２において、
上記基板コア材は、上記２層ガラスクロスをエポキシ樹脂で固めた２ＰＬＹ構造の硬質絶縁基板である半導体集積回路装置。
【請求項１４】
請求項１３において、
上記基板コア材は、６０μｍ以下である半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＬＧＡ（Land Grid Array)用搭載基板と半導体集積回路装置に関し、パッケージの薄型化技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
実装基板の熱変形に起因してハンダボールと上記実装基板の導体パターンとの界面でのクラックを未然に防止して実装信頼性向上に向けて、パッケージ側ランドをソルダーレジスト層の開口内に全面的に露出させた「オーバーレジスト型」の半導体パッケージ及び実装基板、ならびにこれらを用いた実装方法として、特開平１１−２９７８８９号公報がある。
【０００３】
ＳＤ（Secure Digital) （ＳＤカード協会で規格化された規格がある）やメモリスティックカード等のメモリカードに組み込まれる半導体装置では、その薄型化が要求されている。メモリカードは、コントローラチップを有する半導体装置とメモリチップを有する半導体装置が組み込まれているものもある。この場合、メモリは容量を増やす必要があるため、メモリチップを多段に積層することがあり、その分パッケージ厚さも厚くなる。したがって、メモリカードに組み込む半導体装置の形態としては、ＢＧＡ（Ball Grid Array)やチップサイズとほぼ同等サイズから成るＣＳＰ（Chip Size Package）より厚さの薄いＬＧＡ（Land Grid Array)の方が有効である。
【０００４】
上記ＢＧＡやＣＳＰは、ランド上に形成されたボール電極を外部端子としてマザーボードに実装する。ボール供給法によって形成された半田ボールにおけるランドの表面から頂点までの高さは、１００μｍより大きくなっており、ＢＧＡ型パッケージやＣＳＰ型パッケージのＪＥＤＥＣ（Joint Electron Device Engineering Council standards）規格を満たしている。これに対し、上記ＬＧＡはランドが外部端子としてマザーボードに実装するため、ボール電極を使用しない分、半導体装置の厚さを薄くすることが可能である。ＬＧＡは、外部端子がランドであるため、その実装強度が低い。ＬＧＡの実装強度を向上させる対策として、各ランドに予め半田をコートして出荷を行う半導体装置がある。
【０００５】
基板のランドと半田の接続強度を向上させるランド構造の技術として、上記特許文献１にも開示されているように、ＮＳＭＤ（Non Solder Mask Defined)と呼ばれる技術が知られている。ＮＳＭＤでは、レジストの開口部にランドの表面、および側面が露出しており、したがって、半田がランドの側面にも回り込むため、ランドと半田の接続強度を高めることができる。この結果、ＬＧＡでは、その実装性を向上させるためには、ランドへの半田コートと、ランド構造としてＮＳＭＤを採用することが好ましい。
【特許文献１】特開平１１−２９７８８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のような背景技術の下において、本願発明者等においては、更なる半導体集積回路装置の薄型化に向けて、半導体チップが搭載される搭載基板自体の薄型化を検討した。搭載基板のコア材を製造しているメーカーからは１００μｍ未満のコア材に対するラインアップとしては、６０μｍ、７０μｍ及び８０μｍがある。そこで、上記６０μｍのコア材を用いて搭載基板を構成し、メモリカードに向けて総厚０．１３ｍｍのＬＧＡ集積回路装置を試作した。
【０００７】
上記ＬＧＡ集積回路装置に対する温度サイクル試験において、全く予期しない不具合が生じることを発見した。従来の１００μｍのコア材を用いたＬＧＡ集積回路装置では、温度サイクル試験においてランドから引き出し配線部分に断線が生じる現象があり、上記配線の引き出し部分に工夫を行うことで解決している。しかしながら、今回のようにコア材を薄型化したＬＧＡ集積回路装置においては、搭載基板の表面側に形成された配線において断線が生じる現象が発生した。
【０００８】
上記不具合が生じたＬＧＡ集積回路装置を、図１３に示している。図１３（Ａ）は、ＬＧＡ集積回路装置の一部部分の断面図であり、図１３（Ｂ）は、その不具合が生じた部分の拡大断面図である。不具合は、ランドを形成するためのソルダーレジストの開口端からコア材の表面側に向かってクラックが生じており、図１４の表面側パターン図に示したように表面側のＣｕ配線を断線させてしまうものである。つまり、薄型コア基板では、前記従前のようにランドからの取り出し配線にはクラック（断線）などは観測されず、上記ソルダーレジスト開口端直上の表層側の配線において断線が生じるものである。そこで、前記図１０に示したと同様な構造をモデルとして、コンピュータシミュレーションによりコア材の厚みが１００μｍのものと６０μｍのものとを比べた結果、６０μｍのものには上記ソルダーレジストの開口端に大きな応力が集中して発生していることが判明した。
【０００９】
この発明の目的は、薄型化と信頼性の向上を図ったＬＧＡ用搭載基板と半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、半導体集積回路装置及びそれに用いられるＬＧＡ用搭載基板として、基板コア材の表面にボンディングリードと配線を形成し、上記ボンディングリードを除く部分第１ソルダーレジストを設ける。上記基板コア材の裏面の第２ソルダーレジストにランドとランドの間に裏面を露出させる開口を設ける。上記配線は、上記ランドが形成される第２ソルダーレジストの開口端に対応した表面部に延在する部分を有する。上記基板コア材は、厚みが上記第１と第２のソルダーレジストの厚みの総和より薄くされ、３層ガラスクロスを有する。
【００１１】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、半導体集積回路装置及びそれに用いられるＬＧＡ用搭載基板として、基板コア材の表面にボンディングリードと配線を形成し、上記ボンディングリードを除く部分第１ソルダーレジストを設ける。上記基板コア材の裏面の第２ソルダーレジストにランドとランドの間に裏面を露出させる開口を設ける。上記配線は、上記ランドが形成される第２ソルダーレジストの開口端に対応した表面部に形成しない。上記基板コア材は、厚みが上記第１と第２のソルダーレジストの厚みの総和より薄くされ、２層ガラスクロスを有する。
【発明の効果】
【００１２】
３層ガラスクロスのコア材では、熱応力に対する強化によりコア材のクラック自体を防止し、２層ガラスクロスのコア材では、コア材にクラックが生じても配線そのものが存在しないから実質的な弊害はなく、いずれもＬＧＡ用搭載基板及び半導体集積回路装置の薄型化と高信頼性を実現できる。
【発明を実施するための最良の形態】
【００１３】
図１には、この発明に係るＬＧＡ用搭載基板の一実施例の一部概略断面図が示されている。この実施例は、配線基板の裏面（実装面）側において、複数のランドが行列配置されており、実装基板に２次実装する際には、ＢＧＡ型やＣＳＰ型の半導体装置のように半田ボールを介して実装するのではなく、例えば半田ペーストを介して実装する、所謂ＬＧＡ構成の半導体集積回路装置に向けられている。ＬＧＡ型の半導体装置の場合、ＢＧＡ型やＣＳＰ型に比べ、半導体装置の実装高さを低減することが可能である。この実施例においては、特に制限されないが、搭載基板（基板、配線基板）のコア材の強化を図るべく３層ガラスクロスが設けられる。つまり、３層ガラスクロスをエポキシ樹脂で固めた３ＰＬＹ硬質絶縁基板が採用される。
【００１４】
図１１には、図１の搭載基板３の一実施例の表面側における平面図が示されている。基板コア材（搭載基板）３の表面側には、例示的に示されているＣｕ（銅）配線２ｂが設けられ、ソルダーレジストにより覆われている。ソルダーレジストには選択的に開口部１が設けられており、かかる開口部１に上記Ｃｕ配線と同様に形成されたボンディングリード２ａが形成される。図１１において、表面側に形成された配線２ｂと、裏面側に形成されたランドのＳＲ開口部２ｅとの位置関係がわかるように○（２ｅ）で記載している。半導体装置の小型化に伴い、使用する搭載基板のサイズも小さくなる中、半導体装置の高機能化、高速化が要求されているため、配線の数も多く、平面的に見た場合、裏面側のランド３ｄを開口するソルダーレジスト（ＳＲ）開口端２ｅと配線２ｂの重なる領域が多数存在し、前記クラックによる断線の危険性を有する。
【００１５】
図１２には、図１の搭載基板３の一実施例の裏面側における平面図が示されている。前記図１１の表面側に形成されたボンディングリード２ａから配線２ｂ及び図１２のスルーホール２ｄを介して、裏面側に形成された引出し配線２ｃと電気的に接続され、引出し配線２ｃの一部がランド３ｄとして形成されている。ランド３ｄを開口するソルダーレジスト（ＳＲ）開口２ｅの径がランド３ｄの面積よりも大きい理由は、ＬＧＡ型の半導体装置の場合、後の工程で、例えば半田ペーストを介してＬＧＡを実装基板に実装するが、半田ペーストの接合強度を向上するために、ランド（ランド領域における配線）３ｄの平面領域だけでなく、ランド（ランド領域における配線）３ｄの側面部にまで半田を濡れさせるために、意図的にソルダーレジス（ＳＲ）開口２ｅの径をランド３ｄのサイズよりも大きくしている。この形状を、ＮＳＭＤ（Non-Solder Mask Defined）構造という。
【００１６】
図１において、コア材としての例えば前記３ＰＬＹ硬質絶縁基板表面と裏面に積層銅が設けられ、特に制限されないが、ハーフエッチングが行われて上記積層銅の厚みが薄くされる。次いで、穴開け加工が行われる。つまり、スルーホールを形成するために基板を貫通するような穴が設けられる。その後に銅メッキ加工が行われる。これにより、上記穴を含んで銅メッキ層が形成される。これらの銅メッキ層の表面は、次のラミネート前処理としての銅表面研磨が行われる。上記基板の表面と裏面にドライフィルムラミネートが行われる。ドライフィルムに対して焼き付けと現像が行われる。
【００１７】
これにより、前記図１１、図１２に示したように表面側では配線部や前記配線部の一部からなるボンディングリード、裏面側では引き出し配線部（図示しない）や前記引出し配線部の一部からなるランドを除いた部分のドライフィルムが除去される。ここで、基板の表面側の配線部と裏面側の引出し配線部は、スルーホール内に形成された銅めっき層（スルーホール配線）を介して電気的に接続されている。上記ドライフィルムをマスクとするエッチングが行われて上記積層銅が選択的に除去される。そして、ドライフィルムの剥離が行われ、基板の表面及び裏面にソルダーレジスト（絶縁膜）が印刷される。この印刷には、上記開口が設けられる。図１においては、上記スルーホールが直接に本発明に関係しないことから省略されている。
【００１８】
コア材として３ＰＬＹ硬質絶縁基板を用いる理由は、次の通りである。前記図１３や図１４に示したＬＧＡ集積回路装置では、２層ガラスクロスをエポキシ樹脂で固めた２ＰＬＹ硬質絶縁基板を用いたものであり、前記６０μｍの厚みのコア材では上記ソルダーレジストの開口端に大きな応力が集中してクラックが発生したものと考えられる。そこで、このようなクラックの発生を防止するためには、上記厚みを維持するならコア材自体の強化を図る必要があり、上記のように３層ガラスクロスを用いるものである。
【００１９】
上記ソルダーレジストは、前記のように印刷により形成されるものであり、搭載基板の表面を均一化にする必要がある。このため、ソルダーレジストの厚みｄ１、ｄ２は３０μｍないし４０μｍを維持する必要がある。そして、このソルダーレジストは、上記コア材に熱応力を発生させる原因の一つとなっている。搭載基板の表面の大半は、後述するように半導体チップがダイボンド材で貼り付けられている。このため、上記ソルダーレジストを含めて表面側が熱応力に対してある意味で強化されている。これに対して、裏面側ではソルダーレジストとコア材の熱膨張係数の相違による熱応力が直接的に加わり、前記のようにクラックが生じるものである。
【００２０】
本願発明者においては、上記ソルダーレジストの開口端に大きな応力が集中してクラックが発生する上記コア材の厚みｄ３としては、ソルダーレジストの厚みと関連付けて定義することができることを発見した。つまり、ソルダーレジストの総厚み（ｄ１＋ｄ２＝６０〜８０μｍ）は、前記のように限界にあるので、それ以下の薄いコア材（ｄ３≦ｄ１＋ｄ２）を用いるときに、上記２層ガラスクロスをエポキシ樹脂で固めた２ＰＬＹ硬質絶縁基板では、ソルダーレジスト側が相対的に強くなり、コア材側に前記クラックが発生する確率が非常に高いことを見つけ出した。そのため、上記ｄ３≦ｄ１＋ｄ２のような関係にある搭載基板を用いるときには、コア材としてコア材として３ＰＬＹ硬質絶縁基板を用いるようにするものである。これにより、６０μｍ程度の薄型化してもランドに対応したソルダーレジストの開口端にクラックが生じることがなく、表面側に配線が存在しても断線が生じない。このようにクラックが生じないことは、図１のような構造をモデルとしたコンピュータシミュレーションにより確認されている。
【００２１】
図２には、上記グラスクロスを説明するための平面図が示され、図３には、その断面図が示されている。縦横に薄いガラス繊維を編み込んでクロス状にされる。３層ガラスクロスでは、上記図２、図３で示したようなガラスクロスが３層にされるものであり、前記のようにエポキシ樹脂で固められて３ＰＬＹ硬質絶縁基板が形成される。
【００２２】
図４ないし図７に、前記図１に示した搭載基板を用いた半導体集積回路装置のパッケージ組み立て方法を説明するための一実施例の工程断面図が示されている。図４ないし図６において、搭載基板のコア材のガラスクロスについては代表として１層分が例示的に示さ示されている。
【００２３】
図４では、前記図１に示した搭載基板が用意される。この搭載基板は、特に制限されないが、ＭＡＰ（Mold Array Package) つまり一括モールド技術に向けられた複数の半導体チップが搭載されるよう形成される。この搭載基板に複数の半導体チップのダイボンディングが行われる。同図には、代表として２個の半導体集積回路装置に対応した部分が例示的に示されている。前記半導体チップ搭載部に液状のエキシポ系樹脂かからなるペースト等からなるダイボンド材で半導体チップが接着される。この実施例は、特に制限されないが、フラッシュメモリに向けられており、記憶容量の増大化のためにチップ１とチップ２の２つが積層構造に搭載される。つまり、搭載基板の主面上にダイボンド材を介して１段目のチップ１を搭載する。続いて、１段目のチップ１上に、ダイボンド材を介して２段目のチップ２を搭載する。
【００２４】
図５では、ワイヤボンディングが行われる。すなわち、半導体チップの複数のボンディングパッドとそれに対応した搭載基板の表面側に設けられた複数のボンディングリード（ワイヤ接続ランド）とがＡｕ（金）線等からなるＡｕワイヤにより順次に接続される。つまり、１段目のチップ１と搭載基板のボンディング用電極であるリードとをＡｕワイヤによって電気的に接続し、さらに、２段目のチップ２と搭載基板のボンディングリードとをＡｕワイヤによって電気的に接続する。
【００２５】
図６では、上記複数の半導体チップが一体的にレジン等の樹脂によりモールドされる。ここで、図７との関係を明確にするために半導体集積回路装置は記号７とし、モールドレジンは記号６とし、搭載基板は記号３とし、ランドは記号３ｄとし、ソルダーレジストは記号３ｆとされる。
【００２６】
図７では、ベーク処理が行われ後に上記搭載基板が裏返しにされて裏面側に半田コートが形成される。つまり、図７のモールド完では、前記のようにしてモールド完成した上記搭載基板が裏返しにされる。次の半田印刷では、各ランド３ｄに半田の印刷が行われる。すなわち、半田印刷方法により、搭載基板３の裏面３ｂの各ランド３ｄ上に半田を印刷で形成する。その際、搭載基板３の主面３ａ上に印刷マスク１３が配置される。この時、印刷マスク１３の開口部１３ａは、ランド３ｄの位置を合わせて配置される。その後、印刷マスク１３上でスキージ１４によって半田ペースト１５を各ランド３ｄ上に塗布する。つまり、スキージ１４によって半田ペースト１５を印刷マスク１３の開口部１３ａに埋め込んで各ランド３ｄ上に半田ペースト１５が塗布される。これにより、図７の半田印刷完に示すように半田印刷が終了する。熱処理により熱処理を行って各ランド３ｄ上に半田コート５が形成される。そして、図面では省略されているが、前記一括モールド技術ではダイシングによって個々の半導体集積回路装置の分離が行われる。
【００２７】
図８及び図９には、この発明に係るＬＧＡ集積回路装置が搭載されるカード型電子装置の一例であるメモリカード８の構造の説明図が示されている。カード用基板９の表面側には２つのＬＧＡ７が実装されており、一方、裏面側には、制御用のパッケージであるＣＳＰ（Chip Size Package)１０が実装されている。ここで、ＬＧＡ７は半導体チップ１が積層された構造であるため、メモリカード８のカード用基板９の裏面側に搭載されるＣＳＰ１０よりも半導体装置の厚さは高くなる。そのため、メモリ用の半導体チップ１が積層される半導体装置にはＬＧＡ型パッケージを採用することが好ましい。表面側の２つのＬＧＡ７と裏面側のＣＳＰ１０は、それぞれ表面側のケース１１と裏面側のケース１１とによって覆われている。さらに、図９に示すように、カード用基板９の裏面側に設けられた複数の外部端子１２が、裏面側のケース１１の開口部１１ａに露出している。このようなカード型電子装置では、薄型化が進められており、この発明に係るＬＧＡ７の薄型化と高信頼性は、かかるカード型電子装置に搭載されるものとして好適なものとなる。
【００２８】
図１０には、この発明に係るＬＧＡ用搭載基板の他の一実施例の一部概略断面図が示されている。この実施例でも、ＬＧＡ構成の半導体集積回路装置に向けられている。この実施例においては、搭載基板としては薄型化が容易で低コスト化のために２層ガラスクロスが設けられる。つまり、２層ガラスクロスをエポキシ樹脂で固めた２ＰＬＹ硬質絶縁基板が採用される。基板コア材の表面側には、例示的に示されているＣｕ（銅）配線が設けられ、ソルダーレジストにより覆われている。ソルダーレジストには選択的に開口部が設けられており、かかる開口部に上記Ｃｕ配線と同様に形成されたボンディングリードが形成される。
【００２９】
前記図１４に示したパターン図に重要なヒントが示されている。前記のような６０μｍのように薄型化された２ＰＬＹ硬質絶縁基板コア材を用いた場合には、コア材にクラックが生じることが判明している。クラックには、クラック１とクラック２のように２箇所が存在するが、クラック１は表面側にＣｕ配線が設けられており、かかるＣｕ配線を断線させてしまうという不具合が生じる。これに対して、クラック２では、Ｃｕ配線が形成されない部分に発生しており、それ自体には何等問題がない。
【００３０】
図１０の実施例では、上記のように薄型化と低コスト化の両立を図るために２層ガラスクロスを用いたときに生じるクラックによって何等不具合が生じないような工夫がなされている。つまり、搭載基板の表面側には、上記裏面側のランドが形成される第２ソルダーレジストの開口端に対応した部分にはＣｕ配線を形成しないようにするものである。これにより、仮にクラックが発生しても、それ自体では半導体集積回路装置として何等の不具合も生じさせることがなく、これにより、６０μｍ程度の薄型化してもランドに対応したソルダーレジストの開口端にクラックが生じても実害がなく、ＬＧＡ用搭載基板及び半導体集積回路装置の薄型化と高信頼性を実現できる。しかしながら、この実施例の場合、配線基板上に搭載する半導体チップの電極数が少ないもの、すなわち、搭載基板の平面サイズに対し配線の引き回しに余裕がある場合に限るものである。そのため、半導体装置の高速化や高機能化に伴い、電極の数が相対的に多く、半導体装置の小型化も同時に要求される場合には、搭載基板の平面サイズに対して、図１０に示すように、第２ソルダーレジスとの開口端に対応した部分を迂回するようにＣｕ配線を引き回すことが困難であるので、図１の実施例のように３ＰＬＹ硬質絶縁基板を採用すればよい。
【００３１】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、ソルダーレジストは、前記のように印刷法により形成するものの他、薄いシート状のものを張り付けるようにするものであってよい。ＬＧＡ集積回路装置は、前記ＭＡＰつまり一括モールド技術によるものの他に個別モールド技術によるものであってもよい。この発明は、ＬＧＡ用搭載基板及びそれを用いた半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
【００３２】
【図１】この発明に係るＬＧＡ用搭載基板の一実施例を示す一部概略断面図である。
【図２】図１のグラスクロスを説明するための平面図である。
【図３】図１のグラスクロスを説明するための断面図である。
【図４】図１に示した搭載基板を用いた半導体集積回路装置のパッケージ組み立て方法を説明するための一実施例の一部工程断面図である。
【図５】図１に示した搭載基板を用いた半導体集積回路装置のパッケージ組み立て方法を説明するための一実施例の一部工程断面図である。
【図６】図１に示した搭載基板を用いた半導体集積回路装置のパッケージ組み立て方法を説明するための一実施例の一部工程断面図である。
【図７】図１に示した搭載基板を用いた半導体集積回路装置のパッケージ組み立て方法を説明するための一実施例の一部工程断面図である。
【図８】この発明に係るＬＧＡ集積回路装置が搭載されるカード型電子装置の一例であるメモリカードの構造説明図である。
【図９】図８のメモリカードの断面図である。
【図１０】この発明に係るＬＧＡ用搭載基板の他の一実施例を示す一部概略断面図である。
【図１１】図１の搭載基板の表面側における平面図である。
【図１２】図１の搭載基板の裏面側における平面図である。
【図１３】この発明に先立って検証された不具合が生じたＬＧＡ集積回路装置一部部分の断面図である。
【図１４】図１３図の不具合部の表面側パターン図である。
【符号の説明】
【００３３】
１…ソルダーレジスト開口、２ａ…ボンディングリード、２ｂ…配線、２ｃ…引出し線、２ｄ…スルーホール、２ｅ…ＳＲ開口部、３…搭載基板（配線基板）、３ｄ…ランド、３ｆ…ソルダーレジスト、５…半田コート、６…モールドレジン、７…ＬＧＡ集積回路装置、８…メモリカード（カード型電子装置）、９…カード用基板、１０…ＣＳＰ、１１…ケース、１１ａ…開口部、１２…外部端子１３…印刷マスク、１４…スキージ、１５…半田ペースト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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