(57)【要約】【課題】動作速度を低下させることなく、信号差を増大させることができ、かつ容易に製造することができる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板１０と、半導体基板上に設けられた埋込み絶縁膜２０と、埋込み絶縁膜上に設けられた半導体層３０と、半導体層内に形成されたＮ型のソース層４０と、半導体層内に形成されたＮ型のドレイン層５０と、ソース層とドレイン層との間の半導体層に設けられ、電気的に浮遊状態であり、多数キャリアの蓄積状態によってデータを保持するボディ領域６０と、ボディ領域上に設けられたゲート絶縁膜７０と、ゲート絶縁膜上に設けられたゲート電極８０と、ドレイン層の下にある半導体バルクの表面に設けられたＰ型の拡散層９０とを備え、ボディ領域の下にある半導体バルクの表面はＮ型のままであることを特徴とする。【選択図】図２
2008124302.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた埋込み絶縁膜と、
前記埋込み絶縁膜上に設けられた半導体層と、
前記半導体層内に形成されたN型のソース層と、
前記半導体層内に形成されたN型のドレイン層と、
前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、電気的に浮遊状態であり、多数キャリアの蓄積状態によってデータを保持するボディ領域と、
前記ボディ領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ドレイン層の下にある前記半導体基板の表面に設けられたＰ型の拡散層とを備え、
前記ボディ領域の下にある前記半導体基板の表面はＮ型であることを特徴とする半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられた埋込み絶縁膜と、
前記埋込み絶縁膜上に設けられた半導体層と、
前記半導体層内に形成されたＮ型のソース層と、
前記半導体層内に形成されたＮ型のドレイン層と、
前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、電気的に浮遊状態であり、多数キャリアの蓄積状態によってデータを保持するボディ領域と、
前記ボディ領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ドレイン層の下にある前記半導体基板の表面に設けられ、前記半導体基板よりも不純物濃度の低いＰ型の拡散層とを備え、
前記ボディ領域の下にある前記半導体基板の表面は前記半導体基板と同じ不純物濃度であることを特徴とする半導体記憶装置。
【請求項３】
前記拡散層は、前記ソース層および前記ドレイン層の両方の下にある前記半導体基板の表面に設けられていることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記ソース層に接続され、前記ゲート電極と平行に延伸するソース線と、
前記ゲート電極および前記ソース線に対して直交するように延伸するビット線と、
をさらに備え、
前記拡散層は、前記ゲート電極および前記ソース線に平行に延伸するように設けられていることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項５】
半導体基板、該半導体基板上に設けられた埋込み絶縁膜、および、該埋込み絶縁膜上に設けられた半導体層を含む半導体基板を準備し、
前記半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極材料を堆積し、
前記ゲート電極材料上にマスク材料を堆積し、
前記マスク材料をゲート電極パターンに加工し、
前記マスク材料をマスクとして用いて前記ゲート電極材料をエッチングすることによってゲート電極を形成し、
前記マスク材料または前記ゲート電極をマスクとして用いて不純物を前記半導体基板の表面に注入することによって拡散層を前記半導体基板内に自己整合的に形成し、
前記ゲート電極をマスクとして用いて、前記拡散層の不純物とは逆導電型の不純物を前記半導体層に注入することによってソース層およびドレイン層を前記半導体層内に自己整合的に形成することを具備した半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディ領域ともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディ領域に蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。
【０００３】
ＦＢＣメモリでは、データ“０”とデータ“１”との信号差を大きくするために、ボディ−基板間の容量は大きいほど良い。従って、データ“０”とデータ“１”との信号差の観点からは、ＢＯＸ(Buried Oxide)層を薄くすることが好ましい。
【０００４】
しかしながら、 ＢＯＸ層が薄くなると、ソース−基板間の容量およびドレイン−基板間の容量も大きくなる。このため、ビット線容量が実質的に増大するので、ドレイン層の電位を上昇させる時間が長期化し、その結果、ＦＢＣメモリのオン／オフ動作の速度が遅くなるという問題が生じる。
【０００５】
これに対し、ボディ領域の底部が支持基板側に凸状に張り出している構造が、特許文献１に開示されている。しかし、この構造の製造工程は複雑となるため、コスト高になるという問題点があった。
【特許文献１】特開２００３−１６８８０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
動作速度を低下させることなく、信号差を増大させることができ、かつ容易に製造することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明による実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板上に設けられた埋込み絶縁膜と、前記埋込み絶縁膜上に設けられた半導体層と、前記半導体層内に形成されたN型のソース層と、前記半導体層内に形成されたN型のドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、電気的に浮遊状態であり、多数キャリアの蓄積状態によってデータを保持するボディ領域と、前記ボディ領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ドレイン層の下にある前記半導体基板の表面に設けられたＰ型の拡散層とを備え、前記ボディ領域の下にある前記半導体基板の表面はＮ型であることを特徴とする。
【０００８】
本発明による実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板上に設けられた埋込み絶縁膜と、前記埋込み絶縁膜上に設けられた半導体層と、前記半導体層内に形成されたＮ型のソース層と、前記半導体層内に形成されたＮ型のドレイン層と、前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、電気的に浮遊状態であり、多数キャリアの蓄積状態によってデータを保持するボディ領域と、前記ボディ領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ドレイン層の下にある前記半導体基板の表面に設けられ、前記半導体基板よりも不純物濃度の低いＰ型の拡散層とを備え、前記ボディ領域の下にある前記半導体基板の表面は前記半導体基板と同じ不純物濃度であることを特徴とする。
【０００９】
本発明による実施形態に従った半導体記憶装置の製造方法は、半導体基板、該半導体基板上に設けられた埋込み絶縁膜、および、該埋込み絶縁膜上に設けられた半導体層を含む半導体基板を準備し、前記半導体層上にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極材料を堆積し、前記ゲート電極材料上にマスク材料を堆積し、前記マスク材料をゲート電極パターンに加工し、前記マスク材料をマスクとして用いて前記ゲート電極材料をエッチングすることによってゲート電極を形成し、前記マスク材料または前記ゲート電極をマスクとして用いて不純物を前記半導体基板の表面に注入することによって拡散層を前記半導体基板内に自己整合的に形成し、前記ゲート電極をマスクとして用いて、前記拡散層の不純物とは逆導電型の不純物を前記半導体層に注入することによってソース層およびドレイン層を前記半導体層内に自己整合的に形成することを具備した。
【発明の効果】
【００１０】
本発明による半導体記憶装置は、動作速度を低下させることなく、信号差を増大させることができ、かつ、容易に製造することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１２】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリ装置１００の平面図である。図１では、ゲート電極より上層は、省略されている。アクティブエリアＡＡと素子分離としてのＳＴＩ（Shallow Trench Isolation）が交互にストライプ状に形成されている。ゲート電極８０（ワード線ＷＬ）は、アクティブエリアＡＡの隣接方向（アクティブエリアＡＡの延伸方向に対して直交する方向）へ延伸している。ゲート電極８０の両側のアクティブエリアＡＡは、ソース領域およびドレイン領域である。隣り合うゲート電極８０間のシリコン基板（図２参照）には、容量調節層９０が設けられている。容量調節層９０は、ゲート電極８０に沿って平行に延伸するように設けられている。
【００１３】
図２は、図１の２−２線（アクティブエリアＡＡの延伸方向）に沿った断面図である。ＦＢＣメモリ１００は、Ｎ型のシリコン基板またはＮ型プレート（以下、Ｎ基板）１０と、Ｎ基板１０上に設けられたＢＯＸ層２０と、ＢＯＸ層２０上に設けられたＳＯＩ層３０とを含むＳＯＩ基板に形成されている。ＦＢＣメモリ１００は、ＳＯＩ層３０内に形成されたＮ型のソース層４０と、ＳＯＩ層３０内に形成されたＮ型のドレイン層５０と、ソース層４０とドレイン層５０との間のＳＯＩ層３０内に設けられたボディ領域６０と、ボディ領域６０上に設けられたゲート絶縁膜７０と、ゲート絶縁膜７０上に設けられたゲート電極８０とを備えている。ボディ領域６０は、Ｐ型の半導体またはイントリンシックな半導体であり、ソース層４０、ドレイン層５０、ゲート絶縁膜７０、ＢＯＳ層２０およびＳＴＩに取り囲まれている。これにより、ボディ領域６０は、電気的に浮遊状態であり、多数キャリアの蓄積状態によってデータを保持することができる。
【００１４】
ソース層４０およびドレイン層５０の表面にはシリサイド層１１０が設けられ、ゲート電極８０の上面上にはシリサイド層１２０が設けられている。これにより、ソース層４０およびドレイン層５０へのコンタクト抵抗、並びに、ゲート抵抗が低くなる。
【００１５】
ゲート電極８０の両側面には、側壁膜１３０が設けられている。さらに、シリサイド層１２０および側壁膜１３０を被覆するようにライナ層１４０が形成されている。ライナ層１４０上には層間絶縁膜１５０が設けられている。
【００１６】
ソース線ＳＬは、コンタクトプラグＣＰを介してソース層４０に接続されている。ソース線ＳＬは、ゲート電極８０に沿って平行に延伸している。ビット線ＢＬは、コンタクトプラグを介してドレイン層５０に接続されている。ビット線ＢＬは、ゲート電極８０およびソース線ＳＬに対して直交するように延伸している。
【００１７】
さらに、ＦＢＣメモリ１００は、Ｐ型の容量調節層９０を備えている。容量調節層９０は、ソース層４０およびドレイン層５０の直下にあるＮ基板１０の表面に設けられている。容量調節層９０は、ソース線ＳＬおよびビット線ＢＬの容量を調節するために設けられている。一方、ボディ領域６０の直下にあるＮ基板１０の表面は、容量調節層９０が設けられていないので、Ｎ型のままである。例えば、Ｎ基板１０の不純物濃度は約１×１０１５／ｃｍ−３であり、容量調節層９０の不純物濃度は約１×１０１５〜１×１０１６／ｃｍ−３である。
【００１８】
図３は、図１の３−３線に沿った（ゲート電極８０に沿った）断面図である。ゲート電極８０（ワード線ＷＬ）の下のボディ領域６０は、ＳＴＩによって分離されている。ボディ領域６０の直下には、Ｐ型容量調節層９０が無く、Ｎ型基板１０がＢＯＸ層２０を介して設けられている。
【００１９】
図４は、図１の４−４線に沿った断面図である。４−４線は、ドレイン層５０の隣接方向に延びる線である。ドレイン層５０の直下にはＰ型容量調節層９０がＢＯＸ層２０を介して設けられている。容量調節層９０は、ドレイン層５０の隣接方向に延びている。容量調節層９０は、図１の破線で示したように、隣り合うゲート電極８０間にゲート電極８０に沿って導入されている。
【００２０】
本実施形態によるＦＢＣはＮ型ＦＥＴで構成されている。ＦＢＣメモリは、ボディ領域６０内の多数キャリアの数によってデータを記憶することができる。例えば、メモリセルがＮ型ＦＥＴである場合、ボディ領域６０に蓄積されたホールが多い状態をデータ“１”とし、ホールが少ない状態をデータ“０”と定義する。
【００２１】
データ“１”をメモリセルに書き込むためには、メモリセルを飽和状態で動作させる。例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。ソースはグランドＧＮＤ（０Ｖ）である。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディ領域６０に蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は平衡状態に達する。このボディ電圧は、約０．７Ｖである。
【００２２】
データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ビット線ＢＬの電位を−１．５Ｖに低下させる。この動作により、ボディ５０−ドレイン４０間のｐｎ接合が大きく順方向にバイアスされる。ボディ５０に蓄積されていたホールはドレイン４０へ排出され、データ“０”がメモリセルに記憶される。
【００２３】
データの読出し動作では、ワード線ＷＬをデータ書込み時と同様に活性にするが、ビット線ＢＬをデータ“１”の書込み時と比べて低く設定する。例えば、ワード線ＷＬを１．５Ｖとし、ビット線ＢＬを０．２Ｖにする。メモリセルＭＣを線形領域で動作させる。データ“０”を記憶するメモリセルとデータ“１”を記憶するメモリセルＭＣとは、ボディ領域６０に蓄積されたホール数の違いにより、メモリセルの閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“１”とデータ“０”とを識別する。読み出し時にビット線ＢＬを低電圧にする理由は、ビット線ＢＬの電圧を高くしてメモリセルを飽和状態にバイアスしてしまうと、データ“０”を読み出す場合にインパクトイオン化によりデータ“０”がデータ“１”に変化してしまうからである。
【００２４】
通常、Ｎ基板１０には、ソース電圧、ビット電圧およびゲート電圧のいずれよりも低い負の定電位（例えば、−３Ｖ）が印加されている。従って、Ｐ型容量調節層９０の表面から空乏層が発生し、ドレイン−基板間の容量およびソース−基板間の容量が低減する。即ち、ソース層４０およびドレイン層５０の下のＮ基板１０表面のみにソース層４０およびドレイン層５０と逆導電型の容量調節層９０を設けることによって、ＢＯＸ層２０の膜厚を変えることなく、ソース線ＳＬおよびビット線ＢＬの実質的な容量を低減することができる。その結果、データ書込み、データ読出し等の動作速度が速くなる。また、ＢＯＸ層２０の膜厚を薄くした場合には、データ書込み、データ読出し等の動作速度の低下を抑制することができる。
【００２５】
一方、ボディ領域６０の下には、容量調節層９０が無く、Ｎ基板１０がそのまま存在する。よって、ボディ領域６０の下には、空乏層が発生しない。即ち、ボディ−基板間の容量は低下せず、データ“０”とデータ“１”との信号差（電圧差）が低下しない。換言すると、ＢＯＸ層２０の膜厚を薄くした場合、その分だけ信号差を大きくすることができる。
【００２６】
次に、本実施形態よるＦＢＣメモリの製造方法を説明する。
【００２７】
図５〜図９は、本実施形態によるＦＢＣメモリ１００の製造方法を示す断面図である。尚、図５から図７は、図１の３−３線に沿った（ゲート電極８０に沿った）断面に相当する。まず、Ｎ基板１０、Ｎ基板１０上に設けられたＢＯＸ層２０、および、ＢＯＸ層２０上に設けられたＳＯＩ層３０を含むＳＯＩ基板を準備する。Ｎ基板１０は、Ｎ型のバルク基板またはプレートである。ＳＯＩ層３０は、Ｐ型半導体または真性半導体である。次に、リソグラフィ技術およびＲＩＥを用いて、図１に示したＳＴＩ領域（素子分離領域）にあるＳＯＩ層３０をエッチングする。これにより、図５に示すように、アクティブエリアＡＡのＳＯＩ層３０が残存し、アクティブエリアＡＡ間にＳＴＩ用のトレンチ３２が形成される。尚、基板１０がプレートである場合、そのプレートはアクティブエリアＡＡの形成後に形成されてもよい。
【００２８】
次に、図６に示すようにトレンチ３２に絶縁膜（例えば、シリコン酸化膜）を充填することによってＳＴＩを形成する。次に、ＳＯＩ層３０（ボディ領域６０）上にゲート絶縁膜７０を形成する。ゲート絶縁膜７０は、例えば、ＳＯＩ層３０を熱酸化することによって形成される。
【００２９】
次に、図７に示すように、ゲート絶縁膜７０上にゲート電極材料８１を堆積し、さらに、ゲート電極材料８１上にマスク材料８５を堆積する。ゲート電極材料８１は、例えば、ポリシリコンであり、マスク材料８５は、例えば、フォトレジスト、シリコン酸化膜またはシリコン窒化膜である。
【００３０】
次に、マスク材料８５を、図１に示すゲート電極８０のパターンに加工する。さらに、加工後のマスク材料８５をマスクとして用いて、ゲート電極材料８１をＲＩＥでエッチングする。これにより、図８に示すようにゲート電極８０が形成される。尚、図８は、図７または図１の２−２線に沿った断面に相当する。
【００３１】
次に、マスク材料８５またはゲート電極８０をマスクとして用いてＰ型不純物（例えば、ボロン）をＮ基板１０の表面に注入する。このとき、Ｐ型不純物は、マスク材料８５またはゲート電極８０をマスクとして自己整合的に注入されるので、Ｐ型不純物は、ボディ形成領域の下のＮ基板１０には注入されない。この注入工程での加速エネルギーは、不純物の飛程がＮ基板１０の表面または表面よりも若干下になるように調節される。
【００３２】
次に、図９に示すようにマスク材料８５を除去した後、Ｐ型不純物を拡散させるためにアニールを行なう。これにより、ゲート電極８０の直下を除く、Ｎ基板１０の表面にＰ型容量調節層９０が自己整合的に形成される。
【００３３】
次に、ゲート電極８０をマスクとして用いて、Ｐ型容量調節層９０の不純物とは逆導電型の不純物（例えば、燐または砒素）をＳＯＩ層３０に注入する。これによって、図２に示すソース層４０およびドレイン層５０をＳＯＩ層３０内に自己整合的に形成する。ソース層４０およびドレイン層５０の形成によって、ボディ領域６０がＳＯＩ層３０内において規定される。
【００３４】
その後、公知の方法を用いて、シリサイド層１１０、１２０、コンタクトプラグ、ソース線ＳＬ、ビット線ＢＬを形成することによってＦＢＣメモリ１００が完成する。尚、ソース層４０およびドレイン層５０の形成前に、必要に応じてエクステンション層（図示せず）を形成してもよい。エクステンション層は、ソース層４０およびドレイン層５０に隣接して形成され、ソース層４０およびドレイン層５０と同導電型である。
【００３５】
ＳＯＩ層３０の厚さおよびＢＯＸ層２０の厚さの和に比べてゲート電極８０の厚さが厚い場合、本実施形態の容量調節層９０の形成工程において、ゲート電極８０のみをマスクとして用いて、Ｐ型不純物をＮ基板１０へイオン注入してもよい。
【００３６】
本実施形態による製造方法では、通常のＦＢＣメモリの製造工程に対して、容量調節層９０の形成工程として、イオン注入工程およびアニール工程を追加するだけで足りる。さらに、容量調節層９０は、ゲート電極８０のパターンを用いて自己整合的に形成される。即ち、容量調節層９０の形成にはリソグラフィ工程およびエッチング工程は不要である。従って、本実施形態による製造方法は、特許文献１の製造方法に比べて格段に簡単であり、コストを低廉にすることができる。
【００３７】
容量調節層９０をより広く拡散させるために、ゲート電極８０の形成後、容量調節層９０のイオン注入工程、エクステンション層のイオン注入工程、ソース・ドレイン層のイオン注入工程の順に実施されることが好ましい。
【００３８】
ソース層４０の下に設けられた容量調節層９０は、ソース線ＳＬの実質的な容量を低下させることができる。これにより、ソース電圧を動作させる場合に、メモリセルの動作速度を向上させる効果を与える。ソース電圧が固定されている場合には、図１５に示すように、容量調節層９０は、ドレイン層５０の下にのみ設けられ、ソース層４０の下には設けなくともよい。図１５のような形態であっても、ビット線ＢＬの容量を実質的に低下させることができるので、第１の実施形態の効果は失われない。
【００３９】
（第２の実施形態）
図１０は、本発明に係る実施形態に従ったＦＢＣメモリ２００の断面図である。ＦＢＣメモリ２０は、シリコン基板またはプレート１０の導電型がＰ型であり（以下、Ｐ基板という）、ソース層４０およびドレイン層５０の逆導電型であり、容量調節層９０と同一導電型である。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。容量調節層９０は、Ｐ基板１０と同じＰ型であるが、容量調節層９０の不純物濃度は、Ｐ基板１０のそれよりも低い。例えば、Ｐ基板１０の不純物濃度は約１×１０１７／ｃｍ−３であり、容量調節層９０の不純物濃度は約１×１０１６／ｃｍ−３である。また、ボディ領域６０の直下にあるＰ基板１０の表面の不純物濃度は、他のＰ基板１０の部分の不純物濃度と同じである。
【００４０】
第２の実施形態によれば、容量調節層９０の不純物濃度は、Ｐ基板１０のそれよりも低い。従って、メモリセルの動作時に、容量調節層９０の表面から空乏層が発生し、ドレイン−基板間の容量およびソース−基板間の容量が低減する。即ち、ソース層４０およびドレイン層５０の下のバルク基板１０表面のみにソース層４０およびドレイン層５０と逆導電型の容量調節層９０を設けることによって、ＢＯＸ層２０の膜厚を変えることなく、ソース線ＳＬおよびビット線ＢＬの実質的な容量を低減することができる。その結果、第２の実施形態は、第１の実施形態の効果を得ることができる。
【００４１】
また、第２の実施形態によるＦＢＣメモリの製造方法では、Ｐ基板１０がＰ型バルク基板またはＰ型プレートである点、および、容量調節層９０の形成工程において、ゲート電極８０およびマスク材料８５をマスクとして用いてＮ型不純物を自己整合的に注入する点で第１の実施形態による製造方法と異なる。第２の実施形態による製造方法の他の工程は、第１の実施形態による製造方法と同様でよい。
【００４２】
容量調節層９０の形成工程において注入されるＮ型不純物は、例えば、燐または砒素である。その濃度は、Ｐ基板１０の不純物濃度が約１×１０１７／ｃｍ−３である場合、約１×１０１２／ｃｍ−２である。
【００４３】
第２の実施形態において、ＳＯＩ層３０の厚さおよびＢＯＸ層２０の厚さの和に比べてゲート電極８０の厚さが厚い場合、本実施形態の容量調節層９０の形成工程において、ゲート電極８０のみをマスクとして用いて、N型不純物をＰ基板１０へイオン注入してもよい。
【００４４】
第２の実施形態による製造方法も、通常のＦＢＣメモリの製造工程に対して、容量調節層９０の形成工程として、イオン注入工程およびアニール工程を追加するだけで足りる。また、容量調節層９０は、ゲート電極８０のパターンを用いて自己整合的に形成される。従って、第２の実施形態による製造方法は、第１の実施形態と同様に、特許文献１の製造方法に比べて格段に簡単であり、コストを低廉にすることができる。
【００４５】
ソース層４０の下に設けられた容量調節層９０は、ソース線ＳＬの実質的な容量を低下させることができる。これにより、ソース電圧を動作させる場合に、メモリセルの動作速度を向上させる効果を与える。ソース電圧が固定されている場合には、第１の実施形態と同様に、容量調節層９０は、ドレイン層５０の下にのみ設けられ、ソース層４０の下には設けなくともよい。このような形態であっても、ビット線ＢＬの容量を実質的に低下させることができるので、第２の実施形態の効果は失われない。
【００４６】
（第３の実施形態）
図１１は、本発明に係る第３の実施形態に従ったＦＢＣメモリ３００の平面図である。図１１では、ゲート電極より上層は、省略されている。第３の実施形態では、アクティブエリアＡＡが隣接するゲート電極８０において半ピッチずつずれており、千鳥状にアイランド形状に形成されている。アクティブエリアＡＡの各アイランドに１つのメモリセルが形成される。第３の実施形態の他の構成は、第１の実施形態と同様でよい。
【００４７】
図１２は、図１１の１２−１２線に沿った断面図である。図１３は、図１１の１３−１３線に沿った断面図である。図１４は、図１１の１４−１４線に沿った断面図である。アクティブエリアＡＡが隣接するゲート電極８０において半ピッチずつずれているので、隣接するメモリセルは、ソース層４０およびドレイン層５０を共有していない。ソース層４０およびドレイン層５０の一方側にはボディ領域６０が隣接するが、その他方側には、ＳＴＩが隣接している。
【００４８】
第３の実施形態の製造方法は、ＳＴＩ形成時のマスクパターンが第１の実施形態のそれと異なる。第３の実施形態の製造方法のその他の工程は、第１の実施形態の製造方法と同様でよい。第３の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００４９】
第３の実施形態は、第２の実施形態と組み合わせることができる。即ち、第３の実施形態において、基板１０は、Ｐ型バルク基板またはＰ型プレートであってもよい。この場合には、容量調節層９０の不純物濃度は、基板１０のそれよりも低い。それにより、第３の実施形態は第２の実施形態の効果を得ることができる。
【００５０】
ソース層４０の下に設けられた容量調節層９０は、ソース線ＳＬの実質的な容量を低下させることができる。これにより、ソース電圧を動作させる場合に、メモリセルの動作速度を向上させる効果を与える。ソース電圧が固定されている場合には、第１の実施形態と同様に、容量調節層９０は、ドレイン層５０の下にのみ設けられ、ソース層４０の下には設けなくともよい。このような形態であっても、ビット線ＢＬの容量を実質的に低下させることができるので、第３の実施形態の効果は失われない。
【図面の簡単な説明】
【００５１】
【図１】本発明に係る第１の実施形態に従ったＦＢＣメモリ装置１００の平面図
【図２】図１の２−２線に沿った断面図。
【図３】図１の３−３線に沿った断面図。
【図４】図１の４−４線に沿った断面図。
【図５】本実施形態によるＦＢＣメモリ１００の製造方法を示す断面図。
【図６】図５に続く、ＦＢＣメモリ１００の製造方法を示す断面図。
【図７】図６に続く、ＦＢＣメモリ１００の製造方法を示す断面図。
【図８】図７に続く、ＦＢＣメモリ１００の製造方法を示す断面図。
【図９】図８に続く、ＦＢＣメモリ１００の製造方法を示す断面図。
【図１０】本発明に係る実施形態に従ったＦＢＣメモリ２００の断面図。
【図１１】本発明に係る第３の実施形態に従ったＦＢＣメモリ３００の平面図。
【図１２】図１１の１２−１２線に沿った断面図。
【図１３】図１１の１３−１３線に沿った断面図。
【図１４】図１１の１４−１４線に沿った断面図。
【図１５】ドレイン層５０の下にのみ容量調節層９０を設けた実施形態を示す断面図。
【符号の説明】
【００５２】
１００…ＦＢＣメモリ
１０…バルク基板
２０…ＢＯＸ層
３０…ＳＯＩ層
４０…ソース層
５０…ドレイン層
６０…ボディ領域
７０…ゲート絶縁膜
８０…ゲート電極
９０…容量調節層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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