(57)【要約】【課題】小回路規模で線形性が高く、高い出力電流効率を実現するOTA回路の提供。【解決手段】差動入力信号が印加される第１のペアトランジスタ（Ｍ１、Ｍ２）と、前記差動入力信号のコモンモード電圧が印加され第１のペアトランジスタ（Ｍ１、Ｍ２）の出力に並列接続されソースが共通接続される第２のペアトランジスタ（Ｍ３、Ｍ４）と、前記差動入力信号が印加され前記第２のペアトランジスタ（Ｍ３、Ｍ４）にカスコード接続される第３のペアトランジスタ（Ｍ５、Ｍ６）と、前記差動入力信号が印加される第４のペアトランジスタ（Ｍ７、Ｍ８）のゲートへの入力信号が互いに逆相になるように前記第３のペアトランジスタ（Ｍ５、Ｍ６）にカスコード接続され、前記第１と第４のペアトランジスタ（Ｍ１、Ｍ２、Ｍ７、Ｍ８）の共通ソースが、定電流源Ｉ０で駆動される。【選択図】図２１
2008092266.tif 000002
【特許請求の範囲】
【請求項１】
差動入力信号がゲートにそれぞれ印加される第１、第２のトランジスタよりなる第１のペアトランジスタと、
前記差動入力信号のコモンモード電圧がゲートに印加され、定電流源を負荷とする第３のトランジスタと、
前記第３のトランジスタの出力信号を受ける逆相増幅器と、
前記逆相増幅器の出力信号がゲートに共通に印加され、ドレインが前記第１、第２のトランジスタのドレインとそれぞれ接続された、第４、第５のトランジスタよりなる第２のペアトランジスタと、
を備え、
前記第１と第４のトランジスタの共通ドレインと、前記第２と第５のトランジスタの共通ドレインとが出力対を構成し、
前記第１乃至第５のトランジスタのソースは共通接続され、該共通ソースが定電流源で駆動される、ことを特徴とする差動回路。
【請求項２】
前記逆相増幅器が、定電流源を負荷とする第６のトランジスタから構成される、ことを特徴とする請求項１記載の差動回路。
【請求項３】
差動入力信号がゲートにそれぞれ印加される第１、第２のトランジスタよりなる第１のペアトランジスタと、
前記差動入力信号がゲートにそれぞれ印加され、ドレインが前記第１、第２のトランジスタのドレインとそれぞれ共通接続された、第３、第４のトランジスタよりなる第２のペアトランジスタと、
前記差動入力信号が逆相でゲートにそれぞれ印加され、前記第３、第４のトランジスタにそれぞれカスコード接続された、第５、第６のトランジスタよりなる第３のペアトランジスタと、
を備え、
前記第１と第３のトランジスタの共通ドレインと、前記第２と第４のトランジスタの共通ドレインとは出力対を構成し、
前記第１、第２、第５、第６のトランジスタのソースは共通接続され、該共通ソースが定電流源で駆動される、ことを特徴とする差動回路。
【請求項４】
差動入力信号がゲートにそれぞれ印加される第１、第２のトランジスタよりなる第１のペアトランジスタと、
前記差動入力信号がゲートにそれぞれ印加され、ドレインが前記第１、第２のトランジスタのドレインとそれぞれ共通接続された、第３、第４のトランジスタよりなる第２のペアトランジスタと、
前記差動入力信号がゲートにそれぞれ印加され、ドレインが前記第２、第１のトランジスタのドレインとそれぞれ接続され、ソースが前記第３、第５のトランジスタのソースとそれぞれ接続された、第５、第６のトランジスタよりなる第３のペアトランジスタと、
前記差動入力信号が逆相でゲートにそれぞれ印加され、前記第５、第６のトランジスタにそれぞれカスコード接続された、第７、第８のトランジスタよりなる第４のペアトランジスタと、
を備え、
前記第１、第３、第６のトランジスタの共通ドレインと、前記第２、第４、第５のトランジスタの共通ドレインとは出力対を構成し、
前記第１、第２、第７、第８のトランジスタのソースは共通接続され、該共通ソースが定電流源で駆動されることを特徴とする差動回路。
【請求項５】
差動入力信号がゲートにそれぞれ印加される第１、第２のトランジスタよりなる第１のペアトランジスタと、
前記差動入力信号のコモンモード電圧がゲートに共通に印加され、ドレインが前記第１、第２のトランジスタのドレインとそれぞれ接続され、ソースが共通接続された、第３、第４のトランジスタよりなる第２のペアトランジスタと、
前記差動入力信号がゲートにそれぞれ印加され、前記第３、第４のトランジスタにそれぞれカスコード接続された、第５、第６のトランジスタよりなる第３のペアトランジスタと、
前記差動入力信号が逆相でゲートにそれぞれ印加され、前記第５、第６のトランジスタにそれぞれカスコード接続された、第７、第８のトランジスタよりなる第４のペアトランジスタと、
を備え、
前記第１、第３のトランジスタの共通ドレインと、前記第２、第４のトランジスタの共通ドレインとは出力対を構成し、
前記第１、第２、第７、第８のトランジスタのソースは共通接続され、該共通ソースが定電流源で駆動されることを特徴とする差動回路。
【請求項６】
差動入力信号がゲートにそれぞれ印加される第１、第２のトランジスタよりなる第１のペアトランジスタと、
前記差動入力信号がゲートにそれぞれ印加される第３、第４のトランジスタよりなる第２のペアトランジスタと、
前記差動入力信号がゲートにそれぞれ印加され、ソースが前記第３、第４のトランジスタのソースとそれぞれ接続された、第５、第６のトランジスタよりなる第３のペアトランジスタと、
前記差動入力信号がゲートにそれぞれ印加され、前記第６、第５のトランジスタにそれぞれカスコード接続された、第７、第８のトランジスタよりなる第４のペアトランジスタと、
前記差動入力信号が逆相でゲートにそれぞれ印加され、前記第７、第８のトランジスタにそれぞれカスコード接続された、第９、第１０のトランジスタよりなる第５のペアトランジスタと、
を備え、
前記第１、第２、第９、第１０のトランジスタのソースが共通接続され、該共通ソースが定電流源で駆動され、
前記第１、第３、第６のトランジスタのドレインが共通接続され、前記第２、第４、第５のトランジスタのドレインが共通接続され、前記第１、第３、第６のトランジスタの共通ドレインと、前記第２、第４、第５のトランジスタの共通ドレインが、差動出力対を構成する、ことを特徴とする差動回路。
【請求項７】
差動入力信号がゲートにそれぞれ印加される第１、第２のトランジスタよりなる第１のペアトランジスタと、
前記差動入力信号がゲートにそれぞれ印加される第３、第４のトランジスタよりなる第２のペアトランジスタと、
前記差動入力信号がゲートにそれぞれ印加される第５、第６のトランジスタよりなる第３のペアトランジスタと、
を備え、
前記第３、第４、第５、第６のトランジスタのソースは共通接続され、
前記差動入力信号がゲートにそれぞれ印加され、前記第５、第３のトランジスタにそれぞれカスコード接続された、第７、第８のトランジスタよりなる第４のペアトランジスタと、
前記差動入力信号が逆相でゲートにそれぞれ印加され、前記第７、第８のトランジスタにそれぞれカスコード接続された、第９、第１０のトランジスタよりなる第５のペアトランジスタと、
を備え、
前記第１、第２、第９、第１０のトランジスタのソースが共通接続され、該共通ソースが定電流源で駆動され、
前記第１、第３、第６のトランジスタのドレインが共通接続され、前記第２、第４、第５のトランジスタのドレインが共通接続され、前記第１、第３、第６のトランジスタの共通ドレインと、前記第２、第４、第５のトランジスタの共通ドレインが、差動出力対を構成する、ことを特徴とする差動回路。
【請求項８】
差動入力信号がゲートにそれぞれ印加される第１、第２のトランジスタよりなる第１のペアトランジスタと、
ソースが共通接続され、ドレインが前記第１、第２のトランジスタのドレインとそれぞれ接続され、前記差動入力信号のコモンモード電圧がゲートに共通に印加される第３、第４のトランジスタよりなる第２のペアトランジスタと、
前記差動入力信号がゲートにそれぞれ印加され、前記第３、第４のトランジスタにそれぞれカスコード接続された、第５、第６のトランジスタよりなる第３のペアトランジスタと、
前記差動入力信号が逆相でゲートにそれぞれ印加され、前記第５、第６のトランジスタにそれぞれカスコード接続された、第７、第８のトランジスタよりなる第４のペアトランジスタと、
前記差動入力信号がゲートにそれぞれ印加され、前記第７、第８のトランジスタにそれぞれカスコード接続された、第９、第１０のトランジスタよりなる第５のペアトランジスタと、
を備え、
前記第１、第２、第９、第１０のトランジスタのソースが共通接続され、該共通ソースが定電流源で駆動され、
前記第１、第３のトランジスタのドレインが共通接続され、前記第２、第４のトランジスタのドレインが共通接続され、前記第１、第３のトランジスタの共通ドレインと、前記第２、第４のトランジスタの共通ドレインが、差動出力対を構成する、ことを特徴とする差動回路。
【請求項９】
差動入力信号がゲートにそれぞれ印加される第１、第２のトランジスタよりなる第１のペアトランジスタと、
前記差動入力信号がゲートにそれぞれ印加される第３、第４のトランジスタよりなる第２のペアトランジスタと、
前記差動入力信号がゲートにそれぞれ印加され、ソースが前記第３、第４のトランジスタのソースとそれぞれ接続される第５、第６のトランジスタよりなる第３のペアトランジスタと、
前記差動入力信号がゲートにそれぞれ印加され、前記第６、第５のトランジスタにそれぞれカスコード接続された、第７、第８のトランジスタよりなる第４のペアトランジスタと、
前記差動入力信号が逆相でゲートにそれぞれ印加され、前記第７、第８のトランジスタにそれぞれカスコード接続された、第９、第１０のトランジスタよりなる第５のペアトランジスタと、
前記差動入力信号がゲートにそれぞれ印加され、前記第９、第１０のトランジスタにそれぞれカスコード接続された、第１１、第１２のトランジスタよりなる第６のペアトランジスタと、
を備え、
前記第１、第２、第１１、第１２のトランジスタのソースが共通接続され、該共通ソースが定電流源で駆動され、
前記第１、第３、第６のトランジスタのドレインが共通接続され、前記第２、第４、第５のトランジスタのドレインが共通接続され、前記第１、第３のトランジスタの共通ドレインと、前記第２、第４のトランジスタの共通ドレインが、差動出力対を構成する、ことを特徴とする差動回路。
【請求項１０】
差動入力信号がゲートにそれぞれ印加される第１、第２のトランジスタよりなる第１のペアトランジスタと、
前記差動入力信号がゲートにそれぞれ印加される第３、第４のトランジスタよりなる第２のペアトランジスタと、
前記差動入力信号がゲートにそれぞれ印加される前記第３、第４のトランジスタのソースと接続される第５、第６のトランジスタよりなる第３のペアトランジスタと、
を備え、
前記第３、第４、第５、第６のトランジスタのソースは共通接続され、
前記差動入力信号がゲートにそれぞれ印加され、前記第５、第６のトランジスタにそれぞれカスコード接続された、第７、第８のトランジスタよりなる第４のペアトランジスタと、
前記差動入力信号が逆相でゲートにそれぞれ印加され、前記第７、第８のトランジスタにそれぞれカスコード接続された、第９、第１０のトランジスタよりなる第５のペアトランジスタと、
前記差動入力信号がゲートにそれぞれ印加され、前記第９、第１０のトランジスタにそれぞれカスコード接続された、第１１、第１２のトランジスタよりなる第６のペアトランジスタと、
を備え、
前記第１、第２、第１１、第１２のトランジスタのソースが共通接続され、該共通ソースが定電流源で駆動され、
前記第１、第３、第６のトランジスタのドレインが共通接続され、前記第２、第４、第５のトランジスタのドレインが共通接続され、前記第１、第３のトランジスタの共通ドレインと、前記第２、第４のトランジスタの共通ドレインが、差動出力対を構成する、ことを特徴とする差動回路。
【請求項１１】
前記第５のペアトランジスタに対して、さらに、ペアトランジスタを、順次、カスコード接続し、
カスコード接続された複数段のペアトランジスタについて、上下に相隣るペアトランジスタの一方が前記差動入力信号を入力する場合、他方は前記差動入力信号を逆相で入力する構成とされ、
前記第１のペアトランジスタのソースと、カスコード接続された最終段のペアトランジスタのソースが共通接続され、該共通ソースが定電流源で駆動される、ことを特徴とする請求項８乃至１０のいずれか一記載の差動回路。
【請求項１２】
差動入力信号がゲートにそれぞれ印加される第１、第２のトランジスタよりなる第１のペアトランジスタと、
前記差動入力信号がゲートにそれぞれ印加され、ドレインが前記第１、第２のトランジスタのソースにそれぞれ接続された、第３、第４のトランジスタよりなる第２のペアトランジスタと、
前記差動入力信号が逆相でゲートに印加され、ドレインが前記第３、第４のトランジスタのドレインにそれぞれ接続された、第５、第６のトランジスタよりなる第３のペアトランジスタと、
を備え、
前記第３、第４、第５、第６のトランジスタのソースが共通接続され、該共通ソースが定電流源で駆動され、
前記第１、第２のトランジスタのトランジスタサイズが、前記第３、第４のトランジスタのトランジスタサイズの３倍から４倍程度大きい、ことを特徴とする差動回路。
【請求項１３】
前記第５、第６のトランジスタのトランジスタサイズが、前記第３、第４のトランジスタのトランジスタサイズ以下とされ、１倍から１／３倍程度小さい、ことを特徴とする請求項１２記載の差動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動回路に関し、特に半導体集積回路上に形成される線形性の高い差動回路に関する。
【背景技術】
【０００２】
【特許文献１】特開２００２−０８４１４５号公報
【特許文献２】米国特許第６，５７７，１７０号明細書（ＵＳ６，５７７，１７０  Ｂ１  Ｊｕｎ．  １０，  ２００３）Ｆｉｇ．３
【特許文献３】特公平８−８４５７号公報（図７）
【特許文献４】特開２００４−２９７６３１号公報
【特許文献５】特開２００５−３２８２７２号公報
【非特許文献１】C. S. Kim, Y. H. Kim and S. B. Park, "New CMOS Linear Transconductor," IEE Electronics Letters 8th Oct. 1992 Vol. 28 No. 21, pp. 1962-1964.
【非特許文献２】F. Krummenacher and N. Joehl, "A 4-MHz CMOS Continuous-Time Filter with On-Chip Automatic Tuning," IEEE J. Solid-State Circuits, Vol. 23, No. 3, pp. 750-758, June 1988.
【０００３】
CMOSプロセスの微細化が一層進展し、MOSトランジスタの周波数特性が格段に向上した。そのために、使用しているパソコンのクロック周波数はディスクトップであれば3GHｚを超えるものとなっている。パソコンのクロック周波数が1〜2GHzに止まっているのはノートパソコンの場合であり、電池寿命を考慮した場合に相当する。
【０００４】
改めて観て見ると、今では誰でも持っている携帯電話端末の無線周波数が0.8GHｚ〜2GHz程度に過ぎず、RF周波数の位置が逆転してしまっている。実は、Intel社のPentium（登録商標）プロセッサのクロック周波数がアナログ方式の携帯電話の無線周波数0.8GHｚを超えたのは2000年のことであり、前世紀末のことであった。
【０００５】
今ではこうした携帯電話の無線機チップも2.4GHｚや5GHｚの無線LAN用無線LANもCMOSプロセスでLSI化され１チップで提供されている。
【０００６】
こうした携帯電話、無線LAN等の無線機チップでは割り当てられた各無線周波数バンドに対応できるようにマルチバンド化された無線機チップが当たり前に提供され、あるいは、各種の無線方式、GSMやW-CDMA、CDMA2000、IEEE802a、b、ｇ等々にも対応できるように工夫されてきている。
【０００７】
特に、帯域選択フィルタはオンチップ化されるが、無線方式の違いにより周波数帯域幅を切り替える必要がある。
【０００８】
あるいは、それ以前に製造バラツキがあり、所望の周波数帯域幅が精度高く得られるようにチューニングする必要がある。
【０００９】
こうしたニーズに答えるべきフィルタの構成方法としては、OTAのトランスコンダクタンス(gm)と容量Cを用いるgm-Cフィルタが最良のように思えるのであるが、
（Ｉ）OTAの線形性の確保、
（II）差動化した場合のコモンモード電圧の制御方法、
（III）精度の高いチューニング方法
等が設計者レベルでは達成できず、こうした無線機チップを実際に供給しているBroadcom、Atheros、Intel、Qualcom社等の論文や特許文献を眺めると、gm-Cフィルタを諦めて、RCアクティブフィルタに集約されてしまっているようである。
【００１０】
今では、gm-Cフィルタは、大学や無線機チップを実際には供給してはいない企業が細々と実用化に向けて研究しているようである。
【００１１】
本願発明者は、これまでに、
（II）差動化した場合のコモンモード電圧の制御方法、
（III）精度の高いチューニング方法に関しては満足のいく方法
を見出している。
【００１２】
（II）に関しては、特開2004-297631号公報、
（III）に関しては、特開2005-328272号公報
が参照される。
【００１３】
しかし、（Ｉ）に関しては、この２０数年間の長きに渡り模索してきたが、満足のいく方法を見出せないでいた。
【００１４】
ようやく満足のいく方法を見出せたので、本願明細書に記載する次第である。
【００１５】
OTA回路の実現方法としては、次の３つのやり方が知られている。
【００１６】
(1)  フローティング抵抗(floating resistor)を利用するもの。
(2)  MOSトランジスタの１次近似モデルでの解析で線形動作する入力電圧範囲が得られるもの。
(3)  MOSトランジスタの１次近似モデルでの解析で近似解として線形動作に近い入力電圧範囲が得られるもの。
【００１７】
(1)のフローティング抵抗を用いたOTA回路としては、古くはカプリオのクァッド(Raimond Caprio, "Precision Differential Voltage-To-Current Converter," IEE Electronics Letters 22nd March 1973 Vol. 9 No. 9, pp. 147-148.)をMOSトランジスタに置き換えたOTA回路がある。
【００１８】
４つのトランジスタのうちに交叉接続される箇所があることより、クァッド(quad)と呼ばれている。このために、MOSカプリオのクァッドでも２つのトランジスタでの入力インピーダンスが−Rを持ち、ソース側に多少のリアクタンス成分を持つと回路が不安定に成り易い。
【００１９】
また、トランジスタが縦積みされるために、高い電源電圧が必要となり、低い電源電圧で動作させると所望の線形な動作入力電圧範囲を確保することが困難になる。したがって、現在では使用されることは稀である。
【００２０】
一方、その後に、図１に示す２つの回路が知られるようになった。
【００２１】
図１(a)については、かなり古くから散見され、最初の発明者は、図１(a) の回路トポロジにバイポーラトランジスタを用いた、マルコ・シリゴーニとピエトロ・コンシグリオ(マルコ・シリゴーニ、ピエトロ・コンシグリオ「低電圧用高精度電圧−電流変換器」（特開昭59-181710号公報）、または、Marco Siligoni and Pietro Consislio, "High Precision Voltage-To-Current Converter, Particulary for Low Supply Voltages," US Patent No. 4,647,839 (Mar. 3, 1987).)のようであり、Willingham et alの論文(S. D. Willingham, K. W. Martin, and A. Ganesan, "A BiCMOS Low-Distortion 8-MHz Low-Pass Filter," IEEE Journal of Solid-State Circuits, Vol. 28, No. 12, pp. 1234-1245, Dec. 1993.)により周知されるようになった。
【００２２】
また、図１(b) の回路トポロジは、バイポーラトランジスタを用いて、長野克己(長野克己「電圧・電流変換回路」（特開昭58-9409号公報）、または、K. Nagano, "Voltage-To-Current Converting Circuit," US Patent No. 4,442,400 (Apr. 10, 1984).)により最初に提案されたと考えられる。
【００２３】
一般には、
WellandのMOS OTA(I. Mehr and D. R. Welland, "A CMOS Continuous-Time Gm-C Filter for PRML Read Channel Applications at 150 Mb/s and Beyond," IEEE J. Solid-State Circuits, Vol. 32, No. 4, pp. 499-513, April 1997.
または、
D. R. Welland, "Transconductance Amplifiers and Exponential Variable Gain Amplifiers Using The Same," US Patent No. 5,451,901 (Sep. 19, 1995).)
として知られている。
【００２４】
信号路はNMOSトランジスタのみで構成され、高周波動作が期待できる。
【００２５】
こうしたフローティング抵抗を用いたOTA回路では、コンダクタンスを可変することが難しい。したがって、トランスコンダクタンスを可変するためには、差動能動負荷(differential active load)や電流２乗回路を用いることになる。
【００２６】
次に、(2)に示したMOSトランジスタの１次近似モデルでの解析で線形動作する入力電圧範囲が得られるものを説明するために、1次近似で線形となるOTA回路の幾何学的説明を行う。
【００２７】
MOSトランジスタの１次近似モデルを用いた解析では、飽和領域、あるいは線形領域で動作させ、MOSトランジスタの持つ２乗特性を利用してトランスコンダクタンスを線形化する。
【００２８】
２乗特性を完全に相殺できれば、(2)の線形動作する入力電圧範囲を持つOTA回路が得られ、完全には相殺できない場合には、トランスコンダクタンスが等リップル特性を持ち、(3)のOTA回路が得られる。
【００２９】
このうち、(1)と(2)のOTA回路を「線形トランスコンダクタンス増幅回路(Linear Transconductance Amplifier)」と呼び、「LTA」と略記する場合もある。
【００３０】
(2)のOTA回路の実現方法としては、
(a) 放物線特性から放物線特性を引き算することで線形化するAB級回路（図２）が良く知られているが、
本願発明者は、
(b) 放物線特性に、２乗（放物線）特性を足し算することで、線形化するA級回路（図３(a)）と、
(c) 放物線特性から２乗（放物線）特性を引き算することで線形化するAB級回路（図３(b)）が実現できることを明らかにしている。
【００３１】
その他にも、
(d) 適応バイアス差動対と(e)乗算器コア回路を用いる方法がある。
【００３２】
一方、(2)の方法は、一見、(3)の方法よりも優れているように思われる。
【００３３】
しかし、プロセスの微細化が進み、MOSトランジスタの１次近似モデル、例えば、飽和領域での２乗則モデル(square-law model)は、２乗特性から1.5〜1.8乗特性にその指数項が低下する傾向にあり、現実には、(2)の方法と(3)の方法とでは、その違いが厳密には無くなりつつある。
【００３４】
それでも、(2)の方法は、線形性の高いトランスコンダクタンスを持つOTA回路を実現する方法として依然有効であり、(3)の方法は、比較的線形なトランスコンダクタンスを持つOTA回路を実現する方法として有効である。
【００３５】
特に、(2)の方法に分類されるべき実現方法の中で、乗算器コア回路をOTA回路に用いるやり方がある。
【００３６】
乗算器コア回路とは、乗算回路を実現するコア回路を言い、元々、乗算回路は、２入力−１出力の回路形式を持つ。
【００３７】
したがって、乗算器コア回路は、元来、４象限動作する。この乗算回路の２入力のうち、１入力に信号を、他の１入力を固定バイアス化して可変利得増幅回路として利用できることは、AGC（Auto Gain Control）増幅回路（AGCアンプ）の例を見れば容易に理解できる。
【００３８】
乗算器コア回路を用いたOTA回路として、次の２つが良く知られている。
【００３９】
(1) ４つの複合トランジスタからなる乗算器コア回路を用いたOTA回路（図４(a)）
【００４０】
(2) ４つのトランジスタからなる乗算器コア回路を用いたOTA回路（図４(b)）
【００４１】
図４(b)に示す、良く知られた王(Wang)のOTA回路(Z. Wang, "Nobel Linearization Technique for Implementing Large-Signal MOS Variable Transconductor," IEE Electronics Letters 18nd Jan. 1990 Vol. 26 No. 2, pp. 138-139.)は、４つのトランジスタからなる乗算器コア回路を用いたOTA回路の代表例である。
【００４２】
元々は、K. Bultの提案した４象限乗算回路の乗算器コア回路を用いて２象限乗算回路に変形しただけである。
【００４３】
しかし、こうした乗算器コア回路を用いたOTA回路では、線形入力電圧範囲が、乗算器コア回路のそれぞれ２つの入力に分配されるために、OTA回路としては、線形入力電圧範囲が狭くなり、利用が限定される。
【００４４】
さらに、(2)の方法に分類されるべき実現方法の中で、2乗電流でMOS差動対を駆動することで線形動作を実現するやり方が適応バイアス差動対として知られている。
【００４５】
良く知られているように、定電流で駆動されたＭＯＳ平衡差動対は、線形とはならない。
【００４６】
これは入力電圧の変化に応じて、差動対を構成する２つのトランジスタの共通ソース電圧が変動するからである。
【００４７】
したがって、ＭＯＳ平衡差動対を入力電圧に適応した電流で駆動して共通ソース電圧を一定の値に保てるならば、線形動作させることができる。
【００４８】
こうして得られるＭＯＳ差動対は、「適応バイアス差動対(adaptively biased differential pair または、adaptive-biasing differential pair)」と呼ばれている。
【００４９】
適応バイアスＭＯＳ差動対は、見方を変えると、差動出力電流が入力端子間に印加された電圧差に比例するから減算器であり、共通ソース電圧は、入力端子間に印加された電圧の和電圧から一定電圧を減じた電圧値になっているから、加算器であるといえる。
【００５０】
図５(a)に、適応バイアスＭＯＳ差動対の回路概念図を示す。入力電圧に適応した電流として入力電圧に対して２乗特性を持つ電流にしている。
【００５１】
テール電流ＩSSで駆動されたＭＯＳ差動対の差動出力電流ΔＩＤはM1、M2のドレイン電流ID1、ID2の差分で与えられ、
2008092266.tif 000003
となる。
【００５２】
ＭＯＳ差動対が線形動作するためのテール電流ＩＳＳの条件は、(1)式の√内が常に定数となることであるから、
2008092266.tif 000004
となる。
【００５３】
このときに、
2008092266.tif 000005
となり、線形な差動出力電流が得られる。
【００５４】
図５(b)に、(3)式で示される適応バイアスＭＯＳ差動対の入出力特性と、比較のために定電流で駆動されたＭＯＳ差動対の入出力特性である。
【００５５】
適応バイアスＭＯＳ差動対の線形な入力電圧範囲はＭＯＳ差動対の動作入力電圧範囲の
2008092266.tif 000006
【００５６】
トランスコンダクタンスは、入力電圧Ｖｉnで微分すると求められ、
2008092266.tif 000007
となる。
【００５７】
すなわち、
2008092266.tif 000008
の入力電圧範囲においてはトランスコンダクタンスが一定値
2008092266.tif 000009
となる。
【００５８】
このように、ＭＯＳ差動対を入力電圧に対して、２乗特性を持つテール電流で駆動することにより、差動対を構成する２つのトランジスタがそれぞれフローティングトランジスタとして動作することになる。
【００５９】
すなわち、共通ソース電圧は一定値となり、入力電圧が変化しても変動しなくなる。
【００６０】
以上、適応バイアスＭＯＳ差動対の一般回路を説明したが、適応バイアスＭＯＳ差動対を実現するためには、(2)式で示される２乗特性を持つ電流をいかに実現するかが問題となる。
【００６１】
また、当然であるが、２乗特性となる入力電圧範囲が
2008092266.tif 000010
よりも狭ければ、適応バイアスＭＯＳ差動対として動作する線形な動作入力電圧範囲もそれに応じて狭くなる。
【００６２】
さらに、入力電圧に対して２乗特性を持つ電流を生成しているので回路の動作速度にも影響し、周波特性が劣化することになる。
【００６３】
このように、適応バイアスＭＯＳ差動対においては、２乗特性を持つ電流を出力する２乗回路が重要となる。例えば、後に取り上げるクァドリテールセルを２乗回路に用いることで適応バイアスＭＯＳ差動対が実現できる。
【００６４】
特に、(3)の方法として良く用いられるMOS OTAとして、図６に示すKrummenacher ＆ JoehlのOTA回路(F. Krummenacher and N. Joehl, "A 4-MHz CMOS Continuous-Time Filter with On-Chip Automatic Tuning," IEEE J. Solid-State Circuits, Vol. 23, No. 3, pp. 750-758, June 1988.)が知られている。
【００６５】
これまでは、回路解析式を間違えていたためにパラメータの最適化が難しかったが、本願発明者により、初めて回路解析式の間違えが正された。以下にそれを示す。
【００６６】
MOSトランジスタの特性を、飽和領域(saturation region)では
ID＝β(VGS−VTH)2                      (5)
【００６７】
線形領域(linear region)では
ID＝2β{(VGS−VTH)VDS−VDS2/2 }                  (6)
とする。
【００６８】
ここで、βはトランスコンダクタンス・パラメータであり、β＝μ(CＯＸ/2)(W/L) と表される。ただし、μはキャリアの実効モビリティ、ＣＯＸは単位面積当たりのゲート酸化膜容量、W、Lはそれぞれゲート幅、ゲート長である。
【００６９】
図６に示すKrummenacher ＆ JoehlのOTA回路は、MOSトランジスタM3、M4が線形領域で動作しているか飽和領域で動作しているかで３領域をとり、入出力特性は、
i)
2008092266.tif 000011
2008092266.tif 000012
と表される。
【００７０】
ここでは、トランジスタM3、M4が共に線形領域で動作している。
ii)
2008092266.tif 000013
2008092266.tif 000014
と表される。
【００７１】
ここでは、
2008092266.tif 000015
の場合に、トランジスタM3が線形領域で動作し、M4が飽和領域で動作している。
【００７２】
また、
2008092266.tif 000016
の場合には、トランジスタM3が飽和領域で動作し、M4が線形領域で動作している。
【００７３】
ただし、a＝1＋β/(2β')とおく。
【００７４】
図７(a)にaをパラメータにして伝達特性を示す。
【００７５】
なお、オリジナルな文献に示された回路解析結果では、トランスコンダクタンス特性が不連続となるので注意を要する。
【００７６】
(7)〜(8)式を微分すると、トランスコンダクタンスが求められる。
i)
2008092266.tif 000017
2008092266.tif 000018
となる。
【００７７】
(9)式でVin＝0とすると、
2008092266.tif 000019
となり、OTAのトランスコンダクタンスが駆動（テール）電流の平方根（√）に比例することがわかる。
【００７８】
ii)
2008092266.tif 000020
2008092266.tif 000021
となる。
【００７９】
トランスコンダクタンス特性を図示すると図７(b)のようになる。このKrummenacher ＆ JoehlのOTA回路では、振幅が大きくなったときにトランスコンダクタンスが大きくなるように動作していることがわかる。
【００８０】
次に、豊田により提案され、本願発明者により「豊田OTA回路」と命名されたOTA回路について説明する。
【００８１】
このOTA回路では、本願発明者により、放物線特性に２乗（放物線）特性を加算することで線形化されたA級動作のOTA回路が実現できることが明らかにされた。
【００８２】
豊田OTA回路は、図８に示すように、ダイオード接続されたトランジスタを負荷とするMOS差動対からなる逆相増幅回路と、４つのトランジスタが１つのテール電流で駆動されるクァドリテールセルからなる出力回路から構成される。
【００８３】
ダイオード接続されたトランジスタを負荷とするMOS差動対は線形な逆相増幅回路となる。MOS差動対を構成するトランジスタM5、M6と負荷トランジスタM7、M8を同一サイズのトランジスタであるとすれば、等しい電流が流れるトランジスタのゲート−ソース間電圧は等しくなるから、MOS差動対への差動入力電圧Vinと差動出力電圧V0(＝V2−V1)との関係はVin＝−Voとなり、線形な逆相増幅回路となっていることは一目瞭然である。
【００８４】
図８において、トランジスタM5〜M9を単位トランジスタとし、MOS差動対のテール電流をI0/2とすると、トランジスタM5、M6のドレイン電流は
2008092266.tif 000022
2008092266.tif 000023
となる。
【００８５】
また、MOS差動対の共通ソース電圧VS1は
2008092266.tif 000024
となっている。ここで、VCMは差動入力電圧のコモンモード電圧である。
さらに、負荷トランジスタM7、M8のソース電圧が出力電圧となり、
2008092266.tif 000025
2008092266.tif 000026
と求められる。
【００８６】
ただし、VBは、一定電圧である。
【００８７】
したがって、V3は、レベルシフトされた一定電圧であるが、V1、V2は、差動入力電圧Viの変化に応じて変動することになる。
【００８８】
線形動作は次の恒等式で保証されている。
2008092266.tif 000027
【００８９】
ここで、
c＝１、
2008092266.tif 000028
2008092266.tif 000029
とおくと、
2008092266.tif 000030
となる。
【００９０】
したがって、差動出力電圧V0は、
V0＝V2−V1＝−Vin                    (18)
となる。
【００９１】
一方、MOS差動対の差動出力電流は、
2008092266.tif 000031
であるから、
2008092266.tif 000032
となり、出力電圧のコモンモード電圧VCM0は、
2008092266.tif 000033
と求められる。
【００９２】
したがって、(14)式と(15)式より、
2008092266.tif 000034
2008092266.tif 000035
2008092266.tif 000036
となっている。
【００９３】
(21)式より出力電圧のコモンモード電圧VCM0は、差動入力電圧Vinが大きくなるのにしたがって次第に高くなる。このルート（√）の項は、MOS差動対の非線形項に等しい。
【００９４】
ここで、差動入力電圧のコモンモード電圧VCMとVBは一定電圧であるから、出力電圧のコモンモード電圧VCM0は、MOS差動対の共通ソース電圧VS1をレベルシフトしただけである。
【００９５】
一方、V3は一定電圧であるから、差動電圧(V2,V1)と一定電圧V3の関係は、差動入力電圧Viと一定電圧VCMとの関係とは異なり、MOS差動対の非線形項を発生させている共通ソース電圧VS1の変動分を含んでいる。
【００９６】
したがって、この共通ソース電圧VS1の変動分を利用することで、MOS差動対の非線形項を相殺できる。
【００９７】
ただし、差動入力電圧Vinと一定電圧VCMは差動入力端子（２端子）で受けることができるのに対し、差動電圧(V2,V1)と一定電圧V3は３端子で受ける必要がある。
【００９８】
このために、クァドリテールセルを用いている訳である。ここで注意すべき点は、MOS差動対と、その負荷トランジスタ、および、M9とクァドリテールセルとでは、トランジスタサイズを等しくした場合に、無信号時に各トランジスタの電流密度が等しくなるようにそれぞれの駆動電流を設定している点である。
【００９９】
この時にクァドリテールセルを構成する各トランジスタのドレイン電流は
2008092266.tif 000037
2008092266.tif 000038
2008092266.tif 000039
および、テール電流の条件より、
2008092266.tif 000040
となる。
【０１００】
(25)式から(28)式を解くと、
2008092266.tif 000041
と求められる。
【０１０１】
(24)式から(27)式に(29)式を代入すると、各ドレイン電流は
2008092266.tif 000042
2008092266.tif 000043
2008092266.tif 000044
と求められる。
【０１０２】
したがって、
2008092266.tif 000045
2008092266.tif 000046
と求められ、２つの放物線を加算することで、図９に示すようなA級動作のOTA回路が実現できる。
【発明の開示】
【発明が解決しようとする課題】
【０１０３】
本発明に１つの示唆を与えたKim2 & ParkのＯＴＡ回路(C. S. Kim, Y. H. Kim and S. B. Park, "New CMOS Linear Transconductor," IEE Electronics Letters 8th Oct. 1992 Vol. 28 No. 21, pp. 1962-1964.)について説明する。
【０１０４】
図１０において、トランジスタM1、M2のトランジスタサイズをK（<1）とする。トランジスタＭ１〜Ｍ６のドレイン電流ＩＤ１〜ＩＤ６は、
2008092266.tif 000047
2008092266.tif 000048
2008092266.tif 000049
2008092266.tif 000050
2008092266.tif 000051
2008092266.tif 000052
と表わされる。
【０１０５】
ここで、
2008092266.tif 000053
とおくと、
2008092266.tif 000054
2008092266.tif 000055
2008092266.tif 000056
2008092266.tif 000057
2008092266.tif 000058
2008092266.tif 000059
と書き換えられる。
【０１０６】
したがって、
2008092266.tif 000060
【０１０７】
ここで、ID3＝ID5であるから
2008092266.tif 000061
となる。
【０１０８】
すなわち、
2008092266.tif 000062
【０１０９】
(50)式を(V1−VS)について解くと、
2008092266.tif 000063
と求められる。
【０１１０】
また、ID4＝ID6であるから
2008092266.tif 000064
となる。
【０１１１】
すなわち、
2008092266.tif 000065
【０１１２】
(53)式を(V2−VS)について解くと、
2008092266.tif 000066
と求められる。
【０１１３】
(51)、(54)式が求まり、V1、V2が消去できる。ただし、VSはαに含まれているために消去できていない。
【０１１４】
このときに、
2008092266.tif 000067
となる。
【０１１５】
ここで、1次近似して√をはずす。ただし、
2008092266.tif 000068
の条件での近似であり、一般的には、こうした入力信号が小信号には限定されないOTAには適用されない。
【０１１６】
しかし、ここでは元の文献にしたがってみる。
2008092266.tif 000069
【０１１７】
(55)式は、
2008092266.tif 000070
と近似される。
【０１１８】
同様に
2008092266.tif 000071
と近似される。
【０１１９】
次に、テール電流の条件により、
2008092266.tif 000072
と表わされる。
【０１２０】
ここで、(41)式により、αには定数VCMとVTHの他に変数VSが含まれ、この変数VSが入力電圧Vinの変数となっている訳である。
【０１２１】
しかし、これまでのOTAのように、線形動作する場合にはVSは入力信号Vinにかかわらずに一定になると想定すると、テール電流I0は常に一定であるから、(49)式において、Vin2の項は零であるべきである。
【０１２２】
したがって、
2008092266.tif 000073
が成り立つ。
【０１２３】
この場合に
2008092266.tif 000074
となり、差動出力電流ΔIは
2008092266.tif 000075
と表わされる。
【０１２４】
また、このように、線形動作する場合に、各ドレイン電流は次のようになる。
【０１２５】
2008092266.tif 000076
2008092266.tif 000077
【０１２６】
しかし、
2008092266.tif 000078
以外のKの任意の値でも(63)〜(64)式が成り立ち、(62)式が成り立ち線形動作するOTAが得られることになる。
【０１２７】
これは、この種のOTA回路には小信号時のテーラー展開等の近似が無効であることに起因している。
【０１２８】
また、この回路では差動出力となっていないために電流効率が高い全差動回路には利用できない。
【０１２９】
以上、これまでに提案されたOTA回路を概観した。
【０１３０】
このなかから容易に伺い知れるOTA回路に要求される一般的な条件としては、
（１）線形入力電圧範囲
（２）低電圧動作
（３）出力電流効率
（４）A級動作
（５）差動出力
（６）gm可変
（７）小回路規模
等が挙げられよう。
【０１３１】
例えば、（１）の線形入力電圧範囲については、所望の線形入力電圧範囲（、gm値が±1%以内の変動に収まる入力電圧範囲、あるいは歪率40dBを確保できる入力電圧範囲とか）が広く確保できることは勿論、線形入力電圧範囲が動作入力電圧範囲の多くを占めていることも重要である。
【０１３２】
同様に、（３）の出力電流効率については、制御回路等に流れる電流を減らしていけば、最大動作入力電圧時の出力電流に対する最大線形入力電圧時の出力電流の割合となり、この値を大きくできないと低消費電流化が困難となる。
【０１３３】
例に挙げると、王(Wang)のOTA回路は出力電流効率が低い。
【０１３４】
すなわち、本発明者が理想とするOTA回路は、Krummenacher ＆ JoehlのOTA回路のような回路規模が小さくて、Krummenacher ＆ JoehlのOTA回路よりも線形性に優れたOTA回路である。
【０１３５】
さらに本願との類似性が見受けられる特許文献が見つかったので記載する。
【０１３６】
図１１(a)は、Prodanov OTA回路である。元々は単独発明としてUS Patent No. 6,577,170 B1 (Jun. 10, 2003)に記載されている。
【０１３７】
しかし、図１１(a)に示した回路図と、図１１(b) に示したトランスコンダクタンス特性は、彼が共同執筆者(co-author)となっている論文(J. Aris, P. Kiss, V. Prodanov, V. Boccuzzi, M. Banu, D. Bisbal, J. S. Pablo, L. Quintanilla, and J. Barbolla, "A 32-mW 320-MHz Continuous-Time Complex Delta-Sigma ADC for Multi-Mode Wireless-LAN Receivers," IEEE Journal of Solid-State Circuits, Vol. 41, No. 2, pp. 339-351, Feb. 2006.)からコピーしたものである。
【０１３８】
この回路も、上述したKim2 &  Park  OTA回路との類似性もあり、特許文献やこれまでに発表されているProdanov OTA回路が記載された3件の論文にすら回路解析が掲載されてはいない。
【０１３９】
他の共同執筆者(co-author)のなかには著名な大学教授も含まれているのであるが、回路解析は可能であるように思われる。
【０１４０】
これらの論文では、Krummenacher ＆ Joehlの論文を参考文献として挙げ、Krummenacher ＆ JoehlのOTA回路におけるπ型を取る定電流源回路部をT型の定電流源回路部に変更したものであり、動作は同様であるような記載がなされている。
【０１４１】
また、特許明細書の記述を見ても、回路解析式もなく、技術開示としては全くおそまつなレベルである。このことはおそらくは、Prodanov自身がKrummenacher ＆ JoehlのOTA回路の正しい回路解析を目にしておらずに、Krummenacher ＆ JoehlのOTA回路の回路動作を理解できていないからであろうと推測される。
【０１４２】
Krummenacher ＆ JoehlのOTA回路の回路解析は、本願明細書の従来回路の説明の中に詳しく説明したが、この回路解析式は、Prodanovの特許出願前には公表されていたが、日本語でしか発表されていなかったので目に止まったとしても、内容を理解することができたとは到底思われない。
【０１４３】
実際には、Krummenacher ＆ JoehlのOTA回路のデジェネレーション回路の動作とは類似しており、Prodanov OTA回路においても、デジェネレーション抵抗に相当するトランジスタ  M3、M5とトランジスタM4、M6とは線形領域で動作しており、Krummenacher ＆ JoehlのOTA回路（図６）のデジェネレーション抵抗に相当するトランジスタM3、M4の動作と同様に、線形領域での動作から差動入力電圧が大きくなると、飽和領域での動作に遷移する現象が起こる。
【０１４４】
ただし、等価的には、２つのデジェネレーション抵抗に相当するトランジスタM3、M5とトランジスタM4、M6とで差動入力電圧を受けるので、振幅レベルとしては概略半分（１／２）しか印加されないので線形性はさらに向上することになる。
【０１４５】
以下にProdanov OTA回路の回路解析を示すこととする。
【０１４６】
MOSトランジスタの特性を、飽和領域(saturation region)では、
VDS≧VGS−VTH                          (65)
の条件が成り立ち、
ID＝β(VGS−VTH)2                      (66)
【０１４７】
線形領域(linear region)では、VDS≧VGS−VTHの条件が成り立ち、
ID＝2β{(VGS−VTH)VDS−VDS2/2 }                  (67)
とする。
【０１４８】
ここで、βはトランスコンダクタンス・パラメータであり、β＝μ(COX/2)(W/L) と表される（ただし、μはキャリア移動度、COXはゲート酸化膜容量、Ｗはチャネル幅、Ｌはチャネル長である）。
【０１４９】
（１）  図１１(a)において、トランジスタM1、M2のトランジスタサイズをKとし、トランジスタM3、M4、M5、M6が全て線形領域で動作している場合には、
ID1＝Kβ(VCM＋Vin/2−VS1−VTH)2                       (68)
ID2＝Kβ(VCM−Vin/2−VS2−VTH)2                       (69)
ID3＝2β{VCM＋Vin/2−VS0−VTH−(VS1−VS0)/2}(VS1−VS0)             (70)
ID4＝2β{VCM＋Vin/2−VS0−VTH−(VS2−VS0)/2}(VS2−VS0)             (71)
ID5＝2β{VCM−Vin/2−VS0−VTH−(VS1−VS0)/2}(VS1−VS0)             (72)
ID6＝2β{VCM−Vin/2−VS0−VTH−(VS2−VS0)/2}(VS2−VS0)             (73)
と表わされる。
【０１５０】
ここで、
α１＝VCM−VS1−VTH                      (74)
α2＝VCM−VS２−VTH                      (75)
とおくと、(67)式から(72)式は次のように書き換えられる。
【０１５１】
ID1＝Kβ(Vin/2＋α１)2                          (76)
ID2＝Kβ(−Vin/2＋α2)2                          (77)
ID3＝2β{Vin/2＋α１＋(VS1−VS0)−(VS1−VS0)/2}(VS1−VS0)
＝2β{Vin/2＋α１＋(VS1−VS0)/2}(VS1−VS0)                (78)
ID4＝2β{Vin/2＋α2＋(VS2−VS0)/2}(VS2−VS0)                (79)
ID5＝2β{−Vin/2＋α１＋(VS1−VS0)/2}(VS1−VS0)                (80)
ID6＝2β{−Vin/2＋α2＋(VS2−VS0)/2}(VS2−VS0)                (81)
【０１５２】
ここで、
ID1＝ID3＋ID5 
であるから
(VS1−VS0)2＋2α１(VS1−VS0)−K(Vin/2＋α１)2/2＝0            (82)
となる。
【０１５３】
(VS1−VS0)について解くと
2008092266.tif 000079
【０１５４】
同様に、ID2＝ID4＋ID6
であるから
(VS2−VS0)2＋2α2(VS2−VS0)−K(-Ｖｉｎ/2＋α2)2/2＝0            (84)
となる。
【０１５５】
(VS2−VS0)について解くと
2008092266.tif 000080
となる。
【０１５６】
ここで、(83)式から(85)式を減算すると、
α１−α2＝−(VS1−VS2)                    (86)
であるから、
2008092266.tif 000081
となる。
【０１５７】
両辺を2乗すると、
2008092266.tif 000082
【０１５８】
したがって、(88)式から
(α１＋α2)[(α１−α2)＋(K/2){Vin+(α１−α2)}]＝0            (89)
と求められる。
【０１５９】
ここで、
α１−α2≠0
であるから、
[(α１−α2)＋(K/2){Vin+(α１−α2)}]＝0                (90)
となる。
【０１６０】
したがって、
α１−α2＝−KVin/(K＋2)                    (91)
と求められる。
【０１６１】
同様に、
VS1−VS2＝KVin/(K＋2)                      (92)
である。
【０１６２】
また、テール電流の条件により
ID1＋ID2＝Ibias=I0                        (93)
であるから、
(93)式に(75)式、(76)式、(91)式、(92)式を代入すると、
2008092266.tif 000083
と求められる。
【０１６３】
(94)式をα1について解くと
2008092266.tif 000084
となる。
【０１６４】
また、α２は
2008092266.tif 000085
となる。
【０１６５】
α1、α２が求まった。この時にID1、ID2は
2008092266.tif 000086
2008092266.tif 000087
となっている。
【０１６６】
次に、トランジスタM3、M4、M5、M6が飽和領域に動作が偏移する場合を考える。差動入力電圧が正の場合と負の場合に分かれる。
【０１６７】
（２）  Vin＞0の大振幅時にはトランジスタM5だけが飽和領域に動作が偏移する。ここでは上述した理由により、(99)式を適用して、
ID1＝Kβ(VCM＋Vin/2−VS1−VTH)2                       (99)
ID2＝Kβ(VCM−Vin/2−VS2−VTH)2                      (100)
ID3＝2β{VCM＋Vin/2−VS0−VTH−(VS1−VS0)/2}(VS1−VS0)            (101)
ID4＝2β{VCM＋Vin/2−VS0−VTH−(VS2−VS0)/2}(VS2−VS0)            (102)
ID5＝β(VCM−Vin/2−VS0−VTH)2                       (103)
ID6＝2β{VCM−Vin/2−VS0−VTH−(VS2−VS0)/2}(VS2−VS0)            (104)
と表わされる。
【０１６８】
ここで、
α１＝VCM−VS1−VTH                      (105)
α2＝VCM−VS２−VTH                      (106)
とおくと、(99)式から(104)式は次のように書き換えられる。
【０１６９】
ID1＝Kβ(Vin/2＋α１)2                          (107)
ID2＝Kβ(−Vin/2＋α2)2                          (108)
ID3＝2β{Vin/2＋α１＋(VS1−VS0)−(VS1−VS0)/2}(VS1−VS0)
＝2β{Vin/2＋α１＋(VS1−VS0)/2}(VS1−VS0)                (109)
ID4＝2β{Vin/2＋α2＋(VS2−VS0)/2}(VS2−VS0)                (110)
ID5＝β{−Vin/2＋α１＋(VS1-VS0)}2                      (111)
ID6＝2β{−Vin/2＋α2＋(VS2−VS0)/2}(VS2−VS0)                (112)
【０１７０】
ここで、
ID1＝ID3＋ID5
であるから
(VS1−VS0)2＋2α１(VS1−VS0)−α１Vin＝0                (113)
となる。
【０１７１】
(VS1−VS0)について解くと
2008092266.tif 000088
【０１７２】
同様に、
ID2＝ID4＋ID6
であるから
(VS2−VS0)2＋2α2(VS2−VS0)−(-Ｖｉｎ/2＋α2)2/2＝0            (115)
となる。
【０１７３】
(VS2−VS0)について解くと
2008092266.tif 000089
となる。
【０１７４】
ここで、(114)式から(116)式を減算すると、
α１−α2＝−(VS1−VS2)                    (117)
であるから、
2008092266.tif 000090
となる。
【０１７５】
両辺を2乗すると、
2008092266.tif 000091
【０１７６】
したがって、(119)式から
(1＋K)α１2＋(1＋K)Vinα１−Vin2/4＋Kα2Vin−(K＋3)α2２＝0            (120)
と求められる。
【０１７７】
ここで、α１について解くと、
2008092266.tif 000092
と求められる。
【０１７８】
また、テール電流の条件により
ID1＋ID2＝Ibias=I0                        (122)
であるから、(122)式に(107)式、(108)式、(121)式を代入すると、
2008092266.tif 000093
と求められる。
【０１７９】
(123)式をα2について解くと
2008092266.tif 000094
となる。
【０１８０】
(121)式に代入すると、
2008092266.tif 000095
と求められる。
【０１８１】
α1、α２が求まった。この時にID1、ID2は
2008092266.tif 000096
2008092266.tif 000097
となっている。
【０１８２】
ここで、トランジスタM5において、VDS＝VGS−VTHとなる条件は
2008092266.tif 000098
より、両辺を2乗して
2008092266.tif 000099
【０１８３】
さらに両辺を2乗して、(2K+3)2で割ると
2008092266.tif 000100
となる。
【０１８４】
(130)式を解くと
2008092266.tif 000101
【０１８５】
したがって、
2008092266.tif 000102
と求められる。
【０１８６】
ID1が連続するから、(92)式と(126)式が等しくなるVinを求めると、
2008092266.tif 000103
となる。
【０１８７】
（３）  Vin＜0の大振幅時にはトランジスタM4だけが飽和領域に動作が偏移する。
【０１８８】
ID1＝Kβ(VCM＋Vin/2−VS1−VTH)2                      (134)
ID2＝Kβ(VCM−Vin/2−VS2−VTH)2                      (135)
ID3＝2β{VCM＋Vin/2−VS0−VTH−(VS1−VS0)/2}(VS1−VS0)            (136)
ID4＝β{VCM＋Vin/2−VS0−VTH−(VS2−VS0)}2                  (137)
ID5＝2β{VCM−Vin/2−VS0−VTH−(VS1−VS0)/2}(VS1−VS0)}            (138)
ID6＝2β{VCM−Vin/2−VS0−VTH−(VS2−VS0)/2}(VS2−VS0)            (139)
と表わされる。
【０１８９】
ここで、
α１＝VCM−VS1−VTH                      (140)
α2＝VCM−VS２−VTH                      (141)
とおくと、(134)式から(141)式は次のように書き換えられる。
【０１９０】
ID1＝Kβ(Vin/2＋α１)2                          (142)
ID2＝Kβ(−Vin/2＋α2)2                          (143)
ID3＝2β{Vin/2＋α１＋(VS1−VS0)−(VS1−VS0)/2}(VS1−VS0)
＝2β{Vin/2＋α１＋(VS1−VS0)/2}(VS1−VS0)                (144)
ID4＝β{Vin/2＋α2＋(VS2−VS0)}2                          (145)
ID5＝2β{−Vin/2＋α１＋(VS1−VS0) /2}(VS1−VS0)}                (146)
ID6＝2β{−Vin/2＋α2＋(VS2−VS0)/2}(VS2−VS0)                (147)
【０１９１】
ここで、
ID1＝ID3＋ID5
であるから
(VS1−VS0)2＋2α１(VS1−VS0)−K(Vin/2＋α１)2/2＝0            (148)
となる。
【０１９２】
(VS1−VS0)について解くと 
2008092266.tif 000104
【０１９３】
同様に、
ID2＝ID4＋ID6
であるから
(VS2−VS0)2＋2α2(VS2−VS0)＋(1−K)Vin2/8＋(1＋K)α2Ｖｉｎ/2＋(1−K)α22/2＝0    (150)
となる。
【０１９４】
(VS2−VS0)について解くと
2008092266.tif 000105
となる。
【０１９５】
ここで、(149)式から(151)式を減算すると、
α１−α2＝−(VS1−VS2)                    (152)
であるから、
2008092266.tif 000106
となる。
【０１９６】
両辺を2乗すると、
2008092266.tif 000107
したがって、(154)式から
2008092266.tif 000108
と求められる。
【０１９７】
ここで、α2について解くと、
2008092266.tif 000109
と求められる。
【０１９８】
また、テール電流の条件により
ID1＋ID2＝Ibias=I0                        (157)
であるから、(157)式に(142)式、(143)式を代入すると、
2008092266.tif 000110
と求められる。
【０１９９】
(158)式をα1について解くと
2008092266.tif 000111
と求められる。
【０２００】
(156)式に代入すると、
2008092266.tif 000112
と求められる。
【０２０１】
α1、α２が求まった。この時にID1、ID2は
2008092266.tif 000113
2008092266.tif 000114
となっている。
【０２０２】
ここで、トランジスタM4において、VDS＝VGS−VTHとなる条件は
2008092266.tif 000115
より、両辺を2乗して
2008092266.tif 000116
【０２０３】
さらに両辺を2乗して、(2K+3)2で割ると
2008092266.tif 000117
となる。
【０２０４】
(165)式を解くと
2008092266.tif 000118
【０２０５】
したがって、
2008092266.tif 000119
と求められる。
【０２０６】
ID1が連続するから、(92)式と(161)式が等しくなるVinを求めると、
2008092266.tif 000120
となる。
【０２０７】
ただし、K＝1の条件で解かれたID1、ID2は（２）と（３）の条件とで得られる値と（１）条件で得られる値はほぼ等しくなり、図１１(b)に示されるような等リップルを有するトランスコンダクタンス特性とはならない。すなわち、ID1、ID2は(97)式と(98)式で代表できる値となり、実際の線形性としてはMOS差動対と等価である。このことは、SPICEシミュレーション値でも確認できる。
【０２０８】
また、Prodanov(US 6,577,170 B1)では、K＝2とすべきであることを記載しているが、この値では線形性の改善の度合いはほとんど見られない。
【０２０９】
すなわち、特許文献２（Prodanov(US 6,577,170 B1)）では、技術開示が不十分であり、線形性が改善される差動回路を開示しているとはとても言えない。
【０２１０】
上記した従来の回路は以下の問題点を有している。
【０２１１】
第１の問題点は、線形性が不満足な点である。その理由は、Krummenacher ＆ JoehlのOTA回路では入力電圧に応じてトランジスタの動作領域が線形領域から飽和領域に遷移するからである。
【０２１２】
第２の問題点は、制御回路が大きく、低電圧動作が困難であった。その理由は、豊田OTA回路では入力段に逆相増幅器を有しているためである。
【０２１３】
第３の問題点は、利用しずらいことであった。その理由は、Kim2 & ParkのＯＴＡ回路ではAB級出力となっているためである。
【０２１４】
したがって、本発明の目的は、A級動作する極めて線形性の高いOTA回路を小回路規模で実現する回路を提供することにある。
【０２１５】
本発明は、特性、性能向上、高精度化、回路構成の簡易化、低消費電流化、低電圧化、出力電流効率を向上する回路を提供することにある。
【課題を解決するための手段】
【０２１６】
本願第１発明（請求項１）の差動回路は、差動入力信号が印加される第1のペアトランジスタ（第1、第2のトランジスタ）と、前記差動入力信号のコモンモード電圧が印加され、定電流源を負荷とする第3のトランジスタが前記第1、第2のトランジスタとソースが共通接続され、前記第3のトランジスタの出力信号が印加される逆相増幅器と前記逆相増幅器の出力信号が印加される第2のペアトランジスタ（第4、第5のトランジスタ）が前記第1のペアトランジスタ（第1、第2のトランジスタ）と並列に接続され、それぞれの共通ドレインが差動出力を構成し、前記第1から第5のトランジスタの共通ソースが定電流源で駆動される。
【０２１７】
あるいは、本願第２発明（請求項２）の差動回路においては、前記逆相増幅器が定電流源を負荷とする第6のトランジスタから構成される。
【０２１８】
あるいは、本願第３発明（請求項３）の差動回路においては、差動入力信号が印加される第1のペアトランジスタ（第1、第2のトランジスタ）と、前記差動入力信号が印加され前記第1のペアトランジスタ（第1、第2のトランジスタ）の出力に並列接続される第2のペアトランジスタ（第3、第4のトランジスタ）と、前記差動入力信号が印加される第3のペアトランジスタ（第5、第6のトランジスタ）とゲートへの入力信号が互いに逆相になるようにカスコード接続され、前記第1と第3のペアトランジスタ（第1、第2、第5、第6のトランジスタ）の共通ソースが定電流源で駆動される。
【０２１９】
あるいは、本願第４発明（請求項４）の差動回路においては、差動入力信号が印加される第1のペアトランジスタ（第1、第2のトランジスタ）と、前記差動入力信号が印加され前記第1のペアトランジスタ（第1、第2のトランジスタ）の出力に並列接続される第2のペアトランジスタ（第3、第4のトランジスタ）と、前記差動入力信号が印加され前記第1のペアトランジスタ（第1、第2のトランジスタ）の出力に互いに逆に接続される(cross-couple)第３のペアトランジスタ（第5、第6のトランジスタ）とが、互いにソースが共通接続され、前記差動入力信号が印加される第4のペアトランジスタ（第7、第8のトランジスタ）とゲートへの入力信号が互いに逆相になるようにカスコード接続され、前記第1と第4のペアトランジスタ（第1、第2、第7、第8のトランジスタ）の共通ソースが定電流源で駆動される。
【０２２０】
本願第５発明（請求項５）の差動回路は、差動入力信号が印加される第1のペアトランジスタ（第1、第2のトランジスタ）と、前記差動入力信号のコモンモード電圧が印加され前記第1のペアトランジスタ（第1、第2のトランジスタ）の出力に並列接続されソースが共通接続される第2のペアトランジスタ（第3、第4のトランジスタ）と、前記差動入力信号が印加され前記第2のペアトランジスタ（第3、第4のトランジスタ）にカスコード接続される第３のペアトランジスタ（第5、第6のトランジスタ）と、前記差動入力信号が印加される第4のペアトランジスタ（第7、第8のトランジスタ）のゲートへの入力信号が互いに逆相になるように前記第３のペアトランジスタ（第5、第6のトランジスタ）にカスコード接続され、前記第1と第4のペアトランジスタ（第1、第2、第7、第8のトランジスタ）の共通ソースが定電流源で駆動される。
【０２２１】
本願第６発明（請求項６）の差動回路は、差動入力信号が印加される第1のペアトランジスタ（第1、第2のトランジスタ）と、前記差動入力信号が印加され前記第1のペアトランジスタ（第1、第2のトランジスタ）の出力に並列接続される第2のペアトランジスタ（第3、第4のトランジスタ）と、前記差動入力信号が印加され前記第1のペアトランジスタ（第1、第2のトランジスタ）の出力に互いに逆に接続される(cross-couple)第３のペアトランジスタ（第5、第6のトランジスタ）とが、互いにソースが共通接続され、前記差動入力信号が印加される第4のペアトランジスタ（第7、第8のトランジスタ）とゲートへの入力信号が互いに逆相になるようにカスコード接続され、前記差動入力信号が印加される第5のペアトランジスタ（第9、第10のトランジスタ）のゲートへの入力信号が互いに逆相になるように前記第4のペアトランジスタ（第7、第8のトランジスタ）にカスコード接続され、前記第1と第5のペアトランジスタ（第1、第2、第9、第10のトランジスタ）の共通ソースが定電流源で駆動される。
【０２２２】
あるいは、本願第７発明（請求項７）の差動回路においては、差動入力信号が印加される第1のペアトランジスタ（第1、第2のトランジスタ）と、前記差動入力信号が印加され前記第1のペアトランジスタ（第1、第2のトランジスタ）の出力に並列接続される第2のペアトランジスタ（第3、第4のトランジスタ）と、前記差動入力信号が印加され前記第1のペアトランジスタ（第1、第2のトランジスタ）の出力に互いに逆に接続される(cross-couple)第３のペアトランジスタ（第5、第6のトランジスタ）と、前記第2と第3のペアトランジスタ（第3、第4、第5、第6のトランジスタ）のソースが共通接続され、前記差動入力信号が印加される第4のペアトランジスタ（第7、第8のトランジスタ）がカスコード接続され、前記差動入力信号が印加される第5のペアトランジスタ（第9、第10のトランジスタ）のゲートへの入力信号が互いに逆相になるように前記第4のペアトランジスタ（第7、第8のトランジスタ）にカスコード接続され、前記第1と第5のペアトランジスタ（第1、第2、第9、第10のトランジスタ）の共通ソースが定電流源で駆動される。
【０２２３】
あるいは、本願第８発明（請求項８）の差動回路においては、差動入力信号が印加される第1のペアトランジスタ（第1、第2のトランジスタ）と、前記差動入力信号のコモンモード電圧が印加され前記第1のペアトランジスタ（第1、第2のトランジスタ）の出力に並列接続されソースが共通接続される第2のペアトランジスタ（第3、第4のトランジスタ）と、前記差動入力信号が印加され前記第2のペアトランジスタ（第3、第4のトランジスタ）にカスコード接続される第３のペアトランジスタ（第5、第6のトランジスタ）と、前記差動入力信号が印加される第4のペアトランジスタ（第7、第8のトランジスタ）のゲートへの入力信号が互いに逆相になるように前記第３のペアトランジスタ（第5、第6のトランジスタ）にカスコード接続され、前記差動入力信号が印加される第5のペアトランジスタ（第9、第10のトランジスタ）のゲートへの入力信号が互いに逆相になるように前記第4のペアトランジスタ（第7、第8のトランジスタ）にカスコード接続され、前記第1と第5のペアトランジスタ（第1、第2、第9、第10のトランジスタ）の共通ソースが定電流源で駆動される。
【０２２４】
あるいは、本願第９発明（請求項９）の差動回路においては、差動入力信号が印加される第1のペアトランジスタ（第1、第2のトランジスタ）と、前記差動入力信号が印加され前記第1のペアトランジスタ（第1、第2のトランジスタ）の出力に並列接続される第2のペアトランジスタ（第3、第4のトランジスタ）と、前記差動入力信号が印加され前記第1のペアトランジスタ（第1、第2のトランジスタ）の出力に互いに逆に接続される(cross-couple)第３のペアトランジスタ（第5、第6のトランジスタ）とが、互いにソースが共通接続され、前記差動入力信号が印加される第4のペアトランジスタ（第7、第8のトランジスタ）とゲートへの入力信号が互いに逆相になるようにカスコード接続され、前記差動入力信号が印加される第5のペアトランジスタ（第9、第10のトランジスタ）のゲートへの入力信号が互いに逆相になるように前記第4のペアトランジスタ（第7、第8のトランジスタ）にカスコード接続され、前記差動入力信号が印加される第5のペアトランジスタ（第9、第10のトランジスタ）のゲートへの入力信号が互いに逆相になるように前記第4のペアトランジスタ（第7、第8のトランジスタ）にカスコード接続され、前記第1と第5のペアトランジスタ（第1、第2、第9、第10のトランジスタ）の共通ソースが定電流源で駆動される。
【０２２５】
あるいは、本願第１０発明（請求項１０）の差動回路においては、差動入力信号が印加される第1のペアトランジスタ（第1、第2のトランジスタ）と、前記差動入力信号が印加され前記第1のペアトランジスタ（第1、第2のトランジスタ）の出力に並列接続される第2のペアトランジスタ（第3、第4のトランジスタ）と、前記差動入力信号が印加され前記第1のペアトランジスタ（第1、第2のトランジスタ）の出力に互いに逆に接続される(cross-couple)第３のペアトランジスタ（第5、第6のトランジスタ）と、前記第2と第3のペアトランジスタ（第3、第4、第5、第6のトランジスタ）のソースが共通接続され、前記差動入力信号が印加される第4のペアトランジスタ（第7、第8のトランジスタ）がカスコード接続され、前記差動入力信号が印加される第5のペアトランジスタ（第9、第10のトランジスタ）のゲートへの入力信号が互いに逆相になるように前記第4のペアトランジスタ（第7、第8のトランジスタ）にカスコード接続され、前記差動入力信号が印加される第5のペアトランジスタ（第9、第10のトランジスタ）のゲートへの入力信号が互いに逆相になるように前記第4のペアトランジスタ（第7、第8のトランジスタ）にカスコード接続され、前記第1と第5のペアトランジスタ（第1、第2、第9、第10のトランジスタ）の共通ソースが定電流源で駆動される。
【０２２６】
あるいは、本願第１１発明（請求項１１）の差動回路においては、本願第１乃至１０発明（請求項１乃至１０）の差動回路において、第5のペアトランジスタ（第9、第10のトランジスタ）にさらに第6のペアトランジスタ（第11、第12のトランジスタ）以降のペアトランジスタを順次カスコード接続し、前記第1と最終（ｎ）のペアトランジスタ（第1、第2、第(2n-1)、第2nのトランジスタ）の共通ソースが定電流源で駆動される。
【０２２７】
あるいは、本願第１２発明（請求項１２）の差動回路においては、差動入力信号が印加される第1のペアトランジスタ（第1、第2のトランジスタ）と、前記差動入力信号が印加され前記第1のペアトランジスタ（第1、第2のトランジスタ）の下にカスコード接続される第2のペアトランジスタ（第3、第4のトランジスタ）と、前記差動入力信号が印加され前記第2のペアトランジスタ（第3、第4のトランジスタ）の出力が互いに逆になるように並列接続される第３のペアトランジスタ（第5、第6のトランジスタ）が、前記第2と第3のペアトランジスタ（第3、第4、第5、第6のトランジスタ）の共通ソースが定電流源で駆動される差動回路において、前記第1のペアトランジスタ（第1、第2のトランジスタ）のトランジスタサイズが前記第2のペアトランジスタ（第3、第4のトランジスタ）のトランジスタサイズの3倍から4倍程度大きい。
【０２２８】
あるいは、本願第１３発明（請求項１３）の差動回路においては、前記第3のペアトランジスタ（第5、第6のトランジスタ）のトランジスタサイズが前記第2のペアトランジスタ（第3、第4のトランジスタ）のトランジスタサイズよりも小さく、およそ1倍から1/3倍程度小さい。
【発明の効果】
【０２２９】
本発明の第１の効果は、線形性を向上させることができることである。その理由は、A級動作に近い動作を実現しているからである。
【０２３０】
本発明の第２の効果は出力電流効率を向上させることができるということである。その理由は、一定電流を正相・逆相入力に応じた放物線電流と入力電圧の振幅値の増加に応じて減少する2乗電流に分配・加算しているからである。
【発明を実施するための最良の形態】
【０２３１】
次に、本発明の実施の形態について図面を参照して詳細に説明する。 図１２は、本発明の一実施形態の差動回路の回路構成を示す図である。
【０２３２】
図１２において、NMOSトランジスタM1とM2は第１のペアトランジスタであり、それぞれのゲートには差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。ここで、Vinは入力信号電圧、VCMは差動入力信号Vinのコモンモード電圧である。NMOSトランジスタM3のゲートには差動入力信号Vinのコモンモード電圧VCMが印加され、NMOSトランジスタM3のドレインには、定電流源Ibが負荷として接続されており、さらにNMOSトランジスタM3のドレインは逆相増幅器１０１の入力端に接続され、逆相増幅器１０１の出力端は、NMOSトランジスタM4とM5よりなる第２のペアトランジスタのゲートに接続されている。第１のペアトランジスタ（M1、M2）と第２のペアトランジスタ(M4、M5)の出力はそれぞれ並列接続されて出力対を構成している。すなわち、トランジスタM1とM4の共通ドレインと、トランジスタM2とM5の共通ドレインは差動出力対を構成している、
【０２３３】
第１、第２のペアトランジスタ（M1、M2）と（M4、M5)とトランジスタM3の全てのソースは共通接続され、定電流源(I0＋Ib）で駆動されている。
【０２３４】
本実施形態の動作を説明する。図１２において、トランジスタM3は定電流Ibで駆動されているからゲート・ソース間電圧VGS3は一定となり、ゲートにはコモンモード電圧VCMが印加されているから、共通ソース電圧VSは一定値となる。
【０２３５】
今、第１のペアトランジスタ（M1、M2）とトランジスタM3のトランジスタサイズを等しいものとし、トランジスタM3を駆動する定電流Ibは第１、第２のペアトランジスタ（M1、M2）と（M4、M5)とトランジスタM3の全てのトランジスタを駆動する定電流源(I0＋Ib）の1/5であるとすると、
Ib＝I0/4                        (169)
となり、
2008092266.tif 000121
と表わされる。ここで、βはMOSトランジスタのトランスコンダクタンス・パラメータである。
【０２３６】
ペアトランジスタ（M1、M2）の各ドレイン電流は
2008092266.tif 000122
2008092266.tif 000123
と表わされる。
【０２３７】
また、逆相増幅器１０１は、(66)式を維持するように動作し、定電流源(I0＋Ib)（＝5I0/4）の残りの電流を第２のペアトランジスタ（M4、M5）のそれぞれのトランジスタに2分配する。
【０２３８】
したがって、トランジスタM4、M5のトランジスタサイズに関わりなく、
2008092266.tif 000124
となる。
【０２３９】
したがって、
2008092266.tif 000125
2008092266.tif 000126
となる。
【０２４０】
また、このときの各トランジスタM1からM5のドレイン電流ID1〜ID5は、図１３に示される。図１３において、Vin／Vｂ（横軸）と、ID1+ID4（=I1）、ID2+ID5（=I2）との入出力特性として示されるように、Ａ級動作の線形なＯＴＡが得られる。ただし、
2008092266.tif 000127
【０２４１】
＜実施例１＞
図１４は本発明（請求項２）の差動回路の一実施例の回路構成を示す図である。図１４において、図１２の逆相増幅器１０１は、PMOSトランジスタM6とその負荷となる定電流源Iaで構成されている。PMOSトランジスタM6のソースは電源VDDに接続され、そのドレインはNMOSトランジスタM4、M5のゲートに接続されるとともに、一端がGNDに接続された定電流源Iaの他端に接続され、そのゲートはNMOSトランジスタM3のドレインに接続されている。
【０２４２】
本実施例の動作を説明する。図１４において、トランジスタM6とその負荷となる定電流源Iaとは、逆相増幅器を構成しており、トランジスタM3に流れる電流が常にIbとなるようにペアトランジスタ（M4、M5)のゲート電圧を制御している。
【０２４３】
したがって、定電流源(I0＋Ib）（＝5I0/4）の残りの電流はペアトランジスタ（M4、M5)のそれぞれのトランジスタに2分配される。よって、各トランジスタには(67)〜(69)式で示されるドレイン電流が流れ、図１５に示すように線形な差動電流が得られる。
【０２４４】
実際に、SPICEシミュレーションで特性を確認してみる。ここでは0.35μmルールのデバイスパラメータを用いている。ただし、基板効果の影響を低減するためにP-chトランジスタを用いてバックゲートとソースを接続している。I0＝100μA、Ib1＝Ib2＝25μA、各トランジスタのW/Lを10μm/2μmとしている。
【０２４５】
ここではTRAN解析（TRANSIENT ANALYSIS）を行い、差動入力電圧として＋側入力端子には0.5V＠5mSから1.5V@15mS、−側入力端子には1.5V＠5mSから0.5V@15mSに直線的変化させている。また、電流は10kΩの抵抗を介してそれぞれ電圧に変換して示してある。
【０２４６】
出力電流特性が図示した直線と重なっていることが見て取れる。
【０２４７】
＜実施例２＞
図１６は、本発明（請求項３）の差動回路の一実施例の回路構成を示す図である。図１６において、NMOSトランジスタM1とM2は第１のペアトランジスタであり、それぞれのゲートには差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。また、NMOSトランジスタM3とM4からなる第２のペアトランジスタのゲートにもそれぞれ差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。
【０２４８】
第１のペアトランジスタ（M1、M2）と第２のペアトランジスタ(M3、M4)の出力はそれぞれ並列接続されて出力対を構成している。トランジスタM1とM3のドレイン同士が共通接続され、トランジスタM2とM4のドレイン同士が共通接続され、各共通ドレインが出力対を構成する。
【０２４９】
さらに、それぞれ第２のペアトランジスタ(M3、M4)とカスコード接続された、NMOSトランジスタM5、M6よりなる第３のペアトランジスタを備え、トランジスタM5、M6のゲートには、それぞれ差動入力信号（VCM−in/2、VCM＋Vin/2）が印加されている。
【０２５０】
そして、第１、第３のペアトランジスタ（M1、M2）と（M5、M6)の全てのソースは共通接続され、定電流源I0で駆動されている。
【０２５１】
本実施例の動作を説明する。図１６において、第２のペアトランジスタ(M3、M4)のトランジスタサイズは第１のペアトランジスタ(M1、M2)のトランジスタサイズのK1（＞1）倍であるとする。K1＞1であることでカスコード接続される第３のペアトランジスタ(M5、M6)が挿入できるだけのゲート・ソース間電圧が第１のペアトランジスタ(M1、M2)と第２のペアトランジスタ(M3、M4)の間に生じることになる。ここで、第３のペアトランジスタ(M5、M6)のトランジスタサイズは第１のペアトランジスタ(M1、M2)のトランジスタサイズのK2倍であるとする。
【０２５２】
各トランジスタのドレイン電流は、
2008092266.tif 000128
2008092266.tif 000129
2008092266.tif 000130
2008092266.tif 000131
2008092266.tif 000132
2008092266.tif 000133
と表わされる。
【０２５３】
ここで、
2008092266.tif 000134
とおくと、
2008092266.tif 000135
2008092266.tif 000136
2008092266.tif 000137
2008092266.tif 000138
2008092266.tif 000139
2008092266.tif 000140
と書き換えられる。
【０２５４】
したがって、
2008092266.tif 000141
【０２５５】
ここで、ID3＝ID5であるから
2008092266.tif 000142
となる。
【０２５６】
すなわち、
2008092266.tif 000143
(191)式を(V1−VS)について解くと、
2008092266.tif 000144
と求められる。
【０２５７】
また、ID4＝ID6であるから
2008092266.tif 000145
となる。
【０２５８】
すなわち、
2008092266.tif 000146
(194)式を(V2−VS)について解くと、
2008092266.tif 000147
と求められる。
【０２５９】
(192)、(195)式が求まり、V1、V2が消去できる。ただし、VSはαに含まれているために消去できていない。
【０２６０】
このときに、
2008092266.tif 000148
となる。
【０２６１】
ここで、1次近似して√をはずす。ただし、
2008092266.tif 000149
の条件での近似であり、一般的には、こうした入力信号が小信号には限定されないOTAには適用されない。
【０２６２】
しかし、ここでは強引に行ってみる。
2008092266.tif 000150
【０２６３】
(196)式は、
2008092266.tif 000151
と近似される。
【０２６４】
同様に
2008092266.tif 000152
と近似される。
【０２６５】
次に、テール電流の条件により、
2008092266.tif 000153
と表わされる。
【０２６６】
ここで、(182)式により、αには定数VCMとVTHの他に変数VSが含まれ、この変数VSが入力電圧Vinの変数となっている訳である。しかし、これまでのOTAのように、線形動作する場合にはVSは入力信号Vinにかかわらずに一定になると想定すると、テール電流I0は常に一定であるから、(200)式において、Vin2の項は零であるべきである。
【０２６７】
したがって、
2008092266.tif 000154
が成り立つ。
【０２６８】
もはや、これ以上の解析は困難である。あるいは、この解法が合理的である訳でもない。
【０２６９】
ここでは、SPICEシミュレーションで特性を確認することとする。同様に、0.35μmルールのデバイスパラメータを用いている。ただし、基板効果の影響を低減するためにP-chトランジスタを用いてバックゲートとソースを接続している。
【０２７０】
図１７にSPICEシミュレーション値を示す。I0＝100μA、トランジスタM1、M2のW/Lを6μm/1μmとし、トランジスタM3、M4のW/Lを10μm/1μmとし、トランジスタM5、M6のW/Lを2.5μm/1μmとしている。
【０２７１】
したがって、K1＝1.67、K2＝0.42に相当する。ここではTRAN解析を行い、差動入力電圧として＋側入力端子には0.5V＠5mSから1.5V@15mS、−側入力端子には1.5V＠5mSから0.5V@15mSに直線的変化させている。また、電流は10kΩの抵抗を介してそれぞれ電圧に変換して示してある。
【０２７２】
トランジスタM5、M6で生成されるそれぞれの2乗電流にはおよそ100mV程度の入力オフセットが生じてはいるが、出力電流特性は良い直線性を示し、直線とほぼ重なっていることが確認できる。その直線からのズレは最大で−4%程度（Vin＝0.5V＠5mS、1.5V@15mS、1.5V＠5mS、0.5V@15mS）に収まっている。
【０２７３】
ここで、線形化の手法について新たにコメントすると、任意の定数Kについて、
2008092266.tif 000155
とすれば、A級動作が実現され、線形動作する場合に、各ドレイン電流は次のようになる。
2008092266.tif 000156
2008092266.tif 000157
2008092266.tif 000158
2008092266.tif 000159
【０２７４】
したがって、
2008092266.tif 000160
2008092266.tif 000161
となる。
【０２７５】
この関係を図示すると、図１８のようになる。図１８では
2008092266.tif 000162
2008092266.tif 000163
としている。
【０２７６】
トランジスタM3、M4に流れる電流が入力オフセットを持つ２乗電流となっている場合には、(205)〜(206)式を次式に変更すべきである。
2008092266.tif 000164
2008092266.tif 000165
【０２７７】
(203)、(204)、(209)、(210)式の場合でも、テール電流の条件
2008092266.tif 000166
は満たされている。
【０２７８】
(203)、(204)、(209)、(210)式の場合には
2008092266.tif 000167
2008092266.tif 000168
と表わされる。
【０２７９】
２乗電流が入力オフセットγを持つ分だけトランスコンダクタンスは減少するが線形動作は確保される。ここで、K＝K1とおけば図１７に示した出力電流特性が線形に近づくことが理解でき、図１６に示した差動回路の線形性が優れていることが納得できる。
【０２８０】
＜実施例３＞
図１９は、本発明（請求項４）の差動回路の一実施例の回路構成を示す図である。
【０２８１】
図１９に示すように、図１６に示した回路において、それぞれ得られた２乗電流をそれぞれ2分して各出力に加算すれば、２乗電流が持つ入力オフセットγを相殺できる。
【０２８２】
図１９において、NMOSトランジスタM1とM2は第１のペアトランジスタであり、それぞれのゲートには差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。また、NMOSトランジスタM3とM4からなる第２のペアトランジスタのゲートにもそれぞれ差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。NMOSトランジスタM5とM6からなる第３のペアトランジスタのゲートにも、それぞれ差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。（VCM＋Vin/2、VCM−Vin/2）は、第１のペアトランジスタ(M1、M2)に入力される差動入力信号（VCM＋Vin/2、VCM−Vin/2）の逆相信号である。
【０２８３】
第１のペアトランジスタ（M1、M2）と第２のペアトランジスタ(M3、M4)の出力はそれぞれ並列接続されている。第１のペアトランジスタ（M1、M2）と第３のペアトランジスタ(M5、M6)の出力はそれぞれ交叉接続(cross-couple)されて出力対を構成している。すなわち、NMOSトランジスタM1、M3、M6のドレイン同士が共通接続され、NMOSトランジスタM2、M4、M5のドレイン同士が共通接続され、各共通ドレインが出力対を構成している。また、第２のペアトランジスタ(M3、M4)と第３のペアトランジスタ(M5、M6)とでは、NMOSトランジスタM3のソースとNMOSトランジスタM5のソースとが互いに接続され、NMOSトランジスタM4のソースとNMOSトランジスタM6のソースとが互いに接続されている。
【０２８４】
さらに、NMOSトランジスタM3とM5の共通ソースのドレインが接続されたNMOSトランジスタM7と、NMOSトランジスタM4とM6の共通ソースのドレインが接続されたNMOSトランジスタM8とからなる第４のペアトランジスタのゲートにも、それぞれ差動入力信号（VCM−in/2、VCM＋Vin/2）が印加される。第４のペアトランジスタ（M7、M8）は、それぞれ第２のペアトランジスタ(M3、M4)および第３のペアトランジスタ(M5、M6)とカスコード接続されている。
【０２８５】
そして、第１のペアトランジスタ（M1、M2）と第４のペアトランジスタ（M7、M8)の全てのソースは共通接続され、定電流源I0で駆動されている。
【０２８６】
本実施例の動作を説明する。図１９において、第２のペアトランジスタ(M3、M4)と第３のペアトランジスタ(M5、M6)のトランジスタサイズは第１のペアトランジスタ(M1、M2)のトランジスタサイズのK1（＞0）倍であるとする。ここではK1＞1とは限らない。
【０２８７】
図１６に示した差動回路における２乗電流の入力オフセット問題の簡単な解決方法は、２乗電流を生成するトランジスタM7、M8とでは入力オフセットがそれぞれ逆になっているから、両者を加算して2分すれば良い。
【０２８８】
すなわち、(209)、(210)式から、
2008092266.tif 000169
と求まり、(205)、(206)式と等しい入力オフセットがない２乗電流が得られる。
【０２８９】
したがって、(207)、（208）式が成り立ち、線形なA級動作が実現される。
【０２９０】
すなわち、図１６における第２のペアトランジスタ(M3、M4)をそれぞれ2分割して、第２のペアトランジスタ(M3、M4)と第３のペアトランジスタ(M5、M6)とし、それぞれ差動出力対へ２乗電流を2分配する。したがって、第４のペアトランジスタ(M7、M8)はそれぞれが２乗電流を生成するトランジスタである。
【０２９１】
ここではSPICEシミュレーションで特性を確認することとする。同様に、0.35μmルールのデバイスパラメータを用いている。ただし、基板効果の影響を低減するためにP-chトランジスタを用いてバックゲートとソースを接続している。
【０２９２】
図２０にSPICEシミュレーション値を示す。I0＝100μA、トランジスタM1、M2のW/Lを6μm/1μmとし、トランジスタM3、M4、M5、M6のW/Lを5μm/1μmとし、トランジスタM7、M8のW/Lを2.5μm/1μmとしている。したがって、K1＝0.89、K2＝0.42に相当する。ここではTRAN解析を行い、差動入力電圧として＋側入力端子には0.5V＠5mSから1.5V@15mS、−側入力端子には1.5V＠5mSから0.5V@15mSに直線的変化させている。また、電流は10kΩの抵抗を介してそれぞれ電圧に変換して示してある。
【０２９３】
トランジスタM5、M6で生成されるそれぞれの2乗電流の入力オフセットが相殺されて、出力電流特性は良い直線性を示し、直線とほぼ重なっていることが確認できる。その直線からのズレは最大で−4%程度（Vin＝0.5V＠5mS、1.5V@15mS、1.5V＠5mS、0.5V@15mS）に収まっている。
【０２９４】
＜実施例４＞
図２１は、本発明（請求項５）の差動回路の一実施例の回路構成を示す図である。
【０２９５】
図２１おいて、NMOSトランジスタM1とM2は第１のペアトランジスタであり、それぞれのゲートに差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。また、NMOSトランジスタM3とM4よりなる第２のペアトランジスタのゲートには、差動入力信号のコモンモード電圧（VCM）が印加されている。
【０２９６】
第１のペアトランジスタ（M1、M2）と第２のペアトランジスタ(M3、M4)の出力はそれぞれ並列接続されて出力対を構成している。また、第２のペアトランジスタ(M3、M4)のソースが互いに接続されている。
【０２９７】
ドレインが第２のペアトランジスタ(M3、M4)の共通ソースに接続されているNMOSトランジスタM5、M6からなる第３のペアトランジスタのゲートにも、それぞれ差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。第３のペアトランジスタ(M5、M6)は第２のペアトランジスタ(M3、M4)にカスコード接続されている。
【０２９８】
さらに、ドレインが第３のペアトランジスタ(M5、M6)のソースにそれぞれ接続されているNMOSトランジスタM7、M8からなる第４のペアトランジスタにもそれぞれ差動入力信号（VCM−in/2、VCM＋Vin/2）が印加されている。第４のペアトランジスタ（M7、M8）は、それぞれ、第３のペアトランジスタ(M5、M6)とカスコード接続されている。
【０２９９】
そして、第１のペアトランジスタ（M1、M2）と第４のペアトランジスタ（M7、M8)の全てのソースは共通接続され、定電流源I0で駆動されている。
【０３００】
本実施例の動作を説明する。図２１において、カスコード接続されている第３のペアトランジスタ(M5、M6)と、第４のペアトランジスタ(M7、M8)は２乗電流を生成するためのトランジスタである。
【０３０１】
2組のカスコード接続されるトランジスタに印加する電圧をそれぞれ差動入力信号が逆相になるようにして、入力オフセットが生じないように工夫している。
【０３０２】
このように、オフセットを持たない２乗電流を実現するためには、入力電圧に対して回路が対称になるようにする必要がある。
【０３０３】
図２１において、トランジスタM1とM2を1倍とし、トランジスタM3、M4をK1倍、簡単にするためにM5、M6、M7、M8をK2倍としている。
【０３０４】
各ドレイン電流は
2008092266.tif 000170
2008092266.tif 000171
2008092266.tif 000172
2008092266.tif 000173
2008092266.tif 000174
2008092266.tif 000175
2008092266.tif 000176
と表わされる。
【０３０５】
ここで、
2008092266.tif 000177
とおくと、
2008092266.tif 000178
2008092266.tif 000179
2008092266.tif 000180
2008092266.tif 000181
2008092266.tif 000182
2008092266.tif 000183
2008092266.tif 000184
と書き換えられる。
【０３０６】
テール電流の条件により
2008092266.tif 000185
である。
【０３０７】
(223)式〜(226)式を(230)式に代入してV1−VSについて解くと
2008092266.tif 000186
と求められる。
【０３０８】
また、ID5＝ID7であるから、(225)式で
2008092266.tif 000187
と置いて、(V2−VS)について解くと、
2008092266.tif 000188
と求められる。
【０３０９】
同様に、ID6＝ID8であるから、(226)式で
2008092266.tif 000189
と置いて、(V3−VS)について解くと、
2008092266.tif 000190
と求められる。
【０３１０】
さらに、ID3＝(ID5＋ID6)/2＝(ID7＋ID8)/2であるから、
2008092266.tif 000191
2008092266.tif 000192
2008092266.tif 000193
【０３１１】
したがって、
2008092266.tif 000194
【０３１２】
(236)式と(239)式から、
2008092266.tif 000195
と表わされる。
【０３１３】
ここで、(240)式をαについて解けば良いのであるが、(240)式は解けそうにない。
【０３１４】
そこで、EｘceｌでID3＝ID4と(ID7＋ID8)/2をグラフ化して等しくなるように最適なパラメータを探してみる。図２２では
2008092266.tif 000196
2008092266.tif 000197
【０３１５】
図２２から、α＝0.5Vbの場合には、K2±0.2Vbの入力電圧範囲では(69)式がほぼ成り立っており、Vin＝0の時にID1＝ID2＝ID3＝ID4になっている。また、K1＜3の条件では3点で交わることよりトランスコンダクタンス特性としては等リップルとなり、K1が３に近づくに従いリップルが小さくなるものと予想される。
【０３１６】
さらに、K1＝3の条件では、トランスコンダクタンス特性としては最大平坦(maximally flat)特性になるものと期待される。
【０３１７】
定性的には、図２３に示すように、豊田ＯＴＡ回路においてゲート電圧の代わりにソース電圧を変化させて２乗電流を実現している。
2008092266.tif 000198
2008092266.tif 000199
が成り立ち、
2008092266.tif 000200
2008092266.tif 000201
が成り立つなら、
2008092266.tif 000202
が成り立つ。
【０３１８】
(241)式、(242)式、(245)式において、αが定数であるなら、
2008092266.tif 000203
2008092266.tif 000204
となり線形となる。
【０３１９】
例えば、
2008092266.tif 000205
とすれば
2008092266.tif 000206
2008092266.tif 000207
2008092266.tif 000208
2008092266.tif 000209
2008092266.tif 000210
となる。
【０３２０】
図２４は、
2008092266.tif 000211
の場合に、ID1、ID2、ID3、ID4、(ID1＋ID3)、(ID2＋ID4)の計算値を示す図である。
【０３２１】
次に、SPICEシミュレーションで特性を確認することとする。ここでは、同様に、0.35μmルールのデバイスパラメータを用いている。ただし、基板効果の影響を低減するためにP-chトランジスタを用いてバックゲートとソースを接続している。
【０３２２】
図２５に、K1＝3、K2＝K3＝１に設定した場合のSPICEシミュレーション値を示す。I0＝100μA、トランジスタM1、M2のW/Lを10μm/2μmとし、トランジスタM3、M4のW/Lを30μm/2μmとし、トランジスタM5、M6のW/Lを10μm/2μmとしている。したがって、K1＝3、K2＝K3＝１に設定している。K1＝K2＝K3＝3に設定した場合には線形性が劣化していたので変更してある。ここではTRAN解析を行い、差動入力電圧として＋側入力端子には0.5V＠5mSから1.5V@15mS、−側入力端子には1.5V＠5mSから0.5V@15mSに直線的変化させている。また、電流は10kΩの抵抗を介してそれぞれ電圧に変換して示してある。
【０３２３】
出力電流特性は良い直線性を示し、直線とほぼ重なっていることが確認できる。その直線からのズレは最大で−4%程度（Vin＝0.5V＠5mS、1.5V@15mS、1.5V＠5mS、0.5V@15mS）に収まっている。
【０３２４】
この差動回路では、K1＝K2＝K3＝2に設定した場合にも十分な線形性が得られた。図２６にK1＝K2＝K3＝2に設定した場合のSPICEシミュレーション値を示す。出力電流特性は良い直線性を示し、直線とほぼ重なっていることが確認できる。その直線からのズレは最大で−2%程度（Vin＝0.5V＠5mS、1.5V@15mS、1.5V＠5mS、0.5V@15mS）に収まっている。
【０３２５】
＜実施例５＞
図２１の差動回路では、入力電圧のコモンモード電圧を必要としている。ここで、入力電圧のコモンモード電圧が不要となれば端子を減らすことができ、さらに使い易くなる。
【０３２６】
図２７は、本発明（請求項６）の差動回路の一実施例の回路構成を示す図である。
【０３２７】
図２７において、PMOSトランジスタM1とM2は第１のペアトランジスタであり、それぞれのゲートには差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。また、PMOSトランジスタM3、M4よりなる第２のペアトランジスタ、PMOSトランジスタM5、M6よりなる第３のペアトランジスタにも、それぞれ差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。
【０３２８】
第１のペアトランジスタ（M1、M2）と第２のペアトランジスタ(M3、M4)の出力はそれぞれ並列接続され、第１のペアトランジスタ（M1、M2）と第３のペアトランジスタ(M5、M6)の出力はそれぞれ交叉接続(cross-couple)されて出力対を構成している。また、トランジスタM3、M5のソースが互いに接続され、トランジスタM4、M6のソースが互いに接続されている。
【０３２９】
PMOSトランジスタM4とM6の共通ソースにドレインが接続されたPMOSトランジスタM7と、PMOSトランジスタM3とM5の共通ソースにドレインが接続されたPMOSトランジスタM8よりなる第４のペアトランジスタのゲートにも、それぞれ差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。トランジスタM８とM７は、それぞれトランジスタM3、M5と、トランジスタM4、M6にカスコード接続されている。
【０３３０】
さらに、PMOSトランジスタM7、M8のソースにドレインがそれぞれ接続されたPMOSトランジスタM9とM10よりなる第５のペアトランジスタのゲートにも、それぞれ差動入力信号（VCM−in/2、VCM＋Vin/2）が印加されている。トランジスタM9、M10は、それぞれトランジスタM7、M8とカスコード接続されている。
【０３３１】
そして、第１のペアトランジスタ（M1、M2）と第５のペアトランジスタ（M9、M10)の全てのソースは共通接続され、定電流源I0で駆動されている。
【０３３２】
本実施例の動作を説明する。図２７の差動回路においては、回路解析を省略し、SPICEシミュレーションで特性を確認することとする。ここでは同様に、0.35μmルールのデバイスパラメータを用いている。ただし、基板効果の影響を低減するために、P-chトランジスタを用いてバックゲートとソースを接続している。I0＝100μA、トランジスタM1、M2のW/Lを10μm/2μmとし、トランジスタM3、M4のW/Lを30μm/2μmとし、トランジスタM5、M6のW/Lを10μm/2μmとしている。したがって、K1＝3、K2＝K3＝１に設定している。ここではTRAN解析を行い、差動入力電圧として＋側入力端子には0.5V＠5mSから1.5V@15mS、−側入力端子には1.5V＠5mSから0.5V@15mSに直線的変化させている。また、電流は10kΩの抵抗を介してそれぞれ電圧に変換して示してある。
【０３３３】
図２８に、K1＝3、K2＝K3＝１に設定した場合のSPICEシミュレーション値を示す。
【０３３４】
出力電流特性は、良い直線性を示し、直線とほぼ重なっていることが確認できる。その直線からのズレは、最大で−4%程度（Vin＝0.5V＠5mS、1.5V@15mS、1.5V＠5mS、0.5V@15mS）に収まっている。
【０３３５】
＜実施例６＞
次に、図２９は、本発明（請求項７）の差動回路の一実施例の回路構成を示す図である。
【０３３６】
図２９において、PMOSトランジスタM1とM2は第１のペアトランジスタであり、それぞれのゲートには差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。また、PMOSトランジスタM3とM4よりなる第２のペアトランジスタ、PMOSトランジスタM５とM６よりなる第３のペアトランジスタのゲートにも、それぞれ差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。
【０３３７】
第１のペアトランジスタ（M1、M2）と、第２のペアトランジスタ(M3、M4)の出力はそれぞれ並列接続され、第１のペアトランジスタ（M1、M2）と第３のペアトランジスタ(M5、M6)の出力は、それぞれ交叉接続(cross-couple)されて出力対を構成している。また、PMOSトランジスタM3、M4、M5、M6の全てのソースが互いに接続されている。
【０３３８】
PMOSトランジスタM3、M4、M5、M6の共通ソースにドレインが接続されたPMOSトランジスタM７、M8よりなる第４のペアトランジスタのゲートにも、それぞれ差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。トランジスタM7、M8はそれぞれトランジスタ（M3、M4、M5、M6)にカスコード接続されている。
【０３３９】
さらに、PMOSトランジスタM7、M8のソースにドレインがそれぞれ接続されたPMOSトランジスタM9とM10よりなる第５のペアトランジスタにもそれぞれ差動入力信号（VCM−in/2、VCM＋Vin/2）が印加されている。PMOSトランジスタM9、M10は、それぞれトランジスタM7、M8とカスコード接続されている。
【０３４０】
そして、第１のペアトランジスタ（M1、M2）と第５のペアトランジスタ（M9、M10)の全てのソースは共通接続され、定電流源I0で駆動されている。
【０３４１】
本実施例の動作を説明する。図２９の差動回路においても、回路解析を省略し、SPICEシミュレーションで特性を確認することとする。
【０３４２】
ここでは同様に、0.35μmルールのデバイスパラメータを用いている。ただし、基板効果の影響を低減するために、P-chトランジスタを用いてバックゲートとソースを接続している。I0＝100μA、トランジスタM1、M2のW/Lを10μm/2μmとし、トランジスタM3、M4のW/Lを30μm/2μmとし、トランジスタM5、M6のW/Lを10μm/2μmとしている。したがって、K1＝3、K2＝K3＝１に設定している。ここでは、TRAN解析を行い、差動入力電圧として＋側入力端子には0.5V＠5mSから1.5V@15mS、−側入力端子には1.5V＠5mSから0.5V@15mSに直線的変化させている。また、電流は10kΩの抵抗を介してそれぞれ電圧に変換して示してある。
【０３４３】
図３０にK1＝3、K2＝K3＝１に設定した場合のSPICEシミュレーション値を示す。
【０３４４】
出力電流特性は良い直線性を示し、直線とほぼ重なっていることが確認できる。その直線からのズレは最大で−3%程度（Vin＝0.5V＠5mS、1.5V@15mS、1.5V＠5mS、0.5V@15mS）に収まっている。
【０３４５】
＜実施例７＞
図２１に示した差動回路において、２乗電流を生成するトランジスタをカスコードトランジスタからトリプルカスコードトランジスタにすることができる。
【０３４６】
図３１は、本発明（請求項８）の差動回路の一実施例の回路構成を示す図である。図３１において、PMOSトランジスタM1とM2は第１のペアトランジスタであり、それぞれのゲートには、差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。また、PMOSトランジスタM3とM4よりなる第２のペアトランジスタ(M3、M4)のゲートには差動入力信号のコモンモード電圧（VCM）が印加されている。
【０３４７】
第１のペアトランジスタ（M1、M2）と、第２のペアトランジスタ(M3、M4)の出力はそれぞれ並列接続されて出力対を構成している。また、第２のペアトランジスタ(M3、M4)のソースが互いに接続されている。PMOSトランジスタM3とM1のドレインが共通接続され、PMOSトランジスタM4とM2のドレインが共通接続され、各共通ドレインは出力対を構成している。
【０３４８】
第２のペアトランジスタ（M3、M4）の共通ソースにドレインがそれぞれ接続されたPMOSトランジスタM5、M6よりなる第３のペアトランジスタのゲートにも、それぞれ差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。第３のペアトランジスタ（M5、M6）は、第２のペアトランジスタ(M3、M4) にカスコード接続されている。
【０３４９】
さらに、PMOSトランジスタM5、M6のドレインにソースが接続されたPMOSトランジスタM7、M8よりなる第４のペアトランジスタのゲートにも、それぞれ差動入力信号（VCM−in/2、VCM＋Vin/2）が印加されている。PMOSトランジスタM7、M8は、それぞれトランジスタM5、M6とカスコード接続されている。
【０３５０】
さらに、PMOSトランジスタM7、M8のドレインにソースがそれぞれ接続されたPMOSトランジスタM９、M１０よりなる第５のペアトランジスタにもそれぞれ差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。トランジスタM9、M10は、トランジスタM7、M8にそれぞれカスコード接続されている。
【０３５１】
第１のペアトランジスタ（M1、M2）と第５のペアトランジスタ（M9、M10)の全てのソースは共通接続され、定電流源I0で駆動されている。
【０３５２】
本実施例の動作を説明する。図３１の差動回路においても回路解析を省略し、SPICEシミュレーションで特性を確認することとする。ここでは同様に、0.35μmルールのデバイスパラメータを用いている。ただし、基板効果の影響を低減するためにP-chトランジスタを用いてバックゲートとソースを接続している。I0＝100μA、トランジスタM1、M2のW/Lを10μm/2μmとし、トランジスタM3、M4のW/Lを30μm/2μmとし、トランジスタM5、M6のW/Lを10μm/2μmとしている。したがって、K1＝3、K2＝K3＝１に設定している。ここでは、TRAN解析を行い、差動入力電圧として＋側入力端子には0.5V＠5mSから1.5V@15mS、−側入力端子には1.5V＠5mSから0.5V@15mSに直線的変化させている。また、電流は10kΩの抵抗を介してそれぞれ電圧に変換して示してある。
【０３５３】
図３２に、K1＝3、K2＝1.8、K3＝2、K4=１.9に設定した場合のSPICEシミュレーション値を示す。
【０３５４】
出力電流特性は良い直線性を示し、直線とほぼ重なっていることが確認できる。その直線からのズレは最大で−3%程度（Vin＝0.5V＠5mS、1.5V@15mS、1.5V＠5mS、0.5V@15mS）に収まっている。
【０３５５】
＜実施例８＞
図２７に示した差動回路において、２乗電流を生成するトランジスタをカスコードトランジスタからトリプルカスコードトランジスタにすることができる。
【０３５６】
図３３は、本発明（請求項９）の差動回路の一実施例の回路構成を示す図である。
【０３５７】
図３３において、PMOSトランジスタM1とM2は第１のペアトランジスタであり、それぞれのゲートには差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。また、PMOSトランジスタM3、M4よりなる第２のペアトランジスタ、PMOSトランジスタM5、M6よりなる第３のペアトランジスタにもそれぞれ差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。
【０３５８】
第１のペアトランジスタ（M1、M2）と第２のペアトランジスタ(M3、M4)の出力は、それぞれ並列接続され、第１のペアトランジスタ（M1、M2）と第３のペアトランジスタ(M5、M6)の出力はそれぞれ交叉接続(cross-couple)されて出力対を構成している。すなわちPMOSトランジスタM1、M3、M６のドレインが共通接続され、PMOSトランジスタM2、M4、M5のドレインが共通接続され、各共通ドレインが出力対を構成している。また、トランジスタM3、M5のソースが互いに接続され、トランジスタM4、M6のソースが互いに接続されている。
【０３５９】
PMOSトランジスタM4、M6の共通ソースにドレインが接続されたPMOSトランジスタM7と、PMOSトランジスタM3、M5の共通ソースにドレインが接続されたPMOSトランジスタM8よりなる第４のペアトランジスタのゲートにもそれぞれ差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。トランジスタM８、M７は、それぞれトランジスタM3、M5と トランジスタM4、M6にカスコード接続されている。
【０３６０】
さらに、PMOSトランジスタM7、M8のソースにドレインがそれぞれ接続されたPMOSトランジスタM９、M10よりなる第５のペアトランジスタのゲートにもそれぞれ差動入力信号（VCM−in/2、VCM＋Vin/2）が印加されている。トランジスタM9、M10は、それぞれトランジスタM7、M8とカスコード接続されている。
【０３６１】
さらに、PMOSトランジスタM9、M10のソースにドレインがそれぞれ接続されたPMOSトランジスタM11、M12よりなる第６のペアトランジスタのゲートにもそれぞれ差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。トランジスタM11、M12は、それぞれペアトランジスタM9、M10とカスコード接続されている。
【０３６２】
そして、第１のペアトランジスタ（M1、M2）と、第６のペアトランジスタ（M11、M12)の全てのソースは共通接続され、定電流源I0で駆動されている。
【０３６３】
本実施例の動作を説明する。図３３の差動回路においても回路解析を省略し、SPICEシミュレーションで特性を確認することとする。ここでは同様に、0.35μmルールのデバイスパラメータを用いている。ただし、基板効果の影響を低減するためにP-chトランジスタを用いてバックゲートとソースを接続している。I0＝100μA、トランジスタM1、M2のW/Lを10μm/2μmとし、トランジスタM3、M4のW/Lを30μm/2μmとし、トランジスタM5、M6のW/Lを10μm/2μmとしている。したがって、K1＝3、K2＝K3＝１に設定している。ここではTRAN解析を行い、差動入力電圧として＋側入力端子には0.5V＠5mSから1.5V@15mS、−側入力端子には1.5V＠5mSから0.5V@15mSに直線的変化させている。また、電流は10kΩの抵抗を介してそれぞれ電圧に変換して示してある。
【０３６４】
図３４に、K1＝K2＝K3＝K4=１.732(≒√3)に設定した場合のSPICEシミュレーション値を示す。
【０３６５】
出力電流特性は良い直線性を示し、直線とほぼ重なっていることが確認できる。その直線からのズレは最大で−3%程度（Vin＝0.5V＠5mS、1.5V@15mS、1.5V＠5mS、0.5V@15mS）に収まっている。
【０３６６】
＜実施例９＞
図２９に示した差動回路において、２乗電流を生成するトランジスタをカスコードトランジスタからトリプルカスコードトランジスタにすることができる。
【０３６７】
図３５は、本発明（請求項１０）の差動回路の一実施例の回路構成を示す図である。図３５において、トランジスタM1とM2は第１のペアトランジスタであり、それぞれのゲートには差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。また、PMOSトランジスタM3、M4からなる第２のペアトランジスタ、PMOSトランジスタM５、M６からなる第３のペアトランジスタのゲートにもそれぞれ差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。
【０３６８】
第１のペアトランジスタ（M1、M2）と第2のペアトランジスタ(M3、M4)の出力はそれぞれ並列接続され、第１のペアトランジスタ（M1、M2）と第３のペアトランジスタ(M5、M6)の出力はそれぞれ交叉接続(cross-couple)されて出力対を構成している。すなわちPMOSトランジスタM1、M3、M６のドレインが共通接続され、PMOSトランジスタM2、M4、M5のドレインが共通接続され、各共通ドレインが出力対を構成している。また、トランジスタM3、M4、M5、M6の全てのソースが互いに接続されている。
【０３６９】
PMOSトランジスタM3、M4、M5、M6の共通ソースにドレインが接続されたPMOSトランジスタM７、M8よりなる第４のペアトランジスタのゲートにも、それぞれ差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。第４のペアトランジスタ（M7、M8）は、それぞ第２、第３のペアトランジスタ(M3、M4)と（M5、M6)にカスコード接続されている。
【０３７０】
さらに、PMOSトランジスタM7、M8のソースにドレインがそれぞれ接続されたPMOSトランジスタM９、M10よりなる第５のペアトランジスタのゲートにもそれぞれ差動入力信号（VCM−in/2、VCM＋Vin/2）が印加されている。PMOSトランジスタM9、M10は、それぞれトランジスタM7、M8とカスコード接続されている。
【０３７１】
さらに、PMOSトランジスタM9、M10のソースにドレインがそれぞれ接続されたPMOSトランジスタM11、M12よりなる第６のペアトランジスタのゲートにも、それぞれ差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。PMOSトランジスタM11、M12は、それぞれトランジスタM9、M10とカスコード接続されている。
【０３７２】
そして、第１のペアトランジスタ（M1、M2）と第６のペアトランジスタ（M11、M12)の全てのソースは共通接続され、定電流源I0で駆動されている。
【０３７３】
本実施例の動作を説明する。図３５の差動回路においても回路解析を省略し、SPICEシミュレーションで特性を確認することとする。ここでは同様に、0.35μmルールのデバイスパラメータを用いている。ただし、基板効果の影響を低減するためにP-chトランジスタを用いてバックゲートとソースを接続している。I0＝100μA、トランジスタM1、M2のW/Lを10μm/2μmとし、トランジスタM3、M4のW/Lを30μm/2μmとし、トランジスタM5、M6のW/Lを10μm/2μmとしている。したがって、K1＝3、K2＝K3＝１に設定している。ここではTRAN解析を行い、差動入力電圧として＋側入力端子には0.5V＠5mSから1.5V@15mS、−側入力端子には1.5V＠5mSから0.5V@15mSに直線的変化させている。また、電流は10kΩの抵抗を介してそれぞれ電圧に変換して示してある。
【０３７４】
図３６に、K1＝4、K2＝K3＝K4=１.5に設定した場合のSPICEシミュレーション値を示す。
【０３７５】
出力電流特性は良い直線性を示し、直線とほぼ重なっていることが確認できる。その直線からのズレは最大で−4%程度（Vin＝0.5V＠5mS、1.5V@15mS、1.5V＠5mS、0.5V@15mS）に収まっている。
【０３７６】
＜実施例１０＞
図３１、３３、３５に示した差動回路においては、２乗電流を生成するトランジスタをトリプルカスコードトランジスタからさらに多段化したカスコードトランジスタにすることができる。ただし、多段化したカスコードトランジスタが挿入できるだけの電圧が確保されなければならない。
【０３７７】
＜実施例１１＞
従来技術の説明で上述したProdanov OTA回路の回路解析結果からは、Prodanov（US 6,577,170 B1）に記載された条件では線形性をほとんど改善できないことがわかる。
【０３７８】
ここでは、上述したProdanov OTA回路の回路解析結果から線形性を改善できる最適な条件を明らかにし、その回路を説明する。図３７は、本発明（請求項１２）の一実施例の構成を示す図である。
【０３７９】
図３７において、NMOSトランジスタM1とM2は第１のペアトランジスタであり、それぞれのゲートには、差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。また、NMOSトランジスタM3、M6よりなる第２のペアトランジスタ、NMOSトランジスタM４、M５よりなる第３のペアトランジスタのゲートにもそれぞれ差動入力信号（VCM＋Vin/2、VCM−Vin/2）が印加されている。
【０３８０】
第１のペアトランジスタ（M1、M2）のそれぞれのドレインはおのおのテール電流の半分の定電流源(I0/2)が接続されて出力対を構成している。第１のペアトランジスタ（M1、M2）と、第２のペアトランジスタ(M3、M6)はそれぞれカスコード接続されており、第２のペアトランジスタ（M3、M6）と、第３のペアトランジスタ(M4、M5)はそれぞれ並列接続されている。したがって、トランジスタM3、M4、M5、M6の全てのソースが互いに接続されて定電流I0で駆動されている。
【０３８１】
本実施例の動作を説明する。図３７において、第２のペアトランジスタ(M3、M6)のトランジスタサイズを１とし、第1のペアトランジスタ(M1、M2)のトランジスタサイズK1をKとし、第3のペアトランジスタ(M4、M5)のトランジスタサイズ1/K2を１とすると、従来回路のProdanovのOTAの回路解析がそのまま適用できる。
【０３８２】
並列接続された第２のペアトランジスタ(M3、M6)と第３のペアトランジスタ(M4、M5)はデジェネレーション抵抗の役割を演じ、差動入力電圧Vinの振幅が小さい間は線形領域で動作し、差動入力電圧Vinの振幅が大きくなると、第３のペアトランジスタ(M4、M5)の一方が飽和領域での動作に偏移する。したがって、デジェネレーション抵抗として流す電流の値が変わる（大きくなる）ことでトランスコンダクタンスが大きくなり、一定のトランスコンダクタンス値からの偏差がある一定の値に収まる差動入力電圧Vinの振幅値が拡がることになる。
【０３８３】
具体的には、Vin＞＞０の場合に、トランジスタM5が飽和領域での動作に偏移し、Vin＜＜０の場合に、トランジスタM4が飽和領域での動作に偏移する。
【０３８４】
従来回路のProdanovのOTAの回路解析式からトランスコンダクタンス特性を求めると、図３９のように求まった。線形性が最も改善される場合は、トランスコンダクタンス特性が等リップル特性となる場合であり、それを与えるKの値はK＝10/3となった。
【０３８５】
当然ではあるが、左右のリップルの頭と中央のリップルの頭はほぼ等しい高さとなっている。左右のリップルの谷は微分したら係数が不連続な値となるが、実際の自然現象（物理現象）としてはこのリップルの谷は多少埋まってなだらかになり、図１１(b)に示されるようになるものと期待できる。
【０３８６】
図３９では、K＝10/3の場合にピーク値に対しピークの谷は−7%となっており、図１１(b)に示される−2%弱よりは大きな値となっている。
【０３８７】
少なくても、図３９に示すように、本願発明者による回路解析の結果に従えば、Prodanov（US 6,577,170 B1）に記載された条件K＝2では線形性がほとんど改善できていないことがわかる。本願請求のように、K＝10/3(＝3.33333)の近くの値に設定すべきである。このことは（K＝2ではなくK＝10/3(＝3.33333)）、SPICEシミュレーションにおいても確認できた。
【０３８８】
参考までにコメントすると、図３９に示されたK＝10/3の場合の等リップルを持つトランスコンダクタンス特性は、本願発明者と同一発明者である特公平8-8457号公報に示されたMOS OTAのトランスコンダクタンス特性に非常に似ているという印象を受けた。
【０３８９】
ただし、図３９に示したトランスコンダクタンス特性の持つリップル値は、特公平8-8457号公報の図７に示されたトランスコンダクタンス特性の持つリップル値のおよそ半分に縮小されていることも付け加えておきたい。
【０３９０】
並列接続されたトランジスタを等価的に抵抗として利用する場合には、並列接続されるトランジスタのトランジスタサイズが等しくあるべき必然性はない。
【０３９１】
本実施例の動作を説明する。図３７において、ペアトランジスタ(M3、M6)のトランジスタサイズを１とし、ペアトランジスタ(M1、M2)のトランジスタサイズをK1とし、ペアトランジスタ(M4、M5)のトランジスタサイズを1/K2とする。この場合には、従来回路のProdanovのOTAの回路解析がそのままでは適用できない。
【０３９２】
並列接続されたペアトランジスタ(M3、M6)とペアトランジスタ(M4、M5)はデジェネレーション抵抗の役割を演じ、差動入力電圧Vinの振幅が小さい間は線形領域で動作し、差動入力電圧Vinの振幅が大きくなるとペアトランジスタ(M4、M5)の一方が飽和領域での動作に偏移する。したがって、デジェネレーション抵抗として流す電流の値が変わる（大きくなる）ことでトランスコンダクタンスが大きくなり、一定のトランスコンダクタンス値からの偏差がある一定の値に収まる差動入力電圧Vinの振幅値が拡がることになる。具体的にはVin＞＞０の場合にトランジスタM5が飽和領域での動作に偏移し、Vin＜＜０の場合にトランジスタM4が飽和領域での動作に偏移する。
【０３９３】
図３８は、図３７に示した本実施例の差動回路の入力電圧Ｖｉｎと出力電流ＩＤの入出力特性(計算値)を示す図である。図３９は、図３７に示した本実施例の差動回路のトランスコンダクタンス特性(計算値)を示す図である。図３７の差動回路のSPICEシミュレーションにおいて、K1＝10/3(＝3.33333)の場合に、1/K2＝0.433と1/K2＝0.666の場合には、図３８に示したK＝10/3の場合よりも更に線形性が向上することが確認できた。K2の最適な値としては、1.5〜2.5程度の範囲にあり、整数値で丸め込むと1〜3の範囲となる。ただし、K2＝1は、図３８に示したK＝10/3の場合そのものである。
【０３９４】
本発明の差動回路の活用例として、LSI上に集積される無線機チップにおいて、受信帯域選択フィルタを実現するLPF（Low Pass Filter）やBPF(Band Pass FIlter)、あるいは複素フィルタをgm-Cフィルタで構成するためのOTA回路が挙げられる。特に、最近の集積回路プロセスの超々微細化の進展に伴い、周波数特性が向上し、RF-MOSとして１チップ上に集積される場合の要求が高まっているが、本発明は、線形性を向上させ、出力電流効率を改善できているので、そうした要望に容易に答えることができる。
【０３９５】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０３９６】
【図１】先行非特許文献に記載された従来回路の構成を示す図である。
【図２】先行非特許文献に記載された従来回路の特性を示す図である。
【図３】先行特許文献に記載された従来回路の他の特性を示す図である。
【図４】先行非特許文献に記載された他の従来回路の構成例を示す図である。
【図５】先行非特許文献に記載された他の従来回路例とその特性を示す図である。
【図６】先行非特許文献に記載されたもう一方の従来回路の構成例を示す図である。
【図７】先行非特許文献に記載されたもう一方の従来回路例の特性を示す図である。
【図８】先行特許文献に記載された他方の従来回路の構成例を示す図である。
【図９】先行特許文献に記載された他方の従来回路例の特性を示す図である。
【図１０】先行非特許文献に記載された更なる従来回路の構成例を示す図である。
【図１１】先行特許文献に記載されたさらなる従来回路の構成例とそのトランスコンダクタンス特性を示す図である。
【図１２】本発明（請求項１）の一実施例の回路構成を示す図である。
【図１３】本発明（請求項１）の一実施例の電流特性を示す図である。
【図１４】本発明（請求項２）の一実施例の回路構成を示す図である。
【図１５】本発明（請求項２）の一実施例の回路のＳＰＩＣＥシミュレーション値を示す図である。
【図１６】本発明（請求項３）の一実施例の回路構成を示す図である。
【図１７】本発明（請求項３）の一実施例の回路のＳＰＩＣＥシミュレーション値を示す図である。
【図１８】本発明（請求項３）の一実施例の回路の電流特性を示す図である。
【図１９】本発明（請求項４）の一実施例の回路構成を示す図である。
【図２０】本発明（請求項４）の一実施例の回路のＳＰＩＣＥシミュレーション値を示す図である。
【図２１】本発明（請求項５）の一実施例の回路構成を示す図である。
【図２２】本発明（請求項５）の一実施例の回路の解析結果を示す図である。
【図２３】本発明（請求項５）の一実施例の方向性を示す回路の概念図である。
【図２４】本発明（請求項５）の一実施例を示す回路の電流特性を示す図である。
【図２５】本発明（請求項５）の一実施例の回路の第一のＳＰＩＣＥシミュレーション値を示す図である。
【図２６】本発明（請求項５）の一実施例の回路の第二のＳＰＩＣＥシミュレーション値を示す図である。
【図２７】本発明（請求項６）の一実施例の回路構成を示す図である。
【図２８】本発明（請求項６）の一実施例の回路のＳＰＩＣＥシミュレーション値を示す図である。
【図２９】本発明（請求項７）の一実施例の回路構成を示す図である。
【図３０】本発明（請求項７）の一実施例の回路のＳＰＩＣＥシミュレーション値を示す図である。
【図３１】本発明（請求項８）の一実施例の回路構成を示す図である。
【図３２】本発明（請求項８）の一実施例の回路のＳＰＩＣＥシミュレーション値を示す図である。
【図３３】本発明（請求項９）の一実施例の回路構成を示す図である。
【図３４】本発明（請求項９）の一実施例の回路のＳＰＩＣＥシミュレーション値を示す図である。
【図３５】本発明（請求項１０）の一実施例の回路構成を示す図である。
【図３６】本発明（請求項１０）の一実施例の回路のＳＰＩＣＥシミュレーション値を示す図である。
【図３７】本発明（請求項１２）の一実施例の回路構成を示す図である。
【図３８】本発明（請求項１２）の一実施例の入出力特性(計算値)を示す図である。
【図３９】本発明（請求項１２）の一実施例のトランスコンダクタンス特性(計算値)を示す図である。
【符号の説明】
【０３９７】
１０１  逆相増幅器
M1〜M12、MBＯＵＴ  ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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