(57)【要約】【課題】ボイドの限定された一対のフィンを有する、読み取り動作の障害を減らし、短チャンネル効果を改善させることができる不揮発性メモリ素子及びその製造方法を提供する。【解決手段】半導体基板は、本体及び本体からそれぞれ突出した一対のフィンを備え、内部スペーサ絶縁膜は、一対のフィン間の入口幅を縮めるように、一対のフィンの上部に形成されて互いに離隔され、ゲート電極は、内部スペーサ絶縁膜の反対側の一対のフィンの外側面の一部分を覆って内部スペーサ絶縁膜上を横切って伸長し、一対のフィン間にボイドを限定し、ゲート絶縁膜は、ゲート電極及び前記一対のフィン間に介在される半導体素子である。【選択図】図１
2008124478.tif 000002
【特許請求の範囲】
【請求項１】
本体及び前記本体からそれぞれ突出した一対のフィンを備える半導体基板と、
前記一対のフィン間の入口幅を縮めるように、前記一対のフィンの上部に形成され、互いに離隔された内部スペーサ絶縁膜と、
前記内部スペーサ絶縁膜の反対側の前記一対のフィンの外側面の一部分を覆い、前記内部スペーサ絶縁膜上を横切って伸長し、前記一対のフィン間にボイドを限定するゲート電極と、
前記ゲート電極及び前記一対のフィン間に介在されたゲート絶縁膜と、を備えることを特徴とする半導体素子。
【請求項２】
前記ゲート電極は、前記内部スペーサ絶縁膜間の空間を塞ぎ、前記ボイドは、前記ゲート電極及び前記内部スペーサ絶縁膜下の前記一対のフィン間に限定されたことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記一対のフィンの上面及び前記ゲート電極間に介在された上部スペーサ絶縁膜をさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記ボイド内部の前記一対のフィンの表面を覆い、前記内部スペーサ絶縁膜及び前記一対のフィン間にさらに伸長した保護膜をさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記内部スペーサ絶縁膜の反対側の前記一対のフィンの外側面を覆い包み、前記ゲート電極及び前記本体間に介在された素子分離膜をさらに備えることを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記ゲート絶縁膜を覆うストレージノード膜と、
前記ストレージノード膜及び前記ゲート電極間に介在され、前記内部スペーサ絶縁膜を横切って伸長するブロッキング絶縁膜と、をさらに備え、
前記ボイドは、前記ブロッキング絶縁膜によりさらに限定されたことを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記ストレージノード膜は、前記ボイド内で互いに分離されたことを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記ブロッキング絶縁膜は、前記分離されたストレージノード膜間の空間を塞ぎ、前記ボイドは、前記ブロッキング絶縁膜下の前記一対のフィン間に限定されたことを特徴とする請求項７に記載の半導体素子。
【請求項９】
前記ストレージノード膜は、前記内部スペーサ絶縁膜間の空間を塞ぐように、前記内部スペーサ絶縁膜上に伸長し、前記ボイドは、前記ストレージノード膜によりさらに限定されたことを特徴とする請求項６に記載の半導体素子。
【請求項１０】
前記一対のフィンの上面及び前記スペーサ絶縁膜間に介在された上部スペーサ絶縁膜をさらに備えることを特徴とする請求項６に記載の半導体素子。
【請求項１１】
前記ボイド内部の前記一対のフィンの表面を覆い、前記内部スペーサ絶縁膜及び前記一対のフィン間にさらに伸長した保護膜をさらに備えることを特徴とする請求項６に記載の半導体素子。
【請求項１２】
前記半導体基板は、バルク半導体ウェーハをエッチングして形成されたことを特徴とする請求項１に記載の半導体素子。
【請求項１３】
半導体基板をエッチングし、本体及び前記本体からそれぞれ突出した一対のフィンを限定する段階と、
前記一対のフィン間の入口幅を縮めるように、前記一対のフィン上部に形成され、互いに離隔された内部スペーサ絶縁膜を形成する段階と、
前記内部スペーサ絶縁膜の反対側の一対のフィンの外側面の一部分を覆うゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜を覆い、前記内部スペーサ絶縁膜上を横切って伸長し、前記一対のフィン間にボイドを限定するゲート電極を形成する段階と、を含むことを特徴とする半導体素子の製造方法。
【請求項１４】
前記ゲート電極は、前記内部スペーサ絶縁膜上を覆い、前記内部スペーサ絶縁膜間の空間を塞ぐように形成することを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１５】
前記内部スペーサ絶縁膜を形成する段階は、
前記一対のフィン間に前記一対のフィンの上部を露出するように埋め込み絶縁膜を形成する段階と、
前記埋め込み絶縁膜及び前記一対のフィンの上部を覆う絶縁層を形成する段階と、
前記絶縁層を異方性エッチングし、前記一対のフィンの上部に内部スペーサ絶縁膜を形成する段階と、を含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１６】
前記絶縁層は、前記内部スペーサ絶縁膜が互いに離隔されるように、前記一対のフィン間の距離の半分以下の厚さを有することを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記ゲート絶縁膜を形成する前に、
前記内部スペーサ絶縁膜間の空間を介して前記埋め込み絶縁膜をエッチングする段階をさらに含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１８】
前記埋め込み絶縁膜をエッチングする段階は、湿式エッチングを利用することを特徴とする請求項１７に記載の半導体素子の製造方法。
【請求項１９】
前記本体及び前記一対のフィンを限定する段階は、
前記半導体基板内に一対の第１トレンチを形成する段階と、
前記第１トレンチを埋め込み、前記半導体基板上に突出した素子分離膜を形成する段階と、
前記素子分離膜の突出した側壁に上部スペーサ絶縁膜を形成する段階と、
前記上部スペーサ絶縁膜から露出された前記半導体基板をエッチングし、前記本体上に突出した一対のフィンを限定する段階と、を含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項２０】
前記埋め込み絶縁膜を形成する前に、
前記一対のフィン及び前記素子分離膜を覆う保護膜を形成する段階をさらに含むことを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項２１】
前記ゲート絶縁膜を形成する前に、
前記内部スペーサ絶縁膜間の空間を介して前記埋め込み絶縁膜をエッチングし、それと同時に前記素子分離膜を所定深さほどエッチングする段階をさらに含むことを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項２２】
前記ゲート電極を形成する前に、
前記ゲート絶縁膜を覆うストレージノード膜を形成する段階と、
前記ストレージノード膜上に前記内部スペーサ絶縁膜を横切って伸長するブロッキング絶縁膜を形成する段階と、をさらに含み、
前記ゲート電極は、前記ストレージノード膜上に形成され、前記ボイドは、前記ブロッキング絶縁膜によりさらに限定されたことを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項２３】
前記ストレージノード膜は、前記ボイド内で互いに分離されたことを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２４】
前記ブロッキング絶縁膜は、前記分離されたストレージノード膜間の空間を塞ぐように形成し、前記ボイドは、前記ブロッキング絶縁膜下の前記一対のフィン間に限定されたことを特徴とする請求項２３に記載の半導体素子の製造方法。
【請求項２５】
前記ストレージノード膜は、前記内部スペーサ絶縁膜間の空間を塞ぐように、前記内部スペーサ絶縁膜上に伸長するように形成し、前記ボイドは、前記ストレージノード膜によりさらに限定されたことを特徴とする請求項２２に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子に係り、特にフィン型（fin-type）チャンネル領域を具備する不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体製品は、そのサイズがさらに小さくなりつつも、高容量のデータ処理を要求されている。これにより、このような半導体製品に使われる不揮発性メモリ素子の動作速度を速くし、かつ集積度を高めるための方法が研究されている。例えば、フィン−ＦＥＴ（Field Effect Transistor）を利用して集積度を高めた半導体素子は、チャンネル面積を大きくして動作速度を速めることができ、同時にフィンの幅を縮小させて集積度を高めることができる。さらに、シリコン−オン−インシュレーター（ＳＯＩ：Silicon-On-Insulator）基板を利用したフィン−ＦＥＴは、短チャンネル効果をさらに改善させることができると期待されている。
【０００３】
例えば、特許文献１（David M. Friedら）は、フィン−ＦＥＴ及びフィンメモリセルについて開示している。他の例として、特許文献２（Bin Yuら）は、ＳＯＩ基板を利用したフィン−ＦＥＴについて開示している。
【０００４】
しかし、ＳＯＩ基板は、非常に高価であるという短所があり、バルク半導体基板を利用してＳＯＩ基板と類似した特性を有するフィン−ＦＥＴまたはフィンメモリセルを形成しようとする試みが行われている。しかし、この場合にも、半導体素子の集積度がさらに増大するにつれてフィン間の間隔がさらに近づき、その結果、近接したフィン間で読み取り動作の障害が起きることがある。さらに、ＳＯＩ基板を利用する場合にも、絶縁体の誘電特性により、短チャンネル効果、例えばＤＩＢＬ（Drain Induced Barrier Lowering）が問題になることがある。
【特許文献１】米国特許第６，６６４，５８２号明細書
【特許文献２】米国特許第６，８７６，０４２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が果たそうとする技術的課題は、前述の問題点を克服するために、読み取り動作の障害を減らし、短チャンネル効果を改善させることができる不揮発性メモリ素子を提供するところにある。
【０００６】
本発明が果たそうとする他の技術的課題は、読み取り動作の障害を減らし、かつ短チャンネル効果を改善させることができる不揮発性メモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【０００７】
前記技術的課題を達成するための本発明の一形態による半導体素子は、半導体基板、内部スペーサ絶縁膜、ゲート電極及びゲート絶縁膜を備える。前記半導体基板は、本体及び前記本体からそれぞれ突出した一対のフィンを備える。前記内部スペーサ絶縁膜は、前記一対のフィン間の入口幅を縮めるように、前記一対のフィンの上部に形成されて互いに離隔される。前記ゲート電極は、前記内部スペーサ絶縁膜の反対側の前記一対のフィンの外側面の一部分を覆い、前記内部スペーサ絶縁膜上を横切って伸長し、前記一対のフィン間にボイドを限定する。そして、前記ゲート絶縁膜は、前記ゲート電極及び前記一対のフィン間に介在される。
【０００８】
前記本発明の一側面によれば、前記半導体素子は、前記一対のフィンの上面及び前記ゲート電極間に介在された上部スペーサ絶縁膜をさらに備えることができる。
【０００９】
前記本発明の他の側面によれば、前記半導体素子は、前記ゲート絶縁膜を覆うストレージノード膜と、前記ストレージノード膜及び前記ゲート電極間に介在され、前記内部スペーサ絶縁膜を横切って伸長するブロッキング絶縁膜とをさらに備えることができる。そして、前記ボイドは、前記ブロッキング絶縁膜によりさらに限定されうる。
【００１０】
前記他の技術的課題を達成するための本発明の一形態による不揮発性メモリ素子の製造方法が提供される。半導体基板をエッチングし、本体及び前記本体からそれぞれ突出した一対のフィンを限定する。前記一対のフィン間の入口幅を縮めるように、前記一対のフィン上部に形成され、互いに離隔された内部スペーサ絶縁膜を形成する。前記内部スペーサ絶縁膜の反対側の一対のフィンの外側面の一部分を覆うゲート絶縁膜を形成する。そして、前記ゲート絶縁膜を覆い、前記内部スペーサ絶縁膜上を横切って伸長し、前記一対のフィン間にボイドを限定するゲート電極を形成する。
【００１１】
前記本発明の一側面によれば、前記内部スペーサ絶縁膜を形成する段階は、前記一対のフィン間に前記一対のフィンの上部を露出するように埋め込み絶縁膜を形成する段階と、前記埋め込み絶縁膜及び前記一対のフィンの上部を覆う絶縁層を形成する段階と、前記絶縁層を異方性エッチングし、前記一対のフィンの上部に内部スペーサ絶縁膜を形成する段階とを含むことができる。さらに、前記ゲート絶縁膜を形成する前に、前記内部スペーサ絶縁膜間の空間を介して前記埋め込み絶縁膜をエッチングできる。
【発明の効果】
【００１２】
本発明による半導体素子は、ＳＯＶ（Silicon-On-Void）構造を有し、短チャンネル効果を減少させる。例えば、オフ電流及び接合漏れ電流が減少し、オン電流が増加し、ＤＩＢＬ（Drain Induced Barrier Lowering）値が低くなることが可能である。しかしその一方で、本体に電圧を印加することによって、フィンにボディーバイアスを印加できる長所は維持される。
【００１３】
また、本発明による半導体素子は、従来のＳＯＩ構造より読み取り動作の障害を減らすことができ、高い読み取り信頼性を有することができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付した図面を参照しつつ、本発明による望ましい実施形態について説明することによって本発明を詳細に説明する。しかし本発明は、以下で開示される実施形態に限定されずに、互いに異なる多様な形態に具現され、本実施形態は、単に本発明の開示を完全なものとし、当業者に発明の範疇を完全に伝えるために提供されるものである。図面での構成要素は、説明の便宜のためにその大きさが誇張されていることがある。
【００１５】
図１は、本発明の一実施形態による半導体素子を示す断面図である。
【００１６】
図１を参照すれば、半導体素子は、半導体基板１１０、ゲート絶縁膜１６５及びゲート電極１７０を備える。ゲート電極１７０を制御することにより、半導体基板１１０を介した電流の流れを制御できる。従って、この実施形態の半導体素子は、スイッチング素子として利用され、例えばトランジスタとも呼ばれる。以下では、さらに具体的に半導体素子の構成について説明する。
【００１７】
半導体基板１１０は、本体１０２及び一対のフィン１０５ａ，１０５ｂを備える。例えばフィン１０５ａ，１０５ｂは、本体１０２から上向き突出されて離隔されて配されうる。例えば、半導体基板１１０は、バルク半導体ウェーハ、例えばバルクシリコンウェーハ、バルクシリコン−ゲルマニウムウェーハをエッチングして形成されうる。すなわち、フィン１０５ａ，１０５ｂは、本体１０２と同じ物質で形成されうる。他の例として、フィン１０５ａ，１０５ｂは、本体１０２上の半導体エピ層として限定されもする。
【００１８】
フィン１０５ａ，１０５ｂの上部には、内部スペーサ絶縁膜１５５が提供される。例えば、内部スペーサ絶縁膜１５５は、フィン１０５ａ，１０５ｂ間の入口幅を縮めるように、フィン１０５ａ，１０５ｂの上部から互いに近接する方向に伸長する。しかし、内部スペーサ絶縁膜１５５は、フィン１０５ａ，１０５ｂ間の入口を塞いでしまわないように、互いに離隔される。それにより、内部スペーサ絶縁膜１５５下の空間は空いているので、内部スペーサ絶縁膜１５５間の空間、すなわちフィン１０５ａ，１０５ｂ間の入口を塞ぐことにより、フィン１０５ａ，１０５ｂ間にボイド（void）１６０が限定されうる。
【００１９】
内部スペーサ絶縁膜１５５の離隔距離は、後述の通りフィン１０５ａ，１０５ｂの入口を容易に塞ぐことができるように、十分に狭いことが望ましい。しかし、内部スペーサ絶縁膜１５５間にエッチング液が浸透しなければならないので、内部スペーサ絶縁膜１５５は、互いに直接連結されるものではない。
【００２０】
ゲート電極１７０は、フィン１０５ａ，１０５ｂの外側面の一部分を覆い、内部スペーサ絶縁膜１５５を横切って伸長する。これにより、ボイド１６０は、ゲート電極１７０下のフィン１０５ａ，１０５ｂ間に限定されうる。フィン１０５ａ，１０５ｂの外側面は、内部スペーサ絶縁膜１５５の反対側の側面を指し、フィン１０５ａ，１０５ｂの内側面は、内部スペーサ絶縁膜１５５のある側面を指す。
【００２１】
例えば、ゲート電極１７０は、内部スペーサ絶縁膜１５５間の空間を直接塞ぐように、内部スペーサ絶縁膜１５５の真上に形成されうる。その場合、ボイド１６０は、ゲート電極１７０及び内部スペーサ絶縁膜１５５下のフィン１０５ａ，１０５ｂ間に限定されうる。
【００２２】
ゲート絶縁膜１６５は、ゲート電極１７０及びフィン１０５ａ，１０５ｂ間に介在される。しかし、この実施形態の変形された例で、ゲート絶縁膜１６５は、フィン１０５ａ，１０５ｂの外側面から内部スペーサ絶縁膜１５５を横切って伸長して連結されるように形成されもする。その場合、内部スペーサ絶縁膜１５５間の空間は、ゲート絶縁膜１６５により塞がり、ゲート電極１７０は、このようなゲート絶縁膜１６５上に形成されうる。
【００２３】
該実施形態の他の変形された例で、内部スペーサ絶縁膜１５５及びゲート電極１７０間に、内部スペーサ絶縁膜１５５間の空間を塞ぐ他の絶縁膜（図示せず）より介在されもする。従って、ボイド１６０は、ゲート電極１７０によって限定されるだけではなく、ゲート絶縁膜１６５及び／または他の絶縁膜によってもさらに限定されもする。
【００２４】
ゲート電極１７０は、本体１０２と絶縁される。例えば、素子分離膜１３０は、フィン１０５ａ，１０５ｂの外側面下部を覆うように形成され、ゲート電極１７０及び本体１０２間に介在されうる。その場合、ゲート絶縁膜１６５は、素子分離膜１３０から露出されたフィン１０５ａ，１０５ｂの上部を覆うように形成される。素子分離膜１３０の高さは、適切に選択され、それによりフィン１０５ａ，１０５ｂの上部及び下部の高さが調節されうる。
【００２５】
フィン１０５ａ，１０５ｂの上面及びゲート電極１７０間には、上部スペーサ絶縁膜１３５が介在されうる。上部スペーサ絶縁膜１３５は、フィン１０５ａ，１０５ｂの幅を制御するために提供されうる。さらに、上部スペーサ絶縁膜１３５及びフィン１０５ａ，１０５ｂの上面間には、パッド絶縁膜１１５がさらに介在されうる。パッド絶縁膜１１５は、上部スペーサ絶縁膜１３５及びフィン１０５ａ，１０５ｂ間のストレスを緩和させるために介在されうる。しかし、該実施形態の変形された例で、上部スペーサ絶縁膜１３５及び／またはパッド絶縁膜１１５は、省略されたり、または他の適切な構造に代替されうる。
【００２６】
ボイド１６０内部のフィン１０５ａ，１０５ｂの内側面の表面上は、保護膜１４５が備わりうる。保護膜１４５は、フィン１０５ａ，１０５ｂ及び内部スペーサ絶縁膜１５５間にさらに伸長されうる。保護膜１４５及びフィン１０５ａ，１０５ｂ間には、バッファ絶縁膜１４３がさらに提供されうる。しかし、該実施形態の変形された例で、保護膜１４５及び／またはバッファ絶縁膜１４３は、省略されるか、または他の適切な構造に代替されうる。
【００２７】
本発明の該実施形態による半導体素子で、フィン１０５ａ，１０５ｂは、チャンネル領域として利用されうる。ゲート電極１７０は、フィン１０５ａ，１０５ｂを共通に制御できる。従って、該実施形態の半導体素子は、ゲート電極１７０を共有する２つのトランジスタを表すことができる。その場合、フィン１０５ａ，１０５ｂを介した信号の干渉は、ボイド１６０により大きく減少可能である。なぜならば、ボイド１６０は、他のいかなる絶縁層よりも低い誘電定数を有するためである。
【００２８】
また、フィン１０５ａ，１０５ｂに形成される空乏領域は制限可能である。特に、フィン１０５ａ，１０５ｂの幅が狭いほど、空乏領域はさらに制限可能である。さらに具体的に述べれば、空乏領域は、フィン１０５ａ，１０５ｂの幅方向には、ボイド１６０の存在によって非常に制限され、高さ方向によってのみ形成されうる。しかし、フィン１０５ａ，１０５ｂの幅が狭くなれば、高さ方向に沿って形成された空乏領域の影響は、非常に小さくなる。
【００２９】
本発明の実施形態による半導体素子は、ＳＯＩ（Silicon-On-Insulator）構造に対応し、ＳＯＶ（Silicon-On-Void）構造を有する。ただし、このようなＳＯＶ構造は、水平方向を基準としたものであるという点で、垂直方向のＳＯＶ構造とは対比されうる。さらに、本発明の実施形態によるＳＯＶ構造で、フィン１０５ａ，１０５ｂは、本体１０２から完全にフローティングされていない。
【００３０】
このようなＳＯＶ構造は、空乏領域の拡張によって発生しうる短チャンネル効果の改善に寄与できる。例えば、オフ電流及び接合漏れ電流が減少し、ＤＩＢＬ（Drain Induced Barrier Lowering）効果が改善されうる。その一方で、本体１０２に電圧を印加することにより、フィン１０５ａ，１０５ｂにボディーバイアスを印加できる長所は維持される。
【００３１】
図２ないし図１０は、本発明の一実施形態による半導体素子の製造方法を示す断面図である。例えば、図２ないし図１０は、図１の半導体素子を製造するための方法を例示的に示す。
【００３２】
図２を参照すれば、半導体基板１１０内に、少なくとも一対の第１トレンチ１２５を形成する。例えば、半導体基板１１０上に、ハードマスク膜１２０を形成する。次に、ハードマスク膜１２０をエッチングマスクとして、半導体基板１１０の露出された部分をエッチングし、第１トレンチ１２５を形成できる。選択的に、ハードマスク膜１２０を形成する前に、パッド絶縁膜１１５を形成できる。例えば、ハードマスク膜１２０は、半導体基板１１０に対してエッチング選択比を有するように窒化膜を備え、パッド絶縁膜１１５は、酸化膜を備えることができる。
【００３３】
図３を参照すれば、第１トレンチ１２５を埋め込む素子分離膜１３０を形成する。例えば、第１トレンチ１２５を十分に埋め込むように素子分離膜１３０を形成し、ハードマスク膜１２０が露出されるまで素子分離膜１３０を平坦化する。これにより、素子分離膜１３０は、第１トレンチ１２５を埋め込んで半導体基板１１０上に突出する。例えば、素子分離膜１３０は、酸化膜を備えることができる。
【００３４】
図４を参照すれば、ハードマスク膜１２０を除去し、半導体基板１１０上に突出した素子分離膜１３０の側壁に、上部スペーサ絶縁膜１３５を形成する。上部スペーサ絶縁膜１３５は、その間に半導体基板１１０の一部分を露出するように、その幅を制御する。例えば、上部スペーサ絶縁膜１３５は、所定の絶縁層を蒸着した後、それを異方性エッチングすることによって形成できる。それにより、パッド絶縁膜１１５は、上部スペーサ絶縁膜１３５及び半導体基板１１０間に残留する。しかし、該実施形態の変形された例で、ハードマスク膜１２０の除去時、パッド絶縁膜１１５が除去されもする。例えば、上部スペーサ絶縁膜１３５は、半導体基板１１０に対してエッチング選択比を有するように窒化膜を備えることができる。
【００３５】
図５を参照すれば、上部スペーサ絶縁膜１３５をエッチングマスクとして、上部スペーサ絶縁膜１３５から露出された半導体基板１１０をエッチングし、第２トレンチ１４０を形成する。これにより、半導体基板１１０の本体１０２上に突出した一対のフィン１０５ａ，１０５ｂが限定される。第１トレンチ１２５及び第２トレンチ１４０は、同じ深さ、または互いに異なる深さを有することができる。
【００３６】
上部スペーサ絶縁膜１３５は、フィン１０５ａ，１０５ｂの幅を限定できる。すなわち、上部スペーサ絶縁膜１３５を利用することにより、フォトリソグラフィを利用した場合よりもフィン１０５ａ，１０５ｂの幅を縮小させることができる。しかし、フィン１０５ａ，１０５ｂの形成方法がこのような例によって制限されるものではない。
【００３７】
該実施形態の変形された例で、フィン１０５ａ，１０５ｂは、上部スペーサ絶縁膜１３５を形成せずに、フォトリソグラフィ及びエッチング方法によって、第１トレンチ１２５及び第２トレンチ１４０を形成することにより、本体１０２上に限定することもできる。
【００３８】
図６を参照すれば、フィン１０５ａ，１０５ｂ間の第２トレンチ１４０を埋め込むように、埋め込み絶縁膜１５０を形成する。例えば、埋め込み絶縁膜１５０は、酸化膜を備えることができ、ただし埋め込み絶縁膜１５０は、素子分離膜１３０よりエッチング速度が速くなるように、その密度が適切に選択されうる。選択的に、埋め込み絶縁膜１５０の形成前に、バッファ絶縁膜１４３及び保護膜１４５を形成できる。例えば、バッファ絶縁膜１４３は、フィン１０５ａ，１０５ｂの表面を酸化させて形成し、保護膜１４５は、化学気相蒸着（ＣＶＤ）法で形成できる。保護膜１４５は、素子分離膜１３０及び埋め込み絶縁膜１５０に対してエッチング選択比を有するように窒化膜を備えることができ、バッファ絶縁膜１４３は、酸化膜を備えることができる。
【００３９】
図７を参照すれば、埋め込み絶縁膜１５０を所定深さほどエッチングし、フィン１０５ａ，１０５ｂの上部を露出する。この場合、保護膜１４５は、パッド絶縁膜１１５及び素子分離膜１３０がエッチングされるのを防ぐことができる。
【００４０】
しかし、該実施形態の変形された例で、保護膜１４５及びパッド絶縁膜１１５は、省略されもする。その場合、埋め込み絶縁膜１５０のエッチング時に、素子分離膜１３０もエッチングされうる。しかし、埋め込み絶縁膜１５０より素子分離膜１３０の密度を高く選定することにより、素子分離膜１３０のエッチング速度を埋め込み絶縁膜１５０より遅くすることができる。
【００４１】
図８を参照すれば、フィン１０５ａ，１０５ｂの内側面上部から第２トレンチ１４０の真ん中方向に伸長して互いに離隔された内部スペーサ絶縁膜１５５を形成する。例えば、埋め込み絶縁膜１５０及びフィン１０５ａ，１０５ｂの上部を覆う絶縁層、例えば窒化膜を形成し、これを異方性エッチングすることにより、内部スペーサ絶縁膜１５５を形成できる。
【００４２】
内部スペーサ絶縁膜１５５は、フィン１０５ａ，１０５ｂ間の入口幅を大きく狭めることができる。内部スペーサ絶縁膜１５５間の空間、すなわち、フィン１０５ａ，１０５ｂの入口は、絶縁層の厚さを調節して制御できる。内部スペーサ絶縁膜１５５が互いに連結されてフィン１０５ａ，１０５ｂの入口を直接塞がないためには、絶縁層は、フィン１０５ａ，１０５ｂ間の距離の半分以下であることが望ましい。
【００４３】
図９を参照すれば、内部スペーサ絶縁膜１５５間の空間を介して埋め込み絶縁膜１５０をエッチングして除去する。これにより、内部スペーサ絶縁膜１５５下のフィン１０５ａ，１０５ｂ間に空き空間が形成される。例えば、内部スペーサ絶縁膜１５５のエッチングは、湿式エッチングを利用できる。その場合、内部スペーサ絶縁膜１５５間の空間は、エッチング液の浸透を許容せねばならない。保護膜１４５は、エッチングされずに残留しうる。
【００４４】
埋め込み絶縁膜１５０のエッチングと同時に、素子分離膜１３０は、フィン１０５ａ，１０５ｂの上部を露出するように、所定深さほどエッチングされうる。しかし、該実施形態の変形された例で、素子分離膜１３０は、埋め込み絶縁膜１５０のエッチング前後に、エッチングされもする。
【００４５】
図１０を参照すれば、フィン１０５ａ，１０５ｂの外側面上部を覆うゲート絶縁膜１６５を形成する。例えば、ゲート絶縁膜１６５は、フィン１０５ａ，１０５ｂを酸化させて形成できる。次に、ゲート絶縁膜１６５上に、ゲート電極１７０を形成する。例えば、ゲート電極１７０は、ポリシリコン、金属及び／または金属シリサイドを含んで形成できる。これにより、ボイド１６０は、ゲート電極１７０及び内部スペーサ絶縁膜１５５下のフィン１０５ａ，１０５ｂ間に限定されうる。
【００４６】
しかし、該実施形態の変形された例で、ゲート絶縁膜１６５は、化学気相蒸着（ＣＶＤ）法によって形成でき、その場合、ゲート絶縁膜１６５は、内部スペーサ絶縁膜１５５を横切って伸長して互いに連結されうる。
【００４７】
図１１は、本発明の他の実施形態による半導体素子を示す断面図である。
【００４８】
図１１を参照すれば、半導体素子は、半導体基板１１０、ゲート絶縁膜１６５、ストレージノード膜１７５、ブロッキング絶縁膜１８０及びゲート電極１８５を備える。該実施形態の半導体素子によれば、ゲート電極１８５を制御することにより、ストレージノード膜１７５に電荷を保存したり、または保存された電荷を除去できる。従って、該実施形態の半導体素子は、データを保存することができる不揮発性メモリ素子として利用可能である。例えば、該実施形態の半導体素子は、フラッシュメモリ素子として利用されうる。
【００４９】
以下では、さらに具体的に該実施形態の半導体素子について説明する。該実施形態の半導体素子の一部構成は、図１の半導体素子の構成と類似しており、２つの実施形態において重複された説明は省略する。例えば、半導体基板１１０、素子分離膜１３０、上部スペーサ絶縁膜１３５、内部スペーサ絶縁膜１５５、保護膜１４５のような構成は、図１の説明を参照できる。
【００５０】
ゲート絶縁膜１６５は、電荷の移動通路になるという点で、トンネリング絶縁膜と呼ばれもし、図１の説明を参照できる。ゲート電極１８５は、ストレージノード膜１７５にデータを保存したり、または消去できるという点で、制御ゲート電極と呼ばれもする。ゲート電極１８５の構成については、図１のゲート電極１７０を参照できる。
【００５１】
ストレージノード膜１７５は、ゲート絶縁膜１６５を覆うように形成されうる。例えば、ストレージノード膜１７５は、ゲート絶縁膜１６５を覆って内部スペーサ絶縁膜１５５を覆うように伸長できる。この場合、ゲート絶縁膜１６５をそれぞれ覆っているストレージノード膜１７５は、互いに一つに連結されうる。従って、内部スペーサ絶縁膜１５５間の空間は、ストレージノード膜１７５によって塞がれうる。これにより、ボイド１６０は、ゲート電極１８５だけではなく、ストレージノード膜１７５によってさらに限定されうる。
【００５２】
例えば、ストレージノード膜１７５は、ポリシリコン、シリコンまたは金属ドット、シリコンまたは金属のナノクリスタルまたはシリコン窒化膜を備えることができる。ポリシリコンを備えるストレージノード膜１７５は、フローティングゲートとして利用可能である。シリコンまたは金属ドット、シリコンまたは金属のナノクリスタルまたはシリコン窒化膜を備えるストレージノード膜１７５は、電荷トラップ層として利用可能である。
【００５３】
ブロッキング絶縁膜１８０は、ストレージノード膜１７５及びゲート電極１８５間に介在され、内部スペーサ絶縁膜１５５を横切って伸長する。ブロッキング絶縁膜１８０は、ストレージノード膜１７５及びゲート電極１８５間の電荷のトンネリングを抑制する役割を果たす。
【００５４】
該実施形態による半導体素子で、ゲート電極１８５は、ワードラインの一部として利用され、フィン１０５ａ，１０５ｂは、ビットラインの一部として利用可能である。従って、フィン１０５ａ，１０５ｂを別途のビットラインで連結すれば、単一レベル動作方式でも、２ビットのデータを処理できる。その場合、ストレージノード膜１７５は、局部的な電荷トラップ層として利用されることが望ましい。２ビットのデータを処理するにおいて、フィン１０５ａ，１０５ｂをそれぞれ覆っているストレージノード膜１７５に保存された電荷は、互いに反対側のフィン１０５ａ，１０５ｂのポテンシャルに影響を及ぼしうる。
【００５５】
しかし、該実施形態による半導体素子で、フィン１０５ａ，１０５ｂは、ボイド１６０により離隔されているために、その誘電カップリングが大きく減少しうる。なぜならば、ボイド１６０は、他のいかなる絶縁層より低い誘電定数を有するためである。従って、フィン１０５ａ，１０５ｂ間のカップリングによる、スレショルド電圧の変化を防止でき、これにより、読み取り障害の発生抑制が可能である。
【００５６】
さらに、該実施形態の半導体素子は、図１で説明した通り、ＳＯＶ構造を有することができ、それによる効果は、図１で説明した通りである。
【００５７】
図１２及び図１３は、本発明の他の実施形態による半導体素子の製造方法を示す断面図である。
【００５８】
該実施形態による半導体素子の製造方法の一部段階は、図２ないし図１０の半導体素子の製造方法を参照できる。従って、２つの実施形態で重複された説明は省略する。
【００５９】
例えば、図２ないし図１０を参照し、ゲート絶縁膜１６５の形成段階まで行う。
【００６０】
図１２を参照すれば、ゲート絶縁膜１６５を覆うストレージノード膜１７５を形成する。例えば、ストレージノード膜１７５は、フィン１０５ａ，１０５ｂをそれぞれ覆い、内部スペーサ絶縁膜１５５を横切って伸長するように形成できる。これにより、内部スペーサ絶縁膜１５５間の空間は、ストレージノード膜１７５によって塞がり、ボイド１６０がフィン１０５ａ，１０５ｂ間に限定されうる。
【００６１】
図１３を参照すれば、ストレージノード膜１７５を覆い、内部スペーサ絶縁膜１５５を横切って伸長するブロッキング絶縁膜１８０を形成する。例えば、ブロッキング絶縁膜１８０は、酸化膜、窒化膜、または高誘電率膜を化学気相蒸着法を利用して形成できる。
【００６２】
次に、ブロッキング絶縁膜１８０を覆うゲート電極１８５を形成する。ゲート電極１８５は、内部スペーサ絶縁膜１５５を横切って伸長してフィン１０５ａ，１０５ｂの外側面の上部を覆うように配されうる。これにより、ボイド１６０は、ゲート電極１８５の下に限定され、ストレージノード膜１７５によってさらに限定されうる。例えば、ゲート電極１８５は、ポリシリコン、金属及び／または金属シリサイドを備えて形成できる。
【００６３】
図１４は、本発明のさらに他の実施形態による半導体素子の製造方法を示す断面図である。該実施形態の半導体素子は、図１１の半導体素子の変形された例である。従って、２つの実施形態で重複された説明は省略し、その差異点のみについて説明する。
【００６４】
図１４を参照すれば、ストレージノード膜１７５ａは、図１１のストレージノード膜１７５とは異なり、一つに連結されていない。フィン１０５ａ，１０５ｂの外側面上部を覆うストレージノード膜１７５ａは、内部スペーサ絶縁膜１５５ａの上部を覆っているが、内部スペーサ絶縁膜１５５ａ間の空間で分離される。従って、内部スペーサ絶縁膜１５５ａ間の離隔距離は、図１１の内部スペーサ絶縁膜１５５の離隔距離より大きくなりうる。
【００６５】
該実施形態の変形された例で、ストレージノード膜１７５ａは、フィン１０５ａ，１０５ｂの外側面を覆うスペーサ形態に形成可能である。その場合、ストレージノード膜１７５ａは、フィン１０５ａ，１０５ｂに並行形態でゲート絶縁膜１６５を覆うように配されうる。
【００６６】
ブロッキング絶縁膜１８０ａは、ストレージノード膜１７５ａを覆い、内部スペーサ絶縁膜１５５ａを横切って伸長できる。従って、内部スペーサ絶縁膜１５５ａ間の空間は、ブロッキング絶縁膜１８０ａによって塞がれうる。これにより、ボイド１６０がブロッキング絶縁膜１８０ａ及び内部スペーサ絶縁膜１５５ａ下のフィン１０５ａ，１０５ｂ間に限定されうる。
【００６７】
該実施形態による半導体素子で、フィン１０５ａ，１０５ｂを覆うストレージノード膜１７５ａは、互いに独立した電荷保存層として利用可能である。従って、ストレージノード膜１７５ａを介した電荷の移動が防止され、データ判読エラーを減少させることができる。
【００６８】
該実施形態による半導体素子の製造方法は、ほとんど図２ないし図１０の半導体素子の製造方法及び図１２及び図１３の半導体素子の製造方法を参照できる。
【００６９】
発明の特定実施形態についての以上の説明は、例示及び説明を目的に提供されている。本発明は、前記実施形態に限定されず、本発明の技術的思想内で当該分野の当業者によって前記実施形態を組み合わせて実施するなど、さまざまな多くの修正及び変更が可能であるということは明白である。
【産業上の利用可能性】
【００７０】
本発明のボイドの限定された一対のフィンを有する半導体素子及びその製造方法は、例えば、メモリ関連の技術分野に効果的に適用可能である。
【図面の簡単な説明】
【００７１】
【図１】本発明の一実施形態による半導体素子を示す断面図である。
【図２】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図３】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図４】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図５】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図６】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図７】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図８】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図９】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図１０】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図１１】本発明の他の実施形態による半導体素子を示す断面図である。
【図１２】本発明の他の実施形態による半導体素子の製造方法を示す断面図である。
【図１３】本発明の他の実施形態による半導体素子の製造方法を示す断面図である。
【図１４】本発明のさらに他の実施形態による半導体素子を示す断面図である。
【符号の説明】
【００７２】
１０２  本体
１０５ａ，１０５ｂ  フィン
１１０  半導体基板
１１５  パッド絶縁膜
１２０  ハードマスク膜
１２５  第１トレンチ
１３０  素子分離膜
１３５  上部スペーサ絶縁膜
１４０  第２トレンチ
１４３  バッファ絶縁膜
１４５  保護膜
１５０  埋め込み絶縁膜
１５５，１５５ａ  内部スペーサ絶縁膜
１６０  ボイド
１６５  ゲート絶縁膜
１７０，１８５  ゲート電極
１７５，１７５ａ  ストレージノード膜
１８０，１８０ａ  ブロッキング絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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