(57)【要約】【課題】拡散深さとトレンチ深さを最適な値に自由に設定することの可能な化合物半導体装置を提供する。【解決手段】チャネル層１５とゲート電極２２との間に、Ａｓ系ＩＩＩ−Ｖ族化合物半導体からなるスペーサ層１８、Ｐ系ＩＩＩ−Ｖ族化合物半導体からなる第１挿入層１９、Ａｓ系ＩＩＩ−Ｖ族化合物半導体からなるゲート形成層２０、およびＰ系ＩＩＩ−Ｖ族化合物半導体からなる第２挿入層２１がチャネル層１５側からこの順に設けられている。また、ゲート領域２６の上面がゲート形成層２０の上面に、ゲート領域２６の下面がスペーサ層１８の上面およびその近傍に、リセス２７の下面が第１挿入層１９の上面およびその近傍にそれぞれ位置している。【選択図】図１
2008153440.tif 000002
【特許請求の範囲】
【請求項１】
ソース電極とドレイン電極との間にゲート電極が設けられた化合物半導体装置であって、
前記ソース電極と前記ドレイン電極との間の電流路として機能するチャネル層と、
前記チャネル層と前記ゲート電極との間に設けられた化合物半導体層と
を備え、
前記化合物半導体層は、
Ｖ族の元素が互いに異なる２種類の第１導電型ＩＩＩ−Ｖ族化合物半導体層を交互に４層積層してなる積層構造と、
前記ゲート電極の直下に設けられ、前記積層構造における上から２番目の層の上面に上面を有すると共に前記積層構造の最下層の上面およびその近傍に下面を有する第２導電型不純物拡散領域と、
前記ゲート電極と前記ソース電極との間、および前記ゲート電極と前記ドレイン電極との間の少なくとも一方に設けられると共に、前記積層構造における上から３番目の層の上面およびその近傍に最下面を有するリセスと
を含む
ことを特徴とする化合物半導体装置。
【請求項２】
前記積層構造における前記最下層の直上の層は、前記最下層に含まれるＶ族の元素と比べて、第２導電型不純物の拡散速度の速いＶ族の元素を含む
ことを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記積層構造における前記最下層の直上の層に含まれるＶ族の元素はＰであり、
前記最下層に含まれるＶ族の元素はＡｓである
ことを特徴とする請求項２に記載の化合物半導体装置。
【請求項４】
前記第２導電型不純物はＺｎである
ことを特徴とする請求項３に記載の化合物半導体装置。
【請求項５】
ソース電極とドレイン電極との間にゲート電極が設けられた化合物半導体装置の製造方法であって、
前記ソース電極と前記ドレイン電極との間の電流路として機能するチャネル層上に、Ｖ族の元素が互いに異なる２種類の第１導電型ＩＩＩ−Ｖ族化合物半導体層を交互に４層積層してなる積層構造を有する化合物半導体層を形成し、
前記積層構造の最上層に所定の開口を形成して前記積層構造における上から２番目の層を露出させたのち、前記積層構造における上から２番目の層の露出面から前記積層構造の最下層の上面およびその近傍にまで第２導電型不純物を拡散し、
前記積層構造のうち、前記ゲート電極が形成されることとなる部分と前記ソース電極が形成されることとなる部分との間、および前記ゲート電極が形成されることとなる部分と前記ドレイン電極が形成されることとなる部分との間の少なくとも一方に、前記積層構造における上から３番目の層の上面およびその近傍に最下面を有するリセスを形成する
ことを特徴とする化合物半導体層の製造方法。
【請求項６】
前記積層構造における前記最下層の直上の層は、前記最下層に含まれるＶ族の元素と比べて、第２導電型不純物の拡散速度の速いＶ族の元素を含む
ことを特徴とする請求項５に記載の化合物半導体装置の製造方法。
【請求項７】
前記積層構造における前記最下層の直上の層に含まれるＶ族の元素はＰであり、
前記最下層に含まれるＶ族の元素はＡｓである
ことを特徴とする請求項５に記載の化合物半導体装置の製造方法。
【請求項８】
前記第２導電型不純物はＺｎである
ことを特徴とする請求項５に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲートドレイン間およびゲートソース間の少なくとも一方にリセスを有する化合物半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、無線通信機器向けのパワーアンプＩＣや、スイッチＩＣにおいて、ＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ)プロセスを採用した接合ゲート電界効果トランジスタが用いられている。接合ゲート電界効果トランジスタは、チャネル層と実効ゲート下面との距離を近く保ちつつ、チャネル層上の不純物のドープされた半導体層を厚くすることができるので、一般的なショットキーゲート電界効果トランジスタよりも、低オン抵抗、高耐圧、高効率、高Ｖｆ（順方向電圧）を得ることができる。このような接合ゲートトランジスタの代表的な構成は、特許文献１などに開示されている。
【０００３】
【特許文献１】特開平１１−１５０２６４号公報
【特許文献２】特開２００４−１０３６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、接合ゲート電界効果トランジスタをパワーアンプＩＣに適用するに際しては、特性ばらつきを抑えることと、利得を向上させることが重要である。また、接合ゲート電界効果トランジスタをスイッチＩＣに適用するに際しては、特性ばらつきと高調波歪みを抑えることが重要である。
【０００５】
一般に、接合ゲート電界効果トランジスタのゲート接合部はチャネル層上の不純物のドープされた半導体層に不純物を拡散させることにより作成されるが、その不純物の拡散深さが素子ごとにばらつくと、素子ごとの閾値電圧が変動してしまう。そこで、従来から、拡散深さを制御するために上記半導体層中に拡散停止層が設けられている（特許文献２参照）。
【０００６】
また、利得を向上させたり、高調波歪み抑えるためには、ゲートドレイン間の寄生容量やゲートソース間の寄生容量（以下、単に「ゲート容量」と称する。）を低減することが重要である。そこで、ゲート容量を低減するための方策の一つとして、従来から、ゲートドレイン間やゲートソース間にリセスが設けられている。このリセスは、一般に、チャネル層上の不純物のドープされた半導体層中に設けられるが、このリセス深さが素子ごとにばらつくと、素子ごとの利得や高調波歪みの大きさが変動してしまう。そこで、拡散停止層を利用してリセス深さを制御することが考えられるが、このようにした場合には、拡散深さとリセス深さが常に等しくなってしまう。そのため、最適なリセス深さにしようとしてリセス深さを拡散深さと異なる深さにすると、リセス深さが素子ごとにばらついてしまうという問題がある。
【０００７】
本発明はかかる問題点に鑑みてなされたもので、その目的は、拡散深さとリセス深さを最適な値に自由に設定することの可能な化合物半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の化合物半導体装置は、ソース電極とドレイン電極との間にゲート電極が設けられたものであり、ソース電極とドレイン電極との間の電流路として機能するチャネル層と、チャネル層とゲート電極との間に設けられた化合物半導体層とを備えている。上記化合物半導体層は、積層構造、第２導電型不純物拡散領域およびリセスを有している。ここで、積層構造は、Ｖ族の元素が互いに異なる２種類の第１導電型ＩＩＩ−Ｖ族化合物半導体層を交互に４層積層したものである。第２導電型不純物拡散領域は、ゲート電極の直下に設けられ、積層構造における上から２番目の層の上面に上面を有すると共に、積層構造の最下層の上面およびその近傍に下面を有している。リセスは、ゲート電極とソース電極との間、およびゲート電極とドレイン電極との間の少なくとも一方に設けられると共に、積層構造における上から３番目の層の上面およびその近傍に最下面を有している。
【０００９】
本発明の化合物半導体装置では、チャネル層とゲート電極との間に、Ｖ族の元素が互いに異なる２種類の第１導電型ＩＩＩ−Ｖ族化合物半導体層を交互に４層積層してなる積層構造が設けられている。そして、第２導電型不純物拡散領域の上面が積層構造における上から２番目の層の上面に、第２導電型不純物拡散領域の下面が積層構造の最下層の上面およびその近傍に位置しており、リセスの下面が積層構造における上から３番目の層の上面およびその近傍に位置している。ここで、上記積層構造は一般に結晶成長により形成されるものであることから、各層の厚さは極めて精確に決定することができる。また、Ｖ族の元素は、第２導電型不純物の拡散速度や、エッチング速度に影響を及ぼすものであり、Ｖ族の元素を適宜選択することにより上記積層構造の各層の拡散速度やエッチング速度を交互に変えることが可能である。
【００１０】
本発明の化合物半導体装置の製造方法は、ソース電極とドレイン電極との間にゲート電極が設けられた化合物半導体装置を製造する方法であって、以下の（Ａ）〜（Ｃ）の各工程を含むものである。
（Ａ）ソース電極とドレイン電極との間の電流路として機能するチャネル層上に、Ｖ族の元素が互いに異なる２種類の第１導電型ＩＩＩ−Ｖ族化合物半導体層を交互に４層積層してなる積層構造を有する化合物半導体層を形成する工程
（Ｂ）積層構造の最上層に所定の開口を形成して積層構造における上から２番目の層を露出させたのち、積層構造における上から２番目の層の露出面から積層構造の最下層の上面およびその近傍にまで第２導電型不純物を拡散する工程
（Ｃ）積層構造のうち、ゲート電極が形成されることとなる部分とソース電極が形成されることとなる部分との間、およびゲート電極が形成されることとなる部分とドレイン電極が形成されることとなる部分との間の少なくとも一方に、積層構造における上から３番目の層の上面およびその近傍に最下面を有するリセスを形成する工程
【００１１】
本発明の化合物半導体装置の製造方法では、チャネル層上に、Ｖ族の元素が互いに異なる２種類の第１導電型ＩＩＩ−Ｖ族化合物半導体層を交互に４層積層してなる積層構造が形成される。そして、第２導電型不純物拡散領域の上面が積層構造における上から２番目の層の上面に、第２導電型不純物拡散領域の下面が積層構造の最下層の上面およびその近傍に形成され、リセスの下面が積層構造における上から３番目の層の上面およびその近傍に形成される。ここで、上記積層構造は一般に結晶成長により形成されるものであることから、各層の厚さは極めて精確に決定することができる。また、Ｖ族の元素は、第２導電型不純物の拡散速度や、エッチング速度に影響を及ぼすものであり、Ｖ族の元素を適宜選択することにより上記積層構造の各層の拡散速度やエッチング速度を交互に変えることが可能である。
【発明の効果】
【００１２】
本発明の化合物半導体装置によれば、チャネル層とゲート電極との間に、Ｖ族の元素が互いに異なる２種類の第１導電型ＩＩＩ−Ｖ族化合物半導体層を交互に４層積層してなる積層構造を設けると共に、第２導電型不純物拡散領域の上面を積層構造における上から２番目の層の上面に、第２導電型不純物拡散領域の下面を積層構造の最下層の上面およびその近傍に、リセスの下面を積層構造における上から３番目の層の上面およびその近傍にそれぞれ位置するようにしたので、上記積層構造の各層の厚さおよび上記積層構造の各層に含まれるＶ族の元素を適切に設定することにより、第２導電型不純物拡散領域の拡散深さ（第２導電型不純物拡散領域の上面と下面との距離）や、リセス深さ（積層構造の最上層の上面とリセスの下面との距離）をそれぞれの適切な値に精確に設定することができる。つまり、拡散深さとリセス深さを最適な値に自由に設定することができる。
【００１３】
本発明の化合物半導体装置の製造方法によれば、チャネル層上に、Ｖ族の元素が互いに異なる２種類の第１導電型ＩＩＩ−Ｖ族化合物半導体層を交互に４層積層してなる積層構造を形成したのち、第２導電型不純物拡散領域の上面を積層構造における上から２番目の層の上面に、第２導電型不純物拡散領域の下面を積層構造の最下層の上面およびその近傍に、リセスの下面を積層構造における上から３番目の層の上面およびその近傍にそれぞれ形成するようにしたので、上記積層構造の各層の厚さおよび上記積層構造の各層に含まれるＶ族の元素を適切に設定することにより、第２導電型不純物拡散領域の拡散深さやリセス深さをそれぞれの適切な値に精確に作り込むことができる。つまり、拡散深さとリセス深さを最適な値に自由に作り込むことができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１５】
図１は、本発明の一実施の形態に係る電界効果トランジスタ１の断面構成を表すものである。この電界効果トランジスタ１は、ＨＥＭＴプロセスを採用した接合ゲート型の電界効果トランジスタであり、基板１０の一面側に、バッファ層１１、障壁層１２、電子供給層１３、スペーサ層１４、チャネル層１５、スペーサ層１６、電子供給層１７、スペーサ層１８、第１挿入層１９、ゲート形成層２０および第２挿入層２１をこの順にエピタキシャルに積層して形成されている。
【００１６】
基板１０は、半絶縁性基板、例えばＧａＡｓ基板である。バッファ層１１は、結晶成長性を良くするために基板１０の表面に形成されたものであり、例えばアンドープのＡｌｘ１Ｇａ１−ｘ１Ａｓ（０≦ｘ１≦０．３）からなる。バッファ層１１の厚さは、例えば５００ｎｍ以上１０００ｎｍ以下であり、好ましくは６００ｎｍである。
【００１７】
なお、上記の「アンドープ」とは、製造過程において意図的にドーピングしていないことを意味しており、不純物が全く含まれていないケース（いわゆるノンドープ）や、意図せずに他の層からの拡散などによりわずかにドープされているようなケースを含む概念である（以下、同様）。
【００１８】
障壁層１２は、例えば厚さが２００ｎｍのアンドープのＡｌ０．２Ｇａ０．８Ａｓからなる。電子供給層１３は、例えばｎ型Ａｌ０．２Ｇａ０．８Ａｓからなる。この電子供給層１３の厚さは、例えば２ｎｍ以上１０ｎｍ以下であり、好ましくは３ｎｍである。この電子供給層１３のｎ型不純物濃度は、例えば３×１０１８ｃｍ−３である。なお、ｎ型不純物としては、例えばケイ素（Ｓｉ）などが挙げられる（以下、同様）。
【００１９】
スペーサ層１４は、例えば厚さが３ｎｍのアンドープのＡｌ０．２Ｇａ０．８Ａｓからなる。チャネル層１５は、例えばアンドープのＩｎｘ２Ｇａ１−ｘ２Ａｓ（０≦ｘ２≦０．３、好ましくはｘ２＝０．２）からなる。このチャネル層１５の厚さは、例えば１０ｎｍ以上３０ｎｍ以下であり、好ましくは１５ｎｍである。スペーサ層１６は、例えば厚さが３ｎｍのアンドープのＡｌ０．２Ｇａ０．８Ａｓからなる。
【００２０】
電子供給層１７は、例えばｎ型Ａｌ０．２Ｇａ０．８Ａｓからなる。この電子供給層１３の厚さは、例えば２ｎｍ以上１０ｎｍ以下であり、好ましくは３ｎｍである。この電子供給層１３のｎ型不純物濃度は、例えば３×１０１８ｃｍ−３である。
【００２１】
スペーサ層１８（積層構造の最下層）は、例えばｎ型Ａｌ０．２Ｇａ０．８Ａｓからなる。このスペーサ層１８の厚さは、例えば５ｎｍ以上１５ｎｍ以下であり、好ましくは１０ｎｍである。このスペーサ層１８のｎ型不純物濃度は、１×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下であり、好ましくは５×１０１６ｃｍ−３である。
【００２２】
第１挿入層１９（積層構造における最下層の直上の層）は、例えばｎ型Ｉｎ０．４９Ｇａ０．５１Ｐからなる。この第１挿入層１９の厚さは、例えば３ｎｍ以上１０ｎｍ以下であり、好ましくは５ｎｍである。この第１挿入層１９のｎ型不純物濃度は、１×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下であり、好ましくは５×１０１６ｃｍ−３である。
【００２３】
ゲート形成層２０（積層構造における上から２番目の層）は、例えばｎ型Ａｌ０．２Ｇａ０．８Ａｓからなる。このゲート形成層２０の厚さは、例えば５０ｎｍ以上２００ｎｍ以下であり、好ましくは８５ｎｍである。このゲート形成層２０のｎ型不純物濃度は、１×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下であり、好ましくは５×１０１６ｃｍ−３である。
【００２４】
第２挿入層２１（積層構造における最上層）は、例えばｎ型Ｉｎ０．４９Ｇａ０．５１Ｐからなる。この第２挿入層２１の厚さは、例えば５ｎｍ以上２０ｎｍ以下であり、好ましくは１０ｎｍである。この第２挿入層２１のｎ型不純物濃度は、１×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下であり、好ましくは５×１０１６ｃｍ−３である。
【００２５】
なお、本実施の形態のスペーサ層１８、第１挿入層１９、ゲート形成層２０および第２挿入層２１からなる積層構造が、本発明の「積層構造」の一具体例に対応している。
【００２６】
この電界効果トランジスタ１には、ゲート電極２２がゲート形成層２０上に第２挿入層２１を貫通して設けられており、ソース電極２３およびドレイン電極２４が第２挿入層２１上に設けられている。ソース電極２３およびドレイン電極２４は所定の間隔を空けてゲート電極２２の両側に設けられている。また、チャネル層１５から第２挿入層２１までの積層構造のうちソース電極２３およびドレイン電極２４と対向する領域に、反応領域２５が形成されており、ソース電極２３およびドレイン電極２４は反応領域２５を介してチャネル層１５とコンタクトをとれるようになっている。
【００２７】
ここで、ゲート電極２２はＴｉ、ＰｔおよびＡｕをこの順に積層して構成されており、ソース電極２３およびドレイン電極２４はＡｕＧｅ、ＮｉおよびＡｕをこの順に積層して構成されている。反応領域２５は後述するように第２挿入層２１上にソース電極２３およびドレイン電極２４を形成したのちアロイを行うことにより形成されたものである。
【００２８】
この電界効果トランジスタ１にはさらに、ゲート形成層２０および第１挿入層１９のうちゲート電極２２直下の部分にゲート領域２６が形成されている。このゲート領域２６の上面がゲート電極２２の下部と接しており、ゲート形成層２０の上面に位置している。また、ゲート領域２６の下面がスペーサ層１８に接しており、スペーサ層１８の上面およびその近傍に位置している。このゲート領域２６は、後述するようにゲート形成層２０の表面（露出面）にｐ型不純物（例えばＺｎ）を導入して形成されたものである。ゲート領域２６の幅（ゲート長）はゲート電極２２の幅と等しくてもよいが、それよりも狭くなっていることが好ましい。なお、図１には、ゲート長がゲート電極２２の幅よりも若干狭くなっているケースが例示されている。
【００２９】
また、このゲート領域２０とドレイン電極２４との間にはリセス２７が形成されている。このリセス２７はゲート電極２２直下の部分であるゲート領域２６の近傍に形成されている。なお、リセス２７がゲート領域２６と接していてもよい。このリセス２７の開口幅はゲート電極２２の幅よりも広くてもよいが、ゲート電極２２の幅と等しいことが好ましく、それよりも狭いことがより好ましい。また、リセス２７の深さは、後述するように第１挿入層１９の厚さによって調整可能であり、リセス２７の下面（第１挿入層１９の上面）は、ゲート領域２６の下面（スペーサ層１８）よりも、第１挿入層１９の厚さの分だけ浅くなっている。なお、本実施の形態では、リセス２７の上面は、第２挿入層２１の上面に位置しているものとする。
【００３０】
なお、用途や目的によっては、図２に示したように、ゲート領域２０とドレイン電極２４との間だけではなく、ゲート領域２０とソース電極２３との間にもリセス２７が形成される場合もある。
【００３１】
また、基板１０とは反対側の表面全体に絶縁層２８が形成されている。この絶縁層２８はリセス２７の内部空間にまで及んでおり、リセス２７の内部空間が絶縁層２８を構成する絶縁性材料で充填されている。また、ゲート電極２２、ソース電極２３およびドレイン電極２４についてはこれらの側面が絶縁層２８で覆われている。ここで、絶縁層２８は誘電率の低い絶縁性材料で構成されており、窒化シリコンや酸化シリコンなどにより構成されている。この絶縁層２８の厚さは、例えば２００ｎｍ以上３００ｎｍ以下であり、好ましくは２５０ｎｍである。
【００３２】
このような構成の電界効果トランジスタ１は、例えば次のようにして製造することができる。
【００３３】
図３は、本実施の形態の電界効果トランジスタ１の製造方法の一例をフローチャートで表したものである。図４〜図１１は、この製造過程を説明するための断面構成図である。
【００３４】
まず、基板１０（ＧａＡｓ基板）上に、バッファ層１１（アンドープのＡｌｘ１Ｇａ１−ｘ１Ａｓ）、障壁層１２（アンドープのＡｌ０．２Ｇａ０．８Ａｓ）、電子供給層１３（ｎ型Ａｌ０．２Ｇａ０．８Ａｓ）、スペーサ層１４（アンドープのＡｌ０．２Ｇａ０．８Ａｓ）、チャネル層１５（アンドープのＩｎｘ２Ｇａ１−ｘ２Ａｓ）、スペーサ層１６（アンドープのＡｌ０．２Ｇａ０．８Ａｓ）、電子供給層１７（ｎ型Ａｌ０．２Ｇａ０．８Ａｓ）、スペーサ層１８（ｎ型Ａｌ０．２Ｇａ０．８Ａｓ）、第１挿入層１９（ｎ型Ｉｎ０．４９Ｇａ０．５１Ｐ）、ゲート形成層２０（ｎ型Ａｌ０．２Ｇａ０．８Ａｓ）および第２挿入層２１（ｎ型Ｉｎ０．４９Ｇａ０．５１Ｐ）をこの順に、分子線エピタキシー（ＭＢＥ）法や、有機金属化学気相成長（ＭＯＣＶＤ，ＭＯＶＰＥ）法などによりエピタキシャルに積層する（ステップＳ１、図４）。
【００３５】
次に、第２挿入層２１上に、リセス２７を形成することとなる部分に開口Ｈ１を有するレジスト層Ｒをリソグラフィ工程により形成する（ステップＳ２、図５）。
【００３６】
次に、レジスト層Ｒをマスクとして、開口部Ｈ１を通じて第２挿入層２１（ｎ型Ｉｎ０．４９Ｇａ０．５１Ｐ）を塩酸系のエッチング液によりエッチングする（ステップＳ３、図６）。ここで、第２挿入層２１（ｎ型Ｉｎ０．４９Ｇａ０．５１Ｐ）はＶ族の元素としてＰを含むＰ系のＩＩＩ−Ｖ族化合物半導体により構成されており、他方、第２挿入層２１の下層のゲート形成層２０（ｎ型Ａｌ０．２Ｇａ０．８Ａｓ）はＶ族の元素としてＡｓを含むＡｓ系のＩＩＩ−Ｖ族化合物半導体により構成されていることから、塩酸系のエッチング液によるエッチング速度は、第２挿入層２１よりもゲート形成層２０の方が極めて遅い。そのため、塩酸系のエッチング液によってゲート形成層２０は実質的にエッチングされないので、第２挿入層２１が選択的にエッチングされることとなる。
【００３７】
続いて、レジスト層Ｒをマスクとして、開口部Ｈ１を通じてゲート形成層２０（ｎ型Ａｌ０．２Ｇａ０．８Ａｓ）を燐酸系のエッチング液によりエッチングし、リセス２７を形成する（ステップＳ４、図７）。ここで、ゲート形成層２０（ｎ型Ａｌ０．２Ｇａ０．８Ａｓ）は上記したようにＡｓ系のＩＩＩ−Ｖ族化合物半導体により構成されており、他方、ゲート形成層２０の下層の第１挿入層１９（ｎ型Ｉｎ０．４９Ｇａ０．５１Ｐ）はＶ族の元素としてＰを含むＰ系のＩＩＩ−Ｖ族化合物半導体により構成されていることから、燐酸系のエッチング液によるエッチング速度は、ゲート形成層２０よりも第１挿入層１９の方が極めて遅い。そのため、燐酸系のエッチング液によって第１挿入層１９は実質的にエッチングされないので、ゲート形成層２０が選択的にエッチングされることとなる。
【００３８】
なお、用途や目的に応じて、ゲート領域２０とドレイン電極２４との間だけではなく、ゲート領域２０とソース電極２３との間にもリセス２７を形成してもよい。
【００３９】
次に、レジスト層Ｒを除去したのち、第２挿入層２１の表面およびリセス２７の内壁を含む表面全体に渡って、ＣＶＤ法（Chemical Vapor Deposition）などによって絶縁層２８（窒化シリコン）を積層し、その絶縁層２８に、ゲート領域２６を形成することとなる部分に開口Ｈ２を形成する（ステップＳ５、図８）。
【００４０】
次に、絶縁層２８をマスクとして、開口部Ｈ２を通じて第２挿入層２１（ｎ型Ｉｎ０．４９Ｇａ０．５１Ｐ）を塩酸系のエッチング液によりゲート形成層２０に対して選択的にエッチングする（ステップＳ６、図９）。これにより、絶縁層２８の開口部Ｈ２と第２挿入層２１に形成された開口部とにより開口部Ｈ３が形成され、開口部Ｈ３の底面にゲート形成層２０が露出する。このとき、ゲート形成層２０の露出部分は、塩酸系のエッチング液によるエッチングにより凹凸のない、滑らかな表面となっている。
【００４１】
次に、絶縁層２８をマスクとして、ゲート形成層２０の露出部分に、Ｚｎの有機金属化合物であるジエチルジンク（ＤＥＺ）を用いて気相拡散を行ってＺｎを導入し、ゲート形成層２０の露出部分（ゲート形成層２０の上面）を上面とし、スペーサ層１８の上面およびその近傍を下面とするゲート領域２６を形成する（ステップＳ７、図１０）。このとき、拡散深さは、第１挿入層１９の下面とスペーサ層１８の上面との界面で停止するような時間に設定する。
【００４２】
ここで、第１挿入層１９（ｎ型Ｉｎ０．４９Ｇａ０．５１Ｐ）はＶ族の元素としてＰを含むＰ系のＩＩＩ−Ｖ族化合物半導体により構成されており、他方、第１挿入層１９の下層のスペーサ層１８（アンドープのＡｌ０．２Ｇａ０．８Ａｓ）はＶ族の元素としてＡｓを含むＡｓ系のＩＩＩ−Ｖ族化合物半導体により構成されていることから、Ｚｎの拡散速度は、スペーサ層１８よりも第１挿入層１９の方が極めて早い。そのため、図１２に示したように、ある程度の時間を過ぎると、Ｚｎの拡散が第１挿入層１９の下面とスペーサ層１８の上面との界面で実質的に停止し、スペーサ層１８の上面およびその近傍でＺｎの不純物濃度勾配が急峻に立ち下がる。従って、スペーサ層１８にはＺｎが実質的に拡散しないので、スペーサ層１８の上面およびその近傍にゲート領域２６の下面が形成される。
【００４３】
次に、開口部Ｈ３に対応した部位に開口部Ｈ３よりも大きな開口を有するレジスト層（図示せず）を表面全体に形成したのち、開口部Ｈ３およびレジスト層を含む表面全体にＴｉ／Ｐｔ／Ａｕ金属膜を形成したのち、リフトオフによりレジスト層を剥離して、開口部Ｈ３の部位にゲート電極２２を形成する（ステップＳ８、図１１）。
【００４４】
次に、上記と同様の手順で、絶縁層２８のうちソース電極２３およびドレイン電極２４の形成することとなる領域に開口部を設け、その開口部を含む表面全体にＡｕＧｅ／Ｎｉ／Ａｕ金属膜を形成したのち、リフトオフによりレジスト層を剥離して、開口部の部位にソース電極２３およびドレイン電極２４をそれぞれ形成する。その後、アロイを行うことにより、ソース電極２３およびドレイン電極２４の直下に反応領域２５を形成する（ステップＳ９、図１）。このようにして、本実施の形態の電界効果トランジスタ１が形成される。
【００４５】
本実施の形態の電界効果トランジスタ１では、チャネル層１５とゲート電極２２との間に、Ａｓ系ＩＩＩ−Ｖ族化合物半導体からなるスペーサ層１８、Ｐ系ＩＩＩ−Ｖ族化合物半導体からなる第１挿入層１９、Ａｓ系ＩＩＩ−Ｖ族化合物半導体からなるゲート形成層２０、およびＰ系ＩＩＩ−Ｖ族化合物半導体からなる第２挿入層２１を、チャネル層１５側からこの順に設けると共に、ゲート領域２６の上面をゲート形成層２０の上面に、ゲート領域２６の下面をスペーサ層１８の上面およびその近傍に、リセス２７の下面を第１挿入層１９の上面およびその近傍にそれぞれ位置するようにしたので、スペーサ層１８、第１挿入層１９、ゲート形成層２０および第２挿入層２１のそれぞれの厚さを適切に設定することにより、ゲート領域２６の拡散深さ（ゲート領域２６の上面と下面との距離）や、リセス２７の深さ（第２挿入層２１の上面とリセス２７の下面との距離）をそれぞれの適切な値に精確に設定することができる。つまり、拡散深さとリセス深さを最適な値に自由に設定することができる。
【００４６】
また、本実施の形態の電界効果トランジスタ１の製造方法では、チャネル層１５上に、Ａｓ系ＩＩＩ−Ｖ族化合物半導体からなるスペーサ層１８、Ｐ系ＩＩＩ−Ｖ族化合物半導体からなる第１挿入層１９、Ａｓ系ＩＩＩ−Ｖ族化合物半導体からなるゲート形成層２０、およびＰ系ＩＩＩ−Ｖ族化合物半導体からなる第２挿入層２１を、チャネル層１５側からこの順に形成したのち、ゲート領域２６の上面をゲート形成層２０の上面に、ゲート領域２６の下面をスペーサ層１８の上面およびその近傍に、リセス２７の下面を第１挿入層１９の上面およびその近傍にそれぞれ形成するようにしたので、スペーサ層１８、第１挿入層１９、ゲート形成層２０および第２挿入層２１のそれぞれの厚さを適切に設定することにより、ゲート領域２６の拡散深さや、リセス２７の深さをそれぞれの適切な値に精確に作り込むことができる。つまり、拡散深さとリセス深さを最適な値に自由に作り込むことができる。その結果、個々の電界効果トランジスタ１における素子特性、特に閾値電圧およびゲート容量のばらつきをなくすることができ、個々の閾値電圧およびゲート容量が均質な電界効果トランジスタ１を提供することができる。
【００４７】
ところで、仮に、ゲート形成層を露出させることなく、第２挿入層の上面からＺｎを導入してゲート領域を形成した場合には、第２挿入層の上面はエッチング液で処理されていないので、第２挿入層の上面には凹凸形状が残存している。この凹凸形状は個々の電界効果トランジスタにおいてばらついているのが一般的であるので、このような凹凸形状を上面に有するゲート領域の拡散深さも個々の電界効果トランジスタにおいてばらついてしまう。
【００４８】
一方、本実施の形態では、第２挿入層２１を塩酸系のエッチング液によりゲート形成層２０に対して選択的にエッチングし、それによって露出したゲート形成層２０の表面にＺｎを導入してゲート領域２６を形成しているので、ゲート領域２６の上面には凹凸はなく、ゲート領域２６の拡散深さを個々の電界効果トランジスタ１において等しくすることができる。その結果、個々の電界効果トランジスタ１における素子特性、特に閾値電圧のばらつきを顕著になくすることができ、個々の閾値電圧およびゲート容量が極めて均質な電界効果トランジスタ１を提供することができる。
【００４９】
以上、複数の実施の形態を挙げて本発明を説明したが、本発明は上記の実施の形態に限定されるものではなく、種々変形可能である。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施の形態に係る電界効果トランジスタの断面構成図である。
【図２】図１の電界効果トランジスタの一変形例の断面構成図である。
【図３】図１の電界効果トランジスタの製造工程を説明するための流れ図である。
【図４】図１の電界効果トランジスタの製造過程の断面構成図である。
【図５】図４の続きの工程の断面構成図である。
【図６】図５の続きの工程の断面構成図である。
【図７】図６の続きの工程の断面構成図である。
【図８】図７の続きの工程の断面構成図である。
【図９】図８の続きの工程の断面構成図である。
【図１０】図９の続きの工程の断面構成図である。
【図１１】図１０の続きの工程の断面構成図である。
【図１２】拡散時間と、ｐｎ接合立ち上がり電圧との関係を説明するための関係図である。
【符号の説明】
【００５１】
１…電界効果トランジスタ、１０…基板、１１…バッファ層、１２…障壁層、１３…電子供給層、１４…スペーサ層、１５…チャネル層、１６…スペーサ層、１７…電子供給層、１８…スペーサ層、１９…第１挿入層、２０…ゲート形成層、２１…第２挿入層、２２…ゲート電極、２３…ソース電極、２４…ドレイン電極、２５…反応領域、２６…ゲート領域、２７…リセス、２８…絶縁層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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