(57)【要約】【課題】移動度を高めることで、オンからオフへのスイッチング速度を高速化することを可能とする。【解決手段】第１伝導型の第１領域（第１ｐ型領域ｐ１）と、前記第１伝導型とは逆伝導の第２伝導型の第２領域（第１ｎ型領域ｎ１）と、第１伝導型の第３領域（第２ｐ型領域ｐ２）と、第２伝導型の第４領域（第２ｎ型領域ｎ２）とが順に接合されたもので、該第３領域（第２ｐ型領域ｐ２）にゲート（ゲート電極１４等）が形成されたサイリスタ２を有する半導体装置１であって、前記サイリスタ２の第１領域乃至第４領域は、シリコンゲルマニウム領域もしくはゲルマニウム領域に形成されていることを特徴とするものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたもので、該第３領域にゲートが形成されたサイリスタを有する半導体装置であって、
前記第１領域乃至第４領域は、シリコンゲルマニウム領域もしくはゲルマニウム領域に形成されている
ことを特徴とする半導体装置。
【請求項２】
前記シリコンゲルマニウム領域もしくはゲルマニウム領域は半導体基板上に形成されたシリコンゲルマニウム層もしくはゲルマニウム層からなる
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたもので、該第３領域にゲートが形成されたサイリスタを有する半導体装置であって、
前記第２領域は、シリコンゲルマニウム層もしくはゲルマニウム層で形成されている
ことを特徴とする半導体装置。
【請求項４】
前記第１領域は、前記シリコンゲルマニウム層もしくはゲルマニウム層に第１伝導型の不純物が導入されて形成されている
ことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記シリコンゲルマニウム層もしくはゲルマニウム層は前記第３領域が形成されたシリコン半導体領域に形成した凹部に形成されている
ことを特徴とする請求項３記載の半導体装置。
【請求項６】
前記第１領域は、前記第２領域上に形成されている
ことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第２領域は、前記第３領域が形成されたシリコン半導体領域上にシリコンゲルマニウム層もしくはゲルマニウム層で形成されている
ことを特徴とする請求項３記載の半導体装置。
【請求項８】
前記第１領域は、前記第２領域上に形成されている
ことを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第１領域は、前記第２領域に形成した凹部に形成されている
ことを特徴とする請求項３記載の半導体装置。
【請求項１０】
前記第２領域は、シリコン半導体領域上に形成されたシリコンゲルマニウム層からなり、且つ前記シリコン半導体領域側に向かうにしたがってゲルマニウムの組成比が高い
ことを特徴とする請求項３記載の半導体装置。
【請求項１１】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたもので、該第３領域にゲートが形成されたサイリスタを有する半導体装置の製造方法であって、
前記第１領域乃至第４領域を、シリコンゲルマニウム領域もしくはゲルマニウム領域に形成する
ことを特徴とする半導体装置の製造方法。
【請求項１２】
前記シリコンゲルマニウム領域およびゲルマニウム領域は、半導体基板上にエピタキシャル成長により形成される
ことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたもので、該第３領域にゲートが形成されたサイリスタを有する半導体装置の製造方法において、
前記第２領域を、シリコンゲルマニウム層もしくはゲルマニウム層で形成する
ことを特徴とする半導体装置の製造方法。
【請求項１４】
前記第１領域を、前記シリコンゲルマニウム層もしくはゲルマニウム層に第１伝導型の不純物を導入して形成する
ことを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記シリコンゲルマニウム領域もしくはゲルマニウム領域を、前記第３領域が形成されたシリコン半導体領域に凹部を形成した後、エピタキシャル成長によって該凹部にシリコンゲルマニウムもしくはゲルマニウムを成長させて形成する
ことを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１６】
前記第１領域を、前記第２領域上に形成する
ことを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記第２領域を、前記第３領域が形成されたシリコン半導体領域上にシリコンゲルマニウム層もしくはゲルマニウム層で形成する
ことを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１８】
前記第１領域を、前記第２領域上に形成する
ことを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記第１領域を、前記第２領域に凹部を形成した後、エピタキシャル成長によって該凹部にシリコンゲルマニウムもしくはゲルマニウムを成長させて形成する
ことを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項２０】
前記第２領域を、シリコン半導体領域上にシリコンゲルマニウム層で形成し、その際、該シリコン半導体領域側に向かうにしたがってゲルマニウムの組成比が高くなるように形成する
ことを特徴とする請求項１３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サイリスタを有する半導体装置および半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
サイリスタを用い、サイリスタのターンオン、ターンオフ特性をサイリスタ上に実現したゲート電極により制御し、アクセストランジスタと直列に接続したメモリ（特にＳＲＡＭ向け）が提案されている（以下、Ｔ−ＲＡＭと呼ぶ）。これは、サイリスタのオフ領域を「０」、オン領域を「１」としてメモリー動作させるものである。
【０００３】
また、サイリスタは、ＰＮＰ型のバイポーラトランジスタとＮＰＮ型のバイポーラトランジスタを組み合わせたもので、基本的にバイポーラトランジスタとして動作しており、ＭＯＳトランジスタのようにモノポーラで動作するものとは基本的に動作原理からして異なるものである。
【０００４】
サイリスタは基本的にｐ型領域ｐ１とｎ型領域ｎ１とｐ型領域ｐ２とｎ型領域ｎ２とを順に接合したもので、例えば、ｎ型シリコンとｐ型シリコンとが４層に構成されたものである。以下、この基本構造をｐ１／ｎ１／ｐ２／ｎ２と記す。Ｔ−ＲＡＭ社から、２種類の構造が提案されている。一つは、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン基板上に縦型に構成したものである。もう一つは、ＳＯＩ基板を用いて、ｐ１／ｎ１／ｐ２／ｎ２構造をシリコン層に横型に構成したものである。
【０００５】
また一般的なバルクシリコン半導体基板に形成したサイリスタの一例を図１５に示す。図１５に示すように、サイリスタ１１０は、シリコン半導体基板１１１に形成したウエル領域１１２に第２ｐ型領域ｐ２が形成され、その第２ｐ型領域ｐ２上にゲート絶縁膜１１３を介してゲート電極１１４が形成されている。このゲート電極１１４の両側の上記第２ｐ型領域ｐ２には第１ｎ型領域ｎ１と第２ｎ型領域ｎ２とが形成されている。さらに、他方の第１ｎ型領域ｎ１（図面右側のｎ型拡散層）の上層には、第１ｐ型領域ｐ１が形成されている。したがって、第１ｐ型領域ｐ１、第１ｎ型領域ｎ１、第２ｐ型領域ｐ２、第２ｎ型領域ｎ２が順に接合された構成となっている。
【０００６】
いずれの構成においても、ｎ１／ｐ２／ｎ２のｐ２上にＭＯＳ構造を有するゲート電極を設けることで高速動作を可能にしている。通常、サイリスタはオンからオフ、またはオフからオンのスイッチング速度が遅く、特にオンからオフへのスイッチング速度は遅い。
【０００７】
オン状態からオフ状態とする場合には、アノード電極Ａに負電圧、カソード電極Ｋに正電圧を印加して逆バイアス状態するが、これだけだと数ｍｓ程度の時間を要してしまう。
【０００８】
一方、従来からある一般のサイリスタでは、オフスピードを速めるために、ｎ型領域ｎ１に白金（Ｐｔ）などを拡散させ、ｎ型領域ｎ１領域中にある少数キャリアのライフタイムを短くし高速化する方法が多く行われている。
【０００９】
例えば、図９（１）に示すように、サイリスタ構成の半導体装置は、第１ｐ型領域ｐ１と第１ｎ型領域ｎ１と第２ｐ型領域ｐ２と第２ｎ型領域ｎ２とを順に設けてｐ１／ｎ１／ｐ２／ｎ２構造としている。そして、端部側に設けられた第１ｐ型領域ｐ１にアノード電極Ａが接続され、反対側端部に設けられた第２ｎ型領域ｎ２にカソード電極Ｋが接続されている。したがって、アノード電極Ａ−ｐ１／ｎ１／ｐ２／ｎ２−カソード電極Ｋという基本構造をなしている。
【００１０】
上記サイリスタ構成の半導体装置では、図９（２）に示すように、アノード電極Ａとカソード電極Ｋとの間に順バイアスを印加するとアノード電極Ａに接続されたｐ型領域ｐ１からｎ型領域ｎ１へホールが供給され、カソード電極Ｋに接続されたｎ型領域ｎ２からｐ型領域ｐ２へ電子が供給される。そして、これらのホールと電子とがｎ型領域ｎ１とｐ型領域ｐ２と間の接合部で再結合することによって電流が流れ、オン状態となる。
【００１１】
また、図９（３）、（４）に示すように、アノード電極Ａとカソード電極Ｋとの間に逆バイアスを印加することによりオフ状態となるが、実質的なオフ状態となるのに数ｍｓ程度の時間を要する。つまり、一度オン状態になると、アノード電極Ａとカソード電極Ｋとの間に逆バイアス印加しただけでは自発的にオフ状態になることはなく、電流を保持電流未満にするか、電源を落とすことにより、ｎ型領域ｎ１およびｐ型領域ｐ２に流れている過剰なキャリアを全てこれらの領域から掃き出させるか、または再結合させることができる。
【００１２】
キャリアを再結合させライフタイムを短くするには、従来の方法のようにプラチナを拡散させる方法が考えられるが、シリコンＣＭＯＳ半導体の分野においてプラチナ等の遷移金属は、汚染物質であるため（特に、ウエハプロセスの前半部（Front-End of Line：ＦＥＯＬプロセスにおいて）、この方法では現実的ではない。
【００１３】
次に、上記サイリスタ構成の半導体装置におけるアノード電極Ａとカソード電極Ｋとの間の電圧（ＶAK）と、この半導体装置に流れる電流（Ｉ）との関係を、図１２によって説明する。
【００１４】
図１２に示すように、アノードＡに正の電圧を印加していくと、電圧ＶAKが臨界電圧ＶFBに達したところでｎ型領域ｎ１とｐ型領域ｐ２との間のｐｎ接合が順バイアスとなり、電圧ＶAKが低下して保持電流ＩH以上の電流が流れ始める。ただし、臨界電圧ＶFBまでは、保持電流ＩHよりも低いスイッチング電流ＩSしか流れず、これを越えたところで保持電流ＩHよりも高い電流が流れ始める。
【００１５】
以上、説明したようなスイッチング動作を早めるために、ゲート電極の構成をｐ型領域ｐ２上に絶縁膜を介して電極を配置したＭＯＳ構造とする構成が、提案されている（例えば、特許文献１および非特許文献１〜４参照）。
【００１６】
【特許文献１】米国特許第６４６２３５９号明細書（Ｂ１）
【非特許文献１】Farid Nemati and James D. Plummer著  「A Novel High Density,Low Voltage SRAM Cell with a Vertical NDR Device」 1998 IEEE, VLSI Technology Tech.Dig. p.66 1998年
【非特許文献２】Farid Nemati and James D. Plummer著  「A Novel Thyristor-based SRAM Cell(T-RAM) for High-Speed, Low-Voltage, Giga-scale Memories」 1999 IEEE IEDM Tech., p.283 1999年
【非特許文献３】Farid Nemati, Hyun-Jin Cho, Scott Robins, Rajesh Gupta, Marc Tarabbia, Kevin J. Yang, Dennis Hayes, Vasudevan Gopalakrishnan著  「Fully Planar 0.562μm2 T-RAM Cell in a 130nm SOI CMOS Logic Technology for High-Density High-Performance SRAMs」 2004 IEEE IEDM Tech., p.273 2004年
【非特許文献４】M. Stoisiek and H.Strack著  「MOS GTO-A TURN OFF THYRISTOR WITH MOS-CONTROLLED EMITTER SHORTS」 1985 IEEE IEDM Tech., p.158 1985年
【発明の開示】
【発明が解決しようとする課題】
【００１７】
解決しようとする問題点は、従来のサイリスタ装置では、ｐ型領域ｐ１とｐ型領域ｐ２間のｎ型領域ｎ１中のキャリアの移動度が遅いため、ｎ型領域ｎ１からのキャリアが掃き出る遅くなるので、オンからオフへのスイッチング速度が遅いという点である。
【００１８】
本発明は、移動度を高めることで、オンからオフへのスイッチング速度を高速化することを課題とする。
【課題を解決するための手段】
【００１９】
本発明の半導体装置（第１半導体装置）は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたもので、該第３領域にゲートが形成されたサイリスタを有する半導体装置であって、前記第１領域乃至第４領域は、シリコンゲルマニウム領域もしくはゲルマニウム領域に形成されていることを特徴とする。
【００２０】
本発明の半導体装置（第２半導体装置）は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたもので、該第３領域にゲートが形成されたサイリスタを有する半導体装置であって、前記第２領域は、シリコンゲルマニウム層もしくはゲルマニウム層で形成されていることを特徴とする。
【００２１】
本発明の第１、第２半導体装置では、サイリスタの第２領域がシリコンよりも移動度が高いシリコンゲルマニウム層もしくはゲルマニウム層に形成されていることから、第２領域中のキャリアの移動度をあげることができ、これによって第２領域からキャリアを掃き出す速度を速くすることができるので、オン状態からオフ状態へのスイッチング速度を高めることができる。なお、従来技術では、オンからオフまでの時間は、第２領域中（または第１領域と第２領域の両方）の過剰キャリアが消失するまでの時間、すなわちキャリアのライフタイムで律速され、スイッチング速度が十分ではなかった。また、キャリアの移動度が上昇するので、オフからオンへのスイッチング速度の向上も相乗効果として期待できる。一般に、ゲルマニウムはシリコンよりもキャリア移動度が高いことが知られている。例えば、シリコンの場合は電子で１６００ｃｍ2／Ｖ・s、正孔（ホール）で４３０ｃｍ2／Ｖ・s、ゲルマニウムの場合は電子で３９００ｃｍ2／Ｖ・s、正孔（ホール）で１９００ｃｍ2／Ｖ・sであり、ゲルマニウムの方が電子、正孔（ホール）ともに速く、特にホールが約５倍と速い。このことから、少なくとも第２領域の材料をゲルマニウムもしくはシリコンにキャリア移動度の高いゲルマニウムを含むシリコンゲルマニウムで形成することで、サイリスタのスイッチング速度を向上させることが可能となる。
【００２２】
本発明の半導体装置の製造方法（第１製造方法）は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたもので、該第３領域にゲートが形成されたサイリスタを有する半導体装置の製造方法であって、前記第１領域乃至第４領域を、シリコンゲルマニウム領域もしくはゲルマニウム領域に形成することを特徴とする。
【００２３】
本発明の半導体装置の製造方法（第２製造方法）は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたもので、該第３領域にゲートが形成されたサイリスタを有する半導体装置の製造方法において、前記第２領域を、シリコンゲルマニウム層もしくはゲルマニウム層で形成することを特徴とする。
【００２４】
本発明の半導体装置の製造方法（第１、第２製造方法）では、サイリスタの第２領域をシリコンよりも移動度が高いシリコンゲルマニウム層もしくはゲルマニウム層で形成することから、第２領域中のキャリアの移動度を高めることができ、これによって第２領域からキャリアを掃き出す速度を速くすることができるので、オン状態からオフ状態へのスイッチング速度を高めることができる。また、キャリアの移動度が上昇するので、オフからオンへのスイッチング速度の向上も相乗効果として期待できる。一般に、ゲルマニウムはシリコンよりもキャリア移動度が高いことが知られている。例えば、シリコンの場合は電子で１６００ｃｍ2／Ｖ・s、正孔（ホール）で４３０ｃｍ2／Ｖ・s、ゲルマニウムの場合は電子で３９００ｃｍ2／Ｖ・s、正孔（ホール）で１９００ｃｍ2／Ｖ・sであり、ゲルマニウムの方が電子、正孔（ホール）ともに速く、特にホールが約５倍と速い。このことから、少なくとも第２領域の材料をゲルマニウムもしくはシリコンにキャリア移動度の高いゲルマニウムを含むシリコンゲルマニウムで形成することで、サイリスタのスイッチング速度を向上させることが可能となる。
【発明の効果】
【００２５】
本発明の半導体装置は、少なくとも第２領域がシリコンゲルマニウム層もしくはゲルマニウム層で形成されているため、第２領域中のキャリアの移動度をあげることができるので、サイリスタのスイッチング速度を向上させることができるという利点がある。よって、高速動作のサイリスタを有する半導体装置を提供できるという利点がある。
【００２６】
本発明の半導体装置の製造方法は、少なくとも第２領域をシリコンゲルマニウム層もしくはゲルマニウム層で形成するため、第２領域中のキャリアの移動度をあげることができるので、サイリスタのスイッチング速度を向上させることができるという利点がある。よって、高速動作のサイリスタを有する半導体装置を製造できるという利点がある。
【発明を実施するための最良の形態】
【００２７】
本発明の半導体装置に係る一実施の形態（第１実施例）を、図１の概略構成断面図によって説明する。
【００２８】
図１に示すように、半導体装置１は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ２を有する。以下、詳細に説明する。
【００２９】
半導体基板１１上にはゲルマニウム層１２が形成されている。このゲルマニウム層１２には、第１伝導型（ｐ型）の第２ｐ型領域ｐ２が形成されている。なお、ゲルマニウム層１２全域を第２ｐ型領域ｐ２とすることもできる。またゲルマニウム層１２は、シリコンゲルマニウム層で形成することもできる。すなわち、シリコンよりもキャリア移動度が高い材料で形成されている。また、上記半導体基板１１には、例えばシリコン基板を用いる。
【００３０】
上記第２ｐ型領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）が５×１０17ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２ｐ型領域ｐ２のドーパント濃度は、１×１０16ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００３１】
上記第２ｐ型領域ｐ２上には、ゲート絶縁膜１３を介してゲート電極１４が形成されている。このゲート電極１４上にはハードマスク（図示せず）が形成されていてもよい。このゲート絶縁膜１３は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜１３は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
【００３２】
上記ゲート電極１４は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極１４を形成する際に用いたハードマスクをゲート電極１４上に残してもよい。このハードマスクは、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
【００３３】
上記ゲート電極１４の側壁にはサイドウォール１６、１７が形成されている。このサイドウォール１６、１７は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。さらに、第２領域ｎ１上からゲート電極１４上にかけて、アノード側、カソード側にサリサイドプロセスを行う際に用いるサリサイドブロック（図示せず）が形成されていてもよい。
【００３４】
上記ゲート電極１４の一方側の上記第２ｐ型領域ｐ２には第２伝導型（ｎ型）の第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１は、例えばｎ型ドーパントのリン（Ｐ）を、例えばドーパント濃度が１．５×１０19ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりに、ヒ素、アンチモン等のｎ型ドーパントを用いることもできる。
【００３５】
上記ゲート電極１４の他方側の上記第２ｐ型領域ｐ２には第２伝導型（ｎ型）の第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２は、例えばｎ型ドーパントのヒ素（Ａｓ）を、例えばドーパント濃度が５×１０20ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のｎ型ドーパントを用いることもできる。
【００３６】
さらに、上記第１ｎ型領域ｎ１上部には、第１伝導型（ｐ型）の第１ｐ型領域ｐ１が形成されている。この第１ｐ型領域ｐ１は、例えば膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3としてある。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。
【００３７】
さらに、第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、第２ｎ型領域ｎ２にはカソード電極Ｋが接続されている。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極１４上に、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
【００３８】
また、上記サイリスタ２をメモリセルとして用いる半導体装置１では、上記半導体基板１１に、選択トランジスタとして、電界効果トランジスタ（図示せず）が形成されていてもよい。図示はしないが、例えば、半導体基板１１に第１伝導型（ｐ型）ウエル領域が形成され、このウエル領域に上記電界効果トランジスタが形成されている。この電界効果トランジスタは、上記ｐ型ウエル領域上にゲート絶縁膜を介してゲート電極が形成され、その両側にサイドウォールが形成されている。またサイドウォール下部のｐ型ウエル領域にはソース・ドレインのエクステンション領域が形成されている。さらにゲート電極の両側のｐ型ウエル領域には、それぞれエクステンション領域を介して、一方側にドレイン領域、他方側にソース領域が形成され、ソース領域が上記サイリスタ２の第２ｎ型領域ｎ２（カソード側）に配線（カソード電極Ｋ）によって接続されている。また、ドレイン領域はビット線が接続されている。
【００３９】
本発明の半導体装置１では、サイリスタ２の第２領域である第１ｎ型領域ｎ１および第１領域である第１ｐ型領域ｐ１がシリコンよりも移動度が高いゲルマニウム層１２もしくはシリコンゲルマニウム層に形成されていることから、第１ｎ型領域ｎ１および第１領域である第１ｐ型領域ｐ１中のキャリアの移動度をあげることができ、これによって第１ｎ型領域ｎ１および第１領域である第１ｐ型領域ｐ１からキャリアを掃き出す速度を速くすることができるので、オン状態からオフ状態へのスイッチング速度を高めることができる。また、キャリアの移動度が上昇するので、オフからオンへのスイッチング速度の向上も相乗効果として期待できる。一般に、ゲルマニウムはシリコンよりもキャリア移動度が高いことが知られている。例えば、シリコンの場合は電子で１６００ｃｍ2／Ｖ・s、正孔（ホール）で４３０ｃｍ2／Ｖ・s、ゲルマニウムの場合は電子で３９００ｃｍ2／Ｖ・s、正孔（ホール）で１９００ｃｍ2／Ｖ・sであり、ゲルマニウムの方が電子、正孔（ホール）ともに速く、特にホールが約５倍と速い。このことから、少なくとも第１ｎ型領域ｎ１および第１ｐ型領域ｐ１が形成される領域の材料をゲルマニウムもしくはシリコンにキャリア移動度の高いゲルマニウムを含むシリコンゲルマニウムで形成することで、サイリスタ２のスイッチング速度を向上させることが可能となる。よって、高速動作のサイリスタを有する半導体装置１を提供できるという利点がある。
【００４０】
次に、本発明の半導体装置に係る一実施の形態（第２実施例）を、図２の概略構成断面図によって説明する。
【００４１】
図２に示すように、半導体装置３は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ４を有する。以下、詳細に説明する。
【００４２】
半導体基板１１上には、第１伝導型（ｐ型）の第２ｐ型領域ｐ２が形成されている。この半導体基板１１には、例えばバルクシリコン基板を用いる。また、上記第２ｐ型領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）が５×１０17ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２ｐ型領域ｐ２のドーパント濃度は、１×１０16ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００４３】
上記第２ｐ型領域ｐ２上には、ゲート絶縁膜１３を介してゲート電極１４が形成されている。このゲート電極１４上にはハードマスク（図示せず）が形成されていてもよい。このゲート絶縁膜１３は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜１２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
【００４４】
上記ゲート電極１４は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極１４を形成する際に用いたハードマスクをゲート電極１４上に残してもよい。このハードマスクは、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
【００４５】
上記ゲート電極１４の側壁にはサイドウォール１６、１７が形成されている。このサイドウォール１６、１７は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。さらに、第２領域ｎ１上からゲート電極１４上にかけて、アノード側、カソード側にサリサイドプロセスを行う際に用いるサリサイドブロック（図示せず）が形成されていてもよい。
【００４６】
上記ゲート電極１４の一方側の上記第２ｐ型領域ｐ２には、シリコンよりもキャリア移動度が高い材料であるゲルマニウム層またはシリコンゲルマニウム層からなる第２伝導型（ｎ型）の第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１は、第２ｐ型領域ｐ２に形成された凹部１８内に、ゲルマニウム層またはシリコンゲルマニウム層をエピタキシャル成長させて形成されているもので、例えばｎ型ドーパントのリン（Ｐ）を、例えばドーパント濃度が１×１０18ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりに、ヒ素、アンチモン等のｎ型ドーパントを用いることもできる。
【００４７】
上記ゲート電極１４の他方側の上記第２ｐ型領域ｐ２には第２伝導型（ｎ型）の第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２は、例えばｎ型ドーパントのヒ素（Ａｓ）を、例えばドーパント濃度が５×１０20ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のｎ型ドーパントを用いることもできる。
【００４８】
さらに、上記第１ｎ型領域ｎ１上部には、第１伝導型（ｐ型）の第１ｐ型領域ｐ１が形成されている。この第１ｐ型領域ｐ１は、例えば膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3としてある。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。
【００４９】
さらに、第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、第２ｎ型領域ｎ２にはカソード電極Ｋが接続されている。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極１４上に、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
【００５０】
また、上記サイリスタ４をメモリセルとして用いる半導体装置３では、上記半導体基板１１に、選択トランジスタとして、電界効果トランジスタ（図示せず）が形成されていてもよい。図示はしないが、例えば、半導体基板１１に第１伝導型（ｐ型）ウエル領域が形成され、このウエル領域に上記電界効果トランジスタが形成されている。この電界効果トランジスタは、上記ｐ型ウエル領域上にゲート絶縁膜を介してゲート電極が形成され、その両側にサイドウォールが形成されている。またサイドウォール下部のｐ型ウエル領域にはソース・ドレインのエクステンション領域が形成されている。さらにゲート電極の両側のｐ型ウエル領域には、それぞれエクステンション領域を介して、一方側にドレイン領域、他方側にソース領域が形成され、ソース領域が上記サイリスタ４の第２ｎ型領域ｎ２（カソード側）に配線（カソード電極Ｋ）によって接続されている。また、ドレイン領域はビット線が接続されている。
【００５１】
本発明の半導体装置３では、サイリスタの第２領域である第１ｎ型領域ｎ１がシリコンよりも移動度が高いゲルマニウム層もしくはシリコンゲルマニウム層に形成されていることから、第１ｎ型領域ｎ１中のキャリアの移動度をあげることができ、これによって第１ｎ型領域ｎ１からキャリアを掃き出す速度を速くすることができるので、オン状態からオフ状態へのスイッチング速度を高めることができる。また、キャリアの移動度が上昇するので、オフからオンへのスイッチング速度の向上も相乗効果として期待できる。一般に、ゲルマニウムはシリコンよりもキャリア移動度が高いことが知られている。例えば、シリコンの場合は電子で１６００ｃｍ2／Ｖ・s、正孔（ホール）で４３０ｃｍ2／Ｖ・s、ゲルマニウムの場合は電子で３９００ｃｍ2／Ｖ・s、正孔（ホール）で１９００ｃｍ2／Ｖ・sであり、ゲルマニウムの方が電子、正孔（ホール）ともに速く、特にホールが約５倍と速い。このことから、少なくとも第１ｎ型領域ｎ１の材料をゲルマニウムもしくはシリコンゲルマニウムで形成することで、サイリスタ４のスイッチング速度を向上させることが可能となる。よって、高速動作のサイリスタを有する半導体装置３を提供できるという利点がある。
【００５２】
次に、本発明の半導体装置に係る一実施の形態（第３実施例）を、図３の概略構成断面図によって説明する。
【００５３】
図３に示すように、半導体装置５は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ６を有する。以下、詳細に説明する。
【００５４】
半導体基板１１上には、第１伝導型（ｐ型）の第２ｐ型領域ｐ２が形成されている。この半導体基板１１には、例えばバルクシリコン基板を用いる。また、上記第２ｐ型領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）が５×１０17ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２ｐ型領域ｐ２のドーパント濃度は、１×１０16ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００５５】
上記第２ｐ型領域ｐ２上には、ゲート絶縁膜１３を介してゲート電極１４が形成されている。このゲート電極１４上にはハードマスクとなる絶縁膜１５が形成されていてもよい。このゲート絶縁膜１３は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜１２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
【００５６】
上記ゲート電極１４は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極１４を形成する際に用いたハードマスクをゲート電極１４上に残してもよい。このハードマスクは、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
【００５７】
上記ゲート電極１４の側壁にはサイドウォール１６、１７が形成されている。このサイドウォール１６、１７は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。また、ゲート電極１４上の一部からゲート電極１４の一方側（第２ｎ型領域ｎ２）が形成されている側にかけて、半導体基板１１上に絶縁膜４２が形成されている。この絶縁膜４２は、製造方法の説明で詳細は説明するが、エピタキシャル成長時のマスクとなるものである。
【００５８】
上記ゲート電極１４の一方側の上記第２ｐ型領域ｐ２には、シリコンよりもキャリア移動度が高い材料であるゲルマニウム層またはシリコンゲルマニウム層からなる第２伝導型（ｎ型）の第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１は、第２ｐ型領域ｐ２に形成された凹部１８内に、ゲルマニウム層またはシリコンゲルマニウム層をエピタキシャル成長させて形成されているもので、例えばｎ型ドーパントのリン（Ｐ）を、例えばドーパント濃度が１×１０18ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりに、ヒ素、アンチモン等のｎ型ドーパントを用いることもできる。
【００５９】
上記ゲート電極１４の他方側の上記第２ｐ型領域ｐ２には第２伝導型（ｎ型）の第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２は、例えばｎ型ドーパントのヒ素（Ａｓ）を、例えばドーパント濃度が５×１０20ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のｎ型ドーパントを用いることもできる。
【００６０】
さらに、上記第１ｎ型領域ｎ１上部には、第１伝導型（ｐ型）の第１ｐ型領域ｐ１が、例えばシリコンエピタキシャル成長層で形成されている。この第１ｐ型領域ｐ１は、例えば膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3としてある。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。
【００６１】
さらに、第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、第２ｎ型領域ｎ２にはカソード電極Ｋが接続されている。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極１４上に、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
【００６２】
また、上記サイリスタ６をメモリセルとして用いる半導体装置５では、上記半導体基板１１に、選択トランジスタとして、電界効果トランジスタ（図示せず）が形成されていてもよい。図示はしないが、例えば、半導体基板１１に第１伝導型（ｐ型）ウエル領域が形成され、このウエル領域に上記電界効果トランジスタが形成されている。この電界効果トランジスタは、上記ｐ型ウエル領域上にゲート絶縁膜を介してゲート電極が形成され、その両側にサイドウォールが形成されている。またサイドウォール下部のｐ型ウエル領域にはソース・ドレインのエクステンション領域が形成されている。さらにゲート電極の両側のｐ型ウエル領域には、それぞれエクステンション領域を介して、一方側にドレイン領域、他方側にソース領域が形成され、ソース領域が上記サイリスタ６の第２ｎ型領域ｎ２（カソード側）に配線（カソード電極Ｋ）によって接続されている。また、ドレイン領域はビット線が接続されている。
【００６３】
本発明の半導体装置５では、サイリスタの第２領域である第１ｎ型領域ｎ１がシリコンよりも移動度が高いゲルマニウム層もしくはシリコンゲルマニウム層に形成されていることから、第１ｎ型領域ｎ１中のキャリアの移動度をあげることができ、これによって第１ｎ型領域ｎ１からキャリアを掃き出す速度を速くすることができるので、オン状態からオフ状態へのスイッチング速度を高めることができる。また、キャリアの移動度が上昇するので、オフからオンへのスイッチング速度の向上も相乗効果として期待できる。一般に、ゲルマニウムはシリコンよりもキャリア移動度が高いことが知られている。例えば、シリコンの場合は電子で１６００ｃｍ2／Ｖ・s、正孔（ホール）で４３０ｃｍ2／Ｖ・s、ゲルマニウムの場合は電子で３９００ｃｍ2／Ｖ・s、正孔（ホール）で１９００ｃｍ2／Ｖ・sであり、ゲルマニウムの方が電子、正孔（ホール）ともに速く、特にホールが約５倍と速い。このことから、少なくとも第１ｎ型領域ｎ１の材料をゲルマニウムもしくはシリコンゲルマニウムで形成することで、サイリスタ６のスイッチング速度を向上させることが可能となる。よって、高速動作のサイリスタを有する半導体装置５を提供できるという利点がある。
【００６４】
次に、本発明の半導体装置に係る一実施の形態（第４実施例）を、図４の概略構成断面図によって説明する。
【００６５】
図４に示すように、半導体装置７は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ８を有する。以下、詳細に説明する。
【００６６】
半導体基板１１上には、第１伝導型（ｐ型）の第２ｐ型領域ｐ２が形成されている。この半導体基板１１には、例えばバルクシリコン基板を用いる。また、上記第２ｐ型領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）が５×１０17ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２ｐ型領域ｐ２のドーパント濃度は、１×１０16ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００６７】
上記第２ｐ型領域ｐ２上には、ゲート絶縁膜１３を介してゲート電極１４が形成されている。このゲート電極１４上にはハードマスクとなる絶縁膜１５が形成されていてもよい。このゲート絶縁膜１３は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜１２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
【００６８】
上記ゲート電極１４は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極１４を形成する際に用いたハードマスクをゲート電極１４上に残してもよい。このハードマスクは、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
【００６９】
上記ゲート電極１４の側壁にはサイドウォール１６、１７が形成されている。このサイドウォール１６、１７は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。また、ゲート電極１４上の一部からゲート電極１４の一方側（第２ｎ型領域ｎ２）が形成されている側にかけて、半導体基板１１上に絶縁膜４２が形成されている。この絶縁膜４２は、製造方法の説明で詳細は説明するが、エピタキシャル成長時のマスクとなるものである。さらに、ゲート電極１４上の一部からゲート電極１４の他方側（第１ｎ型領域ｎ１）が形成されている側にかけて、半導体基板１１上に絶縁膜４３が形成されている。この絶縁膜４３は、製造方法の説明で詳細は説明するが、第１ｐ型領域ｐ１のエピタキシャル成長時のマスクとなるものである。
【００７０】
上記ゲート電極１４の一方側の上記第２ｐ型領域ｐ２上には、シリコンよりもキャリア移動度が高い材料であるゲルマニウム層またはシリコンゲルマニウム層からなる第２伝導型（ｎ型）の第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１は、ゲルマニウム層またはシリコンゲルマニウム層をエピタキシャル成長させて形成されているもので、例えばｎ型ドーパントのリン（Ｐ）を、例えばドーパント濃度が１×１０18ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりに、ヒ素、アンチモン等のｎ型ドーパントを用いることもできる。
【００７１】
上記ゲート電極１４の他方側の上記第２ｐ型領域ｐ２には第２伝導型（ｎ型）の第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２は、例えばｎ型ドーパントのヒ素（Ａｓ）を、例えばドーパント濃度が５×１０20ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のｎ型ドーパントを用いることもできる。
【００７２】
さらに、上記第１ｎ型領域ｎ１上部には、第１伝導型（ｐ型）の第１ｐ型領域ｐ１が、例えばシリコンエピタキシャル成長層で形成されている。この第１ｐ型領域ｐ１は、例えば膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3としてある。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。
【００７３】
さらに、第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、第２ｎ型領域ｎ２にはカソード電極Ｋが接続されている。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極１４上に、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
【００７４】
また、上記サイリスタ８をメモリセルとして用いる半導体装置７では、上記半導体基板１１に、選択トランジスタとして、電界効果トランジスタ（図示せず）が形成されていてもよい。図示はしないが、例えば、半導体基板１１に第１伝導型（ｐ型）ウエル領域が形成され、このウエル領域に上記電界効果トランジスタが形成されている。この電界効果トランジスタは、上記ｐ型ウエル領域上にゲート絶縁膜を介してゲート電極が形成され、その両側にサイドウォールが形成されている。またサイドウォール下部のｐ型ウエル領域にはソース・ドレインのエクステンション領域が形成されている。さらにゲート電極の両側のｐ型ウエル領域には、それぞれエクステンション領域を介して、一方側にドレイン領域、他方側にソース領域が形成され、ソース領域が上記サイリスタ８の第２ｎ型領域ｎ２（カソード側）に配線（カソード電極Ｋ）によって接続されている。また、ドレイン領域はビット線が接続されている。
【００７５】
本発明の半導体装置７では、サイリスタの第２領域である第１ｎ型領域ｎ１がシリコンよりも移動度が高いゲルマニウム層もしくはシリコンゲルマニウム層に形成されていることから、第１ｎ型領域ｎ１中のキャリアの移動度をあげることができ、これによって第１ｎ型領域ｎ１からキャリアを掃き出す速度を速くすることができるので、オン状態からオフ状態へのスイッチング速度を高めることができる。また、キャリアの移動度が上昇するので、オフからオンへのスイッチング速度の向上も相乗効果として期待できる。一般に、ゲルマニウムはシリコンよりもキャリア移動度が高いことが知られている。例えば、シリコンの場合は電子で１６００ｃｍ2／Ｖ・s、正孔（ホール）で４３０ｃｍ2／Ｖ・s、ゲルマニウムの場合は電子で３９００ｃｍ2／Ｖ・s、正孔（ホール）で１９００ｃｍ2／Ｖ・sであり、ゲルマニウムの方が電子、正孔（ホール）ともに速く、特にホールが約５倍と速い。このことから、少なくとも第１ｎ型領域ｎ１の材料をゲルマニウムもしくはシリコンゲルマニウムで形成することで、サイリスタ８のスイッチング速度を向上させることが可能となる。よって、高速動作のサイリスタを有する半導体装置７を提供できるという利点がある。
【００７６】
次に、本発明の半導体装置に係る一実施の形態（第５実施例）を、図５の概略構成断面図によって説明する。
【００７７】
図５に示すように、半導体装置９は、第１伝導型（以下ｐ型とする）の第１領域（以下第１ｐ型領域という）ｐ１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域（以下第１ｎ型領域という）ｎ１、第１伝導型（ｐ型）の第３領域（以下第２ｐ型領域という）ｐ２、第２伝導型（ｎ型）の第４領域（以下第２ｎ型領域という）ｎ２を順に接合したサイリスタ１０を有する。以下、詳細に説明する。
【００７８】
半導体基板１１上には、第１伝導型（ｐ型）の第２ｐ型領域ｐ２が形成されている。この半導体基板１１には、例えばバルクシリコン基板を用いる。また、上記第２ｐ型領域ｐ２は、例えば、ｐ型ドーパントとしてホウ素（Ｂ）が５×１０17ｃｍ-3程度のドーパント濃度で導入されることで形成されている。この第２ｐ型領域ｐ２のドーパント濃度は、１×１０16ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に説明する第２伝導型（ｎ型）の第１ｎ型領域ｎ１のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他に、インジウム（Ｉｎ）等のｐ型不純物が用いられる。
【００７９】
上記第２ｐ型領域ｐ２上には、ゲート絶縁膜１３を介してゲート電極１４が形成されている。このゲート電極１４上にはハードマスクとなる絶縁膜１５が形成されていてもよい。このゲート絶縁膜１３は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さとなっている。なお、上記ゲート絶縁膜１２は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳトランジスタに適用できるゲート絶縁膜材料を用いることもできる。
【００８０】
上記ゲート電極１４は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。また、ゲート電極１４を形成する際に用いたハードマスクをゲート電極１４上に残してもよい。このハードマスクは、例えば、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等で形成されている。
【００８１】
上記ゲート電極１４の側壁にはサイドウォール１６、１７が形成されている。このサイドウォール１６、１７は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）、またはそれらの積層膜で形成されている。さらに、第２領域ｎ１上からゲート電極１４上にかけて、アノード側、カソード側にサリサイドプロセスを行う際に用いるサリサイドブロック（図示せず）が形成されていてもよい。
【００８２】
上記ゲート電極１４の一方側の上記第２ｐ型領域ｐ２には、シリコンよりもキャリア移動度が高い材料であるゲルマニウム層またはシリコンゲルマニウム層からなる第２伝導型（ｎ型）の第１ｎ型領域ｎ１が形成されている。この第１ｎ型領域ｎ１は、第２ｐ型領域ｐ２に形成された凹部１８内に、ゲルマニウム層またはシリコンゲルマニウム層をエピタキシャル成長させて形成されているもので、例えばｎ型ドーパントのリン（Ｐ）を、例えばドーパント濃度が１×１０18ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりに、ヒ素、アンチモン等のｎ型ドーパントを用いることもできる。
【００８３】
上記ゲート電極１４の他方側の上記第２ｐ型領域ｐ２には第２伝導型（ｎ型）の第２ｎ型領域ｎ２が形成されている。この第２ｎ型領域ｎ２は、例えばｎ型ドーパントのヒ素（Ａｓ）を、例えばドーパント濃度が５×１０20ｃｍ-3になるように導入して形成されている。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、ヒ素の代わりにリン、アンチモン等のｎ型ドーパントを用いることもできる。
【００８４】
さらに、上記第１ｎ型領域ｎ１に形成された凹部１９には、第１伝導型（ｐ型）の第１ｐ型領域ｐ１が、例えばシリコンエピタキシャル成長層で形成されている。この第１ｐ型領域ｐ１は、例えば膜中のホウ素（Ｂ）濃度が１×１０20ｃｍ-3としてある。上記ドーパント（ホウ素）濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。
【００８５】
さらに、第１ｐ型領域ｐ１にはアノード電極Ａが接続されているとともに、第２ｎ型領域ｎ２にはカソード電極Ｋが接続されている。また、図示はしないが、第１ｐ型領域ｐ１、第２ｎ型領域ｎ２、ゲート電極１４上に、シリサイド（チタンシリサイド、コバルトシリサイド、ニッケルシリサイド等）が形成されていてもよい。
【００８６】
また、上記サイリスタ１０をメモリセルとして用いる半導体装置９では、上記半導体基板１１に、選択トランジスタとして、電界効果トランジスタ（図示せず）が形成されていてもよい。図示はしないが、例えば、半導体基板１１に第１伝導型（ｐ型）ウエル領域が形成され、このウエル領域に上記電界効果トランジスタが形成されている。この電界効果トランジスタは、上記ｐ型ウエル領域上にゲート絶縁膜を介してゲート電極が形成され、その両側にサイドウォールが形成されている。またサイドウォール下部のｐ型ウエル領域にはソース・ドレインのエクステンション領域が形成されている。さらにゲート電極の両側のｐ型ウエル領域には、それぞれエクステンション領域を介して、一方側にドレイン領域、他方側にソース領域が形成され、ソース領域が上記サイリスタ１０の第２ｎ型領域ｎ２（カソード側）に配線（カソード電極Ｋ）によって接続されている。また、ドレイン領域はビット線が接続されている。
【００８７】
本発明の半導体装置９では、サイリスタの第２領域である第１ｎ型領域ｎ１がシリコンよりも移動度が高いゲルマニウム層もしくはシリコンゲルマニウム層に形成されていることから、第１ｎ型領域ｎ１中のキャリアの移動度をあげることができ、これによって第１ｎ型領域ｎ１からキャリアを掃き出す速度を速くすることができるので、オン状態からオフ状態へのスイッチング速度を高めることができる。また、キャリアの移動度が上昇するので、オフからオンへのスイッチング速度の向上も相乗効果として期待できる。一般に、ゲルマニウムはシリコンよりもキャリア移動度が高いことが知られている。例えば、シリコンの場合は電子で１６００ｃｍ2／Ｖ・s、正孔（ホール）で４３０ｃｍ2／Ｖ・s、ゲルマニウムの場合は電子で３９００ｃｍ2／Ｖ・s、正孔（ホール）で１９００ｃｍ2／Ｖ・sであり、ゲルマニウムの方が電子、正孔（ホール）ともに速く、特にホールが約５倍と速い。このことから、少なくとも第１ｎ型領域ｎ１の材料をゲルマニウムもしくはシリコンゲルマニウムで形成することで、サイリスタ１０のスイッチング速度を向上させることが可能となる。よって、高速動作のサイリスタを有する半導体装置９を提供できるという利点がある。
【００８８】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を、図６〜図７の製造工程断面図によって説明する。この製造方法は、前記図１によって説明した半導体装置１を製造する方法の一例である。
【００８９】
図６（１）に示すように、半導体基板１１には例えばシリコン基板を用いる。例えば、ＣＺシリコンウエハのようなバルクシリコン基板を用いる。この半導体基板１１上にシリコンよりも移動度が高いゲルマニウム層１２もしくはシリコンゲルマニウム層を、例えばエピタキシャル成長によって形成する。このエピタキシャル成長条件は、一例として、原料ガスにゲルマン（ＧｅＨ4）を用い、成膜温度を例えば７００℃に設定した。このゲルマニウム層１２の膜厚は、後に形成される第３領域の第２ｐ型領域ｐ２、第１ｎ型領域ｎ１の接合深さに応じて、接合部よりも深くなるように形成される。また、シリコン基板からなる半導体基板１１とゲルマニウム層１２との間に格子整合の緩和層としてシリコンゲルマニウム層（図示せず）を形成することも好ましい。さらにゲルマニウム層１２上にシリコンキャップ層（図示せず）を成膜しても良い。シリコンキャップ層の目的は、ゲルマニウム層は非常に反応性が強いので反応を抑える目的と、その後のゲート絶縁膜形成時等の工程においてシリコン上と酸化膜厚を揃える目的がある。なお、次の図６（２）以降、半導体基板１１の図示は省略する。
【００９０】
次いで、図６（２）に示すように、上記ゲルマニウム層１２を第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、ドーズ量は例えばドーパント濃度が５×１０17ｃｍ-3になるように設定する。このドーパント濃度は、１×１０16ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。または、ゲルマニウム層１２のエピタキシャル層形成時にジボラン(Ｂ2Ｈ6)を添加したエピタキシャル成長を行ってもよい。
【００９１】
次に、図６（３）に示すように、上記第２ｐ型領域ｐ２上にゲート絶縁膜１３を形成する。このゲート絶縁膜１３は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜１３は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化珪化ハフニウム（ＨｆＳｉＯ）、窒化酸化珪化ハフニウム（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【００９２】
次に、第２ｐ型領域ｐ２となる領域上の上記ゲート絶縁膜１３上にゲート電極１４を形成する。上記ゲート電極１４は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【００９３】
上記ゲート電極１４は、例えば、上記ゲート絶縁膜１３上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスク４１（前記絶縁膜１５）として、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
【００９４】
次に、図６（４）に示すように、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極１４の一方側、すなわち第２ｎ型領域が形成される領域上を開口したイオン注入マスク３１を形成する。次いで、上記イオン注入マスク３１を用いたイオン注入技術により、上記ゲート電極１４の一方側に形成された第２ｐ型領域ｐ２中にｎ型のドーパントを導入して、第２ｎ型領域ｎ２を形成する。このイオン注入条件は、例えばドーパントにリン（Ｐ）を用い、ドーズ量は例えばドーパント濃度が５×１０20ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにガリウム、ヒ素、アンチモン等のｎ型ドーパントを用いることもできる。その後、上記イオン注入マスク３１を除去する。
【００９５】
続いて、活性化のアニールとして例えば１０５０℃、０．秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【００９６】
次に、図７（５）に示すように、上記ゲート電極１４の側壁にサイドウォール１６、１７を形成する。例えば、ゲート電極１４を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール１６、１７を形成することができる。上記サイドウォール１６、１７は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。また、サイドウォールの形成は後に形成する第２ｎ型領域を形成するイオン注入工程の前に行ってもよい。
【００９７】
次に、図７（６）に示すように、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極１４の他方側、すなわち第１ｎ型領域が形成される領域上を開口したイオン注入マスク３３を形成する。次いで、上記イオン注入マスク３３を用いたイオン注入技術により、上記ゲート電極１４の他方側の上記サイドウォール１７を介した第２ｐ型領域ｐ２中に第２伝導型（ｎ型）のドーパントを導入して、第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成する。このイオン注入条件は、例えばドーパントにリン（Ｐ）を用い、ドーズ量は例えばドーパント濃度が１．５×１０19ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０20ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにガリウム、ヒ素、アンチモン等のｎ型ドーパントを用いることもできる。その後、上記イオン注入マスク３３を除去する。
【００９８】
続いて、活性化のアニールとして例えば１０５０℃、０．秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【００９９】
次に、図７（７）に示すように、通常のレジスト塗布、リソグラフィー技術により、上記第１ｎ型領域ｎ１の第１ｐ型領域が形成される領域上を開口したイオン注入マスク３５を形成する。次いで、上記イオン注入マスク３５を用いたイオン注入技術により、上記第１ｎ型領域ｎ１の一部の上層中にｐ型のドーパントを導入して、第１ｐ型領域ｐ１を形成する。このイオン注入条件は、例えばドーパントにホウ素（Ｂ）を用い、ドーズ量は例えばドーパント濃度が１×１０20ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、第１ｎ型領域ｎ１のドーパント濃度より高いことが必要である。またイオン注入前にサイドウォールを形成してもよく、ドーパントはインジウム（Ｉｎ）、アルミニウム（Ａｌ）等のｐ型不純物であればよい。その後、上記イオン注入マスク３５を除去する。
【０１００】
続いて、活性化のアニールとして例えば１０００℃、０．秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【０１０１】
次に、図７（８）に示すように、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極Ａと、第２ｎ型領域ｎ２に接続されるカソード電極Ｋとをそれぞれ形成する。この際、両端部の第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の電極形成部にサリサイド工程によってシリサイド（ＴｉＳｉ、ＣｏＳｉ、ＮｉＳｉ等）を形成することが好ましい。この場合、第１ｎ型領域ｎ１を被覆するサリサイドブロック（Salicide Block）を形成しておくとよい。その後、通常のＣＭＯＳ工程と同様の配線工程を行う。
【０１０２】
上記第１実施例の製造方法では、サイリスタの第１ｎ型領域ｎ１をシリコンよりも移動度が高いゲルマニウム層１２もしくはシリコンゲルマニウム層で形成することから、第１ｎ型領域ｎ１中のキャリアの移動度を高めることができ、これによって第１ｎ型領域ｎ１からキャリアを掃き出す速度を速くすることができるので、オン状態からオフ状態へのスイッチング速度を高めることができる。また、キャリアの移動度が上昇するので、オフからオンへのスイッチング速度の向上も相乗効果として期待できる。一般に、ゲルマニウムはシリコンよりもキャリア移動度が高いことが知られている。例えば、シリコンの場合は電子で１６００ｃｍ2／Ｖ・s、正孔（ホール）で４３０ｃｍ2／Ｖ・s、ゲルマニウムの場合は電子で３９００ｃｍ2／Ｖ・s、正孔（ホール）で１９００ｃｍ2／Ｖ・sであり、ゲルマニウムの方が電子、正孔（ホール）ともに速く、特にホールが約５倍と速い。このことから、少なくとも第２領域の材料をゲルマニウムもしくはシリコンにキャリア移動度の高いゲルマニウムを含むシリコンゲルマニウムで形成することで、第１ｐ型領域ｐ、第１ｎ型領域ｎ１、第２ｐ型領域ｐ２、第２ｎ型領域ｎ２で構成される１サイリスタ２のスイッチング速度を向上させることが可能となる。よって、高速動作のサイリスタ２を有する半導体装置を製造できるという利点がある。
【０１０３】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を、図８〜図１０の製造工程断面図によって説明する。この製造方法は、前記図２によって説明した半導体装置２を製造する方法の一例である。
【０１０４】
図８（１）に示すように、半導体基板１１には例えばシリコン基板を用いる。例えば、ＣＺシリコンウエハのようなバルクシリコン基板を用いる。上記半導体基板１１の上層に第１伝導型（ｐ型）の領域に形成する。このｐ型領域がサイリスタの第２ｐ型領域ｐ２になる。このイオン注入条件の一例としては、ドーパントにｐ型ドーパントであるホウ素（Ｂ）を用い、ドーズ量は例えばドーパント濃度が５×１０17ｃｍ-3になるように設定する。このドーパント濃度は、１×１０16ｃｍ-3から１×１０19ｃｍ-3程度が望ましいが、基本的には、後に形成される第２伝導型（ｎ型）の第１ｎ型領域のドーパント濃度より低いことが必要である。また、上記ｐ型ドーパントは、ホウ素（Ｂ）の他にインジウム（Ｉｎ）等のｐ型ドーパントを用いることができる。または、ゲルマニウム層１２のエピタキシャル層形成時にジボラン(Ｂ2Ｈ6)を添加したエピタキシャル成長を行ってもよい。なお、次の図８（２）以降、半導体基板１１の図示は省略する。
【０１０５】
次に、図８（２）に示すように、上記第２ｐ型領域ｐ２上にゲート絶縁膜１３を形成する。このゲート絶縁膜１３は、例えば酸化シリコン（ＳｉＯ2）膜で形成され、１ｎｍ〜１０ｎｍ程度の厚さに成膜される。なお、上記ゲート絶縁膜１３は、酸化シリコン（ＳｉＯ2）に限らず、窒化酸化シリコン（ＳｉＯＮ）はもちろんのこと、酸化ハフニウム（ＨｆＯ2）、窒化酸化ハフニウム（ＨｆＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化珪化ハフニウム（ＨｆＳｉＯ）、窒化酸化珪化ハフニウム（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ2Ｏ3）など通常のＣＭＯＳにおいて検討されているゲート絶縁膜材料を用いることもできる。
【０１０６】
次に、第２ｐ型領域ｐ２となる領域上の上記ゲート絶縁膜１３上にゲート電極１４を形成する。上記ゲート電極１４は、通常多結晶シリコンで形成されている。または金属ゲート電極とすることもでき、またシリコンゲルマニウム（ＳｉＧｅ）などで形成することもできる。
【０１０７】
上記ゲート電極１４は、例えば、上記ゲート絶縁膜１３上にゲート電極形成膜を成膜した後、通常のレジスト塗布、リソグラフィー技術によるエッチングマスクの形成、そのエッチングマスクを用いたエッチング技術により、上記ゲート電極形成膜をエッチング加工されて形成される。このエッチング技術には、通常のドライエッチング技術を用いることができる。もしくはウエットエッチングにより形成することも可能である。また、ゲート電極形成膜上にハードマスク４１（前記絶縁膜１５）として、酸化シリコン（ＳｉＯ2）膜または窒化シリコン（Ｓｉ3Ｎ4）膜等を形成してもよい。
【０１０８】
次に、図８（３）に示すように、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極１４の一方側、すなわち第２ｎ型領域が形成される領域上を開口したイオン注入マスク３１を形成する。次いで、上記イオン注入マスク３１を用いたイオン注入技術により、上記ゲート電極１４の一方側に形成された第２ｐ型領域ｐ２中にｎ型のドーパントを導入して、第２ｎ型領域ｎ２を形成する。このイオン注入条件は、例えばドーパントにリン（Ｐ）を用い、ドーズ量は例えばドーパント濃度が５×１０20ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、上記第２ｐ型領域ｐ２のドーパント濃度より高いことが必要である。また、リンの代わりにガリウム、ヒ素、アンチモン等のｎ型ドーパントを用いることもできる。その後、上記イオン注入マスク３１を除去する。
【０１０９】
続いて、活性化のアニールとして例えば１０５０℃、０．秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【０１１０】
次に、図８（４）に示すように、上記ゲート電極１４の側壁にサイドウォール１６、１７を形成する。例えば、ゲート電極１４を被覆するようにサイドウォール形成膜を成膜した後、このサイドウォール形成膜をエッチバックすることで、上記サイドウォール１６、１７を形成することができる。上記サイドウォール１６、１７は、酸化シリコン（ＳｉＯ2）または窒化シリコン（Ｓｉ3Ｎ4）のどちらで形成してもよく、またそれらの積層膜で形成してもよい。また、サイドウォールの形成は後に形成する第２ｎ型領域を形成するイオン注入工程の前に行ってもよい。
【０１１１】
次に、図９（５）に示すように、エピタキシャル成長時のマスクとなる絶縁膜４２を形成する。この絶縁膜４２は、例えば窒化シリコン膜で形成される。その膜厚は、例えば２０ｎｍとした。その後、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極１４の他方側、すなわち第１ｎ型領域が形成される領域上を開口したエッチングマスク（図示せず）を形成する。次いで、このエッチングマスクを用いたエッチング技術により、上記ゲート電極１４の他方側の上記絶縁膜４２をエッチングする。このとき、上記エッチング領域のゲート絶縁膜１３がエッチングされてもよい。こうすることで、第１ｎ型領域が形成される領域の半導体基板１１面を露出させる。ここでは一例として、シリコン窒化膜を用いたが、これはエピタキシャル成長時に選択性をとるためであるので、選択性が維持できればその他の膜種でもよい。さらには、この工程はサイドウォール形成と同時に行ってもよい。
【０１１２】
次に、図９（６）に示すように、上記絶縁膜４２およびサイドウォール１７をマスクにして、第２ｐ型領域ｐ２をエッチングして凹部１８を形成する。このとき、ゲート絶縁膜１３が残っている場合にはエッチングして除去する。この凹部１８は、例えば半導体基板１１を２００ｎｍの深さにエッチングし、リセスすることで形成される。エッチング深さは、第１ｎ型領域ｎ１と第２ｐ型領域ｐ２の接合深さになるので、デバイス特性に応じて適宜変えてよい。
【０１１３】
次に、図９（７）に示すように、エピタキシャル成長によって、上記凹部１８内に、第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成する。この第１ｎ型領域ｎ１は、ゲルマニウムもしくはシリコンゲルマニウムを選択エピタキシャル成長させることで形成される。このエピタキシャル成長条件は、一例として、原料ガスに、ゲルマン（ＧｅＨ4）、ホスフィン（ＰＨ3）、塩化水素（ＨＣｌ）ガスを用い、基板温度（成膜温度）を７５０℃に設定し、例えばドーパント濃度（例えばリン濃度）が１×１０18ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また、ホスフィン（ＰＨ3）の代わりに、アルシン（ＡｓＨ3）やそれらの有機ソースなど、ｎ型不純物であればよい。その後、上記イオン注入マスク３３を除去する。また、エピタキシャル成長前に、必要に応じて、シリコン基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
【０１１４】
次に、図１０（８）に示すように、通常のレジスト塗布、リソグラフィー技術により、上記第１ｎ型領域ｎ１の第１ｐ型領域が形成される領域上を開口したイオン注入マスク３５を形成する。次いで、上記イオン注入マスク３５を用いたイオン注入技術により、上記第１ｎ型領域ｎ１の一部の上層中にｐ型のドーパントを導入して、第１ｐ型領域ｐ１を形成する。このイオン注入条件は、例えばドーパントにホウ素（Ｂ）を用い、ドーズ量は例えばドーパント濃度が１×１０20ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましいが、第１ｎ型領域ｎ１のドーパント濃度より高いことが必要である。またイオン注入前にサイドウォールを形成してもよく、ドーパントはインジウム（Ｉｎ）、アルミニウム（Ａｌ）等のｐ型不純物であればよい。その後、上記イオン注入マスク３５を除去する。
【０１１５】
続いて、活性化のアニールとして例えば１０００℃、０．秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。
【０１１６】
次に、図１０（９）に示すように、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極Ａと、第２ｎ型領域ｎ２に接続されるカソード電極Ｋとをそれぞれ形成する。この際、両端部の第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出部にサリサイド工程によってシリサイド（ＴｉＳｉ、ＣｏＳｉ、ＮｉＳｉ等）を形成することが好ましい。その後、通常のＣＭＯＳ工程と同様の配線工程を行う。
【０１１７】
上記第２実施例の製造方法では、サイリスタ４の第１ｎ型領域ｎ１をシリコンよりも移動度が高いゲルマニウム層もしくはシリコンゲルマニウム層で形成することから、第１ｎ型領域ｎ１中のキャリアの移動度を高めることができ、これによって第１ｎ型領域ｎ１からキャリアを掃き出す速度を速くすることができるので、オン状態からオフ状態へのスイッチング速度を高めることができる。また、キャリアの移動度が上昇するので、オフからオンへのスイッチング速度の向上も相乗効果として期待できる。一般に、ゲルマニウムはシリコンよりもキャリア移動度が高いことが知られている。例えば、シリコンの場合は電子で１６００ｃｍ2／Ｖ・s、正孔（ホール）で４３０ｃｍ2／Ｖ・s、ゲルマニウムの場合は電子で３９００ｃｍ2／Ｖ・s、正孔（ホール）で１９００ｃｍ2／Ｖ・sであり、ゲルマニウムの方が電子、正孔（ホール）ともに速く、特にホールが約５倍と速い。このことから、少なくとも第２領域の材料をゲルマニウムもしくはシリコンにキャリア移動度の高いゲルマニウムを含むシリコンゲルマニウムで形成することで、第１ｐ型領域ｐ、第１ｎ型領域ｎ１、第２ｐ型領域ｐ２、第２ｎ型領域ｎ２で構成されるサイリスタ４のスイッチング速度を向上させることが可能となる。よって、高速動作のサイリスタ４を有する半導体装置３を製造できるという利点がある。
【０１１８】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を、図１１の製造工程断面図によって説明する。この製造方法は、前記図３によって説明した半導体装置５を製造する方法の一例である。
【０１１９】
前記図８（１）〜前記図９（６）によって説明した工程を行う。なお、前記図８（１）〜前記図９（６）までは、前記第２実施例の製造方法と同様であるので、ここでの説明は省略する。その結果、図１１（１）に示すように、半導体基板１１に第２ｐ型領域ｐ２を形成し、その上部にゲート絶縁膜１３を介してゲート電極１４を形成する。このゲート電極１４上部にはハードマスク４１を形成する。このゲート電極１４の側壁にはサイドウォール１６、１７を形成し、ゲート電極１４の一方側の上記第２ｐ型領域ｐ２には第２ｎ型領域ｎ２を形成する。次いで、エピタキシャル成長時のマスクとなる絶縁膜４２を形成する。この絶縁膜４２は、例えば窒化シリコン膜で形成される。その膜厚は、例えば２０ｎｍとした。その後、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極１４の他方側、すなわち第１ｎ型領域が形成される領域上を開口したエッチングマスク（図示せず）を形成する。次いで、このエッチングマスクを用いたエッチング技術により、上記ゲート電極１４の他方側の上記絶縁膜４２をエッチングし、第１ｎ型領域が形成される領域の半導体基板１１面を露出させる。そして上記絶縁膜４２およびサイドウォール１７をマスクにして第２ｐ型領域ｐ２をエッチングして凹部１８を形成する。そして、選択エピタキシャル成長によって、凹部１８に、ゲルマニウムもしくはシリコンゲルマニウムからなるもので、第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成する。このとき、第１ｎ型領域ｎ１を、半導体基板（シリコン基板）１１表面より５０ｎｍ〜１００ｎｍ程度高くなるように形成する。これにより、後に形成する第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とのショートを防ぐことができる。
【０１２０】
上記選択エピタキシャル成長条件は、一例として、原料ガスに、ゲルマン（ＧｅＨ4）、ホスフィン（ＰＨ3）、塩化水素（ＨＣｌ）ガスを用い、基板温度（成膜温度）を７５０℃に設定し、例えばドーパント濃度（例えばリン濃度）が１×１０18ｃｍ-3になるように設定する。このドーパント濃度は、１×１０17ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また、ホスフィン（ＰＨ3）の代わりに、アルシン（ＡｓＨ3）やそれらの有機ソースなど、ｎ型不純物であればよい。また、エピタキシャル成長前に、必要に応じて、シリコン基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。なお、次の図１１（２）以降、半導体基板１１の図示は省略する。
【０１２１】
次に、図１１（２）に示すように、選択エピタキシャル成長によって、第１ｎ型領域ｎ１上に、シリコンエピタキシャル成長層からなるもので、第１伝導型（ｐ型）の第１ｐ型領域ｐ１を形成する。上記選択エピタキシャル成長条件は、一例として、原料ガスに、モノシラン（ＳｉＨ4）、ジボラン（Ｂ2Ｈ6）、塩化水素（ＨＣｌ）ガスを用い、基板温度（成膜温度）を７５０℃に設定し、例えばドーパント濃度（例えばホウ素濃度）が１×１０20ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また、上記モノシラン（ＳｉＨ4）の代わりに、ジシラン（Ｓｉ2Ｈ6）、トリシラン（Ｓｉ3Ｈ8）、ジクロロシラン（ＳｉＨ2Ｃｌ2）、トリクロロシラン（ＳｉＨＣｌ3）、テトラクロロシラン（ＳｉＣｌ4）等を用いてもよい。また、ジボラン（Ｂ2Ｈ6）の代わりに、有機ソースなど、ｐ型不純物であればよい。また、シリコン（Ｓｉ）の代わりにシリコンゲルマニウム（ＳｉＧｅ）膜を選択エピタキシャル成長により成膜してもよいが、ゲルマニウム（Ｇｅ）よりバンドギャップが大きいことが必要であるので、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）の組成比を適宜調整する必要がある。
【０１２２】
続いて、必要に応じて、活性化のアニールとして例えば１０００℃、０．秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。なお、この活性化アニールは、第１ｎ型領域ｎ１を形成した後にも行ってもよい。
【０１２３】
次に、図１１（３）に示すように、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極Ａと、第２ｎ型領域ｎ２に接続されるカソード電極Ｋとをそれぞれ形成する。この際、両端部の第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出部にサリサイド工程によってシリサイド（ＴｉＳｉ、ＣｏＳｉ、ＮｉＳｉ等）を形成することが好ましい。その後、通常のＣＭＯＳ工程と同様の配線工程を行う。
【０１２４】
上記第３実施例の製造方法では、サイリスタ６の第１ｎ型領域ｎ１をシリコンよりも移動度が高いゲルマニウム層もしくはシリコンゲルマニウム層で形成することから、第１ｎ型領域ｎ１中のキャリアの移動度を高めることができ、これによって第１ｎ型領域ｎ１からキャリアを掃き出す速度を速くすることができるので、オン状態からオフ状態へのスイッチング速度を高めることができる。また、キャリアの移動度が上昇するので、オフからオンへのスイッチング速度の向上も相乗効果として期待できる。一般に、ゲルマニウムはシリコンよりもキャリア移動度が高いことが知られている。例えば、シリコンの場合は電子で１６００ｃｍ2／Ｖ・s、正孔（ホール）で４３０ｃｍ2／Ｖ・s、ゲルマニウムの場合は電子で３９００ｃｍ2／Ｖ・s、正孔（ホール）で１９００ｃｍ2／Ｖ・sであり、ゲルマニウムの方が電子、正孔（ホール）ともに速く、特にホールが約５倍と速い。このことから、少なくとも第２領域の材料をゲルマニウムもしくはシリコンにキャリア移動度の高いゲルマニウムを含むシリコンゲルマニウムで形成することで、第１ｐ型領域ｐ、第１ｎ型領域ｎ１、第２ｐ型領域ｐ２、第２ｎ型領域ｎ２で構成されるサイリスタ６のスイッチング速度を向上させることが可能となる。よって、高速動作のサイリスタ６を有する半導体装置５を製造できるという利点がある。
【０１２５】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第４実施例）を、図１２の製造工程断面図によって説明する。この製造方法は、前記図４によって説明した半導体装置７を製造する方法の一例である。
【０１２６】
前記図８（１）〜前記図９（５）によって説明した工程を行う。なお、前記図８（１）〜前記図９（５）までは、前記第２実施例の製造方法と同様であるので、ここでの説明は省略する。その結果、図１２（１）に示すように、半導体基板１１に第２ｐ型領域ｐ２を形成し、その上部にゲート絶縁膜１３を介してゲート電極１４を形成する。このゲート電極１４上部にはハードマスク４１（前記絶縁膜１５）を形成する。このゲート電極１４の側壁にはサイドウォール１６、１７を形成し、ゲート電極１４の一方側の上記第２ｐ型領域ｐ２には第２ｎ型領域ｎ２を形成する。次いで、エピタキシャル成長時のマスクとなる絶縁膜４２を形成する。この絶縁膜４２は、例えば窒化シリコン膜で形成される。その膜厚は、例えば２０ｎｍとした。その後、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極１４の他方側、すなわち第１ｎ型領域が形成される領域上を開口したエッチングマスク（図示せず）を形成する。次いで、このエッチングマスクを用いたエッチング技術により、上記ゲート電極１４の他方側の上記絶縁膜４２をエッチングし、第１ｎ型領域が形成される領域の半導体基板１１面を露出させる。そして、選択エピタキシャル成長によって、露出させた半導体基板１１（第２ｐ型領域ｐ２）上に、シリコンゲルマニウムもしくはゲルマニウムからなるもので、第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成する。ここでは、一例として、シリコンゲルマニウムで形成した。
【０１２７】
上記選択エピタキシャル成長条件は、一例として、原料ガスに、モノシラン（ＳｉＨ4）、ゲルマン（ＧｅＨ4）、ジボラン（Ｂ2Ｈ6）、ホスフィン（ＰＨ3）、塩化水素（ＨＣｌ）ガスを用い、基板温度（成膜温度）を７５０℃に設定し、例えばドーパント濃度（例えばリン濃度）が１×１０18ｃｍ-3になるように設定する。このドーパント濃度は、１×１０17ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また、第１ｎ型領域ｎ１の膜厚は、例えば５０ｎｍ〜３００ｎｍとし、ここでは一例として１００ｎｍとした。このエピタキシャル成長では、シリコン基板面側がゲルマニウム（Ｇｅ）の組成比が高く、成膜するにつれてシリコン（Ｓｉ）の組成比が高くなる様に連続的に、またはステップ的に、モノシラン（ＳｉＨ4）とゲルマン（ＧｅＨ4）の流量比を変化させる。このようにすることで、バンドギャップを連続的に変化させることができるので、シリコンゲルマニウム（ＳｉＧｅ）層内にセルフ電界を生じさせることが可能になる。その結果、キャリアを加速させることができ、高速動作が可能になる。また、上記モノシラン（ＳｉＨ4）の代わりに、ジシラン（Ｓｉ2Ｈ6）、トリシラン（Ｓｉ3Ｈ8）、ジクロロシラン（ＳｉＨ2Ｃｌ2）、トリクロロシラン（ＳｉＨＣｌ3）、テトラクロロシラン（ＳｉＣｌ4）等を用いてもよい。また、ホスフィン（ＰＨ3）の代わりに、アルシン（ＡｓＨ3）やそれらの有機ソースなど、ｎ型不純物であればよい。また、エピタキシャル成長前に、必要に応じて、シリコン基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。なお、次の図１２（２）以降、半導体基板１１の図示は省略する。
【０１２８】
次に、図１２（２）に示すように、選択エピタキシャル成長によって、第１ｎ型領域ｎ１上に、シリコンエピタキシャル成長層からなるもので、第１伝導型（ｐ型）の第１ｐ型領域ｐ１を形成する。上記選択エピタキシャル成長条件は、一例として、原料ガスに、モノシラン（ＳｉＨ4）、ジボラン（Ｂ2Ｈ6）、塩化水素（ＨＣｌ）ガスを用い、基板温度（成膜温度）を７５０℃に設定し、例えばドーパント濃度（例えばホウ素濃度）が１×１０20ｃｍ-3になるように設定する。このドーパント濃度は、１×１０18ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また、上記モノシラン（ＳｉＨ4）の代わりに、ジシラン（Ｓｉ2Ｈ6）、トリシラン（Ｓｉ3Ｈ8）、ジクロロシラン（ＳｉＨ2Ｃｌ2）、トリクロロシラン（ＳｉＨＣｌ3）、テトラクロロシラン（ＳｉＣｌ4）等を用いてもよい。また、ジボラン（Ｂ2Ｈ6）の代わりに、有機ソースなど、ｐ型不純物であればよい。また、シリコン（Ｓｉ）の代わりにシリコンゲルマニウム（ＳｉＧｅ）膜を選択エピタキシャル成長により成膜してもよいが、ｎ型領域の最上層（第１ｎ型領域ｎ１）よりバンドギャップが大きいことが必要であるので、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）の組成比を適宜調整する必要がある。
【０１２９】
続いて、必要に応じて、活性化のアニールとして例えば１０００℃、０．秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。なお、この活性化アニールは、第１ｎ型領域ｎ１を形成した後にも行ってもよい。
【０１３０】
次に、図１２（３）に示すように、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極Ａと、第２ｎ型領域ｎ２に接続されるカソード電極Ｋとをそれぞれ形成する。この際、両端部の第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出部にサリサイド工程によってシリサイド（ＴｉＳｉ、ＣｏＳｉ、ＮｉＳｉ等）を形成することが好ましい。その後、通常のＣＭＯＳ工程と同様の配線工程を行う。
【０１３１】
上記第４実施例の製造方法では、サイリスタ８の第１ｎ型領域ｎ１をシリコンよりも移動度が高いゲルマニウム層もしくはシリコンゲルマニウム層で形成することから、第１ｎ型領域ｎ１中のキャリアの移動度を高めることができ、これによって第１ｎ型領域ｎ１からキャリアを掃き出す速度を速くすることができるので、オン状態からオフ状態へのスイッチング速度を高めることができる。また、キャリアの移動度が上昇するので、オフからオンへのスイッチング速度の向上も相乗効果として期待できる。一般に、ゲルマニウムはシリコンよりもキャリア移動度が高いことが知られている。例えば、シリコンの場合は電子で１６００ｃｍ2／Ｖ・s、正孔（ホール）で４３０ｃｍ2／Ｖ・s、ゲルマニウムの場合は電子で３９００ｃｍ2／Ｖ・s、正孔（ホール）で１９００ｃｍ2／Ｖ・sであり、ゲルマニウムの方が電子、正孔（ホール）ともに速く、特にホールが約５倍と速い。このことから、少なくとも第２領域の材料をゲルマニウムもしくはシリコンにキャリア移動度の高いゲルマニウムを含むシリコンゲルマニウムで形成することで、第１ｐ型領域ｐ、第１ｎ型領域ｎ１、第２ｐ型領域ｐ２、第２ｎ型領域ｎ２で構成されるサイリスタ８のスイッチング速度を向上させることが可能となる。よって、高速動作のサイリスタ８を有する半導体装置７を製造できるという利点がある。
【０１３２】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第５実施例）を、図１３〜図１４の製造工程断面図によって説明する。この製造方法は、前記図５によって説明した半導体装置９を製造する方法の一例である。
【０１３３】
前記図８（１）〜前記図９（７）によって説明した工程を行う。なお、前記図８（１）〜前記図９（７）までは、前記第２実施例の製造方法と同様であるので、ここでの説明は省略する。その結果、図１３（１）に示すように、半導体基板１１に第２ｐ型領域ｐ２を形成し、その上部にゲート絶縁膜１３を介してゲート電極１４を形成する。このゲート電極１４上部にはハードマスク４１（前記絶縁膜１５）を形成する。このゲート電極１４の側壁にはサイドウォール１６、１７を形成し、ゲート電極１４の一方側の上記第２ｐ型領域ｐ２には第２ｎ型領域ｎ２を形成する。次いで、エピタキシャル成長時のマスクとなる絶縁膜４２を形成する。この絶縁膜４２は、例えば窒化シリコン膜で形成される。その膜厚は、例えば２０ｎｍとした。その後、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極１４の他方側、すなわち第１ｎ型領域が形成される領域上を開口したエッチングマスク（図示せず）を形成する。次いで、このエッチングマスクを用いたエッチング技術により、上記ゲート電極１４の他方側の上記絶縁膜４２をエッチングし、第１ｎ型領域が形成される領域の半導体基板１１面を露出させる。そして上記絶縁膜４２およびサイドウォール１７をマスクにして第２ｐ型領域ｐ２をエッチングして凹部１８を形成する。そして、選択エピタキシャル成長によって、凹部１８に、ゲルマニウムもしくはシリコンゲルマニウムからなるもので、第２伝導型（ｎ型）の第１ｎ型領域ｎ１を形成する。このとき、第１ｎ型領域ｎ１を、半導体基板（シリコン基板）１１表面より５０ｎｍ〜１００ｎｍ程度高くなるように形成する。これにより、後に形成する第１ｐ型領域ｐ１と第２ｐ型領域ｐ２とのショートを防ぐことができる。
【０１３４】
上記選択エピタキシャル成長条件は、一例として、原料ガスに、モノシラン（ＳｉＨ4）、ゲルマン（ＧｅＨ4）、ジボラン（Ｂ2Ｈ6）、ホスフィン（ＰＨ3）、塩化水素（ＨＣｌ）ガスを用い、基板温度（成膜温度）を７５０℃に設定し、例えばドーパント濃度（例えばリン濃度）が１×１０18ｃｍ-3になるように設定する。このドーパント濃度は、１×１０17ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また、第１ｎ型領域ｎ１の膜厚は、例えば５０ｎｍ〜３００ｎｍとし、ここでは一例として１００ｎｍとした。このエピタキシャル成長では、シリコン基板面側がゲルマニウム（Ｇｅ）の組成比が高く、成膜するにつれてシリコン（Ｓｉ）の組成比が高くなる様に連続的に、またはステップ的に、モノシラン（ＳｉＨ4）とゲルマン（ＧｅＨ4）の流量比を変化させる。このようにすることで、バンドギャップを連続的に変化させることができるので、シリコンゲルマニウム（ＳｉＧｅ）層内にセルフ電界を生じさせることが可能になる。その結果、キャリアを加速させることができ、高速動作が可能になる。また、上記モノシラン（ＳｉＨ4）の代わりに、ジシラン（Ｓｉ2Ｈ6）、トリシラン（Ｓｉ3Ｈ8）、ジクロロシラン（ＳｉＨ2Ｃｌ2）、トリクロロシラン（ＳｉＨＣｌ3）、テトラクロロシラン（ＳｉＣｌ4）等を用いてもよい。また、ホスフィン（ＰＨ3）の代わりに、アルシン（ＡｓＨ3）やそれらの有機ソースなど、ｎ型不純物であればよい。また、エピタキシャル成長前に、必要に応じて、シリコン基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
【０１３５】
さらに、エピタキシャル成長時のマスクとなる絶縁膜４３を形成する。この絶縁膜４３は、例えば窒化シリコン膜で形成される。その膜厚は、例えば２０ｎｍとした。その後、通常のレジスト塗布、リソグラフィー技術により、上記ゲート電極１４の他方側、すなわち第１ｎ型領域ｎ１の第１ｐ型領域ｐ１が形成される領域上を開口したエッチングマスク（図示せず）を形成する。次いで、このエッチングマスクを用いたエッチング技術により、上記ゲート電極１４の他方側の第１ｐ型領域ｐ１が形成される領域上の上記絶縁膜４３をエッチングする。こうすることで、第１ｐ型領域が形成される領域の半導体基板１１（第１ｎ型領域ｎ１）面を露出される。ここでは一例として、シリコン窒化膜を用いたが、これはエピタキシャル成長時に選択性をとるためであるので、選択性が維持できればその他の膜種でもよい。なお、次の図１３（２）以降、半導体基板１１の図示は省略する。
【０１３６】
次に、図１３（２）に示すように、上記絶縁膜４３および絶縁膜４２をマスクにして第１ｎ型領域ｎ１をエッチングして凹部１９を形成する。この凹部１９は、例えば半導体基板１１を１００ｎｍの深さにエッチングし、リセスすることで形成される。エッチング深さは、第１ｎ型領域ｎ１と第１ｐ型領域ｐ１の接合深さになるので、デバイス特性に応じて適宜変えてよい。このエッチングにおいて、ゲート電極１４の一方側における絶縁膜４２上の絶縁膜４３を除去してもよい。図面では除去した場合を示したが、除去されなくてもよい。
【０１３７】
次に、図１４（３）に示すように、選択エピタキシャル成長によって、第１ｎ型領域ｎ１に形成した凹部１９に、シリコンエピタキシャル成長層からなるもので、第１伝導型（ｐ型）の第１ｐ型領域ｐ１を形成する。上記選択エピタキシャル成長条件は、一例として、原料ガスに、モノシラン（ＳｉＨ4）、ジボラン（Ｂ2Ｈ6）、塩化水素（ＨＣｌ）ガスを用い、基板温度（成膜温度）を７５０℃に設定し、例えばドーパント濃度（例えばホウ素濃度）が１×１０20ｃｍ-3になるように設定する。このドーパント濃度は、１×１０17ｃｍ-3から１×１０21ｃｍ-3程度が望ましい。また、上記モノシラン（ＳｉＨ4）の代わりに、ジシラン（Ｓｉ2Ｈ6）、トリシラン（Ｓｉ3Ｈ8）、ジクロロシラン（ＳｉＨ2Ｃｌ2）、トリクロロシラン（ＳｉＨＣｌ3）、テトラクロロシラン（ＳｉＣｌ4）等を用いてもよい。また、ジボラン（Ｂ2Ｈ6）の代わりに、有機ソースなど、ｐ型不純物であればよい。また、シリコン（Ｓｉ）の代わりにシリコンゲルマニウム（ＳｉＧｅ）膜を選択エピタキシャル成長により成膜してもよいが、ｎ型領域の最上層（第１ｎ型領域ｎ１）よりバンドギャップが大きいことが必要であるので、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）の組成比を適宜調整する必要がある。また、エピタキシャル成長前に、必要に応じて、シリコン基板表面をフッ酸（ＨＦ）などの薬液や水素（Ｈ2）ガスなどを用いてクリーニングを行ってもよい。
【０１３８】
続いて、必要に応じて、活性化のアニールとして例えば１０００℃、０．秒のスパイクアニールを行う。このときの条件はドーパントの活性化が行える範囲でよい。なお、この活性化アニールは、第１ｎ型領域ｎ１を形成した後にも行ってもよい。
【０１３９】
次に、図１４（４）に示すように、通常の電極形成技術によって、第１ｐ型領域ｐ１に接続されるアノード電極Ａと、第２ｎ型領域ｎ２に接続されるカソード電極Ｋとをそれぞれ形成する。この際、両端部の第１ｐ型領域ｐ１と第２ｎ型領域ｎ２の露出部にサリサイド工程によってシリサイド（ＴｉＳｉ、ＣｏＳｉ、ＮｉＳｉ等）を形成することが好ましい。その後、通常のＣＭＯＳ工程と同様の配線工程を行う。
【０１４０】
上記第５実施例の製造方法では、サイリスタ１０の第１ｎ型領域ｎ１をシリコンよりも移動度が高いゲルマニウム層もしくはシリコンゲルマニウム層で形成することから、第１ｎ型領域ｎ１中のキャリアの移動度を高めることができ、これによって第１ｎ型領域ｎ１からキャリアを掃き出す速度を速くすることができるので、オン状態からオフ状態へのスイッチング速度を高めることができる。また、キャリアの移動度が上昇するので、オフからオンへのスイッチング速度の向上も相乗効果として期待できる。一般に、ゲルマニウムはシリコンよりもキャリア移動度が高いことが知られている。例えば、シリコンの場合は電子で１６００ｃｍ2／Ｖ・s、正孔（ホール）で４３０ｃｍ2／Ｖ・s、ゲルマニウムの場合は電子で３９００ｃｍ2／Ｖ・s、正孔（ホール）で１９００ｃｍ2／Ｖ・sであり、ゲルマニウムの方が電子、正孔（ホール）ともに速く、特にホールが約５倍と速い。このことから、少なくとも第２領域の材料をゲルマニウムもしくはシリコンにキャリア移動度の高いゲルマニウムを含むシリコンゲルマニウムで形成することで、第１ｐ型領域ｐ、第１ｎ型領域ｎ１、第２ｐ型領域ｐ２、第２ｎ型領域ｎ２で構成されるサイリスタ１０のスイッチング速度を向上させることが可能となる。よって、高速動作のサイリスタ１０を有する半導体装置９を製造できるという利点がある。
【０１４１】
上記第１〜第５実施例では半導体基板１１にバルクシリコン基板を使用することを前提としたが、ＳＯＩ（Silicon on insulator）基板、ＧＯＩ（Germanium on insulator）基板、ＳｉＧｅＯＩ（Silicon Germanium on insulator）基板、シリコンゲルマニウム（ＳｉＧｅ）基板等を用いても作製できる。
【０１４２】
また、上記第１〜第５実施例において、ｎ型領域をｐ型領域とし、ｐ型領域をｎ型領域とすることも可能である。
【０１４３】
また、上記第１〜第５実施例において、全てドープしながらエピタキシャル成長を行ったが、エピタキシャル成長層の全層または一部の層をノンドープでエピタキシャル成長を行い、その後、イオン注入法や固層拡散法により、不純物のドーピングを行ってもよい。
【０１４４】
上記第２、第３実施例では、半導体基板（シリコン基板）１１をリセスして凹部１８を形成したが、凹部１８を形成せずに、第４実施例のように、選択エピタキシャル成長して、第１ｎ型領域ｎ１を形成しても良い。
【０１４５】
また、上記第１〜第５実施例において、第２ｎ型領域ｎ２を形成するのに、イオン注入法を用いたが、例えば、第２ｐ型領域ｐ２をリセスして凹部を形成した後、選択エピタキシャル成長によりその凹部に第２ｎ型領域ｎ２を形成してもよい。また、リセスせずに、選択エピタキシャル成長により第２ｐ型領域ｐ２上に第２ｎ型領域ｎ２を形成してもよい。シリコン基板上に選択エピタキシャル成長する場合は、第１ｎ型領域ｎ１と第２ｎ型領域ｎ２との間の実行距離が稼げるため、第２ｐ型領域ｐ２の厚さを稼ぐことができる。第２ｐ型領域ｐ２はＮＰＮバイポーラ装置のべース層に当たるため、この方式によりデバイス特性を調整することが可能になる。
【図面の簡単な説明】
【０１４６】
【図１】本発明の半導体装置に係る一実施の形態（第１実施例）を示した概略構成断面図である。
【図２】本発明の半導体装置に係る一実施の形態（第２実施例）を示した概略構成断面図である。
【図３】本発明の半導体装置に係る一実施の形態（第３実施例）を示した概略構成断面図である。
【図４】本発明の半導体装置に係る一実施の形態（第４実施例）を示した概略構成断面図である。
【図５】本発明の半導体装置に係る一実施の形態（第５実施例）を示した概略構成断面図である。
【図６】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図７】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図図である。
【図８】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図９】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１０】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図１１】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した製造工程断面図である。
【図１２】本発明の半導体装置の製造方法に係る一実施の形態（第４実施例）を示した製造工程断面図である。
【図１３】本発明の半導体装置の製造方法に係る一実施の形態（第５実施例）を示した製造工程断面図である。
【図１４】本発明の半導体装置の製造方法に係る一実施の形態（第５実施例）を示した製造工程断面図である。
【図１５】従来の半導体装置の一例を示した概略構成断面図である。
【図１６】従来のサイリスタ構成の半導体装置を示した概略構成図および動作説明図である。
【図１７】従来のサイリスタ構成の半導体装置の電圧−電流（Ｖ−Ｉ）特性を示した電圧−電流特性図である。
【符号の説明】
【０１４７】
１…半導体装置、２…サイリスタ、１１…半導体基板、１３…ゲート電極、ｐ１…第１ｐ型領域（第１伝導型の第１領域）、ｎ１…第１ｎ型領域（第２伝導型の第２領域）、ｐ２…第２ｐ型領域（第１伝導型の第３領域）、ｎ２…第２ｎ型領域（第２伝導型の第４領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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