(57)【要約】【課題】複数のベースセルで構成されるゲートアレイを備えた半導体回路装置において、チップサイズを拡大させることなく、各ベースセルに保護抵抗を設ける。【解決手段】複数のベースセル１のうち、プルアップまたはプルダウンのいずれか一方または両方としての機能するものにおいては、Ｐ＋型拡散領域７のうち電源用配線２が接触していない場所をプルアップ用コンタクト１３とし、電源用配線２とプルアップ用コンタクト１３との間にＰ＋型拡散領域７を経由した経路を形成することで、Ｐ＋型拡散領域７を保護抵抗１５として用いる。また、Ｎ＋型拡散領域９のうちグランド用配線４が接触していない場所をプルダウン用コンタクト１７とし、グランド用配線４とプルダウン用コンタクト１７との間にＮ＋型拡散領域９を経由した経路を形成することで、Ｎ＋型拡散領域９を保護抵抗１９として用いる。【選択図】図２
2008041992.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（６）にＰチャネル型半導体素子（３）およびＮチャネル型半導体素子（５）が形成された複数のベースセル（１）が配列されることで構成されるゲートアレイを備えた半導体回路装置であって、
前記複数のベースセル（１）それぞれは、
前記半導体基板（６）の表層部に形成されると共に、前記Ｐチャネル型半導体素子（３）を構成する第１導電型の拡散領域（７）および前記Ｎチャネル型半導体素子（５）を構成する第２導電型の拡散領域（９）と、
前記第１導電型の拡散領域（７）の表面の一部と接触するように前記第１導電型の拡散領域（７）上に形成され、前記第１導電型の拡散領域（７）に電源（ＶＤＤ）を供給する電源用配線（２）と、
前記第２導電型の拡散領域（９）の表面の一部と接触するように前記第２導電型の拡散領域（９）上に形成され、前記第２導電型の拡散領域（９）をグランド（ＧＮＤ）に接続するグランド用配線（４）とを備えており、
前記複数のベースセル（１）のうち、プルアップまたはプルダウンのいずれか一方または両方としての機能するものにおいては、
前記第１導電型の拡散領域（７）の表面のうち前記電源用配線（２）が接触していない場所をプルアップ用コンタクト（１３）とし、前記電源用配線（２）と前記プルアップ用コンタクト（１３）との間に前記第１導電型の拡散領域（７）を経由した経路が形成されることで、前記第１導電型の拡散領域（７）が保護抵抗（１５）として用いられ、前記プルアップ用コンタクト（１３）がプルアップとして機能するように外部と接続されるようになっており、
前記第２導電型の拡散領域（９）の表面のうち前記グランド用配線（４）が接触していない場所をプルダウン用コンタクト（１７）とし、前記グランド用配線（４）と前記プルダウン用コンタクトとの間に前記第２導電型の拡散領域（９）を経由した経路が形成されることで、前記第２導電型の拡散領域（９）が保護抵抗（１９）として用いられ、前記プルダウン用コンタクト（１７）がプルダウンとして機能するように外部と接続されるようになっていることを特徴とする半導体回路装置。
【請求項２】
前記第１導電型の拡散領域（７）の表面のうちの前記プルアップ用コンタクト（１３）の場所が、前記第１導電型の拡散領域（７）の表面と前記電源用配線（２）とが接触している場所に近づけられるかまたは遠ざけられることで、前記第１導電型の拡散領域（７）における前記保護抵抗（１５）の抵抗値が調整されるようになっており、
前記第２導電型の拡散領域（９）の表面のうちの前記プルダウン用コンタクト（１７）の場所が、前記第２導電型の拡散領域（９）の表面と前記グランド用配線（４）とが接触している場所に近づけられるかまたは遠ざけられることで、前記第２導電型の拡散領域（９）における前記保護抵抗（１９）の抵抗値が調整されるようになっていることを特徴とする請求項１に記載の半導体回路装置。
【請求項３】
前記半導体基板（６）上において、前記プルアップ用コンタクト（１３）および前記プルダウン用コンタクト（１７）のうちいずれか一方または両方に延長用配線（２１、２２）が接続されていることを特徴とする請求項１または２に記載の半導体回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲートアレイを備えた半導体回路装置に関する。
【背景技術】
【０００２】
従来より、複数のベースセルを有するゲートアレイを備えた半導体装置が知られている。ベースセルは、例えばＭＯＳトランジスタが複数形成されたものであり、１つのチップに多数のベースセルが敷き詰められることでゲートアレイが構成される。このようなゲートアレイでは、各ベースセルの各ＭＯＳトランジスタのゲートがインバータ等の論理回路を構成するように配線で接続され、さらに、ゲートアレイ上に積層配線が形成されることで所望の回路が形成される。
【０００３】
上記のようなゲートアレイにおいて、各ベースセルを用いた回路設計を行うに際し、半導体装置の機能変更に柔軟に対応するため、あらかじめ機能しないダミーセルとしてのベースセルや機能拡張を想定した回路が構成されたベースセルを備えさせている。
【０００４】
このような場合、１つのベースセルに論理回路を構成するように配線が形成されるが、このベースセルの論理回路をゲートアレイ全体の回路構成に使用しないこととなる。すなわち、そのベースセルの論理回路の端子はどこにも接続されない状態になっているため、例えば外部からのノイズやサージの影響により論理回路に電流が流れてしまい、ゲートアレイに構成された回路に影響を与えてしまう可能性がある。これに対応するため、論理回路の各端子をプルアップもしくはプルダウンさせることで、ベースセルの論理回路の機能停止を図っている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の技術では、機能させない論理回路の各端子をプルアップもしくはプルダウンさせる場合、論理回路の各端子を電源端子もしくはグランド端子に直接接続させると、チップ外部からのノイズ等によりＭＯＳトランジスタのゲートが破壊されるという問題がある。
【０００６】
そこで、論理回路の各端子を電源端子もしくはグランド端子に接続するに際し、保護抵抗を接続することが考えられる。複数のベースセルで構成されるゲートアレイに保護抵抗を設けた平面レイアウトを図５に示す。
【０００７】
図５に示されるように、まず、１つのベースセル３０は例えば４つのＭＯＳトランジスタが形成されたものとして構成されており、電源ＶＤＤ側にＰチャネル型ＭＯＳトランジスタ３が形成され、グランドＧＮＤ側にＮチャネル型ＭＯＳトランジスタ５が形成されている。また、Ｐチャネル型ＭＯＳトランジスタ３ではＰ＋型拡散領域７上にゲート端子８が形成され、Ｎチャネル型ＭＯＳトランジスタ５ではＮ＋型拡散領域９上にゲート端子１０が形成された状態になっている。このようなベースセル３０において、プルアップもしくはプルダウンのための保護抵抗３１は、例えば各ベースセル３０の境界に設けられることとなる。
【０００８】
しかしながら、図５に示されるように、各ベースセル３０に保護抵抗３１を設けることで、ベースセル３０の平面サイズが大きくなってしまうという問題が生じる。すなわち、ゲートアレイを製造する段階では、各ベースセル３０は共通の構造としてそれぞれ構成され、ゲートアレイ完成後に回路設計に応じて配線層が形成されるため、ゲートアレイを構成するすべてのベースセル３０に保護抵抗３１を形成することになる。したがって、ベースセル３０のサイズが大きくなってしまうことに伴い、チップサイズも大きくなってしまう。
【０００９】
また、保護抵抗３１を設けたゲートアレイでは、ゲートアレイ上層に配線層を形成する際、保護抵抗３１を避けた配線設計をしなければならないという制約が生じ、配線レイアウトの自由度が損なわれる可能性もある。
【００１０】
本発明は、上記点に鑑み、複数のベースセルで構成されるゲートアレイを備えた半導体回路装置において、チップサイズを拡大させることなく、各ベースセルに保護抵抗を設けることを目的とする。
【課題を解決するための手段】
【００１１】
そこで、発明者らは、ベースセルに形成される半導体素子を構成する拡散領域に着目し、この拡散領域を抵抗として代用することで、ベースセルに新たにデバイスを追加することなく保護抵抗を設けることができると考えた。
【００１２】
したがって、上記目的を達成するため、本発明は、半導体基板（６）にＰチャネル型半導体素子（３）およびＮチャネル型半導体素子（５）を形成した複数のベースセル（１）を備え、複数のベースセルそれぞれを、Ｐチャネル型半導体素子（３）を構成する第１導電型の拡散領域（７）およびＮチャネル型半導体素子（５）を構成する第２導電型の拡散領域（９）と、第１導電型の拡散領域（７）に電源（ＶＤＤ）を供給する電源用配線（２）と、第２導電型の拡散領域（９）をグランド（ＧＮＤ）に接続するグランド用配線（４）とを備えた構成とする。
【００１３】
そして、複数のベースセル（１）のうち、プルアップまたはプルダウンのいずれか一方または両方としての機能するものにおいては、まず、第１導電型の拡散領域（７）の表面のうち電源用配線（２）が接触していない場所をプルアップ用コンタクト（１３）とし、電源用配線（２）とプルアップ用コンタクト（１３）との間に第１導電型の拡散領域（７）を経由した経路を形成することで、第１導電型の拡散領域（７）を保護抵抗（１５）として用いる。
【００１４】
また、第２導電型の拡散領域（９）の表面のうちグランド用配線（４）が接触していない場所をプルダウン用コンタクト（１７）とし、グランド用配線（４）とプルダウン用コンタクト（１７）との間に第２導電型の拡散領域（９）を経由した経路を形成することで、第２導電型の拡散領域（９）を保護抵抗（１９）として用いる。
【００１５】
このように、ＰチャネルおよびＮチャネル半導体素子を構成する各拡散領域（７、９）をそれぞれ経由する各経路を形成することで、各拡散領域（７、９）を各保護抵抗（１５、１９）として用いることができる。これにより、ベースセル（１）に保護抵抗（１５、１９）を追加形成する必要がなくなり、ベースセル（１）のサイズを拡大せずにベースセル（１）に保護抵抗（１５、１９）を設けることができる。したがって、ベースセル（１）が複数配列されたゲートアレイのサイズを拡大させず、ひいては半導体回路装置を構成するチップのサイズを維持したままで保護抵抗（１５、１９）を設けることができる。
【００１６】
また、半導体基板（６）上に保護抵抗（１５、１９）が設けられるわけではないため、各コンタクト（１３、１７）に対する配線レイアウトを容易にすることができる。
【００１７】
上記のようにして各コンタクト（１３、１７）を設ける場合、第１導電型の拡散領域（７）の表面のうちのプルアップ用コンタクト（１３）の場所を電源用配線（２）に近づけるかまたは遠ざける。同様に、第２導電型の拡散領域（９）の表面のうちのプルダウン用コンタクト（１７）の場所をグランド用配線（４）に近づけるかまたは遠ざける。これにより、各拡散領域（７、９）における各保護抵抗（１５、１９）の抵抗値を調整することができる。
【００１８】
また、半導体基板（６）上において、プルアップ用コンタクト（１３）およびプルダウン用コンタクト（１７）のうちいずれか一方または両方に延長用配線（２１、２２）を接続することもできる。これにより、各コンタクト（１３、１７）の位置を移動させることができ、半導体基板（６）上に形成する配線層の配線レイアウトの自由度を向上させることができる。
【００１９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２１】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。以下では、図５に示す構成要素と同一のものには、同一符号を記してある。本実施形態で示される半導体回路装置は、ゲートアレイを備えて構成されるものであり、ゲートアレイを構成するベースセルにそれぞれ論理回路を形成してそれぞれの論理回路を配線で接続することにより、任意の回路を構成する場合に用いて好適である。なお、Ｐ型は本発明の第１導電型に相当し、Ｎ型は本発明の第２導電型に相当する。
【００２２】
図１は、本発明の第１実施形態に係る半導体回路装置の平面レイアウトを示した図である。図２は、図１のＡ−Ａ断面図である。
【００２３】
図１に示されるように、半導体回路装置は、ベースセル１を有し、このベースセル１で構成されるゲートアレイを有して構成されている。すなわち、半導体回路装置において、図１に示されるベースセル１が多数並べられることでゲートアレイが構成されるようになっている。
【００２４】
上記ベースセル１は例えば４つのＭＯＳトランジスタを備えた構成となっており、電源用配線２側にＰチャネル型ＭＯＳトランジスタ３（本発明のＰチャネル型半導体素子に相当）が形成され、グランド用配線４側にＮチャネル型ＭＯＳトランジスタ５（本発明のＮチャネル型半導体素子に相当）が形成された構造になっている。
【００２５】
このうち、Ｐチャネル型ＭＯＳトランジスタ３においては、半導体基板６に形成されたＰ＋型拡散領域７（本発明の第１導電型の拡散領域に相当）上にゲート端子８が形成されており、Ｎチャネル型ＭＯＳトランジスタ５においては、Ｎ＋型拡散領域９（本発明の第２導電型の拡散領域に相当）上にゲート端子１０が形成されている。
【００２６】
また、図２に示されるように、電源用配線２がＰ＋型拡散領域７に接触することで、接触面１１を介してＰチャネル型ＭＯＳトランジスタ３に電源が供給されるようになっている。さらに、グランド用配線４がＮ＋型拡散領域９に接触することで、接触面１２を介してＮチャネル型ＭＯＳトランジスタ５がグランドに接続されている。
【００２７】
本実施形態では、ベースセル１のうち、Ｐチャネル型ＭＯＳトランジスタ３のＰ＋型拡散領域７上にプルアップ用の接続部位としてのプルアップ用コンタクト１３が設けられている。すなわち、図２に示されるように、Ｐチャネル型ＭＯＳトランジスタ３においては、Ｎウェル１４（図２中のＮｗｅｌｌ）の表層部に形成されたＰ＋型拡散領域７の表面部位がプルアップ用コンタクト１３とされている。
【００２８】
これにより、電源用配線２とプルアップ用コンタクト１３との間にＰ＋型拡散領域７を経由する経路が形成される。したがって、Ｐ＋型拡散領域７を抵抗として代用することで、Ｐ＋型拡散領域７を保護抵抗１５として用いることができる。上記プルアップ用コンタクト１３は、ベースセル１の上部に形成される配線層を介して配線に接続されることによりプルアップ端子１６に接続される。
【００２９】
同様に、Ｎチャネル型ＭＯＳトランジスタ５のＮ＋型拡散領域９上にプルダウン用の接続部位としてのプルダウン用コンタクト１７が設けられており、Ｐウェル１８（図２中のＰｗｅｌｌ）の表層部に形成されたＮ＋型拡散領域９の表面部位がプルダウン用コンタクト１７とされている。
【００３０】
これにより、グランド用配線４とプルダウン用コンタクト１７との間にＮ＋型拡散領域９を経由する経路が形成される。したがって、Ｎ＋型拡散領域９を抵抗として代用することで、Ｎ＋型拡散領域９を保護抵抗１９として用いることができる。上記プルダウン用コンタクト１７は、ベースセル１の上部に形成される配線層を介して配線に接続されることによりプルダウン端子２０に接続される。
【００３１】
図３は、ベースセル１において構成されるプルアップ用またはプルダウン用の経路を示した回路図である。この図に示されるように、Ｐチャネル型ＭＯＳトランジスタ３側においては、電源ＶＤＤからプルアップ端子１６までの経路が形成され、電源ＶＤＤとプルアップ端子１６との間にＰ＋型拡散領域７に基づく保護抵抗１５が接続された回路が形成されることとなる。
【００３２】
また、図３に示されるように、Ｎチャネル型ＭＯＳトランジスタ５側においては、プルダウン端子２０からグランド用配線４までの経路が形成され、プルダウン端子２０とグランドとの間にＮ＋型拡散領域９に基づく保護抵抗１９が接続された回路が形成されることとなる。以上のようにして、プルアップもしくはプルダウンの機能をもったベースセル１を構成することができる。
【００３３】
上記のように、各拡散領域７、９を抵抗として用いる場合、各コンタクト１３、１７の位置を各接触面１１、１２に近づけることで各保護抵抗１５、１９の抵抗値を小さくすることができる。逆に、各コンタクト１３、１７の位置を各接触面１１、１２から遠ざけることで各保護抵抗１５の抵抗値を小さくすることができる。このように、各拡散領域７、９における各コンタクト１３、１７の位置に応じて各保護抵抗１５、１９の抵抗値を調整することもできる。
【００３４】
なお、ベースセル１をプルアップ端子１６もしくはプルダウン端子２０として機能させる場合、ベースセル１に形成された各ＭＯＳトランジスタ３、５を使用しないため、各ゲート端子８、１０をオープンの状態にしておく。
【００３５】
図１および図２に示されるように、各拡散領域７、９に各コンタクト１３、１７を設けた後、半導体基板６上に配線層（積層配線）を設け、ゲートアレイに所望の回路を形成することとなる。すなわち、図示しない他の各ベースセルにインバータ等の論理回路を構成し、それらを配線層によって電気的に接続することでゲートアレイに回路を構成する。
【００３６】
そして、各ベースセル１のうち論理回路が形成されたものにおいて、論理回路の端子をプルアップまたはプルダウンさせる場合、図示しない配線層に設けた配線によって、図１に示されるベースセル１の各コンタクト１３、１７と他のベースセルの論理回路の端子とを接続することとなる。例えば、プルアップ端子１６がインバータの入力端子になる。これにより、任意のベースセルの論理回路の端子をプルアップまたはプルダウンすることができる。
【００３７】
以上説明したように、本実施形態では、各トランジスタ３、５を構成する各拡散領域７、９に各コンタクト１３、１７を設け、電源用配線２またはグランド用配線４と各コンタクト１３、１７との間の各拡散領域７、９を抵抗として用いることが特徴となっている。
【００３８】
このようにベースセル１の一構成要素をなす各拡散領域７、９を保護抵抗１５、１９として用いることにより、プルアップもしくはプルダウンのための保護抵抗を新たにベースセル１に設ける必要がなくなる。したがって、ベースセル１のサイズを拡大させることなくプルアップもしくはプルダウンのための保護抵抗１５、１９を設けることができる。すなわち、半導体基板６上に保護抵抗を設ける場合よりも、ベースセル１のサイズを小さくすることができる。
【００３９】
また、半導体基板６上に保護抵抗を設ける必要がなくなるため、各コンタクト１３、１７に接続される配線を引くようにすれば良い。したがって、ゲートアレイにおける平面方向の配線のレイアウトを容易にすることができる。
【００４０】
さらに、上記のようにプルアップもしくはプルダウンの機能を持たせた１つのベースセル１において、プルアップおよびプルダウン両方の機能を実現させることで、ベースセル１を効率良く使用することができる。
【００４１】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、半導体基板６上に各コンタクト１３、１７から配線を引き伸ばしたことが特徴となっている。
【００４２】
図４は、第２実施形態に係る半導体回路装置の平面レイアウトを示した図である。この図に示されるように、ベースセル１において、各コンタクト１３、１７にそれぞれ延長用配線２１、２２が接続されている。そして、各延長用配線２１、２２の端部にそれぞれプルアップ端子１６もしくはプルダウン端子２０が設けられている。
【００４３】
このように、半導体基板６上でコンタクト１３、１７から各延長用配線２１、２２を引き延ばし、半導体基板６上の任意の場所にプルアップ端子１６もしくはプルダウン端子２０を設けるようにすることができる。これにより、配線層における配線レイアウトの自由度を向上させることができる。
【００４４】
（他の実施形態）
上記各実施形態では、１つのベースセル１内に４つのＭＯＳトランジスタ３、５が形成された場合について説明したが、ＭＯＳトランジスタ３、５の数が４つに限定されるものではなく、２つの場合や６つの場合であっても構わない。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１実施形態に係る半導体回路装置の平面レイアウトを示した図である。
【図２】図１のＡ−Ａ断面図である。
【図３】ベースセルにおいて構成されるプルアップ用またはプルダウン用の経路を示した回路図である。
【図４】第２実施形態に係る半導体回路装置の平面レイアウトを示した図である。
【図５】従来のベースセルに保護抵抗を設けた場合の平面レイアウトを示した図である。
【符号の説明】
【００４６】
１…ベースセル、２…電源用配線、３…Ｐチャネル型半導体素子、４…グランド用配線、５…Ｎチャネル型半導体素子、６…半導体基板、７…第１導電型の拡散領域、９…第２導電型の拡散領域、１３…プルアップ用コンタクト、１５、１９…保護抵抗、１７…プルダウン用コンタクト、２１、２２…延長用配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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