(57)【要約】【課題】電気的特性を向上させることができ、また小型化が可能な電子基板および電子機器を提供する。【解決手段】基体１０の能動面側に、周囲を磁性体材料３６，７６によって覆われた相互にインダクタンス値の異なる第１インダクタ素子４０および第２インダクタ素子８０が形成され、第１インダクタ素子４０，第２インダクタ素子８０の隣接する巻き線の隙間には非磁性材料３９，７９が充填されていることを特徴とする。【選択図】図１
2008103603.tif 000002
【特許請求の範囲】
【請求項１】
基体の能動面側または前記能動面の裏面側に、周囲を磁性体材料によって覆われた複数のインダクタ素子が形成され、前記インダクタ素子の隣接する巻き線の隙間には非磁性材料が充填されていることを特徴とする電子基板。
【請求項２】
基体の能動面側および前記能動面の裏面側に、それぞれ周囲を磁性体材料によって覆われたインダクタ素子が形成され、前記インダクタ素子の隣接する巻き線の隙間には非磁性材料が充填され、
前記基体の前記裏面側に形成された前記インダクタ素子は、前記基体を貫通する導電部材を介して前記能動面側に電気的接続されていることを特徴とする電子基板。
【請求項３】
前記電子基板には、相互にインダクタンス値の異なる第１インダクタ素子および第２インダクタ素子が形成されていることを特徴とする請求項１または請求項２に記載の電子基板。
【請求項４】
前記インダクタ素子は、前記巻き線が平面内に渦巻き状に形成されたスパイラルインダクタ素子であることを特徴とする請求項１ないし請求項３のいずれか１項に記載の電子基板。
【請求項５】
前記渦巻き状の巻き線が、非磁性材料を間に挟んで複数層にわたって積層形成されていることを特徴とする請求項４記載の電子基板。
【請求項６】
請求項１ないし請求項５のいずれか１項に記載の電子基板を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子基板および電子機器に関するものである。
【背景技術】
【０００２】
携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄａｔａ  Ａｓｓｉｓｔａｎｃｅ）などの電子機器には、集積回路を備えた電子基板（半導体チップ）が搭載されている。特許文献１および特許文献２には、電子基板上にスパイラルインダクタ素子を形成する技術が提案されている。スパイラルインダクタ素子は、渦巻き状の巻き線が平面内に形成されたものである。
【特許文献１】特開２００２−１６４４６８号公報
【特許文献２】特開２００３−３４７４１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、インダクタ素子で発生する磁束と電子基板を構成するシリコンとの干渉により漏れ電流が発生するので、インダクタ素子のＱ値（インダクタンスと抵抗値との比）の向上に限界があるという問題がある。
近時では、電子基板や半導体チップ上に形成されたインダクタ素子をチョークコイルや変圧器等電源回路の一部として機能させることが検討されている。この場合には、インダクタ素子のインダクタンス値の向上が不可欠である。しかしながら、インダクタ素子のインダクタンス値の向上には、コイルの多巻き化が伴うため、電子基板の大型化の抑制が望まれている。
本発明は、上記問題点を解決するためになされたものであって、電気的特性を向上させることができ、また小型化が可能な電子基板および電子機器の提供を目的とする。
【課題を解決するための手段】
【０００４】
上記目的を達成するため、本発明に係る電子基板は、基体の能動面側または前記能動面の裏面側に、周囲を磁性体材料によって覆われた複数のインダクタ素子が形成され、前記インダクタ素子の隣接する巻き線の隙間には非磁性材料が充填されていることを特徴とする。
この構成によれば、磁性体材料によって閉磁路を形成することが可能となり、磁束密度を増加させ、インダクタ素子のインダクタンス値およびＱ値を著しく向上させることができる。さらに、インダクタ素子の隣接する巻き線の隙間に非磁性材料が充填されたため、巻き線の隙間で磁力線が相殺されることを抑制し、磁性体材料の内部に磁力線を集中させることができる。したがって、電子基板の電気的特性を向上させつつコイルの多巻き化を回避し、電子基板を小型化することができる。
【０００５】
また、本発明に係るもう一つの電子基板は、基体の能動面側および前記能動面の裏面側に、それぞれ周囲を磁性体材料によって覆われたインダクタ素子が形成され、前記インダクタ素子の隣接する巻き線の隙間には非磁性材料が充填され、前記基体の前記裏面側に形成された前記インダクタ素子は、前記基体を貫通する導電部材を介して前記能動面側に電気的接続されていることを特徴とする。
この構成によれば、磁性体材料によって閉磁路を形成することが可能となり、インダクタ素子のインダクタンス値およびＱ値を著しく向上させることができる。したがって、電子基板の電気的特性を向上させることができる。さらに、基体の能動面側および前記能動面の裏面側にそれぞれインダクタ素子が形成されているので、複数のインダクタ素子を基体の一方面側のみに形成する場合と比べて、電子基板の平面積を縮小して小型化することができる。
【０００６】
また前記電子基板には、相互にインダクタンス値の異なる第１インダクタ素子および第２インダクタ素子が形成されていることが望ましい。
この構成によれば、各インダクタ素子に機能を分担させることができるので、各インダクタ素子を最適設計することが可能になる。これにより、各インダクタ素子の寸法効率を向上させ、電子基板を小型化することができる。
【０００７】
また前記インダクタ素子は、前記巻き線が平面内に渦巻き状に形成されたスパイラルインダクタ素子であることが望ましい。
この構成によれば、薄型で高効率のインダクタ素子を形成することができる。
【０００８】
また前記渦巻き状の巻き線が、非磁性材料を間に挟んで複数層にわたって積層形成されていることが望ましい。
この構成によれば、多くの磁束を発生させることができるので、インダクタンス値およびＱ値の高いインダクタ素子を形成することができる。
【０００９】
一方、本発明に係る電子機器は、上述した電子基板を備えたことを特徴とする。
この構成によれば、電気的特性を向上させると同時に小型化が可能な電子基板を備えているので、電気的特性の向上と小型化が可能な電子機器を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
【００１１】
（第１実施形態）
最初に、第１実施形態に係る電子基板について説明する。
図１は第１実施形態に係る電子基板の平面図である。第１実施形態に係る電子基板１は、基体１０の能動面側にインダクタンス値の異なる複数の第１インダクタ素子４０，第２インダクタ素子８０が形成されたものである。
電子基板１は、シリコンやガラス、石英、水晶等からなる基体１０を備えている。その基体１０の能動面には、電子回路（不図示）が形成されている。その電子回路は、少なくとも配線パターンが形成されたものであり、複数の薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）等の半導体素子や、複数のパッシブコンポーネント（部品）、それらを相互に接続する配線等によって構成されている。
【００１２】
基体１０の能動面の中央部には、後述する第１磁性層３１が形成されている。この第１磁性層３１は、能動面の全体に形成されていても良い。また基体１０の能動面の周縁部には、電子回路を外部に電気的接続するための電極１１，２１が配列形成されている。その電極１１，２１から、第１磁性層３１の表面にかけて、複数のインダクタ素子４０，８０が形成されている。また、第１インダクタ素子４０，第２インダクタ素子８０の周囲を覆うように、後述する第２磁性層３６，７６が形成されている。なお、図１においては、図示都合上、第２磁性層３６，７６を取り除き、それぞれの外形を仮想線（２点鎖線）によって表している。以下には第１インダクタ素子４０の構成を例として説明するが、第２インダクタ素子８０も同様に構成されている。
【００１３】
図２はインダクタ素子の説明図であり、図２（ａ）は平面図であり、図２（ｂ）は図２（ａ）のＢ−Ｂ線における断面図である。図２（ｂ）に示すように、基体１０の能動面には、電子回路を保護するため、ＳｉＮ等の電気絶縁性材料からなるパッシベーション膜８が形成されている。また基体１０の能動面の周縁部には、電子回路を外部に電気的接続するための電極１１が形成されている。その電極１１の表面には、パッシベーション膜８の開口部が形成されている。
【００１４】
その開口部からパッシベーション膜８の表面にかけて、連結配線１２ａが形成されている。この連結配線１２ａは、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）、ニッケルバナジウム（ＮｉＶ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）等の導電性材料の単体または複合材料により、単層もしくは複数層に形成されている。なお電解メッキ法により連結配線１２ａを形成する場合には、連結配線１２ａは下地層の表面に形成されることが多いが、図２（ｂ）では下地層の記載を省略している。
【００１５】
その連結配線１２ａを覆うように、第１磁性層３１が形成されている。この第１磁性層３１には、連結配線１２ａの端部を露出させる貫通孔３１ａが形成されている。
磁性体材料としては、例えば、フェライト等が用いられる。磁性体材料としてフェライトを採用することにより、磁性体材料を低コストで導入することができる。フェライトは、Ｆｅ２Ｏ３を主成分とし、２価の金属酸化物との複合酸化物の総称であり、電気絶縁性を有する。後述するようにフェライトは、第１金属であるＦｅと、第２金属であるＭｎやＣｏ、Ｎｉ等とを、酸化することによって得ることができる。なおスピネル型フェライト（ＭＦｅ２Ｏ４）は軟質磁性材料として、マグネトプランバイト型フェライト（ＭＦｅ１２Ｏ１９）は永久磁石として、ガーネット型フェライト（ＭＦｅ５Ｏ１２；Ｍ＝Ｙ，Ｓｍ、Ｇｄ，Ｄｙ，Ｈｏ，Ｅｒ，Ｙｂ）はマイクロ波用材料としてサーキュレータ、アイソレータ等に用いられる。フェライトは、酸化物であるため表面が絶縁状態であるから、後述するコイルパターンをその直上に形成することができる。鉄などの磁性金属層で第１磁性層３１を形成する場合は、その表面を酸化したり、絶縁性の樹脂を被着させる等の絶縁処理を施すことが好ましい。また、磁性層はＦｅ系などに代表される透磁率の高いアモルファス金属層でも良い。
【００１６】
その第１磁性層３１の表面に、第１インダクタ素子４０の巻き線４１が形成されている。巻き線４１の構成材料は、連結配線１２ａと同様であるが、巻き線４１として必要な抵抗レンジや耐許容電流値等の特性に応じて適宜選択することができる。
【００１７】
図２（ａ）に示すように、巻き線４１は平面視において略矩形の渦巻状に形成されているが、略円形や略多角形の渦巻状に形成されていてもよい。また図２（ｂ）に示すように、巻き線４１は側面視において同一平面状に形成されている。すなわち、本実施形態のインダクタ素子として、平面型インダクタ素子（スパイラルインダクタ素子）が採用されている。
図１に示すように、第１インダクタ素子４０は、第２インダクタ素子８０より巻き線の巻き数が多くなっている。一般にインダクタ素子の巻き数が増えると、インダクタ素子の経路が長くなるため、インダクタンス（Ｌ値）が増加する。
【００１８】
図２に戻り、隣接する巻き線４１の隙間には、非磁性材料３９が充填されている。非磁性材料３９としては、アクリル樹脂や感光性ポリイミド、ＢＣＢ（ベンゾシクロブテン）、フェノールノボラック樹脂等の感光性樹脂材料が用いられる。これにより、フォトリソグラフィ等により非磁性材料３９をパターニングすることができる。
【００１９】
また、第１インダクタ素子４０の図示上部と側部を覆い、貫通孔３１ａを塞ぐように第２磁性層３６が形成されている。これにより、第１インダクタ素子４０は周囲を磁性体材料からなる第１磁性層３１，第２磁性層３６によって覆われた状態となっている。そして、これらの第１磁性層３１，第２磁性層３６により、第１インダクタ素子４０が外部から遮蔽された閉磁路が形成されている。なお、図２（ａ）においては、図１と同様に第２磁性層３６の外形のみを仮想線（２点鎖線）によって表している。  
【００２０】
図２（ａ）に示すように、巻き線４１の外側端部は、連結配線２２ａを介して電極２１に連結されている。また巻き線４１の内側端部は、貫通孔３１ａを通って連結配線１２ａの一方端部に連結されている。この連結配線１２ａの他方端部は、巻き線４１の外側に引き出されて、電極１１に連結されている。連結配線１２ａを外側に引き出す際、第１磁性層３１により連結配線１２ａと巻き線４１との短絡が防止されている。そして、電極１１，２１から第１インダクタ素子４０に通電することにより、第１インダクタ素子４０がチョークコイルや変圧器等電源回路の一部として機能するようになっている。
【００２１】
ところで図２（ｂ）に示すように、基体１０を構成するシリコンは電波吸収体であり、第１インダクタ素子４０から出力された電磁波も吸収されて減衰することになる。しかしながら、上述の第１実施形態によれば、上述した第１磁性層３１，第２磁性層３６により第１インダクタ素子４０に閉磁路が形成されている。すなわち、図２（ｂ）に二点鎖線で示す磁力線が透磁率の高い第１磁性層３１，第２磁性層３６の内部を主に通る。
これにより、磁束の漏れを減少させて磁束密度を増加させ、第１インダクタ素子４０のインダクタンス値およびＱ値を著しく向上させることができる。さらに、第１インダクタ素子４０の隣接する巻き線４１の隙間に非磁性材料３９が充填されたため、巻き線４１の隙間で磁力線が相殺されることを抑制し、第１磁性層３１，第２磁性層３６の内部に磁力線を集中させることができる。また、第１インダクタ素子４０から出力された電磁波が、基体１０によって吸収されるのを抑制することができる。言い換えれば、基体１０による渦電流損を減少させることができる。したがって、電子基板１の電気的特性を向上させつつコイルの多巻き化を回避し、電子基板１を小型化することができる。
【００２２】
また図１に示すように、第１インダクタ素子４０の巻き線の巻き数を、第２インダクタ素子８０よりも多くして相互にインダクタンス値の異なる第１インダクタ素子４０，第２インダクタ素子８０を形成したことで、各第１インダクタ素子４０，第２インダクタ素子８０に機能を分担させることができる。したがって、各第１インダクタ素子４０，第２インダクタ素子８０を最適設計することが可能になる。これにより、各インダクタ素子４０，８０の寸法効率を向上させ、電子基板１を小型化することができる。
また、第１インダクタ素子４０，第２インダクタ素子８０として、平面型インダクタ素子（スパイラルインダクタ素子）を採用したことで、薄型の第１インダクタ素子４０，第２インダクタ素子８０を形成することができる。
【００２３】
なお図２（ｂ）に示すように、スパイラルインダクタ素子の中心軸の周囲に形成された第１磁性層３１の貫通孔３１ａに、磁性材料（第２磁性層３６）を充填する代わりに、非磁性材料を充填してもよい。非磁性材料として、例えば樹脂材料を充填すればよい。この場合には、非磁性材料の外周に配置された磁性材料（第２磁性層３６）に磁力線を集中させることが可能になる。これにより、磁束密度を向上させることが可能になり、インダクタ素子のＬ値およびＱ値を向上させることができる。
【００２４】
（電子基板の製造方法）
次に、本実施の形態に係る電子基板の製造方法について説明する。図３および図４は、本実施形態に係る電子基板の製造方法の工程図であり、図２のＢ−Ｂ線に相当する部分における断面図である。なお電子基板の製造には、Ｗ−ＣＳＰ技術を利用する。すなわち、ウエハに対し一括して以下の各工程を行い、最後に個々の電子基板に分離する。また以下の各工程では、複数のインダクタ素子４０，８０において対応する構成部材を同時に形成する。
まず、図３（ａ）に示すように、基体１０のパッシベーション膜８の表面に、連結配線１２ａを形成する。その具体的な方法は、後述する巻き線４１の形成方法と同様である。
【００２５】
次に、図３（ｂ）に示すように、基体１０および連結配線１２ａの表面に第１磁性層３１を形成する。ここでは、フェライトからなる第１磁性層３１を例にして磁性層の形成方法を説明する。
まず、ウエハの表面全体に金属膜を形成する。この金属膜は、第１金属であるＦｅと、第２金属であるＭｎやＣｏ、Ｎｉ等で構成する。金属膜の形成は、電解めっき法または無電解めっき法等を用いて行うことが可能である。第１金属および第２金属を同時に析出させれば、両者が混合された金属膜を形成することが可能であり、第１金属および第２金属を交互に析出させれば、第１金属および第２金属が交互に積層された金属膜を形成することが可能である。第１金属と第２金属との割合は、例えば１：１とすればよい。なお第２金属として、ＭｎやＣｏ、Ｎｉ等のうち１種類の金属のみを採用するのではなく、２種類以上の金属を採用してもよい。
【００２６】
次に、金属膜を酸化する。金属膜の酸化は、酸素ガス等の雰囲気にウエハを保持しつつ加熱することによって行うことが可能であり、また重クロム酸カリ等の酸化剤の液体に基体を浸漬することによって行うことも可能である。これらの処理により、金属膜を構成する第１金属および第２金属がともに酸化されて、フェライトが形成される。これらのプロセスを繰り返せば、任意の厚さのフェライトが形成される。
【００２７】
なお、フェライトの形成方法として、近時開発されたフェライトめっき法を採用することも可能である。フェライトめっき法は、室温〜９０℃程度の水溶液中で、強磁性フェライト膜を直接形成する方法である。具体的には、まず基体の表面に、金属イオンの吸着席となるＯＨ基を形成する。次にその基体を、Ｆｅ２＋やその他の金属イオン（Ｃｏ２＋やＮｉ２＋、Ｍｎ２＋、Ｚｎ２＋等）を含む溶液（ＦｅＣｌ２水溶液等）に浸漬する。すると、基体表面のＯＨ基に金属イオンが吸着する。次に、亜硝酸イオン（ＮＯ２−）や空気などの酸化剤を導入することにより、２価のＦｅ２＋の一部を３価のＦｅ３＋に酸化する。さらに、そのＦｅ３＋に金属イオンを吸着させることにより、スピネル型フェライトを生成することができる。
【００２８】
また連結配線１２ａの一方端部が露出するように、第１磁性層３１に孔３１ａを形成する。第１磁性層３１のパターニングは、ウエットエッチングを用いて行うことが可能である。具体的には、まず第１磁性層３１の表面全体にレジスト膜を形成し、露光および現像することにより、第１磁性層３１を残すべき領域にマスクを形成する。次に、塩化第二鉄やチオ硫酸ナトリウムなどのエッチャント水溶液に、ウエハを浸漬する。なおエッチャント水溶液の濃度は、Ｆｅ層をエッチングする場合の濃度と同程度であればよく、磁性層の厚さに鑑みて適宜調整する。またウエハの浸漬時間も、エッチャント水溶液の濃度および磁性層の厚さに鑑みて適宜調整する。なお第１磁性層３１のパターニングは、ドライエッチングを用いて行うことも可能である。なお第１磁性層３１は、液滴吐出法や印刷法等により直接描画形成することも可能である。
以上により、所定パターンの第１磁性層３１が形成される。もちろん、第１磁性層３１は前述したフェライト以外の物質で形成しても良い。
【００２９】
次に、図３（ｃ）に示すように、第１磁性層３１の表面に、巻き線４１を形成する。巻き線４１は、下地膜（不図示）の表面に形成する。この下地膜は、下層のバリア層と上層のシード層とで構成される。バリア層は、Ａｌ等からなる電極へのＣｕの拡散を防止するものであり、ＴｉＷやＴｉＮ等により厚さ１００ｎｍ程度に形成する。シード層は、巻き線４１を電解メッキ法で形成する際の電極として機能するものであり、Ｃｕ等により厚さ数１００ｎｍ程度に続けて形成する。それらはスパッタ法、ＣＶＤ法、無電解メッキ法などで形成されることが多い。次に、巻き線４１の形成領域に開口部を有するマスクを形成する。次に、下地膜のシード層を電極として電解Ｃｕメッキを行い、マスクの開口部にＣｕを埋め込んで巻き線４１を形成する。これは、無電解メッキ法などで形成しても良い。マスクを除去した後に、巻き線４１をマスクとして下地膜をエッチングする。
この巻き線４１の形成工程において、巻き線４１と同時に、第１磁性層３１の表面に後述する再配置配線および接続端子を形成してもよい。さらに、巻き線４１の内側端部は、連結配線１２ａを介して電極１１と連結し、外側端部には、電極２１とを連結する連結配線２２ａを形成する（図２（ａ）参照）。
【００３０】
次に、図４（ａ）に示すように、巻き線４１の配線間に非磁性材料３９を充填する。具体的には、基体１０の全面に感光性樹脂を塗布し、フォトリソグラフィによりパターニングする。すなわち、巻き線４１の配線間のスペースに感光性樹脂を残して、他の領域の感光性樹脂を除去する。このとき、貫通孔３１ａを塞ぐように非磁性材料３９を充填しても良い。
続いて、図４（ｂ）に示すように、巻き線４１を覆い、第１磁性層３１の孔３１ａを塞ぐように、第２磁性層３６を形成する。第２磁性層３６の形成方法は、上述した第１磁性層３１の形成方法と同様である。
以上により、図１に示すように、本実施形態に係る第１インダクタ素子４０，第２インダクタ素子８０を基体１０上に形成することができる。
【００３１】
（第１変形例）
図５は図２に示した平面型インダクタ素子の変形例の断面図である。上述の第１実施形態では基体１０上に単層の第１インダクタ素子４０を設け電子基板を構成したが、第１変形例では、基体１０上に２層の第１インダクタ素子（スパイラルインダクタ素子）４０Ａ，４０Ｂを積層形成する。第１インダクタ素子および第２インダクタ素子の両方を積層形成してもよいし、いずれか一方のみを積層形成してもよい。以下には、第１インダクタ素子を積層形成する場合を例にして説明する。なお第１実施形態と同様の構成となる部分については、その詳細な説明を省略する。
【００３２】
図５に示すように、本変形例の第１インダクタ素子４０Ａ，４０Ｂは、第１磁性層３１の表面に形成された巻き線４１Ａと、この巻き線４１Ａの配線間および配線上に非磁性材料３９によって形成された第１非磁性層３９Ａと、第１非磁性層３９Ａ上に積層された巻き線４１Ｂとを備えている。さらに、巻き線４１Ｂの配線間にも非磁性材料３９によって第２非磁性層３９Ｂが巻き線４１Ｂと同膜厚で形成されている。そして、巻き線４１Ｂおよび第２非磁性層３９Ｂを覆い、かつ第１磁性層３１に形成された孔３１ａを塞ぐように、第２磁性層３６が形成されている。また、巻き線４１Ａ、４１Ｂは、平面視で重なるように形成されている。また、巻き線４１Ｂは、図示しない電極により、基体１０の電子回路に接続されている。
【００３３】
（電子基板の製造方法）
次に、第１変形例に係る電子基板の製造方法について、図６を用いるとともに、図３を援用して説明する。
図６は、第１変形例に係る電子基板の製造方法の工程図であり、図２（ａ）のＢ−Ｂ線に相当する部分における断面図である。なお電子基板の製造には、第１実施形態と同様にＷ−ＣＳＰ技術を利用する。
【００３４】
まず、第１磁性層３１の表面に巻き線４１Ａを形成する工程までは、図３（ｃ）に示す第１実施形態における巻き線４１を形成する工程と同様の方法で形成する。
【００３５】
次に、図６（ａ）に示すように、巻き線４１Ａの表面および配線間に非磁性材料３９を充填し、第１非磁性層３９Ａを形成する。この時、巻き線４１Ａの表面および配線間のスペースに感光性樹脂を残して、他の領域の感光性樹脂を除去する。そして、パターニングされた第１非磁性層３９Ａの表面をエッチング等により平坦化する。
【００３６】
次に、図６（ｂ）に示すように、平坦化された第１非磁性層３９Ａの表面に、さらに巻き線４１Ｂを形成する。
次に、図６（ｃ）に示すように、巻き線４１Ｂの配線間にも非磁性材料３９を充填し、第２非磁性層３９Ｂを巻き線４１Ｂと同膜厚に形成する。さらに、図６（ｄ）に示すように、第１インダクタ素子４０Ａ，４０Ｂを覆い、かつ第１磁性層３１の孔３１ａを塞ぐように第２磁性層３６を形成する。
以上により、本変形例に係る第１インダクタ素子４０Ａ，４０Ｂを基体１０上に形成できる。
【００３７】
本変形例では、上述の第１実施形態と同様の効果を奏することに加えて、基体１０上に２層の第１インダクタ素子４０Ａ，４０Ｂを積層形成するため、より多くの磁束を発生させることができるので、インダクタ素子のインダクタンス値およびＱ値をさらに向上させることができる。
また、本変形例ではインダクタ素子を２層積層させたが、３層以上積層させる構成としてもよい。また、第１磁性層３１の貫通孔３１ａに非磁性材料３９を充填してもよい。  
【００３８】
（第２変形例）
図７は、図２に示した平面型インダクタ素子の第２変形例の説明図であり、図７（ａ）は平面図であり、図７（ｂ）は図７（ａ）のＣ−Ｃ線における断面図である。第１実施形態では、一対の電極１１，２１が基体１０の周縁部に形成されていたので、巻き線４１の内側端部と電極１１とを結ぶ連結配線を、第１磁性層３１の下層に形成する必要があった。これに対して、図７（ｂ）に示すように、第２変形例では、一方の電極２１が基体１０の周縁部に形成され、他方の電極１１が第１インダクタ素子４０の形成領域の中央部に配置されている。そのため、電極１１に対して巻き線４１の内側端部を直ちに連結することが可能である。したがって、第２変形例では、巻き線４１の内側端部と電極１１とを結ぶ連結配線およびその形成工程が不要になり、製造コストを低減することができる。
【００３９】
また本変形例では、上述の第１実施形態と同様の効果を奏することに加えて、連結配線１２ａが巻き線４１と立体交差しないので、電子基板１をより薄型化することができる。
なお第１磁性層３１の貫通孔３１ａに非磁性材料３９を充填してもよい。また、第２インダクタ素子を第１インダクタ素子と同様に構成してもよい。また、第１変形例と同様にインダクタ素子を複数積層形成させてもよい。
【００４０】
（第２実施形態）
次に、第２実施形態に係る電子基板について説明する。図８は第２実施形態に係る電子基板の説明図であり、図８（ａ）は平面図であり、図８（ｃ）は底面図であり、図８（ｂ）は図８（ａ）のＡ−Ａ線（図８（ｃ）のＡ´−Ａ´線）における断面図である。図８（ｂ）に示すように、第２実施形態に係る電子基板１は、基体１０の能動面１８にインダクタンス値の異なる第１インダクタ素子４０，第２インダクタ素子８０が形成され、基体の裏面１９にもインダクタンス値の異なる第１インダクタ素子４５，第２インダクタ素子８５が形成されたものである。また、各インダクタ素子４０，８０，４５，８５の周囲は磁性体材料からなる第１磁性層３１と第２磁性層３６，７６によって覆われ、隣接する巻き線の隙間には非磁性材料３９，７６が充填されている。なお、第１実施形態と同様となる部分については、その詳細な説明を省略する。
【００４１】
図８（ａ）に示すように、基体１０の能動面１８の周縁部には、電子回路を外部に電気的接続するための電極２１，２５，１１，１５が配列形成されている。その電極１１，２１から第１磁性層３１の表面にかけて、第１インダクタ素子（以下「表面第１素子」という。）４０が形成されている。同様に、基体１０の表面側には、第２インダクタ素子（以下「表面第２素子」という。）８０が形成されている。表面第１素子４０の巻き数は、表面第２素子８０より多くなっている。したがって、表面第１素子４０のインダクタンス値は、表面第２素子８０より大きくなっている。
【００４２】
図８（ｂ）に示すように、その電極１５の下方には、基体１０を貫通する導電部材５０が形成されている。なお、図８（ａ）に示す電極２５の下方にも、基体１０を貫通する導電部材が形成されている。
【００４３】
図９は導電部材の説明図であり、図８（ｂ）のＰ部における拡大図である。図９に示すように、基体１０の能動面１８に形成された電極１５の中央部には、基体１０を貫通する孔（スルーシリコンビア）が形成されている。その貫通孔の内面には絶縁層５１が形成され、その絶縁層５１の内面から電極１５の表面にかけて下地膜５２が形成されている。この下地膜５２は、下層のバリア層と上層のシード層とで構成されている。バリア層は、導電部材５０を構成するＣｕの拡散を防止するものであり、ＴｉＷやＴｉＮ等によって形成されている。シード層は、導電部材５０を電解メッキ法で形成する際の電極として機能するものであり、Ｃｕ等によって形成されている。
【００４４】
そして、電極１５の表面から貫通孔の内部にかけて、導電部材５０が形成されている。
この導電部材５０を形成するには、予め電極１５の表面から基体１０の内部にかけて非貫通孔を形成しておく。次に、電極１５の表面に開口部を有するマスクを形成する。次に、下地膜５２のシード層を電極として電解Ｃｕメッキを行い、マスクの開口部にＣｕを埋め込む。なお電解メッキ法に代えて、無電解メッキ法等を採用しても良い。その後、基体１０の裏面１９を研磨することにより、導電部材５０の先端を露出させて、基体１０を貫通する導電部材５０が形成される。なお導電部材５０の形成領域を除く基体１０の裏面１９には、絶縁膜９が形成されている。
【００４５】
この導電部材５０の先端を基体１０の裏面１９に露出させることにより、電極１６が形成されている。また、図８（ａ）に示す電極２５の下方に形成された導電部材の先端を基体１０の裏面に露出させることにより、図８（ｃ）に示す電極２６が形成されている。
【００４６】
そして図８（ｃ）に示すように、電極１６，２６から第１磁性層３１の表面にかけて、第１インダクタ素子（以下「裏面第１素子」という。）４５が形成されている。同様に、基体１０の裏面側には、第２インダクタ素子（以下「裏面第２素子」という。）８５が形成されている。裏面第１素子４５の巻き数は、裏面第２素子８５より多くなっている。したがって、裏面第１素子４５のインダクタンス値は、裏面第２素子８５より大きくなっている。
【００４７】
以上に詳述したように、第２実施形態に係る電子基板は、基体の能動面側および裏面側にそれぞれインダクタ素子が形成され、裏面側に形成されたインダクタ素子は、基体を貫通する導電部材を介して能動面側に電気的接続されている構成とした。
したがって、本実施の形態によれば、第１実施形態と同様の効果が得られるだけでなく、複数のインダクタ素子を基体の一方面側のみに形成する場合と比べて、電子基板の平面積をさらに縮小することが可能になり、電子基板１を小型化することができる。
なお本明細書中の各実施形態では、巻き線（スパイラル）型インダクタを例にして説明しているが、これに限定されるものではなく、インダクタとして機能するものであれば各実施形態に適用することができる。巻き線（スパイラル）型インダクタの他に、ミアンダ型、トロイダル型、パッチ型等が知られており、それらを適用する場合のインダクタンス値の大小はそれぞれのインダクタによる。  
【００４８】
（３次元実装構造）
次に、複数の電子基板の積層構造体について説明する。
図１０は、電子基板の積層構造体の部分断面図である。複数の電子基板６１が厚さ方向に積層されて、積層構造体が形成されている。各電子基板６１には、第２実施形態における導電部材５０と同様の貫通電極６２が形成されている。各電子基板６１の貫通電極６２は、平面視において重なるように配置され、はんだ層を介して接続されている。これにより、各電子基板６１に対して電力や信号等を供給しうるようになっている。
このように、複数の電子基板６１の積層構造体を形成することにより、複数の電子基板６１を平面上に並べて実装する場合と比べて、実装面積を減少させることが可能になり、実装効率を向上させることができる。
【００４９】
（再配置配線等）
電子基板の積層構造体を回路基板に実装するため、再配線６４および応力緩和層６５を形成することが望ましい。
電子基板の周縁部には複数の電極６２が形成されているので、隣接する電極相互のピッチが狭くなっている。このような電子基板を回路基板に実装すると、隣接する電極相互が短絡するおそれがある。そこで、電極相互のピッチを広げるため、電子基板の周縁部に形成された複数の電極６２を中央部の接続端子６３に引き出す再配線６４が形成されている。また、電子基板１を回路基板に実装すると、電子基板１の基体１０と回路基板との熱膨張係数の差により、両者間に熱応力が発生する。この熱応力を緩和するため、接続端子６３と基体１０との間に応力緩和層６５が形成されている。
【００５０】
具体的には、最下層となる電子基板の底面中央部に、樹脂材料等により応力緩和層６５が形成されている。そして、電極６２から応力緩和層６５の表面にかけて、再配線６４が形成されている。再配線６４の端部には接続端子６３が形成され、その接続端子６３の表面にハンダバンプ７８が形成されている。なお、電子基板の底面全体にはソルダーレジスト６６等が成型されている。
【００５１】
（回路基板）
図１１は、回路基板の斜視図である。図１１では、電子基板１の積層構造体が、回路基板１０００に実装されている。具体的には、最下層の電子基板１に形成されたバンプが、回路基板１０００の表面に形成された電極パッドに対して、リフローやＦＣＢ（Ｆｌｉｐ  Ｃｈｉｐ  Ｂｏｎｄｉｎｇ）等を行うことにより実装されている。なお、回路基板との間に異方導電性フィルム等を挟み込んで、積層構造体を実装してもよい。
【００５２】
（電子機器）
次に、上述した電子基板を備えた電子機器の例について説明する。
図１２は、携帯電話の斜視図である。上述した電子基板は、携帯電話１３００の筐体内部に配置されている。この構成によれば、電気的特性を向上させると同時に小型化が可能な電子基板１を備えているので、電気的特性が良好で、かつ小型化が可能な電子機器を提供することができる。
【００５３】
なお、上述した電子基板は、携帯電話以外にも種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。いずれの場合でも、電気的特性が良好で、かつ小型化が可能な電子機器を提供することができる。
【００５４】
なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。すなわち、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。
【００５５】
例えば、上記実施形態では基体の能動面側、裏面側に２個のインダクタ素子を形成したが、３個以上のインダクタ素子を形成してもよい。また、上記実施形態では電子回路が形成された基体にインダクタ素子を形成したが、電気絶縁性材料からなる基体にインダクタ素子を形成してもよい。また、上記実施形態では電解メッキ法により巻き線等を形成したが、スパッタ法や蒸着法等の他の成膜方法を採用してもよい。また、成膜工程を経ずにインクジェト法等を採用して、インダクタのパターンを直接形成するようにしても良い。
【００５６】
以上に述べたすべての実施形態中で、電子基板上にはインダクタを形成する例について述べてきたが、これに限ることはなく、薄膜や厚膜のプロセスによりインダクタ以外の部品、例えばキャパシタやレジスタを電子基板上に形成した複合電子部品としても良い。また、それらの部品を別の手段、例えば表面実装技術によって電子基板上に形成した複合電子部品としても良い。
【図面の簡単な説明】
【００５７】
【図１】第１実施形態に係る電子基板の平面図である。
【図２】（ａ）はインダクタ素子の平面図であり、（ｂ）は断面図である。
【図３】第１実施形態に係る電子基板の製造方法の工程図である。
【図４】第１実施形態に係る電子基板の製造方法の工程図である。
【図５】第１実施形態に係る電子基板の第１変形例の断面図である。
【図６】第１変形例に係る電子基板の製造方法の工程図である。
【図７】（ａ）は第１実施形態に係る電子基板の第２変形例の平面図であり、（ｂ）は断面図である。
【図８】（ａ）は第２実施形態に係るインダクタ素子の平面図であり、（ｂ）は断面図であり、（ｃ）は底面図である。
【図９】導電部材の説明図である。
【図１０】電子基板の積層構造体の部分断面図である。
【図１１】回路基板の斜視図である。
【図１２】携帯電話の斜視図である。
【符号の説明】
【００５８】
１…電子基板  １０…基体  ４０，４５…第１インダクタ素子  ８０，８５…第２インダクタ素子  ３１…第１磁性層（磁性体材料）  ３６，７６…第２磁性層（磁性体材料）  巻き線…４１，４１Ａ，４１Ｂ  ３９，７９…非磁性層（非磁性材料）  ３９Ａ…第１非磁性層（非磁性材料）  ３９Ｂ…第２非磁性層（非磁性材料）  能動面…１８  裏面…１９  ５０…導電部材  １３００…携帯電話（電子機器）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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