(57)【要約】【課題】高信頼性を有する浮遊ゲート絶縁膜を有する不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】半導体基板１０表面上にトンネル絶縁膜１１、浮遊ゲート電極１２用の多結晶シリコン膜、浮遊ゲート絶縁膜１３及び制御ゲート電極１４が積層されてなる不揮発性メモリセルトランジスタのアレイを有し、浮遊ゲート電極用の多結晶シリコン膜と浮遊ゲート絶縁膜１３との界面１６の平均粗さＲａが1.5nm以下である。【選択図】    図２
2008078393.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面上にトンネル絶縁膜、浮遊ゲート電極、浮遊ゲート絶縁膜及び制御ゲート電極が積層されてなる不揮発性メモリセルトランジスタのアレイを有し、前記浮遊ゲート電極をなす多結晶シリコンと浮遊ゲート絶縁膜との界面の平均粗さＲａが1.5nm以下であることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記浮遊ゲート電極用の多結晶シリコンの表面の凹凸部の曲率Ｒが3nm以下であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
半導体基板表面上にトンネル絶縁膜、浮遊ゲート電極、浮遊ゲート絶縁膜及び制御ゲート電極が積層されてなる不揮発性メモリセルトランジスタのアレイを有する不揮発性半導体記憶装置を製造する際、前記浮遊ゲート電極をなす多結晶シリコンの表面を窒化処理することによって、前記多結晶シリコンと浮遊ゲート絶縁膜との界面の平均粗さＲａを1.5nm以下に形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
前記窒化処理における窒化種は、ＮラジカルまたはＮＨラジカルまたはＮイオンの少なくとも一つを含むことを特徴とする請求項３記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
前記窒化処理の前に、多結晶シリコン表面に対して、ＨＦ系の液を用いてウェットエッチング処理を行う工程と、引き続きオゾン水を用いて処理することによりケミカル酸化膜を形成する工程とを含むことを特徴とする請求項３または４記載の不揮発性半導体記憶装置の製造方法。
【請求項６】
前記窒化処理の後、Ａｌ、Ｈｆ、Ｚｒ、Ｌａ、Ｓｉの少なくとも一つを含む酸化物または窒化物を浮遊ゲート絶縁膜として形成することを特徴とする請求項３乃至５のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き込み／消去が行われる不揮発性半導体記憶装置及びその製造方法に係り、特に不揮発性メモリセルの浮遊ゲート用多結晶シリコンと浮遊ゲート絶縁膜との界面の構造に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の浮遊ゲート電極をなす多結晶シリコンは、その表面の凹凸に起因して電界集中が発生することから、その上に形成するゲート間絶縁膜（以下、浮遊ゲート絶縁膜と称する）の電気的絶縁破壊耐性や信頼性が劣化すること知られている。その対策として、特許文献１には、浮遊ゲート電極の形状としてコーナー部を有する多結晶シリコンを想定し、そのコーナー部における曲率半径を3nm以上とすることで信頼性の高い浮遊ゲート絶縁膜を得ることが示されている。
【０００３】
しかし、スケーリングにより、メモリセルのキャパシタ面積が低下し、浮遊ゲート絶縁膜からのリーク電流量がトンネル電流量と比較できるレベルまで大きくなると、表面の大きな凹凸のみではなく、マイクロラフネスが信頼性に影響を及ぼすことになる。
【０００４】
浮遊ゲート電極をなす多結晶シリコンと浮遊ゲート絶縁膜との界面には、微視的に見ると細かい凹凸が生じている。浮遊ゲート絶縁膜として、従来は、シリコン酸化膜とシリコン窒化膜の積層構造であるＯＮＯ構造が用いられており、近年では金属酸化物による形成も試みられている。
【０００５】
浮遊ゲート絶縁膜の形成時に、従来は、酸素を酸化剤として用いて、浮遊ゲート多結晶シリコン表面にシリコン酸化物を形成することが多用されている。浮遊ゲート多結晶シリコン表面にシリコン酸化物を形成する利点として、シリコン酸化物は高いバリアハイトを有することからリーク耐性が高いこと、さらには、多結晶シリコン表面にも高品質な絶縁膜が形成できることが挙げられる。
【０００６】
しかし、多結晶シリコンの表面を酸化するために酸素分子や水を用いると、表面が荒れる。図７は、ドライ酸化における酸化時間とシリコン酸化膜（ＳｉＯ2 ）の厚さとの関係（酸化レート）の面方位依存性を示している。また、図８は、ウェット酸化における酸化レートの面方位依存性を示している。
【０００７】
図７、図８とも、（１００）面の酸化レートが、（１１１）面や（１１０）面と比較して遅いことが分かる。このように面方位により酸化レートが異なる異方性酸化処理によって多結晶シリコン表面を酸化すると、図９に示すようにマイクロラフネスが増加する。図９は異方性酸化による多結晶シリコン表面のラフネス増加モデルを示しており、（ａ）は酸化前の状態を示し、（ｂ）は酸化後の状態を示し、（ｃ）は酸化後の一部表面を拡大して示している。図９（ｃ）中、破線で囲んだ粒界部分には様々な面方位が露出している。
【０００８】
さらには、ドライ酸化及びウェット酸化は、それぞれ多結晶シリコン内のドーパントであるリン濃度により酸化レートが変化するという特性を有する。図１０は、ドライＯ2 酸化における酸化速度定数（Ｂ／Ａ定数、Ｂ定数）のリン濃度依存性を示す。Ｂ／Ａ定数及びＢ定数は、Deal-Groveにより提案された酸化モデルに用いられる定数であり、Ｂ／Ａ定数は表面反応性を示し、Ｂ定数は酸化膜中の酸化種の拡散挙動を示すものである（非特許文献１参照）。
【０００９】
図１０によれば、シリコン中のリン濃度が高い場合、Ｂ／Ａ定数が上昇する（表面反応性が増加する）ことが分かる。これは、酸化初期にリン濃度が高い場合、増殖酸化が生じることを意味する。通常、浮遊ゲート多結晶シリコン中には、リンが１Ｅ20 atoms／ｃｍ3 以上導入されている。リンは、シリコン結晶粒の内部に存在するが、通常、高濃度のリンが結晶粒界に析出している。その状況で酸化処理を行うと、高濃度のリンが析出している結晶粒界の酸化レートが早くなり、その結果、浮遊ゲート多結晶シリコン表面のラフネスが増加する（図１１参照）。図１１は、リン（Ｐ）がドープされた多結晶シリコン表面の結晶粒界におけるラフネス増加モデルを示す。図中、点線で囲んだ領域には、Ｐによる増殖酸化が発生し、高濃度のＰが析出している。
【００１０】
以上の考察より、浮遊ゲート絶縁膜の構成要素の一つであるシリコン酸化膜の形成時に、従来技術であるドライＯ2 酸化やウェット処理を行うと、浮遊ゲート多結晶シリコン表面のラフネスが増加すると言える。
【００１１】
なお、特許文献２には、絶縁ゲート型電界効果トランジスタ（ＦＥＴ）におけるマイクロラフネスについて言及されている。また、特許文献３には、不揮発性メモリトランジスタの浮遊ゲート絶縁膜の製造プロセス上の単なる数値例として、浮遊ゲート表面の平均粗さＲａが3nm以下であるとの記載がある。
【特許文献１】特開２００３−０１７５９５号公報
【特許文献２】特開２００４−２００６７２号公報
【特許文献３】特開２００５−１５０７３８号公報
【非特許文献１】C.P.Ho et.al,"J.eLECTROCHEM.Soc.",125,665(1978)
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明者は、鋭意研究の結果、前記した浮遊ゲート電極をなす多結晶シリコン表面の微視的な凹凸は、浮遊ゲート絶縁膜の信頼性に影響を及ぼすこと、そして、多結晶シリコン表面のラフネスと信頼性の関係を調べた結果、表面の凹凸を低減することで信頼性が著しく向上することが判明した。
【００１３】
本発明は、高信頼性を有する浮遊ゲート絶縁膜を有する不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の不揮発性半導体記憶装置は、半導体基板表面上にトンネル絶縁膜、浮遊ゲート電極、浮遊ゲート絶縁膜及び制御ゲート電極が積層されてなる不揮発性メモリセルトランジスタのアレイを有し、前記浮遊ゲート電極をなす多結晶シリコンと浮遊ゲート絶縁膜との界面の平均粗さＲａが1.5nm以下であることを特徴とする。
【００１５】
本発明の不揮発性半導体記憶装置の製造方法は、半導体基板表面上にトンネル絶縁膜、浮遊ゲート電極、浮遊ゲート絶縁膜及び制御ゲート電極が積層されてなる不揮発性メモリセルトランジスタのアレイを有する不揮発性半導体記憶装置を製造する際、前記浮遊ゲート電極をなす多結晶シリコンの表面を窒化処理することによって、前記多結晶シリコンと浮遊ゲート絶縁膜との界面の平均粗さＲａを1.5nm以下に形成することを特徴とする。
【発明の効果】
【００１６】
本発明によれば、高信頼性を有する浮遊ゲート絶縁膜を有する不揮発性半導体記憶装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１８】
図１（ａ）、（ｂ）は、本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリのセルアレイにおけるＮＡＮＤセルの一例を概略的に示す平面図、及び等価回路図である。また、図２は、図１中のセルトランジスタの１つを取り出して概略的に示す断面図である。図１（ａ）、（ｂ）に示すように、フローティングゲートとコントロールゲートを有するｎチャネルのＭＯＳＦＥＴからなる複数個のセルトランジスタＣＧ１〜ＣＧｎが直列に接続されており、一端側のドレインは選択用のＮＭＯＳトランジスタＱ１を介してビット線ＢＬｉ（ｉ＝1,2〜）に接続され、他端側のソースは選択用のＮＭＯＳトランジスタＱ２を介してソース線ＳＬに接続されている。
【００１９】
上記各トランジスタは同一のウエル基板上に形成されており、セルトランジスタＣＧ１〜ＣＧｎの各制御電極は、それぞれ行方向に連続的に配列されたワード線ＷＬｉ（ｉ＝1,2〜n）に接続されており、選択トランジスタＱ１の制御電極は選択線ＳＧ１に接続され、選択トランジスタＱ２の制御電極は選択線ＳＧ２に接続されている。また、ワード線ＷＬｉ（ｉ＝1,2〜n）の各一端は、メタル配線を介して周辺回路との接続パッドを有しており、素子分離膜上に形成された構造になっている。
【００２０】
各セルトランジスタＣＧ１〜ＣＧｎは、それぞれ図２に示すように、半導体基板１０の表面上にトンネル絶縁膜１１、浮遊ゲート電極１２用の多結晶シリコン、浮遊ゲート絶縁膜１３及び制御ゲート電極１４が積層され、トンネル絶縁膜１１下のチャネル領域の両側にソース・ドレイン領域１５が形成されている。ここで、セルトランジスタは、浮遊ゲート電極１２と浮遊ゲート絶縁膜１３との界面１６の平均粗さ（マイクロラフネス）Ｒａが1.5nm以下である。上記したようにＲａを1.5nm以下に平坦化することにより、後で詳細に説明するように、浮遊ゲート絶縁膜１３の電気的信頼性を著しく向上させることができる。
【００２１】
次に、図１（ａ）中のＡ−Ａ’線断面に着目し、ＮＡＮＤセル型フラッシュメモリのセルアレイの製造工程の概要について、図３（ａ）乃至（ｆ）を参照して説明する。
【００２２】
まず、図３（ａ）に示すように、熱酸化法を用いて半導体基板１０（例えばシリコン基板）上にシリコン酸化膜２を形成する。
【００２３】
次に、図３（ｂ）に示すように、ＮＨ3 ガスを用いてシリコン酸化膜２を窒化した後、酸化してシリコンオキシナイトライド膜からなるトンネル絶縁膜１１を形成する。
【００２４】
次に、図３（ｃ）に示すように、ＣＶＤ（化学気相成長）法を用いて、トンネル絶縁膜１１上に、不純物としてリンが添加された浮遊ゲート電極用の多結晶シリコン膜１２ａを形成する。続いて、浮遊ゲート絶縁膜１３を形成した後、ＬＰ（減圧）ＣＶＤ法を用いて、浮遊ゲート絶縁膜１３上に不純物としてリンが添加された制御ゲート電極用の多結晶シリコン膜１４ａを形成する。この後、ＬＰＣＶＤ法を用いて、制御ゲート多結晶シリコン１４ａ上にシリコン窒化膜７を形成する。
【００２５】
次に、図３（ｄ）に示すように、シリコン窒化膜７上にフォトレジスト８を塗布し、リソグラフィー法を用いて所望のパターンに加工し、続いてフォトレジスト８を除去する。
【００２６】
次に、図３（ｅ）に示すように、シリコン窒化膜７をマスクにして制御ゲート電極用の多結晶シリコン膜１４ａ、浮遊ゲート絶縁膜１３及び浮遊ゲート電極用の多結晶シリコン１２ａを順次に垂直方向にエッチングし、浮遊ゲート電極１２、浮遊ゲート絶縁膜１３及び制御ゲート電極１４のパターニング加工を行う。
【００２７】
さらに、図３（ｆ）に示すように、セルトランジスタのソース、ドレイン領域１５を形成するために、Ｐイオンをシリコン基板１０内に注入し、熱アニールにより活性化させる。
【００２８】
ところで、図３（ｃ）の工程において、浮遊ゲート電極用の多結晶シリコン膜１２ａを形成した後、浮遊ゲート絶縁膜１３を形成する前に、多結晶シリコン表面の平坦化を行うことで、浮遊ゲート絶縁膜の信頼性が向上する。ここで、浮遊ゲート多結晶シリコン表面のラフネスと、浮遊ゲート絶縁膜の電気的信頼性との関係を、上下電極とも多結晶シリコンのプレーナー構造キャパシタを用いて調べた結果を説明する。
【００２９】
まず、多結晶シリコンの表面に対して平坦化処理を施した。具体的には、多結晶シリコン表面に対して、ラジカル酸化処理を行い、その酸化膜を剥離する工程を複数回繰り返すことによって表面を平坦化させた。上記ラジカル酸化処理において酸化膜を剥離する液は、溶液中のＯＨイオンによる多結晶シリコン表面への異方性エッチングを防ぐために、ＨＦとＨＣｌの混合溶液を用いた。なお、ラジカル酸化処理は、酸化レートの面方位依存性が非常に小さく、シリコン表面の平坦化に対して効果が大きいことが文献（H.Akahori et.al,"Extend Abstracts of the 2003 International conference on Solid State Devices and Materials",pp458）により報告されている。
【００３０】
上記ラジカル酸化処理により多結晶シリコン表面を平坦化した後、ドライＯ2 酸化を用いて表面酸化を行う。その後、ＤＨＦ（希フッ酸）処理を施すことにより、表面の酸化膜を剥離した。上記ドライＯ2 酸化では、酸化レートの面方位依存性が大きく、また、多結晶シリコンの粒界界面におけるリン増速酸化が生じることから、酸化により表面は荒れる。その酸化膜厚を変化させることで、浮遊ゲート絶縁膜１３の表面のラフネスを変化させた。
【００３１】
図４は、浮遊ゲート電極用の多結晶シリコンの表面のラフネスＲａと浮遊ゲート絶縁膜の経時的絶縁破壊(TDDB)評価における破壊に至るまでの通過電荷量Ｑｂｄの関係を示す。浮遊ゲート絶縁膜として、例えば、図５に示すように、シリコン酸化膜１３１（5nm）、シリコン窒化膜１３２（8nm）、シリコン酸化膜１３３（5nm）の三層からなるＯＮＯ構造を用いた。
【００３２】
図４によれば、Ｒａの低下につれてＱｂｄ値は増加する。特に、Ｒａが1.5nm付近でＱｂｄが急激に増加している様子が分かる。図５は、浮遊ゲート電極用の多結晶シリコンの表面のラフネス低減による絶縁膜高品質化のモデルを示す。図５に示すように、Ｒａが大きい膜の場合、界面絶縁膜にかかるミクロな応力（矢印で示す）が存在するが、Ｒａが小さくなるにつれ、応力が低減することも一因の可能性がある。なお、マイクロラフネス部における凹凸の曲率半径は、特許文献１で示されている3nm以上ではなく、3nmn以下としても良い。
【００３３】
図６は、酸化膜換算の膜厚が14nmの浮遊ゲート絶縁膜のリーク電流（絶縁膜印加電圧12V時）と浮遊ゲート電極表面の曲率半径Rとの関係を示している。曲率半径低下に伴い、凸部に電界集中が発生し、リーク電流は増加するが、曲率半径3nm以下となると、逆にリーク電流は低下していく。曲率半径が低下すると、微小凸部の密度が増加するが、そうなると、局所的な電界集中が発生し難くなり、結果、キャパシタ全面的にリーク電流が流れるようになることが一因と推測される。界面ラフネスを低減させることで、浮遊ゲート絶縁膜の電気的信頼性は、著しく向上する。
【００３４】
そこで、本実施形態においても、浮遊ゲート多結晶シリコン表面を得るために、多結晶シリコン膜１２ａの表面に対して、ラジカル酸化処理を行い、その酸化膜を剥離する工程を行い、表面を平坦化させた。ラジカル酸化膜の剥離には、多結晶シリコン表面のエッチングを防ために、ｐＨが低いＨＦ（フッ酸）系溶液を用いた。
【００３５】
次に、浮遊ゲート絶縁膜１３の形成工程に移る。この形成工程では、前記したように平坦化した多結晶シリコン膜１２ａの表面を荒らすことなく、均一に浮遊ゲート絶縁膜１３を形成する手法が求められる。以下、浮遊ゲート絶縁膜１３を形成する種々の方法を説明する。
【００３６】
（第１の方法）浮遊ゲート絶縁膜１３としてＯＮＯ膜構造を形成する。まず、前記したように平坦化した多結晶シリコン表面をＤＨＦ処理し、表面の自然酸化膜を除去した後に、ラジカル酸化処理を行う。ラジカル酸化処理は、前述の通り、表面を荒らすことなく、平坦化効果を有する。その後、ＣＶＤ法によりシリコン窒化膜を形成し、そのシリコン窒化膜に対して酸化処理を行うことによってシリコン酸化膜を形成する。
【００３７】
（第２の方法）浮遊ゲート絶縁膜１３としてＮＯＮＯ膜構造を形成する。まず、前記したように平坦化した多結晶シリコン膜表面をＤＨＦ処理した後にオゾン水処理を行う。オゾン水処理により表面は均一なケミカルシリコン酸化膜で覆われる。オゾン水処理で形成されるケミカルシリコン酸化膜は、面方位依存性やリン増速酸化が生じないことは分かっており、均一性は非常に高い。その後、ラジカル窒化処理を行う。ラジカル窒化処理も、面方位依存性やリン増速窒化が生じないことを調べており、均一性は非常に高い。ラジカル窒化の窒化種は、ＮラジカルまたはＮＨラジカルまたはＮイオンであっても良いし、これらを少なくとも一つを含む窒化種であっても良い。その後、ＣＶＤ法によりシリコン酸化膜とシリコン窒化膜の積層膜を形成し、そのシリコン窒化膜に対して酸化処理を行うことによってシリコン酸化膜を形成する。
【００３８】
（第３の方法）前記したように平坦化した多結晶シリコン膜表面に対して、ＤＨＦ処理後にオゾン水処理を行う。その後、ラジカル窒化処理を行い、さらにはシリコン酸化膜、シリコン窒化膜、金属酸化物薄膜、金属窒化物薄膜、金属酸窒化薄膜のうち、少なくとも一つを含む単膜または積層膜を成膜する。なお、上記金属酸化物及び金属窒化物は、
Ａｌ、Ｈｆ、Ｚｒ、Ｌａ、Ｓｉの少なくとも一つを含む酸化物（例えば酸化ハフニウム）、または、Ａｌ、Ｈｆ、Ｚｒ、Ｌａ、Ｓｉの少なくとも一つを含む窒化物及び酸窒化物を形成してもよい。
【００３９】
上記したように窒化処理における窒化種として、ＮラジカルまたはＮＨラジカルまたはＮイオンの少なくとも一つを含むことにより、浮遊ゲート用の多結晶シリコン膜１２の表面を荒らさないので、マッチング状態の良い界面を形成することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリのセルアレイにおけるＮＡＮＤセルの一例を概略的に示す平面図及び等価回路図。
【図２】図１のＮＡＮＤセルのセルトランジスタの１つを取り出して概略的に示す断面図。
【図３】図１のセルトランジスタの形成工程を示す断面図。
【図４】図１中の浮遊ゲート多結晶シリコン表面のラフネスと浮遊ゲート絶縁膜の経時的絶縁破壊評価における破壊に至るまでの通過電荷量の関係を示す特性図。
【図５】ラフネス低減による絶縁膜高品質化のモデルを示す図。
【図６】浮遊ゲート絶縁膜のリーク電流と浮遊ゲート電極表面の曲率半径との関係を示す図。
【図７】ドライ酸化レートの面方位依存性を示す特性図。
【図８】ウェット酸化レートの面方位依存性を示す特性図。
【図９】異方性酸化による多結晶シリコン表面のラフネス増加モデルを示す図。
【図１０】ドライ酸化におけるＢ／Ａ定数とＢ定数のリン濃度依存性を示す特性図。
【図１１】リンがドープされた多結晶シリコン表面の結晶粒界におけるラフネス増加モデルを示す図。
【符号の説明】
【００４１】
１０…半導体基板、１１…トンネル絶縁膜、１２…浮遊ゲート電極、１３…浮遊ゲート絶縁膜、１４…制御ゲート電極、１５…ソース・ドレイン領域、１６…浮遊ゲート電極／浮遊ゲート絶縁膜界面。
【図１】
2008078393.tif 000003
【図２】
2008078393.tif 000004
【図３】
2008078393.tif 000005
【図４】
2008078393.tif 000006
【図５】
2008078393.tif 000007
【図６】
2008078393.tif 000008
【図７】
2008078393.tif 000009
【図８】
2008078393.tif 000010
【図９】
2008078393.tif 000011
【図１０】
2008078393.tif 000012
【図１１】
2008078393.tif 000013