(57)【要約】【課題】１セル当たりに必要なビット線の本数を増やすことなく、１メモリセルに３ビット以上の情報を記録可能にする。【解決手段】半導体基板２０の一方の主表面２０ａ上に形成された制御電極下記憶部３０と、御電極下記憶部上に形成された制御電極５０と、第１及び第２不純物拡散領域２４ａ及び２４ｂと、第１及び第２抵抗変化部２２ａ及び２２ｂと、第１及び第２側壁記憶部４０ａ及び４０ｂとを備えて構成される。制御電極下記憶部は、トンネル酸化膜３２、電荷蓄積膜３４、及びトップ酸化膜３６が順次に積層されて構成されている。第１及び第２側壁記憶部は、第１及び第２抵抗変化部上にそれぞれ形成されていて、トンネル酸化膜４２ａ及び４２ｂ、電荷蓄積膜４４ａ及び４４ｂ、及びトップ酸化膜４６ａ及び４６ｂが順次に積層されて構成される。【選択図】図１
2008153424.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一方の主表面上に形成された、トンネル酸化膜、電荷蓄積膜、及びトップ酸化膜が順次に積層されて構成される制御電極下記憶部と、
該制御電極下記憶部上に形成された制御電極と、
前記半導体基板の一方の主表面側の表層領域であって、かつ前記制御電極を挟む位置に設けられた、一対の不純物拡散領域である第１及び第２不純物拡散領域と、
前記半導体基板の一方の主表面側の表層領域であって、かつ前記第１及び第２不純物拡散領域と前記制御電極とによって挟まれる位置にそれぞれ設けられた、前記第１及び第２不純物拡散領域よりも不純物濃度が低い、第１及び第２抵抗変化部と、
該第１及び第２抵抗変化部上にそれぞれ形成された、トンネル酸化膜、電荷蓄積膜、及びトップ酸化膜が順次に積層されて構成される第１及び第２側壁記憶部と
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記第１及び第２側壁記憶部が、それぞれ前記トップ酸化膜上に、フローティング電極と該フローティング電極を覆うサイドウォール酸化膜を備える
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体基板がｐ型の基板であり、
前記第１及び第２不純物拡散領域と、前記第１及び第２抵抗変化部は、ｎ型の不純物が注入された領域である
ことを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置に情報を記録するにあたり、
前記制御電極下記憶部の前記第１不純物拡散領域側に情報を記録する場合は、
前記半導体基板及び前記第２不純物拡散領域を接地電位とする過程と、
前記制御電極及び前記第１不純物拡散領域に、互いに等しい正電圧を印加して、前記制御電極下記憶部の電荷蓄積膜の前記第１不純物拡散領域側の部分に電荷を注入する過程と
を備え、
前記第１側壁記憶部に情報を記録する場合は、
前記半導体基板及び前記第２不純物拡散領域を接地電位とする過程と、
前記制御電極に第１正電圧を印加するとともに、前記第１不純物拡散領域に前記第１正電圧よりも低い第２正電圧を印加して、前記第１側壁記憶部の電荷蓄積膜に電荷を注入する過程と
を備え、
前記制御電極下記憶部の前記第２不純物拡散領域側に情報を記録する場合は、
前記半導体基板及び前記第１不純物拡散領域を接地電位とする過程と、
前記制御電極及び前記第２不純物拡散領域に、互いに等しい正電圧を印加して、前記制御電極下記憶部の電荷蓄積膜の前記第２不純物拡散領域側の部分に電荷を注入する過程と
を備え、
前記第２側壁記憶部に情報を記録する場合は、
前記半導体基板及び前記第１不純物拡散領域を接地電位とする過程と、
前記制御電極に前記第１正電圧を印加するとともに、前記第２不純物拡散領域に前記第２正電圧を印加して、前記第２側壁記憶部の電荷蓄積膜に電荷を注入する過程と
を備えることを特徴とする半導体記憶装置への情報の記録方法。
【請求項５】
請求項３に記載の半導体記憶装置に情報を記録するにあたり、
前記制御電極下記憶部に情報を記録する場合は、
前記半導体基板、前記第１不純物拡散領域及び前記第２不純物拡散領域を接地電位とする過程と、
前記制御電極に正電圧を印加して、前記制御電極下記憶部の電荷蓄積膜に電荷を注入する過程と
を備え、
前記第１側壁記憶部に情報を記録する場合は、
前記半導体基板及び前記第２不純物拡散領域を接地電位とする過程と、
前記制御電極に第１正電圧を印加するとともに、前記第１不純物拡散領域に前記第１正電位よりも低い第２正電圧を印加して、前記第１側壁記憶部の電荷蓄積膜に電荷を注入する過程と
を備え、
前記第２側壁記憶部に情報を記録する場合は、
前記半導体基板及び前記第１不純物拡散領域を接地電位とする過程と、
前記制御電極に前記第１正電圧を印加するとともに、前記第２不純物拡散領域に前記第２正電圧を印加して、前記第２側壁記憶部の電荷蓄積膜に電荷を注入する過程と
を備えることを特徴とする半導体記憶装置への情報の記録方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置及びこの半導体記憶装置への情報の記録方法に関するものである。
【背景技術】
【０００２】
従来用いられている半導体記憶装置には、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ／Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ／Ｓｉｌｉｃｏｎ）構造の半導体不揮発性メモリがある（例えば、特許文献１参照）。
【０００３】
図７を参照して、特許文献１に開示の、従来のＳＯＮＯＳ構造の半導体不揮発性メモリ（以下、ＳＯＮＯＳメモリと称することもある。）について説明する。図７は、従来のＳＯＮＯＳメモリについて説明するための概略的な断面図であり、１つのメモリセルを示している。
【０００４】
ＳＯＮＯＳメモリ１１０は、素子分離領域（図示を省略する。）で分離された、アクティブ領域１２１のシリコン基板１２０上に順次に形成された、トンネル酸化膜１３２、電荷蓄積膜１３４及びトップ酸化膜１３６を備えている。
【０００５】
このＳＯＮＯＳメモリ１１０は、さらに、トップ酸化膜１３６上に、制御電極１５０を備えている。シリコン基板１２０の表層領域のうち、制御電極１５０を挟む領域には、第１及び第２不純物拡散領域１２４ａ及び１２４ｂが形成されている。この第１及び第２不純物拡散領域１２４ａ及び１２４ｂは、ソース又はドレインとして機能する。
【０００６】
上述した構成のＳＯＮＯＳメモリでは、電荷蓄積膜１３４に電子が蓄積されているか否かにより、情報が記憶される。電荷蓄積膜１３４は、電子を局所的に蓄積できるため、シリコン基板１２０の制御電極１５０下の領域に形成されるチャネルの第１不純物拡散領域（例えばドレイン）１２４ａ側又は第２不純物拡散領域（例えばソース）１２４ｂ側にホットキャリアを発生させることで、電荷蓄積膜１３４のドレイン１２４ａ側及びソース１２４ｂ側のどちらにも電荷を蓄積させることができる。すなわち、このＳＯＮＯＳメモリでは、１つのメモリセルあたり２ビットの情報を記憶することができる。
【０００７】
半導体記憶装置には、上述したＳＯＮＯＳメモリの他に、サイドウォール型の半導体不揮発性メモリ（以下、サイドウォール型メモリと称することもある。）もある（例えば、特許文献２参照）。
【０００８】
図８を参照して、特許文献２に開示のサイドウォール型メモリの従来例について説明する。図８は、サイドウォール型メモリの従来例の概略的な断面図であり、１つのメモリセルを示している。
【０００９】
サイドウォール型メモリ２１０は、シリコン基板２２０に、ＭＯＳ型のトランジスタ（ＭＯＳＦＥＴ）を備えている。ＭＯＳＦＥＴは、制御電極２５０と、第１及び第２不純物拡散領域２２４ａ及び２２４ｂと、第１及び第２抵抗変化部２２２ａ及び２２２ｂを備えている。
【００１０】
制御電極２５０は、シリコン基板２２０上にゲート酸化膜２３２を介して設けられている。
【００１１】
第１及び第２不純物拡散領域２２４ａ及び２２４ｂは、制御電極２５０を挟む位置に、例えばｎ型の不純物が拡散されて形成されている。この第１及び第２不純物拡散領域２２２４ａ及び２２４ｂは、ＭＯＳＦＥＴのソース又はドレインとして機能する領域である。以下の説明では、第１不純物拡散領域２２４ａをドレインとし、第２不純物拡散領域２２４ｂをソースとして用いる例について説明する。なお、ドレイン及びソースを、それぞれ第１及び第２不純物拡散領域２２４ａ及び２２４ｂと同じ符号を付して説明する。
【００１２】
第１及び第２抵抗変化部２２２ａ及び２２２ｂは、第１及び第２不純物拡散領域２２４ａ及び２２４ｂと、制御電極２５０の下側の領域部分との間に、それぞれ設けられるシリコン基板２２０の領域部分である。第１及び第２抵抗変化部２２２ａ及び２２２ｂは、第１及び第２不純物拡散領域２２４ａ及び２２４ｂと同じｎ型の不純物が拡散する領域である。なお、第１及び第２抵抗変化部２２２ａ及び２２２ｂの不純物濃度は、第１及び第２不純物拡散領域２２４ａ及び２２４ｂよりも低い。
【００１３】
このサイドウォール型メモリは、第１抵抗変化部２２２ａ上に、第１電荷蓄積部２４０ａを備えるとともに、第２抵抗変化部２２２ｂ上に、第２電荷蓄積部２４０ｂを備えている。第１及び第２電荷蓄積部２４０ａ及び２４０ｂは、それぞれトンネル酸化膜２４２ａ及び２４２ｂと、電荷蓄積膜２４４ａ及び２４４ｂと、トップ酸化膜２４６ａ及び２４６ｂとが順次に積層された、電荷を蓄積可能な積層構造である。
【００１４】
サイドウォール型メモリ２１０は、第１及び第２電荷蓄積部２４０ａ及び２４０ｂのそれぞれに電子が蓄積されているか否かにより、シリコン基板２２０の表層領域のうち、第１及び第２電荷蓄積部２４０ａ及び２４０ｂの下側の領域部分中に設けられている第１及び第２抵抗変化部２２２ａ及び２２２ｂの抵抗を変化させる。注入された電子が蓄積されている状態を“１”とし、一方、電子が蓄積されていない状態を“０”として、データを区別する。
【００１５】
例えば、第１電荷蓄積部２４０ａへの電子の注入は、ソース２２４ｂ及びシリコン基板２２０を接地し、制御電極２５０及びドレイン２２４ａに正電圧を印加することで行う。このとき、チャネルを走ってきた電子が、ドレイン２２４ａ近傍でドレイン２２４ａに向かう強い電界により、高エネルギー状態になる。この高エネルギー状態になった電子が、周囲の原子と衝突して電子正孔対を生成する。ここで生成された電子の中で、シリコン基板とシリコン酸化膜との界面における電位障壁φＢ（〜３．２ｅＶ）よりも大きい電子、すなわちホットエレクトロンが、制御電極２５０に向かう方向の電界により、第１電荷蓄積部２４０ａに注入される。
【００１６】
第１電荷蓄積部２４０ａについての情報の読み出しは、シリコン基板２２０及びドレイン２２４ａを接地し、制御電極２５０及びソース２２４ｂに正電圧を印加することで行う。
【００１７】
第１電荷蓄積部２４０ａに電子が蓄積されている場合は、第１電荷蓄積部２４０ａに蓄積された電子は、その直下の第１抵抗変化部２２２ａに正電荷を誘起させる。この誘起された正電荷により、第１電荷蓄積部２４０ａの下側の第１抵抗変化部２２２ａの抵抗値が上昇し、ソース−ドレイン間電流（チャネル電流）が低下する。一方、第１電荷蓄積部２４０ａに電子が蓄積されていない場合は、第１抵抗変化部２２２ａの抵抗値は上昇しないので、チャネル電流は低下しない。このチャネル電流の大小により、電荷の蓄積の有無、すなわち“０”と“１”のデータが区別される。
【００１８】
サイドウォール型メモリについても、ソースとドレインに印加する電圧を入れ換えることで、１つのメモリセルあたり２ビットの情報を記憶することができる。
【００１９】
上述した、従来のＳＯＮＯＳ型やサイドウォール型のメモリは、１セルあたり２ビットの情報を記憶できるが、１セルに記憶できる情報を増やす技術が提案されている（例えば、特許文献３又は４参照）。
【００２０】
特許文献３に開示されている半導体メモリは、１つのメモリセルに８箇所の情報の記録可能な領域を備えており、８ビットの情報を記録することができる。各ビットに対する情報の記録は、５つの拡散領域（ＢＤ１〜ＢＤ５）から２つの拡散領域を選択し、選択された２つの拡散領域の一方をドレインとし、他方をソースとして機能させることで行われる。
【００２１】
また、特許文献４に開示されている半導体記憶装置は、交差領域で交差する第１及び第２の活性領域を有していて、第１及び第２の活性領域の交差領域を挟む位置にそれぞれ２箇所ずつの拡散領域を備えている。すなわち、１つのメモリセルに４箇所の情報の記録可能な領域を備えており、４ビットの情報を記録することができる。
【００２２】
しかしながら、上述した特許文献３又は４に開示されている半導体記憶装置では、独立に電圧制御を行うビット線が１セル当たり４本又は５本必要になるなど、メタル配線が複雑になる。
【００２３】
また、図８を参照して説明した１つのメモリセルに第１及び第２電荷蓄積部２４０ａ及び２４０ｂの２箇所の電荷蓄積部を備える半導体記憶装置について、電荷蓄積部への電子の注入量を制御することにより、１箇所の電荷蓄積部について４値を記録する技術が提案されている（例えば、非特許文献１参照）。
【００２４】
この技術によれば、電子を注入していない状態（Ａ）、少し注入した状態（Ｂ）、多く注入した状態（Ｃ）、さらに多く注入した状態（Ｄ）の４つの状態をつくることで、片側に４値の情報を記録する。図９に、１箇所の電荷蓄積部に４値のそれぞれを書き込んだ状態のスレッショルド電圧Ｖｔの分布を示す。図９では、横軸にスレッショルド電圧Ｖｔをとって示している。
【００２５】
この場合、スレッショルド電圧がＶｔＤであれば、“Ｄ”の状態を示し、スレッショルド電圧がＶｔＣであれば、“Ｃ”の状態を示し、スレッショルド電圧がＶｔＢであれば、“Ｂ”の状態を示し、及び、スレッショルド電圧がＶｔＡであれば、“Ａ”の状態を示すものと、判別される。
【００２６】
このように、片側の１箇所の電荷蓄積部に４値の情報を記録できるので、両側で４×４＝１６値、すなわち４ビットに相当する情報を記録することができる。この結果、１メモリセルあたりのビット線の本数を増やすことなく１セル当たり４ビットの情報が記憶できる。
【特許文献１】特開２００２−１８４８７３号公報
【特許文献２】特開２００５−６４２９５号公報
【特許文献３】特表２００３−５０８９１４号公報
【特許文献４】特開２００５−１１６６６７号公報
【非特許文献１】B.Eitan et al., “4-bit per Cell NROM Reliability”, IEEE International Devices Meeting 2005, IEDM Technical Digest, pp.539-542
【発明の開示】
【発明が解決しようとする課題】
【００２７】
しかしながら、上述した非特許文献１に記載の半導体記憶装置では、製造上のバラツキなどにより、分布の裾が重なるなど、４つの状態の識別、すなわち４値の記録が困難な場合がある。このため、高信頼性を得るのが容易ではなく、歩留まりが低くなる。
【００２８】
そこで、この発明は、１セル当たりに必要なビット線の本数を増やすことなく、１メモリセルに３ビット以上の情報を記録可能な半導体記憶装置であって、歩留まりの高い半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２９】
上述した目的を達成するために、この発明の半導体記憶装置は、半導体基板の一方の主表面上に形成された制御電極下記憶部と、制御電極と、第１及び第２不純物拡散領域と、第１及び第２抵抗変化部と、第１及び第２側壁記憶部とを備えて構成される。
【００３０】
制御電極下記憶部は、トンネル酸化膜、電荷蓄積膜、及びトップ酸化膜が順次に積層されて構成されている。制御電極は、制御電極下記憶部上に形成されている。
【００３１】
第１及び第２不純物拡散領域は、半導体基板の一方の主表面側の表層領域であって、かつ制御電極を挟む位置に設けられた、一対の不純物拡散領域である。第１及び第２抵抗変化部は、半導体基板の一方の主表面側の表層領域であって、かつ第１及び第２不純物拡散領域と制御電極とによって挟まれる位置に設けられた、第１及び第２不純物拡散領域よりも不純物濃度が低い領域である。
【００３２】
第１及び第２側壁記憶部は、第１及び第２抵抗変化部上にそれぞれ形成されていて、トンネル酸化膜、電荷蓄積膜、及びトップ酸化膜が順次に積層されて構成される。
【発明の効果】
【００３３】
この発明の半導体記憶装置によれば、１つのメモリセルに、制御電極下記憶部、第１側壁記憶部及び第２側壁記憶部の３箇所の電荷蓄積可能な領域を備えて構成されている。また、制御電極下記憶部は、第１不純物拡散領域側と第２不純物拡散領域側の２箇所に電荷蓄積可能である。
【００３４】
従って、この発明の半導体記憶装置は、１つのメモリセルに電荷蓄積可能な領域を３又は４箇所備えることになり、書き込み状態の差を明確に区別することが可能になる。
【００３５】
この結果、１箇所に蓄積する電子の量に応じて４つの状態を区別する半導体記憶装置に比べて、製造上のばらつきによる歩留まりの低下を抑制することができる。
【００３６】
また、第１及び第２不純物拡散領域に印加する電圧の組み合わせにより、制御電極下記憶部、第１側壁記憶部及び第２側壁記憶部のいずれの箇所に電子を注入するかを制御するので、メタル配線が複雑にならない。
【発明を実施するための最良の形態】
【００３７】
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の位置、大きさ及び配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の組成（材質）および数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。
【００３８】
（第１実施形態）
図１を参照して、半導体記憶装置として第１実施形態の半導体不揮発性メモリについて説明する。図１は、第１実施形態の半導体不揮発性メモリを説明するための概略図であり、主要部の切断端面を示している。
【００３９】
第１実施形態の半導体不揮発性メモリ１０は、半導体基板２０の一方の主表面２０ａ上に形成された制御電極下記憶部３０と、制御電極５０と、第１及び第２不純物拡散領域２４ａ及び２４ｂと、第１及び第２抵抗変化部２２ａ及び２２ｂと、第１及び第２側壁記憶部４０ａ及び４０ｂとを備えて構成される。
【００４０】
なお、半導体基板２０として、シリコン基板を用いることができ、以下の説明では、ｐ型のシリコン基板を用いる例について説明する。なお、半導体基板２０として、ｎ型のシリコン基板にｐウェルが形成されたものを用いても良い。
【００４１】
半導体不揮発性メモリ１０は、素子分離領域（図示を省略する。）で分離された、アクティブ領域２１の半導体基板２０に、形成されている。素子分離領域のシリコン基板２０には、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）又はＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）でシリコン酸化膜が形成されている。
【００４２】
制御電極下記憶部３０は、半導体基板２０の一方の主表面２０ａ上であって、アクティブ領域２１の一部分に、トンネル酸化膜３２、電荷蓄積膜３４、及びトップ酸化膜３６が順次に積層されて構成されている。
【００４３】
トンネル酸化膜３２は、例えば熱酸化法により形成された７ｎｍの厚みのシリコン酸化膜とすることができる。電荷蓄積膜３４は、ＬＰＣＶＤ（低圧ＣＶＤ）法で形成された６ｎｍの厚みのシリコン窒化膜とすることができる。また、トップ酸化膜３６は、ＬＰＣＶＤ法で形成された９ｎｍの厚みのシリコン酸化膜とすることができる。
【００４４】
制御電極５０は、制御電極下記憶部３０上に設けられている。制御電極５０は、例えば、ポリシリコン膜５２と金属シリサイド膜としてタングステンシリサイド膜５４とを順次に積層した、いわゆるポリサイド構造とすることができる。
【００４５】
ポリシリコン膜５２は、例えばＣＶＤ法により例えばリンを３×１０２０／ｃｍ３程度ドープしたポリシリコンを堆積して１００ｎｍの厚みで形成される。ここで、リン（Ｐ）のドープは、ポリシリコンの堆積と同時にあるいは堆積後に行われる。
【００４６】
タングステンシリサイド膜５４は、例えばスパッタ法により１００ｎｍの厚みで形成される。
【００４７】
第１及び第２不純物拡散領域２４ａ及び２４ｂは、半導体基板２０の一方の主表面２０ａ側の表層領域であってかつ制御電極５０を挟む位置に設けられた、一対の不純物拡散領域である。第１及び第２不純物拡散領域２４ａ及び２４ｂは、例えばヒ素（Ａｓ）などのｎ型の不純物が高濃度に拡散されて、すなわちｎ＋層として形成されている。この第１及び第２不純物拡散領域２４ａ及び２４ｂは、電界効果トランジスタのソース又はドレインとして機能する領域である。以下の説明では、第１不純物拡散領域２４ａをドレインとし、第２不純物拡散領域２４ｂをソースとして用いる例について説明する。なお、ドレイン及びソースを、それぞれ第１及び第２不純物拡散領域２４ａ及び２４ｂと同じ符号を付して説明する。
【００４８】
第１及び第２抵抗変化部２２ａ及び２２ｂは、半導体基板２０の一方の主表面２０ａ側の表層領域のうち、それぞれ、第１及び第２不純物拡散領域２４ａ及び２４ｂと、制御電極５０の直下の領域部分とによって挟まれる部分に設けられる領域である。第１及び第２抵抗変化部２２ａ及び２２ｂは、第１及び第２不純物拡散領域２４ａ及び２４ｂと同じ導電型、ここではｎ型の不純物が拡散する領域である。
【００４９】
なお、第１及び第２抵抗変化部２２ａ及び２２ｂは、不純物の濃度が第１及び第２不純物拡散領域２４ａ及び２４ｂよりも低い、ｎ−層として形成される。これら第１及び第２抵抗変化部２２ａ及び２２ｂの構造は、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）と実質的に同様な構造である。
【００５０】
この半導体不揮発性メモリ１０は、第１抵抗変化部２２ａ上に、第１側壁記憶部４０ａを備えるとともに、第２抵抗変化部２２ｂ上に、第２側壁記憶部４０ｂを備えている。
【００５１】
第１及び第２側壁記憶部４０ａ及び４０ｂは、それぞれトンネル酸化膜４２ａ及び４２ｂと、電荷蓄積膜４４ａ及び４４ｂと、トップ酸化膜４６ａ及び４６ｂとが順次に積層された、電荷を蓄積可能な積層構造で構成される。
【００５２】
トンネル酸化膜４２ａ及び４２ｂは、例えばＩＳＳＧ（Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）やＳＰＡ（Ｓｌｏｔ  Ｐｌａｎｅ  Ａｎｔｅｎｎａ）のようなラジカル酸化法で、７ｎｍの厚みのシリコン酸化膜で形成される。電荷蓄積膜４４ａ及び４４ｂは、ＬＰＣＶＤ法により６ｎｍの厚みのシリコン窒化膜で形成される。トップ酸化膜は、ＬＰＣＶＤ法により３０ｎｍの厚みのシリコン酸化膜で形成される。
【００５３】
第１及び第２側壁記憶部４０ａ及び４０ｂは、半導体基板２０の一方の主表面２０ａ上に制御電極下記憶部３０及び制御電極５０を覆うように順次に形成されたシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を、異方性エッチングすることにより、制御電極５０をゲート長方向に挟む位置にサイドウォール状に形成される。
【００５４】
なお、第１及び第２抵抗変化部２２ａ及び２２ｂは、制御電極５０をマスクとして用いたイオン注入により、ヒ素（Ａｓ）を１×１０１３／ｃｍ２の濃度で注入して形成される。一方、第１及び第２不純物拡散領域２４ａ及び２４ｂは、サイドウォール状に形成された第１及び第２側壁記憶部４０ａ及び４０ｂをマスクとして用いたイオン注入により、ヒ素（Ａｓ）を１×１０１５／ｃｍ２の濃度で注入した後、１０００℃の窒素雰囲気中で１０秒間程度の活性化アニールが施されて形成される。
【００５５】
ここで、電荷蓄積膜３４、４４ａ及び４４ｂの材質及び構成は、メモリの用途に応じて任意好適に選択可能であり、トンネル酸化膜３２、４２ａ及び４４ｂと、トップ酸化膜３６、４６ａ及び４６ｂの間に、シリコン窒化膜、酸化アルミニウム膜及び酸化ハフニウム膜の絶縁膜群から選ばれた一種又は二種以上の絶縁膜が挟まれた構造にすることができる。
【００５６】
（半導体不揮発性メモリへの情報の記録方法）
図２及び図３を参照して、半導体不揮発性メモリへの情報の記録方法について説明する。
【００５７】
先ず、図２（Ａ）及び（Ｂ）を参照して制御電極下記憶部３０の第１不純物拡散領域２４ａ側に情報を記憶させる場合について説明する。図２（Ａ）は、制御電極下記憶部への情報の記録方法を説明するための模式図である。図２（Ｂ）は、ドレイン電圧Ｖｄを６Ｖとして、ゲート電圧Ｖｇを変化させたときに、制御電極を流れるゲート電流Ｉｇ（曲線Ｖ）、ドレインを流れるドレイン電流Ｉｄ（曲線ＶＩ）、及び半導体基板に電圧を印加するために設けられている端子を流れる基板電流Ｉｂ（曲線ＶＩＩ）を示す特性図である。図２（Ｂ）では、横軸にゲート電圧Ｖｇをとって示し、縦軸に電流値を取って示している。
【００５８】
この場合、先ず半導体基板２０及び第２不純物拡散領域（ソース）２４ｂを接地（ＧＮＤ）電位とする。次に、制御電極５０及び第１不純物拡散領域（ドレイン）２４ａに、互いに等しい正電圧を印加する。ここでは、半導体基板２０の電位Ｖｂ及びソース２４ｂの電位Ｖｓを０Ｖとし、制御電極５０に印加される電圧（ゲート電圧）Ｖｇ及びドレイン２４ａに印加される電圧（ドレイン電圧）Ｖｄを６Ｖ程度にする（Ｖｓ＝Ｖｂ＝０［Ｖ］、Ｖｇ≒Ｖｄ≒６［Ｖ］）。
【００５９】
このとき、ドレイン２４ａとソース２４ｂの間に形成されるチャネルを走ってきた電子が、ドレイン２４ａ近傍の強い電界により、高エネルギー状態になる。この高エネルギー状態になった電子が、周囲の原子と衝突して電子正孔対を生成する。ここで生成された電子の中で、シリコン基板とシリコン酸化膜との界面における電位障壁φＢよりも大きい電子、すなわちホットエレクトロンは、制御電極５０から半導体基板２０へ向かう電界（図２（Ａ）中、矢印Ｉで示す。）により、制御電極下記憶部３０の電荷蓄積膜３４のドレイン２４ａ側の部分に注入される。
【００６０】
ここでは、ゲート電圧Ｖｇとドレイン電圧Ｖｄをほぼ等しく、すなわちＶｇ≒Ｖｄとしているので、第１側壁記憶部４０ａを横切る電界（図２（Ａ）中、矢印ＩＩで示す。）の大きさは、ほぼ０［Ｖ／ｃｍ］になる。このため、第１側壁記憶部４０ａの直下でホットエレクトロンが発生した場合でも、ホットエレクトロンは、第１側壁記憶部４０ａの電荷蓄積膜４４ａまで、ほとんど到達しない。従って、主に、制御電極下記憶部３０の電荷蓄積膜３４のドレイン２４ａ側の部分に、ホットエレクトロンが注入、捕獲されることになる。
【００６１】
なお、ゲート電圧Ｖｇと、ドレイン電圧Ｖｄは、第１側壁記憶部４０ａを横切る電界により、ホットエレクトロンが電荷蓄積部４０ａの電荷蓄積膜４４ａに到達しないか、到達したとしても充分少なければ良く、必ずしも、両者の値が一致していなくても良い。
【００６２】
なお、Ｖｇ≒Ｖｄのとき、半導体基板２０から制御電極５０へ流れるゲート電流Ｉｇ（曲線Ｖ）がピーク値を示すので、ゲート電圧Ｖｇと、ドレイン電圧Ｖｄを互いに等しくするのが好適である。
【００６３】
次に、図３を参照して第１側壁記憶部に情報を記憶させる場合について説明する。図３は、側壁記憶部への情報の記録方法を説明するための模式図である。
【００６４】
この場合、先ず半導体基板２０及びソース２４ｂを接地（ＧＮＤ）電位とする。次に、制御電極５０に第１正電圧を印加するとともに、ドレイン２４ａに第１正電位よりも低い第２正電圧を印加して、第１側壁記憶部４０ａの電荷蓄積膜４４ａに電荷を注入する。
【００６５】
ここでは、半導体基板２０の電位Ｖｂ及びソース２４ｂの電位Ｖｓを０Ｖとし、ゲート電圧Ｖｇを６［Ｖ］とし、ドレイン電圧Ｖｄを３Ｖ程度にする（Ｖｓ＝Ｖｂ＝０［Ｖ］、Ｖｇ＝６［Ｖ］、Ｖｄ＝３［Ｖ］）。
【００６６】
このとき、ドレイン−ソース間に形成されるチャネルを走ってきた電子が、ドレイン近傍の強い電界により、高エネルギー状態になる。この高エネルギー状態になった電子が生成したホットエレクトロンは、制御電極５０から、第１側壁記憶部４０ａを横切ってドレイン２４ａへ向かう電界（図中、矢印ＩＶで示す。）により、第１側壁記憶部４０ａの電荷蓄積膜４４ａに注入される。
【００６７】
ここでは、ゲート電圧Ｖｇをドレイン電圧Ｖｄよりも大きく、すなわちＶｇ＞Ｖｄとしているので、制御電極５０から半導体基板２０へ向かって、第１側壁記憶部４０ａを横切る電界（ＩＶ）が生じる。このため、第１側壁記憶部４０ａの直下で発生したホットエレクトロンが、第１側壁記憶部４０ａの電荷蓄積膜４４ａに注入される。また、ドレイン電圧Ｖｄが、図２を参照して説明した、制御電極下記憶部３０に電子を蓄積する場合に比べて低いので、ホットエレクトロンは、よりドレイン２４ａに近い側で発生する。すなわち、制御電極５０からより離れた位置で発生する。このため、ホットエレクトロンは、制御電極５０から半導体基板２０へ向かう電界（図中、矢印ＩＩＩで示す。）の影響をほとんど受けずに、第１側壁記憶部４０ａの電荷蓄積膜４４ａに効率的に、注入及び蓄積される。
【００６８】
ここでは、Ｖｇ＝２×Ｖｄとした例を示したが、ゲート電圧Ｖｇは、ドレイン電圧Ｖｄよりも大きければ良く、Ｖｇ＝２×Ｖｄに何ら限定されるものではない。ゲート電圧Ｖｇとドレイン電圧Ｖｄの関係は、設定に応じて好適な値を選択すればよい。
【００６９】
制御電極下記憶部３０のソース２４ｂ側に情報を記憶させる場合は、図２を参照して説明したドレイン２４ａ側に情報を記憶させる場合に対して、ドレイン２４ａとソース２４ｂに印加する電圧を入れ換えて同様の操作をすれば良い。
【００７０】
すなわち、先ず、半導体基板２０及び第１不純物拡散領域（ドレイン）２４ａを接地電位とする。次に、制御電極５０及び第２不純物拡散領域（ソース）２４ｂに、互いに等しい正電圧を印加して、制御電極下記憶部３０の電荷蓄積膜３４の第２不純物拡散領域２４ｂ側の部分に電荷を注入する。
【００７１】
第２側壁記憶部４０ｂに情報を記憶させる場合は、図３を参照して説明した第１側壁記憶部４０ａに情報を記憶させる場合に対して、ドレイン２４ａとソース２４ｂに印加する電圧を入れ換えて同様の操作をすれば良い。
【００７２】
すなわち、先ず、半導体基板２０及び第１不純物拡散領域（ドレイン）２４ａを接地電位とする。次に、制御電極５０に第１正電圧を印加するとともに、第２不純物拡散領域（ソース）２４ｂに第１正電圧よりも低い第２正電圧を印加して、第２側壁記憶部４０ｂの電荷蓄積膜４４ｂに電荷を注入する。
【００７３】
（半導体不揮発性メモリの情報の読み出し方法）
第２不純物拡散領域（ソース）２４ｂ側について、情報の読出し方法を説明する。ソース２４ｂ側には、制御電極下記憶部３０のソース２４ｂ側の部分と、第２側壁記憶部４０ｂの２箇所の記憶領域がある。
【００７４】
情報を読出すにあたり、先ず、半導体基板２０及びソース２４ｂを接地（ＧＮＤ）電位とする。次に、制御電極５０及びドレイン２４ａに正電圧を印加する。このとき、制御電極５０及びドレイン２４ａに印加する正電圧は設定に応じて好適な値にすればよい。なお、読出し時に制御電極下記憶部３０、第１側壁記憶部４０ａ又は第２側壁記憶部４０ｂに電子が注入されないように、制御電極５０に印加する電圧は、書込み時に印加する電圧よりも低くする必要がある。
【００７５】
図４に、制御電極下記憶部３０のソース２４ｂ側の部分と、第２側壁記憶部４０ｂに情報を記録した状態のチャネル電流Ｉｃｈの分布を示す。図４では、横軸にチャネル電流Ｉｃｈをとって示している。
【００７６】
制御電極下記憶部３０のソース２４ｂ側の部分と、第２側壁記憶部４０ｂに電子が蓄積されているか否かにより、チャネル抵抗が変化する。このチャネル抵抗の変化の度合いは、電子が蓄積されている位置に依存する。
【００７７】
このため、制御電極下記憶部３０のソース２４ｂ側の部分と、第２側壁記憶部４０ｂの双方に電子が蓄積されていない状態（Ａ）、制御電極下記憶部３０のソース２４ｂ側の部分にのみ電子が蓄積されている状態（Ｂ）、第２側壁記憶部４０ｂにのみ電子が蓄積されている状態（Ｃ）、及び、制御電極下記憶部３０のソース２４ｂ側の部分と、第２側壁記憶部４０ｂの双方に電子が蓄積されている状態（Ｄ）の４つの状態に応じて、チャネル電流の大きさが変わる。
【００７８】
このように、チャネル電流の電流値の大小により、４つの状態の判別が成される。
【００７９】
（半導体不揮発性メモリの情報の消去方法）
次に、制御電極下記憶部３０、第１及び第２側壁記憶部４０ａ及び４０ｂに蓄積された情報を消去する方法について説明する。
【００８０】
第１及び第２側壁記憶部４０ａ及び４０ｂに蓄積された情報を消去する場合、基板を接地電位とし、制御電極５０に−６［Ｖ］程度の電圧を印加し、第１及び第２不純物拡散領域２４ａ及び２４ｂに６［Ｖ］程度の電圧を印加すればよい。このとき、トンネル効果によるホール注入がなされることにより、電子が中和、すなわち情報の消去がなされる。
【００８１】
制御電極下記憶部３０に蓄積された情報を消去する場合、基板、第１不純物拡散領域２４ａ及び第２不純物拡散領域２４ｂに＋８［Ｖ］程度の電圧を印加し、制御電極５０を接地電位にすればよい。このとき、制御電極下記憶部３０に蓄積された電子がシリコン基板に引き抜かれて、情報が消去される。
【００８２】
また、ホールの過剰注入や、情報の消去不足の場合は、２５０〜３００℃の１〜６時間程度の熱処理により中和すれば良い。
【００８３】
（半導体不揮発性メモリへの情報の記録方法の他の例）
図５を参照して、半導体不揮発性メモリへの情報の記録方法の他の例について説明する。図５は、制御電極下記憶部への情報の記録方法の他の例を説明するための模式図である。
【００８４】
第１側壁記憶部４０ａ及び第２側壁記憶部４０ｂへの情報の記録方法は、図３を参照して説明した方法と同様なので、説明を省略する。
【００８５】
制御電極下記憶部３０に情報を記憶させる場合、先ず、半導体基板２０、第１不純物拡散領域２４ａ及び第２不純物拡散領域２４ｂを接地電位とする。次に、制御電極５０に正電圧を印加する。制御電極５０には、例えば１０〜１５Ｖ程度の電圧を印加する。
【００８６】
このとき、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流により、電子が、制御電極下記憶部３０の電荷蓄積膜３４に注入される。ＦＮ電流による電子の注入を行うと、制御電極下記憶部３０の電荷蓄積膜３４の全面に均一に電子が蓄積される。この場合は、１セルあたり３ビットの情報の記録が可能になる。
【００８７】
第１実施形態の半導体不揮発性メモリによれば、１つのメモリセルに、制御電極下記憶部、第１側壁記憶部及び第２側壁記憶部の３箇所の電荷蓄積可能な領域を備えて構成されている。また、制御電極下記憶部は、第１不純物拡散領域側と第２不純物拡散領域側の２箇所に電荷蓄積可能である。
【００８８】
従って、この半導体不揮発性メモリは、１つのメモリセルに電荷蓄積可能な領域を３又は４箇所備えることになり、書き込み状態の差を明確に区別することが可能になる。
【００８９】
この結果、１箇所に蓄積する電子の量に応じて４つの状態を区別する半導体記憶装置に比べて、製造上のばらつきによる歩留まりの低下を抑制することができる。
【００９０】
また、第１及び第２不純物拡散領域に印加する電圧の組み合わせにより、制御電極下記憶部、第１側壁記憶部及び第２側壁記憶部のいずれの箇所に電子を注入するかを制御できるので、１つのメモリセルあたりのビット線が２本でよく、配線が複雑にならない。
【００９１】
（第２実施形態）
図６を参照して、第２実施形態の半導体不揮発性メモリについて説明する。図６は、第２実施形態の半導体不揮発性メモリを説明するための概略図であり、主要部の切断端面を示している。
【００９２】
第２実施形態の半導体不揮発性メモリ１１は、第１及び第２側壁記憶部４１ａ及び４１ｂの構成が、第１実施形態の半導体不揮発性メモリと異なっていて、その他の構成は、図１を参照して説明した第１実施形態の半導体不揮発性メモリと同様なので、重複する説明を省略する。
【００９３】
第１及び第２側壁記憶部４１ａ及び４１ｂは、それぞれ第１及び第２トンネル酸化膜４３ａ、４３ｂ、第１及び第２電荷蓄積膜４５ａ、４５ｂと、第１及び第２トップ酸化膜４７ａ、４７ｂとが順次に積層された、電荷を蓄積可能な積層構造（以下、ＯＮＯ積層絶縁膜と称する。）を備えて構成されている。トンネル酸化膜４３ａ及び４３ｂは、例えばＩＳＳＧやＳＰＡのようなラジカル酸化法で、７ｎｍの厚みのシリコン酸化膜で形成される。第１及び第２電荷蓄積膜４５ａ、４５ｂは、ＬＰＣＶＤ法により６ｎｍの厚みのシリコン窒化膜で形成される。第１及び第２トップ酸化膜４７ａ、４７ｂは、ＬＰＣＶＤ法により９ｎｍの厚みのシリコン酸化膜で形成される。
【００９４】
第１及び第２側壁記憶部４１ａ及、４１ｂは、さらに、トップ酸化膜４７ａ及び４７ｂ上に、フローティング電極４８ａ及び４８ｂと、フローティング電極４８ａ及び４８ｂを覆うサイドウォール酸化膜４９ａ及び４９ｂを備えている。
【００９５】
フローティング電極４８ａ及び４８ｂは、例えば、リンを３×１０２０／ｃｍ３程度ドープしたポリシリコンをＣＶＤ法により３０ｎｍの厚みで堆積させて形成することができる。サイドウォール酸化膜４９ａ及び４９ｂは、トップ酸化膜４７ａ及び４７ｂと同様にＬＰＣＶＤ法により、３０ｎｍ程度の厚みのシリコン酸化膜で形成することができる。
【００９６】
第２実施形態の半導体不揮発性メモリによれば、側壁記憶部にフローティング電極を埋め込んでいる。このため、制御電極に印加した電圧が容量結合によりフローティング電極とシリコン基板の間に、側壁記憶部に含まれる電荷蓄積膜を横切る電界が発生する。
【００９７】
容量結合によりフローティング電極に印加される電圧Ｖｆは、Ｖｇ＞Ｖｆになるので、Ｖｇ＞Ｖｆ＞Ｖｄとなるようにゲート電圧Ｖｇ及びドレイン電圧Ｖｄを選択すれば、制御電極からシリコン基板に向かう電界により、側壁記憶部の電荷蓄積膜に効率的に電子を注入することができる。
【００９８】
なお、制御電極下記憶部に電子を注入する場合は、Ｖｆ＜Ｖｄとなるようにゲート電圧Ｖｇ及びドレイン電圧Ｖｄを選択すれば、側壁記憶部に含まれる電荷蓄積膜を横切る電界は、シリコン基板から制御電極に向かう方向になる。この結果、側壁記憶部の電荷蓄積膜へは電子が注入されず、制御電極下記憶部に選択的に電子を注入することができる。
【図面の簡単な説明】
【００９９】
【図１】第１実施形態の半導体不揮発性メモリを説明するための概略図である。
【図２】制御電極下記憶部への情報の記録方法を説明するための図である。
【図３】側壁記憶部への情報の記録方法を説明するための模式図である。
【図４】制御電極下記憶部と、側壁記憶部に情報を記録した状態のチャネル電流の分布を示す特性図である。
【図５】制御電極下記憶部への情報の記録方法の他の例を説明するための模式図である。
【図６】第２実施形態の半導体不揮発性メモリを説明するための概略図である。
【図７】従来のＳＯＮＯＳメモリについて説明するための概略的な断面図である。
【図８】サイドウォール型メモリの従来例の概略的な断面図である。
【図９】１箇所の電荷蓄積部に４値のそれぞれを書き込んだ状態のスレッショルド電圧の分布を模式的に示す図である。
【符号の説明】
【０１００】
１０、１１    半導体不揮発性メモリ
２０    半導体基板
２０ａ    主表面
２１、１２１    アクティブ領域
２２ａ、２２２ａ    第１抵抗変化部
２２ｂ、２２２ｂ    第２抵抗変化部
２４ａ、１２４ａ、２２４ａ    第１不純物拡散領域（ドレイン）
２４ｂ、１２４ｂ、２２４ｂ    第２不純物拡散領域（ソース）
３０    制御電極下記憶部
３２、４２ａ、４２ｂ、４３ａ、４３ｂ、１３２、２４２ａ、２４２ｂ    トンネル酸化膜
３４、４４ａ、４４ｂ、４５ａ、４５ｂ、１３４、２４４ａ、２４４ｂ    電荷蓄積膜
３６、４６ａ、４６ｂ、４７ａ、４７ｂ、１３６、２４６ａ、２４６ｂ    トップ酸化膜
４０ａ、４１ａ    第１側壁記憶部
４０ｂ、４１ｂ    第２側壁記憶部
４８ａ、４８ｂ    フローティング電極
４９ａ、４９ｂ    サイドウォール酸化膜
５０、１５０、２５０    制御電極
５２    ポリシリコン膜
５４    タングステンシリサイド膜
１１０    ＳＯＮＯＳメモリ
１２０、２２０    シリコン基板
２１０    サイドウォール型メモリ
２３２    ゲート酸化膜
２４０ａ    第１電荷蓄積部
２４０ｂ    第２電荷蓄積部
【図１】
2008153424.tif 000003
【図２】
2008153424.tif 000004
【図３】
2008153424.tif 000005
【図４】
2008153424.tif 000006
【図５】
2008153424.tif 000007
【図６】
2008153424.tif 000008
【図７】
2008153424.tif 000009
【図８】
2008153424.tif 000010
【図９】
2008153424.tif 000011