(57)【要約】【課題】セル電流を高い精度で測定する。【解決手段】半導体記憶装置は、複数のＭＩＳトランジスタにより構成されたスタティック型のメモリセルＭＣと、メモリセルＭＣに接続されたローカルビット線ＬＢＬと、ローカルビット線ＬＢＬにセンスアンプ１２を介して接続されたグローバルビット線ＧＢＬと、セル電流測定モード時に、測定電圧が供給される外部電源端子２０と、セル電流測定モード時に、外部電源端子２０とローカルビット線ＬＢＬとを電気的に接続するスイッチ回路３２とを含む。【選択図】      図２
2008140458.tif 000002
【特許請求の範囲】
【請求項１】
複数のＭＩＳ（Metal Insulator Semiconductor）トランジスタにより構成されたスタティック型のメモリセルと、
前記メモリセルに接続されたローカルビット線と、
前記ローカルビット線にセンスアンプを介して接続されたグローバルビット線と、
セル電流測定モード時に、測定電圧が供給される外部電源端子と、
前記セル電流測定モード時に、前記外部電源端子と前記ローカルビット線とを電気的に接続するスイッチ回路と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記スイッチ回路は、前記外部電源端子と前記ローカルビット線との間に直列に接続された第１および第２のＰ型ＭＩＳトランジスタを含み、
前記第１のＰ型ＭＩＳトランジスタのゲート端子は、前記グローバルビット線に接続され、
前記第２のＰ型ＭＩＳトランジスタのゲート端子は、前記セル電流測定モード時にローレベルとなる測定信号に基づいて制御されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
複数のＭＩＳトランジスタにより構成されたスタティック型のメモリセルが複数配列されたメモリセルアレイと、
前記メモリセルアレイに接続された複数のローカルビット線と、
前記複数のローカルビット線に複数のカラムスイッチを介して接続された中間配線と、
前記中間配線にセンスアンプを介して接続されたグローバルビット線と、
セル電流測定モード時に、測定電圧が供給される外部電源端子と、
前記セル電流測定モード時に、前記外部電源端子と前記中間配線とを電気的に接続するスイッチ回路と
を具備することを特徴とする半導体記憶装置。
【請求項４】
前記セル電流測定モード時かつ前記複数のローカルビット線が非選択状態である場合に、前記中間配線を電源電圧に設定するプリチャージ回路をさらに具備し、
前記スイッチ回路は、前記外部電源端子と前記中間配線との間に直列に接続されたＰ型ＭＩＳトランジスタを含み、
前記Ｐ型ＭＩＳトランジスタのゲート端子は、前記セル電流測定モード時にローレベルとなる測定信号に基づいて制御されることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記外部電源端子は、前記ローカルビット線のハイレベル電圧が供給される外部電源端子と共用されることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特にＳＲＡＭ（Static Random Access Memory）に関する。
【背景技術】
【０００２】
最近のＳＲＡＭにおいて、微細加工技術が発展してきたことによりセルサイズのスケーリングが進み、１つのメモリセルあたりの読み出し電流が低下してきている。これに加えて、メモリの大容量化や加工ばらつきに起因するセル電流量のばらつき増加により、全メモリセルのうち最もセル電流の少ないメモリセルがＳＲＡＭの動作速度の高速化を困難にしている。このような状況で、不良解析や生産ラインの管理を行うにあたり、製造されたメモリセルのセル電流を正確に測定する手法の重要性が高まってきている。
【０００３】
一方、少ないセル電流でもデータの読み出しが可能な階層ビット線構造を有するＳＲＡＭが開発されている。階層ビット線構造とは、ビット線がローカルビット線とローカルセンスアンプ（＋ローカルライトドライバ）、およびグローバルビット線とグローバルセンスアンプ（＋グローバルライトドライバ）という構成からなる回路方式である。
【０００４】
具体的には、ビット線を細かく分割してビット線容量を減少させた複数のローカルビット線がそれぞれ複数のローカルセンスアンプに接続されており、このローカルセンスアンプがデータを増幅してグローバルビット線にデータを送る。そして、グローバルビット線に接続されているグローバルセンスアンプによってデータを確定するという、２段階のビット線／センスアンプによってセルのデータを読み出す方式である。このようにビット線を階層化することで、各ビット線の容量が削減できるため、セル電流を低減することができる。
【０００５】
この階層ビット線方式のＳＲＡＭにおいて、従来ではセル電流を直接測定する方法として、ローカルビット線とグローバルビット線とをカラムスイッチで選択して、パッドに出力する方式を用いていた。しかし、この方式では、通常ローカルビット線だけに流れるセル電流は、グローバルビット線と数段のカラムスイッチを介して外部に出力される。そのため、これらグローバルビット線やカラムスイッチによる寄生抵抗やリークノイズが精度の高いセル電流測定の妨げとなる。
【０００６】
この種の関連技術として、セル電流モニタ用のバスを１本にし、チップサイズの増大を抑制する技術が開示されている（特許文献１参照）。
【特許文献１】特開平１０−２４１４００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、セル電流を高い精度で測定することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の第１の視点に係る半導体記憶装置は、複数のＭＩＳトランジスタにより構成されたスタティック型のメモリセルと、前記メモリセルに接続されたローカルビット線と、前記ローカルビット線にセンスアンプを介して接続されたグローバルビット線と、セル電流測定モード時に、測定電圧が供給される外部電源端子と、前記セル電流測定モード時に、前記外部電源端子と前記ローカルビット線とを電気的に接続するスイッチ回路とを具備する。
【０００９】
本発明の第２の視点に係る半導体記憶装置は、複数のＭＩＳトランジスタにより構成されたスタティック型のメモリセルが複数配列されたメモリセルアレイと、前記メモリセルアレイに接続された複数のローカルビット線と、前記複数のローカルビット線に複数のカラムスイッチを介して接続された中間配線と、前記中間配線にセンスアンプを介して接続されたグローバルビット線と、セル電流測定モード時に、測定電圧が供給される外部電源端子と、前記セル電流測定モード時に、前記外部電源端子と前記中間配線とを電気的に接続するスイッチ回路とを具備する。
【発明の効果】
【００１０】
本発明によれば、セル電流を高い精度で測定することが可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＳＲＡＭの構成を示す概略図である。ＳＲＡＭは、複数のブロックＢＬＫ<０>〜ＢＬＫ＜ｊ＞を備えている。複数のブロックＢＬＫ<０>〜ＢＬＫ＜ｊ＞は、カラム方向に隣接するように配置されている。各ブロックＢＬＫは、複数のサブアレイ１１−０〜１１−ｉを備えている。複数のサブアレイ１１−０〜１１−ｉは、ロウ方向に隣接するように配置されている。各サブアレイ１１は、スタティック型の複数のメモリセルＭＣを備えている。
【００１３】
本実施形態のＳＲＡＭは、階層ビット線構造を有している。また、本実施形態のＳＲＡＭは、１つのブロックＢＬＫ内において、１本のグローバルビット線ＧＢＬと、このグローバルビット線ＧＢＬに接続されるローカルビット線ＬＢＬとが「１：１」の場合のＳＲＡＭの構成例である。
【００１４】
具体的には、各サブアレイ１１には、（ｈ＋１）本のグローバルビット線対ＧＢＬ<０>〜ＧＢＬ<ｈ>，／ＧＢＬ<０>〜／ＧＢＬ<ｈ>が配設されている。複数のグローバルビット線対ＧＢＬ<０>〜ＧＢＬ<ｈ>，／ＧＢＬ<０>〜／ＧＢＬ<ｈ>は、複数のブロックＢＬＫ<０>〜ＢＬＫ＜ｊ＞で共用されている。すなわち、カラム方向に隣接する（ｊ＋１）個のサブアレイ１１には、これらのサブアレイ１１に共通して、（ｈ＋１）本のグローバルビット線対ＧＢＬ<０>〜ＧＢＬ<ｈ>，／ＧＢＬ<０>〜／ＧＢＬ<ｈ>が配設されている。
【００１５】
各ブロックＢＬＫ内において、各グローバルビット線対ＧＢＬ，／ＧＢＬには、ローカルセンスアンプ（ＬＳＡ）／ローカルライトドライバ（ＬＷＤ）１２を介して、ローカルビット線対ＬＢＬ，／ＬＢＬが接続されている。また、各ブロックＢＬＫには、このブロックＢＬＫに含まれる複数のサブアレイ１１に共通して、ロウ方向に延在する複数のワード線ＷＬが配設されている。
【００１６】
複数のグローバルビット線対ＧＢＬ<０>〜ＧＢＬ<ｈ>，／ＧＢＬ<０>〜／ＧＢＬ<ｈ>はそれぞれ、複数のカラムスイッチ１３を介して１つのカラムスイッチ１４に接続されている。カラムスイッチ１４は、グローバルセンスアンプ（ＧＳＡ）／グローバルライトドライバ（ＧＷＤ）１５に接続されている。すなわち、１つのブロックＢＬＫ内の各サブアレイ１１に配設された複数のグローバルビット線対ＧＢＬ，／ＧＢＬは、カラムスイッチ１４により１本に纏められてＧＳＡ／ＧＷＤ１５に接続されている。他のサブアレイに配設されたグローバルビット線についても同様である。
【００１７】
ＧＳＡ／ＧＷＤ１５には、入出力端子（Ｉ／Ｏ）１６が接続されている。外部から入力された入力データは、入出力端子（Ｉ／Ｏ）１６を介して、ＧＳＡ／ＧＷＤ１５に供給される。出力データは、入出力端子（Ｉ／Ｏ）１６を介して、外部に出力される。
【００１８】
ＧＳＡ／ＧＷＤ１５（具体的には、ＧＷＤ）は、外部から入力された入力データ（書き込みデータに対応する）の書き込みを行う。また、ＧＳＡ／ＧＷＤ１５（具体的には、ＧＳＡ）は、ローカルビット線対ＬＢＬ，／ＬＢＬから転送されたデータの読み出し（検知および増幅）を行う。
【００１９】
ＬＳＡ／ＬＷＤ１２（具体的には、ＬＷＤ）は、グローバルビット線対ＧＢＬ，／ＧＢＬから転送されたデータの書き込みを行う。また、ＬＳＡ／ＬＷＤ１２（具体的には、ＬＳＡ）は、メモリセルＭＣから転送されたデータの読み出しを行う。
【００２０】
複数のワード線ＷＬには、ロウデコーダ１７が接続されている。ロウデコーダ１７は、外部から供給されるロウアドレス信号に基づいて、ワード線ＷＬの対応する１つを選択する。
【００２１】
全てのカラムスイッチ１３および１４には、カラムデコーダ１８が接続されている。カラムデコーダ１８は、外部から供給されるカラムアドレス信号に基づいて、カラムスイッチ１３および１４のオン／オフを制御する。すなわち、カラムデコーダ１８は、カラムアドレス信号に基づいて、複数のグローバルビット線対ＧＢＬ，／ＧＢＬの対応する１対を選択する。
【００２２】
主制御回路１９は、ＳＲＡＭ内の各回路を制御する。主制御回路１９には、外部回路からクロック信号や制御信号等が入力される。主制御回路１９は、この制御信号に基づいて、プリチャージ動作、書き込み動作、及び読み出し動作等を制御する。
【００２３】
ＳＲＡＭは、メモリセルのセル電流を測定するために用いられる測定電圧Ｖｍが供給される外部電源端子としての測定端子２０を備えている。この測定端子２０は、電源線２１を介して各サブアレイ１１に接続されている。
【００２４】
また、ＳＲＡＭは、セル電流の測定を行うブロックＢＬＫを選択するための選択信号Ｍcellonを生成する選択回路２２を備えている。選択回路２２には、セル電流の測定を行うための測定モード信号Ｍcellが外部から入力されている。また、選択回路２２には、例えば主制御回路１９からブロック選択信号ＳＢＬＫ<０>〜ＳＢＬＫ<ｊ>が供給されている。主制御回路１９は、外部から入力されるロウアドレス信号およびカラムアドレス信号に基づいて、ブロック選択信号ＳＢＬＫを生成する。
【００２５】
選択回路２２は、測定モード信号Ｍcellとブロック選択信号ＳＢＬＫとに基づいて、選択信号Ｍcellonを生成する。具体的には、選択回路２２は、（ｊ＋１）個のブロックＢＬＫに対応するＮＡＮＤ回路２２−０〜２２−ｊを備えている。ＮＡＮＤ回路２２−０〜２２−ｊの一方の入力端子にはそれぞれ、ブロック選択信号ＳＢＬＫ<０>〜ＳＢＬＫ<ｊ>が入力されている。ＮＡＮＤ回路２２−０〜２２−ｊの他方の入力端子には、測定モード信号Ｍcellが入力されている。したがって、選択回路２２は、セル電流測定モード時（測定モード信号Ｍcellがハイレベル）に、セル電流の測定を行うブロックＢＬＫを選択する。
【００２６】
図２は、１本のグローバルビット線対ＧＢＬ，／ＧＢＬとこれに対応する１本のローカルビット線対ＬＢＬ，／ＬＢＬとを中心に示した回路図である。なお、図２に示したローカルビット線対ＬＢＬ，／ＬＢＬは、任意のブロックＢＬＫ<ｋ>に含まれるものとする。
【００２７】
ローカルビット線対ＬＢＬ，／ＬＢＬには、カラム方向に配列された複数のメモリセルＭＣが接続されている。メモリセルＭＣは、第１のインバータ回路ＩＮＶ１および第２のインバータ回路ＩＮＶ２を備えている。
【００２８】
第１のインバータ回路ＩＮＶ１は、負荷用ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）ＬＤ１と駆動用ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）ＤＶ１とにより構成されている。なお、本実施形態では、ＭＩＳ（Metal Insulator Semiconductor）トランジスタの一種であるＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いている。ＰＭＯＳトランジスタＬＤ１およびＮＭＯＳトランジスタＤＶ１は、電源電圧ＶＤＤが供給される電源端子と、接地電圧ＶＳＳが供給される接地端子との間に直列に接続されている。
【００２９】
第２のインバータ回路ＩＮＶ２は、負荷用ＰＭＯＳトランジスタＬＤ２と駆動用ＮＭＯＳトランジスタＤＶ２とにより構成されている。ＰＭＯＳトランジスタＬＤ２およびＮＭＯＳトランジスタＤＶ２は、電源電圧ＶＤＤが供給される電源端子と接地端子との間に直列に接続されている。
【００３０】
具体的には、ＰＭＯＳトランジスタＬＤ１のソース端子は、電源端子に接続されている。ＰＭＯＳトランジスタＬＤ１のドレイン端子は、記憶ノードＮ１を介してＮＭＯＳトランジスタＤＶ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＬＤ１のゲート端子は、ＮＭＯＳトランジスタＤＶ１のゲート端子に接続されている。ＮＭＯＳトランジスタＤＶ１のソース端子は、接地端子に接続されている。
【００３１】
ＰＭＯＳトランジスタＬＤ２のソース端子は、電源端子に接続されている。ＰＭＯＳトランジスタＬＤ２のドレイン端子は、記憶ノードＮ２を介してＮＭＯＳトランジスタＤＶ２のドレイン端子に接続されている。ＰＭＯＳトランジスタＬＤ２のゲート端子は、ＮＭＯＳトランジスタＤＶ２のゲート端子に接続されている。ＮＭＯＳトランジスタＤＶ２のソース端子は、接地端子に接続されている。
【００３２】
ＰＭＯＳトランジスタＬＤ１のゲート端子は、記憶ノードＮ２に接続されている。ＰＭＯＳトランジスタＬＤ２のゲート端子は、記憶ノードＮ１に接続されている。換言すると、第１のインバータ回路ＩＮＶ１と第２のインバータ回路ＩＮＶ２とは、クロスカップル接続されている。すなわち、第１のインバータ回路ＩＮＶ１の出力端子は第２のインバータ回路ＩＮＶ２の入力端子に接続され、第２のインバータ回路ＩＮＶ２の出力端子は第１のインバータ回路ＩＮＶ１の入力端子に接続されている。
【００３３】
記憶ノードＮ１は、ＮＭＯＳトランジスタからなるトランスファーゲートＸＦ１を介してローカルビット線ＬＢＬに接続されている。トランスファーゲートＸＦ１のゲート端子は、ワード線ＷＬに接続されている。
【００３４】
記憶ノードＮ２は、ＮＭＯＳトランジスタからなるトランスファーゲートＸＦ２を介してローカルビット線／ＬＢＬに接続されている。トランスファーゲートＸＦ２のゲート端子は、ワード線ＷＬに接続されている。このようにして、メモリセルＭＣが構成されている。
【００３５】
ローカルビット線対ＬＢＬ，／ＬＢＬには、プリチャージ回路３１が接続されている。プリチャージ回路３１は、読み出しおよび書き込み動作を実行する前に、ローカルビット線対ＬＢＬ，／ＬＢＬをハイレベル電圧（例えば、電源電圧ＶＤＤ）にプリチャージする。プリチャージ回路３１は、主制御回路１９から供給されるプリチャージ信号／ＰＲＥに基づいてプリチャージ動作を実行する。すなわち、プリチャージ回路３１は、プリチャージ信号／ＰＲＥが活性化（ローレベル）された場合にローカルビット線対ＬＢＬ，／ＬＢＬを電源電圧ＶＤＤにプリチャージし、一方プリチャージ信号／ＰＲＥが非活性化（ハイレベル）された場合にプリチャージを解除する。
【００３６】
プリチャージ回路３１は、２つのＰＭＯＳトランジスタ３１Ａ、３１Ｂを備えている。ＰＭＯＳトランジスタ３１Ａのソース端子は、電源電圧ＶＤＤが供給される電源端子に接続されている。ＰＭＯＳトランジスタ３１Ａのドレイン端子は、ローカルビット線ＬＢＬに接続されている。ＰＭＯＳトランジスタ３１Ａのゲート端子には、プリチャージ信号／ＰＲＥが供給されている。
【００３７】
ＰＭＯＳトランジスタ３１Ｂのソース端子は、電源電圧ＶＤＤが供給される電源端子に接続されている。ＰＭＯＳトランジスタ３１Ｂのドレイン端子は、ローカルビット線／ＬＢＬに接続されている。ＰＭＯＳトランジスタ３１Ｂのゲート端子には、プリチャージ信号／ＰＲＥが供給されている。このようにしてプリチャージ回路３１が構成されている。
【００３８】
ところで、全てのローカルビット線対ＬＢＬ，／ＬＢＬのそれぞれには、セル電流を測定するために使用される測定スイッチ回路３２が接続されている。測定スイッチ回路３２は、４つのＰＭＯＳトランジスタ３２−１〜３２−４を備えている。そして、選択信号Ｍcellonで制御されるＰＭＯＳトランジスタ３２−３と、グローバルビット線ＧＢＬの電位で制御されるＰＭＯＳトランジスタ３２−１とが直列に接続され、これらがローカルビット線ＬＢＬと電源線２１とを接続している。同様に、選択信号Ｍcellonで制御されるＰＭＯＳトランジスタ３２−４と、グローバルビット線／ＧＢＬの電位で制御されるＰＭＯＳトランジスタ３２−２とが直列に接続され、これらがローカルビット線／ＬＢＬと電源線２１とを接続している。
【００３９】
具体的には、ＰＭＯＳトランジスタ３２−１のソース端子は、電源線２１に接続されている。ＰＭＯＳトランジスタ３２−１のゲート端子は、グローバルビット線ＧＢＬに接続されている。ＰＭＯＳトランジスタ３２−１のドレイン端子は、ＰＭＯＳトランジスタ３２−３のソース端子に接続されている。ＰＭＯＳトランジスタ３２−３のゲート端子には、選択信号Ｍcellon<ｋ>が供給されている。ＰＭＯＳトランジスタ３２−３のドレイン端子は、ローカルビット線ＬＢＬに接続されている。
【００４０】
ＰＭＯＳトランジスタ３２−２のソース端子は、電源線２１に接続されている。ＰＭＯＳトランジスタ３２−２のゲート端子は、グローバルビット線／ＧＢＬに接続されている。ＰＭＯＳトランジスタ３２−２のドレイン端子は、ＰＭＯＳトランジスタ３２−４のソース端子に接続されている。ＰＭＯＳトランジスタ３２−４のゲート端子には、選択信号Ｍcellon<ｋ>が供給されている。ＰＭＯＳトランジスタ３２−４のドレイン端子は、ローカルビット線／ＬＢＬに接続されている。
【００４１】
このように構成されたＳＲＡＭの動作について説明する。ＳＲＡＭの通常動作（セル電流測定モード以外の読み出しおよび書き込み動作）時では、測定モード信号Ｍcellは、非活性化（ローレベル）される。よって、選択回路２２は、ローレベルの選択信号Ｍcellon<０>〜Ｍcellon<ｊ>を出力する。この時、全ての測定スイッチ回路３２に含まれるＰＭＯＳトランジスタ３２−３および３２−４がオフする。これにより、ローカルビット線対ＬＢＬ，／ＬＢＬと電源線２１とが電気的に切断される。この結果、グローバルビット線対ＧＢＬ，／ＧＢＬがいかなる状態であっても測定電圧Ｖｍをローカルビット線対ＬＢＬ，／ＬＢＬに伝えないため、通常動作時では通常の読み出し／書き込み動作を行うことが可能となる。
【００４２】
次に、任意のメモリセルＭＣのセル電流を測定するセル電流測定モードについて説明する。例えば、測定対象のメモリセルＭＣ（測定セル）において、ローカルビット線ＬＢＬ側の記憶ノードにＮ１に“０”データ（したがって、ローカルビット線／ＬＢＬ側の記憶ノードにＮ２に“１”データ）が書き込まれているものとする。
【００４３】
まず、測定モード信号Ｍcellが活性化（ハイレベル）される。これと同時に、測定セルが接続されるグローバルビット線ＧＢＬに“０”データを入力（ローレベル電圧に設定）し、それ以外の全てのグローバルビット線ＧＢＬおよび／ＧＢＬに“１”データを入力（ハイレベル電圧に設定）する。
【００４４】
このとき、測定セルに接続されたローカルビット線ＬＢＬのみが電源線２１に接続される。この状態で、測定セルに接続されたワード線ＷＬを活性化すると、電源線２１から測定セルを介して接地端子までの電流パスが形成される。このときの測定電圧Ｖｍに対応するセル電流を測定端子２０を介して測定する。
【００４５】
なお、逆のデータを記憶した測定セル（ローカルビット線ＬＢＬ側の記憶ノードにＮ１に“１”データ）のセル電流を測定する場合は、グローバルビット線ＧＢＬおよび／ＧＢＬのデータを逆に設定すればよい。
【００４６】
以上詳述したように本実施形態によれば、電源線２１から測定セルを介した接地端子までの電流パスにはグローバルビット線やカラムスイッチが含まれない。これにより、グローバルビット線やカラムスイッチの寄生抵抗やリークノイズの影響を受けないため、セル電流を高い精度で測定することができる。
【００４７】
また、電源線２１は上層の太い配線を用いてメモリセルＭＣの上方を通すことが可能である。このため、電源線２１による寄生抵抗やリークノイズを低減させることができるため、セル電流を高い精度で測定することができる。
【００４８】
また、本実施形態において、測定スイッチ回路３２を追加した分の面積増加は、ローカルビット線長が１２８bitsセル／ＬＢＬで、メモリ容量が１Ｍbits規模のもので約３％程度である。よって、本実施形態を適用した場合のＳＲＡＭの面積増加を小さく抑えることができる。
【００４９】
なお、測定端子２０は、必ずしも新たに設ける必要はなく、ビット線用電圧ＶＢＬ（具体的には、ローカルビット線ＬＢＬのハイレベル電圧）が供給される外部電源端子を測定端子２０として用いるようにしてもよい。この場合、電源線２１は、ＶＢＬ線になる。このように構成した場合でも、同様に実施可能である。
【００５０】
（第２の実施形態）
第２の実施形態は、１つのブロックＢＬＫ内において、１本のグローバルビット線ＧＢＬに複数のローカルビット線ＬＢＬが接続される場合のＳＲＡＭの構成例である。
【００５１】
図３は、本発明の第２の実施形態に係るＳＲＡＭの構成を示す概略図である。ＳＲＡＭは、複数のブロックＢＬＫ<０>〜ＢＬＫ＜ｊ＞を備えている。複数のブロックＢＬＫ<０>〜ＢＬＫ＜ｊ＞は、カラム方向に隣接するように配置されている。各ブロックＢＬＫは、複数のサブアレイ１１−０〜１１−ｉを備えている。複数のサブアレイ１１−０〜１１−ｉは、ロウ方向に隣接するように配置されている。
【００５２】
本実施形態のＳＲＡＭは、階層ビット線構造を有しており、さらに、１つのブロックＢＬＫ内において、１本のグローバルビット線ＧＢＬと、このグローバルビット線ＧＢＬに接続されるローカルビット線ＬＢＬとが「１：ｎ（ｎは２以上）」の場合のＳＲＡＭの構成例である。
【００５３】
具体的には、各サブアレイ１１には、（ｈ＋１）本のグローバルビット線対ＧＢＬ<０>〜ＧＢＬ<ｈ>，／ＧＢＬ<０>〜／ＧＢＬ<ｈ>が配設されている。複数のグローバルビット線対ＧＢＬ<０>〜ＧＢＬ<ｈ>，／ＧＢＬ<０>〜／ＧＢＬ<ｈ>は、複数のブロックＢＬＫ<０>〜ＢＬＫ＜ｊ＞で共用されている。さらに、各グローバルビット線対ＧＢＬ，／ＧＢＬには、ＬＳＡ／ＬＷＤ１２を介して、（ｍ＋１）本のローカルビット線対ＬＢＬ<０>〜ＬＢＬ<ｍ>，／ＬＢＬ<０>〜／ＬＢＬ<ｍ>が接続されている。
【００５４】
また、（ｍ＋１）本のローカルビット線対ＬＢＬ，／ＬＢＬはそれぞれ、カラムスイッチ４１を介してＬＳＡ／ＬＷＤ１２に接続されている。全てのカラムスイッチ４１には、カラムデコーダ１８が接続されている。カラムデコーダ１８は、カラムアドレス信号に基づいて、カラムスイッチ４１のオン／オフを制御する。すなわち、カラムデコーダ１８は、カラムアドレス信号に基づいて、複数のローカルビット線対ＬＢＬ，／ＬＢＬの対応する１対を選択する。
【００５５】
図４は、１本のグローバルビット線対ＧＢＬ，／ＧＢＬとこれに対応する複数のローカルビット線対ＬＢＬ，／ＬＢＬとを中心に示した回路図である。なお、図４に示したローカルビット線対ＬＢＬ，／ＬＢＬは、任意のブロックＢＬＫ<ｋ>に含まれるものとする。
【００５６】
ローカルビット線対ＬＢＬ<０>，／ＬＢＬ<０>には、カラム方向に配列する複数のメモリセルＭＣが接続されている。メモリセルＭＣの構成は、上記第１の実施形態と同じである。ローカルビット線対ＬＢＬ<０>，／ＬＢＬ<０>には、このローカルビット線対ＬＢＬ<０>，／ＬＢＬ<０>用のプリチャージ回路３１−０が接続されている。
【００５７】
プリチャージ回路３１−０を構成する２つのＰＭＯＳトランジスタ３１Ａ，３１Ｂのゲート端子には、プリチャージ信号／ＰＲＥ_ＬＢＬが主制御回路１９から供給されている。プリチャージ回路３１−０は、プリチャージ信号／ＰＲＥ_ＬＢＬに基づいて、読み出しおよび書き込み動作を実行する前に、ローカルビット線対ＬＢＬ<０>，／ＬＢＬ<０>をハイレベル電圧（例えば、電源電圧ＶＤＤ）にプリチャージする。他のローカルビット線ＬＢＬ<１>〜ＬＢＬ<ｍ>も、ローカルビット線対ＬＢＬ<０>，／ＬＢＬ<０>と同様の構成である。
【００５８】
ローカルビット線対ＬＢＬ<０>，／ＬＢＬ<０>〜ＬＢＬ<ｍ>，／ＬＢＬ<ｍ>は、カラムスイッチ４１を介して１本の中間配線対ＩＮＬ，／ＩＮＬに接続されている。中間配線対ＩＮＬ，／ＩＮＬは、ＬＳＡ／ＬＷＤ１２を介して、グローバルビット線対ＧＢＬ，／ＧＢＬに接続されている。そして、カラムデコーダ１８がカラムアドレス信号に基づいてカラムスイッチ４１のオン／オフを制御することにより、ローカルビット線対ＬＢＬ<０>，／ＬＢＬ<０>〜ＬＢＬ<ｍ>，／ＬＢＬ<ｍ>のいずれか１本が、中間配線対ＩＮＬ，／ＩＮＬを介して、グローバルビット線対ＧＢＬ，／ＧＢＬに接続される。
【００５９】
中間配線対ＩＮＬ，／ＩＮＬには、ローカルセンスアンプ（ＬＳＡ）用のプリチャージ回路４２が接続されている。プリチャージ回路４２は、２つのＰＭＯＳトランジスタ４２Ａ，４２Ｂを備えている。ＰＭＯＳトランジスタ４２Ａおよび４２Ｂのソース端子は、電源電圧ＶＤＤが供給される電源端子に接続されている。ＰＭＯＳトランジスタ４２Ａおよび４２Ｂのドレイン端子はそれぞれ、中間配線ＩＮＬおよび／ＩＮＬに接続されている。ＰＭＯＳトランジスタ４２Ａ，４２Ｂのゲート端子には、プリチャージ信号／ＰＲＥ_ＬＳＡが主制御回路１９から供給されている。プリチャージ回路４２は、プリチャージ信号／ＰＲＥ_ＬＳＡに基づいて、読み出しおよび書き込み動作を実行する前に、ローカルビット線対ＬＢＬ，／ＬＢＬをハイレベル電圧（例えば、電源電圧ＶＤＤ）にプリチャージする。
【００６０】
また、ローカルビット線対ＬＢＬ，／ＬＢＬには、セル電流を測定するために使用される測定スイッチ回路３２が接続されている。測定スイッチ回路３２の構成は、上記第１の実施形態と同じである。
【００６１】
このように構成されたＳＲＡＭにおいて、測定セルが接続されたローカルビット線対ＬＢＬ，／ＬＢＬは、カラムスイッチ４１を介して中間配線ＩＮＬおよび／ＩＮＬに接続される。したがって、本実施形態のＳＲＡＭにおいても、上記第１の実施形態で説明したセル電流測定動作を実行することで、測定セルのセル電流を測定端子２０を介して測定することができる。
【００６２】
また、本実施形態によれば、１つのブロックＢＬＫ内において、１本のグローバルビット線ＧＢＬに複数のローカルビット線ＬＢＬが接続されるようにＳＲＡＭを構成した場合でも、測定端子２０を用いてセル電流を高い精度で測定することができる。
【００６３】
また、複数のローカルビット線対ＬＢＬ<０>，／ＬＢＬ<０>〜ＬＢＬ<ｍ>，／ＬＢＬ<ｍ>に対して１つの測定スイッチ回路３２を用意すればよいため、ＳＲＡＭの面積のうち測定スイッチ回路３２が占める割合を小さく抑えることができる。
【００６４】
（第３の実施形態）
第３の実施形態は、セル電流測定時において、非選択のローカルビット線ＬＢＬのリーク電流を低減することで、セル電流を高い精度で測定するようにしている。
【００６５】
図５は、本発明の第３の実施形態に係るＳＲＡＭの構成を示す概略図である。本実施形態のＳＲＡＭは、上記第２の実施形態と同様に、１つのブロックＢＬＫ内において、１本のグローバルビット線ＧＢＬと、このグローバルビット線ＧＢＬに接続されるローカルビット線ＬＢＬとが「１：ｎ（ｎは２以上）」の場合のＳＲＡＭの構成例である。
【００６６】
ＳＲＡＭは、選択回路２２を備えている。選択回路２２には、外部から測定モード信号Ｍcellが供給されている。この測定モード信号Ｍcellは、セル電流測定モード時に活性化（ハイレベル）され、通常動作時に非活性化（ローレベル）される。また、選択回路２２には、ローカルセンスアンプ（ＬＳＡ）用のプリチャージ信号ＰＲＥ_ＬＳＡ、およびブロック選択信号ＳＢＬＫ<０>〜ＳＢＬＫ<ｊ>が主制御回路１９から供給されている。プリチャージ信号ＰＲＥ_ＬＳＡは、読み出しおよび書き込み時に非活性化（ローレベル）され、読み出しおよび書き込み時以外で活性化（ハイレベル）される。
【００６７】
選択回路２２は、上記信号を用いて、ブロックＢＬＫ<０>〜ＢＬＫ<ｊ>にそれぞれ、選択信号Ｍcellon<０>〜Ｍcellon<ｊ>、およびプリチャージ信号ＰＲＥ_ＬＳＡ<０>〜ＰＲＥ_ＬＳＡ<ｊ>を供給する。図６は、選択回路２２の一例を示す回路図である。なお、図６では、任意のブロックＢＬＫ<ｋ>に供給される選択信号Ｍcellon<ｋ>およびプリチャージ信号ＰＲＥ_ＬＳＡ<ｋ>を生成する回路部分を示している。したがって、実際には、選択回路２２は、図６に示した回路部分をブロックＢＬＫ<０>〜ＢＬＫ<ｊ>に対応する数だけ備えている。
【００６８】
選択回路２２は、３つのＮＡＮＤ回路２２Ａ〜２２Ｃ、および３つのインバータ回路２２Ｄ〜２２Ｆを備えている。ＮＡＮＤ回路２２Ａの一方の入力端子には、測定モード信号Ｍcellが入力されている。ＮＡＮＤ回路２２Ａの他方の入力端子には、ブロック選択信号ＳＢＬＫ<ｋ>が入力されている。ＮＡＮＤ回路２２Ａの出力端子は、インバータ回路２２Ｄの入力端子、およびＮＡＮＤ回路２２Ｃの一方の入力端子に接続されている。インバータ回路２２Ｄは、選択信号Ｍcellon<ｋ>を出力する。よって、選択信号Ｍcellon<ｋ>は、セル電流測定モード（測定モード信号Ｍcellがハイレベル）であり、かつブロックＢＬＫ<ｋ>が選択状態（ブロック選択信号ＳＢＬＫ<ｋ>がハイレベル）である場合に、活性化（ハイレベル）される。
【００６９】
ＮＡＮＤ回路２２Ｂの一方の入力端子には、インバータ回路２２Ｅを介して、測定モード信号Ｍcellが入力されている。ＮＡＮＤ回路２２Ｂの他方の入力端子には、プリチャージ信号ＰＲＥ_ＬＳＡが入力されている。ＮＡＮＤ回路２２Ｂの出力端子は、インバータ回路２２Ｆを介して、ＮＡＮＤ回路２２Ｃの他方の入力端子に接続されている。ＮＡＮＤ回路２２Ｃは、プリチャージ信号ＰＲＥ_ＬＳＡ<ｋ>を出力する。
【００７０】
図７は、１本のグローバルビット線対ＧＢＬ，／ＧＢＬとこれに対応する複数のローカルビット線対ＬＢＬ，／ＬＢＬとを中心に示した回路図である。なお、図７に示したローカルビット線対ＬＢＬ，／ＬＢＬは、任意のブロックＢＬＫ<ｋ>に含まれるものとする。
【００７１】
中間配線対ＩＮＬ，／ＩＮＬには、セル電流を測定するために使用される測定スイッチ回路３２が接続されている。測定スイッチ回路３２は、２つのＰＭＯＳトランジスタ３２−１，３２−２と、２つの信号生成回路Ａ１，Ａ２とを備えている。ＰＭＯＳトランジスタ３２−１は、ローカルビット線ＬＢＬと電源線２１との間に直列に接続されている。ＰＭＯＳトランジスタ３２−２は、ローカルビット線／ＬＢＬと電源線２１との間に直列に接続されている。
【００７２】
図８は、図７に示した信号生成回路Ａ１の一例を示す回路図である。信号生成回路Ａ１は、１つのＮＯＲ回路５１Ｂと、２つのインバータ回路５１Ａ，５１Ｃとを備えている。ＮＯＲ回路５１Ｂの一方の入力端子には、選択信号Ｍcellon<ｋ>がインバータ回路５１Ａを介して入力されている。ＮＯＲ回路５１Ｂの他方の入力端子は、グローバルビット線ＧＢＬに接続されている。ＮＯＲ回路５１Ｂの出力端子は、インバータ回路５１Ａの入力端子に接続されている。インバータ回路５１Ａは、出力信号ＯＵＴ_Ａ１を出力する。
【００７３】
図９は、図７に示した信号生成回路Ａ２の一例を示す回路図である。信号生成回路Ａ２は、１つのＮＯＲ回路５２Ｂと、２つのインバータ回路５２Ａ，５２Ｃとを備えている。ＮＯＲ回路５２Ｂの一方の入力端子には、選択信号Ｍcellon<ｋ>がインバータ回路５２Ａを介して入力されている。ＮＯＲ回路５２Ｂの他方の入力端子は、グローバルビット線／ＧＢＬに接続されている。ＮＯＲ回路５２Ｂの出力端子は、インバータ回路５２Ａの入力端子に接続されている。インバータ回路５２Ａは、出力信号ＯＵＴ_Ａ２を出力する。
【００７４】
また、中間配線対ＩＮＬ，／ＩＮＬには、ローカルセンスアンプ（ＬＳＡ）用のプリチャージ回路４２が接続されている。プリチャージ回路４２は、２つのＰＭＯＳトランジスタ４２Ａ，４２Ｂと、２つの信号生成回路Ｂ１，Ｂ２とを備えている。ＰＭＯＳトランジスタ４２Ａは、電源電圧ＶＤＤが供給される電源端子とローカルビット線ＬＢＬとの間に直列に接続されている。ＰＭＯＳトランジスタ４２Ｂは、電源電圧ＶＤＤが供給される電源端子とローカルビット線／ＬＢＬとの間に直列に接続されている。
【００７５】
図１０は、図７に示した信号生成回路Ｂ１の一例を示す回路図である。信号生成回路Ｂ１は、１つのインバータ回路５３Ａと、２つのＮＡＮＤ回路５３Ｂ，５３Ｃとを備えている。ＮＡＮＤ回路５３Ｂの一方の入力端子には、選択信号Ｍcellon<ｋ>が入力されている。ＮＡＮＤ回路５３Ｂの他方の入力端子は、グローバルビット線ＧＢＬがインバータ回路５３Ａを介して接続されている。ＮＡＮＤ回路５３Ｂの出力端子は、ＮＡＮＤ回路５３Ｃの一方の入力端子に接続されている。ＮＡＮＤ回路５３Ｃの他方の入力端子には、プリチャージ信号ＰＲＥ_ＬＳＡ<ｋ>が入力されている。ＮＡＮＤ回路５３Ｃは、出力信号ＯＵＴ_Ｂ１を出力する。
【００７６】
図１１は、図７に示した信号生成回路Ｂ２の一例を示す回路図である。信号生成回路Ｂ２は、１つのインバータ回路５４Ａと、２つのＮＡＮＤ回路５４Ｂ，５４Ｃとを備えている。ＮＡＮＤ回路５４Ｂの一方の入力端子には、選択信号Ｍcellon<ｋ>が入力されている。ＮＡＮＤ回路５４Ｂの他方の入力端子は、グローバルビット線／ＧＢＬがインバータ回路５４Ａを介して接続されている。ＮＡＮＤ回路５４Ｂの出力端子は、ＮＡＮＤ回路５４Ｃの一方の入力端子に接続されている。ＮＡＮＤ回路５４Ｃの他方の入力端子には、プリチャージ信号ＰＲＥ_ＬＳＡ<ｋ>が入力されている。ＮＡＮＤ回路５４Ｃは、出力信号ＯＵＴ_Ｂ２を出力する。
【００７７】
このように構成されたＳＲＡＭの動作について説明する。図１２は、出力信号ＯＵＴ_Ａ１〜ＯＵＴ_Ａ２、選択信号Ｍcellon、およびプリチャージ信号／ＰＲＥ_ＬＢＬの真理値表を示す図である。なお、選択ＬＳＡとは、ブロック選択信号ＳＢＬＫにより選択された選択ブロックに含まれ、かつカラムデコーダ１８により選択された選択グローバルビット線対ＧＢＬ，／ＧＢＬに接続されたローカルセンスアンプＬＳＡ、およびこのＬＳＡに接続された中間配線対ＩＮＬ，／ＩＮＬを示している。非選択ＬＳＡとは、選択ＬＳＡ以外のローカルセンスアンプＬＳＡ（およびこのＬＳＡに接続された中間配線対ＩＮＬ，／ＩＮＬ）を示している。
【００７８】
通常動作時は、選択ＬＳＡおよび非選択ＬＳＡともに出力信号ＯＵＴ_Ａ１，ＯＵＴ_Ａ２がハイレベル（Ｈ）となり、セル電流測定用のＰＭＯＳトランジスタ３２−１，３２−２はオフしている。一方で、出力信号ＯＵＴ_Ｂ１，ＯＵＴ_Ｂ２で制御されるプリチャージ用のＰＭＯＳトランジスタ４２Ａ，４２Ｂは、プリチャージ信号ＰＲＥ_ＬＳＡの反転信号／ＰＲＥ_ＬＳＡに従い、ローカルビット線対ＬＢＬ，／ＬＢＬのプリチャージ動作を実行する。同様に、プリチャージ回路３１は、プリチャージ信号／ＰＲＥ_ＬＢＬに従い、ローカルビット線対ＬＢＬ<０>，／ＬＢＬ<０>〜ＬＢＬ<ｍ>，／ＬＢＬ<ｍ>のプリチャージ動作を実行する。
【００７９】
次に、セル電流測定モードの動作について説明する。まず、主制御回路１９によりプリチャージ信号／ＰＲＥ_ＬＢＬが非活性化（ハイレベル）される。これにより、プリチャージ回路３１のＰＭＯＳトランジスタがすべてオフし、ローカルビット線対ＬＢＬ，／ＬＢＬのプリチャージが解除される。
【００８０】
次に、選択ＬＳＡでは、グローバルビット線対ＧＢＬ，／ＧＢＬの電位（上記第１の実施形態と同じ動作により設定される）に従い、出力信号ＯＵＴ_Ａ１，ＯＵＴ_Ａ２のいずれかがローレベルとなり、このローレベルの出力信号に対応するＰＭＯＳトランジスタがオンする。この時、出力信号ＯＵＴ_Ｂ１，ＯＵＴ_Ｂ２はいずれもハイレベルであり、ＰＭＯＳトランジスタ４２Ａ，４２Ｂはいずれもオフしている。これにより、ＰＭＯＳトランジスタ３２−１もしくは３２−２を介して、測定端子２０から測定電圧Ｖｍに対応するセル電流を測定することができる。
【００８１】
一方、非選択ＬＳＡでは、出力信号ＯＵＴ_Ａ１，ＯＵＴ_Ａ２がいずれもハイレベルとなり、ＰＭＯＳトランジスタ３２−１，３２−２がいずれもオフする。また、出力信号ＯＵＴ_Ｂ１，ＯＵＴ_Ｂ２がいずれもローレベルとなり、ＰＭＯＳトランジスタ４２Ａ，４２Ｂはいずれもオンする。そのため、非選択ＬＳＡは常にプリチャージされている。
【００８２】
これにより、非選択ＬＳＡに接続されたセル電流測定用のＰＭＯＳトランジスタ３２−１，３２−２には、ゲート端子およびソース端子のいずれにも高電圧（ＶＤＤ）が印加されているため、これらのＰＭＯＳトランジスタのゲートリークやオフリークが発生しない。すなわち、電源線２１にＰＭＯＳトランジスタ３２−１，３２−２を介してリーク電流が流れるのを防ぐことができる。このため、メモリ容量が大きくなり、電源線２１に接続されるセル電流測定用のＰＭＯＳトランジスタ３２−１，３２−２の数が多くなっても、測定端子２０を用いてセル電流を高い精度で測定することができる。
【００８３】
また、測定スイッチ回路３２のＰＭＯＳトランジスタを一段にすることが可能となる。これにより、セル電流をより高い精度で測定することができる。
【００８４】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００８５】
【図１】本発明の第１の実施形態に係るＳＲＡＭの構成を示す概略図。
【図２】図１のＳＲＡＭにおける１本のグローバルビット線対ＧＢＬ，／ＧＢＬとこれに対応する１本のローカルビット線対ＬＢＬ，／ＬＢＬとを中心に示した回路図。
【図３】本発明の第２の実施形態に係るＳＲＡＭの構成を示す概略図。
【図４】図３のＳＲＡＭにおける１本のグローバルビット線対ＧＢＬ，／ＧＢＬとこれに対応する複数のローカルビット線対ＬＢＬ，／ＬＢＬとを中心に示した回路図。
【図５】本発明の第３の実施形態に係るＳＲＡＭの構成を示す概略図。
【図６】図５に示した選択回路２２の一例を示す回路図。
【図７】図５のＳＲＡＭにおける１本のグローバルビット線対ＧＢＬ，／ＧＢＬとこれに対応する複数のローカルビット線対ＬＢＬ，／ＬＢＬとを中心に示した回路図。
【図８】図７に示した信号生成回路Ａ１の一例を示す回路図。
【図９】図７に示した信号生成回路Ａ２の一例を示す回路図。
【図１０】図７に示した信号生成回路Ｂ１の一例を示す回路図。
【図１１】図７に示した信号生成回路Ｂ２の一例を示す回路図。
【図１２】出力信号ＯＵＴ_Ａ１〜ＯＵＴ_Ａ２、選択信号Ｍcellon、およびプリチャージ信号／ＰＲＥ_ＬＢＬの真理値表を示す図。
【符号の説明】
【００８６】
ＧＢＬ…グローバルビット線、ＬＢＬ…ローカルビット線、ＩＮＬ…中間配線、ＷＬ…ワード線、ＢＬＫ…ブロック、ＭＣ…メモリセル、ＩＮＶ１，ＩＮＶ２…インバータ回路、ＬＤ１，ＬＤ２…負荷用ＰＭＯＳトランジスタ、ＤＶ１，ＤＶ２…駆動用ＮＭＯＳトランジスタ、ＸＦ１，ＸＦ２…トランスファーゲート、Ｎ１，Ｎ２…記憶ノード、Ａ１，Ａ２，Ｂ１，Ｂ２…信号生成回路、１１…サブアレイ、１２…ＬＳＡ／ＬＷＤ、１３，１４，４１…カラムスイッチ、１５…ＧＳＡ／ＧＷＤ、１６…入出力端子、１７…ロウデコーダ、１８…カラムデコーダ、１９…主制御回路、２０…測定端子、２１…電源線、２２…選択回路、２２−０〜２２−Ｊ…ＮＡＮＤ回路、２２Ａ〜２２Ｂ…ＮＡＮＤ回路、２２Ｄ〜２２Ｆ…インバータ回路、３１…プリチャージ回路、３１Ａ，３１Ｂ…ＰＭＯＳトランジスタ、３２…測定スイッチ回路、３２−１〜３２−４…ＰＭＯＳトランジスタ、４２…プリチャージ回路、４２Ａ，４２Ｂ…ＰＭＯＳトランジスタ、５１Ｂ，５２Ｂ…ＮＯＲ回路、５１Ａ，５１Ｃ，５２Ａ，５２Ｃ，５３Ａ，５４Ａ…インバータ回路、５３Ｂ，５３Ｃ，５４Ｂ，５４Ｃ…ＮＡＮＤ回路。
【図１】
2008140458.tif 000003
【図２】
2008140458.tif 000004
【図３】
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【図４】
2008140458.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
2008140458.tif 000010
【図９】
2008140458.tif 000011
【図１０】
2008140458.tif 000012
【図１１】
2008140458.tif 000013
【図１２】
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