(57)【要約】【課題】出力電圧の立ち上がりの早いボルテージレギュレータを提供する。【解決手段】ソースが電圧入力端子１１に接続され、ドレインが電圧出力端子１２に接続された第１トランジスタＭ１と、第１抵抗Ｒ１と第２抵抗Ｒ２との直列回路を有する分圧回路１４と、電圧出力端子１２に付随する容量Ｃ１と、一方の入力端子が分圧回路１４の分圧点に接続され、他方の入力端子が基準電圧発生回路１５に接続され、出力端子が第１トランジスタＭ１のゲートに接続された差動増幅器１６と、第２トランジスタＭ２と直列接続され、第２トランジスタＭ２がオンのときに第１抵抗Ｒ１に並列接続される第３抵抗Ｒ３と、第３トランジスタＭ３と直列接続され、第３トランジスタＭ３がオンのときに第２抵抗Ｒ２に並列接続される第４抵抗Ｒ４と、前記第２および第３トランジスタＭ１、Ｍ２をオンおよびオフするための駆動回路１７と、を具備する。【選択図】図１
2008152433.tif 000002
【特許請求の範囲】
【請求項１】
第１電極が電圧入力端子に接続され、第２電極が電圧出力端子に接続された第１トランジスタと、
一端が基準電位端子に接続された第１抵抗と一端が前記電圧出力端子に接続された第２抵抗との直列回路を有し、前記電圧出力端子の出力電圧を分圧する分圧回路と、
前記電圧出力端子に付随する容量と、
一方の入力端子が前記分圧回路の分圧点に接続され、他方の入力端子が基準電圧発生回路に接続され、出力端子が前記第１トランジスタの制御電極に接続された差動増幅器と、
第１スイッチング素子と直列接続され、前記第１スイッチング素子がオンのときに前記第１抵抗に並列接続される第３抵抗と、
第２スイッチング素子と直列接続され、前記第２スイッチング素子がオンのときに前記第２抵抗に並列接続される第４抵抗と、
前記第１および第２スイッチング素子をオンおよびオフするための駆動回路と、
を具備することを特徴とするボルテージレギュレータ。
【請求項２】
前記電圧出力端子の前記出力電圧が立ち上がるときに、前記第１および第２スイッチング素子がオンになり、前記出力電圧が所定値まで立ち上がった後に、前記第１および第２スイッチング素子がオフになることを特徴とする請求項１に記載のボルテージレギュレータ。
【請求項３】
前記駆動回路は、所定のパルス幅のパルス信号を出力するパルス発生回路であり、前記第１および第２スイッチング素子のオンおよびオフは、前記電圧出力端子の前記出力電圧が立ち上がるときに前記パルス信号を立ち上げて前記第１および第２スイッチング素子をオンにし、所定時間経過した後に前記パルス信号を立ち下げて前記第１および第２スイッチング素子をオフにすることを特徴とする請求項１に記載のボルテージレギュレータ。
【請求項４】
前記第３抵抗と前記第４抵抗の比が、前記第１抵抗と前記第２抵抗の比に等しいことを特徴とする請求項１に記載のボルテージレギュレータ。
【請求項５】
前記電圧出力端子に付随する容量が、前記第２抵抗に並列接続された容量、前記電圧出力端子と前記基準電位端子との間に接続された容量および浮遊容量の少なくともいずれかであることを特徴とする請求項１に記載のボルテージレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボルテージレギュレータに関する。
【背景技術】
【０００２】
ボルテージレギュレータは、電源と負荷との間に出力電圧調整用のブーストトランジスタを直列に接続し、ブーストトランジスタの導通を制御することにより、一定の出力電圧を負荷に供給している。
【０００３】
従来、出力電圧を分圧する分圧抵抗に発生する熱雑音を低減するために、分圧抵抗にキャパシタを並列接続しているものがある。  
また、負荷変動により出力電圧が変動するのを抑制するために、電圧出力端子と接地端子との間にキャパシタを接続しているものがある。
【０００４】
そのため、ボルテージレギュレータを非動作状態から動作状態に立ち上げるときに、分圧抵抗とキャパシタのＣＲ時定数に依存して出力電圧が一定値に達するまでに時間がかかる問題があり、ボルテージレギュレータに接続された負荷回路の動作に支障をきたす恐れがある。
【０００５】
これに対して、負荷電流が急激に増大した場合に、出力電圧の降下量を低減するボルテージレギュレータが知られている（例えば、特許文献１参照。）。
【０００６】
特許文献１に開示されたボルテージレギュレータは、出力用ｐ型ＭＯＳトランジスタのゲート端子を接地電圧にプリチャージするプリチャージ用ｎ型ＭＯＳトランジスタと、このトランジスタのゲート端子にパルス信号を供給するパルス発生回路と、内部電源電圧の電圧降下を検知してパルス発生回路を活性化する第２のオペアンプと、内部電源電圧と接地電圧との間に直列接続された３つの抵抗とを備えている。
【０００７】
内部電源電圧が１．１７Ｖを下回ると、所定期間だけプリチャージ用ｎ型ＭＯＳトランジスタをオンさせ、出力用ｐ型ＭＯＳトランジスタのゲート電圧を急速に引き下げて、内部電源電圧を迅速に引き上げている。
【０００８】
然しながら、特許文献１に開示されたボルテージレギュレータは、動作状態において、出力用ｐ型ＭＯＳトランジスタを一気に飽和動作状態にし、最大出力電流を供給するものなので、非動作状態から動作状態に至るまでの出力電圧の立ち上がりについては、何ら効果を奏しない。
【特許文献１】特開２００２−２５８９５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、出力電圧の立ち上がりの早いボルテージレギュレータを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様のボルテージレギュレータは、第１電極が電圧入力端子に接続され、第２電極が電圧出力端子に接続された第１トランジスタと、一端が基準電位端子に接続された第１抵抗と一端が前記電圧出力端子に接続された第２抵抗との直列回路を有し、前記電圧出力端子の出力電圧を分圧する分圧回路と、前記電圧出力端子に付随する容量と、一方の入力端子が前記分圧回路の出力端に接続され、他方の入力端子が基準電圧発生回路に接続され、出力端子が前記第１トランジスタの制御電極に接続された差動増幅器と、第１スイッチング素子と直列接続され、前記第１スイッチング素子がオンのときに前記第１抵抗に並列接続される第３抵抗と、第２スイッチング素子と直列接続され、前記第２スイッチング素子がオンのときに前記第２抵抗に並列接続される第４抵抗と、前記第１および第２スイッチング素子をオンおよびオフするための駆動回路と、を具備することを特徴としている。
【発明の効果】
【００１１】
本発明によれば、出力電圧の立ち上がりの早いボルテージレギュレータが得られる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１３】
本発明の実施例１に係るボルテージレギュレータについて図１乃至図５を用いて説明する。  
図１はボルテージギュレータを示す回路図、図２はボルテージレギュレータの出力電圧の立ち上がり特性を比較例と対比して示すタイミンクチャート、図３はボルテージレギュレータの差動増幅器を示す回路図、図４はボルテージレギュレータの駆動回路を示す回路図、図５はボルテージレギュレータの駆動回路の動作を示すタイミングチャートである。
【００１４】
図１に示すように、本実施例のボルテージレギュレータ１０は、ソース（第１電極）が電圧入力端子１１に接続され、ドレイン（第２電極）が電圧出力端子１２に接続されたｐ型第１ＭＯＳトランジスタ（以後、第１トランジスタという）Ｍ１と、一端が接地端子（基準電位端子）１３に接続された第１抵抗Ｒ１と一端が電圧出力端子１２に接続された第２抵抗Ｒ２との直列回路を有し、電圧出力端子１２の出力電圧Ｖｏｕｔを分圧する分圧回路１４と、第２抵抗Ｒ２に並列接続されたキャパシタＣ１（電圧出力端子１２に付随する容量）と、を具備している。
【００１５】
更に、非反転入力端子（一方の入力端子）が分圧回路１４の出力端に接続され、反転入力端子（他方の入力端子）が基準電圧発生回路１５に接続され、出力端子が第１トランジスタＭ１のゲート（制御電極）に接続された差動増幅器１６と、を具備している。
【００１６】
更に、第１スイッチング素子としてｎ型第２ＭＯＳトランジスタ（以後、第２トランジスタという）Ｍ２と直列接続され、第２トランジスタＭ２がオンのときに第１抵抗Ｒ１に並列接続される第３抵抗Ｒ３と、第２スイッチング素子としてｎ型第３ＭＯＳトランジスタ（以後、第３トランジスタという）Ｍ３と直列接続され、第３トランジスタＭ３がオンのときに第２抵抗Ｒ２に並列接続される第４抵抗Ｒ４と、第２および第３トランジスタＭ２、Ｍ３をオンおよびオフするための駆動回路１７と、を具備している。
【００１７】
電圧入力端子１１には、例えば電圧Ｖｉｎが６Ｖの電源１８が接続されている。電圧出力端子１２には、負荷１９、例えば動作電圧が１．５Ｖの集積回路が接続されている。
【００１８】
基準電圧発生回路１５は基準電圧Ｖｒｅｆとして、例えば出力電圧が１．２５Ｖのバンドギャップ電圧Ｖｂｇを出力するバンドギャップ電圧源である。
【００１９】
第１トランジスタＭ１と、分圧回路１４と、差動増幅器１６とにより、出力電圧Ｖｏｕｔを分圧した電圧Ｖｓが基準電圧Ｖｒｅｆに等しくなるように第１トランジスタＭ１のゲート電圧を制御して、出力電圧Ｖｏｕｔを所定の値に制御している。
【００２０】
ここで、第１抵抗Ｒ１と第２抵抗Ｒ２の比を、Ｒ１：Ｒ２＝５：１とすることにより、出力電圧Ｖｏｕｔ＝１．５Ｖが得られる。  
第１抵抗Ｒ１および第２抵抗Ｒ２を低くするほど分圧回路１４の消費電流が増えるので、消費電流を抑えるために、第１抵抗Ｒ１および第２抵抗Ｒ２を高く、例えばＲ１＝５ＭΩ、Ｒ２＝１ＭΩ程度とすることが好ましい。
【００２１】
第２抵抗Ｒ２に並列接続されたキャパシタＣ１は、周波数帯域幅Ｂを小さくし、第２抵抗Ｒ２の熱雑音（Ｅｎ＝√４ＫＴＢＲ２）を低減するとともに、ボルテージレギュレータ１０の発振を防止するための位相補償用キャパシタとして用いられている。ここで、Ｋはボルツマン定数、Ｔは絶対温度である。  
キャパシタＣ１が、例えば１００ｐＦ程度の場合に、ボルテージレギュレータ１０はキャパシタＣ１と抵抗Ｒ２による時定数τ１＝Ｃ１Ｒ２＝１００μｓを有している。
【００２２】
制御端子２０には、ボルテージレギュレータ１０を非動作状態（ＯＦＦ）から動作状態（ＯＮ）にするための制御信号Ｖｃｔｒｌが供給される。  
基準電圧発生回路１５、差動増幅器１６および駆動回路１７は、それぞれイネーブル端子を有し、イネーブル端子はそれぞれ制御端子２０に接続されている。
【００２３】
制御信号Ｖｃｔｒｌが“Ｈ”レベルのときに、基準電圧発生回路１５、差動増幅器１６および駆動回路１７が動作し、ボルテージレギュレータ１０が動作状態になる。  
制御信号Ｖｃｔｒｌが“Ｌ”レベルのときに、基準電圧発生回路１５、差動増幅器１６および駆動回路１７が非動作になり、ボルテージレギュレータ１０が非動作状態になる。
【００２４】
駆動回路１７は、所定のパルス幅のパルス信号Ｖｐを生成するパルス発生回路で、制御信号Ｖｃｔｒｌの立ち上がりに応じてパルス信号Ｖｐが立ち上がり、所定時間経過後にパルス信号Ｖｐが立ち下がる。  
生成したパルス信号Ｖｐは、第２および第３トランジスタＭ２、Ｍ３のゲートに供給される。
【００２５】
パルス信号Ｖｐが“Ｈ”レベルのときに、第２および第３トランジスタＭ２、Ｍ３がそれぞれオンになる。  
第２トランジスタＭ２がオンになると、第３抵抗Ｒ３が第１抵抗Ｒ１に並列接続される。第３トランジスタＭ３がオンになると、第４抵抗Ｒ４が第２抵抗Ｒ２に並列接続される。
【００２６】
パルス信号Ｖｐが“Ｌ”レベルのときに、第２および第３トランジスタＭ２、Ｍ３がそれぞれオフになる。  
第２トランジスタＭ２がオフになると、第３抵抗Ｒ３が第１抵抗Ｒ１から切り離される。第３トランジスタＭ３がオフになると、第４抵抗Ｒ４が第２抵抗Ｒ２から切り離される。
【００２７】
第４抵抗Ｒ４が第２抵抗Ｒ２に並列接続されると、ボルテージレギュレータ１０のＣＲ時定数はτ２＝Ｃ１Ｒ２Ｒ４／（Ｒ２＋Ｒ４）となる。  
これにより、ボルテージレギュレータ１０のＣＲ時定数をτ１からτ２まで、一時的に小さくすることが可能である。  
例えば、第４抵抗Ｒ４を０．１ＭΩにすることにより、ボルテージレギュレータ１０のＣＲ時定数は、τ１＝１００μｓからτ２＝１０μｓまで小さくなる。
【００２８】
図２はボルテージレギュレータ１０の出力電圧Ｖｏｕｔの立ち上がり特性を、第１抵抗に並列接続される第３抵抗Ｒ３および第２抵抗に並列接続される第４抵抗Ｒ４を有しない比較例と対比して示すタイミングチャートで、図の実線が本実施例の場合、破線が比較例の場合である。
【００２９】
図２に示すように、時刻ｔ１で、ボルテージレギュレータ１０を非動作状態から動作状態にするために、制御端子２０に制御電圧Ｖｃｔｒｌが供給され、制御電圧Ｖｃｔｒｌが“Ｌ”レベルから“Ｈ”レベルに立ち上がる。
【００３０】
本実施例では、制御電圧Ｖｃｔｒｌの立ち上がりに応じて、駆動回路１７のパルス信号Ｖｐが“Ｌ”レベルから“Ｈ”レベルに立ち上がり、第２および第３トランジスタＭ２、Ｍ３がオンになるので、第３抵抗Ｒ３および第４抵抗Ｒ４が第１抵抗Ｒ１および第２抵抗Ｒ２にそれぞれ並列接続される。  
これにより、ボルテージレギュレータ１０のＣＲ時定数は、一時的にτ１からτ２まで小さくなるので、出力電圧Ｖｏｕｔは実線のように時定数τ２に従って指数関数的に急激に上昇し、Ｖｏｕｔ２＝Ｖｒｅｆ（Ｒ５＋Ｒ６）／Ｒ５に漸近する。  
ここで、Ｒ５は第１および第３抵抗Ｒ１、Ｒ３の並列抵抗、Ｒ６は第２および第４抵抗Ｒ２、Ｒ４の並列抵抗を意味している。
【００３１】
所定時間Δｔ、例えば出力電圧ＶｏｕｔがＶｏｕｔ２の９５％以上に立ち上がる時間（Δｔ〜３τ２）が経過した時刻ｔ２で、駆動回路１７のパルス信号Ｖｐが“Ｈ”レベルから“Ｌ”レベルに立ち下がり、第２および第３トランジスタＭ２、Ｍ３がオフになるので、第３抵抗Ｒ３および第４抵抗Ｒ４が第１抵抗Ｒ１および第２抵抗Ｒ２からそれぞれ切り離される。
【００３２】
これにより、ボルテージレギュレータ１０のＣＲ時定数は、τ２からもとのτ１まで大きくなるが、キャパシタＣ１は既に満充電されているので、出力電圧Ｖｏｕｔは変動することなく、そのまま維持される。
【００３３】
一方、比較例では、出力電圧Ｖｏｕｔは破線のように時定数τ１に従って指数関数的に緩やかに上昇し、Ｖｏｕｔ１＝Ｖｒｅｆ（Ｒ１＋Ｒ２）／Ｒ１に漸近する。  
時刻ｔ２より遅れて時刻ｔ３で、出力電圧ＶｏｕｔがようやくＶｏｕｔ１＝Ｖｒｅｆ（Ｒ１＋Ｒ２）／Ｒ１の９５％以上に立ち上がるが、それまでには長い時間（〜３τ１）を要している。
【００３４】
従って、本実施例においては、出力電圧Ｖｏｕｔの立ち上がりが大幅にスピードアップされ、出力電圧Ｖｏｕｔの立ち上がりの早いボルテージレギュレータ１０を得ることが可能である。
【００３５】
ここで、所定時間Δｔが経過し、第３および第４抵抗Ｒ３、Ｒ４が第１および第２抵抗Ｒ１、Ｒ２からそれぞれ切り離されたときに、分圧回路１４の出力電圧Ｖｓが変動しないように、第３抵抗Ｒ３と第４抵抗Ｒ４の比Ｒ４／Ｒ３が、第１抵抗Ｒ１と第２抵抗Ｒ２の比Ｒ２／Ｒ１に等しくなるように、第３および第４抵抗Ｒ３、Ｒ４を設定することが望ましい。
【００３６】
これにより、出力電圧Ｖｏｕｔ１＝Ｖｏｕｔ２となるので、立ち上がりが早く、且つ滑らかな立ち上がり特性を有するボルテージレギュレータ１０が得られる。
【００３７】
図３は差動増幅器１６を示す回路図である。  
図３に示すように、差動増幅器１６は、ソースが定電流源３０ａとｎ型ＭＯＳトランジスタ３０ｂ（以後、トランジスタ３０ｂという）が直列接続されたバイアス回路３０を介して接地端子１３に共通接続された一対のｎ型ＭＯＳトランジスタ３１、３２（以後、トランジスタ３１、トランジスタ３２という）と、ソースが電圧入力端子１１に共通接続されたｐ型ＭＯＳトランジスタ３３（以後、トランジスタ３３という）およびｐ型ＭＯＳトランジスタ３４（以後、トランジスタ３４という）を有するカレントミラー回路とを備えている。
【００３８】
差動増幅器１６において、トランジスタ３１のゲートが反転入力端子３５であり、トランジスタ３２のゲートが非反転入力端子３６であり、トランジスタ３１のドレインとトランジスタ３３のドレインとの接続ノードが出力端子３７であり、トランジスタ３０ｂのゲートがイネーブル端子３８である。
【００３９】
イネーブル端子３８に供給される制御信号Ｖｃｔｒｌが“Ｈ”レベルのときに、トランジスタ３０ｂがオンになり、差動増幅器１６が動作状態になる。  
イネーブル端子３８に供給される制御信号Ｖｃｔｒｌが“Ｌ”レベルのときに、トランジスタ３０ｂがオフになり、差動増幅器１６が非動作状態になる。
【００４０】
図４は駆動回路１７を示す回路図である。  
図４に示すように、駆動回路１７は制御信号Ｖｃｔｒｌの出力の立ち上がりエッジに基づいてパルスＳｐを生成するパルス生成回路４０と、パルスＳｐを遅延させた遅延パルスＶｐを生成する遅延回路４１とを具備している。
【００４１】
パルス生成回路４０は、直列接続された３つのインバータ４２、４３、４４と、制御信号Ｖｃｔｒｌと最終段のインバータ４４の出力Ｖｄとの間でＮＡＮＤ演算を行うＮＡＮＤゲート４５とを有している。
【００４２】
遅延回路４１は、電圧入力端子１１と接地端子１３との間に直列接続されたｐ型ＭＯＳトランジスタ４６、抵抗Ｒ７およびｎ型ＭＯＳトランジスタ４７と、インバータ４８、４９とキャパシタＣ２とを有している。
【００４３】
図５に示すように、制御信号Ｖｃｔｒｌが“Ｌ”レベルから“Ｈ”レベルになると、制御信号Ｖｃｔｒｌの立ち上がりエッジとインバータ４４の出力Ｖｄの立ち下がりエッジとの時間差に応じたパルスＳｐがＮＡＮＤゲート４５から出力される。このパルスＳｐは、負のパルスであり、遅延回路４１に入力される。
【００４４】
ＮＡＮＤゲート４５は、制御信号Ｖｃｔｒｌが“Ｌ”レベルから“Ｈ”レベルに遷移するときのみパルスＳＰを出力し、制御信号Ｖｃｔｒｌが“Ｈ”レベルから“Ｌ”レベルに遷移するときはＮＡＮＤゲート４５の出力は“Ｈ”レベルのままであり、パルスＳｐは出力されない。
【００４５】
遅延回路４１は、抵抗Ｒ７とコンデンサＣ２との時定数に応じてパルスＳｐを遅延させ、パルス幅Δｔの正のパルスＶｐを出力する。  
パルス幅Δｔは、遅延回路４１内の抵抗Ｒ７とコンデンサＣ２との時定数を調整することにより変えることができる。  
このパルスＶｐが出力されている間、第２および第３トランジスタＭ２、Ｍ３がオンになる。
【００４６】
図６はボルテージレギュレータ１０が、同一半導体チップ上にモノリシックに集積された半導体集積装置を示す図である。
【００４７】
図６に示すように、本実施例の半導体集積装置６０は、第１トランジスタＭ１と、分圧回路１４と、第２抵抗Ｒ２に並列接続されたキャパシタＣ１と、非反転入力端子が分圧回路１４の出力端に接続され、反転入力端子が基準電圧発生回路１５に接続され、出力端子が第１トランジスタＭ１のゲートに接続された差動増幅器１６と、第２トランジスタＭ２と直列接続され、第２トランジスタＭ２がオンのときに第１抵抗Ｒ１に並列接続される第３抵抗Ｒ３と、第３トランジスタＭ３と直列接続され、第３トランジスタＭ３がオンのときに第２抵抗Ｒ２に並列接続される第４抵抗Ｒ４と、第２および第３トランジスタＭ２、Ｍ３をオンおよびオフするための駆動回路１７と、を具備したボルテージレギュレータ１０が、が同一チップ６１上にモノリシックに集積して形成されている。
【００４８】
また、半導体チップ６１上には、電源１８、負荷１９を接続し、制御信号Ｖｃｔｒｌを供給するために必要なボンディングパッド６２ａ〜６２ｄなどが形成されている。  
第１乃至第３トランジスタＭ１〜Ｍ３、電源電圧発生回路１５、差動増幅器１６、駆動回路１７は、周知のＣＭＯＳプロセスにより形成することができる。
【００４９】
以上説明したように、本実施例のボルテージレギュレータ１０は、出力電圧Ｖｏｕｔが立ち上がるときに、分圧回路１４の第１および第２抵抗Ｒ１、Ｒ２にそれぞれ並列接続される第３および第４抵抗Ｒ３、Ｒ４を具備している。
【００５０】
その結果、ボルテージレギュレータ１０のＣＲ時定数を一時的に小さくすることができる。従って、分圧回路１４の消費電流を増大させることなく、出力電圧Ｖｏｕｔの立ち上がりの早いボルテージレギュレータ１０が得られる。
【００５１】
ここでは、電圧出力端子１２に付随する容量が、第２抵抗Ｒ２に並列接続されたキャパシタＣ１である場合について説明したが、図７に示すように、電圧出力端子１２と接地端子１３との間に外付けされ、出力電圧Ｖｏｕｔの安定化用キャパシタＣ３であってもよい。また、電圧出力端子１２に接続される配線や電気部品と接地端子１３との間の浮遊容量Ｃｓであっても同様の効果を得ることができる。
【００５２】
第１および第２スイッチング素子が、個別のｎ型ＭＯＳトランジスタＭ２、Ｍ３である場合について説明したが、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを対称に接続し、双方向導通が可能なトランスミッションゲートとしても構わない。
【００５３】
第１乃至第３トランジスタＭ１、Ｍ２、Ｍ３がＭＯＳトランジスタである場合について説明したが、バイポーラトランジスタで構成することもできる。
【実施例２】
【００５４】
本発明の実施例２に係るボルテージレギュレータについて、図８および図９を用いて説明する。図８はボルテージレギュレータの要部を示す回路図、図９はボルテージレギュレータの出力電圧の立ち上がり特性を示すタイミングチャートである。
【００５５】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。  
本実施例が実施例１と異なる点は、第３抵抗の値を小さくし、第３抵抗と第４抵抗の比を、第１抵抗と第２抵抗の比より大きくしたことにある。
【００５６】
即ち、図８に示すように、本実施例のボルテージレギュレータ７０は、第３抵抗Ｒ３より抵抗値の小さい第３抵抗Ｒ３ｓを有している。  
これにより、第３抵抗Ｒ３ｓと第４抵抗Ｒ４の比Ｒ４／Ｒ３ｓが、第１抵抗Ｒ１と第２抵抗Ｒ２の比Ｒ２／Ｒ１より大きくなる。
【００５７】
第３抵抗Ｒ３ｓが第１抵抗Ｒ１に並列接続されたとき、第３抵抗Ｒ３ｓと第１抵抗Ｒ１の並列抵抗Ｒ５ｓは第３抵抗Ｒ３と第１抵抗Ｒ１の並列抵抗Ｒ５より小さくなる。  
また、ボルテージレギュレータ７０のＣＲ時定数は、第４抵抗Ｒ４は変わらないので、ボルテージレギュレータ１０の時定数τ２と等しい。
【００５８】
図９はボルテージレギュレータ７０の出力電圧Ｖｏｕｔの立ち上がり特性を、比較例としたボルテージレギュレータ１０と対比して示すタイミングチャートで、図中の実線が本実施例の場合、破線が比較例の場合である。
【００５９】
図９に示すように、時刻ｔ１で制御信号Ｖｃｔｒｌに応じて、駆動回路１７の出力Ｖｐが立ち上がると、ボルテージレギュレータ７０の出力電圧Ｖｏｕｔは、時定数τ２に従って実線７２および一点鎖線７３のように指数関数的に上昇し、Ｖｏｕｔ２ｓ＝Ｖｒｅｆ（Ｒ５ｓ＋Ｒ６）／Ｒ５ｓに漸近する。  
並列抵抗Ｒ５ｓは並列抵抗Ｒ５より小さいので、出力電圧Ｖｏｕｔ２ｓは出力電圧Ｖｏｕｔ２よりも大きくなる。
【００６０】
出力電圧Ｖｏｕｔ２ｓが、例えば出力電圧Ｖｏｕｔ２の９５％を超える時点ｔｓで、駆動回路１７の出力Ｖｐを“Ｈ”レベルから“Ｌ”レベルに立ち下げると、第３および第４抵抗Ｒ３ｓ、Ｒ４が第１および第２抵抗Ｒ１、Ｒ２からそれぞれ切り離される。
【００６１】
第３および第４抵抗Ｒ３ｓ、Ｒ４が切り離されると、分圧回路１４の出力電圧Ｖｓが上昇するので、第１トランジスタＭ１の電流が減少し、出力電圧Ｖｏｕｔは実線７４のように一旦低下しディップを生じるが、再び時定数τ２に従って上昇し、Ｖｏｕｔ２＝Ｖｒｅｆ（Ｒ５＋Ｒ６）／Ｒ５に漸近する。
【００６２】
これにより、ボルテージレギュレータ７０の出力電圧Ｖｏｕｔの立ち上がりを、更に早めることが可能であり、負荷１９に急速に電力を供給したい場合に適している。
【００６３】
一方、比較例においては、出力電圧Ｖｏｕｔの立ち上がりを更に早めるために、時定数τ２を更に小さくすることが必要である。  
第３および第４抵抗Ｒ３、Ｒ４を共に小さくして時定数τ２を小さくすると、第３抵抗Ｒ３および第４抵抗Ｒ４での消費電流が増大する。  
また、第４抵抗Ｒのみを小さくして時定数τ２を小さくすると、漸近する出力電圧がＶｏｕｔ２より小さくなるので、不適である。
【００６４】
以上説明したように、本実施例のボルテージレギュレータ７０は、第３抵抗Ｒ３を小さくし、第３抵抗Ｒ３ｓと第４抵抗Ｒ４の比を、第１抵抗Ｒ１と第２抵抗Ｒ２の比より大きくしている。  
その結果、ボルテージレギュレータ７０の出力電圧Ｖｏｕｔの立ち上がりを、更に早めることができる利点がある。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施例１に係るボルテージギュレータを示す回路図。
【図２】本発明の実施例１に係るボルテージレギュレータの出力電圧の立ち上がり特性を比較例と対比して示すタイミングチャート。
【図３】本発明の実施例１に係るボルテージレギュレータの差動増幅器を示す回路図。
【図４】本発明の実施例１に係るボルテージレギュレータの駆動回路を示す回路図。
【図５】本発明の実施例１に係るボルテージレギュレータの駆動回路の動作を示すタイミングチャート。
【図６】本発明の実施例１に係るボルテージレギュレータが同一半導体チップ上にモノリシックに集積された半導体集積装置を示す図。
【図７】本発明の実施例１に係るボルテージレギュレータの電圧出力端子に付随する別の容量を示す回路図。
【図８】本発明の実施例２に係るボルテージレギュレータの要部を示す回路図。
【図９】本発明の実施例２に係るボルテージレギュレータの出力電圧の立ち上がり特性を比較例と対比して示すタイミングチャート。
【符号の説明】
【００６６】
１０、７０  ボルテージレギュレータ
１１  電圧入力端子
１２  電圧出力端子
１３  接地端子
１４  分圧回路
１５  基準電圧発生回路
１６  差動増幅器
１７  駆動回路
１８  電源
１９  負荷
２０  制御端子
３０  バイアス回路
３０ａ  定電流源
３０ｂ、３１、３２、４７  ｎ型ＭＯＳトランジスタ
３３、３４、４６  ｐ型ＭＯＳトランジスタ
３５  反転入力端子
３６  非反転入力端子
３７  出力端子
３８  イネーブル端子
４０  パルス生成回路
４１  遅延回路
４２、４３、４４、４５、４８、４９  インバータ
４５  ＮＡＮＤゲート
６０  半導体集積装置
６１  半導体チップ
６２ａ、６２ｂ、６２ｃ、６２ｄ  ボンディングパッド
Ｍ１  ｐ型第１ＭＯＳトランジスタ（第１トランジスタ）
Ｍ２  ｎ型第２ＭＯＳトランジスタ（第１スイッチング素子）
Ｍ３  ｎ型第３ＭＯＳトランジスタ（第２スイッチング素子）
Ｒ１  第１抵抗
Ｒ２  第２抵抗
Ｒ３、Ｒ３ｓ  第３抵抗
Ｒ４  第４抵抗
Ｒ７  抵抗
Ｃ１、Ｃ２、Ｃ３  キャパシタ
Ｃｓ  浮遊容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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