(57)【要約】【課題】ＺＳＣＣＭＯＳ回路を用いた半導体集積回路装置において、電源遮断時において、組み合わせ回路の各論理ゲート回路の出力が所望の状態になり、かつ、電源復帰時に、組み合わせ回路が電源遮断前の状態に確実に戻るようにする。【解決手段】組み合わせ回路１０は複数の論理ゲート回路１１〜１４を含み、データ保持回路２１，２２の出力を受ける。データ保持回路２１，２２は電源遮断時においてデータの保持を続行可能であり、かつ、制御信号ＮＳとして所定値が与えられたとき、所定の固定値を出力する。データ保持回路２１，２２の出力が所定の固定値のときに、“Ｌ”を出力する論理ゲート回路１１，１３は、電源端が擬似電源線ＶＤＤＶと低電位電源線ＶＳＳに接続され、“Ｈ”を出力する論理ゲート回路１２，１４は、電源端が高電位電源線ＶＤＤと擬似電源線ＶＳＳＶに接続されている。【選択図】図１
2008078892.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのデータ保持回路と、
複数の論理ゲート回路を含み、前記データ保持回路の出力を受ける組み合わせ回路と、
高電位電源線および低電位電源線と、
前記高電位電源線に第１の電力制御用トランジスタを介して接続された第１の擬似電源線と、
前記低電位電源線に第２の電力制御用トランジスタを介して接続された第２の擬似電源線とを備え、
前記組み合わせ回路の各論理ゲート回路のうち、前記データ保持回路の出力が所定の固定値のときに、“Ｌ”を出力するものは、高電位側電源端が前記第１の擬似電源線に接続されるとともに、低電位側電源端が前記低電位電源線に接続されている一方、“Ｈ”を出力するものは、高電位側電源端が前記高電位電源線に接続されるとともに、低電位側電源端が前記第２の擬似電源線に接続されており、
前記データ保持回路は、
前記第１および第２の電力制御用トランジスタをオフにする電源遮断時において、データの保持を続行可能であり、かつ、
制御信号を受け、この制御信号として所定値が与えられたとき、前記所定の固定値を出力可能に構成されている
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
前記データ保持回路は、マスターラッチ回路およびスレーブラッチ回路を有するフリップフロップ回路であり、
前記マスターラッチ回路は、電源遮断時において、データを保持し、
前記スレーブラッチ回路は、前記制御信号が前記所定値のとき、前記所定の固定値を出力する
ことを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
前記マスターラッチ回路は、
Ｄ入力を受ける第１の論理ゲート回路と、
前記第１の論理ゲート回路の出力を保持し、かつ、高電位側電源端および低電位側電源端が前記高電位電源線および前記低電位電源線とそれぞれ接続された第１のデータ保持用インバータ回路とを備え、
前記スレーブラッチ回路は、
前記マスターラッチ回路の出力を受けるとともに、前記制御信号を受け、前記制御信号が前記所定値のとき、前記所定の固定値を出力する第２の論理ゲート回路と、
前記第２の論理ゲート回路の出力を保持する第２のデータ保持用インバータ回路とを備えた
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項１において、
前記データ保持回路は、マスターラッチ回路およびラッチ出力制御回路を有するラッチ回路であり、
前記マスターラッチ回路は、電源遮断時において、データを保持し、
前記ラッチ出力制御回路は、前記制御信号が前記所定値のとき、前記所定の固定値を出力する
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
前記マスターラッチ回路は、
Ｄ入力を受ける第１の論理ゲート回路と、
前記第１の論理ゲート回路の出力を保持し、かつ、高電位側電源端および低電位側電源端が前記高電位電源線および前記低電位電源線とそれぞれ接続された第１のデータ保持用インバータ回路とを備え、
前記ラッチ出力制御回路は、
前記マスターラッチ回路の出力を受けるとともに、前記制御信号を受け、前記制御信号が前記所定値のとき、前記所定の固定値を出力する第２の論理ゲート回路を備えた
ことを特徴とする半導体集積回路装置。
【請求項６】
請求項１において、
前記第１および第２の電力制御用トランジスタは、閾値電圧の絶対値が、前記組み合わせ回路を構成するトランジスタの閾値電圧の絶対値よりも高く、
前記第１および第２の電力制御用トランジスタのゲートに印加される信号は、ハイレベルが前記高電位電源線の電圧以上であり、ローレベルが前記低電位電源線の電圧以下である
ことを特徴とする半導体集積回路装置。
【請求項７】
請求項１において、
前記第１および第２の電力制御用トランジスタは、閾値電圧の絶対値が、前記組み合わせ回路を構成するトランジスタの閾値電圧の絶対値以下、または、ディプレッション型であり、
前記第１および第２の電力制御用トランジスタのゲートに印加される信号は、ハイレベルが前記高電位電源線の電圧以上であり、ローレベルが前記低電位電源線の電圧以下である
ことを特徴とする半導体集積回路装置。
【請求項８】
請求項１において、
前記第１および第２の電力制御用トランジスタは、ＳＯＩ(Silicon on Insulator)構造のシリコン基板上に形成されている
ことを特徴とする半導体集積回路装置。
【請求項９】
請求項１において、
前記データ保持回路および前記組み合わせ回路を構成する各トランジスタは、ＳＯＩ構造のシリコン基板上に形成されている
ことを特徴とする半導体集積回路装置。
【請求項１０】
請求項１に記載の半導体集積回路装置と、
前記半導体集積回路装置に電源を供給する電源装置とを備えた
ことを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路において、電力制御を行い、低消費電力化を実現する技術に関する。
【背景技術】
【０００２】
従来、半導体集積回路の低消費電力化を実現する方法として、ジグザグスーパーカットオフＣＭＯＳ回路（Zigzag Super Cut-off CMOS（ＺＳＣＣＭＯＳ））やジグザグブーステッドゲートＭＯＳ（Zigzag Boosted Gate MOS（ＺＢＧＭＯＳ））を用いる方法が知られている。
【０００３】
図８はＺＳＣＣＭＯＳ回路の回路構成を示す。図８に示すように、ＺＳＣＣＭＯＳ回路では、電源遮断の対象となる組み合わせ回路５０において、電源遮断直前に“Ｌ”出力である論理ゲート回路については、高電位側電源端が、電力制御用トランジスタＭＰを介して高電位電源線ＶＤＤに接続された疑似電源線ＶＤＤＶと接続されており、低電位側電源端が、低電位電源線ＶＳＳと接続されている。また、電源遮断直前に“Ｈ”出力である論理ゲート回路については、高電位側電源端が、高電位電源線ＶＤＤと接続されており、低電位側電源端が、電力制御用トランジスタＭＮを介して低電位電源線ＶＳＳに接続された別の疑似電源線ＶＳＳＶと接続されている。
【０００４】
この回路構成により、電力制御用トランジスタのゲート・ドレイン電圧を低く保つことができ、かつ、電源復帰時の組み合わせ回路５０の状態を早く確定することができる（非特許文献１参照）。
【非特許文献１】Kyeong-sik Min他、“Zigzag Super Cut-off CMOS (ZSCCMOS) Block Activation with Self-Adaptive Voltage Level Controller: An Alternative to Clock-Gating Scheme in Leakage Dominant Era”，2003 IEEE International Solid-State Circuits Conference, session 22, TD: Embedded Technologies, Paper 22.8
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の低消費電力回路技術には、以下のような問題がある。
【０００６】
図８のような回路構成を実現するためには、電力制御用トランジスタをオフにする電源遮断直前において、組み合わせ回路５０の各論理ゲートの出力が、“Ｈ”か“Ｌ”か確定している必要がある。このため、非特許文献１では、組み合わせ回路５０に出力を与えるフリップフロップ回路として、図９のような回路構成が示されている。図９の回路構成では、外部から非同期のリセット信号またはセット信号を入力し、フリップフロップ回路の出力を強制的に“Ｌ”または“Ｈ”に固定することが可能になっている。しかしながら、図９の回路構成では、電力制御用トランジスタをオフにする電源遮断直前に、フリップフロップ回路は初期状態に設定されてしまう。このため、フリップフロップ回路は、保持していたデータを保持し続けることができず、したがって、電源が復帰したとき、組み合わせ回路５０の状態は電源遮断前の状態に戻らず、常に初期設定されてしまう。
【０００７】
また、非特許文献１では、図１０のような回路構成も示されている。図１０の回路構成では、フリップフロップ回路のＱ出力側（スレーブラッチ回路側）において、データを保持するように構成されている。すなわち、クロックド・インバータＧ１０２とインバータＧ１０３は、高閾値電圧のＭＯＳトランジスタによって構成され、各電源端が高電位電源線ＶＤＤと低電位電源線ＶＳＳに接続されているため、電力制御用トランジスタがオフになってもデータを保持することができる。また、クロックド・インバータＧ１０１は、各電源端と電源間に電力制御用トランジスタが挿入されており、電力制御用トランジスタがオフになるとマスターラッチ回路の出力を遮断する働きをする。
【０００８】
ところが、図１０の構成では、Ｑ出力データを保持するため、フリップフロップ回路の出力は“Ｈ”にも“Ｌ”にもなり得る。すなわち、電源遮断時において、フリップフロップ回路の出力が“Ｈ”か“Ｌ”か確定しないことになる。したがって、組み合わせ回路５０の各論理ゲート回路の出力を一義的に確定させることができなくなり、回路設計時において、各論理ゲート回路の電源端を、電源線に接続するのか擬似電源線に接続するのかを決定することができない、という重大な問題が発生する。
【０００９】
本発明は、かかる点に鑑みてなされたものであり、ＺＳＣＣＭＯＳ回路を用いた半導体集積回路装置において、電源遮断時において、組み合わせ回路の各論理ゲート回路の出力が所望の状態になり、かつ、電源復帰時に、組み合わせ回路が電源遮断前の状態に確実に戻るようにすることを目的とする。
【課題を解決するための手段】
【００１０】
本発明では、半導体集積回路装置として、少なくとも１つのデータ保持回路と、複数の論理ゲート回路を含み、前記データ保持回路の出力を受ける組み合わせ回路と、高電位電源線および低電位電源線と、前記高電位電源線に第１の電力制御用トランジスタを介して接続された第１の擬似電源線と、前記低電位電源線に第２の電力制御用トランジスタを介して接続された第２の擬似電源線とを備え、前記組み合わせ回路の各論理ゲート回路のうち、前記データ保持回路の出力が所定の固定値のときに、“Ｌ”を出力するものは、高電位側電源端が前記第１の擬似電源線に接続されるとともに、低電位側電源端が前記低電位電源線に接続されている一方、“Ｈ”を出力するものは、高電位側電源端が前記高電位電源線に接続されるとともに、低電位側電源端が前記第２の擬似電源線に接続されており、前記データ保持回路は、前記第１および第２の電力制御用トランジスタをオフにする電源遮断時において、データの保持を続行可能であり、かつ、制御信号を受け、この制御信号として所定値が与えられたとき、前記所定の固定値を出力可能に構成されているものである。
【００１１】
本発明によると、データ保持回路は、電源遮断時においてデータの保持を続行可能であるため、電源が復帰したとき、電源遮断前に保持していたデータを出力することができる。このため、データ保持回路の出力を受ける組み合わせ回路は、電源復帰時に、確実にかつ短時間で、電源遮断前の状態に戻ることになる。また、データ保持回路は、制御信号として所定値が与えられたとき、所定の固定値を出力可能であるため、電源遮断前に制御信号として所定値が与えられると、所定の固定値を出力する。このため、データ保持回路の出力を受ける組み合わせ回路は、電源遮断前に所定の固定値を受けることになり、したがって、高電位側電源端が第１の擬似電源線に接続されるとともに、低電位側電源端が低電位電源線に接続された論理ゲート回路は、“Ｌ”を出力し、高電位側電源端が高電位電源線に接続されるとともに、低電位側電源端が第２の擬似電源線に接続された論理ゲート回路は、“Ｈ”を出力する。すなわち、各論理ゲート回路の出力が回路設計時に想定した所望の状態になる。
【００１２】
また、前記本発明に係る半導体集積回路装置において、前記データ保持回路は、マスターラッチ回路およびスレーブラッチ回路を有するフリップフロップ回路であり、前記マスターラッチ回路は、電源遮断時において、データを保持し、前記スレーブラッチ回路は、前記制御信号が前記所定値のとき、前記所定の固定値を出力するものとするのが好ましい。
【００１３】
さらに、前記マスターラッチ回路は、Ｄ入力を受ける第１の論理ゲート回路と、前記第１の論理ゲート回路の出力を保持し、かつ、高電位側電源端および低電位側電源端が前記高電位電源線および前記低電位電源線とそれぞれ接続された第１のデータ保持用インバータ回路とを備え、前記スレーブラッチ回路は、前記マスターラッチ回路の出力を受けるとともに、前記制御信号を受け、前記制御信号が前記所定値のとき、前記所定の固定値を出力する第２の論理ゲート回路と、前記第２の論理ゲート回路の出力を保持する第２のデータ保持用インバータ回路とを備えたものとするのが好ましい。
【００１４】
また、前記本発明に係る半導体集積回路装置において、前記データ保持回路は、マスターラッチ回路およびラッチ出力制御回路を有するラッチ回路であり、前記マスターラッチ回路は、電源遮断時において、データを保持し、前記ラッチ出力制御回路は、前記制御信号が前記所定値のとき、前記所定の固定値を出力するのが好ましい。
【００１５】
さらに、前記マスターラッチ回路は、Ｄ入力を受ける第１の論理ゲート回路と、前記第１の論理ゲート回路の出力を保持し、かつ、高電位側電源端および低電位側電源端が前記高電位電源線および前記低電位電源線とそれぞれ接続された第１のデータ保持用インバータ回路とを備え、前記ラッチ出力制御回路は、前記マスターラッチ回路の出力を受けるとともに、前記制御信号を受け、前記制御信号が前記所定値のとき、前記所定の固定値を出力する第２の論理ゲート回路を備えたものとするのが好ましい。
【００１６】
また、前記本発明に係る半導体集積回路装置において、前記第１および第２の電力制御用トランジスタは、閾値電圧の絶対値が、前記組み合わせ回路を構成するトランジスタの閾値電圧の絶対値よりも高く、前記第１および第２の電力制御用トランジスタのゲートに印加される信号は、ハイレベルが前記高電位電源線の電圧以上であり、ローレベルが前記低電位電源線の電圧以下であるのが好ましい。
【００１７】
また、前記本発明に係る半導体集積回路装置において、前記第１および第２の電力制御用トランジスタは、閾値電圧の絶対値が、前記組み合わせ回路を構成するトランジスタの閾値電圧の絶対値以下、または、ディプレッション型であり、前記第１および第２の電力制御用トランジスタのゲートに印加される信号は、ハイレベルが前記高電位電源線の電圧以上であり、ローレベルが前記低電位電源線の電圧以下であるのが好ましい。
【００１８】
また、前記本発明に係る半導体集積回路装置において、前記第１および第２の電力制御用トランジスタは、ＳＯＩ(Silicon on Insulator)構造のシリコン基板上に形成されているのが好ましい。
【００１９】
また、前記本発明に係る半導体集積回路装置において、前記データ保持回路および前記組み合わせ回路を構成する各トランジスタは、ＳＯＩ構造のシリコン基板上に形成されているのが好ましい。
【００２０】
また、本発明は、電子装置として、前記本発明に係る半導体集積回路装置と、前記半導体集積回路装置に電源を供給する電源装置とを備えたものである。
【発明の効果】
【００２１】
本発明によると、電源遮断時において、データ保持回路のデータが保持されるとともに、データ保持回路から所定の固定値が出力されるので、組み合わせ回路の各論理ゲートの出力が所望の状態になるとともに、電源復帰時に、組み合わせ回路の状態を、確実にかつ短時間で、電源遮断前の状態に戻すことができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について、図面を参照して説明する。なお、以下の説明では、回路を構成するトランジスタとして、ＭＩＳ（Metal Insulated Semiconductor）トランジスタの代表例であるＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いるものとする。
【００２３】
（実施の形態１）
図１は本発明の実施の形態１に係る半導体集積回路装置の回路構成を示す図である。図１ではＺＳＣＣＭＯＳ回路またはＺＢＧＭＯＳ回路が実現されている。
【００２４】
図１において、高電位電源線ＶＤＤおよび低電位電源線ＶＳＳと、高電位電源線ＶＤＤに第１の電力制御用トランジスタＭＰを介して接続された第１の擬似電源線ＶＤＤＶと、低電位電源線ＶＳＳに第２の電力制御用トランジスタＭＮを介して接続された第２の擬似電源線ＶＳＳＶとが設けられている。なお、符号ＶＤＤ，ＶＳＳは、電源線自体と、その電源線に供給される電源電圧との両方を表すものとする。
【００２５】
組み合わせ回路１０は、複数の論理ゲート回路１１，１２，１３，１４を備えている。そして、組み合わせ回路１０は、データ保持回路としてのフリップフロップ回路２１，２２の出力を受けるとともに、フリップフロップ回路２３に出力を与える。
【００２６】
フリップフロップ回路２１の出力が所定の固定値としての“Ｈ”であり、かつ、フリップフロップ回路２２の出力が所定の固定値としての“Ｈ”であるとき、組み合わせ回路１０の各論理ゲート回路のうち、論理ゲート回路１１，１３は“Ｌ”を出力し、論理ゲート回路１２，１４は“Ｈ”を出力する。“Ｌ”を出力する論理ゲート回路１１，１３は、高電位側電源端が第１の擬似電源線ＶＤＤＶに接続されるとともに、低電位側電源端が低電位電源線ＶＳＳに接続されている。一方、“Ｈ”を出力する論理ゲート回路１２，１４は、高電位側電源端が高電位電源線ＶＤＤに接続されるとともに、低電位側電源端が第２の擬似電源線ＶＳＳＶに接続されている。
【００２７】
レベル変換回路３１は、第１および第２の電力制御用トランジスタＭＰ，ＭＮのゲートにそれぞれ信号ＶＧＰ，ＶＧＮを供給し、そのオンオフを制御する。第１および第２の電力制御用トランジスタＭＰ，ＭＮがオフになるとき、組み合わせ回路１０およびフリップフロップ回路２１，２２，２３の電源が遮断される。
【００２８】
ここで、レベル変換回路３１には、電源電圧としてＶＤＤとＶＳＳに加え、ＶＧＨとＶＧＬを印加する。そして、ＶＧＨは高電位電源電圧ＶＤＤ以上であり、ＶＧＬは低電位電源電圧ＶＳＳ以下である。すなわち、次の関係が成り立つ。
【００２９】
ＶＧＨ≧ＶＤＤ    ＶＧＬ≦ＶＳＳ
また、第１および第２の電力制御用トランジスタＭＰ，ＭＮの閾値電圧の絶対値を、組み合わせ回路１０を構成するトランジスタの閾値電圧の絶対値よりも高くした場合は、信号ＶＧＮにローレベルとしてＶＳＳ、ハイレベルとしてＶＧＨを印加し、信号ＶＧＰにハイレベルとしてＶＤＤ、ローレベルとしてＶＧＬを印加する。信号ＶＧＮのハイレベルＶＧＨをＶＤＤ以上、信号ＶＧＰのローレベルＶＧＬをＶＳＳ以下とすることにより、第１および第２の電力制御用トランジスタＭＰ，ＭＮのオン抵抗を下げることができる。
【００３０】
あるいは、第１および第２の電力制御用トランジスタＭＰ，ＭＮの閾値電圧の絶対値を、組み合わせ回路１０を構成するトランジスタの閾値電圧の絶対値以下、または、ディプレッション型とした場合は、信号ＶＧＮにローレベルとしてＶＧＬ、ハイレベルとしてＶＤＤを印加し、信号ＶＧＰにハイレベルとしてＶＧＨ、ローレベルとしてＶＳＳを印加する。信号ＶＧＮのローレベルＶＧＬをＶＳＳ以下、信号ＶＧＰのハイレベルＶＧＨをＶＤＤ以上とすることにより、第１および第２の電力制御用トランジスタＭＰ，ＭＮのオフリークを減少させることができる。さらに、第１および第２の電力制御用トランジスタＭＰ，ＭＮのゲート耐圧がもてば、信号ＶＧＮのハイレベルをＶＧＨとし、信号ＶＧＰのローレベルをＶＧＬとすることにより、第１および第２の電力制御用トランジスタＭＰ，ＭＮのオン抵抗を下げることができる。
【００３１】
そして、フリップフロップ回路２１，２２は、第１および第２の電力制御用トランジスタＭＰ，ＭＮがオフになる電源遮断時において、データの保持を続行可能に構成されている。また、制御信号ＮＳを受け、制御信号ＮＳとして所定値（ここでは“Ｌ”）が与えられたとき、所定の固定値として“Ｈ”を出力可能に構成されている。フリップフロップ回路２３も同様に構成されている。制御回路３２は、制御信号ＮＳを各フリップフロップ回路２１，２２，２３に供給する。
【００３２】
図２は本実施形態に係るフリップフロップ回路の構成の一例を示す回路図である。図２の構成では、フリップフロップ回路はマスターラッチ回路２００およびスレーブラッチ回路２１０を備えている。マスターラッチ回路２００は、電源遮断時において、データを保持し、スレーブラッチ回路２１０は、制御信号ＮＳが“Ｌ”のとき、“Ｈ”を出力する。
【００３３】
図２において、マスターラッチ回路２００は、Ｄ入力を受ける第１の論理ゲート回路２０１と、第１の論理ゲート回路２０１の出力を保持する第１のデータ保持用インバータ回路２０２とを備えている。第１の論理ゲート回路２０１は、クロックド・インバータＧ１によって構成されている。クロックド・インバータＧ１の高電位側電源端および低電位側電源端は、第１および第２の擬似電源線ＶＤＤＶ，ＶＳＳＶとそれぞれ接続されている。第１のデータ保持用インバータ回路２０２は、クロックド・インバータＧ２およびインバータＧ３によって構成されている。クロックド・インバータＧ２およびインバータＧ３は、高閾値電圧を有するＭＯＳトランジスタによって構成されている。また、クロックド・インバータＧ２およびインバータＧ３はそれぞれ、高電位側電源端および低電位側電源端が、高電位電源線ＶＤＤおよび低電位電源線ＶＳＳとそれぞれ接続されている。これにより、第１のデータ保持用インバータ回路２０２は、電源遮断時においても、データ保持が可能になっている。
【００３４】
スレーブラッチ回路２１０は、マスターラッチ回路２００の出力を受ける第２の論理ゲート回路２１１と、第２の論理ゲート回路２１１の出力を保持する第２のデータ保持用インバータ回路２１２とを備えている。第２の論理ゲート回路２１１は、制御信号ＮＳを一方の入力とするクロックドＮＡＮＤ回路Ｇ４によって構成されている。すなわち、第２の論理ゲート回路２１１は、制御信号ＮＳによって制御されるセット機能を有しており、制御信号ＮＳが“Ｌ”のとき、“Ｈ”を出力する。また、クロックドＮＡＮＤ回路Ｇ４の低電位側電源端は第２の擬似電源線ＶＳＳＶに接続されている。第２のデータ保持用インバータ回路２１２は、クロックド・インバータＧ５およびインバータＧ６によって構成されている。クロックド・インバータＧ５は、高電位側電源端が高電位電源線ＶＤＤと接続されるとともに、低電位側電源端が第２の擬似電源線ＶＳＳＶと接続されている。インバータＧ６は、高電位側電源端が第１の擬似電源線ＶＤＤＶと接続されるとともに、低電位側電源端が低電位電源線ＶＳＳと接続されている。
【００３５】
図３はクロックド・インバータの具体的な回路構成の例を示した図である。
【００３６】
以下、上述のように構成された半導体集積回路装置の動作について説明する。
【００３７】
電源遮断時には、レベル変換回路３１が、信号ＣＴＬに従って、ゲート電圧ＶＧＰ，ＶＧＮによって第１および第２の電力制御用トランジスタＭＰ，ＭＮをオフにする。また、第１および第２の電力制御用ＭＯＳトランジスタＭＰ，ＭＮをオフにする直前に、クロック信号ＣＬＫは“Ｌ”に設定される。このとき、Ｄ入力は“Ｈ”か“Ｌ”かは一義的には決まらない。またこのとき、制御回路３２は制御信号ＮＳを“Ｌ”に設定する。
【００３８】
クロック信号ＣＬＫが“Ｌ”になると、マスターラッチ回路２００において、第１の論理ゲート回路２０１を構成するクロックド・インバータ回路Ｇ１は、出力がＨｉ−Ｚ（ハイインピーダンス）状態になる。また、第１のデータ保持用インバータ回路２０２を構成するクロックド・インバータＧ２およびインバータＧ３は、電源端が高電位電源線ＶＤＤおよび低電位電源線ＶＳＳに直接接続されており、常に電源が供給された状態となっている。このため、マスターラッチ回路２００はデータ保持を続行することができる。また、クロックド・インバータＧ２およびインバータＧ３を構成するトランジスタは、閾値電圧が十分高いので、電源リークは特に問題にならない。
【００３９】
また、第１および第２の電力制御用トランジスタＭＰ，ＭＮをオフにする直前に、制御回路３２は制御信号ＮＳを“Ｌ”に設定する。これにより、スレーブラッチ回路２１０において、第２の論理ゲート回路２１１を構成するクロックド・ＮＡＮＤ回路Ｇ４は、一方の入力である制御信号ＮＳが“Ｌ”になったため、“Ｈ”を出力する。また、第２のデータ保持用インバータ回路２１２を構成するクロックド・インバータＧ５の出力はＨｉ−Ｚ状態になる。このため、スレーブラッチ回路２１０は、Ｑ出力として“Ｈ”を出力することができる。
【００４０】
電源遮断時において、フリップフロップ回路２１，２２から“Ｈ”が出力されることにより、組み合わせ回路１０において、論理ゲート回路１１，１３の出力は“Ｌ”になり、論理ゲート回路１２，１４の出力は“Ｈ”になる。したがって、論理ゲート回路１１，１３については、高電位側電源端を第１の擬似電源線ＶＤＤＶに、低電位側電源端を低電位電源線ＶＳＳに接続し、論理ゲート回路１２，１４については、高電位側電源端を高電位電源線ＶＤＤに、低電位側電源端を第２の擬似電源線ＶＳＳＶに接続すればよいことが、回路設計上決定される。
【００４１】
一方、電源を復帰させる際には、レベル変換回路３１が、信号ＣＴＬに従って、ゲート電圧ＶＧＰ，ＶＧＮによって第１および第２の電力制御用トランジスタＭＰ，ＭＮをオンにする。またこのとき、制御回路３２は制御信号ＮＳを“Ｈ”に設定する。フリップフロップ回路２１，２２では、電源遮断中もデータ保持が続行されているため、電源を復帰させた際に、フリップフロップ回路２１，２２からは保持データに対応するデータがＱ出力として出力される。このため、組み合わせ回路１０の内部状態は、短時間で、電源遮断直前の状態に復帰する。
【００４２】
このように本実施形態によると、フリップフロップ回路２１，２２は、電源遮断時においてデータの保持を続行可能であるため、電源が復帰したとき、電源遮断前に保持していたデータを出力することができる。このため、組み合わせ回路１０は、電源復帰時に、確実にかつ短時間で、電源遮断前の状態に戻ることになる。また、フリップフロップ回路２１，２２は、電源遮断前に制御信号ＮＳとして所定値“Ｌ”が与えられると、所定の固定値として“Ｈ”を出力する。このため、組み合わせ回路１０は、電源遮断前に“Ｈ”を受けることになり、したがって、論理ゲート回路１１，１３は“Ｌ”を出力し、論理ゲート回路１２，１４は“Ｈ”を出力する。すなわち、各論理ゲート回路１１〜１４の出力が、回路設計時に想定した所望の状態になる。すなわち、電源遮断時において、組み合わせ回路１０の各論理ゲート１１〜１４の出力を所望の状態にできるとともに、電源復帰時に、組み合わせ回路１０の状態を、確実にかつ短時間で、電源遮断前の状態に戻すことができる。
【００４３】
（実施の形態２）
本発明の実施の形態２では、図１の組み合わせ回路１０に対して出力を与えるデータ保持回路としてのフリップフロップ回路の構成が、実施の形態１と異なっている。
【００４４】
上述の実施の形態１では、図１の組み合わせ回路１０に対して出力を与えるフリップフロップ回路２１，２２が、電源遮断時において、所定の固定値として“Ｈ”を出力するように構成されていた。ただし、組み合わせ回路１０に対して出力を与えるフリップフロップ回路は、所定の固定値として“Ｌ”を出力するように構成されていてもよい。この場合も、フリップフロップ回路の出力が“Ｌ”のときに、“Ｌ”を出力する論理ゲート回路が、高電位側電源端が第１の擬似電源線ＶＤＤＶに接続されるとともに、低電位側電源端が低電位電源線ＶＳＳに接続されており、一方、“Ｈ”を出力する論理ゲート回路が、高電位側電源端が高電位電源線ＶＤＤに接続されるとともに、低電位側電源端が第２の擬似電源線ＶＳＳＶに接続されていればよい。
【００４５】
すなわち、本実施形態では、データ保持回路としてのフリップフロップ回路は、電源遮断時において、データの保持を続行可能に構成されている点は、実施の形態１と同様であるが、制御信号を受け、制御信号として所定値が与えられたとき、所定の固定値として“Ｌ”を出力するように構成されている点が、実施の形態１とは異なる。
【００４６】
図４は本実施形態に係るフリップフロップ回路の構成の一例を示す回路図である。図４の構成では、フリップフロップ回路はマスターラッチ回路２００およびスレーブラッチ回路２２０を備えている。マスターラッチ回路２００は図２に示す構成と同様であり、電源遮断時において、データを保持する。スレーブラッチ回路２２０は、制御信号Ｒを受け、制御信号Ｒが“Ｈ”のとき、“Ｌ”を出力する。
【００４７】
スレーブラッチ回路２２０は、マスターラッチ回路２００の出力を受ける第２の論理ゲート回路２２１と、第２の論理ゲート回路２２１の出力を保持する第２のデータ保持用インバータ回路２２２とを備えている。第２の論理ゲート回路２２１は、制御信号Ｒを一方の入力とするクロックドＮＯＲ回路Ｇ１４によって構成されている。すなわち、第２の論理ゲート回路２２１は、制御信号Ｒによって制御されるリセット機能を有しており、制御信号Ｒが“Ｈ”のとき、“Ｌ”を出力する。また、クロックドＮＯＲ回路Ｇ１４の高電位側電源端は第１の擬似電源線ＶＤＤＶに接続されている。第２のデータ保持用インバータ回路２２２は、クロックド・インバータＧ１５およびインバータＧ１６によって構成されている。クロックド・インバータＧ１５は、高電位側電源端が第１の擬似電源線ＶＤＤＶと接続されるとともに、低電位側電源端が低電位電源線ＶＳＳと接続されている。インバータＧ１６は、高電位側電源端が高電位電源線ＶＤＤと接続されるとともに、低電位側電源端が第２の擬似電源線ＶＳＳＶと接続されている。
【００４８】
本実施形態に係る半導体集積回路装置の動作は、実施の形態１とほぼ同様である。ただし、第１および第２の電力制御用トランジスタＭＰ，ＭＮをオフにする直前に、制御回路（図示せず）が制御信号Ｒを“Ｈ”に設定する。これにより、スレーブラッチ回路２２０において、第２の論理ゲート回路２２１を構成するクロックドＮＯＲ回路Ｇ１４は、一方の入力である制御信号Ｒが“Ｈ”になったため、“Ｌ”を出力する。また、第２のデータ保持用インバータ回路２２２を構成するクロックド・インバータＧ１５の出力はＨｉ−Ｚ状態になる。このため、スレーブラッチ回路２２０は、Ｑ出力として“Ｌ”を出力することができる。
【００４９】
本実施形態においても実施の形態１と同様の作用効果を得ることができる。すなわち、本実施形態に係るフリップフロップ回路は、電源遮断時においてデータの保持を続行可能であるため、電源が復帰したとき、電源遮断前に保持していたデータを出力することができる。このため、フリップフロップ回路の出力を受ける組み合わせ回路は、電源復帰時に、確実にかつ短時間で、電源遮断前の状態に戻ることになる。また、フリップフロップ回路は、電源遮断前に制御信号Ｒとして所定値“Ｈ”が与えられると、所定の固定値として“Ｌ”を出力する。このため、組み合わせ回路の各論理ゲート回路の出力が、回路設計時に想定した所望の状態になる。すなわち、電源遮断時において、組み合わせ回路の各論理ゲートの出力を所望の状態にできるとともに、電源復帰時に、組み合わせ回路の状態を、確実にかつ短時間で、電源遮断前の状態に戻すことができる。
【００５０】
（実施の形態３）
本発明の実施の形態３では、図１の組み合わせ回路１０に対して出力を与えるデータ保持回路として、フリップフロップ回路に代えてラッチ回路が設けられているものとする。
【００５１】
上述の実施の形態１，２では、フリップフロップ回路の出力が組み合わせ回路１０に対して与えられるものとしていた。ただし、組み合わせ回路１０に対して出力を与えるデータ保持回路は、フリップフロップ回路に限られるものではなく、例えば、ここで説明するラッチ回路であってもよい。
【００５２】
本実施形態では、データ保持回路としてのラッチ回路は、電源遮断時において、データの保持を続行可能に構成されており、かつ、制御信号を受け、制御信号として所定値が与えられたとき、所定の固定値を出力するように構成されている。ここでは、所定の固定値として“Ｈ”を出力するものとする。
【００５３】
図５は本実施形態に係るラッチ回路の構成の一例を示す回路図である。図５の構成では、ラッチ回路はマスターラッチ回路２００およびラッチ出力制御回路２３０を備えている。マスターラッチ回路２００は図２に示す構成と同様であり、電源遮断時において、データを保持する。ラッチ出力制御回路２３０は、制御信号ＮＳを受け、制御信号ＮＳが“Ｌ”のとき、“Ｈ”を出力する。
【００５４】
ラッチ出力制御回路２３０は、マスターラッチ回路２００の出力を受ける第２の論理ゲート回路２３１を備えている。第２の論理ゲート回路２３１は、制御信号ＮＳを一方の入力とするＮＡＮＤ回路Ｇ２４によって構成されている。すなわち、第２の論理ゲート回路２３１は、制御信号ＮＳが“Ｌ”のとき、“Ｈ”を出力する。
【００５５】
本実施形態では、第１および第２の電力制御用トランジスタＭＰ，ＭＮをオフにする直前に、制御回路（図示せず）が制御信号ＮＳを“Ｌ”に設定する。これにより、ラッチ出力制御回路２３０において、第２の論理ゲート回路２３１を構成するＮＡＮＤ回路Ｇ２４は、一方の入力である制御信号ＮＳが“Ｌ”になったため、“Ｈ”を出力する。このため、ラッチ出力制御回路２３０は、Ｑ出力として“Ｈ”を出力することができる。
【００５６】
本実施形態においても実施の形態１と同様の作用効果を得ることができる。すなわち、本実施形態に係るラッチ回路は、電源遮断時においてデータの保持を続行可能であるため、電源が復帰したとき、電源遮断前に保持していたデータを出力することができる。このため、ラッチ回路の出力を受ける組み合わせ回路は、電源復帰時に、確実にかつ短時間で、電源遮断前の状態に戻ることになる。また、ラッチ回路は、電源遮断前に制御信号ＮＳとして所定値“Ｌ”が与えられると、所定の固定値として“Ｈ”を出力する。このため、組み合わせ回路の各論理ゲート回路の出力が、回路設計時に想定した所望の状態になる。すなわち、電源遮断時において、組み合わせ回路の各論理ゲートの出力を所望の状態にできるとともに、電源復帰時に、組み合わせ回路の状態を、確実にかつ短時間で、電源遮断前の状態に戻すことができる。
【００５７】
（実施の形態４）
本発明の実施の形態４では、図１の組み合わせ回路１０に対して出力を与えるデータ保持回路としてのラッチ回路の構成が、実施の形態３と異なっている。
【００５８】
すなわち、本実施形態では、データ保持回路としてのラッチ回路は、電源遮断時において、データの保持を続行可能に構成されている点は、実施の形態３と同様であるが、制御信号を受け、制御信号として所定値が与えられたとき、所定の固定値として“Ｌ”を出力するように構成されている点が、実施の形態３と異なる。
【００５９】
図６は本実施形態に係るラッチ回路の構成の一例を示す回路図である。図６の構成では、ラッチ回路はマスターラッチ回路２００およびラッチ出力制御回路２４０を備えている。マスターラッチ回路２００は図２に示す構成と同様であり、電源遮断時において、データを保持する。ラッチ出力制御回路２４０は、制御信号Ｒを受け、制御信号Ｒが“Ｈ”のとき、“Ｌ”を出力する。
【００６０】
ラッチ出力制御回路２４０は、マスターラッチ回路２００の出力を受ける第２の論理ゲート回路２４１を備えている。第２の論理ゲート回路２４１は、制御信号Ｒを一方の入力とするＮＯＲ回路Ｇ３４によって構成されている。すなわち、第２の論理ゲート回路２４１は、制御信号Ｒが“Ｈ”のとき、“Ｌ”を出力する。
【００６１】
本実施形態では、第１および第２の電力制御用トランジスタＭＰ，ＭＮをオフにする直前に、制御回路（図示せず）が制御信号Ｒを“Ｈ”に設定する。これにより、ラッチ出力制御回路２４０において、第２の論理ゲート回路２４１を構成するＮＯＲ回路Ｇ３４は、一方の入力である制御信号Ｒが“Ｈ”になったため、“Ｌ”を出力する。このため、ラッチ出力制御回路２４０は、Ｑ出力として“Ｌ”を出力することができる。
【００６２】
本実施形態においても実施の形態１と同様の作用効果を得ることができる。すなわち、本実施形態に係るラッチ回路は、電源遮断時においてデータの保持を続行可能であるため、電源が復帰したとき、電源遮断前に保持していたデータを出力することができる。このため、ラッチ回路の出力を受ける組み合わせ回路は、電源復帰時に、確実にかつ短時間で、電源遮断前の状態に戻ることになる。また、ラッチ回路は、電源遮断前に制御信号Ｒとして所定値“Ｈ”が与えられると、所定の固定値として“Ｌ”を出力する。このため、組み合わせ回路の各論理ゲート回路の出力が、回路設計時に想定した所望の状態になる。すなわち、電源遮断時において、組み合わせ回路の各論理ゲートの出力を所望の状態にできるとともに、電源復帰時に、組み合わせ回路の状態を、確実にかつ短時間で、電源遮断前の状態に戻すことができる。
【００６３】
（実施の形態５）
図７は本発明の実施の形態５に係る電子装置の構成を示すブロック図である。図７において、電子装置は、半導体集積回路装置１と、この半導体集積回路装置１に電源を供給する電源装置２とを備えている。半導体集積回路装置１として、上述の各実施の形態１〜４で詳述した半導体集積回路装置のいずれかを適用することができる。この電子装置としては、具体的には、携帯電話、ＤＶＤデコーダ等が想定される。
【００６４】
電源装置２は、電池やＡＣ−ＤＣ変換器などの電力供給源３と、電力供給源３が発生する電源電圧を入力する電源入力端子４ａ，４ｂと、電源電圧をオン・オフする電源スイッチ５と、電力供給源３の電源電圧を受けて、半導体集積回路装置１が必要とする電圧を生成し供給する電圧制御装置６とを備えている。
【００６５】
電力供給源３として電池を用いた電子装置は、使用時間の長いポータブル機器として非常に有効である。また、電力供給源３としてＡＣ−ＤＣ変換器を用いた電子装置でも、省電力化の効果が十分期待できる。
【００６６】
なお、以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。
【００６７】
また、本実施の形態では半導体集積回路装置という名称を用いたが、これは説明の便宜上であり、もちろん、半導体集積回路、論理回路等であってもよい。
【００６８】
さらに、上導体集積回路装置を構成する各回路部、例えばレベル変換回路等の種類、数及び接続方法などは、上述した実施の形態に限られない。また、データ保持回路の個数や回路構成についても、上述した実施の形態に限られない。
【００６９】
上記各実施の形態は、基板が電気的に分離された複数の回路ブロック毎に、実現してもよい。
【００７０】
さらに、通常のシリコン基板上に構成されたＭＯＳトランジスタだけでなく、ＳＯＩ（Silicon On Insulator）構造のＭＯＳトランジスタによって構成された半導体集積回路に対しても、実施することができる。
【００７１】
例えば、第１および第２の電源制御用トランジスタＭＰ，ＭＮを、ＳＯＩ構造のシリコン基板上に形成してもよい。これにより、ラッチアップを起こさないという利点が得られる。また、データ保持回路および組み合わせ回路を構成する各トランジスタが、ＳＯＩ構造のシリコン基板上に形成されていてもかまわない。
【産業上の利用可能性】
【００７２】
本発明は、半導体集積回路の低消費電力化に加え、高性能化を同時に実現する手段として非常に有効である。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施の形態１に係る半導体集積回路装置の構成を示す回路図である。
【図２】本発明の実施の形態１に係るフリップフロップ回路の構成を示す回路図である。
【図３】クロックド・インバータ回路の構成を示す回路図である。
【図４】本発明の実施の形態２に係るフリップフロップ回路の構成を示す回路図である。
【図５】本発明の実施の形態３に係るラッチ回路の構成を示す回路図である。
【図６】本発明の実施の形態４に係るラッチ回路の構成を示す回路図である。
【図７】本発明の実施の形態５に係る電子装置の構成を示すブロック図である。
【図８】ＺＳＣＣＭＯＳ回路の構成を示す回路図である。
【図９】従来のフリップフロップ回路の構成を示す回路図である。
【図１０】従来のフリップフロップ回路の構成を示す回路図である。
【符号の説明】
【００７４】
ＶＤＤ  高電位電源線
ＶＳＳ  低電位電源線
ＭＰ  第１の電力制御用トランジスタ
ＭＮ  第２の電力制御用トランジスタ
ＶＤＤＶ  第１の擬似電源線
ＶＳＳＶ  第２の擬似電源線
１  半導体集積回路装置
２  電源装置
１０  組み合わせ回路
１１，１２，１３，１４  論理ゲート回路
２１，２２  フリップフロップ回路（データ保持回路）
２００  マスターラッチ回路
２０１  第１の論理ゲート回路
２０２  第１のデータ保持用インバータ回路
２１０  スレーブラッチ回路
２１１  第２の論理ゲート回路
２１２  第２のデータ保持用インバータ回路
２２０  スレーブラッチ回路
２２１  第２の論理ゲート回路
２２２  第２のデータ保持用インバータ回路
２３０  ラッチ出力制御回路
２３１  第２の論理ゲート回路
２４０  ラッチ出力制御回路
２４１  第２の論理ゲート回路
【図１】
2008078892.tif 000003
【図２】
2008078892.tif 000004
【図３】
2008078892.tif 000005
【図４】
2008078892.tif 000006
【図５】
2008078892.tif 000007
【図６】
2008078892.tif 000008
【図７】
2008078892.tif 000009
【図８】
2008078892.tif 000010
【図９】
2008078892.tif 000011
【図１０】
2008078892.tif 000012