(57)【要約】【課題】ＤＣ特性試験に要する時間を短縮でき、ＤＣ特性試験に必要な測定回路を有さないテスタでも試験が行える集積回路の実現を目的とする。【解決手段】直列に接続した極性の異なる２つのトランジスタTr1,Tr2を有する出力回路22と、出力回路の出力特性を測定する時に、出力回路の一方のトランジスタTr2を、他方のトランジスタTr1を導通させた時の出力特性を測定するための電流源として動作させるように制御する測定用制御回路31と、を備える。【選択図】図４
2008008664.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続した極性の異なる２つのトランジスタを有する出力回路と、
前記出力回路の出力特性を測定する時に、前記出力回路の一方のトランジスタを、他方のトランジスタを導通させた時の出力特性を測定するための電流源として動作させるように制御する測定用制御回路と、を備える集積回路。
【請求項２】
前記測定用制御回路は、前記トランジスタが所定の電流量を流す定電流源として動作するように、前記トランジスタのゲートに印加する基準レベルを発生する基準レベル発生回路を備える請求項１に記載の集積回路。
【請求項３】
前記出力回路の出力特性を測定する時に、前記出力回路の出力ノードの電圧が所定の規定条件を満たすかを判定する比較器を備える請求項１に記載の集積回路。
【請求項４】
前記出力ノードに入力される２値信号を取り込むため、前記出力ノードの電圧を基準入力レベルと比較する入力バッファと、
前記基準入力レベルを発生する基準入力制御回路と、を備え、
前記基準入力制御回路は、前記出力回路の出力特性を測定する時に、前記所定の規定条件に対応する基準測定レベルを発生し、
前記入力バッファが、前記比較器として、前記出力回路の出力ノードの電圧が所定の規定条件を満たすかを判定する請求項３に記載の集積回路。
【請求項５】
前記比較器の比較結果を一時的に保持するレジスタを備える請求項３に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直列に接続した極性の異なる２つのトランジスタで構成された出力回路を有する集積回路に関し、特に出力回路の出力特性が所定の規格を満足しているかを測定するテスト機能を内蔵した集積回路に関する。
【背景技術】
【０００２】
半導体集積回路では、外部に信号を出力するための出力回路を有する。出力回路は、極性の異なる２つのトランジスタを直列に接続し、「高（Ｈ）」を出力する時には高電位側のトランジスタを導通し、「低（Ｌ）」を出力する時には低電位側のトランジスタを導通する。例えば、ＭＯＳトランジスタで構成される集積回路であれば、ＰチャンネルＭＯＳトランジスタ（Ｐ−Ｔｒ）とＮチャンネルＭＯＳトランジスタ（Ｎ−Ｔｒ）を直列に接続し、ゲートに共通のデータ出力信号を印加する構成で、「高（Ｈ）」を出力する時にはデータ出力信号をＬにして高電位側のＰ−Ｔｒを導通し、「低（Ｌ）」を出力する時にはデータ出力信号をＨにして低電位側のＮ−Ｔｒを導通する。以下の説明では、ＰチャンネルＭＯＳトランジスタ（Ｐ−Ｔｒ）とＮチャンネルＭＯＳトランジスタ（Ｎ−Ｔｒ）を直列に接続した出力回路を例として説明を行う。
【０００３】
一般に、集積回路の出力回路の出力特性に関するＤＣ特性規格が定められており、製造が終了した集積回路は、出力回路がＤＣ特性規格を満足するかの試験を行う。図１は、この試験を説明する図である。
【０００４】
図示のように、入出力回路（ＩＯ）２は、高電位側電源と低電位側電源の間に直列に接続されたＰチャンネルＭＯＳトランジスタ（Ｐ−Ｔｒ）Ｔｒ１とＮチャンネルＭＯＳトランジスタ（Ｎ−Ｔｒ）Ｔｒ２とを有し、Ｔｒ１とＴｒ２の接続ノードと入出力ノードＥＸが接続されている。Ｔｒ１とＴｒ２のゲートには、共通のデータ信号Ｄａｔａが印加される。なお、ここでは入出力回路（ＩＯ）２のうちの出力回路の部分のみを示している。試験の時には、テスタ１０の測定端子を入出力ノードＥＸに接続する。
【０００５】
ＩＯ２がＴｒ１を導通して入出力ノードＥｘに「高（Ｈ）」を出力する時に関するＶＯＨ規格は、電源電圧が２．３Ｖで、−４．２ｍＡの印加電流（ＩＯ２から外部（テスタ）に流れ出す電流が４．２ｍＡ）の時に、入出力ノードＥＸの電圧が２．１Ｖ以上であることを規定している。また、ＩＯ２がＴｒ２を導通して入出力ノードＥｘに「低（Ｌ）」を出力する時に関するＶＯＬ規格は、電源電圧が２．７Ｖで、＋４．２ｍＡの印加電流（外部（テスタ）からＩＯ２に流れ込む電流が４．２ｍＡ）の時に、入出力ノードＥＸの電圧が０．２Ｖ以下であることを規定している。
【０００６】
図示のように、テスタ１０は、２．７Ｖの電源に接続された４．２ｍＡの定電流源１１と、０Ｖの電源（グランド）に接続された４．２ｍＡの定電流源１２と、を備え、測定端子を定電流源１１又は定電流源１２のいずれかに接続できるように構成されている。なお、測定端子の電圧を検出して２．１Ｖ以上であるか又は０．２Ｖ以下であるかを検出する電圧検出回路が設けられているが、図示は省略している。
【０００７】
試験する時には、ＩＯ２、すなわち集積回路（ＩＣ）の高電位側電源電圧を２．３Ｖに、低電位側電源電圧を０Ｖに設定する。ＶＯＨ規格を満足するかを試験する時には、図１の（Ａ）に示すように、ＤａｔａをＬにして、Ｔｒ１を導通（ＯＮ）、Ｔｒ２を非導通（ＯＦＦ）にする。テスタ１０では、測定端子を定電流源１２に接続する。これにより、点線で示すように、ＩＯ２のＴｒ１、入出力ノードＥＸ及び定電流源１２を通して４．２ｍＡの電流が流れる。この時の入出力ノードＥＸの電圧が２．１Ｖ以上であれば、ＶＯＨ規格を満足する。これは、Ｔｒ１のドレイン−ソース間電圧Ｖｄｓが０．２Ｖの時、Ｔｒ１の抵抗値が４６オーム以下であるかどうかを試験していることを意味する。
【０００８】
同様に、ＶＯＬ規格を満足するかを試験する時には、図１の（Ｂ）に示すように、ＤａｔａをＨにして、Ｔｒ１を非導通（ＯＦＦ）、Ｔｒ２を導通（ＯＮ）にする。テスタ１０では、測定端子を定電流源１１に接続する。これにより、点線で示すように、定電流源１１、入出力ノードＥＸ及びＩＯ２のＴｒ２を通して４．２ｍＡの電流が流れる。この時の入出力ノードＥＸの電圧が０．２Ｖ以上であれば、ＶＯＬ規格を満足する。
【０００９】
次に、大規模集積回路（ＬＳＩ）における従来の試験方法を説明する。図２は、ＬＳＩがＤＣ特性規格を満足するかを試験する従来例の構成を示す図であり、ＶＯＨを試験する場合を示す。図示のように、ＬＳＩ１にテスタ１０を接続して試験を行う。
【００１０】
ＬＳＩ１は、複数の入出力回路２−１、２−２、２−３、…（ＩＯ−１、ＩＯ−２、ＩＯ−３、…）と、テスタ１０からの信号に応じて試験時に各部に印加する信号を生成するテスト制御回路８と、各ＩＯの入力バッファの基準入力レベルを生成するＲＥＦ制御回路９と、有する。ＬＳＩによってＩＯの個数は異なるが、百以上になる場合もある。各入出力回路（ＩＯ）は、出力回路３と、入力バッファ７と、入出力ノードＥＸと、を有する。出力回路３は、出力データＤａｔａを反転するインバータ６と、電源間に直列に接続されたＴｒ１とＴｒ２とを有する。テスタ１０は、図１に示したような定電流源の組を有する測定回路を複数個有し、ＬＳＩ１の複数のＩＯの試験が同時に行えるようになっている。テスタ１０が有する測定回路の個数は、８個程度である。もちろんこの数を増加させることは可能であるが、その分テスタが高価になる。そこで、ＬＳＩ１の入出力ノードＥＸに接続される測定端子のうち、上記の測定回路に接続する端子を順次切り換えて試験を行う。
【００１１】
ＶＯＨ試験を行う場合には、テスタ１０からＬＳＩ１に試験内容（ＶＯＨ試験又はＶＯＬ試験）を指示するテスト信号とテストクロックＴＥＳＴＣＬＫを送ると、テスト制御回路８が、図示のように、Ｄａｔａを”１”にし、Ｔｒ１を導通（ＯＮ）、Ｔｒ２を非導通（ＯＦＦ）にして試験を行う。この時、点線で示すように電流が流れる。ＶＯＬ試験を行う場合にも、同様にテスタ１０からの信号に応じて、テスト制御回路８がＤａｔａを”０”し、Ｔｒ１を非導通（ＯＦＦ）、Ｔｒ２を導通（ＯＮ）にして試験を行う。これは図１の説明と同じである。
【００１２】
【特許文献１】特開平４−２９１１７９号公報
【特許文献２】特開平８−８４０５号公報
【特許文献３】特開２００４−１７７１４４
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図３は、図２の従来例における試験のタイムチャートである。ＤＣ特性試験では、安定したＤＣレベルを確保するため、テスタ１０から試験内容を指示するテスト信号（パターン）を送った後、所定の待ち時間（Ｗａｉｔ時間）待ってから、入出力端子ＥＸの電圧レベルを測定して判定を行う。従って、試験時間が長くなるという問題がある。
【００１４】
上記のように、テスタでＤＣ特性試験が行える測定回路の個数は限られており、ＩＯの個数が多いＬＳＩの場合、テスタの測定回路の個数に対応した個数のＩＯのＤＣ特性試験を行い、それが終了した後テスタ１０における接続を切り換えて、同様の試験動作を行う。そのため、図３に示すように、テスタ１０からパターン信号を送った後Ｗａｉｔ時間待ってから測定を行う測定サイクルを繰り返す必要がある。例えば、ＬＳＩ１のＩＯ２の個数が１２８個で、テスタ１０が８個の測定回路を有する場合、測定サイクルを１６回繰り返す必要があり、測定時間が長くなるという問題がある。
【００１５】
本発明は、ＤＣ特性試験に要する時間を短縮できる集積回路の実現を目的とする。また、ＤＣ特性試験を行う場合に、ＤＣ特性試験に必要な測定回路を有さないテスタでも試験が行えるようにすることを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を実現するため、本発明の集積回路は、出力回路を構成する直列に接続された２つのトランジスタの一方を、他方のトランジスタ導通させた時の出力特性を測定するための電流源として動作させることを特徴とする。
【００１７】
本発明によれば、２つのトランジスタの一方を、他方のトランジスタ導通させた時の出力特性を測定するための電流源として動作させて、出力回路の出力特性の試験を行うので、回路を簡単にできる。
【００１８】
また、テスタは所定の定電流を流す定電流を設ける必要がないので、構成の簡単なテスタで試験が行える。
【００１９】
トランジスタはゲートに印加する電圧に応じて流す電流量が変化するので、一方のトランジスタが所定の電流量を流す定電流源として動作するような基準レベルを発生する基準レベル発生回路を、測定用制御回路内に設ける。
【００２０】
基準レベル発生回路は、ＶＯＨ規格の試験のために２つのトランジスタのうちの低電位側のトランジスタが所定の電流量を流す定電流源として動作するように低電位側のトランジスタのゲートに印加する低側基準レベルを発生するＶＯＨレベル発生回路と、ＶＯＬ規格の試験のために２つのトランジスタのうちの高電位側のトランジスタが所定の電流量を流す定電流源として動作するように、高電位側のトランジスタのゲートに印加する高側基準レベルを発生するＶＯＬレベル発生回路と、を備える。
【００２１】
基準レベル発生回路のＶＯＨレベル発生回路とＶＯＬレベル発生回路のそれぞれは、正確な基準レベルを発生するために、集積回路の外部に接続された基準抵抗を利用する。
【００２２】
図４は、本発明の集積回路の基本構成を示す図であり、ＶＯＨ規格を試験するための構成を示す。図４に示すように、本発明の集積回路は、入出力回路２２と、ＶＯＨ規格用の基準レベルを発生するＶＯＨレベル発生回路３１と、を有する。
【００２３】
入出力回路２２は、出力ノードと入力ノードを兼ねたシングル・バス・タイプの入出力回路であり、電源間に直列に接続されたＰ型ＭＯＳトランジスタＴｒ１及びＮ型ＭＯＳトランジスタＴｒ２と、出力データ信号ＤａｔａのＴｒ１及びＴｒ２のゲートへの印加経路に設けられたトランスミッションゲートＴｇ１及びＴｇ３と、信号ＶＯＬＧ−ＬＶのＴｒ１のゲートへの印加経路に設けられたトランスミッションゲートＴｇ２と、信号ＶＯＨＧ−ＬＶのＴｒ２のゲートへの印加経路に設けられたトランスミッションゲートＴｇ４と、入力バッファ２７と、を有する。
【００２４】
ＶＯＨレベル発生回路３１は、Ｔｒ２が正確に４．２ｍＡの定電流源として動作するゲート電圧ＶＯＨＧ−ＬＶを生成する回路である。ＶＯＨレベル発生回路３１は、基準抵抗Ｒ１と、２．１Ｖの電位を発生のための抵抗分割回路を構成する抵抗Ｒ２からＲ４と、ＮチャンネルＭＯＳトランジスタＴｒ２’と、比較器３２と、を有する。
【００２５】
通常動作時には、Ｔｇ１及びＴｇ３がＯＮ、Ｔｇ２及びＴｇ４がＯＦＦしている。従って、Ｄａｔａは破線ｐで示すようにＴｇ１及びＴｇ３を通してＴｒ１及びＴｒ２のゲートに印加され、Ｄａｔａに応じてＴｒ１及びＴｒ２がＯＮ又はＯＦＦして入出力ノードＥＸからデータの出力を行う。従来通りテスタを使用してＶＯＨ規格試験時を行うのであれば、ＤａｔａをＬ（０）にしてＴｒ１をＯＮ、Ｔｒ２をＯＦＦして端子ＥＸにＨ（１）を出力し、電流をテスタに引き抜くことになる。
【００２６】
これに対して、本発明では、この時にＯＦＦしているＴｒ２に注目して、Ｔｒ２のゲート電圧を制御することにより、テスタの定電流源と同様の役割をさせることが特徴である。具体的には、具体的には、Ｔｇ１をＯＮ、Ｔｇ２及びＴｇ３をＯＦＦ、Ｔｇ４をＯＮ、ＤａｔａをＬにしてＴｒ１をＯＮ、ＶＯＨレベル発生回路３１で発生されるＶＯＨＧ−ＬＶをＴｇ４を介してＴｒ２のゲートに印加する。この時の信号の流れを点線ｑで示す。
【００２７】
ＶＯＨレベル発生回路３１において、基準抵抗Ｒ１は、高精度の抵抗であり、正確に４６オームの抵抗値を有する。基準抵抗Ｒ１及びＴｒ２’を通って点線ｓで示すように電流が流れる。Ｔｒ２’はＴｒ２と同一の構成であるように作られている。比較器３２は、Ｔｒ２’が流す電流により基準抵抗Ｒ１に生じる電圧を電源電圧から減じた電位を、抵抗Ｒ２、Ｒ３、Ｒ４により発生される電位２．１Ｖ（電源電圧を２．３Ｖとし、０．２Ｖの電圧降下が生じているとする。）と比較して、同じになるまでＴｒ２’のゲート電圧を変化させる。従って、同じになった時には、４６Ωの基準抵抗Ｒ１で０．２Ｖの電圧降下を発生させる４．２ｍＡの電流が流れた状態になる。この時のＴｒ２’のゲート電圧がＶＯＨＧ−ＬＶとして出力され、Ｔｇ４を通してＴｒ２のゲートに印加される。従って、Ｔｒ２は４．２ｍＡの電流を流す定電流源として動作することになる。これにより、ＶＯＨ規格の試験条件が実現され、端子ＥＸに現れる電圧が２．１Ｖ以上であれば、ＶＯＨ規格を満足する。
【００２８】
ＶＯＬ規格の試験については、ＶＯＬ規格用の基準レベルを発生するＶＯＬレベル発生回路を別に設けてＶＯＬＧ−ＬＶを発生し、Ｔｇ２を介してＴｒ１のゲートに印加し、Ｔｒ１を４．２ｍＡの電流を流す定電流源として動作させる。そして、ＤａｔａをＨにして、Ｔｇ３を介してＴｒ２のゲートに印加してＴｒ２をＯＮする。この時、Ｔｇ１及びＴｇ４はＯＦＦである。
【００２９】
更に、一方のトランジスタを上記のような電流源として動作させた時の出力レベルを検出して所定の規定条件を満たすかを判定する比較器を設けて、判定結果をレジスタに保持する。
【００３０】
比較器は、新たに設けても良いが、図４に示すように、出力ノードと入力ノードを兼ねたシングル・バス・タイプの入出力ノードの場合、すなわち入力バッファ２７を有する時には、入力バッファ２７を比較器として利用することができる。入力バッファ２７の一方の入力ノードには、基準入力（ＲＥＦ）制御回路が発生する電位レベルが入力される。ＲＥＦ制御回路は、通常動作時には入力信号のレベルを判定するための基準入力レベルを発生し、ＤＣ特性試験時には出力特性の所定の規定条件に対応した基準測定レベル、すなわち、ＶＯＨ規格試験時には２．１Ｖを、ＶＯＬ規格試験時には０．２Ｖを発生する。
【００３１】
比較器の比較結果は、そのまま外部に出力することも可能であるが、一時的に保持するレジスタを設け、比較結果を読み出すモードにして読み出すことも可能である。特に、集積回路が、出力回路と入力バッファとレジスタの組を複数組備える場合には、端子数を増加させないためにも、レジスタを設けて比較結果を保持することが望ましい。各出力回路の比較結果を保持する複数のレジスタでシフトレジスタを構成し、比較結果をシリアルデータとして出力するようにすれば、比較結果を出力する端子は１個でよい。また、各レジスタに保持された比較結果を、対応する出力回路から出力することも可能である。
【発明の効果】
【００３２】
本発明によれば、従来テスタを使用して行っていたＤＣ特性試験を、集積回路内に設けられた機能を利用して行うファンクション(Function)試験に置き換えることができ、繰り返し測定が不要になるので、試験時間を短縮できる。例えば、従来のＤＣ特性試験では、約２００個の出力回路の試験を行うのに、０．４５秒を要していたが、本発明によれば０．２５秒に短縮できる。
【００３３】
また、集積回路内に設けられた機能を利用して試験が行えるので、ＤＣ特性測定に必要な測定回路を有するテスタを使用する必要がなくなる。
【発明を実施するための最良の形態】
【００３４】
図５は、本発明の第１実施例の大規模集積回路（ＬＳＩ）の入出力回路及びそれに関係する部分の構成を示す図である。図示のように、第１実施例のＬＳＩ４１は、複数の入出力回路２−１、２−２、２−３、…（ＩＯ１、ＩＯ２、ＩＯ３、…）と、基準レベル（ＲＥＦ）制御回路４７と、ＶＯＨレベル発生回路４８と、ＶＯＬレベル発生回路４９と、を有する。ＶＯＨレベル発生回路４８及びＶＯＬレベル発生回路４９は、測定用制御回路を構成する。図示のように、ＶＯＨレベル発生回路４８及びＶＯＬレベル発生回路４９には、それぞれＬＳＩ４１の外部に設けられた基準抵抗Ｒ１及びＲ２１がそれぞれ接続される。基準抵抗Ｒ１及びＲ２１は、正確に４６Ωの抵抗値を有する。
【００３５】
ＩＯ１、ＩＯ２、ＩＯ３、…は、それぞれ入出力端子ＥＸ１、Ｅｘ２、ＥＸ３、…に接続されており、データの出力と入力が行われるシングル・バス・タイプ(Single Bus Type)の入出力回路である。ＩＯ１、ＩＯ２、ＩＯ３、…には、ＶＯＨレベル発生回路４８からＶＯＨＧ−ＬＶが、ＶＯＬレベル発生回路４９からＶＯＬＧ−ＬＶが、ＲＥＦ制御回路４７からＲＥＦが供給され、更に他の回路部分から出力データＤａｔａが供給される。また、ＩＯ１、ＩＯ２、ＩＯ３、…からは、他の回路部分に入力データＡが供給される。更に、各ＩＯは、比較結果を保持したレジスタの出力を後段のＩＯに出力し、最後のＩＯが外部に端子ＴＤＯを介して出力する。
【００３６】
図６は、第１実施例のＩＯ４２の構成を示す図であり、ＩＯ１、ＩＯ２、ＩＯ３、…は、それぞれ図６の構成を有する。
【００３７】
ＩＯ４２は、出力回路４３と、入力バッファ４４と、バッファ４５と、レジスタ（ＴＦＦ）４６と、入出力ノードＥＸと、基準レベルノードＲＥＦを有する。出力回路４３は、出力データＤａｔａが入力されるトランスミッションゲートＴｇ１及びＴｇ３と、ＶＯＬＧ−ＬＶが入力されるトランスミッションゲートＴｇ２と、ＶＯＨＧ−ＬＶが入力されるトランスミッションゲートＴｇ４と、電源間に直列に接続されたＰチャンネルＭＯＳトランジスタＴｒ１とＮチャンネルＭＯＳトランジスタＴｒ２とを有する。Ｔｒ１のゲートは、Ｔｇ１及びＴｇ２に接続される。Ｔｇ１とＴｇ２は逆相で動作する。すなわち、Ｔｇ１がＯＮの時にはＴｇ２はＯＦＦで、Ｔｇ２がＯＮの時にはＴｇ１はＯＦＦである。Ｔｒ２のゲートはＴｇ３及びＴｇ３に接続され、Ｔｇ３とＴｇ４は逆相で動作する。
【００３８】
入力バッファ４４は、入出力ノードＥＸの電位とＲＥＦ制御回路４７の出力する基準レベルＲＥＦを比較して比較結果を出力する。ＲＥＦ制御回路４７は通常動作時には、入力信号のレベルを判定するための基準入力レベルを出力するので、入力バッファ４４は、入力信号がＨ（１）かＬ（０）であるか示すデータを出力する。通常動作時の信号の流れを点線ｐで示す。また、ＲＥＦ制御回路４７は、ＤＣ特性試験のＶＯＨ規格試験時には２．１Ｖを出力し、ＶＯＬ規格試験時には０．２Ｖを出力するので、入力バッファ４４は入出力端子ＥＸの電位がそれぞれの規格を満足するかを示すデータを出力する。ＶＯＨ規格試験時の信号の流れを点線ｑで示す。
【００３９】
バッファ４５は、通常動作時に、入力バッファ４４の出力するデータをＬＳＩ４１の他の部分に伝え、ＤＣ特性試験時には実質的に機能しない。
【００４０】
ＴＦＦ４６は、他のＩＯのＴＦＦとシフトレジスタを構成し、ＤＣ特性試験時に、入力バッファ４４の出力する比較結果、すなわち入出力端子ＥＸの電位がそれぞれの規格を満足するかを示すデータをラッチ信号ＬＡＴＣＨに応じて一時記憶し、シフト信号ＳＨＩＦＴに応じて後段のＴＦＦに出力すると共に、前段のＴＦＦからのデータを記憶して次のシフト信号ＳＨＩＦＴに応じて後段に出力するという動作を繰り返す。
【００４１】
ＶＯＨレベル発生回路４８は、図４に示した基準レベル発生回路３１と同じ構成を有し、ＶＯＨＧ−ＬＶ及びＲＥＦ制御回路４７に送られるＶＯＨ−ＬＶ（２．１Ｖ）を出力する。また、ＶＯＨレベル発生回路４８の構成は、図８にも示されている。基準抵抗Ｒ１は、ＬＳＩ４１の外に接続され、正確に４６Ωの抵抗値を有する抵抗である。他は、図４で説明した通りであるので、これ以上の説明は省略する。
【００４２】
ＶＯＬレベル発生回路４９は、図９に示す構成を有し、ＶＯＬＧ−ＬＶ及びＲＥＦ制御回路４７に送られるＶＯＬ−ＬＶ（０．２Ｖ）を出力する。基準抵抗Ｒ２１は、ＬＳＩ４１の外に接続され、正確に４６Ωの抵抗値を有する抵抗である。Ｔｒ１’はＴｒ１と同一の構成を有する。ＶＯＬ−ＬＶ（０．２Ｖ）は抵抗Ｒ２２、Ｒ２３及びＲ２４による電圧の抵抗分割により発生される。比較器５１は、Ｔｒ１’のゲート電圧を変化させて、基準抵抗Ｒ２１に発生する電位がＶＯＬ−ＬＶ（０．２Ｖ）と等しくなるようにし、その時のゲート電圧をＶＯＬＧ−ＬＶとして出力する。
【００４３】
図７は、ＲＥＦ制御回路４７の構成を示す図である。図示のように、抵抗Ｒ１１及びＲ１２が電圧を抵抗分割して電源電圧の１／２の電圧１／２ＶＤＤを発生される。３個のトランスミッションゲートＴｇ１１、Ｔｇ１２及びＴｇ１３が設けられており、ＶＯＨ−ＬＶ、ＶＯＬ−ＬＶ、１／２ＶＤＤのいずれかを選択してＲＥＦとして出力する。具体的には、通常動作時には点線ｐで示すように、１／２ＶＤＤが出力され、ＶＯＨ規格試験時には点線ｑで示すように、ＶＯＨ−ＬＶが出力され、ＶＯＬ規格試験時にはＶＯＬ−ＬＶが出力される。
【００４４】
図８は、第１実施例のＬＳＩのＶＯＨ試験時の動作を示す図であり、この動作に関係しないＶＯＬレベル発生回路４９は図示を省略している。点線は、ＶＯＨ試験時の信号の流れを示す。
【００４５】
まず、通常時の動作を説明する。通常時には、Ｔｇ１及びＴｇ３がＯＮ、Ｔｇ２及びＴｇ４がＯＦＦし、ＲＥＦ制御回路４７は、１／２ＶＤＤを出力する。従って、ＶＯＨレベル発生回路４８は動作に何ら関係しない。この状態で、出力データＤａｔａが印加されると、インバータ５０で反転されて、Ｔｒ１及びＴｒ２のゲートに印加される。ＤａｔａがＨ（１）であれば、Ｔｒ１がＯＮ、Ｔｒ２がＯＦＦになり、端子ＥＸにＨ（１）のデータが出力される。ＤａｔａがＬ（０）であれば、Ｔｒ１がＯＦＦ、Ｔｒ２がＯＮになり、端子ＥＸにＬ（０）のデータが出力される。また、端子ＥＸにデータが入力されると、入力バッファ４４が、端子ＥＸの電位が１／２ＶＤＤより大きいか小さいかに応じてＨ（１）又はＬ（０）のデータを出力する。
【００４６】
ＶＯＨ試験時には、Ｔｇ１及びＴｇ４がＯＮ、Ｔｇ２及びＴｇ３がＯＦＦし、ＲＥＦ制御回路４７は、ＶＯＨ−ＬＶを出力する。ＶＯＨＧ−ＬＶは、Ｔｇ４を通ってＴｒ２のゲートに印加され、Ｔｒ２が４．２ｍＡの定電流源として動作するようになる。更にＤａｔａがＨ（１）になり、インバータ５０で反転されてＴｇ１を通してＴｒ１のゲートに印加されて、Ｔｒ１がＯＮする。これにより、Ｔｒ１に４．２ｍＡの電流が流れる状態になり、端子ＥＸに現れる電位が４．２Ｖ以上であればＶＯＨ規格が満足される。そこで、入力バッファ４４が端子ＥＸの電位をＶＯＨ−ＬＶと比較して大きい時には正常であることを示すＨ（１）を、小さい時には正常でないことを示すＬ（０）を出力する。
【００４７】
以上の動作がすべてのＩＯで行われる。そして、Ｔｒ１がＯＮしてから所定の待ち時間経過して端子ＥＸの電位が安定した時に、ＴＦＦ４６にＬＡＴＣＨ信号を入力して各ＴＦＦ４６に対応するＩＯでの比較結果を記憶させる。次に、ＴＦＦ４６にＳＨＩＦＴを入力して、保持したデータ（比較結果）を順次後段に移送し、端子ＴＤＯから順次出力する。すべてのＩＯのデータ（比較結果）が出力されるとＶＯＨ試験が終了する。
【００４８】
図９は、第１実施例のＬＳＩのＶＯＬ試験時の動作を示す図であり、この動作に関係しないＶＯＨレベル発生回路４８は図示を省略している。点線は、ＶＯＬ試験時のの信号の流れを示す。
【００４９】
ＶＯＬ試験時には、Ｔｇ２及びＴｇ３がＯＮ、Ｔｇ１及びＴｇ４がＯＦＦし、ＲＥＦ制御回路４７は、ＶＯＬ−ＬＶを出力する。ＶＯＬＧ−ＬＶは、Ｔｇ２を通ってＴｒ１のゲートに印加され、Ｔｒ１が４．２ｍＡの定電流源として動作するようになる。更にＤａｔａがＬ（０）になり、インバータ５０で反転されてＴｇ３を通してＴｒ２のゲートに印加されて、Ｔｒ２がＯＮする。これにより、Ｔｒ２に４．２ｍＡの電流が流れる状態になり、端子ＥＸに現れる電位が０．２以下であればＶＯＬ規格が満足される。そこで、入力バッファ４４が端子ＥＸの電位をＶＯＬ−ＬＶと比較して小さい時には正常であることを示すＬ（０）を、大きい時には正常でないことを示すＨ（１）を出力する。
【００５０】
以上の動作がすべてのＩＯで行われる。そして、Ｔｒ２がＯＮしてから所定の待ち時間経過して端子ＥＸの電位が安定した時に、ＴＦＦ４６にＬＡＴＣＨ信号を入力して各ＴＦＦ４６に対応するＩＯでの比較結果を記憶させる。次に、ＴＦＦ４６にＳＨＩＦＴを入力して、保持したデータ（比較結果）を順次後段に移送し、端子ＴＤＯから順次出力する。すべてのＩＯのデータ（比較結果）が出力されるとＶＯＬ試験が終了する。
【００５１】
図１０は、第１実施例における試験のタイムチャートであり、ＶＯＨ試験又はＶＯＬ試験の一方を示し、ＶＯＨ試験及びＶＯＬ試験の両方を行うのであれば、このタイムチャートを２度行うことになる。
【００５２】
まず、テスタなどにより、外部から試験の内容（ＶＯＨ試験又はＶＯＬ試験）を指示するデータ及びテストクロックＴＥＳＴＣＬＫが入力される。これに応じて、図示していないＬＳＩ内の制御回路が試験内容に応じて各トランスミッションゲートをＯＮ又はＯＦＦする信号を出力し、Ｄａｔａを試験内容に応じた値にする動作を行う。ここではこれをパターン送り動作と称する。これに応じて端子ＥＸに出力が現れるが、所定の待ち(Wait)時間だけ待った状態で、ＴＦＦにＬＡＴＣＨを印加して各ＩＯの試験結果をＴＦＦに保持する。そして、ＴＥＳＴＣＬＫを印加すると、これに応じてＳＨＩＦＴ信号が生成されてＴＦＦが構成するシフトレジスタに印加されて、ＴＤＯから順次試験結果が出力される。
【００５３】
図１１は、本発明の第２実施例のＬＳＩの入出力回路（ＩＯ）６２の構成を示す図である。点線は、ＶＯＨ試験時の信号の流れを示す。第２実施例のＬＳＩは、ＶＯＨ試験及びＶＯＬ試験に関係する部分は第１実施例と同じであるが、試験結果の外部への出力方法のみが異なる。ＴＦＦ４６は、独立したレジスタで、信号ＬＡＴＣＨに応じて入力バッファ４４の出力を保持してそのまま出力する。
【００５４】
図示のように、各ＩＯ６２のＤａｔａの入力部分に３個のＮＡＮＤゲート６５、６６及び６７と、１個のインバータ６４と、が設けられている。インバータ６４の入力である選択信号ＴＥＳＴＳＥＬＥＣＴは、通常動作時、ＶＯＨ試験時及びＶＯＬ試験時にはＨ（１）にされ、第１実施例と同様に、ＤａｔａがＴｇ１及びＴｇ３に入力される。ＴＥＳＴＳＥＬＥＣＴをＬ（０）にすると、ＴＦＦ４６の出力がＴｇ１及びＴｇ３に入力されるように切り換えられる。
【００５５】
そこで、第１実施例と同様に、ＶＯＨ試験又はＶＯＬ試験を行い、ＴＦＦ４６にＬＡＴＣＨを印加して試験結果をＴＦＦ４６に保持する。そして、Ｔｇ１及びＴｇ３をＯＮ、ＴＧ２及びＴｇ４をＯＦＦして、ＴＥＳＴ−ＳＥＬＥＣＴをＬ（０）にすると、ＴＦＦ４６に保持された各ＩＯの試験結果が端子ＥＸから出力される。
【００５６】
図１２は、第２実施例における試験のタイムチャートであり、ＶＯＨ試験又はＶＯＬ試験の一方を示し、ＶＯＨ試験及びＶＯＬ試験の両方を行うのであれば、このタイムチャートを２度行うことになる。
【００５７】
前半の部分は第１実施例と同じであり、ＬＡＴＣＨにより試験結果がＴＦＦに保持される。次にＴＥＳＴ−ＳＥＬＥＣＴをＨ（１）に変えると、各ＥＸから同時に試験結果が出力されるので、試験に要する時間は第１実施例より更に短縮される。
【００５８】
以上説明したように、本発明によれば、既存の集積回路の構成要素をそのまま利用し、ＶＯＨレベル発生回路及びＶＯＬレベル発生回路を付加し、ＲＥＦ制御回路に選択機能を設けるだけで、出力回路のＤＣ特性を容易に試験することができる。
【００５９】
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、各種の変形例が可能であるのはいうまでもない。例えば、上記の説明では、出力と入力を共通の端子で行うシングル・バス・タイプの入出力回路を使用する例を説明したが、出力回路と入力回路が分離された集積回路にも適用可能であり、その場合には出力回路に比較回路を設ける必要がある。
（付記１）
直列に接続した極性の異なる２つのトランジスタを有する出力回路と、
前記出力回路の出力特性を測定する時に、前記出力回路の一方のトランジスタを、他方のトランジスタを導通させた時の出力特性を測定するための電流源として動作させるように制御する測定用制御回路と、を備える集積回路。（１）
（付記２）
前記測定用制御回路は、前記トランジスタが所定の電流量を流す定電流源として動作するように、前記トランジスタのゲートに印加する基準レベルを発生する基準レベル発生回路を備える付記１に記載の集積回路。（２）
（付記３）
前記基準レベル発生回路は、前記２つのトランジスタのうちの低電位側のトランジスタが所定の電流量を流す定電流源として動作するように、前記低電位側のトランジスタのゲートに印加する低側基準レベルを発生する低側基準レベル発生回路と、前記２つのトランジスタのうちの高電位側のトランジスタが所定の電流量を流す定電流源として動作するように、前記高電位側のトランジスタのゲートに印加する高側基準レベルを発生する高側基準レベル発生回路と、を備える付記２に記載の集積回路。
（付記４）
前記基準レベル発生回路は、当該集積回路の外部に接続された基準抵抗を利用して前記基準レベルを発生する付記２に記載の集積回路。
（付記５）
前記出力回路の出力特性を測定する時に、前記出力回路の出力ノードの電圧が所定の測定条件を満たすかを判定する比較器を備える付記１に記載の集積回路。（３）
（付記６）
前記出力ノードに入力される２値信号を取り込むため、前記出力ノードの電圧を基準入力レベルと比較する入力バッファと、
前記基準入力レベルを発生する基準入力制御回路と、を備え、
前記基準入力制御回路は、前記出力回路の出力特性を測定する時に、前記所定の測定条件に対応する基準測定レベルを発生し、
前記入力バッファが、前記比較器として、前記出力回路の出力ノードの電圧が所定の測定条件を満たすかを判定する付記５に記載の集積回路。（４）
（付記７）
前記比較器の比較結果を一時的に保持するレジスタを備える付記５に記載の集積回路。（５）
（付記８）
前記比較器の比較結果を一時的に保持するレジスタを備える付記６に記載の集積回路。
（付記９）
当該集積回路は、前記出力回路と、前記入力バッファと、前記レジスタの組を複数組備える付記８に記載の集積回路。
（付記１０）
各組の前記レジスタはシフトレジスタを構成し、前記シフトレジスタは比較結果をシリアルデータとして出力する付記９に記載の集積回路。
（付記１１）
各組の前記レジスタに保持された比較結果は、同じ組の前記出力回路から出力される付記９に記載の集積回路。
【産業上の利用可能性】
【００６０】
本発明は、どのような集積回路にも適用可能である。
【図面の簡単な説明】
【００６１】
【図１】出力回路の規格と試験原理を説明する図である。
【図２】ＬＳＩのＤＣ試験の従来例の構成を示す図である。
【図３】従来例の試験のタイムチャートを示す図である。
【図４】本発明の基本構成を説明する図である。
【図５】本発明の第１実施例のＬＳＩの構成を示す図である。
【図６】第１実施例のＩＯの構成を示す図である。
【図７】第１実施例のＲＥＦ制御回路の構成を示す図である。
【図８】第１実施例におけるＶＯＨ試験の動作を説明する図である。
【図９】第１実施例におけるＶＯＬ試験の動作を説明する図である。
【図１０】第１実施例における試験のタイムチャートを示す図である。
【図１１】第２実施例のＩＯの構成を示す図である。
【図１２】第２実施例における試験のタイムチャートを示す図である。
【符号の説明】
【００６２】
４１    集積回路（ＬＳＩ）
４２、４２−１、４２−２、４２−３    入出力回路
４３    出力バッファ
４４    入力バッファ
４７    ＲＥＦ制御回路
４８    ＶＯＨレベル発生回路
４９    ＶＯＬレベル発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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