(57)【要約】【課題】１．５μｍのＤＲによるＴＦＴ製造において、電源電圧・しきい値電圧の要求仕様と一般的なＴＦＴに要求されるＧＩ耐圧を同時に達成し、また、３．０μｍのＤＲによるＴＦＴ製造においても、ＧＩ耐圧を低下させることなく電源電圧等を引き下げる半導体装置及びその製造方法、及び、低消費電力性の良好な液晶表示装置を提供する。【解決手段】半導体装置は、絶縁性基板と、絶縁性基板上に設けられたベースコート膜と、ベースコート膜上に設けられ、且つ、平坦面を有する半導体層と、半導体層の平坦面上に設けられた酸化シリコン膜と、酸化シリコン膜上に設けられた窒化シリコン膜と、により２層構造に形成されたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、を備える。【選択図】図１５
2008124126.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板と、
上記絶縁性基板上に設けられたベースコート膜と、
上記ベースコート膜上に設けられ、且つ、平坦面を有する半導体層と、
上記半導体層の平坦面上に設けられた酸化シリコン膜と、該酸化シリコン膜上に設けられた窒化シリコン膜と、により２層構造に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に設けられたゲート電極と、
を備えた半導体装置。
【請求項２】
請求項１に記載された半導体装置において、
上記半導体層の平坦面は、Ｒａが約７ｎｍ以下の凹凸状に形成されている半導体装置。
【請求項３】
請求項２に記載された半導体装置において、
上記ゲート絶縁膜は、少なくとも上記ゲート電極の下方に位置する部分の膜厚が約５６〜１０２ｎｍである半導体装置。
【請求項４】
請求項３に記載された半導体装置において、
上記ゲート絶縁膜は、上記ゲート電極の下方に位置する部分とそれ以外の部分との膜厚差が約２０ｎｍ以下である半導体装置。
【請求項５】
請求項３に記載された半導体装置において、
上記ベースコート膜は、上記絶縁性基板上に設けられた窒化シリコン膜と、該窒化シリコン膜上に設けられた酸化シリコン膜と、で構成された半導体装置。
【請求項６】
絶縁性基板と、
上記絶縁性基板上に設けられたベースコート膜と、
上記ベースコート膜上に設けられ、且つ、平坦面を有する半導体層と、
上記半導体層の平坦面上に設けられた酸化シリコン膜と、該酸化シリコン膜上に設けられた窒化シリコン膜と、により２層構造に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に設けられたゲート電極と、
で構成された表示素子を備えたアクティブマトリクス型の液晶表示装置。
【請求項７】
ベースコート膜及びアモルファスシリコン薄膜が下層から上層へこの順で表面に設けられた絶縁性基板を準備するステップと、
上記アモルファスシリコン薄膜に所定のイオンをドーピングするステップと、
上記所定のイオンをドーピングしたアモルファスシリコン薄膜を加熱して固相成長させるステップと、
上記固相成長させたアモルファスシリコン薄膜にエネルギービームを照射してポリシリコン薄膜で構成された平坦面を形成するステップと、
上記平坦面上に酸化シリコン膜及び窒化シリコン膜をこの順で形成して２層構造のゲート絶縁膜を形成するステップと、
上記ゲート絶縁膜上にゲート電極を形成するステップと、
を備えた半導体装置の製造方法。
【請求項８】
請求項７に記載された半導体装置の製造方法において、
上記エネルギービームは、ライン状に整形されたレーザー光である半導体装置の製造方法。
【請求項９】
ベースコート膜及びアモルファスシリコン薄膜が下層から上層へこの順で表面に設けられた絶縁性基板を準備するステップと、
上記アモルファスシリコン薄膜に所定のイオンをドーピングするステップと、
上記所定のイオンをドーピングしたアモルファスシリコン薄膜を加熱して固相成長させるステップと、
上記固相成長させたアモルファスシリコン薄膜に第１エネルギービームを照射し、その後所定の表面処理を施し、さらにその後第２エネルギービームを照射することにより、ポリシリコン薄膜で構成された平坦面を形成するステップと、
上記平坦面上に酸化シリコン膜及び窒化シリコン膜をこの順で形成して２層構造のゲート絶縁膜を形成するステップと、
上記ゲート絶縁膜上にゲート電極を形成するステップと、
を備えた半導体装置の製造方法。
【請求項１０】
請求項９に記載された半導体装置の製造方法において、
上記第１及び第２エネルギービームは、ライン状に整形されたレーザー光である半導体装置の製造方法。
【請求項１１】
請求項９に記載された半導体装置の製造方法において、
上記第１及び第２エネルギービームの照射は、それぞれ窒素ガス雰囲気下で行う半導体装置の製造方法。
【請求項１２】
請求項９に記載された半導体装置の製造方法において、
上記第１エネルギービームの照射は、酸素ガス、又は、酸素ガスと窒素ガスとの混合ガス雰囲気下で行う半導体装置の製造方法。
【請求項１３】
請求項９に記載された半導体装置の製造方法において、
上記第１エネルギービームの照射を、３００〜５００ｍＪ／ｃｍ２のエネルギー密度で５〜５０回行うと共に、
上記第２エネルギービームの照射を、上記第１エネルギービームのエネルギー密度に対して−１００〜＋１００ｍＪ／ｃｍ２となるようなエネルギー密度で３〜５０回行う半導体装置の製造方法。
【請求項１４】
請求項９に記載された半導体装置の製造方法において、
上記ゲート電極は、上記ゲート絶縁膜上に金属薄膜を設け、該金属薄膜をエッチング除去することで形成するものであると共に、
上記金属薄膜のエッチング除去の際、下層の窒化シリコン膜がオーバーエッチングされないように調整することにより、上記ゲート絶縁膜を、上記ゲート電極の下方に位置する部分とそれ以外の部分との膜厚差が約２０ｎｍ以下となるように形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法、及び、液晶表示装置に関する。
【背景技術】
【０００２】
携帯電話をはじめとするモバイル機器に搭載される液晶ディスプレイは、現在ＴＦＴを搭載したアクティブマトリクス型が主流となっている。特に、２０００年代に入ってからは半導体薄膜材料として、多結晶シリコン（ポリシリコン）を採用することにより、画素部と周辺駆動回路部とを同一基板上に集積させた、いわゆる「システム液晶ディスプレイ」が実用化され、モバイル機器向けのディスプレイとして多用されている。
【０００３】
このような多結晶シリコンは、非晶質シリコン（アモルファスシリコン）をガラス基板等に堆積させた後、所定の方法で結晶化させることで成膜される。ここで用いる結晶化方法としては、アモルファスシリコンを加熱することにより固相成長させる方法と、レーザー等のエネルギービームを照射することによりアモルファスシリコンを溶融させて冷却時に結晶化させる方法とがある。また、両者を併用してさらに結晶粒径の大きい多結晶シリコン膜を形成することもできる。この方法により形成する多結晶シリコン膜のことを連続粒界結晶シリコン（ＣＧシリコン）と呼ぶ。
【０００４】
これらの結晶化方法については、特許文献１〜４など多数の文献に開示されている。尚、特許文献１，２によると、加熱により固相成長させる際には、アモルファスシリコン表面にＮｉ等をドーピングし、これを結晶化の効率を上げる触媒として作用させている。また、特許文献３、４に開示されているように、レーザーアニールを２回行うことにより多結晶シリコン膜表面を平坦化させてトランジスタ特性を向上させる技術も考案されており、特許文献２では、固相成長と２回のレーザーアニールを組み合わせることにより、さらに良質な多結晶シリコン膜の形成について開示されている。また、特許文献２〜４においては、１回目のレーザーアニール後に半導体表面をセッコエッチ等の表面処理を行い、表面酸化膜や不純物等の除去を行う技術が開示されている。
【０００５】
ところで、近年、モバイル機器の小型化、低消費電力化及び画面の高精細化、狭額縁化の要求が高まってきており、システム液晶ディスプレイに対するＴＦＴサイズの縮小が求められている。また同時にＴＦＴの電源電圧及びしきい値電圧（Ｖｔｈ）を下げて消費電力を低減することも求められる。ここで、ＴＦＴサイズの縮小及び低消費電力化するためには、加工寸法を縮めることは勿論であるが、他にゲート絶縁膜（以下、ＧＩと称する）を薄膜化することも必要となる。
【０００６】
ここで、しきい値電圧（Ｖｔｈ）とはＴＦＴのゲート電極に電圧Ｖｇを印加した際、ＴＦＴがＯＮ状態、すなわちソース側からドレイン側へ電流Ｉｄが流れる状態になる瞬間のＶｇ値（Ｖｇｔｈ）で定義される。この値を決める要因の一つがＧＩ膜厚であり、膜厚とＶｔｈとが単調増加の関係にある。このＧＩ膜厚については、ＴＦＴのしきい値電圧が要求値（一般的に電源電圧の３０％程度）となるように設定する必要があり、電圧値の低下に相対して薄くする必要がある。
【０００７】
さらに、現行の加工寸法で製造されるＴＦＴに関しても、低消費電力化する為にＧＩ膜厚を薄くして電源電圧やしきい値電圧を下げることが要求されている。尚、ＧＩ膜として一般的に用いられているのは酸化シリコン（ＳｉＯ２）膜であり、トップゲート型ＴＦＴについては殆どの製品に用いられている。
【０００８】
このようにＧＩを薄膜化すると、ゲート電極と多結晶シリコン間の絶縁性（ＧＩ耐圧と称する）の劣化が課題となる。ここで、ＧＩ耐圧とは、ＴＦＴのゲート電極に電圧Ｖｇを印加した際に絶縁性が破壊されて半導体層に電流Ｉｇが流れてしまう限界電圧値で定義される。具体的には図１８に示すようなＶｇ−Ｉｇ特性である。一般的な３．０μｍの加工デザインルール（以下、ＤＲと称する）で製造されたＴＦＴに要求されるＧＩ耐圧は５０Ｖ程度であり、下限値は４０Ｖと言われている。従来の比較的大寸法のＴＦＴの場合、電源電圧は１２Ｖを使用するのが一般的で、それに適合するように設計した場合のＧＩ膜厚は１００ｎｍ程度である。この場合はＧＩ耐圧として要求仕様を満たしている。しかしながら本発明者らが鋭意検討していた３００ｐｐｉクラスのディスプレイを製造するにあたっては、電源電圧について８Ｖを目標値に設定し、これを実現することを考慮して、ＧＩ膜厚として７０ｎｍまで薄膜化する必要があり、ＳｉＯ２の単層では充分なＧＩ耐圧が得られなかった。
【０００９】
このＧＩ耐圧を向上させる方法として、ＧＩ膜をＳｉＯ２と窒化シリコン（ＳｉＮ）膜の２層構造にする方法がある。ＳｉＮはＳｉＯ２に比べると誘電率が高い為、同じしきい値電圧を得る為にはＳｉＯ２に比べて膜厚を厚くすることが可能となる。但し、ＳｉＮ単層を用いることは、多結晶シリコン膜の界面との相性から好ましくないため、シリコン膜側にＳｉＯ２を使用して全体を２層構造としたＧＩ膜を用いている。
【００１０】
上記の３００ｐｐｉクラスのディスプレイを製造するにあたり、本発明者らの検討によって２層の合計が９０ｎｍ（ＳｉＯ２単膜で７０ｎｍの場合と同等の誘電率になる）とすることができ、必要な電源電圧等とＧＩ耐圧を両立することができた。尚、この３００ｐｐｉクラスの液晶ディスプレイを製造するにあたって、フォトリソ工程で使用した露光装置は３．０μｍの解像度を有するものであるため、前記ディスプレイのＤＲは３．０μｍである。
【００１１】
以上のように、ＧＩ膜を２層構造にすることはＴＦＴ性能の向上に対して有効である。このような２層構造のＧＩ膜に関しては、特許文献５をはじめとして多数開示されている。
【００１２】
また、別の方法として先に説明した結晶化により多結晶シリコンを形成する際に、シリコン表面層を平坦化することによってもＧＩ耐圧をアップさせることができる。本発明者らは、鋭意検討を行うことにより表面層の凹凸（リッジ）を、Ｒａ：７ｎｍ程度となるまで平坦化させ、ＳｉＯ２単層でもＧＩ耐圧を目標仕様にまで向上することができた。ここで、Ｒａ(arithmetical mean surface roughness）は、平坦度（凹凸表面の算術平均粗さ）を示す。
【００１３】
このような平坦化手法に関しても特許文献２〜４などに開示されている方法を好適に用いることができる。
【００１４】
以上のように、システム液晶ディスプレイの製造において、アモルファスシリコンの結晶化技術とＧＩ膜の２層化は、それぞれディスプレイの高性能化へ貢献する技術として注目されている。
【特許文献１】特開平９−１０７１００
【特許文献２】特開平９−１１５８３１
【特許文献３】特開平１１−０６８１０９
【特許文献４】特開２０００−３４０５０３
【特許文献５】特開昭５８−９１６７６
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで、本発明者らは、次世代のディスプレイとして露光装置の解像度を１．５μｍ以下とした、超高精細なＤＲを導入したディスプレイの開発を行っている。この場合、商品の付加価値の観点から高精細、狭額縁に相乗して前述したものよりもさらに低消費電力化が要求され、それに伴ってＧＩ膜厚をさらに薄膜化することが要求されるのは明白である。
【００１６】
本発明者らは、１．５μｍのＤＲを導入した液晶ディスプレイを製造すべく、鋭意検討を行った。この時に要求される電源電圧は３Ｖ、しきい値電圧は、ばらつきを含めてＶｔｈ＝０．９±０．４Ｖである。但し、このばらつきは、しきい値電圧を変動させる様々な要因を全て含んだ場合の許容値であり、ＧＩ膜厚のばらつきに起因する要素に関してはＶｔｈ＝０．９±０．２Ｖである。
【００１７】
この場合のＧＩ膜厚は、ＳｉＯ２単膜の場合、４５ｎｍ程度という設計値が得られている（図２１参照）。また、ＧＩ耐圧に関しては、単純にゲート絶縁膜を構成する膜のトータル膜厚によって決まり、単層・２層という膜構成による格差は無い。
【００１８】
このようなＴＦＴを製造するべく、本発明者らは多結晶シリコンの製造プロセスおよびＧＩ膜の構造について検証を行った。その結果、図２８に示すように、従来プロセスの結晶化技術である固相成長とレーザーアニールを１回施す方法（以下、シングルレーザー結晶化と称す）及びＧＩ膜をＳｉＯ２の単膜に使用する構造では、ＧＩ耐圧が２０Ｖ程度であり、全く足りないことが判明した。尚、上記シングルレーザー結晶化によってシリコン表面にリッジ（凹凸）が形成され、この高さは３０ｎｍ以上であり、かつリッジサイズはＲａ：１１ｎｍである。すなわち、このプロセスでは半導体層の平坦化を行っていない。この時のポリシリコン表面には、高いリッジが形成される。
【００１９】
そこで、結晶化技術を鋭意検討してポリシリコン表面の平坦度をＲａ：７ｎｍ程度とした。また、これとは別にＧＩ膜の２層構造も採用し、個別に検証を行った。その結果、図２６及び２７に示すように、それぞれの方法を単独で用いたのでは、ＧＩ耐圧が２５〜３０Ｖ程度で、まだ不十分な値であった。
【００２０】
尚、図２１及び図２３はＧＩ膜厚に対するＴＦＴのしきい値電圧を示すものであり、図２２及び２４はポリシリコン表面の平坦度をＲａ：７ｎｍとした場合のＧＩ膜厚に対するＧＩ耐圧を測定した結果である。ここに示しているように、ＳｉＯ２の単膜を使用した場合では、しきい値電圧０．９ＶとするためにはＧＩ膜厚は４５ｎｍとする必要があり、その場合のＧＩ耐圧は２８Ｖとなって要求値を満足しない。また、電源電圧３Ｖのトランジスタに対して、しきい値電圧に許される上限値は１．１Ｖまでであり、それに対応するＧＩ膜厚は５６ｎｍとなる。この時のＧＩ耐圧は４０Ｖとなる。ＧＩ耐圧は最低でも４０Ｖ以上必要であり、下回ると信頼性試験に通らない。よってこの膜厚におけるＧＩ耐圧は、耐圧許容値として下限ぎりぎりの値である。ゆえに、膜厚ばらつきに対するマージンがない。
【００２１】
また、図１８は、ＧＩ膜を２層構造とし、ＳｉＮ／ＳｉＯ２を３０／３０ｎｍとした場合のＧＩ耐圧を示したものであり、リッジサイズがＲａ：１１ｎｍ(すなわち平坦化処理をしていないもの)では耐圧が３０Ｖとなり、要求値を満足していない。
【００２２】
さらに、ゲート電極形成時のエッチング除去の際に、下層のＧＩ膜をオーバーエッチングしてしまうと、同じようにＧＩ耐圧が低下する。これは、ゲート電圧をかけた際の電界分布がゲート電極直下だけでなく周辺部分にも及び、この箇所のＧＩ膜厚が低下すると耐圧低下につながるためである。図２１〜２４に示したデータは、あくまでこのＧＩ膜オーバーエッチングを抑制してＧＩ膜厚を均一とした場合のものである。
【課題を解決するための手段】
【００２３】
本発明は、上記の問題点に鑑みて鋭意検討した結果得られたものであり、１．５μｍのＤＲによるＴＦＴ製造において、電源電圧・しきい値電圧の要求仕様と一般的なＴＦＴに要求されるＧＩ耐圧を同時に達成し、また、３．０μｍのＤＲによるＴＦＴ製造においても、ＧＩ耐圧を低下させることなく電源電圧等を引き下げる半導体装置及びその製造方法、及び、低消費電力性の良好な液晶表示装置を提供することを目的とする。
【００２４】
上記目的に対して、本発明者らは下記のような課題に係る検討を行った。
１．シリコン表面の平坦化と２層ＧＩ構造を同時に採用する（どちらか片方だけ使うのでは、１．５μｍのＤＲで半導体装置は製造できないと結論付ける）。
２． シリコン表面のリッジサイズとＧＩ耐圧の関係を検証する。
３． ＧＩ膜厚に対するトランジスタのしきい値電圧とＧＩ耐圧の関係を検証する。
４．ゲート電極膜エッチングの際にＧＩ膜のオーバーエッチング量（彫れ量）とＧＩ耐圧の関係を検証する。
【００２５】
以下は、それぞれの課題に対して検証を行った結果である。
【００２６】
図１８は、１．５μｍのＤＲかつＧＩ膜厚を２層合わせて６０ｎｍ（３０ｎｍずつ)に設定した上で、シリコン表面の平坦度をＲａ：１１ｎｍ(リッジ高さ３０ｎｍのものが存在する)及びＲａ：３ｎｍの２種類となるように製造したＴＦＴに対するＧＩ耐圧を測定した比較である。このように、シリコンの平坦度を上げることによってＧＩ耐圧が向上されていることが確認され、リッジサイズの限界値は１１ｎｍと３ｎｍの中間、すなわち７ｎｍであると推定される。
【００２７】
次に、３．０μｍのＤＲかつＧＩ膜厚を２層合わせて９０ｎｍに設定したＴＦＴのＧＩ耐圧に関して、図１９のような検証を行った。これは、前記３．０μｍのＤＲで製造した２種類のリッジサイズ（Ｒａ：１１ｎｍ及び３ｎｍ）のＴＦＴに対して、通常使用条件で通電し、時間経過に対するしきい値電圧の変動量（ΔＶｔｈ）を測定した結果である。
【００２８】
ここでは、信頼性評価条件としてΔＶｔｈを０．３Ｖに設定し、そのΔＶｔｈに対応して定めた時間（ここでは１０００時間）以上の時間経過（信頼stress timeリミット）に耐えることができれば合格とする。この結果より、図１９に示すようにリッジサイズがＲａ：７ｎｍに設定すれば信頼性条件を満たすと推測され、これが限界値であると考えられる。
【００２９】
次に、図２０はシリコン表面の平坦度をＲａ：７ｎｍ、ＧＩ膜厚を２層合わせて６０ｎｍ（３０ｎｍずつ)に設定した１．５μｍのＤＲで製造したＴＦＴに対し、ゲート電極形成時のＧＩ彫れ量に対するＧＩ耐圧を測定した結果である。このように、ＧＩ膜のオーバーエッチング量が２０ｎｍを超えるとＧＩ耐圧が４０Ｖを下回り、目標仕様が達成されない。よって、彫れ量の限界値は２０ｎｍであることが分かる。
【００３０】
最後に、シリコン表面の平坦度をＲａ：７ｎｍかつＧＩ彫れ量を１０ｎｍとした場合のＴＦＴについて、ＧＩ膜厚を振ってしきい値電圧とＧＩ耐圧の測定を行った。その結果を図２１，２２に１．５μｍのＤＲ、図２３，２４に３．０μｍのＤＲで製造したものについてそれぞれ示す。
【００３１】
尚、両者は全く同じ結果であり、しきい値電圧やＧＩ耐圧はデザインルールによる違いが無く、単純にＧＩ膜厚で決まることが示される。図２１，２２より、Ｖｔｈ＝０．９±０．２ＶかつＧＩ耐圧４０Ｖ以上を満足するＧＩ膜厚が見積もれる。また、図２３，２４よりＶｔｈ＝１．４±０．２Ｖ以下かつＧＩ耐圧５０Ｖ以上を満足するＧＩ膜厚を見積もった。尚、Ｖｔｈについては、本発明者らがこれらの半導体装置に対する付加価値として独自に設定した電源電圧値に対して一意的に決まるものであり、それぞれ３〜３．５Ｖ及び４．５〜５Ｖの電源電圧に対する設定値（３０％程度）である。
【００３２】
この結果を用いることにより、本発明者らは以下のような発明を独自に見出した。
【００３３】
本発明に係る半導体装置は、絶縁性基板と、絶縁性基板上に設けられたベースコート膜と、ベースコート膜上に設けられ、且つ、平坦面を有する半導体層と、半導体層の平坦面上に設けられた酸化シリコン膜と、酸化シリコン膜上に設けられた窒化シリコン膜と、により２層構造に形成されたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極とを備えたことを特徴とする。
【００３４】
このような構成によれば、平坦面を有する半導体層と２層構造のゲート絶縁膜の両方を備えるため、ゲート絶縁膜を薄くしてもＧＩ耐圧が低下することがなく、品質が保証される。よって、ゲート絶縁膜の薄膜化による電源電圧の減少が可能となり、低消費電力化が実現できる。
【００３５】
また、本発明に係る半導体装置は、半導体層の平坦面は、Ｒａが約７ｎｍ以下の凹凸状に形成されていることが好ましく、４ｎｍ以下であればより好ましい。
【００３６】
さらに、１．５μｍのＤＲで製造される本発明に係る半導体装置の場合について、酸化シリコン膜及び窒化シリコン膜で構成されるゲート絶縁膜の膜厚は、約５６〜７４ｎｍの範囲内であることが好ましく、５６〜６６ｎｍの範囲内であることがさらに好ましく、５６〜６０ｎｍの範囲内であることが最も好ましい。
【００３７】
本発明に係る１．５μｍのＤＲである半導体装置は、前記のようなＧＩ膜厚を設定することにより、ゲート絶縁膜の耐圧が４０Ｖ以上であり、且つ、しきい値電圧が１．１Ｖ以下、最も好ましくは０．９Ｖ以下となり、電源電圧が３〜３．５Ｖで駆動する。
【００３８】
尚、図２５は半導体層の平坦度がＲａ：４ｎｍ且つ２層ＧＩの膜厚が合計６０ｎｍで製造したＴＦＴにおけるＧＩ耐圧を表すグラフであり、このように耐圧４０Ｖが達成されている。
【００３９】
また、３．０μｍのＤＲで製造される半導体装置の場合については、酸化シリコン膜及び窒化シリコン膜で構成されるゲート絶縁膜の膜厚は、約６７〜１０２ｎｍの範囲内であることが好ましく、８１〜９９ｎｍの範囲内であることがより好ましい。本発明による３．０μｍのＤＲである半導体装置は、前記のようなＧＩ膜厚を設定することにより、ゲート絶縁膜の耐圧が５０ｖ以上であり、且つ、しきい値電圧が１．６Ｖ以下、好ましくは１．５Ｖ以下となる。これによって電源電圧が４．５〜５Ｖで駆動することができる。
【００４０】
また、本発明に係る半導体装置は、ゲート絶縁膜において、ゲート電極の下方に位置する部分とそれ以外の部分との膜厚差が約２０ｎｍ以下であることが好ましく、１０ｎｍ以下であることがより好ましい。このように、ゲート電極層直下部分だけでなく、電極近辺においてもＧＩ膜厚を最適な値とすることにより、ゲート電極に電圧を印加した際に回り込む電界による耐圧低下を防止することを特徴とする。
【００４１】
さらに、本発明に係る半導体装置は、ベースコート膜が、絶縁性基板上に設けられた窒化シリコン膜と、窒化シリコン膜上に設けられた酸化シリコン膜と、で構成されていることを特徴とする。このように、ベースコート膜の下層を窒化シリコン膜で構成することにより、特に後工程のコンタクトホール加工形成時に、フッ酸のようなエッチャントを用いたウエットエッチング工程を処理する場合があり、この際に何らかの原因でベースコート膜がエッチャントに触れたとしても、窒化膜の所でエッチングがストップするため、ガラス基板まで侵されることがない。
【００４２】
また、ガラスに含まれるアルカリイオンなどから半導体薄膜を保護するためにも、この窒化シリコン膜が有効に作用するため、ベースコート膜をこのような構成とすることは大変好ましい。尚、上層を酸化シリコンで形成する目的は、従来技術で説明したゲート絶縁膜の場合と同様であり、半導体薄膜に接する部分は酸化シリコンを使うことが好ましいためである。
【００４３】
本発明に係るアクティブマトリクス型の液晶表示装置は、上述したような半導体装置を表示素子として用いることにより、該表示素子が上記同様の効果を奏することができる。
【００４４】
本発明に係る半導体装置の製造方法は、ベースコート膜及びアモルファスシリコン薄膜が下層から上層へこの順で表面に設けられた絶縁性基板を準備するステップと、アモルファスシリコン薄膜に所定のイオンをドーピングするステップと、所定のイオンをドーピングしたアモルファスシリコン薄膜を加熱して固相成長させるステップと、固相成長させたアモルファスシリコン薄膜にエネルギービームを照射してポリシリコン薄膜で構成された平坦面を形成するステップと、平坦面上に酸化シリコン膜及び窒化シリコン膜をこの順で形成して２層構造のゲート絶縁膜を形成するステップと、ゲート絶縁膜上にゲート電極を形成するステップと、を備えたことを特徴とする。
【００４５】
上記製造方法は、シングルレーザー結晶化プロセスであるが、ビーム照射条件を調整（後述の第1エネルギービームよりも弱いエネルギー密度で照射）することによりリッジサイズをＲａで７ｎｍ以下まで制御してもよい。
【００４６】
また、本発明に係る半導体装置の製造方法は、ベースコート膜及びアモルファスシリコン薄膜が下層から上層へこの順で表面に設けられた絶縁性基板を準備するステップと、アモルファスシリコン薄膜に所定のイオンをドーピングするステップと、所定のイオンをドーピングしたアモルファスシリコン薄膜を加熱して固相成長させるステップと、固相成長させたアモルファスシリコン薄膜に第１エネルギービームを照射し、その後所定の表面処理を施し、さらにその後第２エネルギービームを照射することにより、ポリシリコン薄膜で構成された平坦面を形成するステップと、平坦面上に酸化シリコン膜及び窒化シリコン膜をこの順で形成して２層構造のゲート絶縁膜を形成するステップと、ゲート絶縁膜上にゲート電極を形成するステップと、を備えたことを特徴とする。
【００４７】
この方法では、第１エネルギービームの照射によって、前述したように大きなリッジ（高さ３０ｎｍ程度、Ｒａ：１１ｎｍ）が形成される。そのために、表面平坦化処理として第２エネルギービーム照射を必要とするが、こちらの方が前記シングルレーザープロセスに比べて高いエネルギー密度で照射するため、形成されるポリシリコンの結晶性が良好となることが特徴である。
【００４８】
また、本発明に係る半導体装置の製造方法は、前記エネルギービームもしくは第１及び第２のエネルギービームが、ライン状に整形されていてもよい。ライン状に整形されることで、半導体層の表面の広範囲を一度に処理でき、製造効率が良好となる。
【００４９】
前記第１及び第２エネルギービームの照射は、窒素ガスを充填した雰囲気にて行うことが好ましく、さらに前記第１エネルギービームの照射は、酸素ガスもしくは酸素ガスと窒素ガスの混合ガスを充填した雰囲気にて行うことがなお好ましい。
【００５０】
さらに前記第１エネルギービームは、エネルギー密度３００〜５００ｍＪ／ｃｍ２の範囲内のビームを前記基板に対して５〜５０回照射することが好ましく、且つ、前記第２エネルギービームは、エネルギー密度が前記第１エネルギービームの密度に対して、−１００〜＋１００ｍＪ／ｃｍ２の範囲内のビームを３〜５０回照射することが好ましい。さらに、第２エネルギービームについては、エネルギー密度が前記第１エネルギービームの密度に対して、−５０〜＋５０ｍＪ／ｃｍ２の範囲内のビームを３〜２０回照射することがより好ましい。
【００５１】
以上のように、アモルファスシリコンの結晶化工程においてレーザー光のようなエネルギービームを２回照射するプロセスのことを、本発明では「ダブルレーザー結晶化技術」と記載する。このようなダブルレーザー技術を利用することにより、従来のシングルレーザー結晶化技術により形成される高さ３０ｎｍ、Ｒａ：１１ｎｍのリッジをＲａ：７ｎｍ以下、好ましくはＲａ：４ｎｍ以下まで減少でき、本発明の半導体装置に要求される良質なポリシリコン薄膜の製造を可能とする。
【００５２】
次に、ゲート絶縁膜の膜厚差を無くす方法として、ゲート電極は、ゲート絶縁膜上に金属薄膜を設け、金属薄膜をエッチング除去することで形成するものであると共に、金属薄膜のエッチング除去の際、下層の窒化シリコン膜がオーバーエッチングされないように調整することにより、ゲート絶縁膜を、ゲート電極の下方に位置する部分とそれ以外の部分との膜厚差が約２０ｎｍ以下となるように形成してもよい。このような工程を経ることにより、ゲート絶縁膜の膜厚分布が均一となる。これを実現する為には、ゲート電極膜を成膜する際の膜厚分布を±２０ｎｍ以内にすることや、ゲート電極膜とゲート絶縁膜の界面での選択比向上を図ること等が上げられる。
【００５３】
以上述べてきたように、本発明では、１．シリコン表面の平坦化、２．酸化膜と窒化膜の２層構造のＧＩ形成、及び、３．ＧＩ膜厚の均一化（ＧＩ膜オーバーエッチングの防止を適用）という３つの技術要素を組み合わせ、さらにシリコン表面の凹凸寸法の制御とＧＩ膜厚を最適化することにより、１．５μｍの加工ルールに要求される電源電圧３〜３．５ＶとＧＩ耐圧４０Ｖとを同時に満足し、高精細・狭額縁・低消費電力の全てを備えた高付加価値の液晶ディスプレイを製造することができる。また、３．０μｍの加工ルールにおいても、電源電圧４．５〜５Ｖを達成でき、低消費電力を付加価値として備えた液晶ディスプレイの製造を可能とする。
【発明の効果】
【００５４】
以上説明したように、本発明によれば、１．５μｍのＤＲによるＴＦＴ製造において、電源電圧・しきい値電圧の要求仕様と一般的なＴＦＴに要求されるＧＩ耐圧を同時に達成し、また、３．０μｍのＤＲによるＴＦＴ製造においても、ＧＩ耐圧を低下させることなく電源電圧等を引き下げる半導体装置及びその製造方法、及び、低消費電力性の良好な液晶表示装置を提供することができる。
【発明を実施するための最良の形態】
【００５５】
以下、本発明の実施形態について、図を用いて詳細に説明する。
【００５６】
（実施形態１）
本発明に係る実施形態１として、加工デザインルール（ＤＲ）が１．５μｍである半導体装置について説明する。尚、平坦な半導体層の形成方法としては、ダブルレーザー結晶化技術によるポリシリコンの製造方法について説明する。
【００５７】
図１は、本発明の実施形態１に係る半導体装置５０の製造方法を示すフローチャートであり、図２〜８は、結晶化技術にかかる部分に対する断面図、図９〜１５は、ポリシリコン薄膜のパターニング以降の断面図をそれぞれ示す。
【００５８】
まず、図２に示すように、ガラス基板（絶縁性基板）１１上に膜厚１００ｎｍの窒化シリコン膜１２を、続いて膜厚５０ｎｍの酸化シリコン膜１３を、それぞれＣＶＤ法により形成してベースコート膜１４を設け、これらをベース基板１０とする。ベースコート膜１４は、ガラス基板１１に含まれているアルカリイオンなどの不純物から半導体薄膜を保護することと、後工程で成膜される各種薄膜とガラスの応力による基板の反りの防止を主な目的としている。このガラス基板１１は、ベースコート膜１４の形成前に６００〜７００℃の熱アニールを実施しており、この後に行う固相成長（ＳＰＣ）処理や、さらに後工程で実施する様々な加熱処理によって基板が伸縮するのを緩和させている。
【００５９】
次に、図３に示すように膜厚３０ｎｍのアモルファスシリコン薄膜２０をＣＶＤ法により形成した後、図４に示すように表面にニッケル（Ｎｉ）含有膜３０を形成する。次いでこれを焼成炉４０内にて図５に示すように６００℃にて１時間の加熱処理（ＳＰＣ）を行い、アモルファスシリコン薄膜２０中にＮｉシリサイト３１を拡散すると共に、アモルファスシリコンを固相成長させて結晶粒２１を有するポリシリコン膜３２を形成する。次いで、図６に示すように、このポリシリコン膜３２に酸素と窒素の混合ガス雰囲気中にてエキシマレーザー５１等のエネルギービーム（第１エネルギービーム）を４００ｍＪ／ｃｍ２のエネルギー密度にて１０shot照射してレーザーアニールを施す。これにより、結晶粒２１はさらに固相成長し、粒径が大きな結晶粒２９となる。
【００６０】
この時、結晶粒２９が出来ることによって、ポリシリコン膜３２表面に無数の凹凸（リッジ）が現れる。リッジは、その高さが３０〜７０ｎｍ程度、且つ、Ｒａ：１１ｎｍであり、これがポリシリコン膜３２表面の平坦性を悪化させている。また、ここまでの処理によってポリシリコン膜３２表面には酸化膜が生成されており、これを残しておくと、得られる薄膜トランジスタの特性が悪くなる恐れがある。
【００６１】
そこで、前記レーザーアニール工程の後に、図７に示すようにポリシリコン膜３２表面を、エッチング槽４１内に設けられた、フッ酸を含む水溶液からなるエッチング液４２に浸して表面処理を行う。これにより、前記酸化膜を選択的に除去し、薄膜トランジスタの特性の悪化の問題を解決する。
【００６２】
次に、図８に示すように窒素ガスを充填した雰囲気中にてエキシマレーザー５２などのエネルギービーム（第２エネルギービーム）を、前記１回目のエキシマレーザー照射時と同じエネルギー密度で１０shot照射してポリシリコン膜３２表面を平坦化する。これにより、リッジがＲａ：４ｎｍまで低減され、後工程で形成するゲート絶縁膜（ＧＩ）の耐圧低下を防止することができる。
【００６３】
以上のような工程を経て、本発明の半導体装置５０における平坦面を有するポリシリコン薄膜（半導体層）３８を形成する。なお、ここで説明したエキシマレーザーの照射密度やshot数は一例であり、これに限定されない。各々の範囲は、本発明で開示した範囲内で可変である。もちろん、前記ダブルレーザー結晶化技術による平坦な半導体層の形成方法は一例であるため、これに限定されない。結晶化によるポリシリコンの形成方法としては、本発明の技術範囲であるシングルレーザー結晶化技術も適用可能であるし、その他にも本発明の技術範囲に適用可能な方法で形成できる半導体層であれば好適に使用することが出来る。
【００６４】
続いて、図９〜１５を用いてトランジスタの形成工程について説明する。ここで、図９〜１５に示したものは本発明の半導体装置５０において、アクティブマトリクス回路（液晶表示パネルの表示画素部になる箇所）の周辺に設ける駆動回路部（ドライバー部）であり、左側がｎチャンネル、右側がｐチャンネルのトランジスタをそれぞれ示している。尚、アクティブマトリクス回路については後述のイオンドーピング工程に若干の違いがあるだけで、本発明の技術範囲である半導体層、ＧＩ膜、ゲート電極等については何ら変わり無いため、説明を省略する。
【００６５】
まず、図９に示すようにベース基板１０上のポリシリコン薄膜３８に対してフォトリソ工程及びドライエッチング工程により島状のポリシリコンパターン３９を形成する。尚、本実施形態で製造する半導体装置５０の構成は１．５μｍＤＲであり、図１６に示すような構造及び寸法である。これはあくまで例であり、もちろんこの構造に限定されるものではない。前記ポリシリコンパターン３９の寸法は、この実施形態では図１６に従って加工するものとする。
【００６６】
次に、図１０に示すようにポリシリコンパターン３９が形成されたベース基板１０全面に渡って酸化シリコン薄膜６１をＣＶＤ法により３０ｎｍ形成し、続いて窒化シリコン薄膜６２を同じく３０ｎｍ形成してゲート絶縁膜６３とする。この状態で、図１１に示すようにポリシリコンパターン３９に対してフォトリソ工程により所定のレジストパターン７０を形成し、リンイオン８０のドーピングを行ってｎ−領域７１を形成する。ここで、このパターニングとイオンドープを行うのは半導体装置５０においてドライバー部のｎチャンネル側となるべきトランジスタ部分のみ該当し、他のトランジスタ部分であるｐチャネルドライバー部及びアクティブマトリクス部分については、前記フォトリソ工程時にレジストパターン７０で全体をカバーしてイオンが入らないようにする。この工程は、後でゲート電極パターン８１を形成する際に、ｎチャネルドライバー部だけをゲートオーバラップ構造（ＧＯＬＤ構造）とするために必要であり、構造上、電極形成前にイオンドープを行っておく必要がある。尚、このゲート電極形成前のイオンドープ工程は、半導体装置５０の製造において必須の工程ではない。もちろん、全てのトランジスタについてＧＯＬＤ構造を採用しない半導体装置も製造し得る。この場合は、前記イオンドープ工程は実施されない。また、ＧＯＬＤ構造を形成する為には、ハットシェープ構造もあり、この方法ではゲート電極パターン形成後にイオンドープ工程が行われてｎ−領域７１が形成される。
【００６７】
次に、図１２に示すようにゲート絶縁膜６３上に窒化タンタル薄膜８４を５０ｎｍ形成し、次いでタングステン（Ｗ）薄膜８５を３５０ｎｍ形成する。尚、前記２層のゲート電極材料膜に対するガラス基板内での膜厚分布は±５％以内、すなわち４００±２０ｎｍ程度とする。これによって、後述のゲート絶縁膜６３オーバーエッチングによる彫れ量のばらつきを抑えることが可能となる。これに対してフォトリソ工程及びドライエッチング工程を施し、ゲート電極及びゲートバスラインのパターン８１を形成する（図１３）。この時のゲート電極パターン８１の構造及び寸法は、本実施形態では図１６に示す通りである（１．５μｍＤＲ）。
【００６８】
前記ドライエッチング工程の際、窒化タンタル薄膜８４と上層のゲート絶縁膜６３の界面での選択比を上げるようなエッチング条件を設定することにより、ゲート絶縁膜６３が露出した直後にエッチングをストップさせ、ゲート絶縁膜６３の窒化シリコン膜６２のオーバーエッチングを抑制する。本工程により、ゲート絶縁膜６３の膜厚はゲート電極膜直下に比べてゲート電極薄膜の無い部分の彫れ量をガラス基板内で０〜１０ｎｍに抑える。
【００６９】
この後、図１４に示すように、フォトリソ工程とイオンドーピング工程によって、ポリシリコン薄膜にリンやボロンのイオンドーピングを適宜行い、ソース・ドレイン領域８７，８８の形成やＬＤＤ領域の形成（アクティブマトリクス部に形成する）、アクティブマトリクス部、ｎチャネルドライバー部、ｐチャネルドライバー部などの各種トランジスタの形成を行ってゆく。
【００７０】
さらに、窒化膜９１や酸化膜９２による層間絶縁膜の形成、コンタクトホール９３の加工形成、ソース電極やバスラインの形成、保護膜形成、透明電極パターン形成などの工程を経て半導体装置５０及びそれを含んだアクティブマトリクス型液晶表示装置の駆動回路基板が完成する。尚、図１５はコンタクトホール９３の加工形成が終わった状態を示している。これら一連の工程については、公知の技術を好適に用いることができ、特に限定されるものではない。
【００７１】
さらに、ＰＩ塗布、ラビング、カラーフィルタ基板との貼合せ、液晶注入、分断などの工程を経て、液晶表示装置が完成する。これらの工程についても公知の技術を好適に用いることができ、特に限定されるものではない。
【００７２】
（実施形態２）
続いて本発明に係る実施形態２として、同じく加工デザインルールが１．５μｍである半導体装置の製造に関し、シングルレーザー結晶化技術によるポリシリコンの製造方法について説明する。シングルレーザー結晶化の方法としては、図１のフローチャートにおいて第１エネルギービームの照射以降を省いた以外は全く同一である。また、図２〜６が、結晶化技術にかかる部分に対する断面図に該当するが、図６においてリッジサイズが大きくならないようにビーム照射を行っているため、表面が平坦となる点が異なる。尚、図示は省略する。また、ポリシリコン薄膜のパターニング以降の部分に関しては実施形態１と同様であるため、説明を省略する。さらに、レーザー結晶化までのフローについても、実施形態１と共通する部分については適宜省略する。
【００７３】
まず、図２〜５までの工程によってアモルファスシリコンを固相成長させて結晶粒を有するポリシリコン膜を形成する。ここまでの工程条件については、実施形態１と全く同様である。次いで、図６に示すように、このポリシリコン膜に酸素と窒素の混合ガス雰囲気中にてエキシマレーザー等のエネルギービームを３５０ｍJ／ｃｍ２のエネルギー密度にて１０shot照射してレーザーアニールを施す。これにより、結晶粒はさらに固相成長し、粒径が大きな結晶粒となる。
【００７４】
この時、結晶粒が出来ることによって、実施形態１と同じようにポリシリコン膜表面に無数の凹凸（リッジ）が現れるが、前述したようにエキシマレーザーのエネルギー密度が実施形態１で説明したダブルレーザープロセスの場合に比べて５０ｍJ／ｃｍ２低い為、リッジサイズがＲａ：７ｎｍ程度に制御され、ポリシリコン薄膜表面の平坦性は良好となる。しかし、実施形態１に比べるとシリコンの結晶性は劣っている。
【００７５】
以上のような工程を経て、本発明の実施形態２に係る半導体装置におけるポリシリコン薄膜を形成する。なお、ここで説明したエキシマレーザーの照射密度やshot数は一例であり、これに限定されない。
【００７６】
以後、実施形態１で説明した時と同様のプロセスを経て半導体装置や液晶ディスプレイを完成する。
【００７７】
（実施形態３）
続いて本発明に係る実施形態３として、加工デザインルールが３μｍである半導体装置の場合について説明する。尚、一部の成膜条件や加工寸法を除くと、ほぼ実施形態１及び２と共通する項目が多いため、適宜省略するものとする。また、実施形態３にかかる半導体装置の製造方法を示すフローチャートも、図１に示すものと同様である。但し、ここでも平坦な半導体層の形成方法については、シングルレーザー若しくはダブルレーザー結晶化技術によるポリシリコンとするが、もちろん、これに限定されるものでない。
【００７８】
まず、ガラス基板上にベースコート膜を形成するところからシングル若しくはダブルレーザー結晶化までは、実施形態１及び２と同一工程であり、リッジの大きさや各レーザーの照射条件についても同一である。図２〜８に示す工程に関しては、成膜条件等、特に変更すべき点は無い。
【００７９】
次に、図９に示すようにポリシリコン薄膜に対してフォトリソ工程及びドライエッチング工程により島状のパターンを形成する。
【００８０】
尚、本実施形態で製造する半導体装置の構成は３μｍＤＲであり、例えば図１７に示すような構造及び寸法である。これはあくまで例であり、もちろんこの構造に限定されるものではない。前記ポリシリコン膜のパターン寸法は、実施形態３では図１７に従って加工するものとする。
【００８１】
次に、図１０に示すように、基板全面に渡って酸化シリコン薄膜をＣＶＤ法により５０ｎｍ形成し、続いて窒化シリコン薄膜を同じく４０ｎｍ形成してゲート絶縁膜とする。この状態で、図１１に示すように前記島状パターンに対してフォトリソ工程により所定のレジストパターンを形成し、リンイオンのドーピングを行ってｎ−領域を形成する。この工程についても実施形態１で説明したものと同一であり、説明を省略する。
【００８２】
次に、図１２に示すように前記ゲート絶縁膜上に窒化タンタル薄膜を５０ｎｍ形成し、次いでタングステン（Ｗ）薄膜を３５０ｎｍ形成する。これに対してフォトリソ工程及びドライエッチング工程を施し、ゲート電極及びゲートバスラインのパターンを形成する（図１３）。この時のゲート電極パターンの構造及び寸法は、本実施形態では図１７に示す通りである（３μmＤＲ）。
【００８３】
前記ドライエッチング工程の際、窒化タンタル薄膜と上層ゲート絶縁膜の界面での選択比を上げるようなエッチング条件を設定することにより、ゲート絶縁膜が露出した直後にエッチングをストップさせ、ゲート絶縁膜（の窒化シリコン膜）のオーバーエッチングを抑制する。本工程により、ゲート絶縁膜はゲート電極膜直下に比べてゲート電極薄膜の無い部分の彫れ量をガラス基板内で０〜１０ｎｍに抑える。
【００８４】
以後の工程についても説明を省略する。実施形態１及び２に記載した通り、公知の技術を好適に使用して半導体装置や液晶表示装置を完成させる。
【００８５】
（作用効果）
次に、作用効果について説明する。
【００８６】
本発明の実施形態１〜３に係る半導体装置は、ガラス基板１１と、ガラス基板１１上に設けられたベースコート膜１４と、ベースコート膜１４上に設けられ、且つ、平坦面を有するポリシリコンパターン（半導体層）３９と、ポリシリコンパターン（半導体層）３９の平坦面上に設けられた酸化シリコン薄膜６１と、酸化シリコン薄膜６１上に設けられた窒化シリコン薄膜６２と、により２層構造に形成されたゲート絶縁膜６３と、ゲート絶縁膜６３上に設けられたゲート電極パターン８１とを備えたことを特徴とする。
【００８７】
このような構成によれば、平坦面を有する半導体層３９と２層構造のゲート絶縁膜６３の両方を備えるため、ゲート絶縁膜６３を薄くしてもＧＩ耐圧が低下することがなく、品質が保証される。よって、ゲート絶縁膜６３の薄膜化による電源電圧の減少が可能となり、低消費電力化が実現できる。
【産業上の利用可能性】
【００８８】
以上説明したように、本発明は、半導体装置、半導体装置の製造方法、及び、液晶表示装置について有用である。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施形態１及び３に係る製造工程のフローチャートである。
【図２】本発明の実施形態１〜３に係るベースコート膜形成工程における半導体装置の断面図である。
【図３】本発明の実施形態１〜３に係るアモルファスシリコン薄膜形成工程における半導体装置の断面図である。
【図４】本発明の実施形態１〜３に係るニッケル（Ｎｉ）含有膜形成工程における半導体装置の断面図である。
【図５】本発明の実施形態１〜３に係る加熱処理（ＳＰＣ）工程における半導体装置の断面図である。
【図６】本発明の実施形態１〜３に係るレーザーアニール工程における半導体装置の断面図である。
【図７】本発明の実施形態１及び３に係る表面処理工程における半導体装置の断面図である。
【図８】本発明の実施形態１及び３に係る表面平坦化工程における半導体装置の断面図である。
【図９】本発明の実施形態１〜３に係るポリシリコンパターン形成工程における半導体装置の断面図である。
【図１０】本発明の実施形態１〜３に係るゲート絶縁膜形成工程における半導体装置の断面図である。
【図１１】本発明の実施形態１〜３に係るｎ−領域形成工程における半導体装置の断面図である。
【図１２】本発明の実施形態１〜３に係るゲート電極材料膜形成工程における半導体装置の断面図である。
【図１３】本発明の実施形態１〜３に係るゲート電極及びゲートバスラインパターン形成工程における半導体装置の断面図である。
【図１４】本発明の実施形態１〜３に係る各種トランジスタ形成工程における半導体装置の断面図である。
【図１５】本発明の実施形態１〜３に係るコンタクトホール形成後における半導体装置の断面図である。
【図１６】本発明の実施形態１及び２に係る半導体装置の構成及び寸法を示す平面図である。
【図１７】本発明の実施形態３に係る半導体装置の構成及び寸法を示す平面図である。
【図１８】１．５μｍのＤＲ且つＧＩ膜厚６０ｎｍ（２層ＧＩ）の半導体装置に係るシリコン表面の平坦度に対するＧＩ耐圧の比較図である。
【図１９】３．０μｍのＤＲ且つＧＩ膜厚９０ｎｍ（２層ＧＩ）の半導体装置に係るシリコン表面の平坦度に対する通常通電での駆動信頼性試験の比較図である。
【図２０】本発明に係る１．５μｍのＤＲによる半導体装置（シリコン平坦度Ｒａ：７ｎｍ且つＧＩ膜厚６０ｎｍ）のＧＩ彫れ量に対するＧＩ耐圧の測定結果を示す図である。
【図２１】１．５μｍのＤＲの半導体装置に係るＧＩ膜厚に対するしきい値電圧の測定結果を示す図である。
【図２２】１．５μｍのＤＲ且つシリコン平坦度がＲａ：７ｎｍの半導体装置に係るＧＩ膜厚に対するＧＩ耐圧の測定結果を示す図である。
【図２３】３．０μｍのＤＲの半導体装置に係るＧＩ膜厚に対するしきい値電圧の測定結果を示す図である。
【図２４】３．０μｍのＤＲ且つシリコン平坦度がＲａ：７ｎｍの半導体装置に係るＧＩ膜厚に対するＧＩ耐圧の測定結果を示す図である。
【図２５】１．５μｍのＤＲ且つ２層ＧＩ構造の半導体装置に対してダブルレーザー結晶化を行った際のゲート絶縁膜の耐圧の測定結果を示す図である。
【図２６】１．５μｍのＤＲ且つ２層ＧＩ構造の半導体装置に対してレーザー結晶化（１回目のみ）を行った際のゲート絶縁膜の耐圧の測定結果を示す図である。
【図２７】１．５μｍのＤＲ且つ単層ＧＩ構造の半導体装置に対してダブルレーザー結晶化を行った際のゲート絶縁膜の耐圧の測定結果を示す図である。
【図２８】１．５μｍのＤＲ且つ単層ＧＩ構造の半導体装置に対してレーザー結晶化（１回目のみ）を行った際のゲート絶縁膜の耐圧の測定結果を示す図である。
【符号の説明】
【００９０】
１０      ベース基板
１１      ガラス基板
１２      窒化シリコン膜
１３      酸化シリコン膜
１４      ベースコート膜
２０      アモルファスシリコン薄膜
２１，２９      結晶粒
３０      ニッケルＮｉ含有膜
３１      Ｎｉシリサイト
３２      ポリシリコン膜
３８      ポリシリコン薄膜
３９      ポリシリコンパターン
４０      焼成炉
４１      エッチング槽
４２      エッチング液
５０      半導体装置
５１，５２      エキシマレーザー
６１      酸化シリコン薄膜
６２      窒化シリコン薄膜
６３      ゲート絶縁膜
７０      レジストパターン
７１      ｎ−領域
８０      リンイオン
８１      ゲート電極パターン
８４      窒化タンタル薄膜
８５      タングステンＷ薄膜
８７，８８      ソース・ドレイン領域
９１      窒化膜
９２      酸化膜
９３      コンタクトホール
【図１】
2008124126.tif 000003
【図２】
2008124126.tif 000004
【図３】
2008124126.tif 000005
【図４】
2008124126.tif 000006
【図５】
2008124126.tif 000007
【図６】
2008124126.tif 000008
【図７】
2008124126.tif 000009
【図８】
2008124126.tif 000010
【図９】
2008124126.tif 000011
【図１０】
2008124126.tif 000012
【図１１】
2008124126.tif 000013
【図１２】
2008124126.tif 000014
【図１３】
2008124126.tif 000015
【図１４】
2008124126.tif 000016
【図１５】
2008124126.tif 000017
【図１６】
2008124126.tif 000018
【図１７】
2008124126.tif 000019
【図１８】
2008124126.tif 000020
【図１９】
2008124126.tif 000021
【図２０】
2008124126.tif 000022
【図２１】
2008124126.tif 000023
【図２２】
2008124126.tif 000024
【図２３】
2008124126.tif 000025
【図２４】
2008124126.tif 000026
【図２５】
2008124126.tif 000027
【図２６】
2008124126.tif 000028
【図２７】
2008124126.tif 000029
【図２８】
2008124126.tif 000030