(57)【要約】【課題】半導体層とその下部層との接着力が強固であり、半導体特性が優れた半導体素子を提供する。【解決手段】本発明による半導体素子１０１は、ガラス基板１の上に形成されたゲート電極２と、ゲート電極２の上に形成されたゲート絶縁層３と、ゲート絶縁層３の上に形成された微結晶シリコン層４と、微結晶シリコン層４の上面１１を覆うと共に、微結晶シリコン層４の側壁部１２の少なくとも一部を覆うように形成されたアモルファスシリコン層５と、アモルファスシリコン層５の上に形成されたソース電極７及びドレイン電極８とを備えている。【選択図】  図１
2008140984.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に形成されたゲート電極と、
前記ゲート電極の上に形成された絶縁層と、
前記絶縁層の上に形成された半導体層と、
前記半導体層の上に形成されたソース電極及びドレイン電極と、を備え、
前記半導体層は、
第１半導体層と、
前記第１半導体層の側壁部の少なくとも一部を覆うように形成された第２半導体層と、を含む半導体素子。
【請求項２】
前記第２半導体層は、前記第１半導体層の上面を覆うことを特徴とする、請求項１に記載の半導体素子。
【請求項３】
前記第２半導体層は、前記第１半導体層の上面を覆い、前記絶縁層に接する部分を有することを特徴とする、請求項１に記載の半導体素子。
【請求項４】
前記第２半導体層は、前記第１半導体層よりも結晶粒界が少ない材料、あるいは結晶粒界が実質的に発生しない材料を主成分とする、請求項１から３のいずれかに記載の半導体素子。
【請求項５】
前記第１半導体層の主成分が微結晶シリコンである、請求項１から４のいずれかに記載の半導体素子。
【請求項６】
前記第１半導体層の主成分が酸化亜鉛である、請求項１から４のいずれかに記載の半導体素子。
【請求項７】
前記第２半導体層の主成分がアモルファスシリコンである、請求項１から６のいずれかに記載の半導体素子。
【請求項８】
前記第１半導体層の前記側壁部の全部が前記第２半導体層によって覆われている、請求項１から７のいずれかに記載の半導体素子。
【請求項９】
前記第１半導体層の前記側壁部の一部が前記第２半導体層によって覆われており、前記側壁部の他の部分が前記ソース電極及び前記ドレイン電極によって覆われている、請求項１から７のいずれかに記載の半導体素子。
【請求項１０】
基板面に垂直な方向から見た場合、前記第１半導体層の周囲全てが前記第２半導体層の前記絶縁層に接する部分によって囲まれている、請求項１から８のいずれかに記載の半導体素子。
【請求項１１】
基板面に垂直な方向から見た場合、前記第１半導体層の周囲が前記第２半導体層の前記絶縁層に接する部分と前記ソース電極及び前記ドレイン電極の前記絶縁層に接する部分とによって囲まれている、請求項１から７のいずれかに記載の半導体素子。
【請求項１２】
ゲート電極の上に絶縁層を形成する工程と、
前記絶縁層の上に第１半導体層を形成する工程と、
前記第１半導体層の上に第２半導体層を形成する工程と、
前記第２半導体層の上にフォトリソグラフィ法によってソース電極及びドレイン電極を形成する工程と、を含み、
前記第２半導体層を形成する工程において、前記第２半導体層は前記第１半導体層を覆うと共に、前記第１半導体層の側壁部の少なくとも一部を覆うように形成される半導体素子の製造方法。
【請求項１３】
前記第２半導体層の上にｎ+型シリコン層を形成する工程と、
前記ｎ+型シリコン層にエッチング処理を施してコンタクト層を形成する工程と、を含む、請求項１２に記載の製造方法。
【請求項１４】
前記ソース電極及びドレイン電極を形成する工程は、レジスト膜を形成する工程を含み、
前記コンタクト層は、前記レジスト膜を用いたパターニングによって形成される、請求項１３に記載の製造方法。
【請求項１５】
前記コンタクト層を形成した後、剥離液を用いてレジスト膜を除去する工程を含む、請求項１３または１４に記載の製造方法。
【請求項１６】
前記第１半導体層を形成する工程は、
前記絶縁層の上に前記第１半導体層の材料からなる第１半導体材料膜を形成する工程と、
前記第１半導体材料膜の上にフォトレジスト膜を形成する工程と、
前記ゲート電極をマスクとして前記フォトレジスト膜を露光する工程と、を含む請求項１２から１５のいずれかに記載の製造方法。
【請求項１７】
前記第２半導体層は、前記第１半導体層よりも結晶粒界が少ない材料、あるいは結晶粒界が実質的に発生しない材料によって形成される、請求項１２から１６のいずれかに記載の製造方法。
【請求項１８】
前記第１半導体層の主成分が微結晶シリコンである、請求項１２から１７のいずれかに記載の製造方法。
【請求項１９】
前記第１半導体層の主成分が酸化亜鉛である、請求項１２から１７のいずれかに記載の製造方法。
【請求項２０】
前記第２半導体層の主成分がアモルファスシリコンである、請求項１２から１９のいずれかに記載の製造方法。
【請求項２１】
請求項１から１１のいずれかに記載の半導体素子を備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及び半導体素子の製造方法、並びに、回路基板、表示装置及び撮像装置等の電子装置に関する。より詳しくは、薄膜トランジスタ等の半導体素子、アクティブマトリクス基板等の回路基板、フラットパネル型Ｘ線イメージセンサー装置等の撮像装置、画像入力装置等の電子装置、及び、液晶表示装置や有機エレクトロルミネセンス表示装置等の表示装置に関するものである。
【背景技術】
【０００２】
従来、液晶表示装置等に用いるアクティブマトリクス基板のＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）として、半導体層にアモルファスシリコンを用いたＴＦＴ（アモルファスシリコンＴＦＴ）や低温結晶化シリコンを用いたＴＦＴ（低温結晶化シリコンＴＦＴ)が用いられている。
【０００３】
低温結晶化シリコンＴＦＴは、半導体層における電子及び正孔の移動度が高く、オン電流が大きいため、液晶表示装置等の画素容量を短いスイッチング時間で充電させることができるという利点を有し、さらにアクティブマトリクス基板内にドライバー等の周辺回路の一部または全体を作りこむ事ができるという利点も有している。
【０００４】
しかし、低温結晶化シリコンＴＦＴの作製工程には、レーザー結晶化工程、熱アニール工程、イオンドーピング工程などの複雑な工程が含まれることから、基板の単位面積あたりの製造コストが高くなるという問題がある。よって、低温結晶化シリコンＴＦＴは、主に中型及び小型の液晶パネルに対して用いられることが多い。
【０００５】
一方、アモルファスシリコンＴＦＴは、低温結晶化シリコンＴＦＴに比べてオン電流が低いという欠点があるものの、アモルファスシリコン膜の形成が比較的容易であるため、大面積を必要とする装置のアクティブマトリクス基板に適している。したがって、液晶テレビのアクティブマトリクス基板の多くにアモルファスシリコンＴＦＴが用いられている。
【０００６】
近年、液晶テレビ等の液晶表示装置には、大型化の要求に加え、高画質化及び低消費電力化が強く求められている。そのためには、液晶表示装置の様々な部位に対して改良がなされ、その一つとしてアクティブマトリックス基板のＴＦＴの高性能化も必要となってきている。しかしながら、アモルファスシリコンＴＦＴでは高性能化が難しく、課題となっている。
【０００７】
ＴＦＴの性能向上を目指して、以前より、ＴＦＴの半導体層の材料として、アモルファスシリコンや低温結晶化シリコン以外の材料を用いる試みがなされている。特許文献１及び非特許文献１には、そのようなＴＦＴの例として、微結晶シリコン（μｃ−Ｓｉ）層を含む半導体層を備えたＴＦＴが記載されている。また、特許文献２には、半導体材料に酸化亜鉛（ＺｎＯx）を用いたＴＦＴが記載されている。
【０００８】
微結晶シリコンは微結晶相を有するシリコンであり、微結晶シリコン膜は、一般に、プラズマＣＶＤ法などアモルファスシリコン膜の形成方法と同様の方法を用いて作製される。その原料ガスには、水素ガスで希釈したシランガスを用いるのが一般的である。微結晶シリコンに含まれる結晶粒の粒径は数ｎｍから数１００ｎｍ程度と小さく、微結晶シリコンは結晶粒とアモルファスシリコンとの混合状態として形成されることが多い。また、低温結晶化シリコン膜を形成する場合、まずアモルファスシリコンを成膜し、その後レーザーや熱による結晶化が必要であるが、微結晶シリコンは、ＣＶＤ装置等によって成膜が完了したときに、既に基本的な結晶粒を含んでいるという特徴がある。したがって、成膜後に、レーザーや熱によるアニール処理を施して結晶粒を形成する工程を省くことも可能である。よって、微結晶シリコンＴＦＴは、低温結晶化シリコンＴＦＴを作成するために必要とされる工程数よりも少ない工程数で作成可能であり、アモルファスシリコンＴＦＴと同程度の工程数とコストで作製され得る。
【０００９】
特許文献１には、ＴＦＴの半導体層に微結晶シリコンを用いることにより、アモルファスシリコンＴＦＴの１．５倍の大きなオン電流が得られたことが記載されている。また、非特許文献１には、微結晶シリコン及びアモルファスシリコン層からなる半導体層を用いることにより、ＯＮ／ＯＦＦ電流比が１０6、移動度が約１ｃｍ2／Ｖｓ、閾値が約５ＶのＴＦＴが得られたとされている。この移動度は、アモルファスシリコンＴＦＴと同等かそれ以上の値を示すものである。なお、非特許文献１に記載のＴＦＴでは、微結晶シリコン層の上にアモルファスシリコン層が形成されているが、この構造はＯＦＦ電流を低減するために採用したとされている。
【００１０】
一方、特許文献２では、シリコンに代わる新たな材料として、酸化亜鉛（ＺｎＯx）を半導体層に用いる試みがなされており、それによって、ＯＮ／ＯＦＦ電流比が４．５×１０5、移動度が１５０ｃｍ2／Ｖｓ、閾値が１．３ＶのＴＦＴが得られたとされている。この移動度は、アモルファスシリコンＴＦＴよりも遥かに高い移動度である。
【特許文献１】特開平６−１９６７０１号公報
【特許文献２】特開２００２−７６３５６号公報
【非特許文献１】Ｚｈｏｎｇｙａｎｇ  Ｘｕ他「Ａ  Ｎｏｖｅｌ  Ｔｈｉｎ−ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒｓ  Ｗｉｔｈ  μｃ−Ｓｉ／ａ−Ｓｉ  Ｄｕａｌ  Ａｃｔｉｖｅ  Ｌａｙｅｒ  Ｓｔｒｕｃｔｕｒｅ  Ｆｏｒ  ＡＭ−ＬＣＤ」  ＩＤＷ’９６  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  Ｔｈｅ  Ｔｈｉｒｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｄｉｓｐｌａｙ  Ｗｏｒｋｓｈｏｐｓ  ＶＯＬＵＭＥ  １、１９９６、ｐ．１１７〜１２０
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、特許文献１や非特許文献１に示されるような微結晶シリコンを用いたＴＦＴには、半導体層とその下地となるゲート絶縁層（窒化シリコン膜、酸化シリコン膜等）との間の付着力が充分に得られず、層剥離が発生するという問題があった。
【００１２】
図２１（ａ）に示すように、ガラス基板２０１上における微結晶シリコン層２０２の下部にはアモルファスシリコン主体の層であるインキュベーション層２０３が形成されやすく、このインキュベーション層２０３が層剥離を引き起こす原因になっているとも考えられる。すなわち、インキュベーション層２０３の存在により膜厚方向に組成及び結晶含有率が変化し、それに起因して層に亀裂や剥離が発生しやすくなるものと考えられる。さらに、層自体の強度が弱く、結晶粒界２０４を境として亀裂が発生しやすいため、その亀裂が層剥離の原因になっているとも考えられる。
【００１３】
このようなインキュベーション層２０３や結晶粒界２０４は、図２１（ｂ）に示すように、アモルファスシリコン層２０５においては殆ど発生することがない。また図２１（ｃ）に示すように、低温多結晶化シリコン層２０６においては、ある程度の結晶粒界は発生するものの、インキュベーション層は発生しにくい。
【００１４】
さらに、微結晶シリコンを用いたＴＦＴには、結晶粒界に発生した亀裂を伝わって不純物が半導体層内に染み込み、これによってＴＦＴの特性が劣化されるという問題があることもわかった。特に、半導体層の形成後、ソース金属膜等をエッチングするときにエッチャント中に溶け出した金属や、エッチャント自体に含まれる不純物の染み込みが特性劣化を引き起こす。ここで言う不純物には、酸素、炭素、金属イオンなどが含まれる。一般的にシリコン膜中に取り込まれた不純物の含有量が１％以下であったとしてもＴＦＴの特性を劣化させ得るため、結晶粒界における亀裂の発生は深刻な問題となる。
【００１５】
また、特許文献２に示されるような酸化亜鉛を半導体層に用いたＴＦＴの場合、酸化亜鉛が両性元素であり、酸にもアルカリにも溶解しやすいため、ソース金属膜等をエッチングするときのオーバーエッチングやエッチャントの染み込みにより、酸化亜鉛の一部が消失し、これによってＴＦＴの特性が劣化するという問題もある。
【００１６】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、半導体層の膜剥、汚染、消失等が防止され、良好な半導体特性を維持することができる半導体素子を提供することにある。
【課題を解決するための手段】
【００１７】
本発明による半導体素子は、基板の上に形成されたゲート電極と、前記ゲート電極の上に形成された絶縁層と、前記絶縁層の上に形成された半導体層と、前記半導体層の上に形成されたソース電極及びドレイン電極と、を備え、前記半導体層は、第１半導体層と、前記第１半導体層の側壁部の少なくとも一部を覆うように形成された第２半導体層とを含む。
【００１８】
ある実施形態では、前記第２半導体層は、前記第１半導体層の上面を覆っている。
【００１９】
ある実施形態では、前記第２半導体層は、前記第１半導体層の上面を覆い、前記絶縁層に接する部分を有している。
【００２０】
ある実施形態では、前記第２半導体層は、前記第１半導体層よりも結晶粒界が少ない材料、あるいは結晶粒界が実質的に発生しない材料を主成分とする。
【００２１】
ある実施形態では、前記第１半導体層の主成分が微結晶シリコンである。
【００２２】
ある実施形態では、前記第１半導体層の主成分が酸化亜鉛である。
【００２３】
ある実施形態では、前記第２半導体層の主成分がアモルファスシリコンである。
【００２４】
ある実施形態では、前記第１半導体層の前記側壁部の全部が前記第２半導体層によって覆われている。
【００２５】
ある実施形態では、前記第１半導体層の前記側壁部の一部が前記第２半導体層によって覆われており、前記側壁部の他の部分が前記ソース電極及び前記ドレイン電極によって覆われている。
【００２６】
ある実施形態では、基板面に垂直な方向から見た場合、前記第１半導体層の周囲全てが前記第２半導体層の前記絶縁層に接する部分によって囲まれている。
【００２７】
ある実施形態では、基板面に垂直な方向から見た場合、前記第１半導体層の周囲が前記第２半導体層の前記絶縁層に接する部分と前記ソース電極及び前記ドレイン電極の前記絶縁層に接する部分とによって囲まれている。
【００２８】
本発明による半導体素子の製造方法は、ゲート電極の上に絶縁層を形成する工程と、
前記絶縁層の上に第１半導体層を形成する工程と、前記第１半導体層の上に第２半導体層を形成する工程と、前記第２半導体層の上にフォトリソグラフィ法によってソース電極及びドレイン電極を形成する工程とを含み、前記第２半導体層を形成する工程において、前記第２半導体層は前記第１半導体層を覆うと共に、前記第１半導体層の側壁部の少なくとも一部を覆うように形成される。
【００２９】
ある実施形態は、前記第２半導体層の上にｎ+型シリコン層を形成する工程と、前記ｎ+型シリコン層にエッチング処理を施してコンタクト層を形成する工程とを含む。
【００３０】
ある実施形態において、前記ソース電極及びドレイン電極を形成する工程は、レジスト膜を形成する工程を含み、前記コンタクト層は、前記レジスト膜を用いたパターニングによって形成される。
【００３１】
ある実施形態は、前記コンタクト層を形成した後、剥離液を用いてレジスト膜を除去する工程を含む。
【００３２】
ある実施形態において、前記第１半導体層を形成する工程は、前記絶縁層の上に前記第１半導体層の材料からなる第１半導体材料膜を形成する工程と、前記第１半導体材料膜の上にフォトレジスト膜を形成する工程と、前記ゲート電極をマスクとして前記フォトレジスト膜を露光する工程とを含む。
【００３３】
ある実施形態では、前記第２半導体層は、前記第１半導体層よりも結晶粒界が少ない材料、あるいは結晶粒界が実質的に発生しない材料によって形成される。
【００３４】
ある実施形態では、前記第１半導体層の主成分が微結晶シリコンである。
【００３５】
ある実施形態では、前記第１半導体層の主成分が酸化亜鉛である。
【００３６】
ある実施形態では、前記第２半導体層の主成分がアモルファスシリコンである。
【００３７】
本発明による表示装置は、上述した半導体素子を備えた表示装置である。
【００３８】
なお、上述した本発明による半導体素子を有する回路基板も本願発明に含まれ、本発明による製造方法によって製造された半導体素子を有する回路基板も本願発明に含まれる。また、そのような回路基板を有する表示装置及び撮像装置も本願発明に含まれる。また、本願発明の表示装置は、液晶表示装置又は有機エレクトロルミネセンス表示装置であり得る。
【発明の効果】
【００３９】
本発明によれば、第１半導体層の上部に形成される第２半導体層が、第１半導体層の上面及び側壁部を覆うように形成されるため、第１半導体層への不純物の染み込みが防止される。これにより、第１半導体層と絶縁層との間の膜剥がれを効果的に防止することができる。また、製造過程において第１半導体層が不純物によって汚染されることがなく、第１半導体層自身が消失することも防止されるので、品質の高い半導体素子を得ることができる。さらに、第１半導体層と絶縁層との間の膜剥がれが効果的に防止される。特に、第１半導体層のみならず第２半導体層も絶縁層に接して形成された場合においては、第１半導体層と絶縁層との間の膜剥がれがより効果的に防止される。また、本発明によれば、そのような半導体素子を低コストで製造できるという利点も得られる。
【発明を実施するための最良の形態】
【００４０】
（実施形態１）
以下、図面を参照しながら、本発明による実施形態の半導体素子について説明する。
【００４１】
図１は、第１実施形態による半導体素子１０１の構成を模式的に表した図であり、図１（ａ）は半導体素子１０１の平面図を、図１（ｂ）は図１（ａ）のＡ−Ａ’断面における半導体素子１０１の構成を、図１（ｃ）は図１（ａ）のＢ−Ｂ’断面における半導体素子１０１の構成をそれぞれ示している。
【００４２】
本実施形態の半導体素子１０１はボトムゲート構造を有する逆スタガーチャネルエッチング型ＴＦＴであり、図に示すように、ガラス基板１と、ガラス基板１の上に形成されたゲート電極２と、ガラス基板１の上にゲート電極２を覆うように形成されたゲート絶縁層３と、ゲート絶縁層３の上に形成された微結晶シリコン層４（第１半導体層）と、微結晶シリコン層４の上面１１及び側壁部（側面）１２を覆うと共に、ゲート絶縁層３に接する部分を有するアモルファスシリコン層５（第２半導体層）と、アモルファスシリコン層５の上に形成されたソース電極７及びドレイン電極８と、を備えている。アモルファスシリコン層５とソース電極７及びドレイン電極８との間には、コンタクト層６が形成されている。
【００４３】
ここで、微結晶シリコン層４及びアモルファスシリコン層５は、半導体素子１０１の半導体層９として機能する。このうち、ソース電極７とドレイン電極８との間に流れる電流は主に微結晶シリコン層４を経由して流れるため、本実施形態の半導体素子１０１は従来のアモルファスシリコンＴＦＴに比べて高い移動度を有する。
【００４４】
コンタクト層６は、この半導体層９とソース電極７及びドレイン電極８との間の電気的接続を良好にするために設けられており、本実施形態においてその材質にはｎ+型シリコンが採用されている。なお、コンタクト層６は、多結晶シリコン、微結晶シリコン、或いはアモルファスシリコンの単層構造で形成してもよく、また、これらの材料を複数用いた積層構造として形成してもよい。
【００４５】
本実施形態の半導体素子１０１では、図に示すように、微結晶シリコン層４の上面１１と側壁部１２がアモルファスシリコン層５に接して覆われている。この側壁部１２は、微結晶シリコン層４がパターニングによって形成されるときにできたパターン端縁部（テーパー部）に相当する。また、アモルファスシリコン層５は微結晶シリコン層４の側壁部１２を越えて形成された周辺領域１３を有しており、この周辺領域１３においてアモルファスシリコン層５はゲート絶縁層３と接している。
【００４６】
なお、本実施形態の半導体素子１０１においても、一般的なＴＦＴと同様、ソース電極７及びドレイン電極８の上部に、ギャップ部１５を覆うように保護膜が設けられ得る。この保護膜は、窒化シリコン等の無機材料による膜、あるいはアクリル樹脂等の有機膜であってもよく、これらの積層物であってもよい。本実施形態及び以下に述べる実施形態には、そのような保護膜を有していない半導体素子を例として用いているが、保護膜を設けた半導体素子も本発明の半導体素子に含まれる。
【００４７】
また、本実施形態及び以下に述べる実施形態では、微結晶シリコン層（第１半導体層）及びその上面あるいは側壁部がアモルファスシリコン層（第２半導体層）に接して覆われるものとして説明しているが、微結晶シリコン層とアモルファスシリコン層とは必ずしも接している必要はなく、両層の間に他の層が形成されていてもよい。そのような形態の半導体素子も本願発明の半導体素子に含まれる。
【００４８】
また、本実施形態のゲート絶縁層３には、ゲート電極２に所定の電圧等の電気信号を入力するための開口部を設けていないが、フォトリソグラフィ等の手法によってそのような開口部を設けた半導体素子も本発明の半導体素子に含まれる。ゲート電極２、ソース電極７及びドレイン電極８は、開口部や配線によって適切に接続され、外部から電気信号を入力できるようにして良い。
【００４９】
次に、図２〜６を用いて本実施形態による半導体素子１０１の製造方法を説明する。
【００５０】
図２に示すように、半導体素子１０１の製造方法は、ゲート電極形成工程２１、ゲート絶縁層・半導体層形成工程２２、ソース・ドレイン電極形成工程２３、及びチャネルエッチング工程２４を含む。以下、工程毎に詳しく説明する。
【００５１】
（１）ゲート電極形成工程２１
図３は、ゲート電極形成工程２１が完了した状態を表した図である。図３（ａ）はこの状態での平面図を示しており、図３（ｂ）は図３（ａ）のＡ−Ａ’断面における層構成を、また図３（ｃ）は図３（ａ）のＢ−Ｂ’断面における層構成をそれぞれ表している。
【００５２】
ゲート電極形成工程２１では、まず、ガラス基板１の上にアルゴン（Ａｒ）ガスを用いたスパッタ法により、基板温度２００〜３００°Ｃで、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、及びモリブデンが、それぞれ０．１μｍ、０．３μｍ、及び０．１μｍの厚さで成膜され、これらの金属積層膜からなるゲート金属膜を形成した。
【００５３】
続いて、ゲート金属膜の上にフォトレジスト材料によるレジストパターン膜を形成し、このレジストパターン膜をマスクとしてパターニングを行う、いわゆるフォトリソグラフィ工程を行って、ゲート電極２を形成した。このとき、ゲート金属膜のエッチングにはウェットエッチング法を用いた。エッチャントとしては、１０〜８０重量％の燐酸、１〜１０重量％の硝酸、１〜１０重量％の酢酸、及び残部水からなる溶液を用いた。エッチング終了後、レジストパターン膜は有機アルカリを含む剥離液を用いて剥離除去した。
【００５４】
ゲート電極２を構成する金属は上記の金属に限定されることはなく、例えば、インジウム錫酸化物（ＩＴＯ）や、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の単体金属、またはそれらに窒素、酸素、あるいは他の金属を含有させた材料を用いて単層に形成してもよく、また、これらの材料を複数組み合わせた積層構造に形成してもよい。すなわち、ゲート電極２は、チタンとアルミニウムによるＴｉ／Ａｌ／Ｔｉ積層膜であってよく、チタンと銅によるＴｉ／Ｃｕ／Ｔｉ積層膜、あるいは銅とモリブデンによるＭｏ／Ｃｕ／Ｍｏ積層膜であってもよい。
【００５５】
ゲート金属膜の成膜方法には、スパッタ法の他、蒸着法等を用いることもできる。ゲート金属膜の膜厚も特に上記のものに限定される必要はない。また、ゲート金属膜のエッチング方法も特に上記のものに限定されず、塩素（Ｃｌ2）ガス及び三塩化ホウ素（ＢＣｌ3）ガス、ＣＦ４（四フッ化炭素）ガス等を組み合わせたドライエッチング法等を用いることもできる。
【００５６】
（２）ゲート絶縁層・半導体層形成工程２２
図４は、ゲート絶縁層・半導体層形成工程２２において微結晶シリコン層４が形成された状態を表した図である。図４（ａ）はこの状態での平面図であり、図４（ｂ）は図４（ａ）のＡ−Ａ’断面における層構成を、また図４（ｃ）は図４（ａ）のＢ−Ｂ’断面における層構成をそれぞれ表している。
【００５７】
この工程では、まず、前工程であるゲート電極形成工程２１を経た基板に、まず、プラズマ化学的気相成長（ＰＥＣＶＤ）法により、窒化シリコン（ＳｉＮx）からなるゲート絶縁層３を成膜した。ここで、ゲート絶縁層３の膜厚は０．４μｍとした。成膜は、成膜装置における平行平板型（容量結合型）の電極構造をもつ成膜チャンバーを用いて、基板温度３００°Ｃ、圧力５０〜３００Ｐａ、電力密度１０〜２０ｍＷ／ｃｍ2の条件下で行った。成膜用のガスにはシラン（ＳｉＨ4）、アンモニア（ＮＨ3）、及び窒素（Ｎ2）の混合ガスを用いた。
【００５８】
続いて、同一成膜装置の別成膜チャンバーを用いて、微結晶シリコン膜（第１半導体材料膜）を成膜した。このときの微結晶シリコン膜の膜厚は０．０５μｍとした。より詳細には、平行平板型（容量結合型）の電極構造をもつ成膜チャンバーを用いて、基板温度３００°Ｃ、圧力５０〜３００Ｐａ、電力密度５〜１５ｍＷ／ｃｍ2という条件で、成膜用のガスとしてシラン（ＳｉＨ4）、水素（Ｈ2）を用いて成膜を行った。シランと水素の流量比は１：５０〜１：１００とし、水素希釈条件下で成膜した。
【００５９】
続いて、フォトリソグラフィによりパターニングを行って、微結晶シリコン膜による微結晶シリコン層４を得た。このときのエッチング方法には、塩素（Ｃｌ2）ガスを用いたドライエッチング法を採用した。その後、レジストパターン膜を、有機アルカリを含む剥離液を用いて剥離除去した。
【００６０】
図５は、ゲート絶縁層・半導体層形成工程２２において、微結晶シリコン層４が形成された後、ｎ+型シリコン層３１が形成された状態を表した図である。図５（ａ）はこの状態を表した平面図であり、図５（ｂ）は図５（ａ）のＡ−Ａ’断面における層構成を、また図５（ｃ）は図５（ａ）のＢ−Ｂ’断面における層構成をそれぞれ表している。
【００６１】
まず先の工程と同様のＰＥＣＶＤ法により、基板上にアモルファスシリコン膜（第２半導体材料膜）とｎ+型シリコン膜を連続成膜した。成膜は、平行平板型（容量結合型）の電極構造をもつ成膜チャンバーを用いて、基板温度３００°Ｃ、圧力５０〜３００Ｐａ、電力密度１０〜２０ｍＷ／ｃｍ2の条件下で行った。アモルファスシリコン膜の成膜にはシラン（ＳｉＨ4）と水素（Ｈ2）との混合ガスを、またｎ+型シリコン膜の成膜にはシラン（ＳｉＨ4）と水素（Ｈ2）とホスフィン（ＰＨ3）との混合ガスをそれぞれ用いた。膜厚は、それぞれ０．０３μｍおよび０．０５μｍとしたが、膜厚はこの厚さに限定されなくてもよい。
【００６２】
続いてフォトリソグラフィによりパターニングを行い、それぞれの膜からアモルファスシリコン層５と、ｎ+型シリコン層３１を得た。このときのエッチング方法には、塩素（Ｃｌ2）ガスを用いたドライエッチング法を採用した。その後、レジストパターン膜を、有機アルカリを含む剥離液を用いて剥離除去した。
【００６３】
このゲート絶縁層・半導体層形成工程２２が完了した状態においては、平面図で見た場合、微結晶シリコン層４がアモルファスシリコン層５よりも内側にあり、微結晶シリコン層４の側壁部１２はアモルファスシリコン層５に接して覆われている。また、アモルファスシリコン層５の上層にはｎ+型シリコン層３１が形成されているので、微結晶シリコン層はアモルファスシリコン層５とｎ+型シリコン層３１とによって２重に覆われていることになる。従って、これ以降の工程において、微結晶シリコン層４の表面及び側壁部１２は露出することなくアモルファスシリコン層５によって保護される。アモルファスシリコンは緻密な膜を形成するため、エッチャント、剥離液等が微結晶シリコン層４まで染み込むことがない。
【００６４】
また、たとえ微結晶シリコン層４のゲート絶縁層３に対する付着力が低かったとしても、ゲート絶縁層３に対する付着力が強いアモルファスシリコン層５が、その周辺領域１３（微結晶シリコン層４の外部周辺）においてゲート絶縁層３に付着しているため、微結晶シリコン層４の剥離が防止される。
【００６５】
（３）ソース・ドレイン電極形成工程２３
図６は、ソース・ドレイン電極形成工程２３が完了した状態を表した図である。図６（ａ）はこの状態を表した平面図であり、図６（ｂ）は図６（ａ）のＡ−Ａ’断面における層構成を、また図６（ｃ）は図６（ａ）のＢ−Ｂ’断面における層構成をそれぞれ表している。
【００６６】
この工程では、まず、ゲート絶縁層・半導体層形成工程２２を経た基板上に、アルゴン（Ａｒ）ガスを用いたスパッタ法により、基板温度２００〜３００°Ｃで、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、モリブデンをそれぞれ０．１μｍ、０．３μｍ、０．１μｍの膜厚に成膜してソース・ドレイン金属膜を形成した。
【００６７】
続いて、フォトリソグラフィによってソース・ドレイン金属膜をパターニングして、ソース電極７及びドレイン電極８を得た。このとき、ソース・ドレイン金属膜のエッチングにはウェットエッチング法を用いた。エッチャントには、１０〜８０重量％の燐酸、１〜１０重量％の硝酸、１〜１０重量％の酢酸、及び残部水からなる溶液を用いた。なお、ソース電極７及びドレイン電極８上のレジストパターン膜３２は、エッチング終了後も除去することなく次工程まで残した。
【００６８】
なお、ソース電極７及びドレイン電極８を構成する金属は特に上記のものに限定される必要はなく、例えば、インジウム錫酸化物（ＩＴＯ）や、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の単体金属、またはそれらに窒素、酸素、あるいは他の金属を含有させた材料によって単層に形成してもよく、これらの金属材料を複数組み合わせた積層構造としてもよい。すなわち、ゲート電極２は、チタンとアルミニウムによるＴｉ／Ａｌ／Ｔｉ積層膜であってよく、チタンと銅によるＴｉ／Ｃｕ／Ｔｉ積層膜、あるいは銅とモリブデンによるＭｏ／Ｃｕ／Ｍｏ積層膜であってもよい。
【００６９】
また、ソース・ドレイン金属膜の成膜方法も上記のものに限定される必要はなく、スパッタ法の他、蒸着法等を用いることもできる。ソース・ドレイン金属膜の膜厚も特に上記のものに限定される必要はない。
【００７０】
（４）チャネルエッチング工程２４
この工程では、ｎ+型シリコン層３１のうち、ソース電極７及びドレイン電極８に覆われていない部分に対してエッチング処理を施すことによりコンタクト層６を形成した。続いてレジストパターン膜３２を除去して、図１（ａ）〜（ｃ）に示す半導体素子１０１を得た。
【００７１】
ｎ+型シリコン層３１のエッチングには、塩素（Ｃｌ2）ガスを用いたドライエッチング法を用いた。レジストパターン膜３２は、エッチング終了後に有機アルカリを含む剥離液を用いて剥離除去した。
【００７２】
上述の工程において、ソース電極７及びドレイン電極８の形成にはウェットエッチングを用いている。ウェットエッチングを行う場合、ソース・ドレイン金属膜の膜厚が基板面内で部分的に異なる、あるいはエッチングレートが部分的に異なる等の理由により、残膜を完全に除去するためにオーバーエッチングを行うことが多い。オーバーエッチング段階では、ソース電極７及びドレイン電極８は、そのパターニングがほぼ完了しており、ほぼ図６（ａ）〜（ｃ）に示した状態で、エッチャントに浸漬される。
【００７３】
このとき、本実施形態の構造によれば、微結晶シリコン層４の上面１１及び側壁部１２がアモルファスシリコン層５によって接して覆われているため、基板をエッチャントに浸漬させたとしても微結晶シリコン層４がエッチャントに触れることがない。さらに側壁部１２の表面から結晶粒界を伝わってエッチャントが微結晶シリコン中に染み込むことがない。したがって、微結晶シリコン層４に対するエッチャントの接触が防止され、それに起因する微結晶シリコン層４の膜剥がれや汚染が防止される。
【００７４】
また、本実施形態の構造によれば、微結晶シリコン層４の上面１１及び側壁部１２がアモルファスシリコン層５によって接して覆われているため、基板をレジスト剥離のための剥離液に浸漬させたとしても微結晶シリコン層４が剥離液に触れることがない。さらに側壁部１２の表面から結晶粒界を伝わって剥離液が微結晶シリコン中に染み込むことがない。したがって、微結晶シリコン層４に対する剥離液の接触が防止され、それに起因する微結晶シリコン層４の膜剥がれや汚染が防止される。
【００７５】
したがって、微結晶シリコン層４の膜剥がれが抑えられるとともに、微結晶シリコン層４が不純物に汚染されることなく、半導体層の機能低下が防止される。また、微結晶シリコン層４に用いる微結晶シリコン材料の選択範囲も広がり、より高性能の半導体素子が形成できるようになる。
【００７６】
次に、本実施形態の特徴を、参考例の半導体素子２００と比較しながら説明する。
【００７７】
図７は、参考例の半導体素子２００の構成を模式的に示した図である。図７（ａ）は参考例の半導体素子２００の平面図であり、図７（ｂ）は図７（ａ）のＡ−Ａ’断面における半導体素子２００の構成を、また図７（ｃ）は図７（ａ）のＢ−Ｂ’断面における半導体素子２００の構成をそれぞれ表している。なお、半導体素子２００の構成要素のうち、図１に示した半導体素子１０１の構成要素と同じ構成要素には同じ参照番号を付し、その説明を省略する。
【００７８】
参考例の半導体素子２００はボトムゲート構造を有する逆スタガーチャネルエッチング型ＴＦＴであり、図に示すように、ガラス基板１と、ガラス基板１の上に形成されたゲート電極２と、ガラス基板１の上にゲート電極２を覆うように形成されたゲート絶縁層３と、ゲート絶縁層３の上に形成された微結晶シリコン層４と、微結晶シリコン層４の上面の上に形成されたアモルファスシリコン層５’と、アモルファスシリコン層５’の上に形成されたソース電極７及びドレイン電極８とを備えている。アモルファスシリコン層５’とソース電極７及びドレイン電極８との間には、コンタクト層６’が形成されている。
【００７９】
半導体素子２００において、半導体層９’のアモルファスシリコン層５’は微結晶シリコン層４の上面１１の上にのみ形成され、側壁部１２を覆うこともなく、またゲート絶縁層３に接してもいない。そして、図７（ｃ）に示した断面図でわかるように、微結晶シリコン層の側壁部１２のうち、ソース電極７或いはドレイン電極８に覆われない部分は露出している。
【００８０】
このような従来の半導体素子２００の構造では、上述したように、微結晶シリコン層４のゲート絶縁層３に対する付着力が弱いため、半導体素子２００においては半導体層９’とゲート絶縁層３との間で剥がれが起きやすい。また、製造段階においてソース電極７及びドレイン電極８の金属膜をエッチングによって形成する場合、微結晶シリコン層４の側壁部１２が直接エッチャントに触れるため、エッチャントが結晶粒界に沿って微結晶シリコン層４の内部に染み込むという問題も発生しやすい。このようなエッチャントの染み込みが発生すると、エッチャント自身の成分やエッチャントに溶け込んだ金属成分が微結晶シリコン層４の中に残り、半導体素子の性能低下を引き起こし得る。
【００８１】
さらに、金属膜のエッチングが終了した後のレジスト剥離工程において、微結晶シリコン層４の側壁部１２が剥離液に直接触れるため、剥離液中の成分が微結晶シリコン層４の内部に取り込まれ、半導体素子の性能低下を引き起こすという問題もあった。
【００８２】
本実施形態の半導体素子１０１では、微結晶シリコン層４がゲート絶縁層３と接するのみならず、よりゲート絶縁層３との接着力が強いアモルファスシリコン層５の周辺領域１３もゲート絶縁層３と接している。したがって、半導体層９とゲート絶縁層３との接着力が強固となり、層間剥がれが発生しにくいという利点が得られる。また、半導体層９形成後の製造工程において微結晶シリコン層４の側壁部１２が露出することがないので、エッチャントや剥離液が微結晶シリコン層４内に染み込むことがない。よって、微結晶シリコン層４への不純物混入による半導体素子の性能低下が防止される。
【００８３】
（実施形態２）
以下、図面を参照しながら、本発明による第２の実施形態の半導体素子について説明する。
【００８４】
図８は、本実施形態の半導体素子１０２の構成を模式的に示した図であり、図８（ａ）は半導体素子１０２の平面図を、図８（ｂ）は図８（ａ）のＡ−Ａ’断面における半導体素子１０２の構成を、図８（ｃ）は図８（ａ）のＢ−Ｂ’断面における半導体素子１０２の構成をそれぞれ示している。なお、本明細書において説明する全ての実施形態において、半導体素子の同じ構成要素には同じ参照番号を付し、その説明を省略している。
【００８５】
本実施形態の半導体素子１０２は、実施形態１と同様、ボトムゲート構造を有する逆スタガーチャネルエッチング型ＴＦＴであり、図に示すように、ガラス基板１と、ガラス基板１の上に形成されたゲート電極２と、ガラス基板１の上にゲート電極２を覆うように形成されたゲート絶縁層３と、ゲート絶縁層３の上に形成された微結晶シリコン層４（第１半導体層）と、微結晶シリコン層４の上面１１及び側壁部（側面）１２を覆い、かつゲート絶縁層３に接するように形成されたアモルファスシリコン層５（第２半導体層）と、アモルファスシリコン層５の上に形成されたソース電極３７及びドレイン電極３８とを備えている。アモルファスシリコン層５とソース電極３７及びドレイン電極３８との間には、コンタクト層３６が形成されている。
【００８６】
本実施形態の半導体素子１０２は、実施形態１の半導体素子１０１と比べて、コンタクト層３６、ソース電極３７、及びドレイン電極３８の形状、及びそれらのゲート電極２等に対する位置関係が異なるのみであり、その他の構成は同じである。また、実施形態２の半導体素子１０２は、実施形態１と同様の製造方法で作製でき、得られる効果も同様である。
【００８７】
（実施形態３）
以下、図面を参照しながら、本発明による第３の実施形態の半導体素子について説明する。
【００８８】
図９は、本実施形態の半導体素子１０３の構成を模式的に示した図であり、図９（ａ）は半導体素子１０３の平面図を、図９（ｂ）は図９（ａ）のＡ−Ａ’断面における半導体素子１０３の構成を、図９（ｃ）は図９（ａ）のＢ−Ｂ’断面における半導体素子１０３の構成をそれぞれ示している。なお、半導体素子１０３の構成要素のうち、図１に示した半導体素子１０１及び図８に示した半導体素子１０２の構成要素と同じ構成要素には同じ参照番号を付し、その説明を省略する。
【００８９】
本実施形態の半導体素子１０３は、図に示すように、ガラス基板１と、ガラス基板１の上に形成されたゲート電極２と、ガラス基板１の上にゲート電極２を覆うように形成されたゲート絶縁層３と、ゲート絶縁層３の上に形成された微結晶シリコン層３４（第１半導体層）と、微結晶シリコン層３４の上面１１全体及び側壁部の一部８２を覆い、かつゲート絶縁層３に接するように形成されたアモルファスシリコン層５（第２半導体層）と、アモルファスシリコン層５の上に形成されたソース電極３７及びドレイン電極３８とを備えている。アモルファスシリコン層５とソース電極３７及びドレイン電極３８との間には、コンタクト層３６が形成されている。
【００９０】
本実施形態の半導体素子１０３においては、実施形態１の半導体素子１０１と比べて、微結晶シリコン層、コンタクト層、ソース電極、及びドレイン電極の形状、及びこれらのゲート電極２等に対する位置関係が異なる。また、半導体素子１０３の微結晶シリコン層３４は、実施形態１及び２の微結晶シリコン層４に比べて、その形状が異なる。すなわち、微結晶シリコン層３４の側壁部の一部８２（図９（ｂ）に示す側壁部）はアモルファスシリコン層５によって覆われるが、他の側壁部９２（図９（ｃ）に示す側壁部）はアモルファスシリコン層５によっては覆われることなく、ソース電極３７及びドレイン電極３８のどちらかに接して覆われる。
【００９１】
本実施形態の半導体素子１０３によっても、実施形態１と同様の効果が得られる。また、本実施形態の半導体素子１０３は、図２に示した工程フローに従って作製でき、実施形態１と同様の製造方法によっても作製できる。なお、本実施形態の半導体素子１０３は、図２に示したゲート絶縁層・半導体層形成工程２２におけるパターニング工程において裏面露光法を活用することが可能であり、その場合、工程が簡略化され、製造コストおよび設備投資費用の削減が可能となる。
【００９２】
この裏面露光法を活用した場合のゲート絶縁層・半導体層形成工程２２を、図１０〜１２を用いて詳細に説明する。
【００９３】
図１０は、ゲート絶縁層・半導体層形成工程における第１工程を表した図である。図１０（ａ）はこの工程で形成された層構成を表した平面図であり、図１０（ｂ）は図１０（ａ）のＡ−Ａ’断面における層構成を、また図１０（ｃ）は図１０（ａ）のＢ−Ｂ’断面における層構成をそれぞれ表している。
【００９４】
この第１工程では、前工程であるゲート電極形成工程２１を完了した基板にゲート絶縁層３及び微結晶シリコン膜２８が成膜され、その後レジスト膜の塗布、裏面露光、及び現像工程が実施されて、図に示すように、微結晶シリコン膜２８の上にレジストパターン膜２９を形成した。
【００９５】
ここで、裏面露光は、裏面露光装置を用いて、基板の裏面側（デバイス形成面と反対の側、ガラス基板１側）から光を照射し、基板上に既に形成されているゲート電極２をマスクパターンの遮光領域として用いることによって行った。従って、レジストパターン膜２９の平面形状は、ゲート電極２等の平面形状を反映している。ただし、露光時における裏面からの光の回り込みや、現像時にレジストパターン膜２９の端部がシフトすることにより、ゲート電極２よりもやや細い線幅で（やや内側に入った形状で）形成される。このときのシフト量は条件に応じて制御することができるが、この例ではシフト量を３μｍに設定した。
【００９６】
次に、この工程に続く工程を図１１を用いて説明する。
【００９７】
図１１は、ゲート絶縁層・半導体層形成工程２２における第２工程を表した図である。図１１（ａ）はこの工程で形成された層構成を表した平面図であり、図１１（ｂ）は図１１（ａ）のＡ−Ａ’断面における層構成を、また図１１（ｃ）は図１１（ａ）のＢ−Ｂ’断面における層構成をそれぞれ表している。
【００９８】
この第２工程では、まず、第１工程で形成された微結晶シリコン膜２８を、ドライエッチング法によってレジストパターン膜２９と同じ平面形状に加工することにより、微結晶シリコン層４０を形成した。さらにレジストを剥離した後、アモルファスシリコン膜４１及びｎ+型シリコン膜４２を成膜し、さらにレジスト膜の塗布形成、露光、現像を行って、ｎ+型シリコン膜４２の上に図に示す形状のレジストパターン膜４３を形成した。このときの露光には、裏面露光装置ではなくフォトマスクを用いた投影露光装置を用いた。
【００９９】
次に、図１２を用いて、第２工程に続く第３工程を説明する。
【０１００】
図１２は、ゲート絶縁層・半導体層形成工程における第３工程を表した図である。図１２（ａ）はこの工程で形成された層構成を表した平面図であり、図１２（ｂ）は図１２（ａ）のＡ−Ａ’断面における層構成を、また図１２（ｃ）は図１２（ａ）のＢ−Ｂ’断面における層構成をそれぞれ表している。
【０１０１】
第３工程では、第２工程で形成されたレジストパターン膜４３をマスクとして、ｎ+型シリコン膜４２、アモルファスシリコン膜４１、及び微結晶シリコン層４０をパターニングし、引き続いてレジストパターン膜４３を除去した。このようにして、ｎ+型シリコン層４４、アモルファスシリコン層５、及び微結晶シリコン層３４を形成した。
【０１０２】
この第３工程によって、ゲート絶縁層・半導体層形成工程が完了した。その後は、図２に示したソース・ドレイン電極形成工程２３及びチャネルエッチング工程２４を実施して、図９に示したような実施形態３の半導体素子１０３を得た。
【０１０３】
このゲート絶縁層・半導体層形成工程を用いた製造方法では、微結晶シリコン層４のパターニングを、フォトマスクを用いた投影露光機（ステッパー等）ではなく裏面露光機を用いて行った。裏面露光機は、複雑な機構をもつ投影露光機よりも遥かに安価であるので、この製造方法によれば、設備投資費用の削減が可能である。また、裏面露光装置によるパターニングでは、微細パターンを得る場合に投影露光機に用いられるような高価なフォトマスクが必要とされない。したがって、フォトマスク費用も削減することができ、これによっても製造コストを削減することができる。また、この製造方法によれば、必要とされる投影露光機の台数が、裏面露光機を用いない製造方法に必要とされる台数よりも少ないため、既存のラインへの導入が容易となる他、製造コストが安価になるというメリットも得られる。
【０１０４】
（実施形態４）
以下、図面を参照しながら、本発明による第４の実施形態の半導体素子について説明する。
【０１０５】
図１３は、本実施形態の半導体素子１０４の構成を模式的に示した図であり、図１３（ａ）は半導体素子１０４の平面図を、図１３（ｂ）は図１３（ａ）のＡ−Ａ’断面における半導体素子１０４の構成を、図１３（ｃ）は図１３（ａ）のＢ−Ｂ’断面における半導体素子１０４の構成をそれぞれ示している。
【０１０６】
本実施形態の半導体素子１０４は逆スタガーチャネル保護型ＴＦＴであり、図に示すように、ガラス基板１と、ガラス基板１の上に形成されたゲート電極２と、ガラス基板１の上にゲート電極２を覆うように形成されたゲート絶縁層３と、ゲート絶縁層３の上に形成された微結晶シリコン層４（第１半導体層）と、微結晶シリコン層４の上面１１及び側壁部（側面）１２を覆い、かつゲート絶縁層３に接するように形成されたアモルファスシリコン層５（第２半導体層）と、アモルファスシリコン層５の上に形成されたチャネル保護層５１、ソース電極７、及びドレイン電極８と、を備えている。アモルファスシリコン層５とソース電極７及びドレイン電極８との間には、コンタクト層６が形成されている。
【０１０７】
本実施形態においても、実施形態１と同様、微結晶シリコン層４の上面１１及び側壁部（側面）１２がアモルファスシリコン層５によって覆われているので、実施形態１と同様の効果が得られる。
【０１０８】
次に、図１４〜１７を用いて本実施形態による半導体素子１０４の製造方法を説明する。
【０１０９】
図１４に示すように、半導体素子１０４の製造方法は、ゲート電極形成工程１２１、ゲート絶縁層・半導体層形成工程１２２、ソース・ドレイン電極形成工程１２３、及びｎ+型シリコンエッチング工程１２４を含む。以下、工程毎に詳しく説明する。
【０１１０】
（１）ゲート電極形成工程１２１
図１５は、ゲート電極形成工程１２１が完了した状態を表した図である。図１５（ａ）はこの状態での平面図を示しており、図１５（ｂ）は図１５（ａ）のＡ−Ａ’断面における層構成を、また図１５（ｃ）は図１５（ａ）のＢ−Ｂ’断面における層構成をそれぞれ表している。
【０１１１】
ゲート電極形成工程１２１では、まず、ガラス基板１の上にアルゴン（Ａｒ）ガスを用いたスパッタ法により、基板温度２００〜３００°Ｃで、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、及びモリブデンが、それぞれ０．１μｍ、０．３μｍ、及び０．１μｍの厚さで成膜され、これらの金属積層膜からなるゲート金属膜を形成した。
【０１１２】
続いて、ゲート金属膜の上にフォトレジスト材料によるレジストパターン膜を形成し、このレジストパターン膜をマスクとしてパターニングを行う、いわゆるフォトリソグラフィ工程を行って、ゲート電極２を形成した。このとき、ゲート金属膜のエッチングにはウェットエッチング法を用いた。エッチャントとしては、１０〜８０重量％の燐酸、１〜１０重量％の硝酸、１〜１０重量％の酢酸、及び残部水からなる溶液を用いた。エッチング終了後、レジストパターン膜は有機アルカリを含む剥離液を用いて剥離除去した。
【０１１３】
ゲート電極２を構成する金属は上記の金属に限定されることはなく、例えば、インジウム錫酸化物（ＩＴＯ）や、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の単体金属、またはそれらに窒素、酸素、あるいは他の金属を含有させた材料を用いて単層に形成してもよく、また、これらの材料を複数組み合わせた積層構造に形成してもよい。すなわち、ゲート電極２は、チタンとアルミニウムによるＴｉ／Ａｌ／Ｔｉ積層膜であってよく、チタンと銅によるＴｉ／Ｃｕ／Ｔｉ積層膜、あるいは銅とモリブデンによるＭｏ／Ｃｕ／Ｍｏ積層膜であってもよい。
【０１１４】
ゲート金属膜の成膜方法には、スパッタ法の他、蒸着法等を用いることもできる。ゲート金属膜の膜厚も特に上記のものに限定される必要はない。また、ゲート金属膜のエッチング方法も特に上記のものに限定されず、塩素（Ｃｌ2）ガス及び三塩化ホウ素（ＢＣｌ3）ガス、ＣＦ４（四フッ化炭素）ガス等を組み合わせたドライエッチング法等を用いることもできる。
【０１１５】
（２）ゲート絶縁層・半導体層形成工程１２２
図１６は、本実施形態のゲート絶縁層・半導体層形成工程の完了状態を表した図である。図１６（ａ）はこの工程で形成された層構成を表した平面図であり、図１６（ｂ）は図１６（ａ）のＡ−Ａ’断面における層構成を、また図１６（ｃ）は図１６（ａ）のＢ−Ｂ’断面における層構成をそれぞれ表している。
【０１１６】
この工程では、まず、前工程であるゲート電極形成工程１２１を経た基板において、ゲート電極２の上にゲート絶縁層３及び微結晶シリコン膜を形成し、この微結晶シリコン膜を第１回目のフォトリソグラフィ工程によりパターニングして微結晶シリコン層４を得た。その後フォトリソグラフィ工程で使用したレジストパターン膜を剥離除去した。
【０１１７】
続いて、基板上にアモルファスシリコン膜と窒化シリコン膜とを成膜し、成膜した窒化シリコン膜を第２回目のフォトリソグラフィ工程によってパターニングしてチャネル保護層５１を得た。このとき、エッチングには、バッファードフッ酸（フッ化水素及びフッ化アンモニウムの混合水溶液）を用いて、窒化シリコン膜を選択的にエッチングした。その後、第２回目のフォトリソグラフィ工程で使用したレジストパターン膜を剥離除去した。
【０１１８】
続いて、ｎ+型シリコン膜を成膜し、成膜されたｎ+型シリコン膜を第３回目のフォトリソグラフィ工程によりパターニングしてｎ+型シリコン層５３を得た。このとき同時に、アモルファスシリコン膜のエッチングも行い、アモルファスシリコン膜からアモルファスシリコン層５を得た。その後、第３回目のフォトリソグラフィ工程で使用したレジストパターン膜を剥離除去した。
【０１１９】
微結晶シリコン膜、ｎ+型シリコン膜、及びアモルファスシリコン膜のエッチングには実施形態１の製造方法で用いたものと同様のドライエッチング法を用いた。また、レジストパターン膜の剥離除去も実施形態１と同様な方法を用いた。但し、これらの方法は、これに限定されなくてもよい。
【０１２０】
ゲート絶縁層３、微結晶シリコン層４、及びアモルファスシリコン層５の成膜条件は、実施形態１の製造工程で用いた条件と同様であって、それぞれの膜厚は、０．４μｍ、０．０５μｍ、０．０３μｍとした。チャネル保護層５１の成膜条件はゲート絶縁層３の成膜条件と同じとし、膜厚は０．１５μｍとした。これらの条件及び膜厚は、ここに記載したものに限られる必要はない。
【０１２１】
（３）ソース・ドレイン電極形成工程１２３
図１７は、本実施形態のソース・ドレイン電極形成工程１２３が完了した状態を表した図である。図１７（ａ）はこの工程で形成された層構成を表した平面図であり、図１７（ｂ）は図１７（ａ）のＡ−Ａ’断面における層構成を、また図１７（ｃ）は図１７（ａ）のＢ−Ｂ’断面における層構成をそれぞれ表している。
【０１２２】
この工程では、まず、ゲート絶縁層・半導体層形成工程１２２を経た基板上に、アルゴン（Ａｒ）ガスを用いたスパッタ法により、基板温度２００〜３００°Ｃで、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、モリブデンをそれぞれ０．１μｍ、０．３μｍ、０．１μｍの膜厚に成膜してソース・ドレイン金属膜を形成した。
【０１２３】
続いて、フォトリソグラフィによってソース・ドレイン金属膜をパターニングして、ソース電極７及びドレイン電極８を得た。このとき、ソース・ドレイン金属膜のエッチングにはウェットエッチング法を用いた。エッチャントには、１０〜８０重量％の燐酸、１〜１０重量％の硝酸、１〜１０重量％の酢酸、及び残部水からなる溶液を用いた。なお、ソース電極７及びドレイン電極８上のレジストパターン膜３２は、エッチング終了後も除去することなく次工程まで残した。
【０１２４】
なお、ソース電極７及びドレイン電極８を構成する金属は特に上記のものに限定される必要はなく、例えば、インジウム錫酸化物（ＩＴＯ）や、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の単体金属、またはそれらに窒素、酸素、あるいは他の金属を含有させた材料によって単層に形成してもよく、これらの金属材料を複数組み合わせた積層構造としてもよい。すなわち、ゲート電極２は、チタンとアルミニウムによるＴｉ／Ａｌ／Ｔｉ積層膜であってよく、チタンと銅によるＴｉ／Ｃｕ／Ｔｉ積層膜、あるいは銅とモリブデンによるＭｏ／Ｃｕ／Ｍｏ積層膜であってもよい。
【０１２５】
また、ソース・ドレイン金属膜の成膜方法も上記のものに限定される必要はなく、スパッタ法の他、蒸着法等を用いることもできる。ソース・ドレイン金属膜の膜厚も特に上記のものに限定される必要はない。
【０１２６】
（４）ｎ+型シリコンエッチング工程１２４
この工程では、ｎ+型シリコン層５３のうち、ソース電極７及びドレイン電極８に覆われていない部分に対してエッチング処理を施すことによりコンタクト層６を形成した。続いてレジストパターン膜３２を除去して、図１３に示す半導体素子１０４を得た。
【０１２７】
ｎ+型シリコン層５３のエッチングには、塩素（Ｃｌ2）ガスを用いたドライエッチング法を用いた。レジストパターン膜３２は、エッチング終了後に有機アルカリを含む剥離液を用いて剥離除去した。
【０１２８】
上述の工程において、ソース電極７及びドレイン電極８の形成にはウェットエッチングを用いている。ウェットエッチングを行う場合、ソース・ドレイン金属膜の膜厚が基板面内で部分的に異なる、あるいはエッチングレートが部分的に異なる等の理由により、残膜を完全に除去するためにオーバーエッチングを行うことが多い。オーバーエッチング段階では、ソース電極７及びドレイン電極８は、そのパターニングがほぼ完了しており、ほぼ図１７（ａ）〜（ｃ）に示した状態で、エッチャントに浸漬される。
【０１２９】
このとき、本実施形態の構造によれば、微結晶シリコン層４の上面１１及び側壁部１２がアモルファスシリコン層５によって接して覆われているため、基板をエッチャントに浸漬させたとしても微結晶シリコン層４がエッチャントに触れることがない。さらに側壁部１２の表面から結晶粒界を伝わってエッチャントが微結晶シリコン中に染み込むことがない。したがって、微結晶シリコン層４に対するエッチャントの接触が防止され、それに起因する微結晶シリコン層４の膜剥がれや汚染が防止される。
【０１３０】
また、本実施形態の構造によれば、微結晶シリコン層４の上面１１及び側壁部１２がアモルファスシリコン層５によって接して覆われているため、基板を剥離液に浸漬させたとしても微結晶シリコン層４が剥離液に触れることがない。さらに側壁部１２の表面から結晶粒界を伝わって剥離液が微結晶シリコン中に染み込むことがない。したがって、微結晶シリコン層４に対する剥離液の接触が防止され、それに起因する微結晶シリコン層４の膜剥がれや汚染が防止される。
【０１３１】
したがって、微結晶シリコン層４の膜剥がれが抑えられるとともに、微結晶シリコン層４が不純物に汚染されることなく、半導体層の機能低下が防止される。また、微結晶シリコン層４に用いる微結晶シリコン材料の選択範囲も広がり、より高性能の半導体素子が形成できるようになる。
【０１３２】
（実施形態５）
以下、図面を参照しながら、本発明による第５の実施形態の半導体素子について説明する。
【０１３３】
図１８は、本実施形態の半導体素子１０５の構成を模式的に示した図であり、図１８（ａ）は半導体素子１０５の平面図を、図１８（ｂ）は図１８（ａ）のＡ−Ａ’断面における半導体素子１０５の構成を、図１８（ｃ）は図１８（ａ）のＢ−Ｂ’断面における半導体素子１０５の構成をそれぞれ示している。本実施形態の半導体素子１０５は、実施形態４と同様、逆スタガーチャネル保護型ＴＦＴであり、実施形態２の構成にチャネル保護層５１が加えられた構成を有する。
【０１３４】
図に示すように、半導体素子１０５は、ガラス基板１と、ガラス基板１の上に形成されたゲート電極２と、ガラス基板１の上にゲート電極２を覆うように形成されたゲート絶縁層３と、ゲート絶縁層３の上に形成された微結晶シリコン層４（第１半導体層）と、微結晶シリコン層４の上面１１及び側壁部（側面）１２を覆い、かつゲート絶縁層３に接するように形成されたアモルファスシリコン層５（第２半導体層）と、アモルファスシリコン層５の上に形成されたチャネル保護層５１、ソース電極５６、及びドレイン電極５７とを備えている。アモルファスシリコン層５とソース電極５６及びドレイン電極５７との間には、コンタクト層５５が形成されている。
【０１３５】
本実施形態の半導体素子１０５においては、実施形態４の半導体素子１０４と比べて、コンタクト層５５、ソース電極３７、及びドレイン電極３８の形状、及びこれらのゲート電極４等に対する位置関係が異なるのみであり、その他の構成は同じである。また、本実施形態の半導体素子１０５は、実施形態４と同様の製造方法で作製することができ、実施形態１〜４と同様の効果が得られる。
【０１３６】
（実施形態６）
以下、図面を参照しながら、本発明による第６の実施形態の半導体素子について説明する。
【０１３７】
図１９は、本実施形態の半導体素子１０６の構成を模式的に示した図であり、図１９（ａ）は半導体素子１０６の平面図を、図１９（ｂ）は図１９（ａ）のＡ−Ａ’断面における半導体素子１０６の構成を、図１９（ｃ）は図１９（ａ）のＢ−Ｂ’断面における半導体素子１０６の構成をそれぞれ示している。本実施形態の半導体素子１０６は、実施形態４と同様、逆スタガーチャネル保護型ＴＦＴであり、実施形態３の構成にチャネル保護層５１が加えられた構成を有する。
【０１３８】
本実施形態の半導体素子１０６は、図に示すように、ガラス基板１と、ガラス基板１の上に形成されたゲート電極２と、ガラス基板１の上にゲート電極２を覆うように形成されたゲート絶縁層３と、ゲート絶縁層３の上に形成された微結晶シリコン層５４（第１半導体層）と、微結晶シリコン層５４の上面１１全体及び側壁部の一部８２を覆い、かつゲート絶縁層３に接するように形成されたアモルファスシリコン層５（第２半導体層）と、アモルファスシリコン層５の上に形成されたチャネル保護層５１、ソース電極５６、及びドレイン電極５７とを備えている。アモルファスシリコン層５とソース電極５６及びドレイン電極５７との間には、コンタクト層５５が形成されている。
【０１３９】
本実施形態の半導体素子１０６においては、実施形態４の半導体素子１０４と比べて、微結晶シリコン層５４、コンタクト層５５、ソース電極５６、及びドレイン電極５７の形状及びゲート電極２等に対する位置関係が異なる。また、半導体素子１０６の微結晶シリコン層５４は、実施形態４及び５の微結晶シリコン層４と比べて、その形状が異なる。すなわち、微結晶シリコン層５４の側壁部の一部８２（図１９（ｂ）に示す側壁部）はアモルファスシリコン層５によって覆われるが、他の側壁部９２（図１９（ｃ）に示す側壁部）はアモルファスシリコン層５によっては覆われることなく、ソース電極５６及びドレイン電極５７のどちらかに接して覆われる。
【０１４０】
本実施形態の半導体素子１０６によっても、実施形態１〜５から得られる効果と同様の効果が得られる。また、本実施形態の半導体素子１０６は、実施形態４の製造工程と同様の工程を用いて作製することができる。なお、本実施形態の半導体素子１０６は、実施形態３と同様、ゲート絶縁層・半導体層形成工程２２のパターニング工程において裏面露光法を活用することが可能であり、その場合、工程が簡略化され、製造コストおよび設備投資費用の削減が可能となる。裏面露光の実施方法は、実施形態３の説明で述べたものと同じであるので、その説明を省略する。
【０１４１】
（実施形態７）
以下、図面を参照しながら、本発明による第７の実施形態の半導体素子について説明する。
【０１４２】
図２０は、本実施形態の半導体素子１０７の構成を模式的に示した図であり、図２０（ａ）は半導体素子１０７の平面図を、図２０（ｂ）は図２０（ａ）のＡ−Ａ’断面における半導体素子１０７の構成を、図２０（ｃ）は図２０（ａ）のＢ−Ｂ’断面における半導体素子１０７の構成をそれぞれ示している。
【０１４３】
本実施形態の半導体素子１０７は、ボトムゲート構造を有する逆スタガーチャネルエッチング型ＴＦＴであり、実施形態１における微結晶シリコン層４の代わりに、例えば酸化亜鉛（ＺｎＯx）による酸化亜鉛層をチャネル層に用いたＴＦＴである。
【０１４４】
半導体素子１０７は、図に示すように、ガラス基板１と、ガラス基板１の上に形成されたゲート電極２と、ガラス基板１の上にゲート電極２を覆うように形成されたゲート絶縁層３と、ゲート絶縁層３の上に形成された酸化亜鉛層７４（第１半導体層）と、酸化亜鉛層７４の上面１１及び側壁部（側面）１２を覆い、かつゲート絶縁層３に接するように形成されたアモルファスシリコン層５（第２半導体層）と、アモルファスシリコン層５の上に形成されたソース電極７及びドレイン電極８とを備えている。アモルファスシリコン層５とソース電極７及びドレイン電極８との間には、コンタクト層６が形成されている。
【０１４５】
ここで、酸化亜鉛層７４及びアモルファスシリコン層５は、半導体素子１０１の半導体層９として機能する。このうち、ソース電極７とドレイン電極８との間に流れる電流は主に酸化亜鉛層７４を経由して流れるため、本実施形態の半導体素子１０７は従来のＴＦＴに比べて高い移動度を有する。
【０１４６】
コンタクト層６は、この半導体層９とソース電極７及びドレイン電極８との間の電気的接続を良好にするために設けられており、本実施形態においてその材質にはｎ+型シリコンが採用されている。なお、コンタクト層６は、多結晶シリコン、微結晶シリコン、或いはアモルファスシリコンの単層構造で形成してもよく、また、これらの材料を複数用いた積層構造として形成してもよい。
【０１４７】
本実施形態の半導体素子１０７では、図に示すように、酸化亜鉛層７４の上面１１と側壁部１２がアモルファスシリコン層５に接して覆われている。この側壁部１２は、酸化亜鉛層７４がパターニングによって形成されるときにできたパターン端縁部（テーパー部）に相当する。また、アモルファスシリコン層５は酸化亜鉛層７４の端部を越えて形成された周辺領域１３を有しており、この周辺領域１３においてアモルファスシリコン層５はゲート絶縁層３と接している。
【０１４８】
なお、一般的なＴＦＴと同様、本実施形態の半導体素子１０７においても、ソース電極７及びドレイン電極８の上部に、ギャップ部１５を覆うように保護膜が設けられ得る。この保護膜は、窒化シリコン等の無機材料による膜、あるいはアクリル樹脂等の有機膜であってもよく、これらの積層物であってもよい。本実施形態及び以下に述べる実施形態には、そのような保護膜を有していない半導体素子を例として用いているが、保護膜を設けた半導体素子も本発明の半導体素子に含まれる。
【０１４９】
また、本実施形態のゲート絶縁層３には、ゲート電極２に所定の電圧等の電気信号を入力するための開口部を設けていないが、フォトリソグラフィ等の手法によってそのような開口部を設けた半導体素子も本発明の半導体素子に含まれる。
【０１５０】
次に、本実施形態による半導体素子１０７の製造方法を説明する。
【０１５１】
半導体素子１０７の製造方法は、ゲート絶縁層・半導体層形成工程以外は図２に示した実施形態１０１の製造方法と同じである。よって、ここではゲート絶縁層・半導体層形成工程についてのみ説明し、他の工程は説明を省略する。
【０１５２】
本実施形態のゲート絶縁層・半導体層形成工程では、図２のゲート電極形成工程２１を経た基板に、まず、プラズマ化学的気相成長（ＰＥＣＶＤ）法により、窒化シリコン（ＳｉＮx）からなるゲート絶縁層３が成膜される。ここで、ゲート絶縁層３の膜厚は０．４μｍとした。成膜は、成膜装置における平行平板型（容量結合型）の電極構造をもつ成膜チャンバーを用いて、基板温度３００°Ｃ、圧力５０〜３００Ｐａ、電力密度１０〜２０ｍＷ／ｃｍ2の条件下で行い、成膜用のガスにはシラン（ＳｉＨ4）、アンモニア（ＮＨ3）、及び窒素（Ｎ2）の混合ガスを用いた。
【０１５３】
続いて、同一成膜装置の別成膜チャンバーを用いて、スパッタ法により酸化亜鉛膜を成膜した。このときの酸化亜鉛の膜厚は０．１μｍとした。より詳細には、基板温度２００°Ｃで、成膜用ガスにアルゴンと酸素の混合ガスを用いて成膜を行った。アルゴンガスと酸素ガスの流量比は１０：１とし、スパッタターゲットには酸化亜鉛の焼結体からなるターゲットを用いた。
【０１５４】
続いて、フォトリソグラフィにより酸化亜鉛膜をパターニングして酸化亜鉛層７４を得た。このとき、酸化亜鉛膜のエッチングにはウェットエッチング法を用いた。エッチャントには、１０〜８０重量％の燐酸、１〜１０重量％の硝酸、１〜１０重量％の酢酸、及び残部水からなる溶液を用いた。なお、これらのスパッタリング及びエッチングの条件は、上述したものに限られることはなく、他の条件を用いてもよい。
【０１５５】
次に、ＰＥＣＶＤ法により、基板上にアモルファスシリコン膜とｎ+型シリコン膜が連続成膜されるが、これ以降の工程は、図５を用いて説明した実施形態１における製造工程と同じであるので、その説明を省略する。
【０１５６】
上述した酸化亜鉛層７４の形成工程では、図６を用いて説明したソース・ドレイン電極形成工程２３でエッチングに用いたものと同じかそれに近いエッチャントが用いられる。したがって、仮に本実施形態のようにアモルファスシリコン層５によって酸化亜鉛層７４を覆っていなければ、ソース・ドレイン電極形成工程２３で用いるエッチャントによって、酸化亜鉛層７４が容易にオーバーエッチングされてしまう。酸化亜鉛膜は耐薬品性が非常に劣るため、たとえソース・ドレイン電極形成工程２３で用いるエッチャントを変えたとしても、酸化亜鉛層７４に対するオーバーエッチングを防止することは困難である。
【０１５７】
本実施形態の構造及び製造方法によれば、酸化亜鉛層７４の上面１１及び側壁部１２がアモルファスシリコン層５に接して覆われているため、ソース・ドレイン電極形成工程２３で用いるエッチャントが酸化亜鉛層７４に触れることがない。また、アモルファスシリコン層５形成以降に用いられる剥離液等が酸化亜鉛層７４に触れることもない。したがって、エッチャントや剥離液との接触あるいはそれらの染み込みに起因する酸化亜鉛層７４の膜剥がれ及び性能低下が防止される。また、エッチャントや剥離液に含まれる金属などの不純物が酸化亜鉛層７４の中に取り込まれることもないので、半導体層の機能低下が防止される。
【０１５８】
なお、ここでは、半導体層９のチャネル層として酸化亜鉛層７４を用いたが、チャネル層の材料には、例えば、酸化カドミウム（ＣｄＯ）など他の材料も用いることができる。また、これらの材料にドープする不純物としては、３ｄ遷移金属元素の他、希土類等のドープ材料を用いることができる。本実施形態の半導体素子１０７は上述の構成を有しているので、チャネル層にこのような他の材料を用いたとしても膜剥がれや性能低下を防止することができる。したがって、チャネル層に適用する材料の範囲を大きく広げることができる。
【０１５９】
また、実施形態２から６の各半導体素子における微結晶シリコン層の代わりに、本実施形態の酸化亜鉛層７４を用いることも可能であり、そのような構成の半導体素子によっても上述した本願発明の効果が得られる。そのような構成の半導体素子も本願発明の実施形態に含まれる。また、実施形態３及び６の構成を採用する場合には、ゲート絶縁層・半導体層形成工程におけるパターニング工程において、実施形態３及び６で述べた裏面露光法を用いることも可能であり、その場合、工程がより簡略化され、製造コストおよび設備投資費用の削減が可能となる。
【０１６０】
本発明によれば、その半導体層の構造により、半導体層と下部層との付着力が強いので、半導体層とゲート絶縁層との間の膜剥がれが効果的に防止される。また、半導体層自身への不純物の染み込みが防止されるとともに、半導体層とその下部層との間に不純物が侵入することも防止されるので、半導体層自身の膜剥がれ、及び半導体層とその下部層との間の膜剥がれを効果的に防ぐことができる。また、半導体層が不純物によって汚染されることがなく、半導体層自身の消失も防止されるので、品質の高い半導体素子を得ることができる。また、本発明によれば、そのような半導体素子を低コストで製造できるという利点も得ることができる。
【産業上の利用可能性】
【０１６１】
本発明は、半導体素子を有するアクティブマトリクス基板を備えた液晶表示装置、有機エレクトロルミネッセンス（ＥＬ）表示装置、無機エレクトロルミネッセンス表示装置等の表示装置、フラットパネル型Ｘ線イメージセンサー装置等の撮像装置、及び密着型画像入力装置、指紋読み取り装置等の画像入力装置に好適に用いられる。
【図面の簡単な説明】
【０１６２】
【図１】本発明による実施形態１の半導体素子１０１の構成を模式的に示した図である。図１（ａ）は半導体素子１０１の平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ’断面における半導体素子１０１の構成を、図１（ｃ）は図１（ａ）のＢ−Ｂ’断面における半導体素子１０１の構成をそれぞれ示している。
【図２】実施形態１の製造方法を表した図である。
【図３】実施形態１の製造方法におけるゲート電極形成工程２１が完了した状態を表した図である。図３（ａ）はこの状態での平面図を示しており、図３（ｂ）は図３（ａ）のＡ−Ａ’断面における層構成を、また図３（ｃ）は図３（ａ）のＢ−Ｂ’断面における層構成をそれぞれ表している。
【図４】実施形態１の製造方法におけるゲート絶縁層・半導体層形成工程２２において、微結晶シリコン層４が形成された状態を表した図である。図４（ａ）はこの状態での平面図であり、図４（ｂ）は図４（ａ）のＡ−Ａ’断面における層構成を、また図４（ｃ）は図４（ａ）のＢ−Ｂ’断面における層構成をそれぞれ表している。
【図５】ゲート絶縁層・半導体層形成工程２２において、微結晶シリコン層４が形成された後、ｎ+型シリコン層３１が形成された状態を表した図である。図５（ａ）はこの状態を表した平面図であり、図５（ｂ）は図５（ａ）のＡ−Ａ’断面における層構成を、また図５（ｃ）は図５（ａ）のＢ−Ｂ’断面における層構成をそれぞれ表している。
【図６】実施形態１の製造方法におけるソース・ドレイン電極形成工程２３が完了した状態を表した図である。図６（ａ）はこの状態を表した平面図であり、図６（ｂ）は図６（ａ）のＡ−Ａ’断面における層構成を、また図６（ｃ）は図６（ａ）のＢ−Ｂ’断面における層構成をそれぞれ表している。
【図７】参考例の半導体素子２００の構成を模式的に示した図である。図７（ａ）は参考例の半導体素子２００の平面図であり、図７（ｂ）は図７（ａ）のＡ−Ａ’断面における半導体素子２００の構成を、図７（ｃ）は図７（ａ）のＢ−Ｂ’断面における半導体素子２００の構成をそれぞれ表している。
【図８】実施形態２による半導体素子１０２の構成を模式的に示した図である。図８（ａ）は半導体素子１０２の平面図を、図８（ｂ）は図８（ａ）のＡ−Ａ’断面における半導体素子１０２の構成を、図８（ｃ）は図８（ａ）のＢ−Ｂ’断面における半導体素子１０２の構成をそれぞれ示している。
【図９】実施形態３による半導体素子１０３の構成を模式的に示した図であり、図９（ａ）は半導体素子１０３の平面図を、図９（ｂ）は図９（ａ）のＡ−Ａ’断面における半導体素子１０３の構成を、図９（ｃ）は図９（ａ）のＢ−Ｂ’断面における半導体素子１０３の構成をそれぞれ示している。
【図１０】実施形態３の製造方法におけるゲート絶縁層・半導体層形成工程における第１工程を表した図である。図１０（ａ）はこの工程で形成された層構成を表した平面図であり、図１０（ｂ）は図１０（ａ）のＡ−Ａ’断面における層構成を、また図１０（ｃ）は図１０（ａ）のＢ−Ｂ’断面における層構成をそれぞれ表している。
【図１１】実施形態３の製造方法におけるゲート絶縁層・半導体層形成工程２２における第２工程を説明するための図である。図１１（ａ）はこの工程で形成された層構成を表した平面図であり、図１１（ｂ）は図１１（ａ）のＡ−Ａ’断面における層構成を、また図１１（ｃ）は図１１（ａ）のＢ−Ｂ’断面における層構成をそれぞれ表している。
【図１２】実施形態３の製造方法におけるゲート絶縁層・半導体層形成工程の第３工程を説明するための図である。図１２（ａ）はこの工程で形成された層構成を表した平面図であり、図１２（ｂ）は図１２（ａ）のＡ−Ａ’断面における層構成を、また図１２（ｃ）は図１２（ａ）のＢ−Ｂ’断面における層構成をそれぞれ表している。
【図１３】実施形態４の半導体素子１０４の構成を模式的に示した図である。図１３（ａ）は半導体素子１０４の平面図を、図１３（ｂ）は図１３（ａ）のＡ−Ａ’断面における半導体素子１０４の構成を、図１３（ｃ）は図１３（ａ）のＢ−Ｂ’断面における半導体素子１０４の構成をそれぞれ示している。
【図１４】実施形態４の製造方法を表した図である。
【図１５】実施形態４の製造方法におけるゲート電極形成工程の完了状態を表した図である。図１５（ａ）はこの工程で形成された層構成を表した平面図であり、図１５（ｂ）は図１５（ａ）のＡ−Ａ’断面における層構成を、また図１５（ｃ）は図１５（ａ）のＢ−Ｂ’断面における層構成をそれぞれ表している。
【図１６】実施形態４の製造方法におけるゲート絶縁層・半導体層形成工程の完了状態を表した図である。図１６（ａ）はこの工程で形成された層構成を表した平面図であり、図１６（ｂ）は図１６（ａ）のＡ−Ａ’断面における層構成を、また図１６（ｃ）は図１６（ａ）のＢ−Ｂ’断面における層構成をそれぞれ表している。
【図１７】実施形態４の製造方法におけるソース・ドレイン電極形成工程を表した図である。図１７（ａ）はこの工程で形成された層構成を表した平面図であり、図１７（ｂ）は図１７（ａ）のＡ−Ａ’断面における層構成を、また図１７（ｃ）は図１７（ａ）のＢ−Ｂ’断面における層構成をそれぞれ表している。
【図１８】実施形態５の半導体素子１０５の構成を模式的に示した図である。図１８（ａ）は半導体素子１０５の平面図を、図１８（ｂ）は図１８（ａ）のＡ−Ａ’断面における半導体素子１０５の構成を、図１８（ｃ）は図１８（ａ）のＢ−Ｂ’断面における半導体素子１０５の構成をそれぞれ示している。
【図１９】実施形態６の半導体素子１０６の構成を模式的に示した図である。図１９（ａ）は半導体素子１０６の平面図を、図１９（ｂ）は図１９（ａ）のＡ−Ａ’断面における半導体素子１０６の構成を、図１９（ｃ）は図１９（ａ）のＢ−Ｂ’断面における半導体素子１０６の構成をそれぞれ示している。
【図２０】実施形態７の半導体素子１０７の構成を模式的に示した図である。図２０（ａ）は半導体素子１０７の平面図を、図２０（ｂ）は図２０（ａ）のＡ−Ａ’断面における半導体素子１０７の構成を、図２０（ｃ）は図２０（ａ）のＢ−Ｂ’断面における半導体素子１０７の構成をそれぞれ示している。
【図２１】微結晶シリコン層、アモルファスシリコン層および低温多結晶シリコン層の断面構造を模式的に示す図である。図２１（ａ）は微結晶シリコン層の断面を、図２１（ｂ）はアモルファスシリコン層の断面を、また図２１（ｃ）は低温多結晶シリコン層の断面をそれぞれ表している。
【符号の説明】
【０１６３】
１  ガラス基板
２  ゲート電極
３  ゲート絶縁層
４、３４、４０、５４  微結晶シリコン層
５、５’  アモルファスシリコン層
６、６’、３６、５５  コンタクト層
７、３７、５６  ソース電極
８、３８、５７  ドレイン電極
９、９’  半導体層
１１  上面
１２  側壁部
１３  周辺領域
１５  ギャップ部
２１  ゲート電極形成工程
２２  ゲート絶縁膜・半導体層形成工程
２３  ソース・ドレイン電極形成工程
２４  チャネルエッチング工程
２８  微結晶シリコン膜
２９  レジストパターン膜
３１、４４、５３  ｎ+型シリコン層
３２、４３  レジストパターン膜
４１  アモルファスシリコン膜
４２  ｎ+型シリコン膜
５１  チャネル保護層
７４  酸化亜鉛層
８２、９２  側壁部
１０１、１０２、１０３、１０４、１０５、１０６、１０７  半導体素子
１２１  ゲート電極形成工程
１２２  ゲート絶縁膜・半導体層形成工程
１２３  ソース・ドレイン電極形成工程
１２４  ｎ+型シリコンエッチング工程
２００  半導体素子
２０１  ガラス基板
２０２  微結晶シリコン層
２０３  インキュベーション層
２０４  結晶粒界
２０５  アモルファスシリコン層
２０６  低温多結晶化シリコン層
【図１】
2008140984.tif 000003
【図２】
2008140984.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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