(57)【要約】【課題】Ｉｄ−Ｖｇ特性のハンプを従来よりも小さくすることができる半導体装置の製造方法を提供する。【解決手段】ＳＴＩ膜１０で囲まれた素子形成領域１１に形成されたＰウェル領域２２に、トランジスタの閾値電圧を調整するためのボロンを注入し、不純物注入領域２３を形成する。ランプを加熱源に用いた急速加熱装置にシリコン基板２０を載置し、素子形成領域１１をウェット酸化してゲート酸化膜２４を成膜する。５０℃／ｓｅｃのレートで１０００℃までシリコン基板を昇温し、昇温したシリコン基板の温度を１００秒間維持する。更に、冷却時も昇温時と同様に急速に冷却することが好ましい。【選択図】図７
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【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタの閾値電圧を調整するための不純物をシリコン基板に注入する工程と、前記不純物を注入した前記シリコン基板にゲート酸化膜を成膜する工程とを有する半導体装置の製造方法であって、
前記ゲート酸化膜を成膜する工程は、急速加熱装置を用いて前記シリコン基板を昇温させる工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン基板に形成した溝に酸化膜を成膜して素子分離領域を形成する工程を更に有し、
前記不純物をシリコン基板に注入する工程は、前記素子分離領域で区画された素子形成領域に前記不純物を注入する、
請求項１の半導体装置の製造方法。
【請求項３】
前記急速加熱装置は、昇温レートが５０℃／ｓｅｃ以上の加熱源を有する、
請求項２の半導体装置の製造方法。
【請求項４】
前記急速加熱装置は、ランプを加熱源とする、
請求項１から請求項３のいずれかの半導体装置の製造方法。
【請求項５】
前記不純物は、ボロンである、
請求項１から請求項４のいずれかの半導体装置の製造方法。
【請求項６】
前記ゲートのゲート幅は０．５μｍ以下である、
請求項１から請求項５のいずれかの半導体装置の製造方法。
【請求項７】
前記ゲート酸化膜の電気的換算膜厚は４ｎｍ以上である、
請求項１から請求項６のいずれかの半導体装置の製造方法。
【請求項８】
前記ゲート酸化膜を成膜する工程は、前記シリコン基板を９００℃以上の温度に加熱し、加熱された前記シリコン基板の前記温度を保持する時間を６００秒以下とする、
請求項１から請求項７のいずれかの半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ＭＯＳトランジスタにおける閾値電圧を調整するための不純物を注入したチャネル領域にゲート酸化膜を形成する工程を含んだ半導体装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１に示されるように、半導体装置の高集積化及び微細化に伴って、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを形成する領域をＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）膜で分離する半導体装置において、ＭＯＳトランジスタのソース−ドレイン電流（Ｉｄ）とゲート電圧（Ｖｇ）の関係で示される特性にハンプが生じることが問題となっている。ハンプが生じるとＭＯＳトランジスタのオン・オフ性能が劣化するため、特許文献１に示されるようにＳＴＩ形成方法を改良することによりハンプを小さくしようとする技術が知られている。
【０００３】
【特許文献１】特開２００２−１１０７８２号公報
【特許文献２】特開２００３−３４７４２４号公報
【特許文献３】特開２００６−１７３４２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一方、特許文献２及び特許文献３に示されるように、表面ゲート型及びトレンチゲート型のＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタのゲート酸化膜下のシリコン基板にボロン（Ｂ）を注入してトランジスタの閾値電圧を調整する技術が知られている。
【０００５】
ＳＴＩ膜で囲まれた素子形成領域にトランジスタの閾値電圧を調整するためのボロンを注入し、ボロンを注入した素子形成領域に炉体を用いたウェット酸化によってゲート酸化膜を形成すると、Ｉｄ−Ｖｇ特性にハンプがみられる。本発明者らは、炉体を用いたウェット酸化時の熱負荷によりＳＴＩ膜端部付近のボロン濃度が低下することがハンプの原因の一つであることを見出した。
【０００６】
そこで、本発明は、トランジスタの閾値電圧を調整するための不純物を注入したシリコン基板にゲート酸化膜を形成する工程を含んだ半導体装置の製造方法において、Ｉｄ−Ｖｇ特性のハンプを従来よりも小さくすることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
第１の半導体装置の製造方法は、ＭＯＳトランジスタの閾値電圧を調整するための不純物をシリコン基板に注入する工程と、不純物を注入したシリコン基板にゲート酸化膜を成膜する工程とを有する半導体装置の製造方法であって、ゲート酸化膜を成膜する工程では急速加熱装置を用いてシリコン基板を昇温させる。
【０００８】
第２の半導体装置の製造方法は、第１の半導体装置の製造方法において、シリコン基板に形成した溝に酸化膜を成膜して素子分離領域を形成する工程を更に有し、不純物をシリコン基板に注入する工程では、素子分離領域で区画された素子形成領域に不純物を注入する。
【０００９】
第３の半導体装置の製造方法は、第１又は第２の半導体装置の製造方法において、急速加熱装置の昇温レートが５０℃／ｓｅｃ以上である加熱源を有する。
【００１０】
第４の半導体装置の製造方法は、第１から第３のいずれかの半導体装置の製造方法において、急速加熱装置がランプを加熱源とする。
【００１１】
第５の半導体装置の製造方法は、第１から第４のいずれかの半導体装置の製造方法において、ボロンをＭＯＳトランジスタの閾値電圧を調整するための不純物として用いる。
【００１２】
第６の半導体装置の製造方法は、第１から第５のいずれかの半導体装置の製造方法においてゲート幅が０．５μｍ以下のゲートを形成する。
【００１３】
第７の半導体装置の製造方法は、第１から第６のいずれかの半導体装置の製造方法において成膜されるゲート酸化膜の電気的換算膜厚が４ｎｍ以上である。電気的換算膜厚とは、誘電率に基づいてゲート酸化膜の厚さをシリコン酸化膜（ＳｉＯ２）の厚さに換算した値である。
【００１４】
第８の半導体装置の製造方法は、第１から第７のいずれかの半導体装置の製造方法において、ゲート酸化膜を成膜する工程でシリコン基板を９００℃以上の温度に加熱し、加熱されたシリコン基板の温度を保持する時間を６００秒以下とする。
【発明の効果】
【００１５】
この半導体装置の製造方法によれば、ボロンを閾値電圧調整用の不純物として用いる、表面チャネル型のｎＭＯＳトランジスタや埋め込みチャネル型のｐＭＯＳトランジスタにおけるＩｄ−Ｖｇ特性のハンプを従来よりも小さくすることが可能となる。
【発明を実施するための最良の形態】
【００１６】
図１は、本実施形態の半導体装置の製造方法について説明するための、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の部分平面図である。本実施形態ではＤＲＡＭの製造方法について説明するが、本発明は他の半導体装置及び他のトランジスタにも適用することができる。
【００１７】
図１は、ＤＲＡＭのＮチャネルＭＯＳトランジスタの一例を示す平面図である。本実施形態のＤＲＡＭは、シリコン基板の主面にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）膜１０と、ＳＴＩ膜１０で囲まれた複数の素子形成領域１１と、複数の電極１２とを有している。各素子形成領域１１に交差するように２本のゲート電極１２が配設されている。素子形成領域１１は、ソース側の不純物拡散領域１３とドレイン側の不純物拡散領域１４とを有している。ソース側の不純物拡散領域１３は、２本のゲート電極１２間に配設されている。ドレイン側の不純物拡散領域１４は、２本のゲート電極１２とソース側の不純物拡散領域１３を挟むように配設されている。本実施形態のＮチャネルＭＯＳトランジスタは、ソース側の不純物拡散領域１３に接続されたビット線と、ドレイン側の不純物拡散領域１４に接続されたキャパシタとの接続を切り替える。
【００１８】
図２〜図６は、図１のＤＲＡＭの２−２断面における工程順の断面図である。
【００１９】
まず、図２に示すようにシリコン基板２０に形成した溝を埋めるようにＳＴＩ膜１０を形成し、ＳＴＩ膜１０で囲まれた素子形成領域１１を酸化して犠牲酸化膜２１を形成する。ＳＴＩ膜１０は、溝内壁に形成された１５ｎｍのライナー酸化膜と、溝を埋めるＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）酸化膜とによって構成されている。以下、形成した種々の層を含めてシリコン基板２０と称する。
【００２０】
次に、図３に示すように、犠牲酸化膜２１及びＳＴＩ膜１０を通してシリコン基板２０内にＰ型の不純物を注入することによりＰウェル領域２２を形成する。本実施形態のＰ型の不純物は、ボロンである。
【００２１】
次に、図４に示すように、素子形成領域１１のＰウェル領域２２にトランジスタの閾値電圧を調整するための不純物を注入し、不純物注入領域２３を形成する。本実施形態の閾値電圧調整用の不純物はボロンである。
【００２２】
次に、図５に示すように、犠牲酸化膜２１をフッ酸系の水溶液で除去する。
【００２３】
次に、図６に示すように、ランプを加熱源に用いた急速加熱装置にシリコン基板２０を載置し、素子形成領域１１をウェット酸化してゲート酸化膜２４を成膜する。ゲート酸化膜２４は、７ｎｍのシリコン酸化膜（ＳｉＯ２）で構成される。シリコン基板の温度変化を表す図７のグラフに示すように、５０℃／ｓｅｃのレートで１０００℃までシリコン基板を昇温し、昇温したシリコン基板の温度を１００秒間維持する。更に、冷却時も昇温時と同様に急速に冷却することが好ましい。
【００２４】
なお、急速加熱装置は、５０℃／ｓｅｃ以上の昇温レートでシリコン基板を加熱することができる装置であることが好ましい。加熱源にランプを用いることにより、従来の炉体を用いたウェット酸化に比べて、熱負荷を大幅に低減することができる。炉体は熱容量が極めて大きいために昇降温に要する時間が長く、酸化時間が１００秒程度としても熱負荷がかかるトータル時間は少なくとも７０００秒程度となる。
【００２５】
また、ゲート酸化膜２４の成膜条件は、シリコン基板を９００℃以上に昇温し、昇温後の温度維持時間を６００秒以下とすることが好ましい。更に、シリコン基板を９５０℃以上に昇温する場合は、昇温後の温度維持時間を３００秒以下とすることが好ましい。また、更に、シリコン基板を１０００℃以上に昇温する場合は、昇温後の温度維持時間を１００秒以下とすることが好ましい。また、更に、シリコン基板を１０５０℃以上に昇温する場合は、昇温後の温度維持時間を６０秒以下とすることが好ましい。また、更に、シリコン基板を１１００℃以上に昇温する場合は、昇温後の温度維持時間を２０秒以下とすることが好ましい。
【００２６】
ゲート酸化膜２４形成後の工程は、従来と同様であるため説明を省略する。
【００２７】
図７は、ゲート酸化膜形成工程における、不純物注入領域２３を構成するボロンの濃度変化を、本実施形態の場合と従来の炉体を用いた場合とを比較した一例を示している。素子分離領域で囲まれた同一面積の素子形成領域にボロンの注入層を形成した後、１０００℃で１００秒の条件でゲート酸化膜を形成し、ゲート電極を形成して容量（Ｃ）―電圧（Ｖ）特性を測定した結果である。印加電圧が負となる容量が大きい領域では、正孔がシリコン基板表面に蓄積されており、この場合、ゲート酸化膜の容量しか計測されないためいずれの場合も同じ値を示している。一方、印加電圧が正となる容量が小さい領域では、ゲート酸化膜の容量と基板中に形成される空乏層容量の和となる。この領域では本実施形態の容量は大きく、従来の炉体を用いた酸化処理では小さくなっている。この差は空乏層容量の差を示している。また、空乏層容量は不純物濃度に依存する。したがって、従来法の結果は熱負荷が大きいためにボロンがＳＴＩ膜やゲート酸化膜に取り込まれた結果、シリコン基板中の濃度が低下し、空乏層が形成されやすくなって容量が低下していることを示している。一方、本実施形態の結果は熱負荷が小さいためにボロンがＳＴＩ膜やゲート酸化膜に取り込まれにくく、基板中の濃度が高いため、空乏層が形成されにくく、容量が低下していないことを示している。
【００２８】
図８は、本実施形態の急速加熱によってゲート酸化膜２４を成膜した半導体装置のＩｄ−Ｖｇ特性と、比較のために従来の炉体を用いたウェット酸化でゲート酸化膜を成膜した半導体装置のＩｄ−Ｖｇ特性とを示すグラフである。図９に示されるように、急速加熱によってゲート酸化膜２４を成膜することによってハンプを従来よりも大幅に低減することができる。
【００２９】
なお、本実施形態の半導体装置の製造方法は、ＮチャネルＭＯＳトランジスタのゲート酸化膜を成膜する工程を含んでいるが、トランジスタの閾値電圧を調整するために不純物を注入する工程を含んでいれば、ＰチャネルＭＯＳトランジスタのゲート酸化膜を成膜する工程を含むものであってもよい。また、本実施形態の半導体装置の製造方法は、表面ゲート型のＭＯＳトランジスタを製造する工程を含むものであるが、トレンチゲート型のＭＯＳトランジスタを製造する工程を含むものであってもよい。
【００３０】
なお、ボロンはリンに比べてＳＴＩ膜１０やゲート酸化膜２４に拡散しやすいため、閾値電圧を調整するための不純物がボロンである場合に、不純物濃度の低下を抑制する効果が高い。また、ゲート酸化膜２４のＳｉＯ２への換算膜厚が４ｎｍ以上の場合に、ボロンがＳＴＩ膜１０やゲート酸化膜２４に拡散しやすいため、本実施形態の効果が高い。また、ゲート幅Ｗが０．５μｍ以下の場合に、ボロン濃度の低下を抑制する効果が高い。
【００３１】
以上、本願発明を実施形態に基づき具体的に説明したが、本願発明はこれら実施形態に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能である。
【図面の簡単な説明】
【００３２】
【図１】半導体装置の製造方法を説明するための部分平面図である。
【図２】半導体装置の製造方法の一工程での図１の半導体装置の２−２断面における断面図である。
【図３】図２の後の工程における半導体装置の断面図である。
【図４】図３の後の工程における半導体装置の断面図である。
【図５】図４の後の工程における半導体装置の断面図である。
【図６】図５の後の工程における半導体装置の断面図である。
【図７】ゲート酸化膜形成後のボロン濃度の変化を説明するための、ゲート電極の容量と電圧の関係を示す図である。
【図８】ゲート酸化膜成膜時のシリコン基板の温度変化を示す図である。
【図９】本実施形態と比較例の半導体装置のＩｄ−Ｖｇ特性を示すグラフである。
【符号の説明】
【００３３】
１０  ＳＴＩ膜
１１  素子形成領域
１２  ゲート電極
１３  ソース側の不純物拡散領域
１４  ドレイン側の不純物拡散領域
２０  シリコン基板
２１  犠牲酸化膜
２２  Ｐウェル領域
２３  不純物注入領域
２４  ゲート酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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