(57)【要約】【課題】レファレンス電圧のレベルを調節することができる強誘電体メモリ装置のプログラム方法を提供する。【解決手段】強誘電体メモリ装置のプログラム方法は、信号入力部に入力された信号をディコーディングする第１の段階、ディコーディングの結果、所定のプログラムモードを示す場合にプログラムモードに対応するプログラムモード動作信号を活性化し、信号入力部を非活性化する第２の段階、及びプログラムモード動作信号に応えてプログラムモードを行う第３の段階を含む。【選択図】図４
2008103074.tif 000002
【特許請求の範囲】
【請求項１】
出力信号のレベルを外部から印加された信号によりプログラムすることができ、電源がなくてもプログラム結果が保持されるプログラマブルレジスタ装置を利用し、駆動電源に連結されたキャパシタの容量を調節するスイッチのオン・オフを制御することにより、レファレンス電圧のレベルを調節するレファレンス発生装置、及び前記プログラマブルレジスタ装置をリダンダントアドレスプログラム用スイッチのオン・オフ制御装置に用いるリダンダントディコーダを含む強誘電体メモリ装置のプログラム方法において、
信号入力部に入力された信号をディコーディングする第１の段階、
前記ディコーディングの結果、所定のプログラムモードを示す場合に前記プログラムモードに対応するプログラムモード動作信号を活性化し、前記信号入力部を非活性化する第２の段階、及び
前記プログラムモード動作信号に応えてプログラムモードを行う第３の段階を含むことを特徴とする強誘電体メモリ装置のプログラム方法。
【請求項２】
前記プログラムモードは、ローリダンダンシープログラムモード、カラムリダンダンシープログラムモード及びレファレンスレベルプログラムモードを含むことを特徴とする請求項１に記載の強誘電体メモリ装置のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置のプログラム方法に関し、特に、出力信号を外部から印加された信号によりプログラムすることができるプログラマブルレジスタ装置を利用し、駆動電源に連結されたキャパシタの容量を調節するスイッチのオン・オフを制御することによりレファレンス電圧のレベルを調節することができ、前記プログラマブルレジスタ装置をリダンダントアドレスプログラム用スイッチのオン・オフ制御装置に用いるリダンダントアドレスディコーダを含む強誘電体メモリ装置のプログラム方法に関する。
【背景技術】
【０００２】
一般に、強誘電体メモリ、すなわち、ＦＲＡＭ（Ferroelectric Random Access Memory）はＤＲＡＭ（Dynamic Random Access Memory）ほどのデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目されている。
ＦＲＡＭは、ＤＲＡＭと殆ど類似した構造を有する記憶素子であり、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により電界を除去してもデータが消失されないのである。
【０００３】
図１は、一般的な強誘電体のヒステリシスループを示す図である。図１に示されているように、電界により誘起された分極は電界を除去しても残留分極又は分極の存在により消滅せず、一定量（ｄ、ａ状態）を保持していることが分かる。強誘電体メモリセルは、ｄ、ａ状態をそれぞれ１、０に対応させて記憶素子に応用したものである。
【０００４】
図２は、強誘電体メモリの単位セルを示す図である。図２に示されているように、一方向にビットラインＢＬが形成され、ビットラインと交差する方向にワードラインＷＬが形成され、ワードラインに一定の間隔を置いてワードラインと同一の方向にプレートラインＰＬが形成され、ゲートはワードラインに連結され、ソースはビットラインに連結されるようにトランジスタＴ１が形成され、２つの端子のうち第１の端子がトランジスタＴ１のドレインに連結され、第２の端子はプレートラインに連結されるように強誘電体キャパシタＦＣ１が形成される（例えば、特許文献１参照）。
【０００５】
このような強誘電体メモリ素子のデータ入出力動作は、次の通りである。図３(a)は、強誘電体メモリ素子のライト動作を示すタイミング図である。図３(b)は、リードモード動作を示すタイミング図である。
図３(a)に示されているライト動作を説明すると、外部から印加されるチップイネーブル信号ＣＳＢｐａｄがハイからローに活性化され、同時にライトイネーブル信号ＷＥＢｐａｄをハイからローに印加するとライトモードが開始される。次いで、ライトモードでアドレスディコーディングが開始されると、該当ワードラインに印加されるパルスが「ロー」から「ハイ」に遷移してセルが選択される。
選択されたセルにロジック値「１」を書き込むためには、ビットラインに「ハイ」信号を印加してプレートラインには「ロー」信号を印加し、セルにロジック値「０」を書き込むためには、ビットラインに「ロー」信号を印加してプレートラインには「ハイ」信号を印加する。
【０００６】
次に、図３(b)に示されているリード動作を説明する。外部でチップイネーブル信号ＣＳＢｐａｄを「ハイ」から「ロー」に活性化させると、該当ワードラインが選択される前に全てのビットラインはイコライズ信号により「ロー」電圧に等電位化される。
そして、各ビットラインを非活性化させた後アドレスをディコーティングし、ディコーディングされたアドレスにより該当ワードラインでは「ロー」信号が「ハイ」信号に遷移されて該当セルを選択する。選択されたセルのプレートラインに「ハイ」信号を印加し、強誘電体メモリに貯蔵されたロジック値「１」に相応するデータＱｓを破壊する。若し、強誘電体メモリにロジック値「０」が貯蔵されていれば、それに相応するデータＱｎｓは破壊されない。
このように破壊されたデータと破壊されていないデータは、前述のヒステリシスループの原理により互いに異なる値を出力することになり、センスアンプはロジック値「１」又は「０」を感知することになる。すなわち、データが破壊された場合は図１のヒステリシスループでのようにｄからｆに変化する場合に該当し、データが破壊されない場合はａからｆに変化する場合に該当する。
したがって、一定時間が経過した後センスアンプがイネーブルされると、データが破壊された場合は増幅されてロジック値「１」を出力し、データが破壊されない場合は増幅されてロジック値「０」を出力する。このように、センスアンプでデータを増幅した後は元のデータに復元しなければならないので、該当ワードラインに「ハイ」信号を印加した状態でプレートラインを「ハイ」から「ロー」に非活性化させる。
【特許文献１】特開平１１−１２１７０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来のレファレンス電圧発生装置は、生産と同時に出力電圧のレベルが固定されるという問題点があり、さらに、従来の金属／ポリシリコン配線等を利用したリダンダンシー処理方法ではヒューズをレーザカッティング等の手段を利用して物理的に除去するので、間違って処理された場合は再び復旧することができないという問題点があった。
【０００８】
本発明は、前述のような従来の技術の問題点を解決するためになされたもので、出力信号を外部から印加された信号によりプログラムすることができ、電源がなくてもプログラム結果が保持されるプログラマブルレジスタ装置を利用し、駆動電源に連結されたキャパシタの容量を調節するスイッチのオン・オフを制御することにより、レファレンス電圧のレベルを調節することができるレファレンス発生装置を開示する。
さらに、スイッチとこれを制御するプログラマブルレジスタ装置をリダンダンシー処理に導入し、ソフトウェア的な方法でリダンダントアドレスディコーダをプログラムすることによりプログラムが間違った場合も容易に復旧することができるようにする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、出力信号のレベルを外部から印加された信号によりプログラムすることができ、電源がなくてもプログラム結果が保持されるプログラマブルレジスタ装置を利用し、駆動電源に連結されたキャパシタの容量を調節するスイッチのオン・オフを制御することにより、レファレンス電圧のレベルを調節するレファレンス発生装置、及び前記プログラマブルレジスタ装置をリダンダントアドレスプログラム用スイッチのオン・オフ制御装置に用いるリダンダントディコーダを含む強誘電体メモリ装置のプログラム方法は、信号入力部に入力された信号をディコーディングする第１の段階、前記ディコーディングの結果、所定のプログラムモードを示す場合に前記プログラムモードに対応するプログラムモード動作信号を活性化し、前記信号入力部を非活性化する第２の段階、及び前記プログラムモード動作信号に応えてプログラムモードを行う第３の段階を含むことが望ましい。
【００１０】
また、前記プログラムモードは、ローリダンダンシープログラムモード、カラムリダンダンシープログラムモード及びレファレンスレベルプログラムモードを含むことが望ましい。
【００１１】
また、ローリダンダンシープログラムモードは、チップイネーブル信号が非活性化されてライトイネーブル信号が非活性化された状態で、出力イネーブル信号がＮ回トグリングしたとき活性化されることが望ましい。
【００１２】
また、前記カラムリダンダンシープログラムモードは、チップイネーブル信号が非活性化されてライトイネーブル信号が活性化された状態で、出力イネーブル信号がＮ回トグリングしたとき活性化されることが望ましい。
【００１３】
また、前記レファレンスプログラムモードは、チップイネーブル信号が非活性化されて出力イネーブル信号が活性化された状態で、ライトイネーブル信号がＮ回トグリングしたとき活性化されることが望ましい。
【発明の効果】
【００１４】
本発明では、レファレンス発生装置にプログラマブルレジスタ装置を適用してレファレンス電圧を多様に調節することができ、プログラマブルレジスタ装置をリダンダントディコーダをプログラムするためのスイッチのオン・オフを制御する手段に用い、リダンダントセルのアドレスを間違ってディコーディングするとしても再び救済することができるので、チップの信頼性及び収率を高めることができるようになる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明に係る実施の形態に対し詳しく説明する。
図４は、本発明に係る強誘電体メモリ装置の全体的な概略図である。
レファレンス電圧発生部は、センス増幅器にレファレンス電圧を提供する。センス増幅器は、リード動作時にセルアレイのビットラインから出力された電圧とレファレンス電圧を比べ、セルデータの論理レベルに該当するデータをデータＩ／Ｏバッファを介して出力する。センス増幅器は、ライト動作時にデータＩ／Ｏバッファから入力された信号の電圧とレファレンス電圧を比べて入力された信号に該当するデータをセルのビットラインに提供する。
【００１６】
図５は、図４に示されているセルアレイ構造を示す図である。
セルアレイで各カラムは、メインビットラインプールアップ制御部、セルアレイ、カラム選択制御部、カラムリダンダンシーセルアレイ、ローリダンダンシーセルアレイ及び所定の臨界電圧と感知された電源電圧を比べ、前記比較結果に基づき駆動電圧のレベルを調節することができる駆動電圧発生部（図示省略）を含む。
前記セルアレイは、１つ又は２つ以上のメインビットライン負荷制御部と複数のサブセルブロックを含む。
【００１７】
それぞれの構成要素に対しては、以下で説明する。
図６は、メインビットラインプールアップ制御部を示す図である。
メインビットラインプールアップ制御部は、ゲートに制御信号ＭＢＰＵＣが連結され、ソースにＶＰＰ又はＶＣＣが連結され、ドレインがメインビットラインと連結されるＰＭＯＳトランジスタで構成されている。
メインビットラインプールアップ制御部は、「プリチャージ」時にメインビットラインを「ハイ」レベルにプールアップさせる役割を果たす。
【００１８】
図７は、メインビットライン負荷制御部を示す図である。
メインビットライン負荷制御部は、ゲートに制御信号ＭＢＬＣが入力され、ソースはＶＰＰ又はＶＣＣと連結され、ドレインはメインビットラインと連結されるＰＭＯＳトランジスタで構成されている。
制御信号ＭＢＬＣが活性化された場合、メインビットライン負荷制御部はメインビットラインＭＢＬの負荷の役割を果たす。メインビットラインＭＢＬの感知電圧は、メインビットラインＭＢＬの負荷抵抗と電流レベルにより決定される。
メインビットライン負荷制御部は、各メインビットラインに１つ又は２つ以上連結される。２つ以上のメインビットライン負荷制御部が連結される場合、それぞれのメインビットライン負荷制御部は複数のサブセルブロック毎に均一に配置される。
【００１９】
図８は、本発明に係るカラム選択制御部を示す図である。
カラム選択制御部は、カラム選択制御信号ＣＳＮ、ＣＳＰによりオン・オフされ、メインビットラインＭＢＬとデータバスを連結するスイッチで構成されている。
【００２０】
図９は、本発明に係るメインビットライン負荷制御部とサブセルブロックを示す図である。
サブセルブロックは、それぞれワードラインＷＬ＜ｍ＞及びプレートラインＰＬ＜ｍ＞に連結された複数の単位メモリセルが共通に連結されたサブビットラインＳＢＬ、ゲートにサブビットラインＳＢＬの第１端が連結され、ドレインがメインビットラインＭＢＬに連結された電流調節用ＮＭＯＳトランジスタＮ１、ゲートに制御信号ＭＢＳＷが連結され、ドレインが電流調節用ＮＭＯＳトランジスタＮ１のソースに連結され、ソースが接地されているＮＭＯＳトランジスタＮ２、ゲートに制御信号ＳＢＰＤが連結され、ドレインがサブビットラインＳＢＬの第２端に連結され、ソースが接地されているＮＭＯＳトランジスタＮ３、ゲートに制御信号ＳＢＳＷ２が連結され、ドレインがサブビットラインＳＢＬの第２端に連結され、ソースが制御信号ＳＢＰＵに連結されるＮＭＯＳトランジスタＮ４、及びゲートに制御信号ＳＢＳＷ１が連結され、ドレインがメインビットラインＭＢＬに連結され、ソースがサブビットラインＳＢＬの第２端に連結されるＮＭＯＳトランジスタＮ５で構成されている。
【００２１】
特定のセルに接近する場合、特定のセルを含むサブセルブロックに含まれたＮＭＯＳトランジスタＮ５のみ活性化させることにより、メインビットラインには１つのサブビットラインだけが連結される。したがって、ビットライン駆動負荷は１つのサブビットラインＳＢＬの駆動負荷の水準に減少する。
【００２２】
サブビットラインＳＢＬは、プールダウンＮＭＯＳトランジスタＮ３の制御信号であるＳＢＰＤ信号が活性化されると、サブビットラインＳＢＬの電位をグラウンドレベルにプールダウンする。
ＳＢＰＵ信号は、サブビットラインＳＢＬに供給する電源電圧を調整する信号である。低電圧で「ハイ」電圧が必要な場合、ＶＣＣ電圧より高い電圧を生成して供給する。
ＳＢＳＷ１、ＳＢＳＷ２は、ＳＢＰＵとサブビットラインＳＢＬとの間の信号の流れを調整する制御信号である。サブビットラインＳＢＬには複数の単位セル等が連結されている。
【００２３】
サブビットラインＳＢＬは、ＮＭＯＳトランジスタＮ１のゲートに連結されてメインビットラインＭＢＬのセンシング電圧を調節する。ＮＭＯＳトランジスタＮ１のソース端子は、ゲートに制御信号ＭＢＳＷが連結されるＮＭＯＳトランジスタＮ２のドレインに連結される。
【００２４】
図１０は、本発明に係るレファレンス電圧発生部に含まれてレファレンス電圧ＲＥＦ（ｎ）を出力するための回路の構成図である。
レファレンス電圧発生部はゲートが接地され、ソースは陽の電源ＶＣＣに連結されたＰＭＯＳトランジスタＰ１、ゲートが接地され、ソースは陽の電源ＶＣＣに連結され、ドレインはＰＭＯＳトランジスタＰ１のドレインと連結されたＰＭＯＳトランジスタＰ２、ゲートにはレファレンスレベル制御信号ＲＥＦＳＮが入力され、ドレインはＰＭＯＳトランジスタＰ１のドレインと連結されたＮＭＯＳトランジスタＮ１、ゲートは陽の電源ＶＣＣと連結され、ドレインはＮＭＯＳトランジスタＮ１のソースと連結され、ソースは接地されたＮＭＯＳトランジスタＮ２、ゲートには制御信号ＭＢＬＰＵ＿ＣＯＮが入力され、ソースは陽の電源ＶＣＣに連結されたＰＭＯＳトランジスタＰ３、ＰＭＯＳトランジスタＰ１のドレインとＰＭＯＳトランジスタＰ３のドレインとの間に連結されたオン状態のスイッチＳ１、及びＰＭＯＳトランジスタＰ３のドレインとグラウンドとの間に連結されたキャパシタＣ１を含み、レファレンス電圧ＲＥＦ（ｎ）はＰＭＯＳトランジスタＰ３のドレインから出力される。
【００２５】
レファレンス電圧発生部は、本発明に係るサブセルブロックと類似する動作条件を具現するため、サブセルブロックの各構成要素に対応する構成要素を含む。
２つのＰＭＯＳトランジスタＰ１、Ｐ２はメインビットライン負荷制御部に対応し、ＰＭＯＳトランジスタＰ３はメインビットラインプールアップ制御部に対応する。ＮＭＯＳトランジスタＮ２は、サブセルブロックのＮＭＯＳトランジスタ、図９に示すＮ２に対応する。サブビットラインＳＢＬのセンシング電圧は、レファレンスレベル制御信号ＲＥＦＳＮに該当するものであり、ＮＭＯＳトランジスタＮ１は図９に示すサブセルブロックのＮＭＯＳトランジスタＮ１に対応する。スイッチＳ１は、各ブロックのカラム選択制御部に対応する。全ての素子の大きさは、サブセルブロックの対応する部分の大きさと同一に成るように構成され、ＲＣ遅延を調整するためＮＭＯＳキャパシタ素子Ｃ１を追加する。
【００２６】
図１１は、図１０に示されているレファレンス電圧出力部に提供されるレファレンスレベル制御信号ＲＥＦＳＮを生成するためのレファレンスプログラム部を示す図である。
レファレンスプログラム部は、電源電圧をポンピングして駆動電圧ＲＥＦ＿ＰＬを提供する駆動電圧部（図示省略）、ゲートに制御信号ＲＥＦ＿ＥＱが入力され、ソースが接地されているＮＭＯＳトランジスタ１１４、ＮＭＯＳトランジスタ１１４のドレインと前記駆動電圧発生部の出力ラインとの間に連結された複数の強誘電体キャパシタ１１１、及びＮＭＯＳトランジスタ１１４のドレインと駆動電圧発生部の出力ラインとの間の容量（Capacitance）を調節する容量調節部１１２を含む。
【００２７】
容量調節部１１２は、ＮＭＯＳトランジスタ１１４のドレインと駆動電圧発生部の出力ラインとの間に直列に連結された強誘電体キャパシタと、スイッチ１１３の対を複数個備えている。
スイッチは、プログラマブルレジスタ装置によりオン・オフが制御されるが、プログラマブルレジスタ装置の出力は入力信号を制御してプログラムすることができ、プログラムの結果は電源がなくても保持されて再び読み出すことができる。
プログラマブルレジスタ装置の入力信号を制御することにより、駆動電圧部の出力ラインＲＥＦ＿ＰＬとＮＭＯＳトランジスタ１１４との間の容量を調節することになり、これによってレファレンスレベル制御信号ＲＥＦＳＮを調節する。レファレンス電圧は、レファレンスレベル制御信号ＲＥＦＳＮにより調節される。
【００２８】
図１２は、図１１に示されているレファレンスプログラム部に駆動電圧ＲＥＦ＿ＰＬを供給する駆動電圧発生部を示す回路図である。
駆動電圧発生部は、電源電圧が所定の電圧以下であれば電源電圧をポンピングして出力する電源電圧ポンピング部１２１、及び外部の制御信号ＲＥＦ＿ＰＬ＿ＣＯＮに応えて前記電源電圧ポンピング部から出力されたレベルの電圧又はグラウンドレベルの電圧を出力するレベルシフター部１２２を含む。
【００２９】
電源電圧ポンピング部１２１は、電源電圧が所定のレベル以下の場合活性化される制御信号ＶＣＣ＿Ｌｉｍｉｔと電源電圧ポンピングを指示する制御信号ＲＥＦＶＰＰ＿ＣＯＮが全て活性化された場合「ロー」信号を出力するＮＡＮＤゲート、入力部がＮＡＮＤゲートの出力部と連結されて奇数個のインバータで構成されたインバータチェーン、第１の電極がインバータチェーンの出力部と連結されたＮＭＯＳキャパシタＮＣ、ソースが陽の電源電圧に連結されてドレインがＮＭＯＳキャパシタの第２の電極と連結されたＰＭＯＳトランジスタＰ１、ゲートがＮＡＮＤゲートの出力部と連結され、ソースがＮＭＯＳキャパシタの第２の電極と連結され、ドレインがＰＭＯＳトランジスタＰ１のゲートと連結されたＰＭＯＳトランジスタＰ２、及びゲートがＮＡＮＤゲートの出力部と連結され、ソースが接地され、ドレインがＰＭＯＳトランジスタＰ２のドレインと連結されたＮＭＯＳトランジスタＮ１で構成されている。
【００３０】
電源電圧ＶＣＣが臨界電圧以上の場合、制御信号ＶＣＣ＿Ｌｉｍｉｔは「ロー」レベルになってポンピング動作を抑制する。この信号が「ロー」レベルになるとＮＡＮＤゲートの出力が「ハイ」になり、トランジスタＮ１及びトランジスタＰ１がオンになって出力される電圧はＶＣＣになる。
電源電圧ＶＣＣが臨界電圧以下の場合、制御信号ＶＣＣ＿Ｌｉｍｉｔは「ハイ」になり制御信号ＲＥＦＶＰＰ＿ＣＯＮに応じてポンピング動作を行うことになる。
【００３１】
制御信号ＲＥＦ＿ＣＯＮが「ロー」から「ハイ」に遷移すると、ＮＡＮＤゲートの出力は「ハイ」から「ロー」に変化することになる。
インバータチェーンにより、ＮＭＯＳキャパシタには「ロー」から「ハイ」に遷移するパルスが遅延して伝達される。
ＮＭＯＳキャパシタに「ハイ」パルスが達するとき、既にトランジスタＮ１、Ｐ１が全てオフされた状態であるのでＮＭＯＳキャパシタに両端の電圧ほどポンピングされた電圧が出力される。
【００３２】
レベルシフター部１２２は、ソースがＮＭＯＳキャパシタの第２の電極と連結されたＰＭＯＳトランジスタＰ３、ゲートがＰＭＯＳトランジスタＰ３のドレインと連結され、ソースがＮＭＯＳキャパシタの第２の電極に連結され、ドレインがＰＭＯＳトランジスタＰ３のゲートに連結されたＰＭＯＳトランジスタＰ４、ゲートに外部信号ＲＥＦ＿ＰＬ＿ＣＯＮが入力され、ドレインが前記ＰＭＯＳトランジスタＰ３のドレインと連結され、ソースが接地されたＮＭＯＳトランジスタＮ２、ゲートに外部信号ＲＥＦ＿ＰＬ＿ＣＯＮと逆のレベルの信号が入力され、ドレインがＰＭＯＳトランジスタＰ４のドレインと連結され、ソースが接地されたＮＭＯＳトランジスタＮ３、ゲートがＮＭＯＳトランジスタのドレインと連結され、ソースが前記電源電圧ポンピング部の出力ラインに連結されたＰＭＯＳトランジスタＰ５、及びゲートがＮＭＯＳトランジスタＮ２のドレインと連結され、ソースが接地されており、ドレインがＰＭＯＳトランジスタＰ５のドレインと連結されたＮＭＯＳトランジスタＮ４を含む。駆動電圧ＲＥＦ＿ＰＬは、ＮＭＯＳトランジスタＮ４のドレインから出力される。
【００３３】
制御信号ＲＥＦ＿ＰＬ＿ＣＯＮが「ロー」レベルの場合はトランジスタＮ３、Ｐ３、Ｎ４がオンされるので、出力電圧ＲＥＦ＿ＰＬは「ロー」になる。制御信号ＲＥＦ＿ＰＬ＿ＣＯＮが「ハイ」レベルの場合は、トランジスタＮ２、Ｐ４、Ｐ５がオンされて出力電圧ＲＥＦ＿ＰＬは電源電圧又はポンピングされた電源電圧になる。
【００３４】
図１３は、レファレンス電圧の発生のためのタイミング図である。ｔ１区間では強誘電体キャパシタにレファレンス電荷が充電され、ｔ２区間でレファレンス電圧ＲＥＦ（ｎ）を発生させる。
ｔ２区間ではキャパシタンスによりレファレンスレベル制御信号ＲＥＦＳＮのレベルが決定され、レファレンスレベル制御信号ＲＥＦＳＮのレベルに従いレファレンス電圧ＲＥＦ（ｎ）のレベルが決定される。
レファレンスレベル制御信号ＲＥＦＳＮが大きくなるほど、図１０におけるＮＭＯＳトランジスタＮ１を通じて流れる電流が増加するので、ＰＭＯＳトランジスタＰ１、Ｐ２での電圧降下が大きくなってレファレンス電圧ＲＥＦ（ｎ）が小さくなる。
【００３５】
図１４は、本発明に係るプログラマブルレジスタ装置のブロック図である。
本発明に係るプログラマブルレジスタ装置は、第１の増幅器、入力部、貯蔵部及び第２の増幅器で構成されている。
第１の増幅器と第２の増幅器は、制御信号ＥＮＰ、ＥＮＮが活性化された場合に動作する。第１の増幅器と第２の増幅器は、貯蔵部と連結された２つの電極の電圧を一定の値に固定させるか、又は貯蔵部に貯蔵された信号を増幅して外部Ｐ＿ＣＯＮ、Ｎ＿ＣＯＮに出力する役割を果たす。
【００３６】
入力部は、制御信号ＥＮＷが活性化された場合は入力信号ＳＥＴ、ＲＥＳＥＴに応じて貯蔵部と連結される２つの電極に一定の電圧を供給することになり、供給された信号は前述のように第１及び第２の増幅器により固定される。しかし、制御信号ＥＮＷが非活性化された場合貯蔵部と連結された２つの電極は入力信号ＳＥＴ、ＲＥＳＥＴと分離される。
貯蔵部は入力された信号を貯蔵して電源のない状態でも保持され、追って貯蔵された信号を出力することができるようにする。本発明では、貯蔵手段として強誘電体キャパシタを用いて電源が遮断された状態でも書き込まれた情報を保持することができるようにする。
【００３７】
図１５を参照し、プログラマブルレジスタ装置の各構成要素を詳しく説明する。
第１の増幅器は、ゲートに制御信号ＥＮＰが入力されてソースが陽の電源に連結されるＰＭＯＳトランジスタＰ１、ゲートが第１の増幅器の第１の電極に連結され、ソースがＰＭＯＳトランジスタＰ１のドレインに連結され、ドレインが第１の増幅器の第２の電極に連結されたＰＭＯＳトランジスタＰ２、ゲートが第１の増幅器の第２の電極に連結され、ソースがＰＭＯＳトランジスタＰ１のドレインに連結され、ドレインが第１の増幅器の第１の電極に連結されたＰＭＯＳトランジスタＰ３で構成されている。
【００３８】
入力部は、ゲートに第１の入力信号ＳＥＴと制御信号ＥＮＷをＡＮＤ演算した結果が入力され、ドレインは第１の増幅器の第１の電極と連結されてソースが接地されたＮＭＯＳトランジスタＮ３、ゲートに第１入力信号ＳＥＴと制御信号ＥＮＷをＮＡＮＤ演算した結果が入力され、ドレインは第１の増幅器の第２の電極と連結されてソースが陽の電源ＶＣＣに連結されたＰＭＯＳトランジスタＰ４、ゲートに第２の入力信号ＲＥＳＥＴと制御信号ＥＮＷをＮＡＮＤ演算した結果が入力され、ドレインは第１の増幅器の第１の電極と連結されてソースが陽の電源ＶＣＣに連結されたＰＭＯＳトランジスタＰ５、及びゲートに第２の入力信号ＲＥＳＥＴと制御信号ＥＮＷをＡＮＤ演算した結果が入力され、ドレインは第１の増幅器の第２の電極と連結されてソースが接地されたＮＭＯＳトランジスタＮ４で構成されている。
【００３９】
貯蔵部は、第１の電極に制御信号ＣＰＬが入力され、第２の電極が第１の増幅器の第１の電極と連結された強誘電体キャパシタＦＣ１、第１の電極に制御信号ＣＰＬが入力されて第２の電極が第１の増幅器の第２の電極と連結された強誘電体キャパシタＦＣ２、第１の電極が第１の増幅器の第１の電極と連結されて第２の電極が接地された強誘電体キャパシタＦＣ３、及び第１の電極が第１の増幅器の第２の電極と連結されて第２の電極が接地された強誘電体キャパシタＦＣ４で構成されている。
【００４０】
第２の増幅器は、ゲートが第１の増幅器の第２の電極と連結され、ドレインが第１の増幅器の第１の電極と連結されたＮＭＯＳトランジスタＮ５、ゲートが第１の増幅器の第１の電極と連結され、ドレインが第１の増幅器の第２の電極と連結されたＮＭＯＳトランジスタＮ６、及びゲートに制御信号ＥＮＮが入力され、ドレインがＮＭＯＳトランジスタＮ５のソース及びＮＭＯＳトランジスタＮ６のソースと連結され、ソースが接地されたＮＭＯＳトランジスタＮ７で構成されている。
さらに、制御信号ＥＱＮがゲートに入力され、ドレインがＰＭＯＳトランジスタＰ２のドレインに連結され、ソースが接地されたＮＭＯＳトランジスタＮ１、及び制御信号ＥＱＮがゲートに入力され、ドレインがＰＭＯＳトランジスタＰ３のドレインに連結され、ソースが接地されたＮＭＯＳトランジスタＮ１をさらに含む。
【００４１】
図１６及び図１７を参考して、プログラマブルレジスタ装置の動作を説明する。
図１６は、本発明に係るプログラム時にプログラマブルレジスタ装置の動作を示すタイミング図である。
所定のプログラムモードが開始されると、プログラムモード動作信号ＣＭＤ＿３が活性化される。このとき、制御信号ＥＮＮ、ＥＮＰを活性化して回路が動作することができるようにし、制御信号ＥＱＮを非活性化して入力電圧供給を準備する。
【００４２】
制御信号ＥＮＷ、ＣＰＬを活性化すると、入力信号ＳＥＴ、ＲＥＳＥＴが強誘電体キャパシタに提供される。たとえば、入力信号ＳＥＴが「ハイ」、入力信号ＲＥＳＥＴが「ロー」の場合強誘電体キャパシタＦＣ１、ＦＣ４に電荷が貯蔵される。
制御信号ＦＮＷを「ロー」にすると、入力信号ＳＥＴ、ＲＥＳＥＴが強誘電体キャパシタＦＣ１、ＦＣ２、ＦＣ３、ＦＣ４から分離される。さらに、制御信号ＣＰＬを「ロー」にするとＦＣ１、ＦＣ２で電荷量の変動が発生する。
電源が遮断されると、強誘電体キャパシタＦＣ１、ＦＣ２、ＦＣ３、ＦＣ４で電界の再分配が発生するが、本事例では貯蔵された電荷により出力ノードＰ＿ＣＯＮの電圧が出力ノードＮ＿ＣＯＮの電圧より低くなる。
【００４３】
図１７は、本発明に係る強誘電体メモリ装置で電源をオンした場合、プログラム結果をリードする動作を示すタイミング図である。
電源が安定したレベルに達すると、パワーアップ探知パルスＰＵＰが発生する。この信号を利用して制御信号ＥＱＮ信号を「ハイ」から「ロー」に遷移させ、イコライズを解除したあと制御信号ＣＰＬ信号を「ハイ」に遷移させると、強誘電体キャパシタＦＣ１、ＦＣ２、ＦＣ３、ＦＣ４に貯蔵されていた電荷が両出力ノードＮ＿ＣＯＮ、Ｐ＿ＣＯＮ上に電位差を発生させる。本事例では出力ノードＮ＿ＣＯＮの電圧が高く表れる。
【００４４】
充分な程度の電位差が発生すると、制御信号ＥＮＮ、ＥＮＰをそれぞれ「ハイ」と「ロー」に活性化して第１の増幅器及び第２の増幅器で貯蔵部両端のデータを増幅する。
増幅が完了すると制御信号ＣＰＬ信号を再び「ロー」に遷移させ、破壊されていた強誘電体キャパシタＦＣ２、ＦＣ４の「ハイ」データを再び復旧することになる。このとき、制御信号ＥＮＷ信号は「ロー」に非活性化されて外部データが再び書き込まれることを防ぐ。
【００４５】
図１８は、制御信号ＥＮＷ、ＣＰＬ信号を発生させるための回路の一例を示す図である。本図は、図１６及び図１７に示されているように、制御信号ＥＮＷ、ＣＰＬが発生するように構成した回路の一実施例であり、当業者は前述のタイミング図を参考して本回路図の動作に対し容易に理解することができるので、具体的な動作に対する説明は省略する。
【００４６】
図１９は、出力信号を外部から印加された信号によりプログラムすることができ、電源がなくてもプログラムの結果が保持されるプログラマブルレジスタ装置を利用し、駆動電源に連結されたキャパシタの容量を調節するスイッチのオン・オフを制御することによりレファレンス電圧のレベルを調節することができ、前記プログラマブルレジスタ装置をリダンダントアドレスプログラム用スイッチのオン・オフ制御装置に用いるリダンダントアドレスディコーダを含む強誘電体メモリ装置において、プログラムモードを行うための装置のブロック図である。
これを利用したプログラム処理方法は、信号入力部に入力された信号をディコーディングする第１の段階、前記ディコーディング結果所定のプログラムモードに該当する場合プログラムモード動作信号ＣＭＤ＿１を活性化して信号入力部を非活性化する第２の段階、及び前記プログラムモード動作信号ＣＭＤ＿１によりプログラムモードを行う第３の段階を含む。
【００４７】
本発明でプログラムモードは、ローリダンダンシープログラムモード、カラムリダンダンシープログラムモード及びレファレンスレベルプログラムモードの３つの部分を含み、その他のプログラムモードは必要によって追加が可能である。本実施の形態でＣＭＤ＿１はローリダンダンシープログラムモードを活性化し、ＣＭＤ＿２はカラムリダンダンシープログラムモードを活性化し、ＣＭＤ＿３はレファレンスレベルプログラムモードを活性化する。この信号は、さらに信号入力部にフィードバックされ、それぞれの信号が「ハイ」に活性化されるとき信号入力部の入力を遮断することにより安定性を保障する。
【００４８】
図２０〜図２２は、図１９のディコーダ部の動作説明図である。
ＣＭＤ＿１は、チップイネーブル信号ＣＥＢとライトイネーブル信号ＷＥＢを「ハイ」に保持した状態で、出力イネーブル信号ＯＥＢのｎ番目の下降エッジで「ハイ」に活性化される。
ＣＭＤ＿２は、ＣＥＢを「ハイ」、ＷＥＢを「ロー」に保持した状態で出力イネーブル信号ＯＥＢのｎ番目の下降エッジで「ハイ」に活性化される。
ＣＭＤ＿３は、ＣＥＢを「ハイ」、ＯＥＢを「ロー」に保持した状態でライトイネーブル信号ＷＥＢのｎ番目の下降エッジで「ハイ」に活性化される。
【００４９】
図２３〜図２５は、それぞれＣＭＤ＿１〜ＣＭＤ＿３を発生させるための回路構成図である。これは、それぞれｎ個のフリップフロップと制御素子で構成されている。
図２３は、入力信号ＣＥＢ、ＯＥＢ、ＷＥＢをディコーディングしてローリダンダンシープログラムモードを活性化させるＣＭＤ＿１信号を活性化する。チップイネーブル信号ＣＥＢが「ハイ」であれば、出力イネーブル信号ＯＥＢがトグリングするときチップイネーブル信号ＣＥＢと出力イネーブル信号ＯＥＢを「ＡＮＤ」演算した結果、信号もトグリングすることになる。したがって、出力イネーブル信号ＯＥＢがｎ回トグリングすると、ｎ番目のＤフリップフロップの出力はライトイネーブル信号ＷＥＢと同一のレベルになる。したがって、ライトイネーブル信号ＷＥＢを「ハイ」に印加すると、ＣＭＤ＿１の出力も「ハイ」となるのである。
【００５０】
図２４及び図２５に示す回路の動作原理は、図２３に記載された回路の動作原理と同一であるので説明を省略する。
【００５１】
図２６は、図２３〜図２５に示すＤフリップフロップの構成図である。
一般に、Ｄフリップフロップはクロックのエッジに同期され、入力端に提供された信号をサンプリングして出力する回路である。本回路の動作を簡単に説明すると、次の通りである。
本回路は、クロックの下降エッジに同期されて入力信号ｄをサンプリングする回路である。マスター部２４１は、クロックが「ハイ」レベルにある場合マスター部２４１のスイッチＳ１を開けて入力信号ｄをラッチに貯蔵する。このとき、スレイブ部２４２にあるスイッチＳ２は閉じられているので、入力信号ｄがスレイブ部２４２のラッチまで伝達されない。
クロックが「ロー」に遷移すると、マスター部２４１のスイッチＳ１は閉ざされスレイブ部２４２にあるスイッチＳ２が開けられることになり、マスター部２４１のラッチに貯蔵されていたデータがスレイブ部２４２のラッチに貯蔵され、スレイブ部２４２のラッチに貯蔵された信号はクロックの次の下降エッジまで引続き出力される。
【００５２】
図２７(a)及び図２７(b)は、出力信号を外部から印加された信号によりプログラムすることができ、電源がなくてもプログラムの結果が保持されるプログラマブルレジスタ装置を利用し、駆動電源に連結されたキャパシタの容量を調節するスイッチのオン・オフを制御することによりレファレンス電圧のレベルを調節することができ、前記プログラマブルレジスタ装置をリダンダントアドレスプログラム用スイッチのオン・オフ制御装置に用いるリダンダントアドレスディコーダを含む強誘電体メモリ装置において、レファレンスレベルを調整してウイーク（weak）セルを探し出して救済する方法を示す図である。
【００５３】
本発明に係るウイークセルの救済方法は、レファレンス電圧２５０を所定の第１のレベルに設ける第１の段階、第１のレベルに設けられたレファレンス電圧を基準に第１のレベルのデータを含むように設けられたセル等のうち、前記レファレンス電圧以下のデータを含むセル等をウイークセル２５４に処理してリダンダンシープログラムを行う第２の段階、レファレンス電圧２５０を第１のレベルより低い第２のレベルに設ける第３の段階、第３の段階で第２のレベルに設けられたレファレンス電圧を基準に第２のレベルのデータを含むように設けられたセル等のうちレファレンス電圧以上のデータを含むセル等をウイークセル２５３に処理してリダンダンシープログラムを行う第４の段階、及びレファレンス電圧を第１のレベル２５２と第２のレベル２５１の中央値に設ける第５の段階を含む。
【００５４】
レファレンス電圧のレベルＲＥＦ（ｎ）は、前述のようにキャパシタンスを調整してレファレンスレベル制御信号ＲＥＦＳＮを変更することにより達成される。このとき、キャパシタと直列に連結されたスイッチと、スイッチのオン・オフを制御するプログラマブルレジスタ装置を用いてキャパシタンスを調節することにより、レファレンスレベル制御信号ＲＥＦＳＮを調節することができるようになる。
【００５５】
一般に、リダンダンシープログラムはリダンダントアドレスディコーダに付着したヒューズをプログラムする作業である。本発明では、ヒューズの代りにスイッチを用い、スイッチオン・オフを制御する信号としてプログラマブルレジスタ装置の出力を用いる。したがって、スイッチのオン・オフは何時でも再調整することができるようになる。
リダンダンシープログラム作業が全て完了すると、レファレンスレベルが第１のレベルと第２のレベルの中央に位置するよう再プログラムすることにより、最大のセンシングマージンを確保するようにする。
【００５６】
本発明の範囲は、前述の実施の形態により限定されず、請求項に記載されたところにより決定される。
【図面の簡単な説明】
【００５７】
【図１】ヒステリシス曲線である。
【図２】ＦＲＡＭセル素子の構成図である。
【図３】(a)は、従来の技術に係る強誘電体メモリ装置の動作タイミング図、(b)は、従来の技術に係る強誘電体メモリ装置の動作タイミング図である。
【図４】本発明に係る強誘電体メモリ装置の概略的な構成図である。
【図５】本発明に係る強誘電体メモリ装置に含まれたセルアレイの構成図である。
【図６】本発明に係る強誘電体メモリ装置に含まれたメインビットラインプールアップ制御部の構成図である。
【図７】本発明に係る強誘電体メモリ装置に含まれたメインビットライン負荷制御部の構成図である。
【図８】本発明に係る強誘電体メモリ装置に含まれたカラム選択制御部の構成図である。
【図９】本発明に係る強誘電体メモリ装置に含まれたサブセルブロックとメインビットライン負荷制御部の構成図である。
【図１０】本発明に係る強誘電体メモリ装置に含まれたレファレンスレベル発生装置の回路図である。
【図１１】本発明に係る強誘電体メモリ装置に含まれたレファレンスキャパシタンス調整部の構成図である。
【図１２】本発明に係る強誘電体メモリ装置に含まれたレファレンスプログラム部の駆動部の構成図である。
【図１３】本発明に係る強誘電体メモリ装置に含まれたレファレンス発生装置の動作タイミング図である。
【図１４】本発明に係る強誘電体メモリ装置に含まれたプログラマブルレジスタ装置のブロック図である。
【図１５】本発明に係る強誘電体メモリ装置に含まれたプログラマブルレジスタ装置の回路図である。
【図１６】本発明に係る強誘電体メモリ装置のプログラム時のプログラマブルレジスタ装置の動作タイミング図である。
【図１７】本発明に強誘電体メモリ装置のパワーアップモード時のプログラマブルレジスタ装置の動作タイミング図である。
【図１８】本発明に係る強誘電体メモリ装置をプログラムする場合、プログラマブルレジスタ装置に入力される制御信号ＣＰＬ及びＥＮＷ発生回路の構成図である。
【図１９】本発明に係る強誘電体メモリ装置のプログラムモード設定のための回路のブロック図である。
【図２０】本発明に係る強誘電体メモリ装置のプログラムモードにおけるディコーディング部の動作タイミング図である。
【図２１】本発明に係る強誘電体メモリ装置のプログラムモードにおけるディコーディング部の動作タイミング図である。
【図２２】本発明に係る強誘電体メモリ装置のプログラムモードにおけるディコーディング部の動作タイミング図である。
【図２３】本発明に係る強誘電体メモリ装置のCommand＿１処理部の構成図である。
【図２４】本発明に係る強誘電体メモリ装置のCommand＿２処理部の構成図である。
【図２５】本発明に係る強誘電体メモリ装置のCommand＿３処理部の構成図である。
【図２６】本発明に係る強誘電体メモリ装置のディコーディング部に含まれたフリップフロップ回路の詳細構成図である。
【図２７】(a)は、本発明に係る強誘電体メモリ装置においてウイーク（weak）セルの救済順序を示す方法図、(b)は、本発明に係る強誘電体メモリ装置においてウイーク（weak）セルの救済順序を示す方法図、(c)は、本発明に係る強誘電体メモリ装置においてウイーク（weak）セルの救済順序を示す方法図である。
【符号の説明】
【００５８】
１１１  強誘電体キャパシタ
１１２  容量調節部
１１３  スイッチ
１１４  ＮＭＯＳトランジスタ
１２１  電源電圧ポンピング部
１２２  レベルシフター部
２４１  マスター部
２４２  スレイブ部
２５０  レファレンス電圧
２５１  第２のレベル
２５２  第１のレベル
２５３、２５４  ウイークセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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