(57)【要約】【課題】  半導体メモリを有する半導体チップ４と、ロジック回路を有するマザーチップ２を１つのパッケージに実装した半導体集積回路において、半導体チップ４のスタンバイ状態におけるリーク電流が著しいという問題があった。【解決手段】  マザーチップ２に、半導体チップ４の電源パッド１０と接続され、外部からの電源電圧を半導体チップ４に供給するためのスイッチセル２０を設け、制御回路からの制御信号によって、半導体メモリのスタンバイモード時には、半導体チップ４の電源パッド１０とマザーチップ２の半導体メモリの電源電圧線との接続を遮断する。これによって、半導体メモリで発生するリーク電流を抑制することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の半導体チップを１つのパッケージに実装した半導体集積回路において、一の半導体チップから他の半導体チップへの電源電圧の供給を止める遮断手段を備えることを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記複数の半導体チップは、ロジック回路を有する第１の半導体チップと半導体メモリを有する第２の半導体チップを含むことを特徴とする半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路において、
前記遮断手段は、ＭＯＳトランジスタからなるスイッチ素子であり、
前記スイッチ素子は、スタンバイモード時に前記第１の半導体チップに設けられた電源制御回路からの制御信号に応じて、前記第１の半導体チップから前記第２の半導体チップへの電源電圧の供給を遮断することを特徴とする半導体集積回路。
【請求項４】
複数のＩ／Ｏセルからなる第１のＩ／Ｏセル群と複数のＩ／Ｏセルからなる第２のＩ／Ｏセル群とを有する第１の半導体チップと、
複数のＩ／Ｏセルからなる第３のＩ／Ｏセル群を有し、前記第１の半導体チップに装着される第２の半導体チップとを有し、
前記第１のＩ／Ｏセル群は、外部回路と接続されるために用いられ、前記第２のＩ／Ｏセル群は、前記第３のＩ／Ｏセル群と接続されてなる半導体集積回路において、
前記第２のＩ／Ｏセル群には、前記第３のＩ／Ｏセル群との電気的接続を遮断する遮断手段が設けられていることを特徴とする半導体集積回路。
【請求項５】
請求項４に記載の半導体集積回路において、
前記第１の半導体チップには、前記第２の半導体チップに電源電圧を供給するための電源線が設けられ、
前記第１のＩ／Ｏセル群は、前記外部回路から供給される前記電源電圧を前記電源線に供給し、
前記第２のＩ／Ｏセル群は、前記電源電圧を前記第３のＩ／Ｏセル群に供給し、
前記遮断手段は、各々の前記第２のＩ／Ｏセル群に設けられ、スタンバイモード時に前記第２のＩ／Ｏセル群から前記第３のＩ／Ｏセル群に供給される前記電源電圧を遮断することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の電源制御に関し、特に、半導体メモリを有する半導体チップとロジック回路を有する半導体チップを同一のパッケージに実装した半導体集積回路の電源制御に関するものである。
【背景技術】
【０００２】
半導体集積回路は年々集積度を向上させるとともに、様々な機能の回路を１つの半導体チップに集積することにより多機能化が進んでいる。より多機能化した半導体チップを実現するために、半導体チップ（本明細書では特にマザーチップと称する）に別の半導体チップ（本明細書ではスタックチップと称する）を装着する、いわゆるマルチチップパッケージ（ＭＣＰ）が実用化されている。このように複数の半導体チップを同一のパッケージに実装した半導体集積回路のことをマルチチップモジュールという。このマルチチップモジュールは全く異なる機能を有するチップを重ねることによって実装面積を縮小するとともに、基板に実装するチップの個数を減らすことによって、このモジュールを搭載する製品の製造コストを低減することができる。
【０００３】
マルチチップモジュールの代表的なものとしては、アナログ、デジタル混載の演算回路やある特定の機器を制御するための制御回路が形成されたマザーチップ上に、この回路が使用するデータを格納するためのＤＲＡＭ（ダイナミックランダムアクセスメモリ）のスタックチップを装着したものが挙げられる。ＤＲＡＭチップを搭載したマルチチップモジュールでは、ＤＲＡＭチップの動作に必要な電源電圧、例えば高電圧（ＶＤＤ）と低電圧（ＶＳＳ）がマザーチップを介して外部から供給される。
【０００４】
マザーチップ上にＤＲＡＭチップを搭載したものとして、例えば、特開２００２−１００７２９号が挙げられる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＤＲＡＭチップをマザーチップ上に重ねることによって実装した従来の半導体集積回路では、ＤＲＡＭチップへアクセスしない状態（スタンバイモード）、すなわちマザーチップとＤＲＡＭチップとの間でデータのやり取りが行われない場合であっても、ＤＲＡＭチップを動作させるのに必要な電源電圧（ＶＤＤ、ＶＳＳ）がＤＲＡＭチップに供給されていた。その結果、スタンバイモードにおいて、ＤＲＡＭチップ内のＶＤＤとＶＳＳ間でリーク電流が生じ、ＤＲＡＭチップの消費電力が増加するという問題が生じていた。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明は、複数の半導体チップを１つのパッケージに実装した半導体集積回路において、一の半導体チップから他の半導体チップへの電源電圧の供給を止める遮断手段を備える。
【発明の効果】
【０００７】
本発明によれば、スタンバイモード時のＤＲＡＭチップにおけるリーク電流を低減することができ、半導体集積回路の消費電力を低減することができる。
【発明を実施するための最良の形態】
【０００８】
図１は、ロジック回路を有するマザーチップ２上にＤＲＡＭチップ４がＭＣＰによって実装された半導体集積回路の平面図を示す。ＤＲＡＭチップ４は、マザーチップ２の中央
付近に配置される。ＤＲＡＭチップ４は、その中央付近に１ビットのデジタルデータを記憶するための記憶素子が碁盤目状に多数形成され、記憶部５を構成している。記憶部５には、「０」と「１」の２値からなるデジタルデータを表すための高電圧（ＶＤＤ＿ＤＲＡＭ）と低電圧（ＶＳＳ＿ＤＲＡＭ）が供給される。例えば、デジタルデータの「０」はＶＳＳ＿ＤＲＡＭに、「１」はＶＤＤ＿ＤＲＡＭに対応する。ＶＤＤ＿ＤＲＡＭとＶＳＳ＿ＤＲＡＭは、ＤＲＡＭチップ４上の記憶部５周辺に設けられたＩ／Ｏ（ＩＮＰＵＴ／ＯＵＴＰＵＴ）セル９を介して外部から供給される。ここで、Ｉ／Ｏセル９は、ＤＲＡＭチップ４の長辺部分にのみ形成されている。
【０００９】
ＤＲＡＭチップ４の周辺であって、マザーチップ２上にはＤＲＡＭチップ４を取り囲むように複数の電源線が配置される。ＤＲＡＭチップ４と隣接する位置には、マザーチップ２のロジック回路などに第１の電源電圧（ＶＤＤ１）を供給するための第１の電源線６が形成される。ＶＤＤ１は、例えば、１．５Ｖ程度に設定することができる。
【００１０】
第１の電源線６の周囲にはプリバッファ用の複数の電源線７（Ｖｄｄ、Ｖｓｓ）が形成される。プリバッファは、外部から供給された電圧を増幅または減少させるレベルシフタなどから構成される。
【００１１】
プリバッファ用の複数の電源線７の周辺であって、マザーチップ２の長辺部分には、ＤＲＡＭチップ４にＶＤＤ＿ＤＲＡＭを供給するためのＤＲＡＭ電源線８が形成される。ここで、ＤＲＡＭチップ４のＩ／Ｏセル９はＤＲＡＭチップ４の短辺方向に向かって並列に配置されているため、ＶＤＤ＿ＤＲＡＭが供給されるＩ／Ｏセル９のＤＲＡＭ電源パッド１０は、マザーチップ２の長辺側に配置され、短辺側には配置する必要がない。それによって、ＤＲＡＭ電源線８はマザーチップ２の長辺部分に配置することが好適であり、マザーチップ２の短辺部分にはＤＲＡＭ電源線８を配置する必要がない。
【００１２】
ＤＲＡＭ電源線８の周辺には、マザーチップ２のロジック回路などに第２の電源電圧（ＶＤＤ２）を供給するための第２の電源線１２が形成される。ここで、例えば、ＶＤＤ２は、ＶＤＤ１よりも高電圧に設定することができ、１．６５〜３．３Ｖ程度に設定することができる。
【００１３】
第２の電源線１２の周辺には、接地電圧に設定されたＧＮＤ線１４が形成される。このＧＮＤ線１４もＤＲＡＭチップ４を取り囲むようにリング状に形成される。
【００１４】
また、第１の電源線６とプリバッファ用の電源線７に印加される電圧は、ＤＲＡＭ電源線８に印加される電圧よりも低電圧なので、第１の電源線６とプリバッファ用の電源線７の線幅は、ＤＲＡＭ電源線８のそれよりも狭くてよい。
【００１５】
マザーチップ２の長辺及び短辺部分には、複数の電源線と直交する方向に、マザーチップ２がチップ外部との信号授受を行う複数のＩ／Ｏセルが形成される。マザーチップ２の長辺部分に設けられる複数のＩ／Ｏセルは、チップ外部からマザーチップ２のＤＲＡＭ電源線８にＶＤＤ＿ＤＲＡＭを供給するための第１のＩ／Ｏセル１８と、チップ外部から供給されたＶＤＤ＿ＤＲＡＭをＤＲＡＭチップ４に供給するための第２のＩ／Ｏセル２０と、チップ外部からマザーチップ２にＶＳＳ＿ＤＲＡＭを供給するためのＩ／Ｏセル２９と、ＶＳＳ＿ＤＲＡＭをＤＲＡＭチップ４に供給するＩ／Ｏセル１９から構成される。本明細書では、この第１のＩ／Ｏセル１８のことを、特に「外部セル１８」、Ｉ／Ｏセル１９のことを「グランドセル１９」、第２のＩ／Ｏセル２０のことを「スイッチセル２０」と呼ぶことにする。また、マザーチップ２の短辺部分には、第２の電源線１２と接続される複数のＩ／Ｏセル１７が設けられる。なお、マザーチップ２の長辺部分にも、外部から供給されるＶＤＤ１やＶＤＤ２をマザーチップ２の第１の電源線６や第２の電源線１２に供
給するＩ／Ｏセルが設けられるが、短辺部分には外部セル１８とスイッチセル２０は設けられない。これは、外部セル１８とスイッチセル２０が、マザーチップ２の長辺部分に配置されたＤＲＡＭ電源線８に接続されるためである。
【００１６】
また、マザーチップ２上のＩ／Ｏセルは複数の電源線に重畳して形成されるが、マザーチップ２の長辺部分にはＤＲＡＭ電源線８が設けられ、短辺部分にはＤＲＡＭ電源線８が設けられないので、長辺部分と短辺部分とに設けられるＩ／ＯセルのＤＲＡＭ電源線８と直交する方向の長さが異なる。すなわち、マザーチップ２の短辺部分に設けられるＩ／Ｏセル１７よりも、長辺部分に設けられる外部セル１８とスイッチセル２０の方が長い。これによって、マザーチップ２のＤＲＡＭチップ４が設けられない部分であって、マザーチップ２の長辺方向の長さを短く設定することができ、マザーチップ２のチップ面積を小さくすることができる。
【００１７】
また、外部セル１８とスイッチセル２０には、マザーチップ２とマザーチップ２外部、あるいはマザーチップ２とＤＲＡＭチップ４を接続するためのボンディングパッド２２が共通に形成される。ボンディングパッド２２は、マザーチップ２の最も外周部分、すなわち複数の電源線よりも外側に配置される。外部セル１８のボンディングパッド２２はチップ外部とワイヤ２１によって接続され、スイッチセル２０のボンディングパッド２２は、ＤＲＡＭチップ４上の電源パッド１０とワイヤ２３によって接続される。すなわち、ワイヤ２３は、複数の電源線を跨いで形成される。
【００１８】
また、スイッチセル２０には、後述するコントロールパッド４８が設けられる。コントロールパッド４８は、複数の電源線と同一層に形成するのが好適である。
【００１９】
図２は、図１のＡ−Ａ´線に沿った外部セル１８の断面図を示している。マザーチップ２の半導体基板５０の表面近傍には、各種の論理回路によって構成される演算回路などの半導体集積回路２５が形成される。半導体基板５０上には絶縁膜を介してＡｌなどから構成される配線４０と絶縁膜４５からなる配線層４６が形成される。絶縁膜４５は配線層４６上に形成される複数の電源線と配線４０とを電気的に絶縁する役割を担う。なお、この配線層４６は１層の配線からなる配線層４６しか図示していないが、本発明はこれに限られることなく、多層の配線からなる多層配線層で構成してもよい。
【００２０】
配線層４６上には、ＤＲＡＭ電源線８などの複数の電源線が形成される。配線４０はコンタクトホール４４、４７を介してボンディングパッド２２とＤＲＡＭ電源線８とに接続されている。ボンディングパッド２２には、ワイヤ２１を介してチップ外部からＶＤＤ＿ＤＲＡＭが供給され、配線４０を介してＤＲＡＭ電源線８にもＶＤＤ＿ＤＲＡＭが供給される。ＶＤＤ＿ＤＲＡＭは１つの外部セル１８から供給されるのではなく、複数の外部セル１８から供給されるのが好適である。これは、複数の外部セル１８から供給することでＤＲＡＭ電源線８の電圧を安定化することができるからである。ここでは、例えば、５つの外部セル１８から供給される。
【００２１】
図３は、図１のＢ−Ｂ´線に沿ったスイッチセル２０の断面図を示している。半導体基板５０の表面近傍には、各種の論理回路によって構成される演算回路などの半導体集積回路２５が形成される。図３では、その一部として、ＭＯＳトランジスタからなるスイッチ素子２７が設けられる。ここで、スイッチ素子２７は、Ｐ型ＭＯＳトランジスタにより構成されるのが好適である。すなわち、スイッチ素子２７は、Ｎ型シリコンからなる半導体基板５０の表面近傍に高濃度のＰ型不純物が添加されたソース領域２４とドレイン領域２６が設けられ、ゲート絶縁膜２８を介してゲート電極３０が設けられた構成が好適である。
【００２２】
また、スイッチ素子２７は、１つのスイッチセル２０に対して１つ設けるのではなく、ＤＲＡＭ電源線８がマザーチップ２の長辺に沿って延在する方向に複数設けられることが好適である。これによって、電流駆動能力を向上させることができる。
【００２３】
スイッチ素子２７などの半導体集積回路２５が形成された半導体基板５０上には、絶縁膜３２を介して配線層４６が形成される。配線層４６は、配線４０と絶縁膜４５から構成されている。配線４０は、アルミニウムで形成され、例えばコンタクトホール３６を介してスイッチ素子２７のドレイン領域２６と接続されると共に、配線層４６上に設けられるボンディングパッド２２とコンタクトホールを介して接続される。つまり、配線４０は、ドレイン領域２６とボンディングパッド２２とを電気的に接続する役割を担う。さらに、ボンディングパッド２２は、ＤＲＡＭチップ４のＤＲＡＭ電源パッド１０とワイヤボンディングによって電気的に接続される。
【００２４】
配線３８も配線４０と同様にスイッチ素子２７のゲート電極３０とスイッチ素子２７のオンオフを制御する信号を供給するためのコントロールパッド４８とを電気的に接続する役割を担う。コントロールパッド４８には、マザーチップ２に設けられた不図示の制御回路から制御信号が供給される。
【００２５】
また、スイッチ素子２７のソース領域２４は、絶縁膜３２と配線層４６を貫通するコンタクトホール３４を介してＤＲＡＭ電源線８と接続される。ＤＲＡＭ電源線８には外部セル１８を介してチップ外部からＶＤＤ＿ＤＲＡＭが供給されるので、ソース領域２４の電位もＶＤＤ＿ＤＲＡＭとなる。
【００２６】
このような構成により、スイッチ素子２７のゲート電極３０に制御回路からスイッチ素子２７をオンにする制御信号が供給された場合、外部セル１８を介してチップ外部からＤＲＡＭ電源線８に供給されたＶＤＤ＿ＤＲＡＭが、スイッチ素子２７を介してボンディングパッド２２からＤＲＡＭチップ４のＤＲＡＭ電源パッド１０に供給される。一方、スイッチ素子２７がオフとなる制御信号がゲート電極３０に印加された場合には、ＤＲＡＭ電源線８とＤＲＡＭセル２０のボンディングパッド２２との接続が遮断され、ＤＲＡＭチップ４へのＶＤＤ＿ＤＲＡＭの供給が遮断される。
【００２７】
本発明においては、ＤＲＡＭチップ４にアクセスしないスタンバイモードにおいて、スイッチ素子２７をオフにする制御信号をスイッチ素子２７に供給し、ＤＲＡＭ電源線８とＤＲＡＭセル２０のボンディングパッド２２との電気的接続を遮断する。すなわち、スタンバイモード時には、ＤＲＡＭチップ４にＶＤＤ＿ＤＲＡＭが供給されず、ＤＲＡＭ内でリーク電流が生じることを防止することができる。これによって、ＤＲＡＭの消費電力を低減することができる。
【００２８】
本発明は、上述した実施形態に限られるものではない。例えば、複数の電源線をマザーチップ２の内側から第１の電源線６、プリバッファ用電源線７、ＤＲＡＭ電源線８などの順で配置しているが、任意の順で電源線を配置することができる。また、スイッチ素子はＰ型ＭＯＳトランジスタで構成されているが、Ｎ型ＭＯＳトランジスタなどで構成してもよい。
【００２９】
さらに、本実施形態の半導体集積回路では、マザーチップ２上にＤＲＡＭチップ４をＭＣＰ実装したものを挙げているが、本発明は、ＤＲＡＭチップ４に限らず、外部からの電源電圧をマザーチップ２を介して供給される半導体チップであればよい。すなわち、マザーチップ上の半導体チップにアクセスしない状態の時に、半導体チップに電源電圧を供給する電源線と半導体チップ上の電源パッドとの接続をマザーチップに設けられるスイッチ素子によって遮断することで、半導体チップ内で発生するリーク電流を抑制することがで
きる。
【００３０】
また、本発明においては、ＤＲＡＭチップ４にＶＤＤ＿ＤＲＡＭを供給するためのスイッチセル２０の数がチップ外部からマザーチップ２にＶＤＤ＿ＤＲＡＭを供給するための外部セル１８の数よりも多い構成とすることが好適である。
【００３１】
また、マザーチップ２の長辺部分には、ＤＲＡＭチップ２との電源電圧の授受を行う外部セル１８とスイッチセル２０が設けられるが、短辺部分にはそれらのセルが設けられていない。それによって、マザーチップ２の短辺部分からチップ外部に出るピンの数を長辺部分からチップ外部に出るピンの数よりも少なくすることができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態におけるＭＣＰされた半導体集積回路の平面図である。
【図２】本発明の実施の形態におけるＭＣＰされた半導体集積回路の断面図である。
【図３】本発明の実施の形態におけるＭＣＰされた半導体集積回路の断面図である。
【符号の説明】
【００３３】
２  マザーチップ、４  ＤＲＡＭチップ、５  記憶部、６  第１の電源線、７  プリバッファ用電源電圧、８  ＤＲＡＭ電源線、９、１７  Ｉ／Ｏセル、１０  ＤＲＡＭ電源パッド、１２  第２の電源線、１４  ＧＮＤ電源線、１８  外部セル、１９  グランドセル、２０  スイッチセル、２１、２３  ワイヤ、２２  ボンディングパッド、２４  ソース領域、２５  半導体集積回路、２６  ドレイン領域、２７  スイッチ素子、２８  ゲート絶縁膜、３０  ゲート電極、３２、４５  絶縁膜、３４、３６、４２、４４、４７  コンタクトホール、３８、４０  配線、４６  配線層、４８  コントロールパッド、５０  半導体基板
【図１】
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【図２】
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【図３】
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