(57)【要約】【課題】ゲートアレイのサイズと配線の自由度を高め、回路の占有面積を、無理なく縮小できるようにすること。【解決手段】短辺が１グリッド相当の矩形（短冊状）の基本セル（ＢＣ）を単位として回路を構成する。基本セル（ＢＣ）は、ゲートが分離された一対のＰＭＯＳトランジスタとＮＭＯＳトランジスタにより構成される。回路間のアイソレーションは、各トランジスタのゲートを電源電位（ＶＤＤ，ＶＳＳ）に接続して、各トランジスタをオフさせることにより実現される。基本セル（ＢＣ）上に、連続した配線領域３０を設定する。電源配線（１００，２００）も信号配線と共に広義の配線に含めて自由に配線を設計する。【選択図】図１
2008103488.tif 000002
【特許請求の範囲】
【請求項１】
複数の基本セルが少なくとも一方向に配列される半導体集積回路装置の製造方法であって、
前記基本セルは、ゲートが分離されている一対のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含み、
回路間のアイソレーションが必要な箇所に前記基本セルを配置する場合には、前記ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの各々のゲートを高レベル側電源電位および低レベル側電源電位の各々に接続して、前記ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの各々をオフ状態とする工程と、
論理回路の形成領域に基本セルを配置する場合には、前記基本セルのＰＭＯＳトランジスタまたはＮＭＯＳトランジスタを使用して、前記論理回路を形成する工程と、
を含むことを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法であって、
前記基本セルの上下に、前記複数の基本セルの配列方向に沿って、前記高レベル側電源電位を供給するための高レベル側電源配線および前記低レベル側電源電位を供給するための低レベル側電源配線が設けられ、回路間のアイソレーションのためにオフ状態とされる前記ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲートの各々は、前記高レベル側電源配線および低レベル側電源配線に接続される、ことを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項２記載の半導体集積回路装置の製造方法であって、
前記ＰＭＯＳトランジスタ上、前記ＮＭＯＳトランジスタ上、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタに挟まれた領域上を含んで配線領域が設定され、配線形成に際しては、前記配線領域の上下の最も外側には、高レベル側電源配線および低レベル側電源配線が配置されるという条件の下で、前記配線領域において自由に配線が形成される、ことを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項２または請求項３記載の半導体集積回路装置の製造方法であって、
前記基本セルは、前記一対のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成される、短辺が１グリッドに相当する矩形状の基本セルであり、
複数の前記矩形状の基本セルは、前記高レベル側電源配線および前記低レベル側電源配線の延在方向に配置される、ことを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項４記載の半導体集積回路装置の製造方法であって、
隣接して配置される第１のゲート回路および第２のゲート回路間をアイソレーションする必要がある場合に、短辺が１グリッドに相当する一つの前記基本セルのみで回路間のアイソレーションを実現することを特徴とする半導体集積回路装置の製造方法。
【請求項６】
請求項５記載の半導体集積回路装置の製造方法であって、
一又は複数の前記基本セルを組み合わせることによって構成されると共に、左右の両端にアイソレーション用トランジスタが配置されてなる第１および第２の回路セルを用意し、
前記第１および第２の回路セルを隣接して配置し、このとき、前記第１および第２の回路セルの前記アイソレーショントランジスタが重複するときは、その重複するアイソレーショントランジスタを一体化して一つのアイソレーショントランジスタとし、その一体化されたアイソレーショントランジスタを含む一つの基本セルのみで、前記第１の回路と前記第２の回路との間のアイソレーションを実現することを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項５または請求項６記載の半導体集積回路装置の製造方法であって、
前記基本セルの高さは、作成しようとする前記論理回路の仕様に応じて調整されることを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項７記載の半導体集積回路装置の製造方法であって、
信号を伝達するための配線として、多層構造の配線を使用することを特徴とする半導集積回路装置の製造方法。
【請求項９】
請求項１〜請求項８のいずれか記載の半導体集積回路装置の製造方法であって、
前記半導体集積回路装置は、前記基本セルを単位として論理回路を形成するゲートアレイであることを特徴とする半導体集積回路装置の製造方法。
【請求項１０】
請求項１〜請求項８のいずれか記載の半導体集積回路装置の製造方法であって、
前記基本セルを用いたゲートアレイと、前記基本セルと同じ高さのセルを用いたスタンダードセルとを混在させることを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
複数の基本セルが少なくとも一方向に配列される半導体集積回路装置であって、
前記基本セルは、ゲートが分離されている一対のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成され、
回路間のアイソレーションが必要な箇所に配置される前記基本セルでは、前記ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの各々のゲートを高レベル側電源電位および低レベル側電源電位の各々に接続して、前記ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの各々をオフ状態とし、
論理回路の形成領域に配置される前記基本セルでは、前記基本セルのＰＭＯＳトランジスタまたはＮＭＯＳトランジスタを使用して前記論理回路を形成する、
ことを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１記載の半導体集積回路装置であって、
前記基本セルは、短辺が１グリッド相当の矩形の基本セルであり、かつ、前記基本セルの高さは、作成しようとする前記論理回路の仕様に応じて調整されており、
前記ＰＭＯＳトランジスタ上、前記ＮＭＯＳトランジスタ上、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタに挟まれた領域上を含んで配線領域が設定され、配線形成に際しては、前記配線領域の上下の最も外側には、高レベル側電源配線および低レベル側電源配線が配置されるという条件の下で、前記配線領域において自由に配線が形成されてなる、ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
ゲートアレイは、ＬＳＩ内に、基本セルを規則的に配置しておき、品種設計時に配線工程のみを設計することで、各種要求に応じた機能回路が実現されるようにしたセミカスタム半導体集積回路装置である。
【０００３】
基本セルの構成は、例えば、特許文献１に記載されている。特許文献１に記載される基本セルは、孤立したＰ型拡散層およびＮ型拡散層上に、それらの拡散層を縦断する２本のゲート電極を設けて構成される。電源配線は拡散層上に延在する。
【０００４】
以下、図１４を用いて具体的に説明する。図１４は、特許文献１に記載される、従来のゲートアレイの基本セルの構成を説明するための図であり、（ａ）は基本セルのデバイスの平面図であり、（ｂ）は等価回路図を示す図である。
【０００５】
図１４（ａ）に示すように、基本セル（ＢＣ）は、孤立したＰ型拡散層７１０と、Ｎ型拡散層７２０と、高レベル側電源配線（７００，７０２）と、低レベル側電源配線（８００，８０２）と、２本のゲート配線（７１２，７１４）と、を有する。ゲート配線（７１２，７１４）は、例えば、ポリシリコンからなる。また、電源配線（７００，８００）はアルミニュウム等からなる金属配線である。
【０００６】
図１４（ｂ）に示すように、基本セル（ＢＣ）は、ゲート（７１２，７１４）が共通接続された、一対のＰＭＯＳトランジスタ（Ｍ１，Ｍ３）およびＮＭＯＳトランジスタ（Ｍ２，Ｍ４）により構成される。
【０００７】
また、図１４（ａ）において、拡散層（７１０，７２０）上に延在する電源配線（７０２，８０２）は、電源領域１ａ，１ｂに設けられている。また、上下の電源配線（７０２，８０２）によって挟まれた領域２ｂと、その領域２ｂの上下に存在するスペース２ａ，２ｂは、配線領域を形成する。
【特許文献１】特開平９−９７８８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図１４に示される基本セルを用いて回路を構成する場合、無駄な部分が生じる等の理由により、回路の占有面積の縮小には限界がある。以下、図１５を用いて、具体的に説明する。
【０００９】
図１５は、従来のゲートアレイにおける、回路の占有面積の縮小の限界について説明するための図であり、（ａ）はデバイスの平面図であり、（ｂ）は等価回路図である。なお、図１５において、図１４と共通する部分には、原則として同じ参照符号を付してある。
【００１０】
図１５では、図１４に示される基本回路を用いて、３入力ＮＡＮＤゲート（回路構成は図５を参照）を構成している。
【００１１】
（１）図１５（ｂ）に示すように、合計８個のトランジスタ（Ｍ２０〜Ｍ２６）が用意されている。ここで、３入力ＮＡＮＤゲートを構成するためには、２入力構成の基本セルを２個使用する必要があり、このとき、合計で２個のトランジスタが余ることになる。図１５（ｂ）中、ＰＭＯＳトランジスタＭ２４，ＮＭＯＳトランジスタＭ２６（点線の×印が付されている）が、余るトランジスタである。明らかなように、無駄が多い。
【００１２】
（２）また、２個の基本セルの拡散層間を接続するために配線（Ｓ）が必要である。この点も冗長であり、回路の占有面積の縮小の妨げとなる。別の見方をすれば、基本セル間のスペースが、回路の占有面積の縮小の妨げとなるということである。
【００１３】
（３）また、図１５（ａ）に示すように、配線領域は、領域２ａ，２ｂ，２ｃに分断されており、かつ、電源配線７０２，８０２によって、中央の配線領域２ｂは圧迫される。中央の配線領域２ｂは、必要な数の信号配線を通すことができるだけの幅をもたなければならない。回路の縮小を優先して基本セルのサイズを小さくすると、中央の配線領域２ｂの幅を確保することができなくなるため、基本セルの高さは、あまり小さくすることができない。したがって、図１５（ａ）の右側に示すように、８グリッド相当の回路を構成するには、全体として１１グリッド相当のスペースが必要となる。
【００１４】
（４）また、ゲートアレイの配線を行う場合に、配線領域が２ａ，２ｂ，２ｃに分断されており、かつ、信号配線は、電源配線（７００，７０２，８００，８０２）と明確に区別して敷設する必要があるため、配線のレイアウトを決める工程が複雑であり、このことは、ＬＳＩの開発コストの上昇の一因となり、また、ＬＳＩの開発期間の短縮の妨げとなる。
【００１５】
本発明は、このような考察に基づいてなされたものであり、その目的は、ゲートアレイのサイズと配線の自由度を高め、回路の占有面積を、無理なく縮小できるようにすることにある。
【課題を解決するための手段】
【００１６】
本発明の半導体集積回路装置の製造方法は、複数の基本セルが少なくとも一方向に配列される半導体集積回路装置の製造方法であって、前記基本セルは、ゲートが分離されている一対のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含み、回路間のアイソレーションが必要な箇所に前記基本セルを配置する場合には、前記ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの各々のゲートを高レベル側電源電位および低レベル側電源電位の各々に接続して、前記ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの各々をオフ状態とする工程と、論理回路の形成領域に基本セルを配置する場合には、前記基本セルのＰＭＯＳトランジスタまたはＮＭＯＳトランジスタを使用して、前記論理回路を形成する工程と、を含む。
【００１７】
ゲートが分離された一対のＰＭＯＳトランジスタとＮＭＯＳトランジスタを含む基本セルを採用し、この基本セルを単位として回路を形成する。ソースやドレインとなる能動層（不純物導入領域）は連続しており、回路のアイソレーション（すなわち、能動層の電気的分離）は、基本セルを構成する各ＭＯＳトランジスタのゲートを電源電位に接続し、各トランジスタをオフさせることによって実現する。基本セルをアレイ状に配置して配線のみを切り替えるというゲートアレイの基本を維持しつつ、回路間のアイソレーションも、配線の切り替えによって達成するという新規な技術が採用され、これによって、ゲートアレイにおいて、スタンダードセル的なサイズと配線の自由度が担保されることになる。回路間のアイソレーションのためのトランジスタのオン／オフ情報も、信号伝達用のトランジスタの配線情報と同様に、意図的な回路情報として管理される。ゲート回路の入力数に応じて、使用する基本セルを自在に選択できるため、基本セルに無駄が生じない。また、能動層は連続しているため、基本セル間の無駄なスペースが生じない。また、電源配線は能動層の上下に敷設され、従来のように能動層上を通過しないため信号配線のスペースを圧迫することがなく、基本セルの高さのさらなる縮小が可能である。
【００１８】
また、本発明の半導体集積回路装置の製造方法の一態様では、前記基本セルの上下に、前記複数の基本セルの配列方向に沿って、前記高レベル側電源電位を供給するための高レベル側電源配線および前記低レベル側電源電位を供給するための低レベル側電源配線が設けられ、回路間のアイソレーションのためにオフ状態とされる前記ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのゲートの各々は、前記高レベル側電源配線および低レベル側電源配線に接続される。
【００１９】
基本セルの上下に電源配線（高レベル側電源配線、低レベル側電源配線）を敷設し、回路間のアイソレーションが必要なときは、各トランジスタのゲートを、近傍の各電源配線に接続して各トランジスタをオフさせるものである。
【００２０】
また、本発明の半導体集積回路装置の製造方法の他の態様では、前記ＰＭＯＳトランジスタ上、前記ＮＭＯＳトランジスタ上、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタに挟まれた領域上を含んで配線領域が設定され、配線形成に際しては、前記配線領域の上下の最も外側には、高レベル側電源配線および低レベル側電源配線が配置されるという条件の下で、前記配線領域において自由に配線が形成される。
【００２１】
この方法によれば、電源配線と信号配線を広義の「配線」として統合して取り扱うことができ、また、基本セル上の連続した領域をすべて配線領域と使用でき、したがって、配線レイアウトが容易化される。また、各基本セルにおいて、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートは分離されており、各素子単独で自由に配線することができ、この点でも配線の自由度が向上する。
【００２２】
また、本発明の半導体集積回路装置の製造方法の他の態様では、前記基本セルは、前記一対のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成される、短辺が１グリッドに相当する矩形状の基本セルであり、複数の前記矩形状の基本セルは、前記高レベル側電源配線および前記低レベル側電源配線の延在方向に配置される。
【００２３】
矩形状（短冊状）の基本トランジスタの短辺が、ＭＯＳ回路の最小単位である「１グリッド」相当である点、その基本セルは、電源配線の延在方向に沿って配置される点を明確化したものである。ここで、「１グリッド」は、ＭＯＳ回路のゲート間の距離（一本のゲート電極の中央の点と、隣接する他のゲート電極の中央の点との間の距離）をいい、ＭＯＳ回路のサイズは、このグリッドを単位として表すことができる。本態様の基本セルは、横幅が最小単位の基本セルであり、したがって、作成しようとする回路の入力数に応じて、無駄なく基本セルを利用することができ、かつ、回路間のアイソレーションも、１グリッド間隔（最小単位）で実現することができる。よって、無駄のない最小の回路形成を、無理なく実現することができる。
【００２４】
また、本発明の半導体集積回路装置の製造方法の他の態様では、隣接して配置される第１のゲート回路および第２のゲート回路間をアイソレーションする必要がある場合に、短辺が１グリッドに相当する一つの前記基本セルのみで回路間のアイソレーションを実現する。
【００２５】
回路間のアイソレーションも、１グリッド間隔（最小単位）で実現することができる点を明確化したものである。
【００２６】
また、本発明の半導体集積回路装置の製造方法の他の態様では、一又は複数の前記基本セルを組み合わせることによって構成されると共に、左右の両端にアイソレーション用トランジスタが配置されてなる第１および第２の回路セルを用意し、前記第１および第２の回路セルを隣接して配置し、このとき、前記第１および第２の回路セルの前記アイソレーショントランジスタが重複するときは、その重複するアイソレーショントランジスタを一体化して一つのアイソレーショントランジスタとし、その一体化されたアイソレーショントランジスタを含む一つの基本セルのみで、前記第１の回路と前記第２の回路との間のアイソレーションを実現する。
【００２７】
ゲートアレイのレイアウト設計に、スタンダードセル的な設計技術を導入するものである。すなわち、「左右の両端にアイソレーショントランジスタが付加された回路セル」を配置すると共に、重複するアイソレーショントランジスタは一体化することによって、回路セルを配置するだけで、自動的に回路間のアイソレーションも実現される。したがって、ゲートアレイでありながら、スタンダードセル的な、自在かつ効率的なレイアウト設計が可能である。
【００２８】
また、本発明の半導体集積回路装置の製造方法の他の態様では、前記基本セルの高さは、作成しようとする前記論理回路の仕様に応じて調整される。
【００２９】
ゲートアレイの基本セルは、本来、汎用性を最も重視するため、微細な回路の作成に特化した基本セルを用意するという考え方がなじみにくい。しかし、本発明で使用する基本セルは、ゲートアレイをスタンダードセル化してサイズと配線の自由度を向上させることを重視して設計されていることから、スタンダードセルと同様に、基本セルの高さ調整も、自在に行うことができる。
【００３０】
また、本発明の半導体集積回路装置の製造方法の他の態様では、信号を伝達するための配線として、多層構造の配線を使用する。
【００３１】
基本セルの高さを縮小すると配線領域も狭くなるため、必要に応じて多層配線構造を採用して、必要な配線の敷設を可能とするものである。
【００３２】
また、本発明の半導体集積回路装置の製造方法の他の態様では、前記半導体集積回路装置は、前記基本セルを単位として論理回路を形成するゲートアレイである。
【００３３】
本発明によれば、ゲートアレイの基本を維持しつつ、ゲートアレイに、スタンダードセル的な設計思想を導入することができる。
【００３４】
また、本発明の半導体集積回路装置の製造方法の他の態様では、前記基本セルを用いたゲートアレイと、前記基本セルと同じ高さのセルを用いたスタンダードセルとを混在させる。
【００３５】
汎用性を重視するゲートアレイと、特定の回路の設計に特化したスタンダードセルとは、本来的にサイズが合致せず、混在がむずかしい。しかし、本発明で使用されるゲートアレイの基本セルは、スタンダードセルと同様に、その高さを自由に調整する（特に、高さを縮小する）ことが可能であり、したがって、スタンダードセルと高さを合致させることも容易である。したがって、ゲートアレイとスタンダードセルとの共存も可能となる。したがって、スタンダードセルの汎用性の無さを、ゲートアレイで補うことが可能となり、より多様で自在な回路設計が可能となる。
【００３６】
また、本発明の半導体集積回路装置は、複数の基本セルが少なくとも一方向に配列される半導体集積回路装置であって、前記基本セルは、ゲートが分離されている一対のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタにより構成され、回路間のアイソレーションが必要な箇所に配置される前記基本セルでは、前記ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの各々のゲートを高レベル側電源電位および低レベル側電源電位の各々に接続して、前記ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの各々をオフ状態とし、論理回路の形成領域に配置される前記基本セルでは、前記基本セルのＰＭＯＳトランジスタまたはＮＭＯＳトランジスタを使用して前記論理回路を形成する。
【００３７】
ゲートが分離されている一対の相補型のトランジスタからなる、最小構成の基本セルを用いて構成されるゲートアレイ型の半導体集積回路装置である。横幅が最小単位の基本セルを利用するため、作成しようとする回路の入力数に応じて、無駄なく基本セルを利用することができ、かつ、回路間のアイソレーションも、１グリッド間隔（最小単位）で実現することができる。よって、無駄のない最小の回路形成を、無理なく実現することができる。
【００３８】
また、本発明の半導体集積回路装置の一態様では、前記基本セルは、短辺が１グリッド相当の矩形の基本セルであり、かつ、前記基本セルの高さは、作成しようとする前記論理回路の仕様に応じて調整されており、前記ＰＭＯＳトランジスタ上、前記ＮＭＯＳトランジスタ上、前記ＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタに挟まれた領域上を含んで配線領域が設定され、配線形成に際しては、前記配線領域の上下の最も外側には、高レベル側電源配線および低レベル側電源配線が配置されるという条件の下で、前記配線領域において自由に配線が形成されてなる。
【００３９】
電源配線と信号配線を広義の配線として統合して取り扱うことができ、また、基本セル上の連続した領域をすべて配線領域と使用でき、したがって、配線レイアウトが容易化され、高密度の回路を実現できる。また、各基本セルにおいて、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートは分離されており、各素子単独で自由に配線することができ、この点でも配線の高密度化が実現される。
【発明を実施するための最良の形態】
【００４０】
次に、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。
【００４１】
（第１の実施形態）
（基本セルの構成）
図１は、本発明で使用される基本セルの構成を説明するための図であり、（ａ）は基本セルの平面図であり、（ｂ）は等価回路図である。
【００４２】
図１（ａ）に示されるように、矩形（短冊状）の基本セル（ＢＣ）は、ゲート（１１２，１２２）が分離された、一対のＰＭＯＳトランジスタＭ１０およびＮＭＯＳトランジスタＭ１１により構成される。ゲート（１１２，１２２）は、例えば、ポリシリコンにより形成され、電源配線（１００，２００）は、例えば、アルミニュウム等の金属により形成される。
【００４３】
高レベル側電源電圧ＶＤＤを供給する高レベル側電源配線１００、および、低レベル側電源電圧ＶＳＳを供給する低レベル側電源配線２００は、共に、基本セルの短辺方向（複数の基本セルの配列方向）に延在する。ソース／ドレインとなる能動層（アクティブ領域）１１０，１２０も同様に、基本セルの短辺方向（複数の基本セルの配列方向）に沿って、連続的に形成される。
【００４４】
各トランジスタＭ１０，Ｍ１１のゲート（１１２，１２２）は、その両端にコンタクト領域（ＣＴ１とＣＴ２，ＣＴ３とＣＴ４）をもち、電源配線１００，２００の近傍に位置するコンタクト領域ＣＴ１，ＣＴ４は各々、回路間のアイソレーション（電気的分離）が必要な場合には、適宜、近傍の電源配線（１００，２００）の各々に、配線によって接続される。
【００４５】
すなわち、図１（ａ）の基本セルを用いたゲートアレイでは、トランジスタのオフによって、回路間（能動層間）のアイソレーションが実現される（この点は、図３を用いて後述する）。回路間のアイソレーションのためのトランジスタのオン／オフ情報も、信号伝達用のトランジスタの配線情報と同様に、意図的な回路情報として管理される
【００４６】
本発明のゲートアレイ（基本セルを敷設しておき、配線を変更することによって所望の回路を形成するセミカスタム半導体集積回路装置）では、基本セル（ＢＣ）をアレイ状に配置して配線のみを切り替えるというゲートアレイの基本が維持されているものの、回路間のアイソレーションも、配線の切り替えによって達成するという新規な技術が採用されている。
【００４７】
また、矩形（短冊状）の基本トランジスタの短辺は、ＭＯＳ回路の最小単位である「１グリッド」に相当しており、最小の基本セルといえる。ここで、「１グリッド」は、ＭＯＳ回路のゲート間の距離（一本のゲート電極の中央の点と、隣接する他のゲート電極の中央の点との間の距離）をいい、ＭＯＳ回路のサイズは、このグリッドを単位として表すことができる。図１（ａ），（ｂ）に示される基本セル（ＢＣ）は、横幅が最小単位の基本セルであり、したがって、作成しようとする回路の入力数に応じて、無駄なく基本セルを利用することができ、かつ、回路間のアイソレーションも、１グリッド間隔（最小単位）で実現することができる。よって、無駄のない最小の回路形成を、無理なく実現することができる。
【００４８】
また、図１（ａ）の左側に示されるように、ＰＭＯＳトランジスタ（Ｍ１０）上、ＮＭＯＳトランジスタ（Ｍ１１）上、ＮＭＯＳトランジスタ（Ｍ１０）とＰＭＯＳトランジスタ（Ｍ１１）に挟まれた領域上を含んで配線領域３０が設定され、この配線領域３０は、図１４，図１５の従来例と異なり、電源配線によって分断されることなく連続している。また、図１（ａ）の基本セルを用いたゲートアレイでは、電源配線（１００）と信号配線（２００）を広義の配線として統合して取り扱う。
【００４９】
すなわち、結果的には、信号配線が敷設される領域２０と電源配線（１００，２００）が敷設される領域１０ａ，１０ｂに区別されることになるが、配線のレイアウト設計時には、電源配線（１００，２００）と信号配線を広義の「配線」として統合して取り扱い、基本セル（ＢＣ）上の連続した領域３０をすべて配線領域と使用し、自由に配線をレイアウトすることができる。ただし、配線のレイアウト時には、配線領域３０の上下の最も外側には、高レベル側電源配線１００および低レベル側電源配線２００が配置されるという条件が課せられる。
【００５０】
連続した配線領域３０において、配線を自由に設計することができるため、配線レイアウトが容易化され、また、多様な配線レイアウトを実現することができる。また、各基本セル（ＢＣ）において、ＰＭＯＳトランジスタ（Ｍ１０）とＮＭＯＳトランジスタ（Ｍ１１）の各ゲート（１１２，１２２）は分離されており、各トランジスタ単独で自由に配線することができる。つまり、従来は、ゲートが共通していることに伴うレイアウト上の制限が存在していたが、本発明のゲートアレイでは、そのような制約がなく、この点でも配線の自由度が向上する。
【００５１】
（ゲートアレイのレイアウト）
図２は、図１に示される基本セルを敷設した状態（信号配線のレイアウト前の状態）のゲートアレイの平面図である。また、図３は、図２のゲートアレイの等価回路図である。また、図４は、図２，図３に示されるゲートアレイにおいて、回路間のアイソレーションが必要な箇所では、基本セルに含まれる各トランジスタを近傍の電源配線に接続した状態を示す図である。各図において、図１と共通する部分には、同じ参照符号を付してある。
【００５２】
図２に示されるように、ゲートアレイは、短辺が１グリッド相当の矩形の、複数の基本セル（ＢＣ：ＢＣ１〜ＢＣ１３）を、少なくとも所定方向（ここでは、短辺方向）に配置して構成される。ただし、実際は、基本セル（ＢＣ）は、２次元のマトリクス状に配置されることが多い。
【００５３】
図３に示すように、このゲートアレイは、ソース／ドレインが接続された複数のＰＭＯＳトランジスタ（Ｍ１０）、あるいは、複数のＮＭＯＳトランジスタ（Ｍ１１）が、基本セル（ＢＣ）の配列方向に一列に配置された形態を採る。ＰＭＯＳトランジスタ（Ｍ１０）とＮＭＯＳトランジスタ（Ｍ１１）のゲート電極は分離されている。よって、ゲート電極の各々には、高レベル側電源電圧（ＶＤＤ）および低レベル側電源電圧（ＶＳＳ）の各々を個別に供給することができる。また、各トランジスタが１個単独で存在することから、１個のトランジスタ単位で回路を自由に構成することができる。
【００５４】
また、図４に示すように、ＰＭＯＳ／ＮＭＯＳの各トランジスタのゲートを、高レベル側電源電位（ＶＤＤ）ならびに低レベル側電源電位（ＶＳＳ）の各々に接続することによって、それらのトランジスタの双方をオフさせ、これによって、回路間（能動層間）のアイソレーション（電気的分離）を実現することができる。
【００５５】
すなわち、図４において、斜線が施されている基本セル（ＢＣ１，ＢＣ４，ＢＣ８，ＢＣ１２）は、「アイソレーションセル」（ＩＳＯ：ＩＳＯ１〜ＩＳＯ４）として機能する。一方、各アイソレーションセル（ＩＳＯ１〜ＩＳＯ４）によって電気的に分離された回路形成領域に配置される基本セル（ＢＣ２，ＢＣ３，ＢＣ５〜ＢＣ７，ＢＣ９〜ＢＣ１１，ＢＣ１３）は、「回路構成セル」として機能する。なお、アイソレーションセル（ＩＳＯ１〜ＩＳＯ４）に含まれるＰＭＯＳ／ＮＭＯＳの各々は、アイソレーションを実現するトランジスタであることから、「アイソレーショントランジスタ」ということができる。
【００５６】
（３入力ＮＡＮＤを構成する場合のレイアウト例）
次に、本発明のゲートアレイを用いて、ゲート回路（３入力ＮＡＮＤ）を構成する場合のレイアウト例について説明する。図５は、３入力ＮＡＮＤの回路構成を示す回路図である。図示されるように、３入力ＮＡＮＤは、３つのＰＭＯＳトランジスタ（Ｍ２０〜Ｍ２２）と、３つのＮＭＯＳトランジスタ（Ｍ２３〜Ｍ２５）により構成される。図中、Ａ１〜Ａ３の各々は、入力信号を示している。
【００５７】
図６は、本発明のゲートアレイを用いて、３入力ＮＡＮＤを構成する場合のレイアウト例を示す図であり、（ａ）はゲートアレイの要部の平面図であり、（ｂ）は等価回路図である。図６において、図５と共通するトランジスタには同じ参照符号を付してある。
【００５８】
図６（ｂ）から明らかなように、入力数が“３”であることから、これに対応して３つの基本セル（ＢＣ）を用いて３入力ＮＡＮＤが構成されている。図１５（ｂ）の従来例に示されるような、使用されずに残る無駄なトランジスタは１個も存在しない。
【００５９】
また、３入力ＮＡＮＤが形成される領域の両脇（左右）には、アイソレーションセル（ＩＳＯ１，ＩＳＯ２：トランジスタＭ３０およびＭ３２と、トランジスタＭ３１およびＭ３３からなる）が配置され、これによって、他のゲート回路（不図示）から電気的に分離されている。図１５の従来例のように、孤立した能動層間を配線（Ｓ）で接続する必要がないため、無駄な配線、無駄なスペースが生じず、かつ、図６の場合、１グリッド（最小単位）の幅でアイソレーションを実現することができる。このことは、回路の占有面積の縮小に寄与する。
【００６０】
また、図６（ａ）の左側に示されるように、基本セル上の連続した領域３０（領域３０は、領域２０，１０ａ，１０ｂを含む）を配線領域としており、図１５の従来例のように、配線領域が分断されない。すなわち、高レベル側電源配線１００，低レベル側電源配線２００は共に、基本セルの上下に配線され、能動層（拡散層）上に敷設されることがなく、図１５の従来例のように、中央の配線領域が圧迫されることがない。よって、基本セルの高さを従来よりも低くすることができ（このようにしても、中央の配線領域の確保が可能である）、したがって、図６に示すように、８グリッド相当の回路は、電源配線も含めて９グリッド相当のサイズで構成することができる。図１５（ａ）では、１１グリッド相当のサイズであった。本発明によれば、基本セルの高さを、かなり縮小できることは明らかである。
【００６１】
また、配線のレイアウト設計時には、電源配線（１００，２００）と信号配線とを広義の配線として統合して取り扱い、基本セル（ＢＣ）上の連続した配線領域３０上にて、自由に配線をレイアウトすることができる。ただし、配線のレイアウト時には、配線領域３０の上下の最も外側には、高レベル側電源配線１００および低レベル側電源配線２００が配置されるという条件が課せられる。連続した配線領域３０において、配線を自由に設計することができるため、配線レイアウトが容易化され、また、スタンダードセルのような多様な配線レイアウトを実現することができる。
【００６２】
このように、本実施形態のゲートアレイによれば、サイズならびに配線の自由度を向上させた、スタンダードセル的なゲートアレイを実現することができる。
【００６３】
(第２の実施形態)
本実施形態では、本発明のゲートアレイのレイアウト設計の具体的手法の一例について説明する。本実施形態では、スタンダードセル的な設計手法を採用する。
【００６４】
図７は、５入力ＮＡＮＤのレイアウト例を示す図である。図示されるように、５入力ＮＡＮＤは、２入力ＮＡＮＤ４００および３入力ＮＡＮＤ４３０の各出力信号を、２入力のオアゲート（ノア４１０とインバータ４２０とで構成される）に入力することによって実現される。２入力ＮＡＮＤ４００は、図１の基本セル（ＢＣ）を２個使用して構成される。３入力ＮＡＮＤ４３０は、３個の基本セル（ＢＣ）を使用して構成される。２入力ＮＯＲ（４１０，４２０）は、３個の基本セル（ＢＣ）を用いて構成される。
【００６５】
図７において、アイソレーションセル（ＩＳＯ１０〜ＩＳＯ１）の各々は、一対のアイソレーショントランジスタ（Ｔｒ１とＴｒ２，Ｔｒ３とＴｒ４，Ｔｒ５とＴｒ６，Ｔｒ７とＴｒ８）を有している。
【００６６】
図８（ａ）〜（ｃ）は、図７の回路のレイアウト設計の手順の一例を説明するための図である。図８（ａ）に示すように、複数の基本セル（ＢＣ）を組み合わせることによって構成され、かつ、左右の両端にアイソレーショントランジスタ(アイソレーションセルＩＳＯを構成するトランジスタ：Ｔｒ１，Ｔｒ２，Ｔｒ３ａ，Ｔｒ４ａと、Ｔｒ３ｂ，Ｔｒ４ｂ，Ｔｒ７，Ｔｒ８)が配置されている２つの回路セル（Ｑ１，Ｑ２）を用意する。例えば、このような回路セル（Ｑ１，Ｑ２）をセルライブラリに登録しておき、必要に応じて呼び出す。
【００６７】
次に、図８（ｂ）に示すように、２つの回路セル（Ｑ１，Ｑ２）を隣接して配置する。
このとき、２つの回路セル（Ｑ１，Ｑ２）のアイソレーショントランジスタが重複するときは、その重複するアイソレーショントランジスタ（Ｔｒ３ａとＴｒ３ｂ，Ｔｒ４ａとＴｒ４ｂ）を一体化して、一つのアイソレーショントランジスタ（Ｔｒ３およびＴｒ４）とする。そして、その一体化されたアイソレーショントランジスタ（Ｔｒ３とＴｒ４）を含む一つの基本セル（ＢＣ）のみで、回路セル（Ｑ１，Ｑ２)間のアイソレーションを実現する。
【００６８】
仮に、重複するアイソレーショントランジスタ（Ｔｒ３ａとＴｒ３ｂ、Ｔｒ４ａとＴｒ４ｂ）を一体化しない場合には、図８（ｃ）に示すように、アイソレーションセルが２つの基本セル（ＢＣ）で構成されることになり、余分なスペース（Ｊ）が形成されることになる。
【００６９】
このように、回路セルを配置するだけで、自動的に、最小サイズの回路間アイソレーションも実現される。ゲートアレイのレイアウト設計に、スタンダードセル的な設計技術を導入することによって、ゲートアレイでありながら、スタンダードセル的な、自在かつ効率的なレイアウト設計が可能となる。
【００７０】
図９（ａ）〜（ｄ）は、レイアウト設計の具体的な手順の他の例（基本セルの高さ調整を実施し、かつ、多層配線を採用する例）について説明するための図である。
【００７１】
図９（ａ）に示すように、まず、基本セル（ＢＣ）の高さ（ｈ）の調整を行う。汎用性を重視するゲートアレイの基本セル（ＢＣ）では、本来、高さ調整を行うのがむずかしいが、本発明で使用されるゲートアレイの基本セルは、スタンダードセルと同様に、その高さを自由に調整する（特に、高さを縮小する）ことが可能であるため、基本セル（ＢＣ）のサイズを最適化するものである。
【００７２】
次に、図９（ｂ）に示すように、その高さ調整がなされた基本セル（ＢＣ）を使用して回路セルＱ１，Ｑ２（両端にアイソレーショントランジスタが配置される）を用意する。
【００７３】
次に、図９（ｃ）に示すように、回路セルＱ１，Ｑ２を隣接して配置する。このとき、上述のとおり、重複するアイソレーショントランジスタは一体化し、最小サイズのアイソレーションを自動的に実現する。
【００７４】
次に、図９（ｄ）に示すように、多層配線技術を用いて配線のレイアウトを実施する。図９（ｄ）において、配線１５０，１５１は１層目配線であり、配線１７０，１７１は２層目配線である。２層目配線を効果的に使用することによって、サイズが縮小された基本セル（ＢＣ）を用いた場合でも、必要な配線を敷設することができる。
きる。
【００７５】
以上のゲートアレイのレイアウト設計手法をまとめると、図１０に示すようになる。図１０は、図９に示されるレイアウト設計の手順を示すフロー図である。
【００７６】
図示されるように、まず、矩形（短冊状）の基本セル（ＢＣ）の高さ（ｈ）を調整する（ステップＳＴ１）。次に、アイソレーショントランジスタ付の回路セル（回路ブロック）を用意する（ステップＳＴ２）。
【００７７】
次に、回路セルを配置する。隣接する回路間でアイソレーショントランジスタが重複するときは、アイソレーショントランジスタを一体化する（ステップＳＴ３）。次に、配線（信号配線と電源配線も含む概念である）のレイアウトを決定する。基本セル（ＢＣ）の高さ制限によって１層配線だけでは配線の確保ができない場合には、多層配線を使用する（ステップＳＴ４）。
【００７８】
（第３の実施形態）
本実施形態では、より複雑な回路のレイアウト例を示す。図１１は、スルーラッチ（ハーフラッチ）の構成を示す回路図である。図示されるように、スルーラッチは、インバータＩ３，Ｉ６，Ｉ１２，Ｉ１４，Ｉ１５，Ｉ１８と、トランスファーゲートＩ７およびＩ８と、により構成される。
【００７９】
スルーラッチは、スルーモード時には、Ｄ端子に入力される信号を、Ｍ端子にそのまま出力する（このときの信号経路は、図中、実線の矢印で示されている）。また、ラッチモード時には、直前の信号をラッチパス（図中、ラッチパスは点線の矢印で示される）によって保持し、その保持されている信号を端子ＸＭに出力する。
【００８０】
図１２は、図１１に示されるラッチ回路のレイアウト例を示す図である。図示されるように、基本セル（ＢＣ１〜ＢＣ１３）を用いて構成されている。図示されるように、４つのアイソレーションセル（ＩＳＯ２０〜ＩＳＯ２３）が使用されている。
【００８１】
各トランジスタのゲート電極はポリシリコンで形成され、配線は、２層配線技術を用いて形成されている。１個のトランジスタを、配線によって自在に結線することによって、図１１の回路が構成されている。
【００８２】
図１２の上側に示されるＩ６，Ｉ１８，Ｉ１５，Ｉ１２，Ｉ７，Ｉ８，Ｉ１４，Ｉ３，Ｉ６は各々、図１１の回路の構成要素に対応している。
【００８３】
最小サイズの基本セル（ＢＣ）を用いて、無駄のない、コンパクトな回路が実現されているのは明らかである。アイソレーションも１グリッド相当の幅で実現されている。基本セルの高さは最適化されている。２層目配線の効果的に使用すること（例えば、基本セルの外側部分において、２層目配線を引き回したり、出力端や入力端に２層目配線を使用したりすること）によって、必要な配線はすべて確保されている。
【００８４】
（第４の実施形態）
本実施形態では、ゲートアレイとスタンダードセルを混在させた、新規なＬＳＩについて説明する。図１３は、ゲートアレイとスタンダードセルが混在するＬＳＩの要部の構成を示す図である。
【００８５】
図１３に示されるように、本発明の基本セル（ＢＣ）を用いて構成されるゲートアレイ（ＧＡ）６００と、基本セル（ＢＣ）と同じ高さのスタンダードセル（ＳＣ１〜ＳＣ３）５００〜５０２と、が共存している。
【００８６】
汎用性を重視するゲートアレイ（ＧＡ）と、特定の回路の設計に特化したスタンダードセル（ＳＣ）とは、本来的にサイズが合致せず、混在がむずかしい。しかし、本発明で使用されるゲートアレイの基本セル（ＢＣ）は、スタンダードセルと同様に、その高さを自由に調整する（特に、高さを縮小する）ことが可能であり、したがって、スタンダードセルと高さを合致させることも容易である。
【００８７】
したがって、図１３に示すように、ゲートアレイ（ＧＡ）とスタンダードセル（ＳＣ）との共存も可能となる。したがって、スタンダードセル（ＳＣ）の汎用性の無さを、汎用性の高いゲートアレイ（ＧＡ）で補うことが可能となり、より多様で自在な回路設計が可能となる。
【００８８】
以上説明したように本発明の各実施形態によれば、以下の効果が得られる。
（１）ゲートアレイにおいて、スタンダードセル的なサイズと配線の自由度が担保される。
（２）すなわち、ゲート回路の入力数に応じて、使用する基本セルを自在に選択できるため、基本セルに無駄が生じない。
（３）また、能動層は連続しているため、基本セル間の無駄なスペースが生じない。また、電源配線は能動層の上下に敷設され、従来のように能動層上を通過しないため信号配線のスペースを圧迫することがなく、基本セルの高さのさらなる縮小が可能である。
（４）電源配線と信号配線を広義の配線として統合して取り扱うことができ、また、基本セル上の連続した領域をすべて配線領域と使用でき、したがって、配線レイアウトが容易化される。また、各基本セルにおいて、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートは分離されており、各素子単独で自由に配線することができ、この点でも配線の自由度が向上する。
（５）横幅が１グリッド相当の最小の基本セルを使用することによって、作成しようとする回路の入力数に対応させて、無駄なく基本セルを利用することができ、かつ、回路間のアイソレーションも、１グリッド間隔（最小単位）で実現することができる。よって、無駄のない最小の回路形成を、無理なく実現することができる。
（６）ゲートアレイのレイアウト設計に、スタンダードセル的な設計技術を導入し、アイソレーショントランジスタが付加された回路セルを配置してレイアウトを決定し、その際、重複するアイソレーショントランジスタは一体化することによって、回路セルを配置するだけで、自動的に回路間のアイソレーションも実現され、したがって、ゲートアレイでありながら、スタンダードセル的な自在かつ効率的なレイアウト設計が可能となる。
（７）また、本発明で使用する基本セルは、ゲートアレイをスタンダードセル化してサイズと配線の自由度を向上させることを重視して設計されていることから、スタンダードセルと同様に、基本セルの高さ調整も、自在に行うことができる。
【００８９】
なお、本実施形態について詳述したが、本発明の新規事項および効果から逸脱しない範囲で、多くの変形が可能であることは、当業者には容易に理解できるであろう。したがって、このような変形例は、すべて本発明に含まれるものとする。
【図面の簡単な説明】
【００９０】
【図１】本発明で使用される基本セルの構成を説明するための図であり、（ａ）は基本セルの平面図であり、（ｂ）は等価回路図である。
【図２】図１に示される基本セルを敷設した状態（信号配線のレイアウト前の状態）のゲートアレイの平面図である。
【図３】図２のゲートアレイの等価回路図である。
【図４】図２，図３に示されるゲートアレイにおいて、回路間のアイソレーションが必要な箇所では、基本セルに含まれる各トランジスタを近傍の電源配線に接続した状態を示す図である。
【図５】３入力ＮＡＮＤの回路構成を示す回路図である。
【図６】本発明のゲートアレイを用いて、３入力ＮＡＮＤを構成する場合のレイアウト例を示す図であり、（ａ）はゲートアレイの要部の平面図であり、（ｂ）は等価回路図である。
【図７】５入力ＮＡＮＤのレイアウト例を示す図である。
【図８】（ａ）〜（ｃ）は、図７の回路のレイアウト設計の手順の一例を説明するための図である。
【図９】（ａ）〜（ｄ）は、レイアウト設計の具体的な手順の他の例（基本セルの高さ調整を実施し、かつ、多層配線を採用する例）について説明するための図である。
【図１０】図９に示されるレイアウト設計の手順を示すフロー図である。
【図１１】スルーラッチ（ハーフラッチ）の構成を示す回路図である。
【図１２】図１１に示されるラッチ回路のレイアウト例を示す図である。
【図１３】ゲートアレイとスタンダードセルが混在するＬＳＩの要部の構成を示す図である。
【図１４】特許文献１に記載される、従来のゲートアレイの基本セルの構成を説明するための図であり、（ａ）は基本セルのデバイスの平面図であり、（ｂ）は等価回路図を示す図である。
【図１５】従来のゲートアレイにおける、回路の占有面積の縮小の限界について説明するための図であり、（ａ）はデバイスの平面図であり、（ｂ）は等価回路図である。
【符号の説明】
【００９１】
１０ａ，１０ｂ  電源配線領域、２０  信号配線領域、３０  配線領域、
１００  高レベル側電源配線（ＶＤＤ供給配線）、
１１０  Ｐ型拡散層（Ｐ型能動層）、１１２，１２２  ポリシリコンゲート電極、
１２０  Ｎ型拡散層（Ｎ型能動層）、２００  低レベル側電源配線（ＶＳＳ供給配線）、
ＢＣ  基本セル、Ｍ１０  基本セルを構成するＰＭＯＳトランジスタ、
Ｍ１１  基本セルを構成するＮＭＯＳトランジスタ、
ＣＴ１〜ＣＴ４  各トランジスタのコンタクト領域（配線（電源配線を含む）との接続が予定される領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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