(57)【要約】【課題】イオン注入とホトリソグラフィーの工程数を削減できる構造をもつ薄膜トランジスタとすることで、製造にかかる時間を短縮した画像表示装置を提供する。【解決手段】ゲート電極ＧＴを薄い下層金属ＧＭＢと上層金属ＧＭＴの積層構造とし、保持容量Ｃｓｔ部分の上層電極を下層金属ＧＭＢのみとする。そして、保持容量Ｃｓｔの下部電極用インプラを、薄い下層金属ＧＭＢを通過させて、ソース・ドレインのインプラと同時に行う。ＰＭＯＳＴＦＴのゲート電極も下層金属ＧＭＢのみとし、ソース・ドレインのインプラと閾値調整インプラを同じレジストを利用して行う。薄膜トランジスタと保持容量をこのような構造としたことで、ホト工程とイオン注入工程が各々１工程削減でき、より短時間で、より廉価に画像表示装置のためのアクティブ・マトリクス基板が得られる。【選択図】図２
2008103609.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板上に形成された複数のゲート線と、前記複数のゲート線にマトリクス状に交差して形成された複数のデータ線とを有し、前記ゲート線と前記データ線の交差部分に複数の画素が形成され、前記複数の画素からなる表示領域の外側に当該画素を駆動するための駆動回路を含む周辺回路が形成され、前記画素に薄膜トランジスタと保持容量とを有し、
前記周辺回路に薄膜トランジスタとを有するアクティブ・マトリクス基板で構成された画像表示装置であって、
前記ゲート線は下層金属膜と上層金属膜の積層構造であり、前記保持容量の上部電極は前記ゲート線を構成する前記下層金属膜と同層の金属膜であることを特徴とする画像表示装置。
【請求項２】
請求項１において、
前記薄膜トランジスタは、ｎチャネル伝導型およびｐチャネル伝導型の２種類からなり、一方の薄膜トランジスタのゲート電極は、前記ゲート電極と同じ構成の積層構造で、他方の薄膜トランジスタのゲート電極は前記ゲート電極の下層金属膜と同層の電極であることを特徴とする画像表示装置。
【請求項３】
請求項１又は２において、
前記ゲート電極の下層金属膜は透明電極であることを特徴とする画像表示装置。
【請求項４】
請求項１乃至３の何れかにおいて、
前記下層金属膜の膜厚は、前記上層金属膜の膜厚よりも薄いことを特徴とする画像表示装置。
【請求項５】
請求項４において、
前記下層金属膜の膜厚は、２０ｎｍ以上６０ｎｍ以下であることを特徴とする画像表示装置。
【請求項６】
請求項１〜５の何れかにおいて、
前記保持容量を構成する下部電極が、ｎ型ポリシリコンを有するものと、ｐ型ポリシリコンを有するものとで構成したことを特徴とする画像表示装置。
【請求項７】
請求項１〜６の何れかにおいて、
前記薄膜トランジスタの前記ゲート電極を構成する下層金属膜と上層金属膜の幅が同一であることを特徴とする画像表示装置。
【請求項８】
請求項１〜６の何れかにおいて、
前記薄膜トランジスタの前記ゲート電極を構成する下層金属膜の幅が上層金属膜の幅より広いことを特徴とする画像表示装置。
【請求項９】
請求項１〜６の何れかにおいて、
前記周辺回路中の前記薄膜トランジスタの前記ゲート電極を構成する下層金属膜の幅が上層金属膜の幅より広く、前記画素中の前記薄膜トランジスタの前記ゲート電極を構成する下層金属膜と上層金属膜の幅が同一であることを特徴とする画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタを用いたアクティブ・マトリクス方式の画像表示装置とその製造方法にかかり、特に薄膜トランジスタの形成におけるイオン注入とホトリソグラフィーの工程数を削減できる構造とした薄膜トランジスタを用いた画像表示装置とその製造方法に特徴を有する。
【背景技術】
【０００２】
アクティブ・マトリクス方式の画像表示装置では、画素回路およびその駆動のための周辺回路に薄膜トランジスタに代表されるアクティブ素子をガラス等の絶縁基板上に形成することが行われる。アクティブ・マトリクス方式の画像表示装置としては、液晶表示装置や有機ＥＬ表示装置が広く実用化乃至は実用化段階にある。ここでは、液晶表示装置と有機ＥＬ表示装置を例として説明するが、これらとは表示原理が異なる他のアクティブ・マトリクス方式の画像表示装置にも同様に適用できることは言うまでもない。
【０００３】
ポリシリコンを用いた薄膜トランジスタ（ＴＦＴとも記す）は、アモルファスシリコンを用いたＴＦＴよりも移動度が２桁以上高い優れた性能を有する。この特長を活かした例として、例えば非特許文献１に記載されているアクティブ・マトリクス型液晶表示装置を挙げることができる。この画像表示装置は、フラットパネルディスプレイ（ＦＰＤ）と称する平板型の画像表示装置である。この表示装置の周辺回路（駆動回路等）の一部をポリシリコンＴＦＴで構成することにより、画素部と周辺回路との接続端子数を低減することができ、高精細な画像表示が実現可能である。
【０００４】
図２９は、従来の画像表示装置の一例である液晶表示装置の回路構成図である。図３０は、図２９における周辺回路（データ線駆動回路ＤＤＲやゲート線駆動回路ＧＤＲ）を構成する薄膜トランジスタの平面図（ａ）、および画素部ＰＸＬの平面図（ｂ）である。図３１は、図３０のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線に沿った断面図である。図３２〜図３９は、図３１に示したＰＭＯＳＴＦＴ部分、ＮＭＯＳＴＦＴ部分、保持容量Ｃｓｔ部分の製造工程図である。なお、図３２〜図３９では、図の左側にＮＭＯＳＴＦＴ部分、中央にＰＭＯＳＴＦＴ部分、左側にＮＭＯＳＴＦＴと容量Ｃｓｔ部分を示し、図３２にのみ、これらの区別を表記してある。
【０００５】
薄膜トランジスタとして、トップゲート型低温ポリシリコンＴＦＴが用いられる。ゲート電極は１種類の不透明な金属膜で出来ており、ＰＭＯＳＴＦＴ,ＮＭＯＳＴＦＴ,保持容量Ｃｓｔの上部電極とも同じ厚さである。
【０００６】
画素部ＰＸＬはＴＦＴ（ＮＭＯＳＴＦＴ）、保持容量Ｃｓｔ、液晶ＬＣで構成され、データ線駆動回路ＤＤＲとゲート線駆動回路ＧＤＲによりデータ線ＤＬ、ゲート線ＧＬ、容量線ＣＬにより印加される信号で駆動される。保持容量は高濃度ｎ型ポリシリコン層とゲート電極層を下部電極及び上部電極に用いる。周辺回路はＮＭＯＳＴＦＴとＰＭＯＳＴＦＴからなる。
【０００７】
この液晶表示装置の製造方法は以下のとおりである。ガラス基板を好適とする絶縁性基板ＳＵＢ上にバッファ層（下地膜）として窒化シリコンと酸化シリコンの積層膜ＢＵＦを１００ｎｍ堆積し、さらにプラズマＣＶＤ法によりアモルファスシリコン層を５０ｎｍ堆積する。次に、ＸｅＣｌエキシマレーザを照射しアモルファスシリコン層を結晶化し、公知のフォトリソグラフィーエッチング工程（ホト工程１）にてパターニングしたレジストをマスクにドライエッチングを行って、島状のポリシリコン層ＰＳＩを得る。その後、プラズマＣＶＤ法によりゲート絶縁膜ＧＩを１００ｎｍ堆積する（ゲート絶縁膜の成膜）。・・・図３２。
【０００８】
ＮＭＯＳＴＦＴのための閾値調整インプラを全面に行って、低濃度ｐ型領域ＬＤＰを形成する。２回目のホト工程を行い、ＰＭＯＳＴＦＴのための閾値調整インプラ（低濃度ｎ型インプラＬＤＮ）をＰＭＯＳＴＦＴを形成する領域のみに行う。・・・図３３。
【０００９】
３回目のホト工程を行って、保持容量Ｃｓｔの下部電極インプラを行なう。このインプラでは高濃度ｎ型インプラである（ＨＤＮ）。・・・図３４。
【００１０】
ゲート金属膜を堆積し、４回目のホト工程を行い、ウエットエッチングによりゲート電極ＧＴを形成する。この際、レジストＲＳＴの輪郭よりもゲート電極の金属膜の輪郭が１μｍ程度内側に後退するようにオーバーエッチングを施す。・・・図３５。
【００１１】
図３５でのレジストＲＳＴをマスクにして高濃度ｎ型のソースドレインインプラ（ＨＤＮ）を行う。次に、レジストＲＳＴを除去して低濃度ｎ型のＬＤＤ（Lightly Doped Drain）インプラ（ＬＤＮ）を行う。ＮＭＯＳＴＦＴは、一般にもれ電流が激しいためＬＤＤ領域を設けて電界緩和によりもれ電流を抑制する。電界緩和によりホットキャリア耐性を高めることもできる。・・・図３６。
【００１２】
５回目のホトを行って、ＰＭＯＳＴＦＴのみに高濃度ｐ型の高濃度インプラ（ＨＤＰ）を行う。・・・図３７。
【００１３】
層間絶縁膜ＩＮＳ１を堆積し、６回目のホトを行って、ドライまたはウエットエッチによりコンタクト穴を形成する。配線用金属を堆積し、７回目のホトを行って、ドライまたはウエットエッチによりソース・ドレイン電極ＳＤを形成する。・・・図３８。
【００１４】
層間絶縁膜ＩＮＳ２および保護絶縁膜ＰＡＳを堆積し、８回目のホトを行って、コンタクト穴を形成する。画素電極用透明導電膜を堆積し、９回目のホトを行なって、画素電極ＰＸを形成する。・・・図３９。
【００１５】
この種の従来技術を開示したものとして、非特許文献１を挙げることができる。
【非特許文献１】ソサイアテイ フォア インフォメーション ディスプレイ インタナショナル シンポジウム ダイジエスト オブ テクニカル ペーパーズ １７２頁（Ｓｏｃｉｅｔｙ ｆｏｒ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ ｐ．１７２）（１９９９）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上記従来の薄膜トランジスタでは、そのゲート電極は１種類の不透明な金属膜で形成されており、ＰＭＯＳＴＦＴ、ＮＭＯＳＴＦＴのゲート電極と保持容量Ｃｓｔの上部電極と同じ厚さとなっている。そして、保持容量Ｃｓｔの下部電極の不純物ドーピングをソース・ドレインのドーピングとは別工程で行っている。また、ＰＭＯＳＴＦＴの閾値調整インプラ用ホト工程を、ＰＭＯＳＴＦＴのソース・ドレインのインプラ用ホト工程とは別に行っている。ホト工程は、レジスト塗布、露光、現像、ベーキング、レジスト除去、というように、一連の工程中で最も時間がかかる工程であり、製造に長時間を要する。
【００１７】
本発明の目的は、イオン注入工程とホトリソグラフィー工程（ホト工程）の工程数を削減できる構造をもつ薄膜トランジスタとすることで、製造にかかる時間を短縮した画像表示装置を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の画像表示装置は、絶縁性基板上に形成された複数のゲート線と、前記複数のゲート線にマトリクス状に交差して形成された複数のデータ線とを有し、前記ゲート線と前記データ線の交差部分に複数の画素が形成され、前記複数の画素からなる表示領域の外側に当該画素を駆動するための駆動回路を含む周辺回路が形成され、前記画素に薄膜トランジスタと保持容量とを有し、前記周辺回路に薄膜トランジスタとを有するアクティブ・マトリクス基板で構成される。
【００１９】
そして、上記目的を達成するため、本発明は、前記ゲート電極は下層金属膜と上層金属膜の積層構造とし、前記保持容量の上部電極を前記ゲート電極を構成する前記下層金属膜と同層の金属膜で構成した。
【００２０】
また、本発明は、前記薄膜トランジスタを、ｎチャネル伝導型およびｐチャネル伝導型の２種類から構成し、一方の薄膜トランジスタのゲート電極を前記ゲート電極と同じ構成の積層構造、他方の薄膜トランジスタのゲート電極を前記ゲート電極の下層金属膜と同層の電極とすることができる。
【００２１】
また、本発明は、前記ゲート電極の下層金属膜は透明電極とすることが出来る。
【００２２】
また、本発明は、前記下層金属膜の膜厚を前記上層金属膜の膜厚よりも薄くし、前記下層金属膜の膜厚を２０ｎｍ以上６０ｎｍ以下とすることができる。
【００２３】
また、本発明は、前記保持容量を構成する下部電極をｎ型ポリシリコンを有するものと、ｐ型ポリシリコンを有するものとで構成することができる。
【００２４】
また、本発明は、前記薄膜トランジスタの前記ゲート電極を構成する下層金属膜と上層金属膜の幅を同一としたものとすることができる。
【００２５】
また、本発明は、前記薄膜トランジスタの前記ゲート電極を構成する下層金属膜の幅を上層金属膜の幅より広くしたものとすることができる。
【００２６】
なお、本発明は、上記構成および後述する実施の形態で説明する実施例の構成に限定されるものではなく、本発明の技術思想を逸脱することなく、種々の変更が可能である。
【発明の効果】
【００２７】
薄膜トランジスタを本発明の構造としたことで、保持容量の下部電極用インプラをソース・ドレインのインプラと同時に行うことができ、イオン注入工程を１工程削減できる。また、ＰＭＯＳＴＦＴの閾値調整インプラをＰＭＯＳＴＦＴのソース・ドレインのドーピングすなわちインプラ用レジストパターンを利用して行うことで、ホト工程を１工程削減できる。これにより、最も時間のかかるホト工程とイオン注入工程を各々１工程削減され、より短時間で、より廉価に画像表示装置を提供できる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の最良の実施形態を実施例によって詳細に説明する。
【実施例１】
【００２９】
図１は、本発明による画像表示装置の実施例１を説明するアクティブ・マトリクス基板に形成される薄膜トランジスタ部分の平面図であり、図１（a）は周辺回路の一部、図１（ｂ）は画素回路の一部の平面を示す。図１に示した薄膜トランジスタはトップゲート型である。また、図２は、図１に示した薄膜トランジスタ部分の断面図で、図２（a）は図１（a）のＤ−Ｄ’線に沿った断面図でＰＭＯＳＴＦＴ部分、図２（ｂ）は図１（a）のＥ−Ｅ’線に沿った断面図で、同じくＰＭＯＳＴＦＴ部分、図２（ｃ）は図１（ｂ）のＦ−Ｆ’線に沿った断面図で、ＮＭＯＳＴＦＴ部分と保持容量Ｃｓｔ部分を示す。
【００３０】
図１と図２において、基板ＳＵＢの表面に下地膜ＢＵＦが成膜され、その上にポリシリコン膜ＰＳＩがパターニングされている。ゲート絶縁膜ＧＩを介してゲート電極ＧＴの下層金属ＧＭＢと上層金属ＧＭＴを積層してある。ゲート電極ＧＴを覆って絶縁膜ＩＮＳ１が成膜され、この絶縁膜ＩＮＳ１にコンタクトホールを開けてゲート電極の上層金属ＧＭＴに接続した配線ＧＬＬを形成すると共に、絶縁膜ＩＮＳ１からさらにゲート絶縁膜ＧＩを通ってポリシリコン膜ＰＳＩに至るコンタクトホールを開けてソース・ドレイン電極ＳＤが形成されている。
【００３１】
ソース・ドレイン電極ＳＤを覆って絶縁膜ＩＮＳ２が形成され、最上層に保護絶縁膜ＰＡＳが形成されている。図２（ｃ）に示した画素部では、保護絶縁膜ＰＡＳの上に画素電極ＰＸが成膜されている。この画素電極ＰＸは、保護絶縁膜ＰＡＳと絶縁膜ＩＮＳ２に形成されたコンタクトホールを通してソース・ドレイン電極ＳＤに接続している。
【００３２】
図２（a）と図２（ｃ）に示すように、ゲート電極は下層金属ＧＭＢと上層金属ＧＭＴの積層構造とされている。下層金属ＧＭＢには薄い金属を用いている。保持容量Ｃｓｔ部分の上層電極を下層金属ＧＭＢのみにする。そして、保持容量Ｃｓｔの下部電極用インプラを、この薄い下層金属ＧＭＢを通過させて、ソース・ドレインのインプラと同時に行う。また、図２（a）、図２（ｂ）に示すように、ＰＭＯＳＴＦＴのゲート電極も下層金属ＧＭＢのみとし、ソース・ドレインのインプラと閾値調整インプラを同じレジストを利用して行う。
【００３３】
薄膜トランジスタと保持容量をこのような構造としたことで、その製造において、ホト工程とイオン注入工程が各々１工程削減でき、より短時間で、より廉価に画像表示装置のためのアクティブ・マトリクス基板が得られる。このアクティブ・マトリクス基板を用いることで高品質の画像表示装置を低コストで提供できる。
【００３４】
次に、図１、図２で説明した本発明の画像表示装置の実施例１のアクティブ・マトリクス基板の製造方法を図３〜図１１により説明する。図３〜図１１の左側の図はＮＭＯＳＴＦＴ部分の断面、中央の図はＰＭＯＳＴＦＴ部分の断面、右側の図は保持容量Ｃｓｔ部分の断面を示し、図３にのみ、この図の区別を表記してある。
【００３５】
先ず、透明絶縁性基板であるガラス基板ＳＵＢ上に下地膜ＢＵＦとして酸化シリコン膜ＳｉＯを１００ｎｍ厚に堆積する（この下に窒化シリコン膜ＳｉＮを同厚に堆積し、積層の下地膜としてもよい）。下地膜ＢＵＦの上にプラズマＣＶＤ法にて非晶質シリコン層（ａ−Ｓｉ）を５０ｎｍ厚に堆積する。非晶質シリコン層にＸｅＣｌエキシマレーザを照射し、非晶質シリコン膜を結晶化しポリシリコン膜（ｐ−Ｓｉ）ＰＳＩとした。１回目のホト工程とドライエッチングによりポリシリコン膜ＰＳＩを島状にパターニングする。この上に、ゲート絶縁膜ＧＩとしてプラズマＣＶＤ法にて酸化シリコン膜を１００ｎｍ厚に堆積する。・・・図３。
【００３６】
ＮＭＯＳＴＦＴの閾値調整のため、ホウ素イオンを注入エネルギー３０ｋｅＶ、注入量１×１０12個／ｃｍ2で、全面に低濃度イオン注入を行う（ＬＤＰ領域形成）。・・・図４。
【００３７】
ゲート電極ＧＴの下層金属（下層ゲート層）ＧＭＢとしてチタン（Ｔｉ）を３０ｎｍ厚成膜し、上層金属（上層ゲート層）ＧＭＴとしてモリブデン・タングステン（ＭｏＷ）を、スパッタ法にて１５０ｎｍ厚に連続成膜する。下層金属ＧＭＢの材料としては、Ｔｉのほかに窒化チタン（ＴｉＮ）やその他の適当な金属を用いることができる。下層金属ＧＭＢの層厚は、イオン注入時にスルー膜として用いることから、薄い方が好ましい。しかし、薄すぎると断線や抵抗増加の原因となるため、２０〜６０ｎｍ程度が望ましい。下層金属ＧＭＢを薄くすると、光が一部透過するようになり、明るい画素が得られるという効果もある。下層金属ＧＭＢにはＩＴＯ（Indium Tin Oxide）やＺｎＯ系の透明金属を用いることで、より光を透過させることができる。上層金属ＧＭＴとしてはＭｏＷの他にモリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）やその他の金属でも構わない。ただし、上層金属ＧＭＴのエッチング時に選択比が取れる材料を下層金属ＧＭＢに用いる。上層金属の層厚は１２０から２００ｎｍが望ましい。２回目のホト工程とウエットエッチングにより上層金属ＧＭＴを加工する。この際、後のＬＤＤ領域形成のために１μｍのサイドエッチングが入るように加工する。サイドエッチング幅は０．５から２μ程度が望ましい。保持容量部Ｃｓｔは上層金属ＧＭＴが除去されるようにレイアウトする。これにより、保持容量下部電極のイオン注入をゲート電極形成後に行うことが可能になる。また、ストレージ線（保持容量線）ＣＬの部分は積層のままとし、ストレージ線の抵抗上昇を防ぐ。・・・図５。
【００３８】
先のレジストを残したまま、７５ｋｅＶにて８×１０14ｃｍ-2の燐イオンを注入して、高濃度ｎ型のイオン注入を行った（ＨＤＮ領域形成）。これにより、ソースとドレインがインプラされ、同時に保持容量Ｃｓｔの下部電極もインプラされる。すなわち、イオン注入工程が１工程削減される。ドレイン端の電界が緩和するように８０ｋｅＶにて１×１０13個ｃｍ-2と、低い注入量の燐イオン注入を行ってＬＤＤ領域を形成する。ＬＤＤ領域用のイオン注入は次の下層金属ＧＭＢの加工の後に行ってもよい。・・・図６。
【００３９】
３回目のホト工程とドライエッチングにより下層金属ＧＭＢの加工を行う。このとき、ＮＭＯＳＴＦＴおよびＰＭＯＳＴＦＴはゲート電極ＧＴの上層金属ＧＭＴをマスクにし、保持容量ＣｓｔはレジストＲＳＴをマスクにして加工を行う。下層金属ＧＭＢの加工はウエットエッチでもよい。・・・図７。
【００４０】
４回目のホト工程にてＮＭＯＳＴＦＴと保持容量ＣｓｔをレジストＲＳＴで覆い、３０ｋｅＶにて１．５×１０15ｃｍ-2の硼素イオンにて高濃度ｐ型イオン注入を行って、ＰＭＯＳＴＦＴのソース・ドレインにインプラした（ＨＤＰ領域形成）。・・・図８。
【００４１】
レジストＲＳＴを残したままＰＭＯＳＴＦＴの上層金属ＧＭＴを除去する。ＰＭＯＳＴＦＴのゲート電極は下層金属ＧＭＢのみの構成となる。コンタクト部や配線部は積層のままとする。引き続き、レジストＲＳＴを残したままＰＭＯＳＴＦＴの閾値調整のため、注入量８０ｋｅＶにて１×１０12ｃｍ-2の燐イオンを下層金属ＧＭＢを通してインプラする（ＬＤＮ領域形成）。これにより、ホト工程を１工程削減できる。・・・図９。
【００４２】
層間絶縁膜ＩＮＳ１として、プラズマＣＶＤ法にてＳｉＯ2膜を堆積し、５回目のホト工程とウエットエッチングによりコンタクトホールを形成する。配線層としてＭｏＷ／Ａｌ／ＭｏＷの積層膜をスパッタ法により堆積し、６回目のホト工程とウエットエッチングによりソース・ドレインＳＤと配線を形成する。・・・図１０。
【００４３】
絶縁層ＩＮＳ２としてプラズマＣＶＤ法にてＳｉＮ膜を堆積する。さらに、保護絶縁膜ＰＡＳとして感光性の有機膜を塗布する。７回目のホト工程とエッチングによりコンタクト穴を形成した。画素電極用透明金属としてスパッタ法にてＩＴＯ膜を堆積し、８回目のホト工程リソとウエットエッチングにより画素電極ＰＸを形成する。・・・図１１。
【００４４】
以上説明した製造工程により、最も時間のかかるホト工程と、インプラ工程を各々１工程ずつ削減でき、より短時間で廉価にアクティブ・マトリクス基板を製造できる。また、保持容量部を光が透過するため、より明るい画像表示装置を得ることができる。
【実施例２】
【００４５】
前記実施例１のアクティブ・マトリクス基板は、その保持容量を構成する下部電極がｎ型ポリシリコンであるが、本発明の画像表示装置の実施例２のアクティブ・マトリクス基板では、下部電極がｎ型ポリシリコンを有するものと、ｐ型ポリシリコンを有するものとで保持容量を構成した。
【００４６】
本発明の画像表示装置の実施例２のアクティブ・マトリクス基板の製造方法を図１２〜図１６により説明する。図１２〜図１６の左端の図はＮＭＯＳＴＦＴ部分の断面、中央左の図はＰＭＯＳＴＦＴ部分の断面、中央右の図は下部電極がＮ型の保持容量Ｃｓｔ部分の断面、右端の図は下部電極がＰ型の保持容量Ｃｓｔ部分の断面を示し、図１２にのみ、これらの図の区別を表記してある。
【００４７】
先ず、実施例１の図３から図６と同じ製造工程でゲート電極の下層金属ＧＭＢの加工までを行う。下層金属ＧＭＢの加工の説明は前記実施例の説明で代える。・・・図１２。
【００４８】
次に、４回目のホト工程にてＮＭＯＳＴＦＴと保持容量をレジストで覆う際、下部電極をｐ型ポリシリコンにしたい領域を開口した。３０ｋｅＶにてドーズ量１．５×１０15ｃｍ-2の硼素を用い、高濃度ｐ型イオン注入を行って、ＰＭＯＳＴＦＴのソース・ドレインをインプラし、ＨＤＰ領域を形成する。同時に保持容量Ｃｓｔの下部電極ＧＭＢのドーピング（インプラ）を行う。・・・図１３。
【００４９】
以下、実施例１の製造工程と同じように、レジストＲＳＴを残したままＰＭＯＳＴＦＴの上層金属ＧＭＴを除去する。ＰＭＯＳＴＦＴのゲート電極は下層金属ＧＭＢのみの構成となる。コンタクト部や配線部は積層のままとする。引き続き、レジストＲＳＴを残したままＰＭＯＳＴＦＴの閾値調整のため、注入量８０ｋｅＶにて１×１０12ｃｍ-2の燐イオンを下層金属ＧＭＢを通してインプラする。これにより、ホト工程を１工程削減できる。・・・図１４。
【００５０】
層間絶縁膜ＩＮＳ１として、プラズマＣＶＤ法にてＳｉＯ2膜を堆積し、５回目のホト工程とウエットエッチングによりコンタクトホールを形成する。配線層としてＭｏＷ／Ａｌ／ＭｏＷの積層膜をスパッタ法により堆積し、６回目のホト工程とウエットエッチングによりソース・ドレインＳＤと配線を形成する。・・・図１５。
【００５１】
絶縁層ＩＮＳ２としてプラズマＣＶＤ法にてＳｉＮ膜を堆積する。さらに、保護絶縁膜ＰＡＳとして感光性の有機膜を塗布する。７回目のホト工程とエッチングによりコンタクト穴を形成した。画素電極用透明金属としてスパッタ法にてＩＴＯ膜を堆積し、８回目のホト工程リソとウエットエッチングにより画素電極ＰＸを形成する。・・・図１６。
【００５２】
以上説明した製造工程によっても、最も時間のかかるホト工程と、インプラ工程を各々１工程ずつ削減でき、より短時間で廉価にアクティブ・マトリクス基板を製造できる。また、保持容量部を光が透過するため、より明るい画像表示装置を得ることができる。
【実施例３】
【００５３】
実施例１のアクティブ・マトリクス基板では、ＮＭＯＳＴＦＴはＬＤＤ構造であるが、実施例３ではＬＤＤ構造のＮＭＯＳＴＦＴとＧＯＬＤ（Ｇate Ｏverlapped ＬＤＤ）構造とした。実施例３のアクティブ・マトリクス基板を図１７〜図２１の製造工程で説明する。図１７〜図２１の左端は駆動回路等の周辺回路部（回路部）のＮＭＯＳＴＦＴ、中央左はＰＭＯＳＴＦＴ、中央右は画素部のＮＭＯＳＴＦＴ、右端は保持容量Ｃｓｔの、それぞれ断面を示す。
【００５４】
ＧＯＬＤ構造はホットキャリア耐性がＬＤＤ構造よりもが高いが、漏れ電流と付加容量がＬＤＤ構造よりも高い。そこで、低い漏れ電流と付加容量を要求される画素部のＮＭＯＳＴＦＴはＬＤＤ構造で構成し、ホットキャリアの発生しやすい周辺回路部のＮＭＯＳＴＦＴはＧＯＬＤ構造で構成した。
【００５５】
先ず、実施例１の図３から図６と同じ製造工程でゲート電極の下層金属ＧＭＢの加工までを行う。下層金属ＧＭＢの加工の説明は前記実施例の説明で代える。
【００５６】
次に、下層ゲート加工のためのホト工程において、回路部のＮＭＯＳＴＦＴでは、上層ゲートより１ミクロン広くレジストパターンを形成する。・・・図１７。
【００５７】
以下、実施例１と同様に、４回目のホト工程にてＮＭＯＳＴＦＴと保持容量ＣｓｔをレジストＲＳＴで覆い、３０ｋｅＶにて１．５×１０15ｃｍ-2の硼素イオンにて高濃度ｐ型イオン注入を行って、ＰＭＯＳＴＦＴのソース・ドレインにインプラした（ＨＤＰ領域形成）。・・・図1８。
【００５８】
レジストＲＳＴを残したままＰＭＯＳＴＦＴの上層金属ＧＭＴを除去する。ＰＭＯＳＴＦＴのゲート電極は下層金属ＧＭＢのみの構成となる。コンタクト部や配線部は積層のままとする。引き続き、レジストＲＳＴを残したままＰＭＯＳＴＦＴの閾値調整のため、注入量８０ｋｅＶにて１×１０12ｃｍ-2の燐イオンを下層金属ＧＭＢを通してインプラする。これにより、ホト工程を１工程削減できる。・・・図１９。
【００５９】
層間絶縁膜ＩＮＳ１として、プラズマＣＶＤ法にてＳｉＯ2膜を堆積し、５回目のホト工程とウエットエッチングによりコンタクトホールを形成する。配線層としてＭｏＷ／Ａｌ／ＭｏＷの積層膜をスパッタ法により堆積し、６回目のホト工程とウエットエッチングによりソース・ドレインＳＤと配線を形成する。・・・図２０。
【００６０】
絶縁層ＩＮＳ２としてプラズマＣＶＤ法にてＳｉＮ膜を堆積する。さらに、保護絶縁膜ＰＡＳとして感光性の有機膜を塗布する。７回目のホト工程とエッチングによりコンタクト穴を形成した。画素電極用透明金属としてスパッタ法にてＩＴＯ膜を堆積し、８回目のホト工程リソとウエットエッチングにより画素電極ＰＸを形成する。・・・図２１。
【００６１】
実施例３によれば、ＬＤＤ構造のＮＭＯＳＴＦＴとＧＯＬＤ構造のＮＭＯＳＴＦＴを工程数を増すことなく同時に得ることができ、周辺回路部のＮＭＯＳＴＦＴのホットキャリア耐性が向上し、画像表示性能を落とすことなく、より寿命の長い画像表示装置が作成できる。
【実施例４】
【００６２】
図２９では、画像表示装置として液晶表示装置を例として説明したが、本発明はこれに限るものではなく、アクティブ・マトリクス基板を用いた他の方式の画像表示装置にも同様に適用できる。図２２は、本発明の実施例４を説明する有機ＥＬ表示装置の回路構成図である。図２３は、有機ＥＬ表示装置の画素部上面図で、図２３（ａ）は配線および電極の配置図、図２３（ｂ）は有機ＥＬ層と開口領域の説明図である。図２４は、図２３（ａ）の点線でしめされた画素領域における要部断面図で、図２４（ａ）は図２３（ａ）のＧ−Ｇ’線に沿った断面、図２４（ｂ）は図２３（ａ）のＨ−Ｈ’線に沿った断面、図２４（ｃ）は図２３（ａ）のＪ−Ｊ’線に沿った断面を示す。
【００６３】
画素ＰＸＬは、ＮＭＯＳＴＦＴ、ＰＭＯＳＴＦＴ、保持容量Ｃｓｔ、有機ＥＬ素子ＯＬＥ、画素電極ＰＸで構成される。信号線ＳＬ、ゲート線ＧＬ、点灯スイッチ線ＳＷＬ、電源線ＶＬからなる。この画素ＰＸＬは、ゲート線駆動回路ＧＤＲからゲート線ＧＬを通して印加される走査信号で選択され、データ線駆動回路ＤＤＲからデータ線ＤＬを通して供給される表示データを保持容量Ｃｓｔに保持する。点灯スイッチ線ＳＷＬを通して与えられる点灯制御信号でＰＭＯＳＴＦＴがオンとなり、保持容量Ｃｓｔに保持された表示データの大きさに応じた電流を電源線ＶＬから有機ＥＬ素子ＯＬＥに流す。有機ＥＬ素子ＯＬＥは流れる電流の大きさ応じた発光を行う。
【００６４】
保持容量Ｃｓｔは、高濃度ｎ型ポリシリコン層とゲート電極層を下部電極及び上部電極として用いる。周辺回路のゲート線駆動回路の薄膜トランジスタＴＦＴにはＮＭＯＳＴＦＴとＰＭＯＳＴＦＴから構成される。この有機ＥＬ表示装置のアクティブ・マトリクス基板は、図３〜図１１で説明した実施例１の工程、すなわち、透明な導電膜（ＩＴＯ）による画素電極ＰＸの加工工程までは実施例１と同様に行う。
【００６５】
有機ＥＬ表示装置用のアクティブ・マトリクス基板の場合には、上記の工程後、保護絶縁膜としてプラズマＣＶＤにてＳｉＮ膜ＩＮＳ３を堆積し、ホト工程により画素電極上の保護絶縁膜を除去して開口する（ＡＰ）。マスク蒸着法にて有機ＥＬ層を堆積し、さらに例えばアルミニウムからなる共通電極を形成する。したがって、この有機ＥＬ表示装置はアクティブ・マトリクス基板側に発光を取り出すボトムエミッション型である。なお、アクティブ・マトリクス基板と反対側に発光を取り出すトップエミッション型の場合は、画素電極にアルミニウム等の反射性金属膜を用い、共通電極にはＩＴＯ等の透明電極を用いる。
【００６６】
実施例４により、最も時間のかかるホト工程と、インプラ工程を各々１工程ずつ削減でき、より短時間で廉価に有機ＥＬ表示装置用のアクティブ・マトリクス基板を製造できる。
【００６７】
以上説明した実施例１から実施例４における絶縁性基板はガラスに限らず石英やプラスチックでもよい。下地層はＳｉＯ2膜の代わりにＳｉＯ2膜とＳｉＮ膜の積層膜を用いた場合は、ＳｉＮ膜の不純物拡散抑制効果で基板からの不要なイオンが液晶層等への悪影響が防止される。
【００６８】
また、非晶質シリコンの結晶化法はエキシマレーザーアニールに限らず、固体レーザーアニールや熱アニールによる固相成長や、これらの組合せでもよい。半導体膜は微結晶シリコンでもよいし、ＳｉとＧｅの化合物、その他の公知の酸化物半導体でもよい。
【００６９】
図２５は、本発明の画像表示装置の第１例としての液晶表示装置の装置構成例を説明する展開斜視図である。また、図２６は、図２５のＺ−Ｚ線方向で切断した断面図である。この液晶表示装置は、前記したアクティブ・マトリクス基板を用いたものである。図２５と図２６において、参照符号ＰＮＬはアクティブ・マトリクス基板ＳＵＢ１と対向基板ＳＵＢ２の貼り合わせ間隙に液晶を封入した液晶表示パネルで、その表裏に偏光板ＰＯＬ１，ＰＯＬ２が積層されている。また、参照符号ＯＰＳは拡散シートやプリズムシートからなる光学補償部材、ＧＬＢは導光板、ＣＦＬは冷陰極蛍光ランプ、ＲＦＳは反射シート、ＬＦＳはランプ反射シート、ＳＨＤはシールドフレーム、ＭＤＬはモールドケースである。
【００７０】
前記した実施例１〜３の何れかの構成を有するアクティブ・マトリクス基板ＳＵＢ１上に液晶配向膜層を形成し、これにラビング等の手法で配向規制力を付与する。画素領域ＡＲの周辺にシール剤を形成した後、同様に配向膜層を形成した対向基板ＳＵＢ２を所定のギャップで対向配置させ、このギャップ内に液晶を封入し、シール剤の封入口を封止材で閉鎖する。こうして構成した液晶セルＰＮＬの表裏に偏光板ＰＯＬ１，ＰＯＬ２を積層し、導光板ＧＬＢと冷陰極蛍光ランプＣＦＬ等からなるバックライト等を、光学補償部材ＯＰＳを介して実装することで液晶表示装置を製造する。なお、液晶セルの周辺に有する駆動回路にはフレキシブルプリント基板ＦＰＣ１，ＦＰＣ２を介してデータやタイミング信号が供給される。参照符号ＰＣＢは外部信号源と各フレキシブルプリント基板ＦＰＣ１，ＦＰＣ２の間において、当該外部信号源から入力する表示信号を液晶表示装置で表示する信号形式に変換するタイミングコントローラ等が搭載されている。
【００７１】
また、図２７は、本発明の画像表示装置の第２例としての有機ＥＬ表示装置の装置構成例を説明する展開斜視図である。また、図２８は、図２７に示された構成要素を一体化した有機ＥＬ表示装置の平面図である。ここでは、前記した実施例１〜３の最上層に有機ＥＬ素子を形成したアクティブ・マトリクス基板、あるいは実施例４のアクティブ・マトリクス基板を用いる。有機ＥＬ素子は、画素内の電極表面から順次、ホール輸送層、発光層、電子輸送層、陰極金属層などを蒸着した積層体から構成されるのが一般的である。このような積層層を形成したアクティブ・マトリクス基板ＳＵＢ１の画素領域ＰＡＲの周囲にシール材を配置し、封止基板ＳＵＢＸまたは封止缶で封止する。また、これらの代わりに、保護フィルムを用いても良い。
【００７２】
この有機ＥＬ表示装置は、その駆動回路領域ＤＤＲ、ＧＤＲに外部信号源からの表示用信号をプリント基板ＰＬＢで供給する。このプリント基板ＰＬＢにはインターフェース回路チップＣＴＬが搭載されている。そして、上側ケースであるシールドフレームＳＨＤと下側ケースＣＡＳで一体化して有機ＥＬ表示装置とする。
【図面の簡単な説明】
【００７３】
【図１】本発明による画像表示装置の実施例１を説明するアクティブ・マトリクス基板に形成される薄膜トランジスタ部分の平面図である。
【図２】図１に示した薄膜トランジスタ部分の断面図である。
【図３】本発明に係る画像表示装置の実施例１のアクティブ・マトリクス基板の製造方法を説明する工程図である。
【図４】本発明に係る画像表示装置の実施例１のアクティブ・マトリクス基板の製造方法を説明する図３に続く工程図である。
【図５】本発明に係る画像表示装置の実施例１のアクティブ・マトリクス基板の製造方法を説明する図４に続く工程図である。
【図６】本発明に係る画像表示装置の実施例１のアクティブ・マトリクス基板の製造方法を説明する図５に続く工程図である。
【図７】本発明に係る画像表示装置の実施例１のアクティブ・マトリクス基板の製造方法を説明する図６に続く工程図である。
【図８】本発明に係る画像表示装置の実施例１のアクティブ・マトリクス基板の製造方法を説明する図７に続く工程図である。
【図９】本発明に係る画像表示装置の実施例１のアクティブ・マトリクス基板の製造方法を説明する図８に続く工程図である。
【図１０】本発明に係る画像表示装置の実施例１のアクティブ・マトリクス基板の製造方法を説明する図９に続く工程図である。
【図１１】本発明に係る画像表示装置の実施例１のアクティブ・マトリクス基板の製造方法を説明する図１０に続く工程図である。
【図１２】本発明に係る画像表示装置の実施例２のアクティブ・マトリクス基板の製造方法を説明する工程図である。
【図１３】本発明に係る画像表示装置の実施例２のアクティブ・マトリクス基板の製造方法を説明する図１２に続く工程図である。
【図１４】本発明に係る画像表示装置の実施例２のアクティブ・マトリクス基板の製造方法を説明する図１３に続く工程図である。
【図１５】本発明に係る画像表示装置の実施例２のアクティブ・マトリクス基板の製造方法を説明する図１４に続く工程図である。
【図１６】本発明に係る画像表示装置の実施例２のアクティブ・マトリクス基板の製造方法を説明する図１５に続く工程図である。
【図１７】本発明に係る画像表示装置の実施例３のアクティブ・マトリクス基板の製造方法を説明する工程図である。
【図１８】本発明に係る画像表示装置の実施例３のアクティブ・マトリクス基板の製造方法を説明する図１７に続く工程図である。
【図１９】本発明に係る画像表示装置の実施例３のアクティブ・マトリクス基板の製造方法を説明する図１８に続く工程図である。
【図２０】本発明に係る画像表示装置の実施例３のアクティブ・マトリクス基板の製造方法を説明する図１９に続く工程図である。
【図２１】本発明に係る画像表示装置の実施例３のアクティブ・マトリクス基板の製造方法を説明する図２０に続く工程図である。
【図２２】本発明に係る画像表示装置の実施例４を説明する有機ＥＬ表示装置の回路構成図である。
【図２３】本発明に係る有機ＥＬ表示装置の画素部上面図である。
【図２４】図２３（ａ）の点線で示された画素領域における要部断面図である。
【図２５】本発明の画像表示装置の第１例としての液晶表示装置の装置構成例を説明する展開斜視図である。
【図２６】図２５のＺ−Ｚ線方向で切断した断面図である。
【図２７】本発明の画像表示装置の第２例としての有機ＥＬ表示装置の装置構成例を説明する展開斜視図である。
【図２８】図２７に示された構成要素を一体化した有機ＥＬ表示装置の平面図である。
【図２９】従来の画像表示装置の一例である液晶表示装置の回路構成図である。
【図３０】図２９における周辺回路（データ線駆動回路ＤＤＲやゲート線駆動回路ＧＤＲ）を構成する薄膜トランジスタの平面図（ａ）、および画素部ＰＸＬの平面図（ｂ）である。
【図３１】図３０のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線に沿った断面図である。
【図３２】図３１に示したＰＭＯＳＴＦＴ部分、ＮＭＯＳＴＦＴ部分、保持容量Ｃｓｔ部分の製造工程図である。
【図３３】図３１に示したＰＭＯＳＴＦＴ部分、ＮＭＯＳＴＦＴ部分、保持容量Ｃｓｔ部分の図３２に続く製造工程図である。
【図３４】図３１に示したＰＭＯＳＴＦＴ部分、ＮＭＯＳＴＦＴ部分、保持容量Ｃｓｔ部分の図３３に続く製造工程図である。
【図３５】図３１に示したＰＭＯＳＴＦＴ部分、ＮＭＯＳＴＦＴ部分、保持容量Ｃｓｔ部分の図３４に続く製造工程図である。
【図３６】図３１に示したＰＭＯＳＴＦＴ部分、ＮＭＯＳＴＦＴ部分、保持容量Ｃｓｔ部分の図３５に続く製造工程図である。
【図３７】図３１に示したＰＭＯＳＴＦＴ部分、ＮＭＯＳＴＦＴ部分、保持容量Ｃｓｔ部分の図３６に続く製造工程図である。
【図３８】図３１に示したＰＭＯＳＴＦＴ部分、ＮＭＯＳＴＦＴ部分、保持容量Ｃｓｔ部分の図３７に続く製造工程図である。
【図３９】図３１に示したＰＭＯＳＴＦＴ部分、ＮＭＯＳＴＦＴ部分、保持容量Ｃｓｔ部分の図３８に続く製造工程図である。
【符号の説明】
【００７４】
ＳＵＢ・・・基板，ＢＵＦ・・・下地膜，ＰＳＩ・・・ポリシリコン膜，ＧＩ・・・ゲート絶縁膜，ＧＴ・・・ゲート電極，ＧＭＢ・・・下層金属，ＧＭＴ・・・上層金属，ＧＬ・・・ゲート線，ＳＤ・・・ソース・ドレイン，ＩＮＳ１・ＩＮＳ２・ＩＮＳ３・・・絶縁層，ＰＡＳ・・・保護絶縁膜，ＰＸ・・・画素電極，Ｃｓｔ・・・保持容量，ＰＸＬ・・・画素部，ＤＤＲ・・・データ線駆動回路，ＧＤＲ・・・ゲート線駆動回路，ＧＬ・・・ゲート線，ＤＬ・・・データ線，ＣＬ・・・容量線，ＬＣ・・・液晶，ＧＬＬ・・・配線，ＲＳＴ・・・レジスト，ＬＤＰ・・・低濃度ｐ型領域，ＬＤＮ・・・低濃度n型領域，ＨＤＮ・・・高濃度n型領域，ＨＤＰ・・・高濃度p型領域，ＳＷＬ・・・点灯スイッチ線，ＶＬ・・・電源線，ＯＬＥ・・・有機ＥＬ，ＡＰ・・・開口部，ＳＨＤ・・・シールドフレーム，
ＭＤＬ・・・モールドケース，ＦＰＣ１・・・フレキシブルプリント基板，ＦＰＣ２・・・フレキシブルプリント基板，ＣＦＬ・・・冷陰極蛍光ランプ，ＰＣＢ・・・タイミングコントローラ，ＰＮＬ・・・液晶セル，ＯＰＳ・・・光学補償部材，ＧＬＢ・・・導光板，ＰＯＬ１・・・偏光板，ＰＯＬ２・・・偏光板，ＲＦＳ・・・反射シート，ＬＦＳ・・・ランプ反射シート，ＳＵＢＸ・・・封止基板，ＰＡＲ・・・画素領域，ＰＬＢ・・・プリント基板，ＣＴＬ・・・インターフェース回路チップ，ＣＡＳ・・・下側ケース。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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