(57)【要約】【課題】チップの中央に周辺回路が集中配置されたフロアプランを有する半導体記憶装置において、入出力データ幅による回路特性の変化を抑制する。【解決手段】バス領域１２１，１２２と、中心線Ａに沿って配置された第３のバス領域１２３と、辺１０１とバス領域１２１との間に配置されたセル領域１１１と、辺１０２とバス領域１２２との間に配置されたセル領域１１２と、バス領域１２１，１２２間に配置され、バス領域１２３から見て辺１０３，１０４側にそれぞれ配置されたセル領域１１３，１１４と、バス領域１２３に沿って配置されたデータ入出力パッド列ＤＱ０〜ＤＱ１５とを備える。本発明によれば、入出力データ幅を変更してもデータ入出力バスの遠近端差はほとんど変化しない。したがって、選択された入出力データ幅によって特性が変化しにくく、優れた回路特性を得ることが可能となる。【選択図】図１
2008153503.tif 000002
【特許請求の範囲】
【請求項１】
チップの平面形状が四角形であり、第１の方向に延在する第１及び第２の辺と、前記第１の方向と交差する第２の方向に延在する第３及び第４の辺とを有する半導体記憶装置であって、
前記第１の方向に延在する第１及び第２のバス領域と、
前記チップを前記第１の方向に二分する中心線に沿って配置された第３のバス領域と、
前記第１の辺と前記第１のバス領域との間に配置された第１のセル領域と、
前記第２の辺と前記第２のバス領域との間に配置された第２のセル領域と、
前記第１のバス領域と前記第２のバス領域との間に配置され、前記第３のバス領域から見て前記第３の辺側に配置された第３のセル領域と、
前記第１のバス領域と前記第２のバス領域との間に配置され、前記第３のバス領域から見て前記第４の辺側に配置された第４のセル領域と、
前記第３のバス領域に沿って配置されたデータ入出力パッド列とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記データ入出力パッド列はそれぞれｎ個のデータ入出力パッドからなる第１及び第２のグループを含み、
入出力データ幅をｎビットに設定する場合には、前記第２のグループを使用することなく前記第１のグループを使用してデータの入出力を行い、
入出力データ幅を２ｎビットに設定する場合には、前記第１及び第２のグループを並列に使用してデータの入出力を行うことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記データ入出力パッド列の前記第１のグループは、前記第１のバス領域と前記第２のバス領域との間に配置されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記データ入出力パッド列の前記第２のグループは、前記第２の辺と前記第２のバス領域との間に配置されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記データ入出力パッド列の前記第２のグループは、前記第１のバス領域と前記第２のバス領域との間に配置されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
前記データ入出力パッド列の前記第１及び第２のグループは、第３のバス領域を介してそれぞれ対向する位置に配置されていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記データ入出力パッド列の前記第１のグループを構成するデータ入出力パッドは、第３のバス領域を介してそれぞれ対向する位置に半分ずつ配置されていることを特徴とする請求項３乃至６のいずれか一項に記載の半導体記憶装置。
【請求項８】
前記第１のバス領域に形成された第１のデータ入出力バスは、前記データ入出力パッド列の前記第１のグループを構成するデータ入出力パッドとの間でデータの授受が可能であり、
前記第２のバス領域に形成された第２のデータ入出力バスは、前記データ入出力パッド列の前記第１又は第２のグループを構成するデータ入出力パッドとの間でデータの授受が可能であることを特徴とする請求項２乃至７のいずれか一項に記載の半導体記憶装置。
【請求項９】
前記第３のバス領域に形成された第３のデータ入出力バスは、前記第１のデータ入出力バスに接続された第１の部分と、前記第２のデータ入出力バスに接続された第２の部分とを含んでおり、
前記第３のデータ入出力バスの前記第１の部分と前記第２の部分の配線長がほぼ等しいことを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記データ入出力パッド列の前記第１のグループは、前記第３のデータ入出力バスの前記第１の部分と前記第２の部分との境界近傍に配置されていることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
前記第１及び第２のデータ入出力バスは、いずれも、前記中心線から見て前記第３の辺側に位置する第１の部分と、前記中心線から見て前記第４の辺側に位置する第２の部分とを含んでおり、
前記第１のデータ入出力バスの前記第１の部分は、前記第１のセル領域に配置されたメモリセルアレイのうち前記中心線から見て前記第３の辺側に位置するメモリセルアレイ及び前記第３のセル領域に配置されたメモリセルアレイの一部と接続され、
前記第１のデータ入出力バスの前記第２の部分は、前記第１のセル領域に配置されたメモリセルアレイのうち前記中心線から見て前記第４の辺側に位置するメモリセルアレイ及び前記第４のセル領域に配置されたメモリセルアレイの一部と接続され、
前記第２のデータ入出力バスの前記第１の部分は、前記第２のセル領域に配置されたメモリセルアレイのうち前記中心線から見て前記第３の辺側に位置するメモリセルアレイ及び前記第３のセル領域に配置されたメモリセルアレイの他の一部と接続され、
前記第２のデータ入出力バスの前記第２の部分は、前記第２のセル領域に配置されたメモリセルアレイのうち前記中心線から見て前記第４の辺側に位置するメモリセルアレイ及び前記第４のセル領域に配置されたメモリセルアレイの他の一部と接続されていることを特徴とする請求項９又は１０に記載の半導体記憶装置。
【請求項１２】
前記第１のデータ入出力バスの前記第１の部分は、前記第３のデータ入出力バスの前記第１の部分のうち半分と接続され、
前記第１のデータ入出力バスの前記第２の部分は、前記第３のデータ入出力バスの前記第１の部分のうち残りの半分と接続され、
前記第２のデータ入出力バスの前記第１の部分は、前記第３のデータ入出力バスの前記第２の部分のうち半分と接続され、
前記第２のデータ入出力バスの前記第２の部分は、前記第３のデータ入出力バスの前記第２の部分のうち残りの半分と接続されていることを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】
前記第１のデータ入出力バスの前記第１及び第２の部分は、前記第３のデータ入出力バスの前記第１の部分に対して共通接続されており、
前記第２のデータ入出力バスの前記第１及び第２の部分は、前記第３のデータ入出力バスの前記第２の部分に対して共通接続されていることを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１４】
前記第１のデータ入出力バスの前記第１及び第２の部分のいずれか一方を前記第３のデータ入出力バスの前記第１の部分に接続する第１のセレクターと、
前記第２のデータ入出力バスの前記第１及び第２の部分のいずれか一方を前記第３のデータ入出力バスの前記第２の部分に接続する第２のセレクターとをさらに備えていることを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１５】
前記第１のセル領域には、入出力データ幅を２ｎビットに設定した場合に前記データ入出力パッド列の前記第１のグループに接続される複数のメモリセルアレイが配置され、
前記第２のセル領域には、入出力データ幅を２ｎビットに設定した場合に前記データ入出力パッド列の前記第２のグループに接続される複数のメモリセルアレイが配置されていることを特徴とする請求項２乃至１４のいずれか一項に記載の半導体記憶装置。
【請求項１６】
前記第３及び第４のセル領域には、入出力データ幅を２ｎビットに設定した場合に前記データ入出力パッド列の前記第１のグループに接続されるメモリセルアレイと前記第２のグループに接続されるメモリセルアレイとが配置されていることを特徴とする請求項１５に記載の半導体記憶装置。
【請求項１７】
前記第１乃至第４のセル領域に形成された複数のメモリセルアレイは２ｍ個のバンクに分割されており、
前記第１及び第２のセル領域のうち前記中心線から見て前記第３の辺側に位置する部分、並びに、前記第３のセル領域からなる第１の片側領域と、前記第１及び第２のセル領域のうち前記中心線から見て前記第４の辺側に位置する部分、並びに、前記第４のセル領域からなる第２の片側領域には、それぞれｍ個のバンクが配置されていることを特徴とする請求項１５又は１６に記載の半導体記憶装置。
【請求項１８】
前記第１の片側領域に配置されたｍ個のバンクは、バンクアドレスの所定のビットが第１の論理レベルである場合にアクセス可能であり、
前記第２の片側領域に配置されたｍ個のバンクは、前記バンクアドレスの前記所定のビットが前記第１の論理レベルとは異なる第２の論理レベルである場合にアクセス可能であることを特徴とする請求項１７に記載の半導体記憶装置。
【請求項１９】
前記第３のセル領域と前記第４のセル領域との間には、周辺回路が集中配置されていることを特徴とする請求項１乃至１８のいずれか一項に記載の半導体記憶装置。
【請求項２０】
入出力データ幅が可変であり、入出力データ幅をｎビットに設定する場合には、それぞれｎ個のデータ入出力パッドからなる第１及び第２のグループを含むデータ入出力パッド列のうち、第１のグループを使用してデータの入出力を行い、入出力データ幅を２ｎビットに設定する場合には前記第１及び第２のグループを並列に使用してデータの入出力を行う半導体記憶装置であって、
第１及び第２のデータ入出力バスと、前記第１のデータ入出力バスと前記データ入出力パッド列の前記第１のグループとを接続する第１の部分、及び、前記第２のデータ入出力バスと前記データ入出力パッド列の前記第１又は第２のグループとを接続する第２の部分を含む第３のデータ入出力バスとを備え、
前記第１及び第２のデータ入出力バスは第１の方向に平行に延在し、前記第３のデータ入出力バスは前記第１の方向と交差する第２の方向に延在し、前記第３のデータ入出力バスの前記第１の部分と前記第２の部分の配線長がほぼ等しいことを特徴とする半導体記憶装置。
【請求項２１】
少なくとも前記データ入出力パッド列の前記第１のグループは、チップの略中央に配置されていることを特徴とする請求項２０に記載の半導体記憶装置。
【請求項２２】
前記データ入出力パッド列の前記第１のグループは、前記第３のデータ入出力バスの前記第１の部分と前記第２の部分との境界近傍に配置されていることを特徴とする請求項２０又は２１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、複数のメモリセルアレイを有する半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置の記憶容量は年々大容量化しており、これに伴って、チップのフロアプランを適切に選択することがコスト及び特性の面で重要となっている。ここで「フロアプランと」は、複数のメモリセルアレイや周辺回路のレイアウト、データ入出力パッド列（ＤＱパッド列）のレイアウト、データ入出力バス（Ｉ／Ｏバス）のレイアウトなど、チップ上の全体的なレイアウトを指す。
【０００３】
チップのフロアプランを決める要素としては、要求される回路特性やチップ面積、さらには、モジュール実装時に生じる制約などがあり、これらを考慮してフロアプランを決定する必要がある。これら要素のうち、回路特性に着目すると、チップの平面形状をほぼ正方形とすることによって遠近端差を抑制することが望ましいと言える。平面形状がほぼ正方形のチップは、従来主流であった４バンク構成の半導体記憶装置においては容易に採用することができる。つまり、４バンク構成であれば、これらバンクを２列×２行に配置すればよいからである。
【０００４】
しかしながら、近年の大容量製品、特に１Ｇｂｉｔ以上の記憶容量を有する製品では、８バンク以上の構成となることが多い。例えば８バンク構成の場合、フロアプランとしてはこれらバンクを２列×４行に配置するとすることが一般的であるが、この場合は、チップの縦横比に大きな差が生じることから、遠近端差が増大してしまう。
【０００５】
一方、８バンク構成のチップにおいて、これらバンクを３列×３行に配置し、中央に周辺回路を集中配置するフロアプランも知られている（特許文献１，２参照）。しかしながら、中央に周辺回路を集中配置するフロアプランにおいては、ＤＱパッド列やＩ／Ｏバスのレイアウトが回路特性に大きな影響を与えやすい。このため、ＤＱパッド列やＩ／Ｏバスのレイアウトを含むフロアプランの選定に当たっては、より慎重さが必要となる。
【０００６】
特に、一般的な半導体記憶装置では、入出力データ幅、つまり、同時に入出力するデータのビット数が可変であり、ヒューズオプションやボンディングオプションなどの方法で入出力データ幅を選択可能に構成されている。このような場合、中央に周辺回路を集中配置するフロアプランにおいては、選択された入出力データ幅によって特性が変化しやすいという問題があった。
【特許文献１】特開２００２−２３０９７６号公報
【特許文献２】特開２００３−１０００７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、本発明の目的は、複数のメモリセルアレイを有する改良された半導体記憶装置を提供することである。
【０００８】
また、本発明の他の目的は、チップの中央に周辺回路が集中配置されたフロアプランを有する改良された半導体記憶装置を提供することである。
【０００９】
また、本発明のさらに他の目的は、選択された入出力データ幅によって特性が変化しにくい半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明による半導体記憶装置は、チップの平面形状が四角形であり、第１の方向に延在する第１及び第２の辺と、前記第１の方向と交差する第２の方向に延在する第３及び第４の辺とを有する半導体記憶装置であって、前記第１の方向に延在する第１及び第２のバス領域と、前記チップを前記第１の方向に二分する中心線に沿って配置された第３のバス領域と、前記第１の辺と前記第１のバス領域との間に配置された第１のセル領域と、前記第２の辺と前記第２のバス領域との間に配置された第２のセル領域と、前記第１のバス領域と前記第２のバス領域との間に配置され、前記第３のバス領域から見て前記第３の辺側に配置された第３のセル領域と、前記第１のバス領域と前記第２のバス領域との間に配置され、前記第３のバス領域から見て前記第４の辺側に配置された第４のセル領域と、前記第３のバス領域に沿って配置されたデータ入出力パッド列とを備えることを特徴とする。
【００１１】
本発明において、データ入出力パッド列はそれぞれｎ個のデータ入出力パッドからなる第１及び第２のグループを含むことが好ましい。この場合、入出力データ幅をｎビットに設定する場合には、第２のグループを使用することなく第１のグループを使用してデータの入出力を行い、入出力データ幅を２ｎビットに設定する場合には、第１及び第２のグループを並列に使用してデータの入出力を行うことが好ましい。
【００１２】
また、第１のバス領域に形成された第１のデータ入出力バスは、データ入出力パッド列の第１のグループを構成するデータ入出力パッドとの間でデータの授受が可能であり、第２のバス領域に形成された第２のデータ入出力バスは、データ入出力パッド列の第１又は第２のグループを構成するデータ入出力パッドとの間でデータの授受が可能であることが好ましい。さらに、第３のバス領域に形成された第３のデータ入出力バスは、第１のデータ入出力バスに接続された第１の部分と、第２のデータ入出力バスに接続された第２の部分とを含んでおり、第３のデータ入出力バスの第１の部分と第２の部分の配線長がほぼ等しいことが特に好ましい。
【００１３】
また、第１のセル領域には、入出力データ幅を２ｎビットに設定した場合にデータ入出力パッド列の第１のグループに接続される複数のメモリセルアレイが配置され、第２のセル領域には、入出力データ幅を２ｎビットに設定した場合にデータ入出力パッド列の第２のグループに接続される複数のメモリセルアレイが配置されていることが好ましい。
【００１４】
第３のセル領域と第４のセル領域との間には、周辺回路が集中配置されていることが好ましい。
【発明の効果】
【００１５】
本発明によれば、第１〜第４のセル領域がチップの第１〜第４の辺に沿って配置される構成となることから、チップの中央に周辺回路を集中配置することができる。これにより、チップの平面形状を正方形に近い形状とすることが可能となることから、遠近端差を抑制することが可能となる。
【００１６】
また、チップを第１の方向に二分する中心線に沿って第３のバス領域が配置され、第３のバス領域に沿ってデータ入出力パッド列（ＤＱパッド列）が配置されていることから、入出力データ幅を変更してもデータ入出力バス（Ｉ／Ｏバス）の遠近端差はほとんど変化しない。したがって、選択された入出力データ幅によって特性が変化しにくく、優れた回路特性を得ることが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１８】
図１は、本発明の好ましい第１の実施形態による半導体記憶装置のフロアプランを説明するための模式的な平面図である。
【００１９】
本実施形態による半導体記憶装置は例えばＤＲＡＭであり、８バンク構成を有している。これら８つのＢａｎｋ０〜Ｂａｎｋ７に対しては、それぞれ個別にコマンドを与えることが可能であり、それぞれ独立に動作する。図１に示すように、８つのＢａｎｋ０〜Ｂａｎｋ７は、いずれもロー側のメモリセルアレイとハイ側のメモリセルアレイに分かれている。図１において、ロー側のメモリセルアレイにはＬＤＱと表記し、ハイ側のメモリセルアレイにはＵＤＱと表記してある。本実施形態においては、各メモリセルアレイが同時に入出力可能なデータ幅は８ビットであり、データアンプを介して対応するデータ入出力バス（Ｉ／Ｏバス）との間でデータの授受を行う。
【００２０】
本実施形態による半導体記憶装置は、データ入出力パッド列（ＤＱパッド列）は１６個のデータ入出力パッドによって構成されている。つまり、入出力データ幅は最大で１６ビットである。しかしながら、入出力データ幅が１６ビットに固定されているわけではなく、ヒューズオプションやボンディングオプションなどによって、８ビット（或いは４ビット）に切り替えることが可能である。
【００２１】
図１に示すように、ＤＱパッド列は、８個のデータ入出力パッドＤＱ０〜ＤＱ７からなる第１のグループＧ１と、８個のデータ入出力パッドＤＱ８〜ＤＱ１５からなる第２のグループＧ２に分かれている。そして、入出力データ幅を１６ビットに設定する場合には、グループＧ１，Ｇ２を並列に使用して１６ビットのデータを入出力し、入出力データ幅を８ビットに設定する場合には、グループＧ１だけを使用して８ビットのデータを入出力する。
【００２２】
入出力データ幅を１６ビットに設定する場合には、同じバンクを構成するロー側のメモリセルアレイＬＤＱとハイ側のメモリセルアレイＵＤＱを並列動作させる。これによって、１６ビットの入出力データのうち、データ入出力パッドＤＱ０〜ＤＱ７に対応する８ビットのデータはロー側のメモリセルアレイＬＤＱに割り当てられ、データ入出力パッドＤＱ８〜ＤＱ１５に対応する８ビットのデータはハイ側のメモリセルアレイＵＤＱに割り当てられることになる。一方、入出力データ幅を８ビットに設定する場合には、同じバンクを構成するロー側のメモリセルアレイＬＤＱとハイ側のメモリセルアレイＵＤＱを別個に動作させる。これにより、アドレスに応じてロー側のメモリセルアレイＬＤＱ又はハイ側のメモリセルアレイＵＤＱがアクセスされることになる。
【００２３】
次に、本実施形態による半導体記憶装置のフロアプランについて、より詳細に説明する。
【００２４】
図１に示すように、本実施形態による半導体記憶装置は、チップ１００の平面形状が四角形であり、正方形に近い形状を有している。チップ１００は、Ｙ方向に延在する第１及び第２の辺１０１，１０２と、Ｘ方向に延在する第３及び第４の辺１０３，１０４とを有している。
【００２５】
チップ１００の周囲には、それぞれ第１〜第４の辺１０１〜１０４に沿って第１〜第４のセル領域１１１〜１１４が配置されている。図１に示すように、第１のセル領域１１１は、チップ１００の第１の辺１０１と、Ｙ方向に延在する第１のバス領域１２１との間に配置されている。また、第２のセル領域１１２は、チップ１００の第２の辺１０２と、Ｙ方向に延在する第２のバス領域１２２との間に配置されている。さらに、第３及び第４のセル領域１１３，１１４は、バス領域１２１，１２２間に配置されており、Ｘ方向に延在する第３のバス領域１２３から見て第３の辺側１０３に第３のセル領域１１３が配置され、第３のバス領域１２３から見て第４の辺側１０４に第４のセル領域１１４が配置されている。
【００２６】
また、チップ１００の中央、つまり、セル領域１１３，１１４間には周辺回路１９０が集中配置されている。
【００２７】
図１に示すように、第１のセル領域１１１には、Ｂａｎｋ０，１，４〜７のロー側のメモリセルアレイＬＤＱが配置され、第２のセル領域１１２には、Ｂａｎｋ２〜７のハイ側のメモリセルアレイＵＤＱが配置されている。また、第３のセル領域１１３には、Ｂａｎｋ０のハイ側のメモリセルアレイＵＤＱ及びＢａｎｋ２のロー側のメモリセルアレイＬＤＱが配置され、第４のセル領域１１４には、Ｂａｎｋ１のハイ側のメモリセルアレイＵＤＱ及びＢａｎｋ３のロー側のメモリセルアレイＬＤＱが配置されている。
【００２８】
第１のセル領域１１１に配置された６個のメモリセルアレイのうち、Ｂａｎｋ０，４，６を構成するメモリセルアレイについては、チップ１００をＹ方向に二分する中心線Ａから見て第３の辺１０３側に配置され、Ｂａｎｋ１，５，７を構成するメモリセルアレイについては中心線Ａから見て第４の辺１０４側に配置されている。また、第２のセル領域１１２に配置された６個のメモリセルアレイのうち、Ｂａｎｋ２，４，６を構成するメモリセルアレイについては中心線Ａから見て第３の辺１０３側に配置され、Ｂａｎｋ１，５，７を構成するメモリセルアレイについては中心線Ａから見て第４の辺１０４側に配置されている。
【００２９】
このような配置により、セル領域１１１，１１２のうち中心線Ａから見て第３の辺１０３側に位置する部分、並びに、セル領域１１３からなる上側領域１００ａには、偶数バンクを構成する全てのメモリセルアレイが配置されることになる。逆に、セル領域１１１，１１２のうち中心線Ａから見て第４の辺１０４側に位置する部分、並びに、セル領域１１４からなる下側領域１００ｂには、奇数バンクを構成する全てのメモリセルアレイが配置されることになる。上側領域１００ａに配置された４個のバンクは、バンクアドレスの最下位ビットが「０」である場合にアクセス可能であり、下側領域１００ｂに配置された４個のバンクは、バンクアドレスの最下位ビットが「１」である場合にアクセス可能である。
【００３０】
第１のバス領域１２１には、Ｂａｎｋ０〜７のロー側のメモリセルアレイＬＤＱとの間でデータの授受を行う第１のデータ入出力バス（Ｉ／Ｏバス）１３１が形成されている。また、第２のバス領域１２２には、Ｂａｎｋ０〜７のハイ側のメモリセルアレイＵＤＱとの間でデータの授受を行う第２のデータ入出力バス（Ｉ／Ｏバス）１３２が形成されている。
【００３１】
第３のバス領域１２３は、チップ１００をＹ方向に二分する中心線Ａに沿って設けられている。第３のバス領域１２３に形成された第３のデータ入出力バス（Ｉ／Ｏバス）１３３は、Ｉ／Ｏバス１３１に接続された第１の部分１３３ａと、Ｉ／Ｏバス１３２に接続された第２の部分１３３ｂとを含んでいる。図１に示すように、第１の部分１３３ａはＤＱパッド列のグループＧ１と接続可能であり、第２の部分１３３ｂはＤＱパッド列のグループＧ１又はＧ２と接続可能である。図１に示すように、第１の部分１３３ａと第２の部分１３３ｂの配線長はほぼ等しい。
【００３２】
このような構成により、Ｂａｎｋ０〜７のロー側のメモリセルアレイＬＤＱは、Ｉ／Ｏバス１３１及びＩ／Ｏバス１３３の第１の部分１３３ａを介して、データ入出力パッドＤＱ０〜ＤＱ７に接続されることになる。一方、Ｂａｎｋ０〜７のハイ側のメモリセルアレイＵＤＱは、Ｉ／Ｏバス１３２及びＩ／Ｏバス１３３の第２の部分１３３ｂを介して、データ入出力パッドＤＱ０〜ＤＱ７又はＤＱ８〜ＤＱ１５に接続されることになる。
【００３３】
図１に示すように、ＤＱパッド列は第３のバス領域１２３に沿って配置されている。このうち、グループＧ１を構成するＤＱパッドＤＱ０〜ＤＱ７は、バス領域１２１，１２２間に配置され、グループＧ２を構成するＤＱパッドＤＱ８〜ＤＱ１５は、第２の辺１０２とバス領域１２２との間に配置されている。ここで、ＤＱパッドＤＱ０〜ＤＱ７は、データ入出力バス１３３の第１の部分１３３ａと第２の部分１３３ｂとの境界近傍に配置されている。これは、ＤＱパッドＤＱ０〜ＤＱ７を第１の部分１３３ａ及び第２の部分１３３ｂのいずれにも接続可能とするためである。
【００３４】
本実施形態では、Ｉ／Ｏバス１３１についても、第１の部分１３１ａと第２の部分１３１ｂに分かれている。Ｉ／Ｏバス１３１の第１の部分１３１ａは、中心線Ａから見て第３の辺１０３側に位置しており、Ｉ／Ｏバス１３１の第２の部分１３１ｂは、中心線Ａから見て第４の辺１０４側に位置している。
【００３５】
Ｉ／Ｏバス１３１の第１の部分１３１ａは、セル領域１１１に配置されたメモリセルアレイのうち、中心線Ａから見て第３の辺１０３側に位置するメモリセルアレイ、さらには、セル領域１１３に配置されたＢａｎｋ２のロー側のメモリセルアレイＬＤＱと接続されている。一方、Ｉ／Ｏバス１３１の第２の部分１３１ｂは、セル領域１１１に配置されたメモリセルアレイのうち、中心線Ａから見て第４の辺１０４側に位置するメモリセルアレイ、さらには、セル領域１１４に配置されたＢａｎｋ３のロー側のメモリセルアレイＬＤＱと接続されている。
【００３６】
同様に、Ｉ／Ｏバス１３２についても、第１の部分１３２ａと第２の部分１３２ｂに分かれている。Ｉ／Ｏバス１３２の第１の部分１３２ａは、中心線Ａから見て第３の辺１０３側に位置しており、Ｉ／Ｏバス１３２の第２の部分１３２ｂは、中心線Ａから見て第４の辺１０４側に位置している。
【００３７】
Ｉ／Ｏバス１３２の第１の部分１３２ａは、セル領域１１２に配置されたメモリセルアレイのうち、中心線Ａから見て第３の辺１０３側に位置するメモリセルアレイ、さらには、セル領域１１３に配置されたＢａｎｋ０のハイ側のメモリセルアレイＵＤＱと接続されている。一方、Ｉ／Ｏバス１３２の第２の部分１３２ｂは、セル領域１１２に配置されたメモリセルアレイのうち、中心線Ａから見て第４の辺１０４側に位置するメモリセルアレイ、さらには、セル領域１１４に配置されたＢａｎｋ１のハイ側のメモリセルアレイＵＤＱと接続されている。
【００３８】
本実施形態では、Ｉ／Ｏバス１３１の第１の部分１３１ａは、Ｉ／Ｏバス１３３の第１の部分１３３ａのうち半分１３３ａ１と接続され、Ｉ／Ｏバス１３１の第２の部分１３１ｂは、Ｉ／Ｏバス１３３の第１の部分１３３ａのうち残りの半分１３３ａ２と接続されている。第１の部分１３１ａの半分１３３ａ１と残りの半分１３３ａ２は、いずれも８対（１６本）の配線パターンによって構成されている。したがって、Ｉ／Ｏバス１３３の第１の部分１３３ａについては、１６対（３２本）の配線パターンによって構成されることになる。
【００３９】
同様に、Ｉ／Ｏバス１３２の第１の部分１３２ａは、Ｉ／Ｏバス１３３の第２の部分１３３ｂのうち半分１３３ｂ１と接続され、Ｉ／Ｏバス１３２の第２の部分１３２ｂは、Ｉ／Ｏバス１３３の第２の部分１３３ｂのうち残りの半分１３３ｂ２と接続されている。第２の部分１３２ａの半分１３３ｂ１と残りの半分１３３ｂ２についてもそれぞれ８対（１６本）の配線パターンによって構成されており、したがって、Ｉ／Ｏバス１３３の第２の部分１３３ｂについても１６対（３２本）の配線パターンによって構成されることになる。
【００４０】
図２は、Ｉ／Ｏバス１３３の第１の部分１３３ａと第２の部分１３３ｂとの境界部分の配線構造を模式的に示す平面図である。
【００４１】
図２に示すように、Ｉ／Ｏバス１３３を構成する３２本の配線パターンはいずれもＸ方向に延在しており、第１の部分１３３ａと第２の部分１３３ｂが向き合う端部領域において下層（又は上層）に形成された配線パターン１４０に接続される。下層（又は上層）に形成された配線パターン１４０はいずれもＹ方向に延在し、それぞれ対応するＤＱパッドＤＱ０〜ＤＱ７用の入出力回路（図示せず）に接続される。
【００４２】
図２に示すように、第１の部分１３３ａと第２の部分１３３ｂとの境界は、それぞれＸ方向にずれて形成されている。これは、下層（又は上層）に形成された配線パターン１４０がいずれもＹ方向に延在しているため、干渉することなく密に配線パターン１４０を配列するためである。尚、図１において、Ｉ／Ｏバス１３３の第１の部分１３３ａ及び第２の部分１３３ｂの端部を斜めに表記しているのは、これらの端部がＸ方向にずれて形成されていることを表現している。
【００４３】
以上が本実施形態による半導体記憶装置のフロアプランである。このように、本実施形態によれば、複数のメモリセルアレイがチップ１００の第１〜第４の辺１０１〜１０４に沿って配置されることから、チップ１００の中央に周辺回路１９０を集中配置することができる。これにより、チップ１００の平面形状を正方形に近い形状とすることが可能となることから、遠近端差を抑制することが可能となる。
【００４４】
しかも、第３のバス領域１２３に沿ってＤＱパッド列を配置するとともに、Ｉ／Ｏバス１３３の第１の部分１３３ａと第２の部分１３３ｂの配線長をほぼ等しく設定していることから、ロー側のメモリセルアレイＬＤＱに接続されるＩ／Ｏバス全体の寄生容量と、ハイ側のメモリセルアレイＵＤＱに接続されるＩ／Ｏバス全体の寄生容量がほぼ一致する。このため、ハイ側のメモリセルアレイＵＤＱをグループＧ１に接続する場合（入出力データ幅が８ビットの場合）と、ハイ側のメモリセルアレイＵＤＱをグループＧ２に接続する場合（入出力データ幅が１６ビットの場合）とで、特性の変化がほとんど生じない。したがって、本実施形態による半導体記憶装置は、選択された入出力データ幅によって特性が変化しにくく、優れた回路特性を得ることが可能となる。
【００４５】
これに対し、特許文献１，２に記載されたフロアプランでは、入出力データ幅が所定ビット（例えば１６ビット）である場合に最適化されているため、入出力データ幅を例えば８ビット（或いは４ビット）に設定しようとすると、ハイ側のメモリセルアレイＵＤＱとグループＧ１とを接続するＩ／Ｏバスが非常に長くなり、遠近端差が顕著となる。本実施形態ではこのような問題はほとんど生じず、入出力データ幅に関わらず優れた回路特性を得ることが可能となる。
【００４６】
しかも、本実施形態では、グループＧ１をバス領域１２１，１２２間に配置していることから、入出力データ幅を８ビットとした場合において、ロー側のメモリセルアレイＬＤＱからグループＧ１までの距離と、ハイ側のメモリセルアレイＵＤＱからグループＧ１までの距離との差が少なくなる。
【００４７】
また、本実施形態による半導体記憶装置では、偶数バンクに対応するＩ／Ｏバスと奇数バンクに対応するＩ／Ｏバスを別個に備えていることから、Ｉ／Ｏバスを構成する各配線パターンの配線長を短くすることができる。その結果、Ｉ／Ｏバス全体の寄生容量が低減されることから、より高速なデータ転送が可能となる。
【００４８】
以下、本発明の好ましい他の実施形態について説明する。
【００４９】
図３は、本発明の好ましい第２の実施形態による半導体記憶装置のフロアプランを説明するための模式的な平面図である。
【００５０】
図３に示すように、本実施形態による半導体記憶装置では、Ｉ／Ｏバス１３１の第１の部分１３１ａと第２の部分１３１ｂが短絡され、Ｉ／Ｏバス１３３の第１の部分１３３ａに対して共通接続されている。同様に、Ｉ／Ｏバス１３２の第１の部分１３２ａと第２の部分１３２ｂが短絡され、Ｉ／Ｏバス１３３の第２の部分１３３ｂに対して共通接続されている。これに伴って、Ｉ／Ｏバス１３３の本数が半分とされている。つまり、Ｉ／Ｏバス１３３の第１の部分１３３ａ及び第２の部分１３３ｂは、いずれも８対（１６本）の配線パターンによって構成されている。その他の点については、第１の実施形態と同一であることから、同一の要素については同一の符号を付し、重複する説明は省略する。
【００５１】
このような構成により、本実施形態による半導体記憶装置では、第１の実施形態に比べて、第３のバス領域１２３の占有面積を縮小することが可能となる。
【００５２】
図４は、本発明の好ましい第３の実施形態による半導体記憶装置のフロアプランを説明するための模式的な平面図である。
【００５３】
図４に示すように、本実施形態による半導体記憶装置では、Ｉ／Ｏバス１３１の第１の部分１３１ａと第２の部分１３１ｂの接続部分にセレクター１５１が設けられている。同様に、Ｉ／Ｏバス１３２の第１の部分１３２ａと第２の部分１３２ｂの接続部分にセレクター１５２が設けられている。その他の点については、第２の実施形態と同一であることから、同一の要素については同一の符号を付し、重複する説明は省略する。
【００５４】
セレクター１５１は、Ｉ／Ｏバス１３１の第１及び第２の部分１３１ａ，１３１ｂのいずれか一方をＩ／Ｏバス１３３の第１の部分１３３ａに接続する回路である。同様に、セレクター１５２は、Ｉ／Ｏバス１３２の第１及び第２の部分１３２ａ，１３２ｂのいずれか一方をＩ／Ｏバス１３３の第２の部分１３３ｂに接続する回路である。
【００５５】
このような構成により、本実施形態による半導体記憶装置では、第２の実施形態に比べて、Ｉ／Ｏバス全体の寄生容量を低減することが可能となる。
【００５６】
図５は、本発明の好ましい第４の実施形態による半導体記憶装置のフロアプランを説明するための模式的な平面図である。
【００５７】
図５に示すように、本実施形態による半導体記憶装置では、第２の実施形態と比べてメモリセルアレイの配置が異なっている。つまり、チップ１００の上側領域１００ａには、下位バンクを構成する全てのメモリセルアレイが配置され、逆に、チップ１００の下側領域１００ｂには、上位バンクを構成する全てのメモリセルアレイが配置されている。その他の点については、第２の実施形態と同一であることから、同一の要素については同一の符号を付し、重複する説明は省略する。
【００５８】
上側領域１００ａに配置された４個のバンクは、バンクアドレスの最上位ビットが「０」である場合にアクセス可能であり、下側領域１００ｂに配置された４個のバンクは、バンクアドレスの最上位ビットが「１」である場合にアクセス可能である。このような構成においても、第２の実施形態と同じ効果を得ることが可能となる。
【００５９】
このように、本発明において、上側領域１００ａにどのバンクを配置し、下側領域１００ｂにどのバンクを配置するかについては特に限定されるものではない。但し、バンクアドレスの所定のビットが第１の論理レベルである場合に上側領域１００ａのバンクがアクセスされ、第２の論理レベルである場合に下側領域１００ｂのバンクがアクセスされるよう、設定することが好ましい。
【００６０】
図６は、本発明の好ましい第５の実施形態による半導体記憶装置のフロアプランを説明するための模式的な平面図である。
【００６１】
図６に示すように、本実施形態による半導体記憶装置では、セル領域１１３に配置された２つのメモリセルアレイの位置が逆であり、セル領域１１４に配置された２つのメモリセルアレイの位置が逆である点において、第２の実施形態と異なる。その他の点については、第２の実施形態と同一であることから、同一の要素については同一の符号を付し、重複する説明は省略する。
【００６２】
このように、セル領域１１３，１１４には、ロー側のメモリセルアレイＬＤＱとハイ側のメモリセルアレイＵＤＱが混在しているが、これらメモリセルアレイの位置については特に限定されず、入れ替えることが可能である。
【００６３】
図７は、本発明の好ましい第６の実施形態による半導体記憶装置のフロアプランを説明するための模式的な平面図である。
【００６４】
図７に示すように、本実施形態による半導体記憶装置では、バス領域１２１，１２２間にデータ入出力パッド列のグループＧ２が配置されている。その他の点については、第２の実施形態と同一であることから、同一の要素については同一の符号を付し、重複する説明は省略する。
【００６５】
このような構成によれば、Ｉ／Ｏバス１３３の配線長が短くなることから、Ｉ／Ｏバス全体の寄生容量をより低減することが可能となる。この場合、第１の部分１３３ａと第２の部分１３３ｂの配線長を完全に一致させることは困難となるが、ほぼ等しくなるようレイアウトすることが好ましい。
【００６６】
図８は、本発明の好ましい第７の実施形態による半導体記憶装置のフロアプランを説明するための模式的な平面図である。
【００６７】
図８に示すように、本実施形態による半導体記憶装置では、データ入出力パッド列のグループＧ１，Ｇ２がバス領域１２３を介してそれぞれ対向する位置に配置されている。その他の点については、第６の実施形態と同一であることから、同一の要素については同一の符号を付し、重複する説明は省略する。
【００６８】
このような構成によれば、Ｉ／Ｏバス１３３の配線長を短くしつつ、第１の部分１３３ａと第２の部分１３３ｂの配線長を容易に一致させることが可能となる。
【００６９】
図９は、本発明の好ましい第８の実施形態による半導体記憶装置のフロアプランを説明するための模式的な平面図である。
【００７０】
図９に示すように、本実施形態による半導体記憶装置では、データ入出力パッド列のグループＧ１を構成するデータ入出力パッドがバス領域１２３を介してそれぞれ対向する位置に半分ずつ配置されており、同様に、グループＧ２を構成するデータ入出力パッドがバス領域１２３を介してそれぞれ対向する位置に半分ずつ配置されている。その他の点については、第７の実施形態と同一であることから、同一の要素については同一の符号を付し、重複する説明は省略する。
【００７１】
このような構成においても、Ｉ／Ｏバス１３３の配線長を短くしつつ、第１の部分１３３ａと第２の部分１３３ｂの配線長を容易に一致させることが可能となる。
【００７２】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７３】
例えば、上述した各本実施形態による半導体記憶装置はいずれも８バンク構成を有しているが、本発明がこれに限定されるものではない。
【図面の簡単な説明】
【００７４】
【図１】本発明の好ましい第１の実施形態による半導体記憶装置のフロアプランを説明するための模式的な平面図である。
【図２】第３のデータ入出力バス１３３の第１の部分１３３ａと第２の部分１３３ｂとの境界部分の配線構造を模式的に示す平面図である。
【図３】本発明の好ましい第２の実施形態による半導体記憶装置のフロアプランを説明するための模式的な平面図である。
【図４】本発明の好ましい第３の実施形態による半導体記憶装置のフロアプランを説明するための模式的な平面図である。
【図５】本発明の好ましい第４の実施形態による半導体記憶装置のフロアプランを説明するための模式的な平面図である。
【図６】本発明の好ましい第５の実施形態による半導体記憶装置のフロアプランを説明するための模式的な平面図である。
【図７】本発明の好ましい第６の実施形態による半導体記憶装置のフロアプランを説明するための模式的な平面図である。
【図８】本発明の好ましい第７の実施形態による半導体記憶装置のフロアプランを説明するための模式的な平面図である。
【図９】本発明の好ましい第８の実施形態による半導体記憶装置のフロアプランを説明するための模式的な平面図である。
【符号の説明】
【００７５】
１００      チップ
１００ａ    チップの上側領域
１００ｂ    チップの下側領域
１０１      第１の辺
１０２      第２の辺
１０３      第３の辺
１０４      第４の辺
１１１      第１のセル領域
１１２      第２のセル領域
１１３      第３のセル領域
１１４      第４のセル領域
１２１      第１のバス領域
１２２      第２のバス領域
１２３      第３のバス領域
１３１      第１のデータ入出力バス
１３１ａ    第１の部分
１３１ｂ    第２の部分
１３２      第２のデータ入出力バス
１３２ａ    第１の部分
１３２ｂ    第２の部分
１３３      第３のデータ入出力バス
１３３ａ    第１の部分
１３３ｂ    第２の部分
１４０      配線パターン
１５１，１５２      セレクター
１９０      周辺回路
Ａ          中心線
ＤＱ０〜ＤＱ１５    データ入出力パッド
Ｇ１        第１のグループ
Ｇ２        第２のグループ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2008153503.tif 000007
【図６】
2008153503.tif 000008
【図７】
2008153503.tif 000009
【図８】
2008153503.tif 000010
【図９】
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