(57)【要約】【課題】抵抗素子と半導体基板の間の耐圧性を向上させた半導体装置を提供する。【解決手段】本発明に係る半導体装置は、ＬＯＣＯＳ酸化法により半導体基板１に形成され、第１の素子領域１ａを他の領域から分離する第１の素子分離膜２ａと、半導体基板１に形成された溝に埋め込まれ、第２の素子領域１ｂを他の領域から分離する第２の素子分離膜２ｂと、第１の素子領域１ａに形成された第１の半導体素子と、第２の素子領域１ｂに形成された第２の半導体素子と、第１の素子分離膜２ａ上に形成された抵抗素子４ｄとを具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＬＯＣＯＳ酸化法により半導体基板に形成され、第１の素子領域を他の領域から分離する第１の素子分離膜と、
前記半導体基板に形成された溝に埋め込まれ、第２の素子領域を他の領域から分離する第２の素子分離膜と、
前記第１の素子領域に形成された第１の半導体素子と、
前記第２の素子領域に形成された第２の半導体素子と、
前記第１の素子分離膜上に形成された抵抗素子と、
を具備する半導体装置。
【請求項２】
前記第１の半導体素子は、前記抵抗素子の一端側に接続されており、
さらに、
前記半導体基板の上方に形成された外部接続端子と、
前記抵抗素子の他端側と前記外部接続端子を接続する配線と、
前記半導体基板に形成され、前記配線に接続され、前記外部接続端子から印加されるノイズ電流をグラウンドに放電することにより、前記第１の半導体素子を保護する放電用素子と、
を具備する請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体素子は、前記半導体基板の外部に設けられたＴＦＴのゲートをオン／オフさせる信号を生成するオンオフ信号生成回路の一部であり、
前記第２の半導体素子は、前記オンオフ信号生成回路を制御する制御回路の一部である請求項２に記載の半導体装置。
【請求項４】
ＬＯＣＯＳ酸化法を用いて半導体基板に第１の素子分離膜を形成することにより、第１の素子領域を他の領域から分離する工程と、
前記半導体基板に溝を形成し、該溝に第２の素子分離膜を埋め込むことにより、第２の素子領域を他の領域から分離する工程と、
前記第１の素子領域に第１の半導体素子を形成し、かつ前記第２の素子領域に第２の半導体素子を形成する工程と、
前記第１の素子分離膜上に抵抗素子を形成する工程と、
を具備する半導体装置の製造方法。
【請求項５】
前記溝に前記第２の素子領域を埋め込む工程は、
前記溝内、前記第１の素子分離膜上、及び前記半導体基板上に絶縁膜を成膜する工程と、
前記第１の素子分離膜上及び前記半導体基板上に位置する前記絶縁膜をＣＭＰ法により除去する工程と、
を具備する請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。特に本発明は、抵抗素子と半導体基板の間の絶縁耐圧性を向上させた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図４は、従来の半導体装置の構成を説明する為の断面図である。シリコン基板１００の素子領域１００ａ，１００ｂにはトランジスタが形成されている。素子領域１００ａに形成されたトランジスタは、半導体装置の外部に設けられたＴＦＴのゲートをオン／オフさせるオンオフ信号を生成するオンオフ信号生成回路の一部である。オンオフ信号の電圧は、例えば１０Ｖ以上である。素子領域１００ｂに形成されたトランジスタは、オンオフ信号生成回路を制御する制御回路の一部であり、動作電圧は、例えば１．５Ｖである。素子領域１００ａの素子分離膜１０２ａはＬＯＣＯＳ酸化法により形成されており、素子領域１００ｂの素子分離膜１０２ｂはトレンチアイソレーション法によりシリコン基板１００に埋め込まれている。
【０００３】
またシリコン基板１００の素子領域１００ｃ及びその周囲には、オンオフ信号生成回路を外部から印加される高電圧のノイズ電流から保護する保護回路が設けられている。保護回路には、ノイズ電流をグラウンドに放電する為のトランジスタと、回路上このトランジスタとオンオフ信号生成回路の間に位置するポリシリコン抵抗素子１０４ｄを有する。抵抗素子１０４ｄは、トレンチアイソレーション法により形成された素子分離膜１０２ｂ上に位置している。なお、トレンチアイソレーション法により形成された素子分離膜上に抵抗素子を形成した従来技術としては、下記特許文献１がある。
【０００４】
【特許文献１】特開２００２−２６１２４４号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
通常の動作時において抵抗素子には、ある程度高い電圧（例えば１０Ｖ以上）が加わることが多い。このため、抵抗素子と半導体基板の間に位置する素子分離膜には高い絶縁耐圧が必要になる。しかしトレンチアイソレーション法による素子分離膜は、ＣＶＤ法により形成され、かつＣＭＰ法が用いられるため表面にマイクロスクラッチやＳｉピットが形成されることがある。このため、トレンチアイソレーション法による素子分離膜では絶縁耐圧が十分確保できない場合もある。例えば抵抗素子が半導体素子の保護回路の一部である場合、高電圧のノイズ電流ではなく通常の動作電圧で抵抗素子と半導体基板の間で絶縁破壊が生じる可能性があった。
【０００６】
本発明は上記のような事情を考慮してなされたものであり、その目的は、抵抗素子と半導体基板の間の耐圧性を向上させた半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係る半導体装置は、ＬＯＣＯＳ酸化法により半導体基板に形成され、第１の素子領域を他の領域から分離する第１の素子分離膜と、
前記半導体基板に形成された溝に埋め込まれ、第２の素子領域を他の領域から分離する第２の素子分離膜と、
前記第１の素子領域に形成された第１の半導体素子と、
前記第２の素子領域に形成された第２の半導体素子と、
前記第１の素子分離膜上に形成された抵抗素子とを具備する。
【０００８】
この半導体装置によれば、前記抵抗素子は前記第１の素子分離膜上に形成されている。このため、抵抗素子と半導体基板の間の耐圧性を向上させることができる。
【０００９】
前記第１の半導体素子は、例えば前記抵抗素子の一端側に接続されているが、この場合、前記半導体基板の上方に形成された外部接続端子と、前記抵抗素子の他端側と前記外部接続端子を接続する配線と、前記半導体基板に形成され、前記配線に接続され、前記外部接続端子から印加されるノイズ電流をグラウンドに放電することにより、前記第１の半導体素子を保護する放電用素子とを具備してもよい。
【００１０】
前記第１の半導体素子は、例えば前記半導体基板の外部に設けられたＴＦＴのゲートをオン／オフさせる信号を生成するオンオフ信号生成回路の一部であり、前記第２の半導体素子は、例えば前記オンオフ信号生成回路を制御する制御回路の一部である。通常の動作時において、前記制御回路には高い電圧は加わらないが、前記オンオフ信号生成回路には比較的高い電圧（例えば１０Ｖ以上）が加わる。前記第１の半導体素子の下に位置する素子分離膜の絶縁耐圧が低い場合、通常の動作時に素子分離膜と前記半導体基板の間の絶縁が破壊されることがあるが、本発明によればこの絶縁破壊を抑制できる。
【００１１】
本発明に係る半導体装置の製造方法は、ＬＯＣＯＳ酸化法を用いて半導体基板に第１の素子分離膜を形成することにより、第１の素子領域を他の領域から分離する工程と、
前記半導体基板に溝を形成し、該溝に第２の素子分離膜を埋め込むことにより、第２の素子領域を他の領域から分離する工程と、
前記第１の素子領域に第１の半導体素子を形成し、かつ前記第２の素子領域に第２の半導体素子を形成する工程と、
前記第１の素子分離膜上に抵抗素子を形成する工程とを具備する。
【００１２】
前記溝に前記第２の素子領域を埋め込む工程は、例えば、前記溝内、前記第１の素子分離膜上、及び前記半導体基板上に絶縁膜を成膜する工程と、前記第１の素子分離膜上及び前記半導体基板上に位置する前記絶縁膜をＣＭＰ法により除去する工程とを具備する。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施形態について説明する。図１の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本方法によって製造される半導体装置は、例えば液晶表示装置のドライバである。
【００１４】
まず、図１（Ａ）に示すように、シリコン基板１に第１導電型の不純物を導入することにより、ウェル３０を形成する。次いで、シリコン基板１上にマスク膜（図示せず）を形成し、このマスク膜をマスクとしてシリコン基板を熱酸化する。これによりシリコン基板１の一部には素子分離膜２ａが形成され、素子領域１ａ，１ｃが他の領域から分離される。素子領域１ａには、後述する工程によりトランジスタが形成される。このトランジスタは、液晶表示パネルが有するＴＦＴのゲートをオン／オフさせる信号を生成するオンオフ信号生成回路の一部である。また素子領域１ｃには、後述する工程によりトランジスタが形成される。このトランジスタは、素子領域１ａに形成されるトランジスタを保護する保護回路の一部である。
その後、マスク膜を除去する。
【００１５】
次いで、シリコン基板１及び素子分離膜２ａ上にマスク膜（図示せず）を形成し、このマスク膜をマスクとしてシリコン基板１をエッチングする。これによりシリコン基板１には溝が形成される。その後、マスク膜を除去する。次いで、この溝内、シリコン基板１上及び素子分離膜２ａ上に絶縁膜（例えば酸化シリコン膜）をＣＶＤ法により形成し、シリコン基板１上及び素子分離膜２ａ上に位置する絶縁膜をＣＭＰ法により研磨除去する。これにより、シリコン基板１の溝内には素子分離膜２ｂが埋め込まれ、素子領域１ｂが他の領域から分離される。素子領域１ｂには、後述する工程によりトランジスタが形成される。このトランジスタは、オンオフ信号生成回路を制御する制御回路の一部である。
その後、マスク膜を除去する
【００１６】
次いで、素子領域１ｂ，１ｃに位置するシリコン基板１をマスク膜（図示せず）で覆い、さらにシリコン基板１を熱酸化する。これにより、素子領域１ａに位置するシリコン基板１にはゲート絶縁膜３ａが形成される。その後、マスク膜を除去する。次いでシリコン基板１を熱酸化する。これにより、素子領域１ｂ，１ｃに位置するシリコン基板１にはゲート絶縁膜３ｂ，３ｃが形成される。また素子領域１ａに位置するゲート絶縁膜３ａは厚くなる。
【００１７】
次いで、図１（Ｂ）に示すように、ゲート絶縁膜３ａ，３ｂ，３ｃそれぞれ上、並びに素子分離膜２ａ，２ｂそれぞれ上に、ポリシリコン膜をＣＶＤ法により形成する。次いでポリシリコン膜上にレジストパターンを形成し、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これによりポリシリコン膜は選択的に除去され、ゲート絶縁膜３ａ，３ｂ，３ｃ上に位置するゲート電極４ａ，４ｂ，４ｃ、及び素子分離膜２ａ上に位置する抵抗素子４ｄが形成される。抵抗素子４ｄは、素子領域１ｃの近傍に位置しており、素子領域１ｃに形成されるトランジスタとともに保護回路の一部を構成する。
【００１８】
次いで、図１（Ｃ）に示すように、ゲート電極４ａ，４ｂ，４ｃ及び素子分離膜２ａ，２ｂをマスクとしてシリコン基板１に第２導電型の不純物を導入する。これにより、素子領域１ａ，１ｂ，１ｃに位置するシリコン基板１には、それぞれ低濃度不純物領域６ａ，６ｂ，６ｃが形成される。次いで、ゲート電極４ａ，４ｂ，４ｃを含む全面上に絶縁膜をＣＶＤ法により形成し、この絶縁膜をエッチバックする。これにより、ゲート電極４ａ，４ｂ，４ｃそれぞれの側壁を覆うサイドウォール５ａ，５ｂ，５ｃが形成される。次いで、サイドウォール５ａ，５ｂ，５ｃ、ゲート電極４ａ，４ｂ，４ｃ、及び素子分離膜２ａ，２ｂをマスクとしてシリコン基板１に第２導電型の不純物を導入する。これにより、素子領域１ａ，１ｂ，１ｃに位置するシリコン基板１には、それぞれトランジスタのソース及びドレインとして機能する不純物領域７ａ，７ｂ，７ｃが形成される。
【００１９】
このようにして、素子領域１ａ，１ｂ，１ｃにはそれぞれトランジスタが形成される。なお、素子領域１ａ，１ｂにはＣＭＯＳトランジスタが形成されても良い。
【００２０】
次いで、図１（Ｄ）に示すように各トランジスタ上及び抵抗素子４ｄ上を含む全面上に、層間絶縁膜８を形成する。次いで層間絶縁膜８上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより層間絶縁膜８には各トランジスタ上に位置する複数の接続孔、及び抵抗素子４ｄ上に位置する複数の接続孔が形成される。次いで、これら接続孔内及び層間絶縁膜８上にタングステン膜をＣＶＤ法により形成し、層間絶縁膜８上に位置するタングステン膜をＣＭＰ法により除去する。これにより、層間絶縁膜８にはタングステンプラグ９ａ，９ｂ，９ｃ，９ｄ，９ｅ，９ｆが埋め込まれる。タングステンプラグ９ａは素子領域１ａに位置するトランジスタ（例えば不純物領域７ａ）に接続し、タングステンプラグ９ｂは素子領域１ｂに位置するトランジスタ（例えば不純物領域７ｂ）に接続する。タングステンプラグ９ｃは素子領域１ｃに位置するトランジスタの不純物領域７ｃの一つに接続し、タングステンプラグ９ｄは素子領域１ｃに位置するトランジスタのゲート電極４ｃに接続する。タングステンプラグ９ｅは素子領域１ｃに位置するトランジスタの不純物領域７ｃの他方に接続する。タングステンプラグ９ｆは抵抗素子４ｄの一方の端部に接続し、タングステンプラグ９ｇは抵抗素子４ｄの他方の端部に接続する。
【００２１】
次いで、各タングステンプラグ上及び層間絶縁膜８上にＡｌ合金膜をスパッタリング法により形成し、このＡｌ合金膜を選択的に除去する。これにより、層間絶縁膜８上にはＡｌ合金配線１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅが形成される。Ａｌ合金配線１０ａ，１０ｂはそれぞれタングステンプラグ９ａ，９ｂに接続する。Ａｌ合金配線１０ｃは、タングステンプラグ９ｃ，９ｄを介して、素子領域１ｃに位置するトランジスタのゲート電極と不純物領域７ｃの一つを相互に接続する。Ａｌ合金配線１０ｄは、タングステンプラグ９ｅ，９ｆを介して、素子領域１ｃに位置するトランジスタの不純物領域７ｃの他方と抵抗素子４ｄを相互に接続する。またＡｌ合金配線１０ｄは、抵抗素子４ｄをパッド（図示せず）に接続する。Ａｌ合金配線１０ｅは、図示しない配線を介して、抵抗素子４ｄを素子領域１ａに位置するトランジスタの不純物領域７ａに接続する。
【００２２】
図２は、図１（ｄ）に示した半導体装置の一部の回路図を示す図である。本図に示すように抵抗素子４ｄは、回路上、素子領域１ｃに位置するトランジスタと素子領域１ａに位置するトランジスタの間に位置する。またＡｌ合金配線１０ｄは、抵抗素子４ｄ及び素子領域１ｃに位置するトランジスタを、抵抗素子２１を介してパッド２０に接続する。
【００２３】
このような回路構成とすることで、素子領域１ｃに位置するトランジスタは、パッド２０から流入する高電圧のノイズ電流を、出力段のトランジスタ４０のソース電位を介してグラウンドに放電する保護素子として機能する。また素子領域１ａに位置するトランジスタは、配線を介してパッド２０に接続されており、かつ抵抗素子４ｄは、素子領域１ａに位置するトランジスタとパッド２０を接続する配線のうち、素子領域１ｃに位置するトランジスタが接続されている部分と素子領域１ａに位置するトランジスタの間に位置している。このため、抵抗素子４ｄは、ノイズ電流が素子領域１ａに形成されたトランジスタに流入することを抑制する。
【００２４】
以上、本発明の実施形態によれば、素子領域１ａに位置するトランジスタの保護回路の一部である抵抗素子４ｄは、ＬＯＣＯＳ法により形成された素子分離膜２ａ上に形成される。素子領域１ａに位置するトランジスタは、液晶表示パネルが有するＴＦＴのゲートをオン／オフさせる信号を生成するオンオフ信号生成回路の一部であるため、通常の動作時において、抵抗素子４ｄにはある程度高い電圧(例えば１０Ｖ以上)が印加される。しかし、素子分離膜２ａはＬＯＣＯＳ法により形成されているため、欠陥が少なくマイクロスクラッチやＳｉピットが形成されたとしても絶縁耐圧は高い。このため、抵抗素子４ｄとシリコン基板１の間の絶縁耐圧は高くなり、通常の動作時において抵抗素子４ｄとシリコン基板１の間で絶縁破壊が生じることを抑制できる。
【００２５】
図３は、本発明の第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態は、素子領域１ｃにトランジスタではなくダイオードが形成される点を除いて、第１の実施形態と同様である。以下、第１の実施形態と同様の構成については同一の符号を付し、説明を省略する。
【００２６】
まず図３（Ａ）に示すように、シリコン基板１にウェル３０、素子分離膜２ａ，２ｂ、及びゲート絶縁膜３ａ，３ｂを形成する。このとき素子領域１ｃに位置するシリコン基板にも熱酸化膜が形成される。これらの形成方法は、図１（Ａ）に示した第１の実施形態と同様である。
【００２７】
次いで図３（Ｂ）に示すように、ゲート電極４ａ，４ｂ及び抵抗素子４ｄを形成する。これらの形成方法は、ゲート電極４ｃが形成されない点を除いて、図１（Ｂ）に示した第１の実施形態と同様である。
【００２８】
次いで図３（Ｃ）に示すように、素子領域１ａ，１ｂをマスク膜（図示せず）で覆い、このマスク膜をマスクとしてシリコン基板１に第１導電型の不純物を導入する。これにより、シリコン基板１には第１導電型の不純物領域３２が形成される。その後マスク膜を除去する。
【００２９】
次いで、低濃度不純物領域６ａ，６ｂ、サイドウォール５ａ，５ｂ、及び不純物領域７ａ，７ｂを形成する。これらの形成方法は、図１（Ｃ）に示した第１の実施形態と同様である。また低濃度不純物領域６ａ，６ｂを形成する工程及び不純物領域７ａ，７ｂを形成する工程において、素子領域１ｃに位置するシリコン基板１には、不純物領域３２上に位置する第２導電型の不純物領域３１が形成される。不純物領域３１は、第１導電型の不純物領域３２とともに、高電圧のノイズ電流を、出力段のトランジスタ４０のソース電位を介してグラウンドに放電する保護ダイオードを形成する。
【００３０】
次いで図３（Ｄ）に示すように、層間絶縁膜８、タングステンプラグ９ａ，９ｂ，９ｅ，９ｆ，９ｇ、及びＡｌ合金配線１０ａ，１０ｂ，１０ｄ，１０ｅを形成する。これらの形成方法は、タングステンプラグ９ｃ，９ｄ及びＡｌ合金配線１０ｃが形成されない点を除いて、図１（Ｄ）に示した第１の実施形態と同様である。ただしタングステンプラグ９ｅは不純物領域３１に接続しており、Ａｌ合金配線１０ｄは不純物領域３１と抵抗素子４ｄを接続している。
【００３１】
図３（Ｄ）に示した半導体装置の回路図は、図２の回路図において素子領域１ｃのトランジスタをダイオードに置き換えたものである。
以上、第２の実施形態によっても第１の実施形態と同様の効果を得ることが出来る。
【００３２】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば抵抗素子４ｄはトランジスタの保護回路の一部でなくてもよく、例えば通常の動作時で１０Ｖ以上の電圧が加わる抵抗素子であれば、本発明を適用することにより上記した効果を得ることが出来る。
【図面の簡単な説明】
【００３３】
【図１】各図は第１の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図２】第１の実施形態に係る半導体装置の要部の回路図。
【図３】各図は第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図４】従来の半導体装置の構成を説明する為の断面図。
【符号の説明】
【００３４】
１，１００…シリコン基板、１ａ，１ｂ，１ｃ，１００ａ，１００ｂ，１００ｃ…素子領域、２ａ，２ｂ，１０２ａ，１０２ｂ…素子分離膜、３ａ，３ｂ，３ｃ…ゲート絶縁膜、４ａ，４ｂ，４ｃ…ゲート電極、４ｄ，２１，１０４ｄ…抵抗素子、５ａ，５ｂ，５ｃ…サイドウォール、６ａ，６ｂ，６ｃ…低濃度不純物領域、７ａ，７ｂ，７ｃ，３０…不純物領域、８…層間絶縁膜、９ａ，９ｂ，９ｃ，９ｄ，９ｅ，９ｆ，９ｇ…タングステンプラグ、１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ…Ａｌ合金配線、２０…パッド
【図１】
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【図２】
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【図３】
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【図４】
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