(57)【要約】【課題】シリサイド化の際の高融点金属のコンタミネーションを有効に抑制することができ、高性能なイメージセンサの生産性の向上、歩留まりの改善を図る。【解決手段】フォトダイオード１０１が形成されたＳｉ基板１００上に、ゲート絶縁膜１０２を介してポリシリコンゲート電極１０３が形成され、その上にサイドウォールを形成するための３層の絶縁膜１１１、１１２、１１３が積層される。１層目の絶縁膜１１１は例えばＳｉＯ２膜であり、２層目の絶縁膜１１２は例えばＳｉＮ膜である。また、３層目の絶縁膜１１３は例えばＳｉＯ２膜であり、サイドウォールのスペーサとして用いられるが、フォトダイオード１０１側では、３層目の絶縁膜１１３がエッチバックされずに２層目の膜１１２の上に残存しており、高融点金属膜ブロック膜の保護膜として構成される。【選択図】図１
2008124310.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にシリサイド層が形成される第１の領域と、前記シリサイド層が形成されない第２の領域とを有し、
前記第１の領域内に、電界効果トランジスタのゲート電極の側壁に３層の絶縁膜によって形成されるサイドウールスペーサを有し、
前記第２の領域内に、前記サイドウールスペーサを形成する３層の絶縁膜によって被覆され、前記シリサイド層を形成する際の高融点金属をブロックする領域を有する、
ことを特徴とする固体撮像装置。
【請求項２】
前記第２の領域が画素領域であり、第１の領域が周辺回路領域であることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記３層の絶縁膜によって被覆され、前記高融点金属をブロックする領域が光電変換部の受光領域であることを特徴とする請求項１記載の固体撮像装置。
【請求項４】
前記第２の領域内の前記３層の絶縁膜によって被覆された領域が、前記光電変換部の受光領域に隣接した電界効果トランジスタのゲート電極上に延在していることを特徴とする請求項３記載の固体撮像装置。
【請求項５】
前記第２の領域の電界効果トランジスタのゲート電極の側壁に前記３層の絶縁膜のうち最上層の絶縁膜によって形成されたサイドウールスペーサを有することを特徴とする請求項１記載の固体撮像装置。
【請求項６】
前記第１の領域の電界効果トランジスタのソース・ドレイン領域が前記サイドウールスペーサによるＬＤＤ構造を有することを特徴とする請求項１記載の固体撮像装置。
【請求項７】
前記第１の領域の電界効果トランジスタのソース・ドレイン領域が前記サイドウールスペーサによるＬＤＤ構造を有することを特徴とする請求項５記載の固体撮像装置。
【請求項８】
前記３層の絶縁膜が半導体基板側から順にＳｉＯ２膜、ＳｉＮ膜、ＳＩＯ２膜からなることを特徴とする請求項１記載の固体撮像装置。
【請求項９】
半導体基板上にシリサイド層が形成される第１の領域と、前記シリサイド層が形成されない第２の領域とを有し、
前記第１の領域内に、電界効果トランジスタのゲート電極の側壁に３層の絶縁膜によって形成されるサイドウールスペーサを有し、
前記第２の領域内に、前記サイドウールスペーサを形成する３層の絶縁膜によって被覆され、前記シリサイド層を形成する際の高融点金属をブロックする領域を有する固体撮像装置の製造方法であって、
半導体基板上にゲート絶縁膜及びゲート電極を形成した後、１層目の絶縁膜を形成する工程と、
前記１層目の絶縁膜上に２層目の絶縁膜を形成する工程と、
前記第２の領域を第１のフォトレジストでマスクした後にエッチングを行い、前記第１の領域の電界効果トランジスタのゲート電極の側壁に２層目の絶縁膜によるサイドウォールを形成する工程と、
前記第１のフォトレジストを除去した後、３層目の絶縁膜を形成する工程と、
前記第２の領域の高融点金属をブロックする領域を第２のフォトレジストでマスクした後にエッチングを行い、前記高融点金属をブロックする領域以外の領域の電界効果トランジスタのゲート電極の側壁に３層目の絶縁膜によるサイドウォールを形成する工程と、
前記第２のフォトレジストを除去した後、高融点金属を積層し、シリサイドを形成する工程と、
を有することを特徴とする固体撮像装置の製造方法。
【請求項１０】
前記１層目の絶縁膜をＳｉＯ２膜で形成し、２層目の絶縁膜をＳｉＮ膜で形成し、３層目の絶縁膜をＳＩＯ２膜で形成することを特徴とする請求項９記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ上にシリサイド領域と非シリサイド領域を有するＣＭＯＳイメージセンサ等の固体撮像装置及びその製造方法に関する。
【背景技術】
【０００２】
一般にＣＭＯＳイメージセンサは、１つの半導体チップの中に、フォトダイオード（光電変換部）と数個のトランジスタで構成される複数の画素を２次元方向に配列した画素領域と、この画素領域に流れる信号の制御と画素領域から出力された信号を処理するための周辺回路領域とを設けたものである。
各画素には、フォトダイオードで生成される信号電荷をＦＤ（フローティングデフュージョン）部に転送する転送トランジスタ、ＦＤ部の電位変動を検出して画素信号を出力する増幅トランジスタ、ＦＤ部の電位をリセットするリセットトランジスタ等が設けられる。
そして、外部からの光をフォトダイオードに集光させ、光電変換によって光量に応じた信号電荷を発生させた後、転送トランジスタによってフォトダイオードの信号電荷をＦＤ部に転送し、この信号電荷によるＦＤ部の電位変動を増幅トランジスタで検出し、画素信号（例えば電流信号）を生成して垂直信号線を介して周辺回路へ出力する。
【０００３】
また最近は、周辺回路を構成するＣＭＯＳ回路の制御・処理能力向上への要求の高まりから、各構成デバイスの微細化が進められている。同時に画素領域においても、光を集光する領域に占める画素数を増やすことができる点でデバイスの微細化は必要である。
しかし、ＣＭＯＳデバイスの微細化が進むと、ゲート電極抵抗やトランジスタのソース・ドレイン領域のシート抵抗、コンタクト抵抗が上昇するため、スケーリング側で期待できるほど高速化できないという問題がある。
そこで、これらの抵抗を下げるために、金属シリサイドの利用が進んでいる。
具体的なシリサイド材料としては、ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉ、ＰｔＳｉなどが挙げられる。また、実際に微細なゲート電極やソース・ドレインの拡散領域のシリサイド化には自己整合プロセスであるサリサイド(Self Aligned Silicide:SALICIDE)を用いることが一般的に知られている。
【０００４】
ここで、サリサイドプロセスを含んだソース・ドレイン領域の形成について説明する。
まず、ポリシリコン等でゲート電極を形成し、ソース・ドレインのエクステンション領域を形成後、等方的なステップカバレッジを持つＳｉＯ２膜もしくはＳｉＮ膜を成膜する。
次いで、反応性イオンエッチングで、垂直成分を主体とする異方性エッチングを行う。これはエッチバックと同じ手法である。これによりゲート電極の側壁部にスペーサ（ＳｉＯ２もしくはＳｉＮ）が残る。このようにゲート電極側壁にスペーサを残した状態で、ソース・ドレインにイオン注入することで、トランジスタにＬＤＤ(Lightly Doped Drain)構造を形成する。
続いて、Ｓｉ表面を適当な前処理で清浄化した後、スパッタを用いてＴｉやＣｏなどの高融点金属膜をウエハー全面に形成する。次に適当な雰囲気下でこれを加熱すると、基板Ｓｉおよびポリシリコンが露出した領域だけに自己整合的にシリサイド化が行われる。
その後、ウエットエッチング等で未反応金属の層を選択的に除去する。この時点で形成されたシリサイド層だけでは抵抗が高いため、低抵抗化のために高温もしくは長時間の熱処理を加え、組成あるいは構造の異なるシリサイド層を形成する。
これにより抵抗を下げることで高速化を進めることができる。
【０００５】
しかし、一方で要求されるＴｒ特性の違い等から１つのチップの中にシリサイド領域と非シリサイド領域を作り分ける必要が発生する場合がある。
一般的に非シリサイド領域を形成する場合は、高融点金属層をスパッタリングする前に非シリサイド領域をＳｉＮやＳｉＯ２などで被覆することで、Ｓｉやポリシリコンが露出することを防ぎ、高融点金属との反応をブロックする。特にイメージセンサにおいては、フォトダイオードへの高融点金属のコンタミネーションは、大きなリーク電流や白点の発生などの不良の原因となる。
そのため、高融点金属に対してはブロックを行う必要があり、また、そのブロック膜に高いブロック性が求められる。
【０００６】
一方、ブロック膜を用いない方法としては以下のような従来技術（例えば特許文献１参照）がある。
これは、まず、素子分離部を形成したシリコン基板上に、ゲート絶縁膜を堆積した後、ゲート電極材料となるポリシリコン膜およびタングステンシリサイド膜を堆積する。そして、ゲート電極として残す部分に形成したフォトレジストをマスクとして、タングステンシリサイド膜をエッチングし、そのままポリシリコン膜を一部の厚さを残して途中までエッチングする。
次に、レジストを取り除いた後、１層目のタングステン（Ｗ）保護酸化膜を堆積し、エッチバックを行う。タングステンシリサイド膜、およびポリシリコン膜の側壁にＷ保護酸化膜の一部を残留させて側壁誘電体層を形成する。残りのポリシリコン膜をエッチングにより取り除き、さらにゲート絶縁膜を取り除いた後、ソースドレイン拡散層、およびフォトダイオードの拡散層を形成する。これによりゲート電極を構成するタングステンシリサイド膜から、シリコン基板に対してタングステン原子が付着することを防止できる。
この手法ではゲート電極のシリサイド化に対する高融点金属コンタミネーションをブロック膜無しで抑制できるが、ソース・ドレイン領域のシリサイド化も行うためには、ブロック膜が必要になる。
【０００７】
また、ブロック膜の形成に関しては、他の目的の膜に高融点金属ブロックの機能を持たせることで、工程数を削減することができる。例えば、トランジスタのゲート絶縁膜をフォトダイオード領域の高融点金属ブロック膜として使用することが提案されている（例えば特許文献２参照）。
しかし、この場合には、ゲート絶縁膜の厚さは、ブロック能力が得られる程度に厚くしなければならないため、ゲート絶縁膜の厚さに比例して感度が向上する閾値変調方式のＭＯＳ型イメージセンサなどでは有効であるが、一般的なＣＭＯＳセンサに利用することは困難であるという問題がある。
【０００８】
また、別の手法として、非シリサイド領域に高融点金属ブロック膜を成膜するタイミングがトランジスタのソース・ドレイン形成の工程の前後であることから、ブロック膜の形成とサイドウォールスペーサの形成とを同時に行うことで工程数を低減する方法が提案されている（例えば特許文献３参照）。
【０００９】
図１４はこの従来技術で形成したトランジスタの構造を示す断面図であり、図１４（Ａ）はシリサイド領域、図１４（Ｂ）は非シリサイド領域を示している。
フォトダイオード２０１が形成されたＳｉ基板２００上に、ゲート絶縁膜２０２を介してポリシリコンゲート電極２０３が形成され、その上にサイドウォールを形成するための３層の絶縁膜２１１、２１２、２１３が積層される。１層目の絶縁膜２１１は例えばＳｉＯ２膜であり、２層目の絶縁膜２１２は例えばＳｉＮ膜である。非シリサイド領域では、この２層目の膜によって高融点金属膜ブロック膜が構成されている。そして、３層目の絶縁膜２１３は例えばＳｉＯ２膜であり、サイドウォールのスペーサとして用いられる。
【００１０】
すなわち、この従来技術では、サイドウォールを３層構造とし、２層目の膜２１２によるサイドウォール形成時のエッチバックの際に、非シリサイド領域をフォトレジストでカバーすることで、２層目の膜２１２を高融点金属ブロック膜として残している点が特徴である。
また、３層目の膜２１３を利用して非シリサイド領域のポリシリコンゲート側壁にサイドウォールスペーサを形成することで、ソース・ドレイン領域の段階的なイオン注入を可能とし、非シリサイド領域のトランジスタにもＬＤＤ構造を提供することを可能にしている。
【特許文献１】特開２００５−１２９５９４号公報
【特許文献２】特開２００５−１７４９６８公報
【特許文献３】ＷＯ２００３−０９６４２１号公報（特願２００４−５０８５８６）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述のように図１４に示す従来技術では、３層サイドウォール構造を採用することで、少ない工程数で高融点金属ブロック膜と非シリサイド領域のポリシリコンゲートのサイドウォールスペーサの形成を実現している。
しかしながら、３層目の膜でサイドウォールスペーサを形成する際に、２層目の膜（高融点金属ブロック膜）上の３層目の膜を完全に除去する必要があるため、オーバーエッチングが入る。そのため、ブロック膜にエッチングダメージが入ってしまう問題がある。
そして、エッチングダメージが入ったブロック膜の場合、高融点金属のコンタミネーションを引き起こす欠陥が発生する可能性がある。特に、高融点金属コンタミネーションが、フォトダイオードで発生した場合は、接合リークや、それに伴う白点の発生などにより、歩留まりに深刻な影響を与え大きな問題となる。
【００１２】
なお、ブロック膜の高融点金属のブロック能力を向上させるために、単純に膜厚を厚くする方法も考えられる。しかし、非シリサイド領域におけるソース・ドレインへのイオン注入は、この高融点金属ブロック膜を介して行うため、浅いイオン注入が要求されるソース・ドレイン領域である以上、イオン通過膜となる高融点金属ブロック膜の膜厚を厚くすることは困難である。
また、ブロック膜の膜厚を厚くしたとしても、３層目のサイドウォール形成時にブロック膜にエッチングダメージが入ってしまう点は変わらない。
【００１３】
そこで本発明は、シリサイド化の際の高融点金属のコンタミネーションを有効に抑制することができ、高性能なイメージセンサの生産性の向上、歩留まりの改善を図ることができる固体撮像装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上述の目的を達成するため、本発明の固体撮像装置は、半導体基板上にシリサイド層が形成される第１の領域と、前記シリサイド層が形成されない第２の領域とを有し、前記第１の領域内に、電界効果トランジスタのゲート電極の側壁に３層の絶縁膜によって形成されるサイドウールスペーサを有し、前記第２の領域内に、前記サイドウールスペーサを形成する３層の絶縁膜によって被覆され、前記シリサイド層を形成する際の高融点金属をブロックする領域を有することを特徴とする。
【００１５】
また本発明の製造方法は、半導体基板上にシリサイド層が形成される第１の領域と、前記シリサイド層が形成されない第２の領域とを有し、前記第１の領域内に、電界効果トランジスタのゲート電極の側壁に３層の絶縁膜によって形成されるサイドウールスペーサを有し、前記第２の領域内に、前記サイドウールスペーサを形成する３層の絶縁膜によって被覆され、前記シリサイド層を形成する際の高融点金属をブロックする領域を有する固体撮像装置の製造方法であって、半導体基板上にゲート絶縁膜及びゲート電極を形成した後、１層目の絶縁膜を形成する工程と、前記１層目の絶縁膜上に２層目の絶縁膜を形成する工程と、前記第２の領域を第１のフォトレジストでマスクした後にエッチングを行い、前記第１の領域の電界効果トランジスタのゲート電極の側壁に２層目の絶縁膜によるサイドウォールを形成する工程と、前記第１のフォトレジストを除去した後、３層目の絶縁膜を形成する工程と、前記第２の領域の高融点金属をブロックする領域を第２のフォトレジストでマスクした後にエッチングを行い、前記高融点金属をブロックする領域以外の領域の電界効果トランジスタのゲート電極の側壁に３層目の絶縁膜によるサイドウォールを形成する工程と、前記第２のフォトレジストを除去した後、高融点金属を積層し、シリサイドを形成する工程とを有することを特徴とする。
【発明の効果】
【００１６】
本発明の固体撮像装置及びその製造方法によれば、シリサイド領域と非シリサイド領域を有する構成において、非シリサイド領域を高融点金属からブロックする膜を複数層にすることで、少なくとも下層のブロック膜のエッチングダメージを無くすことができ、高いブロック能力を提供できる。
したがって、シリサイド化の際の高融点金属のコンタミネーションを抑制することができ、高性能なイメージセンサの生産性の向上、歩留まりの改善を図ることができる。
【発明を実施するための最良の形態】
【００１７】
図１は本発明の実施の形態によって形成された固体撮像装置（ＣＭＯＳイメージセンサ）の非シリサイド領域の構造を示す断面図である。なお、本実施の形態においてシリサイド領域の構造は図１４に示した従来技術と共通であるものとする。
フォトダイオード１０１が形成されたＳｉ基板１００上に、ゲート絶縁膜１０２を介してポリシリコンゲート電極１０３が形成され、その上にサイドウォールを形成するための３層の絶縁膜１１１、１１２、１１３が積層される。１層目の絶縁膜１１１は例えばＳｉＯ２膜であり、２層目の絶縁膜１１２は例えばＳｉＮ膜である。また、３層目の絶縁膜１１３は例えばＳｉＯ２膜であり、サイドウォールのスペーサ１１３Ａとして用いられるが、本実施例では、フォトダイオード１０１側では、３層目の絶縁膜１１３がエッチバックされずに２層目の膜１１２の上に残存しており、高融点金属膜ブロック膜の保護膜として構成されている。
【００１８】
すなわち、図１４に示す従来技術では、３層目のサイドウォール形成時にウエハー全面にエッチバックを行っていたのを、図１に示す例では、フォトリソグラフィを用いて高融点金属コンタミネーションが大きな問題となる個所（例えば、フォトダイオード領域）にレジストパターンを形成し、３層目のサイドウォール用の膜がエッチバックされないようにした。
これにより、２層目と３層目を合わせた層が高融点金属ブロック膜となるため、大幅なブロック能力の向上が期待できる。また、３層目をエッチバックしないことで、２層目のブロック膜にプラズマダメージなどの欠陥が入るのを抑制することができ、高融点金属コンタミネーションを抑制することが可能となる。
また、３層目の膜をパターンニングする際に、非シリサイド領域でサイドウォールスペーサを必要とするトランジスタの部分はレジストを残さずに、そのままエッチバックを行うことにより、ＬＤＤ構造も同時に形成可能となる。
逆に３層目の膜をパターンニングする際に、非シリサイド領域の中でサイドウォールスペーサを必要とする領域にのみレジストパターンに開口を設けてエッチバックする手法でもよい。
【００１９】
以下、本発明の具体的な実施例を図面を用いて説明する。
図２は本実施例による固体撮像装置（ＣＭＯＳイメージセンサ）の全体構成を示すブロック図であり、図３は本実施例によるイメージセンサの各画素の構成を示す回路図である。
また、図４は本実施例のイメージセンサにおける半導体チップ上の各素子の配置を示す平面図であり、図４（Ａ）は全体を示し、図４（Ｂ）は各画素の受光部分を示している。
まず、これらの図を用いて本実施例によるイメージセンサの全体構成について説明する。
【００２０】
本実施例のイメージセンサは、複数の画素１を二次元マトリクス状に配置した画素アレイ部２と、垂直選択駆動回路３と、列信号処理部４と、水平走査回路５と、タイミングジェネレータ６と、水平信号線７に出力された信号を処理する出力処理部８とを備えた構成となっている。
画素アレイ部２には複数の画素１とともに、各画素１の信号を列毎に垂直方向に読み出すための複数の垂直信号線（図２では省略）が形成されている。
【００２１】
垂直選択駆動回路３は、画素アレイ部２の各画素１を一行ずつ選択して駆動するものである。画素アレイ部２の各画素１の信号は、一列毎に形成された垂直信号線を通して列信号処理部４に取り込まれる。
列信号処理部４は、垂直信号線を通して取り込まれた各画素１の信号を処理するもので、例えば負荷ＭＯＳトランジスタとサンプルホールド・ＣＤＳ(Correlated Double Sampling)回路を用いて構成される。
【００２２】
水平走査回路５は、各列の垂直信号線を通して読み出され、かつ列信号処理部４で処理された各画素１の信号を、水平方向に順に選択走査して水平信号線７に導くものである。この水平走査回路５は、例えば各列の垂直信号線に接続される複数の選択トランジスタと、当該複数の選択トランジスタを水平方向に順にオンするシフト回路とを用いて構成される。
タイミングジェネレータ６は、垂直選択駆動回路３、列信号処理部４及び水平走査回路５に対して、所定周期の基準クロックに基づいて各部の動作に必要な各種のパルス信号を供給するものである。
出力処理部８は、水平走査回路５によって水平信号線７に読み出された画素信号の出力処理を行うものである。この出力処理部８には、画素信号の増幅処理、選択処理、ＡＧＣ(Auto Gain Control)処理、Ａ／Ｄ（アナログ／デジタル）変換処理などが含まれる。
【００２３】
次に図３において、画素アレイ部２の各画素１には、光電変換を行うフォトダイオード１１と、このフォトダイオード１１で生成した信号電荷をＦＤに読み出す転送トランジスタ１２と、このＦＤに読み出された信号電荷を画素信号に変換して垂直信号線１９に出力する増幅トランジスタ１３と、ＦＤの信号電荷をリセットするリセットトランジスタ１４と、増幅トランジスタによる出力タイミングを選択する選択トランジスタ１５が設けられている。
【００２４】
このような構成のイメージセンサは、半導体チップ２０上では、図４に示すように、画素アレイ部２を中心とする画素領域２１と、その他の論理回路等を形成した周辺回路領域２２とに分かれており、画素領域２１が主に非シリサイド領域として形成され、周辺回路領域２２が主にシリサイド領域として形成されている。
【００２５】
図５〜図１０、図１２は本実施例によるイメージセンサの製造工程を示す断面図であり、それぞれの図で（Ａ）は周辺回路領域を示し、（Ｂ）は画素領域を示している。また、図１１は本実施例によるイメージセンサの製造工程を示す平面図であり、画素領域のレジストパターンを示している。
なお、以下の説明は、図５に示すように、素子分離部（ＳＴＩ）１０４やフォトダイオード１０１等を形成したＳｉ基板１００上にゲート酸化膜１０２を設け、その上にポリシリコン膜のパターンニングを行い、ポリシリコンのゲート電極１０３を作成した後の工程から説明する。
【００２６】
まず、図６において、サイドウォールとなる１層目の膜１１１を成膜する。ここでは膜厚が１５ｎｍのシリコン酸化膜（ＳｉＯ２）を用いる。１層目にシリコン窒化膜（ＳｉＮ）を用いても良いが、ＳｉとＳｉＮの界面には結晶欠陥が発生しやすく、白点の増加を招く可能性があることから、酸化膜の方が望ましい。
【００２７】
続いて、図７に示すように、２層目にシリコン窒化膜（ＳｉＮ）１１２を４０ｎｍの膜厚になるようステップカバレッジの良い減圧ＣＶＤ法で成膜する。２層目は非シリサイド領域である画素領域の高融点金属ブロック膜となるため、膜の緻密性が高いシリコン窒化膜とした。
続いて、図８に示すように、画素領域には２層目の膜を残す一方で、周辺回路領域では２層目の膜を使ってサイドウールスペーサを形成するために、フォトレジスト法によって画素領域全体をフォトレジスト１０５でカバーする。
その状態で、リアクティブエッチング法にてエッチバックを行い、２層目の膜１１２によって周辺回路領域のトランジスタにサイドウォールスペーサ１１２Ａを形成する。なお、画素領域には２層目の膜１１２が残り、フォトダイオード１０１上の多層膜の一部となり、分光感度に影響を与えるため、膜厚の最適化を行うことが望ましい。ただし、その場合は、ブロック能力を保持しつつ、非シリサイド領域のソース・ドレイン領域に対するイオン注入の浅い注入を阻害しない厚さを選択する必要がある。
【００２８】
続いて、図９に示すように、３層目の膜１１３を成膜する。本実施例ではホットウォールＣＶＤ法を用いて、シリコン酸化膜（ＳｉＯ）を１００ｎｍ成膜する。本実施例では、高融点金属コンタミネーションを最も抑制しなければならないのはフォトダイオード１０１とし、フォトリソグラフィ法でレジスト１０６をフォトダイオード１０１上に残した。
図１１は、このレジストパターンを上から見た状態を示している。図示のように、レジスト１０６はフォトダイオード１０１からそれに隣接する転送ゲート電極１０３Ａや素子分離部１０４のほぼ半分を覆うような状態で形成されている。また、転送ゲート電極１０３Ａ以外の他の画素トランジスタのゲート電極部１０３Ｂ、１０３Ｃ及びそのチャネル領域１０７は、レジスト１０６に覆われない状態となっている。
このようにフォトダイオード上にだけレジストパターンを残すことで、画素のトランジスタ部分にはサイドウォールスペーサ１１３Ａを形成することができる。また、このレジスト１０６を転送ゲート部上で切ることにより、転送ゲート部からＦＤに至る領域へのイオン注入には影響を与えないことになる。
【００２９】
そして、このようにレジスト１０６を残した状態で、再びリアクティブエッチング法によりエッチバックを行い、最終的に図１２の形状を得ることができる。これにより、フォトダイオード上の２層目のシリコン窒化膜がエッチバック中のプラズマ雰囲気に晒されることがなく、ダメージを抑えることができる。
【００３０】
続いてサリサイドプロセスを行う（図示せず）。本実施例では高融点金属としてＣｏを採用した場合について述べる。
まず、シリサイド化を行う前に、清浄なＳｉ表面を得るために洗浄を行う。続いてスパッタ法でウエハー全体にＣｏ／ＴｉＮの積層膜を形成した。このＣｏ上のＴｉＮキャップは非常に酸化され易いＣｏを保護するためのものである。
次に、ＲＴＡ（Rapid Thermal Annealing）にて４７０°Ｃ、３０秒間でウエハーを加熱する。この時、ＳｉとＣｏが接触している個所のみ合金化の反応を起す。そして、非シリサイド領域では２層目のシリコン窒化膜で被覆されているため合金化反応は起こらない。
続いて未反応なＣｏをＨＣｌ＋Ｈ２Ｏ２を用いたウエットエッチングで除去する。そして、シリサイド化部分をさらに低抵抗にするために、２度目のＲＴＡでの加熱を８３０°Ｃで３０秒間行う。
【００３１】
このようにして作成した本実施例のイメージセンサと従来技術によって作成したイメージセンサとの間で画質特性の比較実験を行った。従来技術による試作品として、上述のフォトダイオード上の３層目のシリコン酸化膜のエッチバックを行わない点を除いて、素子分離、ウエルの形成、フォトダイオード形成、コンタクト・ビア・配線形成を同一にしたサンプルを作成した。
そして、両者を比較したところ、本実施例に示したサンプルでは高融点金属（Ｃｏ）に起因すると考えられる白点が抑制されていることが観測できた。
以上のように、本実施の形態を適用することにより、シリサイド化の際の高融点金属のコンタミネーションを有効に抑制することができ、高性能なＣＭＯＳイメージセンサ生産における歩留まりを大きく向上させることができる。
【００３２】
なお、以上の例では、本発明を単体のＣＭＯＳイメージセンサに適用した例を説明したが、本発明を適用できる固体撮像装置としては、１チップ上にＣＭＯＳイメージセンサを構成したものに限らず、撮像部と信号処理部や光学系がまとめてパッケージ化されたモジュールであってもよい。また本発明を適用できる固体撮像装置は、基本的にはＣＭＯＳイメージセンサであるが、他の方式によるイメージセンサにおいて、同様のサリサイドプロセスを用いて作成されるようなものについても適用できることは勿論である。
また、カメラシステムや携帯電話器に利用される装置であってもよい。なお、本発明では、ＣＭＯＳイメージセンサの機能を単体で有する構成を固体撮像装置といい、固体撮像装置と他の要素（制御回路、操作部、表示部、さらにはデータ蓄積機能、通信機能等）と一体化された構成を撮像装置というものとする。
【００３３】
以下、本発明による固体撮像装置を搭載した撮像装置の具体例を説明する。
図１３は本例のＣＭＯＳイメージセンサを用いたカメラ装置の構成例を示すブロック図である。
図１３において、撮像部３１０は、例えば図２に示したＣＭＯＳイメージセンサを用いて被写体の撮像を行うものであり、撮像信号をメイン基板に搭載されたシステムコントロール部３２０に出力する。
すなわち、撮像部３１０では、上述したＣＭＯＳイメージセンサの出力信号に対し、ＡＧＣ（自動利得制御）、ＯＢ（オプティカルブラック）クランプ、ＣＤＳ（相関二重サンプリング）、Ａ／Ｄ変換といった処理を行い、デジタル撮像信号を生成して出力する。
【００３４】
なお、本例では、撮像部３１０内で撮像信号をデジタル信号に変換してシステムコントロール部３２０に出力する例について示しているが、撮像部３１０からアナログ撮像信号をシステムコントロール部３２０に送り、システムコントロール部３２０側でデジタル信号に変換する構成であってもよい。
また、撮像部３１０内での具体的な制御動作や信号処理等も従来から種々の方法が提供されており、本発明の撮像装置において特に限定しないことは勿論である。
【００３５】
また、撮像光学系３００は、鏡筒内に配置されたズームレンズ３０１や絞り機構３０２等を含み、ＣＭＯＳイメージセンサの受光部に被写体像を結像させるものであり、システムコントロール部３２０の指示に基づく駆動制御部３３０の制御により、各部を機械的に駆動してオートフォーカス等の制御が行われる。
【００３６】
また、システムコントロール部３２０には、ＣＰＵ３２１、ＲＯＭ３２２、ＲＡＭ３２３、ＤＳＰ３２４、外部インターフェース３２５等が設けられている。
ＣＰＵ３２１は、ＲＯＭ３２２及びＲＡＭ３２３を用いて本カメラ装置の各部に指示を送り、システム全体の制御を行う。
ＤＳＰ３２４は、撮像部３１０からの撮像信号に対して各種の信号処理を行うことにより、所定のフォーマットによる静止画または動画の映像信号（例えばＹＵＶ信号等）を生成する。
外部インターフェース３２５には、各種エンコーダやＤ／Ａ変換器が設けられ、システムコントロール部３２０に接続される外部要素（本例では、ディスプレイ３３０、メモリ媒体３４０、操作パネル部３５０）との間で、各種制御信号やデータをやり取りする。
【００３７】
ディスプレイ３３０は、本カメラ装置に組み込まれた例えば液晶パネル等の小型表示器であり、撮像した画像を表示する。なお、このようなカメラ装置に組み込まれた小型表示器に加えて、外部の大型表示装置に画像データを伝送し、表示できる構成とすることも勿論可能である。
メモリ媒体３４０は、例えば各種メモリカード等に撮影された画像を適宜保存しておけるものであり、例えばメモリ媒体コントローラ３４１に対してメモリ媒体を交換可能なものとなっている。メモリ媒体３４０としては、各種メモリカードの他に、磁気や光を用いたディスク媒体等を用いることができる。
操作パネル部３５０は、本カメラ装置で撮影作業を行うに際し、ユーザが各種の指示を行うための入力キーを設けたものであり、ＣＰＵ３２１は、この操作パネル部３５０からの入力信号を監視し、その入力内容に基づいて各種の動作制御を実行する。
【００３８】
また、このような撮像装置において、撮像対象（被写体）としては、人や景色等の一般的な映像に限らず、偽札検出器や指紋検出器等の特殊な微細画像パターンの撮像にも適用できるものである。この場合の装置構成としては、図１３に示した一般的なカメラ装置ではなく、さらに特殊な撮像光学系やパターン解析を含む信号処理系を含むことになり、この場合にも本発明の作用効果を十分発揮して、精密な画像検出を実現することが可能となる。
さらに、遠隔医療や防犯監視、個人認証等のように遠隔システムを構成する場合には、上述のようにネットワークと接続した通信モジュールを含む装置構成とすることも可能であり、幅広い応用が実現可能である。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態によって形成された固体撮像装置（ＣＭＯＳイメージセンサ）の非シリサイド領域の構造を示す断面図である。
【図２】図１に示すイメージセンサの全体構成を示すブロック図である。
【図３】図１に示すイメージセンサの各画素の構成を示す回路図である。
【図４】図１に示すイメージセンサにおける半導体チップ上の各素子の配置を示す平面図である。
【図５】図１に示すイメージセンサの製造工程を示す断面図である。
【図６】図１に示すイメージセンサの製造工程を示す断面図である。
【図７】図１に示すイメージセンサの製造工程を示す断面図である。
【図８】図１に示すイメージセンサの製造工程を示す断面図である。
【図９】図１に示すイメージセンサの製造工程を示す断面図である。
【図１０】図１に示すイメージセンサの製造工程を示す断面図である。
【図１１】図１に示すイメージセンサの製造工程を示す平面図である。
【図１２】図１に示すイメージセンサの製造工程を示す断面図である。
【図１３】図１に示すイメージセンサを搭載したカメラ装置の一例を示すブロック図である。
【図１４】従来技術で形成したイメージセンサにおけるトランジスタの構造を示す断面図である。
【符号の説明】
【００４０】
１００……Ｓｉ基板、１０１……フォトダイオード、１０２……ゲート絶縁膜、１０３……ポリシリコンゲート電極、１１１、１１２、１１３……絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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