(57)【要約】【課題】非動作時におけるリーク電流を抑制するための電源スイッチセルが設けられた半導体装置の回路面積を縮小する。【解決手段】本発明による半導体装置１００は、第１のウェル１上に設けられた第１のトランジスタ１１を備える基本セル１０と、第１のウェル１上に設けられ、基本セル１０への電源の供給を制御する電源スイッチセル２０と、基本セル１０の外部に設けられ、第１のウェル１に対して第１の基板電位ＶＤＤを供給する第１のウェルコンタクト２１とを具備する。【選択図】図３
2008103569.tif 000002
【特許請求の範囲】
【請求項１】
第１のウェル上に設けられた第１のトランジスタを備える基本セルと、
前記第１のウェル上に設けられ、前記基本セルへの電源の供給を制御する第１の電源スイッチセルと、
前記基本セルの外部に設けられ、前記第１のウェルに対して第１の基板電位を供給する第１のウェルコンタクトと、
を具備する半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のウェルコンタクトは、前記第１の電源スイッチセルの領域内に設けられ、
前記第１のトランジスタの基板電位は、前記第１のウェルコンタクトから前記第１の電源スイッチセルの領域を介して与えられる
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
第１配線層に設けられ、前記第１のトランジスタのソースに接続される第１の電源配線を更に具備し、
前記第１の電源スイッチセルは、ドレインが前記第１の電源配線に接続された電源スイッチトランジスタを含み、
前記電源スイッチトランジスタのソース及び前記第１のウェルコンタクトは、第２配線層に設けられた第２の電源配線に接続される
半導体装置。
【請求項４】
請求項１又は２に記載の半導体装置において、
第１配線層に設けられ、前記第１のトランジスタのソースに接続される第１の電源配線を更に具備し、
前記第１の電源スイッチセルは、ドレインが前記第１の電源配線に接続された電源スイッチトランジスタを含み、
前記第１のウェルコンタクトは、第２配線層に設けられた第２の電源配線に接続され、
前記電源スイッチトランジスタのソースは、第２配線層に設けられた第３の電源配線に接続される
半導体装置。
【請求項５】
請求項３又は４に記載の半導体装置において、
前記第２の配線層は、前記第１の配線層の上層にある配線層である
半導体装置。
【請求項６】
請求項３乃至５のいずれか１項に記載の半導体装置において、
前記第１の電源配線に沿って複数の前記基本セルが配置され、
前記第１のウェルコンタクトとの間に前記複数の基本セルを挟んで前記第１のウェルに対して前記第１の基板電位を供給する第２のウェルコンタクトが更に設けられ、
前記第１のウェルコンタクトと前記第２のウェルコンタクトとの両側から前記複数の基本セルに基板電位が与えられる
半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第２のウェルコンタクトは、前記第２の配線層に設けられた第４の電源配線に接続される
半導体装置。
【請求項８】
請求項６又は７に記載の半導体装置において、
前記第１の電源スイッチセルとの間に前記複数の基本セルを挟んで第２の電源スイッチが設けられ、
前記第２のウェルコンタクトは、前記第２の電源スイッチセルの領域内に設けられる
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に電源スイッチによって電源の供給が制御される半導体装置に関する。
【背景技術】
【０００２】
半導体装置における微細化技術の進歩に伴いリーク電流の増大が問題視されている。特に、待機モード中において、動作していない機能セルから漏れるリーク電流が、半導体装置の総消費電力のうち大きな比率を占めるようになっている。このため、電源スイッチによって、動作しない機能セルへの電源供給を停止することで、待機モードにおけるリーク電流を抑制する技術ある。
【０００３】
図１１を参照して、電源スイッチによって電源供給が制御される機能セルを備える半導体装置の従来技術について説明する。図１１は、特開２００４−１８６６６６号公報（特許文献１参照）に記載の半導体装置のレイアウト図である。図１１は、この従来技術による機能セルの構成及び各構成の接続状態を示す。ここでは、機能セルとしてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を構成する基本セル（プリミティブセル）５０と、複数の基本セル５０に対する電源供給を制御する電源スイッチセル６０とを備える半導体装置について説明する。ここで、電源スイッチセル６０は、供給される電源電位ＶＤＤに基づく擬似電源電位ＶＳＤを基本セル５０に供給するＰチャネル型トランジスタ５４を備える。又、基本セル５０は、ＣＭＯＳを構成するＰチャネル型ＭＯＳトランジスタ５１とＮチャネル型ＭＯＳトランジスタ５２とを備える。
【０００４】
この第１の従来技術では、Ｐチャネル型ＭＯＳトランジスタ５１とＰチャネル型ＭＯＳトランジスタ５４は共通のＮウェル４１上に設けられ、Ｐチャネル型ＭＯＳトランジスタ５１及びＰチャネル型ＭＯＳトランジスタ５４の基板電位（バックゲート電位）として、ＶＤＤ電源配線７０からＮウェル４１に電源電位ＶＤＤが供給される形態である。
【０００５】
図１１を参照して、第１の従来技術による半導体装置のレイアウトの詳細を説明する。Ｐチャネル型ＭＯＳトランジスタ５１は、Ｎウェル４１上に設けられたＰ型拡散層４３、４４、及びゲート４５によって構成される。基板電位としての電源電位ＶＤＤは、基本セル５０毎にＮ型拡散層として設けられたウェルコンタクト６５を介してＮウェル４１に供給される。なお、図面では理解しやすくするため、一部の構造を簡略化して記載しており、ウェルコンタクト６５とＶＤＤ電源配線７０は離れているように見えるが、実際には、ＶＤＤ電源配線７０の直下にウェルコンタクト６５が存在し、ＶＤＤ電源配線７０とＮウェル４１はウェルコンタクト６５（又はウェルコンタクト６５とスルーホール）を介して接続される。ソースとなるＰ型拡散層４３には、ＶＳＤ電源配線７１から図示しないコンタクトを介して擬似電源電位ＶＳＤが供給される。Ｎチャネル型ＭＯＳトランジスタ５２は、Ｐウェル４２上に設けられたＮ型拡散層４６、４７、及びゲート４９によって構成される。基板電位（バックゲート電位）としての接地電位ＧＮＤは、基本セル５０毎にＰ型拡散層として設けられたウェルコンタクト４８を介してＰウェル４２に供給される。ソースとなるＮ型拡散層４６には、ＧＮＤ配線７２から図示しないコンタクトを介して接地電位ＧＮＤが供給される。電源スイッチとなるＰチャネル型ＭＯＳトランジスタ５４は、Ｎウェル４１上に設けられたＰ型拡散層６２、６３（以下、それぞれソース領域６２、ドレイン領域６３と称す）、及びゲート６４によって構成される。基板電位（バックゲート電位）としての電源電位ＶＤＤは、電源スイッチセル６０にＮ型拡散層として設けられたウェルコンタクト６１を介してＮウェル４１に供給される。Ｐチャネル型ＭＯＳトランジスタ５４のソース領域６２は、ＶＤＤ電源配線７０に、ドレイン領域６３は、ＶＳＤ電源配線７１に接続され、電源スイッチトランジスタとして機能する。この電源トランジスタがオンしているときは、ドレイン領域６３からＶＳＤ電源配線７１に対し擬似電源ＶＳＤが供給される。一方、この電源トランジスタがオフすると、ＶＳＤ電源配線７１は、ＶＤＤ電源配線７０から切り離され、電源が供給されなくなり、リーク電流を抑えることができる。
【０００６】
ＶＤＤ電源配線７０とＶＳＤ電源配線７１は、それぞれ、基本セル５０毎に形成されたウェルコンタクト６５及びＰ型拡散層４３に電源電位を供給するため、同一の第１配線層に設けられる。このため、ＶＤＤ電源配線７０とＶＳＤ電源配線７１との間は、相互にリーク電流が発生しないように適当な距離ａだけ離隔する必要がある。すなわち、第１の従来技術による半導体装置は、基本セル５０のセルハイトｂに加え、電源配線の離隔距離ａだけ大きくなってしまう。
【０００７】
図１２は、本件出願時未公開の先行出願（特願２００５−２８００５３号）に本件出願人が開示した半導体装置のレイアウト図である。図１２を参照して、この未公開の先行技術について説明する。図１１と同一の部分は、同一番号を付して説明を省略する。この未公開の先行技術は、電源スイッチセル６０におけるＰチャネル型ＭＯＳトランジスタ５４はＮウェル４１上に設けられ、基本セル５０におけるＰチャネル型ＭＯＳトランジスタ５１は他のＮウェル４０上に設けられる形態である。又、Ｐチャネル型ＭＯＳトランジスタ５４の基板電位として電源電位ＶＤＤが供給され、Ｐチャネル型ＭＯＳトランジスタ５１の基板電位として擬似電源電位ＶＳＤが供給される。これにより、第１の従来例のように第１配線層にＶＤＤ電源配線７０を設ける必要がなく、Ｎ型拡散層６１に電源電位ＶＤＤを供給するＶＤＤ電源配線７３を上部配線層に設けることができる。このため、この未公開の先行技術では、第１の従来技術のように電源配線を離隔するために回路面積を大きくする必要がない。
【特許文献１】特開２００４−１８６６６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
第１の従来技術では、基本セル５０内にウェルコンタクト６５を設けているため、基本セル５０のＰチャネルトランジスタのソースに電源を供給するためのＶＳＤ電源配線７１に加えて、基板電位を供給するためのＶＤＤ配線も、各基本セルの近傍にまで引き回す必要があり、面積が大きくなる（図１１のａ参照）。
【０００９】
上記未公開の先行技術によれば、ＶＤＤ配線を各基本セルの近傍まで引き回す必要がなくなるが、電源スイッチと、基本セルとでウェルの電位が異なるので、両者のウェルを分離するための領域が必要となる（図１２のｄ参照）。
【課題を解決するための手段】
【００１０】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
本発明による半導体装置（２００）は、第１のウェル（１）上に設けられた第１のトランジスタ（１１）を備える基本セル（１０）と、第１のウェル（１）上に設けられ、基本セル（１０）への電源の供給を制御する第１の電源スイッチセル（２０）と、基本セル（１０）の外部に設けられ、第１のウェル（１）に対して第１の基板電位（ＶＤＤ又はＶＤＤ２）を供給する第１のウェルコンタクト（２１又は２７）とを具備する。このように、基本セル（１０）の外部に、基板電位（ＶＤＤ又はＶＤＤ２）が供給される第１のウェルコンタクト（２１又は２７）が設けられるため、基本セル（１０）内には、基板電位を供給するウェルコンタクトを設ける必要がない。このため、基本セル（１０）の近傍には、基板電位を供給する電源配線（３０又は３４）が不要となり、基板電位を供給する電源配線（３０又は３４）を別の配線層に設けることができる。
【００１２】
更に、本発明の第１のウェルコンタクト（２１）は、第１の電源スイッチセル（２０）の領域内に設けられる。この場合、第１のトランジスタ（１１）の基板電位は、第１のウェルコンタクト（２１又は２７）から第１の電源スイツチセル（２０）の領域を介して与えられる。このようにすれば、基本セル（１０）と電源スイッチセル（２０）との間に素子分離領域を設ける必要もなくなる。
【００１３】
又、第１のトランジスタ（１１）のソースに接続される第１の電源配線（３１）は、第１の配線層に設けられる。電源スイッチトランジスタ（１４）のソース及び第１のウェルコンタクト（２２又は２７）は、第２配線層に設けられ、第１の電源配線と交差する第２の電源配線（３０又は３４）や第３の電源配線（３３）に接続することにより、トランジスタやウェルの電源配線を機能セル領域（１００）の縦横に効率的に引き回すことができる。
【００１４】
本発明において、第１の電源配線（７１）に沿って複数の基本セル（１０）が配置されることが好ましい。この際、第１のウェルコンタクト（２１又は２７）との間に複数の基本セル（１０）を挟んで第１のウェル（１）に対して第１の基板電位を供給する第２のウェルコンタクト（２１又は２７）が更に設けられることが好ましい。これにより、第１のウェルコンタクト（２１又は２７）と第２のウェルコンタクト（２１又は２７）との両側から複数の基本セル（１０）に基板電位が与えられる。このようなレイアウト配置をすることにより、効率的に基板電位の供給を行うことができる。
【発明の効果】
【００１５】
本発明による半導体装置によれば、非動作時におけるリーク電流を抑制するための電源スイッチセルが設けられた半導体装置の回路面積を縮小することができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照して、本発明による半導体装置の実施の形態が説明される。本実施の形態では、通常モードと待機モードの切り替えに応じて電源の供給が制御される機能セル１００を有する半導体装置２００について説明する。ここで、通常モードとは、通常動作を実施している状態であり、待機モードとは、一部の機能セルを動作させない状態である。
【００１７】
１．第１の実施の形態
図１から図６を参照して、本発明による半導体装置２００の第１の実施の形態を説明する。図１は、第１の実施の形態における半導体装置２００の平面図である。図１を参照して、本実施の形態における半導体装置２００は、電源スイッチセル２０によって電源の供給が制御される機能セル１００を有する。機能セル１００は、基本セル（プリミティブセル）１０、電源スイッチセル２０、ＶＤＤ電源配線３０、ＶＳＤ電源配線３１、ＧＮＤ配線３２を具備する。機能セル１００は、アレイ状に配置された複数の基本セル１０を有する。電源スイッチセル２０は、ＶＤＤ電源配線３０から供給される電源電位ＶＤＤに応じた擬似電源電位ＶＳＤを、ＶＳＤ電源配線３１を介して基本セル１０に供給する。基本セル１０は、ＶＳＤ電源配線３１及びＧＮＤ電源配線３２のそれぞれから供給される擬似電源電位ＶＳＤ及び接地電位ＧＮＤに応じて動作する論理回路を有する。
【００１８】
（機能セル１００の回路構成）
図２は、本発明による半導体装置の第１の実施の形態における回路図である。図２を参照して、第１の実施の形態機能セル１００の回路構成を説明する。本実施の形態における基本セル１０は、ソースがＶＳＤ電源配線に接続されるＰチャネル型ＭＯＳトランジスタ１１と、ソースがＧＮＤ電源配線３２に接続されるＮチャネル型ＭＯＳトランジスタ１２を備える。Ｐチャネル型ＭＯＳトランジスタ１１とＮチャネル型ＭＯＳトランジスタ１２は相互に接続されてＣＭＯＳを構成し、入力信号ＩＮに応じた出力信号ＯＵＴを出力する。又、Ｐチャネル型ＭＯＳトランジスタ１１の基板（バックゲート）には、ＶＤＤ電源配線３０から電源電位ＶＤＤが供給され、Ｎチャネル型ＭＯＳトランジスタ１２の基板（バックゲート）には、ＧＮＤ配線３２から接地電位ＧＮＤが供給される。
【００１９】
電源スイッチセル２０は、ＶＤＤ電源配線３０とＶＳＤ電源配線３１との間に設けられるＰチャネル型ＭＯＳトランジスタ１４を備える。Ｐチャネル型ＭＯＳトランジスタ１４は、ＶＤＤ電源配線３０から供給される電源電位ＶＤＤに応じた擬似電源電位ＶＳＤをＶＳＤ電源配線に供給する。この際、Ｐチャネル型ＭＯＳトランジスタ１４は、ゲートに入力されるスイッチ制御信号ＳＬＰに応じて、擬似電源電位ＶＳＤの供給を制御する。すなわち、Ｐチャネル型ＭＯＳトランジスタ１４は電源スイッチトランジスタとして機能する。又、Ｐチャネル型ＭＯＳトランジスタ１４の基板（バックゲート）には、ＶＤＤ電源配線３０から電源電位ＶＤＤが供給される。尚、図２には、１つの電源スイッチセル２０に対し１つの基本セル１０しか示されていないが、電源スイッチセル２０及び基本セル１０が複数接続されても良いことは言うまでもない。
【００２０】
（機能セル１００のレイアウト構成）
図３は、本発明による機能セル１００の第１の実施の形態におけるレイアウト及び接続状態を示す平面図である。図３を参照して、第１の実施の形態における機能セル１００のレイアウト及び接続状態を説明する。
【００２１】
図３を参照して、基本セル１０は、Ｎウェル１上に設けられたＰチャネル型ＭＯＳトランジスタ１１と、Ｐウェル２上に設けられたＮチャネル型ＭＯＳトランジスタ１２とを備える。Ｐチャネル型ＭＯＳトランジスタ１１は、Ｎウェル１上に設けられたＰ型拡散層３、４、及びゲート５によって構成される。Ｎチャネル型ＭＯＳトランジスタ１２はＰウェル２上に設けられたＮ型拡散層６、７、及びゲート９によって構成される。電源スイッチセル２０は、Ｐチャネル型ＭＯＳトランジスタ１１の基板と共通のＮウェル１上に設けられたＰチャネル型ＭＯＳトランジスタ１４を備える。
【００２２】
本発明に係るNウェル１には、基本的に大電流は流れない。このため、ラッチアップ等に対する耐性が確保されていれば、Nウェル１に基板電位（バックゲート電位）を供給するためのウェルコンタクトは、基本セル１０内に設ける必要はない。そこで、本発明では、Ｐチャネル型ＭＯＳトランジスタ１１の基板電位（バックゲート電位）を供給するためのウェルコンタクト（N型拡散層）は、基本セル１０の外部のＮウェル１領域に設けられる。ここでは、電源スイッチセル２０にＮウェル１へのウェルコンタクトとしてＮ型拡散層２１が設けられる。このＮ型拡散層２１は、ＶＤＤ電源配線３０に接続され、電源電位ＶＤＤが供給される。すなわち、Ｐチャネル型ＭＯＳトランジスタ１１及び１４の基板電位として電源電位ＶＤＤが、共通のＮ型拡散層２１を介して供給される。一方、Ｎチャネル型ＭＯＳトランジスタ１２の基板電位（バックゲート電位）は、基本セル１０に設けられたウェルコンタクト（Ｐ型拡散層８）を介してＰウェル２に供給される。ただし、P型拡散層８は、ＧＮＤ配線３２に接続される。すなわち、基本セル１０毎に基板電位としての接地電位ＧＮＤがＰウェル２に供給される。
【００２３】
Ｐチャネル型ＭＯＳトランジスタ１４のＰ型拡散層２２（ソース領域）は、図示しないコンタクトを介してＶＤＤ電源配線３０に接続され、電源電位ＶＤＤが供給される。又、Ｐ型拡散層２３（ドレイン領域）は、図示しないコンタクトを介してＶＳＤ電源配線３１に接続され、擬似電源電位ＶＳＤを供給する。尚、図面では理解しやすくするため、一部の構造を簡略化して記載しており、ＶＤＤ電源配線３０とＰ型拡散層２２は平面視で離れているように見えるが、実際には、ＶＤＤ電源配線３０の直下にＰ型拡散層２２が存在し、ＶＤＤ電源配線３０とＰ型拡散層２２はスルーホールにより接続される。
【００２４】
Ｐチャネル型ＭＯＳトランジスタ１１のＰ型拡散層３（ソース領域）は、図示しないコンタクトを介してＶＳＤ電源配線３１に接続され、擬似電源電位ＶＳＤが供給される。Ｎチャネル型ＭＯＳトランジスタ１２のＮ型拡散層６（ソース領域）は、図示しないコンタクトを介してＧＮＤ配線３２に接続され、接地電位ＧＮＤが供給される。又、ゲート５とゲート９、Ｐ型拡散層４（ドレイン領域）とＮ型拡散層７（ドレイン領域）はそれぞれ相互に接続される。
【００２５】
Ｎ型拡散層２１は、複数の基本セル１０を挟んで一定間隔毎に設けられる。この場合、ウェルコンタクトであるＮ型拡散層２１は、複数の基本セル１０に充分な基板電位を供給できる位置に設けられる必要がある。Ｎ型拡散層２１と基本セル１０との距離が離れすぎると、基板電位として供給される電源電位ＶＤＤが減衰する。このため、Ｎチャネル型ＭＯＳトランジスタ１１の適正な閾値電圧を確保するのに充分な基板電位が供給されるように、Ｎ型拡散層２１と基本セル１０との距離は適切に設定される。又、本実施の形態のように、２つのＮ型拡散層２１の間に複数の基本セル１０が設けられる場合、この距離に応じて、２つのＮ型拡散層２１の間に設けられる基本セルの数（Ｎ型拡散層２１間の距離ｆ）が決まる。
【００２６】
同様に、電源スイッチセル２０は、複数の基本セル１０に充分なソース電位（擬似電源電位ＶＳＤ）を供給できる位置に設けられる必要がある。電源スイッチセル２０と基本セル１０との距離が離れすぎると、Ｐ型拡散層３（ソース）に供給される擬似電源電位ＶＳＤが減衰する。このため、Ｎチャネル型ＭＯＳトランジスタ１１の適正な閾値電圧を確保するのに充分なソース電位が供給されるように、電源スイッチセル２０と基本セル１０との距離は適切に設定される。又、本実施の形態の場合、この距離に応じて、２つの電源スイッチセル２０の間に設けられる基本セルの数（電源スイッチセル間の距離）が決まる。
【００２７】
本実施の形態では、電源スイッチセル２０内にＮ型拡散層２１が設けられているため、供給する基板電位（電源電位ＶＤＤ）及びソース電位（擬似電源電位ＶＳＤ）の大きさを考慮して電源スイッチセル２０間の距離（Ｎ型拡散層２１間の距離ｆ）が決められる。通常、Ｐ型拡散層３に供給されるソース電位の大きさを考慮して決定した距離だけ電源スイッチセル２０を離隔すれば、Ｐチャネル型ＭＯＳトランジスタ１１の動作に必要な基板電位を供給することが可能である。
【００２８】
又、ＶＳＤ電源配線３１とＧＮＤ配線３２とは同じ第１配線層に設けられ、互いに平行に図面水平方向に設けられる。ＶＤＤ電源配線３０は、第１配線層の上層の上部配線層に設けられ、Ｎ型拡散層２１及びＰ型拡散層２２に接続可能なように電源スイッチセル２０のセル列に沿って設けられる。本発明では、第１の従来技術のように基本セル毎に電源電位ＶＤＤが供給されていないため、ＶＤＤ電源配線を第１配線層に設ける必要はない。このため、第１の従来技術で示すような電源配線を離隔するための間隔ａを設ける必要がなく、基本セル１０のセルハイトｅで回路サイズが決まる。このため従来技術に比べ回路サイズを縮小することができる。
【００２９】
図４は、本実施の形態における機能セル１００の素子領域のレイアウトを示す平面図である。図３では、配線層との接続を説明するため、ＶＤＤ電源配線３０、ＶＳＤ電源配線３１、ＧＮＤ配線３２によってセルサイズが拡大されている。しかし、実際の配線層は、ウェル層及び拡散層の上層に設けられるため、セルサイズはウェル層及び拡散層によって決まる。このため、実際のセルサイズを示すため、図４に、機能セル１００の素子領域（ウェル層及び拡散層）のレイアウトを示す。図４に示されるように、機能セル１００は、電源スイッチセル２０間に複数の基本セル１０が配置されたセル列が複数設けられた構造である。互いに隣接する電源スイッチセル２０と基本セル１０のＰチャネル型ＭＯＳトランジスタ領域は、共通の基板電位が供給されたＮウェル１上に設けられている。このため、電源スイッチセル２０と基本セル１０のＰチャネル型ＭＯＳトランジスタ領域との間に素子分離領域（間隔ｄ、図１２参照）を設ける必要がない。すなわち、本発明による機能セル１００の回路サイズＦは、未公開の先行技術による機能セルの回路サイズＣより小さくなる。また、図４では、セルはすべて同じ向きに配置しているが、ＶＳＤ電源配線３１とＧＮＤ配線３２との間に配置されるセルの第１列と第２列の向きをＧＮＤ配線３２を中心に線対称にレイアウトし、第１列と第２列のＧＮＤ配線３２を共通のＧＮＤ配線とすることにより更に面積を縮小することも可能である。同様に、ＶＳＤ電源配線３１も同時に電源スイッチトランジスタ１４のオンオフをする限り、隣接するセル列と共通化することもできる。
【００３０】
図５は、本実施の形態の変形例である。電源スイッチを介さないで直接電源電位ＶＤＤを基本セルに供給する場合は、基本セルのＰチャネル型ＭＯＳトランジスタのソース電位と、基板電位は共通のＶＤＤ配線から供給できる。従って、電源スイツチを想定していない基本セルは、セルの内部にウェルコンタクトとなるＮ型拡散層を備えている。この基本セルをそのまま図３に示す機能セル１００に用いると、基本セル内のウェルコンタクトを介してＶＤＤ電源とＶＳＤ電源がショートしてしまう。そこで、この変形例では、電源スイッチを想定しないで設計された基本セルのウェルコンタクトのＮ型拡散層をＰ型拡散層２５に置き換えている。このように置き換えると、電源スイッチを想定しないで設計された基本セルも簡単な変更により電源スイッチによる電源制御を行うことができる。
【００３１】
更に、Ｐ型拡散層２５がＰチャネル形ＭＯＳトランジスタ１１のソース領域３と隣接していれば、Ｐ型拡散層２５をＰチャネル形ＭＯＳトランジスタ１１のソースコンタクトとして利用することも出来る。
【００３２】
図６は、Ｎウェル１に対するウェルコンタクトであるＮ型拡散層と電源スイッチセルの配置例を示す平面図である。Ｎ型拡散層２１及び電源スイッチセル２０の配置数は、Ｐチャネル型ＭＯＳトランジスタ１１及び１４の能力に応じて決定する。すなわち、Ｎ型拡散層２１及び電源スイッチセル２０の配置数は、図３のように１対１でなくても良い。Ｎウェル１に対し充分な値の基板電位が供給できれば、Ｎ型拡散層２１間の距離を離すことができる。この場合、全ての電源スイッチセル２０にＮ型拡散層２１を設ける必要はない。一例として、電源スイッチセルとＮ型拡散層２１が２：１の割合で配置された機能セル１００の平面図を図６（ａ）に示す。この場合、機能セル１００には、Ｎ型拡散層２１を有する電源スイッチセル２０と、Ｎ型拡散層２１が設けられない電源スイッチセル２０’とが複数の基本セル１０を挟んで交互に配置される。
【００３３】
一方、Ｎチャネル型ＭＯＳトランジスタ１１に充分な値のソース電位（擬似電源電位ＶＳＤ）が供給できれば、電源スイッチセル２０間の距離を離すことができる。この場合、電源スイッチセル２０間の複数の基本セル１０における適当な位置に、Ｎウェル１へのウェルコンタクトであるＮ型拡散層２７を備えるウェルコンタクト領域２６を設けても良い。一例として、電源スイッチセル２０とＮ型拡散層が１：２の割合で配置された機能セル１００の平面図を図６（ｂ）に示す。この場合、機能セル１００には、Ｎ型拡散層２１を有する電源スイッチセル２０と、基板電位ＶＤＤを供給するＮ型拡散層２７を有するウェルコンタクト領域２６とが複数の基本セル１０を挟んで交互に配置される。ウェルコンタクト領域２６のセル幅は、電源スイッチセル２０よりも小さいため、機能セル１００の回路サイズを更に小さくすることができる。
【００３４】
２．第２の実施の形態
図７から図１０を参照して、本発明による半導体装置２００の第２の実施の形態を説明する。第１の実施の形態では、電源スイッチセル２０の基板電位とソース電位として共通の電源電位ＶＤＤが供給されたが、第２の実施の形態では、ソース電位とは別の固定電位が基板電位として供給される。図７は、第２の実施の形態における半導体装置２００の平面図である。図７を参照して、本実施の形態における機能セル１００は、第１の実施の形態におけるＶＤＤ電源配線３１に替えて、電源電位ＶＤＤ１が供給されるＶＤＤ１電源配線３３と、電源電位ＶＤＤ１とは別電位の電源電位ＶＤＤ２が供給されるＶＤＤ２電源配線３４を具備する。その他の構成は、第１の実施の形態と同様である。第２の実施の形態における電源スイッチセル２０は、ＶＤＤ１電源配線３３から供給される電源電位ＶＤＤ１に応じた擬似電源電位ＶＳＤをＶＳＤ電源配線３１を介して基本セル１０に供給する。基本セル１０は、ＶＳＤ電源配線３１及びＧＮＤ電源配線３２のそれぞれから供給される擬似電源電位ＶＳＤ及び接地電位ＧＮＤに応じて動作する論理回路を有する。又、基本セル１０及び電源スイッチセル２０のＮウェル４１電位は、ＶＤＤ２電源配線３４からウェルコンタクト２１を介して供給される。
【００３５】
（機能セル１００の回路構成）
図８は、本発明による半導体装置の第２の実施の形態における回路図である。図８を参照して、第２の実施の形態における機能セル１００の回路構成を説明する。本実施の形態における基本セル１０は、ソースがＶＳＤ電源配線に接続されるＰチャネル型ＭＯＳトランジスタ１１と、ソースがＧＮＤ電源配線３２に接続されるＮチャネル型ＭＯＳトランジスタ１２を備える。Ｐチャネル型ＭＯＳトランジスタ１１とＮチャネル型ＭＯＳトランジスタ１２は相互に接続されてＣＭＯＳを構成し、入力信号ＩＮに応じた出力信号ＯＵＴを出力する。又、Ｐチャネル型ＭＯＳトランジスタ１１の基板（バックげート）には、ＶＤＤ２電源配線３４から電源電位ＶＤＤ２が供給され、Ｎチャネル型ＭＯＳトランジスタ１２の基板（バックゲート）には、ＧＮＤ配線３２から接地電位ＧＮＤが供給される。
【００３６】
電源スイッチセル２０は、ＶＤＤ１電源配線３３とＶＳＤ電源配線３１との間に設けられるＰチャネル型ＭＯＳトランジスタ１４を備える。本実施の形態におけるＰチャネル型ＭＯＳトランジスタ１４は、ＶＤＤ１電源配線３３から供給される電源電位ＶＤＤ１に応じた擬似電源電位ＶＳＤをＶＳＤ電源配線に供給する。この際、Ｐチャネル型ＭＯＳトランジスタ１４は、ゲートに入力されるスイッチ制御信号ＳＬＰに応じて、擬似電源電位ＶＳＤの供給を制御する。又、Ｐチャネル型ＭＯＳトランジスタ１４の基板（バックゲート）には、ＶＤＤ２電源配線３４から電源電位ＶＤＤ２が供給される。尚、図８には、１つの電源スイッチセル２０に対し１つの基本セル１０しか示されていないが、電源スイッチセル２０及び基本セル１０が複数接続されても良いことは言うまでもない。
【００３７】
（機能セル１００のレイアウト構成）
図９は、本発明による機能セル１００の第２の実施の形態におけるレイアウト及び接続状態を示す平面図である。図９を参照して、第２の実施の形態における機能セル１００のレイアウト及び接続状態を説明する。
【００３８】
図９を参照して、基本セル１０は、Ｎウェル１上に設けられたＰチャネル型ＭＯＳトランジスタ１１と、Ｐウェル２上に設けられたＮチャネル型ＭＯＳトランジスタ１２とを備える。Ｐチャネル型ＭＯＳトランジスタ１１は、Ｎウェル１上に設けられたＰ型拡散層３、４、及びゲート５によって構成される。Ｎチャネル型ＭＯＳトランジスタ１２はＰウェル２上に設けられたＮ型拡散層６、７、及びゲート９によって構成される。電源スイッチセル２０は、Ｐチャネル型ＭＯＳトランジスタ１１の基板と共通のＮウェル１上に設けられたＰチャネル型ＭＯＳトランジスタ１４を備える。
【００３９】
Ｐチャネル型ＭＯＳトランジスタ１１の基板電位（バックゲート電位）は、基本セル１０の外部のＮウェル１領域に設けられたウェルコンタクト（Ｎ型拡散層）を介して供給される。ここでは、電源スイッチセル２０にＮウェル１へのウェルコンタクトとしてＮ型拡散層２１が設けられる。Ｎ型拡散層２１はＶＤＤ２電源配線３４に接続され、図示しないコンタクトを介して電源電位ＶＤＤ２が供給される。すなわち、Ｐチャネル型ＭＯＳトランジスタ１１及び１４の基板電位として電源電位ＶＤＤ２が、共通のＮ型拡散層２１を介して供給される。一方、Ｎチャネル型ＭＯＳトランジスタ１２の基板電位（バックゲート電位）は、基本セル１０に設けられたウィルコンタクト（Ｐ型拡散層８）を介してＰウェル２に供給される。ただし、P型拡散層８は、ＧＮＤ配線３２に接続される。すなわち、基本セル１０毎に基板電位としての接地電位ＧＮＤがＰウェル２に供給される。
【００４０】
Ｐチャネル型ＭＯＳトランジスタ１４のＰ型拡散層２２（ソース領域）は、図示しないコンタクトを介してＶＤＤ１電源配線３３に接続され、電源電位ＶＤＤ１が供給される。又、Ｐ型拡散層２３（ドレイン領域）は、図示しないコンタクトを介してＶＳＤ電源配線３１に接続され、擬似電源電位ＶＳＤを供給する。第２の実施の形態では、Ｐチャネル型ＭＯＳトランジスタ１４のソース電位（電源電位ＶＤＤ１）とは異なる所定の大きさの基板電位（電源電位ＶＤＤ２）がＮウェル１に供給される。尚、図面では理解しやすくするため、一部の構造を簡略化して記載しており、ＶＤＤ１電源配線３３とＰ型拡散層２２は平面視で離れているように見えるが、実際には、ＶＤＤ１電源配線３３の直下にＰ型拡散層２２が存在し、ＶＤＤ１電源配線３３とＰ型拡散層２２はスルーホールを介して接続される。同様に、ＶＤＤ２電源配線３４とＮ型拡散層２１は平面視で離れているように見えるが、実際には、ＶＤＤ２電源配線３４の直下にＮ型拡散層２１が存在し、ＶＤＤ２電源配線３４とＮ型拡散層２１はスルーホールを介して接続される。
【００４１】
Ｐチャネル型ＭＯＳトランジスタ１１のＰ型拡散層３（ソース領域）は、図示しないコンタクトを介してＶＳＤ電源配線３１に接続され、擬似電源電位ＶＳＤが供給される。Ｎチャネル型ＭＯＳトランジスタ１２のＮ型拡散層６（ソース領域）は、図示しないコンタクトを介してＧＮＤ配線３２に接続され、接地電位ＧＮＤが供給される。又、ゲート５とゲート９、Ｐ型拡散層４（ドレイン領域）とＮ型拡散層７（ドレイン領域）はそれぞれ相互に接続される。
【００４２】
第１の実施の形態と同様にＶＳＤ電源配線３１とＧＮＤ配線３２とは同じ第１配線層に設けられ、図面水平方向に設けられる。又、ＶＤＤ１電源配線３３とＶＤＤ２電源配線３４は、第１配線層の上層の上部配線層に設けられ、Ｎ型拡散層２１及びＰ型拡散層２２に接続可能なように電源スイッチセル２０のセル列に沿って設けられる。本発明によれば、第１の従来技術のように基本セル毎に電源電位ＶＤＤが供給されない。このため、ＶＤＤ１電源配線３３やＶＤＤ２電源配線を第１配線層に設ける必要がない。従って、第１の従来技術で示すような電源配線を離隔するための間隔ａを設ける必要がなく、基本セル１０のセルハイトｅで回路サイズが決まるため従来技術に比べ回路サイズを縮小することができる。
【００４３】
本実施の形態における機能セル１００によれば、Ｐチャネル型ＭＯＳトランジスタ１１及び１４の基板電位をＰチャネル型ＭＯＳトランジスタ１４のソース電位（電源電位ＶＤＤ１）とは別電位の電源電位ＶＤＤ２としている。このため、電源電位ＶＤＤ２を適切に制御することで、Ｐチャネル型ＭＯＳトランジスタ１１及び１４の閾値電圧を適切な値に制御できる。すなわち、Ｐ型拡散層２１の配置数や配置間隔（Ｐ型拡散層２１間に設置可能な基本セル１０の数）を柔軟に設定することができる。
【００４４】
図１０は、ウェルコンタクトであるＮ型拡散層と電源スイッチセルの配置例を示す平面図である。第１の実施の形態と同様に、Ｎ型拡散層２１及び電源スイッチセル２０の配置数は、図９のように１対１でなくても良い。一例として、電源スイッチセルとＮ型拡散層２１が２：１の割合で配置された機能セル１００の平面図を図１０（ａ）に示す。この場合、機能セル１００には、Ｎ型拡散層２１を有する電源スイッチセル２０と、Ｎ型拡散層２１が設けられない電源スイッチセル２０’とが複数の基本セル１０を挟んで交互に配置される。又、ＶＤＤ２電源配線３４は、電源スイッチセル２０の上層のみに設けられ、電源スイッチセル２０’の上層に設けられない。このため、図９に示す形態に比べ電源配線量を削減できる。
【００４５】
一方、Ｎチャネル型ＭＯＳトランジスタ１１に充分な値のソース電位（擬似電源電位ＶＳＤ）が供給できれば、電源スイッチセル２０間の距離を離すことができる。第１の実施の形態と同様に、一例として、電源スイッチセル２０とＮ型拡散層が１：２の割合で配置された機能セル１００の平面図を図１０（ｂ）に示す。この場合、機能セル１００には、Ｎ型拡散層２１を有する電源スイッチセル２０と、Ｎ型拡散層２７が有するウェルコンタクト領域２６とが複数の基本セル１０を挟んで交互に配置される。ウェルコンタクト領域２６のセル幅は、電源スイッチセル２０よりも小さいため、機能セル１００の回路サイズを更に小さくすることができる。又、ウェルコンタクト領域２６の上層には、ＶＤＤ２電源配線３４のみを設ければ良い。このため、図９に示す形態に比べ電源配線量を削減できる。
【００４６】
以上のように、本発明によれば、リーク電流を抑制するため電源の供給の制御が可能な機能セル１００の製造に際し、機能セル１００の面積を縮小するようにレイアウトすることができる。尚、上述の機能セル１００のレイアウトは、コンピュータを用いてレイアウトプログラムを実行することで実現される。
【００４７】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
【図面の簡単な説明】
【００４８】
【図１】図１は、本発明による半導体装置の第１の実施の形態における平面図である。
【図２】図２は、本発明による機能セルの第１の実施の形態における回路構成を示す回路図である。
【図３】図３は、本発明による機能セルの第１の実施の形態におけるレイアウト及び接続状態を示す平面図である。
【図４】図４は、本発明による機能セルの第１の実施の形態における素子領域のレイアウトを示す平面図である。
【図５】図５は、本発明による機能セルの第１の実施の形態におけるレイアウト及び接続状態の変形例を示す平面図である。
【図６】図６（ａ）及び（ｂ）は、本発明に係るＮウェルに対するウェルコンタクトと電源スイッチセルの、第１の実施の形態における配置例を示す平面図である。
【図７】図７は、本発明による半導体装置の第２の実施の形態における平面図である。
【図８】図８は、本発明による機能セルの第２の実施の形態における回路構成を示す回路図である。
【図９】図９は、本発明による機能セルの第２の実施の形態におけるレイアウト及び接続状態を示す平面図である。
【図１０】図１０（ａ）及び（ｂ）は、本発明に係るＮウェルに対するウェルコンタクトと電源スイッチセルの、第２の実施の形態における配置例を示す平面図である。
【図１１】図１１は、第１の従来技術による機能セルのレイアウト及び接続状態を示す平面図である。
【図１２】図１２は、未公開の先行技術による機能セルのレイアウト及び接続状態を示す平面図である。
【符号の説明】
【００４９】
１、４０、４１：Ｎウェル
２、４２：Ｐウェル
３、２２、４３、６２：Ｐ型拡散層（ソース領域）
４、２３、４４、６３：Ｐ型拡散層（ドレイン領域）
８、２５、４８：Ｐ型拡散層（ウェルコンタクト）
５、９、２４、４５、４９、６４：ゲート
６、４６：Ｎ型拡散層（ソース領域）
７、４７：Ｎ型拡散層（ドレイン領域）
２１、２７、６１、６５：Ｎ型拡散層（ウェルコンタクト）
１０、５０：基本セル
１１、１４、５１、５４：Ｐチャネル型ＭＯＳトランジスタ
１２、５２：Ｎチャネル型ＭＯＳトランジスタ
２０、６０：電源スイッチセル
２６：ウェルコンタクト領域
３０、７０、７３：ＶＤＤ電源配線
３１、７１：ＶＳＤ電源配線
３２、７２：ＧＮＤ配線
３３：ＶＤＤ１電源配線
３４：ＶＤＤ２電源配線
【図１】
2008103569.tif 000003
【図２】
2008103569.tif 000004
【図３】
2008103569.tif 000005
【図４】
2008103569.tif 000006
【図５】
2008103569.tif 000007
【図６】
2008103569.tif 000008
【図７】
2008103569.tif 000009
【図８】
2008103569.tif 000010
【図９】
2008103569.tif 000011
【図１０】
2008103569.tif 000012
【図１１】
2008103569.tif 000013
【図１２】
2008103569.tif 000014
【手続補正書】
【提出日】平成19年9月21日(2007.9.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
それぞれが、第１の方向に延在する複数の第１の電源配線と、
前記複数の第１の電源配線と交差する複数の他の電源配線と、
それぞれが、前記複数の他の電源配線のひとつと前記複数の第１の電源配線のひとつとの間に設けられ、当該他の電源配線と当該第１の電源配線との間にソースとドレインが接続される複数の電源スイッチトランジスタと、
前記複数の第１の電源配線のうち、それぞれ対応する第１の電源配線に沿って延在する複数のウェルと、
前記ウェル上に設けられ、ソースが前記第１の電源配線に接続された第１のトランジスタを有する複数の基本セルと、
を備え、
前記複数の他の電源配線は第１の他の電源配線と第２の他の電源配線を有し、
前記複数の基本セルは、前記第１の他の電源配線と前記第２の他の電源配線との間に前記第１の電源配線に沿って配置され、前記第１のトランジスタのウェル電位は前記第１の他の電源配線と前記ウェルを接続する第１のウェルコンタクトと前記第２の他の電源配線と前記ウェルを接続する第２のウェルコンタクトとにより両側から供給される半導体装置。
【請求項２】
前記複数の電源スイッチトランジスタのうち、少なくとも一部の電源スイッチトランジスタのソースとドレインは、前記第１の他の電源配線と前記第１の電源配線との間に接続される請求項１記載の半導体装置。
【請求項３】
前記複数の他の電源配線は、第３の他の電源配線を更に有し、
前記複数の電源スイッチトランジスタのうち、少なくとも一部の電源スイッチトランジスタのソースとドレインは、前記第３の他の電源配線と前記第１の電源配線との間に接続される請求項１記載の半導体装置。
【請求項４】
前記複数の電源スイッチトランジスタのうち、残りの一部の電源スイッチトランジスタのソースとドレインは、前記第２の他の電源配線と前記第１の電源配線との間に接続される請求項２記載の半導体装置。
【請求項５】
前記複数の電源スイッチトランジスタは、前記複数のウェルのいずれかに形成され、前記複数の電源スイッチトランジスタのウェル電位は、それぞれ当該他の電源配線から供給される請求項１に記載の半導体装置。
【請求項６】
第１の方向に延在する第１の電源配線と、
前記第１の電源配線と交差する複数の他の電源配線と、
前記複数の他の電源配線は、第１の他の電源配線と第２の他の電源配線を有し、
前記第１の他の電源配線と前記第１の電源配線との間にソースとドレインが接続される電源スイッチトランジスタと、
前記第１の電源配線に沿って延在するウェルと、
前記ウェル上に設けられ、前記第１の他の電源配線と前記ウェルとを接続する第１のウェルコンタクトと、
前記ウェル上に設けられ、前記第２の他の電源配線と前記ウェルとを接続する第２のウェルコンタクトと、
前記第１のウェルコンタクトと前記第２ウェルコンタクトとの間に、前記第１の電源配線に沿って配置され、それぞれのソースが前記第１の電源配線に接続された複数のトランジスタと、
を備える半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
図１２は、本件出願時未公開の先行出願（特願２００５−２８００５３号）に本件出願人が開示した半導体装置のレイアウト図である。図１２を参照して、この未公開の先行技術について説明する。図１１と同一の部分は、同一番号を付して説明を省略する。この未公開の先行技術は、電源スイッチセル６０におけるＰチャネル型ＭＯＳトランジスタ５４はＮウェル４１上に設けられ、基本セル５０におけるＰチャネル型ＭＯＳトランジスタ５１は他のＮウェル４０上に設けられる形態である。又、Ｐチャネル型ＭＯＳトランジスタ５４の基板電位として電源電位ＶＤＤが供給され、Ｐチャネル型ＭＯＳトランジスタ５１の基板電位として擬似電源電位ＶＳＤが供給される。これにより、第１の従来例のように第１配線層にＶＤＤ電源配線７０を設ける必要がなく、Ｎ型拡散層６１に電源電位ＶＤＤ
を供給するＶＤＤ電源配線７３を上部配線層に設けることができる。このため、この未公開の先行技術では、第１の従来技術のように電源配線を離隔するために回路面積を大きくする必要がない。
【特許文献１】特開２００４−１８６６６６号公報
【特許文献２】特開平１１−１５０１９３号公報
【特許文献３】特開２００１−１９６５４５号公報