(57)【要約】【課題】コバルトシリサイドによるゲート電極の低抵抗化とメモリセルトランジスタ特性の安定化とを両立する。【解決手段】シリコン窒化膜からなるバリア膜９はコバルトシリサイド膜からなる金属半導体合金層８の上面および側壁には形成されておらず浮遊ゲート電極４およびゲート間絶縁膜５並びに制御ゲート電極６の多結晶シリコン膜の側壁面に沿って形成されている。【選択図】図１３
2008103542.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極であって上部にそれぞれ金属半導体合金層が形成された複数のゲート電極と、
隣り合う複数のゲート電極間の半導体基板を覆うと共に前記金属半導体合金層の上面および側壁面を露出させつつ該複数のゲート電極の側壁面を覆うように形成されたシリコン窒化膜からなるバリア膜と、
前記複数のゲート電極間および前記複数のゲート電極の上に形成された層間絶縁膜とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記層間絶縁膜はＢＰＳＧ膜であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記金属半導体合金層はコバルトシリサイド、ニッケルシリサイド、プラチナシリサイド、チタンシリサイド、タンタルシリサイドのいずれかであることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の半導体層を形成する工程と、
前記第１の半導体層上に第２のゲート絶縁膜を形成する工程と、
前記第２の絶縁膜上に第２の半導体層を形成する工程と、
前記第１および第２の半導体層、第２のゲート絶縁膜を複数に分断して分断領域を設ける工程と、
前記第１および第２の半導体層、並びに、第１および第２のゲート絶縁膜を覆うようにシリコン窒化膜を形成する工程と、
前記シリコン窒化膜上にシリコン酸化膜からなる第１の層間絶縁膜を形成する工程と、
前記第２の半導体層の上面および上部側壁が露出するよう前記第１の層間絶縁膜および前記シリコン窒化膜を除去する工程と、
前記露出した第２の半導体層の上部に金属半導体合金層を形成する工程と、
前記第１の層間絶縁膜および前記金属半導体合金層上に第２の層間絶縁膜を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に第１の半導体層を形成する工程と、
前記第１の半導体層上に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜上に第２の半導体層を形成する工程と、
前記第１および第２の半導体層、第２のゲート絶縁膜を複数に分断して選択ゲートトランジスタのゲート電極およびメモリセルトランジスタのゲート電極を並設する工程と、
前記第１および第２の半導体層、並びに、第１および第２のゲート絶縁膜を覆うようにＴＥＯＳ膜からなる第１の層間絶縁膜を形成する工程と、
隣り合う選択ゲート電極間の前記第１の層間絶縁膜を除去する工程と、
前記第１の層間絶縁膜上、および前記選択ゲートトランジスタのゲート電極の側壁面に沿ってシリコン窒化膜からなるバリア膜として形成する工程と、
前記バリア膜上にＢＰＳＧ膜からなる第２の層間絶縁膜を形成する工程と、
前記第２の半導体層の上面および上部側壁が露出するよう前記第１および２の層間絶縁膜ならびに前記シリコン窒化膜を除去する工程と、
前記第２の半導体層の上部に金属半導体合金層を形成する工程と、
前記第１および２の層間絶縁膜および前記金属半導体合金層上に第３の層間絶縁膜を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係わり、特にゲート電極の上部に金属半導体合金層を有する不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリ装置（不揮発性半導体記憶装置）は、そのメモリセルの形成領域においてメモリセルトランジスタのゲート電極として多結晶シリコンからなる浮遊ゲート電極および制御ゲート電極のスタック構造を採用し、浮遊ゲート電極に蓄積される電荷に応じて情報を蓄積している。この制御ゲート電極の上部には制御ゲート電極の抵抗値を低減させるために、低抵抗化金属層としてタングステンシリサイド（ＷＳｉ）などのシリサイド層が形成されている。シリサイド層の上には、シリコン窒化（ＳｉＮ）膜が形成されている。このシリコン窒化膜は、メモリセルトランジスタのゲート絶縁膜に水素が侵入することにより、メモリセルトランジスタの特性が変動することを防止する水素バリア膜として機能している（例えば、特許文献１参照。）
近年、例えばシリサイド層をさらに低抵抗化するために、コバルト（Ｃｏ）等を用いることが考えられている。しかし、例えばコバルトはタングステンより低融点材料であることから、制御ゲート電極上にコバルトシリサイド（ＣｏＳｉ２）膜を形成した後に、シリコン窒化膜を形成すると、コバルトシリサイド膜が劣化する問題点があった。
【特許文献１】特開２０００−３１１９９２号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、シリサイド等の金属半導体合金層の劣化を防止しつつメモリセルトランジスタ特性の安定化が図れる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の一態様は、半導体基板と、半導体基板上にゲート絶縁膜を介して形成されたゲート電極であって上部にそれぞれ金属半導体合金層が形成された複数のゲート電極と、隣り合う複数のゲート電極間の半導体基板を覆うと共に前記金属半導体合金層の上面および側壁面を露出させつつ該複数のゲート電極の側壁面を覆うように形成されたシリコン窒化膜からなるバリア膜と、複数のゲート電極間および前記複数のゲート電極の上に形成された層間絶縁膜とを備えた不揮発性半導体記憶装置を提供する。
【０００５】
本発明の一態様は、半導体基板上に第１のゲート絶縁膜を形成する工程と、第１の絶縁膜上に第１の半導体層を形成する工程と、第１の半導体層上に第２のゲート絶縁膜を形成する工程と、第２の絶縁膜上に第２の半導体層を形成する工程と、第１および第２の半導体層、第２のゲート絶縁膜を複数に分断して分断領域を設ける工程と、第１および第２の半導体層、並びに、第１および第２のゲート絶縁膜を覆うようにシリコン窒化膜を形成する工程と、シリコン窒化膜上にシリコン酸化膜からなる第１の層間絶縁膜を形成する工程と、第２の半導体層の上面および上部側壁が露出するよう第１の層間絶縁膜およびシリコン窒化膜を除去する工程と、露出した第２の半導体層の上部に金属半導体合金層を形成する工程と、第１の層間絶縁膜および金属半導体合金層上に第２の層間絶縁膜を形成する工程とを備えた不揮発性半導体記憶装置の製造方法を提供する。
【０００６】
本発明の一態様は、半導体基板上に第１のゲート絶縁膜を形成する工程と、第１のゲート絶縁膜上に第１の半導体層を形成する工程と、第１の半導体層上に第２のゲート絶縁膜を形成する工程と、第２のゲート絶縁膜上に第２の半導体層を形成する工程と、第１および第２の半導体層、第２のゲート絶縁膜を複数に分断して選択ゲートトランジスタのゲート電極およびメモリセルトランジスタのゲート電極を並設する工程と、第１および第２の半導体層、並びに、第１および第２のゲート絶縁膜を覆うようにＴＥＯＳ膜からなる第１の層間絶縁膜を形成する工程と、隣り合う選択ゲート電極間の前記第１の層間絶縁膜を除去する工程と、第１の層間絶縁膜上、および選択ゲートトランジスタのゲート電極の側壁面に沿ってシリコン窒化膜からなるバリア膜として形成する工程と、バリア膜上にＢＰＳＧ膜からなる第２の層間絶縁膜を形成する工程と、第２の半導体層の上面および上部側壁が露出するよう第１および２の層間絶縁膜ならびにシリコン窒化膜を除去する工程と、第２の半導体層の上部に金属半導体合金層を形成する工程と、第１および２の層間絶縁膜および金属半導体合金層上に第３の層間絶縁膜を形成する工程とを備えた不揮発性半導体記憶装置の製造方法を提供する。
【発明の効果】
【０００７】
本発明によれば、シリサイド等の金属半導体合金層によるゲート電極の低抵抗化とメモリセルトランジスタ特性の安定化とを両立できる。
【発明を実施するための最良の形態】
【０００８】
（第１の実施形態）
以下、本発明の不揮発性半導体記憶装置を、ＮＡＮＤ型フラッシュメモリ装置に適用した第１の実施形態について図１ないし図１３を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【０００９】
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に構成されるメモリセルアレイの一部の等価回路を示しており、図２は、メモリセル領域の構造を模式的な平面図により示している。また、図３は、ビット線コンタクトＣＢ周辺の平面図を模式的な平面図により示している。
【００１０】
半導体装置としてのＮＡＮＤ型のフラッシュメモリ装置１は、図１に示すメモリセルアレイＡｒが形成されたメモリセル領域ＭおよびメモリセルアレイＡｒを駆動するための周辺回路が形成された周辺回路領域（図示せず）の両領域に区画されている。
【００１１】
図１に示すフラッシュメモリ装置１において、そのメモリセルアレイＡｒは、２個の選択ゲートトランジスタＴｒｓと、当該選択ゲートトランジスタＴｒｓ間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｎとからなるＮＡＮＤセルユニットＳｕが行列状に配設されることにより構成されている。
【００１２】
１つのＮＡＮＤセルユニットＳｕにおいて、２個の選択ゲートトランジスタＴｒｓおよび複数個のメモリセルトランジスタＴｒｎは、隣り合うもの同士でソース／ドレイン領域２ａ（図１３参照）を共用して構成されている。
【００１３】
図１中Ｘ方向（ワード線ＷＬ方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｎは、ワード線（制御ゲート線）ＷＬにより電気的に接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓは、選択ゲート線ＳＬで接続されている。さらに、選択ゲートトランジスタＴｒｓは、ビット線コンタクトＣＢを介して図１中Ｘ方向に直交交差するＹ方向（ゲート幅方向の交差方向、ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。尚、Ｘ方向とＹ方向とが直交した実施形態を示すが、交差していればどのような角度でも良い。
【００１４】
複数のＮＡＮＤセルユニットＳｕは、図２に示すように、ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂによって互いに分離されている。図３に示すように、この素子分離領域Ｓｂは、Ｙ方向に延びる素子形成領域（活性領域：アクティブエリア）Ｓａを区画する。この素子形成領域Ｓａは、メモリセルトランジスタＴｒｎおよび選択ゲートトランジスタＴｒｓのソース／ドレイン領域およびチャネル領域を含む領域を示している。メモリセルトランジスタＴｒｎは、Ｙ方向に延びる素子形成領域Ｓａと、Ｙ方向に所定間隔をもって形成されＸ方向に延びるワード線ＷＬとの交差部に位置して形成されている。
【００１５】
＜ビット線コンタクトＣＢの周辺構造について＞
以下、ビット線コンタクトＣＢの周辺の構造について、図１３を参照しながら説明する。図１３はメモリセル領域Ｍの一部構造を模式的に示す図２および図３に示すＡ−Ａ線に沿う縦断面図である。
【００１６】
フラッシュメモリ装置１のメモリセル領域Ｍにおいては、半導体基板としてのｐ型のシリコン基板２上にゲート電極を構成する浮遊ゲート電極および制御ゲート電極がスタックされた構造となっており、他のＭＯＳトランジスタよりも高アスペクト比の構造となっている。また、本実施形態に係るフラッシュメモリ装置１のメモリセル領域Ｍのビット線コンタクトＣＢは、非セルフアラインコンタクト構造を採用している。
【００１７】
図１３に示すように、シリコン基板２上において、選択ゲートトランジスタを構成するゲート電極ＳＧと、メモリセルトランジスタを構成するゲート電極ＭＧがシリコン基板２上の複数のゲート電極形成領域ＧＣに並設されている。
【００１８】
＜メモリセルトランジスタのゲート電極ＭＧの構造について＞
ゲート電極ＭＧは、シリコン基板２上に第１のゲート絶縁膜３を介して形成された浮遊ゲート電極（第１のゲート電極）４（ＦＧ）と、この第１のゲート電極４の上に形成されたゲート間絶縁膜５と、このゲート間絶縁膜５の上に形成された制御ゲート電極（第２のゲート電極）６とにより構成される。
【００１９】
第１のゲート絶縁膜３は、例えばシリコン酸化膜により形成されている。浮遊ゲート電極４は、例えばリンや砒素などの不純物がドープ（導入）された多結晶シリコンにより形成されている。ゲート間絶縁膜５は、例えばＯＮＯ（シリコン酸化膜(Oxide)-シリコン窒化膜（Nitride）-シリコン酸化膜（Oxide））膜により形成されている。
【００２０】
制御ゲート電極６は、下層側の薄い多結晶シリコン膜７ａと、この多結晶シリコン膜７ａの上に厚く形成された多結晶シリコン膜７ｂと、この多結晶シリコン膜７ｂの上に形成された金属半導体合金層８とにより構成される。
【００２１】
多結晶シリコン膜７ａおよび７ｂには、例えばリンや砒素などの不純物がドープ（導入）されている。金属半導体合金層（金属シリサイド層）８は、金属と多結晶シリコン膜７ｂを合金化処理して形成される層であり、金属としてコバルト（Ｃｏ）が適用される。
【００２２】
＜選択ゲートトランジスタのゲート電極ＳＧの構造について＞
ゲート電極ＳＧは、メモリセルトランジスタを構成するゲート電極ＭＧとほぼ同様の構造であり、その異なるところは、制御ゲート電極６および浮遊ゲート電極４間が貫通して構造的および電気的に導通接続されているところである。
【００２３】
具体的には、選択ゲート電極ＳＧは、ゲート電極ＭＧと同様に、シリコン基板２上に第１のゲート絶縁膜３を介して、第１のゲート電極４、ゲート間絶縁膜５、多結晶シリコン膜７ａおよび７ｂ、金属半導体合金層８が順に、ゲート電極ＭＧの対応する膜と同一膜厚で形成されているが、このうちゲート間絶縁膜５および多結晶シリコン膜７ａに貫通孔１１が設けられている。多結晶シリコン膜７ｂがこの貫通孔１１を通じて第１のゲート電極４に対して構造的に接触するように形成されることによりゲート電極ＳＧが構成されている。
【００２４】
これら並設された複数のゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間にはゲート電極分離領域ＧＶが設けられている。このゲート電極分離領域ＧＶにはバリア膜９および層間絶縁膜１０が形成されている。バリア膜９は、それぞれのゲート電極Ｇの外側壁面に沿って形成されていると共に、シリコン基板２の表面に沿って形成されている。このバリア膜９は、例えばシリコン窒化（ＳｉＮ）膜からなる。また、層間絶縁膜１０はＢＰＳＧ（boro phospho silicate glass）膜から構成されている
バリア膜９は、その上端部９ａの高さが金属半導体合金層８の下面とほぼ同じ高さに形成されている。すなわち、バリア膜９は浮遊ゲート電極４の側壁、ゲート間絶縁膜５の側壁、制御ゲート電極の側壁、ゲート電極ＭＧ−ＭＧ間およびＭＧ−ＳＧ間のシリコン基板２上全体を覆うよう形成されている。
【００２５】
各ゲート電極ＳＧおよびＭＧの直上には層間絶縁膜１３が形成されている。この層間絶縁膜１３は、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate:Tetra EthOxy Silane）によるシリコン酸化膜により構成される。
【００２６】
各ゲート電極ＳＧおよびＭＧ間のシリコン基板２の表層には、拡散層としてソース／ドレイン領域２ａが形成されている。ゲート電極ＳＧ−ＳＧ間の拡散層２ａ上にはコンタクトプラグ１２が構成されている。このコンタクトプラグ１２は、ポリプラグや金属プラグにより構成される。
【００２７】
本実施形態に係る構造によれば、バリア膜９が浮遊ゲート電極４の側壁、ゲート間絶縁膜５の側壁、制御ゲート電極の側壁、ゲート電極ＭＧ−ＭＧ間およびＭＧ−ＳＧ間のシリコン基板２上全体を覆うよう形成されているため、水素がゲート絶縁膜に侵入することを阻止でき、メモリセルトランジスタＴｒｎの特性変動を防止できる。
【００２８】
以下、上述した構造の製造方法について図４ないし図１２をも参照しながら説明する。尚、本実施形態の特徴部分を中心に説明するが、本発明が、発明が解決しようとする課題欄に記載された課題を解決して目的を達成でき発明の効果の欄に記載された効果を奏すれば、後述説明する工程のいずれかは必要に応じて省いても良い。また、各機能膜の材料に代えて他材料を適用可能であれば変更しても良いし膜厚も適宜変更しても良い。
【００２９】
尚、説明の便宜上、前述説明した各膜や各層の構成要素（構造要素と称す）に対応した製造上の構成要素（製造要素と称す）については、構造要素に付した符号に１００を加えた符号を付して製造要素の符号として記す。したがって、以下に示す製造要素は、当該製造要素に付された符号から１００を減じた符号を付した製造要素が対応している。
【００３０】
本実施形態においては、ゲート電極ＭＧおよびＳＧの形成後の製造工程に特徴を備えているため、図４に示す構造を形成するための工程については概略的に説明を行う。
＜図４の構造の形成工程＞
シリコン基板１０２上にシリコン酸化膜１０３を約１０［ｎｍ］の膜厚で熱酸化法により形成する。次に、このシリコン酸化膜１０３の上に減圧ＣＶＤ法により非晶質シリコン層（第１の半導体層）１０４を約１２０［ｎｍ］の膜厚で形成する。この非晶質シリコン層は、後に熱処理することにより多結晶シリコンに変質される。
【００３１】
次に、非晶質シリコン層１０４、シリコン酸化膜１０３、シリコン基板１０２に対し、素子分離溝（図示せず）を複数形成し、当該素子分離溝内に素子分離絶縁膜（図示せず）を埋込むことにより非晶質シリコン層１０４を図３中Ｘ方向に分断する。これにより、素子形成領域Ｓａ上にシリコン酸化膜１０３および非晶質シリコン層１０４を残留させる。次に、素子分離絶縁膜（図示せず）や非晶質シリコン層１０４上にＯＮＯ膜１０５を減圧ＣＶＤ法により形成する。次に、ＯＮＯ膜１０５の上に減圧ＣＶＤ法によりリン等の不純物がドープされた非晶質シリコン層１０７ａを堆積する。次に、ゲート電極ＳＧの形成領域において、非晶質シリコン層１０７ａおよびＯＮＯ膜１０５に貫通孔１１１を形成し、その後、減圧ＣＶＤ法によりリン等の不純物がドープされた非晶質シリコン層１０７ｂを形成する。非晶質シリコン層１０７ａおよび１０７ｂは、後の熱処理工程によって多結晶シリコンに変質する。
【００３２】
次に、非晶質シリコン層１０７ａおよび１０７ｂ上にフォトリソグラフィ技術によりマスクパターンを形成し、ゲート電極分離領域ＧＶの各層１０７ｂ、１０７ａ、１０５、１０４を除去する。次にイオンインプランテーション技術によりイオン注入し拡散層１０２ａを形成する。次に、減圧ＣＶＤ法によりＨＴＯ(High Temperature Oxide)膜（図示せず）を各層１０７ｂ、１０７ａ、１０５、１０４を覆うように薄く形成する。次に、図５に示すように、各層１０７ｂ、１０７ａ、１０５、１０４およびゲート電極ＭＧ−ＭＧ間およびＭＧ−ＳＧ間のシリコン酸化膜１０３上を覆うようにシリコン窒化膜１０９を形成する。
【００３３】
次に、図６に示すように、シリコン窒化膜１０９を覆うようにＨＤＰ(High Density Plasma)−ＣＶＤ法により埋込膜１１０を形成する。この埋込膜１１０は、例えばＴＥＯＳ、ＢＰＳＧ等により形成され層間絶縁膜として構成される。シリコン窒化膜１０９は、層間絶縁膜１１０（特にＢＰＳＧ）からの不純物の侵入を防止する目的で形成されバリア膜として機能する。
【００３４】
次に、図７に示すように、ＣＭＰ（Chemical Mechanical Polishing）法により埋込膜１１０を平坦化処理すると共に、ＲＩＥ（Reactive Ion Etching）法によりドライエッチング処理し、非晶質シリコン層１０７ｂの上面および上部側壁を露出させる。
【００３５】
次に、図８に示すように、非晶質シリコン層１０７ｂの上面および側壁にスパッタ法によりコバルトを形成し、熱処理を行うことにより合金化処理してコバルトシリサイド膜１０８を金属半導体合金層として形成した後、合金化されなかった金属膜を除去する。
【００３６】
次に、図９に示すように、金属シリサイド膜１０８上および層間絶縁膜１１０上にシリコン酸化膜１１３を堆積する。シリコン酸化膜１１３は、例えばDual FrequencyプラズマＣＶＤ法により形成される膜である。
【００３７】
次に、図１０に示すように、シリコン酸化膜１１３上にレジストＲを塗布してパターンニングし、ホールＨ１を形成する。図１２は、このときのホールＨ１の形成領域を平面図で示している。このホールＨ１は、例えば楕円状に形成されており、ビット線コンタクトＣＢの形成領域上に対して形成されるものである。
【００３８】
次に、図１１に示すように、パターンニングされたレジストＲをマスクとしてシリコン酸化膜１１３、シリコン酸化膜１１０、シリコン窒化膜１０９、シリコン酸化膜１０３をＲＩＥ法により除去してホールＨを形成する。このときのエッチング条件は、シリコン酸化膜１１０および１１３間で選択比の低い条件である。次に、ホールＨ内にコンタクトプラグ１２を埋込み形成する。
【００３９】
本実施形態に係る製造方法によれば、金属シリサイド膜１０８の形成前にシリコン窒化膜１０９を形成するので、シリコン窒化膜１０９形成時の熱の影響により金属シリサイド膜１０８が劣化することを防止できると共に、シリコン窒化膜１０９が非晶質(多結晶)シリコン層１０７ａ、１０７ｂの側壁およびゲート電極ＭＧ−ＭＧ間およびＭＧ−ＳＧ間のシリコン酸化膜１０３上を覆うので、メモリセルトランジスタＴｒｎのゲート絶縁膜に水素が侵入することによるメモリセルトランジスタの特性が変動することを防止できる。さらに、非晶質シリコン層１０７ｂの上面および側壁にコバルトを形成し、上面および側面の双方から合金化処理を行い、金属シリサイド膜１０８を形成するので、金属シリサイド膜１０８が均質に形成できる。
【００４０】
（第２の実施形態）
図１４ないし図２０は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、ゲート絶縁膜に侵入する水素の発生の主要因がＢＰＳＧ膜にあることから、バリア膜９をＢＰＳＧ膜が埋め込まれる選択ゲートトランジスタのゲート電極ＳＧ−ＳＧ間のみに設け、ゲート電極ＳＧとメモリセルトランジスタのゲート電極ＭＧとの間、並びにゲート電極ＭＧ−ＭＧ間には水素を含有しないＢＰＳＧ膜以外の層間絶縁膜を埋め込み、バリア膜９を設けないところにある。また、シリコン窒化膜１０９とシリコン酸化膜１１０の形成工程の順序を入れ替えているところにある。前述実施形態と同一部分については、同一符号を付して説明を省略し、以下異なる部分についてのみ説明を行う。
【００４１】
＜構造について＞
図１４に示すように、前述実施形態に比較して、ゲート電極ＳＧおよびゲート電極ＭＧ間にはバリア膜９が形成されておらず、隣り合うゲート電極ＭＧ−ＭＧ間にもバリア膜９が形成されていない。本実施形態においては、ゲート電極ＳＧとゲート電極ＭＧとの間およびゲート電極ＭＧ−ＭＧ間においては、水素を含有しない非ＢＰＳＧ膜からなる層間絶縁膜１０のみが形成されている。本実施形態においては、層間絶縁膜１０はＴＥＯＳ材によるシリコン酸化膜で形成されている。
【００４２】
シリコン窒化膜からなるバリア膜９の比誘電率はシリコン酸化膜からなる層間絶縁膜１０の比誘電率よりも高い。このため、選択ゲート電極ＳＧとゲート電極ＭＧとの間、並びに、ゲート電極ＭＧ−ＭＧ間にバリア膜９が形成されていなければ、比誘電率を低く保つことができ、隣り合うメモリセルトランジスタの浮遊ゲート電極ＦＧの電気的結合を抑制できる。
【００４３】
ビット線コンタクトＣＢの外周囲で且つシリコン基板２とのコンタクト領域付近には、バリア膜９が形成されていると共に、当該バリア膜９の内側にＢＰＳＧからなる層間絶縁膜１５が埋込まれている。
【００４４】
以下、製造方法について図１５ないし図２０を参照しながら説明する。
図４に示す構造を形成した後、図１５に示すように、ＨＤＰ−ＣＶＤ法によりＴＥＯＳによる埋込膜１１０を形成し、ＲＩＥ法により全面エッチバックすることにより非晶質シリコン層１０７ｂの上面を露出させると共に、ゲート電極ＳＧ−ＳＧ間のシリコン酸化膜１１０をリソグラフィおよびウェットエッチング処理により除去する。このとき、図示しないが、前述した素子分離絶縁膜（図示せず）上にウェットエッチング処理に耐性を備えたＨＴＯ膜が形成されていれば素子分離絶縁膜の信頼性が保たれる。
【００４５】
次に、図１６に示すように、シリコン酸化膜１１０の上面、非晶質シリコン層１０７ｂの上面および埋込膜１１０が除去されたゲート電極ＳＧ−ＳＧ間のシリコン基板２上にシリコン窒化膜１０９を形成する。次に、図１７に示すように、ＢＰＳＧ１１５を形成する。このＢＰＳＧ１１５は、例えばＴＥＯＳ材よりも埋込性の良い材料である。したがって、ビット線コンタクトＣＢの形成領域の幅が狭かったとしても埋込性良く層間絶縁膜１５を構成できる。
【００４６】
次に、図１８に示すように、ＣＭＰ法により平坦化処理し、ＲＩＥ法により全面エッチバックすることにより非晶質シリコン層１０７ｂの上面および上部側壁を露出させる。
次に、図１９に示すように、非晶質シリコン層１０７ｂの上面および露出した上部側壁にコバルトを形成し合金化処理することで非晶質シリコン層１０７ｂの上部に金属シリサイド膜１０８を金属半導体合金層として形成する。次に、図２０に示すように、シリコン酸化膜１１３を形成し、ＣＭＰ法により平坦化処理する。次に、図１４に示すように、ＲＩＥ法によりシリコン酸化膜１１３、ＢＰＳＧ１１５およびシリコン窒化膜１０９をエッチング処理してシリコン基板２に至るまでホールＨを形成すると共に、ホールＨ内にコンタクトプラグ１２を埋込み形成する。本実施形態に係る製造方法によれば、前述実施形態とほぼ同様の作用効果を奏する。
【００４７】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
本発明は、フラッシュメモリ装置１に限らず、各種不揮発性半導体記憶装置等の半導体装置に適用可能である。また、上記実施形態はｐ型のシリコン基板２、１０２に適用したが、本発明はその他の材質からなる半導体基板に適用しても良い。また、上記実施形態は第１のゲート絶縁膜３をシリコン酸化膜１０３で形成したが、本発明は他の絶縁材料で形成しても良い。また、上記実施形態は浮遊ゲート電極（第１のゲート電極）４を非晶質シリコン層１０４で形成したが、本発明は他の半導体材料で形成しても良い。
【００４８】
また、上記実施形態はゲート間絶縁膜５をＯＮＯ膜によって形成したが、本発明はＮＯＮＯＮ（シリコン酸化膜(Oxide)-シリコン窒化膜（Nitride）-シリコン酸化膜（Oxide）-シリコン窒化膜（Nitride）-シリコン酸化膜（Oxide））等の酸化膜層および窒化膜層の積層膜構造や、その他の高誘電体材料により構成される膜を適用しても良い。また、上記実施形態は制御ゲート電極６の基層を多結晶シリコン膜７（非晶質シリコン層１０７ａ、１０７ｂ）で形成したが、本発明は他の半導体材料で形成しても良い。また、本発明において、非晶質シリコン層１０７ａは必要に応じて形成すれば良い。また、本発明は選択ゲートトランジスタのゲート電極ＳＧやメモリセルトランジスタのゲート電極ＭＧに限らず、その他のトランジスタのゲート電極に適用可能である。
【００４９】
また、上記実施形態では金属半導体合金層８としてコバルトシリサイド膜１０８を用いたが、本発明はニッケルシリサイド（ＮｉＳｉ）、プラチナシリサイド（ＰｔＳｉ）、チタンシリサイド（ＴｉＳｉ）、タンタルシリサイド（ＴａＳｉ）を金属半導体合金層として用いても良い。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態を示すメモリセル領域の一部の電気的構成図
【図２】メモリセル領域の一部の概略的な平面図
【図３】コンタクトプラグ付近の概略的な平面図
【図４】製造途中における図２、図３のＡ−Ａ線に沿う断面図（その１）
【図５】製造途中における図２、図３のＡ−Ａ線に沿う断面図（その２）
【図６】製造途中における図２、図３のＡ−Ａ線に沿う断面図（その３）
【図７】製造途中における図２、図３のＡ−Ａ線に沿う断面図（その４）
【図８】製造途中における図２、図３のＡ−Ａ線に沿う断面図（その５）
【図９】製造途中における図２、図３のＡ−Ａ線に沿う断面図（その６）
【図１０】製造途中における図２、図３のＡ−Ａ線に沿う断面図（その７）
【図１１】製造途中における図２、図３のＡ−Ａ線に沿う断面図（その８）
【図１２】マスクパターンを示す図
【図１３】図２、図３のＡ−Ａ線に沿う縦断面図
【図１４】本発明の第２の実施形態を示す図１３相当図
【図１５】製造途中における図２、図３のＡ−Ａ線に沿う断面図（その９）
【図１６】製造途中における図２、図３のＡ−Ａ線に沿う断面図（その１０）
【図１７】製造途中における図２、図３のＡ−Ａ線に沿う断面図（その１１）
【図１８】製造途中における図２、図３のＡ−Ａ線に沿う断面図（その１２）
【図１９】製造途中における図２、図３のＡ−Ａ線に沿う断面図（その１３）
【図２０】製造途中における図２、図３のＡ−Ａ線に沿う断面図（その１４）
【符号の説明】
【００５１】
図面中、１はフラッシュメモリ装置（不揮発性半導体記憶装置）、２、１０２はシリコン基板（半導体基板）、３はゲート絶縁膜、１０３はシリコン酸化膜（第１のゲート絶縁膜）、４、ＦＧは浮遊ゲート電極（第１のゲート電極）、１０４は非晶質シリコン層（第１の半導体層）、５はゲート間絶縁膜、１０５はＯＮＯ膜（第２のゲート絶縁膜）、６は制御ゲート電極（第２のゲート電極）、１０７ａ、１０７ｂは非晶質シリコン層（第２の半導体層）、ＳＧは選択ゲート電極（ゲート電極）、ＭＧはメモリセルトランジスタのゲート電極、８は金属半導体合金層、１０８はコバルトシリサイド膜、９はバリア膜、１０９はシリコン窒化膜、１０、１１０は層間絶縁膜、１２はコンタクトプラグ、１５は層間絶縁膜、１１５はＢＰＳＧを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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