(57)【要約】【課題】ＰＮ接合ダイオードとフラッシュセルと周辺トランジスタとが同一のチップ上に形成された半導体集積回路において、ＰＮ接合ダイオード素子にシリサイドの異常成長が生じたとしても接合リークを起こすことがない構造を工程数を増大させることなく実現できるようにする。【解決手段】半導体基板１に形成されたダイオード素子２４とフラッシュセル２５とを有している。ダイオード素子２４は、半導体基板１に形成されたＰ型ウェル２１と、半導体基板１におけるＰ型ウェル２１の上に形成されたＮ型拡散層８と、半導体基板１上におけるＮ型拡散層８の上側に形成されたＮ型の第２のポリシリコン膜９と、第２のポリシリコン膜９の上に形成されたニッケルシリサイド１２とを含む。フラッシュセル２５は、半導体基板１上に形成され、ゲート電極を構成する第２のポリシリコン膜９を含む。【選択図】図１
2008078360.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたダイオード素子とメモリ素子とを備え、
前記ダイオード素子は、前記半導体基板に形成された第１導電型の第１の拡散層と、前記半導体基板における前記第１の拡散層の上に形成された第２導電型の第２の拡散層と、前記半導体基板上における前記第２の拡散層の上側に形成された第２導電型の第１の導電膜と、前記第１の導電膜の上に形成された金属化合物とを含むと共に、前記第１の拡散層と前記第２の拡散層との間でＰＮ接合を形成しており、
前記メモリ素子は、前記半導体基板上に形成され、ゲート電極を構成する第２の導電膜を有し、
前記第１の導電膜と前記第２の導電膜との膜厚は同一であることを特徴とする半導体装置。
【請求項２】
前記ダイオード素子における前記第１の拡散層と前記第１の導電膜とは電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記メモリ素子は、下層導電膜と上層導電膜とを有し、前記第２の導電膜は前記上層導電膜であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記メモリ素子は、ＭＯＮＯＳ型フラッシュメモリ素子であり、
前記下層導電膜と前記上層導電膜とは電気的に接続されて前記ゲート電極を形成していることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記メモリ素子は、浮遊電極型フラッシュメモリ素子であり、
前記下層導電膜は浮遊ゲート電極を形成し、前記上層導電膜は制御ゲート電極を形成していることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記半導体基板に形成され、ゲート電極を構成する第３の導電膜を有するＭＩＳ型トランジスタをさらに備え、
前記第３の導電膜の膜厚は、前記第１の導電膜及び前記第２の導電膜の膜厚と同一であることを特徴とする請求項１に記載の半導体装置。
【請求項７】
半導体基板における第１の領域にダイオード素子を形成し、第２の領域にＭＩＳ型トランジスタを形成し、第３の領域にメモリ素子を形成する半導体装置の製造方法であって、
前記半導体基板における前記第１の領域に第１導電型の第１の拡散層を形成する工程（ａ）と、
前記第１の領域上及び前記第２の領域上に第１の絶縁膜を形成する工程（ｂ）と、
前記第３の領域上に第２の絶縁膜を形成する工程（ｃ）と、
前記第１の領域、第２の領域及び第３の領域上に第１の導電膜を形成する工程（ｄ）と、
前記第３の領域において、前記第１の導電膜及び第２の絶縁膜をパターニングすることにより、前記第１の導電膜から複数のストライプ状の下層ゲート電極と前記第２の絶縁膜から複数の第１のゲート絶縁膜とを形成する工程（ｅ）と、
前記第３の領域において、前記半導体基板における前記下層ゲート電極の両側方に第１のソースドレイン拡散層を形成する工程（ｆ）と、
前記第３の領域において、前記下層ゲート電極同士の間で且つ前記第１のソースドレイン拡散層の上に埋め込み絶縁膜を形成する工程（ｇ）と、
前記第１の領域において、前記第１の導電膜を除去し、その後、前記半導体基板における前記第１の拡散層の上に第２導電型の第２の拡散層を形成する工程（ｈ）と、
前記第１の領域において、前記第１の絶縁膜を除去する工程（ｉ）と、
前記第１の領域、第２の領域及び第３の領域上に第２の導電膜を形成する工程（ｊ）と、
前記第１の領域において、前記第２の導電膜をパターニングすることにより、前記第２の導電膜から前記ダイオード素子の上部電極を形成する工程（ｋ）と、
前記第３の領域において、前記第１の導電膜及び第２の導電膜をパターニングすることにより、前記第１の導電膜から島状の下層ゲート電極と前記第２の導電膜からストライプ状の上層ゲート電極とを形成する工程（ｌ）と、
前記第２の領域において、前記第１の導電膜、第２の導電膜及び第１の絶縁膜をパターニングすることにより、前記第１の導電膜及び第２の導電膜からゲート電極と、前記第１の絶縁膜から第２のゲート絶縁膜とを形成する工程（ｍ）と、
前記第２の領域において、前記半導体基板における前記ゲート電極の両側方に第２のソースドレイン拡散層を形成する工程（ｎ）と、
前記第１の領域における前記上部電極、前記第２の領域における前記ゲート電極及び前記第３の領域における前記上層ゲート電極の各表面を金属によりシリサイド化する工程（ｏ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板における第１の領域にダイオード素子を形成し、第２の領域にＭＩＳ型トランジスタを形成し、第３の領域にメモリ素子を形成する半導体装置の製造方法であって、
前記半導体基板における前記第１の領域に第１導電型の第１の拡散層を形成する工程（ａ）と、
前記第１の領域上及び前記第２の領域上に第１の絶縁膜を形成する工程（ｂ）と、
前記第３の領域上に第２の絶縁膜を形成する工程（ｃ）と、
前記第１の領域、第２の領域及び第３の領域上に第１の導電膜を形成する工程（ｄ）と、
前記第３の領域において、前記第１の導電膜及び第２の絶縁膜をパターニングすることにより、前記第１の導電膜から複数のストライプ状の下層ゲート電極と前記第２の絶縁膜から複数の第１のゲート絶縁膜とを形成する工程（ｅ）と、
前記第３の領域において、前記半導体基板における前記下層ゲート電極の両側方に第１のソースドレイン拡散層を形成する工程（ｆ）と、
前記第３の領域において、前記下層ゲート電極同士の間で且つ前記第１のソースドレイン拡散層の上に埋め込み絶縁膜を形成する工程（ｇ）と、
前記第１領域において、前記第１の導電膜及び第１の絶縁膜を除去する工程（ｈ）と、
前記第１の領域、第２の領域及び第３の領域上に第２の導電膜を形成する工程（ｉ）と、
前記第１領域において、前記第２の導電膜に第２導電型の不純物を導入し、その後、第２の導電膜に対して熱処理を行なって、導入された前記不純物を前記第２の導電膜から前記第１の拡散層に固相拡散することにより、前記第１の拡散層の上に第２の拡散層を形成する工程（ｊ）と、
前記第１の領域において、前記第２の導電膜をパターニングすることにより、前記第２の導電膜から前記ダイオード素子の上部電極を形成する工程（ｋ）と、
前記第３の領域において、前記第１の導電膜及び第２の導電膜をパターニングすることにより、前記第１の導電膜から島状の下層ゲート電極と前記第２の導電膜からストライプ状の上層ゲート電極とを形成する工程（ｌ）と、
前記第２の領域において、前記第１の導電膜、第２の導電膜及び第１の絶縁膜をパターニングすることにより、前記第１の導電膜及び第２の導電膜からゲート電極と、前記第１の絶縁膜から第２のゲート絶縁膜とを形成する工程（ｍ）と、
前記第２の領域において、前記半導体基板における前記ゲート電極の両側方に第２のソースドレイン拡散層を形成する工程（ｎ）と、
前記第１の領域における前記上部電極、前記第２の領域における前記ゲート電極及び前記第３の領域における前記上層ゲート電極の各表面を金属によりシリサイド化する工程（ｏ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板における第１の領域にダイオード素子を形成し、第２の領域にＭＩＳ型トランジスタを形成し、第３の領域にメモリ素子を形成する半導体装置の製造方法であって、
前記半導体基板における前記第１の領域に第１導電型の第１の拡散層を形成する工程（ａ）と、
前記第１の領域上及び前記第２の領域上に第１の絶縁膜を形成する工程（ｂ）と、
前記第３の領域上に第２の絶縁膜を形成する工程（ｃ）と、
前記第１の領域、第２の領域及び第３の領域上に第１の導電膜を形成する工程（ｄ）と、
前記第３の領域において、前記第１の導電膜及び第２の絶縁膜をパターニングすることにより、前記第１の導電膜から複数のストライプ状の下層ゲート電極と前記第２の絶縁膜から複数の第１のゲート絶縁膜とを形成すると共に、前記第１領域において、前記第１の導電膜及び第１の絶縁膜を除去する工程（ｅ）と、
前記第３の領域において、前記半導体基板における前記下層ゲート電極の両側方に第１のソースドレイン拡散層を形成する工程（ｆ）と、
前記第３の領域において、前記下層ゲート電極同士の間で且つ前記第１のソースドレイン拡散層の上に埋め込み絶縁膜を形成する工程（ｇ）と、
前記第１領域において、前記半導体基板における前記第１の拡散層の上に第２導電型の第２の拡散層を形成する工程（ｈ）と、
前記第１の領域、第２の領域及び第３の領域上に第２の導電膜を形成する工程（ｉ）と、
前記第１の領域において、前記第２の導電膜をパターニングすることにより、前記第２の導電膜から前記ダイオード素子の上部電極を形成する工程（ｊ）と、
前記第３の領域において、前記第１の導電膜及び第２の導電膜をパターニングすることにより、前記第１の導電膜から島状の下層ゲート電極と前記第２の導電膜からストライプ状の上層ゲート電極とを形成する工程（ｋ）と、
前記第２の領域において、前記第１の導電膜、第２の導電膜及び第１の絶縁膜をパターニングすることにより、前記第１の導電膜及び第２の導電膜からゲート電極と、前記第１の絶縁膜から第２のゲート絶縁膜とを形成する工程（ｌ）と、
前記第２の領域において、前記半導体基板における前記ゲート電極の両側方に第２のソースドレイン拡散層を形成する工程（ｍ）と、
前記第１の領域における前記上部電極、前記第２の領域における前記ゲート電極及び前記第３の領域における前記上層ゲート電極の各表面を金属によりシリサイド化する工程（ｎ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１０】
前記メモリ素子は、ＭＯＮＯＳ型フラッシュメモリ素子であり、
前記第３の領域において、前記第１のゲート絶縁膜は、前記半導体基板上に順次積層された酸化シリコン、窒化シリコン及び酸化シリコンからなるＯＮＯ膜であり、前記下層ゲート電極と前記上層ゲート電極とは互いに接していることを特徴とする請求項７〜９のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記メモリ素子は、浮遊電極型フラッシュメモリ素子であり、
前記工程（ｄ）と工程（ｅ）との間に、
前記第１の導電膜の上に第３の絶縁膜を形成する工程（ｐ）と、
前記第１の領域及び第２の領域における前記第３の絶縁膜を除去する工程（ｑ）とをさらに備え、
前記工程（ｅ）では、前記第３の領域において、前記第３の絶縁膜、第１の導電膜及び第２の絶縁膜をパターニングすることにより、前記第３の絶縁膜から容量絶縁膜と、前記第１の導電膜から複数のストライプ状の下層ゲート電極と、前記第２の絶縁膜から複数の第１のゲート絶縁膜とを形成することを特徴とする請求項７〜９のうちのいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に２層のポリシリコン構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路は、回路動作の高速化と低消費電力化とを実現すべく種々の技術が進展しており、とりわけ、トランジスタのゲート電極及びソースドレインの低抵抗化を実現するためのシリサイド技術の進展が著しい。
【０００３】
特に近年は、ソースドレインの浅接合化に伴ない、例えばシリサイド反応時におけるシリコン（Ｓｉ）の消費量が少ないニッケル（Ｎｉ）を金属材料に用いるニッケルシリサイド（ＮｉＳｉ）が着目されている。また、ニッケルシリサイドは、チタンシリサイド（ＴｉＳｉ）又はコバルトシリサイド（ＣｏＳｉ）等の金属シリサイドと比較して、熱処理時に比較的に低温での形成が可能であり、また、細線パターンにおいても低抵抗が可能であるという特徴を有している。
【０００４】
一方、トランジスタの微細化に伴い、ソースドレインの接合深さは益々浅くなり、シリサイドの異常成長による接合リークが無視できなくなる状況になりつつある。例えば、ソースドレインをシリサイド化する際に、一例として挙げたＮｉＳｉでは異常成長が生じやすく、その結果、シリサイドに起因する接合リークが生じやすい。とりわけ、バンドギャップリファレンス（Ｂａｎｄ Ｇａｐ Ｒｅｆｅｒｅｎｃｅ、以下、ＢＧＲと略称する。）回路のようなアナログ回路に用いられるＰＮ接合ダイオード素子は、リーク電流に対する仕様が厳しく、該ＰＮ接合ダイオード素子での接合リークが増大すると、回路が動作不良を起こしてしまう。
【０００５】
以下に、シリサイドの異常成長が原因で起こるＰＮ接合ダイオード素子のリークについて説明する。
【０００６】
図３５はＢＧＲ回路等に使用される従来のＰＮ接合ダイオード素子の断面構成を示している。図３５に示すように、従来のＰＮ接合ダイオード素子１００は、半導体基板１０１の上部に形成された第２導電型のウェル１２１を有し、半導体基板１０１における分離酸化膜１０２に囲まれてなる活性領域の上部には第１導電型の拡散層１０８を有している。ここで、第１導電型の拡散層１０８と第２導電型のウェル１２１との接合面がＰＮ接合面となる。拡散層１０８の上にはシリサイド１１２が形成されており、該シリサイド１１２及び分離酸化膜１０２の上には層間絶縁膜１１４が形成されている。層間絶縁膜１１４にはコンタクトプラグ１１５が形成され、コンタクトプラグ１１５とシリサイド１１２とは電気的に接続されている。
【０００７】
ここで、図３５に示すように、シリサイド１１２の形成時に異常成長したシリサイド１１２ａが、拡散層１０８とウェル１２１との接合深さｘｊの近傍にまで又は接合深さｘｊよりも深く成長してしまうと、拡散層１０８とウェル１２１とが短絡してしまう。その結果、ＰＮ接合ダイオード素子１００に順バイアスの電圧を印加した場合に、ＰＮ接合の拡散電位である０．７Ｖよりも低い電圧であっても、異常成長したシリサイド１１２ａを介してリーク電流が流れるため、回路が動作不良を起こしてしまう。また、ＰＮ接合ダイオード素子１００に逆バイアスの電圧を印加した場合は、本来ＰＮ接合部分には電流が流れないが、異常成長したシリサイド１１２ａを介してリーク電流が流れてしまうため、同じく回路に動作不良が生じてしまう。
【０００８】
そこで、このようなリーク電流を低減する技術が提案されている（例えば、特許文献１を参照。）。
【０００９】
以下、図３６（ａ）〜図３６（ｃ）を用いて、提案された従来の技術について説明する。
【００１０】
図３６に示す技術は、ＭＩＳ(Metal-Insulator-Semiconductor）型トランジスタにおいて、特にソースドレインとウェルとの接合面からなるＰＮ接合に着目した技術であり、異常成長したシリサイドに起因するリーク電流を低減する技術である。
【００１１】
まず、図３６（ａ）に示すように、半導体基板１０１の上部に分離酸化膜１０２を形成し、半導体基板１０１の上に第２導電型のウェル１２１を形成する。続いて、形成したウェル１２１の上にゲート絶縁膜１０４及び第１の導電膜１０５を堆積し、レジスト等をパターニングしたマスクパターン（図示せず）を用いて、第１の導電膜１０５及びゲート絶縁膜１０４を所望の形状にパターニングし、パターニングされた第１の導電膜１０５をマスクとしたイオン注入を行なうことにより、第１導電型のソースドレイン１１０を形成する。その後、第１の導電膜１０５の上にキャップ絶縁膜１２５を形成し、第１の導電膜１０５及びキャップ絶縁膜１２５の側面上にサイドウォール絶縁膜１１１を形成する。
【００１２】
次に、図３６（ｂ）に示すように、半導体基板１０１におけるソースドレイン１１０の露出面上に第２の導電膜１０９を選択的に堆積する。
【００１３】
次に、図３６（ｃ）に示すように、半導体基板１０１上の全面に金属層を堆積して熱処理を施すことにより、金属層と第２の導電膜１０９とを固相反応させて、第２の導電膜１０９の上部にシリサイド１１２を形成する。
【００１４】
このように、図３６に示される対策を施した製造方法により得られたＭＩＳ型トランジスタのソースドレイン１１０の場合は、シリサイド１１２が異常成長したとしても、ソースドレイン１１０の上に直接にシリサイド１１２を形成する構造と比べて、第２の導電膜１０９の膜厚分だけシリサイド１１２の異常成長に対する余裕（マージン）が生じるため、ソースドレイン１１０とウェル１２１との接合面の近傍にまでシリサイド１１２が異常成長することがなくなる。
【特許文献１】特開平１−１８３８５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、前記従来のリーク電流を低減するトランジスタの製造方法は、通常の製造方法と比べて、第二の導電膜１０９を形成する工程が増加するという問題がある。
【００１６】
さらに、図３６（ｂ）に示すように、第２の導電膜１０９は半導体基板１０１の上に選択的に堆積する必要があることから、微細パターンを含む活性領域では第２の導電膜１０９を形成することは困難である。
【００１７】
また、図３６に示す製造方法を用いて、トランジスタのソースドレインは微細パターンを含むことから、アナログ回路に用いられるＰＮ接合ダイオード素子にのみ第２の導電膜１０９を形成し、ソースドレイン上にはシリサイド１１２を直接に形成したい場合は、図３６に示すトランジスタのソースドレイン１１０に堆積された第２の導電膜１０９を除去するか、又は第２の導電膜１０９が選択的に堆積されないように、第２の導電膜１０９を堆積するより前にソースドレイン１１０上を酸化膜等のマスク膜により覆う必要がある等々の、新たな工程を追加する必要がある。
【００１８】
一方、アナログ回路に用いられるＰＮ接合ダイオード素子において、シリサイドの成長を安定化する方法として、シリサイドが形成される活性領域の面積を数μｍ〜数十μｍ四方と大きくする方法がある。しかしながら、このようなレイアウトの変更により対応する場合は、チップ面積の増大につながるため、製品コストが増大してしまうという問題がある。
【００１９】
また、フラッシュセルと周辺トランジスタとを１チップに集積化したプロセスでは、ＣＭＯＳ(Complementary Metal-Oxide Semiconductor）等の周辺トランジスタのみを形成するプロセスよりも複雑な工程となることから、種々のダメージが半導体基板の表面に入ることが考えられるため、シリサイドの異常成長を招きやすくなる。
【００２０】
また、フラッシュセルと周辺トランジスタとを１つのチップに集積化した半導体集積回路においては、とりわけ低消費電力が求められることが多いため、シリサイドの異常成長に起因する接合リークを確実に抑制することが重要となる。
【００２１】
本発明は、前記従来の問題に鑑み、例えばアナログ回路等に用いられるＰＮ接合ダイオード素子とフラッシュセルと周辺トランジスタとが同一のチップ上に形成された半導体集積回路において、ＰＮ接合ダイオード素子にシリサイドの異常成長が生じたとしても接合リークを起こすことがない構造を工程数を増大させることなく実現できるようにすることを目的とする。
【課題を解決するための手段】
【００２２】
前記の目的を達成するため、本発明は、少なくともダイオード素子とメモリ素子とを含む半導体装置を、メモリ素子を構成するゲート電極となる導電膜の膜厚とダイオード素子を構成する拡散層の上に形成される導電膜（上部電極）の膜厚とを同一とする構成とする。
【００２３】
具体的に、本発明に係る半導体装置は、半導体基板に形成されたダイオード素子とメモリ素子とを備え、ダイオード素子は、半導体基板に形成された第１導電型の第１の拡散層と、半導体基板における第１の拡散層の上に形成された第２導電型の第２の拡散層と、半導体基板上における第２の拡散層の上側に形成された第２導電型の第１の導電膜と、第１の導電膜の上に形成された金属化合物とを含むと共に、第１の拡散層と第２の拡散層との間でＰＮ接合を形成しており、メモリ素子は、半導体基板上に形成され、ゲート電極を構成する第２の導電膜を有し、第１の導電膜と第２の導電膜との膜厚は同一であることを特徴とする。
【００２４】
本発明の半導体装置によると、ダイオード素子を構成する第２の拡散層の上に形成される第１の導電膜の膜厚と、メモリ素子を構成するゲート電極となる第２の導電膜の膜厚とが同一であり、従って、第１の導電膜と第２の導電膜とを同一の成膜工程で形成することにより、ダイオード素子を構成する第１の導電膜をシリサイド化する際に、シリサイドの異常成長が生じたとしても、第１の導電膜の膜厚分だけシリサイドの異常成長に対するマージンが生じる。従って、接合リークを起こさない構造を工程数を増大させることなく実現することができる。
【００２５】
本発明の半導体装置において、ダイオード素子における第１の拡散層と第１の導電膜とは電気的に接続されていることが好ましい。
【００２６】
本発明の半導体装置において、メモリ素子は、下層導電膜と上層導電膜とを有し、第２の導電膜は上層導電膜であることが好ましい。
【００２７】
本発明の半導体装置において、メモリ素子は、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide Semiconductor）型フラッシュメモリ素子であり、下層導電膜と上層導電膜とは電気的に接続されてゲート電極を形成していることが好ましい。
【００２８】
また、本発明の半導体装置において、メモリ素子は、浮遊電極型フラッシュメモリ素子であり、下層導電膜は浮遊ゲート電極を形成し、上層導電膜は制御ゲート電極を形成していることが好ましい。
【００２９】
本発明の半導体装置は、半導体基板に形成され、ゲート電極を構成する第３の導電膜を有するＭＩＳ型トランジスタをさらに備え、第３の導電膜の膜厚は、第１の導電膜及び第２の導電膜の膜厚と同一であることが好ましい。
【００３０】
本発明に係る第１の半導体装置の製造方法は、半導体基板における第１の領域にダイオード素子を形成し、第２の領域にＭＩＳ型トランジスタを形成し、第３の領域にメモリ素子を形成する半導体装置の製造方法を対象とし、半導体基板における第１の領域に第１導電型の第１の拡散層を形成する工程（ａ）と、第１の領域上及び第２の領域上に第１の絶縁膜を形成する工程（ｂ）と、第３の領域上に第２の絶縁膜を形成する工程（ｃ）と、第１の領域、第２の領域及び第３の領域上に第１の導電膜を形成する工程（ｄ）と、第３の領域において、第１の導電膜及び第２の絶縁膜をパターニングすることにより、第１の導電膜から複数のストライプ状の下層ゲート電極と第２の絶縁膜から複数の第１のゲート絶縁膜とを形成する工程（ｅ）と、第３の領域において、半導体基板における下層ゲート電極の両側方に第１のソースドレイン拡散層を形成する工程（ｆ）と、第３の領域において、下層ゲート電極同士の間で且つ第１のソースドレイン拡散層の上に埋め込み絶縁膜を形成する工程（ｇ）と、第１の領域において、第１の導電膜を除去し、その後、半導体基板における第１の拡散層の上に第２導電型の第２の拡散層を形成する工程（ｈ）と、第１の領域において、第１の絶縁膜を除去する工程（ｉ）と、第１の領域、第２の領域及び第３の領域上に第２の導電膜を形成する工程（ｊ）と、第１の領域において、第２の導電膜をパターニングすることにより、第２の導電膜からダイオード素子の上部電極を形成する工程（ｋ）と、第３の領域において、第１の導電膜及び第２の導電膜をパターニングすることにより、第１の導電膜から島状の下層ゲート電極と第２の導電膜からストライプ状の上層ゲート電極とを形成する工程（ｌ）と、第２の領域において、第１の導電膜、第２の導電膜及び第１の絶縁膜をパターニングすることにより、第１の導電膜及び第２の導電膜からゲート電極と、第１の絶縁膜から第２のゲート絶縁膜とを形成する工程（ｍ）と、第２の領域において、半導体基板におけるゲート電極の両側方に第２のソースドレイン拡散層を形成する工程（ｎ）と、第１の領域における上部電極、第２の領域におけるゲート電極及び第３の領域における上層ゲート電極の各表面を金属によりシリサイド化する工程（ｏ）とを備えていることを特徴とする。
【００３１】
本発明に係る第２の半導体装置の製造方法は、半導体基板における第１の領域にダイオード素子を形成し、第２の領域にＭＩＳ型トランジスタを形成し、第３の領域にメモリ素子を形成する半導体装置の製造方法を対象とし、半導体基板における第１の領域に第１導電型の第１の拡散層を形成する工程（ａ）と、第１の領域上及び第２の領域上に第１の絶縁膜を形成する工程（ｂ）と、第３の領域上に第２の絶縁膜を形成する工程（ｃ）と、第１の領域、第２の領域及び第３の領域上に第１の導電膜を形成する工程（ｄ）と、第３の領域において、第１の導電膜及び第２の絶縁膜をパターニングすることにより、第１の導電膜から複数のストライプ状の下層ゲート電極と第２の絶縁膜から複数の第１のゲート絶縁膜とを形成する工程（ｅ）と、第３の領域において、半導体基板における下層ゲート電極の両側方に第１のソースドレイン拡散層を形成する工程（ｆ）と、第３の領域において、下層ゲート電極同士の間で且つ第１のソースドレイン拡散層の上に埋め込み絶縁膜を形成する工程（ｇ）と、第１領域において、第１の導電膜及び第１の絶縁膜を除去する工程（ｈ）と、第１の領域、第２の領域及び第３の領域上に第２の導電膜を形成する工程（ｉ）と、第１領域において、第２の導電膜に第２導電型の不純物を導入し、その後、第２の導電膜に対して熱処理を行なって、導入された不純物を第２の導電膜から第１の拡散層に固相拡散することにより、第１の拡散層の上に第２の拡散層を形成する工程（ｊ）と、第１の領域において、第２の導電膜をパターニングすることにより、第２の導電膜からダイオード素子の上部電極を形成する工程（ｋ）と、第３の領域において、第１の導電膜及び第２の導電膜をパターニングすることにより、第１の導電膜から島状の下層ゲート電極と第２の導電膜からストライプ状の上層ゲート電極とを形成する工程（ｌ）と、第２の領域において、第１の導電膜、第２の導電膜及び第１の絶縁膜をパターニングすることにより、第１の導電膜及び第２の導電膜からゲート電極と、第１の絶縁膜から第２のゲート絶縁膜とを形成する工程（ｍ）と、第２の領域において、半導体基板におけるゲート電極の両側方に第２のソースドレイン拡散層を形成する工程（ｎ）と、第１の領域における上部電極、第２の領域におけるゲート電極及び第３の領域における上層ゲート電極の各表面を金属によりシリサイド化する工程（ｏ）とを備えていることを特徴とする。
【００３２】
本発明に係る第３の半導体装置の製造方法は、半導体基板における第１の領域にダイオード素子を形成し、第２の領域にＭＩＳ型トランジスタを形成し、第３の領域にメモリ素子を形成する半導体装置の製造方法を対象とし、半導体基板における第１の領域に第１導電型の第１の拡散層を形成する工程（ａ）と、第１の領域上及び第２の領域上に第１の絶縁膜を形成する工程（ｂ）と、第３の領域上に第２の絶縁膜を形成する工程（ｃ）と、第１の領域、第２の領域及び第３の領域上に第１の導電膜を形成する工程（ｄ）と、第３の領域において、第１の導電膜及び第２の絶縁膜をパターニングすることにより、第１の導電膜から複数のストライプ状の下層ゲート電極と第２の絶縁膜から複数の第１のゲート絶縁膜とを形成すると共に、第１領域において、第１の導電膜及び第１の絶縁膜を除去する工程（ｅ）と、第３の領域において、半導体基板における下層ゲート電極の両側方に第１のソースドレイン拡散層を形成する工程（ｆ）と、第３の領域において、下層ゲート電極同士の間で且つ第１のソースドレイン拡散層の上に埋め込み絶縁膜を形成する工程（ｇ）と、第１領域において、半導体基板における第１の拡散層の上に第２導電型の第２の拡散層を形成する工程（ｈ）と、第１の領域、第２の領域及び第３の領域上に第２の導電膜を形成する工程（ｉ）と、第１の領域において、第２の導電膜をパターニングすることにより、第２の導電膜からダイオード素子の上部電極を形成する工程（ｊ）と、第３の領域において、第１の導電膜及び第２の導電膜をパターニングすることにより、第１の導電膜から島状の下層ゲート電極と第２の導電膜からストライプ状の上層ゲート電極とを形成する工程（ｋ）と、第２の領域において、第１の導電膜、第２の導電膜及び第１の絶縁膜をパターニングすることにより、第１の導電膜及び第２の導電膜からゲート電極と、第１の絶縁膜から第２のゲート絶縁膜とを形成する工程（ｌ）と、第２の領域において、半導体基板におけるゲート電極の両側方に第２のソースドレイン拡散層を形成する工程（ｍ）と、第１の領域における上部電極、第２の領域におけるゲート電極及び第３の領域における上層ゲート電極の各表面を金属によりシリサイド化する工程（ｎ）とを備えていることを特徴とする。
【００３３】
第１〜第３の半導体装置の製造方法によると、ダイオード素子を形成する第１の領域、ＭＩＳ型トランジスタを形成する第２の領域及びメモリ素子を形成する第３の領域上に第２の導電膜を形成し、その後、第１の領域において、第２の導電膜をパターニングすることにより、第２の導電膜からダイオード素子の上部電極を形成する。また、第３の領域においては、第１の導電膜及び第２の導電膜をパターニングすることにより、第１の導電膜から島状の下層ゲート電極と第２の導電膜からストライプ状の上層ゲート電極とを形成する。従って、ダイオード素子を構成する第２の導電膜をシリサイド化する際に、シリサイドの異常成長が生じたとしても、第２の導電膜の膜厚分だけシリサイドの異常成長に対するマージンが生じる。従って、メモリ素子を構成するゲート電極の一部となる第２の導電膜をダイオード素子の上部電極として用いるため、第２の導電膜をシリサイドのマージンとして、接合リークを起こさない構造を工程数を増大させることなく実現することができる。
【００３４】
第１〜第３の半導体装置の製造方法において、メモリ素子は、ＭＯＮＯＳ型フラッシュメモリ素子であり、第３の領域において、第１のゲート絶縁膜は、半導体基板上に順次積層された酸化シリコン、窒化シリコン及び酸化シリコンからなるＯＮＯ膜であり、下層ゲート電極と上層ゲート電極とは互いに接していることが好ましい。
【００３５】
また、第１〜第３の半導体装置の製造方法において、メモリ素子は、浮遊電極型フラッシュメモリ素子であり、工程（ｄ）と工程（ｅ）との間に、第１の導電膜の上に第３の絶縁膜を形成する工程（ｐ）と、第１の領域及び第２の領域における第３の絶縁膜を除去する工程（ｑ）とをさらに備え、工程（ｅ）では、第３の領域において、第３の絶縁膜、第１の導電膜及び第２の絶縁膜をパターニングすることにより、第３の絶縁膜から容量絶縁膜と、第１の導電膜から複数のストライプ状の下層ゲート電極と、第２の絶縁膜から複数の第１のゲート絶縁膜とを形成することが好ましい。
【発明の効果】
【００３６】
本発明に係る半導体装置及びその製造方法によると、少なくともダイオード素子とメモリ素子とを含む半導体装置において、ダイオード素子にシリサイドの異常成長が生じたとしても接合リークを起こすことがない構造を、工程数を増大させることなく実現することができる。
【発明を実施するための最良の形態】
【００３７】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３８】
まず、ＰＮ接合ダイオード素子、２層ポリシリコン構造を有するＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide Semiconductor）型フラッシュセル及び周辺回路等に含まれるＭＩＳ(Metal-Insulator-Semiconductor）型トランジスタ（周辺トランジスタ）を１つのチップ上に配置した半導体装置及びその製造方法について説明する。
【００３９】
図１〜図３は本発明の第１の実施形態に係る半導体装置であって、図１はＰＮ接合ダイオード素子の断面構成を示し、図２はＭＯＮＯＳ型フラッシュセルの断面構成を示し、図３は周辺トランジスタの断面構成を示している。
【００４０】
図１に示すように、ＰＮ接合ダイオード素子２４は、例えばシリコン（Ｓｉ）からなる半導体基板１の上部に形成されたＰ型ウェル２１と、分離酸化膜２に囲まれた活性領域で且つＰ型ウェル２１の上部に形成されたＮ型拡散層８とを有している。Ｎ型拡散層８の上には、第２のポリシリコン膜９がＮ型拡散層８と接して形成されている。第２のポリシリコン膜９は、その側面上に酸化シリコン又は窒化シリコンからなるサイドウォール絶縁膜１１が形成され、その上部には例えばニッケルシリサイド１２が形成されている。分離酸化膜２、サイドウォール絶縁膜１１及びニッケルシリサイド１２の上には例えば酸化シリコンからなる層間絶縁膜１４が形成され、該層間絶縁膜１４におけるニッケルシリサイド１２の上側の領域には、ニッケルシリサイド１２と電気的に接続されたコンタクトプラグ１５が形成されている。
【００４１】
図２に示すように、ＰＮ接合ダイオード素子２４と同一の半導体基板１に形成されたＭＯＮＯＳ型フラッシュセル２５は、半導体基板１の上部に形成されたフラッシュセル領域用のＰ型ウェル２２と、半導体基板１のＰ型ウェル２２の上にそれぞれアレイ状（島状）に形成された酸化シリコン（ＳｉＯ２ ）、窒化シリコン（ＳｉＮ）及び酸化シリコン（ＳｉＯ２ ）からなる複数のＯＮＯ膜３と、各ＯＮＯ膜３の上にそれぞれ形成された第１のポリシリコン膜５と、第１のポリシリコン膜５の上には例えば行方向に互いに間隔をおいて且つ行方向の第１のポリシリコン膜５と接するように形成された第２のポリシリコン膜９とを有している。各第２のポリシリコン膜９の上部にはニッケルシリサイド１２が形成されている。
【００４２】
Ｐ型ウェル２２の上部には、互いに間隔をおいて形成された、ＭＯＮＯＳ型フラッシュセル２５のソースドレインに相当する複数のＮ型の埋め込み拡散層（埋め込みビット線）６が形成されている。各埋め込み拡散層６の上側で且つＯＮＯ膜３及び第１のポリシリコン膜５同士の間には埋め込み絶縁膜７が形成されており、また、各ニッケルシリサイド１２の上には層間絶縁膜１４が形成されている。
【００４３】
なお、ＭＯＮＯＳ型フラッシュセル２５は、ＯＮＯ膜３を構成するＳｉＮ膜にチャネルホットキャリアにより電子を注入するか、又はＳｉＮ膜にバンド間トンネル電流によりホールを注入することにより、データの書き換えを行なうメモリセルである。
【００４４】
図３に示すように、ＰＮ接合ダイオード素子２４及びＭＯＮＯＳ型フラッシュセル２５と同一の半導体基板１の上に形成された周辺トランジスタ２６は、半導体基板１の上部に形成された周辺トランジスタ領域のＰ型ウェル２３と、半導体基板１のＰ型ウェル２３の上に順次形成され、ゲート絶縁膜４、第１のポリシリコン膜５及び第２のポリシリコン膜９からなるゲート構造体と、分離酸化膜２に囲まれた活性領域におけるゲート構造体の両側方の領域であってＰ型ウェル２３の上部に形成されたＮ型のソースドレイン１０とを有している。
【００４５】
ゲート構造体の側面上にはサイドウォール絶縁膜１１が形成され、第２のポリシリコン膜９の上部及びソースドレイン１０における露出面にはニッケルシリサイド１２が形成されている。分離酸化膜２、サイドウォール絶縁膜１１及びニッケルシリサイド１２の上には層間絶縁膜１４が形成されている。
【００４６】
なお、Ｐ型ウェル２１はＮ型の導電型でもよく、この場合には、Ｎ型拡散層８の導電型をＰ型とする。同様に、Ｐ型ウェル２２及びＰ型ウェル２３においても、その導電型をＮ型としてもよい。但し、この場合には、埋め込み拡散層６及びソースドレイン１０の各導電型をＰ型とする。
【００４７】
第１の実施形態の特徴として、図１に示すように、ＰＮ接合ダイオード素子２４において、ニッケルシリサイド１２の表面とＰＮ接合面との距離が、半導体基板１の表面からの接合深さｘｊに加えて、第２のポリシリコン膜９の膜厚ｈ１の分だけ離れる構成を採るため、Ｎ型拡散層８とＰ型ウェル２１とのＰＮ接合の近傍にまでシリサイドが異常成長することがなくなる。すなわち、異常成長したシリサイド１２ａが形成されたとしても、ＰＮ接合面の近傍にまで、さらにはＰＮ接合を貫通するようにニッケルシリサイド１２が成長することがなくなるので、シリサイド異常成長に起因するリーク電流を抑制することが可能となる。
【００４８】
また、図１に示すＰＮ接合ダイオード素子２４における第２のポリシリコン膜９の膜厚ｈ１は、図２に示すＭＯＮＯＳ型フラッシュセル２５における第２のポリシリコン膜９の膜厚ｈ２、及び図３に示す周辺トランジスタ２６における第２のポリシリコン膜９の膜厚ｈ３と同一である。
【００４９】
（第１の実施形態の第１の製造方法）
以下、図１〜図３に示した半導体装置を１つのチップ上に形成する第１の製造方法について図面を参照しながら説明する。
【００５０】
図４〜図１４は本発明の第１の実施形態に係る半導体装置の第１の製造方法の工程順の断面構成を示している。図４〜図１４においては、いずれも（ａ）はダイオード形成領域Ａを示し、（ｂ）はフラッシュセル形成領域Ｂを示し、（ｃ）は周辺トランジスタ形成領域Ｃを示している。
【００５１】
まず、図４（ａ）〜（ｃ）に示すように、ダイオード形成領域Ａ及び周辺トランジスタ形成領域Ｃにおいて、シリコンからなる半導体基板１の上部に、シャロウトレンチ分離（ＳＴＩ）等からなる分離酸化膜２を選択的に形成する。続いて、半導体基板１の上部に、ダイオード形成領域ＡにおいてはＰ型ウェル２１を形成し、周辺トランジスタ形成領域ＣにおいてはＰ型ウェル２３を形成する。続いて、ダイオード形成領域Ａ及び周辺トランジスタ形成領域Ｃにおいて、それぞれ分離酸化膜２に囲まれた活性領域であってＰ型ウェル２１及びＰ型ウェル２３の上にゲート絶縁膜４を形成する。また、フラッシュセル形成領域Ｂにおいては、Ｐ型ウェル２２を形成し、形成したＰ型ウェル２２の上にＯＮＯ膜３を形成する。その後、例えば化学的気相堆積（ＣＶＤ）法により、ゲート絶縁膜４、ＯＮＯ膜３及び分離酸化膜２の上に全面にわたって、膜厚が約５０ｎｍの第１のポリシリコン膜５を形成する。
【００５２】
次に、図５（ａ）〜（ｃ）に示すように、リソグラフィ法により、ダイオード形成領域Ａと周辺トランジスタ形成領域Ｃとの全面及びフラッシュセル形成領域Ｂの所望の領域を第１のレジストマスク２０Ａで覆い、この状態で、フラッシュセル形成領域Ｂにおける第１のポリシリコン膜５及びＯＮＯ膜３をドライエッチング等によりパターニングして、第１のポリシリコン膜５をストライプ状とする。続いて、第１のレジストマスク２０Ａを用いて、半導体基板１のフラッシュセル形成領域ＢのＰ型ウェル２２に対して選択的にイオン注入を行なうことにより、フラッシュセルのソースドレインに相当する埋め込み拡散層６を形成する。
【００５３】
次に、図６（ａ）〜（ｃ）に示すように、第１のレジストマスク２０Ａを除去した後、半導体基板１上の全面に、ＣＶＤ法等により、酸化シリコン等からなる埋め込み絶縁膜７を堆積する。続いて、化学機械研磨（ＣＭＰ）法等によって、堆積された埋め込み絶縁膜７を研磨して平坦化することにより、フラッシュセル形成領域Ｂにおける互いに隣接する第１のポリシリコン膜５及びＯＮＯ膜３同士の間の領域に埋め込み絶縁膜７を残すと共に、第１のポリシリコン膜５の上に堆積された埋め込み絶縁膜７を除去する。
【００５４】
次に、図７（ａ）〜（ｃ）に示すように、半導体基板１上に、ダイオード形成領域Ａに開口パターンを持つ第２のレジストマスク２０Ｂを形成し、形成した第２のレジストマスク２０Ｂを用いて、ダイオード形成領域Ａの第１のポリシリコン膜５をドライエッチング等により除去する。これにより、ダイオード形成領域Ａにおけるゲート絶縁膜４が露出する。
【００５５】
次に、図８（ａ）〜（ｃ）に示すように、第２のレジストマスク２０Ｂを用いて、半導体基板１におけるダイオード形成領域ＡのＰ型ウェル２１の上部にイオン注入を行なって、ゲート絶縁膜４の下側にＮ型拡散層８を形成する。ここで、Ｎ型拡散層８の接合深さは約１００ｎｍである。
【００５６】
次に、図９（ａ）〜（ｃ）に示すように、第２のレジストマスク２０Ｂを除去した後、ダイオード形成領域Ａに形成されたゲート絶縁膜４をウェットエッチング等により除去することにより、Ｎ型拡散層８を露出する。このとき、フラッシュセル形成領域Ｂ及び周辺トランジスタ形成領域Ｃに形成されている第１のポリシリコン膜５はウェットエッチングに対するマスクとして機能する。また、この工程において、フラッシュセル形成領域Ｂ及び周辺トランジスタ形成領域Ｃにおける第１のポリシリコン膜５の表面に付いている自然酸化膜等の絶縁膜も同時に除去される。
【００５７】
なお、ここで、ゲート絶縁膜４をウェットエッチング等により除去する際に、埋め込み絶縁膜７の表面もエッチングされるが、ゲート絶縁膜４と埋め込み絶縁膜７とのウェットエッチングレートはほぼ同一であるため、厚さが数ｎｍ（例えば３ｎｍ）のゲート絶縁膜４をウェットエッチングで除去しても、このエッチングの間に厚さが数十ｎｍ（例えば５０ｎｍ）の埋め込み絶縁膜７に関して、その層間絶縁性が問題となる程にエッチングされることはない。
【００５８】
次に、図１０（ａ）〜（ｃ）に示すように、ＣＶＤ法により、半導体基板１の上に全面にわたって、膜厚が約１５０ｎｍの第２のポリシリコン膜９を堆積する。このとき、ダイオード形成領域Ａにおいては、Ｎ型拡散層８と第２のポリシリコン膜９とが互いに接した状態となり、フラッシュセル形成領域Ｂ及び周辺トランジスタ形成領域Ｃにおいては、第１のポリシリコン膜５と第２のポリシリコン膜９とが互いに接した状態となる。
【００５９】
次に、図１１（ａ）〜（ｃ）に示すように、ダイオード形成領域Ａ、フラッシュセル形成領域Ｂ及び周辺トランジスタ形成領域Ｃにおける第２のポリシリコン膜９の全面にＮ型不純物を用いたイオン注入を行なう。これにより、ダイオード形成領域Ａにおいては、回路動作時に第２のポリシリコン膜９の電位とＮ型拡散層８の電位とを常時同一の電位とすることができる。なお、周辺トランジスタ形成領域Ｃにおいて、その一部にＮ型不純物をイオン注入し、その残部にはＰ型不純物をイオン注入してもよい。
【００６０】
次に、図１２（ａ）〜（ｃ）に示すように、ダイオード形成領域Ａにおいては、第２のポリシリコン膜９を所定の形状にパターニングして、第２のポリシリコン膜９から上部電極を形成する。また、フラッシュセル形成領域Ｂにおいては、第２のポリシリコン膜９及び第１のポリシリコン膜５を所定の形状、例えば行方向（図面の左右方向）にパターニングして、第２のポリシリコン膜９からストライプ状の上層ゲート電極を形成し、第１のポリシリコン膜５から島状の下層ゲート電極を形成する。また、周辺トランジスタ形成領域Ｃにおいては、第２のポリシリコン膜９及び第１のポリシリコン膜５を所定の形状にパターニングして、第２のポリシリコン膜９及び第１のポリシリコン膜５からゲート電極を形成する。これらの電極のパターニングは、形成領域Ａ、Ｂ、Ｃごとに別々に行なってもよく、また、同時に行なってもよい。その後、半導体基板１の上に、周辺トランジスタ形成領域Ｃに開口パターンを持つ第３のレジストマスク２０Ｃを形成し、形成した第３のレジストマスク２０Ｃと周辺トランジスタ形成領域Ｃにおける第２のポリシリコン膜９をマスクとして、半導体基板１にＮ型不純物をイオン注入することにより、Ｐ型ウェル２３の上部におけるゲート電極の両側方の領域に周辺トランジスタのソースドレイン１０を形成する。
【００６１】
次に、図１３（ａ）〜（ｃ）に示すように、ダイオード形成領域Ａ及び周辺トランジスタ形成領域Ｃにおいて、第２のポリシリコン膜９及び第１のポリシリコン膜５の各側面上にサイドウォール絶縁膜１１を形成する。続いて、真空蒸着法等により、半導体基板１の上の全面にニッケルからなる金属膜を堆積し、堆積した金属膜に対して所定の熱処理を行なうことにより、第２のポリシリコン膜９の表面及び半導体基板１の表面が露出した領域に自己整合的にニッケルシリサイド１２を形成する。ここで、金属膜はニッケルに限られず、チタン又はコバルトを用いることができる。
【００６２】
次に、図１４（ａ）〜（ｃ）に示すように、半導体基板１の上の全面にわたって層間絶縁膜１４を形成し、続いて、絶縁層間膜１４にダイオード形成領域Ａに含まれるニッケルシリサイド１２と接続されるコンタクトプラグ１５を形成する。
【００６３】
以上の製造方法により、ダイオード形成領域ＡにはＰＮ接合ダイオード素子２４が形成され、フラッシュセル形成領域ＢにはＭＯＮＯＳ型フラッシュセル２５が形成され、周辺トランジスタ形成領域Ｃには周辺トランジスタ２６が形成される。
【００６４】
このように、第１の実施形態に係る製造方法によると、半導体基板１におけるダイオード形成領域Ａ、フラッシュセル形成領域Ｂ及び周辺トランジスタ形成領域Ｃの上に、第２のポリシリコン膜９を形成し、その後、ダイオード形成領域Ａにおいては、第２のポリシリコン膜９からＰＮ接合ダイオード素子２４の上部電極を形成する。また、フラッシュセル形成領域Ｂにおいては、第１のポリシリコン膜５から島状の下層ゲート電極と第２のポリシリコン膜９からストライプ状の上層ゲート電極とを形成し、周辺トランジスタ形成領域Ｃにおいては、第１のポリシリコン膜５及び第２のポリシリコン膜９からゲート電極を形成する。
【００６５】
従って、ＰＮ接合ダイオード素子２４を構成する第２のポリシリコン膜（上部電極）９をシリサイド化する際に、シリサイドの異常成長が生じたとしても、第２のポリシリコン膜９の膜厚分だけシリサイドの異常成長に対するマージンが生じる。このように、ＭＯＮＯＳ型フラッシュセル２５を構成するゲート電極の一部となる第２のポリシリコン膜９をＰＮ接合ダイオード素子２４の上部電極として用いるため、第２のポリシリコン膜９をシリサイドのマージンとして、接合リークを起こさない構造を工程数を増大させることなく実現することができる。
【００６６】
具体的には、図１に示す膜厚ｈ１に相当する第２のポリシリコン膜９の膜厚は約１５０ｎｍであり、図１に示すＰＮ接合の接合深さｘｊに相当するＮ型拡散層８の接合深さは約１００ｎｍであることから、シリサイド１２からＰＮ接合面までは１５０ｎｍ＋１００ｎｍ＝２５０ｎｍの距離がある。
【００６７】
これに対し、図３５に示す従来例の場合は、シリサイド１１２からＰＮ接合面までの距離は、半導体基板１０１の表面からのＰＮ接合深さｘｊにほぼ相当することから約１００ｎｍとなる。従って、異常成長したシリサイドがＰＮ接合面に達したときに接合リークが生じると仮定すると、第１の実施形態を用いることにより、図１に示す異常成長したシリサイド１２ａの許容膜厚は、従来比で約２．５倍に増大する。
【００６８】
また、多少のシリサイド異常成長を許容できるため、シリサイド成長を安定化するためにＰＮ接合ダイオード素子２４自体の面積を大きくする等の手法を用いる必要がなくなるため、チップ面積の増大をも防ぐことが可能となる。
【００６９】
ところで、図１に示したＰＮ接合ダイオード素子２４において、第２のポリシリコン膜９に代えて第１のポリシリコン膜５をＮ型拡散層８と接するように形成することも可能である。しかしながら、この場合は、第１のポリシリコン膜５を形成する前に、周辺トランジスタ形成領域Ｃにおけるゲート絶縁膜４は残す一方、ダイオード形成領域Ａにおけるゲート絶縁膜４は選択的に除去する必要がある。すなわち、周辺トランジスタ形成領域Ｃに形成されたゲート絶縁膜４をレジスト膜等のマスクで覆う必要がある。従って、その後、周辺トランジスタ形成領域Ｃにおいて、レジスト膜等を除去する際にゲート絶縁膜４の上にレジスト等の残渣が生じると、ゲート絶縁膜４の信頼性が低下することが懸念される。このため、製造条件の制御等に十分な注意が必要となる。
【００７０】
従って、第１の実施形態のように、第２のポリシリコン膜９をＮ型拡散層８と接するように形成することにより、周辺トランジスタ形成領域Ｃにおいて、ゲート絶縁膜４の形成直後に、マスク工程を経ることなく第１のポリシリコン膜５を形成できるので、レジスト等の残渣によるゲート絶縁膜４の信頼性の低下は生じることがない。
【００７１】
（第１の実施形態の第２の製造方法）
以下、図１〜図３に示した半導体装置を１つのチップ上に形成する第２の製造方法について図面を参照しながら説明する。ここでは、第１の製造方法と異なる製造工程のみを説明し、また、同一の構成部材には同一の符号を付している。
【００７２】
図１５及び図１６は本発明の第１の実施形態に係る半導体装置の第２の製造方法の工程順の断面構成を示している。
【００７３】
まず、第１の製造方法と同様に、図４〜図７までの工程と同様の工程を経た後、図１５に示すように、フラッシュセル形成領域Ｂ及び周辺トランジスタ形成領域Ｃの全面を第２のレジストマスク２０Ｂで覆った状態で、ダイオード形成領域Ａにおけるゲート絶縁膜４をウェットエッチング等により除去して、該ダイオード形成領域Ａにおける半導体基板１を露出する。この後、レジストマスク２０Ｂを除去し、フラッシュセル形成領域Ｂ及び周辺トランジスタ形成領域Ｃにおける第１のポリシリコン膜５に付着している自然酸化膜等の絶縁膜をウェットエッチング等により除去する（図示せず）。なお、図１５において、レジストマスク２０Ｂを通してウェットエッチングを行なう代わりに、図７の工程を経た直後にレジストマスク２０Ｂを除去してから図１５で示すウェットエッチングを行なうことにより、ダイオード形成領域Ａにおけるゲート絶縁膜４と、フラッシュセル形成領域Ｂ及び周辺トランジスタ形成領域Ｃにおける第１のポリシリコン膜５に付着している自然酸化膜等の絶縁膜とを同時に除去しても良い（図示せず）。
【００７４】
次に、図１６に示すように、ダイオード形成領域Ａ、フラッシュセル形成領域Ｂ及び周辺トランジスタ形成領域Ｃにおける第２のポリシリコン膜９の全面にＮ型の不純物をイオン注入し、イオン注入された第２のポリシリコン膜９に対して熱処理を行なう。これにより、第２のポリシリコン膜９に導入されたＮ型不純物が半導体基板１に固相拡散して、半導体基板１におけるダイオード形成領域Ａの上部にＮ型拡散層８が形成される。なお、周辺トランジスタ形成領域Ｃにおいては、その一部にＮ型不純物をイオン注入し、その残部にはＰ型不純物をイオン注入してもよい。
【００７５】
その後は、第１の製造方法に示した図１２〜図１４の工程と同様の工程により、図１〜図３に示す半導体装置を得る。
【００７６】
第２の製造方法によると、Ｎ型拡散層８を形成する工程と第２のポリシリコン膜９の導電型をＮ型とする工程とを、第１の製造方法では図８と図１１との２回の工程を必要とするところを、第２の製造方法においては、図１６に示す工程のみの１回に削減することが可能となる。
【００７７】
また、ここでは、イオン注入により第２のポリシリコン膜９に不純物をドーピングしているが、第２のポリシリコン膜９を減圧ＣＶＤ（ＬＰＣＶＤ）法で形成する際に同時にＮ型不純物をドーピングした状態で形成することも可能である。このようにすると、図１６に示すイオン注入工程をもさらに削減することができる。
【００７８】
（第１の実施形態の第３の製造方法）
以下、図１〜図３に示した半導体装置を１つのチップ上に形成する第３の製造方法について図面を参照しながら説明する。ここでは、第１の製造方法と異なる製造工程のみを説明し、また、同一の構成部材には同一の符号を付している。
【００７９】
図１７〜図２０は本発明の第１の実施形態に係る半導体装置の第３の製造方法の工程順の断面構成を示している。
【００８０】
まず、第１の実施形態の図４に示す工程と同様の工程を経た後、図１７に示すように、周辺トランジスタ形成領域Ｃの全面及びフラッシュセル形成領域Ｂの所望の領域を第１のレジストマスク２０Ａで覆う。続いて、ドライエッチング等により、第１のレジストマスク２０Ａからの露出領域であるダイオード形成領域Ａの全面から第１のポリシリコン膜５を除去すると共に、フラッシュセル形成領域Ｂにおける第１のポリシリコン膜５を所望の形状にパターニングする。さらに、フラッシュセル形成領域Ｂにおける露出したＯＮＯ膜３とダイオード形成領域Ａから露出したゲート絶縁膜４とをドライエッチング等により選択的に除去する。
【００８１】
次に、図１８に示すように、第１のレジストマスク２０Ａを除去した後、ダイオード形成領域Ａ及び周辺トランジスタ形成領域Ｃを第２のレジストマスク２０Ｂで覆うと共に、フラッシュセル形成領域Ｂにおける第１のポリシリコン膜５をマスクとしてイオン注入を行なって、フラッシュセル形成領域Ｂに埋め込み拡散層６を形成する。
【００８２】
次に、図１９に示すように、第２のレジストマスク２０Ｂを除去した後、半導体基板１の上に全面にわたって埋め込み絶縁膜７を堆積し、堆積した埋め込み絶縁膜７をＣＭＰ法等により平坦化して研磨することにより、フラッシュセル形成領域Ｂにおける第１のポリシリコン膜５とＯＮＯ膜３とに囲まれた埋め込み拡散層６上の領域に埋め込み絶縁膜７を形成する。これにより、埋め込み絶縁膜７の第１のポリシリコン膜５の上に堆積された部分は除去されると共に、ダイオード形成領域Ａには埋め込み絶縁膜７が残る。
【００８３】
次に、図２０に示すように、フラッシュセル形成領域Ｂと周辺トランジスタ形成領域Ｃとを第３のレジストマスク２０Ｃで覆い、この状態で第３のレジストマスク２０から露出したダイオード形成領域Ａにおける埋め込み絶縁膜７をウェットエッチング等により除去する。
【００８４】
その後は、第１の実施形態の図８〜図１４の工程と同様の工程により、図１〜図３に示す半導体装置を得る。
【００８５】
第３の製造方法によると、ダイオード形成領域Ａにおける第１のポリシリコン膜５の除去を、フラッシュセル形成領域Ｂにおける第１のポリシリコン膜５のパターニングと同時に行なうため、第１の製造方法と比較して、図７に示すダイオード形成領域Ａにおける第１のポリシリコン膜５を除去する工程を削減することが可能となる。
【００８６】
（第１の実施形態の第４の製造方法）
以下、図１〜図３に示した半導体装置を１つのチップ上に形成する第４の製造方法について図面を参照しながら説明する。ここでは、第３の製造方法と異なる製造工程のみを説明し、また、同一の構成部材には同一の符号を付している。
【００８７】
図２１及び図２２は本発明の第１の実施形態に係る半導体装置の第４の製造方法の工程順の断面構成を示している。
【００８８】
まず、第１の実施形態の図４に示す工程並びに第３の実施形態の図１７及び図１８に示す工程と同様の工程を処理する。
【００８９】
次に、図２１に示すように、第２のレジストマスク２０Ｂを除去した後、半導体基板１の上の全面に埋め込み絶縁膜７を堆積する。ここでは、埋め込み絶縁膜７をＬＰＣＶＤ法により堆積することにより、埋め込み絶縁膜７はその下地層の凹凸形状を反映した形状に堆積される。
【００９０】
次に、図２２に示すように、堆積された埋め込み絶縁膜７に対してエッチバックを行なって、埋め込み絶縁膜７のダイオード形成領域Ａ及び周辺トランジスタ形成領域Ｃに堆積された部分を除去する。エッチバックにより、フラッシュセル形成領域Ｂにおける第１のポリシリコン膜５は埋め込み絶縁膜７から露出した状態となる。これに対し、第１のポリシリコン膜５及びＯＮＯ膜３に囲まれた領域には埋め込み絶縁膜７が残った状態となる。
【００９１】
その後は、第１の実施形態の図８〜図１４の工程と同様の工程により、図１〜図３に示す半導体装置を得る。
【００９２】
第４の製造方法によると、ダイオード形成領域Ａにおける埋め込み絶縁膜７とフラッシュセル形成領域Ｂにおける埋め込み絶縁膜７とを同時に除去できるため、第３の実施形態に示す製造方法と比較して、図２０に示す工程を削減することが可能である。
【００９３】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００９４】
図２３は本発明の第２の実施形態に係る半導体装置における不揮発性メモリ素子である２層ポリシリコン構造を持つ浮遊電極型フラッシュセルの断面構成を示している。図２３において、図２と同一の構成部材には同一の符号を付すことにより説明を省略する。
【００９５】
図２３に示すように、浮遊電極型フラッシュセル２７は、半導体基板１の上部に形成されたフラッシュセル領域用のＰ型ウェル２２と、それぞれが半導体基板１のＰ型ウェル２２の上に順次形成され、トンネル絶縁膜１６、浮遊電極となる第１のポリシリコン膜５、容量絶縁膜１７及び制御電極となる第２のポリシリコン膜９からなる複数のゲート構造体と、各ゲート構造体の両側方の領域であってＰ型ウェル２３の上部に形成されたＮ型のソース１８及びＮ型のドレイン１９とを有している。ここで、トンネル絶縁膜１６には、例えば酸化シリコンを用いることができ、容量絶縁膜１７には、例えば酸化シリコン又は窒化シリコン等を用いることができる。
【００９６】
各ゲート構造体の側面上にはサイドウォール絶縁膜１１が形成され、第２のポリシリコン膜９の上部並びにソース１８及びドレイン１９における露出面にはニッケルシリサイド１２が形成されている。サイドウォール絶縁膜１１及びニッケルシリサイド１２の上には層間絶縁膜１４が形成されている。層間絶縁膜１４には、例えばドレイン１９と接続されるコンタクトプラグ１５が形成されている。
【００９７】
なお、Ｐ型ウェル２２の導電型はＮ型でもよい。但し、この場合には、ソース１８及びドレイン１９の各導電型をＰ型とする。
【００９８】
このように、図２３に示す浮遊電極型フラッシュセル２７は、図２に示すＭＯＮＯＳ型フラッシュセル２５と同様に２層ポリシリコン構造であり、図２３に示す第２のポリシリコン膜９の膜厚ｈ４は、図１及び図３に示す第２のポリシリコン膜９の膜厚ｈ１及びｈ３と同一である。
【００９９】
なお、図２３に示す浮遊電極型フラッシュセル２７は、トンネル絶縁膜１６を介して浮遊電極である第１のポリシリコン膜５にチャネルホットキャリア等として電子を注入しまた、第１のポリシリコン膜５からＦＮ(Fowler-Nordheim）電流等により電子を抜き取ることにより、所定のデータの書き換えを行なう構成のセルである。
【０１００】
（第２の実施形態の一製造方法）
以下、図１、図３及び図２３に示した半導体装置を１つのチップ上に形成する製造方法について図面を参照しながら説明する。
【０１０１】
図２４〜図３４は本発明の第２の実施形態に係る半導体装置の製造方法の工程順の断面構成を示している。図２４〜図３４において、いずれも（ａ）はダイオード形成領域Ａを示し、（ｂ）はフラッシュセル形成領域Ｂを示し、（ｃ）は周辺トランジスタ形成領域Ｃを示している。
【０１０２】
まず、図２４（ａ）〜（ｃ）に示すように、ダイオード形成領域Ａ及び周辺トランジスタ形成領域Ｃにおいて、半導体基板１の上部に、ＳＴＩ等からなる分離酸化膜２を選択的に形成する。続いて、半導体基板１の上部に、ダイオード形成領域ＡにおいてはＰ型ウェル２１を形成し、周辺トランジスタ形成領域ＣにおいてはＰ型ウェル２３を形成する。続いて、ダイオード形成領域Ａ及び周辺トランジスタ形成領域Ｃにおいて、それぞれ分離酸化膜２に囲まれた活性領域であってＰ型ウェル２１及びＰ型ウェル２３の上にゲート絶縁膜４を形成する。フラッシュセル形成領域Ｂにおいては、Ｐ型ウェル２２を形成し、形成したＰ型ウェル２２の上にトンネル絶縁膜１６を形成する。その後、ゲート絶縁膜４、トンネル絶縁膜１６及び分離酸化膜２の上に全面にわたって、第１のポリシリコン膜５と容量絶縁膜１７とを順次形成する。
【０１０３】
次に、図２５（ａ）〜（ｃ）に示すように、フラッシュセル形成領域Ｂを第１のレジストマスク２０Ａで覆い、この状態で、ダイオード形成領域Ａ及び周辺トランジスタ形成領域Ｃから露出する容量絶縁膜１７をドライエッチング等により除去する。
【０１０４】
次に、図２６（ａ）〜（ｃ）に示すように、第１のレジストマスク２０Ａを除去した後、半導体基板１上に、ダイオード形成領域Ａに開口パターンを持つ第２のレジストマスク２０Ｂを形成し、形成した第２のレジストマスク２０Ｂを用いて、ダイオード形成領域Ａの第１のポリシリコン膜５をドライエッチング等を行なうことにより、ダイオード形成領域Ａにおけるゲート絶縁膜４を露出する。
【０１０５】
次に、図２７（ａ）〜（ｃ）に示すように、第２のレジストマスク２０Ｂを用いて、半導体基板１におけるダイオード形成領域ＡのＰ型ウェル２１の上部にイオン注入を行なって、ゲート絶縁膜４の下側にＮ型拡散層８を形成する。
【０１０６】
次に、図２８（ａ）〜（ｃ）に示すように、第２のレジストマスク２０Ｂを用いて、ダイオード形成領域Ａに形成されたゲート絶縁膜４をウェットエッチング等により除去することにより、Ｎ型拡散層８を露出する。
【０１０７】
次に、図２９（ａ）〜（ｃ）に示すように、第２のレジストマスク２０Ｂを除去した後、半導体基板１の上に全面にわたって、第２のポリシリコン膜９を堆積する。このとき、ダイオード形成領域Ａにおいては、Ｎ型拡散層８と第２のポリシリコン膜９とが互いに接した状態となり、周辺トランジスタ形成領域Ｃにおいては、第１のポリシリコン膜５と第２のポリシリコン膜９とが互いに接した状態となる。
【０１０８】
次に、図３０（ａ）〜（ｃ）に示すように、ダイオード形成領域Ａ、フラッシュセル形成領域Ｂ及び周辺トランジスタ形成領域Ｃにおける第２のポリシリコン膜９の全面にＮ型不純物を用いたイオン注入を行なう。これにより、ダイオード形成領域Ａにおいては、回路動作時に第２のポリシリコン膜９の電位とＮ型拡散層８の電位とを常時同一の電位とすることができる。なお、周辺トランジスタ形成領域Ｃにおいて、その一部にＮ型不純物をイオン注入し、その残部にはＰ型不純物をイオン注入してもよい。
【０１０９】
次に、図３１（ａ）〜（ｃ）に示すように、リソグラフィ法により、ダイオード形成領域Ａと周辺トランジスタ形成領域Ｃとの全面及びフラッシュセル形成領域Ｂの所望の領域を第３のレジストマスク（図示せず）で覆い、この状態で、フラッシュセル形成領域Ｂにおける第２のポリシリコン膜９、容量絶縁膜１７、第１のポリシリコン膜５及びトンネル絶縁膜３をドライエッチング等によりパターニングする。続いて、ダイオード形成領域Ａ及び周辺トランジスタ形成領域Ｃを覆う第４のレジストマスク２０Ｄと、パターニングされた第２のポリシリコン膜９とをマスクとして、半導体基板１のフラッシュセル形成領域ＢのＰ型ウェル２２に対して選択的にイオン注入を行なうことにより、フラッシュセルのソース１８及びドレイン１９を形成する。
【０１１０】
次に、図３２（ａ）〜（ｃ）に示すように、ダイオード形成領域Ａにおいては、第２のポリシリコン膜９を所定の形状にパターニングして、第２のポリシリコン膜９からダイオード素子の上部電極を形成する。また、周辺トランジスタ形成領域Ｃにおいては、第２のポリシリコン膜９及び第１のポリシリコン膜５を所定の形状にパターニングして、第２のポリシリコン膜９及び第１のポリシリコン膜５からゲート電極を形成する。これらの電極のパターニングは、ダイオード形成領域Ａ及び周辺トランジスタ形成領域Ｃごとに別々に行なってもよく、また、同時に行なってもよい。その後、半導体基板１の上に、周辺トランジスタ形成領域Ｃに開口パターンを持つ第５のレジストマスク２０Ｅを形成し、形成した第５のレジストマスク２０Ｅと周辺トランジスタ形成領域Ｃにおける第２のポリシリコン膜９とをマスクとして、半導体基板１にＮ型不純物をイオン注入することにより、Ｐ型ウェル２３の上部におけるゲート電極の両側方の領域に周辺トランジスタのソースドレイン１０を形成する。
【０１１１】
次に、図３３（ａ）〜（ｃ）に示すように、第５のレジストマスク２０Ｅを除去した後、ダイオード形成領域Ａにおいては、第２のポリシリコン膜９の側面上に、フラッシュセル形成領域Ｂ及び周辺トランジスタ形成領域Ｃにおいてはゲート構造体の各側面上にサイドウォール絶縁膜１１を形成する。続いて、真空蒸着法等により、半導体基板１の上の全面にニッケルからなる金属膜を堆積し、堆積した金属膜に対して所定の熱処理を行なうことにより、第２のポリシリコン膜９の表面及び半導体基板１の表面が露出した領域に自己整合的にニッケルシリサイド１２を形成する。ここで、金属膜はニッケルに限られず、チタン又はコバルトを用いることができる。
【０１１２】
次に、図３４（ａ）〜（ｃ）に示すように、半導体基板１の上の全面にわたって層間絶縁膜１４を形成し、続いて、ダイオード形成領域Ａにおいては、絶縁層間膜１４にダイオード形成領域Ａに含まれるニッケルシリサイド１２と接続されるコンタクトプラグ１５を形成し、フラッシュセル形成領域Ｂにおいては、例えばドレイン１９のニッケルシリサイド１２と接続されるコンタクトプラグ１５を形成する。
【０１１３】
以上の製造方法により、ダイオード形成領域ＡにはＰＮ接合ダイオード素子２４が形成され、フラッシュセル形成領域Ｂには浮遊電極型フラッシュセル２７が形成され、周辺トランジスタ形成領域Ｃには周辺トランジスタ２６が形成される。
【０１１４】
このように、第２の実施形態に係るフラッシュセルの構造及び方式は第１の実施形態に係るフラッシュセルの構造及び方式とは異なるものの、第１の実施形態の各製造方法と同様に、ダイオード形成領域Ａに形成する上部電極となる第２のポリシリコン膜９の成膜工程を新たに追加することなく、図１、図３及び図２３に示す半導体装置を１つのチップ上に形成することが可能となる。
【０１１５】
また、第２の実施形態に対して第１の実施形態に係る第２〜第４の製造方法を適用することにより、第２の実施形態で示した半導体装置の製造方法に関しても同様に工程を削減することが可能となる。
【０１１６】
なお、本発明の第１及び第２の実施形態においては、図１に示すようにＰＮ接合を有する素子としてＰＮ接合ダイオード素子２４を例に挙げたが、これに限られない。例えば、トランジスタにおけるソースドレインとウェルとの間のＰＮ接合のように、ダイオード素子として動作しないＰＮ接合においても、本発明で示した半導体装置及びその製造方法を適用することが可能である。
【産業上の利用可能性】
【０１１７】
本発明の半導体装置及びその製造方法は、少なくともダイオード素子とメモリ素子とを含む半導体装置において、ダイオード素子にシリサイドの異常成長が生じたとしても接合リークを起こすことがない構造を工程数を増大させることなく実現でき、特に、アナログ回路等のように、ＰＮ接合ダイオード素子を有し且つ２層ポリシリコン構造とシリサイドとを有している半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【０１１８】
【図１】本発明の第１及び第２の実施形態に係る半導体装置におけるＰＮ接合ダイオード素子を示す構成断面図である。
【図２】本発明の第１の実施形態に係る半導体装置におけるＭＯＮＯＳ型フラッシュメモリセルを示す構成断面図である。
【図３】本発明の第１及び第２の実施形態に係る半導体装置における周辺トランジスタを示す構成断面図である。
【図４】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の第１の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図５】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の第１の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図６】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の第１の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図７】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の第１の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図８】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の第１の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図９】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の第１の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図１０】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の第１の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図１１】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の第１の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図１２】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の第１の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図１３】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の第１の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図１４】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の第１の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図１５】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の第２の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図１６】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の第２の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図１７】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の第３の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図１８】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の第３の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図１９】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の第３の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図２０】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の第３の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図２１】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の第４の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図２２】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の第４の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図２３】本発明の第２の実施形態に係る半導体装置における浮遊電極型フラッシュメモリセルを示す構成断面図である。
【図２４】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図２５】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図２６】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図２７】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図２８】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図２９】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図３０】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図３１】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図３２】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図３３】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図３４】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法の一工程を示し、（ａ）はダイオード形成領域を示す断面図であり、（ｂ）はフラッシュセル形成領域を示す断面図であり、（ｃ）は周辺トランジスタ形成領域を示す断面図である。
【図３５】従来のＰＮ接合ダイオードを示す断面図である。
【図３６】従来のトランジスタの製造方法を示す断面図であって、シリサイドの異常成長の影響を回避できるソースドレインのシリサイド形成方法を示す工程順の断面図である。
【符号の説明】
【０１１９】
Ａ      ダイオード形成領域
Ｂ      フラッシュセル形成領域
Ｃ      周辺トランジスタ形成領域
１      半導体基板
２      分離酸化膜
３      ＯＮＯ膜
４      ゲート絶縁膜
５      第１のポリシリコン膜（第１の導電膜）
６      埋め込み拡散層
７      埋め込み絶縁膜
８      Ｎ型拡散層（第２の拡散層）
９      第２のポリシリコン膜（第２の導電膜）
１０    ソースドレイン
１１    サイドウォール絶縁膜
１２    シリサイド
１２ａ  異常成長したシリサイド
１４    層間絶縁膜
１５    コンタクトプラグ
１６    トンネル絶縁膜膜
１７    容量絶縁膜
１８    ソース
１９    ドレイン
２０Ａ  第１のレジストマスク
２０Ｂ  第２のレジストマスク
２０Ｃ  第３のレジストマスク
２０Ｄ  第４のレジストマスク
２０Ｅ  第５のレジストマスク
２１    Ｐ型ウェル（第１の拡散層）
２２    Ｐ型ウェル
２３    Ｐ型ウェル
２４    ＰＮ接合ダイオード素子
２５    ＭＯＮＯＳ型フラッシュセル（メモリ素子）
２６    周辺トランジスタ
２７    浮遊電極型フラッシュセル（メモリ素子）
【図１】
2008078360.tif 000003
【図２】
2008078360.tif 000004
【図３】
2008078360.tif 000005
【図４】
2008078360.tif 000006
【図５】
2008078360.tif 000007
【図６】
2008078360.tif 000008
【図７】
2008078360.tif 000009
【図８】
2008078360.tif 000010
【図９】
2008078360.tif 000011
【図１０】
2008078360.tif 000012
【図１１】
2008078360.tif 000013
【図１２】
2008078360.tif 000014
【図１３】
2008078360.tif 000015
【図１４】
2008078360.tif 000016
【図１５】
2008078360.tif 000017
【図１６】
2008078360.tif 000018
【図１７】
2008078360.tif 000019
【図１８】
2008078360.tif 000020
【図１９】
2008078360.tif 000021
【図２０】
2008078360.tif 000022
【図２１】
2008078360.tif 000023
【図２２】
2008078360.tif 000024
【図２３】
2008078360.tif 000025
【図２４】
2008078360.tif 000026
【図２５】
2008078360.tif 000027
【図２６】
2008078360.tif 000028
【図２７】
2008078360.tif 000029
【図２８】
2008078360.tif 000030
【図２９】
2008078360.tif 000031
【図３０】
2008078360.tif 000032
【図３１】
2008078360.tif 000033
【図３２】
2008078360.tif 000034
【図３３】
2008078360.tif 000035
【図３４】
2008078360.tif 000036
【図３５】
2008078360.tif 000037
【図３６】
2008078360.tif 000038