(57)【要約】【課題】ＦＵＳＩゲート電極を有し且つソース・ドレイン領域上にシリサイド膜を有する半導体装置において、ＦＵＳＩゲート電極及びシリサイド膜を制御性よく形成する。【解決手段】フルシリサイド化された第１のゲート電極１１７を有する第１のＭＩＳトランジスタを備えた半導体装置において、第１のＭＩＳトランジスタは、半導体基板１００からなる第１の活性領域１００ａと、第１の活性領域上に形成された第１の金属シリサイド膜からなる第１のゲート電極１１７と、第１の活性領域における第１のゲート電極１１７の側方下に位置する領域に形成された第１のソース・ドレイン領域１１０と、第１のソース・ドレイン領域１１０上に形成された第１のシリサイド膜１１９と、第１の活性領域上に、第１のゲート電極１１７及び第１のシリサイド膜１１９に接するように形成された下地絶縁膜１２１と、下地絶縁膜１２１上に形成された層間絶縁膜１２２とを備えている。【選択図】図３
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【特許請求の範囲】
【請求項１】
フルシリサイド化された第１のゲート電極を有する第１のＭＩＳトランジスタを備えた半導体装置において、
前記第１のＭＩＳトランジスタは、
半導体基板からなる第１の活性領域と、
前記第１の活性領域上に形成された第１の金属シリサイド膜からなる前記第１のゲート電極と、
前記第１の活性領域における前記第１のゲート電極の側方下に位置する領域に形成された第１のソース・ドレイン領域と、
前記第１のソース・ドレイン領域上に形成された第１のシリサイド膜と、
前記第１の活性領域上に、前記第１のゲート電極及び前記第１のシリサイド膜に接するように形成された下地絶縁膜と、
前記下地絶縁膜上に形成された層間絶縁膜とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のＭＩＳトランジスタは、
前記第１のゲート電極の側面上に形成された第１のサイドウォールを更に備え、
前記下地絶縁膜は、前記第１のサイドウォールに接するように形成されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記半導体装置は、フルシリサイド化された第２のゲート電極を有する第２のＭＩＳトランジスタを更に備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板からなる第２の活性領域と、
前記第２の活性領域上に形成された第２の金属シリサイド膜からなる前記第２のゲート電極と、
前記第２の活性領域における前記第２のゲート電極の側方下に位置する領域に形成された第２のソース・ドレイン領域と、
前記第２のソース・ドレイン領域上に形成された第２のシリサイド膜と、
前記第２の活性領域上に、前記第２のゲート電極及び前記第２のシリサイド膜に接するように形成された前記下地絶縁膜と、
前記下地絶縁膜上に形成された前記層間絶縁膜とを備え、
前記第１の金属シリサイド膜と前記第２の金属シリサイド膜とは異なるシリサイド組成比を有していることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第２のＭＩＳトランジスタは、
前記第２のゲート電極の側面上に形成された第２のサイドウォールを更に備え、
前記下地絶縁膜は、前記第２のサイドウォールに接するように形成されていることを特徴とする半導体装置。
【請求項５】
請求項３又は４に記載の半導体装置において、
前記第１の金属シリサイド膜及び前記第２の金属シリサイド膜は、Ｎｉシリサイド膜であることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１の金属シリサイド膜はＮｉＳｉからなり、前記第２の金属シリサイド膜はＮｉ3 Ｓｉからなることを特徴とする半導体装置。
【請求項７】
請求項３〜６のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタはｎ型ＭＩＳトランジスタであり、
前記第２のＭＩＳトランジスタはｐ型ＭＩＳトランジスタであることを特徴とする半導体装置。
【請求項８】
請求項３〜７のうちいずれか１項に記載の半導体装置において、
前記第１の活性領域と前記第２の活性領域とは、前記半導体基板に形成された素子分離領域によって分離されていることを特徴とする半導体装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置において、
前記下地絶縁膜は、少なくとも上層にシリコン窒化膜を有することを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記下地絶縁膜は、シリコン酸化膜と、前記シリコン酸化膜上に形成された前記シリコン窒化膜とからなることを特徴とする半導体装置。
【請求項１１】
フルシリサイド化された第１のゲート電極を有する第１のＭＩＳトランジスタを備えた半導体装置の製造方法において、
半導体基板における第１の活性領域上に、第１のゲート絶縁膜及びシリコンからなる第１のゲート電極形成膜を順次形成する工程（ａ）と、
前記第１の活性領域における前記第１のゲート電極形成膜の側方下に位置する領域に、第１のソース・ドレイン領域を形成する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記第１のゲート電極形成膜上に第１の金属膜を形成すると共に、前記第１のソース・ドレイン領域上に前記第１の金属膜の膜厚よりも薄い膜厚を有する第２の金属膜を形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、熱処理により、前記第１のゲート電極形成膜の全てと前記第１の金属膜とを反応させて第１の金属シリサイド膜からなる前記第１のゲート電極を形成すると共に、前記第１のソース・ドレイン領域の上部と前記第２の金属膜とを反応させて第１のシリサイド膜を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第１の活性領域上に、前記第１のゲート電極及び前記第１のシリサイド膜に接するように下地絶縁膜を形成する工程（ｅ）と、
前記下地絶縁膜上に層間絶縁膜を形成する工程（ｆ）とを備えることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記工程（ａ）よりも後であって且つ前記工程（ｂ）よりも前に、前記第１のゲート電極形成膜の側面上に第１のサイドウォールを形成する工程（ｇ）を更に備え、
前記工程（ｅ）では、前記第１のサイドウォールに接するように前記下地絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１又は１２に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記第１のゲート電極形成膜上に金属膜を形成する工程（ｃ１）と、前記工程（ｃ１）の後に、前記第１のソース・ドレイン領域及び前記金属膜の上に前記第２の金属膜を形成する工程（ｃ２）とを備え、
前記第１の金属膜は、前記金属膜及び前記第２の金属膜からなる積層膜であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１１又は１２に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記第１のソース・ドレイン領域上に前記第２の金属膜を形成する工程（ｃ１）と、前記工程（ｃ１）の後に、前記第２の金属膜上に絶縁膜を形成する工程（ｃ２）と、前記工程（ｃ２）の後に、前記絶縁膜及び前記第１のゲート電極形成膜上に前記第１の金属膜を形成する工程（ｃ３）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１１又は１２に記載の半導体装置の製造方法において、
前記半導体装置は、フルシリサイド化された第２のゲート電極を有する第２のＭＩＳトランジスタを更に備え、
前記工程（ａ）は、前記半導体基板における第２の活性領域上に、第２のゲート絶縁膜及びシリコンからなるゲート電極形成膜を順次形成する工程を含み、
前記工程（ｂ）は、前記第２の活性領域における前記ゲート電極形成膜の側方下に位置する領域に、第２のソース・ドレイン領域を形成する工程を含み、
前記工程（ｂ）よりも後であって且つ前記工程（ｃ）よりも前に、前記ゲート電極形成膜を所望の厚さまでエッチングして第２のゲート電極形成膜を形成する工程（ｈ）を備え、
前記工程（ｃ）は、前記第２のゲート電極形成膜上に第３の金属膜を前記第１の金属膜と同一工程で形成すると共に、前記第２のソース・ドレイン領域上に前記第３の金属膜の膜厚よりも薄い膜厚を有する第４の金属膜を前記第２の金属膜と同一工程で形成する工程を含み、
前記工程（ｄ）は、熱処理により、前記第２のゲート電極形成膜の全てと前記第３の金属膜とを反応させて第２の金属シリサイド膜からなる前記第２のゲート電極を形成すると共に、前記第２のソース・ドレイン領域の上部と前記第４の金属膜とを反応させて第２のシリサイド膜を形成する工程を含み、
前記工程（ｅ）は、前記第２の活性領域上に、前記第２のゲート電極及び前記第２のシリサイド膜に接するように前記下地絶縁膜を形成する工程を含み、
前記第１の金属シリサイド膜と前記第２の金属シリサイド膜とは、異なるシリサイド組成比を有していることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記工程（ａ）よりも後であって且つ前記工程（ｂ）よりも前に、前記ゲート電極形成膜の側面上に第２のサイドウォールを形成する工程（ｉ）を更に備え、
前記工程（ｅ）では、前記第２のサイドウォールに接するように前記下地絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１５又は１６に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記第１のゲート電極形成膜上に第５の金属膜を形成するのと同時に、前記第２のゲート電極形成膜上に第６の金属膜を形成する工程（ｃ１）と、前記工程（ｃ１）の後に、前記第１のソース・ドレイン領域及び前記第５の金属膜の上に前記第２の金属膜を形成するのと同時に、前記第２のソース・ドレイン領域及び前記第６の金属膜の上に前記第４の金属膜を形成する工程（ｃ２）とを備え、
前記第１の金属膜は、前記第５の金属膜及び前記第２の金属膜からなる積層膜であり、
前記第３の金属膜は、前記第６の金属膜及び前記第４の金属膜からなる積層膜であることを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１５又は１６に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記第１のソース・ドレイン領域上に前記第２の金属膜を形成するのと同時に、前記第２のソース・ドレイン領域上に前記第４の金属膜を形成する工程（ｃ１）と、前記工程（ｃ１）の後に、前記第２の金属膜上に第１の絶縁膜を形成するのと同時に、前記第４の金属膜上に第２の絶縁膜を形成する工程（ｃ２）と、前記工程（ｃ２）の後に、前記第１の絶縁膜及び前記第１のゲート電極形成膜上に前記第１の金属膜を形成するのと同時に、前記第２の絶縁膜及び前記第２のゲート電極形成膜上に前記第３の金属膜を形成する工程（ｃ３）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１１又は１２に記載の半導体装置の製造方法において、
前記半導体装置は、フルシリサイド化された第２のゲート電極を有する第２のＭＩＳトランジスタを更に備え、
前記工程（ａ）は、前記半導体基板における第２の活性領域上に、第２のゲート絶縁膜及びシリコンからなるゲート電極形成膜を順次形成する工程を含み、
前記工程（ｂ）は、前記第２の活性領域における前記ゲート電極形成膜の側方下に位置する領域に、第２のソース・ドレイン領域を形成する工程を含み、
前記工程（ｃ）は、前記第２のソース・ドレイン領域上に第４の金属膜を前記第２の金属膜と同一工程で形成する工程（ｃ１）と、前記工程（ｃ１）の後に、前記ゲート電極形成膜を所望の厚さまでエッチングして第２のゲート電極形成膜を形成する工程（ｃ２）と、前記工程（ｃ２）の後に、前記第２のゲート電極形成膜上に前記第４の金属膜の膜厚よりも厚い膜厚を有する第３の金属膜を前記第１の金属膜と同一工程で形成する工程（ｃ３）とを含み、
前記工程（ｄ）は、熱処理により、前記第２のゲート電極形成膜の全てと前記第３の金属膜とを反応させて第２の金属シリサイド膜からなる前記第２のゲート電極を形成すると共に、前記第２のソース・ドレイン領域の上部と前記第４の金属膜とを反応させて第２のシリサイド膜を形成する工程を含み、
前記工程（ｅ）は、前記第２の活性領域上に、前記第２のゲート電極及び前記第２のシリサイド膜に接するように前記下地絶縁膜を形成する工程を含み、
前記第１の金属シリサイド膜と前記第２の金属シリサイド膜とは、異なるシリサイド組成比を有していることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、
前記工程（ａ）よりも後であって且つ前記工程（ｂ）よりも前に、前記ゲート電極形成膜の側面上に第２のサイドウォールを形成する工程（ｉ）を更に備え、
前記工程（ｅ）では、前記第２のサイドウォールに接するように前記下地絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１９又は２０に記載の半導体装置の製造方法において、
前記工程（ｃ１）は、前記第２の金属膜上に第１の絶縁膜を形成するのと同時に、前記第４の金属膜上に第２の絶縁膜を形成する工程を含み、
前記工程（ｃ３）は、前記第１の絶縁膜上に前記第１の金属膜を形成するのと同時に、前記第２の絶縁膜上に前記第３の金属膜を形成する工程（ｃ３）を含んでいることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＦＵＳＩゲート電極を備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、例えばＭＩＳＦＥＴ等を有する半導体装置の微細化が進行し、これにより、半導体装置の高集積化、高速化、及び低消費電力化がなされている。
【０００３】
しかしながら、半導体装置の微細化に伴って、ゲート電極としてポリシリコン電極を用いた従来の半導体装置では、ゲート電極の空乏化及びゲート電極の高抵抗化が発生するという問題があった。
【０００４】
そこで、ゲート電極の空乏化を防止すると共にゲート電極の低抵抗化を図るために、ポリシリコン膜の全てを金属シリサイド化させたＦＵＳＩ（Ｆull Ｓilicided）ゲート電極を用いた半導体装置が提案されている（例えば特許文献１参照）。
【０００５】
従来のＦＵＳＩゲート電極を備えた半導体装置の製造方法では、ソース・ドレイン領域上にシリサイド膜を形成するための第１の金属シリサイド化工程と、ＦＵＳＩゲート電極を形成するための第２の金属シリサイド化工程とを別々の工程で行っている。具体的には、まず、第１の金属シリサイド化工程により、多結晶シリコン電極上にシリサイド化を防止するためのＳｉＮマスクが形成されている状態で、ソース・ドレイン領域上にシリサイド膜を選択的に形成する。その後、多結晶シリコン電極及びソース・ドレイン領域上を覆うように第１の層間絶縁膜を形成した後、ＣＭＰ法を用いてＳｉＮマスクの上面が露出するように第１の層間絶縁膜を平坦化する。その後、ＳｉＮマスクを除去して、多結晶シリコン電極の上面を露出する。次に、第２の金属シリサイド化工程により、多結晶シリコン電極をフルシリサイド化してＦＵＳＩゲート電極を形成する。その後、ＦＵＳＩゲート電極を覆うように第２の層間絶縁膜を形成する。
【特許文献１】特開２００６−１５６８０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の半導体装置の製造方法では、ソース・ドレイン領域上にシリサイド膜を形成するための第１の金属シリサイド化工程と、ＦＵＳＩゲート電極を形成するための第２の金属シリサイド化工程とを別々の工程で行っているため、シリサイド形成工程が複雑であり、ソース・ドレイン領域上のシリサイド膜及びＦＵＳＩゲート電極を制御性よく安定して形成することが難しいという課題がある。
【０００７】
特に、ＦＵＳＩゲート電極を形成する際には、ＣＭＰ法を用いて第１の層間絶縁膜を平坦化し、露出したＳｉＮマスクを除去することによって、多結晶シリコン電極の上面を露出させている。しかしながら、半導体基板上の全域では、第１の層間絶縁膜の膜厚のバラツキ、ＣＭＰ法による研磨膜厚のバラツキ、及び多結晶シリコン電極の上面位置のバラツキ等があるため、ＣＭＰ法を用いて第１の層間絶縁膜を平坦化した際、ＳｉＮマスクの上面を均一に露出させることが難しいという問題がある。
【０００８】
そこで、ＣＭＰ法における研磨時間を長くし、オーバー研磨することにより多結晶シリコン電極上の第１の層間絶縁膜を確実に除去している。この場合、半導体基板上の一部では、ＳｉＮマスクも研磨除去され、更に多結晶シリコン電極の上部も研磨除去されるため、所望のシリサイド組成比を有するＦＵＳＩゲート電極を得ることができないという問題がある。
【０００９】
前記に鑑み、本発明の目的は、ソース・ドレイン領域上のシリサイド膜及びＦＵＳＩゲート電極を制御性よく形成することができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、本発明に係る半導体装置は、フルシリサイド化された第１のゲート電極を有する第１のＭＩＳトランジスタを備えた半導体装置において、第１のＭＩＳトランジスタは、半導体基板からなる第１の活性領域と、第１の活性領域上に形成された第１の金属シリサイド膜からなる第１のゲート電極と、第１の活性領域における第１のゲート電極の側方下に位置する領域に形成された第１のソース・ドレイン領域と、第１のソース・ドレイン領域上に形成された第１のシリサイド膜と、第１の活性領域上に、第１のゲート電極及び第１のシリサイド膜に接するように形成された下地絶縁膜と、下地絶縁膜上に形成された層間絶縁膜とを備えていることを特徴とする。
【００１１】
本発明に係る半導体装置によると、第１のシリサイド膜の下面を第１のソース・ドレイン領域の接合部から離して、第１のシリサイド膜が形成されている。このため、半導体装置の微細化が進行することがあっても、シリサイド膜の下面がソース・ドレイン領域の接合部に近接する、又はシリサイド膜がソース・ドレイン領域を突き抜けて形成されることがないため、ソース・ドレイン領域において、リーク電流が発生することを防止することができる。
【００１２】
本発明に係る半導体装置において、第１のＭＩＳトランジスタは、第１のゲート電極の側面上に形成された第１のサイドウォールを更に備え、下地絶縁膜は、第１のサイドウォールに接するように形成されていることが好ましい。
【００１３】
また、本発明に係る半導体装置において、半導体装置は、フルシリサイド化された第２のゲート電極を有する第２のＭＩＳトランジスタを更に備え、第２のＭＩＳトランジスタは、半導体基板からなる第２の活性領域と、第２の活性領域上に形成された第２の金属シリサイド膜からなる第２のゲート電極と、第２の活性領域における第２のゲート電極の側方下に位置する領域に形成された第２のソース・ドレイン領域と、第２のソース・ドレイン領域上に形成された第２のシリサイド膜と、第２の活性領域上に、第２のゲート電極及び第２のシリサイド膜に接するように形成された下地絶縁膜と、下地絶縁膜上に形成された層間絶縁膜とを備え、第１の金属シリサイド膜と第２の金属シリサイド膜とは異なるシリサイド組成比を有していることが好ましい。
【００１４】
このようにすると、第２のシリサイド膜の下面を第２のソース・ドレイン領域の接合部から離して、第２のシリサイド膜が形成されている。そのため、半導体装置の微細化が進行することがあっても、第１のＭＩＳトランジスタにおいて、第１のソース・ドレイン領域でのリーク電流の発生を防止するのに加えて、第２のＭＩＳトランジスタにおいて、第２のソース・ドレイン領域でのリーク電流の発生を防止することができる。
【００１５】
本発明に係る半導体装置において、第２のＭＩＳトランジスタは、第２のゲート電極の側面上に形成された第２のサイドウォールを更に備え、下地絶縁膜は、第２のサイドウォールに接するように形成されていることが好ましい。
【００１６】
また、本発明に係る半導体装置において、第１の金属シリサイド膜及び第２の金属シリサイド膜は、Ｎｉシリサイド膜であることが好ましく、例えば、第１の金属シリサイド膜はＮｉＳｉからなり、第２の金属シリサイド膜はＮｉ3 Ｓｉからなることが好ましい。
【００１７】
また、本発明に係る半導体装置において、第１のＭＩＳトランジスタはｎ型ＭＩＳトランジスタであり、第２のＭＩＳトランジスタはｐ型ＭＩＳトランジスタであることが好ましい。
【００１８】
また、本発明に係る半導体装置において、第１の活性領域と第２の活性領域とは、半導体基板に形成された素子分離領域によって分離されていることが好ましい。
【００１９】
また、本発明に係る半導体装置において、下地絶縁膜は、少なくとも上層にシリコン窒化膜を有することが好ましい。
【００２０】
また、本発明に係る半導体装置において、下地絶縁膜は、シリコン酸化膜と、シリコン酸化膜上に形成されたシリコン窒化膜とからなることが好ましい。
【００２１】
前記の目的を達成するために、本発明に係る半導体装置の製造方法は、フルシリサイド化された第１のゲート電極を有する第１のＭＩＳトランジスタを備えた半導体装置の製造方法において、半導体基板における第１の活性領域上に、第１のゲート絶縁膜及びシリコンからなる第１のゲート電極形成膜を順次形成する工程（ａ）と、第１の活性領域における第１のゲート電極形成膜の側方下に位置する領域に、第１のソース・ドレイン領域を形成する工程（ｂ）と、工程（ｂ）よりも後に、第１のゲート電極形成膜上に第１の金属膜を形成すると共に、第１のソース・ドレイン領域上に第１の金属膜の膜厚よりも薄い膜厚を有する第２の金属膜を形成する工程（ｃ）と、工程（ｃ）よりも後に、熱処理により、第１のゲート電極形成膜の全てと第１の金属膜とを反応させて第１の金属シリサイド膜からなる第１のゲート電極を形成すると共に、第１のソース・ドレイン領域の上部と第２の金属膜とを反応させて第１のシリサイド膜を形成する工程（ｄ）と、工程（ｄ）よりも後に、第１の活性領域上に、第１のゲート電極及び第１のシリサイド膜に接するように下地絶縁膜を形成する工程（ｅ）と、下地絶縁膜上に層間絶縁膜を形成する工程（ｆ）とを備えることを特徴とする。
【００２２】
本発明に係る半導体装置の製造方法によると、第１のゲート電極形成膜の全てをシリサイド化して膜厚の厚い第１のゲート電極を形成する金属シリサイド化工程と、第１のソース・ドレイン領域の上部をシリサイド化して膜厚の薄い第１のシリサイド膜を形成する金属シリサイド化工程とを同一の工程で行う。このため、従来のように、ソース・ドレイン領域上を覆うための第１の層間絶縁膜の形成工程、及び多結晶シリコン電極の上面を露出させるためのＣＭＰ法による第１の層間絶縁膜の研磨工程等を行う必要がないため、従来のような問題が発生することはない。
【００２３】
また、本発明に係る半導体装置の製造方法によると、第１のソース・ドレイン領域上に、所望の膜厚を有する膜厚の薄い第２の金属膜が形成された状態で、金属シリサイド化工程を行うため、第１のソース・ドレイン領域における所望の領域のみを金属シリサイド化させて膜厚の薄い第１のシリサイド膜を形成することができるので、第１のシリサイド膜の下面を第１のソース・ドレイン領域の接合部から離して形成することができる。このため、半導体装置の微細化が進行することがあっても、シリサイド膜の下面がソース・ドレイン領域の接合部に近接する、又はシリサイド膜がソース・ドレイン領域を突き抜けて形成されることがないため、ソース・ドレイン領域において、リーク電流が発生することを防止することができる。
【００２４】
加えて、本発明に係る半導体装置の製造方法によると、第１のゲート電極形成膜上には第１の金属膜が形成されている一方、第１のソース・ドレイン領域上には第１の金属膜の膜厚よりも薄い膜厚を有する第２の金属膜が形成されている状態で、金属シリサイド化工程を行うことができる。これにより、１度の金属シリサイド化工程によって、第１のゲート電極形成膜の全てを金属シリサイド化させて第１のゲート電極を形成すると共に、第１のソース・ドレイン領域の上部のみを金属シリサイド化させて第１のシリサイド膜を形成することができる。すなわち、従来のように、第１のゲート電極形成膜の金属シリサイド化工程と、第１のソース・ドレイン領域の金属シリサイド化工程とを別々の工程で行う必要がないため、半導体装置の製造工程数の削減を図ることができる。
【００２５】
本発明に係る半導体装置の製造方法において、工程（ａ）よりも後であって且つ工程（ｂ）よりも前に、第１のゲート電極形成膜の側面上に第１のサイドウォールを形成する工程（ｇ）を更に備え、工程（ｅ）では、第１のサイドウォールに接するように下地絶縁膜を形成することが好ましい。
【００２６】
また、本発明に係る半導体装置の製造方法において、工程（ｃ）は、第１のゲート電極形成膜上に金属膜を形成する工程（ｃ１）と、工程（ｃ１）の後に、第１のソース・ドレイン領域及び金属膜の上に第２の金属膜を形成する工程（ｃ２）とを備え、第１の金属膜は、金属膜及び第２の金属膜からなる積層膜であることが好ましい。
【００２７】
このようにすると、第１のゲート電極形成膜上に、金属膜及び第２の金属膜が順次積層されてなる第１の金属膜を形成すると共に、第１のソース・ドレイン領域上に、第１の金属膜の膜厚よりも薄い膜厚を有する第２の金属膜を形成することができる。
【００２８】
本発明に係る半導体装置の製造方法において、工程（ｃ）は、第１のソース・ドレイン領域上に第２の金属膜を形成する工程（ｃ１）と、工程（ｃ１）の後に、第２の金属膜上に絶縁膜を形成する工程（ｃ２）と、工程（ｃ２）の後に、絶縁膜及び第１のゲート電極形成膜上に第１の金属膜を形成する工程（ｃ３）とを備えていることが好ましい。
【００２９】
このようにすると、第１のゲート電極形成膜上に、第１の金属膜を形成すると共に、第１のソース・ドレイン領域上に、第１の金属膜の膜厚よりも薄い膜厚を有する第２の金属膜、絶縁膜、及び第１の金属膜を順次形成することができる。
【００３０】
このように、第１のソース・ドレイン領域上の第２の金属膜と第１の金属膜との間には絶縁膜が形成されているため、第１のソース・ドレイン領域と実質的にシリサイド反応するのは、第２の金属膜のみとなる。このため、第１のソース・ドレイン領域上には、膜厚の薄い第１のシリサイド膜が形成される。
【００３１】
本発明に係る半導体装置の製造方法において、半導体装置は、フルシリサイド化された第２のゲート電極を有する第２のＭＩＳトランジスタを更に備え、工程（ａ）は、半導体基板における第２の活性領域上に、第２のゲート絶縁膜及びシリコンからなるゲート電極形成膜を順次形成する工程を含み、工程（ｂ）は、第２の活性領域におけるゲート電極形成膜の側方下に位置する領域に、第２のソース・ドレイン領域を形成する工程を含み、工程（ｂ）よりも後であって且つ工程（ｃ）よりも前に、ゲート電極形成膜を所望の厚さまでエッチングして第２のゲート電極形成膜を形成する工程（ｈ）を備え、工程（ｃ）は、第２のゲート電極形成膜上に第３の金属膜を第１の金属膜と同一工程で形成すると共に、第２のソース・ドレイン領域上に第３の金属膜の膜厚よりも薄い膜厚を有する第４の金属膜を第２の金属膜と同一工程で形成する工程を含み、工程（ｄ）は、熱処理により、第２のゲート電極形成膜の全てと第３の金属膜とを反応させて第２の金属シリサイド膜からなる第２のゲート電極を形成すると共に、第２のソース・ドレイン領域の上部と第４の金属膜とを反応させて第２のシリサイド膜を形成する工程を含み、工程（ｅ）は、第２の活性領域上に、第２のゲート電極及び第２のシリサイド膜に接するように下地絶縁膜を形成する工程を含み、第１の金属シリサイド膜と第２の金属シリサイド膜とは、異なるシリサイド組成比を有していることが好ましい。
【００３２】
このようにすると、第１，第２のゲート電極形成膜の全てをシリサイド化して膜厚の厚い第１，第２のゲート電極を形成する金属シリサイド化工程と、第１，第２のソース・ドレイン領域の上部をシリサイド化して膜厚の薄い第１，第２のシリサイド膜を形成する金属シリサイド化工程とを同一の工程で行うことができる。このため、従来のように、ソース・ドレイン領域上を覆うための第１の層間絶縁膜の形成工程、及び多結晶シリコン電極の上面を露出させるためのＣＭＰ法による第１の層間絶縁膜の研磨工程等を行う必要がないため、従来のような問題が発生することはない。
【００３３】
また、このようにすると、第２のソース・ドレイン領域上に、所望の膜厚を有する膜厚の薄い第４の金属膜が形成された状態で、金属シリサイド化工程を行うため、第２のソース・ドレイン領域における所望の領域のみを金属シリサイド化させて膜厚の薄い第２のシリサイド膜を形成することができるので、第２のシリサイド膜の下面を第２のソース・ドレイン領域の接合部から離して形成することができる。このため、半導体装置の微細化が進行することがあっても、第１のＭＩＳトランジスタにおいて、第１のソース・ドレイン領域でのリーク電流の発生を防止するのに加えて、第２のＭＩＳトランジスタにおいて、第２のソース・ドレイン領域でのリーク電流の発生を防止することができる。
【００３４】
加えて、このようにすると、第２のゲート電極形成膜上には第３の金属膜が形成されている一方、第２のソース・ドレイン領域上には第３の金属膜の膜厚よりも薄い膜厚を有する第４の金属膜が形成されている状態で、金属シリサイド化工程を行うことができる。これにより、１度の金属シリサイド化工程によって、第１のゲート電極及び第１のシリサイド膜を形成するのに加えて、第２のゲート電極形成膜の全てを金属シリサイド化させて第２のゲート電極を形成すると共に、第２のソース・ドレイン領域の上部のみを金属シリサイド化させて第２のシリサイド膜を形成することができる。すなわち、従来のように、ゲート電極形成膜の金属シリサイド化工程と、ソース・ドレイン領域の金属シリサイド化工程とを別々の工程で行う必要がないため、半導体装置の製造工程数の削減を図ることができる。
【００３５】
本発明に係る半導体装置の製造方法において、工程（ａ）よりも後であって且つ工程（ｂ）よりも前に、ゲート電極形成膜の側面上に第２のサイドウォールを形成する工程（ｉ）を更に備え、工程（ｅ）では、第２のサイドウォールに接するように下地絶縁膜を形成することが好ましい。
【００３６】
また、本発明に係る半導体装置の製造方法において、工程（ｃ）は、第１のゲート電極形成膜上に第５の金属膜を形成するのと同時に、第２のゲート電極形成膜上に第６の金属膜を形成する工程（ｃ１）と、工程（ｃ１）の後に、第１のソース・ドレイン領域及び第５の金属膜の上に第２の金属膜を形成するのと同時に、第２のソース・ドレイン領域及び第６の金属膜の上に第４の金属膜を形成する工程（ｃ２）とを備え、第１の金属膜は、第５の金属膜及び第２の金属膜からなる積層膜であり、第３の金属膜は、第６の金属膜及び第４の金属膜からなる積層膜であることが好ましい。
【００３７】
このようにすると、第１のゲート電極形成膜上に、第５の金属膜及び第２の金属膜が順次積層されてなる第１の金属膜を形成すると共に、第１のソース・ドレイン領域上に、第１の金属膜の膜厚よりも薄い膜厚を有する第２の金属膜を形成する一方、第２のゲート電極形成膜上に、第６の金属膜及び第４の金属膜が順次積層されてなる第３の金属膜を形成すると共に、第２のソース・ドレイン領域上に、第３の金属膜の膜厚よりも薄い膜厚を有する第４の金属膜を形成することができる。
【００３８】
本発明に係る半導体装置の製造方法において、工程（ｃ）は、第１のソース・ドレイン領域上に第２の金属膜を形成するのと同時に、第２のソース・ドレイン領域上に第４の金属膜を形成する工程（ｃ１）と、工程（ｃ１）の後に、第２の金属膜上に第１の絶縁膜を形成するのと同時に、第４の金属膜上に第２の絶縁膜を形成する工程（ｃ２）と、工程（ｃ２）の後に、第１の絶縁膜及び第１のゲート電極形成膜上に第１の金属膜を形成するのと同時に、第２の絶縁膜及び第２のゲート電極形成膜上に第３の金属膜を形成する工程（ｃ３）とを備えていることが好ましい。
【００３９】
このようにすると、第１のゲート電極形成膜上に第１の金属膜を形成すると共に、第１のソース・ドレイン領域上に、第１の金属膜の膜厚よりも薄い膜厚を有する第２の金属膜、第１の絶縁膜、及び第１の金属膜を順次形成する一方、第２のゲート電極形成膜上に第３の金属膜を形成すると共に、第２のソース・ドレイン領域上に、第３の金属膜の膜厚よりも薄い膜厚を有する第４の金属膜、第２の絶縁膜、及び第３の金属膜を順次形成することができる。
【００４０】
このように、第１のソース・ドレイン領域上の膜厚の薄い第２の金属膜と膜厚の厚い第１の金属膜との間には第１の絶縁膜が形成されているため、第１のソース・ドレイン領域と実質的にシリサイド反応するのは膜厚の薄い第２の金属膜のみとなる。一方、第２のソース・ドレイン領域上の膜厚の薄い第４の金属膜と膜厚の厚い第３の金属膜との間には第２の絶縁膜が形成されているため、第２のソース・ドレイン領域と実質的にシリサイド反応するのは膜厚の薄い第４の金属膜のみとなる。このため、第１，第２のソース・ドレイン領域上には、膜厚の薄い第１，第２のシリサイド膜が形成される。
【００４１】
本発明に係る半導体装置の製造方法において、半導体装置は、フルシリサイド化された第２のゲート電極を有する第２のＭＩＳトランジスタを更に備え、工程（ａ）は、半導体基板における第２の活性領域上に、第２のゲート絶縁膜及びシリコンからなるゲート電極形成膜を順次形成する工程を含み、工程（ｂ）は、第２の活性領域におけるゲート電極形成膜の側方下に位置する領域に、第２のソース・ドレイン領域を形成する工程を含み、工程（ｃ）は、第２のソース・ドレイン領域上に第４の金属膜を第２の金属膜と同一工程で形成する工程（ｃ１）と、工程（ｃ１）の後に、ゲート電極形成膜を所望の厚さまでエッチングして第２のゲート電極形成膜を形成する工程（ｃ２）と、工程（ｃ２）の後に、第２のゲート電極形成膜上に第４の金属膜の膜厚よりも厚い膜厚を有する第３の金属膜を第１の金属膜と同一工程で形成する工程（ｃ３）とを含み、工程（ｄ）は、熱処理により、第２のゲート電極形成膜の全てと第３の金属膜とを反応させて第２の金属シリサイド膜からなる第２のゲート電極を形成すると共に、第２のソース・ドレイン領域の上部と第４の金属膜とを反応させて第２のシリサイド膜を形成する工程を含み、工程（ｅ）は、第２の活性領域上に、第２のゲート電極及び第２のシリサイド膜に接するように下地絶縁膜を形成する工程を含み、第１の金属シリサイド膜と第２の金属シリサイド膜とは、異なるシリサイド組成比を有していることが好ましい。
【００４２】
このようにすると、第１，第２のゲート電極形成膜の全てをシリサイド化して膜厚の厚い第１，第２のゲート電極を形成する金属シリサイド化工程と、第１，第２のソース・ドレイン領域の上部をシリサイド化して膜厚の薄い第１，第２のシリサイド膜を形成する金属シリサイド化工程とを同一の工程で行うことができる。このため、従来のように、ソース・ドレイン領域上を覆うための第１の層間絶縁膜の形成工程、及び多結晶シリコン電極の上面を露出させるためのＣＭＰ法による第１の層間絶縁膜の研磨工程等を行う必要がないため、従来のような問題が発生することはない。
【００４３】
また、このようにすると、第２のソース・ドレイン領域上に、所望の膜厚を有する膜厚の薄い第４の金属膜が形成された状態で、金属シリサイド化工程を行うため、第２のソース・ドレイン領域における所望の領域のみを金属シリサイド化させて膜厚の薄い第２のシリサイド膜を形成することができるので、第２のシリサイド膜の下面を第２のソース・ドレイン領域の接合部から離して形成することができる。このため、半導体装置の微細化が進行することがあっても、第１のＭＩＳトランジスタにおいて、第１のソース・ドレイン領域でのリーク電流の発生を防止するのに加えて、第２のＭＩＳトランジスタにおいて、第２のソース・ドレイン領域でのリーク電流の発生を防止することができる。
【００４４】
加えて、このようにすると、第２のゲート電極形成膜上には第３の金属膜が形成されている一方、第２のソース・ドレイン領域上には第３の金属膜の膜厚よりも薄い膜厚を有する第４の金属膜が形成されている状態で、金属シリサイド化工程を行うことができる。これにより、１度の金属シリサイド化工程によって、第１のゲート電極及び第１のシリサイド膜を形成するのに加えて、第２のゲート電極形成膜の全てを金属シリサイド化させて第２のゲート電極を形成すると共に、第２のソース・ドレイン領域の上部のみを金属シリサイド化させて第２のシリサイド膜を形成することができる。すなわち、従来のように、ゲート電極形成膜の金属シリサイド化工程と、ソース・ドレイン領域の金属シリサイド化工程とを別々の工程で行う必要がないため、半導体装置の製造工程数の削減を図ることができる。
【００４５】
本発明に係る半導体装置の製造方法において、工程（ａ）よりも後であって且つ工程（ｂ）よりも前に、ゲート電極形成膜の側面上に第２のサイドウォールを形成する工程（ｉ）を更に備え、工程（ｅ）では、第２のサイドウォールに接するように下地絶縁膜を形成することが好ましい。
【００４６】
また、本発明に係る半導体装置の製造方法において、工程（ｃ１）は、第２の金属膜上に第１の絶縁膜を形成するのと同時に、第４の金属膜上に第２の絶縁膜を形成する工程を含み、工程（ｃ３）は、第１の絶縁膜上に第１の金属膜を形成するのと同時に、第２の絶縁膜上に第３の金属膜を形成する工程（ｃ３）を含んでいることが好ましい。
【００４７】
このようにすると、第１のゲート電極形成膜上に第１の金属膜を形成すると共に、第１のソース・ドレイン領域上に、第１の金属膜の膜厚よりも薄い膜厚を有する第２の金属膜、第１の絶縁膜、及び第１の金属膜を順次形成する一方、第２のゲート電極形成膜上に第３の金属膜を形成すると共に、第２のソース・ドレイン領域上に、第３の金属膜の膜厚よりも薄い膜厚を有する第４の金属膜、第２の絶縁膜、及び第３の金属膜を順次形成することができる。
【００４８】
このように、第１のソース・ドレイン領域上の膜厚の薄い第２の金属膜と膜厚の厚い第１の金属膜との間には第１の絶縁膜が形成されているため、第１のソース・ドレイン領域と実質的にシリサイド反応するのは膜厚の薄い第２の金属膜のみとなる。一方、第２のソース・ドレイン領域上の膜厚の薄い第４の金属膜と膜厚の厚い第３の金属膜との間には第２の絶縁膜が形成されているため、第２のソース・ドレイン領域と実質的にシリサイド反応するのは膜厚の薄い第４の金属膜のみとなる。このため、第１，第２のソース・ドレイン領域上には、膜厚の薄い第１，第２のシリサイド膜が形成される。
【発明の効果】
【００４９】
本発明に係る半導体装置及びその製造方法によると、ゲート電極形成膜の全てをシリサイド化して膜厚の厚いＦＵＳＩゲート電極を形成する金属シリサイド化工程と、ソース・ドレイン領域の上部をシリサイド化して膜厚の薄いシリサイド膜を形成する金属シリサイド化工程とを同一の工程で行う。このため、従来のように、ソース・ドレイン領域上を覆うための第１の層間絶縁膜の形成工程、及び多結晶シリコン電極の上面を露出させるためのＣＭＰ法による第１の層間絶縁膜の研磨工程を行う必要がないため、従来のような問題が発生することはない。
【００５０】
また、本発明に係る半導体装置及びその製造方法によると、半導体装置の微細化が進行することがあっても、シリサイド膜の下面をソース・ドレイン領域の接合部から離してシリサイド膜を形成することができるので、ソース・ドレイン領域でのリーク電流の発生を防止することができる。
【００５１】
加えて、本発明に係る半導体装置及びその製造方法によると、１度の金属シリサイド化工程によって、ゲート電極形成膜の全てが金属シリサイド化されたＦＵＳＩゲート電極、及びソース・ドレイン領域の上部のみが金属シリサイド化されたシリサイド膜の各々を形成することができる。すなわち、従来のように、ゲート電極形成膜の金属シリサイド化工程とソース・ドレイン領域の金属シリサイド化工程とを別々の工程で行う必要がないため、半導体装置の製造工程数の削減を図ることができる。
【発明を実施するための最良の形態】
【００５２】
以下に、本発明の各実施形態について、図面を参照しながら説明する。
【００５３】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図１(a) 〜(c) 、図２(a) 〜(c) 及び図３(a) 〜(c) を参照しながら説明する。図１(a) 〜(c) 、図２(a) 〜(c) 及び図３(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【００５４】
まず、図１(a) に示すように、埋め込み素子分離（ＳＴＩ）法により、ｐ型シリコン又はｎ型シリコンからなる半導体基板１００の上部に、深さが３００ｎｍのトレンチ内にシリコン酸化膜が埋め込まれた素子分離領域１０１を選択的に形成する。これにより、ｎ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる活性領域１００ａが形成され、ｐ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる活性領域１００ｂが形成される。その後、半導体基板１００におけるｎ型ＭＩＳ形成領域に、例えばＢ（ボロン）等のｐ型不純物を注入することにより、ｐ型ウェル領域１０２を形成する一方、半導体基板１００におけるｐ型ＭＩＳ形成領域に、例えばＰ（リン）等のｎ型不純物を注入することにより、ｎ型ウェル領域１０３を形成する。
【００５５】
その後、半導体基板１００上に、ＳｉＯ2 ，ＳｉＯＮ，ＨｆＯ2 又はＨｆＳｉＯＮからなる膜厚が２ｎｍのゲート絶縁膜形成膜を形成した後、ゲート絶縁膜形成膜上に膜厚が１００ｎｍのポリシリコン膜を形成する。尚、ゲート絶縁膜形成膜の膜厚は１〜５ｎｍ，ポリシリコン膜の膜厚は５０〜１２０ｎｍの範囲内が好ましい。
【００５６】
その後、リソグラフィーにより、ポリシリコン膜上に、ゲートパターン形状を有するレジスト膜（図示せず）を形成した後、該レジスト膜をマスクにして、異方性エッチングにより、ポリシリコン膜及びゲート絶縁膜形成膜における該レジスト膜の開口部に露出する部分を順次除去する。これにより、図１(a) に示すように、ｎ型ＭＩＳ形成領域の活性領域１００ａ上に、ゲート絶縁膜１０４、及びゲートパターン形状を有するゲート電極形成膜１０６を順次形成すると共に、ｐ型ＭＩＳ形成領域の活性領域１００ｂ上に、ゲート絶縁膜１０５、及びゲートパターン形状を有するゲート電極形成膜１０６を順次形成する。
【００５７】
その後、ｎ型ＭＩＳ形成領域の活性領域１００ａに、ゲート電極形成膜１０６をマスクにして、例えばＡｓ（砒素）等のｎ型不純物を注入することにより、活性領域１００ａにおけるゲート電極形成膜１０６の側方下に位置する領域に、ｎ型ＬＤＤ領域１０７を形成する。一方、ｐ型ＭＩＳ形成領域の活性領域１００ｂに、ゲート電極形成膜１０６をマスクにして、例えばＢＦ2 等のｐ型不純物を注入することにより、活性領域１００ｂにおけるゲート電極形成膜１０６の側方下に位置する領域に、ｐ型ＬＤＤ領域１０８を形成する。
【００５８】
次に、図１(b) に示すように、ＣＶＤ法により、半導体基板１００上の全面に、各ゲート電極形成膜１０６を覆うように、例えばシリコン窒化膜を形成した後、異方性エッチングを用いてシリコン窒化膜のエッチングを行うことにより、各ゲート電極形成膜１０６の側面上に、シリコン窒化膜からなるサイドウォールスペーサー１０９を形成する。
【００５９】
その後、ｎ型ＭＩＳ形成領域の活性領域１００ａに、ゲート電極形成膜１０６及びサイドウォールスペーサー１０９をマスクにして、例えばＡｓ等のｎ型不純物を注入することにより、活性領域１００ａにおけるサイドウォールスペーサー１０９の側方下に位置する領域に、ｎ型ＬＤＤ領域１０７の接合部よりも深い接合部を有するｎ型ソース・ドレイン領域１１０を自己整合的に形成する。一方、ｐ型ＭＩＳ形成領域の活性領域１００ｂに、ゲート電極形成膜１０６及びサイドウォールスペーサー１０９をマスクにして、例えばＢ等のｐ型不純物を注入することにより、活性領域１００ｂにおけるサイドウォールスペーサー１０９の側方下に位置する領域に、ｐ型ＬＤＤ領域１０８の接合部よりも深い接合部を有するｐ型ソース・ドレイン領域１１１を自己整合的に形成する。その後、１０００℃の活性化ＲＴＡ処理により、ｎ型ソース・ドレイン領域１１０及びｐ型ソース・ドレイン領域１１１の各々に含まれる導電型不純物の活性化を行う。
【００６０】
次に、図１(c) に示すように、半導体基板１００上の全面に、レジスト膜１１２を形成した後、レジスト膜１１２に、ｐ型ＭＩＳ形成領域のゲート電極形成膜１０６の上面を露出させる開口部を形成する。その後、レジスト膜１１２をマスクにして、エッチバック法により、ｐ型ＭＩＳ形成領域のゲート電極形成膜１０６を所望の厚さまでエッチングすることにより、ｐ型ＭＩＳ形成領域にゲート電極形成膜１１３を形成する。ここで、ｐ型ＭＩＳ形成領域のゲート電極形成膜１１３の膜厚は、ｎ型ＭＩＳ形成領域のゲート電極形成膜１０６の膜厚に対し例えば３５％となるように調整されている。
【００６１】
次に、図２(a) に示すように、アッシング処理及びウェット洗浄処理により、レジスト膜１１２を除去する。このようにして、ｎ型ＭＩＳ形成領域の活性領域１００ａ上にゲート絶縁膜１０４を介してシリコンからなるゲート電極形成膜１０６を形成すると共に、ｐ型ＭＩＳ形成領域の活性領域１００ｂ上にゲート絶縁膜１０５を介してシリコンからなるゲート電極形成膜１１３を形成する。
【００６２】
次に、図２(b) に示すように、スパッタ法により、半導体基板１００上の全面に、Ｎｉ膜からなる膜厚が６０ｎｍの金属膜１１４を堆積する。尚、金属膜１１４の膜厚は、３０〜８０ｎｍの範囲内が好ましい。
【００６３】
次に、図２(c) に示すように、金属膜１１４上に、ゲート電極形成膜１０６及びゲート電極形成膜１１３を覆い、ｎ型ソース・ドレイン領域１１０及びｐ型ソース・ドレイン領域１１１に開口を有するレジスト膜１１５を形成した後、異方性エッチングにより、金属膜１１４におけるレジスト膜１１５の下方に存在する部分以外の部分を除去する。これにより、ｎ型ソース・ドレイン領域１１０及びｐ型ソース・ドレイン領域１１１上の金属膜１１４は除去され、ゲート電極形成膜１０６及びゲート電極形成膜１１３の上にのみ金属膜１１４が残存する。その後、アッシング処理及びウェット洗浄処理により、レジスト膜１１５を除去する。
【００６４】
次に、図３(a) に示すように、スパッタ法により、半導体基板１００上の全面に、Ｎｉ膜からなる膜厚が１０ｎｍの金属膜１１６、及びＴｉＮ膜からなる膜厚が２５ｎｍの金属保護膜（図示せず）を順次堆積する。ここで、金属膜１１６の膜厚は、ソース・ドレイン領域１１０，１１１の接合深さに対し１０〜２０％となるように調整することが望ましい。
【００６５】
このようにして、ｎ型ＭＩＳ形成領域のゲート電極形成膜１０６上に、表面に金属保護膜が形成され、金属膜１１４及び金属膜１１６が順次積層されてなる第１の金属膜を形成すると共に、ｎ型ＭＩＳ形成領域のｎ型ソース・ドレイン領域１１０上に、表面に金属保護膜が形成された金属膜１１６からなる第２の金属膜を形成する。一方、ｐ型ＭＩＳ形成領域のゲート電極形成膜１１３上に、表面に金属保護膜が形成され、金属膜１１４及び金属膜１１６が順次積層されてなる第１の金属膜を形成すると共に、ｐ型ＭＩＳ形成領域のｐ型ソース・ドレイン領域１１１上に、表面に金属保護膜が形成された金属膜１１６からなる第２の金属膜を形成する。
【００６６】
次に、図３(b) に示すように、ＲＴＡ処理により、ゲート電極形成膜１０６，ｎ型ソース・ドレイン領域１１０，ゲート電極形成膜１１３，及びｐ型ソース・ドレイン領域１１１のシリコンと金属膜１１４，１１６の金属とを反応させて、各々の金属シリサイド化を行う。このように、本実施形態では、各ゲート電極形成膜１０６，１１３の全てをシリサイド化する金属シリサイド化工程と、各ソース・ドレイン領域１１０，１１１の上部をシリサイド化する金属シリサイド化工程とを同一の工程で行う。その後、エッチングにより、半導体基板１００上に残存する金属保護膜及び未反応の金属膜１１４，１１６を順次除去する。
【００６７】
このようにして、ｎ型ＭＩＳ形成領域には、ゲート電極形成膜１０６の全てと第１の金属膜（金属膜１１４及び金属膜１１６からなる積層膜）とを反応させて、ＮｉＳｉからなるＦＵＳＩゲート電極１１７を形成すると共に、ｎ型ソース・ドレイン領域１１０の上部と第２の金属膜（金属膜１１６の単層膜）とを反応させて、ＮｉＳｉからなるシリサイド膜１１９を形成する。一方、ｐ型ＭＩＳ形成領域には、ゲート電極形成膜１１３の全てと第１の金属膜（金属膜１１４及び金属膜１１６からなる積層膜）とを反応させて、Ｎｉ3 ＳｉからなるＦＵＳＩゲート電極１１８を形成すると共に、ｐ型ソース・ドレイン領域１１１の上部と第２の金属膜（金属膜１１６の単層膜）とを反応させて、ＮｉＳｉからなるシリサイド膜１２０を形成する。
【００６８】
次に、図３(c) に示すように、半導体基板１００上の全面に、シリコン窒化膜からなる膜厚が２０ｎｍの下地絶縁膜１２１を形成する。このとき、下地絶縁膜１２１は、ＦＵＳＩゲート電極１１７，ＦＵＳＩゲート電極１１８，シリサイド膜１１９，及びシリサイド膜１２０の各上面に接するように形成される。その後、下地絶縁膜１２１上に、シリコン酸化膜からなる層間絶縁膜１２２を形成した後、ＣＭＰ（Ｃhemical Ｍechanical Ｐolishing）法により、表面の平坦化処理を行う。
【００６９】
次に、通常のＭＩＳＦＥＴを有する半導体装置の製造方法と同様に、下地絶縁膜１２１及び層間絶縁膜１２２に、ＦＵＳＩゲート電極１１７，ＦＵＳＩゲート電極１１８，シリサイド膜１１９，及びシリサイド膜１２０の各々に到達するコンタクトホール（図示せず）を形成する。その後、各コンタクトホールの底部及び側壁に、Ｔｉ膜及びＴｉＮ膜が順次積層されてなるバリアメタル膜（図示せず）を形成した後、各コンタクトホール内にＷ（タングステン）膜を埋め込む。これにより、コンタクトホール内に、バリアメタル膜を介してＷ膜が埋め込まれてなるコンタクトプラグ（図示せず）を形成する。その後、層間絶縁膜１２２上に、コンタクトプラグと電気的に接続する金属配線（図示せず）を形成する。
【００７０】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００７１】
本実施形態では、各ゲート電極形成膜１０６，１１３の全てをシリサイド化して膜厚の厚いＦＵＳＩゲート電極１１７，１１８を形成する金属シリサイド化工程と、各ソース・ドレイン領域１１０，１１１の上部をシリサイド化して膜厚の薄いシリサイド膜１１９，１２０を形成する金属シリサイド化工程とを同一の工程で行う。このため、従来のように、ソース・ドレイン領域上を覆うための第１の層間絶縁膜の形成、及び多結晶シリコン電極の上面を露出させるためのＣＭＰ法による第１の層間絶縁膜の研磨を行う必要がないため、従来のような問題が発生しない。
【００７２】
また、本実施形態によると、各ソース・ドレイン領域１１０，１１１上に、所望の膜厚を有する膜厚の薄い金属膜１１６が形成された状態（図３(a) 参照）で、図３(b) に示す工程において、金属シリサイド化工程を行うため、各ソース・ドレイン領域１１０，１１１における所望の領域のみを金属シリサイド化させて膜厚の薄い各シリサイド膜１１９，１２０を形成することができるので、各シリサイド膜１１９，１２０の下面を各ソース・ドレイン領域１１０，１１１の接合部から離して形成することができる。
【００７３】
このため、半導体装置の微細化が進行することがあっても、各シリサイド膜１１９，１２０の下面が各ソース・ドレイン領域１１０，１１１の接合部に近接する、又は各シリサイド膜１１９，１２０が各ソース・ドレイン領域１１０，１１１を突き抜けて形成されることがないため、各ソース・ドレイン領域１１０，１１１において、リーク電流が発生することを防止することができる。
【００７４】
加えて、本実施形態によると、図３(a) に示すように、各ゲート電極形成膜１０６，１１３上には、金属膜１１４及び金属膜１１６が順次積層されてなる第１の金属膜が形成されている一方、各ソース・ドレイン領域１１０，１１１上には、第１の金属膜の膜厚よりも薄い膜厚を有する金属膜１１６からなる第２の金属膜が形成されている状態で、金属シリサイド化工程を行うことができる。
【００７５】
これにより、１度の金属シリサイド化工程によって、各ゲート電極形成膜１０６，１１３の全てを金属シリサイド化させて、所望のシリサイド組成比を有する金属シリサイド膜からなる各ＦＵＳＩゲート電極１１７，１１８を形成すると共に、各ソース・ドレイン領域１１０，１１１の上部のみを金属シリサイド化させて、所望の膜厚を有する各シリサイド膜１１９，１２０を形成することができる。すなわち、本実施形態によれば、従来のように、ゲート電極形成膜の金属シリサイド化工程と、ソース・ドレイン領域の金属シリサイド化工程とを別々の工程で行う必要がない。従って、各ゲート電極形成膜１０６，１１３の金属シリサイド化工程と、各ソース・ドレイン領域１１０，１１１の金属シリサイド化工程とを同一の工程で行うことができるため、半導体装置の製造工程数の削減を図ることができる。
【００７６】
また、本実施形態では、各ゲート電極形成膜１０６，１１３の金属シリサイド化工程と、各ソース・ドレイン領域１１０，１１１の金属シリサイド化工程とを同一の工程で行った後に、下地絶縁膜１２１及び層間絶縁膜１２２の形成工程を行うため、図３(c) に示すように、各ＦＵＳＩゲート電極１１７，１１８上には、各ソース・ドレイン領域１１０，１１１上と共通の下地絶縁膜１２１及び層間絶縁膜１２２が形成される。すなわち、本実施形態によれば、従来のように、ＦＵＳＩゲート電極上の下地絶縁膜が除去されることがないので、ストレッサー膜からなる下地絶縁膜を形成した場合、チャネル領域に効率よく応力を発生させることができる。更に、従来のように、ＦＵＳＩゲート電極を覆うための層間絶縁膜を別途形成する必要はない。
【００７７】
尚、第１の実施形態では、図１(a) 〜(c) 及び図２(a) に示す工程の後に、図２(b) に示す工程及び図２(c) に示す工程を経て、図３(a) に示すように、各ゲート電極形成膜１０６，１１３上に、表面に金属保護膜が形成され、金属膜１１４及び金属膜１１６が順次積層されてなる膜厚の厚い第１の金属膜を形成すると共に、各ソース・ドレイン領域１１０，１１１上に、表面に金属保護膜が形成された金属膜１１６からなる膜厚の薄い第２の金属膜を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【００７８】
例えば、図１(a) 〜(c) 及び図２(a) に示す工程の後に、図２(b) に示す工程において、半導体基板１００上の全面に、金属膜１１４の代わりに金属膜１１４と金属膜１１６との合計の膜厚を有する第１の金属膜を形成する。その後、図２(c) に示す工程において、各ゲート電極形成膜１０６，１１３上に形成されたレジスト膜１１５をマスクにして、第１の金属膜を所望の厚さ（金属膜１１６の膜厚相当）までエッチングすることにより、各ソース・ドレイン領域１１０，１１１上に、所望の厚さ（金属膜１１６の膜厚相当）を有する第２の金属膜を残存させた後、アッシング処理及びウェット洗浄処理により、レジスト膜１１５を除去する。その後、半導体基板１００上の全面に、金属保護膜を形成することにより、各ゲート電極形成膜１０６，１１３上に、表面に金属保護膜が形成された膜厚の厚い第１の金属膜を形成すると共に、各ソース・ドレイン領域１１０，１１１上に、表面に金属保護膜が形成された膜厚の薄い第２の金属膜を形成することができる。
【００７９】
尚、第１の実施形態では、ＲＴＡ処理による金属シリサイド化工程の際に、金属膜１１６及び金属膜１１４中へのＯ2 混入の防止を目的に、金属膜１１６上に、キャップ層としての機能を果たす金属保護膜を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【００８０】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図４(a) 〜(c) 、図５(a) 〜(c) 、図６(a) 〜(c) 並びに図７(a) 及び(b) を参照しながら説明する。図４(a) 〜(c) 、図５(a) 〜(c) 、図６(a) 〜(c) 並びに図７(a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【００８１】
ここで、前述の第１の実施形態と第２の実施形態との相違点は、以下に示す点である。
【００８２】
前述の第１の実施形態の特徴点は、図１(a) 〜(c) 及び図２(a) に示す工程の後に、各ゲート電極形成膜１０６，１１３上に、膜厚の厚い金属膜１１４を形成した後に、半導体基板１００上の全面に、膜厚の薄い金属膜１１６を形成することにより、各ゲート電極形成膜１０６，１１３上に、金属膜１１４及び金属膜１１６が順次積層されてなる膜厚の厚い第１の金属膜を形成すると共に、各ソース・ドレイン領域１１０，１１１上に、金属膜１１６からなる膜厚の薄い第２の金属膜を形成する点である。
【００８３】
これに対し、本実施形態の特徴点は、図４(a) 〜(c) 及び図５(a) に示す工程の後に、各ソース・ドレイン領域２１０，２１１上に、膜厚の薄い金属膜２１４を形成した後に、金属膜２１４上に絶縁膜２１５が形成された状態で、半導体基板２００上の全面に、膜厚の厚い金属膜２１７を形成することにより、各ゲート電極形成膜２０６，２１３上に、膜厚の厚い金属膜２１７を形成すると共に、各ソース・ドレイン領域２１０，２１１上に、膜厚の薄い第２の金属膜２１４を実質的に形成する点である。
【００８４】
まず、図４(a) に示すように、埋め込み素子分離（ＳＴＩ）法により、ｐ型シリコン又はｎ型シリコンからなる半導体基板２００の上部に、深さが３００ｎｍのトレンチ内にシリコン酸化膜が埋め込まれた素子分離領域２０１を選択的に形成する。これにより、ｎ型ＭＩＳ形成領域には、素子分離領域２０１によって囲まれた半導体基板２００からなる活性領域２００ａが形成され、ｐ型ＭＩＳ形成領域には、素子分離領域２０１によって囲まれた半導体基板２００からなる活性領域２００ｂが形成される。その後、半導体基板２００におけるｎ型ＭＩＳ形成領域に、例えばＢ等のｐ型不純物を注入することにより、ｐ型ウェル領域２０２を形成する一方、半導体基板２００におけるｐ型ＭＩＳ形成領域に、例えばＰ等のｎ型不純物を注入することにより、ｎ型ウェル領域２０３を形成する。
【００８５】
その後、半導体基板２００上に、ＳｉＯ2 ，ＳｉＯＮ，ＨｆＯ2 又はＨｆＳｉＯＮからなる膜厚が２ｎｍのゲート絶縁膜形成膜を形成した後、ゲート絶縁膜形成膜上に膜厚が１００ｎｍのポリシリコン膜を形成する。尚、ゲート絶縁膜形成膜の膜厚は１〜５ｎｍ，ポリシリコン膜の膜厚は５０〜１２０ｎｍの範囲内が好ましい。
【００８６】
その後、リソグラフィーにより、ポリシリコン膜上に、ゲートパターン形状を有するレジスト膜（図示せず）を形成した後、該レジスト膜をマスクにして、異方性エッチングにより、ポリシリコン膜及びゲート絶縁膜形成膜における該レジスト膜の開口部に露出する部分を順次除去する。これにより、図４(a) に示すように、ｎ型ＭＩＳ形成領域の活性領域２００ａ上に、ゲート絶縁膜２０４、及びゲートパターン形状を有するゲート電極形成膜２０６を順次形成すると共に、ｐ型ＭＩＳ形成領域の活性領域２００ｂ上に、ゲート絶縁膜２０５、及びゲートパターン形状を有するゲート電極形成膜２０６を順次形成する。
【００８７】
その後、ｎ型ＭＩＳ形成領域の活性領域２００ａに、ゲート電極形成膜２０６をマスクにして、例えばＡｓ等のｎ型不純物を注入することにより、活性領域２００ａにおけるゲート電極形成膜２０６の側方下に位置する領域に、ｎ型ＬＤＤ領域２０７を形成する。一方、ｐ型ＭＩＳ形成領域の活性領域２００ｂに、ゲート電極形成膜２０６をマスクにして、例えばＢＦ2 等のｐ型不純物を注入することにより、活性領域２００ｂにおけるゲート電極形成膜２０６の側方下に位置する領域に、ｐ型ＬＤＤ領域２０８を形成する。
【００８８】
次に、図４(b) に示すように、ＣＶＤ法により、半導体基板２００上の全面に、各ゲート電極形成膜２０６を覆うように、例えばシリコン窒化膜を形成した後、異方性エッチングを用いてシリコン窒化膜のエッチングを行うことにより、各ゲート電極形成膜２０６の側面上に、シリコン窒化膜からなるサイドウォールスペーサー２０９を形成する。
【００８９】
その後、ｎ型ＭＩＳ形成領域の活性領域２００ａに、ゲート電極形成膜２０６及びサイドウォールスペーサー２０９をマスクにして、例えばＡｓ等のｎ型不純物を注入することにより、活性領域２００ａにおけるサイドウォールスペーサー２０９の側方下に位置する領域に、ｎ型ＬＤＤ領域２０７の接合部よりも深い接合部を有するｎ型ソース・ドレイン領域２１０を自己整合的に形成する。一方、ｐ型ＭＩＳ形成領域の活性領域２００ｂに、ゲート電極形成膜２０６及びサイドウォールスペーサー２０９をマスクにして、例えばＢ等のｐ型不純物を注入することにより、活性領域２００ｂにおけるサイドウォールスペーサー２０９の側方下に位置する領域に、ｐ型ＬＤＤ領域２０８の接合部よりも深い接合部を有するｐ型ソース・ドレイン領域２１１を自己整合的に形成する。その後、１０００℃の活性化ＲＴＡ処理により、ｎ型ソース・ドレイン領域２１０及びｐ型ソース・ドレイン領域２１１の各々に含まれる導電型不純物の活性化を行う。
【００９０】
次に、図４(c) に示すように、半導体基板２００上の全面に、レジスト膜２１２を形成した後、レジスト膜２１２に、ｐ型ＭＩＳ形成領域のゲート電極形成膜２０６の上面を露出させる開口部を形成する。その後、レジスト膜２１２をマスクにして、エッチバック法により、ｐ型ＭＩＳ形成領域のゲート電極形成膜２０６を所望の厚さまでエッチングすることにより、ｐ型ＭＩＳ形成領域にゲート電極形成膜２１３を形成する。ここで、ｐ型ＭＩＳ形成領域のゲート電極形成膜２１３の膜厚は、ｎ型ＭＩＳ形成領域のゲート電極形成膜２０６の膜厚に対し例えば３５％となるように調整されている。
【００９１】
次に、図５(a) に示すように、アッシング処理及びウェット洗浄処理により、レジスト膜２１２を除去する。このようにして、ｎ型ＭＩＳ形成領域の活性領域２００ａ上にゲート絶縁膜２０４を介してシリコンからなるゲート電極形成膜２０６を形成すると共に、ｐ型ＭＩＳ形成領域の活性領域２００ｂ上にゲート絶縁膜２０５を介してシリコンからなるゲート電極形成膜２１３を形成する。
【００９２】
次に、図５(b) に示すように、スパッタ法により、半導体基板２００上の全面に、Ｎｉ膜からなる膜厚が１０ｎｍの金属膜２１４、及びＴｉＮ膜からなる膜厚が２５ｎｍの第１の金属保護膜（図示せず）を順次堆積する。ここで、金属膜２１４の膜厚は、ソース・ドレイン領域２１０，２１１の接合深さに対し１０〜２０％となるように調整することが望ましい。
【００９３】
次に、図５(c) に示すように、半導体基板２００上の全面に、金属膜２１４を覆うようにシリコン酸化膜からなる膜厚が２０ｎｍの絶縁膜２１５を堆積する。尚、絶縁膜２１５の膜厚は、１０〜３０ｎｍの範囲内が好ましい。
【００９４】
次に、図６(a) に示すように、半導体基板２００上に、各ゲート電極形成膜２０６，２１３の形成領域に開口を有するレジスト膜２１６を形成した後、異方性エッチングにより、絶縁膜２１５、第１の金属保護膜、及び金属膜２１４におけるレジスト膜２１６の開口部に露出する部分を順次除去する。これにより、各ゲート電極形成膜２０６，２１３上の絶縁膜２１５、第１の金属保護膜、及び金属膜２１４を順次除去して、各ゲート電極形成膜２０６，２１３の上面を露出させる。
【００９５】
次に、図６(b) に示すように、アッシング処理及びウェット洗浄処理により、レジスト膜２１６を除去する。
【００９６】
次に、図６(c) に示すように、スパッタ法により、半導体基板２００上の全面に、Ｎｉ膜からなる膜厚が６０ｎｍの金属膜２１７、及びＴｉＮ膜からなる膜厚が２５ｎｍの第２の金属保護膜（図示せず）を順次堆積する。ここで、金属膜２１７の膜厚は、ゲート電極形成膜２０６の膜厚に対し例えば６０％となるように調整されている。尚、金属膜２１７の膜厚は、３０〜８０ｎｍの範囲内が好ましい。
【００９７】
このようにして、ｎ型ＭＩＳ形成領域のゲート電極形成膜２０６上に、表面に第２の金属保護膜が形成された膜厚の厚い金属膜２１７を形成すると共に、ｎ型ＭＩＳ形成領域のｎ型ソース・ドレイン領域２１０上に、膜厚の薄い金属膜２１４，第１の金属保護膜，絶縁膜２１５，膜厚の厚い金属膜２１７，及び第２の金属保護膜を順次形成する。一方、ｐ型ＭＩＳ形成領域のゲート電極形成膜２１３上に、表面に第２の金属保護膜が形成された膜厚の厚い金属膜２１７を形成すると共に、ｐ型ＭＩＳ形成領域のｐ型ソース・ドレイン領域２１１上に、膜厚の薄い金属膜２１４，第１の金属保護膜，絶縁膜２１５，膜厚の厚い金属膜２１７，及び第２の金属保護膜を順次形成する。
【００９８】
次に、図７(a) に示すように、ＲＴＡ処理により、ゲート電極形成膜２０６，ｎ型ソース・ドレイン領域２１０，ゲート電極形成膜２１３，及びｐ型ソース・ドレイン領域２１１のシリコンと金属膜２１４，２１７の金属とを反応させて各々の金属シリサイド化を行う。このとき、各ソース・ドレイン領域２１０，２１１上の膜厚の薄い金属膜２１４と膜厚の厚い金属膜２１７との間には絶縁膜２１５が形成されているため、各ソース・ドレイン領域２１０，２１１と実質的にシリサイド反応するのは膜厚の薄い金属膜２１４のみとなる。このため、各ソース・ドレイン領域２１０，２１１上には、膜厚の薄いシリサイド膜２２０，２２１が形成される。一方、各ゲート電極形成膜２０６，２１３上には膜厚の厚い金属膜２１７が直接接して形成されているため、各ゲート電極形成膜２０６，２１３と実質的にシリサイド反応するのは膜厚の厚い金属膜２１７のみとなる。このため、ゲート絶縁膜２０４，２０５上には、フルシリサイド化された膜厚の厚いＦＵＳＩゲート電極２１８，２１９が形成される。このように、本実施形態では、各ゲート電極形成膜２０６，２１３の金属シリサイド化工程と、各ソース・ドレイン領域２１０，２１１の金属シリサイド化工程とを同一の工程で行うことができる。その後、エッチングにより、半導体基板２００上に残存する第２の金属保護膜、未反応の金属膜２１７、絶縁膜２１５、第１の金属保護膜、及び未反応の金属膜２１４を順次除去する。
【００９９】
このようにして、ｎ型ＭＩＳ形成領域には、ゲート電極形成膜２０６の全てを金属シリサイド化させて、ＮｉＳｉからなるＦＵＳＩゲート電極２１８を形成すると共に、ｎ型ソース・ドレイン領域２１０の上部を金属シリサイド化させて、ＮｉＳｉからなるシリサイド膜２２０を形成する。一方、ｐ型ＭＩＳ形成領域には、ゲート電極形成膜２１３の全てを金属シリサイド化させて、Ｎｉ3 ＳｉからなるＦＵＳＩゲート電極２１９を形成すると共に、ｐ型ソース・ドレイン領域２１１の上部を金属シリサイド化させて、ＮｉＳｉからなるシリサイド膜２２１を形成する。
【０１００】
次に、図７(b) に示すように、半導体基板２００上の全面に、シリコン窒化膜からなる膜厚が２０ｎｍの下地絶縁膜２２２を形成する。このとき、下地絶縁膜２２２は、ＦＵＳＩゲート電極２１８，ＦＵＳＩゲート電極２１９，シリサイド膜２２０，及びシリサイド膜２２１の各上面に接するように形成される。その後、下地絶縁膜２２２上に、シリコン酸化膜からなる層間絶縁膜２２３を形成した後、ＣＭＰ（Ｃhemical Ｍechanical Ｐolishing）法により、表面の平坦化処理を行う。
【０１０１】
次に、通常のＭＩＳＦＥＴを有する半導体装置の製造方法と同様に、下地絶縁膜２２２及び層間絶縁膜２２３に、ＦＵＳＩゲート電極２１８、ＦＵＳＩゲート電極２１９、シリサイド膜２２０、及びシリサイド膜２２１の各々に到達するコンタクトホール（図示せず）を形成する。その後、各コンタクトホールの底部及び側壁に、Ｔｉ膜及びＴｉＮ膜が順次積層されてなるバリアメタル膜（図示せず）を形成した後、各コンタクトホール内にＷ膜を埋め込む。これにより、コンタクトホール内に、バリアメタル膜を介してＷ膜が埋め込まれてなるコンタクトプラグ（図示せず）を形成する。その後、層間絶縁膜２２３上に、コンタクトプラグと電気的に接続する金属配線（図示せず）を形成する。
【０１０２】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０１０３】
本実施形態では、各ゲート電極形成膜２０６，２１３の全てをシリサイド化して膜厚の厚いＦＵＳＩゲート電極２１８，２１９を形成する金属シリサイド化工程と、各ソース・ドレイン領域２１０，２１１の上部をシリサイド化して膜厚の薄いシリサイド膜２２０，２２１を形成する金属シリサイド化工程とを同一の工程で行う。このため、従来のように、ソース・ドレイン領域上を覆うための第１の層間絶縁膜の形成、及び多結晶シリコン電極の上面を露出させるためのＣＭＰ法による第１の層間絶縁膜の研磨を行う必要がないため、従来のような問題が発生しない。
【０１０４】
また、本実施形態によると、各ソース・ドレイン領域２１０，２１１上に、所望の膜厚を有する膜厚の薄い金属膜２１４が実質的に形成された状態（図６(c) 参照）で、図７(a) に示す工程において、金属シリサイド化工程を行うため、各ソース・ドレイン領域２１０，２１１における所望の領域のみを金属シリサイド化させて膜厚の薄い各シリサイド膜２２０，２２１を形成することができるので、各シリサイド膜２２０，２２１の下面を各ソース・ドレイン領域２１０，２１１の接合部から離して形成することができる。
【０１０５】
このため、半導体装置の微細化が進行することがあっても、各シリサイド膜２２０，２２１の下面が各ソース・ドレイン領域２１０，２１１の接合部に近接する、又は各シリサイド膜２２０，２２１が各ソース・ドレイン領域２１０，２１１を突き抜けて形成されることがないため、各ソース・ドレイン領域２１０，２１１において、リーク電流が発生することを防止することができる。
【０１０６】
加えて、本実施形態によると、図６(c) に示すように、各ゲート電極形成膜２０６，２１３上には、金属膜２１７からなる膜厚の厚い第１の金属膜が形成されている一方、各ソース・ドレイン領域２１０，２１１上には、金属膜２１７の膜厚よりも薄い膜厚を有する金属膜２１４からなる第２の金属膜が実質的に形成されている状態で、金属シリサイド化工程を行うことができる。
【０１０７】
これにより、１度の金属シリサイド化工程によって、各ゲート電極形成膜２０６，２１３の全てを金属シリサイド化させて、所望のシリサイド組成比を有する金属シリサイド膜からなる各ＦＵＳＩゲート電極２１８，２１９を形成すると共に、各ソース・ドレイン領域２１０，２１１の上部のみを金属シリサイド化させて、所望の膜厚を有する各シリサイド膜２２０，２２１を形成することができる。すなわち、本実施形態によれば、従来のように、ゲート電極形成膜の金属シリサイド化工程と、ソース・ドレイン領域の金属シリサイド化工程とを別々の工程で行う必要がない。従って、各ゲート電極形成膜２０６，２１３の金属シリサイド化工程と、各ソース・ドレイン領域２１０，２１１の金属シリサイド化工程とを同一の工程で行うことができるため、半導体装置の製造工程数の削減を図ることができる。
【０１０８】
また、本実施形態では、各ゲート電極形成膜２０６，２１３の金属シリサイド化工程と、各ソース・ドレイン領域２１０，２１１の金属シリサイド化工程とを同一の工程で行った後に、下地絶縁膜２２２及び層間絶縁膜２２３の形成工程を行うため、図７(b) に示すように、各ＦＵＳＩゲート電極２１８，２１９上には、各ソース・ドレイン領域２１０，２１１上と共通の下地絶縁膜２２２及び層間絶縁膜２２３が形成される。すなわち、本実施形態によれば、従来のように、ＦＵＳＩゲート電極上の下地絶縁膜が除去されることがないので、ストレッサー膜からなる下地絶縁膜を形成した場合、チャネル領域に効率よく応力を発生させることができる。更に、従来のように、ＦＵＳＩゲート電極を覆うための層間絶縁膜を別途形成する必要はない。
【０１０９】
尚、第２の実施形態では、ＲＴＡ処理による金属シリサイド化工程の際に、金属膜２１４中へのＯ2 混入の防止を目的に、金属膜２１４上に、キャップ層としての機能を果たす第１の金属保護膜を形成すると共に、金属膜２１７中へのＯ2 混入の防止を目的に、金属膜２１７上に、キャップ層としての機能を果たす第２の金属保護膜を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１１０】
ここで、第２の実施形態では、各ソース・ドレイン領域２１０，２１１上に、金属膜２１４を実質的に形成することを目的に、金属膜２１４上に絶縁膜２１５を設けたが、絶縁膜２１５は、キャップ層としての機能を果たすことが可能であるため、ＲＴＡ処理による金属シリサイド化工程の際に、金属膜２１４中にＯ2 が混入することを防止することができる。このため、図５(b) に示す工程において、金属膜２１４上に、第１の金属保護膜を形成する必要はない。
【０１１１】
例えば、図４(a) 〜(c) 及び図５(a) に示す工程の後に、図５(b) に示す工程において、半導体基板２００上の全面に、金属膜２１４のみを形成する。その後、図５(c) に示す工程と同様に、半導体基板２００上の全面に、絶縁膜２１５を形成する。その後、図６(a) に示す工程において、レジスト膜２１６をマスクにして、絶縁膜２１５のみを除去することにより、各ゲート電極形成膜２０６，２１３上に、金属膜２１４を残存させる。その後、図６(b) に示す工程と同様に、レジスト膜２１６を除去した後、図６(c) に示す工程において、半導体基板２００の全面に、所望の膜厚を有する金属膜及び第２の金属保護膜を順次形成する。これにより、各ゲート電極形成膜２０６，２１３上に、表面に第２の金属保護膜が形成され、金属膜２１４及び金属膜が順次積層されてなる第１の金属膜を形成すると共に、各ソース・ドレイン領域２１０，２１１上に、表面に絶縁膜２１５が形成された金属膜２１４を形成することができる。
【０１１２】
＜変形例＞
以下に、本発明の変形例に係る半導体装置の製造方法について、図８(a) 〜(c) 並びに図９(a) 及び(b) を参照しながら説明する。図８(a) 〜(c) 並びに図９(a) 及び(b) は、本発明の変形例に係る半導体装置の製造方法について示す要部工程断面図である。尚、図８(a) 〜(c) 並びに図９(a) 及び(b) において、前述の本発明の第２の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。従って、本変形例では、前述の第２の実施形態と同様の説明は繰り返し行わない。
【０１１３】
まず、前述の図４(a) 及び図４(b) に示す工程を行った後、図８(a) に示すように、スパッタ法により、半導体基板２００上の全面に、Ｎｉ膜からなる膜厚が１０ｎｍの金属膜２１４、及びＴｉＮ膜からなる膜厚が２５ｎｍの第１の金属保護膜（図示せず）を順次堆積する（前述の図５(b) に示す工程と対応）。ここで、金属膜２１４の膜厚は、ソース・ドレイン領域２１０，２１１の接合深さに対し１０〜２０％となるように調整することが望ましい。
【０１１４】
次に、図８(b) に示すように、半導体基板２００上の全面に、シリコン酸化膜からなる膜厚が２０ｎｍの絶縁膜２１５を形成する（前述の図５(c) に示す工程と対応）。尚、絶縁膜２１５の膜厚は、１０〜３０ｎｍの範囲内が好ましい。
【０１１５】
次に、図８(c) に示すように、半導体基板２００上の全面に、各ゲート電極形成膜２０６の形成領域に開口を有するレジスト膜２１６を形成した後、異方性エッチングにより、絶縁膜２１５、第１の金属保護膜、及び金属膜２１４におけるレジスト膜２１６の開口部に露出する部分を順次除去することにより、各ゲート電極形成膜２０６の上面を露出させる（前述の図６(a) に示す工程と対応）。その後、アッシング処理及びウェット洗浄処理により、レジスト膜２１６を除去する（図６(b) に示す工程と対応）。
【０１１６】
次に、図９(a) に示すように、半導体基板２００上の全面にレジスト膜２１２を形成した後、レジスト膜２１２に、ｐ型ＭＩＳ形成領域のゲート電極形成膜２０６の上面を露出させる開口部を形成する。その後、レジスト膜２１２をマスクにして、エッチバック法により、ｐ型ＭＩＳ形成領域のゲート電極形成膜２０６を所望の厚さまでエッチングすることにより、ｐ型ＭＩＳ形成領域にゲート電極形成膜２１３を形成する（前述の図４(c) に示す工程と対応）。ここで、ｐ型ＭＩＳ形成領域のゲート電極形成膜２１３の膜厚は、ｎ型ＭＩＳ形成領域のゲート電極形成膜２０６の膜厚に対し例えば３５％となるように調整されている。
【０１１７】
次に、図９(b) に示すように、アッシング処理及びウェット洗浄処理により、レジスト膜２１２を除去する（前述の図５(a) に示す工程と対応）。
【０１１８】
その後、スパッタ法により、半導体基板２００上の全面に、Ｎｉ膜からなる膜厚が６０ｎｍの金属膜（図示せず：図６(c) に示す金属膜２１７に対応）、及びＴｉＮ膜からなる膜厚が２５ｎｍの第２の金属保護膜（図示せず）を順次堆積する（前述の図６(c) に示す工程と対応）。ここで、金属膜の膜厚は、ｎ型ＭＩＳ形成領域のゲート電極形成膜２０６の膜厚に対し例えば６０％となるように調整されている。尚、金属膜の膜厚は、３０〜８０ｎｍの範囲内が好ましい。
【０１１９】
その後、図７(a) 及び(b) に示す工程と同様の工程を順次経ることにより、本変形例に係る半導体装置を製造することができる。
【０１２０】
ここで、第２の実施形態と本変形例との相違点は、以下に示す点である。
【０１２１】
第２の実施形態の特徴点は、金属膜２１４の形成工程（前述の図５(b) 参照）、及び金属膜２１７の形成工程（前述の図６(c) 参照）の前に、図４(c) に示すように、ｐ型ＭＩＳ形成領域のゲート電極形成膜２１３の形成工程を行うことにより、各々が互いに異なる膜厚を有するゲート電極形成膜２０６，２１３上に、金属膜２１７からなる膜厚の厚い第１の金属膜を形成すると共に、各ソース・ドレイン領域２１０，２１１上に、金属膜２１４からなる膜厚の薄い第２の金属膜を実質的に形成する点である。
【０１２２】
これに対し、本変形例の特徴点は、金属膜２１４の形成工程（図８(a) 参照）の後で、膜厚の厚い金属膜の形成工程の前に、図９(a) に示すように、ｐ型ＭＩＳ形成領域のゲート電極形成膜２１３の形成工程を行うことにより、各々が互いに異なる膜厚を有するゲート電極形成膜２０６，２１３上に、膜厚の厚い金属膜からなる第１の金属膜を形成すると共に、各ソース・ドレイン領域２１０，２１１上に、金属膜２１４からなる第２の金属膜を実質的に形成する点である。
【０１２３】
このように、本変形例では、第２の実施形態と同様に、各ゲート電極形成膜２０６，２１３上には、膜厚の厚い第１の金属膜が形成されている一方、各ソース・ドレイン領域２１０，２１１上には、第１の金属膜の膜厚よりも薄い膜厚を有する第２の金属膜２１４が実質的に形成されている状態で、金属シリサイド化工程を行うことができるので、前述の第２の実施形態と同様の効果を得ることができる。
【０１２４】
尚、第１及び第２の実施形態では、ＮｉＳｉからなるＦＵＳＩゲート電極とＮｉ3 ＳｉからなるＦＵＳＩゲート電極は、金属膜の膜厚は同じでゲート電極形成膜の膜厚を変えることにより形成したが、ゲート電極形成膜の膜厚は同じで金属膜の膜厚を変えることにより形成してもよい。
【０１２５】
尚、第１及び第２の実施形態では、ｎ型ＭＩＳトランジスタのＦＵＳＩゲート電極を構成する金属シリサイド膜としてＮｉＳｉを用いたが、本発明はこれに限定されるものではなく、例えばＰｔＳｉ，ＨｆＳｉ及びＹｂＳｉ等を用いても良い。また、ｐ型ＭＩＳトランジスタのＦＵＳＩゲート電極を構成する金属シリサイド膜としてＮｉ3 Ｓｉを用いたが、本発明はこれに限定されるものではなく、例えばＰｔ3 Ｓｉ又はＮｉＰｔＳｉを用いても良い。
【０１２６】
また、第１及び第２の実施形態では、素子分離領域１０１，２０１を介して互いに隣り合うｎ型ＭＩＳ形成領域及びｐ型ＭＩＳ形成領域を有する半導体装置を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばｎ型ＭＩＳ形成領域のみを有する半導体装置、又はｐ型ＭＩＳ形成領域のみを有する半導体装置においても、本発明と同様の効果を得ることができる。
【０１２７】
また、第１及び第２の実施形態では、ＬＤＤ領域とソース・ドレイン領域とを有する半導体装置を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばソース・ドレイン領域のみを有する半導体装置、又はエクステンション領域とソース・ドレイン領域とを有する半導体装置おいても、本発明と同様の効果を得ることができる。
【０１２８】
また、第１及び第２の実施形態では、下地絶縁膜としてシリコン窒化膜を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばシリコン酸化膜（下層）とシリコン窒化膜（上層）とからなる積層膜、又はゲート長方向のチャネル領域に応力（引っ張り応力又は圧縮応力）を生じさせるシリコン窒化膜からなるストレッサー膜においても、本発明と同様の効果を得ることができる。
【産業上の利用可能性】
【０１２９】
本発明は、ＦＵＳＩゲート電極を有し、且つソース・ドレイン領域上にシリサイド膜を有する半導体装置及びその半導体装置の製造方法に有用である。
【図面の簡単な説明】
【０１３０】
【図１】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図２】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図３】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図４】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図５】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図６】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図７】(a) 及び(b) は、本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図８】(a) 〜(c) は、本発明の変形例に係る半導体装置の製造方法について示す要部工程断面図である。
【図９】(a) 及び(b) は、本発明の変形例に係る半導体装置の製造方法について示す要部工程断面図である。
【符号の説明】
【０１３１】
１００，２００  半導体基板
１０１，２０１  素子分離領域
１０２，２０２  ｐ型ウェル領域
１０３，２０３  ｎ型ウェル領域
１０４，２０４  ゲート絶縁膜
１０５，２０５  ゲート絶縁膜
１０６，２０６  ゲート電極形成膜
１０７，２０７  ｎ型ＬＤＤ領域
１０８，２０８  ｐ型ＬＤＤ領域
１０９，２０９  サイドウォールスペーサー
１１０，２１０  ｎ型ソース・ドレイン領域
１１１，２１１  ｐ型ソース・ドレイン領域
１１２，２１２  レジスト膜
１１３，２１３  ゲート電極形成膜
１１４  金属膜
１１５  レジスト膜
１１６  金属膜
２１４  金属膜
２１５  絶縁膜
２１６  レジスト膜
２１７  金属膜
１１７，２１８  ＦＵＳＩゲート電極
１１８，２１９  ＦＵＳＩゲート電極
１１９，２２０  シリサイド膜
１２０，２２１  シリサイド膜
１２１，２２２  下地絶縁膜
１２２，２２３  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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