(57)【要約】【課題】ＦＵＳＩゲート中のシリサイド組成が一定で、トランジスタ特性が安定なＭＯＳトランジスタを有した半導体装置を提供すること、および１つのウエハ内で、シリサイドの組成が異なるＭＯＳトランジスタを有した半導体装置を提供する。【解決手段】半導体基板１上をレジストマスクＲＭで覆った後、フォトリソグラフィーおよびドライエッチングを用いて、ポリシリコンゲート１２の上面全体を露出させる開口部ＯＰを形成する。その後、開口部ＯＰを介してポリシリコンゲート１２内に窒素をイオン注入する。このときの注入エネルギーは、注入イオンがポリシリコンゲート１２を突き抜けないように設定する。【選択図】図７
2008124393.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の第１の領域に配設されたＮチャネル型のＮＭＯＳトランジスタ、および第２の領域に配設されたＰチャネル型のＰＭＯＳトランジスタを備えた半導体装置を製造する方法であって、
(ａ)前記第１の領域に、選択的に第１の高誘電体ゲート絶縁膜および第１のポリシリコンゲートを積層した後、前記第１の高誘電体ゲート絶縁膜および前記第１のポリシリコンゲートの側面に第１のサイドウォール絶縁膜を形成して第１のゲート構造を形成し、前記第２の領域に、選択的に第２の高誘電体ゲート絶縁膜および第２のポリシリコンゲートを積層した後、前記第２の高誘電体ゲート絶縁膜および前記第２のポリシリコンゲートの側面に第２のサイドウォール絶縁膜を形成して第２のゲート構造を形成する工程と、
(ｂ)前記第１のゲート構造の側面外方の前記半導体基板の表面内に、対となった第１の不純物層を形成し、前記第２のゲート構造の側面外方の前記半導体基板の表面内に、対となった第２の不純物層を形成する工程と、
(ｃ)前記第１および第２のゲート構造上を含めて、前記半導体基板上を絶縁膜で覆った後、前記第１および第２のポリシリコンゲートの上面が露出するまで、前記絶縁膜を除去する工程と、
(ｄ)前記第２のポリシリコンゲート表面上をマスクして、前記第１のポリシリコンゲートに、ボロン、窒素、酸素、フッ素およびゲルマニウムの中から選択される１の元素を導入する工程と、
(ｅ)前記第１および第２のポリシリコンゲートの上面に接するようにシリサイド金属膜を形成して、前記第１および第２のポリシリコンゲート全体を完全にシリサイド化する工程と、を備える半導体装置の製造方法。
【請求項２】
半導体基板上の第１の領域に配設された第１のＭＯＳトランジスタ、および第２の領域に配設された第２のＭＯＳトランジスタを備えた半導体装置を製造する方法であって、
(ａ)前記第１の領域に、選択的に第１の高誘電体ゲート絶縁膜および第１のポリシリコンゲートを積層した後、前記第１の高誘電体ゲート絶縁膜および前記第１のポリシリコンゲートの側面に第１のサイドウォール絶縁膜を形成して第１のゲート構造を形成し、前記第２の領域に、選択的に第２の高誘電体ゲート絶縁膜および第２のポリシリコンゲートを積層した後、前記第２の高誘電体ゲート絶縁膜および前記第２のポリシリコンゲートの側面に第２のサイドウォール絶縁膜を形成して第２のゲート構造を形成する工程と、
(ｂ)前記第１のゲート構造の側面外方の前記半導体基板の表面内に、対となった第１の不純物層を形成し、前記第２のゲート構造の側面外方の前記半導体基板の表面内に、対となった第２の不純物層を形成する工程と、
(ｃ)前記第１および第２のゲート構造上を含めて、前記半導体基板上を絶縁膜で覆った後、前記第１および第２のポリシリコンゲートの上面が露出するまで、前記絶縁膜を除去する工程と、
(ｄ)前記第２のポリシリコンゲート表面上をマスクして、前記第１のポリシリコンゲートに、ボロン、窒素、酸素、フッ素およびゲルマニウムの中から選択される１の元素を導入する工程と、
(ｅ)前記第１および第２のポリシリコンゲートの上面に接するようにシリサイド金属膜を形成して、前記第１および第２のポリシリコンゲート全体を完全にシリサイド化する工程と、を備え、
前記工程(ａ)は、
前記第１のポリシリコンゲートの、ゲート長およびゲート幅の少なくとも一方を、前記第２のポリシリコンゲートの、ゲート長およびゲート幅の少なくとも一方よりも短く形成する工程を含む、半導体装置の製造方法。
【請求項３】
前記工程(ｄ)は、前記工程(ｃ)の後に実行され、
前記第１および第２のポリシリコンゲートの上面が露出するまで、前記絶縁膜を除去した後、前記第１のポリシリコンゲートの上面が露出するように第１の開口部がパターニングされた第１のレジストマスクを形成し、前記第１の開口部を介してのイオン注入により前記１の元素を導入する工程を含む、請求項１または請求項２記載の半導体装置の製造方法。
【請求項４】
前記工程(ｄ)の後であって、前記工程(ｅ)に先だって、
(ｆ)前記第２のポリシリコンゲートの上面が露出するように第２の開口部がパターニングされた第２のレジストマスクを形成し、前記第２の開口部を介してのイオン注入により、前記第２のポリシリコンゲートに、シリコン、リン、アルゴン、ゲルマニウム、ヒ素、アンチモンおよびインジウムの中から選択される１の元素を導入する工程をさらに備える、請求項３記載の半導体装置の製造方法。
【請求項５】
前記工程(ｆ)は、
前記第２の開口部を介しての前記イオン注入に先だって、前記第２の開口部を介してのエッチングにより、前記第２のポリシリコンゲートの厚さを薄くする工程を含む、請求項４記載の半導体装置の製造方法。
【請求項６】
半導体基板上の第１の領域に配設されたＮチャネル型のＮＭＯＳトランジスタ、および第２の領域に配設されたＰチャネル型のＰＭＯＳトランジスタを備えた半導体装置を製造する方法であって、
(ａ)前記第１の領域に、選択的に第１の高誘電体ゲート絶縁膜および第１のポリシリコンゲートを積層した後、前記第１の高誘電体ゲート絶縁膜および前記第１のポリシリコンゲートの側面に第１のサイドウォール絶縁膜を形成して第１のゲート構造を形成し、前記第２の領域に、選択的に第２の高誘電体ゲート絶縁膜および第２のポリシリコンゲートを積層した後、前記第２の高誘電体ゲート絶縁膜および前記第２のポリシリコンゲートの側面に第２のサイドウォール絶縁膜を形成して第２のゲート構造を形成する工程と、
(ｂ)前記第１のゲート構造の側面外方の前記半導体基板の表面内に、対となった第１の不純物層を形成し、前記第２のゲート構造の側面外方の前記半導体基板の表面内に、対となった第２の不純物層を形成する工程と、
(ｃ)前記第１および第２のゲート構造上を含めて、前記半導体基板上を絶縁膜で覆った後、前記第１および第２のポリシリコンゲートの上面が露出するまで、前記絶縁膜を除去する工程と、
(ｄ)前記第１のポリシリコンゲート表面上をマスクして、前記第２のポリシリコンゲートに、シリコン、リン、アルゴン、ゲルマニウム、ヒ素、アンチモンおよびインジウムの中から選択される１の元素を導入する工程と、
(ｅ)前記第１および第２のポリシリコンゲートの上面に接するようにシリサイド金属膜を形成して、前記第１および第２のポリシリコンゲート全体を完全にシリサイド化する工程と、を備える半導体装置の製造方法。
【請求項７】
半導体基板上の第１の領域に配設された第１のＭＯＳトランジスタ、および第２の領域に配設された第２のＭＯＳトランジスタを備えた半導体装置を製造する方法であって、
(ａ)前記第１の領域に、選択的に第１の高誘電体ゲート絶縁膜および第１のポリシリコンゲートを積層した後、前記第１の高誘電体ゲート絶縁膜および前記第１のポリシリコンゲートの側面に第１のサイドウォール絶縁膜を形成して第１のゲート構造を形成し、前記第２の領域に、選択的に第２の高誘電体ゲート絶縁膜および第２のポリシリコンゲートを積層した後、前記第２の高誘電体ゲート絶縁膜および前記第２のポリシリコンゲートの側面に第２のサイドウォール絶縁膜を形成して第２のゲート構造を形成する工程と、
(ｂ)前記第１のゲート構造の側面外方の前記半導体基板の表面内に、対となった第１の不純物層を形成し、前記第２のゲート構造の側面外方の前記半導体基板の表面内に、対となった第２の不純物層を形成する工程と、
(ｃ)前記第１および第２のゲート構造上を含めて、前記半導体基板上を絶縁膜で覆った後、前記第１および第２のポリシリコンゲートの上面が露出するまで、前記絶縁膜を除去する工程と、
(ｄ)前記第１のポリシリコンゲート表面上をマスクして、前記第２のポリシリコンゲートに、シリコン、リン、アルゴン、ゲルマニウム、ヒ素、アンチモンおよびインジウムの中から選択される１の元素を導入する工程と、
(ｅ)前記第１および第２のポリシリコンゲートの上面に接するようにシリサイド金属膜を形成して、前記第１および第２のポリシリコンゲート全体を完全にシリサイド化する工程と、を備え、
前記工程(ａ)は、
前記第１のポリシリコンゲートの、ゲート長およびゲート幅の少なくとも一方を、前記第２のポリシリコンゲートの、ゲート長およびゲート幅の少なくとも一方よりも短く形成する工程を含む、半導体装置の製造方法。
【請求項８】
前記工程(ｄ)は、前記工程(ｃ)の後に実行され、
前記第１および第２のポリシリコンゲートの上面が露出するまで、前記絶縁膜を除去した後、前記第２のポリシリコンゲートの上面が露出するように開口部がパターニングされたレジストマスクを形成し、前記開口部を介してのイオン注入により前記１の元素を導入する工程を含む、請求項６または請求項７記載の半導体装置の製造方法。
【請求項９】
前記第１の領域は、ロジック回路が配設されるロジック領域に相当し、
前記第２の領域は、入出力回路が配設されるＩ／Ｏ領域に相当し、
前記工程(ａ)は、
前記第１の高誘電体ゲート絶縁膜の厚さを、前記第２の高誘電体ゲート絶縁膜よりも薄く形成する工程を含む、請求項１または請求項７記載の半導体装置の製造方法。
【請求項１０】
半導体基板上に配設されたＭＯＳトランジスタを備えた半導体装置を製造する方法であって、
(ａ)前記半導体基板の主表面に、選択的に高誘電体ゲート絶縁膜およびポリシリコンゲートを積層した後、前記高誘電体ゲート絶縁膜および前記ポリシリコンゲートの側面にサイドウォール絶縁膜を形成してゲート構造を形成する工程と、
(ｂ)前記ゲート構造の側面外方の前記半導体基板の表面内に、対となった第１の不純物層を形成する工程と、
(ｃ)前記ゲート構造上を含めて、前記半導体基板上を絶縁膜で覆った後、前記ポリシリコンゲートの上面が露出するまで、前記絶縁膜を除去する工程と、
(ｄ)前記ポリシリコンゲートに、シリコンまたは窒素分子の中から選択される１の元素を導入する工程と、
(ｅ)前記ポリシリコンゲートの上面に接するようにシリサイド金属膜を形成して、前記ポリシリコンゲート全体を完全にシリサイド化する工程と、を備える半導体装置の製造方法。
【請求項１１】
前記工程(ａ)は、
前記第１および第２の高誘電体ゲート絶縁膜を、ＨｆＯ2膜またはＨｆＳｉＯＮ膜で形成する工程を含む、請求項１、請求項２、請求項６および請求項７の何れかに記載の半導体装置の製造方法。
【請求項１２】
前記工程(ａ)は、
前記高誘電体ゲート絶縁膜を、ＨｆＯ2膜またはＨｆＳｉＯＮ膜で形成する工程を含む、請求項１０記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にゲート電極が全てシリサイド化されたフルシリサイド(Fully Silicided：ＦＵＳＩ)ゲートを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
電解効果トランジスタであるＭＯＳトランジスタにおいては、ゲート電極の空乏化は、ゲート絶縁膜の実効的な膜厚を増加させるため、トランジスタの性能向上のためには、ゲートの空乏化を抑える構造が望ましい。
【０００３】
特に、ゲート絶縁膜上に堆積したポリシリコンゲートを完全にシリサイド化したＦＵＳＩゲートは、従来のプロセスフローとの整合性が良く、ゲート空乏化抑制のための有望な手段と考えられている。
【０００４】
ＦＵＳＩゲートの形成に際しては、ゲート絶縁膜上にポリシリコンゲートを形成し、さらに、半導体基板の表面内に、ソース・ドレインエクステンション層、およびソース・ドレイン層を形成した後、ポリシリコンゲートの上面にのみ接するように、例えばニッケル膜を形成する。そして、３００℃で数百秒程度の熱処理を加えることで、ポリシリコンゲート内にＮｉ2Ｓｉ層を形成する。
【０００５】
その後、未反応のニッケル膜を、燐酸と硝酸の混合液などを用いてエッチングで除去すし、５００℃で数十秒程度の熱処理を加えることで、Ｎｉ2ＳｉがＮｉＳｉとなり、ゲート電極全体がシリサイド化され、ゲート電極全体がシリサイドとなったトランジスタが形成される。
【０００６】
ＦＵＳＩゲートの形成方法は上記に限定されるものではなく、例えば特許文献１には、シリサイド化を容易にするため、ポリシリコンゲートにゲルマニウムやシリコンをイオン注入してアモルファス化した後、シリサイド化工程を実行する技術が開示されている。
【０００７】
このようにして形成されたＦＵＳＩゲートを有するＭＯＳトランジスタにおいては、以下のような課題を有している。
【０００８】
まず、第１の課題は、ＦＵＳＩゲート中のシリサイド組成を一定に保つことが困難であり、そのためＦＵＳＩゲートを有するＭＯＳトランジスタのトランジスタ特性が不安定になるという問題である。
【０００９】
ニッケルシリサイドには、ＮｉＳｉ、Ｎｉ2Ｓｉ、Ｎｉ31Ｓｉ12およびＮｉ3Ｓｉなど、様々な組成が存在するが、トランジスタ特性を安定にするには、特定の組成を安定して形成することが望ましい。
【００１０】
しかし、これらの組成はゲート長によって変化することもあり、また、同じゲート長であって同じ組成にならない場合がしばしばあるため、実際にトランジスタ特性を安定させるのは困難である。
【００１１】
第２の課題は、１つのウエハ内で、シリサイドの組成を意図的に変えることが難しいという問題である。
【００１２】
例えば、シリサイドとしてニッケルシリサイドを使用し、ゲート絶縁膜としてＨｆＳｉＯＮ（窒素を含有するハフニウムシリケート）などの高誘電体膜を用いる場合、ＮｉＳｉ、Ｎｉ2Ｓｉ、Ｎｉ31Ｓｉ12およびＮｉ3Ｓｉのうち、どの組成でニッケルシリサイドが構成されるかによってトランジスタの閾値（Ｖｔｈ）が変化することが、非特許文献１に報告されている。
【００１３】
すなわち、ＰチャネルＭＯＳトランジスタでは、ニッケル含有量が多いほど閾値が低くなり、ＮチャネルＭＯＳトランジスタでは、ニッケル含有量が多いほど閾値が高くなるため、ＮチャネルＭＯＳトランジスタが形成されるＮＭＯＳ領域ではニッケル含有量の少ないゲートを形成し、ＰチャネルＭＯＳトランジスタが形成されるＰＭＯＳ領域ではニッケル含有量の多いゲートを形成することが望ましい。
【００１４】
シリサイド化は、ポリシリコンゲートの上に堆積したニッケル層が、熱処理によりポリシリコンゲートのシリコンと反応することで起こる。実際には、ゲート近傍のニッケルが拡散によりゲート中に移動してシリコンと反応するため、体積の小さいゲートほど、相対的に多くのニッケルと反応する傾向がある。
【００１５】
このため、非特許文献１では、ＰＭＯＳ領域のポリシリコンゲートの高さを、ＮＭＯＳ領域のポリシリコンゲートの高さより低くすることで体積を減らし、ニッケル含有量を相対的に高める技術が開示されている。
【００１６】
【特許文献１】特開２００６−１４０３１９号公報
【非特許文献１】A.Lauwers et al.,「CMOS Integration of Dual Work Function Phase Controlled Ni FUSI with Simultaneous Silicidation of NMOS(NiSi) and PMOS(Ni-rich silicide)Gates on HfSiON」IEDM 2005,pp.661-664
【発明の開示】
【発明が解決しようとする課題】
【００１７】
以上説明したように、ＦＵＳＩゲートを有するＭＯＳトランジスタにおいては、ＦＵＳＩゲート中のシリサイド組成を一定に保つことが困難であり、トランジスタ特性が不安定になるという問題を有するとともに、１つのウエハ内で、シリサイドの組成を意図的に変えることが難しいという問題を有していた。
【００１８】
本発明は上記のような問題点を解消するためになされたもので、ＦＵＳＩゲート中のシリサイド組成が一定で、トランジスタ特性が安定なＭＯＳトランジスタを有した半導体装置を提供すること、および１つのウエハ内で、シリサイドの組成が異なるＭＯＳトランジスタを有した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明に係る１の実施の形態においては、以下の製造方法が提示されている。すなわち、半導体基板１上をレジストマスクで覆った後、フォトリソグラフィーおよびドライエッチングを用いて、ＮＭＯＳ領域のポリシリコンゲートの上面全体を露出させる開口部を形成する。その後、当該開口部を介してポリシリコンゲート内に窒素イオンを注入する。このときの注入エネルギーは、注入イオンがポリシリコンゲートを突き抜けないように設定する。その後、レジストマスクを除去した後、半導体基板上を覆うように、ニッケル膜を形成し、３００℃で数百秒程度の熱処理を加えて、ポリシリコンゲートの上層部にニッケルシリサイド層を形成する。未反応のニッケル膜を除去した後、５００℃数十秒程度の熱処理を加えることで、ポリシリコンゲートの全体がシリサイド化する。
【発明の効果】
【００２０】
上記実施の形態によれば、窒素を含んだポリシリコンゲートでは、ニッケルの拡散が抑制されるため、その後の熱処理によってフルシリサイド化した場合に、全体がシリサイド化したゲートの組成は単位体積当たりのニッケル含有量が少ないものとなる。
【発明を実施するための最良の形態】
【００２１】
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【００２２】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【００２３】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【００２４】
＜Ａ．実施の形態１＞
本発明に係る実施の形態１として、共通の半導体基板１上に、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）１０およびＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）２０を有する半導体装置の製造方法について、製造工程を順に示す図１〜図９を用いて説明する。なお、ＮＭＯＳトランジスタ１０およびＰＭＯＳトランジスタ２０の構成については、図９に示す。
【００２５】
＜Ａ−１．製造工程＞
まず、図１に示すように、シリコン基板等の半導体基板１を準備し、その主面内に周知の技術を用いてＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜ＩＳを選択的に形成し、半導体素子を形成する活性領域を規定する。この活性領域には、ＮＭＯＳトランジスタを形成するＮＭＯＳ領域（第１の領域）およびＰＭＯＳトランジスタを形成するＰＭＯＳ領域（第２の領域）が含まれている。
【００２６】
その後、ＮＭＯＳ領域のみにボロン（Ｂ）等のＰ型不純物を導入して、半導体基板１の表面内にＰウェル１０１を形成する。また、ＰＭＯＳ領域にはリン（Ｐ）等のＮ型不純物を導入して、半導体基板１の表面内にＮウェル１０２を形成する。
【００２７】
続いて、半導体基板１上に、金属酸化物膜やシリケート膜、例えばＨｆＯ2膜やＨｆＳｉＯＮ膜を、ＣＶＤ（chemical vapor deposition）法あるいはＰＶＤ（physical vapor deposition）法で形成する。ＨｆＯ2膜やＨｆＳｉＯＮ膜は、いわゆるＨｉｇｈ-ｋ膜（高誘電体膜）であり、これらでゲート絶縁膜を構成することで、ゲート絶縁膜の実効的な厚さを厚くすることができる。
【００２８】
次に、高誘電体膜上全面に、例えばＣＶＤ法を用いてポリシリコン層を形成する。ここで、ポリシリコン層の厚さは１００ｎｍ程度に設定される。
【００２９】
次に、ポリシリコン層上に、例えばＣＶＤ法を用いてシリコン窒化膜を形成した後、フォトリソグラフィーおよびドライエッチングを用いて、シリコン窒化膜、ポリシリコン層およびゲート絶縁膜を順次選択的に除去する。これにより、ＮＭＯＳ領域では、ゲート絶縁膜１１、ポリシリコンゲート１２およびゲートハードマスク１３の積層膜ＬＦ１が形成され、ＰＭＯＳ領域では、ゲート絶縁膜２１、ポリシリコンゲート２２およびゲートハードマスク２３の積層膜ＬＦ２が形成される。
【００３０】
その後、ＮＭＯＳ領域においては、積層膜ＬＦ１を注入マスクとして、例えばヒ素等のＮ型不純物を、２．０〜６．０ｋｅＶの注入エネルギーで、ドーズ量３×１０14〜３×１０15／ｃｍ2となるようにイオン注入して、積層膜ＬＦ１の側面外方の半導体基板１の表面内にソース・ドレインエクステンション層１４を形成する。
【００３１】
また、ＰＭＯＳ領域においては、積層膜ＬＦ２を注入マスクとして、例えばボロン等のＰ型不純物を、０．３〜０．８ｋｅＶの注入エネルギーで、ドーズ量１×１０14〜１×１０15／ｃｍ2となるようにイオン注入して、積層膜ＬＦ２の側面外方の半導体基板１の表面内にソース・ドレインエクステンション層２４を形成する。
【００３２】
次に、図２に示す工程において、積層膜ＬＦ１およびＬＦ２を含めた半導体基板１上を覆うように、例えばＣＶＤ法を用いてシリコン酸化膜を形成し、その後、当該シリコン酸化膜をドライエッチングにより除去して、積層膜ＬＦ１およびＬＦ２の側面に、それぞれサイドウォール絶縁膜１５および２５を形成する。なお、当該サイドウォール絶縁膜１５および２５は、シリコン窒化膜で形成しても良いが、その場合は、予め、積層膜ＬＦ１およびＬＦ２の側面を薄いシリコン酸化膜で覆った上からシリコン窒化膜を堆積させることになる。
【００３３】
そして、ＮＭＯＳ領域においては、サイドウォール絶縁膜１５が形成された積層膜ＬＦ１を注入マスクとして、例えばヒ素等のＮ型不純物を、５〜２０ｋｅＶの注入エネルギーで、ドーズ量３×１０15〜６×１０15／ｃｍ2となるようにイオン注入して、サイドウォール絶縁膜１５の側面外方の半導体基板１の表面内にソース・ドレイン層１６を形成する。
【００３４】
また、ＰＭＯＳ領域においては、サイドウォール絶縁膜２５が形成された積層膜ＬＦ２を注入マスクとして、例えばボロン等のＰ型不純物を、０．８〜４ｋｅＶの注入エネルギーで、ドーズ量１×１０15〜６×１０15／ｃｍ2となるようにイオン注入して、サイドウォール絶縁膜２５の側面外方の半導体基板１の表面内にソース・ドレイン層２６を形成する。
【００３５】
次に、半導体基板１上を覆うように、ニッケル膜を例えばスパッタリング法で形成し、熱処理によりシリコンとのシリサイド反応を起こさせる。
【００３６】
なお、シリサイド反応は絶縁膜との間では起きないので、サイドウォール絶縁膜１５および２５上、ゲートハードマスク１３および２３上には未反応のＮｉ膜が残り、これを除去することで、図３に示すように、ソース・ドレイン層１６および２６上のみにシリサイド層ＳＳを形成する。
【００３７】
次に、図４に示す工程において、半導体基板１上を覆うように厚さ３０ｎｍ程度のシリコン窒化膜を、例えば原子層堆積法（ＡＬＤ：Atomic Layer Deposition）法により堆積して、層間ライナー膜ＬＮとする。
【００３８】
続いて、半導体基板１上を覆うように厚さ５００ｎｍ程度のシリコン酸化膜を、例えば高密度プラズマＣＶＤ法により堆積して、層間絶縁膜ＩＬ１とする。
【００３９】
次に、図５に示す工程において、ゲートハードマスク１３および２３をストッパとするＣＭＰ（Chemical Mechanical Polishing）処理により、ポリシリコンゲート１２および２２上の層間絶縁膜ＩＬ１および層間ライナー膜ＬＮを除去する。このとき、ポリシリコンゲート１２および２２上にはゲートハードマスク１３および２３が僅かに残ることになる。
【００４０】
次に、図６に示す工程において、シリコン窒化膜を除去するドライエッチングにより、ポリシリコンゲート１２および２２上に残るゲートハードマスク１３および２３を除去して、ポリシリコンゲート１２および２２を露出させる。なお、ゲートハードマスク１３および２３が除去された跡は、窪み部となる。
【００４１】
次に、図７に示す工程において、半導体基板１上をレジストマスクＲＭで覆った後、フォトリソグラフィーおよびドライエッチングを用いて、ポリシリコンゲート１２の上面全体を露出させる開口部ＯＰを形成する。
【００４２】
その後、開口部ＯＰを介してポリシリコンゲート１２内に窒素をイオン注入する。このときの注入エネルギーは、注入イオンがポリシリコンゲート１２を突き抜けないように設定し、例えば窒素分子（Ｎ2）イオンであれば、１０ｋｅＶ程度とし、ドーズ量は１×１０15／ｃｍ2程度とする。
【００４３】
なお、注入エネルギーが１０ｋｅＶの場合、窒素分子（Ｎ2）イオンであれば、注入ピーク位置は深さ１０ｎｍ程度となり、厚さ１００ｎｍのポリシリコンゲート１２を注入イオンが突き抜けることはない。なお、Ｎ2イオンの代わりに窒素（Ｎ）イオンを用いても良いし、酸素（Ｏ）イオン、ゲルマニウム（Ｇｅ）イオンを用いても良いが、何れのイオンを用いる場合でも、ポリシリコンゲート１２の高さの半分より深く注入しないものとし、望ましくは、注入ピーク位置がポリシリコンゲート１２の高さの５分の１程度となるように注入エネルギーを設定する。
【００４４】
また、Ｎ2イオンのドーズ量が多くなれば、後に説明するニッケルの拡散を抑制する効果が高まるが、実用的な範囲は５×１０14〜１×１０16／ｃｍ2である。
【００４５】
このように、イオン注入を用いて窒素を導入することで、導入領域はレジストマスクのパターンによって簡便にかつ任意に設定できるという利点がある。
【００４６】
次に、レジストマスクＲＭを除去した後、図８に示す工程において、半導体基板１上を覆うように、厚さ２００ｎｍ程度のニッケル膜ＭＬを、例えばスパッタリング法で形成し、３００℃で数百秒程度の熱処理を加えて、ポリシリコンゲート１２および２２の上層部に、それぞれ主としてＮｉ2Ｓｉで構成されるニッケルシリサイド層１７および２７を形成する。
【００４７】
このとき、窒素を含んだポリシリコンゲート１２では、ニッケルの拡散が抑制されるため、そこに形成されるニッケルシリサイド層１７の厚さは、窒素を含まないポリシリコンゲート２２に形成されるニッケルシリサイド層２７に比べて薄くなる。
【００４８】
次に、未反応のニッケル膜ＭＬを燐酸と硝酸との混合液などを用いたウエットエッチングにより除去する。
【００４９】
その後５００℃数十秒程度の熱処理を加えると、ニッケルシリサイド層１７および２７中のニッケルが拡散し、ポリシリコンゲート１２および２２の全体がシリサイド化され、図９に示されるように、それぞれＦＵＳＩゲート１７１および２７１となり、ＮＭＯＳトランジスタ１０およびＰＭＯＳトランジスタ２０が完成する。
【００５０】
このとき、ＦＵＳＩゲート２７１中には、厚いニッケルシリサイド層２７からニッケルが拡散するので、ＦＵＳＩゲート１７１に比べて単位体積当たりのニッケル含有量が多くなっている。
【００５１】
続いて、層間絶縁膜ＩＬ２上を覆うように、厚さ５００ｎｍ程度のシリコン酸化膜を、例えば高密度プラズマＣＶＤ法により堆積して、層間絶縁膜ＩＬ２とする。
【００５２】
その後、フォトリソグラフィーおよびドライエッチングを用いて、層間絶縁膜ＩＬ２およびＩＬ１を貫通して、ソース・ドレイン層１６および２６上のシリサイド層ＳＳに達する複数のコンタクト開口部ＣＨを形成する。このとき、コンタクト開口部ＣＨは、ＦＵＳＩゲート１７１および２７１にも到達するように形成されるが、図９においては図示されていない。
【００５３】
以後は、従来的な手法により、コンタクト開口部ＣＨ内に導体層を充填することでコンタクト部を形成し、さらに、当該コンタクト部を覆うように層間絶縁膜ＩＬ２上に配線層をパターニングすることで、所望の半導体装置を得る。
【００５４】
＜Ａ−２．効果＞
以上説明した実施の形態１の半導体装置の製造方法によれば、ＮＭＯＳトランジスタ１０の製造過程において、ポリシリコンゲート１２に窒素をイオン注入した後に、ポリシリコンゲート１２の上層部に、主としてＮｉ2Ｓｉで構成されるニッケルシリサイド層１７を形成する。
【００５５】
窒素を含んだポリシリコンゲート１２では、ニッケルの拡散が抑制されるため、ニッケルシリサイド層１７の厚さは、窒素を含まないポリシリコンゲート２２に形成されるニッケルシリサイド層２７に比べて薄くなり、その後の熱処理によってフルシリサイド化した場合に、ＦＵＳＩゲート１７１の組成は単位体積当たりのニッケル含有量が少ないものとなる。例えば、窒素を含まなければＮｉ2Ｓｉとなる場合でも、窒素の存在によりＮｉＳｉにすることができる。
【００５６】
なお、窒素注入によるニッケルの拡散抑制の効果は、発明者達の実験によれば、窒素注入を行った場合のポリシリコンゲート中のニッケル濃度が、窒素注入を行わなかった場合の７２％程度に低下することが確認されている。
【００５７】
このように、ＦＵＳＩゲート１７１の組成を単位体積当たりのニッケル含有量が少ないものとすることで、ＮＭＯＳトランジスタ１０の閾値（Ｖｔｈ）を低くすることができ、また、ポリシリコンゲート２２には窒素を含ませないようにすることで、ＦＵＳＩゲート２７１の組成を単位体積当たりのニッケル含有量が多いものとすることができ、ＰＭＯＳトランジスタ２０の閾値（Ｖｔｈ）を低くすることができる。
【００５８】
なお、ポリシリコン中でのニッケルの拡散を抑制する効果は、窒素、ゲルマニウム以外にもボロン（Ｂ）やフッ素（Ｆ）の注入によっても得られる。
【００５９】
ここで、ゲート絶縁膜としてＨｉｇｈ-ｋ膜を用い、ゲート電極としてＦＵＳＩゲートを用いるトランジスタにおいては、いわゆるゲート注入によって、ソース・ドレイン層と同じ導電型の不純物をゲートに導入することによる効果はなく、ソース・ドレイン層と導電型が異なる不純物を多量に導入しても不具合は生じないので、シリサイド金属の拡散抑制のための注入イオン種は、導電型を考慮する必要はない。
【００６０】
また、Ｎ2イオンや、Ｇｅイオンなど、ＢやＦに比べて質量の重いイオンを注入すると、ポリシリコンをアモルファス化することができ、シリサイド金属が均一に拡散することとなって、トランジスタ特性のばらつきを抑制する効果もある。
【００６１】
＜Ｂ．実施の形態２＞
本発明に係る実施の形態２として、共通の半導体基板１上に、ＮＭＯＳトランジスタ１０ＡおよびＰＭＯＳトランジスタ２０Ａを有する半導体装置の製造方法について、製造工程を順に示す図１０〜図１２を用いて説明する。なお、ＮＭＯＳトランジスタ１０ＡおよびＰＭＯＳトランジスタ２０Ａの構成については図１２に示す。
【００６２】
＜Ｂ−１．製造工程＞
実施の形態１において説明した図１〜図６に示す工程を経て、ポリシリコンゲート１２および２２上からゲートハードマスク１３および２３を除去し、ポリシリコンゲート１２および２２を露出させる。
【００６３】
次に、図１０に示す工程において、半導体基板１上をレジストマスクＲＭで覆った後、フォトリソグラフィーおよびドライエッチングを用いて、ポリシリコンゲート２２の上面全体を露出させる開口部ＯＰを形成する。
【００６４】
その後、開口部ＯＰを介してポリシリコンゲート２２内にシリコンをイオン注入することで、ポリシリコンゲート２２をアモルファス化してアモルファスシリコンゲート２２１とする。
【００６５】
このときの注入エネルギーは、注入イオンがポリシリコンゲート２２を突き抜けないように設定し、シリコンイオンであれば、５ｋｅＶ程度とし、ドーズ量は２×１０15／ｃｍ2程度とする。なお、注入エネルギーが５ｋｅＶの場合、注入ピーク位置は深さ７ｎｍ程度となり、厚さ１００ｎｍのポリシリコンゲート２２を注入イオンが突き抜けることはない。なお、シリコンの代わりに、リン（Ｐ）、アルゴン（Ａｒ）、ゲルマニウム（Ｇｅ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）およびインジウム（Ｉｎ）を用いることもできるが、何れのイオンを用いる場合でも、ポリシリコンゲート２２の高さの半分より深く注入しないものとし、望ましくは、注入ピーク位置がポリシリコンゲート２２の高さの５分の１程度となるように注入エネルギーを設定する。
【００６６】
このように、イオン注入を用いてシリコンを導入することで、導入領域はレジストマスクのパターンによって簡便にかつ任意に設定できるという利点がある。
【００６７】
また、シリコンイオンのドーズ量が多くなれば、ポリシリコンゲートのアモルファス化を促進する効果が高まるが、実用的な範囲は５×１０14〜１×１０16／ｃｍ2である。
【００６８】
次に、レジストマスクＲＭを除去した後、図１１に示す工程において、半導体基板１上を覆うように、厚さ２００ｎｍ程度のニッケル膜ＭＬを、例えばスパッタリング法で形成し、３００℃で数百秒程度の熱処理を加えて、ポリシリコンゲート１２およびアモルファスシリコンゲート２２１の上層部に、それぞれ主としてＮｉ2Ｓｉで構成されるニッケルシリサイド層１７および２７を形成する。
【００６９】
次に、未反応のニッケル膜ＭＬを燐酸と硝酸との混合液などを用いたウエットエッチングにより除去する。
【００７０】
その後５００℃で数十秒程度の熱処理を加えると、ニッケルシリサイド層１７および２７中のニッケルが拡散し、ポリシリコンゲート１２およびアモルファスシリコンゲート２２１の全体がシリサイド化され、図１２に示されるように、それぞれＦＵＳＩゲート１７２および２７２となり、ＮＭＯＳトランジスタ１０ＡおよびＰＭＯＳトランジスタ２０Ａが完成する。以後の工程は、図９を用いて説明した工程と同じであるので、説明は省略する。
【００７１】
＜Ｂ−２．効果＞
以上説明した実施の形態２の半導体装置の製造方法によれば、ＰＭＯＳトランジスタ２０Ａの製造過程において、ポリシリコンゲート２２にシリコンをイオン注入してアモルファスシリコンゲート２２１とした後に、その上層部に、主としてＮｉ2Ｓｉで構成されるニッケルシリサイド層２７を形成する。
【００７２】
ポリシリコンの場合、結晶粒界の不均一性により、ニッケルなどのシリサイド金属の拡散状態に差が出る可能性があるが、イオン注入によるアモルファス化により、シリサイド金属が均一に拡散することとなって、トランジスタ特性のばらつきが抑制される。
【００７３】
なお、イオン注入によるポリシリコンのアモルファス化はＰ、Ａｒ、Ｇｅ、Ａｓ、ＳｂおよびＩｎによっても可能である。これらは、ポリシリコンゲートの導電型を設定するためのドーピングとは異なり、シリサイド金属拡散の制御が目的であるため、フルシリサイドプロセスの直前に実行される。
【００７４】
また、ゲート絶縁膜としてＨｉｇｈ-ｋ膜を用い、ゲート電極としてＦＵＳＩゲートを用いるトランジスタにおいては、いわゆるゲート注入によって、ソース・ドレイン層と同じ導電型の不純物をゲートに導入することによる効果はなく、ソース・ドレイン層と導電型が異なる不純物を多量に導入しても不具合は生じないので、アモルファス化のための注入イオン種は、導電型を考慮する必要はない。
【００７５】
＜Ｃ．実施の形態３＞
本発明に係る実施の形態３として、共通の半導体基板１上に、ＮＭＯＳトランジスタ１０およびＰＭＯＳトランジスタ２０Ｂを有する半導体装置の製造方法について、製造工程を順に示す図１３〜図１７を用いて説明する。なお、ＮＭＯＳトランジスタ１０およびＰＭＯＳトランジスタ２０Ｂの構成については図１７に示す。
【００７６】
＜Ｃ−１．製造工程＞
実施の形態１において説明した図１〜図６に示す工程を経て、ポリシリコンゲート１２および２２上からゲートハードマスク１３および２３を除去し、ポリシリコンゲート１２および２２を露出させる。
【００７７】
次に、図１３に示す工程において、半導体基板１上をレジストマスクＲＭ１で覆った後、フォトリソグラフィーおよびドライエッチングを用いて、ポリシリコンゲート１２の上面全体を露出させる開口部ＯＰ１を形成する。
【００７８】
その後、開口部ＯＰ１を介してポリシリコンゲート１２内に窒素をイオン注入する。このときの注入条件は、実施の形態１において図７を用いて説明した窒素イオン注入の条件と同じである。また、Ｎ2イオンの代わりに窒素（Ｎ）イオンを注入しても良いし、ゲルマニウム（Ｇｅ）イオンを注入しても良い。
【００７９】
レジストマスクＲＭ１を除去した後、図１４に示す工程において、半導体基板１上をレジストマスクＲＭ２で覆った後、フォトリソグラフィーおよびドライエッチングを用いて、ポリシリコンゲート２２の上面全体を露出させる開口部ＯＰ２を形成する。
【００８０】
続いて、ポリシリコンを除去するドライエッチングにより、ポリシリコンゲート２２を４０ｎｍ程度エッチングする。これによりポリシリコンゲート２２の高さは６０ｎｍ程度となり、高さ１００ｎｍ程度のポリシリコンゲート１２よりも低くなる。
【００８１】
その後、図１５に示す工程において、開口部ＯＰ２を介してポリシリコンゲート２２内にシリコンイオンを注入することで、ポリシリコンゲート２２をアモルファス化してアモルファスシリコンゲート２２２とする。このときの注入条件は、実施の形態２において図１０を用いて説明したシリコンイオン注入の条件と同じである。また、シリコンの代わりに、Ｐ、Ａｒ、Ｇｅ、ヒ素、ＳｂおよびＩｎを用いても良い。
【００８２】
なお、Ｇｅには、ポリシリコン中でのシリサイド金属の拡散を抑制する機能も有してはいるが、どちらかと言えばアモルファス化を促進する効果の方が強く現れる。
【００８３】
次に、レジストマスクＲＭ２を除去した後、図１６に示す工程において、半導体基板１上を覆うように、厚さ２００ｎｍ程度のニッケル膜ＭＬを、例えばスパッタリング法で形成し、３００℃で数百秒程度の熱処理を加えて、ポリシリコンゲート１２の上層部に、主としてＮｉ2Ｓｉで構成されるニッケルシリサイド層１７を形成する。一方、アモルファスシリコンゲート２２２の高さは６０ｎｍ程度に低減されているので、ほぼ全体が、主としてＮｉ2Ｓｉで構成されるニッケルシリサイド層２７となっている。
【００８４】
次に、未反応のニッケル膜ＭＬを、燐酸と硝酸との混合液などを用いたウエットエッチングにより除去する。
【００８５】
その後５００℃で数十秒程度の熱処理を加えると、ニッケルシリサイド層１７および２７中のニッケルが拡散し、ポリシリコンゲート１２およびアモルファスシリコンゲート２２２の全体がシリサイド化され、図１７に示されるように、それぞれＦＵＳＩゲート１７１および２７３となり、ＮＭＯＳトランジスタ１０およびＰＭＯＳトランジスタ２０Ｂが完成する。
【００８６】
このとき、ＦＵＳＩゲート２７３中には、厚いニッケルシリサイド層２７からニッケルが拡散するので、ＦＵＳＩゲート１７１に比べて単位体積当たりのニッケル含有量が多くなっている。
【００８７】
＜Ｃ−２．効果＞
以上説明した実施の形態３の半導体装置の製造方法によれば、ＮＭＯＳトランジスタ１０の製造過程において、ポリシリコンゲート１２に窒素をイオン注入した後に、ポリシリコンゲート１２の上層部に、主としてＮｉ2Ｓｉで構成されるニッケルシリサイド層１７を形成する。
【００８８】
窒素を含んだポリシリコンゲート１２では、ニッケルの拡散が抑制されるため、ニッケルシリサイド層１７の厚さは、窒素を含まないアモルファスシリコンゲート２２２のニッケルシリサイド層２７に比べて薄くなり、その後の熱処理によってフルシリサイド化した場合に、ＦＵＳＩゲート１７１の組成は単位体積当たりのニッケル含有量が少ないものとなる。
【００８９】
一方、アモルファスシリコンゲート２２２の高さは６０ｎｍ程度に薄くなっているため、ほぼ全体が、ニッケルシリサイド層２７となっており、その後の熱処理によってフルシリサイド化した場合に、ＦＵＳＩゲート２７３の組成はＦＵＳＩゲート１７１に比べて単位体積当たりのニッケル含有量が多いものとなる。
【００９０】
このように、ＦＵＳＩゲート１７１の組成をニッケルの少ないものとすることで、ＮＭＯＳトランジスタ１０の閾値（Ｖｔｈ）を低くすることができ、また、アモルファスシリコンゲート２２２には窒素を含ませないようにすることで、ＦＵＳＩゲート２７３の組成をニッケルの多いものとすることができ、ＰＭＯＳトランジスタ２０Ｂの閾値（Ｖｔｈ）を低くすることができる。
【００９１】
また、ＰＭＯＳトランジスタ２０Ｂの製造過程において、ポリシリコンゲート２２にシリコンをイオン注入してアモルファスシリコンゲート２２２とする。ポリシリコンの場合、結晶粒界の不均一性により、ニッケルなどのシリサイド金属の拡散状態に差が出る可能性があるが、イオン注入によるアモルファス化により、シリサイド金属が均一に拡散することとなって、トランジスタ特性のばらつきが抑制される。
【００９２】
＜Ｄ．実施の形態４＞
本発明に係る実施の形態４として、共通の半導体基板１上に、ゲートサイズの異なるＭＯＳトランジスタ３０および４０を有する半導体装置の製造方法について、製造工程を順に示す図１８〜図２１を用いて説明する。なお、ＭＯＳトランジスタ３０および４０の構成については図２１に示す。
【００９３】
＜Ｄ−１．製造工程＞
図１８〜図２１においては、半導体基板１を、ロジック回路が形成されるロジック領域（第１の領域）と、入出力回路が配設されるＩ／Ｏ領域（第２の領域）とに区分し、ロジック領域にはゲート絶縁膜が薄くゲート長の短いＭＯＳトランジスタ３０（図２１）を形成し、Ｉ／Ｏ領域にはゲート絶縁膜が厚くゲート長の長いＭＯＳトランジスタ４０（図２１）を形成する工程を示している。
【００９４】
図１８に示すロジック領域においては、例えば、ＳｉＯ2膜上にＨｆＳｉＯＮ膜が積層された２層のゲート絶縁膜３１上にポリシリコンゲート３２が配設され、ゲート絶縁膜３１およびポリシリコンゲート３２の側面には、例えばシリコン酸化膜で構成されるサイドウォール絶縁膜３５が配設されている。
【００９５】
また、ポリシリコンゲート３２の側面外方の半導体基板１の表面内には、ソース・ドレインエクステンション層３４が配設され、サイドウォール絶縁膜３５の側面外方の半導体基板１の表面内には、ソース・ドレイン層３６が配設されて、トランジスタ構造を構成している。また、ソース・ドレイン層３６上にはシリサイド層ＳＳが配設されている。
【００９６】
なお、ソース・ドレインエクステンション層３４およびソース・ドレイン層３６の導電型については、何れの導電型に限定されるものではない。
【００９７】
また、Ｉ／Ｏ領域においては、例えば、ＳｉＯ2膜上にＨｆＳｉＯＮ膜が積層された２層のゲート絶縁膜４１上にポリシリコンゲート４２が配設され、ゲート絶縁膜４１およびポリシリコンゲート４２の側面には、例えばシリコン酸化膜で構成されるサイドウォール絶縁膜５５が配設されている。
【００９８】
また、ポリシリコンゲート４２の側面外方の半導体基板１の表面内には、ソース・ドレインエクステンション層４４が配設され、サイドウォール絶縁膜４５の側面外方の半導体基板１の表面内には、ソース・ドレイン層４６が配設されて、トランジスタ構造を構成している。そして、ソース・ドレイン層４６上にはシリサイド層ＳＳが配設されている。
【００９９】
なお、ソース・ドレインエクステンション層４４およびソース・ドレイン層４６の導電型については、何れの導電型に限定されるものではない。
【０１００】
ゲート絶縁膜３１の厚さは、ゲート絶縁膜４１に比べて薄く、ポリシリコンゲート３２のゲート長はポリシリコンゲート４２に比べて短い。また、ポリシリコンゲート３２の高さは、ポリシリコンゲート４２よりも低い。これは、ロジック領域に形成されるＭＯＳトランジスタは、Ｉ／Ｏ領域に形成されるＭＯＳトランジスタに比べて駆動電圧が低いためであり、また、電流駆動力も小さくて済むので、図示されないゲート幅も短く設定されている。
【０１０１】
なお、図１８に示す構成は、実施の形態１において説明した図１〜図６に示す工程と基本的に同様の工程を経て得られるものであり、説明は省略する。
【０１０２】
図１８においては、ポリシリコンゲート３２および４２上方の層間ライナー膜ＬＮおよび層間絶縁膜ＩＬ１が除去され、さらに、ポリシリコンゲート３２および４２上に配設されていたゲートハードマスク（図示せず）が除去され、ポリシリコンゲート３２および４２が露出された状態を示している。なお、ゲートハードマスクが除去された跡は、窪み部となっている。
【０１０３】
図１９に示す工程において、半導体基板１上をレジストマスクＲＭで覆った後、フォトリソグラフィーおよびドライエッチングを用いて、ポリシリコンゲート３２の上面全体を露出させる開口部ＯＰを形成する。
【０１０４】
その後、開口部ＯＰを介してポリシリコンゲート３２内に窒素をイオン注入するこのときの注入エネルギーは、注入イオンがポリシリコンゲート３２を突き抜けないように設定する。例えば、ポリシリコンゲート４２の高さが厚さ１００ｎｍ程度である場合、ポリシリコンゲート３２の高さがその半分程度であるなら、窒素分子（Ｎ2）イオンを１０ｋｅＶ程度のエネルギーで注入しても、ポリシリコンゲート３２を注入イオンが突き抜けることはない。
【０１０５】
なお、Ｎ2イオンの代わりに窒素（Ｎ）イオンを用いても良いし、酸素（Ｏ）イオン、ゲルマニウム（Ｇｅ）イオンを用いても良いが、何れのイオンを用いる場合でも、ポリシリコンゲート３２の高さの半分より深く注入しないものとし、望ましくは、注入ピーク位置がポリシリコンゲート３２の高さの５分の１程度となるように注入エネルギーを設定する。また、Ｎ2イオンのドーズ量の実用的な範囲は５×１０14〜１×１０16／ｃｍ2である。
【０１０６】
次に、レジストマスクＲＭを除去した後、図２０に示す工程において、半導体基板１上を覆うように、厚さ２００ｎｍ程度のニッケル膜ＭＬを、例えばスパッタリング法で形成し、３００℃で数百秒程度の熱処理を加えて、ポリシリコンゲート３２および４２の上層部に、それぞれ主としてＮｉ2Ｓｉで構成されるニッケルシリサイド層３７および４７を形成する。
【０１０７】
このとき、窒素を含んだポリシリコンゲート３２では、ニッケルの拡散が抑制されるため、そこに形成されるニッケルシリサイド層３７の厚さは、窒素を含まないポリシリコンゲート４２に形成されるニッケルシリサイド層４７に比べて薄くなる。
【０１０８】
次に、未反応のニッケル膜ＭＬを燐酸と硝酸との混合液などを用いたウエットエッチングにより除去する。
【０１０９】
その後５００℃数十秒程度の熱処理を加えると、ニッケルシリサイド層３７および４７中のニッケルが拡散し、ポリシリコンゲート３２および４２の全体がシリサイド化され、図２１に示されるように、それぞれＦＵＳＩゲート３７１および４７１となり、ＭＯＳトランジスタ３０および４０が完成する。
【０１１０】
このとき、ＦＵＳＩゲート４７１中には、厚いニッケルシリサイド層４７からニッケルが拡散するので、ＦＵＳＩゲート３７１に比べて単位体積当たりのニッケル含有量が多くなっている。
【０１１１】
＜Ｄ−２．効果＞
以上説明した実施の形態４の半導体装置の製造方法によれば、ロジック領域に形成されるＭＯＳトランジスタ３０の製造過程において、ポリシリコンゲート３２に窒素をイオン注入した後に、ポリシリコンゲート３２の上層部に、主としてＮｉ2Ｓｉで構成されるニッケルシリサイド層３７を形成する。
【０１１２】
ここで、ゲート長の短いトランジスタや、ゲート幅の短いトランジスタはゲート体積が小さいため、シリコンと反応するニッケル量が相対的に増え、ニッケルリッチになりやすい。しかし、窒素を含んだポリシリコンゲート３２では、ニッケルの拡散が抑制されるため、ニッケルシリサイド層３７の厚さは、窒素を含まないポリシリコンゲート２２に形成されるニッケルシリサイド層２７に比べて薄くなり、その後の熱処理によってフルシリサイド化した場合に、ＦＵＳＩゲート３７１の組成は単位体積当たりのニッケル含有量が少ないものとなる。このため、ＭＯＳトランジスタ３０において、ＦＵＳＩゲート３７１がニッケルリッチになることが防止される。
【０１１３】
先に説明したように、ＰＭＯＳトランジスタでは、ニッケル含有量が多いほど閾値が低くなり、ＮＭＯＳトランジスタでは、ニッケル含有量が多いほど閾値が高くなるので、ゲートがニッケルリッチになるトランジスタと、そうでないトランジスタとでは閾値にばらつきが発生し、また、ニッケルとシリコンとの反応比も制御しにくい。
【０１１４】
しかし、上述したように、ゲート長やゲート幅、あるいはゲート高さが小さく、ニッケルリッチになりやすいトランジスタのゲートのみに窒素イオンを注入することで、ニッケルとシリコンとの反応比を制御しやすくなるので、同じロジック領域のトランジスタ間で閾値が異なるという状態を防止することができる。
【０１１５】
なお、実施の形態４においては、ロジック領域およびＩ／Ｏ領域に配設される２種類のＭＯＳトランジスタを例に取り、両トランジスタで駆動電圧が異なるものとして説明したが、駆動電圧は同じでも、電流駆動力が異なるためにゲート幅が異なるようなＭＯＳトランジスタにおいて実施の形態４の製造方法を適用すれば、閾値のばらつきを防止できることは言うまでもない。
【０１１６】
＜Ｅ．実施の形態５＞
本発明に係る実施の形態５として、共通の半導体基板１上に、ゲートサイズの異なるＭＯＳトランジスタ３０Ａおよび４０Ｂを有する半導体装置の製造方法について、製造工程を順に示す図２２〜図２４を用いて説明する。なお、ＭＯＳトランジスタ３０Ａおよび４０Ａの構成については図２４に示す。
【０１１７】
＜Ｅ−１．製造工程＞
図２２〜図２４においては、半導体基板１を、ロジック領域とＩ／Ｏ領域とに区分し、ロジック領域にはゲート絶縁膜が薄くゲート長の短いＭＯＳトランジスタ３０Ａ（図２４）を形成し、Ｉ／Ｏ領域にはゲート絶縁膜が厚くゲート長の長いＭＯＳトランジスタ４０Ａ（図２４）を形成する工程を示している。
【０１１８】
図２２に示すロジック領域およびＩ／Ｏ領域におけるトランジスタ構造は、図１８示した構成と同じであるので、同一の構成については同一の符号を付し、重複する説明は省略する。
【０１１９】
図２２に示す工程において、半導体基板１上をレジストマスクＲＭで覆った後、フォトリソグラフィーおよびドライエッチングを用いて、ポリシリコンゲート４２の上面全体を露出させる開口部ＯＰを形成する。
【０１２０】
その後、開口部ＯＰを介してポリシリコンゲート４２内にシリコンをイオン注入することで、ポリシリコンゲート４２をアモルファス化してアモルファスシリコンゲート４２１とする。
【０１２１】
このときの注入エネルギーは、注入イオンがポリシリコンゲート４２を突き抜けないように設定し、シリコンイオンであれば、５ｋｅＶ程度とし、ドーズ量は２×１０15／ｃｍ2程度とする。なお、注入エネルギーが５ｋｅＶの場合、注入ピーク位置は深さ７ｎｍ程度となり、厚さ１００ｎｍのポリシリコンゲート２２を注入イオンが突き抜けることはない。なお、シリコンの代わりにＰ、Ａｒ、Ｇｅ、Ａｓ、ＳｂおよびＩｎを用いることもできるが、何れのイオンを用いる場合でも、ポリシリコンゲート４２の高さの半分より深く注入しないものとし、望ましくは、注入ピーク位置がポリシリコンゲート４２の高さの５分の１程度となるように注入エネルギーを設定する。また、シリコンイオンのドーズ量の実用的な範囲は５×１０14〜１×１０16／ｃｍ2である。
【０１２２】
次に、レジストマスクＲＭを除去した後、図２３に示す工程において、半導体基板１上を覆うように、厚さ２００ｎｍ程度のニッケル膜ＭＬを、例えばスパッタリング法で形成し、３００℃で数百秒程度の熱処理を加えて、ポリシリコンゲート３２およびアモルファスシリコンゲート４２１の上層部に、それぞれ主としてＮｉ2Ｓｉで構成されるニッケルシリサイド層３７および４７を形成する。
【０１２３】
次に、未反応のニッケル膜ＭＬを燐酸と硝酸との混合液などを用いたウエットエッチングにより除去する。
【０１２４】
その後５００℃で数十秒程度の熱処理を加えると、ニッケルシリサイド層３７および４７中のニッケルが拡散し、ポリシリコンゲート３２およびアモルファスシリコンゲート４２１の全体がシリサイド化され、図２４に示されるように、それぞれＦＵＳＩゲート３７２および４７２となり、ＮＭＯＳトランジスタ３０ＡおよびＰＭＯＳトランジスタ４０Ａが完成する。以後の工程は、図９を用いて説明した工程と同じであるので、説明は省略する。
【０１２５】
＜Ｅ−２．効果＞
以上説明した実施の形態５の半導体装置の製造方法によれば、ＭＯＳトランジスタ４０Ａの製造過程において、ポリシリコンゲート４２にシリコンをイオン注入してアモルファスシリコンゲート４２１とした後に、その上層部に、主としてＮｉ2Ｓｉで構成されるニッケルシリサイド層４７を形成する。
【０１２６】
ポリシリコンの場合、結晶粒界の不均一性により、ニッケルなどのシリサイド金属の拡散状態に差が出る可能性があるが、イオン注入によるアモルファス化により、シリサイド金属が均一に拡散することとなって、トランジスタ特性のばらつきが抑制される。
【０１２７】
なお、イオン注入によるポリシリコンのアモルファス化はＰ、Ａｒ、Ｇｅ、Ａｓ、ＳｂおよびＩｎによっても可能である。これらは、ポリシリコンゲートの導電型を設定するためのドーピングとは異なり、シリサイド金属拡散の制御が目的であるため、フルシリサイドプロセスの直前に実行される。
【０１２８】
また、ゲート絶縁膜としてＨｉｇｈ−ｋ膜を用い、ゲート電極としてＦＵＳＩゲートを用いるトランジスタにおいては、いわゆるゲート注入によって、ソース・ドレイン層と同じ導電型の不純物を導入することによる効果はなく、ソース・ドレイン層と導電型が異なる不純物を多量に導入しても不具合は生じないので、アモルファス化のための注入イオン種は、導電型を考慮する必要はない。
【０１２９】
なお、以上説明した実施の形態１〜５においては、シリサイド金属としてニッケルを使用する例を説明したが、本発明の適用はニッケルを使用する場合に限定されるものではなく、例えば、チタン（Ｔｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、タングステン（Ｗ）および白金（Ｐｔ）を使用する場合にも有効である。
【０１３０】
また、以上説明したように、窒素をポリシリコンゲートに導入することでシリサイド金属の拡散が抑制され、シリコンをポリシリコンゲートに導入することでアモルファス化を促進して、シリサイド金属を均一に拡散できる。
【０１３１】
この性質の利用形態としては、実施の形態１〜５に示したように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタ、あるいはロジック領域とＩ／Ｏ領域の組み合わせにおいて、一方のみに窒素を導入、あるいは一方のみにシリコンを導入するという形態に限定されない。すなわち、全てのトランジスタのポリシリコンゲートに窒素を導入する、あるいは全てのトランジスタのポリシリコンゲートにシリコンを導入するという形態も可能である。
【０１３２】
これにより、全てのトランジスタにおいてシリサイド金属の拡散を抑制する、あるいは全てのトランジスタにおいてアモルファス化を促進するという効果を得ることができる。
【図面の簡単な説明】
【０１３３】
【図１】本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。
【図２】本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。
【図３】本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。
【図４】本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。
【図５】本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。
【図６】本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。
【図７】本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。
【図８】本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。
【図９】本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。
【図１０】本発明に係る実施の形態２の半導体装置の製造方法を説明する断面図である。
【図１１】本発明に係る実施の形態２の半導体装置の製造方法を説明する断面図である。
【図１２】本発明に係る実施の形態２の半導体装置の製造方法を説明する断面図である。
【図１３】本発明に係る実施の形態３の半導体装置の製造方法を説明する断面図である。
【図１４】本発明に係る実施の形態３の半導体装置の製造方法を説明する断面図である。
【図１５】本発明に係る実施の形態３の半導体装置の製造方法を説明する断面図である。
【図１６】本発明に係る実施の形態３の半導体装置の製造方法を説明する断面図である。
【図１７】本発明に係る実施の形態３の半導体装置の製造方法を説明する断面図である。
【図１８】本発明に係る実施の形態４の半導体装置の製造方法を説明する断面図である。
【図１９】本発明に係る実施の形態４の半導体装置の製造方法を説明する断面図である。
【図２０】本発明に係る実施の形態４の半導体装置の製造方法を説明する断面図である。
【図２１】本発明に係る実施の形態４の半導体装置の製造方法を説明する断面図である。
【図２２】本発明に係る実施の形態５の半導体装置の製造方法を説明する断面図である。
【図２３】本発明に係る実施の形態５の半導体装置の製造方法を説明する断面図である。
【図２４】本発明に係る実施の形態５の半導体装置の製造方法を説明する断面図である。
【符号の説明】
【０１３４】
１  半導体基板、１１，２１，３１，４１  ゲート絶縁膜、１２，２２，３２，４２  ポリシリコンゲート、１５，２５，３５，４５  サイドウォール絶縁膜、ＩＬ１  層間絶縁膜、ＬＮ  層間ライナー膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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