(57)【要約】【課題】半導体基板にＳＯＩ構造を部分的に形成する際に、ＳＯＩ層を面積又は平面形状等のばらつき少なく形成できるようにした半導体装置の製造方法を提供する。【解決手段】Ｓｉ基板１上に積層されたＳｉ層１３とＳｉＧｅ層１１とを部分的にエッチングして支持体穴を形成する。次に、Ｓｉ層１３を支持する支持体を、支持体穴を埋め込み且つＳｉ層１３を覆うように形成し、ＳｉＧｅ除去穴を素子領域に隣接して形成する。そして、ＳｉＧｅ除去穴を介してＳｉＧｅ層１１をフッ硝酸溶液等でエッチングすることによって、素子領域のＳｉ基板１とＳｉ層１３との間に空洞部を形成する。本発明では、支持体穴を形成する際にＳｉ基板１上にアライメントマークＭを形成しておき、ＳｉＧｅ除去穴を形成する工程では、このアライメントマークＭを用いてフォトリソグラフィーの位置合わせを行う。【選択図】図１０
2008153532.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１半導体層と第２半導体層とを順次積層する工程と、
前記第２半導体層と前記第１半導体層とを部分的にエッチングして、当該第２半導体層と該第１半導体層とを貫く第１溝を素子領域に隣接して形成する工程と、
前記第２半導体層を支持する支持体を、前記第１溝を埋め込み且つ前記第２半導体層を覆うように形成する工程と、
前記支持体によって支持されている前記第２半導体層下から前記第１半導体層を露出させる第２溝を前記素子領域に隣接して形成する工程と、
前記第２半導体層よりも前記第１半導体層の方がエッチングされ易い条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記素子領域の前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、を含み、
前記第１溝を形成する工程では、当該第１溝を形成するためのフォトリソグラフィー及びエッチングによって、前記第１溝を形成すると共に前記半導体基板上にアライメントマークを形成しておき、
前記第２溝を形成する工程では、前記アライメントマークを用いてフォトリソグラフィーの位置合わせを行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記素子領域のうちのチャネルとなる領域を平面視で挟むように前記第１溝及び前記第２溝を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記素子領域を平面視で囲むように前記第１溝と前記第２溝とを互いに隣接して形成し、
前記第２溝を形成する工程では、前記第１溝との境界において当該第１溝の端部と平面視で重なり合うように前記第２溝を形成することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１溝を形成する工程では、前記素子領域のうちのチャネルとなる領域に前記第１溝を隣接して形成し、当該第１溝を形成した後で、
前記チャネルとなる領域の真上から当該領域に隣接する前記第１溝の真上にかけてゲート電極を形成する工程、をさらに含み、
前記チャネルとなる領域に隣接して形成される前記第１溝のチャネル方向に沿った長さを、前記ゲート電極のゲート長よりも長くすることを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、半導体基板にＳＯＩ構造を部分的に形成する際に、ＳＯＩ層を面積又は平面形状等のばらつき少なく形成できるようにした技術に関する。  
【背景技術】
【０００２】
この種の従来技術としては例えば特許文献１、２があり、これらの文献には、バルク基板上にＳＯＩ構造を部分的に形成することで、ＳＯＩトランジスタを低コストで形成できる方法（即ち、ＳＢＳＩ法）が開示されている。
ＳＢＳＩ方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、図１５（ａ）に示すように、Ｓｉ／ＳｉＧｅ層を貫通してＳｉ基板を底面とする支持体穴ｈ´を形成する。次に、図１５（ｂ）に示すように、支持体穴ｈ´を埋め込み且つＳｉ層表面を覆うように支持体１２２を形成する。そして、図１５（ｃ）に示すように、支持体１２２によって支持されているＳｉ層下からＳｉＧｅ層の側面を露出させる溝（即ち、ＳｉＧｅ除去穴）Ｈ´を形成する。次に、このＳｉＧｅ除去穴Ｈ´を介してＳｉＧｅ層をウェットエッチングすることによって、Ｓｉ基板とＳｉ層との間に空洞部を形成する。その後、熱酸化やＣＶＤ法によって、Ｓｉ基板とＳｉ層との間にＳｉＯ２膜などからなるＢＯＸ層を形成する。
【特許文献１】特開２００５−３５４０２４号公報
【特許文献２】特開２００６−４１３３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のＳＢＳＩ法では、ＢＯＸ層上に形成されるＳｉ層（即ち、素子領域）の面積はそれほど大きくなく、また、その平面視での形状も縦横比が大きく異ならない単純な長方形であることが多かった。
しかしながら、最近では、Ｓｉに対するＳｉＧｅのエッチングの選択比が向上するにつれて、大面積の素子領域を形成することが可能となり、また、ＳＢＳＩ法をＳＲＡＭなどの製造方法に用いるなどその適用範囲が広がるにつれて、素子領域の平面視での形状（以下、「平面形状」ともいう。）も複雑になりつつある。例えば、素子領域の平面形状として、長辺方向の長さが短辺方向の長さに比べて極端に長い長方形、「Ｌ」字、「十」字、「王」字、「Ｔ」字など種々の形状が選択されてきている。また、その面積も大きいものや小さいものなど様々となってきている。このため、従来は、図１５（ｃ）に示したように、素子領域の短辺側にのみ支持体穴ｈ´を配置していればＳｉ層を十分に支えることが可能であったのに対して、最近では、素子領域の短辺側だけでなく、その長辺側にも支持体穴を配置しないとＳｉ層を十分に支えることができないような場合も増えてきている。
【０００４】
また、これに伴い、従来は、支持体穴ｈ´とＳｉＧｅ除去穴Ｈ´との位置関係が多少ずれても、素子領域の面積や平面形状にあまり影響がなかったのに対して、最近では支持体穴ｈ´とＳｉＧｅ除去穴Ｈ´との位置関係が少しずれただけで、素子領域の面積や平面形状が大きく変動してしまうような場合も増えてきている。例えば、図１６（ａ）の太線で示すように、素子領域の短辺と平行に、且つ、素子領域の長辺に沿って配置された支持体穴ｈ´１の真上を通るようにＭＯＳトランジスタのゲート電極１４１を配置する場合、ＭＯＳトランジスタのチャネル幅Ｗは支持体穴ｈ´１とＳｉＧｅ除去穴Ｈ´との間の距離に等しくなる。ここで、支持体穴ｈ´１が図１６（ｂ）に示すように全体的に下方向にずれたり、図１６（ｃ）に示すように全体的に上方向にずれた状態で形成された場合には、チャネル幅Ｗが短くなったり長くなったりしてしまう。
そこで、本発明は、このようなＳＢＳＩ法の進展により新たに顕在化した課題に鑑みてなされたものであって、半導体基板にＳＯＩ構造を部分的に形成する際に、ＳＯＩ層を面積又は平面形状等のばらつき少なく形成できるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００５】
〔発明１〕  発明１の半導体装置の製造方法は、半導体基板上に第１半導体層と第２半導体層とを順次積層する工程と、前記第２半導体層と前記第１半導体層とを部分的にエッチングして、当該第２半導体層と該第１半導体層とを貫く第１溝を素子領域に隣接して形成する工程と、前記第２半導体層を支持する支持体を、前記第１溝を埋め込み且つ前記第２半導体層を覆うように形成する工程と、前記支持体によって支持されている前記第２半導体層下から前記第１半導体層を露出させる第２溝を前記素子領域に隣接して形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易い条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記素子領域の前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、を含み、前記第１溝を形成する工程では、当該第１溝を形成するためのフォトリソグラフィー及びエッチングによって、前記第１溝を形成すると共に前記半導体基板上にアライメントマークを形成しておき、前記第２溝を形成する工程では、前記アライメントマークを用いてフォトリソグラフィーの位置合わせを行うことを特徴とするものである。
【０００６】
ここで、従来のＳＢＳＩ法では、素子領域の平面形状が比較的単純であり、第１溝（即ち、支持体穴）に対して第２溝（即ち、ＳｉＧｅ除去穴）の形成位置が多少ずれても、素子領域の面積や平面形状にそれほど影響がなかったので、第１溝及び第２溝の位置関係にそれほど注意が払われていなかった。そのため、第１溝及び第２溝の両方とも、前工程の任意のパターンを目印に、各々位置合わせを行っていた。例えば、バルク構造とＳＯＩ構造を混載した半導体装置では、バルク構造の素子分離であるＬＯＣＯＳ等を目印に位置合わせしていた。
【０００７】
これに対して、発明１の半導体装置の製造方法によれば、第１溝とアライメントマークとを同一のフォトマスクによって同時にパターニングし、このアライメントマークを目印に第２溝をパターニングする。つまり、第２溝を形成する工程では、ＬＯＣＯＳ等ではなく、第１溝を基準に第２溝を位置決めするので、例えばＬＯＣＯＳ等を目印にする場合と比べて、第１溝に対する第２溝の位置ずれ量を少なくすることができる。これにより、第１溝及び第２溝によって外周が囲まれる素子領域の第２半導体層を、その面積又は平面形状等のばらつき少なく形成することができる。
【０００８】
〔発明２〕  発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記素子領域のうちのチャネルとなる領域を平面視で挟むように前記第１溝及び前記第２溝を形成することを特徴とするものである。ここで、チャネルとなる領域（以下、「チャネル領域」ともいう。）が第１溝及び第２溝によって平面視で両側から挟まれる場合、第１溝に対して第２溝の形成位置がずれてしまうと、第１溝及び第２溝間に挟まれたチャネル領域の長さ、即ち、チャネル幅Ｗが所定の値からずれてしまうおそれがある。
発明２の半導体装置の製造方法によれば、第１溝に対する第２溝の位置ずれ量を少なくすることができるので、チャネル幅Ｗのばらつき低減に寄与することができる。
【０００９】
〔発明３〕  発明３の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記素子領域を平面視で囲むように前記第１溝と前記第２溝とを互いに隣接して形成し、前記第２溝を形成する工程では、前記第１溝との境界において当該第１溝の端部と平面視で重なり合うように前記第２溝を形成することを特徴とするものである。
このような方法によれば、第１溝と第２溝とが隣接する境界の第２半導体層を、第１溝を形成する工程又は第２溝を形成する工程の少なくとも一方の工程でエッチング除去することができ、そのエッチング残りを防止することができる。従って、第２半導体層のエッチング残りに起因した素子領域間のショート（即ち、素子分離不良）を防止することができる。
【００１０】
〔発明４〕  発明４の半導体装置の製造方法は、発明１から発明３の何れか一の半導体装置の製造方法において、前記第１溝を形成する工程では、前記素子領域のうちのチャネルとなる領域に前記第１溝を隣接して形成し、当該第１溝を形成した後で、前記チャネルとなる領域の真上から当該領域に隣接する前記第１溝の真上にかけてゲート電極を形成する工程、をさらに含み、前記チャネルとなる領域に隣接して形成される前記第１溝のチャネル方向に沿った長さを、前記ゲート電極のゲート長よりも長くすることを特徴とするものである。このような方法によれば、ゲート電極の形成位置が多少ずれたような場合でも、チャネル幅Ｗを一定に保つことができるので、トランジスタ特性の安定化に寄与することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を図面を参照して説明する。
（１）第１実施形態
図１〜図９は、本発明の第１実施の形態に係る半導体装置の製造方法を示す図であり、図１（ａ）〜図９（ａ）は平面図、図１（ｂ）〜図９（ｂ）は図１（ａ）〜図９（ａ）をＡ１−Ａ´１〜Ａ９−Ａ´９線でそれぞれ切断したときの断面図、図１（ｃ）〜図９（ｃ）は図１（ａ）〜図９（ａ）をＢ１−Ｂ´１〜Ｂ９−Ｂ´９線でそれぞれ切断したときの断面図である。
【００１２】
まず始めに、図１（ａ）〜（ｃ）に示すように、Ｓｉ基板１上に図示しない単結晶のシリコンバッファ（Ｓｉ−ｂｕｆｆｅｒ）層を形成し、その上に単結晶のシリコンゲルマニウム（ＳｉＧｅ）層１１を形成し、その上に単結晶のシリコン（Ｓｉ）層１３を形成する。これらＳｉ−ｂｕｆｆｅｒ層、ＳｉＧｅ層１１、Ｓｉ層１３は、例えばエピタキシャル成長法で連続して形成する。次に、Ｓｉ基板１の上方全面にＳｉＯ２膜１７を形成し、その上にシリコン窒化（Ｓｉ３Ｎ４）膜１８を形成し、その上にＳｉＯ２膜１９を形成する。ＳｉＯ２膜１７、Ｓｉ３Ｎ４膜１８、ＳｉＯ２膜１９は、例えばＣＶＤで形成する。
【００１３】
次に、図２（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、ＳｉＯ２膜１９、Ｓｉ３Ｎ４膜１８、ＳｉＯ２膜１７、Ｓｉ層１３、ＳｉＧｅ層１１及びＳｉ−ｂｕｆｆｅｒ層（図示せず）をそれぞれ部分的にエッチングする。これにより、図２（ａ）〜（ｃ）に示すように、素子分離領域（即ち、ＳＯＩ構造を形成しない領域）と平面視で重なる領域に、Ｓｉ基板１を底面とする支持体穴ｈを形成する。このエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。
【００１４】
ここで、本実施の形態では、支持体穴ｈを形成する際に、アライメントマーク形成用のスリットが入ったフォトマスクを使用する。これにより、支持体穴ｈを形成すると同時に、例えば図１０（ａ）及び（ｂ）に示すようなアライメントマークＭを形成する。アライメントマークＭの平面形状は、例えば図１０（ａ）に示すように中抜き四角型でも良いし、十字型でも良く、Ｘ方向の線分と、当該線分と直交するＹ方向の線分とを含むものであることが好ましい。また、アライメントマークＭの形成位置は、ウエーハの四隅や、スクライブライン、チップ内の素子分離領域など、任意の位置に設定可能である。アライメントマークＭの数も任意である。例えば、図１３に示すようなＳＲＡＭ５セルのレイアウトでは、平面視で左上の素子分離領域と右下の素子分領域とにアライメントマークＭを１つずつ配置することが可能である。
【００１５】
このように、支持体穴ｈ及びアライメントマークＭを同時に形成した後は、図示しないレジストパターンを除去し、その後、図３（ａ）〜（ｃ）に示すように、支持体穴ｈを埋め込むようにしてＳｉ基板１上の全面にＳｉＯ２膜２１を形成する。このＳｉＯ２膜２１は例えばＣＶＤで形成する。そして、図４（ａ）〜（ｃ）に示すように、フォトリソグラフィーによってＳｉＯ２膜２１上にレジストパターンＲ１を形成し、このレジストパターンＲ１をマスクに、ＳｉＯ２膜２１、１９をそれぞれ部分的にエッチングする。このエッチングは、Ｓｉ３Ｎ４膜に対して高い選択性を持つ（即ち、Ｓｉ３Ｎ４膜と比べて、ＳｉＯ２膜のエッチングレートが著しく大きい）ドライエッチング、又は、Ｓｉ３Ｎ４膜に対して高い選択性を持つフッ酸系のウェットエッチングで行う。これにより、図４（ａ）〜（ｃ）に示すように、ＳｉＯ２膜２１、１９、Ｓｉ３Ｎ４膜１８及びＳｉＯ２膜１７からなる支持体２２を形成すると共に、Ｓｉ基板１表面を底面とする溝（即ち、ＳｉＧｅ除去穴）Ｈを形成する。このＳｉＧｅ除去穴Ｈを形成する工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。
【００１６】
ここで、本実施の形態では、レジストパターンＲ１を形成する際に、従来のようにＬＯＣＯＳ（図示せず）等を目印にするのではなく、支持体穴ｈと共に形成したアライメントマークを目印に、フォトマスクをウエーハに位置合わせする。例えば、図１０（ａ）及び（ｂ）示すように、ＳｉＧｅ除去穴Ｈを形成するためのフォトマスク９０には（アライメントマークＭの形成位置に対応した）位置合わせ用のスリットＳが設けられており、このスリットＳが平面視でアライメントマークＭの内側に入るように、フォトマスク９０をウエーハに対して位置合わせする。これにより、支持体穴ｈに対してＳｉＧｅ除去穴Ｈの位置ずれ少なく形成することができる。そして、図４（ｃ）に示すようにＳｉＧｅ除去穴Ｈの内壁にＳｉＧｅ層１１及びＳｉ層１３の各側面を露出させることができる。
【００１７】
なお、フォトマスク９０に設けられるスリットＳの平面形状は、例えば図１０（ａ）及び（ｂ）に示すように中抜き四角型でも良いし、十字型でも良く、Ｘ方向の線分と、当該線分と直交するＹ方向の線分とを含むものであることが好ましい。スリットＳの平面形状とアライメントマークＭの平面形状とを同一形状とし、且つ、その形状をＸ方向、Ｙ方向の各線分を含むものとすることで、フォトマスクとウエーハとの合わせ精度をＸ方向及びＹ方向からのずれ量少なく高精度にすることができる。
【００１８】
なお、このようなフォトマスク９０によって形成されるレジストマスクＲ１は、図４（ｃ）に示すように、ＳｉＧｅ除去穴Ｈを形成する領域及びその周辺の真上を開口し、それ以外の領域を覆う形状のものであることが好ましい。このような形状のレジストパターンＲ１を用いて、ＳｉＯ２膜２１、１９をエッチングすると、図４（ａ）及び（ｃ）に示すように、レジストパターンＲ１下からＳｉ３Ｎ４膜１８の端部１８ａが露出する。そして、端部１８ａが露出した後は、この端部１８ａがマスクとなって、（支持体穴ｈに埋め込まれている）ＳｉＯ２膜２１がエッチングされる。この場合、レジストパターンＲ１が多少位置ずれしても、ＳｉＯ２膜１９よりも下側のＳｉＧｅ除去穴Ｈは自己整合的に形成されるので、レジストマスクＲ１の位置合わせの許容誤差にある程度のマージン（余裕）を持たせることができる。
【００１９】
次に、ＳｉＧｅ除去穴Ｈを介して例えばフッ硝酸溶液をＳｉ層１３及びＳｉＧｅ層１１のそれぞれの側面に接触させて、ＳｉＧｅ層１１を選択的にエッチングして除去する。これにより、図５（ａ）〜（ｃ）に示すように、Ｓｉ層１３とＳｉ基板１との間に空洞部２５を形成する。フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｓｉ層１３を残しつつＳｉＧｅ層１１だけをエッチングして除去することが可能である。空洞部２５の形成後、Ｓｉ層１３はその上面と側面とが支持体２２によって支えられることとなる。
【００２０】
次に、図５（ａ）〜（ｃ）において、Ｓｉ基板１を熱酸化して、空洞部２５に面したＳｉ基板１及びＳｉ層１３の各表面にＳｉＯ２膜（図示せず）を形成する。そして、図６（ａ）〜（ｃ）に示すように、例えばＣＶＤなどの方法により、Ｓｉ基板１全面に絶縁膜３１を成膜してＳｉＧｅ除去穴Ｈを埋め込む。絶縁膜３１は例えばＳｉＯ２膜又はＳｉ３Ｎ４膜である。このような熱酸化、又は、熱酸化及びＣＶＤによって、空洞部２５内をＳｉＯ２等の絶縁膜で完全に埋め込む。
【００２１】
その後、Ｓｉ基板１の全面を覆う絶縁膜３１及びＳｉＯ２膜２１、１９を例えばＣＭＰにより平坦化しながら除去し、図７（ａ）〜（ｃ）に示すように、Ｓｉ３Ｎ４膜１８の表面を露出させる。このＣＭＰでは、Ｓｉ３Ｎ４膜１８が研磨パッドに対するストッパーとして機能する。次に、このＳｉ３Ｎ４膜１８を例えば熱リン酸でウェットエッチングして除去し、さらに、ＳｉＯ２膜１３を例えば希フッ酸溶液を用いたウェットエッチングで除去して、図８（ａ）〜（ｃ）に示すように、Ｓｉ層１３の表面を露出させる。これにより、Ｓｉ基板１にＳＯＩ構造が完成する。そして、図９（ａ）〜（ｃ）に示すように、ＳＯＩ構造が完成した後は、このＳＯＩ構造のＳｉ層１３上にゲート絶縁膜（図示せず）を介してゲート電極４１を形成し、ＭＯＳトランジスタを形成する。
【００２２】
このように、本発明の実施の形態によれば、支持体穴ｈとアライメントマークＭとを同一のフォトマスクによって同時にパターニングし、このアライメントマークＭを目印にＳｉＧｅ除去穴Ｈをパターニングする。つまり、ＳｉＧｅ除去穴Ｈを形成する工程では、ＬＯＣＯＳ等ではなく、支持体穴ｈを基準にＳｉＧｅ除去穴Ｈを位置決めするので、例えば、ＬＯＣＯＳ等を目印にする場合と比べて、支持体穴ｈに対するＳｉＧｅ除去穴Ｈの位置ずれ量を少なくすることができる。これにより、支持体穴ｈ及びＳｉＧｅ除去穴Ｈによって外周が囲まれる素子領域のＳｉ層（即ち、ＳＯＩ層）１３を、その面積又は平面形状等のばらつきを少なくすることができる。また、支持体２２の表面積を大きく取ることができ、支持体の平面的形状のバラツキも小さくなるため、安定してＳｉＧｅの選択エッチングと穴の絶縁物埋め込みが可能になる。
【００２３】
なお、本実施の形態では、Ｓｉ層１３とＳｉＯ２膜２１との間にＳｉ３Ｎ４膜１８を配置することで、ＳｉＧｅ除去穴Ｈを形成する際に素子領域のＳｉ層１３がエッチングされることを防いでいる。しかしながら、本発明では、このＳｉ３Ｎ４膜１８は必ずしも必要ではなく、例えばＳｉ３Ｎ４膜１８及びＳｉＯ２膜１７の形成工程を省いて、Ｓｉ層１３上にＳｉＯ２膜２１を直接形成するようにしても構わない。その理由は、ＳｉＧｅ除去穴Ｈを形成する際に、（支持体穴ｈと同時に形成された）アライメントマークＭを目印に位置合わせしているからである。これにより、支持体穴ｈに対してＳｉＧｅ除去穴Ｈを位置ずれ少なく形成することができるので、たとえＳｉ３Ｎ４膜１８の形成を省いたとしても、素子領域の面積又は平面形状等のばらつきを少なくすることができる。
【００２４】
（２）その他の実施形態
第１実施形態では、支持体穴ｈとＳｉＧｅ除去穴Ｈとで囲んだ素子領域の平面形状が長辺方向に十分長い長方形である場合を例に挙げて説明したが、素子領域の平面形状はこれに限られることはない。例えば、図１１に示すように、素子領域の平面形状は「王」字型でも良い。或いは、図１２（ａ）〜（ｃ）に示すように、素子領域の平面形状は「Ｔ」字型、「Ｌ」字型、「十」字型でも良い。図１１では、破線で囲まれた領域が素子領域、破線から外側の領域が支持体穴ｈを形成する領域（即ち、第１の素子分離領域）、実線で囲まれた領域がＳｉＧｅ除去穴Ｈを形成する領域（即ち、第２の素子分離領域）である。また、図１２（ａ）〜（ｃ）では、破線で囲まれた領域が支持体穴ｈを形成する領域（即ち、第１の素子分離領域）、実線で囲まれた領域がＳｉＧｅ除去穴Ｈを形成する領域（即ち、第２の素子分離領域）、破線及び実線で囲まれた領域が素子領域である。
【００２５】
図１１及び図１２（ａ）〜（ｃ）に示すように、素子領域の平面形状が「王」字型、「Ｔ」字型、「Ｌ」字型、「十」字型の何れの形態であっても、支持体穴ｈと同時に形成されたアライメントマークＭ（例えば、図１０（ａ）及び（ｂ）参照。）を用いてＳｉＧｅ除去穴Ｈをパターニングすることで、支持体穴ｈとＳｉＧｅ除去穴Ｈとの位置ずれ量を少なくすることができ、素子領域の面積又は平面形状等のばらつきを少なくすることができる。
【００２６】
また、図１２（ａ）〜（ｃ）に示すように、素子領域を平面視で囲むように、第１の素子分離領域と第２の素子分離領域とを互いに隣接して配置する場合、両領域の境界付近では第１の素子分離領域の端部と第２の素子分離領域の端部とを（少なくとも、合わせ余裕の距離だけ）重ね合わせて配置することが好ましい。ここで、合わせ余裕の距離とは、フォトリソグラフィーで許容されるアライメント誤差よりも大きい距離のことである。これにより、第１の素子分離領域と第２の素子分離領域との境界付近で、（残ってほしくない）Ｓｉ層１３（例えば、図４（ｃ）参照。）を再現性高くエッチング除去することができ、エッチング残りに起因したＳｉ層１３間のショート（即ち、素子分離不良）を防止することができる。また、図１３に示すようなＳＲＡＭ５セルのレイアウトは、例えば図１２に示した素子領域を組み合わせて構成することができる。
【００２７】
なお、図１１及び図１２（ａ）〜（ｃ）に示すように、素子領域を「王」字型、「Ｔ」字型、「Ｌ」字型、「十」字型に形成する場合は、素子領域の字端（即ち、平面視での端部）でＳｉ層を支えるが弱くなってしまうおそれがある。そこで、このような場合には、素子領域の字端に隣接する位置に支持体穴ｈを配置して、素子領域のＳｉ層をその側面の側から支持することが好ましい。これにより、素子領域のＳｉ層において支持力の弱い部分が無くなり、（支持力不足による）ＳｉＧｅエッチング除去時のステッキングを可否すると同時に、空洞埋め込み絶縁膜形成時のＳｉ層の反りや変形を防止することができる。
【００２８】
また、図１４に示すように、第１の素子分離領域の少なくとも一部をチャネル領域に隣接して配置し、チャネル領域から当該領域に隣接する第１の素子分離領域にかけてゲート電極４１を形成する場合には、チャネル領域に隣接して配置する第１の素子分離領域のチャネル方向に沿った長さＬ´を、ゲート電極４１のゲート長Ｌよりも（少なくとも、合わせ余裕の距離だけ）長く確保しておくことが好ましい。これにより、ゲート電極の形成位置が多少ずれたような場合でも、チャネル幅Ｗを一定に保つことができるので、トランジスタ特性の安定化に寄与することができる。
本実施の形態では、Ｓｉ基板１が本発明の「半導体基板」に対応し、ＳｉＧｅ層１１が本発明の「第１半導体層」に対応し、Ｓｉ層１３が本発明の「第２半導体層」に対応している。また、支持体穴ｈが本発明の「第１溝」に対応し、ＳｉＧｅ除去穴Ｈが本発明の「第２溝」に対応している。
【図面の簡単な説明】
【００２９】
【図１】第１実施形態に係る半導体装置の製造方法を示す図（その１）。
【図２】第１実施形態に係る半導体装置の製造方法を示す図（その２）。
【図３】第１実施形態に係る半導体装置の製造方法を示す図（その３）。
【図４】第１実施形態に係る半導体装置の製造方法を示す図（その４）。
【図５】第１実施形態に係る半導体装置の製造方法を示す図（その５）。
【図６】第１実施形態に係る半導体装置の製造方法を示す図（その６）。
【図７】第１実施形態に係る半導体装置の製造方法を示す図（その７）。
【図８】第１実施形態に係る半導体装置の製造方法を示す図（その８）。
【図９】第１実施形態に係る半導体装置の製造方法を示す図（その９）。
【図１０】アライメントマークＭを用いたフォトマスク９０の位置合わせ例を示す図。
【図１１】その他の実施形態に係る素子領域の形状の一例を示す図（その１）。
【図１２】その他の実施形態に係る素子領域の形状の一例を示す図（その２）。
【図１３】その他の実施形態に係る素子領域の形状の一例を示す図（その３）。
【図１４】その他の実施形態に係る素子領域の形状の一例を示す図（その４）。
【図１５】従来例を示す図。
【図１６】従来例の問題点を示す図。
【符号の説明】
【００３０】
１  Ｓｉ基板、１１  ＳｉＧｅ層、１３  Ｓｉ層、１７、１９、２１  ＳｉＯ２膜、１８  Ｓｉ３Ｎ４膜、１８ａ  （Ｓｉ３Ｎ４膜の）端部、２２  支持体、２５  空洞部、４１  ゲート電極、９０  （ＳｉＧｅ除去穴形成用の）フォトマスク、Ｈ  ＳｉＧｅ除去穴、ｈ  支持体穴、Ｍ  （支持体穴ｈと同時に形成される）アライメントマーク、Ｓ  スリット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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