(57)【要約】【課題】        プロセスを簡単化するため、低電圧で操作できてＳＯＣ製作工程の統合された通常ロジックプロセスで製作できる単一ポリ不揮発性メモリーセルを提供する。【解決手段】    集積回路はコア回路と、単一ポリ不揮発性メモリーセルのアレイがはめ込まれた入出力回路とを含み、各単一ポリ不揮発性メモリーセルは第二トランジスター２０２と直列接続される第一トランジスター２０１を具える。第一トランジスター２０１並びに第二トランジスタ２０２ーは半導体基板のウェルに形成される。第一トランジスター２０１は単一ポリフローティングゲート３０６と、第一ドレイン領域３０２と第一ソース領域とを含み、第二ＰＭＯＳトランジスター２０２は単一ポリ選択ゲートと第二ソース領域とを含み、第一トランジスターの第一ソース領域は第二トランジスターのドレイン領域とされる。【選択図】  図３
2008078676.tif 000002
【特許請求の範囲】
【請求項１】
単一ポリ不揮発性メモリーがはめ込まれる集積回路であって、該集積回路は、コア回路と、半導体基板に設けられる単一ポリ不揮発性メモリーセルのアレイがはめ込まれ、コア回路と電気的に接続される入出力回路とを含み、
各単一ポリ不揮発性メモリーセルは、半導体基板に設けられてウェル電圧が印加されるウェルと、ウェルに設けられる第一ＭＯＳトランジスターと、ビットライン電圧が印加される第一ＭＯＳトランジスターのドレイン領域と、ウェルに設けられる第二ＭＯＳトランジスターと、ソースライン電圧が印加される第二ＭＯＳトランジスターのソース領域とを含み、
前記第二ＭＯＳトランジスターのドレイン領域が前記第一ＭＯＳトランジスターのソース領域を成し、
そのうち第一ＭＯＳトランジスターは全ての制御端末と分離されるフローティングゲートを具え、第二ＭＯＳトランジスターのゲートは選択ゲート電圧が印加されることを特徴とする単一ポリ不揮発性メモリーがはめ込まれる集積回路。
【請求項２】
上記選択ゲート電圧は、プログラミングモードにおける場合、ウェル電圧の印加のもとで、第二ＭＯＳトランジスターのゲートに印加されて第二ＭＯＳトランジスターをオンにし、第一ＭＯＳトランジスターのドレイン領域と第二ＭＯＳトランジスターのソース領域との間に電圧を提供し、キャリアを第一ＭＯＳトランジスターのフローティングゲートに注入することを特徴とする請求項１記載の単一ポリ不揮発性メモリーがはめ込まれる集積回路。
【請求項３】
上記第一ＭＯＳトランジスターと上記第二ＭＯＳトランジスターは上記入出力回路のＭＯＳトランジスターと同じデバイス構造を有することを特徴とする請求項１記載の単一ポリ不揮発性メモリーがはめ込まれる集積回路。
【請求項４】
上記入出力回路には、更にメモリー制御回路がはめ込まれることを特徴とする請求項１に記載の単一ポリ不揮発性メモリーがはめ込まれる集積回路。
【請求項５】
上記メモリー制御回路はセンス増幅器と、ワードラインデコーダーと、ビットラインデコーダーと、ワードラインドライバーと、ビットラインドライバーと、チャージポンプ回路とを含むことを特徴とする請求項４記載の単一ポリ不揮発性メモリーがはめ込まれる集積回路。
【請求項６】
単一ポリ不揮発性メモリーがはめ込まれる集積回路であって、該集積回路は、コア回路と、半導体基板に設けられる単一ポリ不揮発性メモリーセルのアレイがはめ込まれ、コア回路と電気的に接続される入出力回路とを含み、
各単一ポリ不揮発性メモリーセルは、半導体基板に設けられてウェル電圧が印加されるＮ型ウェルと、Ｎ型ウェルに設けられる第一ＰＭＯＳトランジスターと、ビットライン電圧が印加される第一ＰＭＯＳトランジスターのドレイン領域と、Ｎ型ウェルに設けられる第二ＰＭＯＳトランジスターと、前記第二ＰＭＯＳトランジスターのドレイン領域が前記第一ＰＭＯＳトランジスターのソース領域を成し、ソースライン電圧が印加される第二ＰＭＯＳトランジスターのソース領域とを含み、
そのうち第一ＰＭＯＳトランジスターは全ての制御端末と分離されるフローティングゲートを具え、第二ＰＭＯＳトランジスターのゲートは選択ゲート電圧が印加されることを特徴とする単一ポリ不揮発性メモリーがはめ込まれる集積回路。
【請求項７】
上記選択ゲート電圧はプログラミングモードにおける場合、第二ＰＭＯＳトランジスターのゲートに印加されて第二ＰＭＯＳトランジスターをオンにし、第一ＰＭＯＳトランジスターのドレイン領域と第二ＰＭＯＳトランジスターのソース領域との間に電圧を提供し、キャリアを第一ＰＭＯＳトランジスターのフローティングゲートに注入することを特徴とする請求項６記載の単一ポリ不揮発性メモリーがはめ込まれる集積回路。
【請求項８】
上記第一ＰＭＯＳトランジスターと上記第二ＰＭＯＳトランジスターは上記入出力回路のＰＭＯＳトランジスターと同じデバイス構造を有することを特徴とする請求項６記載の単一ポリ不揮発性メモリーがはめ込まれる集積回路。
【請求項９】
単一ポリ不揮発性メモリーがはめ込まれる集積回路であって、該集積回路は、コア回路と、半導体基板に設けられる単一ポリ不揮発性メモリーセルのアレイがはめ込まれ、コア回路と電気的に接続される入出力回路とを含み、
各単一ポリ不揮発性メモリーセルは、半導体基板に設けられてウェル電圧が印加されるＰ型ウェルと、Ｐ型ウェルに設けられる第一ＮＭＯＳトランジスターと、ビットライン電圧が印加される第一ＮＭＯＳトランジスターのドレイン領域と、Ｐ型ウェルに設けられる第二ＮＭＯＳトランジスターと、前記第二ＮＭＯＳトランジスターのドレイン領域が前記第一ＮＭＯＳトランジスターのソース領域を成し、ソースライン電圧が印加される第二ＮＭＯＳトランジスターのソース領域とを含み、
そのうち第一ＮＭＯＳトランジスターは全ての制御端末と分離されるフローティングゲートを具え、第二ＮＭＯＳトランジスターのゲートは選択ゲート電圧が印加されることを特徴とする単一ポリ不揮発性メモリーがはめ込まれる集積回路。
【請求項１０】
上記選択ゲート電圧はプログラミングモードにおける場合、第二ＮＭＯＳトランジスターのゲートに印加されて第二ＮＭＯＳトランジスターをオンにし、第一ＮＭＯＳトランジスターのドレイン領域と第二ＮＭＯＳトランジスターのソース領域との間に電圧を提供し、正孔を第一ＮＭＯＳトランジスターのフローティングゲートに注入することを特徴とする請求項９記載の単一ポリ不揮発性メモリーがはめ込まれる集積回路。
【請求項１１】
上記選択ゲート電圧は消去モードにおける場合、第二ＮＭＯＳトランジスターのゲートに印加されて第二ＮＭＯＳトランジスターをオンにし、第一ＮＭＯＳトランジスターのドレイン領域と第二ＮＭＯＳトランジスターのソース領域との間に電圧を提供し、電子を第一ＮＭＯＳトランジスターのフローティングゲートに注入することを特徴とする請求項９記載の単一ポリ不揮発性メモリーがはめ込まれる集積回路。
【請求項１２】
上記第一ＮＭＯＳトランジスターと上記第二ＮＭＯＳトランジスターは上記入出力回路のＮＭＯＳトランジスターと同じデバイス構造を有することを特徴とする請求項９記載の単一ポリ不揮発性メモリーがはめ込まれる集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は集積回路に関し、特にＡＳＩＣ（application specific integrated circuit、特定用途向け集積回路）または通常ロジックプロセスを利用して単一ポリ不揮発性メモリーがはめ込まれる集積回路に関する。
【背景技術】
【０００２】
従来の設計により、電子システムはマイクロプロセッサーもしくはマイクロコントローラーと、メモリーと、周辺装置と、バスコントローラーとが配置されるボードに基づいて形成されるものである。現在、かかるシステムは単一のチップに集積されることができ、いわばＳＯＣ（system on chip、システム・オン・チップ）というものである。ＳＯＣはプロセッサーと、はめ込みがたメモリーと、周辺装置と、外部バスインターフェイスとを含む集積回路である。はめ込み型メモリーは揮発性（ＳＲＡＭかＤＲＡＭ）もしくは不揮発性（ＲＯＭかフラッシュ）である。周辺装置は一般目的（カウンター／タイマー、汎用非同期送受信回路（ＵＡＲＴ）、パラレル入出力、割り込みコントローラーなど）と特別目的（液晶コントローラー、グラフィックコントローラー、ネットワークコントローラーなど）に分けられる。外部バスインターフェイスはＳＯＣを外部メモリーデバイスと周辺装置とを少数のグルーロジックによってもしくはグルーロジックなしで接続する。ほとんどすべてのプロセッサー製作能力のある半導体業者はＳＯＣを開発している。かかる技術的進歩はシステムのテストにかかる時間の縮減、寸法の縮小、信頼性の向上、製品の製作時間の節約をもたらしている。
【０００３】
はめ込み型メモリーセルは、一般にロジック回路の製作に利用される単一ポリプロセスを変更するのを避けて標準ロジックプロセスに適用することが望ましい。かかる需要はＰ−型基板に形成されるＮ＋型ソース領域とＮ＋型ドレイン領域と、Ｎ＋型ソース領域とＮ＋型ドレイン領域との間におけるチャンネル領域の上に横たわるポリシリコンゲートを有する単一ポリＲＯＭセルの発展をもたらしている。Ｐ−型基板に形成されるＮ型拡散領域はコントロールゲートとして薄型酸化膜を通してフローティングゲートと電気容量的にカップリングされる。酸化膜はＮ＋型ドレイン領域の付近において電子トンネリングを実行するためのトンネルウィンドウを有する。単一ポリＲＯＭセルのコントロールゲート及びフローティングゲートは従来のスタックゲート（即ち二重ポリ）ＥＥＰＲＯＭセルと同じようにコンデンサーを形成する。しかし、前述のＮ型チャンネル単一ポリＲＯＭセルは２０Ｖのプログラミング電圧と消去電圧を要求するため、かかる高いプログラミング電圧と消去電圧はセルの小型化を制限する。
【０００４】
アメリカ合衆国特許第6,044,018号において、通常ＣＭＯＳプロセスで製作できる単一ポリメモリーデバイスが掲載されている。相補型セルはＮＭＯＳデバイスのフローティングゲートとＰＭＯＳデバイスのフローティングゲートとをカップリングする。各ゲートは少なくとも部分的にソース領域とドレイン領域を重ねる。ＰＭＯＳデバイスのソース領域に隣接するチャンネルストップ領域はソース領域とドレイン領域との間におけるチャンネルの形成を防ぐ。一般に、ＰＭＯＳデバイスにおけるドレイン領域とソース領域との間に電圧が印加され、同時にフローティングゲートがチャンネルを形成させる電位を有する場合は、ドレイン領域からソース領域への電流が生じる。前述のチャンネルストップ領域はこの電流の発生を有効的に避けることができる。
【０００５】
しかし、前述のアメリカ合衆国特許第6,044,018号に掲載された単一ポリメモリーデバイスはいくつかの欠点を有している。まず、従来のメモリーデバイスはＰＭＯＳデバイスとＮＭＯＳデバイスと、両デバイスを分離するフィールド酸化膜により構成されるため、チップ面積の浪費をもたらしている。なお、従来のＥＥＰＲＯＭセルはチャンネルストップ領域と両ゲートを接続する導線を必要とするため、余分のプロセスとコストの上昇は避けられない。
【特許文献１】アメリカ合衆国特許第6,044,018号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は前述の問題を解決するため、低電圧で動作できてＳＯＣ製作工程の統合された通常ロジックプロセスで製作できる単一ポリ不揮発性メモリーセルを提供することを課題とする。この発明による単一ポリ不揮発性メモリーデバイスは相対的に低い電圧で動作することができるため低電力消費不揮発性メモリーでもある。
【０００７】
この発明の更なる課題は、ロジックプロセス適用、チップ面積節約、省エネルギーなどの特長のある高密度単一ポリ不揮発性メモリーデバイスのはめ込まれるＳＯＣを提供することである。
【０００８】
この発明の更なる課題は、独特なはめ込み型高密度単一ポリ不揮発性メモリーデバイス及び関連操作方法を提供することである。
【課題を解決するための手段】
【０００９】
この発明の実施例により、集積回路はコア回路と、単一ポリ不揮発性メモリーセルのアレイがはめ込まれた入出力回路とを含み、各単一ポリ不揮発性メモリーセルは第二トランジスターと直列接続される第一トランジスターを具える。第一トランジスター並びに第二トランジスターは半導体基板のウェルに形成される。第一トランジスターは単一ポリフローティングゲートと、第一ドレイン領域と第一ソース領域とを含み、第二ＰＭＯＳトランジスターは単一ポリ選択ゲートと第二ソース領域とを含み、第一トランジスターの第一ソース領域は第二トランジスターのドレイン領域とされる。
【００１０】
プログラミングモードにおいて、ウェル電圧がウェルに印加され、第一トランジスターのドレイン領域は第一電圧にバイアスされ、よって単一ポリフローティングゲートに第二電圧をカップリングして単一ポリフローティングゲートの下方においてチャンネルを形成する。はめ込み型単一ポリ不揮発性メモリーセルは入出力回路デバイスと同じトランジスターまたはデバイス構造を有する（即ちはめ込み型単一ポリ不揮発性メモリーセルは部分の入出力回路デバイスによって構成され、または同じデザインルールによって製作される）ため、コア回路より相対的に高い電圧を維持できる。コア回路デバイスは低電圧と高速度で動作する。
【００１１】
その他のプロセス技術において、同じ動作電圧範囲を持つ入出力デバイスは同じ電気的性質がある。そして工程技術の革新により、デバイスの寸法は縮小されつつある。この発明は入出力回路におけるデバイスと同じデバイスによって形成されるはめ込み型単一ポリ不揮発性メモリーセルを提供する。かくして同じ入出力デバイスを提供する新たな他の技術が容易に応用され、はめ込み型不揮発性メモリーセルの大きさはプロセス革新により縮小される。
【発明の効果】
【００１２】
この発明は、各世代先端ロジックプロセス（０.２５ミクロン、０.１８ミクロンまたは０.１３ミクロン）に対応し、ＥＰＲＯＭまたはＯＴＰメモリーセルなどの独特な不揮発性メモリーのはめ込まれた集積回路を提供する。集積回路のコア回路がいかなるロジックプロセスを利用しても、３.３Ｖの入出力デバイスの一部を利用して不揮発性メモリーアレイとメモリー制御回路を製作することができる。不揮発性メモリーには余分のマスクが要らず、はめ込み型ロジック不揮発性メモリーの開発過程を縮められる。なお、不揮発性メモリーセルをプログラミングする高電圧は入出力デバイスにカップリングされず、入出力デバイスのゲート酸化膜と入出力デバイスのウェルの接合部との間に高電場を生じず、デバイスの信頼度を高める。
【発明を実施するための最良の形態】
【００１３】
かかる単一ポリ不揮発性メモリーセルの特徴を詳述するために、具体的な実施例を挙げ、図を参照して以下に説明する。
【実施例１】
【００１４】
図１を参照されたい。図１はこの発明による単一ポリ不揮発性メモリーのはみ込まれる集積回路のブロック図である。図１によれば、集積回路１０はコア回路１２と、入出力回路１４とを含む。コア回路１２はロジックプロセスを応用して低電圧と高速度で動作する複数のコア回路デバイス（ＰＭＯＳまたはＮＭＯＳ。図示に示されない）を具える。例えばコア回路は０.２５ミクロン技術によるロジックプロセスを応用して製作し、即ちコア回路デバイスは０.２５ミクロンの限界寸法を持つことと、より薄いゲート酸化膜と、よってより小さい寸法とより速い速度などの特長を有する。現在、０.１８ミクロン、０.１３ミクロンないし１００ナノメートル技術が存在しており、この発明は０.２５ミクロン技術には限られない。
【００１５】
入出力回路１４は相対的に高い電圧（例えば３．３Ｖ）を維持できる入出力回路デバイスを具える。３.３Ｖ入出力回路デバイスの一部ははめ込み型不揮発性メモリー１４１とメモリー制御回路１４２とを構成する。はめ込み型不揮発性メモリー１４１とメモリー制御回路１４２との間、そしてコア回路１２とメモリー制御回路１４２との間における交信（例えばバス）は既存の技術によるものであり、その説明を省略する。
【００１６】
図２から図１０を参照されたい。この発明は独特なはめ込み型高密度単一ポリ不揮発性メモリーデバイスと関連操作方法を提供する。まず図２と図３とを参照されたい。図２はこの発明による不揮発性メモリーセルの回路を表わす説明図であり、図３はこの発明による不揮発性メモリーセルのレイアウトの拡大平面図である。図２と図３によれば、不揮発性メモリーデバイス２０は直列接続される二つのＰＭＯＳトランジスター２０１、２０２を具える。ＰＭＯＳトランジスター２０１は選択トランジスターまたはスイッチトランジスターとされ、ＰＭＯＳトランジスター２０１の選択ゲートはワードラインに電気的に接続される。操作において、選択ゲート電圧ＶＳＧはワードラインを通してＰＭＯＳトランジスター２０１の選択ゲートに印加される。ＰＭＯＳトランジスター２０１は更にソースライン電圧ＶＳＬにバイアスされるソース電極３０１と、ＰＭＯＳトランジスター２０２にカップリングされるドレイン電極３０２とを具える。ＰＭＯＳトランジスター２０１のドレイン電極３０２はＰＭＯＳトランジスター２０２のソース電極とされる。ＰＭＯＳトランジスター２０２は更に単一ポリフローティングゲート３０６と、ビットライン電圧ＶＢＬにバイアスされるドレイン電極３０３とを具える。ＰＭＯＳトランジスター２０１のドレイン電極３０２（即ちＰＭＯＳトランジスター２０２のソース電極）とドレイン電極３０３とはフローティングゲート３０６の下方におけるＰ型チャンネルを形成する。
【００１７】
図４における表と図５から図８を参照されたい。図４は低電圧メモリー操作の最適モードを表わす表であり、図５から図８はこの発明による単一ポリＥＰＲＯＭデバイスのプログラミング／読み出しモードを表わす断面図である。図５によれば、ロジック値「１」を書き込むプログラミングモードにおいて、選択されたワードラインは接地である。選択されていないワードラインに３Ｖ〜８Ｖ（望ましくは５Ｖ）の正電圧を印加する。選択されたビットラインは接地であり、選択されていないビットラインは３Ｖ〜８Ｖ（望ましくは５Ｖ）の正電圧を印加する。選択トランジスター２０１のソース電極に６Ｖのソースライン電圧ＶＳＬを印加する。Ｎ型ウェルに６Ｖのウェル電圧を印加する。かかる条件において、選択トランジスター２０１のＰ型チャンネルとＰＭＯＳトランジスター２０２のフローティングゲートの下方におけるＰ型チャンネルとが形成され、ホットチャンネルエレクトロンが単一ポリＰＭＯＳトランジスター２０２のフローティングゲートに注入される。
【００１８】
図６によれば、ロジック値「０」を書き込むプログラミングモードにおいて、選択されたワードラインは接地である。選択されていないワードラインに３Ｖ〜８Ｖ（望ましくは５Ｖ）の正電圧を印加する。選択されたビットラインは５Ｖであり、選択されていないビットラインは３Ｖ〜８Ｖ（望ましくは５Ｖ）の正電圧を印加する。選択トランジスター２０１のソース電極に５Ｖのソースライン電圧ＶＳＬを印加する。Ｎ型ウェルに５Ｖのウェル電圧を印加する。かかる条件において、ＰＭＯＳトランジスター２０２のフローティングゲートの下方におけるＰ型チャンネルはオフ状態である。
【００１９】
図７によれば、データ読み出しモードにおいて、選択されたワードラインは接地である。選択されていないワードラインは２.５Ｖ〜５Ｖの電圧にバイアスされる。選択されたビットラインは０Ｖ〜２.５Ｖの電圧にバイアスされる。選択されていないビットラインは３.３Ｖのビットライン電圧にバイアスされる。ソースライン電圧は２.５Ｖ〜５Ｖである。Ｎ型ウェル電圧は２.５Ｖ〜５Ｖである。プログラミング済みのメモリーセルを読み出す場合、プログラミング済みのメモリーセルのフローティングゲートは充電されている。かくしてＶＦＧ−ＶＳ＜ＶＴＨＰ（ＶＴＨＰがＰＭＯＳトランジスター２０２の閾値電圧である）になり、メモリーセルはオン状態を維持する。プログラミングされていないメモリーセルのフローティングゲートは充電されていない。かくしてＶＦＧ−ＶＳ＞ＶＴＨＰになり、メモリーセルはオフ状態を維持する。
【００２０】
図９はドレイン電流Ｉｄとフローティングゲート電圧の関係を表わす。図１０は選択されたＰＭＯＳトランジスター（チャンネルホットエレクトロン動作）がそれぞれドレイン電極のＮ型ウェルに対する種々のバイアスにおいて（Ｖｄ＝ＶＢＬ−ＶＮＷ）、ゲート電流ＩＧ対フローティングゲートのゲート電圧の関係図である。図９と図１０によれば、この発明の最適モードにより、ドレイン電極対Ｎ型ウェルバイアス（Ｖｄ）は−５Ｖか−６Ｖである。フローティングゲート電圧が−１Ｖ〜−１.５Ｖである場合には、ゲート電流が最大値の１.０×１０−９〜５×１０−１１μＡ／μｍである。もっと具体的に言えば、例えばドレインバイアスＶｄ＝−５Ｖである場合、フローティングゲートは−１Ｖ〜−２Ｖの相対的に低いレベルのカップリング電圧を獲得する。同時に、そのＰ型チャンネルがちょうど形成された時であってゲート電流が最大値の５×１０−１１μＡ／μｍに達する。言い換えれば、ゲート電流のドレイン電流に対する比率を高めることにより、この発明はよりよい効果をもたらす。
【００２１】
図１１はこの発明による単一ポリ不揮発性メモリーのメモリーアレイの部分平面図である。図１１によれば、メモリーセルＩ（図示における破線部分）をプログラミングする（ロジック値「１」を書き込む）のに、５Ｖ〜６Ｖのビットライン電圧はメモリーセルＩのフローティングゲートＰＭＯＳトランジスターのドレイン電極に印加される。メモリーセルＩの選択ゲートは接地である。同じビットラインにおいて、その他のプログラミングされていないメモリーセル（メモリーセルＩＩ、メモリーセルＩＩＩ、メモリーセルＩＶ）は通常スタックゲートメモリーデバイスをプログラミングする過程において発生するドレイン電極の妨害（drain disturbance）を避けられる。
【実施例２】
【００２２】
図１２と図１３を参照されたい。図１２はこの発明の第２の実施例による不揮発性メモリーセルの回路を表わす説明図であり、図１３は図１２における不揮発性メモリーセルのレイアウトの拡大平面図である。図１２と図１３によれば、不揮発性メモリーデバイス２０は二つの直列接続されるＮＭＯＳトランジスター４０１、４０２を具える。ＮＭＯＳトランジスター４０１は選択トランジスターまたはスイッチトランジスターとされ、ＮＭＯＳトランジスター４０１の選択ゲートはワードラインに電気的に接続される。操作において、選択ゲート電圧ＶＳＧはワードラインを通してＮＭＯＳトランジスター４０１の選択ゲートに印加される。ＮＭＯＳトランジスター４０１は更にソースライン電圧ＶＳＬにバイアスされるソース電極６０１と、ＮＭＯＳトランジスター４０２にカップリングされるドレイン電極６０２とを具える。ＮＭＯＳトランジスター４０１のドレイン電極６０２はＮＭＯＳトランジスター４０２のソース電極とされる。ＮＭＯＳトランジスター４０２は更に単一ポリフローティングゲート６０６と、ビットライン電圧ＶＢＬにバイアスされるドレイン電極６０３とを具える。ＮＭＯＳトランジスター４０１のドレイン電極６０２（即ちＮＭＯＳトランジスター４０２のソース電極）とドレイン電極６０３とはフローティングゲート６０６の下方におけるＮ型チャンネルを形成する。
【００２３】
図１４から図１７を参照されたい。図１４から図１７はこの発明による単一ポリＮ型不揮発性メモリーデバイスの最適プログラミング／読み出しモードを表わす断面図である。図１４によれば、ロジック値「１」を書き込むプログラミングモードにおいて、選択されたワードラインに３Ｖ〜８Ｖ（望ましくは６Ｖ）の正電圧を印加する。選択されたビットラインに３Ｖ〜８Ｖ（望ましくは６Ｖ）の正電圧を印加する。選択トランジスター４０１のソース電極に０Ｖのソースライン電圧ＶＳＬを印加する。Ｐ型ウェルに０Ｖのウェル電圧を印加する。かかる条件において、選択トランジスター４０１にＮ型チャンネルが形成され、ホットホールが単一ポリＮＭＯＳトランジスター４０２のフローティングゲートに注入される。
【００２４】
図１５によれば、ロジック値「０」を書き込むプログラミングモードにおいて、選択されたワードラインに３Ｖ〜８Ｖ（望ましくは６Ｖ）の正電圧を印加する。選択されたビットラインに０Ｖの電圧を印加する。選択トランジスター４０１のソース電極に０Ｖのソースライン電圧ＶＳＬを印加する。Ｐ型ウェルに０Ｖのウェル電圧を印加する。かかる条件において、ＮＭＯＳトランジスター４０２のフローティングゲートの下方におけるＮ型チャンネルはオフ状態である。
【００２５】
図１６によれば、データ読み出しモードにおいて、選択されたワードラインに３.３Ｖの電圧を印加する。選択されたビットラインは０Ｖ〜２.５Ｖ（望ましくは１Ｖ）の電圧にバイアスされる。図１７によれば、選択されていないワードラインは０Ｖの電圧にバイアスされる。選択されていないビットラインは０Ｖ〜２.５Ｖ（望ましくは１Ｖ）の電圧にバイアスされる。ソースライン電圧は０Ｖであり、Ｎ型ウェル電圧は０Ｖである。図１４から図１７におけるメモリーセルの動作は図１８に示すような関係に基づく。
【００２６】
以上は、この発明の好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
【図面の簡単な説明】
【００２７】
【図１】この発明の第１の実施例による単一ポリ不揮発性メモリーがはめ込まれる集積回路のブロック図である。
【図２】この発明の第１の実施例によるＰ型不揮発性メモリーセルを表わす説明図である。
【図３】図２における不揮発性メモリーセルのレイアウトの拡大平面図である。
【図４】この発明の第１の実施例における低電圧メモリー操作の最適モードを表わす表である。
【図５】この発明の第１の実施例による単一ポリＥＰＲＯＭデバイスのプログラミング／読み出しモードを表わす第一断面図である。
【図６】この発明の第１の実施例による単一ポリＥＰＲＯＭデバイスのプログラミング／読み出しモードを表わす第二断面図である。
【図７】この発明の第１の実施例による単一ポリＥＰＲＯＭデバイスのプログラミング／読み出しモードを表わす第三断面図である。
【図８】この発明の第１の実施例による単一ポリＥＰＲＯＭデバイスのプログラミング／読み出しモードを表わす第四断面図である。
【図９】この発明の第１の実施例におけるドレイン電流Ｉｄとフローティングゲート電圧の関係を表わす説明図である。
【図１０】この発明の第１の実施例による選択されたＰＭＯＳトランジスター（チャンネルホットエレクトロンの挙動）で、それぞれドレイン電極のＮ型ウェルに対する種々のバイアス電圧において（Ｖｄ＝ＶＢＬ−ＶＮＷ）、ゲート電流ＩＧ対フローティングゲートのゲート電圧の関係図である。
【図１１】この発明の第１の実施例による単一ポリ不揮発性メモリーのメモリーアレイの部分平面図である。
【図１２】この発明の第２の実施例によるＮ型不揮発性メモリーセルを表わす説明図である。
【図１３】図１２における不揮発性メモリーセルのレイアウトの拡大平面図である。
【図１４】この発明の第２の実施例による単一ポリＮ型不揮発性メモリーデバイスの最適プログラミング／読み出しモードを表わす第一断面図である。
【図１５】この発明の第２の実施例による単一ポリＮ型不揮発性メモリーデバイスの最適プログラミング／読み出しモードを表わす第二断面図である。
【図１６】この発明の第２の実施例による単一ポリＮ型不揮発性メモリーデバイスの最適プログラミング／読み出しモードを表わす第三断面図である。
【図１７】この発明の第２の実施例による単一ポリＮ型不揮発性メモリーデバイスの最適プログラミング／読み出しモードを表わす第四断面図である。
【図１８】この発明の第２の実施例におけるフローティングゲートのゲート電流対ゲート電圧を表わす説明図である。
【図１９】この発明の第２の実施例による単一ポリ不揮発性メモリーアレイを表わす説明図である。
【符号の説明】
【００２８】
１０                 集積回路
１２                 コア回路
１４                 入出力回路
１４１               はめ込み型不揮発性メモリー
１４２               メモリー制御回路
２０                 不揮発性メモリーデバイス
２０１、２０２       ＰＭＯＳトランジスター
３０１               ソース電極
３０２、３０３       ドレイン電極
３０６               フローティングゲート
４０                 不揮発性メモリーデバイス
４０１、４０２       ＮＭＯＳトランジスター
６０１               ソース電極
６０２、６０３       ドレイン電極
６０６               フローティングゲート
【図１】
2008078676.tif 000003
【図２】
2008078676.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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