(57)【要約】【課題】簡易なプロセスによってＭＩＳトランジスタのチャネルに応力を発生させる。【解決手段】第１導電型の第１のＭＩＳトランジスタＮＴｒは、第１の活性領域１００ａ上に形成された第１のゲート電極１０４ａと、第１のゲート電極の側面上に形成された第１のサイドウォールスペーサ１０６ａと、第１のゲート電極及び第１のサイドウォールスペーサ上に形成され第１のＭＩＳトランジスタのチャネルに対してゲート長方向に第１の応力を発生させる第１の応力絶縁膜１１１とを備え、第２導電型の第２のＭＩＳトランジスタＰＴｒは、第２の活性領域１００ｂ上に形成された第２のゲート電極１０４ｂと、第２のゲート電極の側面上に順次形成された第２のサイドウォールスペーサ１０６ｂ及び第３のサイドウォールスペーサ１０８ｂと、第２のゲート電極、第２のサイドウォールスペーサ及び第３のサイドウォールスペーサ上に形成された第１の応力絶縁膜とを備えている。【選択図】図１
2008124171.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１のＭＩＳトランジスタと第２導電型の第２のＭＩＳトランジスタとを備えた半導体装置であって、
前記第１のＭＩＳトランジスタは、
半導体基板上における第１の活性領域に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極の側面上に形成された第１のサイドウォールスペーサと、
前記半導体基板上に前記第１のゲート電極及び前記第１のサイドウォールスペーサを覆うように形成され、前記第１のＭＩＳトランジスタのチャネルに対してゲート長方向に第１の応力を発生させる第１の応力絶縁膜とを備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板上における第２の活性領域に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極の側面上に形成された第２のサイドウォールスペーサと、
前記第２のサイドウォールスペーサの側面上に形成された第３のサイドウォールスペーサと、
前記半導体基板上に前記第２のゲート電極、前記第２のサイドウォールスペーサ及び前記第３のサイドウォールスペーサを覆うように形成された前記第１の応力絶縁膜とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のＭＩＳトランジスタは、
前記第１の活性領域における前記第１のサイドウォールスペーサの側方下に位置する領域に形成された第１導電型の第１のソース・ドレイン領域と、
前記第１のソース・ドレイン領域の上部に、前記第１のサイドウォールスペーサと隣接して形成された第１のシリサイド膜とをさらに備え、
前記第２のＭＩＳトランジスタは、
前記第２の活性領域における前記第２のサイドウォールスペーサの側方下に位置する領域に形成された第２導電型の第２のソース・ドレイン領域と、
前記第２のソース・ドレイン領域の上部に、前記第２のサイドウォールスペーサとの間に前記第３のサイドウォールスペーサを挟んで形成された第２のシリサイド膜とをさらに備えていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第３のサイドウォールスペーサは、前記第２のＭＩＳトランジスタのチャネルに対してゲート長方向に第２の応力を発生させる第２の応力絶縁膜であり、
前記第１の応力は、引っ張り応力及び圧縮応力のうちいずれか一方であり、
前記第２の応力は、前記一方とは異なる他方であることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１のＭＩＳトランジスタは、
前記第１のサイドウォールスペーサの側面上に前記第１の応力絶縁膜との間に介在するように形成され、前記第３のサイドウォールスペーサの幅よりも狭い幅を有する第４のサイドウォールスペーサをさらに備え、
前記第１の応力絶縁膜は、前記半導体基板上に前記第１のサイドウォールスペーサ及び前記第４のサイドウォールスペーサを覆うように形成されていることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１のＭＩＳトランジスタは、
前記第１の活性領域における前記第１のサイドウォールスペーサの側方下に位置する領域に形成された第１導電型の第１のソース・ドレイン領域と、
前記第１のソース・ドレイン領域の上部に、前記第１のサイドウォールスペーサとの間に前記第４のサイドウォールスペーサを挟んで形成された第１のシリサイド膜とをさらに備え、
前記第２のＭＩＳトランジスタは、
前記第２の活性領域における前記第２のサイドウォールスペーサの側方下に位置する領域に形成された第２導電型の第２のソース・ドレイン領域と、
前記第２のソース・ドレイン領域の上部に、前記第２のサイドウォールスペーサとの間に前記第３のサイドウォールスペーサを挟んで形成された第２のシリサイド膜とをさらに備えていることを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置において、
前記第１のサイドウォールスペーサと前記第２のサイドウォールスペーサとは同じ幅を有し、
前記第３のサイドウォールスペーサは、前記第２のサイドウォールスペーサの幅よりも狭い幅を有することを特徴とする半導体装置。
【請求項７】
請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記第１のサイドウォールスペーサと前記第２のサイドウォールスペーサとは同じ高さを有し、
前記第３のサイドウォールスペーサは前記第２のサイドウォールスペーサよりも高さが低いことを特徴とする半導体装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタはｎ型ＭＩＳトランジスタであり、
前記第２のＭＩＳトランジスタはｐ型ＭＩＳトランジスタであり、
前記第１の応力は引っ張り応力であることを特徴とする半導体装置。
【請求項９】
請求項１〜７のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタはｐ型ＭＩＳトランジスタであり、
前記第２のＭＩＳトランジスタはｎ型ＭＩＳトランジスタであり、
前記第１の応力は圧縮応力であることを特徴とする半導体装置。
【請求項１０】
第１導電型の第１のＭＩＳトランジスタと第２導電型の第２のＭＩＳトランジスタとを有する半導体装置の製造方法であって、
半導体基板上における第１の活性領域に第１のゲート絶縁膜を介して第１のゲート電極を形成すると共に、前記半導体基板上における第２の活性領域に第２のゲート絶縁膜を介して第２のゲート電極を形成する工程（ａ）と、
前記第１のゲート電極の側面上に第１のサイドウォールスペーサを形成すると共に、前記第２のゲート電極の側面上に第２のサイドウォールスペーサを形成する工程（ｂ）と、
前記第２のサイドウォールスペーサの側面上に第３のサイドウォールスペーサを形成する工程（ｃ）と、
前記半導体基板上に、前記第１のゲート電極及び前記第１のサイドウォールスペーサを覆うと共に、前記第２のゲート電極、前記第２のサイドウォールスペーサ及び前記第３のサイドウォールスペーサを覆うように第１の応力絶縁膜を形成する工程（ｄ）とを備え、
前記第１の応力絶縁膜は、前記第１のＭＩＳトランジスタのチャネルに対してゲート長方向に第１の応力を発生させることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｂ）よりも後であって且つ前記工程（ｃ）よりも前に、前記第１の活性領域における前記第１のサイドウォールスペーサの側方下に位置する領域に、第１導電型の第１のソース・ドレイン領域を形成し、前記第２の活性領域における前記第２のサイドウォールスペーサの側方下に位置する領域に、第２導電型の第２のソース・ドレイン領域を形成する工程（ｅ）をさらに備え、
前記工程（ｃ）よりも後であって且つ前記工程（ｄ）よりも前に、前記第１のソース・ドレイン領域の上部に、前記第１のサイドウォールスペーサと隣接して第１のシリサイド膜を形成すると共に、前記第２のソース・ドレイン領域の上部に、前記第２のサイドウォールスペーサとの間に前記第３のサイドウォールスペーサを挟んで第２のシリサイド膜を形成する工程（ｆ）をさらに備えることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０又は１１に記載の半導体装置の製造方法において、
前記第３のサイドウォールスペーサは、前記第２のＭＩＳトランジスタのチャネルに対してゲート長方向に第２の応力を発生させる第２の応力絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０〜１２のうちいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記第２のサイドウォールスペーサ上に絶縁膜を形成する工程（ｃ１）と、前記工程（ｃ１）の後に、エッチングにより、前記第２のサイドウォールスペーサの側面上に前記絶縁膜からなる前記第３のサイドウォールスペーサを自己整合的に形成する工程（ｃ２）とを備え、
前記第２のサイドウォールスペーサと前記第３のサイドウォールスペーサとはエッチング特性が異なる材料からなることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記第１のサイドウォールスペーサの側面上に、前記第１の応力絶縁膜との間に介在するように、前記第３のサイドウォールスペーサの幅よりも狭い幅を有する第４のサイドウォールスペーサを形成する工程をさらに含み、
前記工程（ｄ）は、前記半導体基板上に、前記第１のサイドウォールスペーサ及び前記第４のサイドウォールスペーサを覆うように前記第１の応力絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記工程（ｂ）よりも後であって且つ前記工程（ｃ）よりも前に、前記第１の活性領域における前記第１のサイドウォールスペーサの側方下に位置する領域に、第１導電型の第１のソース・ドレイン領域を形成すると共に、前記第２の活性領域における前記第２のサイドウォールスペーサの側方下に位置する領域に、第２導電型の第２のソース・ドレイン領域を形成する工程（ｅ）をさらに備え、
前記工程（ｃ）よりも後であって且つ前記工程（ｄ）よりも前に、前記第１のソース・ドレイン領域の上部に、前記第１のサイドウォールスペーサとの間に前記第４のサイドウォールスペーサを挟んで第１のシリサイド膜を形成すると共に、前記第２のソース・ドレイン領域の上部に、前記第２のサイドウォールスペーサとの間に前記第３のサイドウォールスペーサを挟んで第２のシリサイド膜を形成する工程（ｆ）をさらに備えることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１４又は１５に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記第１のサイドウォールスペーサ及び前記第２のサイドウォールスペーサ上に、第１の膜厚を有する第１の絶縁膜を形成する工程（ｃ１）と、前記工程（ｃ１）の後に、前記第１の絶縁膜における前記第１のサイドウォールスペーサ上に存在する部分をエッチングして、前記第１のサイドウォールスペーサ上に、前記第１の膜厚よりも小さい第２の膜厚を有する第２の絶縁膜を形成する工程（ｃ２）と、前記工程（ｃ２）の後に、エッチングにより、前記第１のサイドウォールスペーサの側面上に、前記第２の絶縁膜からなる前記第４のサイドウォールスペーサを形成すると共に、前記第２のサイドウォールスペーサの側面上に、前記第１の絶縁膜からなる前記第３のサイドウォールスペーサを形成する工程（ｃ３）とを備え、
前記第１のサイドウォールスペーサと前記第４のサイドウォールスペーサとはエッチング特性が異なる材料からなり、
前記第２のサイドウォールスペーサと前記第３のサイドウォールスペーサとはエッチング特性が異なる材料からなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ゲート電極上に設けた応力絶縁膜を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置に搭載される電界効果トランジスタとして、例えばＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼称される絶縁ゲート型電界効果トランジスタが知られている。このＭＩＳＦＥＴは、高集積化し易いという特徴を持っていることから、集積回路を構成する回路素子として広く用いられており、近年素子の微細化が加速されてきている。
【０００３】
しかしながら、この素子の微細化に伴い、ＭＩＳＦＥＴが搭載された半導体装置では新たな問題が種々顕在化してきている。その一つの問題として、ＭＩＳＦＥＴのチャネルに働く応力が挙げられる。ゲート長が０．１μｍ以細レベル時代の超微細ＣＭＩＳ（相補型ＭＩＳ）プロセスでは、新素材の導入、ＭＩＳＦＥＴの短チャネル効果抑制等の理由から低温化が進んでいる。このことは、素子中に残留応力を残しやすい。プロセス起因の残留応力は、ＭＩＳＦＥＴのチャネルに働く。
【０００４】
ここで、ＭＩＳＦＥＴのチャネルに働く応力に対するトランジスタ特性の変化については、ＭＩＳＦＥＴのチャネルに対してドレイン電流（Ｉｄ）が流れる方向（すなわち、ゲート長方向）に応力を印加した場合、
１）ｎチャネル型ＭＩＳＦＥＴ（以降、「ｎ型ＭＩＳトランジスタ」と称す）のドレイン電流は、圧縮応力の印加により減少する一方、引っ張り応力の印加により増加すること
２）ｐチャネル型ＭＩＳＦＥＴ（以降、「ｐ型ＭＩＳトランジスタ」と称す）のドレイン電流は、圧縮応力の印加により増加する一方、引っ張り応力の印加により減少すること
が知られている。そこで、近年、ＭＩＳトランジスタのチャネルに働く応力を積極的に利用して、ＭＩＳトランジスタの駆動能力を向上させる技術が注目されてきている。
【０００５】
以下に、ＭＩＳトランジスタの駆動能力の向上を目的に、ゲート電極上に応力絶縁膜を設けた半導体装置について、図７を参照しながら説明する（例えば、非特許文献１参照）。図７は、従来の半導体装置の構造について示すゲート長方向の断面図である。尚、図７において、簡略的に図示するために、ｎ型ＭＩＳ形成領域とｐ型ＭＩＳ形成領域とを隣接して図示している。また、図７において、左側に示す「Ｎ」とはｎ型ＭＩＳ形成領域を示し、右側に示す「Ｐ」とはｐ型ＭＩＳ形成領域を示している。
【０００６】
図７に示すように、半導体基板３００の上部に、ｎ型ＭＩＳ形成領域とｐ型ＭＩＳ形成領域とを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域３０１が選択的に形成されている。これにより、ｎ型ＭＩＳ形成領域には、素子分離領域３０１によって囲まれた半導体基板３００からなる活性領域３００ａが形成されていると共に、ｐ型ＭＩＳ形成領域には、素子分離領域３０１によって囲まれた半導体基板３００からなる活性領域３００ｂが形成されている。半導体基板３００におけるｎ型ＭＩＳ形成領域には、ｐ型ウェル領域３０２ａが形成されている一方、半導体基板３００におけるｐ型ＭＩＳ形成領域には、ｎ型ウェル領域３０２ｂが形成されている。
【０００７】
ｎ型ＭＩＳ形成領域の活性領域３００ａ上には、ゲート絶縁膜３０３ａを介してゲート電極３０４ａが形成されている一方、ｐ型ＭＩＳ形成領域の活性領域３００ｂ上には、ゲート絶縁膜３０３ｂを介してゲート電極３０４ｂが形成されている。ゲート電極３０４ａ，３０４ｂの側面上には、サイドウォールスペーサ３０６ａ，３０６ｂが形成されている。
【０００８】
ｎ型ＭＩＳ形成領域の活性領域３００ａにおけるゲート電極３０４ａの側方下に位置する領域には、ｎ型エクステンション領域３０５ａが形成されていると共に、活性領域３００ａにおけるサイドウォールスペーサ３０６ａの側方下に位置する領域には、ｎ型エクステンション領域３０５ａの接合部よりも深い接合部を有するｎ型ソース・ドレイン領域３０７ａが形成されている。一方、ｐ型ＭＩＳ形成領域の活性領域３００ｂにおけるゲート電極３０４ｂの側方下に位置する領域には、ｐ型エクステンション領域３０５ｂが形成されていると共に、活性領域３００ｂにおけるサイドウォールスペーサ３０６ｂの側方下に位置する領域には、ｐ型エクステンション領域３０５ｂの接合部よりも深い接合部を有するｐ型ソース・ドレイン領域３０７ｂが形成されている。
【０００９】
ソース・ドレイン領域３０７ａ，３０７ｂの上部には、シリサイド膜３０８ａ，３０８ｂが形成されていると共に、ゲート電極３０４ａ，３０４ｂの上部には、シリサイド膜３０９ａ，３０９ｂが形成されている。
【００１０】
半導体基板３００上におけるｎＭＩＳ形成領域の全面には、ゲート電極３０４ａを覆うように、引っ張り応力を有しシリコン窒化膜からなる第１の応力絶縁膜３１０が形成されている。一方、半導体基板３００上におけるｐ型ＭＩＳ形成領域の全面には、ゲート電極３０４ｂを覆うように、圧縮応力を有しシリコン窒化膜からなる第２の応力絶縁膜３１１が形成されている。第１の応力絶縁膜３１０及び第２の応力絶縁膜３１１上には、層間絶縁膜３１２が形成されている。ここで、応力絶縁膜３１０，３１１は、層間絶縁膜を兼ねたセルフアラインコンタクト用の絶縁膜としても機能する。このように、従来の半導体装置では、ｎ型ＭＩＳトランジスタ上に、そのＭＩＳトランジスタの導電型に応じた応力、すなわち引っ張り応力を有する応力絶縁膜を形成する一方、ｐ型ＭＩＳトランジスタ上に、そのＭＩＳトランジスタの導電型に応じた応力、すなわち圧縮応力を有する応力絶縁膜を形成する。
【００１１】
従来の半導体装置によると、ゲート電極３０４ａを覆う第１の応力絶縁膜３１０により、ｎ型ＭＩＳトランジスタのチャネルに対してゲート長方向に引っ張り応力を発生させることができるので、ｎ型ＭＩＳトランジスタの駆動能力の向上を図ることができる。一方、ゲート電極３０４ｂを覆う第２の応力絶縁膜３１１により、ｐ型ＭＩＳトランジスタのチャネルに対してゲート長方向に圧縮応力を発生させることができるので、ｐ型ＭＩＳトランジスタの駆動能力の向上を図ることができる。ここで、応力絶縁膜３１０，３１１は、その膜厚が厚くなるに従い、ＭＩＳトランジスタのチャネルに発生させる応力が大きくなり、ＭＩＳトランジスタの駆動能力をより一層向上させることが知られている。
【非特許文献１】第６８回半導体集積回路シンポジウムｐ１９〜ｐ２２
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、ＭＩＳトランジスタ上に、そのＭＩＳトランジスタの導電型に応じた応力を有する応力絶縁膜を形成すると、工程数が増加してプロセスが複雑化するといった不具合が生じていた。さらに、半導体装置の微細化に伴い各ＭＩＳトランジスタ間の距離が狭くなると、ＭＩＳトランジスタの導電型に応じた応力絶縁膜を形成することが困難になるといった不具合も生じていた。
【００１３】
本発明は、かかる点に鑑みてなされたものであり、その目的は、簡易なプロセスによってＭＩＳトランジスタのチャネルに応力を発生させることにより、ＭＩＳトランジスタの駆動能力を向上することにある。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本発明に係る半導体装置は、第１導電型の第１のＭＩＳトランジスタと第２導電型の第２のＭＩＳトランジスタとを備えた半導体装置であって、第１のＭＩＳトランジスタは、半導体基板上における第１の活性領域に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート電極の側面上に形成された第１のサイドウォールスペーサと、半導体基板上に第１のゲート電極及び第１のサイドウォールスペーサを覆うように形成され、第１のＭＩＳトランジスタのチャネルに対してゲート長方向に第１の応力を発生させる第１の応力絶縁膜とを備え、第２のＭＩＳトランジスタは、半導体基板上における第２の活性領域に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート電極の側面上に形成された第２のサイドウォールスペーサと、第２のサイドウォールスペーサの側面上に形成された第３のサイドウォールスペーサと、半導体基板上に第２のゲート電極、第２のサイドウォールスペーサ及び第３のサイドウォールスペーサを覆うように形成された第１の応力絶縁膜とを備えていることを特徴とする。
【００１５】
本発明に係る半導体装置によると、第１の応力絶縁膜により、第１のＭＩＳトランジスタのチャネルに対して、ゲート長方向に第１の応力（すなわち、第１のＭＩＳトランジスタの駆動能力を向上させる応力）を発生させることができるので、第１のＭＩＳトランジスタの駆動能力の向上を図ることができる。一方、本発明に係る半導体装置によると、第３のサイドウォールスペーサにより、第２のＭＩＳトランジスタのチャネルと第１の応力絶縁膜との距離を離すことができるため、第２のＭＩＳトランジスタのチャネルにおけるゲート長方向に対して働く第１の応力絶縁膜による第１の応力（すなわち、第２のＭＩＳトランジスタの駆動能力を低下させる応力）を緩和することができるので、第２のＭＩＳトランジスタの駆動能力の低下を抑制することができる。このように、第２のＭＩＳトランジスタの駆動能力の低下を招くことなく、第１のＭＩＳトランジスタの駆動能力の向上を図ることができる。
【００１６】
本発明に係る半導体装置において、第１のＭＩＳトランジスタは、第１の活性領域における第１のサイドウォールスペーサの側方下に位置する領域に形成された第１導電型の第１のソース・ドレイン領域と、第１のソース・ドレイン領域の上部に、第１のサイドウォールスペーサと隣接して形成された第１のシリサイド膜とをさらに備え、第２のＭＩＳトランジスタは、第２の活性領域における第２のサイドウォールスペーサの側方下に位置する領域に形成された第２導電型の第２のソース・ドレイン領域と、第２のソース・ドレイン領域の上部に、第２のサイドウォールスペーサとの間に第３のサイドウォールスペーサを挟んで形成された第２のシリサイド膜とをさらに備えていることが好ましい。
【００１７】
このようにすると、第２のソース・ドレイン領域の上部に、第２のサイドウォールスペーサとの間に第３のサイドウォールスペーサを挟んで第２のシリサイド膜が形成されているため、第２のシリサイド膜の端部を第２のソース・ドレイン領域の接合部から離して第２のシリサイド膜を設けることができるので、第２のＭＩＳトランジスタにおいて、第２のソース・ドレイン領域での接合リークの発生を低減することができる。
【００１８】
本発明に係る半導体装置において、第３のサイドウォールスペーサは、第２のＭＩＳトランジスタのチャネルに対してゲート長方向に第２の応力を発生させる第２の応力絶縁膜であり、第１の応力は、引っ張り応力及び圧縮応力のうちいずれか一方であり、第２の応力は、一方とは異なる他方であることが好ましい。
【００１９】
このようにすると、第３のサイドウォールスペーサ（第２の応力絶縁膜）により、第２のＭＩＳトランジスタのチャネルにおけるゲート長方向に対して働く第１の応力絶縁膜による第１の応力を緩和するのに加えて、第２のＭＩＳトランジスタのチャネルに対して、ゲート長方向に第２の応力（すなわち、第２のＭＩＳトランジスタの駆動能力を向上させる応力）を発生させることができるので、第２のＭＩＳトランジスタの駆動能力の向上を図ることができる。
【００２０】
本発明に係る半導体装置において、第１のＭＩＳトランジスタは、第１のサイドウォールスペーサの側面上に第１の応力絶縁膜との間に介在するように形成され、第３のサイドウォールスペーサの幅よりも狭い幅を有する第４のサイドウォールスペーサをさらに備え、第１の応力絶縁膜は、半導体基板上に第１のサイドウォールスペーサ及び第４のサイドウォールスペーサを覆うように形成されていることが好ましい。
【００２１】
このようにすると、第４のサイドウォールスペーサの幅は第３のサイドウォールスペーサの幅よりも狭いため、第１のＭＩＳトランジスタのチャネルに働く第１の応力絶縁膜による第１の応力が第４のサイドウォールスペーサによって緩和されることを最小限に抑えることができる。
【００２２】
本発明に係る半導体装置において、第１のＭＩＳトランジスタは、第１の活性領域における第１のサイドウォールスペーサの側方下に位置する領域に形成された第１導電型の第１のソース・ドレイン領域と、第１のソース・ドレイン領域の上部に、第１のサイドウォールスペーサとの間に第４のサイドウォールスペーサを挟んで形成された第１のシリサイド膜とをさらに備え、第２のＭＩＳトランジスタは、第２の活性領域における第２のサイドウォールスペーサの側方下に位置する領域に形成された第２導電型の第２のソース・ドレイン領域と、第２のソース・ドレイン領域の上部に、第２のサイドウォールスペーサとの間に第３のサイドウォールスペーサを挟んで形成された第２のシリサイド膜とをさらに備えていることが好ましい。
【００２３】
このようにすると、第１のソース・ドレイン領域の上部に、第１のサイドウォールスペーサとの間に第４のサイドウォールスペーサを挟んで第１のシリサイド膜が形成されているため、第１のシリサイド膜の端部を第１のソース・ドレイン領域の接合部から離して第１のシリサイド膜を設けることができる。このため、第２のＭＩＳトランジスタにおいて、第２のソース・ドレイン領域での接合リークの発生を低減するのに加えて、第１のＭＩＳトランジスタにおいて、第１のソース・ドレイン領域での接合リークの発生を低減することができる。
【００２４】
本発明に係る半導体装置において、第１のサイドウォールスペーサと第２のサイドウォールスペーサとは同じ幅を有し、第３のサイドウォールスペーサは、第２のサイドウォールスペーサの幅よりも狭い幅を有することが好ましい。
【００２５】
本発明に係る半導体装置において、第１のサイドウォールスペーサと第２のサイドウォールスペーサとは同じ高さを有し、第３のサイドウォールスペーサは第２のサイドウォールスペーサよりも高さが低いことが好ましい。
【００２６】
本発明に係る半導体装置において、第１のＭＩＳトランジスタはｎ型ＭＩＳトランジスタであり、第２のＭＩＳトランジスタはｐ型ＭＩＳトランジスタであり、第１の応力は引っ張り応力であることが好ましい。
【００２７】
本発明に係る半導体装置において、第１のＭＩＳトランジスタはｐ型ＭＩＳトランジスタであり、第２のＭＩＳトランジスタはｎ型ＭＩＳトランジスタであり、第１の応力は圧縮応力であることが好ましい。
【００２８】
前記の目的を達成するため、本発明に係る半導体装置の製造方法は、第１導電型の第１のＭＩＳトランジスタと第２導電型の第２のＭＩＳトランジスタとを有する半導体装置の製造方法であって、半導体基板上における第１の活性領域に第１のゲート絶縁膜を介して第１のゲート電極を形成すると共に、半導体基板上における第２の活性領域に第２のゲート絶縁膜を介して第２のゲート電極を形成する工程（ａ）と、第１のゲート電極の側面上に第１のサイドウォールスペーサを形成すると共に、第２のゲート電極の側面上に第２のサイドウォールスペーサを形成する工程（ｂ）と、第２のサイドウォールスペーサの側面上に第３のサイドウォールスペーサを形成する工程（ｃ）と、半導体基板上に、第１のゲート電極及び第１のサイドウォールスペーサを覆うと共に、第２のゲート電極、第２のサイドウォールスペーサ及び第３のサイドウォールスペーサを覆うように第１の応力絶縁膜を形成する工程（ｄ）とを備え、第１の応力絶縁膜は、第１のＭＩＳトランジスタのチャネルに対してゲート長方向に第１の応力を発生させることを特徴とする。
【００２９】
本発明に係る半導体装置の製造方法によると、第１の応力絶縁膜により、第１のＭＩＳトランジスタのチャネルに対して、ゲート長方向に第１の応力（すなわち、第１のＭＩＳトランジスタの駆動能力を向上させる応力）を発生させることができるので、第１のＭＩＳトランジスタの駆動能力の向上を図ることができる。一方、本発明に係る半導体装置の製造方法によると、第３のサイドウォールスペーサにより、第２のＭＩＳトランジスタのチャネルと第１の応力絶縁膜との距離を離すことができるため、第２のＭＩＳトランジスタのチャネルにおけるゲート長方向に対して働く第１の応力絶縁膜による第１の応力（すなわち、第２のＭＩＳトランジスタの駆動能力を低下させる応力）を緩和することができるので、第２のＭＩＳトランジスタの駆動能力の低下を抑制することができる。
【００３０】
加えて、本発明に係る半導体装置の製造方法によると、従来ではＭＩＳトランジスタ上に、そのＭＩＳトランジスタの導電型に応じた応力を有する応力絶縁膜を形成する（すなわち、第１のゲート電極上に引っ張り応力及び圧縮応力のうちいずれか一方を有する応力絶縁膜を形成する一方、第２のゲート電極上に一方とは異なる他方を有する応力絶縁膜を形成する）のに対して、本発明では第１のゲート電極及び第２のゲート電極上の双方に第１の応力絶縁膜を形成するので、従来と比較して、簡易なプロセスによって半導体装置を製造することができる。
【００３１】
このように、第２のＭＩＳトランジスタの低下を招くことなく、簡易なプロセスによって第１のＭＩＳトランジスタの駆動能力の向上を図ることができる。
【００３２】
本発明に係る半導体装置の製造方法において、工程（ｂ）よりも後であって且つ工程（ｃ）よりも前に、第１の活性領域における第１のサイドウォールスペーサの側方下に位置する領域に、第１導電型の第１のソース・ドレイン領域を形成し、第２の活性領域における第２のサイドウォールスペーサの側方下に位置する領域に、第２導電型の第２のソース・ドレイン領域を形成する工程（ｅ）をさらに備え、工程（ｃ）よりも後であって且つ工程（ｄ）よりも前に、第１のソース・ドレイン領域の上部に、第１のサイドウォールスペーサと隣接して第１のシリサイド膜を形成すると共に、第２のソース・ドレイン領域の上部に、第２のサイドウォールスペーサとの間に第３のサイドウォールスペーサを挟んで第２のシリサイド膜を形成する工程（ｆ）をさらに備えることが好ましい。
【００３３】
このようにすると、第２のソース・ドレイン領域上に第３のサイドウォールスペーサが形成された状態で、第２のソース・ドレイン領域の上部に第２のシリサイド膜を形成することができるので、第２のソース・ドレイン領域の上部に、第２のサイドウォールスペーサとの間に第３のサイドウォールスペーサを挟んで第２のシリサイド膜を形成することができる。そのため、第２のシリサイド膜の端部を第２のソース・ドレイン領域の接合部から離して第２のシリサイド膜を設けることができるので、第２のＭＩＳトランジスタにおいて、第２のソース・ドレイン領域での接合リークの発生を低減することができる。
【００３４】
本発明に係る半導体装置の製造方法において、第３のサイドウォールスペーサは、第２のＭＩＳトランジスタのチャネルに対してゲート長方向に第２の応力を発生させる第２の応力絶縁膜であることが好ましい。
【００３５】
このようにすると、第３のサイドウォールスペーサ（第２の応力絶縁膜）により、第２のＭＩＳトランジスタのチャネルにおけるゲート長方向に対して働く第１の応力絶縁膜による第１の応力を緩和するのに加えて、第２のＭＩＳトランジスタのチャネルに対して、ゲート長方向に第２の応力（すなわち、第２のＭＩＳトランジスタの駆動能力を向上させる応力）を発生させることができるので、第２のＭＩＳトランジスタの駆動能力の向上を図ることができる。
【００３６】
本発明に係る半導体装置の製造方法において、工程（ｃ）は、第２のサイドウォールスペーサ上に絶縁膜を形成する工程（ｃ１）と、工程（ｃ１）の後に、エッチングにより、第２のサイドウォールスペーサの側面上に絶縁膜からなる第３のサイドウォールスペーサを自己整合的に形成する工程（ｃ２）とを備え、第２のサイドウォールスペーサと第３のサイドウォールスペーサとはエッチング特性が異なる材料からなることが好ましい。
【００３７】
本発明に係る半導体装置の製造方法において、工程（ｃ）は、第１のサイドウォールスペーサの側面上に、第１の応力絶縁膜との間に介在するように、第３のサイドウォールスペーサの幅よりも狭い幅を有する第４のサイドウォールスペーサを形成する工程をさらに含み、工程（ｄ）は、半導体基板上に、第１のサイドウォールスペーサ及び第４のサイドウォールスペーサを覆うように第１の応力絶縁膜を形成する工程を含むことが好ましい。
【００３８】
このようにすると、第４のサイドウォールスペーサの幅は第３のサイドウォールスペーサの幅よりも狭いため、第１のＭＩＳトランジスタのチャネルに働く第１の応力絶縁膜による第１の応力が第４のサイドウォールスペーサによって緩和されるのを最小限に抑えることができる。
【００３９】
本発明に係る半導体装置の製造方法において、工程（ｂ）よりも後であって且つ工程（ｃ）よりも前に、第１の活性領域における第１のサイドウォールスペーサの側方下に位置する領域に、第１導電型の第１のソース・ドレイン領域を形成すると共に、第２の活性領域における第２のサイドウォールスペーサの側方下に位置する領域に、第２導電型の第２のソース・ドレイン領域を形成する工程（ｅ）をさらに備え、工程（ｃ）よりも後であって且つ工程（ｄ）よりも前に、第１のソース・ドレイン領域の上部に、第１のサイドウォールスペーサとの間に第４のサイドウォールスペーサを挟んで第１のシリサイド膜を形成すると共に、第２のソース・ドレイン領域の上部に、第２のサイドウォールスペーサとの間に第３のサイドウォールスペーサを挟んで第２のシリサイド膜を形成する工程（ｆ）をさらに備えることが好ましい。
【００４０】
このようにすると、第１のソース・ドレイン領域上に第４のサイドウォールスペーサが形成された状態で、第１のソース・ドレイン領域の上部に第１のシリサイド膜を形成することができるので、第１のソース・ドレイン領域の上部に、第１のサイドウォールスペーサとの間に第４のサイドウォールスペーサを挟んで第１のシリサイド膜を形成することができる。そのため、第１のシリサイド膜の端部を第１のソース・ドレイン領域の接合部から離して設けることができる。このため、第２のＭＩＳトランジスタにおいて、第２のソース・ドレイン領域での接合リークの発生を低減するのに加えて、第１のＭＩＳトランジスタにおいて、第１のソース・ドレイン領域での接合リークの発生を低減することができる。
【００４１】
本発明に係る半導体装置の製造方法において、工程（ｃ）は、第１のサイドウォールスペーサ及び第２のサイドウォールスペーサ上に、第１の膜厚を有する第１の絶縁膜を形成する工程（ｃ１）と、工程（ｃ１）の後に、第１の絶縁膜における第１のサイドウォールスペーサ上に存在する部分をエッチングして、第１のサイドウォールスペーサ上に、第１の膜厚よりも小さい第２の膜厚を有する第２の絶縁膜を形成する工程（ｃ２）と、工程（ｃ２）の後に、エッチングにより、第１のサイドウォールスペーサの側面上に、第２の絶縁膜からなる第４のサイドウォールスペーサを形成すると共に、第２のサイドウォールスペーサの側面上に、第１の絶縁膜からなる第３のサイドウォールスペーサを形成する工程（ｃ３）とを備え、第１のサイドウォールスペーサと第４のサイドウォールスペーサとはエッチング特性が異なる材料からなり、第２のサイドウォールスペーサと第３のサイドウォールスペーサとはエッチング特性が異なる材料からなることが好ましい。
【発明の効果】
【００４２】
本発明に係る半導体装置及びその製造方法によると、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを備えた半導体装置において、第２のＭＩＳトランジスタの駆動能力の低下を招くことなく、簡易なプロセスによって第１のＭＩＳトランジスタの駆動能力の向上を図ることができる。
【発明を実施するための最良の形態】
【００４３】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００４４】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について、最小ゲート長が０．１μｍ以下のＣＭＩＳトランジスタを有する半導体装置を具体例に挙げて、図１を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置の構造について示すゲート長方向の断面図である。尚、図１において、簡略的に図示するために、ｎ型ＭＩＳ形成領域とｐ型ＭＩＳ形成領域とを隣接して図示している。ここで、図１において、左側に示す「Ｎ」とはｎ型ＭＩＳ形成領域を示し、右側に示す「Ｐ」とはｐ型ＭＩＳ形成領域を示している。
【００４５】
図１に示すように、半導体基板１００の上部には、ｎ型ＭＩＳ形成領域とｐ型ＭＩＳ形成領域とを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域１０１が選択的に形成されている。このように、素子分離領域１０１は、半導体基板１００に形成されたトレンチ内に絶縁膜が埋め込まれたシャロートレンチ分離（ＳＴＩ：Ｓhallow Ｔrench Ｉsolation）構造を有している。
【００４６】
ｎ型ＭＩＳ形成領域には、ｎ型ＭＩＳトランジスタＮＴｒが形成されている一方、ｐ型ＭＩＳ形成領域には、ｐ型ＭＩＳトランジスタＰＴｒが形成されている。
【００４７】
ｎ型ＭＩＳトランジスタＮＴｒは、半導体基板１００におけるｎ型ＭＩＳ形成領域に形成されたｐ型ウェル領域１０２ａと、ｐ型ウェル領域１０２ａにおける素子分離領域１０１によって囲まれた活性領域１００ａと、活性領域１００ａ上に形成されたゲート絶縁膜１０３ａと、ゲート絶縁膜１０３ａ上に形成されたゲート電極１０４ａと、ゲート電極１０４ａの側面上に形成された第１のサイドウォールスペーサ１０６ａと、活性領域１００ａにおけるゲート電極１０４ａの側方下に位置する領域に形成されたｎ型エクステンション領域１０５ａと、活性領域１００ａにおける第１のサイドウォールスペーサ１０６ａの側方下に位置する領域に形成されｎ型エクステンション領域１０５ａの接合部よりも深い接合部を有するｎ型ソース・ドレイン領域１０７ａと、ｎ型ソース・ドレイン領域１０７ａの上部に形成されたシリサイド膜１０９ａと、ゲート電極１０４ａの上部に形成されたシリサイド膜１１０ａとを備えている。
【００４８】
一方、ｐ型ＭＩＳトランジスタＰＴｒは、半導体基板１００におけるｐ型ＭＩＳ形成領域に形成されたｎ型ウェル領域１０２ｂと、ｎ型ウェル領域１０２ｂにおける素子分離領域１０１によって囲まれた活性領域１００ｂと、活性領域１００ｂ上に形成されたゲート絶縁膜１０３ｂと、ゲート絶縁膜１０３ｂ上に形成されたゲート電極１０４ｂと、ゲート電極１０４ｂの側面上に形成された第１のサイドウォールスペーサ１０６ｂと、第１のサイドウォールスペーサ１０６ｂの側面上に自己整合的に形成された第２のサイドウォールスペーサ１０８ｂと、活性領域１００ｂにおけるゲート電極１０４ｂの側方下に位置する領域に形成されたｐ型エクステンション領域１０５ｂと、活性領域１００ｂにおける第１のサイドウォールスペーサ１０６ｂの側方下に位置する領域に形成されｐ型エクステンション領域１０５ｂの接合部よりも深い接合部を有するｐ型ソース・ドレイン領域１０７ｂと、ｐ型ソース・ドレイン領域１０７ｂの上部に形成されたシリサイド膜１０９ｂと、ゲート電極１０４ｂの上部に形成されたシリサイド膜１１０ｂとを備えている。
【００４９】
半導体基板１００上の全面には、ゲート電極１０４ａ，１０４ｂを覆うように、シリコン窒化膜からなる引っ張り応力を有する応力絶縁膜１１１が形成されている。応力絶縁膜１１１上には、層間絶縁膜１１２が形成されている。ここで、引っ張り応力を有する応力絶縁膜とは、ＭＩＳトランジスタのチャネルにおけるゲート長方向に対して引っ張り応力を発生させることができる絶縁膜を意味する。
【００５０】
このように、引っ張り応力を有する応力絶縁膜１１１は、図１に示すように、ｎ型ＭＩＳ形成領域のゲート電極１０４ａの側面との間に第１のサイドウォールスペーサ１０６ａを挟んで形成されている一方、ｐ型ＭＩＳ形成領域のゲート電極１０４ｂの側面との間に第１のサイドウォールスペーサ１０６ｂ及び第２のサイドウォールスペーサ１０８ｂを順次挟んで形成されている。
【００５１】
また、ｎ型ＭＩＳ形成領域のシリサイド膜１０９ａは、ｎ型ソース・ドレイン領域１０７ａの上部に、第１のサイドウォールスペーサ１０６ａと隣接して形成されている一方、ｐ型ＭＩＳ形成領域のシリサイド膜１０９ｂは、ｐ型ソース・ドレイン領域１０７ｂの上部に、第１のサイドウォールスペーサ１０６ｂとの間に第２のサイドウォールスペーサ１０８ｂを挟んで形成されている。
【００５２】
次に、本発明の第１の実施形態に係る半導体装置の製造方法について、図２(a) 〜(c) 及び図３(a) 〜(c) を参照しながら説明する。図２(a) 〜(c) 及び図３(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。尚、図中において、簡略的に図示するために、ｎ型ＭＩＳ形成領域とｐ型ＭＩＳ形成領域とを隣接して図示している。ここで、図中において、左側に示す「Ｎ」とはｎ型ＭＩＳ形成領域を示し、右側に示す「Ｐ」とはｐ型ＭＩＳ形成領域を示している。
【００５３】
まず、図２(a) に示すように、単結晶シリコンからなるｐ型半導体基板１００の上部に、深さが３００ｎｍのトレンチを形成し、続いて、ＣＶＤ法により、半導体基板１００上の全面に、トレンチ内を埋め込むように、例えばシリコン酸化膜からなる絶縁膜を堆積した後、化学的機械研磨（ＣＭＰ：Ｃhemical Ｍechanical Ｐoliching）法により、半導体基板１００の表面上の該絶縁膜を研磨して除去する。このようにして、半導体基板１００の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１０１を選択的に形成する。これにより、ｎ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる活性領域１００ａが形成される一方、ｐ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる活性領域１００ｂが形成される。その後、イオン注入により、半導体基板１００におけるｎ型ＭＩＳ形成領域にｐ型不純物を注入することにより、ｐ型ウェル領域１０２ａを形成する一方、半導体基板１００におけるｐ型ＭＩＳ形成領域にｎ型不純物を注入することにより、ｎ型ウェル領域１０２ｂを形成する。
【００５４】
次に、熱処理により、ｎ型ＭＩＳ形成領域の活性領域１００ａ及びｐ型ＭＩＳ形成領域の活性領域１００ｂ上に、例えば膜厚が２ｎｍのシリコン酸化膜からなるゲート絶縁膜形成膜１０３を形成した後、ＣＶＤ法により、ゲート絶縁膜形成膜１０３上に、例えば膜厚が１２０ｎｍの多結晶シリコン膜からなるゲート電極形成膜１０４を形成する。ここで、後工程においてゲート電極となるゲート電極形成膜１０４には、ゲート電極の低抵抗化を図ると共にゲート電極の空乏化を抑制するために、不純物がその堆積中又は堆積後に導入される。尚、ゲート絶縁膜形成膜１０３の膜厚は１〜３ｎｍ、ゲート電極形成膜１０４の膜厚は１００〜２００ｎｍの範囲内が好ましい。
【００５５】
次に、図２(b) に示すように、リソグラフィーにより、ゲート電極形成膜１０４上に、ゲートパターン形状を有するレジスト膜（図示せず）を形成した後、該レジスト膜をマスクにして、エッチングにより、ゲート電極形成膜１０４及びゲート絶縁膜形成膜１０３における該レジストの開口に露出する部分を順次除去する。これにより、図２(b) に示すように、ｎ型ＭＩＳ形成領域の活性領域１００ａ上に、ゲート絶縁膜１０３ａを介して、ゲートパターン形状を有するゲート電極１０４ａを形成すると共に、ｐ型ＭＩＳ形成領域の活性領域１００ｂ上に、ゲート絶縁膜１０３ｂを介して、ゲートパターン形状を有するゲート電極１０４ｂを形成する。
【００５６】
次に、図２(c) に示すように、半導体基板１００上に、ｎ型ＭＩＳ形成領域を開口しｐ型ＭＩＳ形成領域を覆うフォトレジスト膜（図示せず）を形成した後、イオン打ち込み法により、ｎ型ＭＩＳ形成領域の活性領域１００ａに、ゲート電極１０４ａをマスクにして、例えばＡｓ（砒素）等のｎ型不純物を注入することにより、活性領域１００ａにおけるゲート電極１０４ａの側方下に位置する領域に、ｎ型エクステンション領域１０５ａを自己整合的に形成する。その後、フォトレジスト膜を除去する。一方、半導体基板１００上に、ｎ型ＭＩＳ形成領域を覆いｐ型ＭＩＳ形成領域を開口するフォトレジスト膜（図示せず）を形成した後、イオン打ち込み法により、ｐ型ＭＩＳ形成領域の活性領域１００ｂに、ゲート電極１０４ｂをマスクにして、例えばＢＦ2（二フッ化ボロン）等のｐ型不純物を注入することにより、活性領域１００ｂにおけるゲート電極１０４ｂの側方下に位置する領域に、ｐ型エクステンション領域１０５ｂを自己整合的に形成する。その後、フォトレジスト膜を除去する。
【００５７】
次に、ＣＶＤ法により、半導体基板１００上の全面に、ゲート電極１０４ａ，１０４ｂを覆うように、例えばシリコン窒化膜からなる絶縁膜を形成した後、ＲＩＥ（Ｒeactive Ｉon Ｅtching）等の異方性エッチングを用いて該絶縁膜のエッチングを行うことにより、ゲート電極１０４ａ，１０４ｂの側面上に、幅ｗａ，ｗｂが４０ｎｍのシリコン窒化膜からなる第１のサイドウォールスペーサ１０６ａ，１０６ｂを形成する。尚、第１のサイドウォールスペーサ１０６ａ，１０６ｂの幅ｗａ，ｗｂは３０〜６０ｎｍの範囲内が好ましい。
【００５８】
次に、半導体基板１００上に、ｎ型ＭＩＳ形成領域を開口しｐ型ＭＩＳ形成領域を覆うフォトレジスト膜（図示せず）を形成した後、イオン打ち込み法により、ｎ型ＭＩＳ形成領域の活性領域１００ａに、ゲート電極１０４ａ及び第１のサイドウォールスペーサ１０６ａをマスクにして、Ａｓ（砒素）等のｎ型不純物を注入することにより、活性領域１００ａにおけるサイドウォールスペーサ１０６ａの側方下に位置する領域に、ｎ型エクステンション領域１０５ａの不純物濃度よりも高い不純物濃度を有するｎ型ソース・ドレイン領域１０７ａを自己整合的に形成する。その後、フォトレジスト膜を除去する。一方、半導体基板１００上に、ｎ型ＭＩＳ形成領域を覆いｐ型ＭＩＳ形成領域を開口するフォトレジスト膜（図示せず）を形成した後、イオン打ち込み法により、ｐ型ＭＩＳ形成領域の活性領域１００ｂに、ゲート電極１０４ｂ及び第１のサイドウォールスペーサ１０６ｂをマスクにして、ＢＦ2（二フッ化ボロン）等のｐ型不純物を注入することにより、活性領域１００ｂにおけるサイドウォールスペーサ１０６ｂの側方下に位置する領域に、ｐ型エクステンション領域１０５ｂの不純物濃度よりも高い不純物濃度を有するｐ型ソース・ドレイン領域１０７ｂを自己整合的に形成する。その後、フォトレジスト膜を除去する。
【００５９】
次に、図３(a) に示すように、ＣＶＤ法により、半導体基板１００上の全面に、ゲート電極１０４ａ，１０４ｂを覆うように、例えば膜厚が２０ｎｍのシリコン酸化膜からなる絶縁膜を形成する。その後、半導体基板１００上に、ｎ型ＭＩＳ形成領域を開口しｐ型ＭＩＳ形成領域を覆うフォトレジスト膜（図示せず）を形成した後、該フォトレジスト膜をマスクにして、エッチングにより、該絶縁膜における該フォトレジスト膜の開口に露出する部分を除去し、半導体基板１００上におけるｐ型ＭＩＳ形成領域に、絶縁膜を残存させる。その後、フォトレジスト膜を除去する。このようにして、半導体基板１００上におけるｐ型ＭＩＳ形成領域に、ゲート電極１０４ｂを覆うように、膜厚が２０ｎｍのシリコン酸化膜からなる絶縁膜を形成する。
【００６０】
次に、半導体基板１００上に、ｎ型ＭＩＳ形成領域を覆いｐ型ＭＩＳ形成領域を開口するフォトレジスト膜（図示せず）を形成した後、異方性エッチングを用いて絶縁膜のエッチングを行うことにより、ｐ型ＭＩＳ形成領域の第１のサイドウォールスペーサ１０６ｂの側面上に、例えば幅ｗが６ｎｍのシリコン酸化膜からなる第２のサイドウォールスペーサ１０８ｂを自己整合的に形成する。その後、フォトレジスト膜を除去する。ここで、第２のサイドウォールスペーサ１０８ｂとして、第１のサイドウォールスペーサ（例えばシリコン窒化膜）１０６ｂとエッチング選択性のある絶縁膜（例えばシリコン酸化膜）を採用するので、第２のサイドウォールスペーサの形成工程の際に、第１のサイドウォールスペーサがエッチングされて除去されるおそれはない。
【００６１】
次に、図３(b) に示すように、スパッタ法により、半導体基板１００上の全面に、ゲート電極１０４ａ，１０４ｂを覆うように、例えばＮｉ等の高融点金属からなる金属膜（図示せず）を堆積する。その後、熱処理により、ソース・ドレイン領域１０７ａ，１０７ｂのＳｉと該金属膜のＮｉとを反応させて、ソース・ドレイン領域１０７ａ，１０７ｂの上部にニッケルシリサイドからなるシリサイド膜１０９ａ，１０９ｂを形成すると共に、ゲート電極１０４ａ，１０４ｂのＳｉと該金属膜のＮｉとを反応させて、ゲート電極１０４ａ，１０４ｂの上部にニッケルシリサイドからなるシリサイド膜１１０ａ，１１０ｂを形成する。このとき、ｐ型ソース・ドレイン領域１０７ｂ上に第２のサイドウォールスペーサ１０８ｂが形成された状態で、金属シリサイド化工程を行うため、ｐ型ソース・ドレイン領域１０７ｂの上部に形成されるシリサイド膜１０９ｂは、第１のサイドウォールスペーサ１０６ｂとの間に第２のサイドウォールスペーサ１０８ｂを挟んで形成される。その後、エッチングにより、半導体基板１００上に残存する未反応の金属膜を除去した後、熱処理により、シリサイド膜１０９ａ，１０９ｂ，１１０ａ，１１０ｂにおけるシリサイド組成比を安定化させる。
【００６２】
次に、図３(c) に示すように、プラズマＣＶＤ法により、半導体基板１００上の全面に、ゲート電極１０４ａ，１０４ｂを覆うように、シリコン窒化膜からなる引っ張り応力を有する応力絶縁膜１１１を形成する。ここで、応力絶縁膜１１１の形成は、例えば高周波電力が３５０〜４００Ｗの下 、又はチャンバー内の圧力が４．０×１０4 〜４．７×１０4 Ｐａの下で行う。その後、プラズマＣＶＤ法により、応力絶縁膜１１１上に、例えばシリコン酸化膜からなる層間絶縁膜１１２を形成した後、ＣＭＰ法により、層間絶縁膜１１２の表面を平坦化する。
【００６３】
次に、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様に、応力絶縁膜１１１及び層間絶縁膜１１２に、ソース・ドレイン領域１０７ａ，１０７ｂの上部に形成されたシリサイド膜１０９ａ，１０９ｂ、及びゲート電極１０４ａ，１０４ｂの上部に形成されたシリサイド膜１１０ａ，１１０ｂの各々に到達するコンタクトホール（図示せず）を形成する。その後、各コンタクトホールの底部及び側壁部に、バリアメタル膜（図示せず）を形成した後、各コンタクトホール内に金属膜を埋め込む。これにより、コンタクトホール内に、バリアメタル膜を介して金属膜が埋め込まれてなるコンタクトプラグ（図示せず）を形成する。その後、層間絶縁膜１１２上に、コンタクトプラグと接続する金属配線（図示せず）を形成する。
【００６４】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００６５】
本実施形態によると、ｎ型ＭＩＳトランジスタＮＴｒは、ゲート電極１０４ａ及びｎ型ソース・ドレイン領域１０７ａの上に形成された引っ張り応力を有する応力絶縁膜１１１を備えている。これにより、ｎ型ＭＩＳトランジスタＮＴｒのチャネルに対して、ゲート長方向に引っ張り応力を発生させることができるので、ｎ型ＭＩＳトランジスタＮＴｒの駆動能力の向上を図ることができる。
【００６６】
一方、本実施形態によると、ｐ型ＭＩＳトランジスタＰＴｒは、第１のサイドウォールスペーサ１０６ｂの側面上に自己整合的に形成された第２のサイドウォールスペーサ１０８ｂを備えている。これにより、ｐ型ＭＩＳトランジスタＰＴｒのチャネルとｐ型ソース・ドレイン領域１０７ｂ上にシリサイド膜１０９ｂを介して形成されている応力絶縁膜１１１との距離を離すことができる。そのため、ｐ型ＭＩＳトランジスタＰＴｒのチャネルにおけるゲート長方向に対して働く応力絶縁膜１１１による引っ張り応力を緩和することができるので、ｐ型ＭＩＳトランジスタＰＴｒの駆動能力の低下を抑制することができる。加えて、これにより、ｐ型ソース・ドレイン領域１０７ｂの上部に、第１のサイドウォールスペーサ１０６ｂとの間に第２のサイドウォールスペーサ１０８ｂを挟んでシリサイド膜１０９ｂを形成することができる。そのため、シリサイド膜１０９ｂの端部をｐ型ソース・ドレイン領域１０７ｂの接合部（ｐ型エクステンション領域１０５ｂ直下のｎ型ウェル領域１０２ｂとの接合）から離して（図１に示す距離Ｄ参照）シリサイド膜１０９ｂを形成することができるので、ｐ型ＭＩＳトランジスタＰＴｒにおいて、ｐ型ソース・ドレイン領域１０７ｂでの接合リークの発生を低減することができる。
【００６７】
また、本実施形態によると、従来ではゲート電極３０４ａ上に第１の応力絶縁膜３１０を設ける一方、ゲート電極３０４ｂ上に第２の応力絶縁膜３１１を設ける（図７参照）のに対して、本実施形態ではゲート電極１０４ａ及びゲート電極１０４ｂ上の双方に、応力絶縁膜１１１を設ける。そのため、従来と比較して、簡易なプロセスによって半導体装置を製造することができる。
【００６８】
以上のように、本実施形態では、従来のようにｐ型ＭＩＳトランジスタの駆動能力の向上を図ることはできないが、ｐ型ＭＩＳトランジスタＰＴｒの駆動能力の低下を招くことなく、簡易なプロセスによってｎ型ＭＩＳトランジスタＮＴｒの駆動能力の向上を図ることができる。加えて、ｐ型ＭＩＳトランジスタＰＴｒにおいて、ｐ型ソース・ドレイン領域１０７ｂでの接合リークの発生を低減することができる。
【００６９】
ここで、半導体装置の微細化が進行しｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとの間隔が縮小化された半導体装置では、従来のようにゲート電極３０４ａ上にのみ第１の応力絶縁膜３１０を制御良く形成する一方、ゲート電極３０４ｂ上にのみ第２の応力絶縁膜３１１を制御良く形成する（図７参照）ことは非常に困難であり、応力絶縁膜を制御良く形成することができなかった場合、ＭＩＳトランジスタの駆動能力の低下を招くおそれがある。
【００７０】
これに対して、本実施形態では、半導体装置の微細化が進行することがあっても、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタのうちいずれか一方のＭＩＳトランジスタの駆動能力の低下を招くことなく、簡易なプロセスによって他方のＭＩＳトランジスタの駆動能力の向上を図ることができる。
【００７１】
また、ここで、半導体装置の微細化が進行しソース・ドレイン領域の接合深さが浅くなった半導体装置では、ソース・ドレイン領域の上部に形成されるシリサイド膜を制御良く形成することは非常に困難であり、シリサイド膜を制御良く形成することができなかった場合、シリサイド膜の端部がソース・ドレイン領域の接合部に近接する、又はシリサイド膜がソース・ドレイン領域の接合部を突き抜けて形成されることにより、ソース・ドレイン領域での接合リークの発生を招くおそれがある。
【００７２】
これに対して、本実施形態では、半導体装置の微細化が進行することがあっても、第２のサイドウォールスペーサを備えたＭＩＳトランジスタにおいて、ソース・ドレイン領域での接合リークの発生を低減することができる。
【００７３】
尚、本実施形態では、第２のサイドウォールスペーサ１０８ｂとしてシリコン酸化膜を用い、第１のサイドウォールスペーサ１０６ａ，１０６ｂとしてシリコン窒化膜を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第２のサイドウォールスペーサ１０８ｂとして、第１のサイドウォールスペーサ１０６ａ，１０６ｂとエッチング選択性のある絶縁膜を用いることにより、図３(a) に示す工程において、第１のサイドウォールスペーサ１０６ａ，１０６ｂを除去することなく、第１のサイドウォールスペーサ１０６ｂの側面上に、第２のサイドウォールスペーサ１０８ｂを自己整合的に形成することができる。
【００７４】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置について、図４を参照しながら説明する。図４は、本発明の第２の実施形態に係る半導体装置の構造について示すゲート長方向の断面図である。尚、図４において、簡略的に図示するために、ｎ型ＭＩＳ形成領域とｐ型ＭＩＳ形成領域とを隣接して図示している。ここで、図４において、左側に示す「Ｎ」とはｎ型ＭＩＳ形成領域を示し、右側に示す「Ｐ」とはｐ型ＭＩＳ形成領域を示している。尚、図４において、前述の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。
【００７５】
ここで、第１の実施形態と本実施形態との相違点は、以下に示す点である。
【００７６】
第１の実施形態の特徴点は、簡易なプロセスによるｎ型ＭＩＳトランジスタＮＴｒの駆動能力の向上を目的に、半導体基板１００上の全面に、ゲート電極１０４ａ，１０４ｂを覆うように応力絶縁膜１１１を設ける点と、応力絶縁膜１１１によってｐ型ＭＩＳトランジスタＰＴｒのチャネルに働く応力の緩和を目的に、応力絶縁膜１１１とｐ型ＭＩＳトランジスタＰＴｒのチャネルとの距離を離すように、第１のサイドウォールスペーサ１０６ｂの側面上に第２のサイドウォールスペーサ１０８ｂを設ける点とである。
【００７７】
これに対して、本実施形態の特徴点は、第１の実施形態と同様に、応力絶縁膜１１１と第２のサイドウォールスペーサ２０８ｂとを設ける点に加えて、ｎ型ＭＩＳ形成領域の第１のサイドウォールスペーサ１０６ａの側面上に、ｐ型ＭＩＳ形成領域の第２のサイドウォールスペーサ２０８ｂの幅よりも狭い幅を有する第２のサイドウォールスペーサ２０８ａを設ける点である。
【００７８】
図４に示すように、半導体基板１００の上部には、ｎ型ＭＩＳ形成領域とｐ型ＭＩＳ形成領域とを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域１０１が形成されている。
【００７９】
ｎ型ＭＩＳ形成領域には、ｎ型ＭＩＳトランジスタＮＴｒが形成されている一方、ｐ型ＭＩＳ形成領域には、ｐ型ＭＩＳトランジスタＰＴｒが形成されている。
【００８０】
ｎ型ＭＩＳトランジスタＮＴｒは、半導体基板１００におけるｎ型ＭＩＳ形成領域に形成されたｐ型ウェル領域１０２ａと、ｐ型ウェル領域１０２ａにおける素子分離領域１０１によって囲まれた活性領域１００ａと、活性領域１００ａ上に形成されたゲート絶縁膜１０３ａと、ゲート絶縁膜１０３ａ上に形成されたゲート電極１０４ａと、ゲート電極１０４ａの側面上に形成された第１のサイドウォールスペーサ１０６ａと、第１のサイドウォールスペーサ１０６ａの側面上に自己整合的に形成され、ｐ型ＭＩＳ形成領域の第２のサイドウォールスペーサ２０８ｂの幅よりも狭い幅を有する第２のサイドウォールスペーサ２０８ａと、活性領域１００ａにおけるゲート電極１０４ａの側方下に位置する領域に形成されたｎ型エクステンション領域１０５ａと、活性領域１００ａにおける第１のサイドウォールスペーサ１０６ａの側方下に位置する領域に形成され、ｎ型エクステンション領域１０５ａの接合部よりも深い接合部を有するｎ型ソース・ドレイン領域１０７ａと、ｎ型ソース・ドレイン領域１０７ａの上部に形成されたシリサイド膜２０９ａと、ゲート電極１０４ａの上部に形成されたシリサイド膜１１０ａとを備えている。
【００８１】
一方、ｐ型ＭＩＳトランジスタＰＴｒは、半導体基板１００におけるｐ型ＭＩＳ形成領域に形成されたｎ型ウェル領域１０２ｂと、ｎ型ウェル領域１０２ｂにおける素子分離領域１０１によって囲まれた活性領域１００ｂと、活性領域１００ｂ上に形成されたゲート絶縁膜１０３ａと、ゲート絶縁膜１０３ａ上に形成されたゲート電極１０４ａと、ゲート電極１０４ａの側面上に形成された第１のサイドウォールスペーサ１０６ｂと、第１のサイドウォールスペーサ１０６ｂの側面上に自己整合的に形成された第２のサイドウォールスペーサ２０８ｂと、活性領域１００ｂにおけるゲート電極１０４ｂの側方下に位置する領域に形成されたｐ型エクステンション領域１０５ｂと、活性領域１００ａにおける第１のサイドウォールスペーサ１０６ｂの側方下に位置する領域に形成され、ｐ型エクステンション領域１０５ｂの接合部よりも深い接合部を有するｐ型ソース・ドレイン領域１０７ｂと、ｐ型ソース・ドレイン領域１０７ｂの上部に形成されたシリサイド膜２０９ｂと、ゲート電極１０４ａの上部に形成されたシリサイド膜１１０ｂとを備えている。
【００８２】
半導体基板１００上の全面には、ゲート電極１０４ａ，１０４ｂを覆うように、引っ張り応力を有する応力絶縁膜１１１が形成されている。応力絶縁膜１１１上には、層間絶縁膜１１２が形成されている。
【００８３】
このように、引っ張り応力を有する応力絶縁膜１１１は、図４に示すように、ｎ型ＭＩＳ形成領域のゲート電極１０４ａの側面との間に第１のサイドウォールスペーサ１０６ａ及び第２のサイドウォールスペーサ２０８ａを順次挟んで形成されている一方、ｐ型ＭＩＳ形成領域のゲート電極１０４ｂの側面との間に第１のサイドウォールスペーサ１０６ｂ及び第２のサイドウォールスペーサ２０８ｂを順次挟んで形成されている。
【００８４】
また、ｎ型ＭＩＳ形成領域のシリサイド膜２０９ａは、ｎ型ソース・ドレイン領域１０７ａの上部に、第１のサイドウォールスペーサ１０６ａとの間に第２のサイドウォールスペーサ２０８ａを挟んで形成されている一方、ｐ型ＭＩＳ形成領域のシリサイド膜２０９ｂは、ｐ型ソース・ドレイン領域１０７ｂの上部に、第１のサイドウォールスペーサ１０６ｂとの間に第２のサイドウォールスペーサ２０８ｂを挟んで形成されている。
【００８５】
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図５(a) 〜(c) 及び図６(a) 〜(c) を参照しながら説明する。図５(a) 〜(c) 及び図６(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。尚、図中において、簡略的に図示するために、ｎ型ＭＩＳ形成領域とｐ型ＭＩＳ形成領域とを隣接して図示している。ここで、図中において、左側に示す「Ｎ」とはｎ型ＭＩＳ形成領域を示し、右側に示す「Ｐ」とはｐ型ＭＩＳ形成領域を示している。尚、図５(a) 〜(c) 及び図６(a) 〜(c) において、前述の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。したがって、本実施形態では、第１の実施形態と同様の説明は繰り返し行わない。
【００８６】
まず、図５(a) 〜(c) に示すように、前述の図２(a) 〜(c) に示す工程と同様の工程を順次行う。
【００８７】
次に、図６(a) に示すように、ＣＶＤ法により、半導体基板１００上の全面に、ゲート電極１０４ａ，１０４ｂを覆うように、例えば膜厚が２０ｎｍのシリコン酸化膜からなる絶縁膜２０８を形成する。その後、半導体基板１００上に、ｎ型ＭＩＳ形成領域を開口しｐ型ＭＩＳ形成領域を覆うフォトレジスト膜（図示せず）を形成した後、例えばＲＩＥ等の異方性エッチングにより、絶縁膜２０８における該フォトレジスト膜の開口に露出する部分を所望の厚さまでエッチングして、半導体基板１００上におけるｎ型ＭＩＳ形成領域に、例えば膜厚が１５ｎｍのシリコン酸化膜からなる絶縁膜を残存させる。その後、フォトレジスト膜を除去する。このようにして、半導体基板１００上におけるｎ型ＭＩＳ形成領域に、ゲート電極１０４ａを覆うように、膜厚が１５ｎｍのシリコン酸化膜からなる絶縁膜を形成する一方、半導体基板１００上におけるｐ型ＭＩＳ形成領域に、ゲート電極１０４ｂを覆うように、膜厚が２０ｎｍのシリコン酸化膜からなる絶縁膜を形成する。
【００８８】
次に、例えばＲＩＥ等の異方性エッチングを用いて、膜厚が１５ｎｍのｎ型ＭＩＳ形成領域の絶縁膜、及び膜厚が２０ｎｍのｐ型ＭＩＳ形成領域の絶縁膜の双方のエッチングを行うことにより、ｎ型ＭＩＳ形成領域の第１のサイドウォールスペーサ１０６ａの側面上に、例えば幅Ｗａが５ｎｍのシリコン酸化膜からなる第２のサイドウォールスペーサ２０８ａを自己整合的に形成する一方、ｐ型ＭＩＳ形成領域の第１のサイドウォールスペーサ１０６ｂの側面上に、例えば幅Ｗｂが１０ｎｍのシリコン酸化膜からなる第２のサイドウォールスペーサ２０８ｂを自己整合的に形成する。ここで、第２のサイドウォールスペーサ２０８ａ，２０８ｂとして、第１のサイドウォールスペーサ（例えばシリコン窒化膜）１０６ａ，１０６ｂとエッチング選択性のある絶縁膜（例えばシリコン酸化膜）を採用するので、第２のサイドウォールスペーサの形成工程の際に、第１のサイドウォールスペーサがエッチングされて除去されるおそれはない。
【００８９】
次に、図６(b) に示すように、前述の図３(b) に示す工程と同様に、スパッタ法により、半導体基板１００上の全面に、ゲート電極１０４ａ，１０４ｂを覆うように、例えばＮｉ等の高融点金属からなる金属膜（図示せず）を形成する。その後、熱処理により、ソース・ドレイン領域１０７ａ，１０７ｂのＳｉと該金属膜のＮｉとを反応させて、ソース・ドレイン領域１０７ａ，１０７ｂの上部にニッケルシリサイドからなるシリサイド膜２０９ａ，２０９ｂを形成すると共に、ゲート電極１０４ａ，１０４ｂのＳｉと該金属膜のＮｉとを反応させて、ゲート電極１０４ａ，１０４ｂの上部にニッケルシリサイドからなるシリサイド膜１１０ａ，１１０ｂを形成する。このとき、ソース・ドレイン領域１０７ａ，１０７ｂ上に第２のサイドウォールスペーサ２０８ａ，２０８ｂが形成された状態で、金属シリサイド化工程を行うため、ソース・ドレイン領域１０７ａ，１０７ｂの上部に形成されるシリサイド膜２０９ａ，２０９ｂは、第１のサイドウォールスペーサ１０６ａ，１０６ｂとの間に第２のサイドウォールスペーサ２０８ａ，２０８ｂを挟んで形成される。その後、エッチングにより、半導体基板１００上に残存する未反応の金属膜を除去した後、熱処理により、シリサイド膜２０９ａ，２０９ｂ，１１０ａ，１１０ｂにおけるシリサイド組成比を安定化させる。
【００９０】
次に、図６(c) に示すように、前述の図３(c) に示す工程と同様に、プラズマＣＶＤ法により、半導体基板１００上の全面に、ゲート電極１０４ａ，１０４ｂを覆うように、シリコン窒化膜からなる引っ張り応力を有する応力絶縁膜１１１を形成する。ここで、応力絶縁膜１１１の形成は、例えば高周波電力が３５０〜４００Ｗの下 、又はチャンバー内の圧力が４．０×１０4 〜４．７×１０4 Ｐａの下で行う。その後、プラズマＣＶＤ法により、応力絶縁膜１１１上に、例えばシリコン酸化膜からなる層間絶縁膜１１２を形成した後、ＣＭＰ法により、層間絶縁膜１１２の表面を平坦化する。
【００９１】
次に、前述の第１の実施形態と同様に、通常のＭＩＳトランジスタを有する半導体装置の製造方法と同様の工程を順次行う。
【００９２】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００９３】
本実施形態によると、ｎ型ＭＩＳトランジスタＮＴｒは、ゲート電極１０４ａ及びｎ型ソース・ドレイン領域１０７ａの上に形成された引っ張り応力を有する応力絶縁膜１１１を備えている。これにより、ｎ型ＭＩＳトランジスタＮＴｒのチャネルに対して、ゲート長方向に引っ張り応力を発生させることができるので、ｎ型ＭＩＳトランジスタＮＴｒの駆動能力の向上を図ることができる。
【００９４】
加えて、ｎ型ＭＩＳトランジスタＮＴｒは、第１のサイドウォールスペーサ１０６ａの側面上に自己整合的に形成され、ｐ型ＭＩＳ形成領域の第２のサイドウォールスペーサ２０８ｂの幅よりも狭い幅を有する第２のサイドウォールスペーサ２０８ａを備えている。これにより、ｎ型ソース・ドレイン領域１０７ａの上部に、第１のサイドウォールスペーサ１０６ａとの間に第２のサイドウォールスペーサ２０８ａを挟んでシリサイド膜２０９ａを形成することができる。そのため、シリサイド膜２０９ａの端部をｎ型ソース・ドレイン領域１０７ａの接合部（ｎ型エクステンション領域１０５ａ直下のｐ型ウェル領域１０２ａとの接合）から離して（図４に示すＤａ参照）シリサイド膜２０９ａを形成することができるので、ｎ型ＭＩＳトランジスタＮＴｒにおいて、ｎ型ソース・ドレイン領域１０７ａでの接合リークの発生を低減することができる。ここで、第２のサイドウォールスペーサ２０８ａの幅は第２のサイドウォールスペーサ２０８ｂの幅よりも狭いため、ｎ型ＭＩＳトランジスタＮＴｒのチャネルに働く応力絶縁膜１１１による引っ張り応力が第２のサイドウォールスペーサ２０８ａによって緩和されることを最小限に抑えることができる。
【００９５】
一方、本実施形態によると、ｐ型ＭＩＳトランジスタＰＴｒは、第１のサイドウォールスペーサ１０６ｂの側面上に自己整合的に形成された第２のサイドウォールスペーサ２０８ｂを備えている。これにより、ｐ型ＭＩＳトランジスタＰＴｒのチャネルとｐ型ソース・ドレイン領域１０７ｂ上にシリサイド膜２０９ｂを介して形成されている応力絶縁膜１１１との距離を離すことができる。そのため、ｐ型ＭＩＳトランジスタＰＴｒのチャネルにおけるゲート長方向に対して働く応力絶縁膜１１１による引っ張り応力を緩和することができるので、ｐ型ＭＩＳトランジスタＰＴｒの駆動能力の低下を抑制することができる。加えて、これにより、ｐ型ソース・ドレイン領域１０７ｂの上部に、第１のサイドウォールスペーサ１０６ｂとの間に第２のサイドウォールスペーサ２０８ｂを挟んでシリサイド膜２０９ｂを形成することができる。そのため、シリサイド膜２０９ｂの端部をｐ型ソース・ドレイン領域１０７ｂの接合部から離して（図４に示すＤｂ参照）シリサイド膜２０９ｂを形成することができるので、ｐ型ＭＩＳトランジスタＰＴｒにおいて、ｐ型ソース・ドレイン領域１０７ｂでの接合リークの発生を低減することができる。
【００９６】
また、本実施形態によると、従来ではゲート電極３０４ａ上に第１の応力絶縁膜３１０を設ける一方、ゲート電極３０４ｂ上に第２の応力絶縁膜３１１を設ける（図７参照）のに対して、本実施形態ではゲート電極１０４ａ及びゲート電極１０４ｂ上の双方に、応力絶縁膜１１１を設ける。そのため、従来と比較して、簡易なプロセスによって半導体装置を製造することができる。
【００９７】
以上のように、本実施形態では、半導体装置の微細化が進行することがあっても、ｐ型ＭＩＳトランジスタＰＴｒの駆動能力の低下を招くことなく、簡易なプロセスによってｎ型ＭＩＳトランジスタＮＴｒの駆動能力の向上を図ることができる。加えて、ｐ型ＭＩＳトランジスタＰＴｒ及びｎ型ＭＩＳトランジスタＮＴｒの双方において、ソース・ドレイン領域での接合リークの発生を低減することができる。
【００９８】
（その他の実施形態）
−第１の変形例−
第１の実施形態では、ｐ型ＭＩＳ形成領域の第２のサイドウォールスペーサ１０８ｂとしてシリコン酸化膜を用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、第２のサイドウォールスペーサ１０８ｂとして圧縮応力を有する応力絶縁膜（以下、「圧縮応力絶縁膜」と称す）を用いても良い。ここで、圧縮応力を有する応力絶縁膜とは、ＭＩＳトランジスタのチャネルにおけるゲート長方向に対して圧縮応力を発生させることができる絶縁膜を意味する。
【００９９】
このようにすると、第２のサイドウォールスペーサ（圧縮応力絶縁膜）１０８ｂにより、第１の実施形態と同様にｐ型ＭＩＳトランジスタＰＴｒのチャネルにおけるゲート長方向に対して働く応力絶縁膜１１１による引っ張り応力を緩和するのに加えて、ｐ型ＭＩＳトランジスタＰＴｒのチャネルに対して、ゲート長方向に圧縮応力を発生させることができるので、ｐ型ＭＩＳトランジスタＰＴｒの駆動能力の向上を図ることができる。
【０１００】
−第２の変形例−
第１の実施形態では、ｐ型ＭＩＳ形成領域の第１のサイドウォールスペーサ１０６ｂの側面上にのみ、第２のサイドウォールスペーサ１０８ｂを形成した後、プラズマＣＶＤ法により、半導体基板１００上の全面に、ゲート電極１０４ａ，１０４ｂを覆うように、引っ張り応力を有する応力絶縁膜１１１を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１０１】
例えば、ｎ型ＭＩＳ形成領域の第１のサイドウォールスペーサ１０６ａの側面上にのみ、第２のサイドウォールスペーサを形成した後、プラズマＣＶＤ法により、半導体基板１００上の全面に、ゲート電極１０４ａ，１０４ｂを覆うように、圧縮応力を有する応力絶縁膜（以下、「圧縮応力絶縁膜」と称す）を形成しても良い。
【０１０２】
このようにすると、圧縮応力絶縁膜により、ｐ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に圧縮応力を発生させることができるので、ｐ型ＭＩＳトランジスタの駆動能力の向上を図ることができる。一方、第２サイドウォールスペーサにより、ｎ型ＭＩＳトランジスタのチャネルにおけるゲート長方向に対して働く圧縮応力絶縁膜による圧縮応力を緩和することができるので、ｎ型ＭＩＳトランジスタの駆動能力の低下を抑制することができる。
【０１０３】
このように、ｎ型ＭＩＳトランジスタの駆動能力の低下を招くことなく、簡易なプロセスによってｐ型ＭＩＳトランジスタの駆動能力の向上を図ることができる。加えて、ｎ型ＭＩＳトランジスタにおいて、ｎ型ソース・ドレイン領域での接合リークの発生を低減することができる。
【０１０４】
ここで、上記第２の変形例において、第２のサイドウォールスペーサとして引っ張り応力を有する応力絶縁膜（以下、「引っ張り応力絶縁膜」と称す）を用いても良い。このようにすると、第２のサイドウォールスペーサ（引っ張り応力絶縁膜）により、上記第２の変形例と同様にｎ型ＭＩＳトランジスタのチャネルにおけるゲート長方向に対して働く圧縮応力絶縁膜による圧縮応力を緩和するのに加えて、ｎ型ＭＩＳトランジスタのチャネルに対して、ゲート長方向に引っ張り応力を発生させることができるので、ｎ型ＭＩＳトランジスタの駆動能力の向上を図ることができる。
【０１０５】
−第３の変形例−
第２の実施形態では、ｎ型ＭＩＳ形成領域の第１のサイドウォールスペーサ１０６ａの側面上に、比較的狭い幅Ｗａの第２のサイドウォールスペーサ２０８ａを形成する一方、ｐ型ＭＩＳ形成領域の第２のサイドウォールスペーサ１０６ｂの側面上に、比較的広い幅Ｗｂの第２のサイドウォールスペーサ２０８ｂを形成した後、半導体基板１００上の全面に、ゲート電極１０４ａ，１０４ｂを覆うように、引っ張り応力を有する応力絶縁膜１１１を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１０６】
例えば、ｎ型ＭＩＳ形成領域の第１のサイドウォールスペーサ１０６ａの側面上に、比較的広い幅の第２のサイドウォールスペーサを形成する一方、ｐ型ＭＩＳ形成領域の第１のサイドウォールスペーサ１０６ｂの側面上に、比較的狭い幅の第２のサイドウォールスペーサを形成した後、半導体基板１００上の全面に、ゲート電極１０４ａ，１０４ｂを覆うように、圧縮応力を有する応力絶縁膜（以下、「圧縮応力絶縁膜」と称す）を形成しても良い。
【０１０７】
このようにすると、半導体装置の微細化が進行することがあっても、ｎ型ＭＩＳトランジスタの駆動能力の低下を招くことなく、簡易なプロセスによってｐ型ＭＩＳトランジスタの駆動能力の向上を図ることができる。加えて、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの双方において、ソース・ドレイン領域での接合リークの発生を低減することができる。
【産業上の利用可能性】
【０１０８】
本発明は、第１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタを備えた半導体装置において、第２のＭＩＳトランジスタの駆動能力の低下を招くことなく、簡易なプロセスによって、第１のＭＩＳトランジスタのチャネルに対してゲート長方向に応力を発生させて、第１のＭＩＳトランジスタの駆動能力の向上を図ることができるので、応力絶縁膜を有する半導体装置に有用である。
【図面の簡単な説明】
【０１０９】
【図１】本発明の第１の実施形態に係る半導体装置の構造について示す断面図である。
【図２】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図３】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図４】本発明の第２の実施形態に係る半導体装置の構造について示す断面図である。
【図５】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図６】(a) 〜(c) は、本発明の第２の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
【図７】従来の半導体装置の構造について示す断面図である。
【符号の説明】
【０１１０】
１００  半導体基板
１００ａ  活性領域
１００ｂ  活性領域
１０１  素子分離領域
１０２ａ  ｐ型ウェル領域
１０２ｂ  ｎ型ウェル領域
１０３ａ  ゲート絶縁膜
１０３ｂ  ゲート絶縁膜
１０４ａ  ゲート電極
１０４ｂ  ゲート電極
１０５ａ  ｎ型エクステンション領域
１０５ｂ  ｐ型エクステンション領域
１０６ａ  第１のサイドウォールスペーサ
１０６ｂ  第１のサイドウォールスペーサ
１０７ａ  ｎ型ソース・ドレイン領域
１０７ｂ  ｐ型ソース・ドレイン領域
１０８ａ  第２のサイドウォールスペーサ
１０８ｂ  第２のサイドウォールスペーサ
１０９ａ  シリサイド膜
１０９ｂ  シリサイド膜
１１０ａ  シリサイド膜
１１０ｂ  シリサイド膜
１１１  応力絶縁膜
１１２  層間絶縁膜
ＮＴｒ  ｎ型ＭＩＳトランジスタ
ＰＴｒ  ｐ型ＭＩＳトランジスタ
ｗａ，ｗｂ，ｗ  幅
Ｄ  距離
２０８  絶縁膜
２０８ａ  第２のサイドウォールスペーサ
２０８ｂ  第２のサイドウォールスペーサ
２０９ａ  シリサイド膜
２０９ｂ  シリサイド膜
Ｗａ，Ｗｂ  幅
Ｄａ，Ｄｂ  距離
【図１】
2008124171.tif 000003
【図２】
2008124171.tif 000004
【図３】
2008124171.tif 000005
【図４】
2008124171.tif 000006
【図５】
2008124171.tif 000007
【図６】
2008124171.tif 000008
【図７】
2008124171.tif 000009