(57)【要約】【課題】オン特性、オフ特性及び信頼性に優れた半導体装置、その製造方法及び表示装置を提供する。【解決手段】絶縁基板上に、ゲート電極、ゲート絶縁層及び半導体層がこの順に積層された構造と、ソース／ドレイン電極がコンタクト層を介して半導体層に電気的に接続された構造とを有する半導体装置であって、上記半導体層は、コンタクト層側から順に、非晶質相及び結晶質相が混在する低結晶性半導体層と、低結晶性半導体層よりも大きな結晶化率を有する高結晶性半導体層とが積層された構造を有する半導体装置である。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁基板上に、ゲート電極、ゲート絶縁層及び半導体層がこの順に積層された構造と、ソース／ドレイン電極がコンタクト層を介して半導体層に電気的に接続された構造とを有する半導体装置であって、
該半導体層は、コンタクト層側から順に、非晶質相及び結晶質相が混在する低結晶性半導体層と、低結晶性半導体層よりも大きな結晶化率を有する高結晶性半導体層とが積層された構造を有することを特徴とする半導体装置。
【請求項２】
絶縁基板上に、ゲート電極、ゲート絶縁層及び半導体層がこの順に積層された構造と、ソース／ドレイン電極がコンタクト層を介して半導体層に電気的に接続された構造とを有する半導体装置であって、
該半導体層は、コンタクト層側から順に、結晶化率が厚み方向で変化する結晶性変化半導体層と、結晶性変化半導体層以上の結晶化率を有する高結晶性半導体層とが積層された構造を有し、
該結晶性変化半導体層は、高結晶性半導体層側からコンタクト層側に結晶化率が連続的に減少することを特徴とする半導体装置。
【請求項３】
絶縁基板上に、ゲート電極、ゲート絶縁層及び半導体層がこの順に積層された構造と、ソース／ドレイン電極がコンタクト層を介して半導体層に電気的に接続された構造とを有する半導体装置であって、
該半導体層は、コンタクト層側から順に、非晶質半導体層と、非晶質相及び結晶質相が混在する低結晶性半導体層と、低結晶性半導体層よりも大きな結晶化率を有する高結晶性半導体層とが積層された構造を有することを特徴とする半導体装置。
【請求項４】
絶縁基板上に、ゲート電極、ゲート絶縁層及び半導体層がこの順に積層された構造と、ソース／ドレイン電極がコンタクト層を介して半導体層に電気的に接続された構造とを有する半導体装置であって、
該半導体層は、コンタクト層側から順に、非晶質半導体層と、結晶化率が厚み方向で変化する結晶性変化半導体層と、結晶性変化半導体層以上の結晶化率を有する高結晶性半導体層とが積層された構造を有し、
該結晶性変化半導体層は、高結晶性半導体層側から非晶質半導体層側に結晶化率が連続的に減少することを特徴とする半導体装置。
【請求項５】
絶縁基板上に、ゲート電極、ゲート絶縁層及び半導体層がこの順に積層された構造と、ソース／ドレイン電極がコンタクト層を介して半導体層に電気的に接続された構造とを有する半導体装置であって、
該半導体層は、コンタクト層側から順に、非晶質半導体層と、結晶質相を含有するバッファ半導体層と、バッファ半導体層以上の結晶化率を有する高結晶性半導体層とが積層された構造を有することを特徴とする半導体装置。
【請求項６】
前記バッファ半導体層は、半導体層内に発生する応力を緩和する応力緩和層を含んで構成されることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記バッファ半導体層は、非晶質半導体層及び高結晶性半導体層の構造上の相違を補償する構造補償層を含んで構成されることを特徴とする請求項５記載の半導体装置。
【請求項８】
前記バッファ半導体層は、非晶質相及び結晶質相が混在する低結晶性半導体層を含んで構成され、
前記高結晶性半導体層は、低結晶性半導体層よりも結晶化率が大きいことを特徴とする請求項５記載の半導体装置。
【請求項９】
前記バッファ半導体層は、結晶化率が厚み方向で変化する結晶性変化半導体層を含んで構成され、
該結晶性変化半導体層は、高結晶性半導体層側から非晶質半導体層側に結晶化率が連続的に減少し、
前記高結晶性半導体層は、結晶性変化半導体層以上の結晶化率を有することを特徴とする請求項５記載の半導体装置。
【請求項１０】
前記バッファ半導体層は、その膜厚が５〜２５ｎｍであることを特徴とする請求項８又は９記載の半導体装置。
【請求項１１】
前記低結晶性半導体層は、その膜厚が５〜２５ｎｍであることを特徴とする請求項３記載の半導体装置。
【請求項１２】
前記結晶性変化半導体層は、その膜厚が５〜２５ｎｍであることを特徴とする請求項４記載の半導体装置。
【請求項１３】
前記結晶性変化半導体層は、高結晶性半導体層との界面近傍における結晶化率が高結晶性半導体層の結晶化率と実質的に等しいことを特徴とする請求項２、４又は９のいずれかに記載の半導体装置。
【請求項１４】
前記半導体装置は、半導体層構成層のうちの隣接するいずれかの層の間に明確な界面を有さないことを特徴とする請求項１〜５、８又は９のいずれかに記載の半導体装置。
【請求項１５】
前記結晶性変化半導体層は、コンタクト層側において実質的に非晶質であることを特徴とする請求項２、４又は９のいずれかに記載の半導体装置。
【請求項１６】
前記非晶質半導体層は、その膜厚が５〜３０ｎｍであることを特徴とする請求項３〜５のいずれかに記載の半導体装置。
【請求項１７】
前記半導体装置は、ゲート電極、ゲート絶縁層及び半導体層が絶縁基板側からこの順に積層された構造を有することを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項１８】
前記半導体層は、その結晶質相が微結晶を含有することを特徴とする請求項１〜５、８又は９のいずれかに記載の半導体装置。
【請求項１９】
前記微結晶は、半導体層の面方向に対して略垂直な柱状結晶からなることを特徴とする請求項１８記載の半導体装置。
【請求項２０】
前記柱状結晶は、高結晶性半導体層において、その最大径が１０〜４０ｎｍであることを特徴とする請求項１９記載の半導体装置。
【請求項２１】
前記高結晶性半導体層は、その結晶化率が６０％以上であることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項２２】
前記低結晶性半導体層は、その結晶化率が３０〜６０％であることを特徴とする請求項１、３又は８のいずれかに記載の半導体装置。
【請求項２３】
前記結晶性変化半導体層は、その結晶化率が８０〜０％の間で連続的に変化することを特徴とする請求項２、４又は９のいずれかに記載の半導体装置。
【請求項２４】
前記高結晶性半導体層は、結晶質相として微結晶を含有し、かつインキュベーション層を実質的に含有しないことを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項２５】
前記半導体層は、パーティクルを実質的に含有しないことを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項２６】
前記コンタクト層は、半導体層側から順に、不純物を含有する非晶質半導体層と、不純物を含有する結晶性半導体層とが積層された構造を有することを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項２７】
前記コンタクト層は、半導体層側から順に、低濃度の不純物を含有する低濃度不純物半導体層と、低濃度不純物半導体層よりも高濃度の不純物を含有する高濃度不純物半導体層とが積層された構造を有することを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項２８】
前記コンタクト層は、半導体層側から順に、シート抵抗値が５×１０７〜５×１０８Ω／ｃｍ２である高抵抗半導体層と、シート抵抗値が５×１０４〜１×１０６Ω／ｃｍ２である低抵抗半導体層とが積層された構造を有することを特徴とする請求項１〜５のいずれかに記載の半導体装置。
【請求項２９】
絶縁基板上に、ゲート電極、ゲート絶縁層及び半導体層がこの順に積層された構造と、ソース／ドレイン電極がコンタクト層を介して半導体層に電気的に接続された構造とを有する半導体装置の製造方法であって、
該半導体装置の製造方法は、非晶質相及び結晶質相が混在する低結晶性半導体層を形成する工程と、
低結晶性半導体層よりも大きな結晶化率を有する高結晶性半導体層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３０】
絶縁基板上に、ゲート電極、ゲート絶縁層及び半導体層がこの順に積層された構造と、ソース／ドレイン電極がコンタクト層を介して半導体層に電気的に接続された構造とを有する半導体装置の製造方法であって、
該半導体装置の製造方法は、結晶化率が厚み方向で連続的に変化するように結晶性変化半導体層を形成する工程と、
結晶性変化半導体層以上の結晶化率を有する高結晶性半導体層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３１】
絶縁基板上に、ゲート電極、ゲート絶縁層及び半導体層がこの順に積層された構造と、ソース／ドレイン電極がコンタクト層を介して半導体層に電気的に接続された構造とを有する半導体装置の製造方法であって、
該半導体装置の製造方法は、非晶質半導体層を形成する工程と、
非晶質相及び結晶質相が混在する低結晶性半導体層を形成する工程と、
低結晶性半導体層よりも大きな結晶化率を有する高結晶性半導体層とを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３２】
絶縁基板上に、ゲート電極、ゲート絶縁層及び半導体層がこの順に積層された構造と、ソース／ドレイン電極がコンタクト層を介して半導体層に電気的に接続された構造とを有する半導体装置の製造方法であって、
該半導体装置の製造方法は、非晶質半導体層を形成する工程と、
結晶化率が連続的に変化するように結晶性変化半導体層を形成する工程と、
結晶性変化半導体層以上の結晶化率を有する高結晶性半導体層とを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３３】
絶縁基板上に、ゲート電極、ゲート絶縁層及び半導体層がこの順に積層された構造と、ソース／ドレイン電極がコンタクト層を介して半導体層に電気的に接続された構造とを有する半導体装置の製造方法であって、
該半導体装置の製造方法は、非晶質半導体層を形成する工程と、
結晶質相を含有するバッファ半導体層を形成する工程と、
バッファ半導体層以上の結晶化率を有する高結晶性半導体層とを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３４】
前記バッファ半導体層は、非晶質相及び結晶質相が混在する低結晶性半導体層を含んで構成され、
前記高結晶性半導体層は、低結晶性半導体層よりも結晶化率が大きいことを特徴とする請求項３３記載の半導体装置の製造方法。
【請求項３５】
前記バッファ半導体層は、結晶化率が厚み方向で変化する結晶性変化半導体層を含んで構成され、
該結晶性変化半導体層は、高結晶性半導体層側から非晶質半導体層側に結晶化率が連続的に減少し、
前記高結晶性半導体層は、結晶性変化半導体層以上の結晶化率を有することを特徴とする請求項３３記載の半導体装置の製造方法。
【請求項３６】
前記半導体装置の製造方法は、ゲート電極を形成する工程と、
ゲート電極上にゲート絶縁層を形成する工程と、
ゲート絶縁層上に半導体層を形成する工程とを含むことを特徴とする請求項２９〜３３のいずれかに記載の半導体装置の製造方法。
【請求項３７】
前記半導体装置の製造方法は、半導体層上にコンタクト層を形成する工程と、
コンタクト層のゲート電極に対向する領域を除去する工程とを含むことを特徴とする請求項３６記載の半導体装置の製造方法。
【請求項３８】
前記半導体装置の製造方法は、半導体層上にエッチングストッパ層を形成する工程を含むことを特徴とする請求項３６記載の半導体装置の製造方法。
【請求項３９】
前記半導体装置の製造方法は、半導体層を形成する工程と、
半導体層上にゲート絶縁層を形成する工程と、
ゲート絶縁層上にゲート電極を形成する工程とを含むことを特徴とする請求項２９〜３３のいずれかに記載の半導体装置の製造方法。
【請求項４０】
前記半導体層形成工程は、容量結合型プラズマ化学気相成長装置又は高密度プラズマ化学気相成長装置を用い、かつ成膜圧力及び／又は反応ガス流量比を制御することによって各半導体層構成層を形成することを特徴とする請求項２２〜３３のいずれかに記載の半導体装置の製造方法。
【請求項４１】
前記高結晶性半導体層形成工程は、容量結合型プラズマ化学気相成長装置を用いることを特徴とする請求項２９〜３３のいずれかに記載の半導体装置の製造方法。
【請求項４２】
前記高結晶性半導体層形成工程は、高密度プラズマ化学気相成長装置を用いることを特徴とする請求項２９〜３３のいずれかに記載の半導体装置の製造方法。
【請求項４３】
前記高密度プラズマ化学気相成長装置は、誘導結合プラズマ方式であることを特徴とする請求項４２記載の半導体装置の製造方法。
【請求項４４】
前記高密度プラズマ化学気相成長装置は、表面波プラズマ方式であることを特徴とする請求項４２記載の半導体装置の製造方法。
【請求項４５】
前記高密度プラズマ化学気相成長装置は、電子サイクロトロン共鳴方式であることを特徴とする請求項４２記載の半導体装置の製造方法。
【請求項４６】
前記高結晶性半導体層形成工程は、成膜圧力が１．３３×１０−１〜４．００×１０Ｐａであることを特徴とする請求項４２記載の半導体装置の製造方法。
【請求項４７】
前記高結晶性半導体層形成工程は、原料ガスとしてＳｉＨ４及びＨ２を用い、かつＳｉＨ４／Ｈ２比が１／５０〜１／１であることを特徴とする請求項４２記載の半導体装置の製造方法。
【請求項４８】
前記半導体装置の製造方法は、高結晶性半導体層形成前に、Ｈ２プラズマによる表面処理を行うことを特徴とする請求項２９〜３３のいずれかに記載の半導体装置の製造方法。
【請求項４９】
前記低結晶性半導体層形成工程は、容量結合型プラズマ化学気相成長装置を用いることを特徴とする請求項２９、３１又は３４記載の半導体装置の製造方法。
【請求項５０】
前記低結晶性半導体層形成工程は、原料ガスとしてＳｉＨ４及びＨ２を用い、かつＳｉＨ４／Ｈ２比が１／１５０〜１／３０であることを特徴とする請求項４９記載の半導体装置の製造方法。
【請求項５１】
前記低結晶性半導体層形成工程は、高密度プラズマ化学気相成長装置を用いることを特徴とする請求項２９、３１又は３４記載の半導体装置の製造方法。
【請求項５２】
前記低結晶性半導体層形成工程は、成膜圧力が６．６６〜６．６６×１０Ｐａであることを特徴とする請求項５１記載の半導体装置の製造方法。
【請求項５３】
前記結晶性変化半導体層形成工程は、容量結合型プラズマ化学気相成長装置を用いることを特徴とする請求項３０、３２又は３５記載の半導体装置の製造方法。
【請求項５４】
前記結晶性変化半導体層形成工程は、原料ガスとしてＳｉＨ４及びＨ２を用い、かつＳｉＨ４／Ｈ２比を１／４００〜１／５の範囲内で連続的に変化させることを特徴とする請求項５３記載の半導体装置の製造方法。
【請求項５５】
前記結晶性変化半導体層形成工程は、高密度プラズマ化学気相成長装置を用いることを特徴とする請求項３０、３２又は３５記載の半導体装置の製造方法。
【請求項５６】
前記結晶性変化半導体層形成工程は、成膜圧力が１．３３×１０−１〜６．６６×１０Ｐａであることを特徴とする請求項５５記載の半導体装置の製造方法。
【請求項５７】
請求項１〜５のいずれかに記載の半導体装置を含んで構成されることを特徴とする表示装置。
【請求項５８】
請求項２９〜３３のいずれかに記載の半導体装置の製造方法により製造された半導体装置を含んで構成されることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、その製造方法及び表示装置に関する。より詳しくは、液晶表示装置、有機エレクトロルミネッセンス表示装置等の表示装置の絶縁基板上に形成された薄膜トランジスタに好適な半導体装置、その製造方法及び表示装置に関するものである。
【背景技術】
【０００２】
半導体装置は、半導体の電気特性を利用した能動素子を備えた電子装置であり、例えば、オーディオ機器、通信機器、コンピュータ、家電機器等に広く応用されている。なかでも、薄膜トランジスタ（以下、「ＴＦＴ」ともいう。）等の３端子能動素子を備えた半導体装置は、アクティブマトリクス型液晶表示装置、有機エレクトロルミネッセンス表示装置（以下、「有機ＥＬ表示装置」ともいう。）等の表示装置におけるスイッチング素子、制御回路等として幅広い分野で利用されている。
【０００３】
図１４は、チャネル層がアモルファス（非晶質）シリコン（ａ−Ｓｉ）からなる従来の半導体装置（ＴＦＴ）を示す断面模式図である。半導体装置１１１は、図１４に示すように、絶縁基板１上に、ゲート電極２と、シリコン窒化膜（ＳｉＮｘ膜）からなるゲート絶縁膜３と、チャネル層であるａ−Ｓｉ層４ｄとが積層された構造を有する。ゲート電極２と対向する領域以外のａ−Ｓｉ層４ｄ及びゲート絶縁膜３上には、ソース／ドレイン電極６が形成される。また、ａ−Ｓｉ層４ｄ及びソース／ドレイン電極６の間には、リン（Ｐ）等が高濃度にドーピングされたシリコン（ｎ＋−Ｓｉ）からなるコンタクト層５が介在される。このような半導体装置１１１は、ゲート絶縁膜３としてシリコン窒化膜を有することから、良好な界面特性が得られ、Ｓ値に優れる。また、ａ−Ｓｉ層４ｄは、バンドギャップが広いため、チャネル層に結晶性シリコンを用いたＴＦＴに比べて、リーク電流（オフ電流）を小さくすることができる。更に、コンタクト層５とチャネル層との界面もａ−Ｓｉのため低リーク電流が得られている。しかしながら、ａ−Ｓｉ層４ｄは、その移動度が０．２〜０．５ｃｍ２／Ｖｓ程度しかないため、半導体装置１１１は、オン特性を向上するという点で改善の余地があった。
【０００４】
それに対して、チャネル層に微結晶シリコン（μｃ−Ｓｉ）を用いる技術が開示されている。図１５は、チャネル層が微結晶シリコン（μｃ−Ｓｉ）からなる従来の半導体装置（
ＴＦＴ）を示す断面模式図である。半導体装置１１２は、図１４で示した半導体装置１１１と同様の構成要素を有するが、チャネル層の構成材料が異なっている。具体的には、チャネル層がμｃ−Ｓｉ層４ｅから形成されている。μｃ−Ｓｉ層４ｅは、結晶質相を有し、その移動度もａ−Ｓｉ層の倍以上であるため、オン特性の向上が可能となる。しかしながら、μｃ−Ｓｉ層４ｅは、膜中に欠陥準位を多数有するため、ａ−Ｓｉ層に比べてコンタクト層５との接合界面特性が悪化してしまう。また、μｃ−Ｓｉ層４ｅは、ａ−Ｓｉ層に比べて抵抗が低く、バンドギャップも狭いため、オフ電流が大きくなっていた。
【０００５】
図１６は、従来の半導体装置（Ｓｉ層／ゲート絶縁膜（ＧＩ）＝ａ−Ｓｉ／ＳｉＮｘ）と別の従来の半導体装置（Ｓｉ層／ゲート絶縁膜（ＧＩ）＝μｃ−Ｓｉ／ＳｉＯｘ及びＳｉ層／ゲート絶縁膜（ＧＩ）＝μｃ−Ｓｉ／ＳｉＮｘ）のＶｇｄ（ゲート／ドレイン電圧）−Ｉｄｓ（ドレイン／ソース電流）特性を示すグラフである。図１６より、上述のように、チャネル層がａ−Ｓｉ層からなる半導体装置１１１は、オフ特性と立ち上がり特性とに優れていたが、オン特性が悪い結果となった。一方、チャネル層がμｃ−Ｓｉ層からなる半導体装置１１２は、ゲート絶縁膜の材質に係わらず、優れたオン特性を発揮したが、オフ特性と立ち上がり特性とは悪化する結果となった。
【０００６】
これらに対して、結晶性シリコン層とコンタクト層との間にａ−Ｓｉ層を介在させる技術が開示されている（例えば、特許文献１〜３参照。）。図１７は、半導体層がμｃ−Ｓｉ層とａ−Ｓｉ層との積層構造からなる従来の半導体装置（ＴＦＴ）を示す断面模式図である。半導体装置１１３は、図１４で示した半導体装置１１１と同様の構成要素を有するが、半導体層の構成材料が異なっている。具体的には、半導体層４は、ゲート絶縁膜３側からμｃ−Ｓｉ層４ｅ及びａ−Ｓｉ層４ｄが積層された構造を有する。ａ−Ｓｉ層４ｄは、μｃ−Ｓｉ層４ｅに比べ抵抗が高く、バンドギャップも広い（μｃ−Ｓｉ＝ １．１ｅＶ、ａ−Ｓｉ＝１．７ｅＶ）ため、コンタクト層との接合部をａ−Ｓｉ層４ｄとすることでオフ電流の低減が可能となる。また、チャネル層としては、移動度に優れたμｃ−Ｓｉ層４ｅを利用することができるのでオン特性の向上が可能になる。しかしながら、半導体装置１１３においては、依然として以下のような点で改善の余地があった。すなわち、第１に、μｃ−Ｓｉ層４ｅとａ−Ｓｉ層４ｄとでは構造が大きく異なるため、その界面で構造欠陥が生じる。このため、界面におけるトラップが非常に多くなり、オン特性の低下（電子トラップ）と、オフ特性の悪化（トラップを介したリーク電流増加）と、信頼性の悪化（トラップされた電荷によるＴＦＴ特性の変化）とが発生する原因となっていた。第２に、μｃ−Ｓｉ層とａ−Ｓｉ層とでは膜の応力が大きく異なるため、膜剥がれ発生の原因となっていた。また、それに起因して、製造プロセスにおいて半導体層に薬液が染み込むことがあり、製造プロセスが不安定であった。
【０００７】
このような状況の中、リーク電流を低減する技術として、不純物を含む第１の半導体膜と、結晶相を含む薄膜と、結晶相を含まない少なくとも１つの非晶質の薄膜との積層体で構成された第２の半導体膜とを有し、第１の半導体膜と非晶質の薄膜とが接合している半導体デバイスが開示されている（例えば、特許文献４参照。）。更に、特許文献４には、結晶相を含む微結晶膜を形成した後、徐々に結晶相が少なくなり、最終的に結晶相を含まない非晶質の薄膜を形成する技術が開示されている。この文献によれば、半導体膜の成膜処理室内での電極間隔を制御しも結晶相から非晶質相に連続的に変化させている。しかしながら、処理室内で電極間隔を制御しても成膜パラメーターとして制御できるのは電界強度のみであり、膜構造を決定する最も有効なパラメーターである圧力やＳｉＨ４及びＨ２の流量を制御することはできないため、それぞれ最適な結晶相、非晶質相の成膜条件を得ることはできなかった。より具体的には、結晶相の成膜条件から単に電界強度を低くしても、気相反応が中途半端になりパーティクル（ゴミ）が増え良品率が落ちたり、ガスの解離が悪くなり成膜速度が落ちるといったマイナス面だけがでてきて、肝心の結晶構造を制御することはできなかった。また、電界強度を低くすることによって、たとえ非晶質膜を形成できたとしても、膜の密度の低下と膜中の構造欠陥の増加とが発生し、膜質の最適化はできず、膜全体としての欠陥密度は高くなり、オン特性、オフ特性及び信頼性のいずれも悪化してしまっていた。
【特許文献１】特開昭６２−２９５４６５号公報
【特許文献２】特開平１１−１２１７６１号公報
【特許文献３】特開２００１−２１７４２４号公報
【特許文献４】特開２００５−３２２８４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記現状に鑑みてなされたものであり、オン特性、オフ特性及び信頼性に優れた半導体装置、その製造方法及び表示装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明者らは、オン特性、オフ特性及び信頼性に優れた半導体装置について種々検討したところ、半導体層の形態に着目した。そして、半導体層中において急激な構造変化が発生するのを抑制しつつ、コンタクト層側には高抵抗を有する結晶性の低い半導体層を配置し、コンタクト層から遠ざかる側に低抵抗を有する結晶性の高い半導体層を配置することにより、構造変化の低減によるオン特性、オフ特性及び信頼性の向上と、高抵抗を有する半導体層によるオフ特性の向上と、低抵抗を有する半導体層によるオン特性の向上とが可能であることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
【００１０】
すなわち、本発明は、絶縁基板上に、ゲート電極、ゲート絶縁層及び半導体層がこの順に積層された構造と、ソース／ドレイン電極がコンタクト層を介して半導体層に電気的に接続された構造とを有する半導体装置であって、上記半導体層は、コンタクト層側から順に、非晶質相及び結晶質相が混在する低結晶性半導体層と、低結晶性半導体層よりも大きな結晶化率を有する高結晶性半導体層とが積層された構造を有する半導体装置（以下、「本発明の第１の半導体装置」ともいう。）である。
【００１１】
このように、コンタクト層に接する位置に、比較的高い抵抗値及び広いバンドギャップを有する低結晶性半導体層が配置されることから、リーク電流（オフ電流）の低減、すなわちオフ特性の向上が可能となる。また、高結晶性半導体層は、結晶質相を含有し、非晶質半導体層に比べて、大きな移動度を有するため、優れたオン特性を発揮することができる。また、低結晶性半導体は、非晶質半導体に比べれば低抵抗であるため、寄生抵抗を小さくでき、その結果、優れたオン特性を維持することができる。更に、低結晶性半導体及び高結晶性半導体の間における構造変化は、非晶質半導体及び高結晶性半導体の間における構造変化よりも小さいことから、低結晶性半導体層及び高結晶性半導体層の界面付近において構造欠陥が発生するのを抑制することができる。したがって、界面におけるトラップ等に起因するオン特性、オフ特性及び信頼性の低下を抑制することができるとともに、デバイス特性を向上することができる。
【００１２】
なお、本明細書において、コンタクト層とは、ソース／ドレイン電極と半導体層とのオーミック接続を行う層である。コンタクト層は、通常、不純物がドープされた半導体層を含んで構成される。
【００１３】
また、本発明の第１の半導体装置において、高結晶性半導体層及び低結晶性半導体層の間における結晶化率の差は特に限定されないが、高結晶性半導体層は、低結晶性半導体層よりも１５％以上の大きな結晶化率を有することが好ましく、３０％以上の大きな結晶化率を有することがより好ましい。
【００１４】
本発明はまた、絶縁基板上に、ゲート電極、ゲート絶縁層及び半導体層がこの順に積層された構造と、ソース／ドレイン電極がコンタクト層を介して半導体層に電気的に接続された構造とを有する半導体装置であって、上記半導体層は、コンタクト層側から順に、結晶化率が厚み方向で変化する結晶性変化半導体層と、結晶性変化半導体層以上の結晶化率を有する高結晶性半導体層とが積層された構造を有し、上記結晶性変化半導体層は、高結晶性半導体層側からコンタクト層側に結晶化率が連続的に減少する半導体装置（以下、「本発明の第２の半導体装置」ともいう。）でもある。
【００１５】
このように、コンタクト層に接する位置に、コンタクト層側で比較的高い抵抗値及び広いバンドギャップを有する結晶性変化半導体層が配置されることから、リーク電流（オフ電流）の低減、すなわちオフ特性の向上が可能となる。また、高結晶性半導体層は、結晶質相を含有し、非晶質半導体層に比べて、大きな移動度を有するため、優れたオン特性を発揮することができる。更に、結晶性変化半導体層は、高結晶性半導体層側で比較的大きな結晶化率を有することから、結晶性変化半導体層及び高結晶性半導体層の界面付近において構造欠陥が発生するのを抑制することができる。したがって、界面におけるトラップ等に起因するオン特性、オフ特性及び信頼性の低下を抑制することができるとともに、デバイス特性を向上することができる。
【００１６】
なお、本明細書において、結晶性変化半導体層以上の結晶化率を有する高結晶性半導体層とは、結晶性変化半導体層の結晶化率以上の結晶化率を有する高結晶性半導体層を意味し、より具体的には、高結晶性半導体層との界面近傍における結晶性変化半導体層の結晶化率以上の結晶化率を有する高結晶性半導体層を意味する。
【００１７】
本発明はまた、絶縁基板上に、ゲート電極、ゲート絶縁層及び半導体層がこの順に積層された構造と、ソース／ドレイン電極がコンタクト層を介して半導体層に電気的に接続された構造とを有する半導体装置であって、上記半導体層は、コンタクト層側から順に、非晶質半導体層と、非晶質相及び結晶質相が混在する低結晶性半導体層と、低結晶性半導体層よりも大きな結晶化率を有する高結晶性半導体層とが積層された構造を有する半導体装置（以下、「本発明の第３の半導体装置」ともいう。）でもある。
【００１８】
このように、コンタクト層に接する位置に、高い抵抗値及び広いバンドギャップを有する非晶質半導体層が配置されることから、より効果的なリーク電流（オフ電流）の低減、すなわちより効果的なオフ特性の向上が可能となる。また、高結晶性半導体層は、結晶質相を含有し、非晶質半導体層に比べて、大きな移動度を有するため、優れたオン特性を発揮することができる。更に、低結晶性半導体及び高結晶性半導体の間における構造変化と、低結晶性半導体及び非晶質半導体の間における構造変化とは、非晶質半導体及び高結晶性半導体の間における構造変化よりも小さいことから、半導体層中の界面付近において構造欠陥が発生するのを抑制することができる。したがって、界面におけるトラップ等に起因するオン特性、オフ特性及び信頼性の低下を抑制することができるとともに、デバイス特性を向上することができる。そして、低結晶性半導体層により、非晶質半導体層及び結晶性半導体層の間の応力差が緩和されることになるので、膜の密着性が向上し、膜剥がれの発生を抑制することができる。このように、低結晶性半導体層は、バッファ層として機能することができる。
【００１９】
なお、低結晶性半導体層は、結晶性が低いことから、製造上、欠陥密度が増加することが懸念される。したがって、バッファ層としての機能を有する範囲で、可能な限り薄く形成されることが好ましい。このような観点から、低結晶性半導体層は、その膜厚が５〜２５ｎｍであることが好ましく、５〜１０ｎｍであることがより好ましい。一方、膜厚が２５ｎｍを超えると、欠陥密度が著しく増加することがあり、膜厚が５ｎｍ未満であると、バッファ層として機能しないことがある。
【００２０】
また、本発明の第３の半導体装置において、高結晶性半導体層及び低結晶性半導体層の間における結晶化率の差は特に限定されないが、高結晶性半導体層は、その結晶化率が低結晶性半導体層の結晶化率よりも１５％以上大きいことが好ましく、３０％以上大きいことがより好ましい。
【００２１】
本発明はまた、絶縁基板上に、ゲート電極、ゲート絶縁層及び半導体層がこの順に積層された構造と、ソース／ドレイン電極がコンタクト層を介して半導体層に電気的に接続された構造とを有する半導体装置であって、上記半導体層は、コンタクト層側から順に、非晶質半導体層と、結晶化率が厚み方向で変化する結晶性変化半導体層と、結晶性変化半導体層以上の結晶化率を有する高結晶性半導体層とが積層された構造を有し、上記結晶性変化半導体層は、高結晶性半導体層側から非晶質半導体層側に結晶化率が連続的に減少する半導体装置（以下、「本発明の第４の半導体装置」ともいう。）でもある。
【００２２】
このように、コンタクト層に接する位置に、高い抵抗値及び広いバンドギャップを有する非晶質半導体層が配置されることから、より効果的なリーク電流（オフ電流）の低減、すなわちより効果的なオフ特性の向上が可能となる。また、高結晶性半導体層は、結晶質相を含有し、非晶質半導体層に比べて、大きな移動度を有するため、優れたオン特性を発揮することができる。更に、結晶性変化半導体層は、非晶質半導体層側で比較的小さな結晶化率を有し、高結晶性半導体層側で比較的大きな結晶化率を有することから、半導体層中の界面付近において構造欠陥が発生するのを抑制することができる。したがって、界面におけるトラップ等に起因するオン特性、オフ特性及び信頼性の低下を抑制することができるとともに、デバイス特性を向上することができる。そして、結晶性変化半導体層により、非晶質半導体層及び結晶性半導体層の間の応力差が緩和されることになるので、膜の密着性が向上し、膜剥がれの発生を抑制することができる。このように、結晶性変化半導体層は、バッファ層として機能することができる。
【００２３】
なお、結晶性変化半導体層は、結晶性の低い領域を有することから、製造上、欠陥密度が増加することが懸念される。したがって、バッファ層としての機能を有する範囲で、可能な限り薄く形成されることが好ましい。このような観点から、結晶性変化半導体層は、その膜厚が５〜２５ｎｍであることが好ましく、５〜１０ｎｍであることがより好ましい。一方、膜厚が２５ｎｍを超えると、欠陥密度が著しく増加することがあり、膜厚が５ｎｍ未満であると、バッファ層として機能しないことがある。
【００２４】
上述のように、本発明の第３及び第４の半導体装置によれば、低結晶性半導体層及び結晶性変化半導体層がバッファ層として機能することができることから、構造欠陥、膜剥がれ等の不具合の発生をより効果的を抑制することができる。したがって、このように、非晶質半導体層及び高結晶性半導体層の間にバッファ半導体層を有する半導体装置もまた本発明の１つである。
【００２５】
すなわち、本発明はまた、絶縁基板上に、ゲート電極、ゲート絶縁層及び半導体層がこの順に積層された構造と、ソース／ドレイン電極がコンタクト層を介して半導体層に電気的に接続された構造とを有する半導体装置であって、上記半導体層は、コンタクト層側から順に、非晶質半導体層と、結晶質相を含有するバッファ半導体層と、バッファ半導体層以上の結晶化率を有する高結晶性半導体層とが積層された構造を有する半導体装置（以下、「本発明の第５の半導体装置」ともいう。）でもある。
【００２６】
このように、コンタクト層に接する位置に、高い抵抗値及び広いバンドギャップを有する非晶質半導体層が配置されることから、より効果的なリーク電流（オフ電流）の低減、すなわちより効果的なオフ特性の向上が可能となる。また、高結晶性半導体層は、結晶質相を含有し、非晶質半導体層に比べて、大きな移動度を有するため、優れたオン特性を発揮することができる。更に、バッファ半導体層は、非晶質半導体層及び高結晶性半導体層の構造上の相違を補償するので、半導体層中の界面付近において構造欠陥が発生するのを抑制することができる。したがって、界面におけるトラップ等に起因するオン特性、オフ特性及び信頼性の低下を抑制することができるとともに、デバイス特性を向上することができる。そして、バッファ半導体層は、非晶質半導体層及び高結晶性半導体層の間に発生する応力差を緩和するので、膜の密着性が向上し、膜剥がれの発生を抑制することができる。このように、上記バッファ半導体層は、バッファ層として機能する結晶質相を含有する半導体層であり、バッファ層は、非晶質半導体層及び高結晶性半導体層の構造上の相違を補償する機能、半導体層内に発生する応力を緩和する機能等を有する。したがって、上記バッファ半導体層としては、非晶質半導体層及び高結晶性半導体層の構造上の相違を補償する構造補償層、及び／又は、半導体層内に発生する応力を緩和する応力緩和層を含んで構成されることが好ましい。
【００２７】
なお、非晶質半導体層及び高結晶性半導体層の構造上の相違を補償する構造補償層とは、より具体的には、非晶質半導体層及び高結晶性半導体層の構造が混在した半導体層であることが好ましい。
【００２８】
また、本明細書において、バッファ半導体層以上の結晶化率を有する高結晶性半導体層とは、バッファ半導体層の結晶化率以上の結晶化率を有する高結晶性半導体層を意味し、より具体的には、バッファ半導体層における最大の結晶化率以上の結晶化率を有する高結晶性半導体層を意味する。
【００２９】
本発明の半導体装置の構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素を含んでいても含んでいなくてもよく、特に限定されるものではない。
本発明の半導体装置における好ましい形態について以下に詳しく説明する。
【００３０】
本発明の半導体装置において、半導体の材質としては特に限定されないが、汎用性及び製造の容易性の観点からは、シリコン（Ｓｉ）を含むことが好ましい。
【００３１】
上記バッファ半導体層の形態としては特に限定されず、高結晶性半導体層側から非晶質半導体層側に結晶化率が厚み方向で不連続的に、例えば、階段状に減少する形態、高結晶性半導体層側から非晶質半導体層側に結晶化率が厚み方向で連続的に減少した後、ある一定値を有する形態等が挙げられるが、なかでも、上述の低結晶性半導体層及び結晶性変化半導体層が好適である。すなわち、上記バッファ半導体層は、非晶質相及び結晶質相が混在する低結晶性半導体層を含んで構成され、上記低結晶性半導体層は、高結晶性半導体層よりも結晶化率が小さいことが好ましい。また、上記バッファ半導体層は、結晶化率が厚み方向で変化する結晶性変化半導体層を含んで構成され、上記結晶性変化半導体層は、高結晶性半導体層側から非晶質半導体層側に結晶化率が連続的に減少し、上記高結晶性半導体層は、結晶性変化半導体層以上の結晶化率を有することが好ましい。
【００３２】
なお、上記バッファ半導体層は、低結晶性半導体層及び結晶性変化半導体層をともに有する形態であってもよい。また、バッファ半導体層が低結晶性半導体層及び／又は結晶性変化半導体層を含んで構成される場合には、バッファ半導体層における欠陥密度が増加することが懸念される。したがって、バッファ半導体層は、バッファ半導体層としての機能を発揮する範囲で可能な限り薄く形成されることが好ましい。このような観点から、本発明の第５の半導体装置において、上記バッファ半導体層は、その膜厚が５〜２５ｎｍ以下であることが好ましく、５〜１０ｎｍであることがより好ましい。一方、膜厚が２５ｎｍを超えると、欠陥密度が著しく増加することがあり、膜厚が５ｎｍ未満であると、バッファ層として機能しないことがある。
【００３３】
上記結晶性変化半導体層は、高結晶性半導体層との界面近傍における結晶化率が高結晶性半導体層の結晶化率と実質的に等しいことが好ましい。これにより、結晶性変化半導体層及び高結晶性半導体層の間における構造変化を実質的になくすことができるので、構造欠陥の発生をより効果的に抑制することができる。したがって、界面におけるトラップ等に起因するオン特性、オフ特性及び信頼性の低下をより効果的に抑制することができるとともに、デバイス特性をより向上することができる。また、膜剥がれの発生をより効果的に抑制することができる。なお、ここで、結晶化率が実質的に等しいとは、具体的には、結晶性変化半導体層の高結晶性半導体層との界面近傍における結晶化率と高結晶性半導体層の結晶化率との差が、１０％以下であることが好ましく、５％以下であることがより好ましく、結晶性変化半導体層の高結晶性半導体層との界面近傍における結晶化率と高結晶性半導体層の結晶化率とが完全に一致することが更に好ましい。
【００３４】
本発明の半導体装置において、半導体層は、各構成層間に明確な界面を有してもよいし、有さなくてもよいが、膜剥がれの発生をより効果的に抑制するという観点からは、半導体層は、各構成層間に明確な界面を有さないことが好ましい。すなわち、上記半導体装置は、半導体層構成層のうちの隣接するいずれかの層の間に明確な界面を有さないことが好ましく、半導体層構成層の各層の間に明確な界面を有さないことがより好ましい。なお、界面を有さない場合において、各構成層間を区別する方法としては、以下の方法が挙げられる。すなわち、半導体層のＴＥＭ（透過型電子顕微鏡）による断面観察、半導体層（Ｓｉ膜）をエッチバックしてラマン分光測定や界面ＵＶ反射率測定を行うことで各層の膜厚と結晶性との相関を確認する方法等が挙げられる。
【００３５】
上記結晶性変化半導体層は、コンタクト層側において実質的に非晶質であることが好ましい。これにより、本発明の第２の半導体装置においては、リーク電流の発生をより効果的に抑制することができる。また、本発明の第４及び第５の半導体装置においては、結晶性変化半導体層及び非晶質半導体層の間における構造変化を実質的になくすことができるので、構造欠陥の発生をより効果的に抑制することができる。したがって、界面におけるトラップ等に起因するオン特性、オフ特性及び信頼性の低下をより効果的に抑制することができるとともに、デバイス特性をより向上することができる。また、膜剥がれの発生をより効果的に抑制することができる。なお、ここで、実質的に非晶質であるとは、具体的には、結晶化率が１０％以下であることが好ましく、５％以下であることがより好ましく、略０％であることが更に好ましい。なお、結晶化率が略０％であることを確認する方法としては、半導体の材質をシリコンとした場合、後述するラマン分光測定により結晶シリコンのピーク成分（５２０ｃｍ−１）を観察する方法が挙げられ、結晶化率が略０％であれば結晶シリコンのピーク成分（５２０ｃｍ−１）は実質的に存在しない。
【００３６】
本発明の第３〜５の半導体装置は、非晶質半導体層を有し、また、非晶質半導体は、高抵抗であるため寄生容量の増加が懸念される。しかしながら、リーク電流を抑制できる範囲内で非晶質半導体層の膜厚を必要最低限に設定することによって、寄生容量の増加を抑制することができる。このような観点から、非晶質半導体層は、その膜厚が５〜３０ｎｍであることが好ましく、１０〜２０ｎｍであることがより好ましい。一方、膜厚が３０ｎｍを超えると、オン特性の著しい低下と寄生容量の著しい増加とが発生することがあり、膜厚が５ｎｍ未満であると、リーク電流を充分には抑制できないことがある。
【００３７】
上記半導体装置は、ゲート電極、ゲート絶縁層及び半導体層が絶縁基板側からこの順に積層された構造を有することが好ましい。これより、ボトムゲート構造のＴＦＴを実現することができるので、現在一般的に実用されているａ−ＳｉＴＦＴプロセスをそのまま転用して本発明の半導体装置を製造することができる。なお、本発明の半導体装置は、半導体層、ゲート絶縁層及びゲート電極が絶縁基板側からこの順に積層された構造を有してもよく、これにより、トップゲート構造のＴＦＴを実現することができる。
【００３８】
上記半導体層は、その結晶質相が微結晶を含有することが好ましい。これにより、特別な結晶化工程を追加することなく、直接、結晶性の半導体層を形成することができるため、現行のａ−ＳｉＴＦＴプロセスと同様のプロセスにて本発明の半導体装置の製造が可能となる。
【００３９】
なお、微結晶を含有する半導体層（以下、「微結晶半導体層」ともいう。）は、通常、結晶質相と非晶質相とが混在した状態で存在する。したがって、上記高結晶性半導体層、低結晶性半導体層及び結晶性変化半導体層が微結晶を含有する場合は、それぞれ微結晶半導体層であるといえ、また、この場合、各層は、結晶化率の相違により区別されることとなる。
【００４０】
また、半導体の材質をシリコンとした場合、結晶質相として微結晶を含有する微結晶シリコンと、結晶質相のみを含有する結晶シリコンと、非晶質相のみを含有する非晶質シリコンとは、ラマン分光測定により区別することができる。すなわち、結晶シリコンは、５２０ｃｍ−１に鋭いピークを持ち、非晶質シリコンは、４８０ｃｍ−１にブロードなピークを持つ。また、微結晶シリコンは、両者の混在であるので５２０ｃｍ−１のピークの低端数側に肩（ショルダー）があるようなスペクトルとなる。この５２０ｃｍ−１と４８０ｃｍ−１とのピーク強度比により微結晶シリコンの結晶化率を比較することができる。なお、後述する高密度プラズマＣＶＤ装置により微結晶シリコンを形成した場合、ピーク強度比（５２０ｃｍ−１／４８０ｃｍ−１）は、２〜２０程度になる。このように、高密度プラズマＣＶＤ装置により結晶シリコンの比率を高めることはできるが、完全な結晶シリコンを形成することはできず、結晶質相及び非晶質相の混在である微結晶シリコンが形成される。一方、固相成長（ＳＰＣ）、レーザー結晶化等による多結晶シリコンでは、この比率を１５〜８０程度とすることができ、非晶質成分が膜中に実質的に存在しないように形成することができるが、製造プロセスが複雑化し、製造コストの増加を招いてしまう。
【００４１】
このように、微結晶半導体層とは、ラマン分光測定において、純粋な結晶質相及び非晶質相のピーク強度の比（シリコンの場合、５２０ｃｍ−１／４８０ｃｍ−１）が２〜２０程度であることが好ましい。
【００４２】
また、本発明における結晶化率は、ラマン分光測定による純粋な結晶質相及び非晶質相のピーク強度の比（シリコンの場合、５２０ｃｍ−１／４８０ｃｍ−１）から算出する。すなわち、半導体の材質をシリコンとした場合、結晶化率は、ラマン分光測定において、（結晶シリコンのピーク強度）／{（結晶シリコンのピーク強度）＋（非晶質シリコンのピーク強度）}×１００から算出し、より具体的には、（５２０ｃｍ−１のピーク強度）／｛（５２０ｃｍ−１のピーク強度）＋（４８０ｃｍ−１のピーク強度）｝×１００から算出する。なお、５２０ｃｍ−１及び４８０ｃｍ−１のピークとはそれぞれ、結晶シリコン及び非晶質シリコンのピークを意味し、５２０ｃｍ−１及び４８０ｃｍ−１のピークの位置はそれぞれ、厳密に５２０ｃｍ−１及び４８０ｃｍ−１にある必要はない。また、ラマン分光測定は、ラマン分光測定装置として、例えば、ホリバジョバンイボン社製LabRAM HR-800を用い、Ａｒ＋レーザー（５１４ｎｍ）により室温で測定することができる。更に、ピーク分離は、LabRAM HR-800付属ソフトのLabSpecにより行うことができる。
【００４３】
上記微結晶は、半導体層の面方向に対して略垂直な柱状結晶からなることが好ましい。このような結晶形状の微結晶は、特別な結晶化工程を追加することなく、現行のａ−ＳｉＴＦＴプロセスにて直接形成することができる。
【００４４】
上記柱状結晶は、高結晶性半導体層において、その最大径が１０〜４０ｎｍであることが好ましい。これにより、均一なデバイス特性を有する半導体装置を絶縁基板全体にわたって製造することができる。なお、最大径が４０ｎｍを超えると、膜の緻密度が低下し、膜剥がれ、耐薬品性低下等の製造プロセス上の問題が発生することがある。一方、最大径が１０ｎｍ未満であると、結晶粒界における構造欠陥が増加し、オン特性及びオフ特性が著しく低下することがある。
【００４５】
上記高結晶性半導体層は、その結晶化率が６０％以上であることが好ましく、７０％以上であることがより好ましい。これにより、高結晶性半導体層は、非晶質半導体層（例えば、非晶質シリコンの場合、０．３〜０．５ｃｍ２／Ｖｓ程度）よりも大きな移動度を有することができる。その結果、有機ＥＬ表示装置の高輝度化、液晶表示装置におけるゲートドライバ等のモノリシック化、高周波数駆動化（通常、６０Ｈｚであるのを１２０Ｈｚ、１５０Ｈｚに高周波数化）等が可能になる。なお、高結晶性半導体層の具体的な移動度としては、他のプロセス要因にも依存するが、結晶化率６０％以上の微結晶シリコンを用いた場合、０．８ｃｍ２／Ｖｓ以上を実現することができる。なお、結晶化率が６０％未満であると、非晶質半導体層に比べて実質的に大きな移動度を実現できないことがある。
【００４６】
上記低結晶性半導体層は、その結晶化率が３０〜６０％であることが好ましい。これにより、非晶質半導体層及び高結晶性半導体層との密着性がよりよい低結晶性半導体層を形成することができるので、構造欠陥のより少ない界面を形成することができる。なお、結晶化率が６０％を超えると、低結晶性半導体層及び非晶質半導体層の密着性が悪化し、膜剥がれが発生することがあり、一方、結晶化率が３０％未満であると、低結晶性半導体層及び高結晶性半導体層の間で構造欠陥が増加し、オン特性、オフ特性及び信頼性の低下と、デバイス特性の悪化とが発生することがある。
【００４７】
上記結晶性変化半導体層は、その結晶化率が高結晶性半導体層の結晶化率以下の範囲内で連続的に変化すれば特に限定されないが、その結晶化率が高結晶性半導体層の結晶化率と非晶質半導体層の結晶化率との間で連続的に変化することが好ましく、その結晶化率が高結晶性半導体層の結晶化率から非晶質半導体層の結晶化率に連続的に変化することがより好ましい。より具体的には、上記結晶性変化半導体層は、その結晶化率が８０〜０％の間で連続的に変化することが好ましく、その結晶化率が８０％から０％に連続的に変化することがより好ましい。これらにより、非晶質半導体層及び高結晶性半導体層との密着性がよりよい結晶性変化半導体層とすることができる。したがって、膜剥がれの発生をより効果的に抑制するとともに、構造欠陥の発生をより抑制することができる。なお、結晶化率が８０％を超えると、結晶性変化半導体層及び高結晶性半導体層の間で構造欠陥が増加し、オン特性、オフ特性及び信頼性の低下と、デバイス特性の悪化とが発生することがある。
【００４８】
上記高結晶性半導体層は、結晶質相として微結晶を含有し、かつインキュベーション層を実質的に含有しないことが好ましい。インキュベーション層は、膜中に大量のボイドを含むため、ゲート絶縁膜と良好な界面を得ることはできず、また、その移動度も非常に低い。したがって、高結晶性半導体層がインキュベーション層を実質的に含有しないことにより、ゲート絶縁膜との良好な界面特性と、高移動度とを実現することができる。なおここで、インキュベーション層を実質的に含有しないとは、より具体的には、インキュベーション層の厚みが５ｎｍ以下であることが好ましい。
【００４９】
なお、インキュベーション層とは、微結晶半導体が成長するまでの前駆体であり、本発明においてコンタクト層との接合側に用いられる非晶質半導体層とは構造が異なり、両者は、フーリエ変換赤外分光光度計（ＦＴ−ＩＲ）により明確に識別することができる。ＦＴ−ＩＲでインキュベーション層及び非晶質シリコンを含むシリコン膜を測定すると、２０００ｃｍ−１及び２１００ｃｍ−１にピークが存在し、ボイドを大量に含む場合は２１００ｃｍ−１付近にＳｉ−Ｈ２及び（Ｓｉ−Ｈ２）ｎに起因するピークが観察され、ボイドが少ない場合は２０００ｃｍ−１付近にＳｉ−Ｈに起因するピークが観察される。このように、本明細書において、インキュベーション層とは、２１００ｃｍ−１付近のＳｉ−Ｈ２及び（Ｓｉ−Ｈ２）ｎに起因するピークに対する２０００ｃｍ−１付近のＳｉ−Ｈに起因するピークの面積比率が７５％以上である層であり、一方、本発明においてコンタクト層との接合側に用いられる非晶質シリコン層とは、２０００ｃｍ−１付近のＳｉ−Ｈに起因するピークに対する２１００ｃｍ−１付近のＳｉ−Ｈ２及び（Ｓｉ−Ｈ２）ｎに起因するピークの面積比率が７５％以上である層である。また、フーリエ変換赤外分光光度計としては、例えば、日本分光社製ＦＴ／ＩＲ６００が挙げられ、測定は、室温にて行う。更に、ＦＴ／ＩＲ６００の付属ソフトによりピーク分離を行い、２０００ｃｍ−１成分と２１００ｃｍ−１成分との面積を算出することができる。
【００５０】
上記半導体層は、パーティクル（粒子状の塊）を実質的に含有しないことが好ましい。化学気相成長法により半導体層を成膜した場合、気相反応が不充分に起こると、成膜不良となることがある。すなわち、絶縁基板上に均一に半導体層が成膜されず、パーティクル（直径で０．１〜２０μｍ程度）が発生することがある。このパーティクルは、半導体装置にとっていわばゴミとなり、パーティクルが発生すると、正常なデバイス特性が得られず、半導体装置の良品率が低下してしまう。したがって、上記半導体層がパーティクルを実質的に含有しないことによって、より均一な膜質の半導体膜を実現でき、半導体装置の良品率を向上することができる。なおここで、パーティクルを実質的に含有しないとは、より具体的には、直径１μｍ以下のパーティクルが１０個／ｍ２以下であることが好ましい。また、パーティクル数は、光学的手法により測定可能であり、パーティクル数の測定装置としては、ＬＣＤ（液晶表示装置）、ＩＣ（半導体集積回路）等の工程管理装置として標準的に用いられているものであればよい。
【００５１】
上記コンタクト層は、半導体層側から順に、不純物を含有する非晶質半導体層と、不純物を含有する結晶性半導体層とが積層された構造を有する形態、半導体層側から順に、低濃度の不純物を含有する低濃度不純物半導体層と、低濃度不純物半導体層よりも高濃度の不純物を含有する高濃度不純物半導体層とが積層された構造を有する形態、及び、半導体層側から順に、シート抵抗値が５×１０７〜５×１０８Ω／ｃｍ２である高抵抗半導体層と、シート抵抗値が５×１０４〜１×１０６Ω／ｃｍ２である低抵抗半導体層とが積層された構造を有する形態のいずれかであることが好ましく、これらの形態を適宜組み合わせた形態がより好ましい。これにより、ドレイン近傍の電界を緩和することができるので、リーク電流をより低減することができる。
【００５２】
なお、不純物としては、リン等の１５族元素、ホウ素等の１３族元素等が挙げられる。また、低濃度不純物半導体層の不純物濃度としては、１×１０１７〜１×１０１９ａｔｏｍｓ／ｃｍ３であることが好ましく、５×１０１７〜１×５０１８ａｔｏｍｓ／ｃｍ３であることがより好ましい。一方、低濃度不純物半導体層の不純物濃度が１×１０１９ａｔｏｍｓ／ｃｍ３を超えると、抵抗が低くなりすぎＬＤＤ（Lightly Doped Drain）としての役割が不充分になり、オフ電流が著しく増加することがあり、１×１０１７ａｔｏｍｓ／ｃｍ３未満であると、抵抗が高くなりすぎるため寄生抵抗となりオン電流が著しく低下することがある。また、高濃度不純物半導体層の不純物濃度としては、１×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３であることが好ましく、５×１０１９〜５×１０２０ａｔｏｍｓ／ｃｍ３であることがより好ましい。一方、高濃度不純物半導体層の不純物濃度が１×１０２１ａｔｏｍｓ／ｃｍ３を超えると、不純物が析出することがあり、１×１０１９ａｔｏｍｓ／ｃｍ３未満であると、抵抗が高くなりすぎるためオン電流が低くなりすぎることがある。また、高濃度不純物半導体層及び低濃度不純物半導体層の不純物濃度の差は、５倍以上であることが好ましく、１０倍以上であることがより好ましい。一方、高濃度不純物半導体層及び低濃度不純物半導体層の不純物濃度の差が５倍未満であると、目的とするオフ電流低減効果が得られないことがある。更に、高抵抗半導体層のシート抵抗値が５×１０８Ω／ｃｍ２を超えると、寄生抵抗が高くなりオン電流が低下しすぎることがあり、５×１０７Ω／ｃｍ２未満であると、抵抗が低すぎるためオフ電流低減効果が得られないことがある。そして、低抵抗半導体層のシート抵抗値が１×１０６Ω／ｃｍ２を超えると、寄生抵抗が高くなりオン電流が低下しすぎることがある。なお、低抵抗半導体層のシート抵抗値の下限値としては、低ければ低いほどよいが、現行技術水準においては５×１０４Ω／ｃｍ２以上であることが好ましく、これにより、低抵抗半導体層を容易に製造することできる。
【００５３】
本発明はまた、絶縁基板上に、ゲート電極、ゲート絶縁層及び半導体層がこの順に積層された構造と、ソース／ドレイン電極がコンタクト層を介して半導体層に電気的に接続された構造とを有する半導体装置の製造方法であって、上記半導体装置の製造方法は、非晶質相及び結晶質相が混在する低結晶性半導体層を形成する工程と、低結晶性半導体層よりも大きな結晶化率を有する高結晶性半導体層を形成する工程とを含む半導体装置の製造方法（以下、「本発明の第１の半導体装置の製造方法」ともいう。）でもある。これにより、本発明の第１の半導体装置を容易に製造することができる。
【００５４】
なお、低結晶性半導体層と高結晶性半導体層とは、連続的に形成（成膜）してもよく、これにより、低結晶性半導体層及び高結晶性半導体層の間に実質的に界面を有さない半導体装置を実現することができる。一方、低結晶性半導体層及び高結晶性半導体層の間に界面を形成する場合には、両者の成膜をいったん中断すればよい。
【００５５】
本発明はまた、絶縁基板上に、ゲート電極、ゲート絶縁層及び半導体層がこの順に積層された構造と、ソース／ドレイン電極がコンタクト層を介して半導体層に電気的に接続された構造とを有する半導体装置の製造方法であって、上記半導体装置の製造方法は、結晶化率が厚み方向で連続的に変化するように結晶性変化半導体層を形成する工程と、結晶性変化半導体層以上の結晶化率を有する高結晶性半導体層を形成する工程とを含む半導体装置の製造方法（以下、「本発明の第２の半導体装置の製造方法」ともいう。）でもある。これにより、本発明の第２の半導体装置を容易に製造することができる。
【００５６】
なお、結晶性変化半導体層と高結晶性半導体層とは、連続的に形成（成膜）してもよく、これにより、結晶性変化半導体層及び高結晶性半導体層の間に実質的に界面を有さない半導体装置を実現することができる。一方、結晶性変化半導体層及び高結晶性半導体層の間に界面を形成する場合には、両者の成膜をいったん中断すればよい。
【００５７】
また、本明細書において、結晶化率が厚み方向で連続的に変化するように結晶性変化半導体層を形成する態様としては、より具体的には、結晶化率が厚み方向で高結晶性半導体層側からコンタクト層側に向かって連続的に減少するように結晶性変化半導体層を形成する態様が好適である。
【００５８】
本発明はまた、絶縁基板上に、ゲート電極、ゲート絶縁層及び半導体層がこの順に積層された構造と、ソース／ドレイン電極がコンタクト層を介して半導体層に電気的に接続された構造とを有する半導体装置の製造方法であって、上記半導体装置の製造方法は、非晶質半導体層を形成する工程と、非晶質相及び結晶質相が混在する低結晶性半導体層を形成する工程と、低結晶性半導体層よりも大きな結晶化率を有する高結晶性半導体層とを形成する工程とを含む半導体装置の製造方法（以下、「本発明の第３の半導体装置の製造方法」ともいう。）でもある。これにより、本発明の第３の半導体装置を容易に製造することができる。
【００５９】
なお、高結晶性半導体層及び低結晶性半導体層と、低結晶性半導体層及び非晶質半導体層とのうちの少なくとも一方は、連続的に形成（成膜）してもよく、これにより、高結晶性半導体層及び低結晶性半導体層、並びに／又は、低結晶性半導体層及び非晶質半導体層の間に実質的に界面を有さない半導体装置を実現することができる。一方、各層の間に界面を形成する場合には、三者の成膜を、適宜、いったん中断すればよい。
【００６０】
本発明はまた、絶縁基板上に、ゲート電極、ゲート絶縁層及び半導体層がこの順に積層された構造と、ソース／ドレイン電極がコンタクト層を介して半導体層に電気的に接続された構造とを有する半導体装置の製造方法であって、上記半導体装置の製造方法は、非晶質半導体層を形成する工程と、結晶化率が連続的に変化するように結晶性変化半導体層を形成する工程と、結晶性変化半導体層以上の結晶化率を有する高結晶性半導体層とを形成する工程とを含む半導体装置の製造方法（以下、「本発明の第４の半導体装置の製造方法」ともいう。）でもある。これにより、本発明の第４の半導体装置を容易に製造することができる。
【００６１】
なお、高結晶性半導体層及び結晶性変化半導体層と、結晶性変化半導体層及び非晶質半導体層とのうちの少なくとも一方は、連続的に形成（成膜）してもよく、これにより、高結晶性半導体層及び結晶性変化半導体層、並びに／又は、結晶性変化半導体層及び非晶質半導体層の間に実質的に界面を有さない半導体装置を実現することができる。一方、各層の間に界面を形成する場合には、三者の成膜を、適宜、いったん中断すればよい。また、結晶化率が連続的に変化するとは、より具体的には、連続的に増加又は減少する態様を意味する。
【００６２】
本発明はまた、絶縁基板上に、ゲート電極、ゲート絶縁層及び半導体層がこの順に積層された構造と、ソース／ドレイン電極がコンタクト層を介して半導体層に電気的に接続された構造とを有する半導体装置の製造方法であって、上記半導体装置の製造方法は、非晶質半導体層を形成する工程と、結晶質相を含有するバッファ半導体層を形成する工程と、バッファ半導体層以上の結晶化率を有する高結晶性半導体層とを形成する工程とを含む半導体装置の製造方法（以下、「本発明の第５の半導体装置の製造方法」ともいう。）でもある。これにより、本発明の第５の半導体装置を容易に製造することができる。
【００６３】
なお、高結晶性半導体層及びバッファ半導体層と、バッファ半導体層及び非晶質半導体層とのうちの少なくとも一方は、連続的に形成（成膜）してもよく、これにより、高結晶性半導体層及びバッファ半導体層、並びに／又は、バッファ半導体層及び非晶質半導体層の間に実質的に界面を有さない半導体装置を実現することができる。一方、各層の間に界面を形成する場合には、三者の成膜を、適宜、いったん中断すればよい。
【００６４】
本発明の半導体装置の製造方法は、これらの工程を有するものである限り、その他の工程により特に限定されるものではない。
本発明の半導体装置の製造方法における好ましい態様について以下に詳しく説明する。
【００６５】
本発明の半導体装置の製造方法におけるバッファ半導体層の形態としては、上述のような低結晶性半導体層及び結晶性変化半導体層が好適である。すなわち、上記バッファ半導体層は、非晶質相及び結晶質相が混在する低結晶性半導体層を含んで構成され、上記高結晶性半導体層は、低結晶性半導体層よりも結晶化率が大きいことが好ましい。また、上記バッファ半導体層は、結晶化率が厚み方向で変化する結晶性変化半導体層を含んで構成され、上記結晶性変化半導体層は、高結晶性半導体層側から非晶質半導体層側に結晶化率が連続的に減少し、上記高結晶性半導体層は、結晶性変化半導体層以上の結晶化率を有することが好ましい。
【００６６】
上記半導体装置の製造方法は、ゲート電極を形成する工程と、ゲート電極上にゲート絶縁層を形成する工程と、ゲート絶縁層上に半導体層を形成する工程とを含む態様（以下、「第１態様」ともいう。）が好ましい。これにより、一般的なａ−ＳｉＴＦＴプロセスをほとんど変更することなく（半導体層の成膜工程のみ変更するだけで）、ボトムゲート構造を有するＴＦＴとして本発明の半導体装置を製造することができる。したがって、本発明の半導体装置の製造コストを抑制することができる。
【００６７】
上記第１態様において、上記半導体装置の製造方法は、半導体層上にコンタクト層を形成する工程と、コンタクト層のゲート電極に対向する領域を除去する工程を含む態様、又は、半導体層上にエッチングストッパ層を形成する工程を含む態様が好ましい。これにより、ａ−ＳｉＴＦＴプロセスの一般的なプロセスであるチャネルエッチプロセス又はエッチングストッパプロセスを用いて、チャネルエッチ型又はエッチングストッパ型のボトムゲート構造を有するＴＦＴとして本発明の半導体装置を製造することができる。したがって、本発明の半導体装置の製造コストを抑制することができる。なお、コンタクト層を除去する方法としては特に限定されないが、エッチング法が好適であり、ドライエッチング法が特に好適である。
【００６８】
上記半導体装置の製造方法は、半導体層を形成する工程と、半導体層上にゲート絶縁層を形成する工程と、ゲート絶縁層上にゲート電極を形成する工程と含む態様が好ましい。これにより、トップゲート構造を有するＴＦＴとして本発明の半導体装置を製造することができる。また、高結晶性半導体層のゲート絶縁膜側の結晶化率をより高くすることができるので、ボトムゲート構造と比べて、より高い移動度、すなわちより優れたオン特性を実現することが可能となる。
【００６９】
上記半導体層形成工程は、容量結合型（平行平板型）プラズマ化学気相成長（ＣＶＤ；Chemical Vapor deposition）装置又は高密度プラズマ化学気相成長（ＣＶＤ）装置を用い、かつ成膜圧力及び／又は反応ガス流量比を制御することによって各半導体層構成層を形成することが好ましい。容量結合型ＣＶＤ装置又は高密度プラズマＣＶＤ装置を用いることによって、半導体層を低温（例えば、３５０℃以下。更に好ましくは、２００℃以下）で作製することが可能となり、絶縁基板として、安価なガラス基板、プラスチック基板等を利用することができる。なお、プラスチック基板を用いる場合には、２５０℃以下で成膜することが好ましい。また、成膜圧力及び／又は反応ガス流量比（例えば、シリコン層を形成する場合にはＳｉＨ４／Ｈ２比）を適宜制御することによって、所望の結晶化率を有する各半導体層構成層の容易に形成することができる。また、これより、パーティクルの発生を効果的に抑制することができるので、半導体装置の良品率を向上することができる。なお、上記高密度プラズマＣＶＤ装置は、一般的な平行平板（ＣＣＰ）型プラズマＣＶＤ装置のプラズマ密度（〜１０１６／ｍ２程度）と比べて、そのプラズマ密度が２桁程度以上高いことが好ましい。
【００７０】
上記高結晶性半導体層形成工程は、容量結合型（平行平板型）プラズマ化学気相成長（ＣＶＤ）装置を用いる態様、又は、高密度プラズマ化学気相成長（ＣＶＤ）装置を用いる態様（以下、「第２態様」ともいう。）が好ましく、高密度プラズマＣＶＤ装置を用いる態様がより好ましい。これらにより、高結晶性半導体層を低温（例えば、３５０℃以下）で作製することが可能となり、絶縁基板として、安価なガラス基板、プラスチック基板等を利用することができる。また、高密度プラズマＣＶＤ装置は、容量結合型プラズマＣＶＤ装置に比べて、結晶化(特に成膜の初期段階において)と成膜速度とにおいてより優れた性能を発揮する。更に、高密度プラズマＣＶＤ装置は、容量結合型プラズマＣＶＤ装置に比べて、プラズマの解離度が高く、反応性に富むため、基板温度が低温の場合でも高品質及び高結晶化率の成膜が可能である。一方、容量結合型ＣＶＤ装置は、成膜初期から結晶質相を得ることが困難であり、最初の５０ｎｍ程度は非晶質層（インキュベーション層）になってしまう。また、容量結合型ＣＶＤ装置では、微結晶を得るためには、ＳｉＨ４／Ｈ２比を１／１００程度にする必要があり、したがって、極端なＳｉＨ４の供給律速となり、成膜速度が非常に遅いといったデメリットがある。
【００７１】
上記高密度プラズマ化学気相成長（ＣＶＤ）装置は、誘導結合プラズマ（ＩＣＰ；Inductively Coupled Plasma）方式、表面波プラズマ方式、又は、電子サイクロトロン共鳴（ＥＣＲ；Electron Cyclotron Resonance）方式であることが好ましい。いずれの方式も、代表的な高密度プラズマＣＶＤ装置のなかでも、比較的装置の大型化が可能である。したがって、液晶表示装置用ガラス基板等の大型基板に対する処理が可能になる。また、いずれの方式も、容量結合型ＣＶＤ装置と比較して、１〜２桁高いプラズマ密度を実現でき、これにより低温及び低水素希釈条件下でも成膜界面から高品質の微結晶シリコン膜を形成することができる。
【００７２】
上記第２態様において、高結晶性半導体層形成工程は、成膜圧力が１．３３×１０−１〜４．００×１０Ｐａ（１〜３００ｍＴｏｒｒ）であることが好ましく、４．００×１０−１〜１．３３×１０Ｐａ（３〜１００ｍＴｏｒｒ）であることがより好ましい。これにより、成膜基板表面での反応により結晶化率が成膜初期から高く、密度の高い微結晶シリコン膜を形成することができる。なお、成膜圧力が４．００×１０Ｐａを超えると、結晶性が低下し、オン特性及びオフ特性が低下することがある。一方、成膜圧力が１．３３×１０−１Ｐａ未満であると、プラズマダメージが大きくなり非晶質化することがある。
【００７３】
上記第２態様において、高結晶性半導体層形成工程は、原料ガスとしてＳｉＨ４及びＨ２を用い、かつＳｉＨ４／Ｈ２比が１／５０〜１／１であることが好ましく、ＳｉＨ４／Ｈ２比が１／３０〜１／５であることがより好ましい。これにより、成膜基板表面での反応により結晶化率が成膜初期から高く、密度の高い微結晶シリコン膜を形成することができる。なお、ＳｉＨ４／Ｈ２比が１／１を超えると、水素不足により結晶性が低下し、ダングリングボンドが増加することがある。一方、ＳｉＨ４／Ｈ２比が１／５０未満であると、水素が過剰になり、膜表面がエッチングされ表面の凹凸が大きくなり過ぎることがある。
【００７４】
上記半導体装置の製造方法は、高結晶性半導体層形成前に、Ｈ２プラズマによる表面処理を行うことが好ましい。これにより、高結晶性半導体層の成膜初期からの結晶性を向上することができる。
【００７５】
上記低結晶性半導体層形成工程は、容量結合型プラズマ化学気相成長装置を用いる態様（以下、「第３態様」ともいう。）、又は、高密度プラズマ化学気相成長装置を用いる態様（以下、「第４態様」ともいう。）が好ましい。これらにより、低結晶性半導体層を低温（例えば、３５０℃以下）で作製することが可能となり、絶縁基板として、安価なガラス基板、プラスチック基板等を利用することができる。
【００７６】
上記第３態様において、低結晶性半導体層形成工程は、原料ガスとしてＳｉＨ４及びＨ２を用い、かつＳｉＨ４／Ｈ２比が１／３０〜１／１５０であることが好ましく、ＳｉＨ４／Ｈ２比が１／４０〜１／１００であることがより好ましい。これにより、容量結合型プラズマＣＶＤ装置を用いて、低結晶化率を有するシリコン層を容易に形成することができる。なお、ＳｉＨ４／Ｈ２比が１／３０を超えると、非晶質化してしまうことがある。一方、ＳｉＨ４／Ｈ２比が１／１５０未満であると、結晶性が大きくなり過ぎてしまい、低結晶性半導体層（バッファ層）としての機能を充分発揮できないことがある。
【００７７】
上記第４態様において、低結晶性半導体層形成工程は、成膜圧力が６．６６〜６．６６×１０Ｐａ（５０〜５００ｍＴｏｒｒ）であることが好ましく、９．３３〜２．６６×１０Ｐａ（７０〜２００ｍＴｏｒｒ）であることがより好ましい。（これにより、高密度プラズマＣＶＤ装置を用いて、低結晶化率を有するシリコン層を容易に形成することができる。なお、成膜圧力が４．００×１０Ｐａを超えると、気相反応が激しくなり過ぎ、非晶質化するとともに、パーティクルが増加し、デバイス特性が著しく低下することがある。一方、成膜圧力が６．６６Ｐａ未満であると、結晶性が大きくなり過ぎてしまい、低結晶性半導体層（バッファ層）としての機能を充分には発揮できないことがある。
【００７８】
上記結晶性変化半導体層形成工程は、容量結合型プラズマ化学気相成長装置を用いる態様（以下、「第５態様」ともいう。）、又は、高密度プラズマ化学気相成長装置を用いる態様（以下、「第６態様」ともいう。）が好ましい。これらにより、結晶性変化半導体層を低温（例えば、３５０℃以下）で作製することが可能となり、絶縁基板として、安価なガラス基板、プラスチック基板等を利用することができる。
【００７９】
上記第５態様において、結晶性変化半導体層形成工程は、原料ガスとしてＳｉＨ４及びＨ２を用い、かつＳｉＨ４／Ｈ２比を１／４００〜１／５の範囲内で連続的に変化させることが好ましい。これにより、容量結合型プラズマＣＶＤ装置を用いて、結晶性が連続的に変化するシリコン層を容易に形成することができる。なお、ＳｉＨ４／Ｈ２比が１／５を超えると、非晶質相の膜質が低下する、より具体的に、水素によるダングリングボンドの終端が不充分となることがある。一方、ＳｉＨ４／Ｈ２比が１／４００未満であると、水素が過剰になり、膜表面がエッチングされ表面の凹凸が大きくなり過ぎることがある。
【００８０】
上記第６態様において、結晶性変化半導体層形成工程は、成膜圧力が１．３３×１０−１〜６．６６×１０Ｐａ（１〜５００ｍＴｏｒｒ）であることが好ましい。これにより、高密度プラズマＣＶＤ装置を用いて、結晶性が連続的に変化するシリコン層を容易に形成することができる。なお、成膜圧力が６．６６×１０Ｐａを超えると、気相反応が激しくなり過ぎ、非晶質化するとともに、パーティクルが増加し、デバイス特性が著しく低下することがある。一方、成膜圧力が１．３３×１０−１Ｐａ未満であると、非晶質相の膜質が低下する、より具体的には、水素によるダングリングボンドの終端が不充分となることがある。
【００８１】
本発明は更に、本発明の半導体装置を含んで構成される表示装置、又は、本発明の半導体装置の製造方法により製造された半導体装置を含んで構成される表示装置でもある。本発明によれば、オン特性、オフ特性及び信頼性を向上することができるので、表示装置の表示品位及び信頼性を向上することができる。本発明の表示装置としては、液晶表示装置及び有機ＥＬ表示装置が好適である。
【発明の効果】
【００８２】
本発明の半導体装置によれば、オン特性、オフ特性及び信頼性に優れた半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００８３】
以下に実施例を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施例のみに限定されるものではない。
【００８４】
（実施形態１）
図１は、実施形態１の半導体装置の断面模式図である。なお、以下では、１個のＮＭＯＳトランジスタ（Ｎ型ＴＦＴ）について説明する。しかしながら、本発明の半導体装置は、通常、複数個のＮＭＯＳトランジスタ及び／又は複数個のＰＭＯＳトランジスタ（Ｐ型ＴＦＴ）が同一絶縁基板上に作り込まれた構造となっている。また、各実施形態は、液晶表示装置における画素のスイッチング素子用のＮＭＯＳトランジスタとして説明するが、同様の作製方法で液晶表示装置のゲートドライバ、有機ＥＬ表示装置のスイッチング素子等も作製可能である。
【００８５】
半導体装置１０１は、図１に示すように、絶縁基板１上に、ゲート電極２、ゲート絶縁膜３、平面視島形状の半導体層４、及び、ゲート電極２に対向する領域以外の半導体層４上に配置されたコンタクト層５が積層された構造と、ゲート電極２に対向する領域以外の半導体層４及びゲート絶縁膜３上に配置され、かつコンタクト層５を介して半導体層４に電気的に接続されたソース／ドレイン電極６とを有する。このように、半導体装置１０１は、ボトムゲート構造を有する。また、半導体装置１０１は、絶縁基板１を覆うように形成されたパッシベーション膜７及び平坦化膜８と、平坦化膜８上に形成され、画素電極として機能する透明電極９とを有する。
【００８６】
半導体層４は、コンタクト層５側から順に、非晶質相及び微結晶が混在する低結晶性シリコン層（低結晶性μｃ−Ｓｉ層）４ｂと、微結晶を含有し、かつ低結晶性μｃ−Ｓｉ層４ｂよりも大きな結晶化率を有する高結晶性シリコン層（高結晶性μｃ−Ｓｉ層）４ａとが積層されている。また、コンタクト層５は、リン（Ｐ）が高濃度にドーピングされたシリコン（ｎ＋−Ｓｉ）層からなる。
【００８７】
以下に、実施形態１の半導体装置の製造方法について説明する。図２（ａ）〜（ｆ）は、各製造工程における実施形態１の半導体装置の断面模式図である。
【００８８】
まず、図２（ａ）に示すように、絶縁基板１であるガラス基板上にスパッタリング法により窒化タンタル（ＴａＮ）／タンタル（Ｔａ）／窒化タンタル（ＴａＮ）積層膜を成膜し、これをフォトリソ法によりパターニングしてゲート電極２を形成する。膜厚は、それぞれＴａＮ＝５０ｎｍ、Ｔａ＝２００ｎｍ、ＴａＮ＝５０ｎｍとする。積層膜のエッチングは、ドライエッチング法を用いる。エッチングガスに酸素を入れることでフォトレジストを後退させながらエッチングすることができ、ゲート電極２の断面形状を基板に対し略４５°のテーパ形状とする。
【００８９】
次に、図２（ｂ）に示すように、プラズマＣＶＤ法によりゲート絶縁膜３として膜厚４００ｎｍのシリコン窒化膜（ＳｉＮｘ膜）を成膜する。続いて、高結晶性μｃ−Ｓｉ層４ａ、低結晶性μｃ−Ｓｉ層４ｂ、及び、コンタクト層５としてリン（Ｐ）が高濃度にドーピングされたシリコン膜（ｎ＋−Ｓｉ層）を形成する。ここで、シリコン窒化膜は、平行平板型プラズマＣＶＤ装置により形成され、微結晶を有する高結晶性μｃ−Ｓｉ層４ａ及び低結晶性μｃ−Ｓｉ層４ｂは、高密度プラズマＣＶＤ装置（ＩＣＰ方式、表面波プラズマ方式又はＥＣＲ方式）で形成される。これらの膜は、マルチチャンバー型装置により成膜され、真空中にて順次形成される。なお、シリコン窒化膜及びｎ＋−Ｓｉ層については、一般的なａ−ＳｉＴＦＴプロセスと同様の成膜条件でよい。
【００９０】
高結晶性μｃ−Ｓｉ層４ａの成膜条件としては、成膜圧力＝１〜３００ｍＴｏｒｒ（１．３３×１０−１〜４．００×１０Ｐａ）、ＳｉＨ４／Ｈ２比率＝１／５０〜１／１の範囲内で設定することが好ましいが、本実施形態では、成膜圧力＝１０ｍＴｏｒｒ（１．３３Ｐａ）、ＳｉＨ４／Ｈ２比率＝１／２０とし、基板温度＝３００℃とする。このように、成膜圧力及びＳｉＨ４／Ｈ２比率を制御することより、高結晶性μｃ−Ｓｉ層４ａにパーティクルが発生するのを効果的に抑制しつつ、高結晶性μｃ−Ｓｉ層４ａの結晶化率を容易に制御することができる。なお、本実施形態において、高結晶性μｃ−Ｓｉ層４ａの結晶化率は、７０％程度となり、高結晶性μｃ−Ｓｉ層４ａ中の微結晶（柱状結晶）の最大径は、３０ｎｍ程度となる。
【００９１】
なお、半導体層４の形成工程については、反応ガスとしてキャリアガスであるアルゴン（Ａｒ）を同時に流してもよい。これによりプラズマを安定化させることができる。また、高結晶性μｃ−Ｓｉ層４ａの成膜前処理として、ゲート絶縁膜３に対してＨ２プラズマによる表面処理を３０秒程度行ってもよい。これにより、成膜初期から高結晶性μｃ−Ｓｉ層４ａの結晶性を向上することができる。Ｈ２プラズマによる表面処理の具体的な条件としては、例えば、高結晶性μｃ−Ｓｉ層４ａの成膜条件と同様の条件に設定し、ガスとしてＨ２ガスのみ導入すればよい。
【００９２】
低結晶性μｃ−Ｓｉ層４ｂの成膜条件としては、成膜圧力＝５０〜５００ｍＴｏｒｒ（６．６６〜６．６６×１０Ｐａ）の範囲内で設定することが好ましいが、本実施形態では、成膜圧力＝１００ｍＴｏｒｒ（１．３３×１０Ｐａ）とし、ＳｉＨ４／Ｈ２比率＝１／１、基板温度＝３００℃とする。このように、成膜圧力及びＳｉＨ４／Ｈ２比率を制御することより、低結晶性μｃ−Ｓｉ層４ｂにパーティクルが発生するのを効果的に抑制しつつ、低結晶性μｃ−Ｓｉ層４ｂの結晶化率を容易に制御することができる。なお、本実施形態において、低結晶性μｃ−Ｓｉ層４ｂの結晶化率は、４０％程度となる。
【００９３】
高結晶性μｃ−Ｓｉ層４ａは、容量結合型ＣＶＤ装置を用いて形成してもよいが、より高品質のμｃ−Ｓｉ層を得る観点からは、上述のように高密度プラズマＣＶＤ装置を用いる方が好ましい。図３は、高密度プラズマＣＶＤ装置を用いてμｃ−Ｓｉ層を形成した場合の半導体層の拡大断面模式図である。図３に示すように、高密度プラズマＣＶＤ装置を用いた場合には、成膜初期の段階から高品質及び高結晶化率の成膜が可能であり、インキュベーション層も５ｎｍ以下の厚みしかなく、実質的に存在しない。図４は、容量結合型ＣＶＤ装置を用いてμｃ−Ｓｉ層を形成した場合の半導体層の拡大断面模式図である。図４に示すように、容量結合型ＣＶＤ装置を用いた場合には、最初の５０ｎｍ程度はインキュベーション層となってしまい、また、成膜初期の段階において高結晶化率の半導体層を形成することができない。
【００９４】
一方、低結晶性μｃ−Ｓｉ層４ｂは、容量結合型ＣＶＤ装置を用いて形成してもよく、この場合、ＳｉＨ４／Ｈ２比率を１／１５０〜１／３０の範囲内で設定することが好ましい。なお、その場合、成膜圧力は１．５０Ｔｏｒｒ（２００Ｐａ）、基板温度は３００℃とすればよい。
【００９５】
高結晶性μｃ−Ｓｉ層４ａの膜厚は、好ましくは２０〜７０ｎｍ（本実施形態では４０ｎｍ）とし、低結晶性μｃ−Ｓｉ層４ｂの膜厚は、好ましくは１０〜４０ｎｍ（本実施形態では２０ｎｍ）とする。なお、高結晶性μｃ−Ｓｉ層４ａの膜厚が７０ｎｍを超えると、オフ電流が著しく増加することがあり、２０ｎｍ未満であると、オン電流が著しく低下することがある。また、低結晶性μｃ−Ｓｉ層４ｂの膜厚が４０ｎｍを超えると、寄生抵抗が増加しオン電流が著しく低下することがあり、１０ｎｍ未満であると、オフ電流が著しく増加し、本発明の効果が得られないことがある。
【００９６】
なお、半導体層４は、各構成層の間に界面を有していてもよいし、有さなくてもよいが、膜剥がれをより効果的に抑制する観点からは、界面を有さないことが好ましい。この場合、本実施形態においては、高結晶性μｃ−Ｓｉ層４ａ及び低結晶性μｃ−Ｓｉ層４ｂを連続的に成膜すればよく、より具体的には、成膜を中断することなく、高結晶性μｃ−Ｓｉ層４ａの成膜圧力から低結晶性μｃ−Ｓｉ層４ｂの成膜条件へと変化させることによって、図３で示したように、高結晶性μｃ−Ｓｉ層（微結晶層Ｉ）と低結晶性μｃ−Ｓｉ層（微結晶層ＩＩ）との間に界面を形成せずに両者を成膜することができる。一方、各構成層の間に界面を形成する場合は、ある構成層（本実施形態においては高結晶性μｃ−Ｓｉ層４ａ）を成膜した後、いったん成膜を中断し、そして、次の構成層（本実施形態においては低結晶性μｃ−Ｓｉ層４ｂ）を成膜すればよい。
【００９７】
ｎ＋−Ｓｉ層の膜厚は６０ｎｍとする。ｎ＋−Ｓｉ層は、ａ−ｓｉ層又はμｃ−Ｓｉ層からなる単層構造であってもよいが、半導体層４側から順に、非晶質相からなる高抵抗（低不純物濃度）のｎ＋−Ｓｉ層（膜厚２０ｎｍ）と微結晶を有する低抵抗（高不純物濃度）のｎ＋−Ｓｉ層（膜厚４０ｎｍ）とが積層された構造とすることで、ドレイン端での電界が緩和されることから、オフ電流を低減できるとともに、オン電流を向上することができる。ここで、非晶質相からなる高抵抗のｎ＋−Ｓｉ層のシート抵抗は、５×１０７〜５×１０８Ω／ｃｍ２程度、微結晶を有する低抵抗のｎ＋−Ｓｉ層のシート抵抗は、５×１０４〜１×１０６Ω／ｃｍ２程度とすることでこの効果を得ることができる。
【００９８】
次に、図２（ｃ）に示すように、高結晶性μｃ−Ｓｉ層４ａ、低結晶性μｃ−Ｓｉ層４ｂ及びコンタクト層５をフォトリソ法によりパターニングして、活性層（Ｉ島）を形成する。パターニングにおけるエッチングは、ドライエッチング法を用いる。これにより、微細な形状にもパターニング可能となる。エッチングガスとしては、シリコン窒化膜と選択比のとりやすい塩素（Ｃｌ２）ガスを用いる。エッチングは、エンドポイントディテクタ（ＥＰＤ）でモニタリングし、シリコン窒化膜（ＳｉＮｘ膜）に到達するまでエッチングする。
【００９９】
次に、図２（ｄ）に示すように、スパッタリング法によりアルミニウム（Ａｌ）／モリブデン（Ｍｏ）積層膜を形成する。積層膜の膜厚は、それぞれＡｌ＝１００ｎｍ、Ｍｏ＝１００ｎｍとする。そして、フォトレジスト２０をパターン形成した後、積層膜のエッチングを行うことによってソース／ドレイン電極６とする。積層膜のエッチングは、ウェットエッチング法で行うことで、Ａｌ／Ｍｏ積層膜のみを選択的にエッチングすることができる。エッチャントとしては、一般的な金属エッチャントであるＳＬＡエッチャント（組成；Ｈ３ＰＯ４：Ｈ２Ｏ：ＨＮＯ３：ＣＨ３ＣＯＯＨ＝１６：２：１：１）を用いる。
【０１００】
Ａｌ／Ｍｏ積層膜をウェットエッチングした後、図２（ｅ）に示すように、フォトレジスト２０をそのまま残した状態で、ドライエッチング法によりコンタクト層５であるｎ＋−Ｓｉ層をエッチングすることによって、ソース／ドレイン領域の分離を行う。これにより、ソース・ドレイン領域の分離を追加パターニング処理なしで行うことができる（チャネルエッチプロセス）。
【０１０１】
次に、図２（ｅ）に示すように、シリコン窒化膜等のパッシベーション膜７をプラズマＣＶＤ法で形成し、更に、酸化シリコン膜等の平坦化膜８を形成する。平坦化膜８及びパッシベーション膜７を開口後、ＩＴＯ（Indium Thin Oxide）等の透明電極９をスパッタリングにより成膜する。最後に、透明電極９をパターニングすることで液晶表示装置における画素のスイッチング素子である実施形態１の半導体装置１０１を作製することができる。
【０１０２】
半導体装置１０１によれば、コンタクト層５に接する位置に、比較的高い抵抗値及び広いバンドギャップを有する低結晶性μｃ−Ｓｉ層４ｂが配置されることから、リーク電流の低減、すなわちオフ特性の向上が可能となる。また、高結晶性μｃ−Ｓｉ層４ａは、微結晶を含有し、ａ−Ｓｉ層に比べて、大きな移動度を有するため、優れたオン特性を発揮することができる。また、低結晶性μｃ−Ｓｉ層４ｂは、ａ−Ｓｉに比べれば低抵抗であるため、寄生抵抗を小さくでき、その結果、優れたオン特性を維持することができる。更に、低結晶性μｃ−Ｓｉ及び高結晶性μｃ−Ｓｉの間における構造変化は、ａ−Ｓｉ及び高結晶性μｃ−Ｓｉの間における構造変化よりも小さいことから、低結晶性μｃ−Ｓｉ層４ｂ及び高結晶性μｃ−Ｓｉ層４ａの界面付近において構造欠陥が発生するのを抑制することができる。したがって、界面におけるトラップ等に起因するオン特性、オフ特性及び信頼性の低下を抑制することができるとともに、デバイス特性を向上することができる。
【０１０３】
（実施形態２）
実施形態２の半導体装置について説明する。なお、本実施形態と実施形態１とで重複する内容については説明を省略するとともに、同様の機能を発揮する構成部材については同一の符号を付した。図５は、実施形態２の半導体装置の断面模式図である。
【０１０４】
半導体装置１０２は、図５に示すように、実施形態１の半導体装置１０２と半導体層４の構成が異なるとともに、エッチングストッパ層１０を有する。すなわち、半導体層４は、コンタクト層５側から順に、結晶化率が厚み方向で変化する結晶性変化シリコン層（結晶性変化μｃ−Ｓｉ層）４ｃと、微結晶を含有し、かつ結晶性変化μｃ−Ｓｉ層以上の結晶化率を有する高結晶性μｃ−Ｓｉ層４ａとが積層されている。また、半導体装置１０２は、ゲート電極２に対向する領域の半導体層４上に配置されたエッチングストッパ層１０を有する。
【０１０５】
結晶性変化μｃ−Ｓｉ層４ｃは、高結晶性μｃ−Ｓｉ層４ａ側からコンタクト層側に結晶化率が連続的に、例えば、線形的又は三角関数的に減少している。
【０１０６】
以下に、実施形態２の半導体装置の製造方法について説明する。なお、本実施形態の製造方法と実施形態１の製造方法とで重複する内容については説明を省略する。図６（ａ）〜（ｆ）は、各製造工程における実施形態２の半導体装置の断面模式図である。
【０１０７】
まず、図６（ａ）に示すように、実施形態１と同様にして、絶縁基板１上にゲート電極２を形成する。
【０１０８】
次に、図６（ｂ）に示すように、実施形態１と同様に、ゲート絶縁膜３としてシリコン窒化膜（ＳｉＮｘ膜）を成膜する。続いて、高結晶性μｃ−Ｓｉ層４ａ、結晶性変化μｃ−Ｓｉ層４ｃ、及び、エッチングストッパ層１０としてシリコン窒化膜（ＳｉＮｘ膜）を形成する。ここで、微結晶を有する高結晶性μｃ−Ｓｉ層４ａ及び結晶性変化μｃ−Ｓｉ層４ｃは、高密度プラズマＣＶＤ装置（ＩＣＰ方式、表面波プラズマ方式又はＥＣＲ方式）で形成される。これらの膜は、マルチチャンバー型装置により成膜され、真空中にて順次形成される。
【０１０９】
高結晶性μｃ−Ｓｉ層４ａは、実施形態１と同様の成膜条件により形成される。一方、結晶性変化μｃ−Ｓｉ層４ｃの成膜条件としては、成膜圧力＝１〜５００ｍＴｏｒｒ（１．３３×１０−１〜６．６６×１０Ｐａ）の範囲内で設定することが好ましいが、本実施形態では、成膜圧力を５ｍＴｏｒｒ（６．６６×１０−１Ｐａ）から６０ｍＴｏｒｒ（８．００Ｐａ）に連続的に、例えば、線形的又は三角関数的に増加させ、ＳｉＨ４／Ｈ２比率＝１／１、基板温度＝３００℃とする。このように、成膜圧力及びＳｉＨ４／Ｈ２比率を制御することより、結晶性変化μｃ−Ｓｉ層４ｃにパーティクルが発生するのを効果的に抑制しつつ、結晶性変化μｃ−Ｓｉ層４ｃの結晶化率を容易に制御することができる。また、成膜圧力を連続的に増加させることにより、結晶性変化μｃ−Ｓｉ層４ｃの結晶化率を膜中で制御でき、結晶性変化μｃ−Ｓｉ層４ｃは、厚み方向で徐々に結晶化率が減少することとなる。より具体的には、本実施形態において、結晶性変化μｃ−Ｓｉ層４ｃの結晶化率は、７０％程度から１０％程度に減少する。
【０１１０】
なお、結晶性変化μｃ−Ｓｉ層４ｃは、容量結合型ＣＶＤ装置を用いて形成してもよく、この場合、ＳｉＨ４／Ｈ２比率は１／４００〜１／５の範囲内で設定することが好ましい。なお、その場合、成膜圧力は２．２５Ｔｏｒｒ（３００Ｐａ）、基板温度は３００℃とすればよい。
【０１１１】
高結晶性μｃ−Ｓｉ層４ａの膜厚は、好ましくは２０〜７０ｎｍ（本実施形態では３０ｎｍ）とし、結晶性変化μｃ−Ｓｉ層４ｃの膜厚は、好ましくは１０〜４０ｎｍ（本実施形態では２０ｎｍ）とする。なお、高結晶性μｃ−Ｓｉ層４ａの膜厚が７０ｎｍを超えると、オフ電流が著しく増加することがあり、２０ｎｍ未満であると、オン電流が著しく低下ことがある。また、結晶性変化μｃ−Ｓｉ層４ｃの膜厚が４０ｎｍを超えると、オン電流が著しく低下することがあり、１０ｎｍ未満であると、オフ電流が著しく増加することがある。
【０１１２】
なお、半導体層４は、実施形態１と同様に各構成層の間に界面を有していてもよいし、有さなくてもよいが、膜剥がれをより効果的に抑制する観点からは、界面を有さないことが好ましい。この場合、本実施形態においては、高結晶性μｃ−Ｓｉ層４ａ及び結晶性変化μｃ−Ｓｉ層４ｃを連続的に成膜すればよく、より具体的には、成膜を中断することなく、高結晶性μｃ−Ｓｉ層４ａの成膜圧力から結晶性変化μｃ−Ｓｉ層４ｃの成膜条件へと変化させればよい。一方、各構成層の間に界面を形成する場合は、ある構成層（本実施形態においては高結晶性μｃ−Ｓｉ層４ａ）を成膜した後、いったん成膜を中断し、そして、次の構成層（本実施形態においては結晶性変化μｃ−Ｓｉ層４ｃ）を成膜すればよい。
【０１１３】
エッチングストッパ層１０の膜厚は、１５０ｎｍとする。これにより、後のｎ＋−Ｓｉ層をエッチングすることによるソース／ドレイン分離工程において、ｎ＋−Ｓｉ層のみを選択的にエッチングできるため、活性層（Ｉ層）の膜厚をチャネルエッチプロセスで形成された場合に比べ薄くできる。この半導体層の薄膜化の効果により、更にオフ電流を低減することができる。
【０１１４】
次に、図６（ｃ）に示すように、エッチングストッパ層１０を裏面露光によりゲートライン（ゲート電極２を含む配線）に対してセルフアライメントでパターニングする。
【０１１５】
次に、実施形態１と同様に、コンタクト層５であるｎ＋−Ｓｉ層を形成した後、高結晶性μｃ−Ｓｉ層４ａ、結晶性変化μｃ−Ｓｉ層４ｃ及びコンタクト層５をフォトリソ法によりパターニングして、図４（ｄ）に示すように、活性層（Ｉ島）を形成する。
【０１１６】
次に、図６（ｅ）に示すように、スパッタリング法によりモリブデン（Ｍｏ）膜を形成する。Ｍｏ膜の膜厚は、２００ｎｍとする。そして、フォトレジストをパターン形成した後、Ｍｏ膜のエッチングを行うことによってソース／ドレイン電極６とする。Ｍｏ膜のエッチングは、ウェットエッチング法で行うことで、Ｍｏ膜のみを選択的にエッチングすることができる。エッチャントとしてはＳＬＡエッチャントを用いる。
【０１１７】
Ｍｏ膜をウェットエッチングした後、フォトレジストをそのまま残した状態で、ドライエッチング法によりコンタクト層５であるｎ＋−Ｓｉ層をエッチングすることによって、図６（ｅ）に示すように、ソース／ドレイン領域の分離を行う。これにより、ソース・ドレイン領域の分離を追加パターニング処理なしで行うことができる。このとき、エッチングストッパ層１０があるため、このドライエッチングによる半導体４のチャネル領域へのダメージがなく、オン特性及び信頼性の向上が期待できる。
【０１１８】
次に、図６（ｆ）に示すように、実施形態１と同様に、パッシベーション膜７、平坦化膜８及び透明電極９を形成することによって、液晶表示装置における画素のスイッチング素子である実施形態２の半導体装置１０２を作製することができる。
【０１１９】
半導体装置１０２によれば、コンタクト層５に接する位置に、コンタクト層５側で比較的高い抵抗値及び広いバンドギャップを有する結晶性変化μｃ−Ｓｉ層４ｃが配置されることから、リーク電流の低減、すなわちオフ特性の向上が可能となる。また、高結晶性μｃ−Ｓｉ層４ａは、微結晶を含有し、ａ−Ｓｉ層に比べて、大きな移動度を有するため、優れたオン特性を発揮することができる。更に、結晶性変化μｃ−Ｓｉ層４ｃは、高結晶性μｃ−Ｓｉ層４ａ側で比較的大きな結晶化率を有することから、結晶性変化μｃ−Ｓｉ層４ｃ及び高結晶性μｃ−Ｓｉ層４ａの界面付近において構造欠陥が発生するのを抑制することができる。したがって、界面におけるトラップ等に起因するオン特性、オフ特性及び信頼性の低下を抑制することができるとともに、デバイス特性を向上することができる。
【０１２０】
（実施形態３）
実施形態３の半導体装置について説明する。なお、本実施形態と実施形態１及び２とで重複する内容については説明を省略するとともに、同様の機能を発揮する構成部材については同一の符号を付した。図７は、実施形態３の半導体装置の断面模式図である。
【０１２１】
半導体装置１０３は、図７に示すように、実施形態１の半導体装置１０１と半導体層４の構成が異なる。すなわち、半導体層４は、コンタクト層５側から順に、アモルファス（非晶質）シリコン層（ａ−Ｓｉ層）４ｄと、低結晶性μｃ−Ｓｉ層４ｂと、微結晶を含有し、かつ低結晶性μｃ−Ｓｉ層４ｂよりも大きな結晶化率を有する高結晶性μｃ−Ｓｉ層４ａとが積層されている。このように、半導体装置１０３は、バッファ半導体層として低結晶性μｃ−Ｓｉ層４ｂを有する。
【０１２２】
以下に、実施形態３の半導体装置の製造方法について説明する。なお、本実施形態の製造方法と実施形態１及び２の製造方法とで重複する内容については説明を省略する。図８（ａ）〜（ｆ）は、各製造工程における実施形態３の半導体装置の断面模式図である。
【０１２３】
まず、図８（ａ）に示すように、実施形態１と同様にして絶縁基板１上にゲート電極２を形成する。
【０１２４】
次に、図８（ｂ）に示すように、実施形態１と同様に、ゲート絶縁膜３としてシリコン窒化膜（ＳｉＮｘ膜）を成膜する。続いて、高結晶性μｃ−Ｓｉ層４ａ、低結晶性μｃ−Ｓｉ層４ｂ、ａ−Ｓｉ層４ｄ、及び、コンタクト層５としてｎ＋−Ｓｉ層を成膜する。ここで、シリコン窒化膜及びａ−Ｓｉ層４ｄは、平行平板型プラズマＣＶＤ装置により形成され、微結晶を有する高結晶性μｃ−Ｓｉ層４ａ及び低結晶性μｃ−Ｓｉ層４ｂは、高密度プラズマＣＶＤ装置（ＩＣＰ方式、表面波プラズマ方式又はＥＣＲ方式）で形成される。これらの膜は、マルチチャンバー型装置により成膜され、真空中にて順次形成される。なお、ａ−Ｓｉ層については、一般的なａ−ＳｉＴＦＴプロセスと同様の成膜条件でよい。
【０１２５】
高結晶性μｃ−Ｓｉ層４ａ及び低結晶性μｃ−Ｓｉ層４ｂは、実施形態１と同様の成膜条件により形成される。また、低結晶性μｃ−Ｓｉ層４ｂは、実施形態１と同様に、容量結合型ＣＶＤ装置を用いて形成されてもよい。
【０１２６】
高結晶性μｃ−Ｓｉ層４ａの膜厚は、好ましくは２０〜７０ｎｍ（本実施形態においては３０ｎｍ）とし、低結晶性μｃ−Ｓｉ層４ｂの膜厚は、好ましくは５〜２５ｎｍ（本実施形態においては１０ｎｍ）とし、ａ−Ｓｉ層４ｄの膜厚は、好ましくは５〜３０ｎｍ（本実施形態においては２０ｎｍ）とする。なお、高結晶性μｃ−Ｓｉ層４ａの膜厚が７０ｎｍを超えると、オフ電流が著しく増加することがあり、２０ｎｍ未満であると、オン電流が著しく低下することがある。また、低結晶性μｃ−Ｓｉ層４ｂの膜厚が２５ｎｍを超えると、低結晶性μｃ−Ｓｉ層における欠陥密度が著しく増加することがあり、５ｎｍ未満であると、バッファ層として機能しないことがある。更に、ａ−Ｓｉ層４ｄの膜厚が３０ｎｍを超えると、オン電流が著しく低下することがあり、５ｎｍ未満であると、オフ電流が著しく増加することがある。
【０１２７】
なお、半導体層４は、実施形態１と同様に、各構成層の間に界面を有していてもよいし、有さなくてもよいが、膜剥がれをより効果的に抑制する観点からは、界面を有さないことが好ましい。この場合、本実施形態においては、高結晶性μｃ−Ｓｉ層４ａ、低結晶性μｃ−Ｓｉ層４ｂ及びａ−Ｓｉ層４ｄを連続的に成膜すればよく、より具体的には、成膜を中断することなく、高結晶性μｃ−Ｓｉ層４ａの成膜圧力から低結晶性μｃ−Ｓｉ層４ｂの成膜条件、ａ−Ｓｉ層４ｄの成膜条件へと変化させればよい。一方、各構成層の間に界面を形成する場合は、ある構成層（本実施形態においては高結晶性μｃ−Ｓｉ層４ａ又は低結晶性μｃ−Ｓｉ層４ｂ）を成膜した後、いったん成膜を中断し、そして、次の構成層（本実施形態においては低結晶性μｃ−Ｓｉ層４ｂ又はａ−Ｓｉ層４ｄ）を成膜すればよい。
【０１２８】
次に、実施形態１と同様に、高結晶性μｃ−Ｓｉ層４ａ、低結晶性μｃ−Ｓｉ層４ｂ、ａ−Ｓｉ層４ｄ及びコンタクト層５をフォトリソ法によりパターニングして、図８（ｃ）に示すように、活性層（Ｉ島）を形成する。
【０１２９】
次に、図８（ｄ）に示すように、実施形態１と同様に、フォトレジスト２０のパターニングとＡｌ／Ｍｏ積層膜からなるソース／ドレイン電極６の形成とを行う。
【０１３０】
次に、図８（ｅ）に示すように、実施形態１と同様に、ｎ＋−Ｓｉ層をエッチングすることによって、ソース／ドレイン領域の分離を行う。
【０１３１】
次に、図８（ｆ）に示すように、実施形態１と同様に、パッシベーション膜７、平坦化膜８及び透明電極９を形成することによって、液晶表示装置における画素のスイッチング素子である実施形態３の半導体装置１０３を作製することができる。
【０１３２】
半導体装置１０３によれば、コンタクト層５に接する位置に、高い抵抗値及び広いバンドギャップを有するａ−Ｓｉ層４ｄが配置されることから、より効果的なリーク電流の低減、すなわちより効果的なオフ特性の向上が可能となる。また、高結晶性μｃ−Ｓｉ層４ａは、微結晶を含有し、ａ−Ｓｉ層４ｄに比べて、大きな移動度を有するため、優れたオン特性を発揮することができる。更に、低結晶性μｃ−Ｓｉ及び高結晶性μｃ−Ｓｉの間における構造変化と、低結晶性μｃ−Ｓｉ及びａ−Ｓｉの間における構造変化とは、ａ−Ｓｉ及び高結晶性μｃ−Ｓｉの間における構造変化よりも小さいことから、半導体層４中の界面付近において構造欠陥が発生するのを抑制することができる。したがって、界面におけるトラップ等に起因するオン特性、オフ特性及び信頼性の低下を抑制することができるとともに、デバイス特性を向上することができる。そして、低結晶性μｃ−Ｓｉ層４ｂがバッファ層として機能することにより、ａ−Ｓｉ層４ｄ及び高結晶性μｃ−Ｓｉ層４ａの間の応力差が緩和されることになるので、膜の密着性が向上し、膜剥がれの発生を抑制することができる。
【０１３３】
（実施形態４）
実施形態４の半導体装置について説明する。なお、本実施形態と実施形態１〜３とで重複する内容については説明を省略するとともに、同様の機能を発揮する構成部材については同一の符号を付した。図９は、実施形態４の半導体装置の断面模式図である。
【０１３４】
半導体装置１０４は、図９に示すように、実施形態３の半導体装置１０３と半導体層４の構成が異なる。すなわち、半導体層４は、コンタクト層５側から順に、ａ−Ｓｉ層４ｄと、結晶性変化μｃ−Ｓｉ層４ｃと、微結晶を含有し、かつ結晶性変化μｃ−Ｓｉ層以上の結晶化率を有する高結晶性μｃ−Ｓｉ層４ａとが積層されている。このように、半導体装置１０４は、バッファ半導体層として結晶性変化μｃ−Ｓｉ層４ｃを有する。
【０１３５】
実施形態４の半導体装置の製造方法については、上述の実施形態１〜３の製造方法を適宜用いることによって容易に作製することができるので、その説明を省略する。なお、高結晶性μｃ−Ｓｉ層４ａ、結晶性変化μｃ−Ｓｉ層４ｃ及びａ−Ｓｉ層４ｄの膜厚としては、実施形態３と同様の観点から、それぞれ、好ましくは２０〜７０ｎｍ、５〜２５ｎｍ、５〜３０ｎｍとする。
【０１３６】
半導体装置１０４によれば、コンタクト層５に接する位置に、高い抵抗値及び広いバンドギャップを有するａ−Ｓｉ層４ｄが配置されることから、より効果的なリーク電流の低減、すなわちより効果的なオフ特性の向上が可能となる。また、高結晶性μｃ−Ｓｉ層４ａは、微結晶を含有し、ａ−Ｓｉ層４ｄに比べて、大きな移動度を有するため、優れたオン特性を発揮することができる。更に、結晶性変化μｃ−Ｓｉ層４ｃは、ａ−Ｓｉ層４ｄ側で比較的小さな結晶化率を有し、高結晶性μｃ−Ｓｉ層４ａ側で比較的大きな結晶化率を有することから、半導体層４中の界面付近において構造欠陥が発生するのを抑制することができる。したがって、界面におけるトラップ等に起因するオン特性、オフ特性及び信頼性の低下を抑制することができるとともに、デバイス特性を向上することができる。そして、結晶性変化μｃ−Ｓｉ層４ｃがバッファ層として機能することにより、ａ−Ｓｉ層４ｄ及び高結晶性μｃ−Ｓｉ層４ａの間の応力差が緩和されることになるので、膜の密着性が向上し、膜剥がれの発生を抑制することができる。
【０１３７】
（実施形態５）
実施形態５の半導体装置について説明する。なお、本実施形態と実施形態１〜４とで重複する内容については説明を省略するとともに、同様の機能を発揮する構成部材については同一の符号を付した。図１０は、実施形態５の半導体装置の断面模式図である。
【０１３８】
半導体装置１０５は、図１０に示すように、絶縁基板１上に、ゲート電極２に対向する領域以外の半導体層４の下方に配置された導電層１１及びコンタクト層５、平面視島形状の半導体層４、ゲート絶縁膜３、及び、ゲート電極２が積層された構造と、コンタクト層５に対向する領域のゲート絶縁膜３上に配置され、かつゲート絶縁膜３、半導体層４及びコンタクト層５に形成されたコンタクトホール１２を介してコンタクト層５及び導電層１１に接合されることによって半導体層４と電気的に接続されたソース／ドレイン電極６とを有する。このように、半導体装置１０５は、トップゲート構造を有する。また、半導体装置１０５は、絶縁基板１を覆うように形成されたパッシベーション膜７及び平坦化膜８と、平坦化膜８上に形成され、画素電極として機能する透明電極９とを有する。
【０１３９】
半導体層４は、コンタクト層５側から順に、ａ−Ｓｉ層４ｄと、低結晶性μｃ−Ｓｉ層４ｂと、微結晶を含有し、かつ低結晶性μｃ−Ｓｉ層４ｂよりも大きな結晶化率を有する高結晶性μｃ−Ｓｉ層４ａとが積層されている。このように、半導体装置１０５は、バッファ半導体層として低結晶性μｃ−Ｓｉ層４ｂを有し、実施形態３と同様の半導体層を有する。
【０１４０】
なお、導電層１１は、コンタクト層５とソース／ドレイン電極６との導通をより確実にするためのものである。このような本実施形態の半導体装置１０５においては、ソース／ドレイン電極６から流れてきた電流は、導電層１１からコンタクト層５へと流れ、そして、ａ−Ｓｉ層４ｄ、結晶性変化μｃ−Ｓｉ層４ｃ及び高結晶性μｃ−Ｓｉ層４ａへと厚み方向に流れた後、高結晶性μｃ−Ｓｉ層４ａ面内を流れ、その後、逆の経路を辿って、再びもう一方のソース／ドレイン電極６へと流れることとなる。このように、半導体装置１０５においても、ソース／ドレイン電極６は、主にコンタクト層５を介して半導体層４に電気的に接続されることとなる。
【０１４１】
以下に、実施形態５の半導体装置の製造方法について説明する。図１１（ａ）〜（ｅ）は、各製造工程における実施形態５の半導体装置の断面模式図である。
【０１４２】
まず、図１１（ａ）に示すように、絶縁基板１であるガラス基板上にスパッタリング法によりチタン（Ｔｉ）膜を成膜する。次に、実施形態１と同様に、プラズマＣＶＤ法によりコンタクト層５としてｎ＋−Ｓｉ層を形成する。Ｔｉ膜の膜厚は、５０ｎｍとし、ｎ＋−Ｓｉ層の膜厚は、６０ｎｍとする。その後、これらをフォトリソ法によりパターニングする。積層膜のエッチングは、ドライエッチング法を用いる。
【０１４３】
次に、ａ−Ｓｉ層４ｄ、結晶性変化μｃ−Ｓｉ層４ｃ及び高結晶性μｃ−Ｓｉ層４ａを成膜する。ここで、ａ−Ｓｉ層４ｄは、平行平板型プラズマＣＶＤ装置により形成され、微結晶を有する高結晶性μｃ−Ｓｉ層４ａ及び結晶性変化μｃ−Ｓｉ層４ｃは、高密度プラズマＣＶＤ装置（ＩＣＰ方式、表面波プラズマ方式又はＥＣＲ方式）で形成される。これらの膜は、マルチチャンバー型装置により成膜され、真空中にて順次形成される。なお、ａ−Ｓｉ層４ｄについては、一般的なａ−ＳｉＴＦＴプロセスと同様の成膜条件でよい。
【０１４４】
高結晶性μｃ−Ｓｉ層４ａは、実施形態１と同様の成膜条件により形成される。一方、結晶性変化μｃ−Ｓｉ層４ｃの成膜条件としては、成膜圧力＝１〜５００ｍＴｏｒｒ（１．３３×１０−１〜６．６６×１０Ｐａ）の範囲内で設定することが好ましいが、本実施形態では、成膜圧力を６０ｍＴｏｒｒ（８．００Ｐａ）から５ｍＴｏｒｒ（６．６６×１０−１Ｐａ）に連続的に、例えば、線形的又は三角関数的に減少させ、ＳｉＨ４／Ｈ２比率＝１／１、基板温度＝３００℃とする。このように、成膜圧力及びＳｉＨ４／Ｈ２比率を制御することより、結晶性変化μｃ−Ｓｉ層４ｃにパーティクルが発生するのを効果的に抑制しつつ、結晶性変化μｃ−Ｓｉ層４ｃの結晶化率を容易に制御することができる。また、成膜圧力を連続的に減少させることにより、結晶性変化μｃ−Ｓｉ層４ｃは、厚み方向で徐々に結晶化率が増加することとなる。より具体的には、本実施形態において、結晶性変化μｃ−Ｓｉ層４ｃの結晶化率は、７０％程度から１０％程度に増加する。
【０１４５】
なお、ａ−Ｓｉ層４ｄ、結晶性変化μｃ−Ｓｉ層４ｃ及び高結晶性μｃ−Ｓｉ層４ａは、容量結合型ＣＶＤ装置を用いて形成してもよい。この場合、ａ−Ｓｉ層４ｄの成膜条件としては、成膜圧力＝０．７５〜１．５Ｔｏｒｒ（１．００×１０２〜２．００×１０２Ｐａ）、ＳｉＨ４／Ｈ２比率＝１／１〜１／２０の範囲内で設定することが好ましいが、本実施形態では、成膜圧力＝１Ｔｏｒｒ（１．３３×１０２Ｐａ）、ＳｉＨ４／Ｈ２比率＝１／５とする。また、結晶性変化μｃ−Ｓｉ層４ｃの成膜条件としては、成膜圧力＝０．７０〜３Ｔｏｒｒ（９．３３×１０〜４．００×１０２Ｐａ）、ＳｉＨ４／Ｈ２比率＝１／４００〜１／５の範囲内で設定することが好ましいが、本実施形態では、成膜圧力を１Ｔｏｒｒ（１．３３×１０２Ｐａ）から３Ｔｏｒｒ（４．００×１０２Ｐａ）に、ＳｉＨ４／Ｈ２比率を１／１０から１／３００に、それぞれ連続的に、例えば、線形的又は三角関数的に変化させる。更に、高結晶性μｃ−Ｓｉ層４ａの成膜条件としては、成膜圧力＝１．５〜３．７５Ｔｏｒｒ（２．００×１０２〜５００×１０２Ｐａ）、ＳｉＨ４／Ｈ２比率＝１／５０〜１／４００の範囲内で設定することが好ましいが、本実施形態では、結晶性変化μｃ−Ｓｉ層４ｃの形成後、そのままの成膜条件を維持して、すなわち、成膜圧力＝３Ｔｏｒｒ（４．００×１０２Ｐａ）、ＳｉＨ４／Ｈ２比率＝１／３００とする。また、これらの膜は、基板温度＝３００℃とし、同一チャンバーにて成膜が行われる。このように、成膜圧力及びＳｉＨ４／Ｈ２比率を制御することより、ａ−Ｓｉ層４ｄ、結晶性変化μｃ−Ｓｉ層４ｃ及び高結晶性μｃ−Ｓｉ層４ａにパーティクルが発生するのを効果的に抑制しつつ、容易に各層の結晶化率を制御することができる。
【０１４６】
高結晶性μｃ−Ｓｉ層４ａの膜厚は、好ましくは２０〜７０ｎｍ（本実施形態では３０ｎｍ）とし、結晶性変化μｃ−Ｓｉ層４ｃの膜厚は、好ましくは５〜２５ｎｍ（本実施形態では２０ｎｍ）とし、ａ−Ｓｉ層４ｄの膜厚は、好ましくは５〜３０ｎｍ（本実施形態では１０ｎｍ）とする。なお、高結晶性μｃ−Ｓｉ層４ａの膜厚が７０ｎｍを超えると、オフ電流が著しく増加することがあり、２０ｎｍ未満であると、オン電流が著しく低下することがある。また、結晶性変化μｃ−Ｓｉ層４ｃの膜厚が２５ｎｍを超えると、結晶性変化μｃ−Ｓｉ層４ｃにおける欠陥密度が著しく増加することがあり、５ｎｍ未満であると、バッファ層として機能しないことがある。更に、ａ−Ｓｉ層４ｄの膜厚が３０ｎｍを超えると、オン電流が著しく低下することがあり、５ｎｍ未満であると、オフ電流が著しく増加することがある。
【０１４７】
なお、半導体層４は、実施形態１と同様に、各構成層の間に界面を有していてもよいし、有さなくてもよいが、膜剥がれをより効果的に抑制する観点からは、界面を有さないことが好ましい。この場合、本実施形態においては、高結晶性μｃ−Ｓｉ層４ａ、結晶性変化μｃ−Ｓｉ層４ｃ及びａ−Ｓｉ層４ｄを連続的に成膜すればよく、より具体的には、成膜を中断することなく、高結晶性μｃ−Ｓｉ層４ａの成膜圧力から結晶性変化μｃ−Ｓｉ層４ｃの成膜条件、ａ−Ｓｉ層４ｄの成膜条件へと変化させればよい。一方、各構成層の間に界面を形成する場合は、ある構成層（本実施形態においては高結晶性μｃ−Ｓｉ層４ａ又は結晶性変化μｃ−Ｓｉ層４ｃ）を成膜した後、いったん成膜を中断し、そして、次の構成層（本実施形態においては結晶性変化μｃ−Ｓｉ層４ｃ又はａ−Ｓｉ層４ｄ）を成膜すればよい。
【０１４８】
次に、図１１（ｂ）に示すように、実施形態１と同様に、高結晶性μｃ−Ｓｉ層４ａ、結晶性変化μｃ−Ｓｉ層４ｃ及びコンタクト層５をフォトリソ法によりパターニングして、活性層（Ｉ島）を形成する。
【０１４９】
次に、図１１（ｃ）に示すように、実施形態１と同様に、プラズマＣＶＤ法によりゲート絶縁膜３として膜厚４００ｎｍのシリコン窒化膜（ＳｉＮｘ膜）を成膜する。なお、本実施形態においては、シリコン酸化膜（ＳｉＯｘ）を用いてもよい。
【０１５０】
次に、図１１（ｄ）に示すように、ドライエッチング法によりコンタクトホール１２を形成した後、スパッタリング法によりチタン（Ｔｉ）／アルミニウム（Ａｌ）／チタン（Ｔｉ）積層膜を形成する。膜厚は、それぞれＴｉ＝５０ｎｍ、Ａｌ＝１００ｎｍ、Ｔｉ＝５０ｎｍとする。そして、ウェットエッチング法により積層膜のエッチングを行うことによってゲート電極２及びソース／ドレイン電極６とする。なお、エッチャントとしてはＳＬＡエッチャントを用いる。
【０１５１】
次に、図１１（ｅ）に示すように、実施形態１と同様に、パッシベーション膜７、平坦化膜８及び透明電極９を形成することによって、液晶表示装置における画素のスイッチング素子である実施形態５の半導体装置１０５を作製することができる。
【０１５２】
半導体装置１０５によれば、実施形態４と同様に、より効果的なリーク電流の低減、すなわちより効果的なオフ特性の向上が可能となる。また、優れたオン特性を発揮することができる。更に、界面におけるトラップ等に起因するオン特性、オフ特性及び信頼性の低下を抑制することができるとともに、デバイス特性を向上することができる。そして、膜剥がれの発生を抑制することができる。また、半導体装置１０５は、トップゲート構造を有し、高結晶性μｃ−Ｓｉ層４ａのゲート絶縁膜３側の結晶化率をより高くし易いことから、高結晶性μｃ−Ｓｉ層４ａは、ボトムゲート構造と比べて、より高い移動度を実現することが可能となる。
【０１５３】
（実施形態６）
実施形態６の半導体装置について説明する。なお、本実施形態と実施形態１〜５とで重複する内容については説明を省略するとともに、同様の機能を発揮する構成部材については同一の符号を付した。図１２は、実施形態６の半導体装置の断面模式図である。
【０１５４】
半導体装置１０６は、図１２に示すように、絶縁基板１上に、平面視島形状の半導体層４、ゲート電極２に対向する領域以外の半導体層４上に配置されたコンタクト層５、ゲート絶縁膜４、及び、ゲート電極５が積層された構造と、コンタクト層５に対向する領域のゲート絶縁膜３上に配置され、かつゲート絶縁膜３に形成されたコンタクトホール１２を介してコンタクト層５に接合されることによって半導体層４と電気的に接続されたソース／ドレイン電極６とを有する。このように、半導体装置１０６は、コプラナ型のトップゲート構造を有する。
【０１５５】
半導体層４は、コンタクト層５側から順に、低結晶性μｃ−Ｓｉ層４ｂと、微結晶を含有し、かつ低結晶性μｃ−Ｓｉ層４ｂよりも大きな結晶化率を有する高結晶性μｃ−Ｓｉ層４ａとが積層されている。このように、半導体装置１０６は、実施形態１と同様の半導体層を有する。
【０１５６】
以下に、実施形態６の半導体装置の製造方法について説明する。図１３（ａ）〜（ｄ）は、各製造工程における実施形態６の半導体装置の断面模式図である。
【０１５７】
まず、図１３（ａ）に示すように、絶縁基板１であるガラス基板上に、プラズマＣＶＤ法により高結晶性μｃ−Ｓｉ層４ａ、低結晶性μｃ−Ｓｉ層４ｂ、及び、コンタクト層５であるｎ＋−Ｓｉ層、を形成する。ここで、微結晶を有する高結晶性μｃ−Ｓｉ層４ａ及び低結晶性μｃ−Ｓｉ層４ｂは、高密度プラズマＣＶＤ装置（ＩＣＰ方式、表面波プラズマ方式又はＥＣＲ方式）で形成される。これらの膜は、マルチチャンバー型装置により成膜され、真空中にて順次形成される。なお、ｎ＋−Ｓｉ層については、一般的なａ−ＳｉＴＦＴプロセスと同様の成膜条件でよく、また、実施形態１と同様に形成される。
【０１５８】
高結晶性μｃ−Ｓｉ層４ａ及び低結晶性μｃ−Ｓｉ層４ｂは、実施形態１と同様の成膜条件により形成される。高結晶性μｃ−Ｓｉ層４ａの膜厚は、好ましくは２０〜７０ｎｍ（本実施形態においては４０ｎｍ）とし、低結晶性μｃ−Ｓｉ層４ｂの膜厚は、好ましくは５〜２５ｎｍ（本実施形態においては１０ｎｍ）とする。なお、高結晶性μｃ−Ｓｉ層４ａの膜厚が７０ｎｍを超えると、オフ電流が著しく増加することがあり、２０ｎｍ未満であると、オン電流が著しく低下することがある。また、低結晶性μｃ−Ｓｉ層４ｂの膜厚が２５ｎｍを超えると、オン電流が著しく低下することがあり、５ｎｍ未満であると、オフ電流が著しく増加することがある。
【０１５９】
なお、半導体層４は、実施形態１と同様に、各構成層の間に界面を有していてもよいし、有さなくてもよいが、膜剥がれをより効果的に抑制する観点からは、界面を有さないことが好ましい。
【０１６０】
次に、高結晶性μｃ−Ｓｉ層４ａ、低結晶性μｃ−Ｓｉ層４ｂ及びコンタクト層５をドライエッチング法によりパターニングして、活性層（Ｉ島）を形成した後、図１３（ｂ）に示すように、ドライエッチング法によりコンタクト層５であるｎ＋−Ｓｉ層をエッチングすることによって、ソース／ドレイン領域の分離を行う。
【０１６１】
次に、図１３（ｃ）に示すように、実施形態１と同様にして、プラズマＣＶＤ法によりゲート絶縁膜３として膜厚４００ｎｍのシリコン窒化膜（ＳｉＮｘ膜）を成膜する。なお、本実施形態においては、シリコン酸化膜（ＳｉＯｘ）を用いてもよい。
【０１６２】
次に、図１３（ｄ）に示すように、ドライエッチング法によりコンタクトホール１２を形成した後、スパッタリング法によりチタン（Ｔｉ）／アルミニウム（Ａｌ）／チタン（Ｔｉ）積層膜を形成する。膜厚は、それぞれＴｉ＝５０ｎｍ、Ａｌ＝１００ｎｍ、Ｔｉ＝５０ｎｍとする。そして、積層膜のエッチングを行うことによってゲート電極２及びソース／ドレイン電極６とする。
【０１６３】
次に、図１２で示したように、パッシベーション膜７を形成することによって、液晶表示装置における画素のスイッチング素子である実施形態６の半導体装置１０６を作製することができる。
【０１６４】
半導体装置１０６によれば、実施形態１と同様に、リーク電流の低減、すなわちオフ特性の向上が可能となる。また、優れたオン特性を発揮することができる。更に、優れたオン特性を維持することができる。そして、界面におけるトラップ等に起因するオン特性、オフ特性及び信頼性の低下を抑制することができるとともに、デバイス特性を向上することができる。
【図面の簡単な説明】
【０１６５】
【図１】実施形態１の半導体装置の断面模式図である。
【図２】（ａ）〜（ｆ）は、各製造工程における実施形態１の半導体装置の断面模式図である。
【図３】高密度プラズマＣＶＤ装置を用いてμｃ−Ｓｉ層を形成した場合の半導体層の拡大断面模式図である。
【図４】容量結合型ＣＶＤ装置を用いてμｃ−Ｓｉ層を形成した場合の半導体層の拡大断面模式図である。
【図５】実施形態２の半導体装置の断面模式図である。
【図６】（ａ）〜（ｆ）は、各製造工程における実施形態２の半導体装置の断面模式図である。
【図７】実施形態３の半導体装置の断面模式図である。
【図８】（ａ）〜（ｆ）は、各製造工程における実施形態３の半導体装置の断面模式図である。
【図９】実施形態４の半導体装置の断面模式図である。
【図１０】実施形態５の半導体装置の断面模式図である。
【図１１】（ａ）〜（ｅ）は、各製造工程における実施形態５の半導体装置の断面模式図である。
【図１２】実施形態６の半導体装置の断面模式図である。
【図１３】（ａ）〜（ｄ）は、各製造工程における実施形態６の半導体装置の断面模式図である。
【図１４】チャネル層がアモルファス（非晶質）シリコン（ａ−Ｓｉ）からなる従来の半導体装置（ＴＦＴ）を示す断面模式図である。
【図１５】チャネル層が微結晶シリコン（μｃ−Ｓｉ）からなる従来の半導体装置（ＴＦＴ）を示す断面模式図である。
【図１６】従来の半導体装置（Ｓｉ層／ゲート絶縁膜（ＧＩ）＝ａ−Ｓｉ／ＳｉＮｘ）と別の従来の半導体装置（Ｓｉ層／ゲート絶縁膜（ＧＩ）＝μｃ−Ｓｉ／ＳｉＯｘ及びＳｉ層／ゲート絶縁膜（ＧＩ）＝μｃ−Ｓｉ／ＳｉＮｘ）のＶｇｄ（ゲート／ドレイン電圧）−Ｉｄｓ（ドレイン／ソース電流）特性を示すグラフである。
【図１７】半導体層がμｃ−Ｓｉ層とａ−Ｓｉ層との積層構造からなる従来の半導体装置（ＴＦＴ）を示す断面模式図である。
【符号の説明】
【０１６６】
１：絶縁基板
２：ゲート電極
３：ゲート絶縁膜
４：半導体層
４ａ：高結晶性μｃ−Ｓｉ層
４ｂ：低結晶性μｃ−Ｓｉ層
４ｃ：結晶性変化μｃ−Ｓｉ層
４ｄ：ａ−Ｓｉ層
４ｅ：μｃ−Ｓｉ層
５：コンタクト層
６：ソース／ドレイン電極
７：パッシベーション膜
８：平坦化膜
９：透明電極
１０：エッチングストッパ層
１１：導電層
１２：コンタクトホール
２０：フォトレジスト
１０１、１０２、１０３、１０４、１０５、１０６、１１１、１１２、１１３：半導体装置
【図１】
2008124392.tif 000003
【図２】
2008124392.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2008124392.tif 000017
【図１６】
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【図１７】
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