(57)【要約】【課題】  低コストで短工期であり低消費電力および高駆動能力、高精度を有するパワーマネージメント半導体装置やアナログ半導体装置の実現を可能とする製造方法を提供することを目的とする。【解決手段】  CMOSを含むパワーマネージメント半導体装置やアナログ半導体装置の製造方法において、低濃度ドレインを構成するシリコン領域を上方に拡大することで、サージ入力時でのドレイン領域の抵抗を軽減し局所的な温度上昇を抑えることで、熱破壊を抑止し、トランジスタの設計自由度を高めたパワーマネージメント半導体装置やアナログ半導体装置の製造の実現を特徴とする。【選択図】  図１
2008153346.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の第一導電型の半導体層上に薄い酸化膜領域を形成する工程と、
前記第一導電型の半導体層上の特定の領域に、前記薄い酸化膜より厚い熱酸化膜を形成する工程と、
前記第一導電型の半導体層上の熱酸化膜をすべて除去することにより半導体表面の高さが高い領域と低い領域の２つの領域を形成する工程と、
前記第一導電型の半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極に不純物を導入する工程と、
前記第一導電型の半導体層内にソースおよびドレインとなる第二導電型の第一の濃度を有する第一の不純物拡散層を前記ゲート電極直下から前記半導体表面の高さが高い領域にかけて形成する工程と、
第二導電型の第二の濃度を有する第二の不純物拡散層を前記第一の不純物拡散層に接する位置に形成する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記第一の不純物拡散層および前記第二の不純物拡散層との電気的接続をとるためのコンタクトホールを前記半導体表面の高さが高い領域に形成する工程と、
配線金属を堆積し、前記第一および第二の不純物拡散層と前記配線金属とを前記コンタクトホールを介して電気的に接続する工程とを有する半導体装置の製造方法。
【請求項２】
前記半導体表面の高さが高い領域と低い領域の２つの領域の高低差が、０．１μ〜１μｍとなるように熱酸化を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記厚い酸化膜の形成工程は、シリコン窒化膜を用いたＬＯＣＯＳ法であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記シリコン窒化膜の膜厚は、１０ｎｍ〜２００ｎｍであることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板の表面に設けられた、半導体表面の高さが高い領域と低い領域の２つの領域を有する第一導電型の半導体領域と、
前記第一導電型の半導体領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第一導電型の半導体領域内の前記ゲート電極直下から前記半導体表面の高さが高い領域にかけて設けられたにソースおよびドレインとなる第二導電型の第一の濃度を有する第一の不純物拡散層と、
前記第一の不純物拡散層に接する位置に設けられた第二導電型の第二の濃度を有する第二の不純物拡散層と、
前記半導体基板上に設けられた層間絶縁膜と、
前記半導体表面の高さが高い領域に設けられた前記第一の不純物拡散層および前記第二の不純物拡散層との電気的接続をとるためのコンタクトホールと、
前記コンタクトホールを介して前記第一および第二の不純物拡散層と電気的に接続された配線金属とからなる半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は低電圧動作、低消費電力および高駆動能力が要求される半導体装置、特に電圧検出器(Voltage Detector、以後VDと表記)や定電圧レギュレータ(Voltage Regulator、以後VRと表記)やスイッチングレギュレータ(Switching Regulator、以後SWRと表記)などのパワーマネージメント半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来技術について、図２を基に説明する。
【０００３】
図２は従来技術の半導体装置の製造方法を示す工程順模式的断面図である。
【０００４】
図２（ａ）において、Ｐ型半導体基板２１、例えばボロン添加した抵抗率２０Ωｃｍから３０Ωｃｍの不純物濃度の半導体基板に、Ｐウェル２２、例えばボロンを１×１０11atoms/cm2から１×１０13atoms/cm2のドーズ量でイオン注入し、１０００〜１２００℃で数時間〜十数時間アニールすることにより形成する拡散層を形成し、ＬＯＣＯＳ法によりフィールド絶縁膜２３、例えば膜厚数千Åから１μｍの熱酸化膜を形成した後、ＭＯＳトランジスタを形成する領域の絶縁膜を除去し、ゲート絶縁膜２４、例えば膜厚１０ｎｍから１００ｎｍの熱酸化膜を形成する。ゲート絶縁膜２４を形成する前もしくはゲート絶縁膜２４を形成した後にＰ型半導体基板１及びＰウェル２２の不純物濃度を調整するためのイオン注入を行う。
【０００５】
次に図２（ｂ）において、ゲート絶縁膜２４上に多結晶シリコンを堆積し、プリデポあるいはイオン注入により不純物を導入し、パターニングを行うことによりゲート電極となる多結晶シリコンゲート２５が形成される。
【０００６】
続いて、多結晶シリコンゲート２５からある間隔を離して、ソースおよびドレイン高濃度領域２６、例えばシート抵抗を低減するためにＡｓを好ましくは１×１０14〜１×１０16atoms／cm2の濃度でイオン注入する。続いて、多結晶シリコンゲート２５をマスクとしてセルフアラインにより、ソースおよびドレイン低濃度領域２７、例えばリンを好ましくは１×１０12〜１×１０14atoms/cm2の濃度でイオン注入する。
【０００７】
次に図２（ｃ）において、層間絶縁膜２８を２００ｎｍ〜８００ｎｍ程度の膜厚で堆積させる。
【０００８】
次に図２（ｄ）において、ソースおよびドレイン高濃度領域２６領域と配線の接続をとるためのコンタクトホール２９を形成する。続いて、配線金属をスパッタ等で形成、パターニングを行うと、配線金属３０とソースおよびドレイン高濃度領域２６表面がコンタクトホール２９を通して接続される。（例えば非特許文献１参照）
【非特許文献１】前田和夫、「はじめての半導体プロセス」、工業調査会、２０００年１２月１０日、ｐ３０
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記の従来の製造方法による半導体装置においては、ある程度の高い接合耐圧、表面ブレイクダウン耐圧、スナップバック耐圧、あるいは低いインパクトイオン化率を確保するために、より濃度の薄いドレイン領域を形成しようとすると、ＥＳＤ耐圧が減少する方向にあり、ＥＳＤ耐圧規格を満たすことができない場合が出てくる。
【００１０】
すなわち、トランジスタの重要な各特性と、ＥＳＤ耐圧の両立ができないことがあり、トランジスタのサイズを大きくして何とか特性、規格を満たす一方でコストアップは容認しなければならない、という問題があった。
【００１１】
また、一般的にコンタクト領域における配線金属のカバレッジは良好ではなく、平坦部上の配線厚さの概ね２０％程度となっていることが多い。これが電流密度を制限する要因であり、結果として少ない面積で大電流を流すことが困難であった。本発明は以上のような点に着目してなされたもので、本発明は十分なＥＳＤ耐圧を満たしつつ、面積の小さいトランジスタを形成すること、低コストかつ短TAT（Turn Around Time）であり、低寄生抵抗及び高精度となる半導体装置の実現を可能とする製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明は次の手段を用いた。
（１）半導体基板上の第一導電型の半導体層上に薄い酸化膜領域を形成する工程と、前記第一導電型の半導体層上の特定の領域に、前記薄い酸化膜より厚い熱酸化膜を形成する工程と、前記第一導電型の半導体層上の熱酸化膜をすべて除去することにより半導体表面の高さが高い領域と低い領域の２つの領域を形成する工程と、前記第一導電型の半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極に不純物を導入する工程と、前記第一導電型の半導体層内にソースおよびドレインとなる第二導電型の第一の濃度を有する第一の不純物拡散層を前記ゲート電極直下から前記半導体表面の高さが高い領域にかけて形成する工程と、第二導電型の第二の濃度を有する第二の不純物拡散層を前記第一の不純物拡散層に接する位置に形成する工程と、前記半導体基板上に層間絶縁膜を形成する工程と、前記第一の不純物拡散層および前記第二の不純物拡散層との電気的接続をとるためのコンタクトホールを前記半導体表面の高さが高い領域に形成する工程と、配線金属を堆積し、前記第一および第二の不純物拡散層と前記配線金属とを前記コンタクトホールを介して電気的に接続する工程とを有する半導体装置の製造方法とした。
（２）前記半導体表面の高さが高い領域と低い領域の２つの領域の高低差が、０．１μｍ〜１μｍとなるように熱酸化を行うこととした。
（３）前記厚い酸化膜の形成工程は、シリコン窒化膜を用いたＬＯＣＯＳ法であることとした。
（４）前記シリコン窒化膜の膜厚は、１０ｎｍ〜２００ｎｍであることとした。
【発明の効果】
【００１３】
上述したように、本発明はＣＭＯＳを含むパワーマネージメント半導体装置やアナログ半導体装置の製造方法において、シリコン表面の一部に凸部を設け、ここにＭＯＳトランジスタにおける低濃度ドレイン領域を形成することにより、低濃度ドレイン領域の体積が拡大し、通常の回路動作時はドレイン抵抗の低減に寄与し、ＥＳＤサージ入力時にはドレイン低濃度領域の温度上昇を抑制することで、シリコンの熱破壊を抑止することが可能であるためＥＳＤ耐圧が向上する。従って、ドレイン低濃度領域の濃度設定の自由度が増すため、所望のトランジスタ特性を実現することが容易となる。さらに、この凸部において配線金属とのコンタクトを取るためにステップカバレッジが改善され、同じ面積でも従来よりも大きな電流を流すことが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１５】
図１は本発明に係る半導体装置の製造方法の第一の実施例を示す模式的断面フローである。
【００１６】
図１（ａ）において、Ｐ型半導体基板１、例えばボロン添加した抵抗率２０Ωｃｍから３０Ωｃｍの不純物濃度の半導体基板に、Ｐウェル２、例えばボロンを１×１０11atoms／cm2から１×１０13atoms／cm2のドーズ量でイオン注入し、１０００〜１２００℃で数時間〜十数時間アニールすることにより形成する拡散層を形成する。ここではＰ型半導体基板にＰウェルを形成する工程を示したが、Ｎ型半導体基板にＰウェルを形成する場合も同様である。基板の導電型は本発明の本質とは関係ない。
【００１７】
続いて、ＬＯＣＯＳ法により厚い酸化膜３、例えば膜厚０．２μｍから２μｍの熱酸化膜を形成する。このとき、コンタクト形成予定領域４には厚い酸化膜３を形成しない。ここで形成される酸化膜の厚さは、所望のＥＳＤ耐圧を満たすように設定される。すなわち、酸化膜を厚く形成すればするほど結果的にＥＳＤ耐圧は向上する。また、厚い酸化膜３を形成するとき、コンタクト形成予定領域４上に設置される窒化膜（図示していない）の膜厚は、１０ｎｍ〜２００ｎｍであることが好ましく、窒化膜の下に形成しておく薄い酸化膜の膜厚は、１０ｎｍ〜４０ｎｍであることが好ましいが、これらの膜厚を調整することにより、次工程で形成する、シリコン表面が凸型であるコンタクトの形状、高さは自由に設定、制御できる
その後、図１（ｂ）に示したように、ウェットエッチングにより表面のシリコン酸化膜をすべて除去すると、シリコン凸部５が出来上がる。このときのシリコン凸部５の高さは、前述の厚い酸化膜の半分程度であり、０．１μｍから１μｍとなる。
【００１８】
続いて、図１（ｃ）に示したように、ＬＯＣＯＳ法によりフィールド絶縁膜６、例えば膜厚数千Åから１μｍの熱酸化膜を形成した後、ＭＯＳトランジスタを形成する領域の絶縁膜を除去し、ゲート絶縁膜７、例えば膜厚１０ｎｍから１００ｎｍの熱酸化膜を形成する。ゲート絶縁膜７を形成する前もしくはゲート絶縁膜７を形成した後にＰ型半導体基板１及びＰウェル２の不純物濃度を調整するためのイオン注入を行う。引き続いて、ゲート絶縁膜７上に多結晶シリコンを堆積し、プリデポジションあるいはイオン注入により不純物を導入し、パターニングを行うことによりゲート電極となる多結晶シリコンゲート８が形成される。
【００１９】
続いて、図１（ｄ）に示したように、多結晶シリコンゲート８からある間隔を離してソースおよびドレイン高濃度領域９、例えばＡｓを、シート抵抗を低減するために、好ましくは１×１０14〜１×１０16atoms／cm2の濃度でイオン注入する。続いて、多結晶シリコンゲート８をマスクとしてセルフアラインによりソースおよびドレイン低濃度領域１０、例えばリンを好ましくは１×１０12〜１×１０14atoms／cm2の濃度でイオン注入する。
【００２０】
続いて、層間絶縁膜６を２００ｎｍ〜８００ｎｍ程度の膜厚となるよう堆積させる。
【００２１】
次に図１（ｄ）において、ソースおよびドレイン領域と配線の接続をとるためのコンタクトホール１１をシリコン凸部５上に形成する。その後、配線金属１２をスパッタで形成、パターニングを行うと、配線金属１２とソースおよびドレイン表面がコンタクトホール１１を通して接続する。
【図面の簡単な説明】
【００２２】
【図１】本発明に係る半導体装置の製造方法の第一の実施例を示す工程順模式的断面図
【図２】従来の半導体装置の製造方法を示す工程順模式的断面図
【符号の説明】
【００２３】
１    Ｐ型半導体基板
２    Ｐウェル
３    厚い酸化膜
４    コンタクト形成予定領域
５    シリコン凸部
６    フィールド絶縁膜
７    ゲート絶縁膜
８    多結晶シリコンゲート
９    ソースおよびドレイン高濃度領域
１０  ソースおよびドレイン低濃度領域
１１  コンタクトホール
１２  配線金属
１３  層間絶縁膜
２１  Ｐ型半導体基板
２２  Ｐウェル
２３  フィールド絶縁膜
２４  ゲート絶縁膜
２５  多結晶シリコンゲート
２６  ソースおよびドレイン高濃度領域
２７  ソースおよびドレイン低濃度領域
２８  層間絶縁膜
２９  コンタクトホール
３０  配線金属
【図１】
2008153346.tif 000003
【図２】
2008153346.tif 000004