(57)【要約】【課題】ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタとが１つの基板に形成された半導体装置において、ゲート電極及び拡散層における抵抗が上昇しにくい半導体装置及びその製造方法を実現できるようにする。【解決手段】半導体装置は、シリコン基板２１に形成されたｎチャネルＭＩＳトランジスタ１１及びｐチャネルＭＩＳトランジスタ１２を備えている。ｎチャネルＭＩＳトランジスタ１１は、第１のゲート電極１４Ａと、ｎ型ソースドレイン領域１６ｃと、第１のゲート電極１４Ａ及びｎ型ソースドレイン領域１６ｃの上面を覆う第１のプラズマ反応膜１８とを有している。ｐチャネルＭＩＳトランジスタ１２は、第２のゲート電極１４Ｂと、ｐ型ソースドレイン領域１６ｆと、第２のゲート電極１４Ｂ及びｐ型ソースドレイン領域１６ｆの上面を覆う第２のプラズマ反応膜１８とを有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコンからなる基板に形成されたｎチャネルＭＩＳトランジスタ及びｐチャネルＭＩＳトランジスタを備え、
前記ｎチャネルＭＩＳトランジスタは、シリコンからなる第１のゲート電極と、前記第１のゲート電極の側面上に形成された第１のサイドウォールと、前記基板における前記第１のサイドウォールの外側の領域に形成されたｎ型ソースドレイン領域と、前記第１のゲート電極及びｎ型ソースドレイン領域の上面をそれぞれ覆い且つシリコンをプラズマ反応させてなる第１のプラズマ反応膜とを有し、
前記ｐチャネルＭＩＳトランジスタは、シリコンからなる第２のゲート電極と、前記第２のゲート電極の側面上に形成された第２のサイドウォールと、前記基板における前記第２のサイドウォールの外側の領域に形成されたｐ型ソースドレイン領域と、前記第２のゲート電極及びｐ型ソースドレイン領域の上面をそれぞれ覆い且つシリコンをプラズマ反応させてなる第２のプラズマ反応膜とを有していることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のプラズマ反応膜は、前記ｎチャネルＭＩＳトランジスタの少なくとも前記第１のサイドウォールを除く部分の上に形成され、
前記第２のプラズマ反応膜は、前記ｐチャネルＭＩＳトランジスタの少なくとも前記第２のサイドウォールを除く部分の上に形成されていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１のプラズマ反応膜及び第２のプラズマ反応膜は、プラズマ酸化膜であることを特徴とする半導体装置。
【請求項４】
請求項１又は２に記載の半導体装置において、
前記第１のサイドウォール及び第２のサイドウォールは、ＣＶＤ法により形成したＣＶＤ酸化膜からなる断面Ｌ字状のＬ字サイドウォールをそれぞれ含み、
前記第１のプラズマ反応膜及び第２のプラズマ反応膜は、プラズマ酸化膜であり、
前記プラズマ酸化膜は、前記ＣＶＤ酸化膜と比べて密度が高い酸化シリコンからなることを特徴とする半導体装置。
【請求項５】
請求項１又は２に記載の半導体装置において、
前記第１のプラズマ反応膜及び第２のプラズマ反応膜は、プラズマ窒化膜であることを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記第１のプラズマ反応膜及び第２のプラズマ反応膜は、膜厚が１ｎｍ以上且つ６ｎｍ以下であることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記第１のプラズマ反応膜及び第２のプラズマ反応膜は、誘導結合方式により発生させたプラズマによって形成された膜であることを特徴とする半導体装置。
【請求項８】
シリコンからなる基板の上に、シリコン膜からなる、第１のゲート電極及び第２のゲート電極を形成する工程（ａ）と、
前記第１のゲート電極の側面上に第１のサイドウォールを形成すると共に、前記第２のゲート電極の側面上に第２のサイドウォールを形成する工程（ｂ）と、
前記基板における前記第１のサイドウォールの外側の領域にｎ型ソースドレイン領域を形成する工程（ｃ）と、
前記基板における前記第２のサイドウォールの外側の領域にｐ型ソースドレイン領域を形成する工程（ｄ）と、
前記第１のゲート電極及びｎ型ソースドレイン領域の上部をプラズマと反応させることにより、前記第１のゲート電極及びｎ型ソースドレイン領域の上に第１のプラズマ反応膜をそれぞれ形成すると共に、前記第２のゲート電極及びｐ型ソースドレイン領域の上部をプラズマと反応させることにより、前記第２のゲート電極及びｐ型ソースドレイン領域の上に第２のプラズマ反応膜をそれぞれ形成する工程（ｅ）と、
前記工程（ｅ）の後に、前記半導体基板に熱処理を行い、前記ｎ型ソースドレイン領域及びｐ型ソースドレイン領域における不純物を活性化させる工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記工程（ｅ）では、酸素ガスのプラズマを用いてプラズマ酸化膜からなる前記第１のプラズマ反応膜及び第２のプラズマ反応膜を形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８に記載の半導体装置の製造方法において、
前記工程（ｅ）では、窒素ガスのプラズマを用いてプラズマ窒化膜からなる前記第１のプラズマ反応膜及び第２のプラズマ反応膜を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項８〜１０のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記第１のプラズマ反応膜及び第２のプラズマ反応膜は、誘導結合方式により発生させたプラズマを用いて形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタとが同一の基板上に形成された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化及び高速動作化に伴い、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のゲート電極及び配線の微細化が進行しつつある。
【０００３】
これに伴い、トランジスタのゲート電極の長さが減少するため、閾値の低下（短チャネル効果）が顕著になるので、その対策として拡散層の深さを浅くする傾向にある。一方、トランジスタの駆動能力を確保する必要があるため、拡散層の不純物濃度を高くする傾向にある。また、ゲート電極の長さが減少することによって抵抗が高くなるため、主にポリシリコンからなるゲート電極中の不純物濃度を高くする傾向にある。
【０００４】
拡散層及びゲート電極に高濃度の不純物を注入した後、拡散層及びゲート電極の表面が暴露された状態において、不純物を活性化するための熱処理を行うと、外方拡散により拡散層及びゲート電極に含まれる不純物が昇華して外部に流出するおそれがある。外方拡散が発生すると、拡散層及びゲート電極中の不純物が減少したり、ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタとの間における不純物の相互拡散が生じたりして、各拡散層の抵抗値が上昇する。
【０００５】
この問題を解決するため、不純物を活性化するための熱処理の前に、ゲート電極及び拡散層の表面に、予め保護膜を形成して外方拡散を抑え、ゲート電極及び拡散層における抵抗値の上昇を防ぐ手法がある（例えば、特許文献１を参照。）。
【特許文献１】特開２００１−２０３３４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の外方拡散の防止方法においては、保護膜としてアッシング酸化膜を用いている。アッシング酸化膜は膜密度が低いため、ゲート電極及び拡散層を活性化させるための熱処理を行う際に、不純物の流出を十分に抑制できず、ゲート電極及び拡散層における抵抗値の上昇を十分に抑えることができないという問題がある。また、アッシング酸化膜は、ポリシリコンからなるゲート電極及びシリコンからなる基板の表面を反応させることによって形成する。このため、高濃度に不純物を注入したゲート電極及び拡散層の表面が侵食され、抵抗値が上昇してしまうという問題も生じる。
【０００７】
本発明は、前記従来の問題を解決し、ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタとが１つの基板に形成された半導体装置において、不純物を活性化するための熱処理によるゲート電極及び拡散層に注入された不純物の外方拡散を抑制し、ゲート電極及び拡散層における抵抗値が上昇しにくい半導体装置及びその製造方法を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
前記従来の課題を解決するため、本発明は半導体装置を、ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタがプラズマ反応膜からなる保護膜を備えている構成とする。
【０００９】
具体的に本発明に係る半導体装置は、シリコンからなる基板に形成されたｎチャネルＭＩＳトランジスタ及びｐチャネルＭＩＳトランジスタを備え、ｎチャネルＭＩＳトランジスタは、シリコンからなる第１のゲート電極と、第１のゲート電極の側面上に形成された第１のサイドウォールと、基板における第１のサイドウォールの外側の領域に形成されたｎ型ソースドレイン領域と、第１のゲート電極及びｎ型ソースドレイン領域の上面をそれぞれ覆い且つシリコンをプラズマ反応させてなる第１のプラズマ反応膜とを有し、ｐチャネルＭＩＳトランジスタは、シリコンからなる第２のゲート電極と、第２のゲート電極の側面上に形成された第２のサイドウォールと、基板における第２のサイドウォールの外側の領域に形成されたｐ型ソースドレイン領域と、第２のゲート電極及びｐ型ソースドレイン領域の上面をそれぞれ覆い且つシリコンをプラズマ反応させてなる第２のプラズマ反応膜とを有していることを特徴とする。
【００１０】
本発明の半導体装置によれば、ｎチャネルＭＩＳトランジスタは、第１のゲート電極及びｎ型ソースドレイン領域の上面をそれぞれ覆う第１のプラズマ反応膜を有し、ｐチャネルトランジスタは、第２のゲート電極及びｐ型ソースドレイン領域の上面をそれぞれ覆う第２のプラズマ反応膜を有しているため、ゲート電極と拡散層とを活性化するための熱処理の際に、不純物の外方拡散がほとんど生じない。従って、ゲート電極と拡散層の不純物濃度がほとんど低下しない。また、隣接するトランジスタから極性の異なる不純物が浸入することもほとんどない。その結果、不純物の活性化の際に、ゲート電極及び拡散層の抵抗がほとんど上昇することがない半導体装置を実現できる。
【００１１】
本発明の半導体装置において、第１のプラズマ反応膜は、ｎチャネルＭＩＳトランジスタの少なくとも第１のサイドウォールを除く部分の上に形成され、第２のプラズマ反応膜は、ｐチャネルＭＩＳトランジスタの少なくとも第２のサイドウォールを除く部分の上に形成されていることが好ましい。
【００１２】
本発明の半導体装置において、第１のプラズマ反応膜及び第２のプラズマ反応膜は、プラズマ酸化膜であることが好ましい。また、第１のサイドウォール及び第２のサイドウォールは、ＣＶＤ法により形成したＣＶＤ酸化膜からなる断面Ｌ字状のＬ字サイドウォールをそれぞれ含み、第１のプラズマ反応膜及び第２のプラズマ反応膜は、プラズマ酸化膜であり、プラズマ酸化膜は、ＣＶＤ酸化膜と比べて密度が高い酸化シリコンからなることが好ましい。さらに、第１のプラズマ反応膜及び第２のプラズマ反応膜は、プラズマ窒化膜であってもよい。
【００１３】
本発明の半導体装置において、第１のプラズマ反応膜及び第２のプラズマ反応膜は、膜厚が１ｎｍ以上且つ６ｎｍ以下であることが好ましい。このような構成とすることにより、拡散領域の表面の酸化を最小限にとどめ、拡散領域における不純物濃度の低下を抑えることが可能となる。
【００１４】
本発明の半導体装置において、第１のプラズマ反応膜及び第２のプラズマ反応膜は、誘導結合方式により発生させたプラズマによって形成された膜であることが好ましい。
【００１５】
本発明に係る半導体装置の製造方法は、シリコンからなる基板の上に、シリコン膜からなる、第１のゲート電極及び第２のゲート電極を形成する工程（ａ）と、第１のゲート電極の側面上に第１のサイドウォールを形成すると共に、第２のゲート電極の側面上に第２のサイドウォールを形成する工程（ｂ）と、基板における第１のサイドウォールの外側の領域にｎ型ソースドレイン領域を形成する工程（ｃ）と、基板における第２のサイドウォールの外側の領域にｐ型ソースドレイン領域を形成する工程（ｄ）と、第１のゲート電極及びｎ型ソースドレイン領域の上部をプラズマと反応させることにより、第１のゲート電極及びｎ型ソースドレイン領域の上に第１のプラズマ反応膜をそれぞれ形成すると共に、第２のゲート電極及びｐ型ソースドレイン領域の上部をプラズマと反応させることにより、第２のゲート電極及びｐ型ソースドレイン領域の上に第２のプラズマ反応膜をそれぞれ形成する工程（ｅ）と、工程（ｅ）の後に、半導体基板に熱処理を行い、ｎ型ソースドレイン領域及びｐ型ソースドレイン領域における不純物を活性化させる工程（ｆ）とを備えていることを特徴とする。
【００１６】
本発明の半導体装置の製造方法によれば、不純物を活性化する工程の前に、第１のゲート電極及びｎ型ソースドレイン領域の上に第１のプラズマ反応膜をそれぞれ形成すると共に、第２のゲート電極及びｐ型ソースドレイン領域の上に第２のプラズマ反応膜をそれぞれ形成する工程を備えているため、不純物を活性化する熱処理において、ソースドレイン領域等から不純物が外方拡散することがほとんどない。従って、熱処理においてソースドレイン領域等の不純物濃度が低下することがほとんどない。また、隣接するトランジスタに極性が異なる不純物が侵入することもほとんどない。その結果、駆動能力をほとんど劣化させることなく半導体装置を製造することが可能となる。
【００１７】
本発明の半導体装置の製造方法において、工程（ｅ）では、酸素ガスのプラズマを用いてプラズマ酸化膜からなる第１のプラズマ反応膜及び第２のプラズマ反応膜を形成することが好ましい。また、窒素ガスのプラズマを用いてプラズマ窒化膜からなる第１のプラズマ反応膜及び第２のプラズマ反応膜を形成してもよい。
【００１８】
本発明の半導体装置において、工程（ｅ）では、第１のプラズマ反応膜及び第２のプラズマ反応膜は、誘導結合方式により発生させたプラズマを用いて形成することが好ましい。
【発明の効果】
【００１９】
本発明に係る半導体装置及びその製造方法によれば、ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタとが１つの基板に形成された半導体装置において、不純物を活性化するための熱処理による、ゲート電極及び拡散層における抵抗値の上昇が生じず、トランジスタの特性劣化が発生しにくい半導体装置及びその製造方法を実現できる。
【発明を実施するための最良の形態】
【００２０】
本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る半導体装置の断面構成を示している。図１に示すように本実施形態の半導体装置は、シリコンからなる半導体基板２１におけるｐ型ウェル２０Ａの上に形成されたｎチャネルＭＩＳトランジスタ１１と、半導体基板２１におけるｎ型ウェル２０Ｂの上に形成されたｐチャネルＭＩＳトランジスタ１２とを備えている。ｎチャネルＭＩＳトランジスタ１１及びｐチャネルＭＩＳトランジスタ１２は、半導体基板２１における素子分離領域１９によって囲まれた各活性領域の上にそれぞれ形成されており、層間絶縁膜２２によって覆われている。
【００２１】
ｎチャネルＭＩＳトランジスタ１１は、半導体基板２１におけるｐ型ウェル２０Ａの上に選択的に形成されたゲート絶縁膜１３Ａと、ゲート絶縁膜１３Ａの上に形成されたポリシリコンからなるｎ型のゲート電極１４Ａと、ゲート電極１４Ａの側面上に形成されたサイドウォール１５Ａと、半導体基板２１におけるゲート電極１４Ａの側方に形成されたｎ型エクステンション領域１６ａと、半導体基板２１におけるｎ型エクステンション領域１６ａの下方に形成されたｐ型ポケット領域１６ｂと、半導体基板２１におけるサイドウォール１５Ａの外側方に形成されたｎ型ソースドレイン領域１６ｃとを有している。ゲート電極１４Ａの上面及びｎ型ソースドレイン領域１６ｃにおけるサイドウォール１５Ａの側方に位置する領域の上面にはプラズマ反応膜１８が形成されている。
【００２２】
ｐチャネルＭＩＳトランジスタ１２は、半導体基板２１におけるｎ型ウェル２０Ｂ上に選択的に形成されたゲート絶縁膜１３Ｂと、ゲート絶縁膜１３Ａ上に形成されたポリシリコンからなるｐ型のゲート電極１４Ｂと、ゲート電極１４Ｂの側面上に形成されたサイドウォール１５Ｂと、半導体基板２１におけるゲート電極１４Ｂの側方に形成されたｐ型エクステンション領域１６ｄと、半導体基板２１におけるｐ型エクステンション領域１６ｄの下方に形成されたｎ型ポケット領域１６ｅと、半導体基板２１におけるサイドウォール１５Ｂの外側方に形成されたｐ型ソースドレイン領域１６ｆとを有している。ゲート電極１４Ｂの上面及びｐ型ソースドレイン領域１６ｆにおけるサイドウォール１５Ｂの側方に位置する領域の上面にはプラズマ反応膜１８が形成されている。
【００２３】
プラズマ反応膜１８は、酸素プラズマ雰囲気においてシリコンを酸化することにより形成した高密度なシリコン酸化膜であり、膜厚は約２ｎｍである。プラズマ反応膜１８は、高密度なシリコン酸化膜であるため、フッ酸、希フッ酸、塩酸過酸化水素水、硫酸過酸化水素水又はアンモニア過酸化水素水を用いた溶液に対するエッチング耐性が高い。従って、膜厚が２ｎｍの薄い膜であってもプロセス中におけるウエット洗浄等により消失することがない。一方、膜厚が薄いため、高濃度に不純物をドープしたｎ型ソースドレイン領域１６ｃ及びｐ型ソースドレイン領域１６ｆの表面を酸化する厚さが小さく、不純物濃度の減少が小さい。従って、ｎ型ソースドレイン領域１６ｃ及びｐ型ソースドレイン領域１６ｆ等の拡散領域における抵抗が低く且つ十分な駆動能力が確保されたトランジスタからなる半導体装置を実現できる。
【００２４】
以下に、第１の実施形態に係る半導体装置の製造方法を説明する。図２（ａ）〜（ｃ）は本実施形態の半導体装置の製造方法を工程順に示している。
【００２５】
まず、図２（ａ）に示すように、シリコンからなる半導体基板２１にｐ型ウェル２０Ａ及びｎ型ウェル２０Ｂを形成した後、半導体基板２１におけるｎチャネルＭＩＳトランジスタの活性領域とｐチャネルＭＩＳトランジスタの活性領域を区画する素子分離領域１９を形成する。
【００２６】
その後、ｐ型ウェル２０Ａの上にゲート絶縁膜１３Ａ及びポリシリコンからなるゲート電極１４Ａを形成すると共に、ｎ型ウェル２０Ｂの上にゲート絶縁膜１３Ｂ及びポリシリコンからなるゲート電極１４Ｂを選択的に形成する。続いて、ゲート電極１４Ａ及びゲート電極１４Ｂの側面上に、熱酸化膜からなるオフセットスペーサ１５ａと、断面Ｌ字状のサイドウォール酸化膜１５ｂと、サイドウォール窒化膜１５ｃとからなるサイドウォール１５Ａ及びサイドウォール１５Ｂを既知の方法により形成する。この際に、ｐ型ウェル２０Ａにおけるゲート電極１４Ａの両側方の領域には、ｎ型エクステンション領域１６ａ、ｐ型ポケット領域１６ｂ及びｎ型ソースドレイン領域１６ｃを形成する。他方、ｎ型ウェル２０Ｂにおけるゲート電極１４Ｂの両側方の領域には、ｐ型エクステンション領域１６ｄ、ｎ型ポケット領域１６ｅ及びｐ型ソースドレイン領域１６ｆを形成する。
【００２７】
次に、図２（ｂ）に示すように、半導体基板２１を誘導結合型のプラズマチャンバ中に載置して、常温で酸素プラズマに曝すことにより、ゲート電極１４Ａ及びゲート電極１４Ｂ並びにｎ型ソースドレイン領域１６ｃ及びｐ型ソースドレイン領域１６ｆにおけるシリコン表面が露出している部分を酸化して、各上面にシリコン酸化膜からなる厚さ２ｎｍ〜６ｎｍのプラズマ反応膜１８を形成する。プラズマ反応膜１８の膜密度は、熱酸化法により形成したオフセットスペーサ１５ａの膜密度とほぼ同等であり、ＣＶＤ（化学気相堆積）法により形成したサイドウォール酸化膜１５ｂの膜密度に比べて遙かに高い。ここでは、プラズマ反応膜１８として、酸素ガスのプラズマを用いてプラズマ酸化膜を形成しているが、これに代えて窒素ガスのプラズマを用いてプラズマ窒化膜を形成してもよい。
【００２８】
次に、図２（ｃ）に示すように、半導体基板２１上に、ｎチャネルＭＩＳトランジスタ１１及びｐチャネルＭＩＳトランジスタ１２を覆う層間絶縁膜２２を形成し、必要に応じて、コンタクトプラグ及び配線等を形成する。
【００２９】
本実施形態の半導体装置の製造方法によれば、ゲート電極１４Ａ及びゲート電極１４Ｂ並びにｎ型ソースドレイン領域１６ｃ及びｐ型ソースドレイン領域１６ｆの上に薄いプラズマ反応膜１８を保護膜として設けている。このため、熱処理時における不純物の外方拡散を抑えることができるので、ゲート電極及び拡散領域の抵抗値が増大を防止することができ、トランジスタの駆動能力の劣化を回避することができる。さらに、プラズマ反応膜は２ｎｍ〜６ｎｍ程度と薄いため、拡散領域の表面の酸化を最小限に留めることができ、拡散領域の不純物濃度の低下を抑えることが可能となる。  
【産業上の利用可能性】
【００３０】
本発明は、ゲート電極及び拡散層における抵抗値が上昇しにくい半導体装置及びその製造方法を実現でき、ｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳトランジスタとが同一の基板上に形成された半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００３２】
１１    ｎチャネルＭＩＳトランジスタ
１２    ｐチャネルＭＩＳトランジスタ
１３Ａ  ゲート絶縁膜
１３Ｂ  ゲート絶縁膜
１４Ａ  ゲート電極
１４Ｂ  ゲート電極
１５Ａ  サイドウォール
１５Ｂ  サイドウォール
１５ａ  オフセットスペーサ
１５ｂ  サイドウォール酸化膜
１５ｃ  サイドウォール窒化膜
１６ａ  ｎ型エクステンション領域
１６ｂ  ｐ型ポケット領域
１６ｃ  ｎ型ソースドレイン領域
１６ｄ  ｐ型エクステンション領域
１６ｅ  ｎ型ポケット領域
１６ｆ  ｐ型ソースドレイン領域
１８    プラズマ反応膜
１９    素子分離領域
２０Ａ  ｐ型ウェル
２０Ｂ  ｎ型ウェル
２１    半導体基板
２２    層間絶縁膜
【図１】
2008041978.tif 000003
【図２】
2008041978.tif 000004