(57)【要約】【課題】本発明は、複数の信号をそれぞれ重畳することが可能な量子化ノイズが小なる帯域を離れた周波数帯域に複数形成することができるデルタシグマ変調装置を提供することを課題とする。【解決手段】出力を複数サンプリング周期だけ遅延させる遅延器Ｄａ１〜Ｄａｎと入力に遅延器Ｄａ１〜Ｄａｎからの出力を加算する加算器Ｃａ１〜Ｃａｎとを備えた積分要素Ｆａ１〜Ｆａｎを複数縦続接続すると共に、各積分要素Ｆａ１〜Ｆａｎからの出力を加算する加算器Ｃｃからの出力を量子化器１０によってサンプリング周波数ｆｓに基づいて量子化して量子化信号に変調し、入力を遅延器Ｄａ１〜Ｄａｎと同数のサンプリング周期だけ遅延させる遅延器Ｄｂを介して量子化器１０からの出力を初段の積分要素Ｆａ１に負帰還させるように構成する。【選択図】        図１
2008092470.tif 000002
【特許請求の範囲】
【請求項１】
相互に縦続接続された複数の積分手段と、各積分手段からの出力を加算する加算手段と、当該加算手段からの出力をサンプリング周波数ｆｓに基づいて量子化して量子化信号を出力する量子化手段と、前記量子化手段からの出力を初段の前記積分手段に負帰還させる負帰還ループとを有し、初段の前記積分手段に入力された入力信号を前記量子化信号に変調するデルタシグマ変調装置であって、
前記積分手段は、出力を複数サンプリング周期だけ遅延させる第１の遅延手段と、
入力に前記遅延手段からの出力を加算する加算手段とを備え
前記負帰還ループは、入力を前記第１の遅延手段と同数のサンプリング周期だけ遅延させる第２の遅延手段を介して前記量子化手段からの出力を初段の前記積分手段に負帰還させることを特徴とするデルタシグマ変調装置。
【請求項２】
前記第１の遅延手段および前記第２の遅延手段は、１サンプリング周期だけ遅延させる遅延手段が複数縦続接続されていることを特徴とする請求項１記載のデルタシグマ変調装置。
【請求項３】
前記第１の遅延手段および前記第２の遅延手段は、２サンプリング周期だけ遅延させる遅延手段であり、
前記量子化手段から出力される前記量子化信号の量子化ノイズの周波数特性において周波数０付近の帯域と周波数ｆｓ／２付近の帯域とに量子化ノイズが小なる帯域が形成されることを特徴とする請求項１又は２記載のデルタシグマ変調装置。
【請求項４】
前記第１の遅延手段および前記第２の遅延手段は、４サンプリング周期だけ遅延させる遅延手段であり、
前記量子化手段から出力される前記量子化信号の量子化ノイズの周波数特性において周波数０付近の帯域と周波数ｆｓ／４付近の帯域と周波数ｆｓ／２付近の帯域とに量子化ノイズが小なる帯域が形成されることを特徴とする請求項１又は２記載のデルタシグマ変調装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号にデルタシグマ変調を施して量子化信号に変調するデルタシグマ変調装置に関し、特に量子化ノイズの周波数特性における量子化ノイズが小なる帯域に入力信号を重畳するデルタシグマ変調装置に関する。
【背景技術】
【０００２】
図１５は、従来のデルタシグマ変調回路の構成を示すブロック図であり、図１６は、従来のデルタシグマ変調回路から出力される量子化信号の量子化ノイズ分布の周波数特性を示すグラフである。
入力信号にデルタシグマ変調を施して量子化信号に変調する従来のデルタシグマ変調回路２０は、例えば、図１５を参照すると、相互に縦続接続された７個の積分要素Ｆ１，…，Ｆ７と、各積分要素Ｆ１〜Ｆ７の前段にそれぞれ介在された乗算器Ａａ１〜Ａａ７とを有している。各積分要素Ｆ１〜Ｆ７は、出力を１サンプリング周期（Ｔｓ：１／サンプル周波数ｆｓ）だけ遅延する遅延器と、入力信号に遅延器からの出力を加算して出力する加算器とを備えてそれぞれ構成されており、従って、前段側からの入力信号に１サンプリング周期だけ以前の出力信号が加算されて、次段側への出力信号が作成される。
【０００３】
第１段目の積分要素Ｆ１には、入力端子Ｐ１に入力信号Ｘとして入力されたアナログ信号又はマルチビットデジタル信号が、加算器Ｃｂと第１段目の乗算器Ａａ１とを介して、第１段目の積分要素Ｆ１に入力され、各積分要素Ｆ１〜Ｆ６の出力は、乗算器Ａａ２〜Ａａ７を介して次段の積分要素Ｆ２〜Ｆ７にそれぞれ入力され、各積分要素Ｆ１〜Ｆ７からの出力は、加算器Ｃｃで相互に加算された後、量子化器１０に入力される。量子化器１０は、サンプル周波数ｆｓ毎に加算器Ｃｃからの出力と予め定める値、例えば０レベルとを比較し、加算器Ｃｃからの出力が予め定める値、例えば０レベル以上であるときには出力端子Ｐ２への出力信号Ｙを「１」とし、予め定める値未満であるときには「−１」とする。また、量子化器１０からの出力信号Ｙは、ｍサンプリング周期だけ遅延する遅延器Ｄ１および乗算器Ａｂを介して、第１段目の乗算器Ａａ１の前段に介在されている加算器Ｃｂに負帰還されている。
【０００４】
また、積分要素Ｆ２、Ｆ４、Ｆ６の前段には、加算器Ｃｄ１〜Ｃｄ３がそれぞれ介在されており、積分要素Ｆ３、Ｆ５、Ｆ７の出力が、１サンプリング周期だけ遅延する遅延器Ｄ２〜Ｄ４および乗算器Ａｃ１〜Ａｃ３をそれぞれ介して、第１段目の乗算器Ａａ１の前段に介在されている加算器Ｃｄ１〜Ｃｄ３にそれぞれ負帰還される３つの部分負帰還ループが形成されている。
【０００５】
図１６には、図１５に示す従来のデルタシグマ変調装置の量子化ノイズ分布の周波数特性が示されており、量子化ノイズが高周波帯域側にシフトされて周波数０付近に量子化ノイズが小なる帯域が形成されていると共に、３つの部分負帰還ループにより、３つのディップがそれぞれ形成されている。
【０００６】
デルタシグマ変調回路では、量子化ノイズが小なる帯域に入力された信号が重畳されることになるが、付加情報信号発生回路を設け、チャネル情報としてディップが形成された周波数を搬送周波数とする信号を生成し、加算器Ｃｃに入力するように構成することにより、量子化信号の主信号（入力された信号）と共に、チャネル情報をディップが形成された周波数に重畳する信号多重化技術が提案されている（例えば、特許文献１参照）。
【０００７】
しかしながら、従来技術では、部分負帰還ループにより形成されるディップは、主信号が重畳される量子化ノイズが小なる帯域に形成されるため、ディップが形成された周波数に重畳する信号のデータ量が制限されてしまい、主信号と同程度のデータ量を有する信号を重畳させることができないという問題点があった。
【特許文献１】特開平１０−３２２２１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は斯かる問題点に鑑みてなされたものであり、その目的とするところは、複数の信号をそれぞれ重畳することが可能な量子化ノイズが小なる帯域を離れた周波数帯域に複数形成することができるデルタシグマ変調装置を提供する点にある。
【課題を解決するための手段】
【０００９】
本発明は上記課題を解決すべく、以下に掲げる構成とした。
本発明のデルタシグマ変調装置は、相互に縦続接続された複数の積分手段と、各積分手段からの出力を加算する加算手段と、当該加算手段からの出力をサンプリング周波数ｆｓに基づいて量子化して量子化信号を出力する量子化手段と、前記量子化手段からの出力を初段の前記積分手段に負帰還させる負帰還ループとを有し、初段の前記積分手段に入力された入力信号を前記量子化信号に変調するデルタシグマ変調装置であって、前記積分手段は、出力を複数サンプリング周期だけ遅延させる第１の遅延手段と、入力に前記遅延手段からの出力を加算する加算手段とを備え、前記負帰還ループは、入力を前記第１の遅延手段と同数のサンプリング周期だけ遅延させる第２の遅延手段を介して前記量子化手段からの出力を初段の前記積分手段に負帰還させることを特徴とする。
【００１０】
さらに、本発明のデルタシグマ変調装置は、前記第１の遅延手段および前記第２の遅延手段は、１サンプリング周期だけ遅延させる遅延手段が複数縦続接続されていることを特徴とする。
【００１１】
さらに、本発明のデルタシグマ変調装置は、前記第１の遅延手段および前記第２の遅延手段は、２サンプリング周期だけ遅延させる遅延手段であり、前記量子化手段から出力される前記量子化信号の量子化ノイズの周波数特性において周波数０付近の帯域と周波数ｆｓ／２付近の帯域とに量子化ノイズが小なる帯域が形成されることを特徴とする。
【００１２】
さらに、本発明のデルタシグマ変調装置は、前記第１の遅延手段および前記第２の遅延手段は、４サンプリング周期だけ遅延させる遅延手段であり、前記量子化手段から出力される前記量子化信号の量子化ノイズの周波数特性において周波数０付近の帯域と周波数ｆｓ／４付近の帯域と周波数ｆｓ／２付近の帯域とに量子化ノイズが小なる帯域が形成されることを特徴とする。
【発明の効果】
【００１３】
本発明のデルタシグマ変調装置は、出力を複数サンプリング周期だけ遅延させる第１の遅延手段と入力に遅延手段からの出力を加算する加算手段とを備えた積分手段を複数縦続接続すると共に、各積分手段からの出力を加算する加算手段からの出力を量子化手段によってサンプリング周波数ｆｓに基づいて量子化して量子化信号に変調し、入力を第１の遅延手段と同数のサンプリング周期だけ遅延させる第２の遅延手段を介して量子化手段からの出力を初段の積分手段に負帰還させるように構成することにより、量子化手段から出力される量子化信号の量子化ノイズの周波数特性において、複数の信号をそれぞれ重畳することが可能な量子化ノイズが小なる帯域を離れた周波数帯域に複数形成することができるため、複数の量子化ノイズが小なる複数の帯域にそれぞれ異なる信号を重畳させることができ、複数の信号が多重化された量子化信号を作成することができるという効果を奏する。また、本発明のデルタシグマ変調装置によって形成される量子化ノイズが小なる帯域は、量子化ノイズが大なる帯域を間に挟んだ折り返し位置、すなわちｆｓ＊ｋ／Ｎ（Ｎは自然数、ｋは０≦ｋ＜（Ｎ＋１）／２の範囲にある整数)にある周波数帯域にそれぞれ形成されるため、同程度のデータ量を有する複数の信号をそれぞれ重畳させることができる。さらに、部分負帰還させるための積分手段を増やしてディップを作成する場合、安定化のため係数を再設計する必要があるが、本発明のデルタシグマ変調装置においては、第１の遅延手段および第２の遅延手段における遅延時間を変更するだけであるため、従来法で設計された係数がそのまま利用でき、設計が容易である。
【００１４】
さらに、本発明のデルタシグマ変調装置においては、入力を複数サンプリング周期だけ遅延させる第１の遅延手段および第２の遅延手段として、１サンプリング周期だけ遅延させる遅延手段が複数縦続接続されたものを用いるように構成することにより、１サンプリング周期だけ遅延させる遅延手段を複数重ねるだけで、形成される量子化ノイズが小なる帯域の数を適宜設定することができ、設計が容易であるという効果を奏する。
【００１５】
さらに、本発明のデルタシグマ変調装置においては、２サンプリング周期だけ遅延させる第１の遅延手段および第２の遅延手段を用い、量子化手段から出力される量子化信号の量子化ノイズの周波数特性において周波数０付近の帯域と周波数ｆｓ／２付近の帯域とに量子化ノイズが小なる帯域を形成するように構成することにより、”＋１、−１”との反復である２値のみで表される方形波状のキャリア信号を用いるだけで、周波数ｆｓ／２付近の量子化ノイズが小なる帯域に重畳する信号を簡単に周波数シフトさせることができるという効果を奏する。
【００１６】
さらに、本発明のデルタシグマ変調装置においては、４サンプリング周期だけ遅延させる第１の遅延手段および第２の遅延手段を用い、量子化手段から出力される量子化信号の量子化ノイズの周波数特性において周波数０付近の帯域と周波数ｆｓ／４付近の帯域と周波数ｆｓ／２付近の帯域とに量子化ノイズが小なる帯域を形成するように構成することにより、”＋１、−１”の反復である２値のみで表される方形波状のキャリア信号を用いるだけで、周波数ｆｓ／２付近の量子化ノイズが小なる帯域に重畳する信号を簡単に周波数シフトさせることができると共に、”＋１、＋１、−１、−１”との反復である２値のみで表される方形波状のキャリア信号を用いるだけで、周波数ｆｓ／４付近の量子化ノイズが小なる帯域に重畳する信号を簡単に周波数シフトさせることができるという効果を奏する。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
図１は、本発明に係るデルタシグマ変調装置の実施の形態の電気的構成を示すブロック図であり、図２は、図１に示す遅延器の構成例を示すブロック図であり、図３は、本発明に係るデルタシグマ変調装置の実施の形態における量子化ノイズ分布の周波数特性を示すグラフであり、図４は、デルタシグマ変調回路をモデル化したブロック図であり、図５は、図４に示すデルタシグマ変調回路から出力される量子化信号の量子化ノイズ分布の周波数特性を説明するための説明図であり、図６は、２サンプリング周期だけ遅延する遅延器を用いた２次のデルタシグマ変調装置をモデル化したブロック図であり、図７は、図６に示す２次のデルタシグマ変調装置から出力される量子化信号の量子化ノイズ分布の周波数特性を示すグラフである。
【００１９】
本実施の形態のデルタシグマ変調装置１は、図１を参照すると、入力端子Ｐ１に入力信号Ｘとして入力されるアナログ信号又はマルチビットで表されるデジタル信号を、異なるＮ種類（Ｎは整数）の代表値で表される信号に量子化信号に変換し、変換した量子化信号を出力信号Ｙとして出力端子Ｐ２から出力するｎ次（ｎ：１以上の整数）のデルタシグマ変調回路であり、相互に縦続接続されたｎ個の積分要素Ｆａ１，…，Ｆａｎと、各積分要素Ｆａ１〜Ｆａｎの前段にそれぞれ介在された乗算器Ａａ１〜Ａａｎとを有している。各積分要素Ｆａ１〜Ｆａｎは、出力をｍサンプリング周期（Ｔｓ：１／サンプル周波数ｆｓ）（ｍ：２以上の整数）だけ遅延する遅延器Ｄａ１〜Ｄａｎと、入力に遅延器Ｄａ１〜Ｄａｎからの出力を加算して出力する加算器Ｃａ１〜Ｃａｎとを備えてそれぞれ構成されており、従って、前段側からの入力信号にｍサンプリング周期だけ以前の出力信号が加算されて、次段側への出力信号が作成される。
【００２０】
第１段目の積分要素Ｆａ１には、入力端子Ｐ１に入力信号Ｘとして入力されたアナログ信号又はマルチビットデジタル信号が、加算器Ｃｂと第１段目の乗算器Ａａ１とを介して入力され、各積分要素Ｆａ１〜Ｆａ（ｎ−１）の出力は、乗算器Ａａ２〜Ａａｎを介して次段の積分要素Ｆａ２〜Ｆａｎにそれぞれ入力され、各積分要素Ｆａ１〜Ｆａｎからの出力は、加算器Ｃｃで相互に加算された後、量子化器１０に入力される。量子化器１０は、入力された信号を異なるＮ種類（Ｎは整数）の代表値で表される信号に量子化信号に変換する機能を有するものであり、本実施の形態では、入力された信号を２種類（＋１とー１）の代表値で表される信号（１ビット信号）に変換する。具体的には、サンプル周波数ｆｓ毎に加算器Ｃｃからの出力と予め定める値、例えば０レベルとを比較し、加算器Ｃｃからの出力が予め定める値、例えば０レベル以上であるときには出力端子Ｐ２への出力信号Ｙを「１」とし、予め定める値未満であるときには「−１」とする。また、量子化器１０からの出力信号Ｙは、ｍサンプリング周期だけ遅延する遅延器Ｄｂおよび乗算器Ａｂを介して、第１段目の乗算器Ａａ１の前段に介在されている加算器Ｃｂに負帰還されている。
【００２１】
なお、積分要素Ｆａ１，…，Ｆａｎの遅延器Ｄａ１〜Ｄａｎおよび負帰還ループの遅延器Ｄｂとしては、例えば、図２に示すように、出力を１サンプリング周期だけ遅延する遅延器Ｄをｍ個縦続接続したものを用いることができる。
【００２２】
積分要素Ｆａ１，…，Ｆａｎの遅延器Ｄａ１〜Ｄａｎおよび負帰還ループの遅延器Ｄｂの代わりに、出力を１サンプリング周期だけ遅延する遅延器Ｄを用いた従来のデルタシグマ変調回路は、図１６に示すように、量子化ノイズを高周波帯域側にシフトするデルタシグマ変調回路に特有のノイズシェーピング効果を有することになるが、本実施の形態のデルタシグマ変調装置１は、図３（ａ）〜（ｃ）に示すように、周波数分布上で量子化ノイズが小なる帯域が複数箇所形成される。図３（ａ）は、２個の遅延器Ｄを縦続接続した、２サンプリング周期だけ遅延する遅延器Ｄａ１〜Ｄａｎおよび遅延器Ｄｂを用いた場合の量子化ノイズ分布の周波数特性が示されており、周波数ｆｓ／２付近に新たな量子化ノイズが小なる帯域が形成され、周波数ｆｓ／４で折り返した位置に、２箇所の量子化ノイズが小なる帯域が形成される。図３（ｂ）は、３個の遅延器Ｄを縦続接続した、３サンプリング周期だけ遅延する遅延器Ｄａ１〜Ｄａｎおよび遅延器Ｄｂを用いた場合の量子化ノイズ分布の周波数特性が示されており、周波数ｆｓ／３付近に新たな量子化ノイズが小なる帯域が形成され、周波数ｆｓ／６で折り返した位置に、２箇所の量子化ノイズが小なる帯域が形成される。図３（ｃ）は、４個の遅延器Ｄを縦続接続した、４サンプリング周期だけ遅延する遅延器Ｄａ１〜Ｄａｎおよび遅延器Ｄｂを用いた場合の量子化ノイズ分布の周波数特性が示されており、周波数ｆｓ／４付近と、周波数ｆｓ／２付近に新たな量子化ノイズが小なる帯域が形成され、周波数ｆｓ／８と周波数ｆｓ／４とで折り返したそれぞれの位置に、３箇所の量子化ノイズが小なる帯域が形成される。このようにｍ＝２ｎ個の遅延器Ｄを縦続接続した、２ｎサンプリング周期だけ遅延する遅延器Ｄａ１〜Ｄａｎおよび遅延器Ｄｂ、もしくは、ｍ＝２ｎ＋１個の遅延器Ｄを縦続接続した、２ｎ＋１サンプリング周期だけ遅延する遅延器Ｄａ１〜Ｄａｎおよび遅延器Ｄｂｍ＝２ｎ＋１サンプル遅延器を用いることで、周波数分布上で量子化ノイズが小なる帯域が、量子化ノイズが大なる帯域を間に挟んだ折り返し位置、すなわちｆｓ＊ｋ／Ｎ（Ｎは自然数、ｋは０≦ｋ＜（Ｎ＋１）／２の範囲にある整数)にある周波数帯域にｎ＋１箇所形成されることになる。
【００２３】
次に、デルタシグマ変調回路をモデル化した図４に示すブロック図を用いて、本実施の形態のデルタシグマ変調装置１における量子化ノイズ分布の周波数特性を検証する。なお、図４において、Ｇは、積分要素Ｆａ１，…，Ｆａｎに、Ｈは、遅延器Ｄｂにそれぞれ対応すると共に、量子化器１０には、各帯域において均一なノイズＮが加わるものする。
【００２４】
図４に示すモデルにおいて、ノイズＮの伝達関数Ｑは、Ｑ＝Ｇ／（１＋ＧＨ）で、入力信号ｘの伝達関数Ｐは、Ｐ＝１／（１＋ＧＨ）でそれぞれ表すことができ、Ｐ＝１の場合には、Ｇ＝１／Ｑ、Ｈ＝１−Ｑとなる。
【００２５】
ここで、１次のデルタシグマ変調回路において、図５（ａ）に示すような高周波帯域側にシフトする量子化ノイズ分布の周波数特性は、Ｑ＝（１−Ｚ−１）で表すことができ、Ｇ＝１／（１−Ｚ−１）、Ｈ＝Ｚ−１となり、積分要素Ｆａ１，…，Ｆａｎの遅延器Ｄａ１〜Ｄａｎおよび負帰還ループの遅延器Ｄｂの代わりに、出力を１サンプリング周期だけ遅延する遅延器Ｄを用いた従来のデルタシグマ変調回路に相当する。
【００２６】
これに対し、１次のデルタシグマ変調回路において、図５（ｂ）に示すような低周波数帯域と周波数ｆｓ／２付近の帯域とに量子化ノイズが小なる帯域が形成される量子化ノイズ分布の周波数特性は、Ｑ＝（１−Ｚ−１）（１＋Ｚ−１）で表すことができ、Ｇ＝１／（１−Ｚ−２）、Ｈ＝Ｚ−２となり、２個の遅延器Ｄを縦続接続した、２サンプリング周期だけ遅延する遅延器Ｄａ１〜Ｄａｎおよび遅延器Ｄｂを用いた１次の本実施の形態のデルタシグマ変調装置１に相当する。
【００２７】
また、２次のデルタシグマ変調回路において、図５（ｃ）に示すような低周波数帯域と周波数ｆｓ／２付近の帯域とに量子化ノイズが小なる帯域が形成される量子化ノイズ分布の周波数特性は、Ｑ＝（１−Ｚ−１）２（１＋Ｚ−１）２で表すことができ、Ｇ＝１／（１−Ｚ−２）２、Ｈ＝１−（１−Ｚ−２）２となり、２個の遅延器Ｄを縦続接続した、２サンプリング周期だけ遅延する遅延器Ｄａ１〜Ｄａｎおよび遅延器Ｄｂを用いた本実施の形態における２次のデルタシグマ変調装置１に相当する。
【００２８】
２次のデルタシグマ変調装置１は、図６に示すようにモデル化することができ、図６に示すモデルを用い、サンプリング周波数ｆｓ＝２．８ＭＨｚでシミュレートした量子化ノイズ分布の周波数特性は、図７に示すように、低周波数（０）帯域と周波数ｆｓ／２＝１．４ＭＨｚ付近の帯域とに量子化ノイズが小なる帯域が形成されることが実証された。
【００２９】
次に、本実施の形態における７次のデルタシグマ変調装置２について図８および図９を参照して詳細に説明する。
図８は、本実施の形態における７次のデルタシグマ変調装置の構成を示すブロック図であり、図９は、図８に示す７次のデルタシグマ変調装置から出力される量子化信号の量子化ノイズ分布の周波数特性を示すグラフである。
【００３０】
デルタシグマ変調装置２は、図８を参照すると、相互に縦続接続された７個の積分要素Ｆａ１，…，Ｆａ７と、各積分要素Ｆａ１〜Ｆａ７の前段にそれぞれ介在された乗算器Ａａ１〜Ａａ７とを有している。各積分要素Ｆａ１〜Ｆａ７は、出力をｍサンプリング周期（Ｔｓ：１／サンプル周波数ｆｓ）（ｍ：２以上の整数）だけ遅延する遅延器と、当該遅延器からの出力を入力に加算して出力する加算器とを備えてそれぞれ構成されており、従って、前段側からの入力信号にｍサンプリング周期だけ以前の出力信号が加算されて、次段側への出力信号が作成される。
【００３１】
第１段目の積分要素Ｆａ１には、入力端子Ｐ１に入力信号Ｘとして入力されたアナログ信号又はマルチビットデジタル信号が、加算器Ｃｂと第１段目の乗算器Ａａ１とを介して、第１段目の積分要素Ｆａ１に入力され、各積分要素Ｆａ１〜Ｆａ６の出力は、乗算器Ａａ２〜Ａａ７を介して次段の積分要素Ｆａ２〜Ｆａ７にそれぞれ入力され、各積分要素Ｆａ１〜Ｆａ７からの出力は、加算器Ｃｃで相互に加算された後、量子化器１０に入力される。量子化器１０は、サンプル周波数ｆｓ毎に加算器Ｃｃからの出力と予め定める値、例えば０レベルとを比較し、加算器Ｃｃからの出力が予め定める値、例えば０レベル以上であるときには出力端子Ｐ２への出力信号Ｙを「１」とし、予め定める値未満であるときには「−１」とする。また、量子化器１０からの出力信号Ｙは、ｍサンプリング周期だけ遅延する遅延器Ｄｂおよび乗算器Ａｂを介して、第１段目の乗算器Ａａ１の前段に介在されている加算器Ｃｂに負帰還されている。
【００３２】
また、積分要素Ｆａ２、Ｆａ４、Ｆａ６の前段には、加算器Ｃｄ１〜Ｃｄ３がそれぞれ介在されており、積分要素Ｆａ３、Ｆａ５、Ｆａ７の出力が、ｍサンプリング周期だけ遅延する遅延器Ｄｃ１〜Ｄｃ３および乗算器Ａｃ１〜Ａｃ３をそれぞれ介して、第１段目の乗算器Ａａ１の前段に介在されている加算器Ｃｄ１〜Ｃｄ３にそれぞれ負帰還される３つの部分負帰還ループが形成されている。
【００３３】
図９は、４個の遅延器Ｄを縦続接続した、４サンプリング周期だけ遅延する遅延器Ｄａ１〜Ｄａｎ、遅延器Ｄｂおよび遅延器Ｄｃ１、Ｄｃ２、Ｄｃ３を用いたデルタシグマ変調装置２の量子化ノイズ分布の周波数特性が示されており、周波数ｆｓ／４付近と、周波数ｆｓ／２付近に新たな量子化ノイズが小なる帯域が形成され、周波数ｆｓ／８と周波数ｆｓ／４とで折り返したそれぞれの位置に、３箇所の量子化ノイズが小なる帯域が形成されていると共に、３つの部分負帰還ループにより、量子化ノイズが小なる各帯域における量子化ノイズ分布の立ち上がりおよび立ち下がりに３つのディップがそれぞれ形成されている。ディップの形状は、各乗算器Ａａ１〜Ａａ７、乗算器ＡｂおよびＡｃ１〜Ａｃ３の乗算係数を適宜選択することで変更することができ、有効周波数帯域となる量子化ノイズが小なる各帯域の幅と、帯域内でのダイナミックレンジを適宜設定することが可能になる。
【００３４】
次に、本実施の形態のデルタシグマ変調装置１を用いて信号を多重化する信号多重化装置について図１０乃至図１４を参照して詳細に説明する。
図１０は、本発明に係るデルタシグマ変調装置の実施の形態を用いて信号を多重化する信号多重化装置の構成を示すブロック図であり、図１１は、図１０に示す多重化変調装置における多重化変調動作を説明するための説明図であり、図１２は、図１０に示す分離復調装置における分離復調動作を説明するための説明図であり、図１３および図１４は、図１０に示す多重化変調装置の他の実施の形態の構成を示すブロック図である。
【００３５】
本実施の形態のデルタシグマ変調装置１を用いて信号を多重化する信号多重化装置３は、図１０を参照すると、入力端子Ｐ１１〜Ｐ１４にそれぞれ入力される４つの入力信号Ｘ１〜Ｘ４を多重化して量子化信号に変調し、変調した量子化信号を出力する多重化変調装置４と、４つの入力信号Ｘ１〜Ｘ４が多重化された量子化信号を分離復調させ、出力端子Ｐ２１から入力信号Ｘ１に対応する出力信号Ｙ１を、出力端子Ｐ２２から入力信号Ｘ２に対応する出力信号Ｙ２を、出力端子Ｐ２３から入力信号Ｘ３に対応する出力信号Ｙ３を、出力端子Ｐ２４から入力信号Ｘ４に対応する出力信号Ｙ４をそれぞれ出力する分離復調装置５とからなり、処理装置６によって多重化変調装置４から出力された量子化信号に対して何らかの処理を行うことにより、多重化された４つの入力信号Ｘ１〜Ｘ４を一括して処理を行うことができるように構成されている。
【００３６】
多重化変調装置４は、入力端子Ｐ１１に入力される入力信号Ｘ１を量子化信号に変調するデルタシグマ変調装置１ａと、入力端子Ｐ１２に入力される入力信号Ｘ２を量子化信号に変調するデルタシグマ変調装置１ｂと、入力端子Ｐ１３に入力される入力信号Ｘ３を量子化信号に変調するデルタシグマ変調装置１ｃと、入力端子Ｐ１４に入力される入力信号Ｘ４を量子化信号に変調するデルタシグマ変調装置１ｄと、キャリア信号を用いてデルタシグマ変調装置１ｂからの出力を位相・周波数変調する乗算器Ａｄ２と、キャリア信号を用いてデルタシグマ変調装置１ｃからの出力を位相・周波数変調する乗算器Ａｄ３と、キャリア信号を用いてデルタシグマ変調装置１ｄからの出力を周波数変調する乗算器Ａｄ４と、デルタシグマ変調装置１ａからの出力、乗算器Ａｄ２によって位相・周波数変調されたデルタシグマ変調装置１ｂからの出力、乗算器Ａｄ３によって位相・周波数変調されたデルタシグマ変調装置１ｃからの出力および乗算器Ａｄ４によって周波数変調されたデルタシグマ変調装置１ｄからの出力を加算する加算器Ｃｅと、加算器Ｃｅから出力される多ビット信号を量子化信号に変調するデルタシグマ変調装置１ｅとからなる。
【００３７】
デルタシグマ変調装置１ａ〜１ｄは、４個の遅延器Ｄを縦続接続した、４サンプリング周期だけ遅延する遅延器Ｄａ１〜Ｄａｎ、遅延器Ｄｂが用いられており、出力される量子化信号は、図３（ｃ）に示すような、周波数０付近と、周波数ｆｓ／４付近と、周波数ｆｓ／２付近に量子化ノイズが小なる帯域が形成された量子化ノイズ分布の周波数特性を有し、図１１に示すように、入力信号Ｘ１〜Ｘ４が周波数０付近の帯域に重畳される。なお、入力信号Ｘ１〜Ｘ４は、デルタシグマ変調装置１ａ〜１ｄの前段に設けられた図示しない帯域制限ローパスフィルタによって、（ｆｓ／２）／３以内に帯域制限されているものとする。
【００３８】
乗算器Ａｄ２は、ｓｉｎ信号によって変調された周波数ｆｓ／４のキャリア信号を用いることで、図１１に示すように、デルタシグマ変調装置１ｂから出力される量子化信号に重畳されている入力信号Ｘ２を、位相変調させると共に、周波数ｆｓ／４に周波数シフトさせる。
【００３９】
乗算器Ａｄ３は、ｃｏｓ信号によって変調された周波数ｆｓ／４のキャリア信号を用いることで、図１１に示すように、デルタシグマ変調装置１ｃから出力される量子化信号に重畳されている入力信号Ｘ３を、ｓｉｎ信号に基づいて位相変調された入力信号Ｘ２と直交する成分に位相変調させると共に、周波数ｆｓ／４に周波数シフトさせる。
【００４０】
乗算器Ａｄ４は、周波数ｆｓ／２のキャリア信号を用いることで、図１１に示すように、デルタシグマ変調装置１ｄから出力される量子化信号に重畳されている入力信号Ｘ４を、周波数ｆｓ／２に周波数シフトさせる。
【００４１】
加算器Ｃｅは、入力信号Ｘ１が周波数０付近の量子化ノイズが小なる帯域に重畳されたデルタシグマ変調装置１ａからの出力と、ｓｉｎ信号に基づいて位相変調された入力信号Ｘ２が周波数ｆｓ／４付近の量子化ノイズが小なる帯域に重畳された乗算器Ａｄ２からの出力と、ｃｏｓ信号に基づいて位相変調された入力信号Ｘ３が周波数ｆｓ／４付近の量子化ノイズが小なる帯域に重畳された乗算器Ａｄ３からの出力と、入力信号Ｘ４が周波数ｆｓ／２付近の量子化ノイズが小なる帯域に重畳された乗算器Ａｄ４からの出力とを加算する。
【００４２】
デルタシグマ変調装置１ｅは、４個の遅延器Ｄを縦続接続した、４サンプリング周期だけ遅延する遅延器Ｄａ１〜Ｄａｎ、遅延器Ｄｂが用いられており、加算器Ｃｅからの多ビット出力に対してデルタシグマ変調を施すことで、図１１に示すような、入力信号Ｘ１が周波数０付近の量子化ノイズが小なる帯域に、ｓｉｎ信号に基づいて位相変調された入力信号Ｘ２と、ｃｏｓ信号に基づいて位相変調され、入力信号Ｘ２に対して直交化された入力信号Ｘ３とが周波数ｆｓ／４付近の量子化ノイズが小なる帯域に、入力信号Ｘ４が周波数ｆｓ／２付近の量子化ノイズが小なる帯域にそれぞれ重畳された量子化信号を出力する。
【００４３】
このように、デルタシグマ変調装置１ｅの出力は、４つの入力信号Ｘ１〜Ｘ４が多重化されたデジタル信号である量子化信号となり、伝送路などの影響を受けにくく、エラーに強いという利点を有している。また、処理装置６によって量子化信号に処理（増幅等）を行うことにより、多重化された４つの入力信号Ｘ１〜Ｘ４を一括して処理すること可能になる。
【００４４】
分離復調装置５は、キャリア信号を用いてデルタシグマ変調装置１ｅの出力を位相・周波数変調する乗算器Ａｅ２および乗算器Ａｅ３と、キャリア信号を用いてデルタシグマ変調装置１ｅの出力を周波数変調する乗算器Ａｅ４と、ベースバンドである周波数０付近の低域帯域のみをアナログ信号として通過させるローパスフィルタ（ＬＢＰ）５１ａ〜５１ｄとからなる。
【００４５】
乗算器Ａｅ２は、ｓｉｎ信号によって変調された周波数ｆｓ／４のキャリア信号を用いることで、デルタシグマ変調装置１ｅから出力される量子化信号に重畳されている入力信号Ｘ１〜Ｘ４を、位相変調させると共に、周波数シフトさせる。これにより、乗算器Ａｅ２からの出力は、図１２に示すように、入力信号Ｘ２が周波数０付近の量子化ノイズが小なる帯域に、入力信号Ｘ４と入力信号Ｘ１とが周波数ｆｓ／４付近の量子化ノイズが小なる帯域に、入力信号Ｘ２が周波数ｆｓ／２付近の量子化ノイズが小なる帯域にそれぞれ重畳された量子化信号となる。
【００４６】
乗算器Ａｅ３は、ｃｏｓ信号によって変調された周波数ｆｓ／４のキャリア信号を用いることで、デルタシグマ変調装置１ｅから出力される量子化信号に重畳されている入力信号Ｘ１〜Ｘ４を、位相変調させると共に、周波数シフトさせる。これにより、乗算器Ａｅ３からの出力は、図１２に示すように、入力信号Ｘ３が周波数０付近の量子化ノイズが小なる帯域に、入力信号Ｘ４と入力信号Ｘ１とが周波数ｆｓ／４付近の量子化ノイズが小なる帯域に、入力信号Ｘ３が周波数ｆｓ／２付近の量子化ノイズが小なる帯域にそれぞれ重畳された量子化信号となる。
【００４７】
乗算器Ａｅ４は、周波数ｆｓ／２のキャリア信号を用いることで、デルタシグマ変調装置１ｅから出力される量子化信号に重畳されている入力信号Ｘ１〜Ｘ４を、周波数シフトさせる。これにより、乗算器Ａｅ４からの出力は、図１２に示すように、入力信号Ｘ４が周波数０付近の量子化ノイズが小なる帯域に、入力信号Ｘ２と入力信号Ｘ３とが周波数ｆｓ／４付近の量子化ノイズが小なる帯域に、入力信号Ｘ１が周波数ｆｓ／２付近の量子化ノイズが小なる帯域にそれぞれ重畳された量子化信号となる。
【００４８】
ローパスフィルタ（ＬＢＰ）５１ａは、デルタシグマ変調装置１ｅの出力における周波数０付近の帯域のみをアナログ信号として通過させることで、図１２に示すように、デルタシグマ変調装置１ｅの出力から入力信号Ｘ１のみをアナログ信号として取り出し、出力端子Ｐ２１から出力信号Ｙ１として出力する。
【００４９】
ローパスフィルタ（ＬＢＰ）５１ｂは、乗算器Ａｅ２の出力における周波数０付近の帯域のみをアナログ信号として通過させることで、図１２に示すように、乗算器Ａｅ２の出力から入力信号Ｘ２のみをアナログ信号として取り出し、出力端子Ｐ２２から出力信号Ｙ２として出力する。
【００５０】
ローパスフィルタ（ＬＢＰ）５１ｃは、乗算器Ａｅ３の出力における周波数０付近の帯域のみをアナログ信号として通過させることで、図１２に示すように、乗算器Ａｅ３の出力から入力信号Ｘ３のみをアナログ信号として取り出し、出力端子Ｐ２３から出力信号Ｙ３として出力する。
【００５１】
ローパスフィルタ（ＬＢＰ）５１ｄは、乗算器Ａｅ４の出力における周波数０付近の帯域のみをアナログ信号として通過させることで、図１２に示すように、乗算器Ａｅ４の出力から入力信号Ｘ４のみをアナログ信号として取り出し、出力端子Ｐ２３から出力信号Ｙ４として出力する。
【００５２】
このように、乗算器Ａｅ２〜Ａｅ４と、ローパスフィルタ（ＬＢＰ）５１ａ〜５１ｄとからなる簡単な構成の分離復調装置５によって、多重化変調装置４から出力される量子化信号に多重化された４つの入力信号Ｘ１〜Ｘ４を簡単に分離させることができる。
【００５３】
なお、入力信号Ｘ１〜Ｘ４の多重化には、図１４に示すように、多重化変調装置４の構成からデルタシグマ変調装置１ａ〜１ｄを省略した多重化変調装置４１を用いても良い。すなわち、多重化変調装置４１は、キャリア信号を用いて入力端子Ｐ１２に入力される入力信号Ｘ２を位相・周波数変調する乗算器Ａｄ２と、キャリア信号を用いて入力端子Ｐ１３に入力される入力信号Ｘ３を位相・周波数変調する乗算器Ａｄ３と、キャリア信号を用いて入力端子Ｐ１４に入力される入力信号Ｘ４を周波数変調する乗算器Ａｄ３と、入力端子Ｐ１１に入力される入力信号Ｘ１、乗算器Ａｄ２によって位相・周波数変調された入力信号Ｘ２、乗算器Ａｄ３によって位相・周波数変調された入力信号Ｘ３および乗算器Ａｄ４によって周波数変調された入力信号Ｘ４を加算する加算器Ｃｅと、加算器Ｃｅから出力される多ビット信号を量子化信号に変調するデルタシグマ変調装置１ｅとからなり、図１４に示すように、入力信号Ｘ１〜Ｘ４を量子化信号に変調しない状態で加算し、デルタシグマ変調装置１ｅによって多重化された量子化信号に変調させるように構成されている。
【００５４】
また、入力信号Ｘ１〜Ｘ４の多重化には、図１５に示すように、多重化変調装置４の構成におけるデルタシグマ変調装置１ａ〜１ｄの代わりに、入力信号Ｘ１〜Ｘ４をそれぞれ量子化信号に変調する従来のデルタシグマ変調回路２０ａ〜２０ｄと、デルタシグマ変調回路２０ａ〜２０ｄから出力される量子化信号における量子化ノイズ分布の周波数特性を、デルタシグマ変調装置１ａ〜１ｄから出力される量子化信号における量子化ノイズ分布の周波数特性と同様になるように加工するフィルタ５１ａ〜５１ｄを備えた多重化変調装置４２を用いても良い。
【００５５】
さらに、本実施の形態では、４個の遅延器Ｄを縦続接続した、４サンプリング周期だけ遅延する遅延器Ｄａ１〜Ｄａｎ、遅延器Ｄｂが用いられ、周波数０付近と、周波数ｆｓ／４付近と、周波数ｆｓ／２付近との３箇所に量子化ノイズが小なる帯域が形成された量子化ノイズ分布の周波数特性を有するデルタシグマ変調装置１ａ〜１ｅによって、４つの入力信号Ｘ１〜Ｘ４を多重化するように構成したが、遅延器Ｄの縦続接続数を変更することにより、量子化ノイズ分布の周波数特性における量子化ノイズが小なる帯域の数を任意に設定することができ、量子化ノイズが小なる帯域に重畳して多重化する入力信号数も任意に設定することができる。
【００５６】
さらに、本実施の形態では、周波数ｆｓ／４付近の量子化ノイズが小なる帯域に直交化させた入力信号Ｘ２、Ｘ３の２つの信号を重畳させるように構成したが、周波数ｆｓ／４付近の量子化ノイズが小なる帯域に、位相変調を施すことなく、入力信号Ｘ２のみを重畳させるようにしても良い。
【００５７】
以上説明したように、本実施の形態によれば、出力を複数サンプリング周期だけ遅延させる遅延器Ｄａ１〜Ｄａｎと入力に遅延器Ｄａ１〜Ｄａｎからの出力を加算する加算器Ｃａ１〜Ｃａｎとを備えた積分要素Ｆａ１〜Ｆａｎを複数縦続接続すると共に、各積分要素Ｆａ１〜Ｆａｎからの出力を加算する加算器Ｃｃからの出力を量子化器１０によってサンプリング周波数ｆｓに基づいて量子化して量子化信号に変調し、入力を遅延器Ｄａ１〜Ｄａｎと同数のサンプリング周期だけ遅延させる遅延器Ｄｂを介して量子化器１０からの出力を初段の積分要素Ｆａ１に負帰還させるように構成することにより、量子化器１０から出力される量子化信号の量子化ノイズの周波数特性において、複数の信号をそれぞれ重畳することが可能な量子化ノイズが小なる帯域を離れた周波数帯域に複数形成することができるため、複数の量子化ノイズが小なる複数の帯域にそれぞれ異なる信号を重畳させることができ、複数の信号が多重化された量子化信号を作成することができるという効果を奏する。また、本発明のデルタシグマ変調装置によって形成される量子化ノイズが小なる帯域は、量子化ノイズが大なる帯域を間に挟んだ折り返し位置、すなわちｆｓ＊ｋ／Ｎ（Ｎは自然数、ｋは０≦ｋ＜（Ｎ＋１）／２の範囲にある整数)にある周波数帯域に形成されるため、同程度のデータ量を有する複数の信号をそれぞれ重畳させることができる。さらに、部分負帰還させるための積分要素を増やしてディップを作成する場合、安定化のため係数を再設計する必要があるが、本発明のデルタシグマ変調装置においては、遅延器Ｄａ１〜Ｄａｎ、Ｄｂにおける遅延時間を変更するだけであるため、従来法で設計された係数がそのまま利用でき、設計が容易である。
【００５８】
さらに、本実施の形態によれば、入力を複数サンプリング周期だけ遅延させる遅延器Ｄａ１〜Ｄａｎ、Ｄｂとして、１サンプリング周期だけ遅延させる遅延器が複数縦続接続されたものを用いるように構成することにより、１サンプリング周期だけ遅延させる遅延器を複数重ねるだけで、形成される量子化ノイズが小なる帯域の数を適宜設定することができ、設計が容易であるという効果を奏する。
【００５９】
さらに、本実施の形態によれば、２サンプリング周期だけ遅延させる遅延器Ｄａ１〜Ｄａｎ、Ｄｂを用い、量子化器１０から出力される量子化信号の量子化ノイズの周波数特性において周波数０付近の帯域と周波数ｆｓ／２付近の帯域とに量子化ノイズが小なる帯域を形成するように構成することにより、”＋１、−１”との反復である２値のみで表される方形波状のキャリア信号を用いるだけで、周波数ｆｓ／２付近の量子化ノイズが小なる帯域に重畳する信号を簡単に周波数シフトさせることができるという効果を奏する。
【００６０】
さらに、本実施の形態によれば、４サンプリング周期だけ遅延させる遅延器Ｄａ１〜Ｄａｎ、Ｄｂを用い、量子化器１０から出力される量子化信号の量子化ノイズの周波数特性において周波数０付近の帯域と周波数ｆｓ／４付近の帯域と周波数ｆｓ／２付近の帯域とに量子化ノイズが小なる帯域を形成するように構成することにより、”＋１、−１”の反復である２値のみで表される方形波状のキャリア信号を用いるだけで、周波数ｆｓ／２付近の量子化ノイズが小なる帯域に重畳する信号を簡単に周波数シフトさせることができると共に、”＋１、＋１、−１、−１”との反復である２値のみで表される方形波状のキャリア信号を用いるだけで、周波数ｆｓ／４付近の量子化ノイズが小なる帯域に重畳する信号を簡単に周波数シフトさせることができるという効果を奏する。
【００６１】
なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。なお、各図において、同一構成要素には同一符号を付している。
【図面の簡単な説明】
【００６２】
【図１】本発明に係るデルタシグマ変調装置の実施の形態の電気的構成を示すブロック図である。
【図２】図１に示す遅延器の構成例を示すブロック図である。
【図３】本発明に係るデルタシグマ変調装置の実施の形態における量子化ノイズ分布の周波数特性を示すグラフである。
【図４】デルタシグマ変調回路をモデル化したブロック図である。
【図５】図４に示すデルタシグマ変調回路から出力される量子化信号の量子化ノイズ分布の周波数特性を説明するための説明図である。
【図６】２サンプリング周期だけ遅延する遅延器を用いた２次のデルタシグマ変調装置をモデル化したブロック図である。
【図７】図６に示す２次のデルタシグマ変調装置から出力される量子化信号の量子化ノイズ分布の周波数特性を示すグラフである。
【図８】本実施の形態における７次のデルタシグマ変調装置の構成を示すブロック図である。
【図９】図８に示す７次のデルタシグマ変調装置から出力される量子化信号の量子化ノイズ分布の周波数特性を示すグラフである。
【図１０】本発明に係るデルタシグマ変調装置の実施の形態を用いて信号を多重化する信号多重化装置の構成を示すブロック図である。
【図１１】図１０に示す多重化変調装置における多重化変調動作を説明するための説明図である。
【図１２】図１０に示す分離復調装置における分離復調動作を説明するための説明図である。
【図１３】図１０に示す多重化変調装置の他の実施の形態の構成を示すブロック図である。
【図１４】図１０に示す多重化変調装置の他の実施の形態の構成を示すブロック図である。
【図１５】従来のデルタシグマ変調回路の構成を示すブロック図である。
【図１６】従来のデルタシグマ変調回路から出力される量子化信号の量子化ノイズ分布の周波数特性を示すグラフである。
【符号の説明】
【００６３】
１、１ａ〜１ｅ、２  デルタシグマ変調装置
３  信号多重化装置
４、４１、４２  多重化変調装置
４３ａ〜４３ｄ  フィルタ
５  分離復調装置
５１ａ〜５１ｄ  ローパスフィルタ（ＬＢＰ）
６  処理装置
１０  量子化器
Ｐ１〜Ｐ４  入力端子
Ｘ  入力信号
Ｙ  出力信号
Ａａ１〜Ａａｎ、Ａｂ、Ａｃ１〜Ａｃ３、Ａｄ２〜Ａｄ４、Ａｅ２〜Ａｅ４  乗算器
Ｃａ１〜Ｃａｎ、Ｃｂ、Ｃｃ、Ｃｄ１〜Ｃｄ３、Ｃｅ  加算器
Ｄ１〜Ｄ４、Ｄａ１〜Ｄａｎ、Ｄｂ、Ｄｃ１〜Ｄｃ３  遅延器
Ｆ１〜Ｆｎ、Ｆａ１〜Ｆａｎ  積分要素
Ｐ１１〜Ｐ１４  入力端子
Ｐ２１〜Ｐ２４  出力端子
Ｘ１〜Ｘ４  入力信号
Ｙ１〜Ｙ４  出力信号
２０、２０ａ〜２０ｄ  従来のデルタシグマ変調回路
【図１】
2008092470.tif 000003
【図２】
2008092470.tif 000004
【図３】
2008092470.tif 000005
【図４】
2008092470.tif 000006
【図５】
2008092470.tif 000007
【図６】
2008092470.tif 000008
【図７】
2008092470.tif 000009
【図８】
2008092470.tif 000010
【図９】
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【図１０】
2008092470.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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