(57)【要約】【課題】レイアウト工数の増大を招かずに、信号使用回路における誤動作を防止することができる半導体装置を提供する。【解決手段】テストモードデコード＆ラッチ回路１０１は、ラッチ信号ＴＭＲＳに基づいて、入力信号をデコードし、ＴＥＳＴ１信号を発生する。ＴＥＳＴ１信号配線１０３は、高抵抗配線部分１０３ａと、低抵抗配線部分１０３ｂとを有する。低抵抗配線部分には、ラッチ信号ＴＭＲＳに基づいて、テストモードデコード＆ラッチ回路１０１が出力するＴＥＳＴ１信号をラッチするラッチ回路１０５が挿入される。ラッチ回路１０５は、ＴＥＳＴ１信号が変化しないタイミングでは、スイッチング用バッファ１５１を非活性状態とする。これにより、高抵抗配線部分１０３ａ及び低抵抗配線部分１０３ｂの電位が、隣接配線からの遷移ノイズの影響によって変動したときでも、その変動はラッチ回路１０５の出力に影響しない。【選択図】図１
2008153253.tif 000002
【特許請求の範囲】
【請求項１】
タイミング信号に基づくタイミングで所定の信号を発生する信号発生回路と、
前記信号発生回路が出力する所定の信号に基づいて、該入力した所定の信号に応じた動作を行う信号使用回路と、
前記信号発生回路と前記信号使用回路との間を接続し、前記信号発生回路に接続された高抵抗配線部分と、該高抵抗配線部分と前記信号使用回路との間に接続された、前記高抵抗配線部分よりもインピーダンスが低い低抵抗配線部分とを含む信号配線と、
前記信号配線の低抵抗配線部分に挿入され、前記タイミング信号に基づいて、前記信号発生回路が出力する所定の信号をラッチするラッチ回路とを備えることを特徴とする半導体装置。
【請求項２】
前記信号発生回路が、前記タイミング信号に基づくタイミングで入力外部信号をデコードし、モード信号を発生するモード信号発生回路である、請求項１に記載の半導体装置。
【請求項３】
前記信号発生回路は、半導体装置における所定の動作時に使用され、半導体装置の通常動作状態では前記所定の信号を発生しない、請求項１又は２に記載の半導体装置。
【請求項４】
前記信号発生回路は、半導体装置の内部テスト時に使用される、請求項３に記載の半導体装置。
【請求項５】
前記ラッチ回路は、前記タイミング信号の発生時にのみ、前記信号発生回路から入力する所定の信号に応じた信号を出力するスイッチング用バッファと、該スイッチング用バッファが出力する信号を保持すると共に、該スイッチング用バッファの出力信号に応じた信号を出力するフリップフロップとを有する、請求項１〜４の何れか一に記載の半導体装置。
【請求項６】
前記スイッチング用バッファは、前記タイミング信号の発生時は、前記信号発生回路から入力する所定の信号を反転して出力し、前記タイミング信号が発生しない期間では、入力信号に基づく信号出力を停止する、請求項５に記載の半導体装置。
【請求項７】
前記フリップフロップが、前記スイッチング用バッファが出力する信号を反転して出力する第１のインバータと、該第１のインバータの出力を反転して前記第１のインバータの入力に戻す第２のインバータとを含む、請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、更に詳しくは、特定のタイミング信号に基づくタイミングで所定の信号を発生し、通常動作時には出力信号を変化させない信号発生回路を有する
半導体装置に関する。
【背景技術】
【０００２】
半導体装置には、特定のタイミング信号に基づいて動作し、それ以外の期間では信号出力を行わない信号発生回路が含まれることがある。このような信号発生回路としては、例えばテスト時にテストモード信号を発生するテストモード信号発生回路などがある。半導体装置内の通常の信号配線は、半導体装置内の動作に従って信号遷移が発生する。これに対し、テストモード信号発生回路が出力するテストモード信号は、通常動作とは無関係であり、通常動作状態時には、信号のレベル遷移は発生しない。
【０００３】
一般に、半導体装置の通常動作に関係する通常信号配線は、Ａｌ等の低抵抗な材料で配線される。これに対し、テストモード信号配線などの、通常動作とは無関係で、高速な信号伝達を必要としない信号配線は、タングステン（Ｗ）などの高抵抗な材料で配線される。また、この配線は長距離配線されることがある。なお、通常動作時に使用しないテスト系の信号配線に、高抵抗配線を用いる旨は、例えば、特許文献１や特許文献２に記載されている。
【０００４】
テストモード発生回路を含む従来の半導体装置の構成を図３に示す。同図では、半導体装置内における回路の一部を、テストモード信号配線と通常信号配線とのカップリング容量を含む等価回路で示している。テストモードデコード＆ラッチ回路２０１は、テストモード時に、外部信号入力ＩＡｉに入力されるコード（コマンド）をデコードする。テストモードデコード＆ラッチ回路２０１は、テスト時に発生するラッチ信号ＴＭＲＳに基づいて入力コマンドをデコードし、デコード内容に従って、テスト信号ＴＥＳＴ１を生成する。配線２０４は、テスト系信号とは無関係な通常信号の配線であり、図３では、配線２０４は、信号ＳＩＧ１をバッファ２０５によって反転した信号／ＳＩＧ１を伝達する。
【０００５】
モード信号使用回路２０２は、テストモードデコード＆ラッチ回路２０１が出力するテスト信号ＴＥＳＴ１などのモード信号を使用する回路である。テストモード信号ＴＥＳＴ１は、モード信号使用回路２０２にて、バッファ２０６を通して、テストモード信号／ＴＥＳＴ１として使用される。ＴＥＳＴ１信号配線２０３は、テストモードデコード＆ラッチ回路２０１から、高抵抗配線を用いて遠距離配線され、テストモード信号ＴＥＳＴ１を使用するモード信号使用回路２０２に入力される際に、層抵抗の低いアルミ配線などの低抵抗配線に乗り直してレイアウトされる。すなわち、ＴＥＳＴ１信号配線２０３は、遠距離配線である高抵抗配線部分２０３ａと、モード信号使用回路２０２への入力部分である低抵抗配線部分２０３ｂとを有する。
【０００６】
ここで、ＴＥＳＴ１信号配線２０３は、高抵抗であるので、隣接配線の遷移ノイズに対して弱いという特性を持つ。従って、ＴＥＳＴ１信号配線２０３の高抵抗配線部分２０３ａ又は低抵抗配線部分２０３ｂが、通常信号配線である／ＳＩＧ１配線２０４に近接して配置されると、ＴＥＳＴ１信号配線２０３は、配線間の寄生容量を介して、近接する／ＳＩＧ１配線２０４からの遷移ノイズの影響を受け、／ＳＩＧ１配線２０４での信号遷移の発生時に、電位が大きく変動することになる。
【０００７】
図４は、図３に示す半導体装置２００の各部の動作波形を示している。初め、テストモード信号ＴＥＳＴ１はＬレベルに固定され、／ＴＥＳＴ１は、Ｈレベルに固定されており、半導体装置２００は、通常動作状態（非テスト状態）にある。この状態で、信号／ＳＩＧ１が、信号レベルを変化させると、ＴＥＳＴ１信号配線２０３は、／ＳＩＧ１信号配線２０４と近接するＴＥＳＴ１信号配線２０３の遠端のノード（図３のＮ２１）で、カップリングノイズの影響を受け、テストモード信号ＴＥＳＴ１の電位が変動する。この変動の幅が大きいと、モード信号使用回路２０２において／ＴＥＳＴ１が論理反転を起こし、モード信号使用回路２０２がテストモードであると解釈して、半導体装置２００が誤動作する。
【０００８】
テストモードへの移行後は、テストモード信号ＴＥＳＴ１はＨレベルに固定され、／ＴＥＳＴ１は、Ｌレベルに固定される。この状態で、信号／ＳＩＧ１が信号レベルを変化させると、テスト信号配線ＴＥＳＴ１は、／ＳＩＧ１配線２０４に近接するノードＮ２１で／ＳＩＧ１信号配線２０４でのレベル遷移の影響を受けて、テストモード信号ＴＥＳＴ１が変動する。この変動の幅が大きいと、モード信号使用回路２０２において／ＴＥＳＴ１が論理反転を起こし、モード信号使用回路２０２が非テストモードであると解釈して、半導体装置２００が誤作動する。
【０００９】
上記誤動作を防止するために、通常、半導体装置では、できるだけ同様なモード信号をまとめてレイアウトし、テスト信号配線を、通常信号配線から遠ざけることで、通常信号配線からの遷移ノイズの影響を受けにくくしている。また、誤動作を防止するために、ＴＥＳＴ１信号配線２０３と／ＳＩＧ１信号配線２０４との間にシールド配線を配置し、或いは、高抵抗配線部分２０３ａから低抵抗配線への乗せ換え直前にバッファを挿入し、ＴＥＳＴ１信号配線２０３での信号レベルの変動を抑制している。
【００１０】
図５に、ＴＥＳＴ１信号配線２０３のレベル変動を抑えるための対策を施した半導体装置の等価回路を示す。この半導体装置２００ａでは、モード信号使用回路２０２ａへの入力部分であるＴＥＳＴ１信号配線２０３の低抵抗配線部分２０３ｂと／ＳＩＧ１信号配線２０４との間に、所定電位のシールド配線２０７を配置している。また、別のモード信号使用回路２０２ｂへの入力部分では、高抵抗配線部分２０３ａから低抵抗配線部分２０３ｃへの乗せ換え直前に、バッファ２０８を挿入している。
【００１１】
図６は、図５に示す半導体装置の各部の動作波形を示している。非テスト時に、信号／ＳＩＧ１が信号レベルを変化させると、／ＳＩＧ１信号配線２０４に隣接するシールド配線２０７のノードＮ２３は、遷移ノイズの影響を受けて、電位が変動する。また、ＴＥＳＴ１信号配線２０３のノードＮ２１の電位も、その影響で電位が変動する。しかしながら、ＴＥＳＴ１信号配線２０３と／ＳＩＧ１配線２０４との間にシールド配線２０７が配置されていることで、ノードＮ２１での電位変動は、シールド配線２０７がない場合（図３、図４）に比して小さくなる。これにより、モード信号使用回路２０２ａ内での／ＴＥＳＴ１ａの論理反転が防止され、モード信号使用回路２０２ａの誤動作が防止される。テストモード時も、同様に、／ＳＩＧ１信号のレベル遷移によるノイズの影響を、シールド配線２０７で緩和することにより、／ＴＥＳＴ１ａの論理反転を防ぐことができ、モード信号使用回路２０２ａの誤動作を防止することができる。
【００１２】
また、モード信号使用回路２０２ｂへの入力側については、非テスト時に、信号／ＳＩＧ１が信号レベルを変化させると、／ＳＩＧ１信号配線２０４に隣接するＴＥＳＴ１信号配線２０３のノードＮ２２は、遷移ノイズの影響を受けて、電位が変動する。しかしながら、ノードＮ２２は、バッファ２０８が低抵抗配線部分２０３ｃを駆動していることで、電位変化が抑えられ、バッファが挿入されない場合に比して、レベル変動が小さい。これにより、モード信号使用回路２０２ｂ内での／ＴＥＳＴ１ｂの論理反転が防止され、モード信号使用回路２０２ｂの誤動作が防止される。テストモード時も、同様に、／ＳＩＧ１信号のレベル遷移によるノイズの影響を、バッファ２０８で抑えることにより、／ＴＥＳＴ１ｂの反転を防ぐことができ、モード信号使用回路２０２ｂの誤動作を防止することができる。
【００１３】
【特許文献１】特開平１１−１６３０６５号公報
【特許文献２】特開平６−１７７２５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
通常動作時には無関係なモード信号等の信号配線を、できるだけまとめてレイアウトする手法を採用する場合には、モード信号の本数が多いほどレイアウト工数が増加するという問題がある。また、同様なモード信号を全て抽出できるとは限られず、抽出抜けの危険もある。シールド配線によって、モード信号配線をシールドする手法においても、同様に、モード信号の本数が多いほどレイアウト工数が増加し、また、抽出抜けによって、シールド配線でシールドし損ねる可能性がある。また、低抵抗配線への乗せ換えの直前にバッファを挿入する手法では、適当な位置に、バッファを配置するための都合のよいエリアがあるとは限らないという問題がある。
【００１５】
本発明は、上記従来技術の問題点を解消し、レイアウト工数の増大を招かずに、信号使用回路における誤動作を防止することができる半導体装置を提供する。また、本発明は、レイアウト設計の自由度を高く保ちつつ、信号使用回路における誤動作を防止できる半導体装置を提供する。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明の半導体装置は、タイミング信号に基づくタイミングで所定の信号を発生する信号発生回路と、前記信号発生回路が出力する所定の信号に基づいて、該入力した所定の信号に応じた動作を行う信号使用回路と、前記信号発生回路と前記信号使用回路との間を接続し、前記信号発生回路に接続された高抵抗配線部分と、該高抵抗配線部分と前記信号使用回路との間に接続された、前記高抵抗配線部分よりもインピーダンスが低い低抵抗配線部分とを含む信号配線と、前記信号配線の低抵抗配線部分に挿入され、前記タイミング信号に基づいて、前記信号発生回路が出力する所定の信号をラッチするラッチ回路とを備えることを特徴とする。
【００１７】
本発明の半導体装置では、信号発生回路と信号使用回路との間を接続する信号配線のうちの低抵抗配線部分に、信号発生回路に入力するタイミング信号で、信号発生回路が出力する信号をラッチするラッチ回路を挿入する。このラッチ回路により、信号発生回路が出力信号を変化させないときには、信号使用回路に入力する信号を保持することで、ラッチ回路の前段の信号配線で、隣接配線からの遷移ノイズの影響で大きなレベル変動が発生したときでも、その影響を、後段の信号使用回路に伝えないようにすることができ、ラッチ回路前段の低抵抗配線部分でのレベル変動による信号使用回路の誤動作を防止できる。また、ラッチ回路の出力を低インピーダンスとすることで、ラッチ回路から信号使用回路までの間の低抵抗配線部分に、隣接する配線から遷移ノイズが侵入したときでも、その影響によるレベル変動を小さくすることができ、信号使用回路の誤動作を防止できる。従って、本発明の半導体装置では、信号発生回路が出力する信号の信号配線と、通常信号配線とを隣接して配置した場合でも、信号使用回路の誤動作を防止することができ、レイアウトの際に同様の信号をまとめて配置する必要はない。また、ラッチ回路の挿入位置は、高抵抗配線部分から低抵抗配線部分への乗せ換え部分には限られないため、レイアウト設計が容易となる。
【００１８】
本発明の半導体装置では、前記信号発生回路が、前記タイミング信号に基づくタイミングで入力外部信号をデコードし、モード信号を発生するモード信号発生回路である構成を採用できる。通常、このようなモード信号発生回路がモード信号を発生させる際には、通常信号配線では信号のレベル変化は発生せず、ラッチ回路は、モード信号発生回路が発生するモード信号を正しくラッチすることができる。ラッチ回路によるラッチ後は、ラッチ回路が、信号使用回路に入力するモード信号を、ラッチ時の信号レベルに保持することで、モード信号配線に隣接して通常信号配線が配置される場合でも、信号使用回路の誤動作を防止することができる。
【００１９】
本発明の半導体装置では、前記信号発生回路は、半導体装置における所定の動作時に使用され、半導体装置の通常動作状態では前記所定の信号を発生しない構成を採用できる。この場合、前記信号発生回路は、半導体装置の内部テスト時に使用される構成を採用できる。特定の動作状態で使用され、通常動作状態では使用されない信号の信号配線は、高抵抗配線を用いて長距離配線させることが多く、隣接信号配線から遷移ノイズを受けやすいという特性がある。従って、従来の半導体装置では、そのような配線をまとめてレイアウトし、通常信号配線に隣接して配置されないようにしていた。本発明の半導体装置では、特定の動作状態で使用される信号配線と通常信号配線とが隣接していても、信号使用回路の誤動作を防止できるため、特定の動作状態で使用される信号配線に隣接して通常信号配線が配置されないようにする必要がなく、レイアウトが容易となる。
【００２０】
本発明の半導体装置では、前記ラッチ回路は、前記タイミング信号の発生時にのみ、前記信号発生回路から入力する所定の信号に応じた信号を出力するスイッチング用バッファと、該スイッチング用バッファが出力する信号を保持すると共に、該スイッチング用バッファの出力信号に応じた信号を出力するフリップフロップとを有する構成を採用できる。この場合、スイッチング用バッファによって、タイミング信号の発生時には信号発生回路の出力信号を後段のフリップフロップに伝え、タイミング信号が発生しない期間では、入力側の信号の変化をフリップフロップに伝えないようにすることで、スイッチング用バッファの前段側の信号配線の電位が、隣接信号配線からの遷移ノイズの影響で変動したとしても、その変動が、ラッチ回路の出力に、影響を与えないようにすることができる。また、ラッチ回路から信号使用回路までの間の低抵抗配線部分については、フリップフロップの出力インピーダンスを低インピーダンスにすることで、隣接配線からの遷移ノイズの影響を低くすることができる。
【００２１】
本発明の半導体装置では、前記スイッチング用バッファは、前記タイミング信号の発生時は、前記信号発生回路から入力する所定の信号を反転して出力し、前記タイミング信号が発生しない期間では、入力信号に基づく信号出力を停止する構成を採用できる。この場合、前記フリップフロップが、前記スイッチング用バッファが出力する信号を反転して出力する第１のインバータと、該第１のインバータの出力を反転して前記第１のインバータの入力に戻す第２のインバータとを含む構成を採用することができる。
【発明の効果】
【００２２】
本発明の半導体装置では、信号発生回路と信号使用回路との間を接続する信号配線のうちの低抵抗配線部分に、信号発生回路に入力するタイミング信号で、信号発生回路が出力する信号をラッチするラッチ回路を挿入する。このラッチ回路により、信号発生回路が出力信号を変化させないときには、信号使用回路に入力する信号を保持することで、ラッチ回路の前段の信号配線で、隣接配線からの遷移ノイズの影響で大きなレベル変動が発生したときでも、その影響を、後段の信号使用回路に伝えないようにすることができる。また、ラッチ回路の出力を低インピーダンスとすることで、ラッチ回路から信号使用回路までの間の低抵抗配線部分に、隣接する配線から遷移ノイズが侵入したときでも、その影響によるレベル変動を小さくすることができる。従って、本発明の半導体装置では、信号発生回路が出力する信号の信号配線と、通常信号配線とを隣接して配置した場合でも、信号使用回路の誤動作を防止することができ、レイアウトの際に、同様の信号をまとめて配置する必要はない。また、ラッチ回路の挿入位置は、高抵抗配線部分から低抵抗配線部分への乗せ換え部分には限られないため、レイアウト設計が容易となる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照し、本発明の実施の形態を詳細に説明する。図１は、本発明の一実施形態の半導体装置の構成を示している。半導体装置１００は、例えば半導体記憶装置として構成され、テストモードデコード＆ラッチ回路１０１、モード信号使用回路１０２、及び、ラッチ回路１０５を有する。テストモードデコード＆ラッチ回路１０１は、テストモード時に、テスト時に発生するワンショットのラッチ信号ＴＭＲＳに基づいて、入力ＩＡｉから入力される外部入力信号（コマンド）をラッチし、ラッチしたコマンドをデコードする。テストモードデコード＆ラッチ回路１０１は、入力コマンドのデコード内容に従って、テストモード信号ＴＥＳＴ１等のテストモード信号を生成する。
【００２４】
テストモードデコード＆ラッチ回路１０１が生成したテスト信号は、テスト信号配線（ＴＥＳＴ１信号配線）１０３を介して、モード信号使用回路１０２に入力される。通常動作に使う各種制御信号線、データ線、アドレス線などは層抵抗の低いアルミ配線を使用してレイアウトするのに対し、テストモード信号には高速処理が必要ないので、テスト信号配線には、タングステンや窒化タングステン、窒化チタンなどの高抵抗配線が使用される。モード信号使用回路１０２は、テストモードデコード＆ラッチ回路１０１が出力するテスト信号を入力し、テストモード信号に従って、所定の処理を実行する。テストモード信号ＴＥＳＴ１は、モード信号使用回路１０２にて、バッファ（インバータ）１０７を通して、テストモード信号の反転信号／ＴＥＳＴ１として使用される。
【００２５】
ＴＥＳＴ１信号配線１０３は、テストモードデコード＆ラッチ回路１０１から、高抵抗配線を用いて遠距離配線され、テストモード信号ＴＥＳＴ１を使用するモード信号使用回路１０２に入力される際に、層抵抗の低いアルミ配線などの低抵抗配線に乗り直してレイアウトされる。すなわち、ＴＥＳＴ１信号配線１０３は、遠距離配線である高抵抗配線部分１０３ａと、モード信号使用回路１０２への入力部分である低抵抗配線部分とを有する。信号配線１０４は、テスト系信号とは無関係な通常信号の配線であり、図１では、信号配線１０４は、信号ＳＩＧ１をバッファ（インバータ）１０６によって反転した信号／ＳＩＧ１を伝達する。
【００２６】
本実施形態では、ＴＥＳＴ１信号配線１０３の低抵抗配線部分に、ラッチ信号ＴＭＲＳに基づいて、テストモードデコード＆ラッチ回路１０１が出力するテストモード信号をラッチするラッチ回路１０５を挿入する。以下では、ＴＥＳＴ１信号配線１０３の低抵抗配線部分におけるラッチ回路１０５の前段を低抵抗配線部分１０３ｂとし、ラッチ回路１０５の出力側を低抵抗配線部分１０３ｃとする。ラッチ回路１０５の挿入位置は、高抵抗配線部分１０３ａから低抵抗配線部分への乗せ換えの直前である必要はなく、低抵抗配線部分中の任意の位置とすることができる。
【００２７】
ラッチ回路１０５は、クロックドインバータなどのスイッチング用バッファ１５１と、ＦＦ（フリップフロップ）１５２とを有する。スイッチング用バッファ１５１は、ラッチ信号ＴＭＲＳを、バッファ（インバータ）１０８を介して／ＴＭＲＳとして入力し、ラッチ信号ＴＭＲＳに基づいて活性化する。スイッチング用バッファ１５１は、活性化期間は、テストモードデコード＆ラッチ回路１０１が出力するテストモード信号ＴＥＳＴ１を反転した信号を、ＦＦ１５２に出力する。非活性化期間は、ハイインピーダンス状態となり、ＦＦ１５２に対する信号出力を行わない。つまり、スイッチング用バッファ１５１は、ラッチ信号ＴＭＲＳのＨレベル期間にのみ、入力したＴＥＳＴ１を反転して出力する。
【００２８】
バッファ１０８から、スイッチング用バッファ１５１までの間の／ＴＭＲＳ信号配線１０９には、ＴＥＳＴ１信号配線１０３と同様に、タングステン等の高抵抗配線を用いる。この／ＴＭＲＳ信号配線１０９の配線長を、ＴＥＳＴ１信号配線１０３の配線長と同程度とすることで、ラッチ信号の反転信号／ＴＭＲＳと、テストモード信号ＴＥＳＴ１とのスキューを合わせることができる。また、／ＴＭＲＳ信号配線１０９についても、隣接配線からの影響で電位が変動することが考えられので、／ＴＭＲＳ信号配線１０９に隣接して、隣接配線からのノイズの影響を緩和するシールド配線を配置することが好ましい。このようにすることで、意図しないタイミングで、スイッチング用バッファ１５１が活性化することを防ぐことができる。
【００２９】
ＦＦ１５２は、入力信号を反転して出力するバッファ（インバータ）１５３と、インバータ１５３の出力を反転してインバータ１５３の入力に戻すインバータ１５４とで構成される。インバータ１５３、１５４のサイズは、隣接配線からの遷移ノイズの影響を考慮し、ＦＦ１５２の出力が低インピーダンスとなるように決定する。具体的には、ラッチ回路１０５からモード信号使用回路１０２までの間の低抵抗配線部分１０３ｃに、／ＳＩＧ１信号配線１０４から遷移ノイズが侵入したときでも、低抵抗配線部分１０３ｃでのレベル変動によって、モード信号使用回路１０２にて／ＴＥＳＴ１が論理反転を起こさないようなサイズに設計される。
【００３０】
ＦＦ１５２は、スイッチング用バッファ１５１が出力する信号を反転して出力すると共に、その出力レベルを保持する。すなわち、ＦＦ１５２は、スイッチング用バッファ１５１が活性化状態にあるときには、スイッチング用バッファ１５１から入力したテストモード信号ＴＥＳＴ１の反転信号を反転して出力し、スイッチング用バッファ１５１が非活性化状態（ハイインピーダンス状態）にあるときには、出力をそのまま保持する。
【００３１】
図２は、図１の半導体装置における各部の動作波形を示している。なお、低抵抗配線部分１０３ｂのノードＮ１及び低抵抗配線部分１０３ｃのノードＮ２は、／ＳＩＧ１信号配線１０４に隣接しており、カップリングノイズにより、／ＳＩＧ１信号配線１０４から遷移ノイズの影響を受けるものとする。図２では、初め、半導体装置１００は、通常動作状態で動作している。通常動作状態では、ラッチ信号ＴＭＲＳはＬレベルに制御されており、テストモードデコード＆ラッチ回路１０１が出力するテストモード信号ＴＥＳＴ１はＬレベルのままである。
【００３２】
通常動作状態で、／ＳＩＧ１信号の信号レベルがＨレベルからＬレベルに、又は、ＬレベルからＨレベルに変化すると、ＴＥＳＴ１信号配線１０３のテストモードデコード＆ラッチ回路１０１から見た遠端のノードＮ１は、／ＳＩＧ１信号配線１０４からの遷移ノイズの影響で、信号レベルが変動する。しかし、ラッチ信号ＴＭＲＳがＬレベルであるので、ラッチ回路１０５のスイッチング用バッファ１５１は非活性化状態にあり、たとえ、ノードＮ１で、スイッチング用バッファ１５１の次段で論理反転を引き起こすような大きなレベル変動があったとしても、その信号レベルの変動は、次段のＦＦ１５２に対して影響を与えず、ＦＦ１５２は、Ｌレベルを出力し続ける。
【００３３】
一方、ラッチ回路１０５の出力からモード信号使用回路１０２までの間のノードＮ２も、／ＳＩＧ１信号配線１０４からの遷移ノイズの影響で、信号レベルが変動する。しかしながら、ラッチ回路１０５の出力からモード信号使用回路１０２までの間の低抵抗配線部分１０３ｃは、ラッチ回路１０５内のＦＦ１５２によってＬレベルに保持されており、ラッチ回路１０５の出力を比較的に低インピーダンスにラッチすることにより、ノードＮ２でのレベル変動を小さくできる。その結果、モード信号使用回路１０２内のバッファ１０７の出力が、ノードＮ２での信号レベルの変動によって反転することはない。従って、モード信号使用回路１０２が、／ＳＩＧ１配線１０４からの遷移ノイズの影響で誤作動することはない。
【００３４】
テストモードへの移行に際して、ラッチ信号ＴＭＲＳにワンショットパルスが印加され、テストモードデコード＆ラッチ回路１０１は、そのタイミングで入力コマンドをデコードして、テストモード信号ＴＥＳＴ１をＨレベルに変化させる。また、ラッチ回路１０５では、ＴＭＲＳ信号のＨレベル期間は、スイッチング用バッファ１５１が活性化状態となり、スイッチング用バッファ１５１は、テストモードデコード＆ラッチ回路１０１がＴＥＳＴ１をＨレベルに変化させると、それに従って、出力をＬレベルに変化させる。
【００３５】
通常、ラッチ信号ＴＭＲＳにパルスが印加されるタイミングでは、／ＳＩＧ１信号線１０４は非動作状態にあり、その信号レベルは変動しない。従って、ラッチ回路１０５の入力側のノードＮ１の電位は、ラッチ信号ＴＭＲＳにパルスが印加される期間では、／ＳＩＧ１信号配線１０４からの遷移ノイズの影響を受けることはない。ラッチ回路１０５のＦＦ１５２は、スイッチング用バッファ１５１が出力をＬレベルに変化させると、それに従って、出力をＨレベルに変化させる。モード信号使用回路１０２は、ＴＥＳＴ１信号配線１０３を介して入力するＴＥＳＴ１がＨレベルとなることで、／ＴＥＳＴ１をＬレベルとし、ＴＥＳＴ１の発生に応じた動作を開始する。
【００３６】
ラッチ信号ＴＭＲＳがＬレベルに立ち下がると、ラッチ回路１０５では、スイッチング用バッファ１５１は非活性化し、ＦＦ１５２は、インバータ１５３とインバータ１５４とによる自己保持により、出力をＨレベルに保持する。この状態で、／ＳＩＧ１信号配線１０４の電位がＨレベルからＬレベルに、又は、ＬレベルからＨレベルに変化すると、ノードＮ１は、／ＳＩＧ１信号配線１０４からの遷移ノイズの影響で、信号レベルが大きく変動する。しかし、ラッチ信号ＴＭＲＳがＬレベルであるので、通常動作状態のときと同様に、スイッチング用バッファ１５１は非活性化状態にあり、ノードＮ１での信号レベルの変動は、ＦＦ１５２に対して影響を与えない。
【００３７】
また、ノードＮ２も、／ＳＩＧ１信号配線１０４からの遷移ノイズの影響で、信号レベルが変動するが、ノードＮ２の電位は、ＦＦ１５２によってＬレベルに保持されており、ラッチ回路１０５の出力を比較的に低インピーダンスにラッチすることにより、ノードＮ２でのレベル変動を小さくできる。その結果、モード信号使用回路１０２内のバッファ１０７の出力が、ノードＮ２での信号レベルの変動によって反転することはない。従って、通常動作時と同様に、モード信号使用回路１０２が、／ＳＩＧ１信号配線１０４からの遷移ノイズの影響で誤作動することはない。
【００３８】
本実施形態では、ＴＥＳＴ１信号配線１０３のうちの、モード信号使用回路１０２への入力部分である低抵抗配線部分に、ラッチ信号ＴＭＲＳに基づいて、テストモード信号ＴＥＳＴ１をラッチするラッチ回路１０５を挿入する。テストモードデコード＆ラッチ回路１０１が動作せず、従ってテストモード信号ＴＥＳＴ１にレベル変化が生じないときに、ラッチ回路１０５のスイッチング用バッファ１５１を非活性化し、ラッチ回路１０５の入力側でのレベル変動によって出力側の電位が変化しないようにすることで、ラッチ回路１０５の入力側での隣接信号配線からの遷移ノイズの影響を抑えることができる。また、ラッチ回路１０５の出力側では、出力を比較的に低インピーダンスにラッチすることにより、隣接配線からの遷移ノイズの影響によるレベル変動を抑えることができる。従って、本実施形態では、ＴＥＳＴ１信号配線１０３に隣接して通常の信号配線が配置される場合でも、モード信号使用回路１０２の誤動作を防止することができる。
【００３９】
本実施形態では、上記したように、テストモード信号ＴＥＳＴ１が変化しないときにスイッチング用バッファ１５１を非活性化し、入力側での電位変動がラッチ回路１０５の出力側に影響しないようにしているので、ラッチ回路１０５の入力側の低抵抗配線部分１０３ｂでは、隣接配線からの遷移ノイズの影響で、レベル判定のしきい値を超える電位変動があってもかまわない。このため、同様なモード信号配線をまとめて配置する必要がなく、モード信号配線の本数が増えた場合であっても、レイアウト工数は増大しない。また、ラッチ回路１０５を挿入する位置は、高抵抗配線部分１０３ａから低抵抗配線への乗せ換え部分には限られず、高抵抗配線部分１０３ａからの乗せ換え後、低抵抗配線中のどの部分にレイアウトしてしてもよい。これにより、レイアウト設計が容易となるという効果を得ることができる。
【００４０】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明の半導体装置は、上記実施形態にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施形態の半導体装置の構成を示す回路ブロック図。
【図２】図１に示す半導体装置の各部の動作波形を示す波形図。
【図３】従来の半導体装置の一部を示す回路ブロック図。
【図４】図３に示す半導体装置の各部の動作波形を示す波形図。
【図５】従来の遷移ノイズによる影響を低減できる半導体装置の一部を示す回路ブロック図。
【図６】図５に示す半導体装置の各部の動作波形を示す波形図。
【符号の説明】
【００４２】
１００：半導体装置
１０１：テストモードデコード＆ラッチ回路
１０２：モード信号使用回路
１０３：テストモード信号配線（ＴＥＳＴ１信号配線）
１０４：通常信号配線（／ＳＩＧ１信号配線）
１０５：ラッチ回路
１０６、１０７、１０８：バッファ（インバータ）
１０９：／ＴＭＲＳ信号配線
１５１：スイッチング用バッファ
１５２：フリップフロップ
１５３、１５４：インバータ（バッファ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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