(57)【要約】【課題】相変化メモリ素子において、アモルファス相から結晶相への相転移に要する電圧を低減する。【解決手段】相変化メモリ素子（１）は、第１の電極（６）と、第２の電極（８）と、第１（６）および第２の電極（８）間に設けたメモリ層（１４）と、を備え、このメモリ層（１４）は、少なくとも、室温でアモルファス相および結晶相で安定する相変化材料で構成される第１の層（１０）と、抵抗材料で構成される第２の層（１２）とを含み、第２の層（１２）の抵抗値を、第１の層（１０）がアモルファス相である場合の抵抗値より小さく、第１の層（１０）が結晶相である場合の抵抗値よりも大きくしている。【選択図】図１
2008041778.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極と、
第２の電極と、
前記第１および第２の電極間に設けたメモリ層と、を備え、
前記メモリ層は、少なくとも、室温でアモルファス相および結晶相で安定する相変化材料で構成される第１の層と、抵抗材料で構成される第２の層とを含み、前記第２の層の抵抗値は、前記第１の層がアモルファス相である場合の抵抗値よりも小さく、前記第１の層が結晶相である場合の抵抗値よりも大きいことを特徴とする、相変化メモリ素子。
【請求項２】
請求項１に記載の相変化メモリ素子において、前記第１および第２の層は、前記第１、第２の電極間方向とは垂直方向において積層された構造を有することを特徴とする、相変化メモリ素子。
【請求項３】
請求項１に記載の相変化メモリ素子において、前記第１および第２の層は、前記第１、第２の電極間で並列に隣接して設けられていることを特徴とする、相変化メモリ素子。
【請求項４】
請求項１乃至３の何れか１項に記載の相変化メモリ素子において、前記第１の層はカルコゲナイド系の材料で構成されることを特徴とする、相変化メモリ素子。
【請求項５】
請求項１乃至３の何れか１項に記載の相変化メモリ素子において、前記第２の層を構成する抵抗材料は、Ｃ、Ｗ、Ｍｏ、ＴｉＮ、ＴｉＷの少なくとも１個を含んでいることを特徴とする、相変化メモリ素子。
【請求項６】
請求項１乃至３の何れか１項に記載の相変化メモリ素子において、前記メモリ層は保護膜で被覆されていることを特徴とする、相変化メモリ素子。
【請求項７】
請求項２に記載の相変化メモリ素子において、前記第１、第２の電極および前記メモリ層は半導体基板上に形成した絶縁膜上に設けられていることを特徴とする、相変化メモリ素子。
【請求項８】
請求項７に記載の相変化メモリ素子において、前記メモリ層の前記第１の層は、前記第１、第２の電極間で前記絶縁膜上に形成され、前記第２の層は前記第１の層上に積層されることを特徴とする、相変化メモリ素子。
【請求項９】
請求項７に記載の相変化メモリ素子において、前記メモリ層の前記第２の層は、前記第１、第２の電極間で前記絶縁膜上に形成され、前記第１の層は前記第２の層上に積層されていることを特徴とする、相変化メモリ素子。
【請求項１０】
請求項７に記載の相変化メモリ素子において、前記メモリ層は、前記第１の層上にさらに抵抗材料または絶縁材料で構成される第３の層を有することを特徴とする、相変化メモリ素子。
【請求項１１】
第１の電極と、
第２の電極と、
前記第１および第２の電極間に設けたメモリ層と、
前記メモリ層に絶縁膜を介して設けられた第３の電極と、を備え、
前記メモリ層は、少なくとも、室温でアモルファス相および結晶相で安定する相変化材料で構成される第１の層と、抵抗材料で構成される第２の層とを含み、前記第２の層の抵抗値は、前記第１の層がアモルファス相である場合の抵抗値よりも小さく、前記第１の層が結晶相である場合の抵抗値よりも大きいことを特徴とする、相変化チャンネルトランジスタ。
【請求項１２】
請求項１１に記載の相変化チャンネルトランジスタにおいて、前記第１および第２の層は、前記第１、第２の電極間方向とは垂直方向において積層された構造を有することを特徴とする、相変化チャンネルトランジスタ。
【請求項１３】
請求項１１に記載の相変化チャンネルトランジスタにおいて、前記第１および第２の層は、前記第１、第２の電極間で並列に隣接して設けられていることを特徴とする、相変化チャンネルトランジスタ。
【請求項１４】
請求項１１乃至１３の何れか１項に記載の相変化チャンネルトランジスタにおいて、前記第１の層はカルコゲナイド系の材料で構成されることを特徴とする、相変化チャンネルトランジスタ。
【請求項１５】
請求項１１乃至１３の何れか１項に記載の相変化チャンネルトランジスタにおいて、前記第２の層を構成する抵抗材料は、Ｃ、Ｗ、Ｍｏ、ＴｉＮ、ＴｉＷの少なくとも１個を含んでいることを特徴とする、相変化チャンネルトランジスタ。
【請求項１６】
請求項１１乃至１３の何れか１項に記載の相変化チャンネルトランジスタにおいて、前記第３の電極は半導体基板上に形成され、前記第１、第２の電極および前記メモリ層は前記第３の電極を被覆して前記半導体基板上に設けられた絶縁膜上に形成されることを特徴とする、相変化チャンネルトランジスタ。
【請求項１７】
請求項１１乃至１３の何れか１項に記載の相変化チャンネルトランジスタにおいて、前記第１、第２の電極および前記メモリ層は半導体基板上に形成された第１の絶縁膜上に形成され、前記第３の電極は前記メモリ層上に設けられた第２の絶縁膜上に形成されることを特徴とする、相変化チャンネルトランジスタ。
【請求項１８】
請求項１１乃至１３の何れか１項に記載の相変化チャンネルトランジスタにおいて、当該相変化チャンネルトランジスタをスイッチング素子として機能させるために、前記第３の電極には、前記第１、第２の電極間に電圧を印加した場合に前記メモリ層を流れる電流を遮断する第１の電圧と遮断しない第２の電圧が選択的に印加されることを特徴とする、相変化チャンネルトランジスタ。
【請求項１９】
一個のＭＯＳトランジスタと、室温でアモルファス相と結晶相とで安定する相変化材料層を含むメモリ部とで構成されるメモリセルを同一基板上に複数個配列したメモリセルアレイにおいて、
前記メモリ部は、請求項１乃至３の何れか１項に記載の相変化メモリ素子で構成されていることを特徴とする、メモリセルアレイ。
【請求項２０】
同一基板上に、請求項１１乃至１３の何れか１項に記載の相変化チャンネルトランジスタを複数個配置したことを特徴とする、メモリセルアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、室温で結晶相およびアモルファス相で安定する相変化材料を用いた相変化メモリ素子および相変化チャンネルトランジスタ、さらにこれらの素子あるいはトランジスタで構成されるメモリセルアレイに関する。
【背景技術】
【０００２】
例えばカルコゲナイド系の材料は、室温で結晶相およびアモルファス相で安定する特性を有し、それぞれの相で比抵抗が２桁乃至４桁相違する。したがって、このような材料の薄膜を結晶相あるいはアモルファス相のいずれかで安定させることによって情報を書き込み、抵抗値の測定からその薄膜が結晶相かアモルファス相かを判断することにより情報を読み出すようにした、不揮発性のメモリが実現されている。
【０００３】
このようなメモリにおいて、情報、即ち１、０を書き込む場合、相変化材料の薄膜を結晶相からアモルファス相へ、あるいはアモルファス相から結晶層へ相転移させる必要がある。カルコゲナイド系材料では、通常、材料を６３０℃以上に昇温して急冷した場合アモルファス相として固化し、２００℃以上に昇温して徐冷すると結晶相で安定する。相変化材料薄膜の加熱は、薄膜に電流を流すことによって発生するジュール熱を利用して行われる。相変化材料薄膜がアモルファス相に転移した場合、この薄膜の抵抗値は、結晶相に転移した場合の抵抗値に比べて２桁乃至４桁大きい。したがって、相変化材料薄膜に読み出し電圧を印加して流れる電流量を検出することにより、薄膜がアモルファス相か結晶相の何れで安定しているか、即ち書き込まれた情報を読み出すことができる。
【０００４】
最近、このような相変化材料薄膜において、電流の流れる方向に垂直にバイアス電圧を印加することによって電流量の制御が可能であることが見出され、この特性を利用して、メモリ機能とスイッチング機能を有する相変化チャンネルトランジスタが提案されている（特許文献１参照）。この相変化チャンネルトランジスタでは、チャンネル部分を相変化材料で構成することによりメモリ機能を持たせ、かつチャンネル部分を流れる電流をゲート電圧によりオン・オフスイッチングすることにより、情報の書き込み、読み出しのタイミングを制御することができる。したがって、この相変化チャンネルトランジスタを用いてＲＡＭを構成する場合、選択トランジスタとメモリ部とを一個のトランジスタで実現することが可能となり、超高密度のストレージ素子を提供することができる。ちなみに従来のＤＲＡＭでは、選択トランジスタとキャパシタで構成されるメモリ素子とで一個のメモリセルが構成されており、キャパシタを半導体基板上に組み込む必要性からメモリセルの面積が大きくなり、微細化が阻害されている。その結果、メモリセルの高密度化には限度がある。
【０００５】
【特許文献１】特開２００５−９３６１９
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記相変化メモリ素子および相変化チャンネルトランジスタのいずれであっても、情報を書き込むためには相変化材料層に相転移を起こす必要がある。相転移のためには、相変化材料薄膜に通電してジュール熱を発生させることが必要である。ところが、アモルファス相から結晶相に相転移させる場合、アモルファス相での抵抗値が高く電流が流れ難いので、相転移に要する温度まで材料を加熱するためには、相当高い電圧を印加する必要がある。そのため、メモリ素子の書き込み電圧が高くなる。さらに、材料がアモルファス相から結晶相に転移した場合、結晶相での抵抗値が低いため、上記の電圧では材料に過度の電流が流れ素子が破壊されてしまう恐れがある。
【０００７】
このような不都合を防止するためには、相変化材料のアモルファス時の抵抗値を下げて、アモルファス相から結晶相への相転移のための印加電圧を低くする必要がある。現在は、２桁から４桁の差があるアモルファス相と結晶相の抵抗値の差を１桁程度に低下させることが望ましい。ところが、このような要求を満足する相変化材料は得られていない。
【０００８】
本発明は、上記のような問題点を解決する目的でなされたものであり、相変化材料自体を変更することなく、アモルファス相から結晶相への相転移に必要な印加電圧を低くすることが可能な、新規な構成の相変化メモリ素子および相変化チャンネルトランジスタ、さらにこれらの素子を用いたメモリセルアレイを提供することを課題とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、第１の発明に係るメモリ素子は、第１の電極と、第２の電極と、前記第１および第２の電極間に設けたメモリ層と、を備え、前記メモリ層を、少なくとも、室温でアモルファス相および結晶相で安定する相変化材料で構成される第１の層と、抵抗材料で構成される第２の層とで構成し、第２の層の抵抗値を、第１の層がアモルファス相である場合の抵抗値よりも小さく、第１の層が結晶相である場合の抵抗値よりも大きくしている。
【００１０】
第１の電極、第２の電極およびメモリ層を半導体基板上に形成した絶縁膜上に形成する場合、前記第１の層を絶縁膜上に形成し、その上に第２の層を積層するようにしても良い。あるいはその反対でもよい。その場合、相変化材料で構成される第１の層上にさらに抵抗材料で構成される第３の層を設けてもよい。また第１、第２の電極間で、相変化材料の第１の層と抵抗層である第２の層とを並列に隣接するようにして設けても良い。
【００１１】
第２の発明に係る相変化チャンネルトランジスタは、第１の電極と、第２の電極と、前記第１および第２の電極間に設けたメモリ層と、前記メモリ層に絶縁膜を介して設けられた第３の電極と、を備え、前記メモリ層は、少なくとも、室温でアモルファス相および結晶相で安定する相変化材料で構成される第１の層と、抵抗材料で構成される第２の層と含み、第２の層の抵抗値を、第１の層がアモルファス相である場合の抵抗値よりも小さく、第１の層が結晶相である場合の抵抗値よりも大きくしている。
【００１２】
第１、第２の層は、第１、第２の電極間で垂直方向に積層されていても良く、あるいは第１、第２の電極間で並列に隣接するようにして設けられていても良い。また、第３の電極を半導体基板上に形成し、第１、第２の電極およびメモリ層を第３の電極を被覆して前記半導体基板上に設けられた絶縁膜上に形成しても良い。あるいは、第１、第２の電極およびメモリ層を半導体基板上に形成した第１の絶縁膜上に形成し、第３の電極をメモリ層上に設けた第２の絶縁膜上に形成するようにしても良い。
【００１３】
また、この相変化チャンネルトランジスタをスイッチング素子として機能させるために、第１、第２の電極間に電圧を印加した場合にメモリ層を流れる電流を遮断する第１の電圧と遮断しない第２の電圧とを、第３の電極に選択的に印加するようにしても良い。
【００１４】
第３の発明に係るメモリセルアレイは、一個のＭＯＳトランジスタと、室温でアモルファス相と結晶相とで安定する相変化材料層を含むメモリ部とで構成されるメモリセルを同一基板上に複数個配列し、前記メモリ部を、第１の発明に係る相変化メモリ素子で構成している。
【００１５】
第４の発明に係るメモリセルアレイは、前記第２の発明に係る相変化チャンネルトランジスタを複数個、同一の半導体基板上に配置して構成される。
【発明の効果】
【００１６】
第１の発明に係る相変化メモリ素子および第２の発明に係る相変化チャンネルトランジスタでは、メモリ層が、相変化材料層と抵抗層を第１、第２の電極間方向とは垂直方向において積層した構成、あるいは並列に隣接するように配置した構成を有するため、第１、第２の電極間に電圧を印加する場合、メモリ層の合成抵抗は、相変化材料層がアモルファス相である場合はほぼ抵抗層の抵抗値となり、相変化材料層が結晶相である場合はほぼ相変化材料層の抵抗値となる。したがって、抵抗層の抵抗値を相変化材料層がアモルファス相である場合の抵抗値よりも小さくなるように設定すれば、合成抵抗が低下し大きな電流が抵抗層を経由して流れるようになる。その結果、抵抗層が容易に発熱し、その発熱によってアモルファス相である相変化材料層が加熱され、相転移を起こすようになる。
【００１７】
このように、メモリ層を、相変化材料層と抵抗層の積層構造とすることによって、メモリ層全体の合成抵抗値を低減させ、これによって、相変化材料層のアモルファス相から結晶相への相転移を低い印加電圧で実現することが可能となり、実用的な相変化メモリ素子あるいは相変化チャンネルトランジスタを得ることができる。
【００１８】
また、このような相変化メモリ素子あるいは相変化チャンネルトランジスタを同一基板上に複数個配列してメモリセルアレイを構成することによって、より低い電圧で駆動することが可能なメモリセルアレイを得ることができる。特に、相変化チャンネルトランジスタで構成したメモリセルアレイの場合、従来は別個に形成する必要が有ったスイッチング用のトランジスタとメモリ部とを一個のトランジスタで実現できるので、その分基板上で一個のメモリセルが必要とする面積が大幅に低下し、それによって超高密度のメモリセルアレイを実現することが可能となる。
【発明を実施するための最良の形態】
【００１９】
［第１の実施形態］
図１（ａ）および（ｂ）は、本発明の第１の実施形態に係る積層型相変化メモリ素子１の構造を示す一部切り欠き断面図である。図（ａ）は相変化材料層がアモルファス相である場合、図（ｂ）は相変化材料層が結晶相である場合をそれぞれ示している。図（ａ）および（ｂ）において、２はＳｉの半導体基板、４はＳｉＯ２等を材料とする絶縁層、６および８はＡｌ、Ａｕ等を材料とする第１、第２の電極層、１０はカルコゲナイドのような一般の相変化メモリに使用される材料で構成された相変化材料薄膜の層（以下、相変化材料層）、１２はＣ、Ｗ等を材料とする抵抗層を示す。相変化材料層１０および抵抗層１２は、相変化メモリ素子１のメモリ部１４を構成する。また、１３はメモリ部１４を被覆する保護層であって、例えばＳｉＯ２等で構成されている。
【００２０】
カルコゲナイドは、少なくともＳｂとＴｅを含む、ＧｅＳｂＴｅ系あるいはＡｇＩｎＳｂＴｅ系の材料であり、室温でアモルファス相および結晶相で安定している。一例では、材料がアモルファス相をとる場合、その比抵抗ρは約１Ωｍ程度であり、一方、結晶相をとる場合、約１０−４Ωｍ程度である。したがって、層１０がアモルファス相である場合と結晶相である場合の抵抗値の差は、１０４倍、即ち４桁の相違となる。なお、層１０はプラズマ蒸着法などによって形成されるため、プラズマプロセスの相違により、材料の比抵抗と形状で決まる抵抗値とは異なる抵抗値を示す場合が多い。
【００２１】
抵抗層１２は、相変化材料層１０が結晶相を取る場合の抵抗値よりも高く、アモルファス相を取る場合の抵抗値よりも小さい抵抗値を有するように構成される。このような抵抗層１２を実現する材料として、例えば、Ｃ、Ｗ、Ｍｏ、ＴｉＮ、ＴｉＷがある。相変化材料層１０が上記のような比抵抗ρを有するカルコゲナイドである場合、抵抗層１２の比抵抗約を１０−２〜１０−１Ωｍ程度とすることができる。抵抗層１２は、相変化材料層１０上に上記のような抵抗材料を、例えばプラズマ蒸着することによって形成される。
【００２２】
図２に、相変化材料層１０と抵抗層１２の電圧−電流特性の一例を示す。図２のＡは、相変化材料層１０が結晶相を有しその抵抗値がＲ１である場合の電圧−電流特性を、Ｂは相変化材料層１０がアモルファス相を有しその抵抗値がＲ２である場合の電圧−電流特性を、さらにＣは抵抗値Ｒ３を有する抵抗材料層１２の電圧−電流特性を示す。抵抗層１２の抵抗値Ｒ３は、Ｒ１＜Ｒ３＜Ｒ２となるように選択されている。
【００２３】
図１（ａ）では、相変化材料層１０はアモルファス状態であるため、その抵抗値Ｒ２は抵抗層１２の抵抗値Ｒ３より大きく、例えば１０倍である。そのため、メモリ部１４の合成抵抗はほぼ抵抗層１２の抵抗値Ｒ３となり、第１、第２の電極間に電圧を印加した場合、電流は図の点線ａで示すように、主に抵抗層１２を経由して流れる。その結果、抵抗層１２がジュール熱を発生し、相変化材料層１０を加熱する。この加熱によって、相変化材料層１０が間接的に加熱され、アモルファス相から結晶相に相転移を起こす。
【００２４】
図２に示すように、同じ電圧Ｖａをアモルファスの単層（直線Ｂの場合）とアモルファス層と抵抗層の複層（直線Ｃの場合）に印加した場合、流れる電流Ｉは大きく相違する。ジュール熱による発熱は消費される電力、即ちＩ×Ｖによって決まるため、同じ熱量を得る場合には電流Ｉが大きければその分電圧Ｖを低減することができる。したがって、抵抗層と相変化材料層を積層した構造のメモリ層では、より低い印加電圧で、相変化材料層を加熱し相転移を起こすことができる。
【００２５】
一方、図１（ｂ）に示すように相変化材料層１０が結晶相に転移した状態では、その抵抗値はアモルファス相の場合より、例えば３桁程度低下してＲ１となる。その結果、メモリ部１４の合成抵抗はほぼ抵抗Ｒ１となり、電流は図の点線ｂで示すように、相変化材料層１０を経由して流れるようになる。したがって、結晶相からアモルファス相に相転移させる場合は、抵抗層１２が存在する影響をほとんど考慮する必要はない。
【００２６】
以下に、抵抗層１２が存在することによって、アモルファス相から結晶相への相転移のために印加する電圧が低減する理由を詳細に説明する。
【００２７】
ジュール熱の発生量は抵抗体に加えられる電力Ｐによって決まる。ここで、電力Ｐは、
Ｐ＝ＩＶ＝Ｖ２／Ｒ
として示される。相変化材料層１０が抵抗値の小さい結晶相である場合と、抵抗値が大きいアモルファス相である場合に、両者で一定の電力Ｐを得るためには、
Ｐ＝Ｖ１２／Ｒ１＝Ｖ２２／Ｒ２
を満足する電圧Ｖ１（結晶相への印加電圧）、電圧Ｖ２（アモルファス相への印加電圧）が必要である。したがって、アモルファス相へ印加する電圧Ｖ２は、
Ｖ２＝（Ｒ２／Ｒ１）１／２・Ｖ１
となり、電圧Ｖ２は電圧Ｖ１の（Ｒ２／Ｒ１）１／２倍としなければならない。現状では、Ｒ２／Ｒ１＝１０２〜１０４であるため、電圧Ｖ２は電圧Ｖ１の１０〜１００倍の値が必要である。
【００２８】
これに対して、メモリ部１４を相変化材料層１０と抵抗層１２の積層構造とした場合には、相変化材料層１０がアモルファス状態のメモリ部１４の合成抵抗はほぼ抵抗層１２の抵抗値Ｒ３となるため、電力Ｐを得るための電圧Ｖ３は、
Ｖ３＝（Ｒ３／Ｒ１）１／２・Ｖ１
となり、Ｒ３／Ｒ１が５以下であれば、電圧Ｖ３は電圧Ｖ１の約２．２倍の電圧でよい。この結果、従来ではアモルファス相から結晶相への転移のために５Ｖ以上の印加電圧が必要であったものが、５Ｖ以下の電圧で相転移可能とすることができる。
【００２９】
図３の（ａ）および（ｂ）に、本実施形態に係る積層型相変化メモリ素子の他の実施例を示す。なお、以下に示す図面において、図１と同じ符合は同一または類似の構成要素を示すものとする。図３（a）に示す相変化メモリ素子１ａは、第１、第２の電極６、８間にまず抵抗層１６を形成し、その後相変化材料層１０ａを形成した構造を有する。図３（ｂ）に示す相変化メモリ素子１ｂは、図３の素子において、相変化材料層１０ａ上にさらに第２の抵抗層１８を設け、２個の抵抗層１６、１８で相変化材料層１０ａを挟んだ構造を特徴としている。これによって、メモリ部の抵抗値の制御をさらに容易にしている。また、図１に示す構造の相変化メモリ素子と同様に相変化材料層１０ａ上に抵抗層１８を設けているので、相変化材料層１０ａをアモルファス化するために液体化した相変化材料が飛散するのを防止することができる。なお、図（ｂ）の構造において、抵抗層１８の代わりに絶縁層を設けても良い。
【００３０】
［第２の実施形態］
図４は、本発明の第２の実施形態にかかる並列型相変化メモリ素子の構造を示す斜視図である。本実施形態の素子１ｃは、絶縁層４上の第１、第２の電極層６、８間に相変化材料層１０ｂと抵抗層１２ｂを並列に隣接して設けた構造を有している。図示はしていないが、相変化材料層１０ｂと抵抗層１２ｂ上に保護膜を設けても良い。相変化材料層１０ｂと抵抗層１２ｂの電気的特性は、上記第１の実施形態に係る積層型相変化メモリ素子の場合と同様である。したがって、この構造のメモリ素子においても、相変化材料層１０ｂがアモルファス相である場合は第１および第２の電極層６、８間で主に抵抗層１２ｂを介して電流が流れ、相変化材料層１０ｂは抵抗層の温度上昇により間接的に加熱される。そのため、第１の実施形態に係るメモリ素子の場合と同様に、相変化材料層１０ｂをアモルファス相から結晶相に書き換える場合の印加電圧を低く抑えることができる。相変化材料層１０ｂを結晶相からアモルファス相に相転移させる場合は、主に相変化材料層１０ｂを介して電流が流れるので、抵抗層１２ｂの存在による影響はない。
【００３１】
［第３の実施形態］
図５（ａ）および（ｂ）は、本発明の第３の実施形態に係るメモリセルアレイ（ＰＲＡＭ）の構造を示す一部切り欠き断面図である。この図では、ＰＲＡＭの一個のメモリセルのみを示しているが、実際は複数のメモリセルが同一基板上に形成され、高記憶容量の集積回路を構成している。なお、このようなメモリセルアレイにおける配線構造については周知であるので、ここでは説明しない。
【００３２】
図５（ａ）において、２０はＳｉ半導体基板、２２は素子分離用のＳｉＯ２層、２４、２６は例えばｎ＋拡散層、２８はゲート絶縁膜、３０はゲート電極を示す。ｎ＋拡散層２４は、層間絶縁膜３２に設けたスルーホール中に形成したコンタクト３４を介してビットライン３６に接続されている。他方の拡散層２６上には、上記第１の実施形態に係る積層型メモリ部あるいは第２の実施形態にかかる並列型のメモリ部３８が形成されている。図示の例では、メモリ部３８は相変化材料層３８ａと抵抗層３８ｂの積層構造を有し、拡散層２６、４０によって第１、第２の電極を構成している。これによって、第１の実施形態のメモリ素子が構成される。なお、メモリ部３８の他端はｎ＋拡散層４０を介してソースライン４２に接続されている。
【００３３】
拡散層２４、２６、ゲート電極３０はＭＯＳトランジスタを構成し、Ｓｉ半導体基板２０のゲート直下のチャンネル領域４４における通電状態をゲート電極３０に印加する電圧によってオン、オフ制御する。即ち、-メモリ部３８を選択的に駆動する場合は、ゲート電極３０の電圧を制御してチャンネル領域４４を導通状態に設定し、メモリ部に電力を供給する。反対にこのメモリ部を選択しない場合は、ゲート電極３０にオフ電圧を印加する。
【００３４】
したがって、ＭＯＳトランジスタのゲート電圧を制御してチャンネル領域４４を導通させれば、メモリ部３８に、ビットライン３６を介して書き込み（相転移のための電圧）あるいは読み出し電圧が印加され、反対にチャンネル領域４４を非導通とすれば書き込み、読み出し電圧が印加されない。なお、ゲート電極３０は、図示しないワードラインに接続されている。
【００３５】
図５の（ｂ）は、第３の実施形態の他の実施例に係るメモリセルアレイの構造を示す図である。このメモリセルアレイは、図（ａ）のメモリ部に代わって、縦型の電極構造を有するメモリ部を構成したことを特徴とする。メモリ部３９は、ｎ＋層２６上に相変化材料層３９ａと抵抗層３９ｂを並列に隣接して形成した構造を有し、ｎ＋層２６を一方の電極とし、ソースライン４２ａを他方の電極としている。このメモリセルアレイも、図（ａ）に示すメモリセルアレイと同様にして、メモリ部３９に情報を書き込み、読み出すことができる。
【００３６】
図５（ａ）、（ｂ）のメモリセルアレイにおいて、メモリ部３８あるいは３９では、第１、第２の実施形態の説明の項で示したように、相変化材料層がアモルファス相から結晶相へ相転移させる場合に必要な電圧が抵抗層を設けない場合に比べて大幅に低減される。その結果、駆動電力が小さいメモリセルアレイを実現することが可能となる。
【００３７】
［第４の実施形態］
図６乃至図８は、本発明の第４の実施形態に係る相変化チャンネルトランジスタの第１乃至第４実施例の一部切り欠き断面図である。図６乃至図８において、５０は半導体基板、５２はゲート電極、５４はＳｉＯ２等の絶縁膜、５６はソース電極さらに５８はドレイン電極を示す。図６に示す第１の実施例では、ゲート電極５２上に絶縁膜５４を介して相変化材料層６０を形成し、さらにその上に抵抗層６２を形成した構成を有する。図７に示す第２の実施例では、ゲート電極５２上に絶縁膜５４を介して抵抗層６２ａを形成し、その上に層変化材料層６０ａを形成した構成を有する。図８（ａ）に示す第３の実施例では、半導体基板５０上にゲート電極を形成せず、相変化材料層６０ａ上に絶縁膜６４を介してゲート電極５２ａを形成した構成を有する。また、図８（ｂ）に示す第４の実施例では、相変化材料層６０ｂと抵抗層６２ｂを第１、第２の電極層５６、５８間で並列に隣接して配置した構造の相変化チャンネルトランジスタを示す。この相変化チャンネルトランジスタでは、相変化材料層６０ａおよび抵抗層６２ｂ上に絶縁膜６４ａを形成し、その上にゲート電極５２ａを設けている。
【００３８】
図６乃至図８に示すそれぞれの相変化チャンネルトランジスタでは、相変化材料層６０あるいは６０ａをアモルファス相あるいは結晶相とすることによって、このトランジスタをメモリとして機能させている。この場合の書き込み、読み出しの制御は、第１の実施形態における相変化メモリ素子と同じである。さらに、ソース、ドレイン電極５６、５８間でメモリ部を相変化材料層と少なくとも一個の抵抗層との積層構造あるいは並列構造とすることによって、相変化材料層をアモルファス相から結晶相へ相転移させる場合に要する電圧を低減するようにしている。したがって、相変化材料層、抵抗層の材料および抵抗値は、第１の実施形態における相変化メモリ素子の場合と同様に選択され、設定される。
【００３９】
本実施形態の相変化チャンネルトランジスタは、メモリ機能に加えてさらにトランジスタとしてのスイッチング機能を備えている。図９に、図６乃至図８に示す相変化チャンネルトランジスタのゲート電圧とソース・ドレイン電流の関係を模式的に示す。ゲート電圧は、図６乃至８に示すゲート電極５２または５２ａと、ソース電極５６あるいはドレイン電極５８間の電圧である。図９の曲線Ｆは、相変化材料層６０または６０ａが結晶相の状態である場合のゲート電圧対ソース・ドレイン電流（チャンネル電流）の関係を示し、曲線Ｈは相変化材料層６０または６０ａがアモルファス相を取る場合のゲート電圧対ソース・ドレイン電流の関係を示している。
【００４０】
図示するように、相変化材料層６０または６０ａで構成されるチャンネルにおいて、ゲート電圧が一定の値Ｖｔよりも低い場合、チャンネル領域には、ゲート電圧にかかわりなく、層６０または６０ａがアモルファス相であるか結晶相であるかによって決まるほぼ一定の電流Ｉ１（アモルファス相の場合）またはＩ２（結晶相の場合）が流れるが、ゲート電圧が電圧Ｖｔを超えると、チャンネル電流はほとんど流れなくなる。したがって、ゲート電極５２または５２ａに印加する電圧を制御することによって、図６乃至８に示す素子をスイッチング素子としても動作させることができるようになる。
【００４１】
なお、このような相変化材料のスイッチング機能については、上述した特許文献１に詳細に説明されている。
【００４２】
［第５の実施形態］
図１０は、上記第４の実施形態に係る相変化チャンネルトランジスタを用いたメモリセルアレイの構造を示す一部切り欠き断面図であり、２個のメモリセルを示している。図において、８０はＳｉ半導体基板、８２はＳｉＯ２等の絶縁膜を示し、この絶縁膜８２上に、図８に示す構造の相変化チャンネルトランジスタ８３ａ、８３ｂが形成されている。相変化チャンネルトランジスタ８３ａ、８３ｂは、それぞれ、抵抗材料で構成された抵抗層８４、相変化材料で構成された相変化材料層８６、ゲート絶縁膜８８、ゲート電極９０およびソース、ドレイン電極を構成する第１、第２の電極９２および９４を備えている。
【００４３】
さらに、ゲート電極９０は図示しないワードラインに接続され、第１の電極９２はビットライン９６に接続され、かつ第２の電極９４は図示しないソースラインに接続されている。なお、９８は層間絶縁膜を示している。抵抗層８４と相変化材料層８６は、相変化材料層８６がアモルファス層か結晶相かで情報を記録するメモリ部を構成している。ゲート電極９０には、トランジスタ８３ａ、８３ｂをオン、オフスイッチングするためのスイッチング電圧がワードラインを経由して印加される。メモリ部への書き込み、読み出し電圧は、ビットライン９６とソースライン間で印加される。したがって、ビットラインとワードラインを選択して駆動することにより、メモリアレイ上の任意のトランジスタが選択されて情報の書き込み、読み出しあるいは消去が行われる。
【００４４】
図１０のメモリアレイでは、抵抗層８４と相変化材料層８６の積層構造あるいは並列構造によってメモリ部が構成されているので、第１、第２実施形態の相変化メモリ素子について説明したように、相変化材料層８６をアモルファス状態から結晶状態に相転移させるために必要な電圧が低減されるという、大きな利点を有する。さらに、メモリ部を構成するトランジスタがスイッチング機能を有するため、任意のメモリセルをアドレスするための選択トランジスタを設ける必要がない。その結果、選択トランジスタとメモリ部との両者を必要とする従来のメモリセルアレイに比べて、１個のメモリセルの面積が大幅に低減する。その結果、同一基板上に超高密度にメモリセルを構成することができる。
【００４５】
なお、上記の全ての実施形態において、相変化材料としては、ＧｅＳｂＴｅ以外に、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、ＳｂＴｅ、ＧｅＴｅ、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂＴｅ、ＩｎＳｂＧｅ、ＡｇＩｎＳｂＴｅ、ＧｅＳｎＳｂＴｅ、ＧｅＳｂＳｅＴｅ、ＴｅＧｅＳｂＳ等の材料が使用可能である。またこのような材料において、その組成比を種々に変化したものも使用可能である。抵抗層の材料としては、Ｃ、Ｗ、Ｍｏ、ＴｉＮ、ＴｉＷ等がある。絶縁層材料としては、ＳｉＯ２、Ｓｉ３Ｎ４、ＺｎＳ等が使用可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施形態に係る相変化メモリ素子の断面図。
【図２】図１に示す相変化メモリ素子における電圧−電流特性を示す図。
【図３】図１に示す相変化メモリ素子の他の実施例を示す図。
【図４】本発明の第２の実施形態に係る相変化メモリ素子の斜視図。
【図５】本発明の第３の実施形態にかかるメモリセルアレイの断面図。
【図６】本発明の第４の実施形態に係る相変化チャンネルトランジスタの断面図。
【図７】図６に示す相変化チャンネルトランジスタの一実施例を示す図。
【図８】図６に示す相変化チャンネルトランジスタの他の実施例を示す図。
【図９】図６乃至８に示す相変化チャンネルトランジスタのスイッチング機能の説明に供する図。
【図１０】本発明の第５の実施形態に係るメモリセルアレイを示す図。
【符号の説明】
【００４７】
１    相変化メモリ素子
２、２０    Ｓｉ半導体基板
４    絶縁膜
６    第１の電極
８    第２の電極
１０    相変化材料層
１２    抵抗層
１４    メモリ部
１６    第２の抵抗層
５０    Ｓｉ半導体基板
５２、５２ａ    ゲート電極
５４    絶縁膜
５６    ソース電極
５８    ドレイン電極
６０、６０ａ    相変化材料層
６２、６２ａ    抵抗層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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