(57)【要約】【課題】アルミニウムが材料に含まれる上部電極をスパッタ法で形成する際の異常放電の発生を防止することができる構造の半導体装置を提供する。【解決手段】容量素子３は、容量絶縁膜６を下部電極５と上部電極７との間に挟み込んだＭＩＭ構造を有している。容量素子３の上部電極７は、チタンからなる下チタン層１５、アルミニウムと銅との合金からなるアルミニウム銅層１６、チタンからなる上チタン層１７および窒化チタンからなる窒化チタン層１８を、容量絶縁膜６側からこの順で積層して形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
容量絶縁膜を下部電極と上部電極との間に挟み込んだ構造の容量素子を有する半導体装置であって、
前記上部電極は、
前記容量絶縁膜の直上に形成され、チタンを含む金属材料からなるチタン含有層と、
前記チタン含有層の直上に形成され、アルミニウムを含む金属材料からなるアルミニウム含有層とを含む、半導体装置。
【請求項２】
前記チタン含有層は、チタンからなるチタン層である、請求項１に記載の半導体装置。
【請求項３】
前記上部電極は、
前記上部電極における最表面に形成され、窒化チタンからなる窒化チタン表面層をさらに含む、請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＭ（Metal-Insulator-Metal）構造の容量素子を有する半導体装置に関する。
【背景技術】
【０００２】
容量絶縁膜を下部電極および上部電極で挟み込んだ構造（ＭＩＭ構造）の容量素子は、抵抗成分が小さく、高容量密度化が可能であることから、とくに無線通信用システムＬＳＩに搭載される容量素子として注目されている。
ＭＩＭ構造の容量素子の中には、アルミニウム（Ａｌ）を含む金属膜で下部電極および上部電極を形成したものがある。このような容量素子の製造工程では、まず、半導体基板上の層間絶縁膜の表面が平坦化された後、その層間絶縁膜上に、スパッタ法により、アルミニウムを含む金属膜が堆積される。次に、その金属膜上に、プラズマＣＶＤ（Chemical Vapor Deposition）法により、酸化シリコンなどの絶縁材料からなる容量絶縁膜が堆積される。その後、容量絶縁膜上に、スパッタ法により、アルミニウムを含む金属膜が堆積される。そして、容量絶縁膜および各金属膜がパターニングされることにより、ＭＩＭ構造の容量素子が得られる。
【特許文献１】特開２００１−１０２５２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところが、容量絶縁膜上にアルミニウムを含む金属膜（上部電極をなす金属膜）を堆積させる際に、異常放電が起こり、容量絶縁膜が破壊（絶縁破壊）されることがあった。
そこで、本発明の目的は、アルミニウムが材料に含まれる上部電極をスパッタ法で形成する際の異常放電の発生を防止することができる構造の半導体装置を提供することである。
【課題を解決するための手段】
【０００４】
前記の目的を達成するための請求項１記載の発明は、容量絶縁膜を下部電極と上部電極との間に挟み込んだ構造（ＭＩＭ構造）の容量素子を有する半導体装置であって、前記上部電極は、前記容量絶縁膜の直上に形成され、チタンを含む金属材料からなるチタン含有層と、前記チタン含有層の直上に形成され、アルミニウムを含む金属材料からなるアルミニウム含有層とを含むことを特徴としている。
【０００５】
この構成によれば、ＭＩＭ構造の容量素子の上部電極は、アルミニウムを含む金属材料からなるアルミニウム含有層を含む。このアルミニウム含有層は、容量絶縁膜上に、チタンを含む金属材料からなるチタン含有層を介して積層される。
スパッタ法によりアルミニウムを含む金属材料を容量絶縁膜上に堆積させるときに異常放電が生じるメカニズムは、必ずしも明らかではないが、アルミニウムの容量絶縁膜（絶縁材料）に対する濡れ性が原因ではないかと考えられる。すなわち、アルミニウムは、絶縁材料に対する濡れ性が低いので、スパッタ法では、アルミニウムを含む金属材料が容量絶縁膜上に水玉状態で局所的に付着し、その局所的に付着した金属材料に向けて放電が生じるのではないかと考えられる。
【０００６】
一方、アルミニウムは、チタンを含む金属材料に対する濡れ性に優れている。そのため、チタンを含む金属材料に対しては、アルミニウムを含む金属材料が水玉状態で局所的に付着するといったことはない。したがって、アルミニウム含有層がチタン含有層を介して容量絶縁膜上に積層される構造では、スパッタ法によるアルミニウム含有層の形成時における異常放電を防止することができ、その異常放電による容量絶縁膜の絶縁破壊を防止することができる。
【０００７】
なお、前記チタン含有層は、チタンからなるチタン層であってもよいし（請求項２）、窒化チタンからなる窒化チタン層であってもよい。
また、前記上部電極は、前記上部電極における最表面に形成され、窒化チタンからなる窒化チタン表面層をさらに含んでいてもよい（請求項３）。この窒化チタン表面層が上部電極の最表面に形成されていれば、上部電極を形成するためのフォトリソグラフィ工程において、窒化チタン表面層が反射防止膜としての機能を発揮し、良好な露光を達成することができる。
【発明を実施するための最良の形態】
【０００８】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
この半導体装置１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの機能素子が作り込まれた半導体基板（図示せず）上に、酸化シリコンなどの絶縁材料からなる層間絶縁膜２を備えている。
【０００９】
層間絶縁膜２上には、容量素子３が形成されている。また、層間絶縁膜２上には、酸化シリコンなどの絶縁材料からなる絶縁膜４が形成されている。容量素子３は、絶縁膜４で覆われている。
容量素子３は、層間絶縁膜２上に形成された下部電極５と、下部電極５上に形成された容量絶縁膜６と、容量絶縁膜６上に形成された上部電極７とを備えている。すなわち、容量素子３は、容量絶縁膜６を下部電極５と上部電極７との間に挟み込んだＭＩＭ構造を有している。
【００１０】
下部電極５と容量絶縁膜６とは、平面視で同じ外形に形成されている。上部電極７は、平面視で下部電極５および容量絶縁膜６よりも小さく形成されている。そして、下部電極５には、上部電極７と対向していない部分において、絶縁膜４および容量絶縁膜６を貫通する下部電極コンタクトプラグ８が接続されている。一方、上部電極７には、絶縁膜４を貫通する上部電極コンタクトプラグ９が接続されている。下部電極コンタクトプラグ８および上部電極コンタクトプラグ９は、たとえば、タングステンを用いて形成されている。
【００１１】
図２は、容量素子３を拡大して模式的に示す断面図である。
容量素子３の下部電極５は、下チタン層１１、アルミニウム銅層１２、上チタン層１３および窒化チタン層１４を、層間絶縁膜２（図１参照）側からこの順で積層して形成されている。
下チタン層１１は、チタンからなり、たとえば、７ｎｍの層厚を有している。
【００１２】
アルミニウム銅層１２は、アルミニウムと銅との合金（アルミニウム銅）からなり、たとえば、５００ｎｍの層厚を有している。
上チタン層１３は、チタンからなり、たとえば、７ｎｍの層厚を有している。
窒化チタン層１４は、窒化チタンからなり、たとえば、４０ｎｍの層厚を有している。
容量素子３の容量絶縁膜６は、酸化シリコンからなり、たとえば、４０ｎｍの層厚を有している。
【００１３】
容量素子３の上部電極７は、下チタン層１５、アルミニウム銅層１６、上チタン層１７および窒化チタン層１８を、容量絶縁膜６側からこの順で積層して形成されている。
下チタン層１５は、チタンからなり、たとえば、７ｎｍの層厚を有している。
アルミニウム銅層１６は、アルミニウム銅からなり、たとえば、１００ｎｍの層厚を有している。
【００１４】
上チタン層１７は、チタンからなり、たとえば、７ｎｍの層厚を有している。
窒化チタン層１８は、窒化チタンからなり、たとえば、４０ｎｍの層厚を有している。
図３Ａ〜Ｈは、容量素子３の製造方法を工程順に示す模式的な断面図である。
まず、最表面に層間絶縁膜２を有する半導体基板が用意される。そして、図３Ａに示すように、スパッタ法により、層間絶縁膜２上に、チタン層、アルミニウム銅層、チタン層および窒化チタン層の４層構造を有する金属膜２１が形成される。
【００１５】
次いで、図３Ｂに示すように、金属膜２１上に、酸化シリコン膜２２が形成される。この酸化シリコン膜２２は、たとえば、プラズマＣＶＤ（Chemical Vapor Deposition）法により形成することができる。
次に、図３Ｃに示すように、スパッタ法により、酸化シリコン膜２２上に、チタン層、アルミニウム銅層、チタン層および窒化チタン層の４層構造を有する金属膜２３が形成される。
【００１６】
その後、図３Ｄに示すように、金属膜２３上に、上部電極７（図１参照）に対応した形状のレジスト膜２４が形成される。
そして、レジスト膜２４をマスクとして、金属膜２３がエッチングされる。これにより、図３Ｅに示すように、上部電極７が形成される。エッチング処理後、レジスト膜２４は除去される。
【００１７】
次いで、図３Ｆに示すように、酸化シリコン膜２２上に、下部電極５および容量絶縁膜６（図１参照）に対応した形状のレジスト膜２５が形成される。
そして、レジスト膜２５をマスクとして、酸化シリコン膜２２および金属膜２１がエッチングされる。これにより、図３Ｇに示すように、下部電極５および容量絶縁膜６が形成される。エッチング処理後、レジスト膜２５は除去される。
【００１８】
その後、図３Ｈに示すように、ＣＶＤ法により、層間絶縁膜２上に、絶縁膜４の材料の堆積層が形成される。つづいて、その堆積層および容量絶縁膜６がパターニングされることにより、下部電極５および上部電極７をそれぞれ部分的に露出させるための貫通孔２６，２７が形成される。この後、貫通孔２６を介して下部電極５に接続される下部電極コンタクトプラグ８と、貫通孔２７を介して上部電極７に接続される上部電極コンタクトプラグ９が形成されることにより、図１に示す構造の容量素子３が得られる。
【００１９】
前述したように、容量素子３の上部電極７は、アルミニウム銅からなるアルミニウム銅層１６を含む。そして、このアルミニウム銅層１６は、容量絶縁膜６上に、チタンからなる下チタン層１５を介して積層されている。
アルミニウムは、チタンを含む金属材料に対する濡れ性に優れている。そのため、チタンを含む金属材料に対しては、アルミニウムを含む金属材料が水玉状態で局所的に付着するといったことはない。したがって、アルミニウム銅層１６が下チタン層１５を介して容量絶縁膜６上に積層される構造では、スパッタ法によるアルミニウム銅層１６の形成時における異常放電を防止することができ、その異常放電による容量絶縁膜６の絶縁破壊を防止することができる。
【００２０】
たとえば、容量絶縁膜上に、スパッタリング出力１７ｋＷで厚さ１００ｎｍのアルミニウム銅層を形成したところ、容量絶縁膜に、半導体基板の母材であるウエハ１枚あたりで１４箇所の絶縁破壊を生じた。また、容量絶縁膜上に、スパッタリング出力４ｋＷで厚さ７ｎｍのアルミニウム銅層を形成し、さらにスパッタリング出力１７ｋＷで厚さ１００ｎｍのアルミニウム銅層を形成したところ、容量絶縁膜に、半導体基板の母材である半導体ウエハ１枚あたりで１３箇所の絶縁破壊を生じた。これに対し、容量絶縁膜上に、スパッタリング出力１７ｋＷで厚さ７ｎｍのチタン層を形成し、そのチタン層に、スパッタリング出力１７ｋＷで厚さ１００ｎｍのアルミニウム銅層を形成したところ、容量絶縁膜に絶縁破壊を生じなかった。これらの試験結果から、容量絶縁膜の直上にアルミニウム銅層が積層される構造では、スパッタリング出力を制御しても、容量絶縁膜の絶縁破壊を防止することができないのに対し、容量絶縁膜上にチタン層を介してアルミニウム銅層を積層する構造では、容量絶縁膜の絶縁破壊を防止することができることが判る。
【００２１】
また、上部電極７は、その最表面に、窒化チタンからなる窒化チタン層１８を有している。これにより、上部電極７を形成するためのフォトリソグラフィ工程（金属膜２３上にレジスト膜２４を形成するためのフォトリソグラフィ工程）において、窒化チタン層１８が反射防止膜としての機能を発揮し、良好な露光を達成することができる。
なお、図２に示す構造では、アルミニウム銅層１６上に上チタン層１７が積層され、この上チタン層１７上に窒化チタン層１８が積層されているが、上チタン層１７が省略されて、アルミニウム銅層１６の直上に窒化チタン層１８が形成されてもよい。ただし、上チタン層１７が省略された場合、アルミニウム銅層１６と窒化チタン層１８との界面に、絶縁性を有する窒化アルミニウムが生成されるため、上部電極７が高抵抗（上部電極コンタクトプラグ９からの給電が高抵抗）となるが、上チタン層１７を備える構造では、そのような高抵抗化を防止することができる。
【００２２】
また、図２に示す構造では、アルミニウム銅層１６が下チタン層１５を介して容量絶縁膜６上に積層されるとしたが、下チタン層１５に代えて、窒化チタンからなる下窒化チタン層が形成されてもよい。すなわち、チタンを含む金属材料からなる層を介して、アルミニウム銅層１６が容量絶縁膜６上に積層されるとよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００２３】
【図１】この発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
【図２】容量素子を拡大して模式的に示す断面図である。
【図３Ａ】容量素子の製造方法を説明するための模式的な断面図である。
【図３Ｂ】図３Ａの次の工程を示す図解的な断面図である。
【図３Ｃ】図３Ｂの次の工程を示す図解的な断面図である。
【図３Ｄ】図３Ｃの次の工程を示す図解的な断面図である。
【図３Ｅ】図３Ｄの次の工程を示す図解的な断面図である。
【図３Ｆ】図３Ｅの次の工程を示す図解的な断面図である。
【図３Ｇ】図３Ｆの次の工程を示す図解的な断面図である。
【図３Ｈ】図３Ｇの次の工程を示す図解的な断面図である。
【符号の説明】
【００２４】
１    半導体装置
３    容量素子
５    下部電極
６    容量絶縁膜
７    上部電極
１５  下チタン層（チタン含有層）
１６  アルミニウム銅層（アルミニウム含有層）
１７  上チタン層
１８  窒化チタン層（窒化チタン表面層）
【図１】
2008140850.tif 000003
【図２】
2008140850.tif 000004
【図３Ａ】
2008140850.tif 000005
【図３Ｂ】
2008140850.tif 000006
【図３Ｃ】
2008140850.tif 000007
【図３Ｄ】
2008140850.tif 000008
【図３Ｅ】
2008140850.tif 000009
【図３Ｆ】
2008140850.tif 000010
【図３Ｇ】
2008140850.tif 000011
【図３Ｈ】
2008140850.tif 000012