(57)【要約】【課題】オペレータの負荷を軽減しつつ、不良ダイのマーキング判断を精度良く行う。【解決手段】基板検査システムでは、ダイ２が複数配置されたウェハ１の表面を目視により概略的に検査して表面不良箇所を検査するマクロ検査部２０と、前記マクロ検査部２０の表面検査結果に基づき、前記ウェハ１の表面を第１の撮像装置４２により詳細に検査して表面不良箇所を検査するミクロ検査部４０と、前記マクロ検査部２０の表面検査結果と前記ミクロ検査部４０の表面検査結果とを所定のダイレイアウト上に記憶するシステムＰＣ５０内の記憶装置と、前記記憶装置の記憶結果と、前記ウェハ１に対する他の欠陥検査装置６２による欠陥検査結果と、前記ウェハ１に対する電気特性の不良箇所の測定結果とを解析して重ね合わせて前記不良箇所に対するマーキングデータ及び／又はインクレスデータを出力するデータ解析装置６３とを有している。【選択図】図１
2008261692.tif 000002
【特許請求の範囲】
【請求項１】
電子機器が形成されたダイが複数配置された被検査基板の表面を目視により検査して表面不良箇所を検査するマクロ検査部と、
前記マクロ検査部の表面検査結果に基づき、前記被検査基板の表面を第１の撮像装置により検査して表面不良箇所を検査するミクロ検査部と、
前記マクロ検査部の表面検査結果と前記ミクロ検査部の表面検査結果とを所定のダイレイアウト上に記憶する記憶装置と、
前記記憶装置の記憶結果と、前記被検査基板に対する他の欠陥検査装置による欠陥検査結果と、前記被検査基板に対する電気特性の不良箇所の測定結果とを解析して重ね合わせて前記不良箇所に対するマーキングデータ及び／又はインクレスデータを出力するデータ解析装置と、
を有することを特徴とする基板検査システム。
【請求項２】
請求項１記載の基板検査システムは、更に、
前記マクロ検査部は、前記被検査基板の裏面を目視により検査して裏面不良箇所を検査する機能を有し、
前記ミクロ検査部は、前記第１の撮像装置と同一の光軸上に配置された第２の撮像装置を有し、前記マクロ検査部の裏面検査結果に基づき、前記被検査基板の裏面を前記第２の撮像装置により検査して裏面不良箇所を検査する機能を有し、
前記記憶装置は、前記マクロ検査部の表裏検査結果と前記ミクロ検査部の表裏検査結果とを前記所定のダイレイアウト上に記憶する機能を有し、
前記データ解析装置は、前記記憶装置の記憶結果と、前記被検査基板に対する前記他の欠陥検査装置による欠陥検査結果と、前記被検査基板に対する前記電気特性の不良箇所の測定結果とを解析して重ね合わせて前記不良箇所に対するマーキングデータ及び／又はインクレスデータを出力する機能を有することを特徴とする基板検査システム。
【請求項３】
請求項１又は２記載の基板検査システムは、更に、
前記マーキングデータに基づき、前記被検査基板における前記不良箇所のダイにマーキングを行うマーキング装置を有することを特徴とする基板検査システム。
【請求項４】
前記被検査基板は、半導体ウェハであることを特徴とする請求項１〜３のいずれか１項に記載の基板検査システム。
【請求項５】
電子機器が形成されたダイが複数配置された被検査基板の表面を目視により検査して表面不良箇所を検査するマクロ検査処理と、
前記マクロ検査処理後の前記被検査基板に対する位置合わせを行い、前記マクロ検査処理の表面検査結果に基づき、前記被検査基板の表面を第１の撮像装置により検査して表面不良箇所を検査するミクロ検査処理と、
前記マクロ検査処理の表面検査結果と前記ミクロ検査処理の表面検査結果とを所定のダイレイアウト上に記憶する記憶処理と、
前記記憶処理の記憶結果と、前記被検査基板に対する他の欠陥検査結果と、前記被検査基板に対する電気特性の不良箇所の測定結果とを解析して重ね合わせて前記不良箇所に対するマーキングデータ及び／又はインクレスデータを出力するデータ解析処理と、
を有することを特徴とする基板検査方法。
【請求項６】
請求項５記載の基板検査方法は、更に、
前記マクロ検査処理は、前記被検査基板の裏面に対して裏面不良箇所を検査する処理を行い、
前記ミクロ検査処理は、前記第１の撮像装置と同一の光軸上に配置された第２の撮像装置を使用し、前記マクロ検査処理の裏面検査結果に基づき、前記被検査基板の裏面に対して裏面不良箇所を検査する処理を行い、
前記記憶処理は、前記マクロ検査処理の表裏検査結果と前記ミクロ検査処理の表裏検査結果とを前記所定のダイレイアウト上に記憶し、
前記データ解析処理は、前記記憶処理の記憶結果と、前記被検査基板に対する前記他の欠陥検査結果と、前記被検査基板に対する前記電気特性の不良箇所の測定結果とを解析して重ね合わせて前記不良箇所に対するマーキングデータ及び／又はインクレスデータを出力することを特徴とする基板検査方法。
【請求項７】
請求項５又は６記載の基板検査方法は、更に、
前記マーキングデータに基づき、前記被検査基板における前記不良箇所のダイにマーキングを行うことを特徴とする基板検査方法。
【請求項８】
前記被検査基板は、半導体ウェハであることを特徴とする請求項５〜７のいずれか１項に記載の基板検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置等の電子機器が形成された複数のダイが配置された被検査基板（例えば、半導体ウェハ、これを以下単に「ウェハ」という。）において、表面あるいは裏面の外観検査と、電気特性検査とを行うための基板検査システム及び基板検査方法に関するものである。
【背景技術】
【０００２】
例えば、絶縁ゲートバイポーラトランジスタ（Insulated  Gate  Bipolar  Transistor、以下「ＩＧＢＴ」という。）、ダイオード等の半導体装置の製造方法では、ウェハの表面側において多数のダイ毎に回路パターンが形成される。形成後、ウェハの表面の外観検査を行い、不良箇所があるダイには、不良マークをインク等で付すためのマーキングを行う。更に、電気特性検査を行い、不良箇所があるダイには、同じく、マーキングを行う。その後、ウェハにおいて半導体装置がそれぞれ形成された多数のダイを切断してチップとして分離し、不良品のチップを廃棄し、良品のチップのみを使用（例えば、半導体メーカの場合は、出荷）する。
【０００３】
従来、外観検査に関する技術としては、例えば、次のような文献に記載されるものがあった。
【０００４】
【特許文献１】特開２００３−１４６５４号公報
【特許文献２】特開２００６−１２８５０４号公報
【特許文献３】特開２００６−３１０５５１号公報
【特許文献４】特開平１０−１７０６０５号公報
【０００５】
特許文献１は、基板の表裏面を検査（モニタ）し、そのモニタ結果に基づいて不良チップにマーキングを行う技術が記載されている（段落０００６、００２０等参照）。特許文献２、３には、モニタした表裏の画像を重ね合わせてモニタ画面に表示することが記載されている（特許文献２の場合は段落００２３、００４４等参照、特許文献３の場合は段落００４９、００５６等を参照）。又、特許文献４は、基板の外観検査と電気的試験を行い、外観検査の結果と電気的試験の結果とを重ね合わせて不良箇所を解析することが記載されている（段落００８７〜００９２等を参照）。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の基板検査システムあるいは基板検査方法では、欠陥検査プログラムを実行するためのマイクロプロセッサ（以下「ＭＰＵ」という。）等を用いて自動的に基板の外観検査を行ったり、その後、テストプログラムを用いてプロービングにより電気特性検査を行っているが、これらの検査は、煩雑な作業や処理が必要になるばかりか、時には不良箇所を発見できないことがある。そこで、従来、自動的に基板の外観検査を行う前に、オペレータが目視により外観検査を行い、不良箇所を発見した場合には、ウェハ内の不良ダイ位置を手書きにて書き写し、マーキング情報として次工程にフィードバックし、不良としてのマーキングを実施している。
【０００７】
この場合、ダイサイズが小さくなると、不良対象チップの位置の確定ミスが生じ易くなると共に、オペレータの負荷が増大するという不具合が生じている。
【課題を解決するための手段】
【０００８】
本発明の基板検査システムでは、電子機器が形成されたダイが複数配置された被検査基板の表面を目視により検査して表面不良箇所を検査するマクロ検査部と、前記マクロ検査部の表面検査結果に基づき、前記被検査基板の表面を第１の撮像装置により検査して表面不良箇所を検査するミクロ検査部と、前記マクロ検査部の表面検査結果と前記ミクロ検査部の表面検査結果とを所定のダイレイアウト上に記憶する記憶装置と、前記記憶装置の記憶結果と、前記被検査基板に対する他の欠陥検査装置による欠陥検査結果と、前記被検査基板に対する電気特性の不良箇所の測定結果とを解析して重ね合わせて前記不良箇所に対するマーキングデータ及び／又はインクレスデータを出力するデータ解析装置とを有することを特徴とする。
【０００９】
本発明の基板検査方法では、電子機器が形成されたダイが複数配置された被検査基板の表面を目視により検査して表面不良箇所を検査するマクロ検査処理と、前記マクロ検査処理後の前記被検査基板に対する位置合わせを行い、前記マクロ検査処理の表面検査結果に基づき、前記被検査基板の表面を第１の撮像装置により検査して表面不良箇所を検査するミクロ検査処理と、前記マクロ検査処理の表面検査結果と前記ミクロ検査処理の表面検査結果とを所定のダイレイアウト上に記憶する記憶処理と、前記記憶処理の記憶結果と、前記被検査基板に対する他の欠陥検査結果と、前記被検査基板に対する電気特性の不良箇所の測定結果とを解析して重ね合わせて前記不良箇所に対するマーキングデータ及び／又はインクレスデータを出力するデータ解析処理とを有することを特徴とする。
【発明の効果】
【００１０】
本発明の基板検査システム及び基板検査方法によれば、目視によるマクロ検査結果と、このマクロ検査結果に基づき、目視によるミクロ検査結果と、他の欠陥検査結果とを、同時にシステム上のデータベースとして管理できる上に、マクロ検査時に不良箇所の画像データも同時に取得できるため、オペレータの負荷を抑制しつつ、不良ダイのマーキング判断を精度良く行うことができる。
【発明を実施するための最良の形態】
【００１１】
基板検査システムでは、電子機器が形成されたダイが複数配置された被検査基板（例えば、ウェハ）の表面を目視により概略的に検査して表面不良箇所を検査するマクロ検査部と、前記マクロ検査部の表面検査結果に基づき、前記被検査基板の表面を第１の撮像装置により詳細に検査して表面不良箇所を検査するミクロ検査部と、前記マクロ検査部の表面検査結果と前記ミクロ検査部の表面検査結果とを所定のダイレイアウト上に記憶する制御部内の記憶装置と、前記記憶装置の記憶結果と、前記被検査基板に対する他の欠陥検査装置による欠陥検査結果と、前記被検査基板に対する電気特性の不良箇所の測定結果とを解析して重ね合わせて前記不良箇所に対するマーキングデータ及び／又はインクレスデータを出力するデータ解析装置とを有している。
【実施例１】
【００１２】
（実施例１の基板検査システム）
図１は、本発明の実施例１を示す基板検査システムの概略の構成図である。及び、図２は、図１中の制御部（例えば、システム・パーソナルコンピュータ（以下「システムＰＣ」という。）を示す概略の構成図である。
【００１３】
図１に示す基板検査システムは、複数の被検査基板（例えば、ウェハ）１を収納するウェハキャリア１０を有している。ウェハ１は、薄い円板の外周の一部がカットされた整列用のオリエンテーションフラット部（以下「オリフラ部」という。）１ａを有し、回路パターンが形成されたほぼ方形のダイ２が平面上において横方向のＸ軸方向及び縦方向のＹ軸方向に多数配置されている。更に、この基板検査システムは、ウェハキャリア１０から取り出された（ロードされた）ウェハ１を目視検査するためのマクロ検査部２０と、ウェハ１のオリフラ１ａを一定方向にアライメント（整列）するためのオリフラ合わせ用のウェハ位置出し部３０と、オリフラ合わせされたウェハ１に対して目視検査するためのミクロステージ４１及び第１の撮像装置４２等により構成されるミクロ検査部４０とを有し、これらのウェハキャリア１０、マクロ検査部２０、ウェハ位置出し部３０、及びミクロ検査部４０が、システムＰＣ５０により制御される構成になっている。
【００１４】
マクロ検査部２０は、回転可能なマクロステージ２１上に載置されたウェハ１に対して、落射照明器２２により上斜め方向から照射し、そのウェハ反射面をオペレータの目２３で目視して、外観の大まかな不良箇所（例えば、回路パターンの欠損、傷、メタル成膜時のパターン欠陥、付着した異物等の欠陥）３を検査するものであり、このマクロ検査結果がシステムＰＣ５０に格納される。ウェハ位置出し部３０は、ウェハ１をロードしてミクロテージ４１にセットする前に、そのミクロステージ４１のパターンがＸ軸方向及びＹ軸方向に近くなるようにアライメントするものである。
【００１５】
ミクロ検査部４０は、Ｘ軸方向及びＹ軸方向に移動可能なマクロステージ４１上にセットされたウェハ１に対して、マクロ検査結果に基づき、対物レンズ４２ａ及び電荷結合素子型カメラ（以下「ＣＣＤカメラ」という。）４２ｂ等により構成された第１の撮像装置４２により、ウェハ１上の詳細な外観検査をし、不良箇所３の画像を取得すると共に、不良箇所３の位置を検出して不良ダイデータの座標変換を行い、その不良ダイの画像データ及び変換された不良ダイデータの座標値をシステムＰＣ５０に格納するものである。
【００１６】
システムＰＣ５０は、例えば、図２に示すように、ウェアキャリア１０、マクロ検査部２０、ウェハ位置出し部３０、及びミクロ検査部４０に対して入出力インタフェースを介して接続される内部バス５１を有している。内部バス５１には、例えば、制御部、演算部、アドレス管理部等により構成される制御部（例えば、中央処理装置、以下「ＣＰＵ」という。）５２と、ワーキングデータ等を格納する随時読み書き可能なメモリ（以下「ＲＡＭ」という。）５３と、欠陥解析プログラム等を格納する読み出し専用メモリ（以下「ＲＯＭ」という。）５４と、ウェハマップのダイレイアウトデータ等を格納するハードディスク等の補助記憶装置５５と、キーボード等の入力部５６と、目視検査部２０及びミクロ検査部４０の不良ダイデータ等を表示するための表示装置や出力ポート等の出力部５７と、ネットワークインタフェース５８等とが、相互に接続されている。
【００１７】
ネットワークインタフェース５８には、例えば、ウェハ１を自動的に外観検査したり、自動的に電気特性測定等を行うための特許文献２等に記載された欠陥解析装置６０が接続されている。図１に示す欠陥解析装置６０は、複数の半導体製造工程におけるウェハの欠陥の検査及び解析を行うための装置であり、例えば、画像取り込み装置６１、欠陥検査装置６２、及びデータ解析装置６３等により構成され、そのデータ解析装置６３に電気特性測定装置６４が接続され、更に、そのデータ解析装置６３の出力端子から、マーキングデータＳ６３ｂをマーキング装置７０へ出力したり、あるいは、インクレスデータＳ６３ｃを出力する機能等を有している。
【００１８】
画像取り込み装置６１は、例えば、データ解析装置６３から与えられる欠陥分布情報Ｓ６３ａの受信に応答して、電子顕微鏡等によりウェハ表面の観察画像を取り込み、ディジタル信号の基板観察情報Ｓ６１等をデータ解析装置６０へ与える機能を有している。欠陥検査装置６２は、ウェハ１の欠陥を検査してＸ軸及びＹ軸からなる２次元座標系の欠陥座標、欠陥分布及び欠陥サイズを含む欠陥分布情報Ｓ６２を得てデータ解析装置６３へ与える装置であり、例えば、光学画像比較検査装置、レーザ散乱式検査装置、あるいは電子顕微鏡画像検査装置等により構成されている。
【００１９】
データ解析装置６３は、例えば、画像取り込み装置６１から与えられる基板観察情報Ｓ６１と、欠陥検査装置６２から与えられる欠陥分布情報Ｓ６２と、テスタ及びプローブカードを有する電気特性測定装置６４により測定されたウェハ１の電気特性測定結果とを合成して欠陥情報を生成し、この欠陥情報に基づいてウェハ１中のダイ２の不良を判定し、不良と判定されたダイ２をインクでマーキングするためのマーキングデータＳ６３ｂをマーキング装置７０へ出力したり、あるいは、インクレスデータＳ６３ｃを出力する機能等を有し、ＭＰＵ等により構成されている。
【００２０】
（実施例１の基板検査方法）
図３は、図１の基板検査システムを用いた基板検査方法を示す処理工程図である。図４（ａ）〜（ｃ）は、図１のウェハ位置出し部３０の処理を示す図である。図５（ａ）〜（ｃ）は、図１のシステムＰＣ５０におけるダイレイアウト作成方法を示す図である。更に、図６（ａ）〜（ｄ）は、図５の処理工程の説明図である。
【００２１】
以下、主として図３の処理工程図を参照しつつ、本実施例１の基板検査方法を説明する。
先ず、ウェハキャリア１０から取り出したウェハ１に対して、ウェハ位置出し部３０によりオリフラ部１ａの位置出しを行い、ミクロステージ４１にウェハ１をロードする。更に、ミクロステージ４１に対するウェハ１の回転角度成分Θを補正する（図３のステップＰ１）。
【００２２】
即ち、ウェハ位置出し部３０の処理では、図４（ａ）〜（ｃ）に示すように、Ｘステージ座標及びＹステージ座標からなるミクロステージ４１上のウェハ１のダイレイアウト位置と、システムＰＣ５０の補助記憶装置５５上に描く（格納する）ウェハ１上のダイレイアウトを一致させるために、ウェハ１内の同一線上のダイ原点２ａにて第１アライメント位置Ａ１及び第２アライメント位置Ａ２のアライメントを行い、ミクロステージ４１に対するオリフラ部１ａのウェハ回転成分Θを補正する。
【００２３】
補正後、ウェハ１に対するダイレイアウトをダイサイズ、ウェハ中心１ｂからダイ原点２ａまでのオフセットを用いて、実際のミクロステージ４１上のウェハ１のダイレイアウトを基に、ウェハ１に対するダイレイアウトを作成する（ステップＰ２）。
【００２４】
即ち、ダイレイアウト作成では、例えば、図５（ａ）に示すように、ウェハ中心１ｂを原点（０，０）とした場合、この原点（０，０）から基準とするダイ２のコーナ（ダイ原点２ａ）までの距離ｘ，ｙをシステムＰＣ５０に入力するか、あるいは、Ｘ、Ｙステージ座標より算出してシステムＰＣ５０に入力する。次に、図５（ｂ）に示すように、ダイ２のＸ軸、及びＹ軸上のサイズをシステムＰＣ５０に入力し、ダイ原点２ａを基準にダイレイアウト格子を描く（補助記憶装置５５に格納する）。図５（ａ）及び（ｂ）によりウェハ１に対するダイ２のレイアウトの位置が特定され、格子を描いているため、その後、図５（ｃ）に示すように、ウェハ外径に対する有効外のチップ（斜線箇所のチップ）を消し込み、実ウェハ上にパターン転写されているダイレイアウトと一致させる。
【００２５】
以上により、マクロステージ２１上のウェハ１内の座標と、システムＰＣ５０の補助記憶装置５５上のウェハマップ内のダイレイアウト上の位置とが一致するようにし、レシピとしてシステムＰＣ５０の補助記憶装置５５に登録する（ステップＰ３）。
【００２６】
次に、製品（ウェハ１）の検査を以下のようにして行う（ステップＰ１０）。
先ず、対象となるシステムＰＣ５０の補助記憶装置５５に登録されているレシピを読み出す（ステップＰ１１）。
【００２７】
ウェハ１の表面をマクロ検査部２０で目視検査した後、ウェハ１０をウェハ位置出し部３０によりミクロステージ４１へロードし、ミクロ検査部４０の対物レンズ４２ａ及びＣＣＤカメラ４２ｂによりウェハ１の表面を検査し、マクロ検査部２０及びミクロ検査部４０により不良箇所３が発見されたダイ２の位置をシステムＰＣ５０における補助記憶装置５５内のダイレイアウト上に登録して行く（ステップＰ１２）。この時、マクロ検査部２０及びミクロ検査部４０により観察した不良箇所３の位置座標の他に、対物レンズ４２ａ及びＣＣＤカメラ４２ｂにより観察した不良箇所３の画像データも、同時に補助記憶装置５５内に登録して行く（ステップＰ１３）。
【００２８】
補助記憶装置５５に登録された不良ダイデータを欠陥解析装置６０へ転送する（図６（ａ）の工程１）。欠陥解析装置６０において、画像取り込み装置６１及び欠陥検査装置６２により自動的に外観検査を行うと共に、プロービングによる電気特性測定装置６４を用いて自動的に電気特性検査を行う。そして、データ解析装置６３により、登録された不良ダイデータ（図６（ａ）の工程１）と、自動外観検査結果により異常と判断されたダイ位置（図６（ｂ）の工程２）と、自動電気特性検査結果により異常と判断されたダイ位置（図６（ｃ）の電気特性工程）とを重ね合わせて、データ解析装置６３からマーキングデータＳ６３ｂ又はインクセルデータＳ６３ｃを出力する。データ解析装置６３からマーキングデータＳ６３ｂが出力されると、マーキング装置７０により、インクを用いて不良箇所のダイ３へマーキングが行われる。ダイ３の微細化により、インクを用いたマーキングができない場合には、データ解析装置６３からインクレスデータＳ６３ｃが出力される（ステップＰ１４）。
【００２９】
その後、ウェハ１において半導体装置がそれぞれ形成された多数のダイ２を切断してチップとして分離し、例えば、半導体製造メーカの場合は、不良品のチップを廃棄し、良品のチップのみを市場へ流出する。
【００３０】
（実施例１の効果）
本実施例１の基板検査システムによれば、オペレータによる目視検査にて発見されたウェハ１上の不良ダイ位置をシステムＰＣ５０上のウェハダイレイアウトのダイ２の位置にリンクさせる機能を持ち、オペレータが容易に不良チップ位置を不良ダイ情報として出力する構成になっている。そのため、本来目視外観検査において不良個所の観察時のウェハ１上のダイ座標とシステムＰＣ５０上のダイ座標及び不良個所の座標を一致させてデータベースに変換することと、同時に不良個所の画像を取り込むことにより、複数工程の不良ダイを重ね合わせて電気特性で異常と判断できないような異常も合わせてマーキングできる。
【００３１】
即ち、図６に示すように、マクロ検査部２０及びミクロ検査部４０による検査工程１の結果（図６（ａ））と、自動外観検査の工程２の結果（図６（ｂ））とで登録されたダイ２の不良箇所３が、電気特性検査結果（図６（ｃ））で不良となっていない場合があり、上記のように電気特性検査結果と重ね合わせてマーキングを行うことで、通常、電気特性検査のみで不良と判断されない不良ダイを市場に流出することを防止できる。
【実施例２】
【００３２】
図７は、本発明の実施例２を示す基板検査システムを用いた基板検査方法の概略の説明図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００３３】
図１に示す実施例１のマクロ検査部２０及びミクロ検査部４０による目視検査結果と、図１のような画像取り込み装置６１及び欠陥検査装置６２を用いた例えば２つの自動外観検査工程８０−１，８０−２の検査結果と、電気特性測定装置６４の測定結果とを入力し、図１のような欠陥解析装置６０内のデータ解析装置６３により、不良ダイの抽出とその抽出結果を重ね合わせて（マージして）、マーキングデータＳ６３ｂ又はインクレスデータＳ６３ｃを出力する構成にしても良い。
【００３４】
このように、実施例１のマクロ検査部２０及びミクロ検査部４０による目視検査結果と、２つの自動外観検査工程８０−１，８０−２の結果と、電気特性測定装置６４の測定結果とをマージすることにより、これらすべての検査（測定）の結果で異常が検出された不良ダイへのマーキングのみならず、目視検査結果、自動外観検査工程８０−１，８０−２による検査結果、伝記特性測定装置６４での測定結果の少なくともいずれか１つで異常が検出された不良ダイに対して併せてマーキングすることが可能となり、スクリーニング精度を向上できる。
【実施例３】
【００３５】
図８は、本発明の実施例３を示す基板検査システムの概略の構成図、及び、図９は、図８の基板検査システムを用いた基板検査方法の概略の説明図であり、実施例１を示す図１及び実施例２を示す図７中の要素と共通の要素には共通の符号が付されている。
【００３６】
例えば、ＩＧＢＴ、ダイオード等の半導体装置の製造方法では、ウェハ１の表面側において多数のダイ毎に回路パターンが形成されると共に、裏面側においても多数のダイ毎に電極パターン等が形成され、この電極パターン等に不良箇所がある場合も、ダイ２の欠陥原因になることがある。そこで、図８に示すように、図１のミクロ検査部４０におけるウェハ表面観察用の対物レンズ４２ａ及びＣＣＤカメラ４２ｂからなる第１の撮像装置４２に対して、これと同一の光軸上に位置するウェハ裏面観察用の対物レンズ４３ａ及びＣＣＤカメラ４３ｂからなる第２の撮像装置４３を設ける。そして、図９に示すように、ウェハ裏面観察用の撮像装置４３によるウェハ裏面検査結果をウェハ表面のダイ位置情報に入力（反映）させ、ウェハ表面不良箇所にウェハ裏面不良箇所に相当するダイ情報を重ね合わせれば、スクリーニング精度をより向上できる。
【００３７】
同様に、２つの自動外観検査工程８０−１，８０−２において、ウェハ表面情報にウェハ裏面情報を反映させる構成にすれば、更に、スクリーニング精度が良くなる。
【００３８】
（変形例）
本発明は、上記実施例に限定されず、例えば、基板検査システムの構成を図示以外の構成に変更したり、それに応じて、基板検査方法の処理内容を図示以外の処理手順に変更する等、数種々の利用形態や変形が可能である。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施例１を示す基板検査システムの概略の構成図である。
【図２】図１中のシステムＰＣを示す概略の構成図である。
【図３】図１の基板検査システムを用いた基板検査方法を示す処理工程図である。
【図４】図１のウェハ位置出し部の処理を示す図である。
【図５】図１のシステムＰＣにおけるダイレイアウト作成方法を示す図である。
【図６】図５の処理工程の説明図である。
【図７】本発明の実施例２を示す基板検査システムを用いた基板検査方法の概略の説明図である。
【図８】本発明の実施例３を示す基板検査システムの概略の構成図である。
【図９】図８の基板検査システムを用いた基板検査方法の概略の説明図である。
【符号の説明】
【００４０】
１      ウェハ
１０      ウェハキャリア
２０      マクロ検査部
２１      マクロステージ
２２      落射照明器
３０      ウェハ位置出し部
４０      ミクロ検査部
４１      ミクロステージ
４２，４３      撮像装置
５０      システムＰＣ
６０      欠陥解析装置
６１      画像取り込み装置
６２      欠陥検査装置
６３      デー解析装置
６４      電気特性測定装置
７０      マーキング装置
【図１】
2008261692.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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