(57)【要約】      （修正有）【課題】予め形成されたダイ受入れキャビティおよび／または基板の上面内に形成された端子コンタクト金属パッドを備えた基板を含む優れたＣＴＥ性能を有するウェハレベルパッケージおよびその方法を提供する。【解決手段】ダイは、接着によってダイ受入れキャビティ内に配置され、誘電体層は、ダイおよび基板上に形成される。少なくとも１つの再配線ビルドアップ層（ＲＤＬ）が誘電体層上に形成され、ダイビアコンタクトパッドに連結される。接続構造、例えば、ＵＢＭ１８が再配線ビルドアップ層上に形成される。複数の端子導電性バンプ２０がＵＢＭ１８に連結される。【選択図】図２
2008153668.tif 000002
【特許請求の範囲】
【請求項１】
予め形成されたダイ受入れキャビティおよび／または上面内に形成された端子コンタクトパッドを備えた基板と、
前記ダイ受入れキャビティ内に接着によって配置されたダイと、
弾性誘電体層、感光層、シリコーン誘電体に基づく層、シロキサン重合体（ＳＩＮＲ）層、ポリイミド（ＰＩ）層、またはシリコーン樹脂層を含み、前記ダイおよび前記基板上に形成され、前記ダイと前記基板との間の間隙を補充して前記ダイと前記基板との間の熱機械的応力を吸収する誘電体層と、
前記誘電体層上に形成され、前記ダイに連結された再配線層（ＲＤＬ）と、
前記ＲＤＬと連結された複数のパッドと、
を含む、パッケージの構造。
【請求項２】
前記パッドに連結された導電性バンプと、
前記ＲＤＬ上に形成された保護層と、
をさらに含む、請求項１に記載の構造。
【請求項３】
前記ＲＤＬは、Ｔｉ／Ｃｕ／Ａｕ合金またはＴｉ／Ｃｕ／Ｎｉ／Ａｕ合金を含む合金から作られ、前記基板の材料は、エポキシ系のＦＲ５、ＦＲ４、ＢＴ、シリコン、ＰＣＢ（プリント基板）材料、ガラス、セラミックス、合金、または金属を含む、請求項１に記載の構造。
【請求項４】
前記基板の材料は、４２アロイ（Ｎｉ４２％−Ｆｅ５８％）またはコバール（Ｎｉ２９％−Ｃｏ１７％−Ｆｅ５４％）を含む、請求項３に記載の構造。
【請求項５】
予め形成されたダイ受入れキャビティおよび／または上面内に形成された端子コンタクトパッドを備えた基板を提供すること、
ピックアンドプレイス・ファインアライメントシステムを用いて、前記基板を接着するために周辺領域に接着材料を含むキャリアツール上に、品質保証された良品ダイを所望のピッチで再分配すること、
ダイの裏面に接着物質を付着させること、
前記基板を前記ダイの裏面に結合して、硬化させ、それから、前記ツールを前記基板から分離させること、
前記ダイおよび基板上に誘電体層をコーティングした後に、真空にする処置を実行すること、
前記ダイおよび／または基板のコンタクトパッドを露出させるための孔を形成すること、
少なくとも１つの導電性ビルドアップ層を前記誘電体層上に形成すること、
前記少なくとも１つの導電性ビルドアップ層上に接触構造を形成すること、
前記少なくとも１つの導電性ビルドアップ層上に保護層を形成すること、
を含む、半導体デバイスパッケージを形成する方法。
【請求項６】
前記接触構造に連結する導電性バンプを形成することをさらに含む、請求項５に記載の方法。
【請求項７】
前記誘電体層が、弾性誘電体層、感光層、シリコーン誘電体に基づく物質の層、ポリイミド（ＰＩ）層、またはシリコーン樹脂層を含み、前記シリコーン誘電体に基づく物質は、シロキサン重合体（ＳＩＮＲ）、ダウコーニングのＷＬ５０００シリーズ、またはそれらの組み合わせを含む、請求項５に記載の方法。
【請求項８】
前記少なくとも１つの導電性ビルドアップ層は、Ｔｉ／Ｃｕ／Ａｕ合金またはＴｉ／Ｃｕ／Ｎｉ／Ａｕ合金を含む合金から作られ、前記基板の材料は、エポキシ系のＦＲ５、ＦＲ４、ＢＴ、シリコン、ＰＣＢ（プリント基板）材料、ガラス、セラミックス、合金、または金属を含む、請求項５に記載の方法。
【請求項９】
前記基板の材料は、４２アロイ（Ｎｉ４２％−Ｆｅ５８％）またはコバール（Ｎｉ２９％−Ｃｏ１７％−Ｆｅ５４％）を含む、請求項８に記載の方法。
【請求項１０】
前記キャリアツールがガラスから作られる、請求項５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野
本発明は、ウェハレベルパッケージ（ＷＬＰ）、より具体的には優れたＣＴＥ性能を有するウェハレベルパッケージに関する。
【背景技術】
【０００２】
従来技術の説明
半導体デバイスの分野において、継続的にデバイスの密度は増加し、デバイスの寸法は縮小している。上で述べられたような状況に適応するために、そのような高密度デバイスのパッケージ化または相互接続の技術への要求もまた増加している。従来は、フリップチップ（ｆｌｉｐ−ｃｈｉｐ）の取り付け方法において、ダイ表面上に多数の半田バンプ（ｓｏｌｄｅｒ  ｂｕｍｐｓ）が形成されていた。半田バンプの形成は、所望の半田バンプのパターンを生成するための半田マスク（ｓｏｌｄｅｒ  ｍａｓｋ）を介して、半田複合材料（ｓｏｌｄｅｒ  ｃｏｍｐｏｓｉｔｅ  ｍａｔｅｒｉａｌ）を用いて実行される可能性がある。チップパッケージの機能は、配電（ｐｏｗｅｒ  ｄｉｓｔｒｉｂｕｔｉｏｎ）、信号分配（ｓｉｇｎａｌ  ｄｉｓｔｒｉｂｕｔｉｏｎ）、熱放散、保護、および支持などを含む。半導体が複雑になるにつれて、例えば、リードフレームパッケージ（ｌｅａｄ  ｆｒａｍｅ  ｐａｃｋａｇｅ）、フレックスパッケージ（ｆｌｅｘ  ｐａｃｋａｇｅ）、リジッドパッケージ（ｒｉｇｉｄ  ｐａｃｋａｇｅ）技術などの従来のパッケージ技術は、チップ上に高密度の要素を有するさらに小さいチップの生産要求に答えることができない。
【０００３】
さらに、従来のパッケージ技術は、複数のダイをウェハ上でそれぞれのダイに分割し、それぞれをパッケージしなければならない。したがって、これらの技術は、製造工程に時間がかかる。チップパッケージ技術は、集積回路の進歩に非常に影響を受けるので、電子機器のサイズへの要求が厳しくなるにつれて、パッケージ技術への要求もそのようになる。上で述べた理由のために、今日、パッケージ技術の流れは、ボールグリッドアレー（ＢＧＡ）、フリップチップ（ＦＣ−ＢＧＡ）、チップスケールパッケージ（ＣＳＰ）、ウェハレベルパッケージ（ＷＬＰ）に向いている。「ウェハレベルパッケージ」は、他の複数の工程段階と同様にウェハ上のすべてのパッケージ化およびすべての相互接続が、シンギュレーション（ｓｉｎｇｕｌａｔｉｏｎ）（ダイシング）されてチップ（ダイ）になる前に、実行されるという意味であると理解される。一般的に、すべての組立工程またはパッケージ化工程が完了した後、複数の半導体ダイを有するウェハから個々の半導体パッケージに分離される。ウェハレベルパッケージは、極めて優れた電気特性とともに極めて小さい寸法を有する。
【０００４】
ＷＬＰ技術は、ウェハ上でダイが作られてテストされ、その後に表面実装（ｓｕｒｆａｃｅ−ｍｏｕｎｔ）ラインにおいて組立のためにダイシングされる進歩的なパッケージ化技術である。ウェハレベルパッケージ技術は、単体チップまたはダイとして使用するのではなくウェハ全体を一つの対象物として使用するので、スクライビング工程を実行する前にパッケージ化およびテストが遂行される。さらに、ＷＬＰは非常に進歩的な技術であるため、ワイヤーボンディング、ダイマウント、そしてアンダーフィルの工程を省略することができる。ＷＬＰ技術を利用することによって、費用と製造時間を削減でき、得られるＷＬＰの構造はダイと等しくなる。したがって、この技術は電子デバイスの小型化の要求を満たすことができる。
【０００５】
上で述べられたＷＬＰの利点はあるものの、ＷＬＰ技術を受け入れるのに影響を与えるいくつかの問題がまだある。例えば、ＷＬＰ構造の材料間のＣＴＥの差分（不整合）が、構造の機械的な不安定性に対するもう一つの重要な要因となる。インテル社の特許番号ＵＳ６，２７１，４６９号によって開示されているパッケージの構造は、ＣＴＥの不整合問題に苦しめられている。それは、従来技術が成形材料（ｍｏｌｄｉｎｇ  ｃｏｍｐｏｕｎｄ）によって封止（ｅｎｃａｐｓｕｌａｔｅ）されたシリコンダイ（ｓｉｌｉｃｏｎ  ｄｉｅ）を用いているからである。知られているように、シリコン材料のＣＴＥは２．３であるが、成形材料のＣＴＥはおよそ２０〜４０である。その配置は、化合物および誘電体層物質の硬化温度（ｃｕｒｉｎｇ  ｔｅｍｐｅｒａｔｕｒｅ）がより高いために、工程期間中にチップ位置のずれを引き起こし、相互接続パッドがずらされることにより歩留まりおよび動作の問題を引き起こす。温度サイクルの期間に元の位置に戻すのは困難である（もし、硬化温度がＴｇの付近またはＴｇを超えていれば、それはエポキシ樹脂の特性により引き起こされる）。それは、従来の構造のパッケージでは大きなサイズを処理できないことを意味し、さらに高い製造費を招く。
【０００６】
さらに、いくつかの技術が、基板の上面に直接形成されたダイの使用を含む。知られているように、再配線層（ＲＤＬ；ｒｅ−ｄｉｓｔｒｉｂｕｔｉｏｎ  ｌａｙｅｒ）をエリアアレイ型の複数の金属パッドに関与させる再配線工程（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ｐｒｏｃｅｓｓｅｓ）を通じて、半導体のパッドは再配線される。ビルドアップ層は、パッケージのサイズを増大させる。したがって、パッケージの厚さは増大する。これは、チップのサイズを小さくする要求に矛盾する可能性がある。
【０００７】
さらに、従来技術は、「パネル」型パッケージを形成するために、複雑な工程に苦しめられる。それは封止するための金型および型材の注入を必要とする。ダイおよび化合物の表面を同じレベルで制御するのは、化合物の熱硬化（ｈｅａｔ  ｃｕｒｉｎｇ）後のゆがみのため見込みがなく、平坦でない表面を研磨するためにＣＭＰ工程が必要となる可能性がある。その結果、費用は増加する。
【０００８】
したがって、本発明は、上述の問題を克服し、そしてまた、温度サイクルのより良いボードレベル信頼性試験を提供するために、優れたＣＴＥ性能備え、かつ縮小サイズのＦＯ−ＷＬＰ（Ｆａｎ  Ｏｕｔ  Ｗａｆｅｒ  Ｌｅｖｅｌ  Ｐａｃｋａｇｅ）構造を提供する。
【発明の開示】
【０００９】
本発明の概要
本発明の目的は、優れたＣＴＥ性能備え、かつ縮小サイズのＷＬＰを提供することである。
【００１０】
本発明のさらなる目的は、デバイスサイズを小さくするために、ダイ受入れキャビティ（ｄｉｅ  ｒｅｃｅｉｖｉｎｇ  ｃａｖｉｔｙ）を有する基板を備えたＷＬＰを提供することである。
【００１１】
本発明のさらなる目的は、弾性誘電体層（ｅｌａｓｔｉｃ  ｄｉｅｌｅｃｔｒｉｃ  ｌａｙｅｒ）、感光層（ｐｈｏｔｏｓｅｎｓｉｔｉｖｅ  ｌａｙｅｒ）、シリコーン誘電体に基づく層（ｓｉｌｉｃｏｎｅ  ｄｉｅｌｅｃｔｒｉｃ  ｂａｓｅｄ  ｌａｙｅｒ）、シロキサン重合体（ＳＩＮＲ；ｓｉｌｏｘａｎｅ  ｐｏｌｙｍｅｒ）層、ポリイミド（ＰＩ；ｐｏｌｙｉｍｉｄｅｓ）層、またはシリコーン樹脂層（ｓｉｌｉｃｏｎｅ  ｒｅｓｉｎ  ｌａｙｅｒ）を含み、前記ダイおよび前記基板上に形成され、前記ダイと前記基板との間の熱機械的応力（ｔｈｅｒｍａｌ  ｍｅｃｈａｎｉｃａｌ  ｓｔｒｅｓｓ）を吸収するために前記ダイと前記基板との間の間隙を補充する、誘電体層を提供することである。
【００１２】
本発明は、予め形成されたダイ受入れキャビティを有する基板および／または基板の上面内の（ＦＲ５／ＢＴ基板用の）端子コンタクト金属パッドを含むパッケージ構造を提供する。ダイは接着剤によってダイ受入れキャビティ内に配置され、ダイおよび基板上に誘電体層が形成される。少なくとも一つの再配線ビルドアップ層（ＲＤＬ）が誘電体層上に形成され、ダイビアコンタクトパッド（ｄｉｅ  ｖｉａ  ｃｏｎｔａｃｔ  ｐａｄ）に連結される。接続構造、例えば、ＵＢＭが再配線ビルドアップ層および複数の端子コンタクトパッド（ｔｅｒｍｉｎａｌ  ｃｏｎｔａｃｔ  ｐａｄｓ）上に形成される。複数の端子導電性バンプがＵＢＭと連結される。
【００１３】
誘電体層は、弾性誘電体層、シリコーン誘電体に基づく層、ＢＣＢ、またはＰＩを含む。シリコーン誘電体に基づく層は、シロキサン重合体層（ｓｉｌｏｘａｎｅ  ｐｏｌｙｍｅｒ）、ダウコーニングのＷＬ５０００シリーズ、またはそれらの合成物を含む。あるいは、誘電体層は、感光層を含む。弾性誘電体層、感光層、シリコーン誘電体に基づく層、シロキサン重合体（ＳＩＮＲ）層、ポリイミド（ＰＩ）層、またはシリコーン樹脂層を含む誘電体層は、ダイおよび基板上に形成され、ダイと基板との間の熱応力を吸収するためにダイと基板との間の間隙を補充する。
【００１４】
基板の材料は、有機エポキシ系ＦＲ４、ＦＲ５、ＢＴ（ビスマレイミドトリアジンエポキシ；Ｂｉｓｍａｌｅｉｍｉｄｅ  Ｔｒｉａｚｉｎｅ  ｅｐｏｘｙ）、ＰＣＢ（プリント基板）、ＰＩ（ポリイミド系）、合金、または金属である。合金は、４２アロイ（Ａｌｌｏｙ４２；Ｎｉ４２％−Ｆｅ５８％）またはコバール（Ｋｏｖａｒ；Ｎｉ２９％−Ｃｏ１７％−Ｆｅ５４％）を含む。あるいは、基板はガラス、セラミックス、またはシリコンでありうる。
【００１５】
図面の簡単な説明
図１は、ファンアウト（ｆａｎ−ｏｕｔ）型ＷＬＰの構造の断面図を本発明にしたがって説明する。
【００１６】
図２は、ファンアウト型ＷＬＰの構造の断面図を本発明にしたがって説明する。
【００１７】
図３は、ファンアウト型ＷＬＰの構造の断面図を本発明にしたがって説明する。
【００１８】
図４は、基板とツールの組み合わせの断面図を本発明にしたがって説明する。
【００１９】
図５は、基板とツールの組み合わせの平面図を本発明にしたがって説明する。
【００２０】
図６は、ＰＣＢまたはマザーボード上に取り付けられたパッケージの組み合わせの断面図を本発明にしたがって説明する。
【発明を実施するための最良の形態】
【００２１】
好適な実施の形態の説明
本発明が、これから、本発明の複数の好適な実施の形態および添付の図面を用いてさらに詳細に説明される。しかしながら、本発明の複数の好適な実施の形態は、例証するためのみに用いられることを認識すべきである。ここで述べる好適な実施の形態に加え、本発明は、それらの明示的に記述されたもの以外に、広範囲の他の実施の形態を遂行することができ、本発明の範囲は、添付の請求項で特定されるように期待されるものに明示的に限定されることはない。
【００２２】
本発明は、基板とその上に形成された既定の端子コンタクト金属パッド３および基板２に予め形成されたキャビティ４を用いたＷＬＰの構造を開示する。ダイは接着剤によってダイ受入れキャビティ内に配置される。感光材は、ダイおよび予め形成された基板上の表面を覆う。好適には、感光材は弾性物質で形成される。
【００２３】
図１は、ファンアウト型ウェハレベルパッケージ（ＦＯ−ＷＬＰ）の断面図を本発明の一実施形態にしたがって説明する。図１に示すように、ＦＯ−ＷＬＰの構造は、（有機基板用の）複数の端子コンタクト金属パッド３を有する基板２を含み、ダイ６を受けるためにダイ受入れキャビティ４がその中に形成される。キャビティ４は、基板２の内部に予め形成される。カバー２２が、レーザ捺印または保護のために基板２の下面の下に形成される。材料は、エポキシを含む。
【００２４】
ダイ６は、基板２のダイ受入れキャビティ４の内部に配置され、接着物質８（好適には、弾性に基づく物質）によって固定される。知られているように、コンタクトパッド（ボンディングパッド）１０は、ダイ６上に形成される。感光層または誘電体層１２は、ダイ６上に形成され、ダイ６とキャビティ４との側壁の間の空間を充填する。複数の孔が、リソグラフィ工程または露光および現像手順（ｄｅｖｅｌｏｐ  ｐｒｏｃｅｄｕｒｅ）を通じて誘電体層１２に形成される。その複数の孔がコンタクトパッドまたはＩ／Ｏパッド１０および端子コンタクトパッド３に対して位置合わせされる（図２参照）。Ｉ／Ｏパッド１０および端子コンタクト金属パッド３を介してダイ６と電気的に接続を維持する導電トレース（ｃｏｎｄｕｃｔｉｖｅ  ｔｒａｃｅ）１４ともいわれるＲＤＬ（再配線層）１４が、層１２の上に形成された金属層の選択された部分（シード層）を除去することにより誘電体層１２の上に形成される。ＲＤＬの材料の一部が、誘電体層１２の複数の孔を補充する。保護層１６が形成され、ＲＤＬ１４を覆う。複数の端子パッド１８が、保護層１６上に設置され、基板のＲＤＬ１４および端子コンタクト金属パッド３に接続される。スクライブライン（ｓｃｒｉｂｅ  ｌｉｎｅ）２８が、それぞれのユニット２を離隔するために複数のユニット２の間を画定し、誘電体層は存在しない（任意）。
【００２５】
誘電体層１２は、ダイ６および基板２の上に形成され、ダイ６を囲む空間を満たす。誘電体層１２は、弾性特性であるため、それが、温度サイクルの期間にダイ６と基板２との間の熱機械的応力をバッファ領域が吸収できるように作動する。前述の構造はＬＧＡ型パッケージを構成する。もう一つの実施の形態を図２に見ることができ、導電ボール２０が端子パッド１８の上に形成される。この型はＢＧＡ型と呼ばれる。他の部分は、図１と同様であるため、詳細は割愛する。端子パッド１８は、ＢＧＡの枠組みの下でＵＢＭ（ｕｎｄｅｒ  ｂａｌｌ  ｍｅｔａｌ）として作動する。複数の端子コンタクト導電パッド３が、基板２の上面かつＲＤＬ１４の下に形成される。
【００２６】
好適には、基板２の材料は、画定されたキャビティを備えるＦＲ５、ＢＴ、ＰＣＢまたはプレエッチング（ｐｒｅ−ｅｔｃｈｉｎｇ）回路を備えた４２アロイのような有機基板である。好適には、高いガラス転移温度（Ｔｇ）を備えた有機基板は、エポキシ系のＦＲ５またはＢＴ（ビスマレイミドトリアジンエポキシ）系の基板である。４２アロイは、Ｎｉ４２％およびＦｅ５８％から構成されている。コバールもまた使用することができ、それは、Ｎｉ２９％、Ｃｏ１７％、Ｆｅ５４％から構成されている。ガラス、セラミックス、シリコンは基板として用いることができる。
【００２７】
それは、エポキシ系有機基板（ＦＲ５／ＢＴ）のＣＴＥ（Ｘ／Ｙ方向）がおよそ１６で、ガラス材料をツール（ｔｏｏｌ）として用いる周囲へのチップ再分配のツールのＣＴＥは、およそ５から８であるためである。ＦＲ５／ＢＴは、温度サイクル（ガラス転移温度Ｔｇ付近）の後に元の位置に戻ることができず、いくつかの高温工程を必要とするＷＬＰの期間にパネル構造中においてダイにずれを生じさせる。例えば、誘電体層形成、熱硬化ダイアタッチ（ｄｉｅ  ａｔｔａｃｈｅｄ）物質などで、以下の工程の複数のステップおよびツールは、有機基板が工程の期間に元の位置を保つことができ、ゆがみが生じないことを確認するためのものである。
【００２８】
図３を参照してください。基板は丸型、例えばウェハ型である可能性があり、半径は２００、３００ｍｍまたはそれよりも高い可能性がある。それは、例えばパネル構造のような長方形のタイプを用いる可能性がある。図３は、工程後の、しかしシンギュレーション（ｓｉｎｇｕｌａｔｉｏｎ）前のパネルウェハ構造用の基板２を説明する。図から分かるように、基板２はキャビティ４とともに予め形成されている。図４の上の部分において、図１の複数のユニットがマトリックス形状に配置されている。スクライブライン２８が、複数のユニット２の間をそれぞれのユニット２に離隔するために規定されている。
【００２９】
図４を参照してください。基板２の周辺（端）領域４２には、キャビティ４は形成されていない。ＷＬＰ工程の期間に有機基板を（接着）処理するために、ガラスツールの周辺部分に形成された接着物質（望ましくは紫外線硬化型）４４を備えたガラスキャリアツール（ｇｌａｓｓ  ｃａｒｒｉｅｒ  ｔｏｏｌ）４０。図４の下の部分は、ボンディングおよび紫外線硬化後のガラスキャリアツール４０および基板２の組み合わせである。図５は、基板２の端部がダイのキャビティを含まず、周辺部がＷＬＰ工程の期間にガラスキャリアをくっつけるために用いられることを示す。基板はガラスキャリアに接着され、それは工程の期間にくっつき、基板を保持する。ＷＬＰ工程が完了した後、破線で示された部分はガラスキャリアから切り取られる。それは、破線で画定された内側の部分に対して、パッケージシンギュレーションのために切断工程が実行されることを意味する。
【００３０】
本発明の一実施形態において、誘電体層１２は、シロキサン重合体層（ＳＩＮＲ）、ダウコーニングのＷＬ５０００シリーズ、およびそれらの合成物を含むシリコーン誘電体に基づく物質からつくられた弾性誘電体であることが望ましい。もう一つの実施の形態において、誘電体層は、ポリイミド（ＰＩ）またはシリコーン樹脂を含む物質から作られる。好適には、それは簡易工程（ｓｉｍｐｌｅ  ｐｒｏｃｅｓｓ）用の感光層である。
【００３１】
本発明の一実施形態において、弾性誘電体層は、１００（ｐｐｍ／℃）より大きいＣＴＥを有し、伸長速度が約４０パーセント（好適には３０パーセントから５０パーセント）で、材料の硬さが樹脂とゴムの間のような物質である。弾性誘電体層１８の厚さは、温度サイクルテストの期間にＲＤＬと誘電体層の境界に累積される応力に依存する。
【００３２】
図６を参照してください。それは、ＣＴＥ問題に関わる主要部分を説明する。シリコンダイ（ＣＴＥは２．３）は、パッケージの内部でパッケージされる。ＦＲ５またはＢＴ有機エポキシ系物質（ＣＴＥはおよそ１６）が基板として用いられ、そのＣＴＥはＰＣＢまたはマザーボードと同じである。ダイと基板との間の空隙が、ＣＴＥ不整合（ダイとＦＲ５／ＢＴとの間）による熱機械的応力を吸収するために弾性物質で満たされる。さらに、誘電体層１２は、ダイパッドとＰＣＢとの間の応力を吸収するために弾性物質を含む。ＲＤＬ金属は、Ｃｕ／Ａｕ材料でＣＴＥは、ＰＣＢおよび有機基板と同じおよそ１６であり、そして、コンタクトバンプのＵＢＭ１８は、基板の端子コンタクト金属パッド３の上に位置する。ＰＣＢの金属ランド（ｍｅｔａｌ  ｌａｎｄ）はＣｕで、ＣｕのＣＴＥはおよそ１６で、それはＰＣＢのものと一致する。上の記述から本発明は、ＷＬＰのための優れたＣＴＥ解決策を提供する。
【００３３】
明らかに、ビルドアップ層（ＰＣＢと基板）の下でのＣＴＥ整合問題は、本構造によって解決し、それはより優れた信頼性（ボード上でＸ／Ｙ方向の熱応力がない）を提供し、Ｚ方向の応力を吸収するために弾性ＤＬが用いられる。シンギュレーションには唯一つの物質（エポキシ系）しか関与しない。チップ端とキャビティ側壁の間の空隙は、機械／熱応力を吸収するために弾性誘電体を満たすのに使用することができる。
【００３４】
本発明の一つの実施の形態において、ＲＤＬ２４の材料はＴｉ／Ｃｕ／Ａｕ合金またはＴｉ／Ｃｕ／Ｎｉ／Ａｕ合金を含み、ＲＤＬ２４の厚さは２μｍと１５μｍの間である。Ｔｉ／Ｃｕ合金は、シード金属層としてスパッタリング技術でも形成される。そして、Ｃｕ／ＡｕまたはＣｕ／Ｎｉ／Ａｕ合金は、電気メッキによって形成される。ＲＤＬを形成するのに電気メッキ工程を有効に使うことで、ＲＤＬを温度サイクルの期間のＣＴＥ不整合に耐えるのに十分な厚さにすることができる。金属パッド２０は、Ａｌ、Ｃｕ、またはそれらの組み合わせでありうる。もし、ＦＯ−ＷＬＰの構造が弾性誘電体層としてＳＩＮＲを、ＲＤＬとしてＣｕを使用すると、ここでは示されていない応力解析によれば、ＲＤＬと誘電体層との境界における累積された応力は低減される。
【００３５】
図１から３に示されるように、ＲＤＬ２４はダイから扇形に広がり、端子パッド１８の方向に通じている。従来の技術とは異なり、ダイ６は基板の予め形成されたキャビティの内部で受けられることによって、パッケージの厚さを縮める。従来技術はダイパッケージの厚さを縮めるための法則に反する。本発明のパッケージは、従来技術より薄くなる。さらに、基板はパッケージ化の前に予め用意される。キャビティ４は予め定められている。したがって、これまでよりスループットは向上する。本発明は、厚さが縮められ、優れたＣＴＥ性能を有するファンアウトＷＬＰを開示する。
【００３６】
本発明の工程は、アライメントツール（ａｌｉｇｎｍｅｎｔ  ｔｏｏｌ）とその上に形成されたアライメントパターンの提供を含む。その後、パターン接着剤がツール上に印刷され（ダイの表面にくっつけるために使用される）、ツール上にパッケージ品と同等の品質保証された良品ダイ（ｋｎｏｗｎ  ｇｏｏｄ  ｄｉｅ）を所望のピッチで再分配するためのフリップチップ機能を備えたピックアンドプレイスアライメントシステム（ｐｉｃｋ  ａｎｄ  ｐｌａｃｅ  ｆｉｎｅ  ａｌｉｇｎｍｅｎｔ  ｓｙｓｔｅｍ）が次に使用される。パターン接着剤は、ツール上にチップを貼り付ける。次に、ダイアタッチ物質がダイの裏側に印刷される（好適には、弾性に基づく物質）。その後、基板をダイの裏側に接着するためにパネルボンダ（ｐａｎｅｌ  ｂｏｎｄｅｒ）が使用される。キャビティを除く基板の上面もパターン接着剤上にくっつけられ、真空硬化された後に、ツールをパネルウェハから分離する。
【００３７】
あるいは、ファインアライメントを備えるダイボンダ機械が使用され、ダイアタッチ物質が基板のキャビティに施される。ダイは、基板のキャビティに置かれる。ダイが基板上に取り付けられることを保証するため、ダイアタッチ物質が熱的に硬化される。
【００３８】
ダイが基板上で再分配されるとすぐに、ダイの表面をウェットおよび／またはドライ洗浄によって洗浄処置が実行される。次のステップは、パネル表面上を誘電体物質で覆い、その後にパネル内に気泡が存在しないことを保証するために真空処置を実行する。次に、ビア（複数のコンタクト金属パッド）および複数のＡｌボンディングパッドおよび／またはスクライブライン（任意）を開けるためにリソグラフィ工程が実行される。その後、複数のビアホールおよびＡｌボンディングパッドの表面を洗浄するために、プラズマ洗浄ステップが実行される。次のステップは、Ｔｉ／Ｃｕをシード金属層としてスパッタし、その後、再配線金属層（ＲＤＬ）のパターンを形成するために、フォトレジスト（ＰＲ：Ｐｈｏｔｏ  Ｒｅｓｉｓｔｏｒ）で誘電体層およびシード金属層上を覆う。その後、ＲＤＬ金属としてＣｕ／ＡｕまたはＣｕ／Ｎｉ／Ａｕを形成するために電気メッキ処理され、次にＲＤＬ金属トレース（ＲＤＬ  ｍｅｔａｌ  ｔｒａｃｅ）を形成するためにＰＲの除去および金属ウェットエッチングがなされる。その後、次のステップは最上部の誘電体層をコーティングあるいは印刷すること、ＵＢＭを形成するためにコンタクトバンプビアを開けることおよび／またはスクライブライン（任意）を開けることである。
【００３９】
ボールの配置または半田ペースト印刷の後、基板側をリフローするために熱リフロー処置が実行される（ＢＧＡ型用）。試験が実行される。バーチカルプローブカード（ｖｅｒｔｉｃａｌ  ｐｒｏｂｅ  ｃａｒｄ）を用いてパネルウェハレベル最終試験が実行される。試験の後、基板はパッケージを個々のユニットにするために切断される。その後、複数のパッケージは、それぞれ摘まれて、トレーまたはテープおよびリールに置かれる。
【００４０】
本発明の複数の利点は、以下のようなものである。
【００４１】
パネルウェハ型を形成するための工程が単純であり、パネル表面の粗さを制御するのが容易である。パネルの厚さ（ダイアタッチ）が容易に制御され、ダイのずれの問題が工程の期間中に起きない。注入金型は省略することができ、ゆがみおよびＣＭＰ研磨工程が入り込むこともない。
【００４２】
基板は、予め形成されたキャビティおよび複数の端子コンタクト金属パッド（有機基板用）を伴って予め用意されており、キャビティのサイズは、（ダイサイズ＋１辺あたり約５０μｍから１００μｍに等しく、シリコンダイと基板（ＦＲ５／ＢＴ）との間のＣＴＥの差分に起因する熱応力を吸収するために、それは弾性誘電体を満たすことによって応力の緩衝・解放領域として使用することができる）。ダイ表面の最上部に単純なビルドアップ層を適用することによって、パッケージ化のスループットは、増加する（製造サイクル時間は減少した）。端子パッドは、ダイが作動している面と同じ面上に形成される。
【００４３】
ダイ配置工程は、現行の工程と同一である。本発明では、コアペースト（ｃｏｒｅ  ｐａｓｔｅ）（樹脂、エポキシ化合物、シリコーンゴムなど）の充填は必要ない。ＣＴＥの不整合問題は、パネル形成工程の期間に克服され、ダイと基板ＦＲ４の間の深さはおよそ２０から３０μｍ（ダイアタッチの厚さ（ｄｉｅ  ａｔｔａｃｈｅｄ  ｔｈｉｃｋｎｅｓｓ）として作動）しかなく、基板のキャビティにダイを取り付けた後、ダイおよび基板の表面の高さは、等しくすることができる。シリコーン誘電体（好適にはＳＩＮＲ）のみが、作動している面および基板（好適にはＦＲ４５またはＢＴ）の表面を覆う。誘電体層（ＳＩＮＲ）は、コンタクト孔を開けるために感光層であるため、コンタクトパッドはフォトマスク工程（ｐｈｏｔｏ  ｍａｓｋ  ｐｒｏｃｅｓｓ）を使用して開けられる。ダイと基板のキャビティ側壁との間の空隙を充填する期間の気泡の問題を除去するために、ＳＩＮＲコーティング期間に真空工程が使用される。ダイアタッチ物質は、基板がダイ（チップ）と結合される前にダイの裏側に印刷される。パッケージおよびボードレベルの信頼性は、双方ともこれまでよりもよく、とくにボードレベルの温度サイクルテストについては、基板およびＰＣＢマザーボードのＣＴＥが同一であったため、半田バンプ／ボール上には熱機械的応力はかからない。以前のボードテスト時の温度サイクル期間の故障モード（半田ボールの亀裂）は、明らかではなかった。費用は低く、工程は単純である。コンボパッケージ（ｃｏｍｂｏ  ｐａｃｋａｇｅ）（２つの部分からなるダイパッケージ）を形成するのも容易である。
【００４４】
本発明の好適な実施の形態が述べられてきたが、本発明は、述べられた好適な実施の形態に限定されるべきでないことは当業者によって理解されるであろう。むしろ、以下の請求項によって規定されるとおり、本発明の精神と範囲を逸脱しない範囲において種々の変更および改良をすることができる。
【図面の簡単な説明】
【００４５】
【図１】ファンアウト（ｆａｎ−ｏｕｔ）型ＷＬＰの構造の断面図を本発明にしたがって説明する。
【図２】ファンアウト型ＷＬＰの構造の断面図を本発明にしたがって説明する。
【図３】ファンアウト型ＷＬＰの構造の断面図を本発明にしたがって説明する。
【図４】基板とツールの組み合わせの断面図を本発明にしたがって説明する。
【図５】基板とツールの組み合わせの平面図を本発明にしたがって説明する。
【図６】ＰＣＢまたはマザーボード上に取り付けられたパッケージの組み合わせの断面図を本発明にしたがって説明する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【手続補正書】
【提出日】平成20年1月22日(2008.1.22)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
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【外国語明細書】
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