(57)【要約】【課題】位置合わせの精度に依存しないでゲート電極とトレンチとの間の距離をゼロにすることができ、さらにステッパーの開口能力に依存しないでトレンチの開口幅を狭くすることの可能な電界効果トランジスタの製造方法を提供する。【解決手段】拡散層１７上に絶縁膜１８Ａと、開口径Ｌ１の開口部Ｈ１を有するレジスト層Ｒ１とを形成したのち（Ｓ１，Ｓ２）レジスト層Ｒ１をマスクとして絶縁膜１８Ａに開口部を形成する（Ｓ３）。レジスト層Ｒ１を除去したのち絶縁膜１８Ａをマスクとして拡散層１７の露出部分にゲート領域２０Ａを形成する（Ｓ４）。開口径Ｌ２の開口部Ｈ２を有するレジスト層Ｒ２を形成したのち（Ｓ５）リフトオフにより開口部Ｈ２の部位にゲート電極２１を形成する（Ｓ６）。ゲート電極２１および絶縁膜１８Ａをマスクとしてゲート電極２１の両脇に一対のトレンチ１９を形成する（Ｓ７）。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体層上に絶縁膜を形成し、
前記絶縁膜上に所定の大きさの第１開口部を有する第１マスクを形成したのち、前記絶縁膜のうち前記第１開口部内の露出部分を除去して前記半導体層を露出させ、
前記第１マスクを除去したのち、前記第１開口部よりも小さな第２開口部を前記半導体層の露出部分に対応して有する第２マスクを形成し、
前記第２開口部の部位にゲート電極を形成すると共に前記第２マスクを除去し、
前記絶縁膜およびゲート電極をマスクとして前記半導体層をエッチングして、前記半導体層のうち前記ゲート電極直下の部分に接するトレンチを前記ゲート電極直下の部分の両側に形成する
ことを特徴とする電界効果トランジスタの製造方法。
【請求項２】
前記第２開口部を含む表面全体に金属膜を形成したのち、リフトオフにより前記第２開口部の部位にゲート電極を形成する
ことを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
【請求項３】
前記半導体層を露出させたのち、前記第１マスクを除去する前に、前記半導体層の露出部分に、ｐまたはｎの導電型不純物を含有するゲート領域を形成する
ことを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
【請求項４】
前記ゲート領域を気相拡散により形成する
ことを特徴とする請求項３に記載の電界効果トランジスタの製造方法。
【請求項５】
前記ゲート領域を結晶成長により形成する
ことを特徴とする請求項３に記載の電界効果トランジスタの製造方法。
【請求項６】
前記トレンチを前記ゲート領域より浅く、等しく、または深く形成する
ことを特徴とする請求項３に記載の電界効果トランジスタの製造方法。
【請求項７】
前記ゲート電極直下の部分の幅は、前記ゲート電極の幅以下となっている
ことを特徴とする請求項１に記載の電界効果トランジスタの製造方法。
【請求項８】
半導体層上にゲート電極と、前記ゲート電極の両側に設けられたソース電極およびドレイン電極とを備えた電界効果トランジスタであって、
前記半導体層のうち、前記ゲート電極とソース電極との間およびゲート電極とドレイン電極との間に設けられた一対のトレンチを有し、
前記トレンチは、前記半導体層のうち前記ゲート電極直下の部分に接して設けられている
ことを特徴とする電界効果トランジスタ。
【請求項９】
前記ゲート電極直下の部分は、ｐまたはｎの導電型不純物を含有するゲート領域となっている
ことを特徴とする請求項８に記載の電界効果トランジスタ。
【請求項１０】
前記トレンチは、前記ゲート領域より浅い深さ、前記ゲート領域と等しい深さ、または前記ゲート領域よりも深い深さを有する
ことを特徴とする請求項９に記載の電界効果トランジスタ。
【請求項１１】
前記ゲート電極直下の部分の幅は、前記ゲート電極の幅以下となっている
ことを特徴とする請求項８に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲートドレイン間およびゲートソース間のそれぞれにトレンチを有する電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
携帯電話のＲＦフロントエンド部に使用されているスイッチＩＣは、一般的に図２５（Ａ）に示したように、入力ポートＰ１と出力ポートＰ２との間に直列挿入されたＦＥＴ１（Field effect transistor：電界効果トランジスタ）と、Ｐ１とグラウンドとの間に直列挿入されたＦＥＴ２とで主に構成されており、Ｐ１とＰ２との間がオンの場合、その等価回路は、図２５（Ｂ）に示したようなＣＲ回路となっている。
【０００３】
このスイッチＩＣに必要とされる特性の一つに挿入損失特性がある。スイッチＩＣの挿入損失は、ＤＣ的な抵抗損とＡＣ的な容量損との和で表される。そのため、スイッチＩＣにとって、ＤＣ的な抵抗損を抑えるためにＦＥＴ１のオン抵抗Ｒ３を低減することが重要であり、ＡＣ的な容量損を抑えるためにＦＥＴ２のオフ容量Ｃ１を低減することが重要であると言える。
【０００４】
また、第２世代から第３世代携帯電話にシステムが移り変わることによって、挿入損失特性だけでなく、歪み特性も重要になってきた。今後の携帯電話のフロントエンド部は、例えば、図２６に示したように第２世代のＧＳＭシステム（ＳＧＳＭ）と、第３世代のＷ−ＣＤＭＡシステム（ＳＷ−ＣＤＭＡ）が混在する、マルチモード且つマルチバンドシステムになるか、あるいは、図示しないが第３世代のＷ−ＣＤＭＡシステム（ＳＷ−ＣＤＭＡ）のみのマルチバンドシステムになると考えられる。
【０００５】
第３世代携帯で採用されているＳＷ−ＣＤＭＡのように、デュプレクサＤＰＸによって送受信信号を選別するシステムでは、スイッチＳＷ１として非線形性を有するものを使うと、大気中に存在する妨害波と送信波とがミキシングされて、相互変調歪み（ＩＭＤ）が発生し、受信経路Ｒｘ１内に侵入するという問題が生じる。例えば、送信波(ｆＴＸ１)が１．９５ＧＨｚ、受信波（ｆＲＸ１）が２．１４ＧＨｚとする。デュプレクサＤＰＸはこの２つの周波数の信号しか通さないものとする。ここでアンテナＡＮＴから１９０ＭＨｚの妨害波(ｆｂｌｏｃｋ)が入ってきたとする。スイッチＳＷ１の非線形性によって周波数のミキシングが起こり、ｆＩＭＤ＝ｆＴＸ１＋ｆｂｌｏｃｋ＝１．９５ＧＨｚ＋１９０ＭＨｚ＝２．１４ＧＨｚの２次ＩＭＤ信号が発生する。この２次ＩＭＤ信号の周波数は、受信波（ｆＲＸ１）と同じ周波数なので、２次ＩＭＤ信号がデュプレクサＤＰＸを通過し、受信経路Ｒｘ１内にノイズとして侵入してしまう。また、スイッチＳＷ１の非線形性によって高調波が発生するが、この高調波歪みの問題は第２世代携帯電話システムの問題の一つとして挙がっている。
【０００６】
これらの歪み問題を解決するためには、ＦＥＴ２のオフ容量Ｃ１の非線形性を抑制することが有効であると考えられる。これを裏付ける例として、図２７（Ａ），（Ｂ）に示したシミュレーション結果から推測できる。なお、図２７（Ａ），（Ｂ）は、キャパシタに周波数の異なる２つの波（ｆＴＸ１，ｆｂｌｏｃｋ）を同時に入力したときの反射波のスペクトルであり、図２７（Ａ）は容量が電圧に依存しない線形のキャパシタの結果であり、図２７（Ｂ）は容量が電圧に依存する非線形のキャパシタの結果である。
【０００７】
図２７（Ａ），（Ｂ）から、線形のキャパシタに周波数の異なる２つの波を入れても入力した波と同じ周波数の反射波しか出てこないが、容量が電圧に依存する、例えば容量が電圧に比例する非線形の容量)にキャパシタに周波数の異なる２つの波を入れると、ＩＭＤや高調波歪みが発生することがわかる。このことから、ＦＥＴ２のオフ容量Ｃ１の非線形性がＩＭＤや高調波を発生させる要因の一つであると言える。
【０００８】
従って、挿入損失が少なく、ＩＭＤや高調波歪みの少ない高性能なスイッチＩＣを提供するためには、以下の３点が重要である。
（１）ＦＥＴ１のオン抵抗Ｒ３の低減
（２）ＦＥＴ２のオフ容量Ｃ１の低減
（３）ＦＥＴ２のオフ容量Ｃ１の非線形性の低減
【０００９】
ところで、無線通信機器向けのスイッチＩＣの１つとして、ｐＨＥＭＴ（高電子移動度トランジスタ、pseudomorphic High Electron Mobility Transistor)プロセスを採用したｐｎ接合ゲート型ＦＥＴがある。このｐｎ接合ゲート型ＦＥＴには、ゲートソース間の寄生容量Ｃｇｓ、ゲートドレイン間の寄生容量Ｃｇｄ、ドレインソース間の寄生容量Ｃｄｓが存在し、このＦＥＴのオフ容量(Ｃｏｆｆ)は、図２８から、数（１）のように表現できる。
【数１】
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【００１０】
数（１）から、Ｃｏｆｆを低減するためには、寄生容量Ｃｇｓ、ＣｇｄおよびＣｄｓを低減する必要があることが分かる。また、Ｃｏｆｆの非線形性を抑制するためには、寄生容量Ｃｇｓ、ＣｇｄおよびＣｄｓの非線形性を抑制することが重要であるこということも分かる。
【００１１】
なお、ｐｎ接合ゲート型ＦＥＴは、例えば特許文献１に開示されている。
【特許文献１】特許第３６７５０７８号
【発明の開示】
【発明が解決しようとする課題】
【００１２】
これまでに、ｐｎ接合ゲート型ＦＥＴにおいて、オン抵抗の上昇を極力抑えつつ、寄生容量Ｃｇｄを低減する方法が報告されている。これは、ゲートドレイン間にトレンチを設けるというものである。
【００１３】
具体的には、基板１０１０上に、バッファ層１０１１、下部ドーピング層１０１２、下部スペーサ層１０１３、チャネル層１０１４、上部スペーサ層１０１５、上部ドーピング層１０１６、拡散層１０１７をこの順にエピタキシャルに積層したのち、その上に絶縁膜１０１８Ａを積層する（図２９（Ａ））。次に、絶縁膜１０１８Ａ上に後述のトレンチ１０１９に対応する部分に開口を有するレジスト層Ｒ１をリソグラフィ工程により形成する（図２９（Ｂ））。そして、そのレジスト層Ｒ１をマスクとして、反応性イオンエッチング（ＲＩＥ）法により例えばＣＦ４にＨ２またはＯ２を添加した混合ガスを用いて、絶縁膜１０１８Ａのトレンチ１０１９に対応する部分をエッチングしたのち、ＲＩＥ法またはウエットエッチング法により拡散層１０１７のトレンチ１０１９に対応する部分をエッチングし、トレンチ１０１９を形成する（図３０（Ａ））。
【００１４】
次に、レジスト層Ｒ１を除去したのち、トレンチ１０１９を含む表面全体に絶縁膜１０１８Ｂを形成する（図３０（Ｂ））。続いて、絶縁膜１０１８Ｂ上に後述のゲート領域１０２０に対応する部分に開口を有するレジスト層Ｒ２をリソグラフィ工程により形成する（図３１（Ａ））。そして、そのレジスト層Ｒ２をマスクとして、ＲＩＥ法により絶縁膜１０１８Ａ，１０１８Ｂのゲート領域１０２０に対応する部分をエッチングし、開口部１０１８Ｄを形成する（図３１（Ｂ））。これにより、開口部１０１８Ｄの底部に拡散層１０１７が露出する。
【００１５】
次に、レジスト層Ｒ２を除去したのち、基板１０１０を拡散炉（図示せず）内に入れ、ジエチルジンク（ＤＥＺ）と砒素（Ａｓ）を含む雰囲気中で６００℃前後の温度に加熱することによりｐ型不純物であるＺｎを開口部１０１８Ｄを通じて拡散層１０１７中に拡散させて、ｐ型のゲート領域１０２０を形成する（図３２（Ａ））。続いて、開口部１０１８Ｄを通じてゲート領域１０２０上にＴｉ／Ｐｔ／Ａｕ膜からなるゲート電極１０２１を形成する（図３２（Ｂ））。
【００１６】
次に、ゲート電極１０２１を含む表面全体に絶縁膜１０１８Ｃを形成し、絶縁膜１０１８Ａ，１０１８Ｂと共に絶縁層１０１８を形成する（図３３（Ａ））。その後、絶縁層１０１８の所定部分をエッチングして、開口部（図示せず）を２つ形成し、これらの開口部を通じて拡散層１０１７上にＡｕＧｅ／Ｎｉ／Ａｕ膜からなるソース電極１０２２およびドレイン電極１０２３を形成する（図３３（Ｂ））。続いて、アロイすることにより、ソース電極１０２２およびドレイン電極１０２３とチャネル層１０１４とを互いに電気的に接続する反応領域１０２４を形成する。このようにして、従来のｐｎ接合ゲート型ＦＥＴは製造される。
【００１７】
このように、ｐｎ接合ゲート型ＦＥＴにおいて、ゲートドレイン間にトレンチ１０１９を設けることにより、抵抗が上昇するのはトレンチ１０１９直下の部分だけであり、オン抵抗の上昇を極力抑えることができる。また、図３４に示したように、ゲートドレイン間にトレンチ１０１９を設けることにより、寄生容量Ｃｇｄを低減することができ、さらに、寄生容量Ｃｇｄの電圧依存性が少なく、寄生容量Ｃｇｄがほぼ一定の電圧範囲（図中で丸で囲んだ範囲）が存在している。従って、この範囲では、寄生容量Ｃｇｄの非線形性が抑制されていることがわかる。
【００１８】
これらのことから、挿入損失が少なく、ＩＭＤや高調波歪みも少ない高性能なスイッチＩＣを提供するためには、トレンチを設けることが好ましいと言える。ここで、トレンチを設けるにあたって、鍵となるポイントは以下の２点である。
（１）ゲート電極１０２１とトレンチ１０１９との間の距離Ｌａが短いこと
（２）トレンチ１０１９の開口幅Ｌｂが狭いこと
【００１９】
距離Ｌａの最短距離は理論的にはゼロであるが、距離Ｌａをゼロにするためには、トレンチ１０１９をゲート電極１０２１に接して設けることが必要となる。しかし、上記したように、トレンチ１０１９を形成するために用いるレジスト層Ｒ１と、ゲート電極１０２１を形成するために用いるレジスト層Ｒ２とは共通化することができず、別個に形成することが必要となるので、位置合わせの精度の関係で、現在の量産技術では距離Ｌａを０．２μｍ程度にまでしか縮めることができない。また、トレンチ１０１９の開口幅Ｌｂは、ステッパーの開口能力に依存し、ｉ線ステッパーでは０．４μｍ程度にまでしか狭めることができない。従って、上記の作り方では、理想的なトレンチ構造を有するｐｎ接合ゲート型ＦＥＴを量産することが容易ではないという問題がある。
【００２０】
本発明はかかる問題点に鑑みてなされたものであり、その第１の目的は、位置合わせの精度に依存しないでゲート電極とトレンチとの間の距離をゼロにすることができ、さらにステッパーの開口能力に依存しないでトレンチの開口幅を狭くすることの可能な電界効果トランジスタの製造方法を提供することにある。また、第２の目的は、挿入損失が少なく、ＩＭＤや高調波歪みも少ない電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【００２１】
本発明の電界効果トランジスタの製造方法は、以下の（Ａ）〜（Ｅ）の各工程を含むものである。
（Ａ）半導体層上に絶縁膜を形成する工程
（Ｂ）絶縁膜上に所定の大きさの第１開口部を有する第１マスクを形成したのち、絶縁膜のうち第１開口部内の露出部分を除去して半導体層を露出させる工程
（Ｃ）第１マスクを除去したのち、第１開口部よりも小さな第２開口部を半導体層の露出部分に対応して有する第２マスクを形成する工程
（Ｄ）第２開口部の部位にゲート電極を形成すると共に第２マスクを除去する工程
（Ｅ）絶縁膜およびゲート電極をマスクとして半導体層をエッチングして、半導体層のうちゲート電極直下の部分に接するトレンチをゲート電極直下の部分の両側に形成する工程
【００２２】
本発明の電界効果トランジスタの製造方法では、絶縁膜およびゲート電極をマスクとして半導体層をエッチングして一対のトレンチが形成される。
【００２３】
本発明の電界効果トランジスタは、半導体層上にソース電極、ゲート電極およびドレイン電極がこの順に配列されて構成されたものである。このトランジスタは、半導体層のうち、ゲート電極とソース電極との間およびゲート電極とドレイン電極との間に一対のトレンチを有しており、これらのトレンチが半導体層のうちゲート電極直下の部分に接している。
【００２４】
本発明の電界効果トランジスタでは、ゲート電極とソース電極との間およびゲート電極とドレイン電極との間に形成された一対のトレンチがゲート電極直下の部分に接している。
【発明の効果】
【００２５】
本発明の電界効果トランジスタの製造方法によれば、絶縁膜およびゲート電極をマスクとして半導体層をエッチングして一対のトレンチを形成するようにしたので、ゲート電極と、一対のトレンチとの位置合わせをせずに、ゲート電極直下の部分に接して一対のトレンチを形成することができる。また、トレンチを形成する際に、絶縁膜およびゲート電極をマスクとして用いているので、ステッパーの開口能力に依存しないでトレンチの開口幅、ひいてはトレンチの内壁間の幅を狭くすることもできる。
【００２６】
本発明の電界効果トランジスタによれば、ソース電極およびドレイン電極と、ゲート電極との間に形成された一対のトレンチをゲート電極直下の部分に接して設けるようにしたので、ソース電極またはドレイン電極からの入力信号に対して挿入損失を少なくすることができ、さらにＩＭＤや高調波歪みも少なくすることができる。特に、一対のトレンチを上記の製造方法を用いて形成した場合には、位置合わせの精度に依存しないで一対のトレンチをゲート電極直下の部分に精確に接して設けることができ、さらに、ステッパーの開口能力に依存しないでトレンチの開口幅を狭くすることができ、これにより、挿入損失、ＩＭＤおよび高調波歪みを大幅に少なくすることができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２８】
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る電界効果トランジスタ１の断面構成を表すものである。この電界効果トランジスタ１は、ｐＨＥＭＴプロセスを採用したｐｎ接合ゲート型ＦＥＴであり、基板１０の一面側に、バッファ層１１、下部ドーピング層１２、下部スペーサ層１３、チャネル層１４、上部スペーサ層１５、上部ドーピング層１６、拡散層１７をこの順にエピタキシャルに積層して構成されている。
【００２９】
基板１０は、半絶縁性基板、例えばＧａＡｓ基板である。バッファ層１１は、結晶成長性を良くするために基板１０の表面に形成されたものであり、例えば、ＡｌＧａＡｓとＧａＡｓとを交互に繰り返し積層して構成されており、この周期構造の最上層にはＧａＡｓが形成されている。下部ドーピング層１２は例えばｎ型ＡｌＧａＡｓからなり、下部スペーサ層１３は例えばアンドープＡｌＧａＡｓからなり、チャネル層１４は例えばアンドープＩｎＧａＡｓからなり、上部スペーサ層１５は例えばアンドープＡｌＧａＡｓからなり、上部ドーピング層１６は例えばｎ型ＡｌＧａＡｓからなり、拡散層１７は例えばＡｌＧａＡｓからなる。
【００３０】
この電界効果トランジスタ１には、ゲート電極２１、ソース電極２２およびドレイン電極２３が拡散層１７上に設けられている。ソース電極２２およびドレイン電極２３は所定の間隔を空けてゲート電極２１の両側に設けられている。また、上部スペーサ層１５、上部ドーピング層１６および拡散層１７のうちソース電極２２およびドレイン電極２３と対向する領域に、反応領域２４が形成されており、ソース電極２２およびドレイン電極２３は反応領域２４を介してチャネル層１４とコンタクトをとれるようになっている。
【００３１】
ここで、ゲート電極２１はＴｉ、ＰｔおよびＡｕをこの順に積層して構成されており、ソース電極２２およびドレイン電極２３はＡｕＧｅ、ＮｉおよびＡｕをこの順に積層して構成されている。反応領域２４は後述するように拡散層１７上にソース電極２２およびドレイン電極２３を形成したのちアロイを行うことにより形成されたものである。
【００３２】
この電界効果トランジスタ１にはさらに、拡散層１７のうちゲート電極２１直下の部分にゲート領域２０が形成されており、ゲート領域２０の上部がゲート電極２１の下部と接している。このゲート領域２０は例えばｐ型ＡｌＧａＡｓからなり、後述するように拡散層１７の表面にｐ型不純物（例えばＺｎ）を導入して形成されたものである。ゲート領域２０の幅（ゲート長）Ｌｇはゲート電極２１の幅Ｌ３と等しくてもよいが、それよりも狭くなっていることが好ましい。なお、図１には、ゲート長Ｌｇがゲート電極２１の幅Ｌ３よりも狭くなっているケースが例示されている。
【００３３】
また、このゲート領域２０の両側（具体的にはゲート領域２０とソース電極２２との間、およびゲート領域２０とドレイン電極２３との間）には一対のトレンチ１９が形成されている。このトレンチ１９はゲート電極２１直下の部分であるゲート領域２０に接して形成されている。つまり、ゲート電極２１とトレンチ１９との間の距離Ｌａがゼロとなっている。このトレンチ１９の開口幅Ｌｂはゲート電極２１の幅Ｌ３よりも広くてもよいが、ゲート電極２１の幅Ｌ３と等しいことが好ましく、それよりも狭いことがより好ましい。また、トレンチ１９の深さはゲート領域２０の深さよりも浅くてもよいが、ゲート領域２０の深さと等しいことが好ましく、それよりも深いことがより好ましい。なお、図１には、トレンチ１９の深さがゲート領域２０の深さよりも深くなっているケースが例示されている。
【００３４】
また、基板２０とは反対側の表面全体に絶縁層１８が形成されている。この絶縁層１８は一対のトレンチ１９の内部空間にまで及んでおり、トレンチ１９の内部空間が絶縁層１８を構成する絶縁性材料で充填されている。また、ゲート領域２０およびゲート電極２１についてはその全体が絶縁層１８中に埋め込まれている。ソース電極２２およびドレイン電極２３についてはこれらの側面が絶縁層１８で覆われている。ここで、絶縁層１８は誘電率の低い材料で構成されており、窒化シリコンよりも誘電率の低い材料で構成されていることが好ましい。その場合には、寄生容量を大幅に低減することができる。
【００３５】
このような構成の電界効果トランジスタ１は、例えば次のようにして製造することができる。
【００３６】
図２および図３は本実施の形態の電界効果トランジスタ１の製造方法の一例をフローチャートで表したものである。図４〜図９はこの製造過程を説明するための断面構成図である。
【００３７】
まず、基板１０上に、バッファ層１１、下部ドーピング層１２、下部スペーサ層１３、チャネル層１４、上部スペーサ層１５、上部ドーピング層１６、拡散層１７をこの順に、分子線エピタキシー（ＭＢＥ）法や、有機金属化学気相成長（ＭＯＣＶＤ，ＭＯＶＰＥ）法などによりエピタキシャルに積層したのち、その上にＣＶＤ法（Chemical Vapor Deposition）などによって絶縁膜１８Ａを積層する（Ｓ１、図４（Ａ））。次に、絶縁膜１８Ａ上にゲート領域２０Ａ（図５（Ｂ）参照）を形成することとなる部分に開口径Ｌ１（＞Ｌｇ）の開口部Ｈ１を有するレジスト層Ｒ１をリソグラフィ工程により形成する（Ｓ２、図４（Ｂ））。なお、開口径Ｌ１は後述の開口部Ｈ２をゲート領域２０Ａに形成する際の位置合わせ精度を考慮した大きさとすることが好ましい。
【００３８】
次に、そのレジスト層Ｒ１をマスクとして、反応性イオンエッチング（ＲＩＥ）法により例えばＣＦ４にＨ２またはＯ２を添加した混合ガスを用いて、絶縁膜１８Ａを選択的にエッチングして、絶縁膜１８Ａに開口部を形成する（Ｓ３、図５（Ａ））。これにより、絶縁膜１８Ａの開口部の底部に拡散層１７が露出する。
【００３９】
次に、レジスト層Ｒ１を除去したのち、絶縁膜１８Ａをマスクとして、拡散層１７の露出部分にＺｎの有機金属化合物であるジエチルジンク（ＤＥＺ）を用いて気相拡散を行ってＺｎを導入し、拡散層１７の露出部分にゲート領域２０Ａを形成する（Ｓ４、図５（Ｂ））。
【００４０】
次に、ゲート領域２０Ａに対応する部分に開口径Ｌ２（Ｌｇ≦Ｌ２＜Ｌ１）の開口部Ｈ２を有するレジスト層Ｒ２をリソグラフィ工程により形成する（Ｓ５、図６（Ａ））。このとき、開口部Ｈ２をゲート領域２０Ａの中央部分に設けた場合には、後述の開口部Ｈ３がゲート電極２１の両側に対称に形成されるので、一対のトレンチ１９を左右対称に形成することができる。なお、一対のトレンチ１９を左右非対称に形成したい場合には、開口部Ｈ２をゲート領域２０Ａの中央部分以外の部分に設ければよい。
【００４１】
次に、開口部Ｈ２を含む表面全体にＴｉ／Ｐｔ／Ａｕ金属膜を形成したのち、リフトオフによりレジスト層Ｒ２を剥離して、開口部Ｈ２の部位にゲート電極２１を形成する（Ｓ６、図６（Ｂ））。このとき、ゲート電極２１の幅Ｌ３は開口部Ｈ２の開口径Ｌ２と等しい。また、リフトオフに伴い、ゲート電極２１の両脇に、開口部Ｈ３が形成される。これにより、開口部Ｈ３の底部にゲート領域２０Ａが露出する。
【００４２】
次に、ゲート電極２１および絶縁膜１８Ａをマスクとして、開口部Ｈ３を通じてゲート領域２０Ａをエッチングし、ゲート電極２１の両脇に一対のトレンチ１９を形成すると共に、ゲート電極２１直下にゲート領域２０を形成する（Ｓ７、図７（Ａ））。このとき、例えばクエン酸などを用いて等方的にエッチングした場合には、ゲート電極２１直下の部分が少し削れるので、ゲート領域２０の幅（ゲート長）Ｌｇがゲート電極２１の幅Ｌ３よりも狭くなる。このように、一対のトレンチ１９を形成する際に等方的なエッチング法を用いることによりゲート長Ｌｇを狭く形成することができる。なお、例えばＲＩＥ法などを用いて異方的にエッチングした場合には、ゲート電極２１直下の部分はほとんど削れないので、ゲート領域２０の幅（ゲート長）Ｌｇをゲート電極２１の幅Ｌ３と等しくすることもできる。
【００４３】
なお、トレンチ１９を形成する際に、トレンチ１９の深さを構造で制御したい場合には、拡散層１７中にＡｌ組成の高いＡｌＧａＡｓやＩｎＧａＰなどからなるエッチングストップ層（図示せず）を設けておくことが好ましい。
【００４４】
次に、トレンチ１９を含む表面全体にＣＶＤ法などによって絶縁膜１８Ｂを形成する（Ｓ８、図７（Ｂ））。これにより、トレンチ１９内に絶縁性物質が充填される。また、絶縁膜１８Ａと共に絶縁層１８が形成されるので、ゲート電極２１はこの絶縁層１８内に埋め込まれる。
【００４５】
次に、絶縁層１８上に、ソース電極２２およびドレイン電極２３がそれぞれ形成される部分に開口を有するレジスト層Ｒ３をリソグラフィ工程により形成する（Ｓ９、図８（Ａ））。その後、このレジスト層Ｒ３をマスクとして、ＲＩＥにより絶縁層１８を選択的にエッチングして絶縁層１８に開口部を２つ形成する（Ｓ１０、図８（Ｂ））。これにより、各開口部の底部に拡散層１７が露出する。
【００４６】
次に、拡散層１７の露出部分を含む表面全体にＡｕＧｅ／Ｎｉ／Ａｕ金属膜を形成したのち、リフトオフによりレジスト層Ｒ３を剥離して、開口部の部位にソース電極２２Ａおよびドレイン電極２３Ａを形成する（Ｓ１１、図９（Ａ））。続いて、アロイを行って反応領域２４を形成したのち（Ｓ１２、図９（Ｂ））、表面を平坦化する（Ｓ１３、図１）。このようにして、本実施の形態の電界効果トランジスタ１が形成される。
【００４７】
本実施の形態の電界効果トランジスタ１の製造方法では、絶縁膜１８Ａおよびゲート電極２１をマスクとして拡散層１７をエッチングして一対のトレンチ１９を形成するようするようにしたので、ゲート電極２１と、一対のトレンチ１９との位置合わせをせずに、ゲート電極２１直下のゲート領域２０に接して一対のトレンチ１９を形成することができる。また、トレンチ１９を形成する際に、絶縁膜１８Ａおよびゲート電極２１をマスクとして用いているので、ステッパーの開口能力に依存しないでトレンチ１９の開口幅Ｌｂ（開口部Ｈ３の開口径）を狭くすることができる。
【００４８】
これにより、本実施の形態の電界効果トランジスタ１では、一対のトレンチ１９がゲート電極２１直下のゲート領域２０に精確に接して設けられており、ゲート電極２１とトレンチ１９との距離Ｌａがゼロとなっているので、オン抵抗の上昇を極力抑えて、寄生容量Ｃｇｓ，Ｃｇｄを低減することができる。さらに、寄生容量Ｃｇｓ，Ｃｇｄの電圧依存性（非線形性）も少なくすることができる。その結果、ソース電極２２またはドレイン電極２３からの入力信号に対する挿入損失、ＩＭＤおよび高調波歪みを少なくすることができる。
【００４９】
ところで、例えば、ｉ線ステッパーの開口能力が０．４μｍ程度である場合には、従来の方法では、ゲート電極１０２１の幅Ｌ３およびトレンチ１０１９の開口径Ｌｂは０．４μｍ程度にまでしか狭めることができなかった。また、ゲート電極１０２１とトレンチ１０１９との間の距離Ｌａは位置合わせの精度の関係で、現在の量産技術では０．２μｍ程度にまでしか縮めることができなかった。そのため、従来はオン抵抗を効果的に低減することができなかった。
【００５０】
他方、本実施の形態では、ステッパーの開口能力に依存しないでトレンチ１９の開口幅Ｌｂ（開口部Ｈ３の開口径）を狭く（例えば０．２５μｍ程度）することができるので、オン抵抗を効果的に低減することができる。これにより、挿入損失をより一層少なくすることができる。
【００５１】
また、本実施の形態では、トレンチ１９を形成する際に等方性エッチャントを用いることにより、ゲート長Ｌｇをゲート電極２１の幅Ｌ３よりも狭くすることができるので、ゲート長Ｌｇをゲート電極２１の幅Ｌ３と等しいか、それよりも大きくした場合と比べて取り扱い可能な周波数の上限を上げることができる。
【００５２】
以下に、上記実施の形態とは異なる他の実施の形態について説明する。ただし、以下では、上記実施の形態と異なる構成、作用、効果について特に詳細に説明し、上記実施の形態と同様の構成、作用、効果についての記載を適宜省略するものとする。
【００５３】
［第２の実施の形態］
図１０は、本発明の第２の実施の形態に係る電界効果トランジスタ２の断面構成を表すものである。本実施の形態の電界効果トランジスタ２は、基板３０に選択イオン注入などを行うことによりトランジスタの層構造を形成したものであり、基板１０上にエピタキシャルに結晶成長させることによりトランジスタの層構造を形成した上記実施の形態と相違する。
【００５４】
この電界効果トランジスタ２は、基板３０内部に、イオン注入により形成されたチャネル層３１、オーミックコンタクト層３２および埋め込み層３３と、気相拡散により形成されたゲート領域３５とを備えている。
【００５５】
基板３０は、半絶縁性基板、例えばＧａＡｓ基板である。チャネル層３１は、基板３０のうち一面側の表層に、例えば加速電圧８０ｋＶ、ドーズ量１．５×１０１３ｃｍ−２でＳｉを選択イオン注入することにより形成されている。オーミックコンタクト層３２は、基板３０のうち一面側の表層であって、チャネル層３１の両側にチャネル層３１に接して形成されている。このオーミックコンタクト層３２は、チャネル層３１の深さよりも深く形成されており、例えば加速電圧１５０ｋＶ、ドーズ量３×１０１３ｃｍ−２でＳｉを基板３０の表面に選択イオン注入することにより形成されている。埋め込み層３３は、基板３０のうちチャネル層３１およびオーミックコンタクト層３２の形成されている領域と、これらの形成されていない領域との境界に形成されており、チャネル層３１およびオーミックコンタクト層３２の底面および側面を覆うように形成されている。この埋め込み層３３は、例えば加速電圧２２０ｋＶ、ドーズ量１．２×１０１２ｃｍ−２でＭｇを基板３０の表面に選択イオン注入することにより形成されている。ゲート領域３５はチャネル層３１の表層に、選択的に気相拡散を行って形成されたものである。
【００５６】
この電界効果トランジスタ２には、ゲート電極３６がゲート領域３５上に設けられており、ソース電極３８およびドレイン電極３９がチャネル層３１上にそれぞれ設けられている。ソース電極３８およびドレイン電極３９は所定の間隔を空けてゲート電極３６の両側に設けられている。ここで、ゲート電極３６はＴｉ、ＰｔおよびＡｕをこの順に積層して構成されており、ソース電極３８およびドレイン電極３９はＡｕＧｅ、ＮｉおよびＡｕをこの順に積層して構成されている。
【００５７】
この電界効果トランジスタ２において、ゲート電極３６の両側（具体的にはゲート電極３６とソース電極３８との間、およびゲート電極３６とドレイン電極３９との間）には、一対のトレンチ３７がゲート電極３６に接して形成されている。つまり、ゲート電極３６とトレンチ３７との間の距離Ｌａがゼロとなっている。このトレンチ３７の開口幅Ｌｂはゲート電極３６の幅Ｌ６よりも広くてもよいが、ゲート電極３６の幅Ｌ６と等しいことが好ましく、それよりも狭いことがより好ましい。また、トレンチ３７の深さはゲート電極３６直下のゲート領域３５の底面よりも浅くてもよいが、ゲート領域３５の底面と等しいことが好ましく、それよりも深いことがより好ましい。なお、図１０には、トレンチ３７の深さがゲート領域３５の底面よりも深くなっているケースが例示されている。
【００５８】
なお、トレンチ３７の深さがゲート電極３６の底面よりも深くなっている場合には、ゲート領域３５の幅（ゲート長）Ｌｇがゲート電極４５の幅Ｌ３と等しくてもよいが、それよりも狭くなっていることが好ましい。なお、図１０には、ゲート長Ｌｇがゲート電極２１の幅Ｌ６よりも狭くなっているケースが例示されている。
【００５９】
また、基板３０とは反対側の表面全体に絶縁層３４が形成されている。この絶縁層３４は一対のトレンチ３７の内部空間にまで及んでおり、トレンチ３７の内部空間が絶縁層３４を構成する絶縁性材料で充填されている。また、ゲート電極３６およびその直下のゲート領域３５についてはその全体が絶縁層３４中に埋め込まれている。ソース電極３８およびドレイン電極３９についてはこれらの側面が絶縁層３４で覆われている。ここで、絶縁層３４は誘電率の低い材料で構成されており、窒化シリコンよりも誘電率の低い材料で構成されていることが好ましい。その場合には、寄生容量を大幅に低減することができる。
【００６０】
このような構成の電界効果トランジスタ２は、例えば次のようにして製造することができる。
【００６１】
図１１〜図１４は本実施の形態の電界効果トランジスタ１の製造製造過程を説明するための断面構成図である。まず、例えば加速電圧８０ｋＶ、ドーズ量１．５×１０１３ｃｍ−２でＳｉを基板３０の表面の所定の領域に選択イオン注入したのち、例えば加速電圧１５０ｋＶ、ドーズ量３×１０１３ｃｍ−２でＳｉを先にイオン注入した領域の両側に選択イオン注入し、さらに例えば加速電圧２２０ｋＶ、ドーズ量１．２×１０１２ｃｍ−２でＭｇをＳｉをイオン注入した表面に選択イオン注入する。その後、基板３０を例えばＡｓＨ３／Ａｒ／Ｈ２ガス中に入れて、８４０度に加熱してキャップレスアニールをすることにより、チャネル層３１、オーミックコンタクト層３２および埋め込み層３３を基板３０の表層にそれぞれ形成する（図１１（Ａ））。
【００６２】
次に、ＣＶＤ法などによって表面全体に絶縁膜３４Ａを積層したのち（図１１（Ｂ））、絶縁膜３４Ａ上にゲート電極３６およびトレンチ３７を形成することとなる部分に開口径Ｌ４（＞Ｌｇ）の開口部Ｈ４を有するレジスト層Ｒ４をリソグラフィ工程により形成する（図１１（Ｃ））。なお、開口径Ｌ４は後述の開口部Ｈ５をゲート領域３５Ａに形成する際の位置合わせ精度を考慮した大きさとすることが好ましい。
【００６３】
次に、そのレジスト層Ｒ４をマスクとして、ＲＩＥ法により絶縁膜３４Ａを選択的にエッチングして、絶縁膜３４Ａに開口部を形成する（図１２（Ａ））。これにより、絶縁膜３４Ａの開口部の底部にチャネル層３１が露出する。
【００６４】
次に、レジスト層Ｒ４を除去したのち、絶縁膜３４Ａをマスクとして、チャネル層３１の露出部分にジエチルジンク（ＤＥＺ）を用いて気相拡散を行ってＺｎを導入し、チャネル層３１の露出部分にゲート領域３５Ａを形成する（図１２（Ｂ））。
【００６５】
次に、ゲート領域３５Ａに対応する部分に開口径Ｌ５（Ｌｇ≦Ｌ５＜Ｌ４）の開口部Ｈ５を有するレジスト層Ｒ５をリソグラフィ工程により形成する（図１２（Ｃ））。このとき、開口部Ｈ５をゲート領域３５Ａの中央部分に設けた場合には、後述の開口部Ｈ６がゲート電極３６の両側に対称に形成されるので、一対のトレンチ３７を左右対称に形成することができる。なお、一対のトレンチ３７を左右非対称に形成したい場合には、開口部Ｈ５をゲート領域３５Ａの中央部分以外の部分に設ければよい。
【００６６】
次に、開口部Ｈ６を含む表面全体にＴｉ／Ｐｔ／Ａｕ金属膜を形成したのち、リフトオフによりレジスト層Ｒ５を剥離して、開口部Ｈ６の部位にゲート電極３６を形成する（図１３（Ａ））。このとき、ゲート電極３６の幅Ｌ６は開口部Ｈ５の開口径Ｌ５と等しい。また、リフトオフに伴い、ゲート電極３６の両脇に、開口部Ｈ６が形成される。これにより、開口部Ｈ６の底部にチャネル層３１が露出する。
【００６７】
次に、ゲート電極３６および絶縁膜３４Ａをマスクとして、開口部Ｈ６を通じてチャネル層３１をエッチングし、ゲート電極３６の両脇に一対のトレンチ３７を形成すると共に、ゲート電極３６直下にゲート領域３５を形成する（図１３（Ｂ））。このとき、例えばクエン酸などを用いて等方的にエッチングした場合には、ゲート電極３６直下の部分が少し削れるので、ゲート電極３６直下の部分（ゲート領域３５）の幅（ゲート長）Ｌｇがゲート電極３６の幅Ｌ６よりも狭くなる。このように、一対のトレンチ３７を形成する際に等方的なエッチング法を用いることによりゲート長Ｌｇを狭く形成することができる。なお、例えばＲＩＥ法などを用いて異方的にエッチングした場合には、ゲート電極３６直下の部分はほとんど削れないので、ゲート電極３６直下の部分（ゲート領域３５）の幅（ゲート長）Ｌｇをゲート電極３６の幅Ｌ６と等しくすることもできる。
【００６８】
なお、トレンチ３７を形成する際に、トレンチ３７の深さを構造で制御したい場合には、チャネル層３１中にＡｌ組成の高いＡｌＧａＡｓやＩｎＧａＰなどからなるエッチングストップ層（図示せず）を設けておくことが好ましい。
【００６９】
次に、トレンチ３７を含む表面全体にＣＶＤ法などによって絶縁膜３４Ｂを形成する（図１３（Ｃ））。これにより、トレンチ３７内に絶縁性物質が充填される。また、絶縁膜３４Ａと共に絶縁層３４が形成されるので、ゲート電極３６はこの絶縁層３４内に埋め込まれる。
【００７０】
次に、絶縁層３４の上面に、ソース電極３８およびドレイン電極３９がそれぞれ形成される部分に開口を有するレジスト層Ｒ６をリソグラフィ工程により形成する（図１４（Ａ））。その後、このレジスト層Ｒ６をマスクとして、ＲＩＥにより絶縁層３４を選択的にエッチングする（図１４（Ｂ））。これにより、絶縁層３４の開口部の底部にオーミックコンタクト層３２が露出する。
【００７１】
次に、オーミックコンタクト層３２の露出部分を含む表面全体にＡｕＧｅ／Ｎｉ／Ａｕ金属膜を形成したのち、リフトオフによりレジスト層Ｒ６を剥離して、開口部の部位にソース電極３８Ａおよびドレイン電極３９Ａを形成する（図１４（Ｃ））。続いて、アロイを行って、ソース電極３８Ａおよびドレイン電極３９Ａとオーミックコンタクト層３２とのコンタクトを取ったのち、表面を平坦化する（図１０）。このようにして、本実施の形態の電界効果トランジスタ２が形成される。
【００７２】
本実施の形態の電界効果トランジスタ２の製造方法では、絶縁膜３４Ａおよびゲート電極３６をマスクとしてチャネル層３１をエッチングして一対のトレンチ３７を形成するようするようにしたので、ゲート電極３６と、一対のトレンチ３７との位置合わせをせずに、ゲート電極３６およびその直下のゲート領域３５に接して一対のトレンチ３７を形成することができる。また、トレンチ３７を形成する際に、絶縁膜３４Ａおよびゲート電極３６をマスクとして用いているので、ステッパーの開口能力に依存しないでトレンチ３７の開口幅Ｌｂ（開口部Ｈ６の開口径）を狭くすることができる。
【００７３】
これにより、本実施の形態の電界効果トランジスタ２では、一対のトレンチ３７がゲート電極３６およびその直下のゲート領域３５に精確に接して設けられており、ゲート電極３６とトレンチ３７との距離Ｌａがゼロとなっているので、オン抵抗の上昇を極力抑えて、寄生容量Ｃｇｓ，Ｃｇｄを低減することができる。さらに、寄生容量Ｃｇｓ，Ｃｇｄの電圧依存性（非線形性）も少なくすることができる。その結果、ソース電極３８またはドレイン電極３９からの入力信号に対する挿入損失、ＩＭＤおよび高調波歪みを少なくすることができる。
【００７４】
さらに、本実施の形態では、ステッパーの開口能力に依存しないでトレンチ３７の開口幅Ｌｂ（開口部Ｈ３の開口径）を狭く（例えば０．２５μｍ程度）することができるので、オン抵抗を効果的に低減することができる。これにより、挿入損失をより一層少なくすることができる。
【００７５】
また、本実施の形態では、トレンチ３７を形成する際に等方性エッチャントを用いることにより、ゲート長Ｌｇをゲート電極３６の幅Ｌ６よりも狭くすることができるので、ゲート長Ｌｇをゲート電極３６の幅Ｌ３と等しいか、それよりも大きくした場合と比べて取り扱い可能な周波数の上限を上げることができる。
【００７６】
［第３の実施の形態］
図１５は、本発明の第３の実施の形態に係る電界効果トランジスタ３の断面構成を表すものである。本実施の形態の電界効果トランジスタ３は、上部ドーピング層１６上のバリア層４０（後述）の表面にゲート電極４５を形成した、ショットキーゲート型ＦＥＴであり、その点で、ゲート領域２０上にゲート電極２１を形成したｐｎ接合ゲート型ＦＥＴである上記第１の実施の形態と相違する。
【００７７】
この電界効果トランジスタ３は、基板１０の一面側に、バッファ層１１、下部ドーピング層１２、下部スペーサ層１３、チャネル層１４、上部スペーサ層１５、上部ドーピング層１６、バリア層４０、第１キャップ層４１、エッチングストップ層４２および第２キャップ層４３をこの順にエピタキシャルに積層して構成されている。
【００７８】
バリア層４０は例えばアンドープＡｌＧａＡｓからなり、第１キャップ層４１は例えばアンドープＧａＡｓからなり、エッチングストップ層４２は例えばアンドープＡｌＧａＡｓからなり、第２キャップ層４３は例えばｎ型ＧａＡｓからなる。
【００７９】
この電界効果トランジスタ３はまた、ゲート電極４５、ソース電極４７およびドレイン電極４８を備えている。ゲート電極４５は第２キャップ層４３、エッチングストップ層４２および第１キャップ層４１を選択的にエッチングして露出させたバリア層４０上に設けられており、ソース電極４７およびドレイン電極４８は第２キャップ層４３上に設けられている。ソース電極４７およびドレイン電極４８は所定の間隔を空けてゲート電極４５の両側に設けられている。上部スペーサ層１５、上部ドーピング層１６、バリア層４０、第１キャップ層４１、エッチングストップ層４２および第２キャップ層４３のうちソース電極４７およびドレイン電極４８と対向する領域に反応領域４９が形成されており、ソース電極４７およびドレイン電極４８は反応領域４９を介してチャネル層１４とコンタクトをとれるようになっている。
【００８０】
ここで、ゲート電極４５はＴｉ、ＰｔおよびＡｕをこの順に積層して構成されており、ソース電極４７およびドレイン電極４８はＡｕＧｅ、ＮｉおよびＡｕをこの順に積層して構成されている。反応領域４９は後述するように第２キャップ層４３上にソース電極４７およびドレイン電極４８を形成したのちアロイを行うことにより形成されたものである。
【００８１】
この電界効果トランジスタ３において、ゲート電極４５の両側（具体的にはゲート電極４５とソース電極４７との間、およびゲート電極４５とドレイン電極４８との間）には、一対のトレンチ４６がゲート電極４５に接して形成されている。つまり、ゲート電極４５とトレンチ４６との間の距離Ｌａがゼロとなっている。このトレンチ４６の開口幅Ｌｂはゲート電極４５の幅Ｌ９よりも広くてもよいが、ゲート電極４５の幅Ｌ９と等しいことが好ましく、それよりも狭いことがより好ましい。また、トレンチ４６の深さはゲート電極４５の底面よりも深くなっている（図１５参照）。
【００８２】
なお、トレンチ４６の深さがゲート電極４５の底面よりも深くなっている場合には、バリア層４０のうちゲート電極４５直下の部分の幅（ゲート長）Ｌｇがゲート電極４５の幅Ｌ３と等しくてもよいが、それよりも狭くなっていることが好ましい。なお、図１５には、ゲート長Ｌｇがゲート電極２１の幅Ｌ６よりも狭くなっているケースが例示されている。
【００８３】
また、第１キャップ層４１、エッチングストップ層４２および第２キャップ層４３のうちソース電極４７およびドレイン電極４８の形成されていない表面上には絶縁層４４が形成されている。この絶縁層４４は一対のトレンチ４６の内部空間にまで及んでおり、トレンチ４６の内部空間が絶縁層４４を構成する絶縁性材料で充填されている。また、ゲート電極４５およびその直下の部分についてはその全体が絶縁層４４中に埋め込まれている。ソース電極４７およびドレイン電極４８についてはこれらの側面が絶縁層４４で覆われている。ここで、絶縁層４４は誘電率の低い材料で構成されており、窒化シリコンよりも誘電率の低い材料で構成されていることが好ましい。その場合には、寄生容量を大幅に低減することができる。
【００８４】
このような構成の電界効果トランジスタ３は、例えば次のようにして製造することができる。
【００８５】
上記の構成で例示した各半導体層を、分子線エピタキシー（ＭＢＥ）法や、有機金属化学気相成長（ＭＯＣＶＤ，ＭＯＶＰＥ）法により形成する。
【００８６】
まず、基板１０上に、バッファ層１１、下部ドーピング層１２、下部スペーサ層１３、チャネル層１４、上部スペーサ層１５、上部ドーピング層１６、バリア層４０、第１キャップ層４１、エッチングストップ層４２および第２キャップ層４３をこの順にエピタキシャルに積層する（図１６（Ａ））。その後、その上に所定の径の開口部を有するレジスト層Ｒ７をリソグラフィ工程により形成する（図１６（Ｂ））。
【００８７】
次に、レジスト層Ｒ７をマスクとして、例えばクエン酸などにより第２キャップ層４３をウエットエッチングしたのち、エッチングストップ層４２をエッチングする（図１７（Ａ））。これにより、第１キャップ層４１の一部が露出する。次に、ＣＶＤ法などによって絶縁膜４４Ａを積層したのち（図１７（Ｂ））、絶縁膜４４Ａ上にゲート電極４５およびトレンチ４６を形成することとなる部分に開口径Ｌ７（＞Ｌｇ）の開口部Ｈ７を有するレジスト層Ｒ８をリソグラフィ工程により形成する（図１８（Ａ））。なお、開口径Ｌ７は後述の開口部Ｈ８を開口部Ｈ７の内部に形成する際の位置合わせ精度を考慮した大きさとすることが好ましい。
【００８８】
次に、そのレジスト層Ｒ８をマスクとして、ＲＩＥ法により絶縁膜４４Ａを選択的にエッチングして、絶縁膜４４Ａに開口部を形成したのち、例えばクエン酸などによりエッチングストップ層４２のうち開口部内に露出している部分をウエットエッチングする（図１８（Ｂ））。これにより、絶縁膜４４Ａの開口部の底部にバリア層４０が露出する。
【００８９】
次に、レジスト層Ｒ８を除去したのち、ゲート電極４５の形成されることとなる部分に開口径Ｌ８（Ｌｇ≦Ｌ８＜Ｌ７）の開口部Ｈ８を有するレジスト層Ｒ９をリソグラフィ工程により形成する（図１９（Ａ））。このとき、開口部Ｈ８を開口部Ｈ７の中央部分に設けた場合には、後述の開口部Ｈ９がゲート電極４５の両側に対称に形成されるので、一対のトレンチ４６を左右対称に形成することができる。なお、一対のトレンチ４６を左右非対称に形成したい場合には、開口部Ｈ８を開口部Ｈ７の中央部分以外の部分に設ければよい。
【００９０】
次に、開口部Ｈ８を含む表面全体にＴｉ／Ｐｔ／Ａｕ金属膜を形成したのち、リフトオフによりレジスト層Ｒ９を剥離して、開口部Ｈ９の部位にゲート電極４５を形成する（図１９（Ｂ））。このとき、ゲート電極４５の幅Ｌ９は開口部Ｈ８の開口径Ｌ８と等しい。また、リフトオフに伴い、ゲート電極４５の両脇に、開口部Ｈ９が形成される。これにより、開口部Ｈ９の底部にバリア層４０が露出する。
【００９１】
次に、ゲート電極４５および絶縁膜４４Ａをマスクとして、開口部Ｈ９を通じてバリア層４０をエッチングし、ゲート電極４５の両脇に一対のトレンチ４６を形成すると共に、ゲート電極４５直下に柱状の部分を形成する（図２０（Ａ））。このとき、例えばクエン酸などを用いて等方的にエッチングした場合には、ゲート電極４５直下の部分が少し削れるので、ゲート電極４５直下の部分の幅（ゲート長）Ｌｇがゲート電極４５の幅Ｌ９よりも狭くなる。このように、一対のトレンチ４６を形成する際に等方的なエッチング法を用いることによりゲート長Ｌｇを狭く形成することができる。なお、例えばＲＩＥ法などを用いて異方的にエッチングした場合には、ゲート電極４５直下の部分はほとんど削れないので、ゲート電極４５直下の部分の幅（ゲート長）Ｌｇをゲート電極４５の幅Ｌ９と等しくすることもできる。
【００９２】
なお、トレンチ４６を形成する際に、トレンチ４６の深さを構造で制御したい場合には、バリア層４０中にＡｌ組成の高いＡｌＧａＡｓやＩｎＧａＰなどからなるエッチングストップ層（図示せず）を設けておくことが好ましい。
【００９３】
次に、トレンチ４６を含む表面全体にＣＶＤ法などによって絶縁膜４４Ｂを形成する（図２０（Ｂ））。これにより、トレンチ４６内に絶縁性物質が充填される。また、絶縁膜４４Ａと共に絶縁層４４が形成されるので、ゲート電極４５はこの絶縁層４４内に埋め込まれる。
【００９４】
次に、上記第１の実施の形態と同様にして、ソース電極４７、ドレイン電極４８および反応領域４９を形成する（図１５）。このようにして、本実施の形態の電界効果トランジスタ３が形成される。
【００９５】
本実施の形態の電界効果トランジスタ３の製造方法では、絶縁膜４４Ａおよびゲート電極４５をマスクとしてバリア層４０をエッチングして一対のトレンチ４６を形成するようするようにしたので、ゲート電極４５と、一対のトレンチ４６との位置合わせをせずに、ゲート電極４５およびその直下の部分に接して一対のトレンチ４６を形成することができる。また、トレンチ４６を形成する際に、絶縁膜４４Ａおよびゲート電極４５をマスクとして用いているので、ステッパーの開口能力に依存しないでトレンチ４６の開口幅Ｌｂ（開口部Ｈ９の開口径）を狭くすることができる。
【００９６】
これにより、本実施の形態の電界効果トランジスタ３では、一対のトレンチ４６がゲート電極４５およびその直下の部分に精確に接して設けられており、ゲート電極４５とトレンチ４６との距離Ｌａがゼロとなっているので、オン抵抗の上昇を極力抑えて、寄生容量Ｃｇｓ，Ｃｇｄを低減することができる。さらに、寄生容量Ｃｇｓ，Ｃｇｄの電圧依存性（非線形性）も少なくすることができる。その結果、ソース電極４７またはドレイン電極４８からの入力信号に対する挿入損失、ＩＭＤおよび高調波歪みを少なくすることができる。
【００９７】
さらに、本実施の形態では、ステッパーの開口能力に依存しないでトレンチ４６の開口幅Ｌｂ（開口部Ｈ６の開口径）を狭く（例えば０．２５μｍ程度）することができるので、オン抵抗を効果的に低減することができる。これにより、挿入損失をより一層少なくすることができる。
【００９８】
また、本実施の形態では、トレンチ４６を形成する際に等方性エッチャントを用いることにより、ゲート長Ｌｇをゲート電極４５の幅Ｌ９よりも狭くすることができるので、ゲート長Ｌｇをゲート電極４５の幅Ｌ９と等しいか、それよりも大きくした場合と比べて取り扱い可能な周波数の上限を上げることができる。
【００９９】
［第４の実施の形態］
図２１は、本発明の第４の実施の形態に係る電界効果トランジスタ４の断面構成を表すものである。本実施の形態の電界効果トランジスタ４は、第１キャップ層４１上にエピタキシャルに再成長させることにより形成されたゲート層５０（後述）の表面にゲート電極５１を有するｐｎ接合ゲート型ＦＥＴであり、その点で、拡散層１７の表面に不純物を導入することにより形成されたゲート領域２１の表面にゲート電極２１を有するｐｎ接合ゲート型ＦＥＴである第１の実施の形態と相違し、また、バリア層４０上にゲート電極４５を有するショットキーゲート型ＦＥＴである第３の実施の形態とも相違する。
【０１００】
この電界効果トランジスタ４において、ゲート電極５１の両側（具体的にはゲート電極５１とソース電極４７との間、およびゲート電極５１とドレイン電極４８との間）には、一対のトレンチ５２がゲート電極５１に接して形成されている。このトレンチ５２の開口幅Ｌｂはゲート電極５１の幅Ｌ１１よりも広くてもよいが、ゲート電極５１の幅Ｌ１１と等しいことが好ましく、それよりも狭いことがより好ましい。また、トレンチ５２の深さはゲート電極５１直下のゲート層５０の底面よりも深くなっている。
【０１０１】
ゲート層５０の幅（ゲート長）Ｌｇはゲート電極５１の幅Ｌ１１と等しくてもよいが、それよりも狭くなっていることが好ましい。なお、図２０には、ゲート長Ｌｇがゲート電極５１の幅Ｌ１１よりも狭くなっているケースが例示されている。
【０１０２】
また、基板１０とは反対側の表面には絶縁層５３が形成されている。この絶縁層５３は一対のトレンチ５２の内部空間にまで及んでおり、トレンチ５２の内部空間が絶縁層５３を構成する絶縁性材料で充填されている。また、ゲート電極５１およびその直下のゲート層５０についてはその全体が絶縁層５３中に埋め込まれている。ソース電極４７およびドレイン電極４８についてはこれらの側面が絶縁層５３で覆われている。ここで、絶縁層５３は誘電率の低い材料で構成されており、窒化シリコンよりも誘電率の低い材料で構成されていることが好ましい。その場合には、寄生容量を大幅に低減することができる。
【０１０３】
このような構成の電界効果トランジスタ４は、例えば次のようにして製造することができる。なお、上記第３の実施の形態の図１８（Ａ）までの工程は同一であることから、それ以降の工程について主に説明する。
【０１０４】
ＣＶＤ法などによって例えばＳｉＯ２からなる絶縁膜４４Ａを積層したのち、絶縁膜４４Ａ上にゲート電極５１およびトレンチ５２を形成することとなる部分に開口径Ｌ７（＞Ｌｇ）の開口部Ｈ７を有するレジスト層Ｒ８をリソグラフィ工程により形成する（図１７（Ａ））。次に、レジスト層Ｒ８を除去したのち（図２２（Ａ））、ＭＯＣＶＤ法などにより例えばＣ（炭素）をドーパントとするｐ型ＧａＡｓからなるゲート層５０Ａを再成長させる（図２２（Ｂ））。
【０１０５】
次に、ゲート電極５１の形成されることとなる部分に開口径Ｌ１０（Ｌｇ≦Ｌ１０＜Ｌ７）の開口部Ｈ１０を有するレジスト層Ｒ１０をリソグラフィ工程により形成する（図２３（Ａ））。このとき、開口部Ｈ１０をゲート層５０Ａの中央部分に設けた場合には、後述の開口部Ｈ１１がゲート電極５１の両側に対称に形成されるので、一対のトレンチ５２を左右対称に形成することができる。なお、一対のトレンチ５２を左右非対称に形成したい場合には、開口部Ｈ１０をゲート層５０Ａの中央部分以外の部分に設ければよい。
【０１０６】
次に、開口部Ｈ８を含む表面全体にＴｉ／Ｐｔ／Ａｕ金属膜を形成したのち、リフトオフによりレジスト層Ｒ１０を剥離して、開口部Ｈ１０の部位にゲート電極５１を形成する（図２３（Ｂ））。このとき、ゲート電極５１の幅Ｌ１１は開口部Ｈ１０の開口径Ｌ１０と等しい。また、リフトオフに伴い、ゲート電極５１の両脇に、開口部Ｈ１１が形成される。これにより、開口部Ｈ１１の底部にゲート層５０Ａが露出する。
【０１０７】
次に、ゲート電極５１および絶縁膜４４Ａをマスクとして、開口部Ｈ１１を通じてゲート層５０Ａ（さらに第１キャップ層４１）をエッチングし、ゲート電極５１の両脇に一対のトレンチ５２を形成する（図２４（Ａ））。これにより、ゲート電極５１直下の部分にゲート層５０が形成される。このとき、例えばクエン酸などを用いて等方的にエッチングした場合には、ゲート電極５１直下の部分が少し削れるので、ゲート電極５１直下のゲート層５０の幅（ゲート長）Ｌｇがゲート電極５１の幅Ｌ１１よりも狭くなる。このように、一対のトレンチ５２を形成する際に等方的なエッチング法を用いることによりゲート長Ｌｇを狭く形成することができる。なお、例えばＲＩＥ法などを用いて異方的にエッチングした場合には、ゲート電極５１直下の部分はほとんど削れないので、ゲート電極５１直下のゲート層５０の幅（ゲート長）Ｌｇをゲート電極５１の幅Ｌ１１と等しくすることもできる。
【０１０８】
なお、トレンチ５２を形成する際に、トレンチ５２の深さを構造で制御したい場合には、第１キャップ層４１中にＡｌ組成の高いＡｌＧａＡｓやＩｎＧａＰなどからなるエッチングストップ層（図示せず）を設けておくことが好ましい。
【０１０９】
次に、トレンチ５２を含む表面全体にＣＶＤ法などによって絶縁膜５３Ａを形成する（図２４（Ｂ））。これにより、トレンチ５２内に絶縁性物質が充填される。また、絶縁膜４４Ａと共に絶縁層５３が形成されるので、ゲート電極５１はこの絶縁層５３内に埋め込まれる。
【０１１０】
次に、上記第１の実施の形態と同様にして、ソース電極４７、ドレイン電極４８および反応領域４９を形成する（図２１）。このようにして、本実施の形態の電界効果トランジスタ４が形成される。
【０１１１】
本実施の形態の電界効果トランジスタ４の製造方法では、絶縁膜４４Ａおよびゲート電極５１をマスクとして第１キャップ層４１をエッチングして一対のトレンチ５２を形成するようするようにしたので、ゲート電極５１と、一対のトレンチ５２との位置合わせをせずに、ゲート電極５１およびその直下のゲート層５０に接して一対のトレンチ５２を形成することができる。また、トレンチ５２を形成する際に、絶縁膜４４Ａおよびゲート電極５１をマスクとして用いているので、ステッパーの開口能力に依存しないでトレンチ５２の開口幅Ｌｂ（開口部Ｈ１１の開口径）を狭くすることができる。
【０１１２】
これにより、本実施の形態の電界効果トランジスタ４では、一対のトレンチ５２がゲート電極５１およびその直下のゲート層５０に精確に接して設けられており、ゲート電極５１とトレンチ５２との距離Ｌａがゼロとなっているので、オン抵抗の上昇を極力抑えて、寄生容量Ｃｇｓ，Ｃｇｄを低減することができる。さらに、寄生容量Ｃｇｓ，Ｃｇｄの電圧依存性（非線形性）も少なくすることができる。その結果、ソース電極４７またはドレイン電極４８からの入力信号に対する挿入損失、ＩＭＤおよび高調波歪みを少なくすることができる。
【０１１３】
さらに、本実施の形態では、ステッパーの開口能力に依存しないでトレンチ５２の開口幅Ｌｂ（開口部Ｈ１１の開口径）を狭く（例えば０．２５μｍ程度）することができるので、オン抵抗を効果的に低減することができる。これにより、挿入損失をより一層少なくすることができる。
【０１１４】
また、本実施の形態では、トレンチ５２を形成する際に等方性エッチャントを用いることにより、ゲート長Ｌｇをゲート電極５１の幅Ｌ１１よりも狭くすることができるので、ゲート長Ｌｇをゲート電極５１の幅Ｌ１１と等しいか、それよりも大きくした場合と比べて取り扱い可能な周波数の上限を上げることができる。
【０１１５】
以上、複数の実施の形態を挙げて本発明を説明したが、本発明は上記の実施の形態に限定されるものではなく、種々変形可能である。
【図面の簡単な説明】
【０１１６】
【図１】本発明の第１の実施の形態に係る電界効果トランジスタの断面構成図である。
【図２】図１の電界効果トランジスタの製造工程を説明するための流れ図である。
【図３】図２の続きの工程を説明するための流れ図である。
【図４】図１の電界効果トランジスタの製造過程の断面構成図である。
【図５】図４の続きの工程の断面構成図である。
【図６】図５の続きの工程の断面構成図である。
【図７】図６の続きの工程の断面構成図である。
【図８】図７の続きの工程の断面構成図である。
【図９】図８の続きの工程の断面構成図である。
【図１０】本発明の第２の実施の形態に係る電界効果トランジスタの断面構成図である。
【図１１】図１０の電界効果トランジスタの製造過程の断面構成図である。
【図１２】図１１の続きの工程の断面構成図である。
【図１３】図１２の続きの工程の断面構成図である。
【図１４】図１３の続きの工程の断面構成図である。
【図１５】本発明の第３の実施の形態に係る電界効果トランジスタの断面構成図である。
【図１６】図１５の電界効果トランジスタの製造過程の断面構成図である。
【図１７】図１６の続きの工程の断面構成図である。
【図１８】図１７の続きの工程の断面構成図である。
【図１９】図１８の続きの工程の断面構成図である。
【図２０】図１９の続きの工程の断面構成図である。
【図２１】本発明の第４の実施の形態に係る電界効果トランジスタの断面構成図である。
【図２２】図２１の電界効果トランジスタの製造過程の断面構成図である。
【図２３】図２２の続きの工程の断面構成図である。
【図２４】図２３の続きの工程の断面構成図である。
【図２５】スイッチＩＣの概略構成図およびその等価回路図である。
【図２６】図２５のスイッチＩＣの適用例を説明するための機能ブロック図である。
【図２７】図２５のスイッチＩＣに複数の周波数の信号を入力したときの出力信号の周波数スペクトル図である。
【図２８】電界効果トランジスタ内部の寄生容量の等価回路図である。
【図２９】従来の電界効果トランジスタの製造過程の断面構成図である。
【図３０】図２９の続きの工程の断面構成図である。
【図３１】図３０の続きの工程の断面構成図である。
【図３２】図３１の続きの工程の断面構成図である。
【図３３】図３２の続きの工程の断面構成図である。
【図３４】ゲートドレイン間にトレンチを設けた場合と設けなかった場合における寄生容量Ｃｇｄの電圧依存性を表す特性図である。
【符号の説明】
【０１１７】
１〜４…電界効果トランジスタ、１０，３０…基板、１１…バッファ層、１２…下部ドーピング層、１３…下部スペーサ層、１４，３１…チャネル層、１５…上部スペーサ層、１６…上部ドーピング層、１７…拡散層、１８，３４，４４，５３…絶縁層、１８Ａ，１８Ｂ，３４Ａ，３４Ｂ，４４Ａ，４４Ｂ，５３Ａ…絶縁膜、１９，３７，４６，５２…トレンチ、２０，２０Ａ，３５，３５Ａ…ゲート領域、２１，３６，４５，５１…ゲート電極、２２，２２Ａ，３８，３８Ａ，４７…ソース電極、２３，２３Ａ，３９，３９Ａ，４８…ドレイン電極、２４，４９…反応領域、３２…オーミックコンタクト層、３３…埋め込み層、４０…バリア層、４１…第１キャップ層、４２…エッチングストップ層、４３…第２キャップ層、５０，５０Ａ…ゲート層、Ｈ１，Ｈ２，Ｈ４，Ｈ５，Ｈ７，Ｈ８…レジスト層の開口部、Ｈ３，Ｈ６，Ｈ９…ゲート電極と絶縁膜との間の開口部、Ｌａ…ゲート電極とトレンチとの距離、Ｌｂ…トレンチの開口幅、Ｌｇ…ゲート長、Ｌ１，Ｌ２，Ｌ４，Ｌ５，Ｌ７，Ｌ８，Ｌ１０…レジスト層の開口部の幅、Ｌ３，Ｌ６，Ｌ９，Ｌ１１…ゲート電極の幅、Ｒ１〜Ｒ１０…レジスト層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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