(57)【要約】【課題】電子部品がパッケージ内に気密封止されて実装される電子部品装置において、生産性がよく小型化を図ることができる電子部品装置を提供する。【解決手段】シリコン基板１０ａに貫通電極１４が設けられ、貫通電極１４に接続された電極ポスト２０がシリコン基板１０ａの上側に立設した構造のシリコンパッケージ部５と、電極ポスト２０の上に実装され、接続端子３２ｂが電極ポスト２０の先端部に接続された電子部品３０と、シリコンパッケージ部５の周縁側に接合され、電子部品３０を気密封止して収容する収容部Ｓを構成するキャップパッケージ部４０ａとを含む。【選択図】図５
2008078475.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、該シリコン基板に設けられた貫通電極と、該貫通電極に接続されて前記シリコン基板の上側に立設する電極ポストとを備えたシリコンパッケージ部と、
前記電極ポストの上に実装され、接続端子が前記電極ポストの先端部に接続された電子部品と、
前記シリコンパッケージ部の周縁側に接合され、前記電子部品を気密封止して収容する収容部を構成するキャップパッケージ部とを有することを特徴とする電子部品装置。
【請求項２】
前記キャップパッケージ部は、天板部とその下面周縁部に接合された枠状シリコン部とから形成され、前記枠状シリコン部の下部が前記シリコンパッケージ部に接合されていることを特徴とする請求項１に記載の電子部品装置。
【請求項３】
前記キャップパッケージ部の前記天板部は、ガラス、シリコン又はセラミックからなることを特徴とする請求項２に記載の電子部品装置。
【請求項４】
前記シリコンパッケージ部には、中央主要部に凹部が設けられて周縁部に突出接合部が設けられており、
前記キャップパッケージ部には、前記シリコンパッケージ部の前記凹部及び前記突出接合部に対応する凹部及び突出接合部が設けられており、
前記シリコンパッケージ部の前記突出接合部に前記キャップパッケージの前記突出接合部が接合されていることを特徴とする請求項１に記載の電子部品装置。
【請求項５】
前記キャップパッケージ部は、ガラス、シリコン又はセラミックからなることを特徴とする請求項４に記載の電子部品装置。
【請求項６】
前記電子部品は、半導体素子の上にＭＥＭＳ素子が実装されて構成され、前記ＭＥＭＳ素子が下側になった状態で、前記半導体素子の周縁部に配置された前記接続端子が前記電極ポストの先端部に接続されていることを特徴とする請求項１乃至５のいずれか一項に記載の電子部品装置。
【請求項７】
前記ＭＥＭＳ素子はワイヤによって前記半導体素子に接続されていることを特徴とする請求項６に記載の電子部品装置。
【請求項８】
前記電極ポストは、銅又はシリコンからなることを特徴とする請求項１乃至５のいずれか一項に記載の電子部品装置。
【請求項９】
前記シリコンパッケージ部の下面側に形成され、前記貫通電極に接続された配線パターンをさらに有することを特徴とする請求項１乃至５のいずれか一項に記載の電子部品装置。
【請求項１０】
前記電極ポストの高さは２００乃至４００μｍであることを特徴とする請求項１乃至５のいずれか一項に記載の電子部品装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子部品装置に係り、さらに詳しくは、電子部品がパッケージ内に気密封止された状態で実装されて構成される電子部品装置に関する。
【背景技術】
【０００２】
従来、電子部品がパッケージ内に気密封止された状態で実装されて構成される電子部品装置がある。図１に示すように、従来の電子部品装置の一例では、下側セラミックベース１００の周縁部に枠状セラミック部２００が立設して設けられている。下側セラミックベース１００の対向する一対の両端側には電極１２０が設けられており、電極１２０は下側セラミックベース１００の上面端部から側面を経由して裏面端部まで繋がって形成されて、裏面端部に外部接続端子１４０が配置されている。
【０００３】
下側セラミックベース１００の上にダイアタッチ材１６０によってドライバＩＣ２００が固着されている。さらに、ドライバＩＣ２００の上にＭＥＭＳ素子３００が実装されている。ＭＥＭＳ素子３００の接続端子３００ａがワイヤ２２０を介してドライバＩＣ２００の第１接続端子２００ａに接続されている。また、ドライバＩＣ２００の第２接続端子２００ｂがワイヤ２２０ａを介して下側セラミックベース１００に設けられた電極１２０に接続されている。
【０００４】
そして、枠状セラミック部２００の上には上側セラミックベース４００がＡｕＳｎ接合によって固着されて収容部Ｓが構成され、ドライバＩＣ２００及びＭＥＭＳ素子３００が収容部Ｓの中に気密封止された状態で実装されている。
【０００５】
このような電子部品装置に関連する技術としては、特許文献１には、発光素子がパッケージに気密封止されて実装される半導体装置において、発光素子を基板にバンプを用いて固定することが記載されている。
【特許文献１】特開２００４−２８１５３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記したような従来技術の電子部品装置では、下側セラミックベース１００上に枠状セラミック部２００が立設した個片化されたパッケージに電子部品を実装した後に、個片化された上側セラミックベース４００を接合するので、手間がかかって生産性が悪いと共に、コスト上昇を招きやすい。
【０００７】
また、ドライバＩＣ２００はワイヤ２２０ａを介して下側セラミックベース１００に設けられた電極１２０に接続されるので、ドライバＩＣ２００と電極１２０との間にワイヤ２２０ａを経由させる領域を確保する必要があり、小型化の要求に容易に対応することができない。
【０００８】
本発明は以上の課題を鑑みて創作されたものであり、電子部品がパッケージ内に気密封止されて実装される電子部品装置において、生産性がよく小型化を図ることができる電子部品装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明は電子部品装置に係り、シリコン基板と、該シリコン基板に設けられた貫通電極と、該貫通電極に接続されて前記シリコン基板の上側に立設する電極ポストとを備えたシリコンパッケージ部と、前記電極ポストの上に実装され、接続端子が前記電極ポストの先端部に接続された電子部品と、前記シリコンパッケージ部の周縁側に接合され、前記電子部品を気密封止して収容する収容部を構成するキャップパッケージ部とを有する。
【００１０】
本発明の電子部品装置のシリコンパッケージ部では、シリコン基板に貫通電極が設けられ、貫通電極に接続されてシリコン基板の上側に立設する電極ポストが形成されている。電極ポストの上に電子部品が実装されており、電子部品の接続端子が電極ポストの先端部に直接接続されている。さらに、電子部品を気密封止して収容する収容部を構成するキャップパッケージ部がシリコンパッケージ部の周縁部に接合されている。
【００１１】
このようにして、電子部品は、シリコンパッケージ部とキャップパッケージ部とによって構成される収容部に気密封止された状態でパッケージ内に実装されている。
【００１２】
本発明では、電子部品の接続端子が電極ポストに直接接続されるので、ワイヤで接続するための領域をシリコンパッケージ部に確保する必要がないので、従来技術よりも電子部品装置の小型化を図ることができる。
【００１３】
また、本発明の電子部品装置は、シリコンウェハの各素子搭載領域に形成された各電極ポストに電子部品がそれぞれ実装され、キャップ基板で電子部品が気密封止された後に分割されて得られる。このように、ウェハレベルでアセンブリを行うので、個片化されたセラミックパッケージに電子部品を実装する方法よりも生産効率を向上させることができ、製造コストを低減させることができる。
【００１４】
また、電子部品が実装されるインターポーザとしてシリコンパッケージ部が使用されることから、電子部品（シリコンチップ）との熱膨張係数を同一に設定できるので、熱応力の発生が抑制されて、電子部品装置の信頼性を向上させることができる。
【００１５】
本発明の一つの好適な態様では、キャップパッケージ部は、天板部（ガラス、シリコン又はセラミックなど）とその下面周縁部に接合された枠状シリコン部とから形成され、枠状シリコン部の下部がシリコンパッケージ部に接合されている。
【００１６】
あるいは、シリコンパッケージ部及びキャップパッケージ部には、中央主要部に凹部が設けられて周縁部に突出接合部が形成されており、シリコンパッケージ部の突出接合部にキャップパッケージの突出接合部が接合されて、２つの凹部によって収容部が構成されるようにしてもよい。
【発明の効果】
【００１７】
以上説明したように、本発明の電子部品装置では、生産性がよく小型化を図ることができると共に、応力の発生が抑えられて高い信頼性が得られる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００１９】
（第１の実施の形態）
図２〜図４は本発明の第１実施形態の電子部品装置の製造方法を示す断面図、図５は同じく電子部品装置を示す断面図である。
【００２０】
本発明の第１実施形態の電子部品装置の製造方法では、図２（ａ）に示すように、まず、厚みが２００〜３００μｍのシリコンウェハ１０を用意する。このシリコンウェハ１０は、厚みが６２５μｍ程度のシリコンウェハがＢＧ（バックグラインダー）によって研削されて所要の厚みに薄型化されて得られる。シリコンウェハ１０には複数の素子搭載領域が画定されており、後工程で分割されて個々の電子部品装置が得られる。
【００２１】
続いて、図２（ｂ）に示すように、シリコンウェハ１０上に所要の開口部が設けられたマスク（不図示）をフォトリソグラフィに基づいて形成し、その開口部を通してシリコンウェハ１０をドライエッチングすることにより、シリコンウェハ１０の厚み方向に貫通するスルーホール１０ｘを形成する。その後に、マスクが除去される。
【００２２】
さらに、図２（ｃ）に示すように、シリコンウェハ１０を熱酸化することにより、シリコンウェハ１０の両面及びスルーホール１０ｘの内面に膜厚が５００ｎｍ程度のシリコン酸化層からなる絶縁層１２を形成する。あるいは、ＣＶＤによりシリコンウェハ１０の全面にシリコン酸化層やシリコン窒化層を形成して絶縁層１２としてもよい。
【００２３】
次いで、図２（ｄ）に示すように、シリコンウェハ１０のスルーホール１０ｘ内に銅などからなる貫通電極１４を埋め込んで形成する。貫通電極１４は、例えば、シリコンウェハ１０の下側にめっき給電部材が配置され、電解めっきによってスルーホール１０ｘの底部から上部まで銅めっきが施されて形成される。
【００２４】
さらに、図２（ｅ）に示すように、シリコンウェハ１０の下面側にスパッタ法によって銅層を成膜した後に、フォトリソグラフィ及びエッチングによって銅層をパターニングする。これにより、シリコンウェハ１０の下面側の絶縁層１２の上に貫通電極１４に接続される配線パターン１６が形成される。なお、配線パターン１６の形成方法としては、セミアディティブ法などの各種の方法を採用できる。
【００２５】
続いて、図３（ａ）に示すように、図２（ｅ）の構造体の上面側に銅からなるシード層１８を形成した後に、シード層１８の上に、貫通電極１４に対応する部分に開口部１９ｘが設けられたレジスト１９を形成する。さらに、図３（ｂ）に示すように、シード層１８をめっき給電経路として利用する電解めっきによってレジスト１９の開口部１９ｘに銅めっき施すことにより金属柱２０ａを形成する。続いて、金属柱２０ａの先端部にＮｉ／Ａｕめっきを施して接続部（不図示）を形成する。
【００２６】
次いで、図３（ｃ）に示すように、レジスト１９を除去した後に、金属柱２０ａをマスクにしてシード層１８をエッチングすることにより、貫通電極１４に接続されてシリコンウェハ１０の上面から立設する電極ポスト２０を得る。電極ポスト２０は後述する半導体素子の接続端子に対応して配置される。なお、シリコンウェハ１０の複数の素子搭載領域に貫通電極１４に接続される電極ポスト２０がそれぞれ形成される。
【００２７】
さらに、図３（ｄ）に示すような電子部品３０を用意する。本実施形態で例示する電子部品３０は、制御用半導体素子３２（ドライバＩＣなど）の上にＭＥＭＳ（Micro Electro Mechanical Systems）素子３４が実装されて構成され、ＭＥＭＳ素子３４の接続端子３４ａが制御用半導体素子３２の第１接続端子３２ａにワイヤ３６によって接続されている。制御用半導体素子３２は、パッケージの電極に接続される第２接続端子３２ｂを備えていおり、第２接続端子３２ｂの表面にはＮｉ／Ａｎめっきが施されている。
【００２８】
そして、図４（ａ）に示すように、図３（ｄ）の電子部品３０を上下反転させた状態にして、制御用半導体素子３２の第２接続端子３２ｂを前述した図３（ｃ）の電極ポスト２０の先端部に熱圧着により接続して実装する。これにより、電子部品３０のＭＥＭＳ素子３４が複数の電極ポスト２０の内側の空間に配置される。このようにして、電子部品３０はワイヤを使用することなく、シリコンウェハ１０から突出する電極ポスト２０に直接接続される。
【００２９】
次いで、図４（ｂ）に示すように、ガラスウェハ４２の一方の面に枠状シリコン部４４が陽極接合されて収容部Ｓ（キャビティ）が設けられた構造のキャップ基板４０を用意する。キャップ基板４０には、前述したシリコンウェハ１０の各素子搭載領域に対応するように枠状シリコン部４４によって複数の収容部Ｓ（キャビティ）が構成されている。
【００３０】
そして、キャップ基板４０の枠状シリコン部４４の下部をＡｎＳｎ接合によってシリコンウェハ１０上の絶縁層１２に固着する。これにより、図４（ｃ）に示すように、電子部品３０がシリコンウェハ１０とキャップ基板４０とにより構成される収容部Ｓに気密封止された状態となる。あるいは、枠状シリコン部４４をシリコンウェハ１０上の絶縁層１２に接合した後に、枠状シリコン部４４の上にガラス基板４２を陽極接合してもよい。電子部品３０が収容部Ｓ内に真空状態で気密封止されるようにしてもよいし、大気雰囲気や不活性雰囲気で気密封止されるようにしてもよい。
【００３１】
さらに、図４（ｃ）の構造体をシリコンウェハ１０の各素子搭載領域が得られるように切断して分割することにより、図５に示すように、本実施形態の個片化された電子部品装置１が得られる。このとき、貫通電極１４や電極ポスト２０などが設けられたシリコンウェハ１０が個片化されてシリコンパッケージ部５となり、キャップ基板４０が個片化されたキャップパッケージ部４０ａとなる。
【００３２】
図５に示すように、第１実施形態の電子部品装置１は、シリコンパッケージ部５とそれに設けられた電極ポスト２０に実装された電子部品３０と、シリコンパッケージ部５の上に配置されて、電子部品３０を気密封止して収容する収容部Ｓを構成するキャップパッケージ部４０ａとにより基本構成される。シリコンパッケージ部５では、シリコン基板１０ａにスルーホール１０ｘが設けられており、シリコン基板１０ａの両面及びスルーホール１０ｘの内面にシリコン酸化層などよりなる絶縁層１２が形成されている。
【００３３】
スルーホール１０ｘ内には銅などからなる貫通電極１４が充填されており、シリコン基板１０ａの上面側に貫通電極１４に接続された電極ポスト２０が立設している。電極ポスト２０の高さは、２００〜４００μｍ（好適には３００μｍ程度）に設定される。さらに、シリコン基板１０ａの下面側の絶縁層１２の上（図５では下）に貫通電極１４に接続された配線パターン１６が設けられている。配線パターン１６は外部接続端子として機能する。
【００３４】
電子部品３０は、制御用半導体素子３２の上（図５では下）にＭＥＭＳ素子３４が実装されて構成され、ＭＥＭＳ素子３４の接続端子３４ａがワイヤ３６によって制御用半導体素子３２の第１接続端子３２ａに接続されている。制御用半導体素子３２はその周縁部に第２接続端子３２ｂを備えており、制御用半導体素子３２の第２接続端子３２ｂが電極ポスト２０の先端部に直接接続されている。
【００３５】
このようにして、電子部品３０が電極ポスト２０によってシリコン基板１０ａから上側に離れた位置に実装され、ＭＥＭＳ素子３４は複数の電極ポスト２０の内側の空間に配置されている。
【００３６】
ＭＥＭＳ素子３４としては、加速度センサ、ジャイロセンサ又はスイッチ素子などが使用され、ＭＥＭＳ素子３４が制御用半導体素子３２によってコントロールされる。電子部品３０として２つの素子がスタックされたものを例示したが、外部接続端子が電極ポストに接続される構造の電子部品であれば各種の形態を採用できる。
【００３７】
さらに、シリコンパッケージ部５の上に電子部品３０が収容される収容部Ｓが構成されるようにキャップパッケージ部４０ａが配置されている。キャップパッケージ部４０ａはガラス基板４２ａとその下側周縁部に陽極接合された枠状シリコン部４４とから構成され、枠状シリコン部４４の下部がシリコンパッケージ部５の周縁側の絶縁層１２にＡｕＳｎ接合によって固着されている。枠状シリコン部４４の高さは、電極ポスト２０の高さが３００μｍの場合は５００μｍ程度であり、電子部品３０の構造に合わせて電極ポスト２０及び枠状シリコン部４４の高さが適宜調整される。
【００３８】
このようにして、シリコンパッケージ部５の電極ポスト２０に実装された電子部品３０は、シリコンパッケージ部５とキャップパッケージ部４０ａとから構成される収容部Ｓに収容されて気密封止されている。
【００３９】
なお、キャップパッケージ部４０ａの材料としては、上記したガラス基板４２（天板部）の下面周縁部に枠状シリコン部４４が接合されたもの以外に、天板部としてシリコン基板やセラミック基板を使用し、それらの下面周縁部に枠状シリコン部が接合されたものを使用してもよい。
【００４０】
また、電極ポスト２０を銅めっきによって形成したが、はんだ、錫、ニッケル、金などの各種の金属から形成してもよい。あるいは、電極ポスト２０をシリコンから形成してもよい。この場合、貫通電極１４が設けられたシリコンウェハ１０の上に導電型不純物がドープされたポリシリコン層がＣＶＤによって形成され、ポリシリコン層がパターニングされて電極ポスト２０が形成される。さらには、電極ポスト２０だけではなく、貫通電極１４や配線パターン１６もシリコンから形成してもよい。
【００４１】
本実施形態の電子部品装置１のシリコンパッケージ部５では、シリコン基板１０ａの上面側に突出する電極ポスト２０と下面側の配線パターン１６（外部接続端子）とが貫通電極１４を介して相互接続され、電極ポスト２０に電子部品３０の第２接続端子３２ｂが直接接続されて実装される。このようにすることにより、電子部品３０をワイヤで経由して接続するための領域をシリコンパッケージ部５に確保する必要がないので、従来技術よりも電子部品装置の小型化を図ることができる。
【００４２】
また、フォトリソグラフィに基づいてシリコンウェハ１０に微細なスルーホール１０ｘを形成し、その中に貫通電極１４を形成することによって両面側が導通可能なシリコンパッケージ部５が得られる。これにより、従来技術よりも電子部品が接続される電極の狭ピッチ化が可能になり、かつ配線長を短くできるので、高性能な電子部品の実装に対応できるようになる。
【００４３】
また、本実施形態の電子部品装置１は、前述したように、シリコンウェハ１０の各素子搭載領域に形成された電極ポスト２０に電子部品３０がそれぞれ実装され、キャップ基板４０で電子部品３０が気密封止された後に分割されて製造される。このように、ウェハレベルでアセンブリを行うので、個片化されたパッケージに電子部品を実装する方法よりも生産効率を向上させることができ、製造コストの低減を図ることができる。
【００４４】
さらには、シリコンパッケージ部５に電子部品３０が実装されるので、電子部品としてシリコンチップを使用する場合、熱膨張係数を同一にすることができるので、熱応力の発生が抑えられて電子部品装置の信頼性を向上させることができる。そのような観点からは、キャップパッケージ部４０ａの天板部をシリコンから形成することによって、パッケージ全体をシリコンから構成することが好ましい。また、電極ポスト２０をシリコンから形成する場合は、さらにパッケージの熱応力の発生を抑制することができる。
【００４５】
（第２の実施の形態）
図６及び図７は本発明の第２実施形態の電子部品装置の製造方法を示す断面図、図８は同じく電子部品装置を示す断面図である。第２実施形態が第１実施形態と異なる点は、シリコンパッケージ部に凹部を設け、さらにキャップパッケージ部を一体的に形成することにある。
【００４６】
第２実施形態の電子部品装置の製造方法では、図６（ａ）に示すように、まず、厚みが６２５μｍ程度の第１シリコンウェハ１０を用意する。その後に、図６（ｂ）に示すように、各素子搭載領域の中央主要部に開口部が設けられたマスク材（不図示）を形成し、マスク材の開口部を通して第１シリコンウェハ１０をエッチングすることにより深さが３００〜４００μｍ程度の凹部１１を形成する。これによって、第１シリコンウェハ１０の各素子搭載領域の中央主要部に凹部１１が形成されると同時に、各素子搭載領域を画定するように突出接合部１３が設けられる。
【００４７】
さらに、同じく図６（ｂ）に示すように、第１実施形態と同様な方法によって、第１シリコンウェハ１０の凹部１１の底部に所要のスルーホール１０ｘを形成する。続いて、図６（ｃ）に示すように、第１実施形態と同様な方法によって、第１シリコンウェハ１０の両面側、凹部１１及びスルーホール１０ｘの内面に絶縁層１２を形成する。
【００４８】
次いで、図６（ｄ）に示すように、第１実施形態と同様な方法により、スルーホール１０ｘ内に貫通電極１４を形成した後に、第１シリコンウェハ１０の下面側に貫通電極１４に接続される配線パターン１６を形成し、上面側に貫通電極１４に接続される電極ポスト２０を立設する。
【００４９】
続いて、図７（ａ）に示すように、第１実施形態と同様な構成の電子部品３０を用意し、制御用半導体素子３２の第２接続端子３２ｂを電極ポスト２０の先端部に接続して実装する。
【００５０】
次いで、図７（ｂ）に示すように、第１シリコンウェハ１０の各素子搭載領域の凹部１１及び突出接合部１３に対応する凹部５１及び突出接合部５３が設けられた第２シリコンウェハ５０を用意する。第２シリコンウェハ５０の凹部５１は第１シリコンウェハ１０の凹部１１と同様な方法で形成され、その深さは２００〜３００μｍ程度に設定される。
【００５１】
そして、第１シリコンウェハ１０の凹部１１に第２シリコンウェハ５０の凹部５１が対向するようにして配置し、第１シリコンウェハ１０の突出接合部１３の絶縁層１２に第２シリコンウェハ５０の突出接合部５３をＡｕＳｎ接合によって固着する。
【００５２】
これにより、図７（ｃ）に示すように、第１シリコンウェハ１０の凹部１１と第２シリコンウェハ５０の凹部５１とによって収容部Ｓが構成され、電子部品３０が収容部Ｓの内に収容されて気密封止される。
【００５３】
次いで、図７（ｃ）の構造体を第１シリコンウェハ１０の各素子搭載領域が得られるように切断して分離する。これにより、図８に示すように、第２実施形態の個片化された電子部品装置２が得られる。このとき、貫通電極１４や電極ポスト２０などが設けられた第１シリコンウェハ１０が個片化されてシリコンパッケージ部５ａとなり、第２シリコンウェハ５０が個片化されてキャップパッケージ部５０ａとなる。
【００５４】
図８に示すように、第２実施形態の電子部品装置２のシリコンパッケージ部５ａでは、シリコン基板１０ａの上面側に凹部１１が形成されて周縁部に突出接合部１３が設けられている。シリコン基板１０ａの凹部１１の底部にはスルーホール１０ｘが設けられており、その中に絶縁層１２を介して貫通電極１４が設けられている。
【００５５】
さらに、第１実施形態と同様に、シリコン基板１０ａの上面側に貫通電極１４に接続される電極ポスト２０が立設し、下面側に貫通電極１４に接続される配線パターン１６が形成されている。さらに、第１実施形態と同様に、電子部品３０の制御用半導体素子３２の第２接続端子３２ｂが電極ポスト２０の先端部に直接接続されて実装されている。
【００５６】
キャップパッケージ部５０ａでは、下面側に凹部５１が形成されて周縁部に突出接合部５３が設けられている。そして、シリコンパッケージ部５ａの突出接合部１３上の絶縁層１２にキャップパッケージ部５０ａの突出接合部５３がＡｕＳｎ接合によって固着されている。
【００５７】
このようにして、シリコンパッケージ部５ａの凹部１１とキャップパッケージ部５０ａの凹部５１によって収容部Ｓが構成され、その収容部Ｓ内に電子部品３０が気密封止されて実装されている。
【００５８】
好適な例としてキャップパッケージ部５０ａをシリコンから形成したが、下面側に凹部を備えたガラス基板やセラミック基板をキャップパッケージ部５０ａとして使用してもよい。キャップパッケージ部５０ａをガラスから形成する場合は、シリコンパッケージ部５ａの突出接合部１３の絶縁層１２が除去されて、陽極接合によってガラスキャップがシリコンパッケージ部５ａの突出接合部１３（シリコン）に固着される。また、キャップパッケージ部５０ａをセラミックから形成する場合は、セラミックキャップがシリコンパッケージ部５ａの突出接合部１３上の絶縁層１２にＡｕＳｎ接合によって固着される。
【００５９】
上記した図８の電子部品装置２では、収容部Ｓの高さを十分に確保するために、シリコンパッケージ部５ａの凹部１１とキャップパッケージ部５０ａの凹部５１によって収容部Ｓを構成している。比較的薄型の電子部品を実装する場合は、シリコンパッケージ部５ａ側だけに凹部１１を形成して収容部Ｓを構成し、フラットなキャップパッケージ部がシリコンパッケージ部５ａの突出接合部１３に接合された形態としてもよい。
【００６０】
あるいは、逆に、キャップパッケージ部５０ａだけに凹部５１を形成して収容部Ｓを構成し、キャップパッケージ部５０ａの突出接合部５３がフラットなシリコンパッケージ部に接合された形態としてもよい。
【００６１】
第２実施形態の電子部品装置２は第１実施形態と同様な効果を奏する。これに加えて、第２実施形態では、キャップパッケージ部を形成する際に、第１実施形態と違って部材同士を接合するのではなくシリコンウェハなどを加工して一体的に形成するので、特にパッケージを全体にわたってシリコンから形成するときに製造が容易となる。
【図面の簡単な説明】
【００６２】
【図１】図１は従来技術の電子部品装置の一例を示す断面図である。
【図２】図２は本発明の第１実施形態の電子部品装置の製造方法を示す断面図（その１）である。
【図３】図３は本発明の第１実施形態の電子部品装置の製造方法を示す断面図（その２）である。
【図４】図４は本発明の第１実施形態の電子部品装置の製造方法を示す断面図（その３）である。
【図５】図５は本発明の第１実施形態の電子部品装置を示す断面図である。
【図６】図６は本発明の第２実施形態の電子部品装置の製造方法を示す断面図（その１）である。
【図７】図７は本発明の第２実施形態の電子部品装置の製造方法を示す断面図（その２）である。
【図８】図８は本発明の第２実施形態の電子部品装置を示す断面図である。
【符号の説明】
【００６３】
１，２…電子部品装置、５，５ａ…シリコンパッケージ部、１０，５０…シリコンウェハ、１０ｘ…スルーホール、１２…絶縁層、１１、５１…凹部、１３，５３…突出接合部、１４…貫通電極、１６…配線パターン、１８…シード層、１９…レジスト、１９ｘ…開口部、２０…電極ポスト、３０…電子部品、３２…制御用半導体素子、３４…ＭＥＭＳ素子、３２ａ，３４ａ、３４ｂ…接続端子、３６…ワイヤ、４０…キャップ基板、４０ａ，５０ａ…キャップパッケージ部、４２…ガラスウェハ、４２ａ…ガラス基板、４４…枠状シリコン部、Ｓ…収容部。
【図１】
2008078475.tif 000003
【図２】
2008078475.tif 000004
【図３】
2008078475.tif 000005
【図４】
2008078475.tif 000006
【図５】
2008078475.tif 000007
【図６】
2008078475.tif 000008
【図７】
2008078475.tif 000009
【図８】
2008078475.tif 000010