(57)【要約】【課題】  ソース／ドレインの横方向拡散を確実に抑止し、更なる微細化及び高性能化の要請を満たし、信頼性の高い半導体装置を実現する。【解決手段】  ゲート電極２をマスクとしたイオン注入によりエクステンション領域３を形成した後、ゲート電極２及び第１のサイドウォール４をマスクとして、ソース／ドレイン５の不純物の拡散抑制機能を有する物質をイオン注入し、半導体基板１の表層のサイドウォール４に整合する部位を非晶質化してアモルファス状態の拡散抑制領域６を形成する。【選択図】  図１
2008124489.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域上に絶縁膜を介してゲート形成する工程と、
前記ゲートをマスクとして前記半導体領域の表層に不純物を導入し、第１の不純物拡散領域を形成する工程と、
前記ゲートの両側面に第１のサイドウォールを形成する工程と、
前記ゲート及び前記第１のサイドウォールをマスクとして前記半導体領域の表層に拡散抑制元素を導入し、アモルファス状態の第３の不純物拡散領域を前記第１の不純物拡散領域より深く形成する工程と、
前記ゲートの両側面で前記第１のサイドウォールを覆うように第２のサイドウォールを形成する工程と、
前記ゲート、前記第１及び第２のサイドウォールをマスクとして前記半導体領域の表層に前記第１の不純物拡散領域よりも深く不純物を導入し、第２の不純物拡散領域を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲートをマスクとして、前記半導体領域の表層に前記第１及び第２の不純物拡散領域の不純物と反対導電型の不純物を導入し、第４の不純物拡散領域を形成する工程を更に含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記拡散抑制元素は、前記第１及び第２の不純物拡散領域の不純物がｎ型不純物である場合には、砒素（Ａｓ），ゲルマニウム（Ｇｅ），窒素（Ｎ），フッ素（Ｆ）及び炭素（Ｃ）から選ばれた少なくとも１種であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記拡散抑制元素は、前記第１及び第２の不純物拡散領域の不純物がｐ型不純物である場合には、ゲルマニウム（Ｇｅ），窒素（Ｎ），フッ素（Ｆ），炭素（Ｃ）及びインジウム（Ｉｎ）から選ばれた少なくとも１種であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
前記第１の不純物拡散領域の不純物を活性化させない程度の第１の温度で形成できる材料を用い、前記第１の温度で前記第１のサイドウォールを形成することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第３の不純物拡散領域を再結晶化させない程度の第２の温度で形成できる材料を用い、前記第２の温度で前記第２のサイドウォールを形成することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第１の温度が５００℃〜５８０℃の範囲内の値であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記第２の温度が５００℃〜５８０℃の範囲内の値であることを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート及びソース／ドレインを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近時では、半導体装置の更なる微細化が要求されており、例えばエクステンション構造のＭＯＳトランジスタでは、深接合であるソース／ドレインを浅く形成する工夫がなされている。
具体的には、ｎ型ＭＯＳトランジスタを形成する技術としては、ゲート電極及びサイドウォールをマスクとして砒素（Ａｓ）をイオン注入して表面を非晶質（アモルファス）状態にしておき、続いて同じマスクを用いてアモルファス部位にリン（Ｐ）をイオン注入してｎ型ソース／ドレインを形成する(特許文献１参照)。また、ｐ型ＭＯＳトランジスタを形成する技術としては、ゲート電極及びサイドウォールをマスクとしてシリコン（Ｓｉ）をイオン注入して表面を非晶質（アモルファス）状態にしておき、続いて同じマスクを用いてアモルファス部位にホウ素（Ｂ）をイオン注入してｐ型ソース／ドレインを形成する(特許文献２参照)。
【０００３】
【特許文献１】特開平９−３６５０６０号公報
【特許文献２】特開昭５９−１３７１９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述の技術を用いて、ソース／ドレイン形成前にその形成部位をアモルファス化させておくことにより、接合を比較的浅くすることはできる。しかしながら、半導体装置の更なる微細化が進むにつれて、ソース／ドレインの不純物の横方向への拡散抑制の要求が益々厳しくなってきている。そして、微細化と共に高性能化の要求も満たすことが必須である。先ず、ジャンクションリークを低減させるには、深接合のソース／ドレインをある程度の深さに維持しなければならない。更に、コンタクト抵抗及びシート抵抗を低減させるには、ソース／ドレインをより高濃度に形成することが必要である。そのため、横方向拡散が必然的に大きくなり、エクステンション領域まで拡散してしまい、ロールオフ特性が悪化するという問題がある。
【０００５】
本発明は、上記の問題に鑑みてなされたものであり、ソース／ドレインの横方向拡散を確実に抑止し、更なる微細化及び高性能化の要請を満たし、信頼性の高い半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の製造方法は、半導体領域上に絶縁膜を介してゲート形成する工程と、前記ゲートをマスクとして前記半導体領域の表層に不純物を導入し、第１の不純物拡散領域を形成する工程と、前記ゲートの両側面に第１のサイドウォールを形成する工程と、
前記ゲート及び前記第１のサイドウォールをマスクとして前記半導体領域の表層に拡散抑制元素を導入し、アモルファス状態の第３の不純物拡散領域を前記第１の不純物拡散領域より深く形成する工程と、前記ゲートの両側面で前記第１のサイドウォールを覆うように第２のサイドウォールを形成する工程と、前記ゲート、前記第１及び第２のサイドウォールをマスクとして前記半導体領域の表層に前記第１の不純物拡散領域よりも深く不純物を導入し、第２の不純物拡散領域を形成する工程とを含む。
【発明の効果】
【０００７】
本発明によれば、ソース／ドレインの横方向拡散を確実に抑止し、更なる微細化及び高性能化の要請を満たし、信頼性の高い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【０００８】
−本発明の基本骨子−
初めに、本発明の基本骨子について説明する。
本発明者は、エクステンション構造のＭＯＳトランジスタにおいて、深接合のソース／ドレインをある程度深さを確保して高濃度に形成するも、ソース／ドレインの横方向拡散を確実に抑止すべく、エクステンション領域（第１の領域）とソース／ドレイン（第２の領域）との間に、両者を隔てるように拡散抑制領域を設けることに想到した。
【０００９】
従来のＭＯＳトランジスタでは、図１（ａ）に示すように、半導体領域、ここでは半導体基板１に形成されたゲート電極２をマスクとしたイオン注入によりエクステンション領域３を、続いてゲート電極２及び第１のサイドウォール４をマスクとしてソース／ドレイン５を形成しており、図中矢印Ａで示すようにソース／ドレイン５から不純物の横方向拡散が生じてしまう。
【００１０】
これに対して本発明のＭＯＳトランジスタでは、図１（ｂ）に示すように、ゲート電極２をマスクとしたイオン注入によりエクステンション領域３を形成した後、ゲート電極２及び第１のサイドウォール４をマスクとして、ソース／ドレイン５の不純物の拡散抑制機能を有する物質（拡散抑制元素）をイオン注入し、半導体基板１の表層のサイドウォール４に整合する部位を非晶質化してアモルファス状態の拡散抑制領域６を形成する。そして、ゲート電極２、第１のサイドウォール４及び第２のサイドウォール７をマスクとしたイオン注入により、前記表層の第２のサイドウォール７に整合する部位にソース／ドレイン５を形成する。
【００１１】
拡散抑制元素としては、エクステンション領域３及びソース／ドレイン５の不純物がｎ型不純物である場合には、砒素（Ａｓ），ゲルマニウム（Ｇｅ），窒素（Ｎ），フッ素（Ｆ）及び炭素（Ｃ）から選ばれた少なくとも１種を、エクステンション領域３及びソース／ドレイン５の不純物がｐ型不純物である場合には、ゲルマニウム（Ｇｅ），窒素（Ｎ），フッ素（Ｆ），炭素（Ｃ）及びインジウム（Ｉｎ）から選ばれた少なくとも１種をそれぞれ用いることが好適である。
【００１２】
このようにして、エクステンション領域３とソース／ドレイン４とが拡散抑制領域６で隔てられ、ソース／ドレインからの不純物の横方向拡散が拡散抑制領域６で確実に抑止される。従って、ソース／ドレインの比較的深く高不純物濃度に形成して、ロールオフ特性を劣化させることなく、ジャンクションリークの低減及びコンタクト抵抗及びシート抵抗の低減を可能とし、ＭＯＳトランジスタの更なる微細化及び高性能化を実現することができる。
【００１３】
−本発明の具体的な実施形態−
以下、本発明の具体的な実施形態について図面を参照しながら詳細に説明する。ここでは、半導体装置としてＣＭＯＳトランジスタを例示し、便宜上その構成を製造方法と共に述べる。
【００１４】
図２〜図５は、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図２（ａ）に示すように、ｐ型のシリコン半導体基板１１の素子分離領域に素子分離構造、ここでは素子分離領域に溝を形成し、絶縁材料で埋め込むＳＴＩ（Shallow Trench Isolation）法による素子分離構造１２を形成し、活性領域１３ａ，１３ｂを画定する。ここで、活性領域１３ａがｎＭＯＳトランジスタの形成領域、活性領域１３ｂがｐＭＯＳトランジスタの形成領域となる。そして、活性領域１３ａにはｐ型不純物、活性領域１３ｂにはｎ型不純物をそれぞれイオン注入し、ｐ型ウェル１４ａ及びｎ型ウェル１４ｂをそれぞれ形成する。
【００１５】
続いて、図２（ｂ）に示すように、ｐ型ウェル１４ａ及びｎ型ウェル１４ｂの表面に酸窒化法によりシリコン酸窒化からなるゲート絶縁膜１５を形成した後、ＣＶＤ法により多結晶シリコン膜を堆積し、この多結晶シリコン膜（及びゲート絶縁膜１５）をフォトリソグラフィー及びそれに続くドライエッチングにより加工して、ゲート電極１６をパターン形成する。なお、ゲート絶縁膜１５はシリコン酸化膜で形成しても良い。
【００１６】
続いて、先ず活性領域１３ａにエクステンション領域及びポケット領域を形成する。
具体的には、図２（ｃ）に示すように、活性領域１３ｂをフォトレジスト３１で覆い、ゲート電極１６及びフォトレジスト３１をマスクとして、活性領域１３ａの表層にｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギーが１ｋｅＶ〜５ｋｅＶ、ドーズ量が５×１０14／ｃｍ2〜２×１０15／ｃｍ2、傾斜角（基板表面における法線からの傾斜角度）が０°の注入条件でイオン注入して、エクステンション領域１７ａを形成する。
【００１７】
続いて、同様にゲート電極１６及びフォトレジスト３１をマスクとして、活性領域１３ａの表層にｐ型不純物、ここではインジウム（Ｉｎ）を加速エネルギーが３０ｋｅＶ〜１００ｋｅＶ、ドーズ量が５×１０12／ｃｍ2〜１．５×１０13／ｃｍ2、傾斜角が０°〜４５°の注入条件で４方向からイオン注入（４回のイオン注入）して、ポケット領域１８ａを形成する。その後、フォトレジスト３１を灰化処理等により除去する。
【００１８】
続いて、今度は活性領域１３ｂにエクステンション領域及びポケット領域を形成する。
具体的には、図３（ａ）に示すように、活性領域１３ａをフォトレジスト３２で覆い、ゲート電極１６及びフォトレジスト３２をマスクとして、活性領域１３ｂの表層にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが０．１ｋｅＶ〜１ｋｅＶ、ドーズ量が５×１０14／ｃｍ2〜２×１０15／ｃｍ2、傾斜角が０°の注入条件でイオン注入して、エクステンション領域１７ｂを形成する。
【００１９】
続いて、同様にゲート電極１６及びフォトレジスト３２をマスクとして、活性領域１３ｂの表層にｎ型不純物、ここではアンチモン（Ｓｂ）を加速エネルギーが３０ｋｅＶ〜１００ｋｅＶ、ドーズ量が５×１０12／ｃｍ2〜１．５×１０13／ｃｍ2、傾斜角が０°〜４５°の注入条件で４方向からイオン注入（４回のイオン注入）して、ポケット領域１８ｂを形成する。その後、フォトレジスト３２を灰化処理等により除去する。
【００２０】
続いて、図３（ｂ）に示すように、活性領域１３ａ，１３ｂを含む半導体基板１の全面に絶縁膜を堆積し、このシリコン酸化膜の全面を異方性ドライエッチング（エッチバック）して、ゲート電極１６の両側面のみにシリコン酸化膜を堆積し、膜厚１０ｎｍ〜５０ｎｍ程度に第１のサイドウォール１９を形成する。ここで、第１のサイドウォール１９の絶縁膜は、事前に形成したエクステンション領域１７ａ，１７ｂ及びポケット領域１８ａ，１８ｂの不純物が拡散しない程度の温度条件による熱処理で成膜できる絶縁材料を用い、当該温度で成膜することが好適である。具体的には、例えばＢＴＢＡＳ（Bis Tertiary-Butylamino Silane：ビスターシャルブチルアミノシラン）及び酸素を原料として用い、熱ＣＶＤ法により５００℃〜５８０℃の範囲内の成膜温度、５分〜２０分間の成膜時間でシリコン酸化膜を形成する。
【００２１】
続いて、先ず活性領域１３ａに拡散抑制領域を形成する。
具体的には、図３（ｃ）に示すように、活性領域１３ｂをフォトレジスト３３で覆い、ゲート電極１６、第１のサイドウォール１９及びフォトレジスト３３をマスクとして、活性領域１３ａの表層に拡散抑制元素、ここでは砒素（Ａｓ）を加速エネルギーが３ｋｅＶ〜１５ｋｅＶ、ドーズ量が５×１０14／ｃｍ2〜３×１０15／ｃｍ2、傾斜角が０°の注入条件でイオン注入して、アモルファス状態の拡散抑制領域２０ａを形成する。その後、フォトレジスト３３を灰化処理等により除去する。
【００２２】
続いて、今度は活性領域１３ｂに拡散抑制領域を形成する。
具体的には、図４（ａ）に示すように、活性領域１３ａをフォトレジスト３４で覆い、ゲート電極１６、第１のサイドウォール１９及びフォトレジスト３４をマスクとして、活性領域１３ｂの表層に拡散抑制元素、ここではゲルマニウム（Ｇｅ）を加速エネルギーが３ｋｅＶ〜１５ｋｅＶ、ドーズ量が５×１０14／ｃｍ2〜３×１０15／ｃｍ2、傾斜角が０°の注入条件でイオン注入して、アモルファス状態の拡散抑制領域２０ｂを形成する。このとき、Ｇｅに加えて例えば砒素（Ａｓ）等のｐ型不純物をイオン注入するようにしても良い。その後、フォトレジスト３４を灰化処理等により除去する。
【００２３】
続いて、図４（ｂ）に示すように、活性領域１３ａ，１３ｂを含む半導体基板１の全面に絶縁膜を堆積し、このシリコン酸化膜の全面を異方性ドライエッチング（エッチバック）して、ゲート電極１６の両側面のみに第１のサイドウォール１９を覆うようにシリコン酸化膜を堆積し、膜厚５０ｎｍ〜１００ｎｍ程度に第２のサイドウォール２１を形成する。ここで、第２のサイドウォール２１の絶縁膜は、事前に形成した拡散抑制領域２０ａ，２０ｂが再結晶化しない程度の温度条件による熱処理で成膜できる絶縁材料を用い、当該温度で成膜することが好適である。具体的には、例えばＢＴＢＡＳ（Bis Tertiary-Butylamino Silane：ビスターシャルブチルアミノシラン）及び酸素を原料として用い、熱ＣＶＤ法により５００℃〜５８０℃の範囲内の成膜温度、５分〜２０分間の成膜時間でシリコン酸化膜を形成する。
【００２４】
続いて、先ず活性領域１３ａに深接合となるソース／ドレインを形成する。
具体的には、図４（ｃ）に示すように、活性領域１３ｂをフォトレジスト３５で覆い、ゲート電極１６、第１のサイドウォール１９、第２のサイドウォール２１及びフォトレジスト３５をマスクとして、活性領域１３ａの表層にｎ型不純物、ここではリン（Ｐ）を加速エネルギーが４ｋｅＶ〜１０ｋｅＶ、ドーズ量が４×１０15／ｃｍ2〜１．５×１０16
／ｃｍ2、傾斜角が０°の注入条件で高濃度にイオン注入して、ソース／ドレイン２２ａ
を形成する。ここで、Ｐの注入前に例えばゲルマニウム（Ｇｅ）をイオン注入するようにしても良い。その後、フォトレジスト３５を灰化処理等により除去する。
【００２５】
続いて、今度は活性領域１３ｂに深接合となるソース／ドレインを形成する。
具体的には、図５（ａ）に示すように、活性領域１３ａをフォトレジスト３６で覆い、ゲート電極１６、第１のサイドウォール１９、第２のサイドウォール２１及びフォトレジスト３６をマスクとして、活性領域１３ｂの表層にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが２ｋｅＶ〜５ｋｅＶ、ドーズ量が４×１０15／ｃｍ2〜１．５×１０16
／ｃｍ2、傾斜角が０°の注入条件で高濃度にイオン注入して、ソース／ドレイン２２ｂを形成する。ここで、Ｂの注入前に例えばゲルマニウム（Ｇｅ）をイオン注入するようにしても良い。その後、フォトレジスト３６を灰化処理等により除去する。
【００２６】
続いて、１０００℃〜１０７０℃、Ｎ2雰囲気でスパイクアニール処理を実行し、イオ
ン注入したｎ型不純物及びｐ型不純物を活性化する。
【００２７】
続いて、図５（ｂ）に示すように、全面にシリサイド金属、例えばＣｏ又はＮｉを堆積し、熱処理によりシリコンと反応させてサリサイド化して、ゲート電極１６上及びソース／ドレイン２２ａ，２２ｂ上にＣｏＳｉ又はＮｉＳｉとなるシリサイド層２３を形成する。その後、未反応のシリサイド金属を除去する。
【００２８】
しかる後、全面を覆う層間絶縁膜の形成、各種配線プロセス等を経て、ＭＯＳトランジスタを完成させる。
【００２９】
上述のように製造されたゲート長４０ｎｍのＭＯＳトランジスタを用いて、各種のトランジスタ特性について調べた結果を以下で説明する。
図６はゲート長Ｌgと閾値電圧Ｖthとの関係によるロールオフ特性を、図７は拡散抑制
領域の深さとＣovnとの関係によるＣov特性を、図８はオン電流（Ｉon）とオフ電流（Ｉoff）との関係によるＩon−Ｉoff特性をそれぞれ示す。拡散抑制領域の導入によりロール
オフ特性が改善され、Ｃovも減少を示し、第２のサイドウォール下の寄生抵抗低減が低減して駆動電流が改善されていることが判る。
【００３０】
以下、本発明の諸態様を付記としてまとめて記載する。
【００３１】
（付記１）
半導体領域上に絶縁膜を介して形成されたゲートと、
前記半導体領域の表層において、前記ゲートに整合して形成されてなる第１の不純物拡散領域と、
前記表層において、前記ゲートから離間して形成されてなる第３の不純物拡散領域と、
前記表層において、前記ゲートから前記第３の不純物拡散領域を介して離間し、前記第３の不純物拡散領域により前記第１の不純物拡散領域から隔てられてなる第２の不純物拡散領域と
を含み、
前記第３の不純物拡散領域は、前記第２の不純物拡散領域の不純物の拡散を抑制する拡散抑制元素を含み形成されていることを特徴とする半導体装置。
【００３２】
（付記２）
前記ゲートの両側面に形成された第１のサイドウォールと、
前記ゲートの両側面で前記第１のサイドウォールを覆うように形成された第２のサイドウォールと
を更に含み、
前記第１のサイドウォールに整合して前記拡散抑制領域が形成されているとともに、前記第２のサイドウォールに整合して前記第２の不純物拡散領域が形成されていることを特徴とする付記１に記載の半導体装置。
【００３３】
（付記３）
前記半導体領域の表層において、前記ゲートに整合して形成されてなり、前記第１及び第２の不純物拡散領域の不純物と反対導電型の不純物を含み形成されてなる第４の不純物拡散領域を更に含むことを特徴とする付記１又は２に記載の半導体装置。
【００３４】
（付記４）
前記拡散抑制元素は、前記第１及び第２の不純物拡散領域の不純物がｎ型不純物である場合には、砒素（Ａｓ），ゲルマニウム（Ｇｅ），窒素（Ｎ），フッ素（Ｆ）及び炭素（Ｃ）から選ばれた少なくとも１種であることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【００３５】
（付記５）
前記拡散抑制元素は、前記第１及び第２の不純物拡散領域の不純物がｐ型不純物である場合には、ゲルマニウム（Ｇｅ），窒素（Ｎ），フッ素（Ｆ），炭素（Ｃ）及びインジウム（Ｉｎ）から選ばれた少なくとも１種であることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【００３６】
（付記６）
半導体領域上に絶縁膜を介してゲート形成する工程と、
前記ゲートをマスクとして前記半導体領域の表層に不純物を導入し、第１の不純物拡散領域を形成する工程と、
前記ゲートの両側面に第１のサイドウォールを形成する工程と、
前記ゲート及び前記第１のサイドウォールをマスクとして前記半導体領域の表層に拡散抑制元素を導入し、アモルファス状態の第３の不純物拡散領域を形成する工程と、
前記ゲートの両側面で前記第１のサイドウォールを覆うように第２のサイドウォールを形成する工程と、
前記ゲート、前記第１及び第２のサイドウォールをマスクとして前記半導体領域の表層に前記第１の不純物拡散領域よりも深く不純物を導入し、第２の不純物拡散領域を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００３７】
（付記７）
前記ゲート及び前記第１のサイドウォールをマスクとして前記半導体領域の表層に前記第１及び第２の不純物拡散領域の不純物と反対導電型の不純物を導入し、第４の不純物拡散領域を形成する工程を更に含むことを特徴とする付記６に記載の半導体装置の製造方法。
【００３８】
（付記８）
前記拡散抑制元素は、前記第１及び第２の不純物拡散領域の不純物がｎ型不純物である場合には、砒素（Ａｓ），ゲルマニウム（Ｇｅ），窒素（Ｎ），フッ素（Ｆ）及び炭素（Ｃ）から選ばれた少なくとも１種であることを特徴とする付記６又は７に記載の半導体装置の製造方法。
【００３９】
（付記９）
前記拡散抑制元素は、前記第１及び第２の不純物拡散領域の不純物がｐ型不純物である場合には、ゲルマニウム（Ｇｅ），窒素（Ｎ），フッ素（Ｆ），炭素（Ｃ）及びインジウム（Ｉｎ）から選ばれた少なくとも１種であることを特徴とする付記６又は７に記載の半導体装置の製造方法。
【００４０】
（付記１０）
前記第１の不純物拡散領域の不純物を活性化させない程度の第１の温度で形成できる材料を用い、前記第１の温度で前記第１のサイドウォールを形成することを特徴とする付記６〜８のいずれか１項に記載の半導体装置の製造方法。
【００４１】
（付記１１）
前記第１の温度が５００℃〜５８０℃の範囲内の値であることを特徴とする付記１０に記載の半導体装置の製造方法。
【００４２】
（付記１２）
前記第３の不純物拡散領域を再結晶化させない程度の第２の温度で形成できる材料を用い、前記第２の温度で前記第２のサイドウォールを形成することを特徴とする付記６〜１１のいずれか１項に記載の半導体装置の製造方法。
【００４３】
（付記１３）
前記第２の温度が５００℃〜５８０℃の範囲内の値であることを特徴とする付記１２に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００４４】
【図１】本発明の基本構成を説明するための概略断面図である。
【図２】本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図３】図２に続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図４】図３に続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図５】図４に続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図６】ゲート長Ｌgと閾値電圧Ｖthとの関係によるロールオフ特性を示す特性図である。
【図７】拡散抑制領域の深さとＣovnとの関係によるＣov特性を示す特性図である。
【図８】オン電流（Ｉon）とオフ電流（Ｉoff）との関係によるＩon−Ｉoff特性を示す特性図である。
【符号の説明】
【００４５】
１，１１  シリコン半導体基板
２，１６  ゲート電極
３，１７ａ，１７ｂ  エクステンション領域
４，１９  第１のサイドウォール
７，２０  第２のサイドウォール
５  ソース／ドレイン
６，２０ａ，２０ｂ  拡散抑制領域
１２  素子分離構造
１３ａ，１３ｂ  活性領域
１４ａ  ｐ型ウェル
１４ｂ  ｎ型ウェル
１５  ゲート絶縁膜
１８ａ，１８ｂ  ポケット領域
２２ａ，２２ｂ  深いソース／ドレイン
２３  シリサイド層
【図１】
2008124489.tif 000003
【図２】
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【図３】
2008124489.tif 000005
【図４】
2008124489.tif 000006
【図５】
2008124489.tif 000007
【図６】
2008124489.tif 000008
【図７】
2008124489.tif 000009
【図８】
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