(57)【要約】【課題】追加的な注入工程及びマスク段階なしに、ＥＳＤ（electro static discharge）機能を有する半導体素子及びその製造方法を提供する。【解決手段】本発明による半導体素子は、半導体基板１００に備えられた多数の素子分離膜の間に不純物を注入して形成されたウェル領域と、上記ウェル領域の上部の一側に形成されたドリフト領域１４０と、上記半導体基板１００の上側で上記ドリフト領域の一側に重畳して形成されたゲートパターン１５０と、上記ドリフト領域で上記ゲートパターンに近接して備えられた少なくとも１つのＳＴＩ（Shallow Trench Isolation）１３０とを含む。【選択図】図２
2008078654.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に備えられた多数の素子分離膜の間に不純物を注入して形成されたウェル領域と、
前記ウェル領域の上部の一側に形成されたドリフト領域と、
前記半導体基板の上側で前記ドリフト領域の一側に重畳して形成されたゲートパターンと、
前記ドリフト領域で前記ゲートパターンに近接して備えられた少なくとも１つのＳＴＩ（Shallow Trench Isolation）と
を含むことを特徴とする半導体素子。
【請求項２】
前記ウェル領域がＰ−ウェルである場合、前記ドリフト領域はＮ型ドーパントを注入して形成されたＮドリフト領域であることを特徴とする請求項１記載の半導体素子。
【請求項３】
前記ウェル領域がＮ−ウェルである場合、前記ドリフト領域はＰ型ドーパントを注入して形成されたＰドリフト領域であることを特徴とする請求項１記載の半導体素子。
【請求項４】
前記ＳＴＩの深さは、前記素子分離膜の深さと同一であることを特徴とする請求項１記載の半導体素子。
【請求項５】
半導体基板に対して不純物を注入してウェル領域を備える工程と、
前記半導体基板に多数のトレンチを形成する工程と、
シリコン酸化物を利用して前記多数のトレンチを埋め込んで多数の素子分離膜と少なくとも１つのＳＴＩを形成する工程と、
前記ウェル領域にドーパントを注入してドリフト領域を形成する工程と、
前記ＳＴＩに近接するゲートパターンを備える工程と
を含むことを特徴とする半導体素子の製造方法。
【請求項６】
前記ＳＴＩは、前記素子分離膜の間で前記ゲートパターンに近接して備えられることを特徴とする請求項５記載の半導体素子の製造方法。
【請求項７】
前記ウェル領域がＰ−ウェルである場合、前記ドリフト領域はＮ型ドーパントを注入して形成されたＮドリフト領域であることを特徴とする請求項５記載の半導体素子の製造方法。
【請求項８】
前記ウェル領域がＮ−ウェルである場合、前記ドリフト領域はＰ型ドーパントを注入して形成されたＰドリフト領域であることを特徴とする請求項５記載の半導体素子の製造方法。
【請求項９】
前記ＳＴＩの深さは、前記素子分離膜の深さと同一であることを特徴とする請求項５記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、特に工程段階を簡素化するように製作して、ＥＳＤ（electro static discharge）機能を有する高電圧用静電気放電保護素子に関する。
【背景技術】
【０００２】
従来の高電圧用素子は、ＤＥＮＭＯＳ（Drain Extended NMOS）を基本的な素子として使用する。そして、ＤＥＮＭＯＳは、高電圧用素子として使われるために動作電圧領域より高い降伏電圧を有しなければならないので、通常的なＮＭＯＳ構造のドレイン活性領域に相対的に低い１Ｅ１６〜５Ｅ１７ ａｔｏｍｓ／ｃｍ３の濃度を有するドリフト（drift）領域を形成するようにすることによって、高電圧用回路に使用している。
【０００３】
高電圧で動作するために作られるＤＥＮＭＯＳの構造は、高い降伏電圧を有することになるが、低い濃度を有するドリフト領域により静電気放電状況で希望しない放電電流を短絡（shunt）させる効率が落ちる。
【０００４】
また、比較的１００ｎｓｅｃ以下の短い時間に発生する静電気状況では、高電圧用素子であるＤＥＮＭＯＳは、寄生（parasitic）ＮＰＮ−ＢＪＴが形成されて、瞬間的に１〜２Ａ以上の電流を流してくれることができるように設計されなければならない。しかしながら、電流の方向がチャネルを形成する表面に流れざるをえない構造であるので、ＥＳＤストレス電流による電流偏在化（current localization）現象が必然的に発生することになる。
【０００５】
したがって、このような問題を解決するために、従来は、図１に示すように、３重で不純物を拡散したＴＤＤＮＭＯＳ（Thriple diffused Drain NMOS）を形成する。詳しくは、Ｐウェルが形成された半導体基板２１の上の所定領域に多数の素子分離膜２２が形成され、素子分離膜２２の間の半導体基板２１の上部にゲート２３が形成される。
【０００６】
素子分離膜２２の間の半導体基板２１の上に高濃度Ｐ型不純物イオン注入工程によりウェルピックアップ領域２４が形成され、素子分離膜２２とゲート２３との間の半導体基板２１の上に高濃度Ｎ型不純物イオン注入工程によりソース活性領域２５が形成される。
【０００７】
そして、ゲート２３と素子分離膜２２との間に３重でＮ型不純物イオン注入工程が実施されてドレイン（Drain）が形成されるが、ドレインは低濃度のドレインドリフト領域２６の内部に高濃度のドレイン活性領域２７が形成され、ドレイン活性領域２７を完全に含み、ドレインドリフト領域２６の内部に限定されるように不純物領域２８が形成される。
【０００８】
そして、ソース活性領域２５は、ドレイン活性領域２７と共に不純物注入工程で形成され、ソース活性領域２５の不純物濃度は、ドレイン活性領域２７の不純物濃度と同一であり、チャネルを形成するゲート２３の下部のＰウェルはドレインドリフト領域２６より低い濃度のドーズ量で不純物を注入して形成する。
【０００９】
このように形成されたゲート２３、ウェルピックアップ領域２４、及びソース活性領域２５を共に接地ライン（Vss line）に連結し、ドレインをパワーライン（power line）、または個別入出力パッドに連結してＴＤＤＮＭＯＳ素子を具現する。
【００１０】
しかしながら、このような従来のＴＤＤＮＭＯＳは、追加的な注入（Implant）工程を利用して電流の方向を垂直に流れるようにする構造で具現されて、熱暴走電流（thermal runaway current）を向上させる方法は、追加的な注入工程及びマスク段階が適用されなければならないので、生産コストの増加をもたらす。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、追加的な注入工程及びマスク段階なしに、ＥＳＤ（electro static discharge）機能を有する半導体素子及びその製造方法を提供することにある。
【００１２】
また、本発明の他の目的は、追加的な注入工程及びマスク段階なしに、簡単に製造されたＥＳＤ機能を有する半導体素子を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の半導体素子は、半導体基板に備えられた多数の素子分離膜の間に不純物を注入して形成されたウェル領域と、上記ウェル領域の上部の一側に形成されたドリフト領域と、上記半導体基板の上側で上記ドリフト領域の一側に重畳して形成されたゲートパターンと、上記ドリフト領域で上記ゲートパターンに近接して備えられた少なくとも１つのＳＴＩ（Shallow Trench Isolation）とを含む。
【発明の効果】
【００１４】
本発明によれば、熱損傷（thermal damage）が大きいドレイン活性領域とドリフト領域に形成されたＳＴＩにより素子の表面に電流が集中することを垂直方向に変えることができ、従来のような追加的なマスク利用工程などの多数の工程を必要としないので、費用を低減して高電圧用静電気放電保護素子を具現することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の望ましい実施形態を図面を参照しつつ詳細に説明する。
【００１６】
まず、図２に示すように、本発明の実施形態（embodiment）による半導体素子は、半導体基板１００の上に酸化膜を形成し、半導体基板１００に対して不純物を注入してＨＰ−ウェル（well）領域、またはＨＮ−ウェル領域に該当するウェル領域１１０を備え、半導体基板１００に形成されたドリフト領域１４０に１つのＳＴＩ（Shallow Trench Isolation）１３０を素子分離膜１２０とは別途にゲートパターン１５０に近接して具備することができる。
【００１７】
このような実施形態による半導体素子、即ち、高電圧用静電気放電保護素子を製造するために、まず、半導体基板１００の上に酸化膜を形成し、半導体基板１００にフォトレジストパターン（図示せず）を具備してエッチング工程を遂行すれば、多数のトレンチが形成される。
【００１８】
このように形成された多数のトレンチに対してＳｉＯ２などのシリコン酸化物を利用して多数のトレンチを埋め込んで、活性領域を定義する多数の素子分離膜１２０とＳＴＩ１３０を形成する。
【００１９】
素子分離膜１２０とＳＴＩ１３０を形成した後、素子分離膜１２０を除外した半導体基板１００のウェル領域１１０の上側にＰ型ドーパント、またはＮ型ドーパントを注入してドリフト（drift）領域１４０を形成し、ウェル領域１１０とドリフト領域１４０の上にゲートパターン１５０を形成する。ここで、ドリフト領域１４０は、以後に形成されるソース領域の深さより深く形成して、ソース領域とドリフト領域１４０が互いに非対称になることができる。
【００２０】
上記ゲート酸化膜とポーリシリコンなどでなされたゲートパターン１５０を覆うように酸化物からなるキャッピング層（図示せず）を形成し、このように形成されたキャッピング層の上に所定のフォトレジストパターン（図示せず）を具備し、上記フォトレジストパターンをマスクにして使用して基板にドーパントをイオン注入して、ソースで形成される領域に浅くｎ＋ドーパントとｐ＋ドーパントがドーピングされたソース領域を形成し、ドレインで形成される領域に浅く一部ドーピングされたｎ＋領域を形成する。
【００２１】
以後、ゲートパターン１５０の全面にシリコン窒化膜を蒸着し、エッチバック工程によりゲートパターン１５０の側壁に窒化膜のスペーサを形成する。そして、キャッピング層に対してシリサイド工程を遂行してキャッピング層の一部領域をシリサイド化することができる。
【００２２】
また、本発明の他の実施形態による半導体素子は、前述した実施形態による半導体素子と類似するが、半導体基板２００に形成されたドリフト領域２４０に１つ以上、即ち２つのＳＴＩ２３１、２３２を素子分離膜２２０とは別途に、ゲートパターン２５０に近接して具備することができる。
【００２３】
本発明の実施形態は、図２と図３に示すように、ＤＥＮＭＯＳの構造のドレイン活性領域とドリフト領域との間にＳＴＩを少なくとも１つ以上具備して、ＥＳＤ特性を改善する高電圧用静電気放電保護素子の構造を提示することにある。
【００２４】
図４ａは降伏（breakdown）状況下での従来の半導体素子のインパクトイオン化（impact ionization）を図示する図であり、図４ｂは降伏状況で、本発明の実施形態による半導体素子のインパクトイオン化を図示する図であって、このような半導体素子は、図４ｂに示すように、ＳＴＩ１３０領域の外部に空乏領域（depletion region）が形成され、その内部でインパクトイオン化が発生する程度が図４ａに図示されたインパクトイオン化が発生する程度と同一に発生することが分かる。
【００２５】
このような特徴により、図５に示すように、従来の静電気放電保護素子の電流−電圧特性と同一な電流−電圧特性があることが分かる。
【００２６】
しかしながら、ＥＳＤ状況下では、降伏電圧より高い電圧が印加されるので、図６ａに図示されたＥＳＤ状況で、従来の静電気放電保護素子のインパクトイオン化を図示するように、インパクトイオン化が発生する領域がドリフト領域からドレイン活性領域まで拡張することができる。
【００２７】
また、このようなＥＳＤによる素子の破壊現象は内部温度の上昇に起因したものであって、図７ａに示すように、ＥＳＤ状況下で従来の静電気放電保護素子のドリフト領域とドレイン活性領域が合う部分で最も大きい温度分布を有することになる。
【００２８】
したがって、本発明は、このようなドリフト領域とドレイン活性領域が合う部分に少なくとも１つのＳＴＩ１３０を形成して、図６ｂに図示されたＥＳＤ状況で提案される実施形態の半導体素子のインパクトイオン化と、図７ｂに図示されたＥＳＤ状況で本実施形態による半導体素子の温度分布でのように、素子で温度上昇による破壊が起きる領域をなくし、電流の流れを側面方向でない垂直方向に転換することによって、ＥＳＤ特性を改善することができる。
【００２９】
また、図８のように、実施形態の構造が同一なＥＳＤ電流に対して従来のＤＥＮＭＯＳなどの静電気放電保護素子構造で、一層低い素子内部温度を有するために、より改善されたＥＳＤ特性を有することができることが分かる。
【００３０】
本発明の実施形態のドレイン活性領域とドリフト領域との間に少なくとも１つのＳＴＩを形成する高電圧用静電気放電保護素子を利用してＥＳＤ保護回路を構成する場合、従来のように追加的なマスク利用工程などの多数の工程を必要としないので、費用を低減して高電圧用静電気放電保護素子を具現することができ、熱損傷（thermal damage）が大きいドレイン活性領域とドリフト領域に形成されたＳＴＩにより素子の表面に電流が集中することを垂直方向に変えてくれることができる。
【図面の簡単な説明】
【００３１】
【図１】従来のＴＤＤＮＭＯＳ構造を有する半導体素子を示す断面図である。
【図２】実施形態に係る半導体素子の製造方法を示す断面図である。
【図３】実施形態に係る半導体素子の製造方法を示す断面図である。
【図４ａ】降伏状況下での従来の半導体素子のインパクトイオン化を示す図である。
【図４ｂ】降伏状況下での実施形態に係る半導体素子のインパクトイオン化を示す図である。
【図５】従来の静電気放電保護素子のドレイン電流−電圧特性、および実施形態の静電気放電保護素子のドレイン電流−電圧特性を示すグラフである。
【図６ａ】ＥＳＤ状況下での従来の静電気放電保護素子のインパクトイオン化を示す図である。
【図６ｂ】ＥＳＤ状況下での実施形態に係る静電気放電保護素子のインパクトイオン化を示す図である。
【図７ａ】ＥＳＤ状況下での従来の半導体素子の温度分布を示す図である。
【図７ｂ】ＥＳＤ状況下での実施形態に係る半導体素子の温度分布を示す図である。
【図８】従来の半導体素子のドレイン電流−内部温度特性、および実施形態に係る半導体素子のドレイン電流−内部温度特性を示すグラフである。
【符号の説明】
【００３２】
２１、１００、２００    半導体基板、２２、１２０、２２０    素子分離膜、２３    ゲート、２４    ウェルピックアップ領域、２５    ソース活性領域、２６    ドレインドリフト領域、２７    ドレイン活性領域、２８    不純物領域、１１０    ウェル領域、１３０    ＳＴＩ、１４０、２４０    ドリフト領域、１５０、２５０    ゲートパターン
【図１】
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【図２】
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【図３】
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【図５】
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【図８】
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【図４ａ】
2008078654.tif 000008
【図４ｂ】
2008078654.tif 000009
【図６ａ】
2008078654.tif 000010
【図６ｂ】
2008078654.tif 000011
【図７ａ】
2008078654.tif 000012
【図７ｂ】
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