(57)【要約】【課題】半導体装置を製造する際の銅配線の電解腐食および研磨液に起因するスクラッチを防止する。【解決手段】半導体基板101上の絶縁膜102に第1の溝103を形成する工程と、前記第1の溝103内を含む絶縁膜102上にバリア膜104と配線金属膜である銅膜105とを順次形成する工程と、前記第1の溝103外のバリア膜104が露出するまで銅膜105を研磨により除去する第1の研磨工程と、前記第1の溝103内の銅膜105を後退させる工程と、前記後退させた銅膜105上に選択的に合金層をキャップ膜107として形成する工程と、前記キャップ膜107の上部と前記第1の溝103外のバリア膜104とを研磨により除去する第2の研磨工程とを行う。【選択図】図１
2008153246.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の絶縁膜に配線溝を形成する工程と、前記配線溝内を含む絶縁膜上にバリア膜と配線金属膜とを順次形成する工程と、前記配線溝外のバリア膜が露出するまで前記配線金属膜を研磨により除去する第１の研磨工程と、前記配線溝内の配線金属膜を後退させる工程と、前記後退させた配線金属膜上に選択的に合金層を形成する工程と、前記合金層の上部と前記配線溝外のバリア膜とを研磨により除去する第２の研磨工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記配線金属膜を後退させる工程は、前記第１の研磨工程を引き続き行うオーバー研磨工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記配線金属膜を後退させる工程は、ウェットエッチング工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記配線金属膜を後退させる工程の後であって前記合金層を形成する工程の前に、前記配線溝内の配線金属膜をスパッタして当該配線金属を当該配線溝の側壁に付着させることを特徴とする請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第２の研磨工程において、前記配線溝の側壁に付着した配線金属膜の上部も研磨により除去することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第２の研磨工程の後に、前記半導体基板上にライナー膜を形成する工程を行うことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第２の研磨工程における前記バリア膜に対する前記合金層の研磨レートが１．１〜０．８であることを特徴とする請求項１〜６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記配線金属は銅を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記合金層は、コバルト合金またはニッケル合金からなることを特徴とする請求項１または請求項８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記コバルト合金またはニッケル合金は、タングステン、リン、ホウ素の内の少なくとも１種を含むことを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に銅を含む配線上に保護膜を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化及び高速化に伴い、配線材料として従来用いられてきたアルミニウムの他に比抵抗がより低い銅が用いられるようになった。
銅を用いて配線（以下、銅配線という）を形成する場合、上層の層間絶縁膜への銅の拡散を防止するために一般にシリコン窒化物からなる拡散防止膜を配線上に形成する。ところがシリコン窒化物は銅との密着性が悪いため、銅配線中の空孔がその銅配線とシリコン窒化物との界面を拡散し、上層の接続孔の下部に集中してボイドを形成し、配線の信頼性を低下させる原因となる。プロセスルールの微細化が進むなか、たとえば４５ｎｍ以細のデザインルールになると、配線の電流密度がさらに増加するため、かかる原因で不良が発生する可能性が高くなる。これに対処する方法として、たとえば６５ｎｍ以細で、銅配線を形成した後に銅との密着性の良いＴｉＮ等をキャップ膜として形成する方法がある。
【０００３】
特許文献１に記載された配線の形成方法を図面を参照しながら説明する。
トランジスタなどの素子を形成した半導体基板（シリコン基板）１０１の上に、プラズマＣＶＤ法を用いて膜厚２μｍの絶縁膜（シリコン酸化膜）１０２を形成し、この絶縁膜１０２の上にフォトレジストを用いて幅０．１μｍ、深さ０．３μｍの溝のパターン（図示せず）を形成し、それをマスクとしてドライエッチング法により第１の溝１０３を形成する（図４（ａ））。
【０００４】
そして、スパッタリング法を用いてＴａＮなどのバリア膜１０４を形成し、次に銅膜１０５を、スパッタリング法を用いてシード層を形成した後に電解メッキ法を用いて０．６μｍの膜厚で形成する（図４（ｂ））。
【０００５】
次に、化学的機械研磨法を用いて銅膜１０５及びバリア膜１０４を研磨除去し、さらに第１の溝１０３内の銅膜１０５をアンモニア過水溶液をエッチング液として０．０５μｍエッチングして第２の溝１０６を形成する（図４（ｃ））。
【０００６】
次に、スパッタ法にてＴｉＮなどのバリア膜１０４´を０．０３μｍ堆積させ（図４（ｄ））、化学的機械研磨法を用いて第２の溝１０６外のバリア膜１０７を研磨除去する（図４（ｅ））。
【０００７】
以上の工程により、銅膜１０５よりなる銅配線上をバリア膜１０４´の一部がキャップ膜として覆った半導体装置が完成する。
【特許文献１】特開平８−２６４５３８公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし上記した従来の配線の形成方法では、化学的機械研磨法を用いて配線形成を行う際に（図４（ｂ）（ｃ）参照）、基板表面に銅膜１０５、バリア膜１０４、絶縁膜１０２が存在しているため、形成された複数の銅配線は互いに絶縁された状態にあり、外的な要因（研磨後の後洗浄など）によって配線間に電位差が生じることがある。かかる配線間の電位差が生じているときに電解液となり得る液体で基板表面が濡れていると、電気分解の原理で銅配線が電解腐食する恐れがある。
【０００９】
またこの際の化学的機械研磨法は、銅膜の研磨とバリア膜の研磨との２段階で行い、かつそれぞれに特化した研磨液を用いるため、銅膜研磨後のバリア膜の研磨時に、バリア膜用の研磨液に含まれる研磨粒子の凝集物や研磨粒子の製造工程で生じた粗大粒子などによって、銅配線上にスクラッチが発生し、配線間の電気的短絡を引き起こす恐れがある。
【００１０】
本発明は、上記問題に鑑み、銅配線の電解腐食および研磨液に起因するスクラッチを防止できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために本発明は、配線溝を設けた基板上にバリア膜と銅膜とを形成し、配線溝外では銅膜のみが除去されてバリア膜が残るように基板表面の研磨を行い、さらに配線溝内の銅膜を一定量後退させ、引き続いてその銅膜上に選択的に、銅との密着性が高い合金層を形成した後、配線溝外のバリア膜が除去されるように基板表面の研磨を行うことで、前記配線溝内に、前記合金層をキャップ膜として有する銅配線を形成するようにしたものである。
【００１２】
すなわち本発明の半導体装置の製造方法は、半導体基板上の絶縁膜に配線溝を形成する工程と、前記配線溝内を含む絶縁膜上にバリア膜と配線金属膜とを順次形成する工程と、前記配線溝外のバリア膜が露出するまで前記配線金属膜を研磨により除去する第１の研磨工程と、前記配線溝内の配線金属膜を後退させる工程と、前記後退させた配線金属膜上に選択的に合金層を形成する工程と、前記合金層の上部と前記配線溝外のバリア膜とを研磨により除去する第２の研磨工程とを有することを特徴とする。
【００１３】
前記配線金属膜を後退させる工程は、前記第１の研磨工程を引き続き行うオーバー研磨工程であってよい。また前記配線金属膜を後退させる工程は、ウェットエッチング工程であってよい。
【００１４】
前記配線金属膜を後退させる工程の後であって前記合金層を形成する工程の前に、前記配線溝内の配線金属膜をスパッタして当該配線金属を当該配線溝の側壁に付着させるのが好ましい。この場合、前記第２の研磨工程において、前記配線溝の側壁に付着した配線金属膜の上部も研磨により除去する。前記第２の研磨工程の後に、前記半導体基板上にライナー膜を形成する工程を行う。
【００１５】
前記第２の研磨工程における前記バリア膜に対する前記合金層の研磨レートが１．１〜０．８であるのが好ましい。前記配線金属が銅を含むときに好ましい方法である。前記合金層は、コバルト合金またはニッケル合金からなるものであってよい。前記コバルト合金またはニッケル合金は、タングステン、リン、ホウ素の内の少なくとも１種を含むのが好ましい。
【発明の効果】
【００１６】
本発明に係る半導体装置の製造方法は、銅膜（銅配線）を合金層でキャップした後に、バリア膜を除去する研磨を行うので、銅配線の電解腐食およびスクラッチを防止できる。よって、従来法に比べて、配線歩留まりおよび配線の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面を参照しながら説明する。
図１は本発明の第１実施形態に係る半導体装置の製造方法であって、銅を含む配線を形成する各工程を示した模式的断面図である。
【００１８】
図１（ａ）に示すように、トランジスタなどの素子を形成した半導体基板（シリコン基板）１０１の上に、プラズマＣＶＤ法を用いて絶縁膜１０２を膜厚３００ｎｍにて形成する。絶縁膜１０２は比誘電率２．０〜３．０の低誘電率シリコン酸化膜であってよい。
【００１９】
次に、絶縁膜１０２上にフォトレジストを用いて幅１００ｎｍの溝のパターン（図示せず）を形成し、それをマスクとしてドライエッチング法により絶縁膜１０２に深さ２００ｎｍの第１の溝１０３を形成する。
【００２０】
図１（ｂ）に示すように、第１の溝１０３を有する絶縁膜１０２の上にスパッタリング法を用いてバリア膜１０４を２０ｎｍ堆積する。バリア膜１０４は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮなどの金属単体あるいは金属化合物、またそれらの積層膜であってよい。積層膜としては、ＴａＮとＴａとをこの順で積層したものや、ＴｉとＴｉＮとをこの順で積層したものなどが好ましい。
【００２１】
次に、バリア膜１０４上に、スパッタリング法を用いて銅を堆積し、それをシード層として電解めっき法により銅を成膜することにより、銅膜１０５を形成して、第１の溝１０３に埋め込む。スパッタリング法による銅膜の膜厚は５０ｎｍ以下であることが望ましい。この銅膜は、Ｓｎ、Ｔｉ、Ａｌ、Ａｇを含んだ銅合金膜またはそれらの積層膜であってもよい。電解めっき法による銅膜の膜厚は６００ｎｍである。電解めっき液としては硫酸銅溶液を用いる。ただし電解めっき法に限定されるものではなく、無電解めっき法を用いて埋め込みを行ってもよい。
【００２２】
図１（ｃ）に示すように、化学的機械研磨法を用いて、第１の溝１０３外のバリア膜１０４が残るように余剰の銅膜１０５を研磨除去し、さらに第１の溝１０３内の銅膜１０５をオーバー研磨により４０ｎｍ後退させて、第２の溝１０６を形成する。この際の銅膜１０５の後退量はバリア膜１０４の堆積量の２倍以上とする。化学的機械研磨法のプロセス条件は研磨圧力１．０ｐｓｉ、プラテン回転数１００ｒｐｍとする。研磨液としては、シリカ砥粒のスラリーを用い、液中の酸化剤(過酸化水素水など)濃度により、銅膜１０５とバリア膜１０４との研磨レートの選択比を１００：１以上に調整する。オーバー研磨のほか、加熱により銅を熱収縮させて後退させることも可能である。
【００２３】
図１（ｄ）に示すように、無電解めっき法を用いて、第２の溝１０６内にのみ選択的に合金層をキャップ膜１０７として堆積する。この合金層は、コバルト合金またはニッケル合金であってよい。タングステン、リン、ホウ素の内の少なくとも１種を含むのが好ましい。コバルトタングステンリンは好ましい合金の具体例である。たとえば、コバルト９０％，タングステン５％，リン５％の組成比を有するコバルトタングステンリン膜を、銅膜１０５の後退量と同程度の膜厚４０ｎｍにて形成する。コバルトタングステンリン膜を形成する無電解めっき液としては、たとえば塩化コバルト、タングステン酸アンモニウム、次亜リン酸アンモニウム、シュウ酸アンモニウムを含む、ｐＨ１０の液を用いる。プロセス温度は５０〜９０℃程度とする。
【００２４】
図１（ｅ）に示すように、化学的機械研磨法を用いて研磨することにより、第１の溝１０３外のバリア膜１０４と第２の溝１０６内のキャップ膜１０７の上部とを除去する。この際の研磨は、キャップ膜１０７とバリア膜１０４との研磨レート選択比がほぼ１：１となる条件とすれば、キャップ膜１０７を、ディッシングを生じさせることなく２０ｎｍ残すことができる。研磨レート選択比は、キャップ膜１０７の研磨レートを１としたときにバリア膜１０４の研磨レートが１．１〜０．８の範囲であればよい。プロセス条件は研磨圧力１．０ｐｓｉ、プラテン回転数１００ｒｐｍとする。研磨液としては、シリカ砥粒のスラリーを用い、酸化剤として過酸化水素水を用いる。
【００２５】
以上の工程により、半導体装置の銅配線であって、銅膜１０５よりなる銅配線の表面をコバルトタングステンリン膜よりなるキャップ膜１０７で覆った配線構造が完成する。この方法によると、銅膜（銅配線）をキャップ膜１０７で覆った後にバリア膜１０４を除去する研磨を行うので、電解液となり得る液体で基板表面が濡れていても銅配線が電解腐食することはなく、バリア膜用研磨液に起因する銅配線のスクラッチも防止できる。よって、配線歩留まりが高く、配線の信頼性も高い。
【００２６】
図２は本発明の第２実施形態に係る半導体装置の製造方法であって、銅を含む配線を形成する各工程を示した模式的断面図である。
この第２実施形態の方法では、第１実施形態と同様にして、図２（ａ）に示すように、絶縁膜１０２を形成し、第１の溝１０３を形成し、図２（ｂ）に示すように、バリア膜１０４と銅膜１０５を形成して第１の溝１０３に埋め込み、図２（ｃ）に示すように、化学的機械研磨法を用いて、第１の溝１０３外のバリア膜１０４が残るように余剰の銅膜１０５を研磨除去する。
【００２７】
次に、図２（ｄ）に示すように、第１の溝１０３内の銅膜１０５をフッ硝と硝酸との混合液によるウェットエッチングを用いて４０ｎｍ後退させ、第２の溝１０６を形成する。フッ酸と硝酸との混合比は１：１とする。
【００２８】
その後に、第１実施形態と同様にして、図２（ｅ）に示す工程で、無電解めっき法を用いて、第２の溝１０６内の銅膜１０５上にのみ選択的にキャップ膜１０７を堆積し、図２（ｆ）に示す工程で、化学的機械研磨法を用いて、第１の溝１０３外のバリア膜１０４を除去し、第２の溝１０６内のキャップ膜１０７を残す。
【００２９】
以上のように、この第２実施形態の方法の特徴は、銅膜１０５を後退させるのにウェットエッチングを用いる点である。このウェットエッチングは、図２（ｅ）に示す工程で無電解めっき法によりキャップ膜１０７を形成するための銅膜１０５表面の前処理を兼ねる。かかる前処理により、銅膜１０５とキャップ膜１０７との密着性が向上する。
【００３０】
この第２実施形態の方法でも、銅膜１０５よりなる銅配線の表面をコバルトタングステンリン膜よりなるキャップ膜１０７で覆った配線構造が形成され、銅配線の電解腐食やスクラッチは抑制される。
【００３１】
図３は本発明の第３実施形態に係る半導体装置の製造方法であって、銅を含む配線を形成する各工程を示した模式的断面図である。
この第３実施形態の方法では、第１実施形態と同様にして、図３（ａ）に示すように、絶縁膜１０２を形成し、第１の溝１０３を形成し、図３（ｂ）に示すように、バリア膜１０４と銅膜１０５を形成して第１の溝１０３に埋め込み、図３（ｃ）に示すように、化学的機械研磨法を用いて、第１の溝１０３外のバリア膜１０４が残るように余剰の銅膜１０５を研磨除去し、さらに第１の溝１０３内の銅膜１０５をオーバー研磨により４０ｎｍ後退させて第２の溝１０６を形成する。
【００３２】
次に、図３（ｄ）に示すように、第２の溝１０６内の底部の銅膜１０５をスパッタリングして側壁に再付着させることにより、側壁のバリア膜１０４上に銅膜１０５ａを１０ｎｍ厚みで形成する。
【００３３】
この状態で、図３（ｅ）に示すように、無電解めっき法を用いて、第２の溝１０６内の銅膜１０５，１０５ａ上にのみ選択的にキャップ膜１０７を堆積する。
その後に、図３（ｆ）に示すように、化学的機械研磨法を用いて、バリア膜１０４と銅膜１０５ａとキャップ膜１０７とを研磨除去することにより、第１の溝１０３外のバリア膜１０４を除去し、第２の溝１０６内のキャップ膜１０７と銅膜１０５ａとを残す。
【００３４】
この際の研磨は、バリア膜１０４と銅膜１０５ａとキャップ膜１０８との研磨レート選択比がほぼ１：１：１となる条件とすれば、キャップ膜１０７にディッシングを生じさせることなくキャップ膜１０７と銅膜１０５ａとを２０ｎｍ厚みにて残すことができる。研磨レート選択比は、キャップ膜１０７の研磨レートを１としたときにバリア膜１０４の研磨レートが１．１〜０．８の範囲であればよい。プロセス条件は、研磨圧力１．０ｐｓｉ、プラテン回転数１００ｒｐｍとする。研磨液としてシリカ砥粒のスラリーを用い、酸化剤として過酸化水素水を用いる。
【００３５】
その後に、図３（ｇ）に示すように、露出した銅膜１０５ａを完全に被覆するために、基板全面にＳｉＮからなるライナー膜１０９を形成する。
この第３実施形態の方法でも、銅膜１０５，１０５ａよりなる銅配線のほぼ全面をコバルトタングステンリン膜よりなるキャップ膜１０７で覆った配線構造が形成され、銅配線の電解腐食やスクラッチは抑制される。
【００３６】
さらに、第２の溝１０６の側壁に銅膜１０５ａを形成したことで、キャップ膜１０７の第２の溝１０６の側壁への密着性が向上し、より高い配線信頼性を得ることができる。バリア膜１０４材料とキャップ膜１０７材料との密着性よりも、銅とキャップ膜１０７材料との密着性の方が高いため、銅膜１０５ａを介在させることで、キャップ膜１０７がバリア膜１０４に強固に結合されるのである。この銅膜１０５ａからの銅の拡散はライナー膜１０９により確実に防止できる。
【００３７】
なお、図３（ｃ）に示す工程で、第１の溝１０３内の銅膜１０５を後退させる際に、オーバー研磨を用いるのでなく、銅の熱収縮や、第２実施形態の方法で使用したウェットエッチングを利用してもよい。上記した膜厚等は適宜に変更可能である。
【産業上の利用可能性】
【００３８】
本発明は、半導体装置の微細化及び高速化が進むなか、銅を含む配線を形成するのに特に有用である。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法の配線形成工程を示す断面図
【図２】本発明の第２の実施形態に係る半導体装置の製造方法の配線形成工程を示す断面図
【図３】本発明の第３の実施形態に係る半導体装置の製造方法の配線形成工程を示す断面図
【図４】従来技術を用いた半導体装置の製造方法の配線形成工程を示す断面図
【符号の説明】
【００４０】
１０１    半導体基板
１０２    絶縁膜
１０３    第１の溝
１０４    バリア膜
１０５    銅膜
１０５ａ  銅膜
１０６    第２の溝
１０７    キャップ膜
１０８    ライナー膜
【図１】
2008153246.tif 000003
【図２】
2008153246.tif 000004
【図３】
2008153246.tif 000005
【図４】
2008153246.tif 000006