(57)【要約】【課題】従来よりもゲッタリング能力を高めることができるエピタキシャル基板を提供する。【解決手段】シリコンを主成分とするエピタキシャル層１０５と、エピタキシャル層１０５の下地であるシリコン基板１０１とを備え、シリコン基板１０１は、複数の転位１０４が層状に分布している転位分布領域１０１ｃを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
エピタキシャル層と、
前記エピタキシャル層の下地である下地基板とを備え、
前記下地基板は、複数の転位が層状に分布している転位分布領域を有すること
を特徴とするエピタキシャル基板。
【請求項２】
第１の結晶層と当該第１の結晶層上に配された非晶質層とを有する下地基板を作成する下地基板作成工程と、
前記非晶質層が結晶化して第２の結晶層となるように、作成された下地基板をアニールするアニール工程と、
アニールされた下地基板の第２の結晶層上にエピタキシャル層を積層する積層工程と
を含むことを特徴とするエピタキシャル基板の製造方法。
【請求項３】
前記下地基板作成工程は、半導体基板の表層部分が非晶質層になるように当該半導体基板の表層部分に所定の物質をイオン注入することにより、下地基板を作成すること
を特徴とする請求項２に記載のエピタキシャル基板の製造方法。
【請求項４】
前記所定の物質は、前記半導体基板の導電特性に影響を与えない物質であること
を特徴とする請求項３に記載のエピタキシャル基板の製造方法。
【請求項５】
前記半導体基板はシリコン基板であり、
前記半導体基板の導電特性に影響を与えない物質は、IV族元素、不活性元素又はフッ素であること
を特徴とする請求項４に記載のエピタキシャル基板の製造方法。
【請求項６】
前記下地基板作成工程は、CVD法を用いて半導体基板上に非晶質層を積層することにより、下地基板を作成すること
を特徴とする請求項２に記載のエピタキシャル基板の製造方法。
【請求項７】
前記半導体基板及び非晶質層はシリコンを主成分とすること
を特徴とする請求項６に記載のエピタキシャル基板の製造方法。
【請求項８】
前記アニール工程は、前記積層工程における熱処理の一部であること
を特徴とする請求項２に記載のエピタキシャル基板の製造方法。
【請求項９】
前記アニール工程は、下地基板を１０００℃以上１１５０℃以下の温度条件でアニールすること
を特徴とする請求項２に記載のエピタキシャル基板の製造方法。
【請求項１０】
エピタキシャル層と、
前記エピタキシャル層の下地である下地基板とを備え、
前記エピタキシャル層は下地基板から所定距離だけ離間して素子機能部を有し、
前記下地基板は、複数の転位が層状に分布している転位分布領域を有すること
を特徴とする固体撮像素子。
【請求項１１】
第１の結晶層と当該第１の結晶層上に配された非晶質層とを有する下地基板を作成する下地基板作成工程と、
前記非晶質層が結晶化して第２の結晶層となるように、作成された下地基板をアニールするアニール工程と、
アニールされた下地基板の第２の結晶層上にエピタキシャル層を積層する積層工程と
前記下地基板から所定距離だけ離間するように前記エピタキシャル層に素子機能部を形成する素子機能部形成工程と
を含むことを特徴とする固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エピタキシャル基板、エピタキシャル基板の製造方法、固体撮像素子及び固体撮像素子の製造方法に関し、特に、ゲッタリング技術に関する。
【背景技術】
【０００２】
固体撮像素子の製造では、素子特性を向上させるため、エピタキシャル基板を用いるとともに、ゲッタリング技術を適用するのが一般的である。ゲッタリング技術とは、基板表層部にある金属不純物を基板深層部にあるゲッタリングサイトで捕獲することにより、基板表層部の金属不純物濃度を低減させる技術である。ゲッタリングサイトを形成する方法として、BSD(Back Side Damage)法やIG(Intrinsic Gettering)法が知られている。
【０００３】
BSD法は、基板裏面に機械的損傷を付与することによりゲッタリングサイトを形成する方法である。機械的損傷の付与は、酸化シリコン微粒子の吹きつけ（サンドブラスト）や、液体中でのキャビティ流の吹きつけ（例えば、特許文献１参照）により施される。
IG法は、基板内に微結晶を析出させることによりゲッタリングサイトを形成する方法である。微結晶の析出は、基板表面での析出を防止するための高温熱処理、基板内部に析出核を生成させるための低温熱処理及び析出核を成長させるための高温熱処理の三段階の熱処理を基板に与えることにより施される。
【０００４】
このような方法により予めエピタキシャル基板にゲッタリングサイトを形成しておけば、固体撮像素子の製造過程でエピタキシャル基板の表層部に金属不純物（Fe、Ni、Cu等）が導入されたとしても、ゲッタリングサイトまで金属不純物を熱拡散させることにより、表層部の金属不純物濃度を低減させることができる。
【特許文献１】特開２０００−２５２２８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
固体撮像素子では金属不純物は画素信号のノイズ成分の原因となるので、基板表層部の金属不純物濃度を極力低減させる必要がある。特に、近年、固体撮像素子の分野では画素の微細化が進み、画素信号の大きさが益々低下する傾向にある。そのため従来よりも強力に金属不純物をゲッタリングし、画素信号のノイズ成分をさらに低減させたいという要請が強まっている。
【０００６】
そこで本発明は、従来よりもゲッタリング能力を高めることができるエピタキシャル基板及びその製造方法を提供することを第１の目的とする。さらに、本発明は、従来よりも画素信号のノイズ成分を低減させることができる固体撮像素子及びその製造方法を提供することを第２の目的とする。
【課題を解決するための手段】
【０００７】
本発明に係るエピタキシャル基板は、エピタキシャル層と、前記エピタキシャル層の下地である下地基板とを備え、前記下地基板は、複数の転位が層状に分布している転位分布領域を有する。
本発明に係るエピタキシャル基板の製造方法は、第１の結晶層と当該第１の結晶層上に配された非晶質層とを有する下地基板を作成する下地基板作成工程と、前記非晶質層が結晶化して第２の結晶層となるように、作成された下地基板をアニールするアニール工程と、アニールされた下地基板の第２の結晶層上にエピタキシャル層を積層する積層工程とを含む。
【０００８】
本発明に係る固体撮像素子は、エピタキシャル層と、前記エピタキシャル層の下地である下地基板とを備え、前記エピタキシャル層は下地基板から所定距離だけ離間して素子機能部を有し、前記下地基板は、複数の転位が層状に分布している転位分布領域を有する。
本発明に係る固体撮像素子の製造方法は、第１の結晶層と当該第１の結晶層上に配された非晶質層とを有する下地基板を作成する下地基板作成工程と、前記非晶質層が結晶化して第２の結晶層となるように、作成された下地基板をアニールするアニール工程と、アニールされた下地基板の第２の結晶層上にエピタキシャル層を積層する積層工程と前記下地基板から所定距離だけ離間するように前記エピタキシャル層に素子機能部を形成する素子機能部形成工程とを含む。
【発明の効果】
【０００９】
上記構成のエピタキシャル基板は、下地基板内に転位分布領域を有している。転位分布領域は下地基板及びエピタキシャル層に歪み応力を生じさせるので金属不純物を強力にゲッタリングすることができる。発明者らは、上記構成のエピタキシャル基板のゲッタリング能力を評価したところ、上記構成のエピタキシャル基板はBSD法あるいはIG法を用いたエピタキシャル基板のいずれよりもゲッタリング能力が高いことが判明した。すなわち上記構成とすることにより従来よりもゲッタリング能力を高めることができる。
【００１０】
上記構成のエピタキシャル基板の製造方法によれば、下地基板をアニールすることにより、第１の結晶層と第２の結晶層との境界に複数の転位が層状に分布している転位分布領域を形成することができる。すなわち上記構成のエピタキシャル基板を製造することができる。
上記構成の固体撮像素子は、上記構成のエピタキシャル基板を用いて製造されている。発明者らは、上記構成の固体撮像素子の画素信号のノイズ成分を検証したところ、上記構成の固体撮像素子はBSD法あるいはIG法を用いた固体撮像素子のいずれよりもノイズ成分が小さいことが判明した。すなわち上記構成とすることにより従来よりも画素信号のノイズ成分を低減させることができる。
【００１１】
上記構成の固体撮像素子の製造方法によれば、上記構成の固体撮像素子を製造することができる。
また、前記下地基板作成工程は、半導体基板の表層部分が非晶質層になるように当該半導体基板の表層部分に所定の物質をイオン注入することにより、下地基板を作成することとしてもよい。
【００１２】
上記構成によれば、半導体基板の表層部分をイオン注入により非晶質化させることにより下地基板を作成している。非晶質化の方法としては、イオン注入以外にプラズマドープが考えられるが、イオン注入はプラズマドープに比べて深さに対する制御性が優れている。したがって上記構成とすることにより、非晶質層を精度良く形成することができる。
また、前記所定の物質は、前記半導体基板の導電特性に影響を与えない物質であることとしてもよい。
【００１３】
上記構成によれば、イオン注入による半導体基板の導電特性の変動を考慮する必要がないので、設計を容易にすることができる。
また、前記半導体基板はシリコン基板であり、前記半導体基板の導電特性に影響を与えない物質は、IV族元素、不活性元素又はフッ素であることとしてもよい。
上記物質であれば、半導体基板の導電特性に影響を与えない。IV族元素は、具体的には、炭素、シリコン、ゲルマニウム、スズ及び鉛である。不活性元素は、具体的には、ヘリウム、ネオン、アルゴン、クリプトン、キセノン及びラドンである。IV族元素および不活性元素はｐ型でもｎ型でもなく電気的に中性であるため、半導体基板の導電特性に影響を与えない。また、フッ素はイオン注入されたとしても半導体基板内に残留せずに半導体基板から脱け出すので、半導体基板の導電特性に影響を与えない。
【００１４】
また、前記下地基板作成工程は、CVD法を用いて半導体基板上に非晶質層を積層することにより、下地基板を作成することとしてもよい。
上記構成によれば、CVD法を用いて半導体基板上に非晶質層を積層することにより下地基板を作成している。非晶質層の形成方法としては、CVD法以外にレーザ照射が考えられるが、CVD法はレーザ照射に比べて面内均一性が優れている。したがって上記構成とすることにより、非晶質層を精度良く形成することができる。
【００１５】
また、前記半導体基板及び非晶質層はシリコンを主成分とすることとしてもよい。
上記構成によれば、通常の半導体プロセスにより非晶質層を形成することができる。
また、前記アニール工程は、前記積層工程における熱処理の一部であることとしてもよい。
上記構成によれば、非晶質層を結晶化させるための専用のアニール工程が不要であり、製造コストを削減することができる。
【００１６】
また、前記アニール工程は、下地基板を１０００℃以上１１５０℃以下の温度条件でアニールすることとしてもよい。
上記温度範囲であれば、非晶質層を効果的に結晶化することができる。
【発明を実施するための最良の形態】
【００１７】
本発明を実施するための最良の形態を、図面を参照して詳細に説明する。
図１は、本発明の実施の形態１に係るエピタキシャル基板の断面図である。
エピタキシャル基板１０７は、シリコン基板１０１及びエピタキシャル層１０５を備える。シリコン基板１０１は、シリコンを主成分とし、抵抗率が０．２５乃至０．５Ωｍとなるような濃度でｎ型ドーパントを含有している。さらにシリコン基板１０１は、転位１０４が層状に分布している転位分布領域１０１ｃを有する。転位分布領域１０１ｃは金属不純物を捕獲するゲッタリングサイトとして機能する。
【００１８】
エピタキシャル層１０５は、シリコン基板１０１上に配されており、シリコンを主成分としている。エピタキシャル層１０５の抵抗率は、１０乃至１５Ωｍである。
図２は、本発明の実施の形態１に係るエピタキシャル基板の工程断面図である。
まずシリコン基板１０１を洗浄し、乾燥させる（図２（ａ））。シリコン基板１０１は、ＣＺ法で結晶成長したシリコンインゴットを面方位＜１００＞で切り出したものである。シリコン基板１０１には、抵抗率が０．２５乃至０．５Ωｍとなるような濃度でｎ型ドーパントが含有されている。
【００１９】
次にシリコン基板１０１の表層部分が非晶質化してシリコン非晶質層１０１ａとなるように表層部分にゲルマニウムをイオン注入する。イオン注入の条件として、加速エネルギーを１３０ｋｅＶ、ドーズ量を３×１０１４／ｃｍ２とすれば、シリコン非晶質層１０１ａの厚みは約０．１μｍとなる。以上より、シリコン基板１０１は、シリコン結晶層１０１ｂ上にシリコン非晶質層１０１ａが配されたものとなる。このシリコン基板１０１がエピタキシャル層の下地基板となる。
【００２０】
次にシリコン基板１０１のシリコン非晶質層１０１ａが結晶化するようにシリコン基板１０１を窒素雰囲気中でアニールする（図２（ｃ））。アニール条件として温度を１０００℃以上１１５０℃以下、時間を３０秒程度とすれば、シリコン非晶質層１０１ａは結晶化する。このようにシリコン非晶質層１０１ａを結晶化させれば、シリコン結晶層１０１ｂとの境界に、複数の転位１０４が層状に分布している転位分布領域１０１ｃが形成される。なお転位分布領域１０１ｃには、条件によっては転位１０４のみならずボイド状欠陥も形成される。
【００２１】
次にシリコン基板１０１上にシリコン結晶をエピタキシャル成長させることによりエピタキシャル層１０５を積層する（図２（ｄ））。エピタキシャル層１０５の積層工程は、具体的には以下の通りである。
まずシリコン基板１０１をＲＣＡ洗浄した後に、シリコン基板１０１をエピタキシャル炉に装着する。そしてエピタキシャル炉内の大気を窒素ガスで置換し、窒素ガスを水素ガスで置換する。その後、炉内温度を昇温して所定時間にわたり９００℃に保持してから１１５０℃まで昇温する。そうするとシリコン基板１０１の表面の自然酸化膜が水素ガスにより除去される。さらにシリコン基板１０１の表面を塩化水素ガスで軽くエッチオフして清浄な表面を露出させる。その後、炉内温度をエピタキシャル成長温度である１１００℃まで降下させてから、炉内に原料ガスを導入する。そうするとシリコン基板１０１上にシリコン結晶がエピタキシャル成長する。ここで、原料ガスとしては、SiHCl3+PH3+H2を用いる。またシリコン結晶の成長速度を約１μｍ／分とし、シリコン結晶の厚みが６μｍに達するまでエピタキシャル成長させることとする。このようにして積層されたエピタキシャル層１０５の抵抗率は１０乃至１５Ωｍ程度となる。このようにエピタキシャル層１０５を積層した後、炉内を自然冷却させ、炉内温度が２００℃まで降下したときに原料ガスを窒素ガスで置換し、エピタキシャル基板１０７をエピタキシャル炉から取り出す。
【００２２】
図３は、汚染防止能力の評価結果を示す図である。
発明者らは、BSD法、IG法、本発明を適用したエピタキシャル基板をそれぞれ準備し、汚染防止能力の評価を実施した。評価は、それぞれのエピタキシャル基板の表面に鉄を故意汚染させてから熱処理を施し、熱処理前の汚染濃度Ｃｉ及び熱処理後の汚染濃度Ｃｆの比（Ｃｉ／Ｃｆ）を用いて行った。鉄の故意汚染は、熱処理前の汚染濃度Ｃｉが１×１０１４／ｃｍ２程度となるように、鉄を含有する汚染標準液をエピタキシャル基板の表面にスピンコートさせて行った。また熱処理温度を１０００℃、熱処理時間を１時間とし、熱処理後の汚染濃度Ｃｆを誘導結合プラズマ質量分析（ICP-MS: Inductively Coupled Plasma Mass Spectroscopy）法を用いて測定した。
【００２３】
熱処理前に汚染した鉄が熱処理後にそのまま表面に残存していれば、熱処理前後の汚染濃度の比（Ｃｉ／Ｃｆ）が１となり、汚染防止能力が全く無いといえる。また熱処理前の汚染濃度が１×１０１４／ｃｍ２程度であり熱処理後の汚染濃度が１×１０１０／ｃｍ２程度であれば、汚染防止能力が１００００となる。
図３に示すようにエピタキシャル基板の汚染防止能力は、それぞれBSD法で９５０、IG法で４９２０、本発明で９７５０である。すなわち本発明に係るエピタキシャル基板は、BSD法を適用したエピタキシャル基板の約１０倍、IG法を適用したエピタキシャル基板の約２倍の汚染防止能力を有することがわかる。したがって、本発明は、従来よりもエピタキシャル基板のゲッタリング能力を高めることができる。
（実施の形態２）
実施の形態２では、実施の形態１に係るエピタキシャル基板を用いた固体撮像素子について説明する。
【００２４】
図４は、本発明の実施の形態２に係る固体撮像素子の工程断面図である。
まずエピタキシャル基板１０７を用意する（図４（ａ））。エピタキシャル基板１０７は実施の形態１に開示した方法により製造されているものとする。
次にエピタキシャル層１０５にｐ型ドーパントをイオン注入することによりｐ型ウェル領域２０３を形成し、ｐ型ウェル領域２０３内にｎ型ドーパントをイオン注入することによりｎ型領域２０４を形成し、エピタキシャル基板１０７に熱酸化を施すことにより膜厚が３０ｎｍのゲート絶縁膜２０８を成膜する（図４（ｂ））。
【００２５】
次にｐ型及びｎ型ドーパントを選択的にイオン注入することにより、ｐ型領域２１２、２１４、ｎ型領域２０６、ｐ型領域２０７を形成する（図４（ｃ））。
次に、ゲート絶縁膜２０８上にゲート電極２０９（厚み２００ｎｍ）を形成してからｐ型領域２１５を形成し、反射防止膜２１６（厚み４０ｎｍ）、層間絶縁膜２１７、遮光膜２１８、表面保護膜２１９を形成する（図４（ｄ））。また、必要に応じて、カラーフィルタやマイクロレンズを形成する。以上により固体撮像素子が完成する。
【００２６】
図５は、白キズ欠陥の個数及び暗電流の大きさの測定結果を示す図である。
発明者らは、BSD法、IG法、本発明を適用した固体撮像素子をそれぞれ１００個ずつ準備し、６０℃の温度環境下で白キズ欠陥の個数及び暗電流の大きさを測定した。白キズ欠陥の個数の測定では、遮光状態の固体撮像素子を４秒間電荷蓄積させたときに信号が閾値に達した画素を白キズとみなした。
【００２７】
図５（ａ）は、BSD法、IG法、本発明に係る白キズ欠陥の個数を、IG法に係る白キズ欠陥の個数の平均値で規格化して表示している。これによると、本発明では、白キズ欠陥の個数をBSD法に比べて約１０分の１、IG法に比べて約２分の１にまで低減できることがわかる。
図５（ｂ）は、BSD法、IG法、本発明に係る暗電流の大きさを、IG法に係る暗電流の大きさの平均値で規格化して表示している。これによると、本発明では、暗電流の大きさをBSD法に比べて約２０分の１、IG法に比べて約２分の１にまで低減できることがわかる。したがって、本発明は、従来よりも白キズ欠陥の個数及び暗電流の大きさを低減させることができる。
（実施の形態３）
実施の形態３では、実施の形態１とは異なるエピタキシャル基板の製造方法について説明する。
【００２８】
図６は、本発明の実施の形態３に係るエピタキシャル基板の工程断面図である。
まずシリコン基板３０１を洗浄し、乾燥させる（図６（ａ））。シリコン基板３０１は、ＣＺ法で結晶成長したシリコンインゴットを面方位＜１００＞で切り出したものである。シリコン基板３０１には、抵抗率が０．２５乃至０．５Ωｍとなるような濃度でｎ型ドーパントが含有されている。
【００２９】
次にCVD法を用いて非晶質シリコンを堆積させることにより、シリコン基板１０１上にシリコン非晶質層３０２を積層する（図６（ｂ））。ここで積層温度を２５０℃とし、シリコン非晶質層３０２の厚みを０．２μｍとする。このシリコン基板３０１とシリコン非晶質層３０２とがエピタキシャル層の下地基板３０３となる。
次にシリコン非晶質層３０２を結晶化させつつシリコン非晶質層３０２上にシリコン結晶をエピタキシャル成長させることによりエピタキシャル層３０５を積層する（図６（ｃ））。エピタキシャル層３０５の積層工程は、具体的には以下の通りである。
【００３０】
まず下地基板３０３をＲＣＡ洗浄した後に、下地基板３０３をエピタキシャル炉に装着する。そしてエピタキシャル炉内の大気を窒素ガスで置換し、窒素ガスを水素ガスで置換する。その後、炉内温度を昇温して所定時間にわたり９００℃に保持してから１１５０℃まで昇温する。そうすると下地基板３０３の表面の自然酸化膜が水素ガスにより除去される。さらに下地基板３０３の表面を塩化水素ガスで軽くエッチオフして清浄な表面を露出させる。その後、炉内温度をエピタキシャル成長温度である１１００℃まで降下させる。
【００３１】
これまでの熱処理により、シリコン非晶質層３０２は結晶化する。このようにシリコン非晶質層３０２を結晶化させれば、シリコン基板３０１との境界に、複数の転位３０４が層状に分布している転位分布領域３０３ｃが形成される。なお転位分布領域３０３ｃには、条件によっては転位３０４のみならずボイド状欠陥も形成される。
炉内温度をエピタキシャル成長温度である１１００℃まで降下させた後に、炉内に原料ガスを導入する。そうすると下地基板３０３上にシリコン結晶がエピタキシャル成長する。原料ガス、エピタキシャル成長速度、エピタキシャル層３０５の層厚については実施の形態１と同様である。エピタキシャル層３０５を積層した後、エピタキシャル基板３０７をエピタキシャル炉から取り出す。
【００３２】
このような製造方法であれば、シリコン非晶質層３０２を結晶化させるための専用のアニール工程が不要であり、製造コストを削減することができる。
発明者らは、実施の形態３に係るエピタキシャル基板について汚染防止能力の評価を実施した。その結果、実施の形態３に係るエピタキシャル基板は実施の形態１に係るエピタキシャル基板と同等の汚染防止能力を有することが判明した。また、実施の形態３に係るエピタキシャル基板を用いて固体撮像素子を作成し、白キズ欠陥の個数及び暗電流の大きさを測定したところ、実施の形態２に係る固体撮像素子と同等の結果が得られた。
【００３３】
以上、実施の形態に基づいて説明したが、本発明はこれらの実施の形態に限られない。例えば、以下のような変形例が考えられる。
（１）実施の形態ではCZ基板を用いているが、本発明はこれに限らず、FZ基板を用いても構わない。
（２）実施の形態ではイオン注入のイオン種としてゲルマニウムを採用しているが、本発明は、これに限られない。例えば、ｐ型不純物、ｎ型不純物、IV族元素、不活性元素、フッ素でも構わない。ただし、ｐ型不純物やｎ型不純物は、イオン注入によりシリコン基板の導電特性を変動させてしまうので、素子設計が難しくなる。そのため、素子設計の容易化の観点から、シリコン基板の導電特性に影響を与えないIV族元素、不活性元素、フッ素を採用するのが望ましい。
【産業上の利用可能性】
【００３４】
本発明は、例えば、デジタルカメラ等に利用することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施の形態１に係るエピタキシャル基板の断面図である。
【図２】本発明の実施の形態１に係るエピタキシャル基板の工程断面図である。
【図３】汚染防止能力の評価結果を示す図である。
【図４】本発明の実施の形態２に係る固体撮像素子の工程断面図である。
【図５】白キズ欠陥の個数及び暗電流の大きさの測定結果を示す図である。
【図６】本発明の実施の形態３に係るエピタキシャル基板の工程断面図である。
【符号の説明】
【００３６】
１０１、３０１    シリコン基板
１０１ａ  シリコン非晶質層
３０２    シリコン非晶質層
３０３    下地基板
１０１ｂ  シリコン結晶層
１０１ｃ、３０３ｃ  転位分布領域
１０４、３０４    転位
１０５、３０５    エピタキシャル層
１０７、３０７    エピタキシャル基板
２０３    ｐ型ウェル領域
２０４    ｎ型領域
２０６    ｎ型領域
２０７    ｐ型領域
２０８    ゲート絶縁膜
２０９    ゲート電極
２１２    ｐ型領域
２１４    ｐ型領域
２１５    ｐ型領域
２１６    反射防止膜
２１７    層間絶縁膜
２１８    遮光膜
２１９    表面保護膜
【図１】
2008103605.tif 000003
【図２】
2008103605.tif 000004
【図３】
2008103605.tif 000005
【図４】
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【図５】
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【図６】
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