(57)【要約】      （修正有）【課題】ワード線電極へのコンタクトの加工工程を短縮してコスト削減を可能とする、メモリセルを三次元的に積層した不揮発性半導体記憶装置を提供する。【解決手段】基板と、前記基板に対して垂直に形成された柱状半導体と、前記柱状半導体の周りに形成された第1の絶縁膜と、前記第1の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第２の絶縁膜と、前記第２の絶縁膜の周りに形成された導電体層７とを有する電気的に書き換え可能なメモリセルが直列に接続されたメモリストリングスと、前記導電体層７と駆動回路３とを接続するコンタクトとを備え、前記導電体層７の端部は前記基板に対して上方に折り曲げられ、且つ折り曲げられた前記導電体層７の各端面上に前記コンタクトが設けられていることを特徴とする不揮発性半導体記憶装置１を構成する。【選択図】図１
2008103429.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に対して垂直に形成された柱状半導体と、前記柱状半導体の周りに形成された第1の絶縁膜と、前記第1の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第２の絶縁膜と、前記第２の絶縁膜の周りに形成された導電体層とを有する電気的に書き換え可能なメモリセルが直列に接続されたメモリストリングスと、
前記導電体層と駆動回路とを接続するコンタクトとを備え、
前記導電体層の端部は前記基板に対して上方に折り曲げられ、且つ折り曲げられた前記導電体層の各端面上に前記コンタクトが設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記導電体層の前記端面の幅は、前記導電体層の厚さ以上であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記導電体層の端面は、同一平面上にあることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記導電体層の端部は、前記基板に対して斜めに折り曲げられていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上に第１の絶縁膜を形成し、
前記第１の絶縁膜を所定の角度をもって開口し、
前記第１の絶縁膜上に導電体膜と第２の絶縁膜とを交互に、且つ前記開口側壁にも沿って折れ曲がるように形成し、
前記第２の絶縁膜、導電体膜を平坦化し、
露出した前記導電体膜の端面上に駆動回路と接続するビアホールを形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な半導体記憶装置に関し、半導体記憶装置の中でも、特に不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
小型で大容量な不揮発性半導体記憶装置の需要が急増し、高集積化、大容量化が期待できるＮＡＮＤ型フラッシュメモリが注目されているが、一般的な製造方法では、配線パターン等の微細加工のためのデザインルールの縮小化が困難になってきている。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至３及び非特許文献１）。
【０００４】
メモリセルを３次元的に配置した従来の半導体記憶装置の多くは、メモリセル部分１層毎に複数のフォトエッチングプロセス（Ｐｈｏｔｏ  Ｅｔｃｈｉｎｇ  Ｐｒｏｃｅｓｓ、以下「ＰＥＰ」という。いわゆるフォトレジストを使ったリソグラフィ工程とエッチングなどの加工工程とを用いてパターンニングを行うプロセス。）を行う必要がある。ここで、そのデザインルールの最小線幅で行うフォトエッチングプロセスを「クリティカルＰＥＰ」とし、そのデザインルールの最小線幅より大きな線幅で行うフォトエッチングプロセスを「ラフＰＥＰ」とすると、メモリセルを３次元的に配置した従来の半導体記憶装置においては、メモリセル部分１層につきクリティカルＰＥＰ数が３以上必要である。また、メモリセルを単純に積層していくものが多く、３次元化によるコスト増大が避けられない。
【０００５】
また、メモリセルを３次元的に配置した場合、特にワード線電極となるポリシリコン層（又は、アモルファスシリコン層でもよい。）又は、メタル層へのビアホールを形成する加工工程について、同一の工程で全てのホールを形成することができれば、加工工程の短縮に直結しコスト抑制効果を高めることが可能となる。
【特許文献１】特開２００３−０７８０４４号
【特許文献２】米国特許第５,５９９,７２４号
【特許文献２】米国特許第５,７０７,８８５号
【非特許文献１】Masuoka  et  al.,  “Novel  Ultrahigh-Density  Flash  Memory  With  a  Stacked-Surrounding  Gate  Transistor  (S-SGT)  Structured  Cell”,  IEEE  TRANSACTIONS  ON  ELECTRON  DEVICES,  VOL.  50,  NO4,  pp945-951,  April  2003
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ワード線電極へのコンタクトの加工工程を短縮してコスト削減を可能とする、メモリセルを三次元的に積層した不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一実施形態によれば、基板と、前記基板に対して垂直に形成された柱状半導体と、前記柱状半導体の周りに形成された第1の絶縁膜と、前記第1の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第２の絶縁膜と、前記第２の絶縁膜の周りに形成された導電体層とを有する電気的に書き換え可能なメモリセルが直列に接続されたメモリストリングスと、前記導電体層と駆動回路とを接続するコンタクトとを備え、前記導電体層の端部は前記基板に対して上方に折り曲げられ、且つ折り曲げられた前記導電体層の各端面上に前記コンタクトが設けられていることを特徴とする不揮発性半導体記憶装置が提供される。
【０００８】
また、本発明の一実施形態によれば、半導体基板上に第１の絶縁膜を形成し、前記第１の絶縁膜を所定の角度をもって開口し、前記第１の絶縁膜上に導電体膜と第２の絶縁膜とを交互に、且つ前記開口側壁にも沿って折れ曲がるように形成し、前記第２の絶縁膜、導電体膜を平坦化し、露出した前記導電体膜の端面上に駆動回路と接続するビアホールを形成することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によって、ワード線電極へのコンタクトの加工工程を短縮してコスト削減を可能とする、メモリセルを三次元的に積層した不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態に係る不揮発性半導体記憶装置及びその製造方法について説明するが、本発明は、以下の実施形態に限定されるわけではない。また、各実施形態において、同様の構成については同じ符号を付し、改めて説明しない場合がある。
【００１１】
（第１の実施形態）
本発明の第１の実施形態に係る不揮発性半導体記憶装置１の概略構成図を図１に示す。本発明の第１の実施形態に係る不揮発性半導体記憶装置１は、メモリトランジスタ領域２、ワード線駆動回路３、ソース側選択ゲート線（ＳＧＳ）駆動回路４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路５、センスアンプ６、ワード線ＷＬ７、ビット線ＢＬ８、ソース側選択ゲート線ＳＧＳ３０、ドレイン側選択ゲート線ＳＧＤ３１等を有している。図１に示すように、本発明の第１の実施形態に係る不揮発性半導体記憶装置１においては、メモリトランジスタ領域２を構成するメモリトランジスタは、半導体層を複数積層することによって一括して形成されている。また、図１に示すとおり各層のワード線ＷＬ７は、メモリトランジスタ領域２において２次元的に広がり、ビット線８に直交する方向の少なくとも一方の端部は、基板に対して上方に折り曲げられ、且つＣＭＰ処理等により平坦化され平らな端面を有する。また、前記ワード線ＷＬ７と前記ワード線駆動回路３とを接続するコンタクトは、前記それぞれのワード線ＷＬ７の露出した端面上に、同一の加工工程で一括して形成される。従って、コンタクトの加工が容易になる。
【００１２】
図２は、本発明の第１の実施形態に係る不揮発性半導体記憶装置１のメモリトランジスタ領域２の一部の概略構成図である。本実施形態においては、メモリトランジスタ領域２は、メモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）４０、選択トランジスタＳＳＴｒｍｎ５０及びＳＤＴｒｍｎ６０からなるメモリストリングス１０をｍ×ｎ個（ｍ、ｎは自然数）有している。図２においては、ｍ＝３、ｎ＝４の例を示している。
【００１３】
各メモリストリングス１０のメモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）４０のゲートに接続されているワード線ＷＬ１〜ＷＬ４（７）はそれぞれ同一の導電体層によって形成されており、それぞれ共通である。本発明の第１の実施形態に係る不揮発性半導体記憶装置１においては、図１及び図２に示すとおり、ワード線ＷＬ１〜ＷＬ４（７）は、それぞれ、２次元的に広がっており、平板状の平面構造を有している。また、ワード線ＷＬ１〜ＷＬ４（７）は、それぞれ、メモリストリングス１０に概略垂直な平面構造を有している。なお、ソース側選択トランジスタＳＳＴｒｍｎ５０を駆動するソース側選択ゲート線ＳＧＳ３０は、動作上、常に各層毎に共通電位とすることが可能である。よって、本実施形態においては、ソース側選択ゲート線ＳＧＳ３０には、平板状の構造を採用しているが、これに限定されるわけではなく、それぞれが分離絶縁された配線構造を有していてもよい。また、ドレイン側選択ゲート線ＳＧＤ３１も平板状の構造でもよいし、分離絶縁された配線構造でもよい。
【００１４】
各メモリストリングス１０は、半導体基板のＰ−ｗｅｌｌ領域１４に形成されたｎ＋領域（図示せず）の上に柱状の半導体を有している。各メモリストリングス１０は、柱状半導体に垂直な面内にマトリクス状に配置されている。なお、この柱状の半導体は、円柱状であっても、角柱状であってもよい。また、柱状の半導体とは、同一中心線に対して左右対称な構造のみならず、中心線に対して左右対称な形状を有する柱状半導体の上に、異なる中心線を有する柱状半導体が積層されているような段々形状の構造を有する柱状の半導体を含む。
【００１５】
本発明の第１の実施形態に係る不揮発性半導体記憶装置１の一つのメモリストリングス１０（ここでは、ｍｎ番目のメモリストリングス）の概略構造を図３（Ａ）に、またその等価回路図を図３（Ｂ）に示す。メモリストリングス１０は、４つのメモリトランジスタＭＴｒ１ｍｎ４０〜ＭＴｒ４ｍｎ４０並びに２つの選択トランジスタＳＳＴｒｍｎ５０及びＳＤＴｒｍｎ６０を有し、それぞれ直列に接続されている。１つのメモリストリングス１０においては、半導体基板上のＰ=型領域（Ｐ−Ｗｅｌｌ領域）１４に形成されたＮ+領域１５に柱状の半導体１１が形成され、その周りに絶縁膜１２が形成され、更にその周りに複数の平板状の電極１３ａ〜１３ｆが形成されている。この電極１３ａ〜１３ｆと絶縁膜１２と柱状の半導体１１とがメモリトランジスタＭＴｒ１ｍｎ４０〜ＭＴｒ４ｍｎ４０、選択トランジスタＳＳＴｒｍｎ５０、選択トランジスタＳＤＴｒｍｎ６０を形成する。電極１３ｂ〜１３ｅはそれぞれワード線ＷＬ１〜ＷＬ４（７）に、電極１３ｆは選択ゲート線ＳＧＤｎに、電極１３ａは選択ゲート線ＳＧＳとなる。また、選択トランジスタＳＤＴｒｍｎ６０のソース／ドレインの一端にはビット線ＢＬｍ８が接続されており、選択トランジスタＳＳＴｒｍｎ５０のソース／ドレインの一端にはソース線ＳＬ（本実施形態においては、Ｎ＋領域１５）７０が接続されている。なお、本実施形態においては、一つのメモリストリングス１０にメモリトランジスタＭＴｒが４つ直列に接続されている例を示しているが、限定されるわけではなく、メモリトランジスタＭＴｒは、必要に応じて数が決定される。
【００１６】
上述した構造を有する、本発明の第１の実施形態に係る不揮発性半導体記憶装置の動作について、以下に説明する。
【００１７】
（読み出し動作）
図４は、本発明の第１の実施形態に係る不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３２１（４０）のデータの読み出し動作を行う場合のバイアス状態を示した図である。ここでは、本実施形態におけるメモリトランジスタＭＴｒは、所謂ＭＯＮＯＳ型縦型トランジスタであり、電荷蓄積層に電子が蓄積されていない状態のメモリトランジスタＭＴｒのしきい値Ｖｔｈ（中性しきい値）が０Ｖ付近にあるとして説明する。
【００１８】
メモリトランジスタＭＴｒ３２１（４０）からのデータの読み出し時には、ビット線ＢＬ２（８）にＶｂｌ（例えば０.７Ｖ）、他のビット線ＢＬ８に０Ｖ、ソース線ＳＬ７０に０Ｖ、選択ゲート線ＳＧＤ１（３１）及びＳＧＳ１（３０）にＶｄｄ（例えば３．０Ｖ）、他の選択ゲート線ＳＧＤ３１及びＳＧＳ３０にＶｏｆｆ（例えば０Ｖ）、Ｐ−ｗｅｌｌ領域１４にＶｐｗ（例えば０Ｖ。但し、Ｖｐｗは、Ｐ−ｗｅｌｌ領域１４とメモリストリングス１０が順バイアスになっていなければ如何なる電位でもよい。）を印加する。ワード線ＷＬ３（７）を０Ｖとし、他のワード線ＷＬ７をＶｒｅａｄ（例えば、４．５Ｖ）に設定し、ビット線ＢＬ２（８）の電流をセンスすることによってビット（ＭＴｒ３２１）のデータ情報を読み出すことが可能となる。
【００１９】
本発明の第１の実施形態に係る不揮発性半導体記憶装置１においては、ワード線ＷＬ１〜ＷＬ４（７）をそれぞれ共通電位で駆動し、且つ選択ゲート線ＳＧＳ１（３０）〜ＳＧＳ３（３０）を共通電位で駆動させても、任意のビットのしきい値のデータを読むことが可能となる。
【００２０】
（書き込み動作）
図５は、本発明の第１の実施形態に係る不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３２１（４０）のデータの書き込み動作を行う場合のバイアス状態を示した図である。
【００２１】
メモリトランジスタＭＴｒ３２１（４０）にデータ“０”を書き込む場合、ビット線ＢＬ２（８）に０Ｖ、他のビット線ＢＬ８にＶｄｄ、ソース線ＳＬ７０にＶｄｄ、選択ゲート線ＳＧＤ１（３１）にＶｄｄ、他の選択ゲート線ＳＧＤ３１にＶｏｆｆ、選択ゲート線ＳＧＳ１（３０）〜ＳＧＳ３（３０）にＶｏｆｆ、Ｐ−Ｗｅｌｌ領域１４にＶｐｗ（例えば０Ｖ）を印加し、ワード線ＷＬ３（７）をＶｐｒｏｇ（例えば１８Ｖ）、他のワード線ＷＬ７をＶｐａｓｓ（例えば１０Ｖ）とする。これにより電荷蓄積層に電子が注入され、メモリトランジスタＭＴｒ３２１（４０）のしきい値が正の方向にシフトする。
【００２２】
メモリトランジスタＭＴｒ３２１（４０）にデータ“１”を書き込む場合、即ち、電荷蓄積層に電子を注入しない場合は、ビット線ＢＬ２（８）にＶｄｄを印加することにより、選択トランジスタＳＤＴｒ２１（６０）がｏｆｆ状態になり、メモリトランジスタＭＴｒ３２１（４０）の電荷蓄積層には電子の注入が起こらない。
【００２３】
各ビット線ＢＬ８の電位を適切に０ＶかＶｄｄに設定することで、ページ書き込みを行うことが可能となる。
【００２４】
（消去動作）
データの消去は、複数のメモリストリングスからなるブロック単位で行う。図６は、本発明の第１の実施形態に係る不揮発性半導体記憶装置１において、選択したブロックのメモリトランジスタＭＴｒのデータの消去動作を行う場合の選択ブロックのバイアス状態を示した図である。図７は、本発明の第１の実施形態に係る不揮発性半導体記憶装置１において、消去動作時における非選択ブロックのバイアス状態を示した図である。
【００２５】
図６において、選択ブロック（消去したいブロック）において、Ｐ−ｗｅｌｌ領域１４にＶｅｒａｓｅ（例えば２０Ｖ）を印加し、ソース線ＳＬ７０をフローティングに、そしてＰ−ｗｅｌｌ領域１４にＶｅｒａｓｅを印加するタイミングと若干時間をずらして（例えば４μsec程度ずらして）、選択ゲート線ＳＧＳ３０及びＳＧＤ３１の電位を上昇（例えば１５Ｖ)させる。これにより、メモリトランジスタＭＴｒのチャネル形成領域（ボディ部）にはＶｅｒａｓｅに近い電位が伝達するため、ワード線ＷＬ１〜ＷＬ４（７）を例えば０Ｖに設定すると、メモリトランジスタＭＴｒの電荷蓄積層の電子がＰ−ｗｅｌｌに引き抜きが行われ、データの消去を行うことができる。
【００２６】
一方図７に示すように、非選択ブロックにおいては、ワード線ＷＬ１〜ＷＬ４（７）をフローティングとすることによりワード線ＷＬ１〜ＷＬ４（７）の電位がカップリングによって上昇し、メモリトランジスタＭＴｒ１〜ＭＴｒ４の電荷蓄積層と間に電位差が生じないため、電荷蓄積層から電子の引き抜き（消去）が行われない。
【００２７】
ここで、本発明の第１の実施形態に係る不揮発性半導体記憶装置１の「読み出し動作」、「書き込み動作」及び「消去動作」における電位の関係を纏めたものを表１に示す。
【表１】
2008103429.tif 000003
【００２８】
（製造方法）
本発明の第１の実施形態に係る不揮発性半導体記憶装置は、詳細な製造方法は以下に説明するが、概略下部セレクトゲート（ＳＧＳ）層を形成した後、メモリセル層及び上部セレクトゲート（ＳＧＤ）層を一括して堆積し、前記２層のチャネル部を形成するためのホールをフォトエッチング工程で一括して形成して、ホールにアモルファスシリコン (ａ−Ｓｉ)やポリシリコン（Ｐｏｌｙ−Ｓｉ）等を堆積してチャネルを形成し、更にワード線とワード線駆動回路を接続するためのビアホールを形成する工程を経る。ここで、メモリセル層を３次元的に積層する不揮発性半導体記憶装置においては、メモリセル領域は、２次元の平板構造部分を有するワード線電極となるアモルファスシリコン膜（又は、ポリシリコン膜でもよい。）に複数のメモリセルが形成されたメモリセル層が、３次元的（即ち、立体的。）に複数積層されて形成されるため、ワード線電極となる各アモルファスシリコン膜へのワード線駆動回路等の接続については、ビアホールを立体的に形成することとなる。しかし、上述したように複数のメモリセル層が３次元的に積層されているため、それぞれのメモリセル層にビアホールを形成する場合、従来技術においては、次のような問題が生じる。即ち、第１に前記ビアホールが形成されるそれぞれのメモリセル層の端部が、垂直方向で重ならないように加工する必要が生じる点である。更に、前記加工を施す場合、前記それぞれのビアホールは、異なる高さ（深さ）まで加工する必要生じる場合もある。また第２に、積層するメモリセル層の数によっては、それぞれのビアホールを同一の加工工程で形成することが困難となり、それぞれのビアホールを個別の加工工程で形成する必要が生じる点である。この場合、加工工程の増加に伴い製造コストの上昇を招く問題も生じる。
【００２９】
そこで、本発明の第１の実施形態に係る不揮発性半導体記憶装置は、ワード線電極となるメモリセル層の複数のアモルファスシリコン膜及び絶縁膜となる複数の酸化珪素膜と上部セレクトゲート層を形成するアモルファスシリコン膜及び酸化珪素膜は、メモリトランジスタ領域において２次元的に広がるが、前記それぞれの膜のビット線に直交する方向の端部は、基板に対して上方に折り曲げられ、且つ、ＣＭＰ処理等により平坦化加工されて平らな端面を有するように形成されることを特徴とする。従って、第１に、ビアホールが形成されるそれぞれのメモリセル層の端部が、垂直方向で重ならない。また、第２に、それぞれのビアホールは、概略同じ高さ（深さ）まで加工すればよいため、それぞれのメモリセル層及び上部セレクトゲート層に対するビアホールを同一の加工工程で形成でき、加工工程の短縮化と製造コストの抑制が可能となる。
【００３０】
本発明の第１の実施形態に係る不揮発性半導体記憶装置１の鳥瞰図を図８に示す。本発明の第１の実施形態に係る不揮発性半導体記憶装置１は、半導体基板上にメモリトランジスタが積層された構造を有している。図１及び図８に示すように、各ワード線ＷＬ１〜ＷＬ４（７）は、それぞれメモリセルが形成される領域（メモリトランジスタ領域２）において２次元的に広がる。そして、前記ワード線ＷＬ１〜ＷＬ４（７）のビット線に直交する方向の端部は、基板に対して上方に折り曲げられ、且つ、平らな端面を有する。言い換えれば、ワード線電極となるアモルファスシリコン膜（又は、ポリシリコン膜でもよい。）及び層間絶縁膜が、それぞれ凹型に交互に積層され、各層の概略垂直部分の端部が、平らな端面となるように形成されている。このため同一フォトエッチングプロセスによりワード線駆動回路３と各ワード線ＷＬ１〜ＷＬ４（７）とを接続するためのビアホールを加工することができる。また、前記フォトエッチングプロセスによって同時に形成されたビアホールを用いて、ビット線ＢＬ８はセンスアンプ６に、選択ゲート線ＳＧＤ３１は選択ゲート線ＳＧＤ駆動回路５に接続されている。
【００３１】
また、上述したように、各ワード線ＷＬ１〜ＷＬ４（７）は、メモリセルが２次元的（即ち、平面的。）に複数が形成される層（メモリセル層）毎に、共通の導電体層によって形成されるため、ワード線駆動回路３の数を大幅に減少させることができ、チップ面積の縮小化を実現できる。
【００３２】
図９乃至図１８を用いて本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造プロセスについて説明する。図９乃至図１８においては、左側にワード線駆動回路やセンスアンプ回路等の周辺回路が形成される周辺回路領域を示し、右側にメモリトランジスタ領域を示す。また、メモリトランジスタ領域においては、図８に示す本発明の第１の実施形態に係る不揮発性半導体記憶装置１の領域Ａの部分、領域Ｂの部分、Ｘ−Ｘ’及びＹ−Ｙ’の断面に相当する部分を図示している。
【００３３】
まず、図９を基に下部セレクトゲート層の製造方法について説明する。半導体基板１００上に、素子分離領域ＳＴＩ１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ、１０２ｅを形成する。次に、ボロン（Ｂ）イオンを注入してＰ−ｗｅｌｌ領域１０４を形成し、更に基板１００の表面付近にボロン（Ｂ）イオンを注入してトランジスタのしきい値Ｖｔｈを調整するチャネルインプラ領域１０６ａ及び１０６ｂを形成する。次に、メモリセルトランジスタ領域にのみリン（Ｐ）イオンを注入してソース線ＳＬとなるｎ＋拡散領域１０７を形成する。次に、Ｐ（リン）等の導電型不純物を添加したポリシリコン（ｐｏｌｙ−Ｓｉ）膜をエッチングして周辺回路領域のトランジスタのゲート電極１１０ａ及び１１０ｂを形成する。次に、周辺回路領域のＮチャネル型トランジスタの領域にＰイオン又はＡｓイオンなどを注入してＮ型領域１１２ａ、１１２ｂ、１１２ｃ及び１１２ｄを形成する。次に、基板全面に堆積した窒化珪素膜を異方性エッチングしてサイドウォール１１４ａ、１１４ｂ、１１４ｃ及び１１４ｄを形成する。次に、周辺回路領域のＮチャネル型トランジスタの領域に砒素（Ａｓ）イオンを注入してソース／ドレイン領域１１６ａ、１１６ｂ、１１６ｃ及び１１６ｄを形成する。次に、周辺回路領域のＰチャネル型トランジスタの領域にＢイオンを注入してソース／ドレイン領域（図示せず）を形成する。次に、基板全面に窒化珪素膜（バリア窒化珪素膜）１１８を形成する。次に、スパッタリング法及び加熱処理により、コバルトシリサイド（ＣｏＳｉ２）１２２ａ及び１２２ｂを形成する。次に、周知のＣＶＤ法により基板全面にＢＰＳＧ膜１２４を形成する。次に、基板全面に、メモリトランジスタ領域の選択ゲート線ＳＧＳとなるＰ（リン）等の導電型不純物を添加したアモルファスシリコン膜（又は、ポリシリコン膜）１２６を堆積し、更に窒化珪素膜１２８を形成してフォトレジスト工程によりホール（以下、「トランジスタプラグホール」と言う場合がある。）を形成する。基板を加熱して、選択ゲートトランジスタＳＳＴｒのゲート絶縁膜となる熱酸化膜１３２ａ（第１のゲート絶縁膜）を形成し、ブロック窒化珪素膜（図示せず）を形成した後、周知のウエットエッチング又はドライエッチングによりホール底部の熱酸化膜の一部を除去して熱酸化膜１３２ｃを形成する。次に、ブロック窒化珪素膜を除去し、基板全面にアモルファスシリコン（ａ−Ｓｉ）膜を形成した後、アモルファスシリコン膜をＣＭＰすることによって、柱状のアモルファスシリコン層（第１の柱状半導体）１３６を形成する。次に、メモリトランジスタ領域をＰＥＰにより加工し、チタン（Ｔｉ）膜を形成して加熱処理を行いチタンシリサイド（ＴｉＳｉ）１４０ａ及び１４０ｂを形成する。コバルトシリサイド（ＣｏＳｉ２）でもよい。次に、プリメタル絶縁膜（ＰＭＤ）として酸化珪素膜１４２を形成する。次に、配線用の溝を形成してタングステン（Ｗ）膜を埋め込んでＣＭＰ処理し、タングステン(Ｗ)プラグ１４４a、１４４ｂ及び１４４ｃと、配線１４６ａ及び１４６ｂを形成する。次に、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）を用いて酸化珪素膜１４８を形成する（図９）。以下、ＴＥＯＳを用いて形成した酸化珪素膜を「ＴＥＯＳ膜」ということがある。以上の工程により、下部セレクトゲート層が形成される。
【００３４】
次に、メモリセル層及び上部セレクトゲート層の製造方法について説明する。本発明の第１の実施形態に係る不揮発性半導体記憶装置においては、上述した各層の端部を階段状になるようにテーパーエッチングする工程を省略でき、且つ、ワード線ＷＬ１〜ＷＬ４を接続するためのコンタクトを同一の加工工程において形成できることを特徴とする。従って、加工工程を大幅に短縮することができ、製造コスト上昇を抑制することが可能となる。具体的には、上述した酸化珪素膜１４８を形成した後に、熱ＣＶＤ法又はプラズマＣＶＤ法によって層間絶縁膜として酸化珪素膜１４９を堆積した後、図８の領域Ａの一部及び領域Ｂの一部にレジスト（図示せず）を形成し、メモリトランジスタ領域のうち、領域Ａの一部、メモリトランジスタが形成される領域（以下、メモリ領域という。）及び領域Ｂの一部をドライエッチングにより垂直に異方性エッチングして開口する工程を設ける（図１０）。この工程を経ることで積層されるそれぞれの膜を中央部が窪んだ凹型に堆積することができる。この様に加工することにより、以後の加工工程を短縮することができる。なお、前記酸化珪素膜１４９は、その上部に積層される複数のアモルファスシリコン膜、複数の酸化珪素膜及び窒化珪素膜全体の想定される厚さ（高さ）よりも厚く堆積する。
【００３５】
次に、Ｐ（リン）等の導電性不純物を添加したアモルファスシリコン膜（又は、ポリシリコン膜。）とコントロールゲート間の絶縁膜である酸化珪素膜を交互に形成することによって、アモルファスシリコン膜１５０、１５４、１５８、１６２及び１８４並びに酸化珪素膜１５２、１５６、１６０及び１６４を形成する。更に、窒化珪素膜１６８を形成する（図１１）。なお、本実施例においては、ワード線となるアモルファスシリコン膜を４層積層している例を示しているが、これに限定される訳ではなく、必要に応じて積層されるアモルファスシリコン膜及び酸化珪素膜の数を増加することができる。
【００３６】
このとき、積層された各アモルファスシリコン膜（１５０、１５４、１５８、１６２及び１８４）及び酸化珪素膜（１５２、１５６、１６０及び１６４）並びに窒化珪素膜１６８は、上述した加工工程によって領域Ａの一部、メモリ領域及び領域Ｂの一部が開口されているため、それぞれが開口部底部においては基板に対して水平に堆積し、且つ開口側壁にも沿って折れ曲がるように堆積し、結果として凹型に窪んで堆積されることになる（図１１）。これは、上述した図１０で示した工程により、酸化珪素膜１４９が積層される前記複数の膜の全体よりも厚く堆積されて開口されているため、開口部の深さが前記複数の膜の全体より深く形成されているためである。
【００３７】
次に、塗布型低誘電率層間絶縁膜ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）１６９を塗布して平坦化する（図１２）。
【００３８】
次に、前記ＳＯＧ１６９から、積層された最下層のアモルファスシリコン膜１５０までを、ＣＭＰ処理によって一括して平坦化する（図１３）。図１１に示した工程により、それぞれの膜は、メモリトランジスタ領域において２次元的に広がり、それぞれの膜のビット線に直交する方向の端部は、基板に対して上方に折り曲げられた形状に堆積されている。これを一括して平坦化するため、平坦化されたそれぞれの膜は、同一平面上にある平らな端面を有することとなる。
【００３９】
次に、層間絶縁膜（ＢＰＳＧ）（図示せず）を形成し、ＣＭＰ処理して平坦化する。次に、メモリトランジスタ及び上部選択ゲートトランジスタＳＤＴｒの柱状の半導体（ボディ部）を形成するためのメモリプラグホールを形成する。次に、第１の酸化珪素膜（第１の絶縁膜）、窒化珪素膜、第２の酸化珪素膜（第２の絶縁膜）を順に堆積し、所謂ＯＮＯ膜１７２を形成する。前記窒化珪素膜は、メモリトランジスタの電荷蓄積層となる。次に、フォトレジストを形成しエッチバックして、周辺回路領域及びメモリプラグホール内壁のアモルファスシリコン膜１８４及び酸化珪素膜１６４の部分のＯＮＯ膜１７２を除去する。次に、フォトレジストを除去し、加熱処理して上部選択ゲートトランジスタＳＤＴｒのゲート絶縁膜となる熱酸化膜（第２のゲート絶縁膜）１７６を形成する。異方性エッチングによりメモリプラグホール内にスペーサ窒化珪素膜を形成し、ホール底部のＯＮＯ膜１７２とスペーサ窒化珪素膜をエッチバックして下部セレクトゲートのチャネル部１３６と導通できるようにする。次に、スペーサ窒化珪素膜を除去した後、アモルファスシリコン膜を堆積し、ＣＭＰ処理することにより、メモリセルのチャネル部及び上部選択ゲートトランジスタＳＤＴｒのチャネル部となる柱状のアモルファスシリコン層１８０（第２の柱状半導体）を形成する。次に、ＰＥＰ及びＲＩＥにより上部選択ゲートトランジスタＳＤＴｒの層（窒化珪素膜１６８及びアモルファスシリコン膜１８４）を分離し、層間絶縁膜（ＢＰＳＧ）１８２を堆積してＣＭＰ処理によって平坦化する。上部選択ゲートトランジスタＳＤＴｒの層のコンタクトは、図１４のＹ−Ｙ’方向のＹ方向に隣接するＡ領域の端部において取ることとなる。次に、プリメタル絶縁膜（ＰＭＤ）として酸化珪素膜１８７を形成し、ＣＭＰ処理し、平坦化する（図１４）。
【００４０】
次に、周辺回路の配線用ビアホール４００ａをＰＥＰ及びＲＩＥによって形成する（図１５）。
【００４１】
次に、メモリトランジスタ領域のビアホール４００ｂ、４００ｃ、４００ｄ、４００ｅ、４００ｆ及び４００ｇを、上述の工程により平坦化され露出したアモルファスシリコン膜（１５０、１５４、１５８及び１６２）の前記端面上にＰＥＰ及びＲＩＥによって一括して形成する（図１６）。
【００４２】
次に、上述したフォトエッチング工程によって形成したビアホール４００ａ、４００ｂ、４００ｃ、４００ｄ、４００ｅ、４００ｆ及び４００ｇにタングステン膜を形成し、ＣＭＰ処理して平坦化することによって、タングステンプラグ１８８ａ、１８８ｂ、１８８ｃ、１８８ｄ、１８８ｅ、１８８ｆ及び１８８ｇを形成する（図１７）。
【００４３】
本発明の第１の実施形態に係る不揮発性半導体記憶装置においては、上述したように、ワード線電極となるアモルファスシリコン膜（１５０、１５４、１５８及び１６２）及び層間絶縁膜（１５２、１５６及び１６０）が交互に凹型に積層され、それぞれの膜のビット線に直交する方向の凹型の端部が、平坦化加工される。即ち、それぞれの膜は２次元的に広がり、前記それぞれの膜のビット線に直交する方向の端部は、基板に対して上方に折り曲げられ、且つ平らな端面を有することとなる。しかも、それぞれの膜の前記端面は同一平面を形成することとなる。従って、それぞれの膜の前記端面上に形成されるビアホール４００ｄ、４００ｅ、４００ｆ及び４００ｇは概略同一の深さとなるため、前記４つのホールを同一のＰＥＰ及びＲＩＥによって形成することができる。また、ドレイン側選択ゲート線ＳＧＤ３１となるアモルファスシリコン膜１８４とドレイン側選択ゲート線（ＳＧＤ）駆動回路５とを接続するためのビアホール４００ｂ、及びメモリセルのチャネル部及び上部選択ゲートトランジスタＳＤＴｒのチャネル部となる柱状のアモルファスシリコン層１８０（第２の柱状半導体）とビット線ＢＬとを接続するためのビアホール４００ｃについても、前記ビアホール４００ｄ、４００ｅ、４００ｆ及び４００ｇと概略同一の深さとなるため、ビアホール４００ｂ、４００ｃ、４００ｄ、４００ｅ、４００ｆ及び４００ｇを同一のＰＥＰ及びＲＩＥによって形成することができる。
【００４４】
一方、周辺回路の配線用ビアホール４００ａは、他のビアホール（４００ｂ、４００ｃ、４００ｄ、４００ｅ、４００ｆ及び４００ｇ）と深さが異なるため、加工が容易ではなく、別工程で加工することが必要となる場合もある。従って、本発明の第１の実施形態に係る不揮発性半導体記憶装置においては、図１５で示したように、他のビアホールを形成する前に、別個のＰＥＰ及びＲＩＥによって形成する。
【００４５】
次に、アルミニウム（Ａｌ）膜を形成し、フォトエッチング工程を経て、電極１９０ａ、１９０ｂ、１９０ｃ、１９０ｄ、１９０ｅ、１９０ｆ及び１９０ｇを形成する。次に、層間絶縁膜（ＢＰＳＧ）１９２を形成し、ＣＭＰ処理し、平坦化する。次に、ＰＥＰによりビアホールを形成した後タングステン膜で埋めてＣＭＰ処理しタングステンプラグ１９４ａ及び１９４ｂを形成する。そして、アルミニウム膜を形成し、ＰＥＰを経てアルミニウム電極１９６ａ及び１９６ｂを形成する（図１８）。
【００４６】
以上の工程により、本発明の第１の実施形態に係る不揮発性半導体記憶装置１を製造することができる。
【００４７】
なお、凹型に堆積したそれぞれの膜をＣＭＰ処理により一括して平坦化する（図１３）ことに支障が生じる場合には、前記ＳＯＧ１６９から最下層のアモルファスシリコン膜１５０までを、順次周知のドライエッチングによって異方性エッチングしてそれぞれの膜を平坦化してもよい。具体的には、以下の工程を経る。まず、前記ＳＯＧ１６９をエッチングして除去する。最上位に積層された窒化珪素膜１６８の凹型の窪み部分に、塗布した前記ＳＯＧ１６９が残留する（図１９）。次に、窒化珪素膜１６８を反応性イオンエッチング（ＲＩＥ）によりエッチバックして平坦化する（図２０）。次に、同様にＲＩＥによりエッチバックしてアモルファスシリコン膜１８４を平坦化する（図２１）。次に、酸化珪素膜１６４をＲＩＥによりエッチバックして平坦化する（図２２）。同様に、アモルファスシリコン膜（１６２、１５８、１５４及び１５０）と酸化珪素膜（１６０、１５６及び１５２）を、ＲＩＥにより順次エッチバックして平坦化することで、積層されるアモルファスシリコン膜、酸化珪素膜及び窒化珪素膜がそれぞれ平らな端面を有するように加工される（図２３）。但し、ＲＩＥにより異方性エッチングするため、各層の前記端面は若干の段差ができ完全に同一の平面とはならないが、概略同一の平面となるため、ワード線駆動回路３と各ワード線ＷＬ１〜ＷＬ４（７）とを接続するためのビアホールの形成を、同一のリソグラフィ及びＲＩＥによって行うことが可能となる。
【００４８】
本発明の第１の実施形態に係る不揮発性半導体記憶装置は、メモリセル層及び上部セレクトゲート層を一括して形成し、しかも、積層されるアモルファスシリコン膜、酸化珪素膜及び窒化珪素膜を凹型に形成して平坦化している。従って、それぞれの膜の端部の平坦化された端面は概略同一の平面となり、それぞれのアモルファスシリコン膜にワード線ＷＬ等を接続するためのビアホールを同一の加工工程で形成することを容易にしているため、製造工程を大幅に短縮することができる。
【００４９】
具体的には、メモリトランジスタの積層数に応じた積層膜及び上部選択ゲート層の積層膜をあらかじめ堆積しておき、ホールパターンを同時に形成することにより、直列に接続された複数の縦型メモリトランジスタを１ＰＥＰで形成することができる。また、直列に接続された複数の縦型トランジスタを動作させるためにはその上下に選択ゲートを接続する必要があるが、上述したように上部選択ゲートはメモリトランジスタと一括して形成し、下部選択ゲートの形成についても、１又は２のＰＥＰと同時に行うことが可能である。
【００５０】
また、本発明の第１の実施形態に係る不揮発性半導体記憶装置及びその製造方法によれば、ワード線を各層毎に共通の導電体層によって形成することにより、ワード線駆動回路の数を減少させることができ、チップ面積の縮小化を実現することができる。
【００５１】
さらに、直列に接続された複数の縦型トランジスタのソース側の選択ゲート線ＳＧＳ及び各メモリトランジスタのワード線ＷＬは、動作上、常に各層毎に共通電位とすることが可能である。よって、選択ゲート線ＳＧＳ及びワード線ＷＬには、いずれも平板状構造を採用することができる。このことにより、ワード線は、ラフＰＥＰによって形成することが可能で、製造プロセスが簡略化され、コスト低減を実現することができる。
【００５２】
なお、本発明の第１の実施形態に係る不揮発性半導体記憶装置においては、メモリセル及び上部選択ゲートトランジスタＳＤＴｒのチャネルを形成するためのアモルファスシリコン膜及び層間絶縁膜である酸化珪素膜並びに窒化珪素膜は、上述したように凹型に形成されるように堆積される。従って、それぞれの膜のビット線に直交する方向の両端部は、基板に対して上方に折り曲げられた形状となる。しかし、チップ面積の縮小化を考慮した場合、必ずしもそれぞれの膜のビット線に直行する方向の両端部を基板に対して上方に折り曲げられた形状とする必要はない。ワード線ＷＬと接続するためのビアホールが形成される図８に示した領域Ｂに位置する一方の端部のみ基板に対して上方に折り曲げられた形状にすればよく、図８に示した領域Ａを縮小することが可能となり、チップ面積の縮小化を図ることができる。
【００５３】
従って、本発明の第１の実施形態に係る不揮発性半導体記憶装置の別の実施例においては、図１９に示すように、積層されるアモルファスシリコン膜、酸化珪素膜及び窒化珪素膜は、それぞれメモリトランジスタ領域において２次元的（即ち、平面的。）に広がり、前記それぞれの膜のビット線に直交する方向の両端部のうちワード線ＷＬと接続するためのビアホールが形成される領域Ｂに位置する端部のみ、基板に対して上方に折り曲げられた形状を有すればよい。言い換えれば、前記それぞれの積層される膜は、ワード線ＷＬと接続するためのビアホールが形成される領域Ｂ方向に、Ｌ字型に積層されて形成されてもよい。
【００５４】
上述した、積層されるアモルファスシリコン膜等のそれぞれの膜をＬ字型に形成する製造方法を、以下に示す。下部セレクトゲート層を形成し、タングステンプラグ及び配線を形成し、ＴＥＯＳ膜を形成するまでの工程（図９）は、上述した工程と同じであるので説明を省略する。
【００５５】
ＴＥＯＳ膜を形成し、次に、層間絶縁膜として、熱ＣＶＤ法又はプラズマＣＶＤ法によって、周辺回路領域及びメモリトランジスタ領域全面に酸化珪素膜１４９を堆積する。次に、周辺回路領域の一部及びメモリトランジスタ領域のワード線ＷＬと接続するためのビアホールが形成される領域（図１０に示した領域Ｂ）にレジストを形成し、ドライエッチングによって異方性エッチングして開口部を形成する（図２４）。この工程により、酸化珪素膜１４９が周辺回路領域の一部及び前記領域Ｂに残り、一方、周辺回路領域のメモリトランジスタ領域側の一部、メモリ領域及びソース側選択ゲート線（ＳＧＳ）とドレイン側選択ゲート線（ＳＧＤ）が接続される領域（図１０に示した領域Ａ）は、酸化珪素膜１４９がエッチングによって除去されて、開口される。言い換えれば、前記周辺回路領域の一部及び前記領域Ｂが高く、前記周辺回路領域の他の一部及び前記メモリ領域並びに前記領域Ａが窪んだ凹型が形成される。
【００５６】
次に、基板全面にＰ（リン）等の導電性不純物を添加したアモルファスシリコン膜（１５０、１５４、１５８、１６２及び１８４）とコントロールゲート間の絶縁膜である酸化珪素膜（１５２、１５６、１６０及び１６４）を交互に堆積し、更に窒化珪素膜１６８を堆積する（図２５）。前記アモルファスシリコン膜及び酸化珪素膜は、４層積層に限定されるわけではなく、必要に応じて積層される。この積層によって、前記周辺回路領域のメモリトランジスタ領域側の一部及び領域Ｂにおいて、それぞれのアモルファスシリコン膜（１５０、１５４、１５８、１６２及び１８４）、酸化珪素膜（１５２、１５６、１６０及び１６４）及び窒化珪素膜１６８の端部は、基板に対して概略垂直方向に延伸されるように凹型に堆積される。
【００５７】
次に、塗布型低誘電率層間絶縁膜ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）１６９を塗布して平坦化する（図２６）。
【００５８】
次に、前記ＳＯＧ１６９から、積層された最下層のアモルファスシリコン膜１５０までを、ＣＭＰ処理によって一括して平坦化する工程は、上述した本発明の第１の実施形態の工程（図１３）と同様である。
【００５９】
次に、周辺回路領域及び領域Ａに残った酸化珪素膜（１６０、１５６、１５２及び１４９）、アモルファスシリコン膜（１６２、１５８、１５４及び１５０）、窒化珪素膜１６８及びＳＯＧ１６９を、ＲＩＥによりエッチング除去する。この処理により、周辺回路領域及び領域Ａには下部セレクトゲート層とＴＥＯＳ膜１４８が残る。一方、メモリトランジスタ領域においては、メモリ領域において、積層された前記それぞれの膜が平板状に残り、且つ領域Ｂにおいては、前記それぞれの膜が基板に対して上方に折り曲げられた形状として残り、結果的にＬ字型の形状となる（図２７）。以下の工程は、本発明の第１の実施形態と同様であるので説明を省略する。
【００６０】
上述した工程によって製造される本発明の第１の実施形態に係る不揮発性半導体記憶装置は、メモリセル層及び上部セレクトゲート層が、同一の加工工程で一括して形成される。また、積層されるそれぞれの膜のビット線に直交する方向の端部のうち、ワード線駆動回路等を接続するためのビアホールが形成される領域Ｂ側の端部が、基板に対して上方に折り曲げられた形状に形成されＣＭＰ処理等によって平坦化される。従って、前記ビアホールを同一の加工工程で形成することが容易である。以上の結果本実施例においては、周辺回路領域に積層されたアモルファスシリコン膜と酸化珪素膜及び窒化珪素膜をＣＭＰ処理して除去する工程（図２７）が一つ増えるが、凹型の一方が領域Ａから周辺回路領域に架けて形成され、後の工程で周辺回路領域の部分がエッチングによって除去されるため、領域Ａを必要最低限に縮小することが可能になり、積層されるアモルファスシリコン膜等それぞれの膜の数が増加するほどチップサイズの縮小化に有効である。
【００６１】
（第２の実施形態）
上述した本発明の第１の実施形態に係る不揮発性半導体記憶装置においては、積層されるアモルファスシリコン膜、酸化珪素膜及び窒化珪素膜は、ビット線に直交する方向の端部が、基板に対して上方に折り曲げられて形成され、ＣＭＰ処理等によって平坦化される。従って、上述したように、前記それぞれの膜の端部の端面上にワード線駆動回路を接続するためのビアホールを同一の加工工程で形成することが容易である。
【００６２】
ここで、前記それぞれの膜の端部が基板に対して垂直に折り曲げられて形成された場合、端面を有するようにＣＭＰ処理等によって平坦化されると、前記端面のビット線に直交する方向の幅は、堆積されたそれぞれの膜の厚さとなる。従って、かかる狭い範囲にドライエッチングによってビアホールを形成する場合、ビアホールの径は前記アモルファスシリコン膜の厚さ（高さ）以下に制限される。また、ピッチは前記酸化珪素膜の厚さ（高さ）以上にすることはできない。そこで、ビアホール径を大きく取る必要がある場合やピッチを広げてビアホールを形成する場合には、前記アモルファスシリコン膜又は酸化珪素膜の堆積する厚さ（高さ）を大きくすることが考えられるが、デバイス特性から決まるものであり膜厚は容易に変更できない。
【００６３】
本発明の第２の実施形態に係る不揮発性半導体記憶装置においては、チップ全体の縮小化を図りながら、且つ、平坦化されたそれぞれのアモルファスシリコン膜の端面のビット線に直行する方向の幅が、堆積した厚さ（高さ）以上の幅を有するように形成することで、目的のアモルファスシリコン膜に正確にビアホールを形成することが可能となる。
【００６４】
本発明の第２の実施形態に係る不揮発性半導体記憶装置１について、図を基に説明する。図２８は、本発明の第２の実施形態に係る不揮発性半導体記憶装置１の鳥瞰図である。また、図２９は、図２８に示す不揮発性半導体記憶装置１の概略斜視図である。また、図３０は、図２９に示す部分Ｃの拡大断面模式図である。図２８及び図２９に示すように、各ワード線ＷＬ１〜ＷＬ４（７）は、本発明の第１の実施形態と同様に、それぞれメモリ領域において２次元的に広がる。前記各ワード線ＷＬ１〜ＷＬ４（７）のビット線に直交する方向の端部は、基板に対して上方に折り曲げられ、且つ、平らな端面を有するように平坦化加工される。特徴的には、第１の実施形態と異なり、上方に折り曲げられる角度αが基板に対して垂直よりも小さい角度とされ、即ち、基板に対して斜め上方に折り曲げられ、結果的に各ワード線ＷＬ１〜ＷＬ４（７）が、凹型よりも開口部が開いた形状に形成される点である。即ち、ワード線電極となるポリシリコン膜（又は、アモルファスシリコン膜でもよい。）及び層間絶縁膜が交互に積層され、各層のビット線に直交する方向の端部が基板に対して斜め上方に折り曲げられて平板状の底部に対して凹型よりも開口部が開いた形状となるように形成され、且つ前記端部がＣＭＰ処理により平らな端面を有するように平坦化されている。このためワード線駆動回路３と各ワード線ＷＬ１〜ＷＬ４（７）とを接続するためのビアホールを、同一フォトエッチングプロセスにより加工することができる。なお、以下の説明においては、上述した所定の角度αが、基板に対して４５度である場合を例に説明するが、これに限定されるわけではなく、任意に垂直よりも小さい角度に設定される。
【００６５】
上述したように、積層されるアモルファスシリコン膜、酸化珪素膜及び窒化珪素膜は、平板状の底部に対して凹型よりも開口部が開いた形状となるように形成されている。従って、図２９に示すように、基板に対して斜め上方に折り曲げられたビット線に直交する方向の端部を平坦化した場合、平坦化された端面のビット線に直交する方向の幅は、それぞれの膜の厚さ（高さ）よりも大きくなる。基板に対して斜め上方に延伸された端部上面を、平らになるように平坦化するため、前記端部の断面形状は平行四辺形を構成することとなり、一辺に相当する前記端面のビット線に直交する方向の幅は、前記平行四辺形の高さである膜の厚さより大きくなるからである。具体的には、図３０に示すように、それぞれの膜が基板対して例えば４５度の角度をもって上方に折り曲げられた場合、それぞれの膜の厚み（高さ）をｈとしたとき、平坦化された端面のビット線に直交する方向の幅は√２ｈとなる。
【００６６】
前記端面のビット線に直交する方向の幅は、上方に折り曲げる際の基板に対する角度αに応じて定まる。前記角度αを垂直に近い角度、例えば８５度とした場合には、前記端面のビット線に直交する方向の幅は、膜の厚さとほとんど同じである。また、前記角度αを水平に近い角度、例えば５度とした場合には、前記端面のビット線に直交する方向の幅は非常に大きくなるが、ワード線ＷＬ等を接続するためのビアホールが形成される領域Ｂを大きく確保する必要が生じ、チップサイズの縮小化に反することとなる。従って、上方に折り曲げる際の基板に対する角度αは、要求されるビアホールの径及びピッチと積層されるそれぞれの膜の厚さ（高さ）及び前記領域Ｂの大きさに応じて決定されることになる。一般的には、基板に対して８０度よりも小さい角度であり、例えば４５度とされる。この場合、前記端面のビット線に直交する方向の幅は、図３０で示したように、高さである膜の厚さｈの√2倍（約１．４１倍）となる。従って、ビアホールの径を大きく取ることが可能となる。また、ピッチも余裕を持ったピッチとできる。
【００６７】
図３１乃至図３５は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造プロセスを示す図である。図３１乃至図３５において、左側にワード線駆動回路やセンスアンプ回路等の周辺回路が形成される周辺回路領域を示し、右側にメモリトランジスタ領域を示す。また、メモリトランジスタ領域においては、図２９に示す本発明の第２の実施形態に係る不揮発性半導体記憶装置１の領域Ａの部分、領域Ｂの部分、Ｘ−Ｘ’及びＹ−Ｙ’の断面に相当する部分を図示している。
【００６８】
半導体基板１上に素子分離領域ＳＴＩ１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ、１０２ｅを形成する工程から、周知のＣＶＤ法により基板全面にＴＥＯＳ膜１４８を形成する工程（図９）までは本発明の第１の実施形態と同様であるので、説明を省略する。
【００６９】
ＴＥＯＳ膜１４８を形成した後に、熱ＣＶＤ法又はプラズマＣＶＤ法によって層間絶縁膜として酸化珪素膜１４９を堆積する。次に、堆積するそれぞれの膜全体の高さ（厚み）を考慮し、メモリ領域において前記それぞれの膜が概略水平に堆積されるように、開口部を開けるレジスト（図示せず）をメモリ領域以外の部分に形成する。ドライエッチングにより異方性エッチングして、酸化珪素膜１４９を除去して開口する（図３１）。ここで、本発明の第２の実施形態に係る不揮発性半導体記憶装置１においては、本発明の第１の実施形態と異なり、堆積した酸化珪素膜１４９をテーパーエッチングすることを特徴とする。即ち、前記酸化珪素膜１４９を異方性エッチングする際、基板に対して垂直にエッチングするのではなく、基板に対して所定の角度をもって異方性エッチングする。前記所定の角度は、要求されるビアホールの径及びピッチと、積層されるそれぞれの膜の厚み（高さ）及び前記領域Ｂの大きさに応じて決定されるが、例えば８０度よりも小さい角度に設定される。以下基板に対して４５度の角度をもつように設定された例を示す。この工程により、残った酸化珪素膜１４９とＴＥＯＳ膜１４８が堆積された基板上面が凹型よりも開口部が開いた形状（言い換えれば、テーパー状。）に形成される。
【００７０】
次に、Ｐ（リン）等の導電性不純物を添加したアモルファスシリコン膜（又は、ポリシリコン膜。）とコントロールゲート間の絶縁膜である酸化珪素膜を交互に堆積することによって、アモルファスシリコン膜１５０、１５４、１５８、１６２及び１８４並びに酸化珪素膜１５２、１５６、１６０及び１６４を形成する。更に、窒化珪素膜１６８を形成する（図３２）。
【００７１】
このとき、上述した加工工程によってメモリ領域が凹型よりも開口部が開いた形状に開口されているため、それぞれの膜は、開口部底部においては基板に対して水平に堆積し、且つ開口側壁にも沿って折れ曲がるように堆積する。従って、積層されるそれぞれの膜は、凹型よりも開口部が開いた形状に堆積されることになる（図３２）。言い換えれば、それぞれの膜は、基板に対して斜め上方に折り曲げられた形状となる。
【００７２】
次に、塗布型低誘電率層間絶縁膜ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）１６９を塗布して平坦化する（図３３）。
【００７３】
次に、前記ＳＯＧ１６９から、積層された最下層のアモルファスシリコン膜１５０までを、ＣＭＰ処理によって一括して平坦化する（図３４）。
【００７４】
以下、メモリプラグホールを形成する(図１４)工程から、メモリセル及び上部選択ゲートトランジスタＳＤＴｒのチャネル部となる柱状のアモルファスシリコン層１８０（第２の柱状半導体）を形成した後、周辺回路の配線用ビアホール４００ａをＰＥＰ及びＲＩＥによって形成する（図１５）工程までは、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法と同様であるので、説明を省略する。
【００７５】
次に、メモリトランジスタ領域のビアホール４００ｂ、４００ｃ、４００ｄ、４００ｅ、４００ｆ及び４００ｇをＰＥＰ及びＲＩＥによって一括して形成する（図３５）。前記ビアホール４００ｄ乃至４００ｇが接続されるアモルファスシリコン膜（１６２、１５８、１５４及び１５０）は、開口部が基板に対して４５度の角度で開いた形状に堆積された後、基板に対して水平となるようにＣＭＰ処理によって平坦化されている。従って、上述したように平坦化されたビット線に直交する方向の端部の端面は、ビット線に直交する方向の幅が、堆積された前記それぞれの膜の厚さ（高さ）よりも大きくなっている。この結果、かかる大きく形成された幅を有する端面上にビアホールを形成するため、本発明の第１の実施形態の製造方法に比して、余裕を持ってビアホールを形成することができる。また、ビアホールの径自体を大きく形成することができる。更に、アモルファスシリコン膜の間に形成される酸化珪素膜（１６４、１６０、１５６及び１５２）の端面の幅も同様の理由により大きく形成されるため、各ビアホールのピッチを、本発明の第１の実施形態の製造方法に比して大きく取ることができる。
【００７６】
以下、タングステンプラグ１８８ａ乃至１８８ｇを形成（図１７）する工程から、最終的にタングステンプラグ１９４ａ及び１９４ｂ並びにアルミニウム電極１９６ａ及び１９６ｂを形成する（図１８）工程までは、本発明の第１の実施形態に係る製造方法と同様であるので、説明及び図示を省略する。以上の工程によって、本発明の第２の実施形態に係る不揮発性半導体記憶装置を製造することができる。
【００７７】
なお、本発明の第２の実施形態に係る不揮発性半導体記憶装置も、ワード線電極となる導電体層のビット線に直交する方向の端部は、ワード線駆動回路と接続するためのビアホールが形成される領域Ｂに位置する端部のみ、基板に対して上方に折り曲げられて形成されればよく、こうすることによって、図２８に示した領域Ａを縮小することが可能となり、チップ面積の縮小化を図ることができる。この点は、本発明の第１の実施形態と同様であり、製造方法についても全く同様であるので、説明を省略する。
【００７８】
本発明の第２の実施形態に係る不揮発性半導体記憶装置は、ワード線電極となるそれぞれの導電体層に対するビアホールを、余裕を持って形成することができる。また、ビアホール径を大きく形成することもできる。更にビアホールのピッチを大きく取ることもできる。
【００７９】
また、本発明の第２の実施形態に係る不揮発性半導体記憶装置は、メモリセル層及び上部セレクトゲート層を一括して形成し、しかも、それぞれの層のビット線に直交する方向の端部を、所定の角度をもって基板に対して上方に折り曲げて形成して平坦化することで、それぞれのアモルファスシリコン膜にワード線ＷＬ等を接続するためのビアホールを同一の加工工程で形成することを容易にしているため、製造工程を大幅の短縮することができる。
【００８０】
更に、本発明の第２の実施形態に係る不揮発性半導体記憶装置は、ワード線を各層毎に共通の導電体層によって形成することにより、ワード線ドライバの数を減少させることができ、チップ面積の縮小化を実現することができる。
【００８１】
また更に、選択ゲート線ＳＧＳ及びワード線ＷＬには、動作上、常に各層毎に共通電位とすることが可能であり、いずれも所定の領域において平板状構造を採用することができる。このことにより、ワード線は、ラフＰＥＰによって形成することが可能で、製造プロセスが簡略化され、コスト低減を実現することができる。
【図面の簡単な説明】
【００８２】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の概略構成図である。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶装置１のメモリトランジスタ領域２の一部の概略構成図である。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の一つのメモリストリングス１０の概略構造を示す図である。
【図４】本発明の第１の実施形態に係る不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３のデータの読み出し動作を行う場合のバイアス状態を示す図である。
【図５】本発明の第１の実施形態に係る不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３のデータの書き込み動作を行う場合のバイアス状態を示した図である。
【図６】本発明の第１の実施形態に係る不揮発性半導体記憶装置１において、選択したブロックのメモリトランジスタＭＴｒのデータの消去動作を行う場合の選択ブロックのバイアス状態を示した図である。
【図７】本発明の第１の実施形態に係る不揮発性半導体記憶装置１において、選択したブロックのメモリトランジスタＭＴｒのデータの消去動作を行う場合の非選択ブロックのバイアス状態を示した図である。
【図８】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の鳥瞰図である。
【図９】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１０】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１１】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１２】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１３】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１４】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１５】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１６】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１７】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１８】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１９】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２０】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２１】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２２】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２３】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２４】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２５】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２６】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２７】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２８】本発明の第２の実施形態に係る不揮発性半導体記憶装置１の鳥瞰図である。
【図２９】図２８に示す不揮発性半導体記憶装置１の概略斜視図である。
【図３０】図２９に示す部分Ｃの拡大断面模式図である。
【図３１】本発明の第２の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図３２】本発明の第２の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図３３】本発明の第２の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図３４】本発明の第２の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図３５】本発明の第２の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【符号の説明】
【００８３】
１：不揮発性半導体記憶装置
７：ワード線ＷＬ
１０：メモリストリングス
１２６：ポリシリコン膜
１２８：窒化珪素膜
１３２ａ、１３２ｃ：熱酸化膜
１３６：柱状のアモルファスシリコン層（第１の柱状半導体）
１４９：酸化珪素膜
１５０、１５４、１５８、１６２：アモルファスシリコン膜
１５２、１５６、１６０、１６４：酸化珪素膜
１６８：窒化珪素膜
１６９：塗布型低誘電率層間絶縁膜ＳＯＧ
１７２：ＯＮＯ膜
１８０：柱状のアモルファスシリコン層（第２の柱状半導体）
１８４：アモルファスシリコン膜
１８７：酸化珪素膜
１８８ａ、１８８ｂ、１８８ｃ、１８８ｄ、１８８ｅ、１８８ｆ、１８８ｇ：タングステンプラグ
４００ａ、４００ｂ、４００ｃ、４００ｄ、４００ｅ、４００ｆ、４００ｇ：ビアホール
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図１】
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【図８】
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【図２８】
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【図２９】
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