(57)【要約】【課題】良好なコンタクト抵抗を有し良好な電気的特性を備える薄膜半導体装置及びその製造方法を提供する。【解決手段】ガラス基板、樹脂基板等を用いた基板１１上にＳｉｘＧｅ１−ｘからなる半導体層１３を形成する。半導体層１３の表面領域に第１ソース領域１４と第１ドレイン領域１６とを形成した上で、この領域を覆うようにニッケル薄膜を形成し、５００℃以下で熱処理を施す。続いて、未反応のニッケル薄膜をエッチングによって除去することによって、第１ソース領域１４と第１ドレイン領域１６に対して自己整合的にソースコンタクト層１８とドレインコンタクト層１９とを形成することができる。【選択図】図１
2008124214.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と、
前記基板上に形成されシリコンを含む半導体層と、
前記半導体層の少なくとも表面領域に形成された半導体領域と、
前記半導体領域上に形成された電極と、を備え、
前記半導体領域の少なくとも表面領域にはゲルマニウムが含まれており、
前記半導体領域と前記電極との間に形成され、シリコンの半導体元素もしくはゲルマニウムの半導体元素または両半導体元素と金属元素とを含有する金属化合物からなるコンタクト層を更に備えることを特徴とする薄膜半導体装置。
【請求項２】
前記半導体領域に含まれるゲルマニウムの濃度は１０％以上であることを特徴とする請求項１に記載の薄膜半導体装置。
【請求項３】
前記コンタクト層を構成する前記金属化合物はＮｉ、Ｃｏ、Ｆｅ、Ｐｔ、Ｐｄの少なくともいずれかを含有することを特徴とする請求項１又は２に記載の薄膜半導体装置。
【請求項４】
前記コンタクト層を構成する前記金属化合物は、その主化合物が、前記金属元素と前記半導体元素の原子数比が１対１で構成されていることを特徴とする請求項３に記載の薄膜半導体装置。
【請求項５】
前記の主化合物が、ＮｉＳｉであることを特徴とする請求項４に記載の薄膜半導体装置。
【請求項６】
前記コンタクト層は、前記半導体領域に対して自己整合的に形成されていることを特徴とする請求項１乃至５のいずれか１項に記載の薄膜半導体装置。
【請求項７】
前記半導体領域は、第１の半導体領域と第２の半導体領域とから構成され、
前記電極は、前記第１の半導体領域上に形成された第１の電極と、前記第２の半導体領域上に形成された第２の電極と、から構成され、
前記半導体層の表面領域の前記第１の半導体領域と前記第２の半導体領域との間にゲート絶縁膜を介して設置されたゲート電極と、を備えることを特徴とする請求項１乃至６のいずれか１項に記載の薄膜半導体装置。
【請求項８】
前記ゲート絶縁膜下に形成され、前記第１の半導体領域より不純物濃度の低い第３の半導体領域と、前記第２の半導体領域より不純物濃度の低い第４の半導体領域と、を更に備えることを特徴とする請求項１乃至７のいずれか１項に記載の薄膜半導体装置。
【請求項９】
絶縁基板上にシリコンを含む半導体層を形成する半導体層形成工程と、
前記半導体層の表面領域に半導体領域を形成する半導体領域形成工程と、
前記半導体領域上に電極を形成する電極形成工程と、を備え
前記第半導体領域の少なくとも表面領域にはゲルマニウムが含まれており、
前記第半導体領域と前記電極との間に、シリコンの半導体元素もしくはゲルマニウムの半導体元素または両半導体元素と金属元素とを含有する金属化合物からなるコンタクト層を形成するコンタクト層形成工程と、を更に備えることを特徴とする薄膜半導体装置の製造方法。
【請求項１０】
前記コンタクト層形成工程は、
少なくとも前記半導体領域を覆うように金属膜を形成する金属膜形成工程と、
前記半導体層と前記金属膜とを加熱し前記金属化合物を生成する加熱工程と、
前記加熱工程で前記金属化合物が生じた領域のみを残存させるように前記金属膜を除去する金属膜除去工程と、から構成されることを特徴とする請求項９に記載の薄膜半導体装置の製造方法。
【請求項１１】
前記金属膜形成工程では、
前記半導体層のうち前記半導体領域のみに前記金属膜が接触するように前記金属膜を形成し、
前記加熱工程で、前記半導体領域に対して自己整合的に前記金属化合物を生成させ、前記コンタクト層を形成することを特徴とする請求項１０に記載の薄膜半導体装置の製造方法。
【請求項１２】
前記加熱工程は、５００℃以下で行われることを特徴とする請求項１０又は１１に記載の薄膜半導体装置の製造方法。
【請求項１３】
前記半導体層と前記金属膜とを加熱し前記金属化合物を生成する加熱工程は、２００〜５００℃で行われることを特徴とする請求項１０乃至１２のいずれか１項に記載の薄膜半導体装置の製造方法。
【請求項１４】
前記半導体層と前記金属膜とを加熱し前記金属化合物を生成する加熱工程は、前記金属化合物の主化合物が、半導体元素と金属元素の元素構成比が１：１であるように形成することを特徴とする請求項１３に記載の薄膜半導体装置の製造方法。
【請求項１５】
前記金属膜は、Ｎｉ、Ｃｏ，Ｆｅ，Ｐｔ、Ｐｄの少なくともいずれか一つを含むことを特徴とする請求項９乃至１４のいずれか１項に記載の薄膜半導体装置の製造方法。
【請求項１６】
前記第半導体領域に含まれるゲルマニウムの濃度は１０％以上であることを特徴とする請求項９乃至１５のいずれか１項に記載の薄膜半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置等に用いられる薄膜トランジスタは、非晶質あるいは多結晶のシリコンを用いて半導体層を形成し、これらはガラス基板上に形成される。ガラス基板としては、軟化点の低い無アルカリガラスが用いられるため、基板上に薄膜トランジスタを製造する際の全プロセス温度は一般に５００℃以下の低温に制限される。
【０００３】
したがって、このようなプロセスの温度制御によって、トランジスタに用いられる金属電極は金属電極そのものの形成工程だけでなく、それ以後の工程においても５００℃以上の温度にさらされることがないため、非晶質もしくは多結晶のシリコンとの反応は少ない。従って、ソース、ドレインのシリコンと、電極として用いられるクロム等の金属が反応することは少ない。
【０００４】
このように金属とシリコンが反応しない場合、つまり非反応のシリコン／金属接合系では、界面に多数のキャリア捕獲順位が存在するため、そのフェルミレベルはこれらの準位に固定または拘束される。
【０００５】
このためソース・ドレインと電極間における電子などのキャリアに対する電気的障壁高さは金属材料に依存せずに高い値を示す。この結果として非反応系ではコンタクト抵抗が高くなる。
【０００６】
このため所望どおりの各種特性（例えばドレイン電流など）を有するトランジスタを製造するのが難しくなる。また非反応系において該界面準位をプロセス的に制御するのは難しいため、半導体装置の製造歩留を改善するのが難しいという問題があった。
【０００７】
なお、シリコン基板上に形成されたＭＯＳ（Metal Oxide Semiconductor）トランジスタを備える半導体装置では、ソース電極及びドレイン電極と半導体層とのコンタクト抵抗低減のために、ソース領域及びドレイン領域の上に該金属化合物層を形成することが行われている。このような半導体装置では、従来、シリコン層上に形成したコバルト、チタン等の金属薄膜を形成し、熱処理を施すことによって金属薄膜中の金属原子とシリコン層中のシリコン原子と反応させ、自己整合的に低抵抗なシリサイド層を形成している（例えば、特許文献１）。
【特許文献１】特開２００５−３５３８３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、特許文献１に開示されているようなシリコン基板上に形成されたシリコン層に含有されるＳｉと金属薄膜中に含まれるＣｏ等を反応させてシリサイド層を形成するためには、５００℃〜６００℃程度で熱処理が行われる。しかし、上述したようにガラス基板、樹脂基板等の基板に形成された薄膜半導体装置では、プロセスの温度制限があることから、シリサイド層を形成する為の温度が５００℃以下で行われるという制限があるという問題がある。
【０００９】
そこで、ガラス基板、樹脂基板等の基板に形成される薄膜半導体装置において、ソース電極及びドレイン電極とソース領域及びドレイン領域とのコンタクト抵抗を低減させ、良好な電気的特性を得るため、５００℃以下でシリサイド層を形成する方法が求められている。
【００１０】
本発明は上述した実情に鑑みてなされたものであり、良好な電気的特性を備える薄膜半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明の第１の観点に係る薄膜半導体装置は、
絶縁基板と、
前記基板上に形成されシリコンを含む半導体層と、
前記半導体層の少なくとも表面領域に形成された半導体領域と、
前記半導体領域上に形成された電極と、を備え、
前記半導体領域の少なくとも表面領域にはゲルマニウムが含まれており、
前記半導体領域と前記電極との間に形成され、シリコンの半導体元素もしくはゲルマニウムの半導体元素または両半導体元素と金属元素とを含有する金属化合物からなるコンタクト層を更に備えることを特徴とする。
【００１２】
前記半導体領域に含まれるゲルマニウムの濃度は１０％以上であってもよい。
【００１３】
前記コンタクト層を構成する前記金属化合物はＮｉ、Ｃｏ、Ｆｅ、Ｐｔ、Ｐｄの少なくともいずれかを含有してもよい。
【００１４】
前記コンタクト層を構成する前記金属化合物は、その主化合物が、前記金属元素と前記半導体元素の原子数比が１対１で構成されていてもよい。
【００１５】
前記の主化合物が、ＮｉＳｉであってもよい。
【００１６】
前記コンタクト層は、前記半導体領域に対して自己整合的に形成されていてもよい。
【００１７】
前記半導体領域は、第１の半導体領域と第２の半導体領域とから構成され、
前記電極は、前記第１の半導体領域上に形成された第１の電極と、前記第２の半導体領域上に形成された第２の電極と、から構成され、
前記半導体層の表面領域の前記第１の半導体領域と前記第２の半導体領域との間にゲート絶縁膜を介して設置されたゲート電極と、を備えてもよい。
【００１８】
前記ゲート絶縁膜下に形成され、前記第１の半導体領域より不純物濃度の低い第３の半導体領域と、前記第２の半導体領域より不純物濃度の低い第４の半導体領域と、を更に備えてもよい。
【００１９】
上記目的を達成するため、本発明の第２の観点に係る薄膜半導体装置の製造方法は、
絶縁基板上にシリコンを含む半導体層を形成する半導体層形成工程と、
前記半導体層の表面領域に半導体領域を形成する半導体領域形成工程と、
前記半導体領域上に電極を形成する電極形成工程と、を備え
前記第半導体領域の少なくとも表面領域にはゲルマニウムが含まれており、
前記第半導体領域と前記電極との間に、シリコンの半導体元素もしくはゲルマニウムの半導体元素または両半導体元素と金属元素とを含有する金属化合物からなるコンタクト層を形成するコンタクト層形成工程と、を更に備えることを特徴とする。
【００２０】
前記コンタクト層形成工程は、
少なくとも前記半導体領域を覆うように金属膜を形成する金属膜形成工程と、
前記半導体層と前記金属膜とを加熱し前記金属化合物を生成する加熱工程と、
前記加熱工程で前記金属化合物が生じた領域のみを残存させるように前記金属膜を除去する金属膜除去工程と、から構成されてもよい。
【００２１】
前記金属膜形成工程では、
前記半導体層のうち前記半導体領域のみに前記金属膜が接触するように前記金属膜を形成し、
前記加熱工程で、前記半導体領域に対して自己整合的に前記金属化合物を生成させ、前記コンタクト層を形成してもよい。
【００２２】
前記加熱工程は、５００℃以下で行われてもよい。
【００２３】
前記半導体層と前記金属膜とを加熱し前記金属化合物を生成する加熱工程は、２００〜５００℃で行われてもよい。
【００２４】
前記半導体層と前記金属膜とを加熱し前記金属化合物を生成する加熱工程は、前記金属化合物の主化合物が、半導体元素と金属元素の元素構成比が１：１であるように形成してもよい。
【００２５】
前記金属膜は、Ｎｉ、Ｃｏ，Ｆｅ，Ｐｔ、Ｐｄの少なくともいずれか一つを含んでもよい。
【００２６】
前記第半導体領域に含まれるゲルマニウムの濃度は１０％以上であってもよい。
【発明の効果】
【００２７】
本発明によれば、半導体層としてＳｉｘＧｅ１−ｘを用いることによって、良好なコンタクト抵抗を有し良好な電気的特性を備える薄膜半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の各実施形態に係る半導体装置及びその製造方法について図面を参照して説明する。
【００２９】
本発明の実施形態に係る薄膜半導体装置１０を図１に示す。図１は、薄膜半導体装置１０を示す断面図である。薄膜半導体装置１０は、例えば液晶表示装置の画素電極に信号を供給するために用いられる。
【００３０】
本実施形態に係る薄膜半導体装置１０は、基板１１と、第１絶縁層（アンダーコート層）１２と、半導体層１３と、第１ソース領域１４と、第２ソース領域１５と、第１ドレイン領域１６と、第２ドレイン領域１７と、ソースコンタクト層１８と、ドレインコンタクト層１９と、層間絶縁膜２１と、ゲート絶縁膜２２と、第１側壁絶縁膜２３と、第２側壁絶縁膜２４と、ゲート電極３１と、ソース電極３２と、ドレイン電極３３と、を備える。また、薄膜半導体装置１０には、薄膜半導体装置１０が設置される液晶表示装置（図示せず）に所定信号を供給するための透明電極（図示せず）が形成される。
【００３１】
基板１１は、無アルカリガラス等のガラス基板、樹脂基板等から構成される。基板１１上には第１絶縁層（アンダーコート層）１２が形成される。
【００３２】
第１絶縁層（アンダーコート層）１２は、基板１１の主面上に形成される。第１絶縁層１２は、例えば１００ｎｍの厚みに形成されたシリコン窒化膜１２ａと、例えば１００ｎｍの厚みでシリコン窒化膜１２ａ上に形成されたシリコン酸化膜１２ｂと、から構成される。レーザ熱処理のような高温熱処理が加えられる場合等のプロセスにおいて基板に含有している不純物が半導体層１３あるいはゲート絶縁膜２２に拡散すると、閾値電圧等のＭＯＳトランジスタ特性の安定性、薄膜半導体装置の信頼性を損なうおそれがあるが、本実施形態では第１絶縁層１２を形成することによって、不純物が半導体層等に拡散することを抑止することができるため、特性の安定性、良好な信頼性を得ることができる。
【００３３】
半導体層１３は、ＳｉｘＧｅ１−ｘから構成される。半導体層１３は、第１絶縁層１２上に形成され、例えば１００ｎｍの厚みを備える。また、半導体層１３の表面領域には、第１ソース領域１４と第２ソース領域１５と第１ドレイン領域１６と第２ドレイン領域１７とが形成される。また、詳細に後述するように半導体層１３としてＳｉｘＧｅ１−ｘを用いることにより、ソースコンタクト層１８及びドレインコンタクト層１９を形成する際の熱処理温度を５００℃以下とすることができる。なお、この熱処理の温度を５００℃から更に下げるために半導体層１３のＧｅ濃度は１０％以上とするとさらに好ましい。
【００３４】
第１ソース領域１４は、半導体層１３の表面領域に形成される。第１ソース領域１４には、リン、アンチモン、砒素、ボロン、インデイウム等のｎ型又はｐ型の不純物が拡散されている。また第１ソース領域１４の不純物濃度は、第２ソース領域１５の不純物濃度より高く形成される。なお、第１ソース領域１４の上面にはソースコンタクト層１８とソース電極３２とが形成される。
【００３５】
第２ソース領域１５は、第１側壁絶縁膜２３の下に形成され、リン、ボロン等のｎ型又はｐ型の不純物が拡散されている。詳細に後述するように、半導体層１３の表面領域に不純物を導入した上で、第１側壁絶縁膜２３をマスクとして不純物を導入することによって第１ソース領域１４及び第２ソース領域１５が形成される。これにより、第２ソース領域１５は第１側壁絶縁膜２３に対して自己整合的に形成され、第２ソース領域１５の不純物濃度は第１ソース領域１４の不純物濃度と比較して低く形成される。
【００３６】
第１ドレイン領域１６は、半導体層１３の表面領域に形成される。第１ドレイン領域１６には、リン、アンチモン、砒素、ボロン、インデイウム等のｎ型又はｐ型の不純物が拡散されている。また第１ドレイン領域１６の不純物濃度は、第２ドレイン領域１７の不純物濃度より高く形成される。また、第１ドレイン領域１６の上面にはドレインコンタクト層１９とドレイン電極３３とが形成される。
【００３７】
第２ドレイン領域１７は、第１側壁絶縁膜２３の下に形成され、リン、ボロン等のｎ型又はｐ型の不純物が拡散されている。詳細に後述するように、半導体層１３の表面領域に不純物を導入した上で、第１側壁絶縁膜２３をマスクとして不純物が導入することによって第１ドレイン領域１６及び第２ドレイン領域１７が形成される。これにより、第２ドレイン領域１７は第１側壁絶縁膜２３に対して自己整合的に形成され、第２ドレイン領域１７の不純物濃度は第１ドレイン領域１６の不純物濃度と比較して低く形成される。
【００３８】
本実施形態の薄膜半導体装置１０は、第１側壁絶縁膜２３を備え、更に濃度勾配が設けられた第１ソース領域１４と第２ソース領域１５と第１ドレイン領域１６と第２ドレイン領域１７とを備えることにより、ゲート電極端における半導体層１３内のドレイン端電界強度を弱めることができる。
【００３９】
ドレイン端電界強度を低減することができるメリットについてさらに説明すると、液晶の高精細化や薄膜半導体装置の動作速度の高速化のために薄膜半導体装置も微細化される。この微細化とともに薄膜半導体装置に印加される電源も低電圧化されると特性劣化は改善されるが、薄膜半導体装置が用いられる装置等との外的な要因のため微細化に比例して電源電圧も低減されることは少ない。結果として、微細化に伴うドレイン端電界強度の増大は、より顕著になり、薄膜半導体装置を長期間使用しているとトランジスタ特性の劣化、例えば閾値電圧の変動や相互コンダクタンスの減少などの問題が生じる。本実施形態では、これらの距離が側壁に設けた側壁絶縁膜の膜厚分だけ離れることにより、ゲート絶縁膜の耐圧特性を改善することができる。
【００４０】
ソースコンタクト層１８は、例えばシリコンあるいはゲルマニウムの半導体元素もしくは両元素とＮｉの化合物から構成され、第１ソース領域１４の上面に形成される。詳細に後述するように、本実施形態ではソースコンタクト層１８は、半導体層１３、アンダーコート層１２等を覆うようにニッケル薄膜を形成し、熱処理を施すことで半導体層１３の特に第１ソース領域１４上に自己整合的に該Ｎｉ化合物を形成した後で未反応のニッケル薄膜を除去することによって形成されるため、ソースコンタクト層１８は第１ソース領域１４上に自己整合的に形成される。本実施形態では、このように自己整合的にソースコンタクト層１８を形成することにより、ソース電極３２と第１ソース領域１４との間に存在する界面準位を低減できるため、コンタクト抵抗を材料自体が持つ本来のコンタクト抵抗（材料の仕事関数などで決まる本質的な値）まで低減できる。
【００４１】
ドレインコンタクト層１９は、ソースコンタクト層１８と同様に、例えばシリコンあるいはゲルマニウムの半導体元素もしくは両元素とＮｉの化合物から構成され、第１ドレイン領域１６の上面に形成される。ドレインコンタクト層１９もソースコンタクト層１８と同様に、半導体層１３、アンダーコート層１２等を覆うようにニッケル薄膜を形成し、熱処理によって半導体層１３中のシリコンとニッケルとを反応させ、未反応のニッケルを除去することで第１ドレイン領域１６上に自己整合的に形成される。本実施形態では、このように自己整合的にドレインコンタクト層１９を形成することにより、ドレイン電極３３と第１ドレイン領域１６との間に存在する界面準位を低減できるため、コンタクト抵抗を材料自体が持つ本来のコンタクト抵抗（材料の仕事関数などで決まる本質的な値）まで低減できる。
【００４２】
ソースコンタクト層１８及びドレインコンタクト層１９を構成するＮｉ化合物は、ＮｉＳｉやＮｉ（ＳｉｘＧｅ１−ｘ）のような半導体元素と金属元素が１：１で構成される化合物が純金属より低抵抗率となる。一方、例えばＮｉ3Ｓｉ、ＮｉＳｉ2が形成されるとＮｉＳｉと比較して抵抗率が高くなる。従って、ソースコンタクト層１８及びドレインコンタクト層１９は、詳細に後述するように熱処理温度を調節することにより、ＮｉＳｉのような半導体元素と金属元素が１：１で構成される化合物から形成されると好ましい。
【００４３】
層間絶縁膜２１は、絶縁材料、例えばシリコン酸化膜、シリコン窒化膜等から構成され、第１絶縁層１２と、半導体層１３と、の上面を覆うように形成される。層間絶縁膜２１には、ソース電極３２を形成するためのコンタクト孔２１ｓと、ドレイン電極３３を形成するためのコンタクト孔２１ｄと、が形成される。層間絶縁膜２１は、例えば５００ｎｍの厚みに形成される。
【００４４】
ゲート絶縁膜２２は、絶縁材料、例えばシリコン酸化膜、シリコン窒化膜等から構成され、半導体層１３上に形成される。ゲート絶縁膜２２上にはゲート電極３１（ゲート電極配線）が形成される。また、ゲート絶縁膜２２は、例えば１００ｎｍの厚みに形成される。
【００４５】
第１側壁絶縁膜２３は、絶縁材料、例えばシリコン窒化膜から構成され、ゲート電極３１の周囲側面を覆うように形成され、更に第２ソース領域１５及び第２ドレイン領域１７の上面に形成される。
【００４６】
第２側壁絶縁膜２４は、絶縁材料、例えばシリコン窒化膜から構成され、半導体層１３の周囲側面を覆うように、アンダーコート膜１２上に形成される。
【００４７】
ゲート電極３１は、導電材料、例えばクロム、タングステン等から形成され、ゲート絶縁膜２２上に形成される。ゲート電極３１は例えば１５０ｎｍの厚みに形成される。このゲート電極３１へ層間絶縁膜２１に設けたコンタクト孔（図示せず）から、電圧を印加する。
【００４８】
ソース電極３２は、導電材料、例えばアルミニウム等から形成され、層間絶縁膜２１に設けられたコンタクト孔２１ｓを充填するように形成される。なお、コンタクト孔２１ｓの側壁にはバリア層として、窒化チタン膜が形成されている。
【００４９】
ドレイン電極３３は、導電材料、例えばアルミニウム等から形成され、層間絶縁膜２１に設けられたコンタクト孔２１ｄを充填するように形成される。なお、コンタクト孔２１ｄの側壁にはアルミなどの電極材料と半導体層の反応を抑止するためのバリア層として、窒化チタン膜が形成されている。
【００５０】
本実施形態の薄膜半導体装置１０は、半導体層１３としてＳｉｘＧｅ１−ｘを用い、更にＮｉ（ＳｉｘＧｅ１−ｘ）から構成されるソースコンタクト層１８とドレインコンタクト層１９とを備えることにより、第１ソース領域１４とソース電極３２との間、第１ドレイン領域１６とドレイン電極３３とに存在する界面準位を低減できるため、コンタクト抵抗を材料自体が持つ本来のコンタクト抵抗（材料の仕事関数などで決まる本質的な値）まで低減できる。この結果、界面制御が容易になるため薄膜半導体装置１０の製造歩留が向上する。
【００５１】
また、半導体層１３としてＳｉｘＧｅ１−ｘを用いることでソース領域・ドレイン領域の表面領域全体を自己整合的に低抵抗の金属―半導体化合物で覆うことができ、更にソース領域・ドレイン領域の抵抗自体を低くすることができるため、ソース領域・ドレイン領域におけるコンタクト孔部からゲート電極端部までの抵抗を約２桁低減できるため薄膜半導体装置のトランジスタ特性が飛躍的に向上する。このように本実施形態によれば良好な電気的特性を備える薄膜半導体装置を提供することができる。
【００５２】
なお、本発明は現在広く用いられているシリコン薄膜半導体装置にも適用することによりソース・ドレインの低抵抗化を実現できる。すなわちシリコン薄膜半導体装置製造過程でゲート電極加工後にゲート電極をマスクとしてシリコン半導体層にＧｅをイオン打ち込みすることによりソース・ドレインの表面領域のみに自己整合的にＳｉｘＧｅ１−ｘ化させることができる。従って、上記のように自己整合的にＮｉ化合物を形成できるため低コンタクト抵抗と低抵抗のソース・ドレインを有するシリコン薄膜半導体装置を得ることができる。
【００５３】
次に、本発明の実施形態に係る薄膜半導体装置の製造方法について、図２乃至図５を用いて説明する。
【００５４】
まず、例えばガラス基板からなる基板１１を用意する。この基板１１の一主面上に、例えばＣＶＤ（Chemical Vapor Deposition）法等によってシリコン窒化膜１２ａを、例えば１００ｎｍの厚みで形成する。さらにシリコン窒化膜１２ａ上に、例えばＣＶＤ法等によってシリコン酸化膜１２ｂを、例えば１００ｎｍの厚みで形成する。これにより図２（ａ）に示すように、第１絶縁層（アンダーコート層）１２が形成される。
【００５５】
次に、第１絶縁層１２の上面に、ＳｉＧｅから構成されるＳｉＧｅ層８１を、例えば１００ｎｍの厚みに形成する。ＳｉＧｅ膜形成温度を４００℃以上、例えば４５０℃と比較的高温で行うと良い。これにより膜形成過程で粗大結晶粒を有する膜を得ることができ、半導体層内の電子／正孔の移動度を高めることができる。
【００５６】
なお、基板上には複数の半導体装置が形成されるため、半導体層を薄膜半導体装置として活用する部分、所謂、デバイス領域のみを残して除去することによって、それぞれの半導体装置間の分離を行う。この素子間分離のための半導体層除去工程は半導体薄膜形成後に行っても良いし、ゲート絶縁膜形成後、さらにはゲート電極やソース・ドレイン領域形成後のいずれかの段階で行ってもよい。
【００５７】
続いて、ＣＶＤ等によって、例えばシリコン酸化膜、シリコン窒化膜等からなる第２の絶縁層８２を、図２（ａ）に示すように例えば１００ｎｍの厚みでＳｉＧｅ層８１の上面全体に形成する。
【００５８】
次に第２絶縁層８２上に、ＰＶＤ（Physical Vapor Deposition）法等によって、例えばクロムやタングステンからなる金属膜８６を、図２（ｂ）に示すように例えば１５０ｎｍの厚みで形成する。
【００５９】
続いて、金属膜８６上に、ゲート電極のパターンに加工する為のマスクとしてシリコン窒化膜を形成する（図示せず）。次に、フォトリソグラフィ技術と、ドライエッチング技術を用いて、シリコン窒化膜をゲート電極に対応するパターンに形成する。このシリコン窒化膜をマスクとして、ドライエッチングによって金属膜８６をパターニングする。これにより、図２（ｃ）に示すようにゲート電極３１を形成する。
【００６０】
次に、第２絶縁層８２を、薄膜半導体装置１０の半導体層１３が形成される領域が残存するように、エッチング等によってゲート絶縁膜２２を形成する。続いて、同様にエッチングによってＳｉＧｅ層８１を、図３（ｄ）に示すように半導体層１３の形状に形成する。
【００６１】
続いて、ゲート電極３１をマスクとして、イオン注入法等により、リン、ボロン等の不純物を導入する。これにより、図３（ｅ）に示すように半導体層１３の表面領域に、ゲート電極３１のパターンに対して自己整合的に不純物が導入された不純物領域６５，６６が形成される。
【００６２】
続いて、アンダーコート層１２、半導体層１３、ゲート電極３１をそれぞれ覆うようにシリコン窒化膜（図示せず）を形成する。次に、プラズマエッチング等によって、アンダーコート層１２と半導体層１３とゲート電極３１との平坦面上に形成されたシリコン窒化膜を除去し、図３（ｆ）に示すようにゲート電極３１の側面を覆うように第１側壁絶縁膜２３を形成し、半導体層１３の側面を覆うように第２側壁絶縁膜２４を形成する。
【００６３】
次に、第１側壁絶縁膜２３をマスクとして、イオン注入法等により、りんやボロンなどの不純物イオンをゲート絶縁膜２２を介して半導体層１３の表面領域に導入する。更に、導入したドーパント活性化するための熱処理を５００℃以下で施す。これにより、図４（ｇ）に示すように半導体層１３の表面領域に、第１ソース領域１４と、第１ソース領域１４と比較して不純物濃度の低い第２ソース領域１５と、第１ドレイン領域１６と、第１ドレイン領域１６と比較して不純物濃度の低い第２ドレイン領域１７と、を形成する。第２ソース領域１５と第２ドレイン領域１７とは、ゲート電極３１及び第１側壁絶縁膜２３のパターンに対して自己整合的に形成される。
【００６４】
次に、図４（ｈ）に示すようにゲート電極３１をマスクとしてゲート絶縁膜２２にエッチングを施し、半導体層１３の表面領域に形成された第１ソース領域１４と第１ドレイン領域１６とを露出させる。
【００６５】
続いて、図４（ｉ）に示すようにＰＶＤ法等によって、アンダーコート層１２と、第２側壁絶縁膜２４と第１ソース領域１４と第１側壁絶縁膜２３とゲート電極３１と第１ドレイン領域１６とを覆うようにニッケル膜８８を、例えば２０ｎｍ以下、好ましくは１０ｎｍ程度の厚みに形成する。
【００６６】
次に、第１ソース領域１４と第１ドレイン領域１６とに含まれるシリコンとニッケル薄膜８８に含まれるニッケルとを反応させるため、熱処理を施す。この熱処理は、窒素雰囲気におけるランプアニール等で行い、５００℃以下、具体的に２００〜５００℃で３０秒程度で行う。これにより、第１ソース領域１４及び第１ドレイン領域１６の表面領域のみにＮｉ（ＳｉｘＧｅ１−ｘ）化合物が形成される。これにより、図５（ｊ）に示すように、ソースコンタクト層１８とドレインコンタクト層１９とが形成される。ニッケル薄膜８８は、第１ソース領域１４と第１ドレイン領域１６上でのみシリコンと接触するためこれらの領域上でのみＮｉ化合物が生成する。これにより第１ソース領域１４と第１ドレイン領域１６に対して自己整合的にソースコンタクト層１８とドレインコンタクト層１９とが形成される。
【００６７】
なお、Ｎｉ化合物ではＮｉＳｉやＮｉ（ＳｉｘＧｅ１−ｘ）のような半導体元素とＮｉ元素が１：１組成の化合物では純金属より低抵抗率となる。一方、Ｎｉ3（ＳｉｘＧｅ１−ｘ）、Ｎｉ（ＳｉｘＧｅ１−ｘ）2が形成されると該1：1組成化合物と比較して抵抗率が高くなる。熱処理温度が１５０℃近傍の場合Ｎｉ3（ＳｉｘＧｅ１−ｘ）が、５００℃近傍ではＮｉ（ＳｉｘＧｅ１−ｘ）2が生成されやすくなるため、熱処理温度は２００℃〜４５０℃であることが更に好ましい。なお熱処理温度によって、ＮｉＳｉやＮｉ（ＳｉｘＧｅ１−ｘ）を主化合物相とする金属化合物層を形成する場合、該組成金属化合物相が生成化合物層において１００％占有する必要はない。適用半導体装置により要求される該金属化合物相の占有率は異なるが、通常は生成金属化合物層において該金属化合物相が他の金属化合物相と混在することは許容される。前者の低抵抗率を有効に利用するには金属化合物層における該相の占有率を５０％以上ならしめることが望ましく、１００％に近い金属化合物層を用いた場合にその適用半導体装置において最も高い駆動能力を得ることができる。
【００６８】
続いて、第１ソース領域１４上に形成されたソースコンタクト層１８と、第１ドレイン領域１６上に形成されたドレインコンタクト層１９と、のみが残存するように、未反応のニッケル膜８８を硫酸や硝酸系のエッチング液等を用いたウエットエッチングによって除去する。これにより、ニッケル膜８８が除去され、図５（ｋ）に示すようにソースコンタクト層１８とドレインコンタクト層１９とが形成される。このように自己整合的にコンタクト層を形成することにより、従来問題であったソース領域・ドレイン領域とソース電極・ドレイン電極間に存在する界面準位を低減できるため、コンタクト抵抗を材料自体が持つ本来のコンタクト抵抗（材料の仕事関数などで決まる本質的な値）まで低減することができる。
【００６９】
次に、ＣＶＤ法等により、アンダーコート層１２、半導体層１３、ゲート電極３１を覆うように、例えばシリコン酸化膜又はシリコン窒化膜からなる層間絶縁膜２１を、例えば５００ｎｍの厚みに形成する。
【００７０】
そして、第１ソース領域１４、第１ドレイン領域１６及びゲート電極３１上の層間絶縁膜２１とゲート絶縁膜２２との所定箇所にコンタクト孔２１ｓ，２１ｄ（開口部）を設け、コンタクト孔２１ｓ，２１ｄにバリア層としての１０ｎｍ厚の窒化チタン膜を形成後に０．９μｍ厚のアルミニウム膜を形成し、通常のリソグラフィ技術とドライエッチングを用いてアルミニウム膜および窒化チタン膜の積層構造からなるソース電極３２、ドレイン電極３３に加工される。
以上の工程から、図５（ｌ）に示すように薄膜半導体装置１０が製造される。
【００７１】
上述した実施形態では、半導体層が形成されたガラス基板、樹脂基板等からなる基板がシリコン基板と比較して熱伝導性の悪いことにより、ソースコンタクト層、ドレインコンタクト層を形成する際の熱処理温度を低減できる。なぜなら、シリコン基板ではシリコンの熱伝導性が高いため、熱が瞬時に基板内に散逸し、金属化合物形成に要する温度が高くなる。特にこの熱処理で用いられるランプアニールではこの傾向が顕著になる。更に、本実施形態では半導体層にＧｅを添加することにより、半導体層がＳｉのみから形成される場合と比較して融点を低下させることができ、金属化合物を形成するための温度を下げることができる。以上の理由により５００℃以下でＮｉとＳｉｘＧｅ１−ｘとを反応させコンタクト層を形成することができ、コンタクト抵抗を低減させることができる。この結果、界面制御が容易になるため半導体装置の製造歩留が向上する。また、ソース・ドレイン域の表面全体を自己整合的に低抵抗の金属―半導体化合物で覆うことができるため、ソース・ドレイン域におけるコンタクト孔部からゲート電極端部までのシリーズ抵抗を約２桁低減できるためトランジスタ特性が飛躍的に向上する。このように本実施形態の薄膜半導体装置の製造方法によれば、良好な電気特性を備える薄膜半導体装置を製造することができる。
【００７２】
また、本発明では半導体層としてＳｉｘＧｅ１−ｘを用い、更にＮｉを用いることにより上記化合物形成熱処理温度を５００℃以下に低減できる。特に、Ｇｅ濃度を１０％以上に高濃度化すれば、化合物形成温度を２００℃程度まで低減できる。なお、このようにＧｅ添加によりＮｉとの反応温度を２００℃程度まで低減できるが反応形成のための熱処理を上記のＬＳＩのように２回に分けた熱処理を施さなくても１回で所望の低抵抗のソース・ドレインを実現できる。もちろん２回の熱処理を施すことも許容される。さらにＮｉ／ＳｉｘＧｅ１−ｘ系ではＮｉＳｉとともにＮｉＧｅが形成されるためソース電極・ドレイン電極とソース領域・ドレイン領域との間のコンタクト抵抗を低減させることができる。
【００７３】
また、本実施形態の薄膜半導体装置の製造方法によれば、ゲート電極をマスクとして不純物を導入し、更に側壁絶縁膜を形成した上でゲート電極と側壁絶縁膜とをマスクとして不純物を導入することにより、ゲート電極及び側壁絶縁膜に対して自己整合的に濃度勾配を備える第１ソース領域１４と第２ソース領域１５と第１ドレイン領域１６と第２ドレイン領域１７、を形成することができる。このように、ソース領域・ドレイン領域に濃度勾配を持たせることによってゲート電極端における半導体層内のドレイン端電界強度を弱める効果を得ることができる。
【００７４】
なお、本実施形態の製造方法で作成した薄膜半導体装置の半導体層のＧｅ濃度を２５％と５０％との２種類形成し、抵抗率を検証した。３００℃ないし３５０℃でＮｉ化合物の抵抗率は１５μΩ・ｃｍないし２５μΩ・ｃｍとＵＬＳＩで５００℃以上の熱処理で得られているのと同じ値を達成できた。なおこの抵抗率はＮｉ金属膜の約１／６の低い値である。
【００７５】
なお、本発明は現在広く用いられているシリコン薄膜半導体装置にも適用することによりソース・ドレインの低抵抗化を実現できる。例えば、シリコン薄膜半導体装置製造過程でゲート電極加工後にゲート電極をマスクとしてＧｅをイオン打ち込みすることによりソース・ドレインの表面域のみに自己整合的にＳｉｘＧｅ１−ｘ化でき、上記の自己性整合的にＮｉ化合物を形成できるため現在に製造されているシリコン薄膜半導体装置においても容易に低コンタクト抵抗と低抵抗のソース・ドレインを有する高性能の薄膜半導体装置を製造することができる。
【００７６】
本発明は上述した実施形態に限られず、様々な変形及び応用が可能である。
例えば、上述した実施形態では、金属化合物を形成する金属としてＮｉを用いる場合を例に挙げて説明した。この他には本発明の目的を実現できる金属としてＣｏ、Ｆｅ、ＰｔやＰｄなどのVIII族金属を同様の目的で適用することが可能である。
【００７７】
上記各実施例ではゲート電極としてタングステンなどの金属を用いたが、りん、砒素、アンチモン、ボロンあるいはインヂウムなどを含有させて低抵抗化したシリコン、シリコン・ゲルマニウム化合物あるいはゲルマニウムなどを用いることができることは言うまでもない。またｎチャンネルＭＯＳトランジスタにはりん、砒素、アンチモンなどのｎ型不純物、そしてｐチャンネルＭＯＳトランジスタではボロンやインヂウムなどのｐ型不純物を含有させた該半導体膜をゲート電極として適用することが適切な閾値電圧を有する薄膜半導体装置を作製する基本であることは言うまでもない。
【００７８】
上述した実施形態において、要素の数等（組成、化合物の化学式、個数、数値、量、範囲などを含む）に言及する場合、特に明示したときおよび原理的に明らかに特定の数に限定されるときを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。例えばＳｉＧｅまたはＳｉｘＧｅ１−ｘ膜と記述した場合はＳｉあるいはＧｅなどの単体からなる膜以外の該複数元素の全組成域を包含する膜組成表示とする。
【００７９】
さらに、酸化シリコン膜というときは、特にそうでない旨特定する場合を除き、一般に各種の添加剤、補助成分を含む各種のシリコン酸化物系膜、すなわち、ＰＳＧ(Phospho Silicate Glass)膜、ＢＰＳＧ(Boro-Phospho Silicate Glass)膜、ＴＥＯＳ(Tetra-Ethoxy Silane)酸化膜、シリコンオキシナイトライド膜等、その他の単一膜または複合膜を含むものとする。
【００８０】
ゲート絶縁膜については、シリコン熱酸化膜、シリコンオキシナイトライド膜のほか、その他の熱酸化膜、堆積膜、塗布系膜を含み、材料的にはシリコン酸化膜以外の非シリコン系金属酸化物、シリコンナイトライド等の絶縁性の窒化物、あるいはそれらの複合膜を含む。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施形態に係る薄膜半導体装置の構成例を示す断面図である。
【図２】本発明の実施形態に係る薄膜半導体装置の製造方法を示す図である。
【図３】本発明の実施形態に係る薄膜半導体装置の製造方法を示す図である。
【図４】本発明の実施形態に係る薄膜半導体装置の製造方法を示す図である。
【図５】本発明の実施形態に係る薄膜半導体装置の製造方法を示す図である。
【符号の説明】
【００８２】
１０・・・薄膜半導体装置、１１・・・基板、１２・・・第１絶縁層（アンダーコート層）、１３・・・半導体層、１４・・・第１ソース領域、１５・・・第２ソース領域、１６・・・第１ドレイン領域、１７・・・第２ドレイン領域、１８・・・ソースコンタクト層、１９・・・ドレインコンタクト層、２１・・・層間絶縁膜、２２・・・ゲート絶縁膜、２３・・・第１側壁絶縁膜、２４・・・第２側壁絶縁膜、３１・・・ゲート電極、３２・・・ソース電極、３３・・・ドレイン電極
【図１】
2008124214.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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