(57)【要約】【課題】簡易な構成で安定したインピーダンス制御を行うことができるインピーダンス制御回路及び半導体チップを提供すること。【解決手段】本発明にかかるインピーダンスは電流源と、電流源の出力電流が入力されるカレントミラー回路２４と、カレントミラー回路２４の出力電流が流れされるレプリカバッファ２と、カレントミラー回路２４の出力端子の電位とカレントミラー回路２４の入力端子の電位とを比較する比較器９と、比較器９の比較結果に基づいて、Ｐｃｈレプリカバッファ２の抵抗を制御する制御信号を生成する制御信号生成器１４とを備えるものである。【選択図】  図１
2008092309.tif 000002
【特許請求の範囲】
【請求項１】
電流源と、
前記電流源の出力電流が入力されるカレントミラー回路と、
前記カレントミラー回路の出力電流が流されるレプリカバッファと、
前記カレントミラー回路の入力端子の電位と前記カレントミラー回路の出力端子の電位とを比較する比較器と、
前記比較器の比較結果に基づいて、前記レプリカバッファの抵抗を制御する制御信号を生成する制御信号生成器とを備えるインピーダンス制御回路。
【請求項２】
前記カレントミラー回路に接続されたトランジスタをさらに備え、
前記トランジスタを制御するストップ信号を出力することにより、前記カレントミラー回路に流れる電流を止める請求項１記載のインピーダンス制御回路。
【請求項３】
前記比較器による比較結果をラッチして前記制御信号生成器に出力するラッチ回路をさらに備え、
前記ストップ信号を前記ラッチ回路のラッチクロックと同期させて前記カレントミラー回路に流れる電流を止めることを特徴とする請求項２記載のインピーダンス制御回路。
【請求項４】
前記制御信号に基づいて前記レプリカバッファに設けられたトランジスタをＯｎ／Ｏｆｆ制御することにより、前記レプリカバッファの抵抗を制御する請求項１乃至３いずれかに記載のインピーダンス制御回路。
【請求項５】
前記レプリカバッファに設けられたトランジスタが前記制御信号に基づいてインピーダンスが制御される出力バッファのトランジスタに対応して設けられ、
前記レプリカバッファに設けられたトランジスタと前記出力バッファに設けられたトランジスタとの動作数が等しくなることを特徴とする請求項１乃至４いずれかに記載のインピーダンス制御回路。
【請求項６】
請求項1乃至５記載のインピーダンス制御回路と、
前記制御信号生成器からの前記制御信号に基づいてインピーダンスが制御される出力バッファとを備えた半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インピーダンス制御回路及びそれを用いた半導体チップに関する。
【背景技術】
【０００２】
半導体チップ間でデータを高速に伝送するためには、チップに搭載された出力バッファと伝送路とのインピーダンスマッチングが必須である。出力バッファのインピーダンスは拡散バラツキのほか、温度、電源電圧等によって絶えず変動するため、常時補正を行う必要がある。そのため、インピーダンスを制御するインピーダンス制御回路が用いられている（例えば、特許文献１参照）。
【０００３】
従来のインピーダンス制御回路は、比較器の動作時にリファレンスとなる電位(Ｖｒｅｆ)が必須である。Ｖｒｅｆの供給方法としては、外部から供給する方法と、チップ内蔵のＶｒｅｆジェネレータで供給する方法とがある。外部からをＶｒｅｆ供給する場合、専用の入力端子が必要となり、さらにＶｒｅｆにノイズが載りやすくなるなどの問題がある。
【０００４】
一方、Ｖｒｅｆジェネレータを内蔵する構成について図５を用いて説明する。図５はＶｒｅｆジェネレータを内蔵する従来のインピーダンス制御回路の構成を示すブロック図である。出力バッファ１８とＰｃｈレプリカバッファ２及びＮｃｈレプリカバッファ３とは複数のトランジスタが並列接続されており、同じ構成をしている。Ｐｃｈレプリカバッファ２及びＮｃｈレプリカバッファ３のドレイン側に電流源である外付け抵抗６及び外付け抵抗７を接続する。なお、電流源として外付け抵抗６及び外付け抵抗７に換えて定電流源を用いたものもある（例えば、特許文献２参照）。
【０００５】
Ｐｃｈレプリカバッファ２及びＮｃｈレプリカバッファ３のドレイン電位とＶｒｅｆジェネレータ２０で生成したＶｒｅｆとを比較器９及び１０に入力する。そして比較器９及び１０の出力をラッチ１２及び１３でラッチしたものを制御信号生成器１４及び１５に入力する。制御信号生成器１４及び１５は、特許文献２の図１に示されるようなアップダウンカウンタと、このアップダウンカウンタの出力するバイナリコードをサーモメータコードに変換するデコーダを有する。アップダウンカウンタは、ラッチ１２及び１３でラッチされた比較器９及び１０の出力信号に基づき、アップカウントあるいはダウンカウントを行う。デコーダの出力するサーモメータコードが、Ｐｃｈレプリカバッファ２及びＮｃｈレプリカバッファ３のドレイン電位とＶｒｅｆとが同じになるようＰｃｈレプリカバッファ２及びＮｃｈレプリカバッファ３を制御するためのＰｃｈ制御信号１６及びＮｃｈ制御信号１７として制御信号生成器１４及び１５から出力される。これにより、Ｖｒｅｆとレプリカバッファのドレイン電位が略同じ電位となるよう、レプリカバッファのＯｎとなるトランジスタの数が制御される。それと同時に、同じＰｃｈ制御信号１６及びＮｃｈ制御信号１７を複数の出力バッファ１８に対しても出力する。
【０００６】
出力バッファ１８は選択回路２２、２３を有する。選択回路２２はＮＡＮＤ回路で構成される。選択回路２２には、Ｐｃｈ制御信号１６と出力バッファの入力信号ＩＮＰＵＴが入力される。選択回路２２は、Ｐｃｈ制御信号１６が論理値"１"、入力信号ＩＮＰＵＴが論理値"１"の時、対応するＰｃｈトランジスタのゲートに論理値"０"を出力して、このトランジスタをＯｎとする。選択回路２３はＡＮＤ回路で構成され、Ｎｃｈ制御信号１７と出力バッファの入力信号ＩＮＰＵＴの反転信号が入力される。選択回路２３は、Ｎｃｈ制御信号１７が論理値"１"、入力信号ＩＮＰＵＴの反転信号が論理値"１"の時、対応するＮｃｈトランジスタのゲートに論理値"１"を出力して、このトランジスタをＯｎとする。このようにして、Ｐｃｈレプリカバッファ２及びＮｃｈレプリカバッファ３と同様に出力バッファのトランジスタが制御されるため、インピーダンスの制御を行うことができる。
【０００７】
しかしながら、Ｖｒｅｆジェネレータを内蔵する場合、正確なＶｒｅｆを供給するためにＶｒｅｆを常時供給する必要がある。そのため、Ｖｒｅｆジェネレータに定常電流が常時流れ、消費電力が増大するという問題点があった。
【０００８】
このように、従来のインピーダンス制御回路では、Ｖｒｅｆを外部から供給する場合、Ｖｒｅｆ専用端子が必要となるため簡易な構成とすることができず、さらにＶｒｅｆにノイズが載りやすいため安定して制御を行うことが困難であるという問題点があった。また、Ｖｒｅｆジェネレータを内蔵する場合、消費電力を低減することが困難であるという問題点があった。
【０００９】
【特許文献１】特開平１０−２４２８３３号公報
【特許文献２】特開２００３−６９４１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
このように従来のインピーダンス制御では比較のためのリファレンス電位を入力する必要があり、簡易な構成で安定したインピーダンス制御を行うことが困難であるという問題点があった。
本発明はこのような問題点に鑑みてなされたものであり簡易な構成で安定したインピーダンス制御を行うことができるインピーダンス制御回路及びそれを用いた半導体チップを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の態様にかかるインピーダンス制御回路は電流源（例えば、本発明の実施の形態にかかる外付け抵抗６又は外付け抵抗７）と、前記電流源の出力電流が入力されるカレントミラー回路と、前記カレントミラー回路の出力電流が流されるレプリカバッファ（例えば、本発明の実施の形態にかかるＰｃｈレプリカバッファ２又はＮｃｈレプリカバッファ３）と、前記カレントミラー回路の入力端子の電位と前記カレントミラー回路の出力端子の電位とを比較する比較器（例えば、本発明の実施の形態にかかる比較器９又は比較器１０）と、前記比較器の比較結果に基づいて、前記レプリカバッファの抵抗を制御する制御信号（例えば、本発明の実施の形態にかかる制御信号１６又は制御信号１７）を生成する制御信号生成器（例えば、本発明の実施の形態にかかる制御信号生成器１４又は制御信号生成器１５）とを備えるものである。これにより、簡易な構成で安定したインピーダンス制御を行うことができる。
【００１２】
本発明の第２の態様にかかるインピーダンス制御回路は上述のインピーダンス制御回路において、前記カレントミラー回路に接続されたトランジスタをさらに備え、前記トランジスタを制御するストップ信号を出力することにより、前記カレントミラー回路に流れる電流を止めるものである。これにより、消費電力を低減することができる。
【００１３】
本発明の第３の態様にかかるインピーダンス制御回路は上述のインピーダンス制御回路において、前記比較器による比較結果をラッチして前記制御信号生成器に出力するラッチ回路（例えば、本発明の実施の形態にかかるラッチ１２又はラッチ１３）をさらに備え、
前記ストップ信号を前記ラッチ回路のラッチクロックと同期させて前記カレントミラー回路に流れる電流を止めることを特徴とするものである。これにより、低消費電力で安定したインピーダンス制御を行うことができる。
【００１４】
本発明の第４の態様にかかるインピーダンス制御回路は上述のインピーダンス制御回路において、前記制御信号に基づいて前記レプリカバッファに設けられたトランジスタをＯｎ／Ｏｆｆ制御することにより、前記レプリカバッファの抵抗を制御するものである。
【００１５】
本発明の第５の態様にかかる前記レプリカバッファに設けられたトランジスタが前記制御信号に基づいてインピーダンスが制御される出力バッファ（例えば、本発明の実施の形態にかかる出力バッファ１８）のトランジスタに対応して設けられ、前記レプリカバッファに設けられたトランジスタと前記出力バッファに設けられたトランジスタとの動作数が等しくなることを特徴とするものである。
【００１６】
本発明の第６の態様にかかる半導体チップは、上述のいずれかのインピーダンス制御回路と、前記制御信号生成器からの前記制御信号に基づいてインピーダンスが制御される出力バッファとを備えたものである。これにより、安定したインピーダンス制御を行うことができる。
【発明の効果】
【００１７】
本発明によれば、簡易な構成で安定してインピーダンス制御を行うことができるインピーダンス制御回路及び半導体チップを提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明は以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能であろう。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略される。
【００１９】
本発明にかかるインピーダンス制御回路について図１を用いて説明する。図１はインピーダンス制御回路の構成を示すブロック図である。１はインピーダンス制御回路、２はＰｃｈレプリカバッファ、３はＮｃｈレプリカバッファ、４はＰｃｈストップ信号、５はＮｃｈストップ信号、６は外付け抵抗、７は外付け抵抗、８はクロックコントローラ、９は比較器、１０は比較器、１１はラッチクロック、１２はラッチ、１３はラッチ、１４は制御信号生成器、１５は制御信号生成器、１６はＰｃｈ制御信号、１７はＮｃｈ制御信号、１８は出力バッファである。
【００２０】
インピーダンス制御機能を備えた複数の出力バッファ１８は、それぞれ、複数のＰｃｈトランジスタと、複数のＮｃｈトランジスタと、選択回路２２、２３と、を備えている。Ｐｃｈトランジスタの本数だけＰｃｈ制御信号１６があり、Ｎｃｈトランジスタの本数だけＮｃｈ制御信号１７がある。選択回路２２はＮＡＮＤ回路で構成される。選択回路２２には、Ｐｃｈ制御信号１６と出力バッファの入力信号ＩＮＰＵＴが入力される。選択回路２２は、Ｐｃｈ制御信号１６が論理値"１"、入力信号ＩＮＰＵＴが論理値"１"の時、対応するＰｃｈトランジスタのゲートに論理値"０"を出力して、このトランジスタをＯｎとする。選択回路２３はＡＮＤ回路で構成される。選択回路２３には、Ｎｃｈ制御信号１７と出力バッファの入力信号ＩＮＰＵＴの反転信号が入力される。選択回路２３は、Ｎｃｈ制御信号１７が論理値"１"、入力信号ＩＮＰＵＴの反転信号が論理値"１"の時、対応するＮｃｈトランジスタのゲートに論理値"１"を出力して、このトランジスタをＯｎとする。
【００２１】
インピーダンス制御回路１には出力バッファ１８と同様の構成のレプリカバッファが内蔵されている。Ｐｃｈレプリカバッファ２は出力バッファの複数のＰｃｈトランジスタと同様の構成をしており、Ｎｃｈレプリカバッファ３は出力バッファの複数のＮｃｈトランジスタと同様の構成をしている。すなわち、Ｐｃｈレプリカバッファ２には複数のＰｃｈトランジスタが設けられており、Ｎｃｈレプリカバッファ３には複数のＮｃｈトランジスタが設けられている。出力バッファ１８のＰｃｈトランジスタ及びＮｃｈトランジスタはＰｃｈレプリカバッファ２及びＮｃｈレプリカバッファ３のトランジスタにそれぞれ対応している。Ｐｃｈレプリカバッファ２の各トランジスタのゲートにはＰｃｈ制御信号１６が入力され、Ｎｃｈレプリカバッファ３の各トランジスタのゲートにはＮｃｈ制御信号１７が入力される。
【００２２】
図２にＰｃｈレプリカバッファ２の構成を示す。図２はＰｃｈレプリカバッファ２の構成を示す回路図である。Ｐｃｈレプリカバッファ２は８本のトランジスタを備えている。各トランジスタのゲートには別々のＰｃｈ制御信号１６が入力され、個別にＯｎ／Ｏｆｆできるようになっている。Ｏｎするトランジスタの本数によりＯｎ抵抗が変更可能である。各トランジスタのソース及びドレインはそれぞれ共通である。Ｎｃｈレプリカバッファも同様の構成をしている。さらに、出力バッファ１８もＰｃｈレプリカバッファと同様の構成とＮｃｈレプリカバッファと同様の構成を組み合わせた構成をしている。レプリカバッファの各トランジスタのチャネル長及びチャネル幅は同じものを用いてもよく、あるいは異なるものでもよい。
【００２３】
本発明では、インピーダンス制御を行うため、図１に示すようにインピーダンス制御回路に２つのカレントミラー回路２４、２５が設けられている。一方のカレントミラー回路２４により、出力バッファ１８のＰｃｈトランジスタ及びＰｃｈレプリカバッファ２を制御する。他方のカレントミラー回路２５により出力バッファ１８のＮｃｈトランジスタ及びＮｃｈレプリカバッファ３を制御する。
【００２４】
Ｐｃｈ用のカレントミラー回路２４において、カレントミラー構成にしたＮｃｈトランジスタＭＮ１、ＭＮ２のドレイン側にＰｃｈレプリカバッファ２と外付け抵抗６とを接続する。すなわち、カレントミラー回路２４における２つのトランジスタの一方のＮｃｈトランジスタＭＮ２には、Ｐｃｈレプリカバッファ２が接続され、他方のＮｃｈトランジスタＭＮ１には外付け抵抗６が接続される。ＮｃｈトランジスタＭＮ１のゲートとドレインとは接続されている。これにより、Ｐｃｈレプリカバッファ２と外付け抵抗６に同じ電流が流れる。このＰｃｈレプリカバッファ２及び外付け抵抗６は高電源電位とカレントミラー回路２４のトランジスタのドレインとの間に配置される。この外付け抵抗６が電流源として機能して、カレントミラー回路２４に電流が流れる。
【００２５】
Ｎｃｈ用のカレントミラー回路２５において、カレントミラー構成にしたＰｃｈトランジスタＭＰ１、ＭＰ２のドレイン側にＮｃｈレプリカバッファ３と外付け抵抗７とを接続する。すなわち、カレントミラー回路２５における２つのトランジスタの一方のＰｃｈトランジスタＭＰ２には、Ｎｃｈレプリカバッファ３が接続され、他方のＰｃｈトランジスタＭＰ１には外付け抵抗７が接続される。ＰｃｈトランジスタＭＰ１のゲートとドレインとは接続されている。これにより、Ｎｃｈレプリカバッファ３と外付け抵抗７に同じ電流が流れる。このＮｃｈレプリカバッファ３及び外付け抵抗７は接地電位とカレントミラー回路２５のトランジスタのドレインとの間に配置される。この外付け抵抗７が電流源として機能して、カレントミラー回路２５に電流が流れる。
【００２６】
各カレントミラー回路において各トランジスタのドレイン電位は比較器９及び比較器１０にそれぞれ入力される。比較器９はＰｃｈ用のカレントミラー回路２４における２つドレイン電位を比較する。すなわち、比較器９はＰｃｈ用のカレントミラー回路２４と外付け抵抗６との接続点の電位とＰｃｈ用のカレントミラー回路２４とＰｃｈレプリカバッファ２との接続点の電位とを比較して、比較結果に基づく信号を出力する。このように、比較器９はカレントミラー回路２４の入力端子と出力端子の電位を比較する。一方、比較器１０はＮｃｈ用のカレントミラー回路２５における２つのドレイン電位を比較する。すなわち、比較器１０はＮｃｈ用のカレントミラー回路と抵抗７との接続点の電位とＮｃｈ用のカレントミラー回路２５とＮｃｈレプリカバッファ３との接続点の電位とを比較して、比較結果に基づく信号を出力する。このように、比較器１０はカレントミラー回路２５の入力端子と出力端子の電位を比較する。そして、比較器９及び比較器１０の出力をラッチ１２及びラッチ１３でラッチしたものを制御信号生成器１４及び制御信号生成器１５にそれぞれ入力する。
【００２７】
制御信号生成器１４及び制御信号生成器１５はカレントミラー回路のドレイン電位が等しくなるようにＰｃｈレプリカバッファ２及びＮｃｈレプリカバッファ３を制御するＰｃｈ制御信号１６及びＮｃｈ制御信号１７を出力する。すなわち、制御信号生成器１４はＰｃｈレプリカバッファ２を制御するためのＰｃｈ制御信号１６を出力して、Ｐｃｈ用のカレントミラー回路の各ドレイン電位が略同じなるようにする。
【００２８】
具体的には、制御信号生成器１４、１５は、それぞれアップダウンカウンタと、このアップダウンカウンタの出力するバイナリコードをサーモメータコードに変換するデコーダとを有する。アップダウンカウンタは、ラッチクロック１１によりラッチ１２、１３でラッチされた比較器９及び１０の出力信号に基づき、ラッチクロック１１に同期してアップカウントあるいはダウンカウントを行う。デコーダの出力するサーモメータコードが、Ｐｃｈ制御信号１６及びＮｃｈ制御信号１７として制御信号生成器１４及び１５から出力される。カレントミラー回路２４とＰｃｈレプリカバッファ２との接続点の電位がカレントミラー回路２４と外付け抵抗６との接続点の電位よりも高い場合、アップダウンカウンタはアップカウントを行い、Ｐｃｈレプリカバッファ２のＯｎ状態となっているトランジスタの数を１つ増加させる。反対にカレントミラー回路２４とＰｃｈレプリカバッファ２との接続点の電位がカレントミラー回路２４と外付け抵抗６との接続点の電位よりも低い場合、アップダウンカウンタはダウンカウントを行ない、Ｐｃｈレプリカバッファ２のＯｎ状態となっているトランジスタの数を１つ減少させる。カレントミラー回路２４の２つのトランジスタＭＮ１、ＭＮ２に流れる電流は等しいため、Ｐｃｈレプリカバッファ２のトランジスタの動作数の制御を繰り返すことにより、Ｐｃｈレプリカバッファ２が外付け抵抗６と略同じ抵抗となる。よって、カレントミラー回路２４とＰｃｈレプリカバッファ２との接続点の電位がカレントミラー回路２４と外付け抵抗６との接続点の電位が略等しくなる。
【００２９】
Ｎｃｈレプリカバッファ３に対しても同様の制御を行う。制御信号生成器１５はＮｃｈレプリカバッファ３を制御するためのＮｃｈ制御信号１７を出力し、Ｎｃｈ用のカレントミラー回路２５の各ドレイン電位が同じなるようにする。これにより、Ｎｃｈレプリカバッファ３が外付け抵抗７と略同じ抵抗となり、Ｎｃｈ用カレントミラー回路２５の２つのドレイン電位が略等しくなる、すなわち、各レプリカバッファのＯｎ抵抗と外付け抵抗の抵抗値とが同じになるよう、Ｐｃｈ制御信号１６及びＮｃｈ制御信号１７によりレプリカバッファのトランジスタの動作数を制御する。
【００３０】
制御信号生成器１４及び制御信号生成器１５からのＰｃｈ制御信号１６及びＮｃｈ制御信号１７はさらに、出力バッファ１８にも出力される。Ｐｃｈレプリカバッファ２と出力バッファ１８のＰｃｈトランジスタとに入力されるＰｃｈ制御信号１６は同一の信号であり、Ｐｃｈレプリカバッファ２のトランジスタと出力バッファ１８のＰｃｈトランジスタは同様に制御される。また、Ｎｃｈレプリカバッファ３と出力バッファ１８のＮｃｈトランジスタとに入力されるＮｃｈ制御信号１７は同一の信号であり、Ｎｃｈレプリカバッファ３のトランジスタと出力バッファ１８のＮｃｈトランジスタは同様に制御される。すなわち、レプリカバッファにおいてＯｎ状態となっているトランジスタと対応する出力バッファ１８のトランジスタが活性化されてデータを出力する。一方、レプリカバッファにおいてＯｆｆ状態となっているトランジスタと対応する出力バッファ１８のトランジスタが非活性化する。これにより、出力バッファ１８とレプリカバッファとでトランジスタの動作数が同じとなり、抵抗が略等しくなる。従って、出力バッファ１８のＰｃｈトランジスタ及びＮｃｈトランジスタのＯｎ抵抗は外付け抵抗６及び外付け抵抗７とそれぞれ等しくなり、インピーダンスの制御を行うことができる。本発明ではＶｒｅｆを用いていないため、精度よくインピーダンスを制御することができる。
【００３１】
Ｐｃｈ用のカレントミラー回路２４において、ＮｃｈトランジスタＭＮ１、ＭＮ２のソースと接地電位との間にはＮｃｈトランジスタＭＮ３が設けられている。このＮｃｈトランジスタＭＮ３のゲートにはクロックコントローラ８からＰｃｈストップ信号４が入力される。このストップ信号が入力されるＮｃｈトランジスタＭＮ３をＯｆｆすることにより、カレントミラー回路２４に流れる定常電流を止めることができる。
【００３２】
Ｎｃｈ用のカレントミラー回路２５において、ＰｃｈトランジスタＭＰ１、ＭＰ２のソースと高電源電位の間にはＰｃｈトランジスタＭＰ３が設けられている。このＰｃｈトランジスタＭＰ３のゲートにはクロックコントローラ８からＮｃｈストップ信号５が入力される。このストップ信号が入力されるＰｃｈトランジスタＭＰ３をＯｆｆすることにより、カレントミラー回路２５に流れる定常電流を止めることができる。
【００３３】
また、クロックコントローラ８はラッチ１２及びラッチ１３に基準クロックに基づいたラッチクロック１１を出力する。さらにクロックコントローラ８はＰｃｈストップ信号４及びＮｃｈストップ信号５をラッチクロック１１と同期させて出力する。Ｐｃｈストップ信号４及びＮｃｈストップ信号５により、カレントミラー回路のソース側に配置されたトランジスタをＯｎ／Ｏｆｆする。これにより、データ取り込みに影響ないタイミングでクロックに同期して、カレントミラー回路に流れる定常電流を止めることができる。また、テスト時等、インピーダンスを補正する必要が無い場合にも、定常電流を止めることができる。従って、インピーダンス制御に影響を及ぼすことがないため、低消費電力で精度よいインピーダンスの制御を行うことができる。
【００３４】
本実施の形態の動作タイミングについて図３を用いて説明する。図３は本実施の形態における動作タイミングを示すタイミングチャートである。本実施の形態において、インピーダンス制御回路は基準クロックの８分周で動作する。よって、ラッチクロック１１の幅を基準クロックの幅の８倍にしている。Ｐｃｈストップ信号４及びＮｃｈストップ信号５をラッチクロックと同期して動作させている。すなわち、ラッチクロック間では、図３の点線に示されるようにカレントミラー回路のソース側のトランジスタがＯｆｆするようにＰｃｈストップ信号４及びＮｃｈストップ信号５が出力する。このため、データ取り込みに影響ないタイミングでクロックに同期して、カレントミラー回路に流れる定常電流を止めることができる。この期間はカレントミラー回路に定常電流が流れないため、消費電力を低減することができる。
【００３５】
Ｐｃｈ制御信号１６及びＮｃｈ制御信号１７はトランジスタの本数分だけ制御信号があり、それぞれの制御信号がラッチクロックに同期してＨかＬになる。制御信号がＨの場合、レプリカバッファのトランジスタがＯｎし、制御信号がＬの場合、レプリカバッファのトランジスタがＯｆｆする。Ｐｃｈ制御信号１６及びＮｃｈ制御信号１７によりレプリカバッファの各トランジスタがＯｎ／Ｏｆｆ制御される。レプリカバッファのＯｎ抵抗と外付け抵抗の抵抗値とが同じになるよう、レプリカバッファのトランジスタの動作数が制御される。これにより、レプリカバッファ及び出力バッファ１８の各トランジスタが個別に制御される。
【００３６】
例えば、図３に示すようにラッチクロック１１のＨの幅を基準クロックの幅の８倍とする。そして、Ｐｃｈストップ信号４のＬの期間及びＮｃｈストップ信号５のＨの期間がラッチクロック１１のＬの期間に含まれるよう設定する。すなわち、ストップ信号を比較器に入力するデータの取り込みに影響の無いタイミングとする。ここでは、Ｐｃｈストップ信号４のＬの幅及びＮｃｈストップ信号５のＨの幅を基準クロックの４倍とし、Ｐｃｈストップ信号４のＨの幅、及びＮｃｈストップ信号５のＬの幅を基準クロックの１２倍としている。これにより、カレントミラー回路に電流が流れる期間を約１２／１６にすることができる。よって、全体の１／４の時間だけカレントミラー回路に電流が流れるのを止めることができ、消費電力を低減することができる。
【００３７】
本発明では、カレントミラーのドレイン側にレプリカバッファと外付け抵抗とを接続する構成にし、カレントミラーのドレインの電位がそろうようにレプリカバッファを制御することにより、インピーダンス制御を行うようにした。そのため、Ｖｒｅｆを供給する必要がないため精度良くインピーダンスを制御することができる。また、カレントミラー部に流れる電流はクロックに同期して止められるため、定常電流が削減できる。
【００３８】
発明の実施の形態２．
本実施の形態にかかるインピーダンス制御回路は実施の形態１と同様の構成をしており、その動作タイミングが異なるものである。本実施の形態にかかる動作タイミングについて図４を用いて説明する。図４は本実施の形態にかかるインピーダンス制御回路の動作タイミングを示すタイミングチャートである。なお、実施の形態１と同様の構成については説明を省略する。
【００３９】
本発明にかかるインピーダンス制御回路はインピーダンス制御を動作させている間、Ｎｃｈストップ信号をＬにし、Ｐｃｈストップ信号をＨにして、カレントミラー回路に電流を流している。そのため、インピーダンス制御を動作させている間はカレントミラー回路に貫通電流が発生する。本実施の形態ではカレントミラー回路に流れる貫通電流を実施の形態１よりもさらに低減させるため、動作タイミングを変更している。具体的には、実施の形態１よりもラッチクロック１１の幅を狭くして、カレントミラー回路のソース側のトランジスタがＯｆｆする期間を長くしている。
【００４０】
このため本実施の形態では、実施の形態１と同様にラッチクロックを基準クロックの８分周で動作させているが、ラッチクロックのＨの幅を狭くしている。このラッチクロックがＨとなる幅はインピーダンス制御に必要な最小幅になるように制御している。ここでは、ラッチクロックのＨの幅を基準クロックの２倍の幅としている。これにより、Ｎｃｈストップ信号をＬにし、Ｐｃｈストップ信号をＨにする期間を短くすることができる。よって、カレントミラー回路のソース側のトランジスタがＯｆｆする期間を長くすることができ、貫通電流を低減することができる。
【００４１】
ここでは、図４に示すようにラッチクロックのＨよりも前後１クロックずつ長くしているため、Ｎｃｈストップ信号がＬとなる幅、及びＰｃｈストップ信号がＨとなる幅が基準クロックの幅の６倍となる。これにより、カレントミラー回路に電流が流れる期間を約６／１６にすることができる。よって、全体の５／８の時間だけカレントミラー回路に電流が流れるのを止めることができ、実施の形態１よりもさらに消費電力を低減することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明にかかるインピーダンス制御回路の構成を示す回路図である。
【図２】本発明の実施の形態１にかかるインピーダンス制御回路の動作タイミングを示すタイミングチャートである。
【図３】本発明のインピーダンス制御回路におけるＰｃｈレプリカバッファの構成を示す回路図である。
【図４】本発明の実施の形態２にかかるインピーダンス制御回路の動作タイミングを示すタイミングチャートである。
【図５】従来のインピーダンス制御回路の構成を示す回路図である。
【符号の説明】
【００４３】
１  インピーダンス制御回路、２  Ｐｃｈレプリカバッファ、
３  Ｎｃｈレプリカバッファ、４  Ｐｃｈストップ信号、５  Ｎｃｈストップ信号
６  外付け抵抗、７  外付け抵抗、８  クロックコントローラ、
９  比較器、１０  比較器、
１１  ラッチクロック、１２  ラッチ、１３  ラッチ、１４  制御信号生成器、
１５  制御信号生成器、１６  Ｐｃｈ制御信号、１７  Ｎｃｈ制御信号、
１８  出力バッファ、２２  選択回路、２３  選択回路
２４  カレントミラー回路、２５  カレントミラー回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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