(57)【要約】【課題】耐圧を高めることと、逆回復損失を小さくすることとを両立することが可能である半導体装置およびこれを用いた電気回路を提供すること。【解決手段】ｎ+型半導体層１と、ｎ-型半導体層２と、ドレイン電極５と、ｐ型半導体層３と、ｎ+型半導体層４と、ゲート絶縁膜６１を介して設けられたゲート電極６と、ソース電極７と、を備えた半導体装置Ａであって、ｎ+型半導体層１の裏面側部分が、合金化処理されていないか、オーミックコンタクトを生じない程度の合金化処理とされていることにより、ｎ+型半導体層１とドレイン電極５との接合状態がショットキーコンタクトとされている。【選択図】  図１
2008124300.tif 000002
【特許請求の範囲】
【請求項１】
第１ｎ+型半導体層と、
上記第１ｎ+型半導体層の表面側に形成されたｎ-型半導体層と、
上記第１ｎ+型半導体層の裏面側に形成されたドレイン電極と、
その一端面が上記ｎ-型半導体層の表面側に露出するとともに、他端部が上記ｎ-型半導体層に進入しているｐ型半導体層と、
その一端面が上記ｐ型半導体層の表面側に露出し、他の部分が上記ｐ型半導体層に埋まっている第２ｎ+型半導体層と、
上記ｐ型半導体層のうち上記ｎ-型半導体層と上記第２ｎ+型半導体層とに挟まれた部分の表面側に、ゲート絶縁膜を介して設けられたゲート電極と、
上記ｐ型半導体層の表面および上記第２ｎ+型半導体層の表面に接するソース電極と、
を備えた半導体装置であって、
上記第１ｎ+型半導体層の裏面側部分が、合金化処理されていないか、オーミックコンタクトを生じない程度の合金化処理とされていることにより、上記第１ｎ+型半導体層と上記ドレイン電極と接合状態がショットキーコンタクトとされていることを特徴とする、半導体装置。
【請求項２】
上記ドレイン電極は、上記第１ｎ+型半導体層に接するショットキーメタル層を備えており、
上記ショットキーメタル層は、Ｔｉからなる、請求項１に記載の半導体装置。
【請求項３】
請求項１または２に記載の半導体装置と、
上記ソース電極から上記ドレイン電極に向かう方向が順方向となるように接続されたダイオードと、を備える電気回路であって、
上記ソース電極から上記ドレイン電極へと向かう方向に流れる電流を生じさせる電圧は、上記半導体装置を経由する経路における電圧の方が、上記ダイオード内を経由する経路における電圧よりも大であることを特徴とする、電気回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をはじめとする半導体装置、およびこれを用いたインバータ回路をはじめとする電気回路に関する。
【背景技術】
【０００２】
図５は、従来の半導体装置の一例を示している（たとえば、特許文献１参照）。同図に示された半導体装置Ｘは、ＭＯＳＦＥＴとして構成されている。半導体装置Ｘは、ｎ+型半導体層９１、ｎ-型半導体層９２、ｐ型半導体層９３、およびｎ+型半導体層９４が積層されている。ｐ型半導体層９３には、ｎ-型半導体層９２に進入するコラム部９３ａが形成されている。ｎ+型半導体層９１の裏面には、ドレイン電極９５が形成されている。ドレイン電極９５を形成した後に６００℃程度の合金化処理を施すことにより、ｎ+型半導体層９１とドレイン電極９５との接触状態は、オーミックコンタクトとされている。ｐ型半導体層９３の表面側部分のうち、ｎ+型半導体層９４とｎ-型半導体層９２とに挟まれた部分にはゲート絶縁膜９７ａを介してゲート電極９６が形成されている。ゲート電極９６は、層間絶縁膜９７ｂによって覆われている。ｐ型半導体層９３およびｎ+型半導体層９４それぞれの表面側部分のうち層間絶縁膜９７ｂから露出した部分には、ソース電極９８が形成されている。半導体装置Ｘは、コラム部９３ａとｎ-型半導体層９２とがｎ+型半導体層９１が広がる方向において並んでいる、Super Junction型のＭＯＳＦＥＴとされている。このような半導体装置Ｘは、オン抵抗を抑制しつつ、耐圧を高めることができるという利点を有する。
【０００３】
しかしながら、半導体装置Ｘがたとえばインバータ回路などの電気回路に用いられる場合、オン状態からオフ状態とされたときに生じる逆回復損失が大きくなるという問題がある。逆回復損失は、半導体装置Ｘに不可避的に存在するいわゆる寄生容量の大きさに依存する。この寄生容量が大きいほど、オン状態からオフ状態に切り替えられたときに、順方向とは逆方向であるソース電極９８からドレイン電極９５に向かう方向に半導体装置Ｘ内を流れる電流が大きくなる。この電流が半導体装置Ｘ内を流れることによるエネルギー損失の大きさが、上述した逆回復損失の大きさとなる。Super Junction型のＭＯＳＦＥＴとされた半導体装置Ｘにおいては、耐圧を高めることと、逆回復損失を小さくすることとを両立することが困難であった。
【０００４】
【特許文献１】特開２００４−９５９５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記した事情のもとで考え出されたものであって、耐圧を高めることと、逆回復損失を小さくすることとを両立することが可能である半導体装置およびこれを用いた電気回路を提供することをその課題とする。
【課題を解決するための手段】
【０００６】
本発明の第１の側面によって提供される半導体装置は、第１ｎ+型半導体層と、上記第１ｎ+型半導体層の表面側に形成されたｎ-型半導体層と、上記第１ｎ+型半導体層の裏面側に形成されたドレイン電極と、その一端面が上記ｎ-型半導体層の表面側に露出するとともに、他端部が上記ｎ-型半導体層に進入しているｐ型半導体層と、その一端面が上記ｐ型半導体層の表面側に露出し、他の部分が上記ｐ型半導体層に埋まっている第２ｎ+型半導体層と、上記ｐ型半導体層のうち上記ｎ-型半導体層と上記第２ｎ+型半導体層とに挟まれた部分の表面側に、ゲート絶縁膜を介して設けられたゲート電極と、上記ｐ型半導体層の表面および上記第２ｎ+型半導体層の表面に接するソース電極と、を備えた半導体装置であって、上記第１ｎ+型半導体層の裏面側部分が、合金化処理されていないか、オーミックコンタクトを生じない程度の合金化処理とされていることにより、上記第１ｎ+型半導体層と上記ドレイン電極と接合状態がショットキーコンタクトとされていることを特徴としている。
【０００７】
このような構成によれば、上記ソース電極から上記ドレイン電極に向かう方向には、電流が流れにくくなる。これにより、上記半導体装置がオン状態からオフ状態へと切り替えられたときに、上記半導体装置内を上記ソース電極から上記ドレイン電極へと流れる電流を抑制することが可能である。したがって、上記半導体装置の逆方向損失を小さくすることができる。
【０００８】
本発明の好ましい実施の形態においては、上記ドレイン電極は、上記第１ｎ+型半導体層に接するショットキーメタル層を備えており、上記ショットキーメタル層は、Ｔｉからなる。このような構成によれば、上記ドレイン電極と上記第１ｎ+型半導体層との接触状態をショットキーコンタクトとするのに好適である。また、Ｔｉは、上記第１ｎ+型半導体層の一般的な材質であるＳｉと線膨張係数が比較的近い値である。したがって、上記半導体装置の製造工程において、上記ショットキーメタル層が上記第１ｎ+型半導体層から剥離してしまうことを防止することができる。
【０００９】
本発明の第２の側面によって提供される電気回路は、本発明の第１の側面によって提供される半導体装置と、上記ソース電極から上記ドレイン電極に向かう方向が順方向となるように接続されたダイオードと、を備える電気回路であって、上記ソース電極から上記ドレイン電極へと向かう方向に流れる電流を生じさせる電圧は、上記半導体装置を経由する経路における電圧の方が、上記ダイオード内を経由する経路における電圧よりも大であることを特徴としている。
【００１０】
このような構成によれば、上記電気回路において上記半導体装置をオン状態からオフ状態へと切り替えたときに生じる逆方向の電流を、上記ダイオード内に導くことが可能である。したがって、上記半導体装置内を逆方向の電流が流れることによって生じる逆回復損失を小さくするのに適している。
【００１１】
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
【００１３】
図１は、本発明に係る半導体装置の一例を示している。同図に示された半導体装置Ａは、ｎ+型半導体層１、ｎ-型半導体層２、ｐ型半導体層３、ｎ+型半導体層４、ドレイン電極５、ゲート電極６、およびソース電極７を備えており、Super Junction型のＭＯＳＦＥＴとして構成されている。
【００１４】
ｎ+型半導体層１は、たとえばＳｉにｎ型半導体とするための不純物であるドナーが比較的高濃度で添加されたものであり、本発明で言う第１ｎ+型半導体層に相当する。本実施形態においては、ｎ+型半導体層１は、半導体装置Ａを形成するための基板となっており、その表面側にｎ-型半導体層２、ｐ型半導体層３、ｎ+型半導体層４などを形成するための土台となっている。ｎ+型半導体層１の裏面側には、ドレイン電極５が形成されている。
【００１５】
ｎ-型半導体層２は、たとえばＳｉにｎ型半導体とするための不純物であるドナーが比較的低濃度で添加されたものである。本実施形態においては、ｎ-型半導体層２は、ｎ+型半導体層１上にエピタキシャル成長させることにより形成されている。
【００１６】
ｐ型半導体層３は、たとえばＳｉにｐ型半導体とするための不純物であるアクセプタが添加されたものである。ｐ型半導体層３の形成は、たとえばｎ-型半導体層２を形成した後に、ｎ-型半導体層２の一部にアクセプタをイオン注入することによって行う。ｐ型半導体層３には、コラム部３１が形成されている。コラム部３１は、ｎ-型半導体層２内をｎ+型半導体層１に向かって延びており、アクセプタの拡散を制御する方法またはあらかじめトレンチを形成しておく方法などによって形成される。本実施形態の半導体装置Ａは、コラム部３１とｎ-型半導体層２の一部とがｎ+型半導体層１が広がる方向において交互に配列された構造とされている。このような構造が、Super Junction型のＭＯＳＦＥＴの特徴であり、オン抵抗を抑制しつつ、耐圧を高めるのに有利となっている。
【００１７】
ｎ+型半導体層４は、ｐ型半導体層３の表側部分に形成されており、その周囲がｐ型半導体層３に囲われた格好となっている。ｎ+型半導体層４は、たとえばｐ型半導体層３を形成した後に、ｐ型半導体層３の一部にドナーを比較的高濃度にイオン注入することによって形成される。ｐ型半導体層３の表面側部分のうち、ｎ-型半導体層２の表面側部分とｎ+型半導体層４とによって挟まれた部分は、いわゆるチャネル領域となっている。ｎ+型半導体層４は、本発明で言う第２ｎ+型半導体層に相当する。
【００１８】
ゲート電極６は、半導体装置Ａに流れる電流の大きさを制御するための電圧を印加する電極であり、たとえばポリシリコンによって形成されている。ゲート電極６は、ゲート絶縁膜６１を介してｐ型半導体層３の上記チャネル領域上に配置されている。ゲート絶縁膜６１は、たとえばＳｉＯ2からなる。ゲート電極６およびゲート絶縁膜６１は、層間絶縁膜６２によって覆われている。層間絶縁膜６２は、たとえばＣＶＤ法によって形成されたＳｉＯ2からなる膜である。層間絶縁膜６２は、たとえばエッチングによってｎ+型半導体層４の一部が露出する形状とされる。
【００１９】
ソース電極７は、たとえば蒸着法によって形成されたＡｕからなる層である。ソース電極７は、ｐ-型半導体層３およびｎ+型半導体層４それぞれの表面側部分のうち、層間絶縁膜６２から露出した部分に接している。ゲート電極６とソース電極７とは、層間絶縁膜６２によって絶縁されている。
【００２０】
ドレイン電極５は、ショットキーメタル層５１および裏メタル層５２からなる。ショットキーメタル層５１は、ｎ+型半導体層１との界面において、いわゆるショットキー障壁を形成するための層であり、本実施形態においては、Ｔｉによって形成されている。ｎ+型半導体層１の裏面側部分は、後述するようにオーミックコンタクトを生じない程度のわずかに合金化処理が施されている。裏メタル層５２は、たとえば半導体装置Ａをダイボンディングするために用いられる部分であり、ショットキーメタル層５１を介してｎ+型半導体層１と導通している。裏メタル層５２は、たとえばＡｇからなる。
【００２１】
ドレイン電極５を形成するには、まず、ｎ+型半導体層１の表面側にｎ-型半導体層２、ｐ型半導体層３、ｎ+型半導体層４、ゲート電極６、およびソース電極７を形成した後に、ｎ+型半導体層１の裏面を研削によって滑らかな面とする。次いで、たとえばスパッタ法によってｎ+型半導体層１の裏面にＴｉの膜を形成する。このスパッタ法に次いで、Ｔｉの膜が形成されたｎ+型半導体層１をたとえばオーブン内で３００℃程度に昇温することにより合金化処理を施す。これにより、Ｔｉからなるショットキーメタル層５１が得られる。処理温度を３００℃程度とすれば、ｎ+型半導体層１の裏面側部分に対して、ショットキーメタル層５１との接合状態がショットキーコンタクトとなる程度の合金化処理を施すことができる。そして、たとえばスパッタ法によりショットキーメタル層５１の裏面側にＡｇからなる裏メタル層５２を形成する。
【００２２】
図２は、半導体装置Ａを用いた電気回路Ｂの一部を示している。この電気回路Ｂは、たとえば、照明器具用のインバータ回路である。電気回路Ｂには、半導体装置ＡとダイオードＤとが搭載されている。ダイオードＤは、半導体装置Ａのソース電極７からドレイン電極５へと向かう方向が順方向となるように接続されている。ダイオードＤとしては、高速整流ダイオード（ＦＲＤ：First Recovery Diode）と称されるタイプのダイオードが適している。
【００２３】
次に、半導体装置Ａおよび電気回路Ｂの作用について説明する。
【００２４】
本実施形態によれば、ｎ+型半導体層１とショットキーメタル層５１との間のショットキー障壁により、ｎ+型半導体層１からドレイン電極５へと向かう方向には電流が流れにくい構成となっている。これは、図２に示すように、半導体装置Ａの内部にドレイン電極５に対して直列に接続されたショットキーバリアダイオードＤｓが形成されたことと等価である。
【００２５】
図３は、ソース電極７からドレイン電極５へと向かう方向に電流を流す場合の電圧Ｖｆと電流Ｉｆの特性を示している。曲線Ｇｘは、図５に示された半導体装置Ｘの特性を示している。半導体装置Ｘにおいては、ソース電極９８からｐ型半導体層９３、ｎ-型半導体層９２およびｎ+型半導体層９１を経てドレイン電極９５へと至る経路にいわゆるボディダイオードと呼ばれるダイオードが形成されている。このボディダイオードの存在により、曲線Ｇｘで示される電圧−電流特性となる。曲線Ｇｄは、ダイオードＤの電圧−電流特性を表している。曲線Ｇｘと曲線Ｇｄを比較すると、ソース電極７からドレイン電極５に向けて同じ大きさの電流Ｉｆ0を流すために必要な電圧は、曲線Ｇｘの方が低い。半導体装置Ｘがオン状態からオフ状態とされたときには、ソース電極７からドレイン電極５へと流れようとする電流が発生する。半導体装置Ｘによれば、たとえダイオードＤと併用したとしても、上記電流が半導体装置Ｘ内を流れてしまい、逆回復損失が過大なものとなってしまう。
【００２６】
これに対し、本実施形態によれば、ショットキーバリアダイオードＤｓが形成されたものと等価の構成となっていることにより、電圧−電流特性が図３の曲線Ｇａによって示されるものとなる。曲線Ｇａは、ソース電極７からドレイン電極５に向けて同じ大きさの電流Ｉｆ0を流すために必要な電圧が曲線Ｇｄよりも大きい。このため、半導体装置Ａがオン状態からオフ状態とされたときには、ソース電極７からドレイン電極５に向かう電流はダイオードＤ内を流れることとなり、半導体装置Ａ内にはほとんど流入しない。
【００２７】
図４は、オン状態からオフ状態に切り替えたときの電流Ｉｆの履歴を表しており、横軸は時間Ｔである。曲線Ｉａは、電気回路Ｂにおいて半導体装置Ａをオン状態からオフ状態へと切り替えた場合に半導体装置Ａ内を流れる電流の推移を表している。曲線Ｉｘは、従来の半導体装置Ｘを用いた電気回路における電流の推移を表している。本図によく表れているように、半導体装置Ｘを用いた構成においては、オン状態からオフ状態へと切り替えられた直後に、順方向に流れていた電流の大きさを超える逆方向の電流が流れている。これにより、半導体装置Ｘ内において過大な逆回復損失が生じている。一方、本実施形態の半導体装置Ａが用いられた電気回路Ｂにおいては、曲線Ｉａに表されるように、オフ状態に切り替えられた後には、わずかな電流が逆方向に流れるのみである。これは、図３に示した特性により、逆方向に流れる電流のほとんどをダイオードＤに適切に導けていることを表している。したがって、半導体装置Ａを用いた電気回路Ｂにおいては、逆回復損失を大幅に抑制することが可能である。
【００２８】
ショットキーメタル層５１をＴｉによって形成すれば、ｎ+型半導体層１との接触状態をショットキーコンタクトとするのに好適である。また、ｎ+型半導体層１の裏面にショットキーメタル層５１を形成するには、Ｔｉの膜を形成した後に３００℃程度の温度で合金化処理を施せばよい。この温度は、たとえばｎ+型半導体層１の裏面にオーミックコンタクトを形成するための合金化処理における一般的な処理温度である６００℃に対して格段に低い温度である。さらに、Ｔｉは、その線膨張係数がｎ+型半導体層１の材質であるＳｉの線膨張係数と比較的近い値である。線膨張係数が互いに近い値であるｎ+型半導体層１とＴｉの膜とを３００℃程度という比較的低温によって合金化処理することにより、ｎ+型半導体層１からショットキーメタル層５１、すなわちドレイン電極５が剥離してしまうことを適切に防止することができる。
【００２９】
本発明に係る半導体装置およびこれを用いた電気回路は、上述した実施形態に限定されるものではない。本発明に係る半導体装置およびこれを用いた電気回路の各部の具体的な構成は、種々に設計変更自在である。
【００３０】
本発明で言うショットキーメタル層は、Ｔｉからなるものに限定されず、第１ｎ+型半導体層との接触状態をショットキーコンタクトとすることが可能な材質を用いればよい。第１ｎ+型半導体層に対する合金化処理を比較的低温で行えば、ショットキーメタル層の材質を変えても、ある程度のショットキーコンタクトとすることができる。また、ショットキーメタル層の材質を適切に選択することにより、第１ｎ+型半導体層に対して合金化処理を施さない構成としてもよい。ドレイン電極の構成は、上述したショットキーメタル層と裏メタル層との２層構造のほかに、単一の材質からなる構造であっても、第１ｎ+型半導体層との接触状態がショットキーコンタクトとなればよい。本発明に係る電気回路は、インバータ回路として構成するのに適しているが、本発明はこれに限定されず、耐圧を高めることと逆回復損失を低減することとが求められる種々の電気回路に適用することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明に係る半導体装置の一例を示す要部断面図である。
【図２】本発明に係る電気回路の一例を示す回路図である。
【図３】本発明に係る半導体装置の電圧−電流特性を示すグラフである。
【図４】本発明に係る電気回路の逆回復損失を示すグラフである。
【図５】従来の半導体装置の一例を示す要部断面図である。
【符号の説明】
【００３２】
Ａ      半導体装置
Ｂ      電気回路
Ｄ      ダイオード
１      ｎ+型半導体層（第１ｎ+型半導体層）
２      ｎ-型半導体層
３      ｐ型半導体層
４      ｎ+型半導体層（第２ｎ+型半導体層）
５      ドレイン電極
６      ゲート電極
７      ソース電極
３１    コラム部
５１    ショットキーメタル層
５２    裏メタル層
６１    ゲート絶縁膜
６２    層間絶縁膜
【図１】
2008124300.tif 000003
【図２】
2008124300.tif 000004
【図３】
2008124300.tif 000005
【図４】
2008124300.tif 000006
【図５】
2008124300.tif 000007