(57)【要約】【課題】ＳＯＧ膜からの脱ガスによる配線不良が生じている確率が高い半導体ウェハ又は半導体チップを検出することができる半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、第１絶縁膜８上に配線パターン９ａ及びＴＥＧパターン９ｂを形成する工程と、第２絶縁膜１０をＣＶＤ法により形成する工程と、第２絶縁膜１０の凹部内にＳＯＧからなる第３絶縁膜１１を形成する工程と、第２絶縁膜１０上及び第３絶縁膜１１上に、第４絶縁膜１２をＣＶＤ法により形成する工程と、配線パターン９ａ上に位置する第１接続孔１４ａ、及びＴＥＧパターン９ｂ上に位置するＴＥＧ用第１接続孔１４ｂを形成する工程と、層間絶縁膜１４を加熱しつつ導電膜１５を形成する工程とを具備する。ＴＥＧパターン９ｂは、配線パターン９ａにおける最小の配線間隔以下の間隔で、複数の第１線状パターンを互いに平行に配置した構成を有する。【選択図】図３
2008153333.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェハ上又は上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に導電膜を形成し、該導電膜を選択的に除去することにより、配線パターン及びＴＥＧパターンを形成する工程と、
前記第１絶縁膜上、前記配線パターン上、及び前記ＴＥＧパターン上に、前記配線パターン及び前記ＴＥＧパターンの有無に起因した凹部を有する第２絶縁膜をＣＶＤ法により形成する工程と、
前記第２絶縁膜上にＳＯＧ溶液を塗布し、前記ＳＯＧ溶液の一部を遠心力により除去し、その後熱処理することにより、前記凹部内にＳＯＧからなる第３絶縁膜を形成する工程と、
前記第２絶縁膜上及び前記第３絶縁膜上に、第４絶縁膜をＣＶＤ法により形成し、前記第２〜第４絶縁膜からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記配線パターン上に位置する第１接続孔、及び前記ＴＥＧパターン上に位置するＴＥＧ用第１接続孔を形成する工程と、
前記層間絶縁膜上、前記接続孔内、及び前記ＴＥＧ用第１接続孔内に導電膜を形成する工程と、
を具備し、
前記ＴＥＧパターンは、前記配線パターンにおける最小の配線間隔以下の間隔で、複数の第１線状パターンを互いに平行に配置した構成を有する半導体装置の製造方法。
【請求項２】
前記複数の第１線状パターンそれぞれの幅は、前記配線パターンにおける最小の配線幅以下である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記複数の第１線状パターンは直線パターンであり、前記半導体ウェハの径方向に対して略垂直に配置されている請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記複数の第１線状パターンは互いに長さが略同じであり、かつ端部の位置が揃っており、
前記ＴＥＧパターンは、前記複数の第１線状パターンの両端部それぞれの近傍に、該両端部それぞれから離れており、かつ前記第１線状パターンに略直角な方向に延伸する第２線状パターンを具備する請求項３に記載の半導体装置の製造方法。
【請求項５】
前記複数の第１線状パターンの端部から前記第２線状パターンまでの距離は、前記配線パターンにおける最小の配線間隔以下である請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１絶縁膜を形成する工程の前に、前記半導体ウェハにＬＯＣＯＳ酸化膜を形成する工程を具備し、
前記ＬＯＣＯＳ酸化膜は、前記複数の第１線状パターンそれぞれの下方に位置する複数の線状パターンを有し、
前記凹部は、前記ＬＯＣＯＳ酸化膜の線状パターンの有無によって大きくなる請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第１絶縁膜を形成する工程の前、かつ前記ＬＯＣＯＳ酸化膜を形成する工程の後に、前記ＬＯＣＯＳ酸化膜が有する複数の線状パターンそれぞれ上に、線状のポリシリコンパターンを形成する工程を具備し、
前記複数の線状のポリシリコンパターンは、前記複数の第１線状パターンそれぞれの下方に位置していて該複数の第１線状パターンそれぞれに沿う方向に延伸しており、
前記凹部は、前記ＬＯＣＯＳ酸化膜及び前記ポリシリコンパターンの積層構造の有無によって大きくなる請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１絶縁膜を形成する工程の前に、前記第１絶縁膜の下層に位置する複数の線状の導電パターンを形成する工程を具備し、
前記複数の導電パターンは、それぞれ前記複数の第１線状パターンそれぞれの下方に位置し、該前記複数の第１線状パターンそれぞれに沿う方向に延伸しており、
前記凹部は、前記導電パターンの有無によって大きくなる請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記第１絶縁膜を形成する工程の前に、
前記半導体ウェハに、前記第１線状パターンと交わる方向に延伸し、かつ互いに略平行な複数の線状パターンを有するＬＯＣＯＳ酸化膜を形成する工程を具備し、
前記第１絶縁膜を形成する工程の後、かつ前記配線パターン及び前記ＴＥＧパターンを形成する工程の前に、前記第１絶縁膜に、前記ＬＯＣＯＳ酸化膜が有する複数の線状パターン相互間に位置し、かつ前記第１線状パターンの下方に位置するＴＥＧ用第２接続孔を形成する工程を具備し、
前記ＴＥＧ用第１接続孔を形成する工程において、前記ＴＥＧ用第１接続孔を、前記第１線状パターンと前記ＬＯＣＯＳ酸化膜の交差部分の上方に形成し、
前記凹部は、前記ＬＯＣＯＳ酸化膜、前記ポリシリコンパターン、及び前記ＴＥＧ用第２接続孔の有無によって大きくなる請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第１絶縁膜を形成する工程の前、かつ前記ＬＯＣＯＳ酸化膜を形成する工程の後に、前記ＬＯＣＯＳ酸化膜が有する複数の線状パターンそれぞれ上に、前記第１線状パターンと交わる線状のポリシリコンパターンを形成する工程を具備し、
前記凹部は、前記ポリシリコンパターンの有無によって大きくなる請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、層間絶縁膜の一部にＳＯＧ膜を用いた半導体装置の製造方法に関する。特に本発明は、ＳＯＧ膜からの脱ガスによる配線不良が生じている確率が高い半導体ウェハ又は半導体チップを検出することができる半導体装置の製造方法に関する。
【背景技術】
【０００２】
図１２は、従来の半導体装置の構成を説明する為の断面図である。この半導体装置は、層間絶縁膜１１０上にＡｌ合金配線１１１を有する。層間絶縁膜１１０には、層間絶縁膜１１０の下に位置する構造物の影響により、凹凸が形成されている。
【０００３】
Ａｌ合金配線１１１上には層間絶縁膜１１５が形成されている。層間絶縁膜１１５は、絶縁膜１１２，１１３，１１４をこの順に積層した構造である。絶縁膜１１２はＣＶＤにより形成された膜であり、絶縁膜１１２の凹凸に沿った形状を有している。絶縁膜１１３はＳＯＧ溶液を塗布し、その後遠心力により余分なＳＯＧ溶液を除去した後、ＳＯＧ溶液に含まれる溶剤を熱処理により除去することにより形成された膜（以下、ＳＯＧ膜と記載）であり、絶縁膜１１２の凹部に位置している。絶縁膜１１４はＣＶＤ法により形成された膜であり、絶縁膜１１３からの脱ガスを抑制する為に形成されている。このような構造を有する層間絶縁膜１１５は、ＳＯＧ膜により形成された絶縁膜１１３によって平坦性が向上している（例えば特許文献１参照）。
【０００４】
また、層間絶縁膜１１５の凸部には接続孔１１５ａが形成されており、層間絶縁膜１１５上にはＡｌ合金配線１１６が形成されている。Ａｌ合金配線１１６は、一部が接続孔１１５ａに埋め込まれることによりＡｌ合金配線１１１に電気的に接続している。
【０００５】
【特許文献１】特開平５−１２９２４７号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＳＯＧ膜を有する層間絶縁膜に接続孔を形成し、この接続孔に一部が埋め込まれた配線を形成する場合、接続孔の側面にＳＯＧ膜が露出することがある。この場合、配線形成時に加えられる熱により、ＳＯＧ膜から脱ガスが生じ、配線にカバレッジ不良（例えば図１０の符号１１６ｂで示す部分）、及び表面不良（例えば図１０の符号１１６ａで示す部分）が生じることがある。カバレッジ不良が生じた半導体装置は耐久性に問題があるため、不良品とすることが望ましい。しかし、従来は脱ガスによるカバレッジ不良を検出することは難しかった。
【０００７】
なお、接続孔形成後かつ配線形成前に加熱処理を行い、接続孔内で露出しているＳＯＧ膜から脱ガスさせ、カバレッジ不良の発生そのものを抑制する方法もある。この場合、例えば雰囲気中のＳＯＧ溶液の溶剤濃度（すなわちＳＯＧ膜から脱ガスした成分の濃度）をモニタリングすることにより脱ガス終了を検出する必要がある。しかし、脱ガスは半導体ウェハの特定部分のみで生じており、トータルの脱ガス量は少ない為、雰囲気中の溶剤濃度は極微量となってしまい、その結果、溶剤濃度のモニタリングでは精度よく脱ガス終了を検出することは困難である。このため、この方法も現実的ではない。
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ＳＯＧ膜からの脱ガスによる配線不良が生じている確率が高い半導体ウェハ又は半導体チップを検出することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体ウェハ上又は上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に導電膜を形成し、該導電膜を選択的に除去することにより、配線パターン及びＴＥＧパターンを形成する工程と、
前記第１絶縁膜上、前記配線パターン上、及び前記ＴＥＧパターン上に、前記配線パターン及び前記ＴＥＧパターンの有無に起因した凹部を有する第２絶縁膜をＣＶＤ法により形成する工程と、
前記第２絶縁膜上にＳＯＧ溶液を塗布し、前記ＳＯＧ溶液の一部を遠心力により除去し、その後熱処理することにより、前記凹部内にＳＯＧからなる第３絶縁膜を形成する工程と、
前記第２絶縁膜上及び前記第３絶縁膜上に、第４絶縁膜をＣＶＤ法により形成し、前記第２〜第４絶縁膜からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記配線パターン上に位置する第１接続孔、及び前記ＴＥＧパターン上に位置するＴＥＧ用第１接続孔を形成する工程と、
前記層間絶縁膜上、前記接続孔内、及び前記ＴＥＧ用第１接続孔内に導電膜を形成する工程と、
を具備し、
前記ＴＥＧパターンは、前記配線パターンにおける最小の配線間隔以下の間隔で、複数の第１線状パターンを互いに平行に配置した構成を有する。
【００１０】
この半導体装置の製造方法において、前記ＴＥＧパターンは、前記配線パターンにおける最小の配線間隔以下の間隔で、前記複数の第１線状パターンを互いに平行に配置した構成を有するため、前記複数の第１線状パターンの相互間に位置する領域には前記ＳＯＧ溶液が残留しやすい。このため、前記第３絶縁膜の高さは、前記配線パターンが形成された領域より前記ＴＥＧパターンが形成された領域の方が高くなりやすい。従って、前記ＴＥＧ用第１接続孔の側壁から前記第３絶縁膜が露出する確率は、前記第１接続孔の側壁から前記第３絶縁膜が露出する確率より高い。
従って、前記ＴＥＧパターンの上方に位置する前記導電膜を調べることにより、ＳＯＧ膜からの脱ガスによる配線不良が生じている確率が高い半導体ウェハ又は半導体チップを検出することができる。
【００１１】
前記複数の第１線状パターンそれぞれの幅は、前記配線パターンにおける最小の配線幅以下であるのが好ましい。また前記複数の第１線状パターンは直線パターンであり、かつ前記半導体ウェハの径方向に対して略垂直に配置されているのが好ましい。このようにすると、前記複数の第１線状パターンの相互間に位置する領域にはさらに前記ＳＯＧ溶液が残留しやすくなる。
【００１２】
また前記複数の第１線状パターンは互いに長さが略同じであり、かつ端部の位置が揃っているのが好ましい。そして、前記ＴＥＧパターンは、前記複数の第１線状パターンの両端部それぞれの近傍に、該両端部それぞれから離れており、かつ前記第１線状パターンに略直角な方向に延伸する第２線状パターンを具備するのが好ましい。このようにすると、前記第１線状パターンの相互間の領域は、前記第２線状パターンによって塞がれる形になるため、前記複数の第１線状パターンの相互間に位置する領域にはさらに前記ＳＯＧ溶液が残留しやすくなる。なお、前記複数の第１線状パターンの端部から前記第２線状パターンまでの距離は、前記配線パターンにおける最小の配線間隔以下であるのが好ましい。
【００１３】
前記第１絶縁膜を形成する工程の前に、前記半導体ウェハに、前記第１絶縁膜を形成する工程の前に、前記半導体ウェハにＬＯＣＯＳ酸化膜を形成する工程を具備し、前記ＬＯＣＯＳ酸化膜は、前記複数の第１線状パターンそれぞれの下方に位置する複数の線状パターンを有してもよい。このようにすると、前記凹部は、前記ＬＯＣＯＳ酸化膜の線状パターンの有無によって大きくなる。
【００１４】
この場合、前記第１絶縁膜を形成する工程の前、かつ前記ＬＯＣＯＳ酸化膜を形成する工程の後に、前記ＬＯＣＯＳ酸化膜が有する複数の線状パターンそれぞれ上に、線状のポリシリコンパターンを形成する工程を具備してもよい。そして前記複数の線状のポリシリコンパターンは、前記複数の第１線状パターンそれぞれの下方に位置していて該複数の第１線状パターンそれぞれに沿う方向に延伸してもよい。このようにすると、前記凹部は、前記ＬＯＣＯＳ酸化膜及び前記ポリシリコンパターンの積層構造の有無によって大きくなる。
【００１５】
前記第１絶縁膜を形成する工程の前に、前記第１絶縁膜を形成する工程の前に、前記第１絶縁膜の下層に位置する複数の線状の導電パターンを形成する工程を具備してもよい。そして前記複数の導電パターンは、それぞれ前記複数の第１線状パターンそれぞれの下方に位置し、該前記複数の第１線状パターンそれぞれに沿う方向に延伸してもよい。この場合、前記凹部は、前記導電パターンの有無によって大きくなる。
【００１６】
前記第１絶縁膜を形成する工程の前に、前記半導体ウェハに、前記第１線状パターンと交わり、かつ互いに略平行な複数の線状パターンを有するＬＯＣＯＳ酸化膜を形成する工程を具備し、
前記第１絶縁膜を形成する工程の後、かつ前記配線パターン及び前記ＴＥＧパターンを形成する工程の前に、前記第１絶縁膜に、前記ＬＯＣＯＳ酸化膜が有する複数の線状パターン相互間に位置し、かつ前記第１線状パターンの下方に位置するＴＥＧ用第２接続孔を形成する工程を具備し、
前記ＴＥＧ用第１接続孔を形成する工程において、前記ＴＥＧ用第１接続孔を、前記第１線状パターンと前記ＬＯＣＯＳ酸化膜の交差部分の上方に形成してもよい。このようにすると、前記凹部は、前記ＬＯＣＯＳ酸化膜、前記ポリシリコンパターン、及び前記ＴＥＧ用第２接続孔の有無によって大きくなる。
【００１７】
この場合、前記第１絶縁膜を形成する工程の前、かつ前記ＬＯＣＯＳ酸化膜を形成する工程の後に、前記ＬＯＣＯＳ酸化膜が有する複数の線状パターンそれぞれ上に、前記第１線状パターンと交わる線状のポリシリコンパターンを形成する工程を具備してもよい。このようにすると、前記凹部は、前記ポリシリコンパターンの有無によって大きくなる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施形態について説明する。図１、図２及び図３の各図は、本発明の第１の実施形態に係る半導体装置の製造方法を説明する為の図である。本実施形態によって製造される半導体装置は、チップ領域１ａにトランジスタを有し、かつＴＥＧ領域１ｂに、ＳＯＧ膜からの脱ガスによる配線不良を検出する為のＴＥＧを有する。ＴＥＧ領域１ｂはスクライブラインに配置されても良いし、スクライブライン以外の領域に配置されてもよい。
【００１９】
まず図１（Ａ）の断面図に示すように、シリコンウェハ１にＬＯＣＯＳ酸化膜２ａ，２ｂを形成する。チップ領域１ａに位置するＬＯＣＯＳ酸化膜２ａは、開口部を有している。
【００２０】
またＴＥＧ領域１ｂに位置するＬＯＣＯＳ酸化膜２ｂは、複数の直線状パターンを互いに平行に配置した構成である。この複数の直線状パターンの長さは、後述する１層目のＡｌ合金配線の最小長さの１０倍以上であり、かつ図１（Ｂ）の平面図に示すように同じである。またこの複数の直線状パターンは、両端の位置が互いに揃っている。ＬＯＣＯＳ酸化膜２ｂを構成する複数の直線状パターンは、シリコンウェハ１の径方向に対して略垂直に配置されており、その配置間隔及び線幅は、後述する１層目のＡｌ合金配線の相互間隔及び線幅の最小値以下（好ましくは９０％以下）である。
【００２１】
また図１（Ｂ）の平面図に示すように、ＬＯＣＯＳ酸化膜２ａ，２ｂを形成する工程において、ＴＥＧ領域１ｂにはＬＯＣＯＳ酸化膜２ｃが形成される。ＬＯＣＯＳ酸化膜２ｃは、ＬＯＣＯＳ酸化膜２ｂを構成する直線状パターンの両端それぞれの近傍に位置する直線状パターンであり、ＬＯＣＯＳ酸化膜２ｂを構成する直線状パターンの両端それぞれを塞ぐように、ＬＯＣＯＳ酸化膜２ｂを構成する直線状パターンに交わる方向（好ましくは略垂直）に配置されている。ＬＯＣＯＳ酸化膜２ｂの端部からＬＯＣＯＳ酸化膜２ｃまでの距離は、後述する１層目のＡｌ合金配線の相互間隔の最小値以下（好ましくは９０％以下）である。
【００２２】
図１（Ａ）に戻る。次いでシリコンウェハ１を熱酸化する。これによりＬＯＣＯＳ酸化膜２ａの開口部内にはゲート酸化膜３が形成される。このとき、ＴＥＧ領域１ｂに位置するシリコンウェハ１上にも熱酸化膜（図示せず）が形成される。次いでゲート酸化膜３上、ＴＥＧ領域１ｂ上に位置する熱酸化膜上、及びＬＯＣＯＳ酸化膜２ａ，２ｂ，２ｃ上にポリシリコン膜をＣＶＤ法により形成し、このポリシリコン膜を選択的に除去する。これにより、ゲート酸化膜３上にはゲート電極４ａが形成される。またＴＥＧ領域１ｂに位置するＬＯＣＯＳ酸化膜２ｂを構成する複数の線状パターンそれぞれ上には、直線状のポリシリコンパターン４ｂが形成される。複数のポリシリコンパターン４ｂは、線幅が後述するＡｌ合金配線の最小値以下であり、互いに長さが略等しく、かつ端部の位置が揃っている。またポリシリコンパターン４ｂの長さはＬＯＣＯＳ酸化膜２ｂの長さに略等しいのが好ましい。この場合、ポリシリコンパターン４ｂの端部はＬＯＣＯＳ酸化膜２ｂの端部の略真上に位置する。
【００２３】
また図１（Ｂ）に示すように、本工程において複数のＬＯＣＯＳ酸化膜２ｃそれぞれ上には線状のポリシリコンパターン４ｃが形成される。ポリシリコンパターン４ｂに対するポリシリコンパターン４ｃの配置は、ＬＯＣＯＳ酸化膜２ｂに対するＬＯＣＯＳ酸化膜２ｃの配置と同様であり、ポリシリコンパターン４ｂの相互間を塞ぐように配置されている。ポリシリコンパターン４ｂの端部からポリシリコンパターン４ｃまでの距離は、後述する１層目のＡｌ合金配線の相互間隔の最小値以下である。またポリシリコンパターン４ｃの長さはＬＯＣＯＳ酸化膜２ｃの長さに略等しいのが好ましい。この場合、ポリシリコンパターン４ｃの端部はＬＯＣＯＳ酸化膜２ｃの端部の略真上に位置する。
【００２４】
図１（Ａ）に戻る。次いで、ゲート電極４ａ及びＬＯＣＯＳ酸化膜２ａをマスクとして、ＬＯＣＯＳ酸化膜２ａの開口部内に位置するシリコンウェハ１に不純物を導入する。これにより、開口部内に位置するシリコンウェハ１には、低濃度不純物領域６が形成される。なお、本工程においてＬＯＣＯＳ酸化膜２ｂ，２ｃ相互間に位置するシリコンウェハ１にも低濃度不純物領域が形成される。
【００２５】
次いで、ゲート電極４ａ上を含む全面上に絶縁膜（例えば酸化シリコン膜と窒化シリコン膜をこの順に積層した膜）をＣＶＤ法により形成し、この絶縁膜をエッチバックする。これにより、ゲート電極４ａの側壁はサイドウォール５で覆われる。なお、本工程においてポリシリコンパターン４ｂ，４ｃの側壁はサイドウォールで覆われ、またＴＥＧ領域１ｂに位置するシリコンウェハ１に形成されていた熱酸化膜が除去される。
【００２６】
次いで、サイドウォール５、ゲート電極４ａ、及びＬＯＣＯＳ酸化膜２ａをマスクとして、ＬＯＣＯＳ酸化膜２ａの開口部内に位置するシリコンウェハ１に不純物を導入する。これにより、開口部内に位置するシリコンウェハ１には、トランジスタのソース及びドレインとなる不純物領域７が形成される。なお、本工程においてＬＯＣＯＳ酸化膜２ｂ，２ｃ相互間に位置するシリコンウェハ１にも不純物領域が形成される。
このようにして、ＬＯＣＯＳ酸化膜２ａの開口部内に位置するシリコンウェハ１にはトランジスタが形成される。
【００２７】
この状態において、チップ領域１ａにはＬＯＣＯＳ酸化膜２ａ、ゲート電極４ａ、及びこれらの間に位置する領域によって凹凸が形成されている。また、ＴＥＧ領域１ｂには、ＬＯＣＯＳ酸化膜２ｂ及びポリシリコンパターン４ｂの積層構造、ＬＯＣＯＳ酸化膜２ｃ及びポリシリコンパターン４ｃの積層構造、並びにこれらの間に位置する領域によって、チップ領域１ａより大きな凹凸が形成されている。
【００２８】
次いで、ＬＯＣＯＳ酸化膜２ａの開口部内に位置するトランジスタ上、ＬＯＣＯＳ酸化膜２ａ，２ｂ，２ｃ上、並びにポリシリコンパターン４ｂ，４ｃ上を含む全面上に、第１層目の層間絶縁膜８をＣＶＤ法により形成する。チップ領域１ａに位置する層間絶縁膜８の表面には、ＬＯＣＯＳ酸化膜２ａ及びゲート電極４ａに起因した凹凸が形成され、またＴＥＧ領域１ｂに位置する層間絶縁膜８の表面には、ＬＯＣＯＳ酸化膜２ｂ及びポリシリコンパターン４ｂの積層構造並びにＬＯＣＯＳ酸化膜２ｃ及びポリシリコンパターン４ｃの積層構造によって、チップ領域１ａより大きな凹凸が形成されている。
【００２９】
次いで、層間絶縁膜８上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜８をウェットエッチングする。次いでレジストパターンを除去した後、再度層間絶縁膜８上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜８をドライエッチングする。これにより層間絶縁膜８には、ゲート電極４ａ上に位置する接続孔８ａが形成される。
【００３０】
次いで、接続孔８ａ内及び層間絶縁膜８上にＡｌ合金膜をスパッタリング法により形成し、このＡｌ合金膜を選択的に除去する。これにより、チップ領域１ａに位置する層間絶縁膜８上には１層目のＡｌ合金配線９ａ及び図示しない配線が形成され、ＴＥＧ領域１ｂに位置する層間絶縁膜８上には直線状のＡｌ合金パターン９ｂが複数形成される。
【００３１】
Ａｌ合金配線９ａは一部が接続孔８ａに埋め込まれることにより、トランジスタに電気的に接続している。Ａｌ合金配線９ａはゲート電極４ａと重なっているが、層間絶縁膜８の表面には、ゲート電極４ａとその周囲の段差に起因した凹凸が形成されている。こんため、Ａｌ合金配線９ａとその周囲に位置している層間絶縁膜８には、大きな段差が形成される。
【００３２】
Ａｌ合金パターン９ｂはポリシリコンパターン４ｂそれぞれの上方に位置しており、かつシリコンウェハ１の径方向に対して略直角に延伸している。複数のＡｌ合金パターン９ｂは、互いに長さが略等しく、かつ端部の位置が揃っている。複数のＡｌ合金パターン９ｂの長さは、チップ領域に位置するＡｌ合金配線の最小長さの１０倍以上である。Ａｌ合金パターン９ｂの相互間隔及び線幅は、チップ領域１ａに形成された配線の相互間隔及び線幅の最小値以下（好ましくは９０％以下）になっている。またＡｌ合金パターン９ｂの長さはＬＯＣＯＳ酸化膜２ｂの長さに略等しいのが好ましい。この場合、Ａｌ合金パターン９ｂの端部はＬＯＣＯＳ酸化膜２ｂの端部の略真上に位置する。
【００３３】
また図１（Ｂ）に示すように、本工程においてＴＥＧ領域１ｂに位置する層間絶縁膜８上には直線状のＡｌ合金パターン９ｃが複数形成される。Ａｌ合金パターン９ｃはポリシリコンパターン４ｃそれぞれの上方に位置している。Ａｌ合金パターン９ｂに対するＡｌ合金パターン９ｃの配置は、ポリシリコンパターン４ｂに対するポリシリコンパターン４ｃの配置と同様であり、Ａｌ合金パターン９ｂの両端それぞれを塞ぐように、Ａｌ合金パターン９ｂに対して略垂直に配置されている。Ａｌ合金パターン９ｂの端部からＡｌ合金パターン９ｃまでの距離は、後述する１層目のＡｌ合金配線の相互間隔の最小値以下（好ましくは９０％以下）である。またＡｌ合金パターン９ｃの長さはＬＯＣＯＳ酸化膜２ｃの長さに略等しいのが好ましい。この場合、Ａｌ合金パターン９ｃの端部はＬＯＣＯＳ酸化膜２ｃの端部の略真上に位置する。
【００３４】
なお、図１（Ｂ）には、後述する工程において形成される接続孔１４ｂの配置も示している。接続孔１４ｂは、複数の線状のＡｌ合金パターン９ｂそれぞれ毎に形成されている。互いに隣接するＡｌ合金パターン９ｂ上に位置する接続孔１４ｂは、互い違いに配置されている。
【００３５】
上記したように、ＬＯＣＯＳ酸化膜２ｂ及びポリシリコンパターン４ｂの積層構造とシリコンウェハ１の段差、並びにＬＯＣＯＳ酸化膜２ｃ及びポリシリコンパターン４ｃの積層構造とシリコンウェハ１の段差によって、ＴＥＧ領域１ｂに位置する層間絶縁膜８の表面には、チップ領域１ａに位置する層間絶縁膜８の表面より大きな凹凸が形成されている。またＡｌ合金パターン９ｂ，９ｃはポリシリコンパターン４ｂ，４ｃの上方に位置している。このため、Ａｌ合金パターン９ｂ，９ｃと層間絶縁膜８の表面の段差は、Ａｌ合金配線９ａと層間絶縁膜８の段差より大きくなる。
【００３６】
次いで図２（Ａ）の断面図に示すように、層間絶縁膜８上に、第２層目の層間絶縁膜の一部である絶縁膜１０をＣＶＤ法により形成する。このとき、絶縁膜１０の表面には、Ａｌ合金配線９ａ及びＡｌ合金パターン９ｂ，９ｃそれぞれと層間絶縁膜８との段差に起因して凹凸が形成される。この凹凸は、チップ領域１ａよりもＴＥＧ領域１ｂのほうが大きい。
【００３７】
次いで図２（Ｂ）の断面図に示すように、ＳＯＧ溶液をスピンコーティング法を用いて塗布する。この際、余分なＳＯＧ溶液は遠心力によって除去され、絶縁膜１０の凹部にＳＯＧ溶液が残存する。
【００３８】
上記したように、Ａｌ合金パターン９ｂ、ポリシリコンパターン４ｂ，及びＬＯＣＯＳ酸化膜２ｂは、複数の直線状パターンを、チップ領域１ａに形成された配線の相互間隔の最小値以下の間隔で互いに平行に並べた構成になっている。このため、Ａｌ合金パターン９ｂの相互間の領域の上方には、チップ領域１ａと比較してＳＯＧ溶液が残存しやすい。
【００３９】
また本実施形態では、Ａｌ合金パターン９ｂは、シリコンウェハ１の径方向に対して略垂直になっている。このためＳＯＧ溶液は、遠心力によって除去されようとしてもＡｌ合金パターン９ｂの上方に位置する絶縁膜１０の凸部によって塞き止められる為、さらにＡｌ合金パターン９ｂの相互間の領域の上方に残存しやすい。
【００４０】
また本実施形態では、Ａｌ合金パターン９ｂの両端を塞ぐようにＡｌ合金パターン９ｃが形成されている。このため、さらにＡｌ合金パターン９ｂの相互間の領域の上方にはＳＯＧ溶液が残存しやすい。
【００４１】
その後、ＳＯＧ溶液に熱処理を行う。これにより、ＳＯＧ溶液に含まれている溶媒（有機溶媒、無機溶媒の双方を含む）が蒸発し、ＳＯＧ膜１１が形成される。その後ＳＯＧ膜１１の表層をエッチバックにより除去する。ＳＯＧ膜１１が形成されることにより、ＳＯＧ膜１１及び絶縁膜１０の積層膜の表面の凹凸は、絶縁膜１０単体の場合と比べて小さくなる。なお、ＴＥＧ領域１ｂに位置するＳＯＧ膜１１の表面は、チップ領域１ａに位置するＳＯＧ膜１１の表面と比較して高くなる。
【００４２】
次いで図３（Ａ）の断面図に示すように、絶縁膜１０上及びＳＯＧ膜１１の積層膜上に、絶縁膜１２をＣＶＤ法により形成する。これにより、絶縁膜１０、ＳＯＧ膜１１、及び絶縁膜１２の積層構造である第２層目の層間絶縁膜１４が形成される。
【００４３】
次いで図３（Ｂ）の断面図に示すように、層間絶縁膜１４上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜１４をウェットエッチングする。次いでレジストパターンを除去し、再度層間絶縁膜１４上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとして層間絶縁膜１４をドライエッチングする。これにより、層間絶縁膜１４には、Ａｌ合金配線９ａ上に位置する接続孔１４ａ、及びＡｌ合金パターン９ｂ上に位置する接続孔１４ｂが形成される。上記したように、ＴＥＧ領域１ｂに位置するＳＯＧ膜１１の表面は、チップ領域１ａに位置するＳＯＧ膜１１の表面と比較して高い。このため、接続孔１４ｂの側壁（特にウェットエッチングにより形成された部分）からＳＯＧ膜１１が露出する確率は、接続孔１４ａの側壁からＳＯＧ膜１１が露出する確率より高くなる。
【００４４】
次いで図３（Ｃ）の断面図に示すように、層間絶縁膜１４を加熱しつつ、接続孔１４ａ，１４ｂそれぞれ内及び層間絶縁膜１４上に、第２層目のＡｌ合金配線となるＡｌ合金膜１５をスパッタリング法により形成する。ここで接続孔の側壁からＳＯＧ膜１１が露出していた場合、ＳＯＧ膜１１に残存している溶媒が気化して脱ガスすることがあるため、ＳＯＧ膜１１が露出している領域においてＡｌ合金膜１５のカバレッジ不良１５ｂが生じ、かつこの上方においてＡｌ合金膜１５の表面が他の部分と比較して粗くなることがある（以下、領域１５ａと記載）。
【００４５】
上記したように、チップ領域１ａに位置する接続孔１４ａよりも、ＴＥＧ領域１ｂに位置する接続孔１４ｂの方が、ＳＯＧ膜１１が露出する確率は高い。このため、予め決められた領域に位置するＴＥＧ領域１ｂにおいて、領域１５ａの有無を目視で調べることにより、ＳＯＧ膜１１からの脱ガスによるＡｌ合金膜１５の形成不良が生じている可能性が高いシリコンウェハ１、すなわち第２層目のＡｌ合金配線に脱ガスによる不良が生じている可能性が高いシリコンウェハ１を検出することができる。
【００４６】
以上、本発明の第１の実施形態によれば、ＴＥＧ領域１ｂにおいて、第２層目のＡｌ合金配線となるＡｌ合金膜１５の表面に、他の部分と比較して粗い領域１５ａが形成されているか否かを調べることにより、第２層目のＡｌ合金配線に脱ガスによる不良が生じている可能性が高いシリコンウェハ１を検出することができる。また、予め定められた領域に形成されたＴＥＧを用いてＡｌ合金配線に脱ガスによる不良が生じている可能性が高いか否かを調べることができるため、半導体装置を目視で全量検査することが可能になる。なお、脱ガスによる不良が生じている可能性が高いと判断された場合、そのシリコンウェハが不良扱いとなるか、又はそのシリコンウェハのうち領域１５ａの近くに位置する半導体チップは不良扱いとなる。
【００４７】
図４は、本発明の第２の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態に係る半導体装置の製造方法は、ゲート電極４ａを形成する工程においてＴＥＧ領域１ｂにポリシリコンパターン４ｂ，４ｃ（図１〜３に図示）を形成しない点を除いて、第１の実施形態と同様である。以下、説明を省略する。
本実施形態によっても第１の実施形態と同様の効果を得ることができる。
【００４８】
図５は、本発明の第３の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態に係る半導体装置の製造方法は、ＬＯＣＯＳ酸化膜２ａを形成する工程においてＴＥＧ領域１ｂにＬＯＣＯＳ酸化膜２ｂ，２ｃを形成しない点を除いて、第１の実施形態と同様である。以下、説明を省略する。
本実施形態によっても第１の実施形態と同様の効果を得ることができる。なお、線状のＬＯＣＯＳ酸化膜２ｂ，２ｃを形成する代わりにＴＥＧ領域１ｂの全面にＬＯＣＯＳ酸化膜を形成しても、第１の実施形態と同様の効果を得ることができる。
【００４９】
図６、図７、及び図８の各図は、本発明の第４の実施形態に係る半導体装置の製造方法を説明するための図である。本実施形態は、ＴＥＧ領域１ｂに形成される１層目のＡｌ合金配線の向きが、第１の実施形態と異なる。
【００５０】
まず図６（Ａ）の断面図及び図６（Ｂ）の平面図に示すように、シリコンウェハ１にＬＯＣＯＳ酸化膜２ａ，２ｂ，２ｃを形成し、更にゲート酸化膜３、ゲート電極４ａ、ポリシリコンパターン４ｂ，４ｃ、サイドウォール５、低濃度不純物領域６、不純物領域７、及び層間絶縁膜８を形成する。これらの形状及び形成方法は、第1の実施形態と同様である。ただしＬＯＣＯＳ酸化膜２ｂ及びポリシリコンパターン４ｂは、シリコンウェハ１の径方向に対して略平行に延伸している。またＬＯＣＯＳ酸化膜２ｃ及びポリシリコンパターン４ｃは、ＬＯＣＯＳ酸化膜２ｂ及びポリシリコンパターン４ｂと略平行であり、ＬＯＣＯＳ酸化膜２ｂ及びポリシリコンパターン４ｂを間に挟むように配置されている。なお、ＬＯＣＯＳ酸化膜２ｂ及びポリシリコンパターン４ｂとＬＯＣＯＳ酸化膜２ｃ及びポリシリコンパターン４ｃの間隔は、後述する１層目のＡｌ合金配線の相互間隔の最小値以下（好ましくは９０％以下）である。
【００５１】
次いで、層間絶縁膜８に接続孔８ａを形成する。接続孔８ａの形状及び形成方法は、第１の実施形態と同様である。ただし本工程において、ＴＥＧ領域に位置する層間絶縁膜８にも接続孔８ｂが形成される。接続孔８ｂは、ＬＯＣＯＳ酸化膜２ｂを構成する線状パターンの相互間に位置するシリコンウェハ１上に位置している。
【００５２】
次いで、層間絶縁膜８上にＡｌ合金配線９ａ及びＡｌ合金パターン９ｂ，９ｃ（ポリシリコンパターン４ｃは図１で図示）が形成される。Ａｌ合金配線９ａは第１の実施形態と同様であるが、Ａｌ合金パターン９ｂは、ポリシリコンパターン９ｂに対して略直角に延伸しており、かつ一部が接続孔８ｂ内に位置している。このため、Ａｌ合金パターン９ｂはシリコンウェハ１の径方向に対して略直角に延伸している。またＡｌ合金パターン９ｃはポリシリコンパターン４ｃの上方に位置しており、Ａｌ合金パターン９ｂの両端それぞれを塞ぐように、Ａｌ合金パターン９ｂに対して略垂直に配置されている。
【００５３】
この状態において、チップ領域１ａの表面には、第１の実施形態と同様の凹凸が形成されている。またＴＥＧ領域１ｂに位置する層間絶縁膜８の表面には、ＬＯＣＯＳ酸化膜２ｂ及びポリシリコンパターン４ｂの積層構造、並びに接続孔８ｂに起因した凹凸が形成されている。
【００５４】
次いで、図７（Ａ）の断面図に示すように、絶縁膜１０を形成する。この形成方法も第１の実施形態と同様である。絶縁膜１０の表面は、下地に起因した凹凸が形成される。
次いで、図７（Ｂ）に示すように、絶縁膜１０の凹部にＳＯＧ膜１１を形成する。ＳＯＧ膜１１の形成方法は、第１の実施形態と同様である。
【００５５】
次いで、図８（Ａ）の断面図に示すように、絶縁膜１０上及びＳＯＧ膜１１の積層膜上に、絶縁膜１２をＣＶＤ法により形成する。これにより、絶縁膜１０、ＳＯＧ膜１１、及び絶縁膜１２の積層構造である第２層目の層間絶縁膜１４が形成される。
【００５６】
次いで図８（Ｂ）の断面図に示すように、層間絶縁膜１４に、Ａｌ合金配線９ａ上に位置する接続孔１４ａ、及びＡｌ合金パターン９ｂ上に位置する接続孔１４ｂを形成する。接続孔１４ａ，１４ｂの形成方法は第１の実施形態と同様であるが、接続孔１４ｂはＡｌ合金パターン９ｂとポリシリコンパターン４ｂが交差している領域の上方に形成される。本実施形態においても、ＴＥＧ領域１ｂに位置するＳＯＧ膜１１の表面は、チップ領域１ａに位置するＳＯＧ膜１１の表面と比較して高い。このため、接続孔１４ｂの側壁（特にウェットエッチングにより形成された部分）からＳＯＧ膜１１が露出する確率は、接続孔１４ａの側壁からＳＯＧ膜１１が露出する確率より高くなる。
【００５７】
次いで図８（Ｃ）の断面図に示すように、層間絶縁膜１４を加熱しつつ、接続孔１４ａ，１４ｂそれぞれ内及び層間絶縁膜１４上に、第２層目のＡｌ合金配線となるＡｌ合金膜１５をスパッタリング法により形成する。この工程において、第１の実施形態と同様の作用により、Ａｌ合金膜１５の表面には粗い領域１５ａが形成されることがある。このため、予め決められた領域に位置するＴＥＧ領域１ｂにおいて、領域１５ａの有無を目視で調べることにより、ＳＯＧ膜１１からの脱ガスによるＡｌ合金膜１５の形成不良、すなわち第２層目のＡｌ合金配線に脱ガスによる不良が生じている可能性が高いことを検出できる。
以上、本実施形態によっても第１の実施形態と同様の効果を得ることができる。
【００５８】
図９は、本発明の第５の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態に係る半導体装置の製造方法は、ゲート電極４ａを形成する工程においてＴＥＧ領域１ｂにポリシリコンパターン４ｂ，４ｃ（図６〜８に図示）を形成しない点を除いて、第４の実施形態と同様である。以下、説明を省略する。
本実施形態によっても第４の実施形態と同様の効果を得ることができる。
【００５９】
図１０は、本発明の第６の実施形態に係る半導体装置の製造方法を説明する為の断面図である。本実施形態に係る半導体装置の製造方法は、ＬＯＣＯＳ酸化膜２ａを形成する工程においてＴＥＧ領域１ｂにＬＯＣＯＳ酸化膜２ｂ，２ｃ（図６〜８に図示）を形成しない点を除いて、第４の実施形態と同様である。以下、説明を省略する。
本実施形態によっても第４の実施形態と同様の効果を得ることができる。なお、線状のＬＯＣＯＳ酸化膜２ｂ，２ｃを形成する代わりにＴＥＧ領域１ｂの全面にＬＯＣＯＳ酸化膜を形成しても、第４の実施形態と同様の効果を得ることができる。
【００６０】
図１１の各図は、本発明の第７の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態は、第３層目以降のＡｌ合金配線層に、第１の実施形態に示したＴＥＧを形成するものである。
【００６１】
まず、図１１（Ａ）に示すように、層間絶縁膜２０を形成する。層間絶縁膜２０の下方には、少なくとも１層のＡｌ合金配線層（図示せず）が形成されている。層間絶縁膜２０には、下地の凹凸に起因した凹凸が形成されている。次いで層間絶縁膜２０上に、チップ領域１ａに位置する接続孔２０ａを形成する。接続孔２０ａの形成方法は、第１の実施形態において接続孔１４ａ，１４ｂを形成する方法と同様である。
【００６２】
次いで接続孔２０ａ内及び層間絶縁膜２０上にＡｌ合金膜をスパッタリング法により形成する。次いでＡｌ合金膜上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより層間絶縁膜２０上には、チップ領域１ａに位置するＡｌ合金配線２１ａ及び図示しない配線、及びＴＥＧ領域１ｂに位置する複数の直線状のＡｌ合金パターン２１ｂが形成される。Ａｌ合金配線２１ａは一部が接続孔２０ａに埋め込まれている。また複数のＡｌ合金パターン２１ｂは、層間絶縁膜２０の凸部上を延伸しており、シリコンウェハ（図示せず）の径方向に対して略直角に延伸している。複数のＡｌ合金パターン２１ｂは、互いに長さが略等しく、かつ端部の位置が揃っている。Ａｌ合金パターン２１ｂの相互間隔及び線幅は、チップ領域１ａに形成された配線の相互間隔及び線幅の最小値以下（好ましくは９０％以下）になっている。
【００６３】
またＴＥＧ領域１ｂには、図示しないＡｌ合金パターンが形成されている。このＡｌ合金パターンは、第１の実施形態におけるＡｌ合金パターン９ｃに相当するものであり、Ａｌ合金パターン２１ｂの両端それぞれを塞ぐように、Ａｌ合金パターン２１ｂに対して略垂直に配置されている。Ａｌ合金パターン２１ｂの端部からＡｌ合金パターン２１ｃまでの距離は、Ａｌ合金配線２１ａの上層となるＡｌ合金配線の相互間隔の最小値以下である。
【００６４】
次いで図１１（Ｂ）に示すように、絶縁膜２２、ＳＯＧ膜２３、及び絶縁膜２４をこの順に積層した層間絶縁膜２５を形成する。絶縁膜２２、ＳＯＧ膜２３、及び絶縁膜２４は第１の実施形態における絶縁膜１０、ＳＯＧ膜１１、及び絶縁膜２４に相当するものであり、形成方法もこれらと同様である。
【００６５】
次いで図１１（Ｃ）に示すように、層間絶縁膜２５に接続孔２５ａ，２５ｂを形成する。これらの形成方法は、第１の実施形態において接続孔１４ａ，１４ｂを形成する方法と同様である。接続孔２５ａはＡｌ合金配線２１ａ上に位置し、接続孔２５ｂは、層間絶縁膜２０の凸部上に位置しているＡｌ合金パターン２１ｂ上に位置する。
【００６６】
第１の実施形態と同様に、ＴＥＧ領域１ｂに位置するＳＯＧ膜２３の表面は、チップ領域１ａに位置するＳＯＧ膜２３の表面と比較して高い。このため、接続孔２５ｂの側壁（特にウェットエッチングにより形成された部分）からＳＯＧ膜２３が露出する確率は、接続孔２５ａの側壁からＳＯＧ膜２３が露出する確率より高くなる。
【００６７】
次いで図１１（Ｄ）に示すように、層間絶縁膜２５を加熱しつつ、接続孔２５ａ，２５ｂそれぞれ内及び層間絶縁膜２５上に、Ａｌ合金配線となるＡｌ合金膜２６をスパッタリング法により形成する。この工程において、第１の実施形態と同様の作用により、Ａｌ合金膜２６の表面には粗い領域２６ａが形成されることがある。このため、予め決められた領域に位置するＴＥＧ領域１ｂにおいて、領域２６ａの有無を目視で調べることにより、ＳＯＧ膜２３からの脱ガスによるＡｌ合金膜２６の形成不良が生じている確率、すなわちＡｌ合金配線に脱ガスによる不良が生じている確率が高いことを検出できる。
以上、本実施形態によっても第１の実施形態と同様の効果を得ることができる。
【００６８】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００６９】
【図１】（Ａ）は第１の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の平面図。
【図２】（Ａ）及び（Ｂ）は図１の次の工程を説明するための断面図。
【図３】（Ａ）、（Ｂ）及び（Ｃ）は図２の次の工程を説明するための断面図。
【図４】第２の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図５】第３の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図６】（Ａ）は第４の実施形態に係る半導体装置の製造方法を説明するための断面図、（Ｂ）は（Ａ）の平面図。
【図７】（Ａ）及び（Ｂ）は図６の次の工程を説明するための断面図。
【図８】（Ａ）、（Ｂ）及び（Ｃ）は図７の次の工程を説明するための断面図。
【図９】第５の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図１０】第６の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図１１】（Ａ）〜（Ｄ）の各図は第７の実施形態に係る半導体装置の製造方法を説明する為の断面図。
【図１２】従来の半導体装置の構成を説明する為の断面図。
【符号の説明】
【００７０】
１…シリコンウェハ、１ａ…チップ領域、１ｂ…ＴＥＧ領域、２ａ，２ｂ，２ｃ…ＬＯＣＯＳ酸化膜、３…ゲート酸化膜、４ａ…ゲート電極、４ｂ，４ｃ…ポリシリコンパターン、５…サイドウォール、６…低濃度不純物領域、７…不純物領域、８，１４，２０，２５，１１０，１１５…層間絶縁膜、８ａ，８ｂ…接続孔、９ａ，２１ａ，１１１，１１６…Ａｌ合金配線、９ｂ，９ｃ，２１ｂ，２１ｃ…Ａｌ合金パターン、１０，１２，２２，２４，１１２，１１３，１１４…絶縁膜、１１，２３…ＳＯＧ膜、１４ａ，１４ｂ，２０ａ…接続孔、１５，２６…Ａｌ合金膜、１５ａ，２６ａ…表面が粗い領域、１５ｂ，１１６ｂ…カバレッジ不良、１１６ａ…表面不良
【図１】
2008153333.tif 000003
【図２】
2008153333.tif 000004
【図３】
2008153333.tif 000005
【図４】
2008153333.tif 000006
【図５】
2008153333.tif 000007
【図６】
2008153333.tif 000008
【図７】
2008153333.tif 000009
【図８】
2008153333.tif 000010
【図９】
2008153333.tif 000011
【図１０】
2008153333.tif 000012
【図１１】
2008153333.tif 000013
【図１２】
2008153333.tif 000014