(57)【要約】【課題】低い抵抗値であって、かつ、厚さが均一であるバリアメタルが形成された半導体回路装置の製造方法を提供する。【解決手段】半導体回路装置の製造方法は、テトラキスジメチルアミノチタン（ＴＤＭＡＴ）を原料としてＴｉＮ膜を化学気相蒸着法（ＣＶＤ）にて成膜後、プラズマ処理した第１膜を形成するステップを備えている。更に半導体回路装置の製造方法は、第１膜の上に、テトラキスジメチルアミノチタン（ＴＤＭＡＴ）の流量を毎分２〜５ｍｇとして化学気相蒸着法（ＣＶＤ）にてＴｉＮ膜を成膜して第２膜を形成するステップとを備えている。【選択図】図４
2008041977.tif 000002
【特許請求の範囲】
【請求項１】
テトラキスジメチルアミノチタン（ＴＤＭＡＴ）を原料としてＴｉＮ膜を化学気相蒸着法（ＣＶＤ）にて成膜後、プラズマ処理した第１膜を形成するステップと、
前記第１膜の上に、前記テトラキスジメチルアミノチタン（ＴＤＭＡＴ）の流量を毎分２〜５ｍｇとして前記化学気相蒸着法（ＣＶＤ）にて前記ＴｉＮ膜を成膜して第２膜を形成するステップと
を具備する
半導体回路装置の製造方法。
【請求項２】
前記プラズマ処理は、水素及び窒素で行う
請求項１に記載の半導体回路装置の製造方法。
【請求項３】
前記第２膜の膜厚が、２〜５オングストロームになるように前記化学気相蒸着法（ＣＶＤ）を制御するステップを具備する
請求項１又は２に記載の半導体回路装置の製造方法。
【請求項４】
テトラキスジメチルアミノチタン（ＴＤＭＡＴ）を原料としてＴｉＮ膜を化学気相蒸着法（ＣＶＤ）にて成膜後、プラズマ処理するステップと、
更に、ＴｉＮ膜を前記化学気相蒸着法（ＣＶＤ）にて成膜し第１膜を形成するステップと、
前記第１膜にプラズマ処理を１〜２秒間だけ施すステップと
を具備する
半導体回路装置の製造方法。
【請求項５】
前記プラズマ処理は、水素及び窒素で行う
請求項４に記載の半導体回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路装置のバリアメタル膜の製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）の高集積化が進んでいる。しかし、高集積化に伴い、配線・電極金属を直接半導体に接触させて熱処理する場合に起こる金属と半導体の相互拡散による半導体基板中への金属の拡散侵入が起き、抵抗が増大するという問題が生じている。そこで、金属と半導体基板の間に相互の反応が起きないように金属を挟む方法がとられている。この金属はバリアメタルと呼ばれる。
【０００３】
図１は、従来技術によるバリアメタルの形成プロセスを示す。また、図２は、従来技術によるバリアメタルの形成プロセスを用いて得られた半導体回路装置１の断面図を示す。半導体回路装置１の製造方法を説明する。化学気相蒸着法（ＣＶＤ（ｃｈｅｍｉｃａｌ―ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ））等によって、シリコン基板２の上にシリコン酸化膜またはＢＰＳＧ膜（ｂｏｒｏ−ｐｈｏｓｐｈｏ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ  ｆｉｌｍ）からなる層間絶縁膜４を形成する。
【０００４】
次に、リソグラフィー技術により回路をパターニングし、ドライエッチング技術を用い、コンタクトホール１０を開口する。
【０００５】
次に、スパッタリングによる処理を実施することができるスパッタリング装置あるいは、化学気相蒸着法（ＣＶＤ）（以下、ＣＶＤ）による処理を実施することができるＣＶＤ装置を用い、Ｔｉ膜６が形成される。Ｔｉ膜６を形成するために用いたチャンバーとは別のチャンバーを用いて、ＴｉＮ膜８が形成される。まず、ＣＶＤ装置の加熱装置により、シリコン基板２であるウエハーが加熱され（ステップＳ１）、Ｔｉ膜６の上にＴｉＮ膜８が形成される（ステップＳ２）。ＴｉＮ膜８は、テトラキスジメチルアミノチタン（ＴＤＭＡＴ）（以下、ＴＤＭＡＴ）を原料として形成されるが、ＴＤＭＡＴに含有されている炭素が、形成されたＴｉＮ膜８に残留して、バリアメタル（ＴｉＮ膜８及びＴｉ膜６）の抵抗値は高い。したがって、水素あるいは窒素を原料としてプラズマ処理を行い、表面の改質を行う（ステップＳ３）。このプラズマ処理とは、ＴｉＮ膜８に含まれる酸素や炭素といった不純物が水素と化学反応することである。よって、プラズマ処理によって、それらの不純物が取り除かれ、ＴｉＮ膜８やＴｉ膜６の上層部の不純物濃度が下がる。さらに、プラズマ処理によって、窒素がＴｉＮ膜８の結晶化を促進する。このような、ＴｉＮ膜８の形成とプラズマ処理のプロセスサイクルを複数回繰り返して、所望のバリアメタルの膜厚を確保する。そして、バリアメタルの形成プロセスを終了し、ウエハーをＣＶＤ装置から取り出す（ステップＳ４）。
【０００６】
しかし、ＴｉＮ膜８は、空隙を有したポーラス状の内部構造であり、ウエハーを大気にさらした時、大気中に含まれる水分をＴｉＮ膜８が吸収しやすい。したがって、その水分がバリアメタルにとっては不純物となり、バリアメタルの不純物濃度が上昇する。その結果、バリアメタルの抵抗が高くなるという問題が生じる。
【０００７】
特許文献１に、半導体基板のコンタクト領域に接続するビットラインにおいて、ビットラインがＴｉ膜、ＭＯＣＶＤ−ＴｉＮ膜さらにＷ膜の積層構造に形成されていることを特徴とする半導体素子のビットラインが開示されている（特許文献１参照）。
【０００８】
【特許文献１】特開平１０−５６０１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、低い抵抗値であって、かつ、厚さが均一であるバリアメタルが形成された半導体回路装置の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
以下に、（発明を実施するための最良の形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための最良の形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
本発明による半導体回路装置（１）の製造方法は、テトラキスジメチルアミノチタン（ＴＤＭＡＴ）を原料としてＴｉＮ膜（８）を化学気相蒸着法（ＣＶＤ）にて成膜後、プラズマ処理した第１膜を形成するステップと、第１膜の上に、テトラキスジメチルアミノチタン（ＴＤＭＡＴ）の流量を毎分２〜５ｍｇとして化学気相蒸着法（ＣＶＤ）にてＴｉＮ膜（１２）を成膜して第２膜を形成するステップとを備えている。
【００１２】
本発明による半導体回路装置（１）の製造方法において、プラズマ処理は、水素及び窒素で行われる。
【００１３】
本発明による半導体回路装置（１）の製造方法は、第２膜の膜厚が、２〜５オングストロームになるように化学気相蒸着法（ＣＶＤ）を制御するステップを備えている。
【００１４】
本発明による半導体回路装置（１）の製造方法は、テトラキスジメチルアミノチタン（ＴＤＭＡＴ）を原料としてＴｉＮ膜（８）を化学気相蒸着法（ＣＶＤ）にて成膜後、プラズマ処理するステップと、更に、ＴｉＮ膜（８）を化学気相蒸着法（ＣＶＤ）にて成膜し第１膜を形成するステップと、第１膜にプラズマ処理を１〜２秒間だけ施すステップとを備えている。
【００１５】
本発明による半導体回路装置（１）の製造方法において、プラズマ処理は、水素及び窒素で行われる。
【発明の効果】
【００１６】
本発明によれば、低い抵抗値であって、かつ、厚さが均一であるバリアメタルが形成された半導体回路装置の製造方法が提供される。
【発明を実施するための最良の形態】
【００１７】
添付図面を参照して、本発明による半導体回路装置の製造方法を実施するための最良の形態を以下に説明する。
【００１８】
（第１の実施形態）
図３に、本発明による第１の実施形態に係るバリアメタルの形成プロセスを示す。また、図４に、本発明による第１の実施形態に係るバリアメタルの形成プロセスを用いて得られた半導体回路装置１を示す。図３のステップ５〜７までは、従来技術によるバリアメタルの形成プロセスと異なる部分はない。
【００１９】
バリアメタルの形成プロセスを詳細に説明する。図示しないスパッタリング装置あるいはＣＶＤ装置を用い、Ｔｉ膜６が形成される。その後、ＣＶＤ装置の加熱装置により、シリコン基板２であるウエハーが、３８０〜４２０℃に加熱され（ステップＳ５）、Ｔｉ膜６の上にＴｉＮ膜８が形成される（ステップＳ６）。ＴｉＮ膜８の形成のために、ＴＤＭＡＴが原料として用いられる。また、ＴＤＭＡＴの流量は、毎分４０〜１００ｍｇとなるように設定される。そして、成膜時間として１０〜１５秒間、ＣＶＤ装置が成膜処理を実行し、ＴｉＮ膜８が形成される（ステップ６）。この時に形成されるＴｉＮ膜８の厚さは、８０〜１００オングストロームである。
【００２０】
その後、窒素、水素、ヘリウムから構成されたガスを用いてプラズマ処理が行われる（ステップＳ７）。このプラズマ処理の条件は、プラズマを発生させるパワーが１，７００〜１，８００Ｗで、処理時間３０〜４０秒間であり、これらの条件に応じてＣＶＤ装置がプラズマ処理を実行する。このプラズマ処理後のＴｉＮ膜８の厚さは、プラズマ処理の影響により薄くなり４０〜５０オングストロームとなる。
【００２１】
ステップ６とステップ７を１サイクルとして、これが２サイクル実施される。その結果、ＴｉＮ膜８の厚さが８０〜１００オングストロームである、ＴｉＮ膜８を得ることができる。
【００２２】
その後に、再度、ＣＶＤ装置によりＴｉＮ膜１２を形成する（ステップＳ８）。このＴｉＮ膜１２を形成する条件は、ＴｉＮ膜８を形成する条件と異なる。具体的には、ウエハーの加熱温度は、同じ温度（３８０℃〜４２０℃）とし、ＴＤＭＡＴの流量が、毎分２〜５ｍｇに絞られて、ＴｉＮ膜１２を形成する。そして、成膜時間は１〜３秒間と設定し、ＣＶＤ装置は成膜処理を実行する。その結果、ＴｉＮ膜１２の厚さが２〜５オングストロームである、ＴｉＮ膜１２が得られる。つまり、８０〜１００オングストロームの厚さのＴｉＮ膜８に２〜５オングストロームの厚さのＴｉＮ膜１２が追加されたことになる。
【００２３】
このＴｉＮ膜１２は、空隙を有したポーラス状の内部構造ではないため、大気中の水分の吸収は行われず、バリアメタルの抵抗が高くなるという問題は生じない。
【００２４】
このＴｉＮ膜１２の厚さが、２オングストローム以下では、その下層にあってプラズマ処理がなされたＴｉＮ膜８が大気の水分を吸収してしまう。一方、ＴｉＮ膜１２の厚さが、５オングストローム以上では、その下層にあってプラズマ処理がなされたＴｉＮ膜８が大気の水分を吸収してしまうことを抑えることができるが、ＴｉＮ膜１２の抵抗が高くなり、低い抵抗値をもったバリアメタルを獲得することができない。
【００２５】
なお、ステップ６及びステップ７において設定すべき成膜圧力もしくはプラズマ処理圧力は、数Ｔｏｒｒ〜数１０Ｔｏｒｒの間であればよい。また、ステップ６とステップ７の成膜圧力もしくはプラズマ処理圧力の大小関係は特に規定せず、どちらのステップの圧力が高くてもよい。
【００２６】
図５Ａ、図５Ｂ、図５Ｃ、図５Ｄは、本発明による第１の実施形態に係るバリアメタルの形成プロセスを説明するための半導体回路装置１の断面図である。シリコン基板１４の上にスパッタリング等を用いて、拡散層１６、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）１８、トランジスタ２２、層間絶縁膜２０、コンタクトホール２４・２６を形成する（図５Ａ）。
【００２７】
その後、上記に説明したようにスパッタリングあるいはＣＶＤによって、Ｔｉ膜及びＴｉＮ膜２８を形成する（図５Ｂ）。
【００２８】
そして、スパッタリングあるいはＣＶＤにて、タングステンによるＷ膜３０が形成される（図５Ｃ）。
【００２９】
その後、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｌａｎａｒｉｚａｔｉｏｎ）による、化学的機械研磨を行って、余分なＴｉ膜及びＴｉＮ膜２８とＷ膜３０を除去する（図５Ｄ）。
【００３０】
図６は、従来技術あるいは本発明による第１の実施形態により得られたバリアメタルについて、コンタクト抵抗を測定した結果を示す。図６に示した第１の実施形態により得られたバリアメタルの形成条件は、上記に述べた条件で行ったものである。従来技術により得られた、バリアメタルの形成条件は以下の通りである。従来技術により得られたバリアメタルの形成条件と第１の実施形態により得られたバリアメタルの形成条件の主な違いは、ＴｉＮ膜８を形成する条件とプラズマ処理の条件である。従来技術によるバリアメタルの形成プロセスを示した図１でいえば、ステップＳ２とステップＳ３である。従来技術によるＴｉＮ膜８を形成する条件は、ＴＤＭＡＴの流量が毎分５５ｍｇで、成膜時間が１４秒間である。その結果、８０〜１００オングストロームの厚さのＴｉＮ膜８が得られる。そして、窒素、ヘリウムから構成されたガスを用いてプラズマ処理を行う。このプラズマ処理の条件は、プラズマを発生させるパワーが１，７００〜１，８００Ｗで、処理時間が３５秒間である。
【００３１】
コンタクト抵抗は、２端子法等の方法により測定する。したがって、図５Ｄに示す半導体回路装置１（従来技術及び本実施形態により得られた半導体回路装置１）に対して、拡散層上のコンタクトホールでのコンタクト抵抗２４とポリシリコン上のコンタクトホール２６でのコンタクト抵抗を測定した。また、それらのコンタクト抵抗は、Ｐ型半導体とＮ型半導体の各々についても測定を行った。なお、図５Ｄは、本実施形態に係るバリアメタルの形成プロセスを説明するための半導体回路装置１の断面図であるが、従来技術により得られる半導体回路装置１の断面図も同様である。したがって、従来技術あるいは本実施形態により得られた半導体回路装置１のコンタクト抵抗の測定場所は、同様な場所と考えてよい。
【００３２】
図６に示すように、本実施形態に係る半導体回路装置１のコンタクト抵抗は、いずれも従来技術による半導体回路装置１のコンタクト抵抗よりも低い値を示しており、ＴｉＮ膜１２を形成した効果が現れている。
【００３３】
（第２の実施形態）
図７に、本発明による第２の実施形態に係るバリアメタルの形成プロセスを示す。なお、本実施形態により得られる半導体回路装置の断面図１は、図２のようになり、従来技術により得られる半導体回路装置の構成と同じである。したがって、以下、本実施形態の半導体回路装置の形成プロセスを説明するにあたって、図２及び図７を参照して説明する。図７のステップＳ１０〜ステップＳ１２までは、第１の実施形態と同様の内容である。ステップＳ１２までのプロセスサイクルが終了した後、ステップＳ１３とステップＳ１４を行う。ステップＳ１３は、ステップＳ１１と同様の条件でＴｉＮ膜８を形成するものである（ステップＳ１３）。
【００３４】
その後、水素あるいは窒素にてプラズマ処理が行われる（ステップＳ１４）。このプラズマ処理の条件は、プラズマを発生させるパワーが１，７００〜１，８００Ｗで、処理時間１〜２秒間であり、これらの条件に応じてＣＶＤ装置がプラズマ処理を実行する。
【００３５】
図８に、本発明による第２の実施形態の形成プロセスのプラズマ処理時間を変えて得られたバリアメタルを構成する元素の濃度を調べた結果を示す。バリアメタルを構成する元素の濃度は、ＸＰＳ装置（Ｘ−ｒａｙ  ｐｈｏｔｏｅｌｅｃｔｒｏｎ  ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて計測した。図８を参照するとプラズマ処理の処理時間を１〜２秒間と短時間とすることは、最上層のＴｉＮ膜８の不純物濃度が改善しないことを意味する。また、プラズマ処理の処理時間を長い時間行うと、ＴｉＮ膜８は結晶化し空隙を有したポーラス状の内部構造となってしまう。したがって、ＴｉＮ膜８が結晶化しないように、短時間のプラズマ処理を行うのである。つまり、ステップＳ１４は、結晶化していないＴｉＮ膜８を保持するために行なわれる。
【００３６】
第１の実施形態においては、プロセスサイクルの後にプラズマ処理を行わないＴｉＮ膜１２を形成したが、本実施形態においては、プロセスサイクルの最後のサイクルのプラズマ処理を短時間行うことになるので、第１の実施形態に比べてスループットを向上することができる。
【００３７】
（第３の実施形態）
第１の実施形態係るバリアメタルの形成プロセスにおける、プラズマ処理を行わないＴｉＮ膜１２を形成する工程（図３中のステップ８）で用いるＴＤＭＡＴの流量と、得られるバリアメタルの膜厚の関係を検討した。ある一定の面積のシリコン基板２を２枚用意し、ＴＤＭＡＴの流量を２水準設定し、２つの半導体回路装置１を作製した。そして、各々の半導体回路装置１のバリアメタルの厚さを計測した。バリアメタルの厚さは、以下の方法で測定した。バリアメタルの一部をエッチングなどにより除去し段差を設け、半導体回路装置１の上に近接しておいた反射膜を通して単色光を入射させ、半導体回路装置１と反射膜との間で生じる等厚干渉縞の縞間隔と段差でのずれから膜厚を求める方法を用いた。なお、その段差を機械的に測定する方法で測定してもよい。
【００３８】
第１の水準は、ＴＤＭＡＴの流量を毎分５５ｍｇ、成膜時間を１４秒間とした。第２の水準は、ＴＤＭＡＴの流量を毎分２〜５ｍｇ、成膜時間を１〜３秒間とした。
【００３９】
２つの水準により得られた半導体回路装置１の各々について、バリアメタルの厚さを数箇所測定し、その厚さの最大と最小の差である膜厚差をＲとし、面内のバリアメタルの厚さの平均値をＸとする。Ｒを、Ｘを２倍したもので割った値をＴとする。すなわち、Ｔ＝Ｒ／（２×Ｘ）である。その結果、第１の水準の半導体回路装置１のＴは、１１．３５％であった。また、第２の水準の半導体回路装置１のＴは、７．８２％であった。つまり、ＴＤＭＡＴの流量を絞って作られた半導体回路装置１は、バリアメタルの厚さが面内において均一であることが言える。バリアメタルの厚さが均一であるということは、抵抗値が面内において均一であるということであり、品質の均一性において優れているといえる。
【図面の簡単な説明】
【００４０】
【図１】図１は、従来技術によるバリアメタルの形成プロセスを示す。
【図２】図２は、従来技術によるバリアメタルの形成プロセスを用いて得られた半導体回路装置の断面図を示す。
【図３】図３は、本発明による第１の実施形態に係るバリアメタルの形成プロセスを示す。
【図４】図４は、本発明による第１の実施形態に係るバリアメタルの形成プロセスを用いて得られた半導体回路装置の断面図を示す。
【図５Ａ】図５Ａは、本発明による第１の実施形態に係るバリアメタルの形成プロセスを説明するための半導体回路装置の断面図である。
【図５Ｂ】図５Ｂは、本発明による第１の実施形態に係るバリアメタルの形成プロセスを説明するための半導体回路装置の断面図である。
【図５Ｃ】図５Ｃは、本発明による第１の実施形態に係るバリアメタルの形成プロセスを説明するための半導体回路装置の断面図である。
【図５Ｄ】図５Ｄは、本発明による第１の実施形態に係るバリアメタルの形成プロセスを説明するための半導体回路装置の断面図である。
【図６】図６は、従来技術又は本発明による第１の実施形態により得られたバリアメタルについて、コンタクト抵抗を測定した結果を示す。
【図７】図７は、本発明による第２の実施形態に係るバリアメタルの形成プロセスを示す。
【図８】図８は、本発明による第２の実施形態の形成プロセスのプラズマ処理時間を変えて得られたバリアメタルを構成する元素の濃度を調べた結果を示す。
【符号の説明】
【００４１】
１    ：半導体回路装置
２    ：シリコン基板
４    ：層間絶縁膜
６    ：Ｔｉ膜
８    ：ＴｉＮ膜
１０  ：コンタクトホール
１２  ：ＴｉＮ膜
１４  ：シリコン基板
１６  ：拡散層
１８  ：ＳＴＩ
２０  ：層間絶縁膜
２２  ：トランジスタ
２４  ：拡散層上のコンタクトホール
２６  ：ポリシリコン上のコンタクトホール
２８  ：Ｔｉ膜及びＴｉＮ膜
３０  ：タングステン膜
【図１】
2008041977.tif 000003
【図２】
2008041977.tif 000004
【図３】
2008041977.tif 000005
【図４】
2008041977.tif 000006
【図５Ａ】
2008041977.tif 000007
【図５Ｂ】
2008041977.tif 000008
【図５Ｃ】
2008041977.tif 000009
【図５Ｄ】
2008041977.tif 000010
【図６】
2008041977.tif 000011
【図７】
2008041977.tif 000012
【図８】
2008041977.tif 000013