(57)【要約】      （修正有）【課題】製造容易で費用を低減できるヒステリシス特性を有するＭＩＭ素子を提供する。【解決手段】ＭＩＭ素子は、金属窒化膜よりなる下部電極２３と、前記下部電極上に形成された、Ｎｂを含む酸化膜２４よりなるヒステリシス膜と、前記ヒステリシス膜上に形成され、窒化金属膜よりなる上部電極２５と、を備える。ヒステリシス膜にＮｂを含む酸化膜を使い、上下の電極に金属窒化物膜を使うことにより、特に上部電極のパターニングを、ヒステリシス膜に対して高い選択比で実行することが可能となり、ＭＩＭ素子、およびかかるＭＩＭ素子を使った電子装置の製造を、容易に実行することが可能となる。また、上下の電極に高価なＰｔ膜の代りに安価な金属窒化膜を使うことができ、ＭＩＭ素子およびかかるＭＩＭ素子を使った電子装置の製造費用が実質的に低減される。【選択図】図４
2008140790.tif 000002
【特許請求の範囲】
【請求項１】
金属窒化膜よりなる下部電極と、
前記下部電極上に形成された、Ｎｂを含む酸化膜よりなるヒステリシス膜と、
前記ヒステリシス膜上に形成され、窒化金属膜よりなる上部電極と、
を備えたことを特徴とするＭＩＭ素子。
【請求項２】
前記下部電極および上部電極は同一の材料よりなり、前記材料は、ＭｏＮ，ＴａＮ，ＷＮ，ＨｆＮ，ＴｉＮよりなる群から選ばれることを特徴とする請求項１記載のＭＩＭ素子。
【請求項３】
前記Ｎｂを含む酸化膜は、Ｎｂ2Ｏ5を含むことを特徴とする請求項１または２記載のＭＩＭ素子。
【請求項４】
前記上部電極膜は、前記ヒステリシス膜を構成する材料に対して選択的にエッチングされる材料より構成されることを特徴とする請求項１〜３のうち、いずれか一項記載のＭＩＭ素子。
【請求項５】
前記Ｎｂを含む酸化膜は、１ｎｍ以上かつ５０ｎｍ以下の膜厚を有することを特徴とする請求項１〜４のうち、いずれか一項記載のＭＩＭ素子。
【請求項６】
前記ＭＩＭ素子は、前記ＭＩＭ素子を流れる電流が、前記下部電極と上部電極との間に印加される印加電圧の大きさを負極性の第１のフォーミング電圧から０Ｖまで減少させた場合には第１の曲線に沿って減少し、前記印加電圧の大きさを、引き続き０Ｖを超えて正極性の第２のフォーミング電圧まで正極方向に増加させた場合には第２の曲線に沿って増加し、前記印加電圧の大きさを前記第２のフォーミング電圧から０Ｖまで減少させた場合には前記第２の曲線よりも電流値の大きい第３の曲線に沿って減少し、前記印加電圧の大きさを、引き続き０Ｖを超えて前記第１のフォーミング電圧まで負極方向に増加させた場合には、前記第１の曲線よりも電流値の小さい第４の曲線に沿って増加するヒステリシス特性を有し、さらに前記ＭＩＭ素子は、前記印加電圧を負極側から正極側に変化させる場合、および正極側から負極側に変化せる場合のいずれにおいても、０Ｖ近傍の電圧範囲において抵抗値を階段状に減少させ、前記０Ｖ近傍の電圧範囲を超えると抵抗値を階段状に増加させることを特徴とする請求項１〜５のうち、いずれか一項記載のＭＩＭ素子。
【請求項７】
前記ＭＩＭ素子は、前記印加電圧の大きさを前記第１のフォーミング電圧から０Ｖまで前記第１の曲線に沿って減少させる際に、第１の電圧範囲において第１の振幅で増減を繰り返し、また前記第１の電圧範囲よりも電圧値の小さい０Ｖを含む第２の電圧範囲においては第２の振幅で増減を繰り返し、前記第１の振幅は前記第２の振幅よりも大きく、前記印加電圧の大きさを前記第２のフォーミング電圧から０Ｖまで前記第３の曲線に沿って減少させる際に、第３の電圧範囲において第３の振幅で増減を繰り返し、また前記第３の電圧範囲よりも電圧値の小さい０Ｖを含む第４の電圧範囲においては第４の振幅で増減を繰り返し、前記第３の振幅は前記第４の振幅よりも大きいことを特徴とする請求項６記載のＭＩＭ素子。
【請求項８】
前記ＭＩＭ素子は、前記印加電圧が前記第１の電圧範囲から前記第２の電圧範囲に減少する際に抵抗値を階段状に減少させ、前記印加電圧が前記第３の電圧範囲から前記第４の電圧範囲に減少する際に抵抗値を階段状に減少させることを特徴とする請求項６または７記載のＭＩＭ素子。
【請求項９】
基板と、
前記基板上に互いに平行に形成された、各々金属窒化物よりなる複数の下部電極パターンと、
前記基板上に、前記複数の下部電極パターンを覆って形成された、Ｎｂを含む酸化物よりなるヒステリシス膜と、
前記ヒステリシス膜上に、前記基板に対して垂直方向から見た場合に前記複数の下部電極パターンの各々と交差するように形成された、各々金属窒化物よりなる複数の上部電極パターンと、
よりなることを特徴とする電子装置。
【請求項１０】
基板上に第１の金属窒化物膜を形成する工程と、
前記第１の金属窒化物膜をパターニングして、各々第１の方向に延在する複数の下部電極パターンを形成する工程と、
前記金属窒化物膜上に、Ｎｂを含む酸化膜を、ヒステリシス膜として、前記複数の下部電極パターンを連続的に覆うように形成する工程と、
前記ヒステリシス膜上に第２の金属窒化物膜を形成する工程と、
前記第２の金属窒化物膜をパターニングして、各々前記第１の方向とは異なる第２の方向に延在する複数の上部電極パターンを形成する工程と、
よりなり、
前記ヒステリシス膜は、スパッタ法により形成されることを特徴とする電子装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に電子素子に係り、特にヒステリシス膜を有するＭＩＭ素子に関する。
【背景技術】
【０００２】
微細化技術の進歩とともに、今日では数ナノメートルのゲート長を有する超微細化半導体装置も実用化の視野に入ってきている。
【０００３】
一方、このような超微細化半導体装置では、その製造費用も急激に増大しており、さらなる微細化については、その製造技術の面のみならず、費用面からも大きな困難が予測される。
【０００４】
一方従来、ＭＩＭ（metal-insulator-metal）キャパシタ、特に酸化物膜をキャパシタ絶縁膜に使ったＭＯＭ（metal-oxide-metal）キャパシタにおいて、あるフォーミング電圧以上の電圧を印加すると、キャパシタ絶縁膜がＮｉＯ膜やＦｅ2Ｏ3膜、あるいはＣｕＯ膜などの非強誘電体膜であっても、ヒステリシス特性が得られることが知られており、このヒステリシス特性を使って超微細メモリやスイッチを構成することが研究されている。
【特許文献１】特開２００３−２１８２１１号公報
【非特許文献１】Matsui, Y., et al., SSDM p.760, 2004
【非特許文献２】H. Sim, et al., IEEE Electron Device Lett 26. pp.292, 2005
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１（Ａ），（Ｂ）は、本発明の関連技術によるＰｔ／ＮｉＯ／Ｐｔ構造のＭＩＭ素子を含む電子装置１０の構成を示す。ただし図１（Ｂ）は前記電子装置１０の平面図を、図１（Ａ）は前記図１（Ｂ）中、線Ａ−Ａ'に沿った断面図を示す。
【０００６】
図１（Ａ），（Ｂ）を参照するに、シリコン基板１１上には厚さが１００ｎｍのシリコン酸化膜１２を介して下部電極パターン１４Ａ〜１４Ｄを構成するＰｔ膜１４が、間にＴｉ密着層１３を介して形成されており、前記シリコン酸化膜１２上にはＮｉＯ膜１５がキャパシタ絶縁膜として、前記下部電極パターン１４Ａ〜１４Ｄを覆うように形成されている。
【０００７】
さらに前記ＮｉＯ膜１５上には各々Ｐｔ膜よりなる上部電極１６Ａ〜１６Ｄが、前記下部電極１３Ａ〜１３Ｄと平面図において交差するように形成されている。なお図示の例では、前記上部電極１６Ａ〜１６Ｄ上にＴａ膜よりなるハードマスクパターン１６ａ〜１６ｄが、それぞれ形成されている。
【０００８】
このような構成においては、前記図１（Ｂ）中、下部電極パターン１４Ａ〜１４Ａおよび上部電極１６Ａ〜１６Ｄの交差点の各々に対応して、○で囲んで示すＭＩＭ素子が形成されるが、前記ＭＩＭ素子は、そのＩ−Ｖ特性に図２概略的に示すようなヒステリシスを有し、このため図２に示すようなヒステリシス特性が得られる。
【０００９】
図２を参照するに、前記ＭＩＭ素子を流れる電流Ｉの値は、印加電圧Ｖが０Ｖから正極性に増加されると、前記印加電圧Ｖと共に増大するが、ある電圧Ｖｆに達すると急増し（抵抗値が急減）、その後印加電圧を減少させると、ループを描いて元の値に戻る。また印加電圧が０Ｖから負極性で増加された場合には、同様なループが、印加電圧Ｖが０Ｖの原点に対して対称的に現れ、ある電圧−Ｖｆに達すると電流Ｉの値が急減する（抵抗値が急増）。その結果、前記図１（Ａ），（Ｂ）の各ＭＩＭ素子は、電気抵抗の高い高抵抗状態と電気抵抗の低い低抵抗状態の二つの状態をとることができる。
【００１０】
図２のようなヒステリシスループが出現するメカニズムは未だ解明されていないが、図２のヒステリシスループは、図１におけるＭＩＭ素子を、前記電圧Ｖｆ以上の電圧を印加することによりプログラムできることを意味しており、これにより、例えば図３に示すようなＭＩＭ素子をマトリクス配列した電子装置において、スイッチング動作を制御することができることを、また様々な論理動作を行わせることができることを意味している。図３の例では、○で囲んだＭＩＭ素子のみが低抵抗状態となっている。
【００１１】
一方、図１（Ａ），（Ｂ）に示す本発明の関連技術による電子装置では、下部電極１４Ａ〜１４Ｄおよび上部電極１６Ａ〜１６ＤがＰｔ膜で形成されているため費用が高くなる問題がある。このようなマトリクス構成の電子装置では、下部電極パターン１４Ａ〜１４Ｄ、上部電極パターン１６Ａ〜１６Ｄは、素子の端から端まで連続的に延在する必要があるため、キャパシタにのみＰｔ膜が使われるＦｅＲＡＭなどと比べて、Ｐｔの使用量は格段に多い。
【００１２】
また図１（Ａ），（Ｂ）の電子装置を構成する場合には、Ｐｔ膜をパターニングする必要があるが、Ｐｔはドライエッチングが困難な材料であり、ハードマスクを使い、さらにハードマスク上に厚いレジストマスクを形成する必要がある。例えば図１（Ａ），（Ｂ）の例では、前記上部電極１６Ａ〜１６Ｄを厚さが５０ｎｍのＰｔ膜をパターニングして形成しているが、かかるハードマスクとして厚さが２０ｎｍのＴａ膜を使い、さらにその上に厚さが８０ｎｍのレジストパターンを形成している。
【００１３】
このように従来のＭＩＭ素子を使った電子装置１０ではＰｔ膜のパターニングに長時間のプロセスを必要とし、製造効率の面においても問題を有していた。
【００１４】
また図１（Ａ），（Ｂ）の電子装置では、前記高抵抗状態と低抵抗状態の間のＭＩＭ素子の抵抗変化が小さく、またフォーミング電圧も高いため、プログラムに高電圧を必要とし、またプログラムおよび読み出しの際にも抵抗状態を検出するために大きな電圧パルスを供給する必要があり、消費電力が増加する問題を有していた。
【課題を解決するための手段】
【００１５】
一の側面によれば本発明は、金属窒化膜よりなる下部電極と、前記下部電極上に形成された、Ｎｂを含む酸化膜よりなるヒステリシス膜と、前記ヒステリシス膜上に形成され、窒化金属膜よりなる上部電極と、を備えたことを特徴とするＭＩＭ素子を提供する。
【００１６】
他の側面によれば本発明は、基板と、前記基板上に互いに平行に形成された、各々金属窒化物よりなる複数の下部電極パターンと、前記基板上に、前記複数の下部電極パターンを覆って形成された、Ｎｂを含む酸化物よりなるヒステリシス膜と、前記ヒステリシス膜上に、前記基板に対して垂直方向から見た場合に前記複数の下部電極パターンの各々と交差するように形成された、各々金属窒化物よりなる複数の上部電極パターンと、よりなることを特徴とする電子装置を提供する。
【００１７】
さらに他の側面によれば本発明は、基板上に第１の金属窒化物膜を形成する工程と、前記第１の金属窒化物膜をパターニングして、各々第１の方向に延在する複数の下部電極パターンを形成する工程と、前記金属窒化物膜上に、Ｎｂを含む酸化膜を、ヒステリシス膜として、前記複数の下部電極パターンを連続的に覆うように形成する工程と、前記ヒステリシス膜上に第２の金属窒化物膜を形成する工程と、前記第２の金属窒化物膜をパターニングして、各々前記第１の方向とは異なる第２の方向に延在する複数の上部電極パターンを形成する工程と、よりなり、前記ヒステリシス膜は、スパッタ法により形成されることを特徴とする電子装置の製造方法を提供する。
【発明の効果】
【００１８】
本発明によれば、ヒステリシスを有するＭＩＭ素子において、ヒステリシス膜にＮｂを含む酸化膜を使い、上下の電極に金属窒化物膜を使うことにより、特に上部電極のパターニングを、ヒステリシス膜に対して高い選択比で実行することが可能となり、ＭＩＭ素子、およびかかるＭＩＭ素子を使った電子装置の製造を、容易に実行することが可能となる。また本発明のＭＩＭ素子では、上下の電極に高価なＰｔ膜の代りに安価な金属窒化膜を使うことができ、ＭＩＭ素子およびかかるＭＩＭ素子を使った電子装置の製造費用が実質的に低減される。
【００１９】
本発明のＭＩＭ素子は、さらに０Ｖ近傍において５００倍以上の抵抗変化率を示し、また３Ｖ以下のフォーミング電圧を特徴とし、低電圧で動作するプログラム可能スイッチとを構成することができる。かかるＭＩＭ素子を使うことにより、様々な演算を実行できるプログラム電子装置を構成することができる。
【発明を実施するための最良の形態】
【００２０】
図４（Ａ）〜（Ｃ）は、本発明の第１の実施形態による電子装置２０の構成を示す。ただし図４（Ｂ）は前記電子装置２０の平面図を、図４（Ａ）は図４（Ｂ）の平面図中、線Ａ−Ａ'に沿った断面図を、さらに図４（Ｃ）は図４（Ｂ）中、線Ｂ−Ｂ'に沿った断面図を示す。
【００２１】
図４（Ａ）〜（Ｃ）を参照するに、前記電子装置２０はシリコン基板２１上に、厚さが例えば１００ｎｍのシリコン酸化膜２２を介して形成されており、前記シリコン酸化膜２２上には、窒化モリブデン（ＭｏＮ）膜よりなる例えば厚さが９０ｎｍの下部電極パターン２３Ａ〜２３Ｄが、各々図中を横方向に互いに平行に延在するように、例えば５０ｎｍの幅および５０ｎｍのピッチで繰り返し形成されている。
【００２２】
さらに前記シリコン酸化膜２２上には、前記下部電極パターン２３Ａ〜２３Ｄを覆うように、厚さが１ｎｍ以上で５０ｎｍ以下、例えば２５ｎｍのＮｂ2Ｏ5膜よりなるヒステリシス膜２４が形成され、前記ヒステリシス膜２４上には、厚さが例えば９０ｎｍのＭｏＮ膜よりなる上部電極パターン２５Ａ〜２５Ｄが、各々図中を縦方向に、例えば５０ｎｍの幅および５０ｎｍのピッチで、互いに平行に繰り返し形成されている。なお、前記下部電極パターン２３Ａ〜２３Ｄおよび上部電極パターン２５Ａ〜２５Ｄの膜厚、幅、繰り返しピッチは上記のものに限定されるものではない。
【００２３】
窒化モリブデン（ＭｏＮ）は一般に非化学量論組成ＭｏＮｘを有するが、本発明では前記下部電極パターン２３Ａ〜２３Ｄおよび上部電極パターン２５Ａ〜２５Ｄ中のＭｏの酸化を抑制するため、化学量論組成に近い、すなわち組成パラメータｘが１に近い組成の窒化モリブデンを、前記下部電極パターン２３Ａ〜２３Ｄおよび上部電極パターン２５Ａ〜２５Ｄとして使っている。
【００２４】
図５（Ａ）〜（Ｃ）は、前記図４（Ａ）〜（Ｃ）の電子装置２０の製造工程を示す。
【００２５】
図５（Ａ）を参照するに、前記シリコン基板２１を覆うシリコン酸化膜２２上にはＭｏＮ膜が、典型的には反応性スパッタにより、室温で形成され、次いでレジストプロセスによりパターニングされ、前記下部電極パターン２３Ａ〜２３Ｄが形成される。
【００２６】
次いで図５（Ｂ）の工程において、前記Ｎｂ2Ｏ5ヒステリシス膜２４がスパッタ法により、前記シリコン酸化膜２２上に、前記ＭｏＮ下部電極パターン２３Ａ〜２３Ｄを覆うように、室温で形成される。
【００２７】
さらに図５（Ｃ）の工程において、前記ヒステリシス膜２４の形成に引き続き、ＭｏＮ膜２５が、スパッタ法により、例えば９０ｎｍの厚さに形成され、さらにこれをレジストパターンＲ１をマスクとするドライエッチングによりパターニングし、前記上部電極パターン２５Ａ〜２５Ｄを形成する。図示の例では、前記図５（Ｃ）のドライエッチング工程は、Ａｒガスプラズマ中、Ｃｌ2ガスおよびＯ2ガスをエッチングガスとしたＲＩＥにより実行されるが、この場合、前記Ｎｂ2Ｏ5膜に対して４０倍近いエッチング選択性を確保することができ、前記ヒステリシス膜２４は効果的なエッチングストッパ膜として作用する。
【００２８】
このため、前記レジストパターンＲ１を例えば４００ｎｍの膜厚で形成しておけば、先の図１（Ａ）〜（Ｂ）の関連技術のようにハードマスク１６ａ〜１６ｄ膜を形成せずとも、前記パターニング工程を容易に実行することができ、電子装置２０の製造を容易に効率良く、また安価に、また前記ヒステリシス膜２４にオーバーエッチングを生じることなく実行することが可能である。
【００２９】
再び図４（Ａ）〜（Ｃ）を参照するに、本実施形態によれば、図４（Ｂ）の平面図に○で囲んで示すように、前記基板２１に対して垂直方向から見た場合に前記下部電極パターン２３Ａ〜２３Ｄと上部電極パターン２５Ａ〜２５Ｄの交点の各々に、ＭｏＮ／Ｎｂ2Ｏ5／ＭｏＮ構造のＭＩＭ素子が形成されている。
【００３０】
図６は、このようにして得られた単一のＭＩＭ素子の電圧電流特性を示す図である。ただし図６の測定は、ヒステリシス膜２４の膜厚が２２．５ｎｍで径が１００μｍのＭＩＭ素子について行っている。図６中、横軸は前記上部電極と下部電極に印加された印加電圧を、縦軸は前記ＭＩＭ素子を流れる電流を示す。図６の上半部は正極性の電流を示し、下半部は負極性の電流を示す。前記上半部では前記電流の絶対値は上方に向かって増大するのに対し、前記下半部では前記電流の絶対値は下方に向かって増大することに注意すべきである。
【００３１】
図６の実験は、前記印加電圧を−２．５Ｖから＋２．５Ｖまで変化させ、次に+２．５Ｖから−２．５Ｖまで変化させ、その際に前記ＭＩＭ素子を流れる電流を測定することにより行っている。
【００３２】
図６を参照するに、前記印加電圧を前記−２．５Ｖから０Ｖまで徐々に変化させると、前記電流の電流値、すなわち大きさは第１の曲線（１）に沿って減少し、さらに前記印加電圧を０Ｖから前記＋２．５Ｖまで徐々に変化させると前記電流の電流値は前記第２の曲線（２）に沿って増加する。さらに前記印加電圧を前記＋２．５Ｖから０Ｖまで徐々に変化させると、前記電流の電流値は第３の曲線（３）に沿って減少し、さらに前記印加電圧を０Ｖから前記−２．５Ｖまで徐々に変化させると前記電流の電流値は前記第４の曲線（４）に沿って増加する。その際、前記曲線（１）と（４）は、図示の範囲を超えた負極領域にある第１のフォーミング電圧において一致し、印加電圧がそれ以下になると、前記曲線（１）に沿った電流値が前記曲線（４）に沿った電流値よりも大きくなる。同様に前記曲線（２）と（３）は、図示の範囲を超えた正極領域にある第２のフォーミング電圧において一致し、印加電圧がそれ以下になると、前記曲線（３）に沿った電流値が前記曲線（２）に沿った電流値よりも大きくなる。前記曲線（１）は前記曲線（２）に連続し、前記曲線（３）は前記曲線（４）に連続するため、前記曲線（１）〜（４）は、ヒステリシスループを形成する。図示の例では、前記第１のフォーミング電圧は−２．５Ｖに現れ、第２のフォーミング電圧を＋２．５Ｖに現れる。
【００３３】
図６ではさらに前記曲線（１）〜（４）の傾きが前記ＭＩＭ素子の抵抗値を表しているが、前記曲線（１）は、０Ｖ近傍の電圧Ａにおいて急激に立ち上がり、前記ＭＩＭ素子の抵抗値が階段状に急減することを示している。また前記曲線（２）は、印加電圧が０Ｖを超えて、やはり０Ｖ近傍の電圧Ｂに達すると傾きが急減するが、これは前記ＭＩＭ素子の抵抗値が階段状に急増することを示している。同様に前記曲線（３）は、前記電圧Ｂにほぼ一致する電圧Ｂ'において急激に立ち上がり、前記ＭＩＭ素子の抵抗値が階段状に急減することを示している。また前記曲線（４）は、電圧Ａにほぼ一致する電圧Ａ'に達すると傾きが急減し、前記ＭＩＭ素子の抵抗値が階段状に急増することを示している。
【００３４】
このような電圧Ａ−Ｂ間、あるいはＡ'−Ｂ'間におけるＭＩＭ素子の抵抗変化率は５００倍にも達し、これらの領域においてＭＩＭ素子は明確な双安定状態をとることがわかる。このため本実施形態のＭＩＭ素子を使って前記図４（Ａ）〜（Ｃ）の電子装置２０を構成した場合、個々のＭＩＭ素子をプログラムすることにより、ＡＮＤロジック、ＯＲロジック、およびこれらの組合せよりなる様々な論理演算を行わせることが可能となる。
【００３５】
その際、本実施形態のＭＩＭ素子では前記第１および第２のフォーミング電圧が、３Ｖ以下の小さな値であるため、小さな電圧で書き込みないしプログラムを行うことが可能である。また前記双安定状態は、０Ｖ近傍の印加電圧において出現するため、わずかな駆動電圧で前記ＭＩＭ素子を動作させることが可能で、電子装置２０の消費電力を低減することが可能である。
【００３６】
図６の電圧電流特性で興味深いのは、例えば前記第１のフォーミング電圧から印加電圧の大きさを徐々に減少させた場合、最初に高電圧側の電圧領域Ａにおいて電流値が激しく変動し、０Ｖを含むより低電圧側の電圧領域Ｂにおける電流値の変動振幅よりもはるかに大きな振幅で増減を繰り返すことである。同様に、前記第２のフォーミング電圧から印加電圧の大きさを徐々に減少させた場合には、最初に高電圧側の電圧領域Ｄにおいて電流値が激しく変動し、０Ｖを含むより低電圧側の電圧領域Ｃにおける電流値の変動振幅よりもはるかに大きな振幅で増減を繰り返す。
【００３７】
この電圧領域Ａ，Ｄにおける電流値の激しい増減は一見すると不規則に見えるが、測定を繰り返すと再現され、前記ＭＩＭ素子内において抵抗変化を生じる再現性のある現象に対応しているものと考えられる。
【００３８】
また前記電圧領域ＡからＢに以降する遷移領域において、図６中に○で囲んで示すように、電流値の階段状の増大が生じているのがわかる。同様な電流値の階段状の増大は、前記電圧領域Ｄと電圧領域Ｃの間の遷移領域においても生じているのがわかる。
【００３９】
図６に示す本発明のＭＩＭ素子に特有のヒステリシス特性は、前記ヒステリシス膜２４の膜厚が５０ｎｍ以下の場合に見られるもので、図７に示すように、同じＭＩＭ素子において前記ヒステリシス膜２４の膜厚を６０ｎｍとした使用では、ヒステリシスループが消失するのがわかる。このことから、本発明では前記ヒステリシス膜２４の膜厚は５０ｎｍ以下とする。一方、前記ヒステリシス膜２４の膜厚が１ｎｍ未満になると、リーク電流が増大し、やはりヒステリシスループが消失するため、前記ヒステリシス膜２４の膜厚は、１ｎｍ以上は必要である。
【００４０】
さらに図８は、ＭｏＮよりなる下部電極と上部電極との間に、ＮｉＯ膜よりなるヒステリシス膜を挟持した、本発明の比較対照例によるＭＩＭ素子の電圧−電流特性を示す。
【００４１】
図８を参照するに、上下電極にＭｏＮを使っても、ヒステリシス膜がＮｂを含む酸化膜でない場合には、図６に示したプログラム可能ＭＩＭ素子に好適なヒステリシススープは得られないことがわかる。
【００４２】
さらに図９は、Ｎｂ2Ｏ5膜よりなるヒステリシス膜を、Ｐｔ膜よりなる上下電極で挟持した構成の別の比較対照例によるＭＩＭ素子の電圧−電流特性を示す。
【００４３】
図９を参照するに、この比較対照例においても、図６に示したプログラム可能ＭＩＭ素子に好適なヒステリシススープは得られないことがわかる。
【００４４】
本発明において、前記上部電極パターンおよび下部電極パターンは先に説明したＭｏＮに限定されるものではなく、他にもＴａＮ，ＷＮ，ＨｆＮ，ＴｉＮなどの導電性金属窒化膜を使うことが可能である。
【００４５】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において、様々な変形・変更が可能である。
【００４６】
（付記１）  金属窒化膜よりなる下部電極と、
前記下部電極上に形成された、Ｎｂを含む酸化膜よりなるヒステリシス膜と、
前記ヒステリシス膜上に形成され、窒化金属膜よりなる上部電極と、
を備えたことを特徴とするＭＩＭ素子。
【００４７】
（付記２）  前記下部電極および上部電極は同一の材料よりなり、前記材料は、ＭｏＮ，ＴａＮ，ＷＮ，ＨｆＮ，ＴｉＮよりなる群から選ばれることを特徴とする請求項１記載のＭＩＭ素子。
【００４８】
（付記３）  前記Ｎｂを含む酸化膜は、Ｎｂ2Ｏ5を含むことを特徴とする請求項１または２記載のＭＩＭ素子。
【００４９】
（付記４）  前記上部電極膜は、前記ヒステリシス膜を構成する材料に対して選択的にエッチングされる材料より構成されることを特徴とする請求項１〜３のうち、いずれか一項記載のＭＩＭ素子。
【００５０】
（付記５）  前記Ｎｂを含む酸化膜は、１ｎｍ以上かつ５０ｎｍ以下の膜厚を有することを特徴とする請求項１〜４のうち、いずれか一項記載のＭＩＭ素子。
【００５１】
（付記６）  前記ＭＩＭ素子は、前記ＭＩＭ素子を流れる電流が、前記下部電極と上部電極との間に印加される印加電圧の大きさを負極性の第１のフォーミング電圧から０Ｖまで減少させた場合には第１の曲線に沿って減少し、前記印加電圧の大きさを、引き続き０Ｖを超えて正極性の第２のフォーミング電圧まで正極方向に増加させた場合には第２の曲線に沿って増加し、前記印加電圧の大きさを前記第２のフォーミング電圧から０Ｖまで減少させた場合には前記第２の曲線よりも電流値の大きい第３の曲線に沿って減少し、前記印加電圧の大きさを、引き続き０Ｖを超えて前記第１のフォーミング電圧まで負極方向に増加させた場合には、前記第１の曲線よりも電流値の小さい第４の曲線に沿って増加するヒステリシス特性を有し、さらに前記ＭＩＭ素子は、前記印加電圧を負極側から正極側に変化させる場合、および正極側から負極側に変化せる場合のいずれにおいても、０Ｖ近傍の電圧範囲において抵抗値を階段状に減少させ、前記０Ｖ近傍の電圧範囲を超えると抵抗値を階段状に増加させることを特徴とする請求項１〜５のうち、いずれか一項記載のＭＩＭ素子。
【００５２】
（付記７）  前記階段状の抵抗値の減少および増加は、５００倍以上の変化率で生じること特徴とする請求項６記載のＭＩＭ素子。
【００５３】
（付記８）  前記ＭＩＭ素子は、前記印加電圧を前記第１のフォーミング電圧から０Ｖまで前記第１の曲線に沿って減少させる際に、第１の電圧範囲において第１の振幅で増減を繰り返し、また前記第１の電圧範囲よりも電圧値の小さい０Ｖを含む第２の電圧範囲においては第２の振幅で増減を繰り返し、前記第１の振幅は前記第２の振幅よりも大きく、前記印加電圧を前記第２のフォーミング電圧から０Ｖまで前記第３の曲線に沿って減少させる際に、第３の電圧範囲において第３の振幅で増減を繰り返し、また前記第３の電圧範囲よりも電圧値の小さい０Ｖを含む第４の電圧範囲においては第４の振幅で増減を繰り返し、前記第３の振幅は前記第４の振幅よりも大きいことを特徴とする請求項６または７記載のＭＩＭ素子。
【００５４】
（付記９）  前記ＭＩＭ素子は、前記印加電圧が前記第１の電圧範囲から前記第２の電圧範囲に減少する際に抵抗値を階段状に減少させ、前記印加電圧が前記第３の電圧範囲から前記第４の電圧範囲に減少する際に抵抗値を階段状に減少させることを特徴とする請求項６〜８のうち、いずれか一項記載のＭＩＭ素子。
【００５５】
（付記１０）  基板と、
前記基板上に互いに平行に形成された、各々金属窒化物よりなる複数の下部電極パターンと、
前記基板上に、前記複数の下部電極パターンを覆って形成された、Ｎｂを含む酸化物よりなるヒステリシス膜と、
前記ヒステリシス膜上に、前記基板に対して垂直方向から見た場合に前記複数の下部電極パターンの各々と交差するように形成された、各々金属窒化物よりなる複数の上部電極パターンと、
よりなることを特徴とする電子装置。
【００５６】
（付記１１）  基板上に第１の金属窒化物膜を形成する工程と、
前記第１の金属窒化物膜をパターニングして、各々第１の方向に延在する複数の下部電極パターンを形成する工程と、
前記金属窒化物膜上に、Ｎｂを含む酸化膜を、ヒステリシス膜として、前記複数の下部電極パターンを連続的に覆うように形成する工程と、
前記ヒステリシス膜上に第２の金属窒化物膜を形成する工程と、
前記第２の金属窒化物膜をパターニングして、各々前記第１の方向とは異なる第２の方向に延在する複数の上部電極パターンを形成する工程と、
よりなり、
前記ヒステリシス膜は、スパッタ法により形成されることを特徴とする電子装置の製造方法。
【００５７】
（付記１２）  前記ヒステリシス膜は、室温において形成されることを特徴とする請求項１１記載の電子装置の製造方法。
【００５８】
（付記１３）  前記ヒステリシス膜は、Ｎｂ2Ｏ5膜よりなることを特徴とする請求項１１または１２記載の電子装置の製造方法。
【００５９】
（付記１４）  前記第１および第２の金属窒化物膜はＭｏＮ，ＴａＮ，ＷＮ，ＨｆＮ，ＴｉＮよりなる群から選ばれ、前記第１および第２の金属窒化物膜をパターニングする工程はレジストパターンを使い、前記ヒステリシス膜に対して選択的に実行されることを特徴とする請求項１１〜１４のうち、いずれか一項記載の電子装置の製造方法。
【００６０】
（付記１５）  前記第１および第２の金属窒化膜をパターニングする工程は、レジストマスクを使い、Ａｒガス中、Ｃｌ2とＯ2をエッチングガスとして使ったＲＩＥ法により実行されることを特徴とする請求項１１〜１４のうち、いずれか一項記載の電子装置の製造方法。
【図面の簡単な説明】
【００６１】
【図１】（Ａ），（Ｂ）は、本発明の関連技術によるＭＩＭ素子の構成を示す図である。
【図２】図１（Ａ），（Ｂ）のＭＩＭ素子において生じるヒステリシスの例を示す図である。
【図３】図１（Ａ），（Ｂ）のＭＩＭ素子を使って構成される電子装置の例を示す図である。
【図４】本発明の第１の実施形態による電子装置の構成を示す図である。
【図５】（Ａ）〜（Ｃ）は、図４（Ａ）〜（Ｃ）の電子装置を製造する製造工程を示す図である。
【図６】図５（Ａ）〜（Ｃ）の電子装置を構成するＭＩＭ素子のヒステリシス特性を示す図である。
【図７】本発明の比較対照例によるヒステリシス特性を示す図である。
【図８】本発明の比較対照例によるヒステリシス特性を示す別の図である。
【図９】本発明の比較対照例によるヒステリシス特性を示すさらに別の図である。
【符号の説明】
【００６２】
１０，２０  電子装置
１１，２１  シリコン基板
１２，２２  シリコン酸化膜
１３  Ｔｉ密着層
１４，１４Ａ〜１４Ｄ  Ｐｔ下部電極
１５  ＮｉＯヒステリシス膜
１６Ａ〜１６Ｄ  Ｐｔ上部電極
１６ａ〜１６ｄ  Ｔａマスクパターン
２３，２３Ａ〜２３Ｄ  ＭｏＮ下部電極
２４  Ｎｂ2Ｏ5ヒステリシス膜
２５，２５Ａ〜２５Ｄ  ＭｏＮ上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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