(57)【要約】【課題】単位ゲート幅あたりのドレイン容量を低減できる電界効果トランジスタを提供する。【解決手段】チャネル形成領域を有する第１導電型の第１半導体領域１４に、４つの辺を有する矩形環状のゲート電極２１（Ｇ）が形成され、ゲート電極の内側にドレイン領域１８Ｄ（Ｄ）が形成され、４つの辺の外側の領域のそれぞれにおいて、対応するドレイン領域のチャネル幅を狭めない幅でソース領域１８Ｓ（Ｓ）が形成され、即ち、矩形形状のドレイン領域の四辺全てにゲート電極が形成され、トランジスタが構成されている構成とする。【選択図】図１
2008078469.tif 000002
【特許請求の範囲】
【請求項１】
チャネル形成領域を有する第１導電型の第１半導体領域と、
上記第１半導体領域の上記チャネル形成領域の上層においてゲート絶縁膜を介して、４つの辺を有する矩形環状のパターンで形成されたゲート電極と、
上記ゲート電極の内側の領域において、上記第１半導体領域の表層部に形成された第２導電型のドレイン領域と、
上記ゲート電極の４つの辺の外側の領域のそれぞれにおいて、当該外側の各領域から見たときの対応する上記ドレイン領域のチャネル幅を狭めない幅を持って、上記第１半導体領域の表層部に形成された第２導電型のソース領域と
を有する電界効果トランジスタ。
【請求項２】
矩形形状の上記ゲート電極が２次元的に繰り返されて格子状に形成されており、
上記格子の内側の領域に、１つの格子に対して上記ドレイン領域と上記ソース領域のいずれか一方が対応して、上記ドレイン領域と上記ソース領域が交互に２次元的に繰り返されて形成されている
請求項１に記載の電界効果トランジスタ。
【請求項３】
上記第１半導体領域の内部にバックゲートが形成されている
請求項１または２に記載の電界効果トランジスタ。
【請求項４】
上記バックゲートと上記ソース領域が接続されて共通電位が印加される
請求項３に記載の電界効果トランジスタ。
【請求項５】
上記第１導電型がｐ型であり、上記第２導電型がｎ型であり、ｎチャネル型の電界効果トランジスタである
請求項１〜４のいずれかに記載の電界効果トランジスタ。
【請求項６】
上記チャネル形成領域における上記第１半導体領域の表層部に第２導電型のチャネル領域が形成されており、デプレション型となっている
請求項１〜５のいずれかに記載の電界効果トランジスタ。
【請求項７】
上記第２導電型のチャネル領域に導電性不純物としてＡｓが注入されている
請求項６に記載の電界効果トランジスタ。
【請求項８】
磁気ヘッドの静電破壊保護回路において磁気ヘッドを静電破壊から保護するスイッチとして用いられる
請求項１〜７のいずれかに記載の電界効果トランジスタ。
【請求項９】
半導体基板に形成された第１導電型の第１の半導体層と、
上記第１の半導体層の主面に形成された第２導電型の矩形状のドレイン領域と、
上記ドレイン領域に対して所定の間隔をもって上記第１の半導体層の主面にそれぞれ形成された第２導電型の複数のソース領域と、
上記ドレイン領域と上記複数のソース領域との間に位置する上記第１の半導体層のチャネル領域上に位置し、上記第１の半導体層上に絶縁層を介して上記ドレイン領域を囲むように形成された格子状のゲート電極と、
を有し、
上記複数のソース領域が上記ドレイン領域の辺部に対向する位置にそれぞれ配置されており、上記複数のソース領域が互いに電気的に接続されている
電界効果トランジスタ。
【請求項１０】
上記ドレイン領域と上記複数のソース領域と上記ゲート電極とが繰り返しパターンで形成されており、
繰り返しパターンで形成されている上記ドレイン領域が互いに電気的に接続されており、
繰り返しパターンで形成されている上記複数のソース領域が互いに電気的に接続されている
請求項９に記載の電界効果トランジスタ。
【請求項１１】
上記第１の半導体層の主面に形成された第１導電型のバックゲート領域を更に有し、
上記複数のソース領域と上記バックゲート領域とが電気的に接続されている
請求項９または１０に記載の電界効果トランジスタ。
【請求項１２】
上記チャネル領域が上記第１の半導体層の主面に形成された第１導電型の半導体領域で構成され、デプレション型のトランジスタである
請求項９〜１１の何れかに記載の電界効果トランジスタ。
【請求項１３】
上記第１導電型がｐ型であり、上記第２導電型がｎ型である
請求項１２に記載の電界効果トランジスタ。
【請求項１４】
磁気ヘッドが接続される信号線と基準電位との間に接続されてＥＳＤ保護回路として機能する電界効果トランジスタであって、定常状態において当該トランジスタが非導通状態となるような電圧がゲート端子に印加される
請求項９〜１３の何れかに記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界効果トランジスタに関し、特に磁気ヘッドの静電破壊に対する保護回路などに用いられるデプレション型のｎチャネルＭＯＳ電界効果トランジスタに関する。
【背景技術】
【０００２】
例えば、ＨＤＤ（ハードディスクドライブ）などの磁気記録装置に組み込まれるＧＭＲ磁気ヘッドなどの磁気ヘッドにおいて、静電破壊から磁気ヘッドを保護する保護回路として、ヘッドを駆動するプリアンプＩＣ中に、デプレッション型のｎチャネルＭＯＳ電界効果トランジスタが用いられる。
【０００３】
図８（Ａ）は、従来例に係るデプレション型のｎチャネルＭＯＳ電界効果トランジスタの平面図である。
例えば、半導体基板に設けられたｐ型半導体領域上に、ゲート絶縁膜を介してゲート電極４１が形成されており、ゲート電極４１の両側部におけるｐ型半導体領域の表層部に、ｎ型のソース領域４０Ｓとドレイン領域４０Ｄが形成されている。
さらに、ゲート電極４１の直下におけるｐ型半導体領域の表層部にｎ型のチャネル領域が形成され、デプレション型のｎチャネルＭＯＳ電界効果トランジスタが構成されている。
【０００４】
例えば、ＨＤＤの高速大容量化に伴い、低容量で、なおかつＥＳＤ保護素子としての性能を向上させるため、より低いオン抵抗のデプレション型ｎチャネル電界効果トランジスタが求められている。
上記を実現するためには、オン抵抗の低減やドレイン容量の低減などが求められ、例えば、ドレイン容量を増大させず、そのままで、オン抵抗を低減するなどの手法がとられている。
【０００５】
図８（Ｂ）は、従来例に係るデプレション型のｎチャネルＭＯＳ電界効果トランジスタの平面図である。
例えば、半導体基板に設けられたｐ型半導体領域上に、ゲート絶縁膜を介して２つのゲート電極（４１ａ，４１ｂ）が形成されており、２つのゲート電極（４１ａ，４１ｂ）で区切られた３つの領域におけるｐ型半導体領域の表層部に、ソース領域４０Ｓａ、ドレイン領域４０Ｄ、ソース領域４０Ｓｂがそれぞれ形成されている。
２つのゲート電極（４１ａ，４１ｂ）の直下におけるｐ型半導体領域の表層部にはｎ型のチャネル領域が形成され、デプレション型のｎチャネルＭＯＳ電界効果トランジスタが構成されている。
【０００６】
図８（Ｂ）に示す構成の電界効果トランジスタは、図８（Ａ）に示す構成の電界効果トランジスタに比べて、ドレイン容量をそのままにして、ゲート幅が約２倍となっているので、オン抵抗が約半分に低減されている。即ち、単位ゲート幅あたりのドレイン容量は約半分にまで低減されている。
【０００７】
しかし、近年においては、さらなる駆動の高速化が求められており、いっそうのオン抵抗の低減やドレイン容量の低減が求められている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は上記の状況に鑑みてなされたものであり、本発明の目的は、単位ゲート幅あたりのドレイン容量を低減できる電界効果トランジスタを提供することである。
【課題を解決するための手段】
【０００９】
上記の目的を達成するため、本発明の電界効果トランジスタは、チャネル形成領域を有する第１導電型の第１半導体領域と、上記第１半導体領域の上記チャネル形成領域の上層においてゲート絶縁膜を介して、４つの辺を有する矩形環状のパターンで形成されたゲート電極と、上記ゲート電極の内側の領域において、上記第１半導体領域の表層部に形成された第２導電型のドレイン領域と、上記ゲート電極の４つの辺の外側の領域のそれぞれにおいて、当該外側の各領域から見たときの対応する上記ドレイン領域のチャネル幅を狭めない幅を持って、上記第１半導体領域の表層部に形成された第２導電型のソース領域とを有する。
【００１０】
上記の本発明の電界効果トランジスタは、チャネル形成領域を有する第１導電型の第１半導体領域に、４つの辺を有する矩形環状のゲート電極が形成され、ゲート電極の内側にドレイン領域が形成され、４つの辺の外側の領域のそれぞれにおいて、対応するドレイン領域のチャネル幅を狭めない幅でソース領域が形成されている。
即ち、矩形形状のドレイン領域の四辺全てにゲート電極が形成され、トランジスタが構成されている。
【００１１】
上記の本発明の電界効果トランジスタは、好適には、矩形形状の上記ゲート電極が２次元的に繰り返されて格子状に形成されており、上記格子の内側の領域に、１つの格子に対して上記ドレイン領域と上記ソース領域のいずれか一方が対応して、上記ドレイン領域と上記ソース領域が交互に２次元的に繰り返されて形成されている。
【００１２】
上記の本発明の電界効果トランジスタは、好適には、上記第１半導体領域の内部にバックゲートが形成されている。
さらに好適には、上記バックゲートと上記ソース領域が接続されて共通電位が印加される。
【００１３】
上記の本発明の電界効果トランジスタは、好適には、上記第１導電型がｐ型であり、上記第２導電型がｎ型であり、ｎチャネル型の電界効果トランジスタである。
【００１４】
上記の本発明の電界効果トランジスタは、好適には、上記チャネル形成領域における上記第１半導体領域の表層部に第２導電型のチャネル領域が形成されており、デプレション型となっている。
さらに好適には、上記第２導電型のチャネル領域に導電性不純物としてＡｓが注入されている。
【００１５】
上記の本発明の電界効果トランジスタは、好適には、磁気ヘッドの静電破壊保護回路において磁気ヘッドを静電破壊から保護するスイッチとして用いられる。
【発明の効果】
【００１６】
本発明の電界効果トランジスタによれば、矩形形状のドレイン領域の四辺全てにゲート電極が形成されており、ドレイン領域の面積が同じで一辺分の長さのゲート電極しか持たない電界効果トランジスタと比較すると、同一のドレイン容量でありながらオン抵抗を１／４まで低減でき、即ち、単位ゲート幅あたりのドレイン容量を１／４まで低減することができる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明に係る電界効果トランジスタの実施の形態について、図面を参照して説明する。
【００１８】
第１実施形態
図１（Ａ）は本実施形態に係る電界効果トランジスタの平面図であり、図１（Ｂ）は図１（Ａ）中のＡ−Ｂ−Ｃにおける断面図である。
例えば、ｐ型シリコン基板（ｐ−ｓｕｂ）１０に、第１ｎ型半導体層（ｎ型タンク）１１が形成され、その表層部全面に第２ｎ型半導体層１２が形成されている。
【００１９】
例えば、上記の第１ｎ型半導体層１１と第２ｎ型半導体層１２が積層してなる表面から、素子形成領域においてチャネル形成領域を有するｐ型ウェル（第１導電型の第１半導体領域）１４が形成されており、ｐ型ウェル１４の底面であって第１ｎ型半導体層１１と第２ｎ型半導体層１２の境界近傍の深さに、バックゲートとなるｐ＋型埋め込み層１３が形成されている。
また、例えば、ｐ型ウェル１４の表面には、所定のパターンで素子分離絶縁膜１５（Ｉ）が形成されて素子分離されている。素子分離絶縁膜１５（Ｉ）は、例えばＬＯＣＯＳ(local oxidation of silicon)法やＳＴＩ(shallow trench isolation)法などで形成されたものであり、図面上はＬＯＣＯＳ法による絶縁膜を示している。
【００２０】
例えば、チャネル形成領域を有する上記のｐ型ウェル１４の上層に、酸化シリコンからなるゲート絶縁膜２０を介してポリシリコンからなるゲート電極２１（Ｇ）が、４つの辺を有する矩形環状のパターンで形成されている。また、例えば、ゲート電極２１（Ｇ）の両側部に酸化シリコンなどからなるサイドウォール絶縁膜２２が形成されている。
【００２１】
また、例えば、サイドウォール絶縁膜２２の両側部におけるｐ型ウェル１４の表層部にはｎ型の導電性不純物を高濃度に含有するｎ＋型のソース領域１８Ｓ（Ｓ）及びドレイン領域１８Ｄ（Ｄ）が形成されている。
ここで、図１（Ａ）に示すように、ゲート電極２１（Ｇ）は矩形環状に形成されており、この内側の領域においてドレイン領域１８Ｄ（Ｄ）が形成されており、一方ゲート電極２１（Ｇ）の４つの辺の外側の領域のそれぞれにおいて、この外側の各領域から見たときの対応するドレイン領域１８Ｄ（Ｄ）のチャネル幅を狭めない幅を持ってソース領域１８Ｓ（Ｓ）が形成されている。
【００２２】
さらに、例えば、サイドウォール絶縁膜２２の下部におけるｐ型ウェル１４の表層部には、ソース領域１８Ｄ及びドレイン領域１８Ｄより浅く形成され、ｎ型の導電性不純物を低濃度に含有するＬＤＤ（lightly doped drain）領域１７が形成されており、いわゆるＬＤＤ型のソース領域及びドレイン領域が構成されている。
【００２３】
さらに、例えば、ゲート電極２１（Ｇ）の下部において、チャネル形成領域となるｐ型ウェル１４の表層部に、Ａｓなどのｎ型の導電性不純物を含有するｎ型のチャネル領域１６が形成されている。例えば、浅く、高濃度にＡｓ導入された領域となっており、これにより、オフ電流を低減し、オン抵抗も低減できる。
以上のようにして、デプレション型のｎチャネル型ＭＯＳ電界効果トランジスタが構成されている。
【００２４】
さらに、例えば、矩形環状のゲート電極２１（Ｇ）の角部近傍における、ｐ型ウェル１４の表層部に、ｐ型の導電性不純物を高濃度に含有し、バックゲートとなるｐ＋型埋め込み層１３に電気的に接続するｐ＋型のバックゲート領域１８ＢＧ（ＢＧ）が形成されている。
【００２５】
バックゲート領域１８ＢＧ（ＢＧ）は、ソース領域１８Ｓ（Ｓ）に対して素子分離絶縁膜１５（Ｉ）で分離されているが、バックゲート領域１８ＢＧ（ＢＧ）とソース領域１８Ｓ（Ｓ）の境界領域まで上記の矩形環状のゲート電極２１（Ｇ）が延伸して形成された構成としてもよい。この場合、ゲート電極２１（Ｇ）は格子状の形状となる。
【００２６】
また、例えば、上記の電界効果トランジスタを被覆して、酸化シリコンからなる層間絶縁膜２３が形成されており、ソース領域１８Ｓ（Ｓ）、ドレイン領域１８Ｄ（Ｄ）及びバックゲート領域１８ＢＧ（ＢＧ）に達する開口部が形成され、開口部内に埋め込まれるプラグと一体になって、ソース領域１８Ｓ（Ｓ）、ドレイン領域１８Ｄ（Ｄ）及びバックゲート領域１８ＢＧ（ＢＧ）に接続する配線（２４Ｓ，２４Ｄ，２４ＢＧ）が形成されている。
【００２７】
上記の本実施形態のデプレション型のｎチャネル型ＭＯＳ電界効果トランジスタによれば、矩形形状のドレイン領域の四辺全てにゲート電極が形成されており、ドレイン領域の面積が同じで一辺分の長さのゲート電極しか持たない電界効果トランジスタと比較すると、同一のドレイン容量でありながらオン抵抗を１／４まで低減でき、即ち、単位ゲート幅あたりのドレイン容量を１／４まで低減することができる。
【００２８】
上記の構成の本実施形態の電界効果トランジスタは、例えば配線（２４Ｓ，２４ＢＧ）が接続されて、バックゲート領域１８ＢＧ（ＢＧ）とソース領域１８Ｓ（Ｓ）が接続されて共通電位が印加される。
また、例えば、本実施形態の電界効果トランジスタは、磁気ヘッドの静電破壊保護回路において磁気ヘッドを静電破壊から保護するスイッチとして用いられる。
【００２９】
第２実施形態
図２は本実施形態に係る電界効果トランジスタの平面図である。
例えば、第１実施形態に係るような矩形形状のゲート電極が、２次元的に繰り返されて格子状に形成されたゲート電極Ｇとなっている。
また、例えば、格子の内側の領域に、１つの格子に対してドレイン領域とソース領域のいずれか一方が対応して、ドレイン領域Ｄとソース領域Ｓが交互に２次元的に繰り返されて形成されている。
上記のようにして、いわゆる市松模様状のレイアウトで、ドレイン領域Ｄとソース領域Ｓが形成されているものである。
【００３０】
ここで、最外周にはドレイン領域Ｄを配置しない、即ち、矩形形状のドレイン領域の四辺に対応する位置にソース領域Ｓが形成されており、その間にはバックゲート領域ＢＧがレイアウトされている。
上記のように、最外周においてはドレイン領域として四辺でトランジスタを構成することができないので、最外周の領域をソース領域あるいはバックゲート領域とすることが好ましいが、この部分で四辺でトランジスタを構成できないことが特に問題とならなければ、最外周にドレイン領域を配置することも可能である。
【００３１】
上記の構成では、ゲート電極の取り出し易さを考慮して、最外周部のソース領域Ｓとバックゲート領域ＢＧとを含む全ての領域を囲むようにゲート電極が配置されているが、当該最外周部のソース領域Ｓとバックゲート領域ＢＧとの間のゲート電極を削除し、バックゲート領域ＢＧとソース領域Ｓとを素子分離絶縁膜Ｉで分離する構成としてもよい。
【００３２】
図３（Ａ）は図２中のＸ−Ｘ’における断面図である。
第１実施形態と同様に、例えば、ｐ型シリコン基板１０に、第１ｎ型半導体層１１が形成され、さらにチャネル形成領域を有するｐ型ウェル（第１導電型の第１半導体領域）１４とバックゲートとなるｐ＋型埋め込み層１３が形成されている。
また、例えば、チャネル形成領域を有する上記のｐ型ウェル１４の上層に、酸化シリコンからなるゲート絶縁膜２０を介してポリシリコンからなるゲート電極２１（Ｇ）が格子状のパターンで形成され、ゲート電極２１の両側部に酸化シリコンなどからなるサイドウォール絶縁膜２２が形成されている。
【００３３】
また、例えば、格子の内側の領域に、ｎ＋型のソース領域１８Ｓ及びドレイン領域１８Ｄが交互に繰り返されて形成されており、最外周にソース領域が配置されている。
さらに、例えば、サイドウォール絶縁膜２２の下部におけるｐ型ウェル１４の表層部にはＬＤＤ領域１７が形成されている。
また、例えば、ゲート電極２１の下部において、チャネル形成領域となるｐ型ウェル１４の表層部に、Ａｓなどのｎ型の導電性不純物を含有するｎ型のチャネル領域１６が形成されている。
【００３４】
また、図３（Ｂ）は図２中のＹ−Ｙ’における断面図である。
基本的に図３（Ａ）と同様な構成であるが、最外周には、バックゲートとなるｐ＋型埋め込み層１３に電気的に接続するｐ＋型のバックゲート領域１８ＢＧが配置され、その内側の領域において、ソース領域１８Ｓとドレイン領域１８Ｄが交互に繰り返されて形成されている。
【００３５】
上記の構成では、ゲート電極２１（Ｇ）を格子状の形状とし、バックゲート領域１８ＢＧ（ＢＧ）とソース領域１８Ｓ（Ｓ）との境界領域まで上記の矩形環状のゲート電極２１（Ｇ）が延伸して形成されているが、バックゲート領域１８ＢＧ（ＢＧ）とソース領域１８Ｓ（Ｓ）とを素子分離絶縁膜１５（Ｉ）で分離する構成としてもよい。
【００３６】
上記のようなそれぞれ複数個のソース領域１８Ｓとドレイン領域１８Ｄは、後述の配線によってそれぞれ一系統に接続されており、さらにバックゲート領域１８ＢＧはソース領域１８Ｓに接続された構成となっている。
【００３７】
図４は本実施形態に係る電界効果トランジスタのソース領域、ドレイン領域及びバックゲート領域に接続する第１層の配線のレイアウトを示す平面図である。
ソース領域Ｓ、ドレイン領域Ｄ及びバックゲート領域ＢＧに対して、コンタクトＣＴを介して上層の配線（２４Ｓ，２４Ｄ，２４ＢＧ）が形成されている。
ソース領域Ｓは配線２４Ｓにより一系統にまとめて接続されており、配線２４ＢＧは配線２４Ｓに接続しているので、ソース領域Ｓはバックゲート領域ＢＧとともに、一系統にまとめて接続されている。
一方、ドレイン領域Ｄは、配線２４Ｓの間で接続可能な部分に分割されて、図面上は５系統に分割されて、配線２４Ｄに接続されている。
【００３８】
図５は本実施形態に係る電界効果トランジスタのソース領域とバックゲート領域に接続する第１層の配線と、ドレイン領域に接続する第１層の配線に対して、それぞれ接続して形成される第２層の配線のレイアウトを示す平面図である。
第２層の配線２５Ｄにより、複数（図面上５系統）に分割されていた第１層の配線２４Ｄが一系統にまとめて、接続されている。
また、配線２４Ｓ（配線２４ＢＧ）は既に一系統に接続されているが、第２層の配線２５Ｓによって配線抵抗を低減して、一系統に接続された構成となっている。
さらに、例えば、配線抵抗の低減のため、第２の配線（２５Ｓ，２５Ｄ）は、上記以外の領域において形成されていてもよい。
【００３９】
上記の構成において、ソース領域とドレイン領域とがいわゆる市松模様状に複数個に分割してレイアウトされ、それぞれのソース領域とドレイン領域の格子状の境界部分にゲート電極が配置されているもので、ゲート電極を介して隣接しているソース領域とドレイン領域ごとに電界効果トランジスタが構成されていながら、各ソース領域とドレイン領域がそれぞれ一系統にまとめられていることにより、全体で１つのデプレション型のｎチャネル型ＭＯＳ電界効果トランジスタが構成されているものである。
【００４０】
上記の本実施形態のデプレション型のｎチャネル型ＭＯＳ電界効果トランジスタによれば、ドレイン領域の面積が同じでも１つのドレイン領域しか持たない電界効果トランジスタに比較して、トランジスタのゲート幅を格段に広げたものに相当し、これによって同一のドレイン容量でありながらオン抵抗を低減でき、即ち、単位ゲート幅あたりのドレイン容量を低減することができる。
【００４１】
第３実施形態
上記の第１実施形態及び第２実施形態の電界効果トランジスタにおいては、バックゲート領域はソース領域に対して素子分離絶縁膜で分離されているか、あるいは、バックゲート領域とソース領域の境界領域までゲート電極が形成された構成であり、上層の配線によりソース領域とバックゲート領域が接続された構成となっているが、ソース領域とバックゲート領域が接続されることを前提とした場合、ソース領域とバックゲート領域を素子分離絶縁膜などで個別の領域に分離する必要はない。
本実施形態の電界効果トランジスタにおいては、ソース領域とバックゲート領域を素子分離絶縁膜などで分離せずに隣接して配置した構成となっている。
【００４２】
図６（Ａ）は本実施形態に係る電界効果トランジスタの一例の一部断面図である。
例えば、図３（Ａ）と同様に、格子状のゲート電極２１が形成され、各格子の内側の領域に、ｎ＋型のソース領域１８Ｓ及びドレイン領域１８Ｄが交互に繰り返されて形成されており、最外周にソース領域１８Ｓが配置されている構成である。
ここで、本実施形態においては、最外周のソース領域１８Ｓに対してｐ＋型のバックゲート領域１８ＢＧが素子分離絶縁膜などで分離せずに隣接して配置された構成となっている。この場合、ソース領域１８Ｓとバックゲート領域１８ＢＧの両者に対する共通のコンタクトを介して上層の配線に接続された構成などとすることができる。
上記のような素子分離絶縁膜などで分離せずに隣接して配置されたソース領域１８Ｓとバックゲート領域１８ＢＧは、例えば、ソース領域１８Ｓを形成するためのｎ型不純物をイオン注入するマスクの開口部と、バックゲート領域１８ＢＧを形成するためのｐ型不純物をイオン注入するマスクの開口部を隣接させ、即ち、隣接した領域にそれぞれの不純物をイオン注入することにより、形成することが可能である。
【００４３】
また、図６（Ｂ）は本実施形態に係る電界効果トランジスタの他の例の一部断面図である。
例えば、図３（Ａ）と同様に、ｎ＋型のソース領域１８Ｓ及びドレイン領域１８Ｄが交互に繰り返されて形成されている構成において、ドレイン領域１８Ｄで挟まれた領域のソース領域１８Ｓに対して、ソース領域１８Ｓのさらに内側の領域にｐ＋型のバックゲート領域１８ＢＧが素子分離絶縁膜などで分離せずに隣接して配置された構成となっている。
上記と同様に、ソース領域１８Ｓとバックゲート領域１８ＢＧの両者に対する共通のコンタクトで接続された構成とすることができ、この構造は、隣接した領域にそれぞれの不純物をイオン注入することにより、形成することが可能である。
【００４４】
本実施形態の構成は、上記の各実施形態に適用できる。
上記の本実施形態の係る電界効果トランジスタによれば、上記の各実施形態と同様に、同一のドレイン容量でありながらオン抵抗を低減でき、即ち、単位ゲート幅あたりのドレイン容量を低減することができる。さらに、バックゲートに接続するためのバックゲート領域をソース領域に隣接してレイアウト可能であるので、素子の面積を縮小するのに寄与する。
【００４５】
第４実施形態
図７は、磁気記録装置に組み込まれるＧＭＲ磁気ヘッドなどの磁気ヘッドにおいて、静電破壊（ＥＳＤ）から磁気ヘッドを保護する保護回路を示す回路図である。
保護回路におけるスイッチ素子として、上記の各実施形態の電解効果トランジスタを用いることができる。
【００４６】
例えば、ＧＭＲ磁気ヘッドなどの磁気ヘッド３０は、ライン３１ａ、ライン３１ｂを介してプリアンプ３２に接続される。
ここで、ライン３１ａとライン３１ｂのそれぞれに対して、ＥＳＤ保護回路としての電界効果トランジスタ３３、３４が接続して設けられる。
【００４７】
ここで、上記のＥＳＤ保護回路は、上記の各実施形態のデプレション型のｎチャネル電界効果トランジスタで構成され、そのドレイン領域がそれぞれライン３１ａ、ライン３１ｂに接続され、そのソース領域がそれぞれ基準電位（例えば、接地）に接続される。
ＥＳＤ保護回路は、ライン３１ａ，３１ｂに過剰な電圧が印加されたときにのみ導通して当該過剰な電圧を基準電位に逃がすものであるから、デプレション型の電界効果トランジスタ３３，３４のゲート端子３３ａ，３４ａには、定常状態においてトランジスタ３３，３４が非導通となるように負電位が印加される。
磁気ヘッド３０に対しては、正側電源、ライン３１ａ、磁気ヘッド３０、ライン３１ｂ、負側電源の経路でバイアス電流が供給される。このとき、正側電源の電圧は＋３〜＋５Ｖ程度であり、負側電源の電圧は−２〜―５Ｖ程度である。この場合、電界効果トランジスタ３３，３４のゲート電極３３ａ，３４ａが負側電源に接続されてよい。また、ライン３１ａとライン３１ｂとの間、即ち、磁気ヘッド３０の両端には１００ｍＶ程度の電圧差が生じることになる。
プリアンプ３２、電界効果トランジスタ３３、３４は１つの半導体集積回路（ＩＣ）に形成され得るが、磁気ヘッド３０は当該半導体集積回路に外付けとされる。
【００４８】
上記のほか、保護すべき素子や回路、あるいは保護すべきタイミングなどに応じて、ＥＳＤ保護回路を構成する電界効果トランジスタのデプレション型／エンハンスメント型の別、あるいはｎチャネル型／ｐチャネル型の別を適宜選択することが可能である。
【００４９】
本発明は上記の説明に限定されない。
例えば、ソース領域、ドレイン領域、バックゲート領域、ゲート電極の表面の一部または全部にシリサイド層が形成されていてもよい。例えばサリサイドプロセスなどにより、ソース領域、ドレイン領域、バックゲート領域、ゲート電極の上面全面に形成可能である。
上記の実施形態においては、デプレション型の電界効果トランジスタについて説明しているが、チャネル領域を形成しないことにより、エンハンスメント型に適用することも可能である。
また、ｎチャネル型の電界効果トランジスタについて説明しているが、ｐチャネル型の電界効果トランジスタに適用することも可能である。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００５０】
本発明の電界効果トランジスタは、ＧＭＲ磁気ヘッドなどの磁気ヘッドにおける静電破壊からの保護回路を構成するスイッチ用のトランジスタとして適用できる。
【図面の簡単な説明】
【００５１】
【図１】図１（Ａ）は本発明の第１実施形態に係る電界効果トランジスタの平面図であり、図１（Ｂ）は図１（Ａ）中のＡ−Ｂ−Ｃにおける断面図である。
【図２】図２は本発明の第２実施形態に係る電界効果トランジスタの平面図である。
【図３】図３（Ａ）は図２中のＸ−Ｘ’における断面図であり、図３（Ｂ）は図２中のＹ−Ｙ’における断面図である。
【図４】図４は本発明の第２実施形態に係る電界効果トランジスタのソース領域、ドレイン領域及びバックゲート領域に接続する第１層の配線のレイアウトを示す平面図である。
【図５】図５は本発明の第２実施形態に係る電界効果トランジスタのソース領域とバックゲート領域に接続する第１層の配線と、ドレイン領域に接続する第１層の配線に対して、それぞれ接続して形成される第２層の配線のレイアウトを示す平面図である。
【図６】図６（Ａ）は本発明の第３実施形態に係る電界効果トランジスタの一例の一部断面図であり、図６（Ｂ）は他の例の一部断面図である。
【図７】図７は、磁気記録装置に組み込まれるＧＭＲ磁気ヘッドなどの磁気ヘッドにおいて、静電破壊（ＥＳＤ）から磁気ヘッドを保護する保護回路を示す回路図である。
【図８】図８（Ａ）及び図８（Ｂ）は従来例に係るデプレション型のｎチャネルＭＯＳ電界効果トランジスタの平面図である。
【符号の説明】
【００５２】
１０…ｐ型シリコン基板、１１…第１ｎ型半導体層、１２…第２ｎ型半導体層、１３…ｐ＋型埋め込み層、１４…ｐ型ウェル（第１導電型の第１半導体領域）、１５…素子分離絶縁膜、１６…チャネル領域、１７…ＬＤＤ領域、１８Ｓ…ソース領域、１８Ｄ…ドレイン領域、１８ＢＧ…バックゲート領域、２０…ゲート絶縁膜、２１…ゲート電極、２２…サイドウォール絶縁膜、２３…層間絶縁膜、２４Ｓ，２４Ｄ，２４ＢＧ…配線、２５Ｓ，２５Ｄ…第２の配線、３０…磁気ヘッド、３１ａ…ライン、３１ｂ…ライン、３２…プリアンプ、３３，３４…電界効果トランジスタ、４０Ｓ，４０Ｓａ，４０Ｓｂ…ソース領域、４０Ｄ…ドレイン領域、３３ａ，３４ｂ，４１，４１ａ，４１ｂ…ゲート電極、Ｓ…ソース領域、Ｄ…ドレイン領域、ＢＧ…バックゲート領域、Ｇ…ゲート電極、Ｉ…素子分離絶縁膜、ＣＴ…コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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