(57)【要約】      （修正有）【課題】集積化トランジスタ素子を提供する。【解決手段】集積化トランジスタ素子は半導体基板１と；前記半導体基板に形成されるピラー１ａと；前記ピラー１ａを取り囲むゲートトレンチと；前記ピラー１ａの上部領域に形成される第１ソース／ドレイン領域Ｄ１、Ｓと；前記ゲートトレンチの底面の上に形成され、かつ前記ピラーＩａの下部領域を取り囲むゲート誘電体４０と；前記ゲートトレンチ内の前記ゲート誘電体の上に形成され、かつ前記ピラーの下部領域を取り囲むゲート５０と；そして前記ゲートトレンチに隣接する前記半導体基板１の上部領域に形成される少なくとも一つの第２ソース／ドレイン領域と、を備える。【選択図】図１６Ｂ
2008103694.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されるピラーと、
前記ピラーを取り囲むゲートトレンチと、
前記ピラーの上部領域に形成される第１ソース／ドレイン領域と、
前記ゲートトレンチの底面の上に形成され、かつ前記ピラーの下部領域を取り囲むゲート誘電体と、
前記ゲートトレンチ内の前記ゲート誘電体の上に形成され、かつ前記ピラーの下部領域を取り囲むゲートと、
前記ゲートトレンチに隣接する前記半導体基板の上部領域に形成される少なくとも一つの第２ソース／ドレイン領域とを備える集積化トランジスタ素子。
【請求項２】
前記ピラーの反対側に形成される誘電体で充填される第１及び第２分離トレンチをさらに備え、
前記ゲートトレンチ及びゲートは前記第１及び第２分離トレンチの中にまで延在する、請求項１記載の集積化トランジスタ素子。
【請求項３】
前記第１及び第２ソース／ドレイン領域の各々の上に形成され、かつ前記第１及び第２分離トレンチと同じ高さにまで延びる導電層をさらに備え、
前記ゲートトレンチは前記高さにまで延びる絶縁層で充填される、請求項２記載の集積化トランジスタ素子。
【請求項４】
前記絶縁層の上に形成され、かつ前記絶縁層を貫通して配線されるゲートコンタクトをさらに備える、請求項２記載の集積化トランジスタ素子。
【請求項５】
前記導電層上に形成される第１及び第２ソース／ドレインコンタクトをさらに備える、請求項２記載の集積化トランジスタ素子。
【請求項６】
前記半導体基板の中に在って、ゲート誘電体の下方に形成されるチャネルは、電流の流れる方向と直交する方向に屈曲する上側表面を有する、請求項１記載の集積化トランジスタ素子。
【請求項７】
前記ピラーは屈曲側壁を有する、請求項１記載の集積化トランジスタ素子。
【請求項８】
前記半導体基板の中に在って、前記ゲート誘電体の下方に形成されるチャネルは、前記ゲート誘電体及びゲートに被覆される上部コーナーを含む、請求項１記載の集積化トランジスタ素子。
【請求項９】
前記ゲートトレンチと前記少なくとも一つの第２ソース／ドレイン領域と反対側の位置で隣接する前記半導体基板の上部領域に形成される別の第２ソース／ドレイン領域をさらに備える、請求項１記載の集積化トランジスタ素子。
【請求項１０】
請求項１記載の集積化トランジスタ素子を形成する方法であって、前記方法は、
第１及び第２分離トレンチを半導体基板に、厚さｘの第１材料から成るマスクストライプをマスクとして使用して形成し、そして前記第１及び第２分離トレンチを絶縁材料で前記マスクストライプの上側表面に対応する高さの位置まで充填する工程と、
２ｘの厚さを有する前記第１材料から成るマスクを形成する工程であって、前記マスクが窓を有し、この窓を通して前記第１及び第２分離トレンチ、及び前記マスクストライプが部分的に露出する構成の工程と、
厚さｘを有する前記第１材料から成る別のマスクストライプを、前記窓を縮小した寸法の窓に対応する寸法を有するように前記窓に形成する工程と、
前記マスクストライプ、マスク、及び別のマスクストライプを厚さｘだけエッチングして、前記基板を、前記窓に配置され、かつ前記マスクストライプの一部分によって分離される第１及び第２窓を通して露出させる工程と、
前記ピラーを取り囲む前記ゲートトレンチを、少なくとも一つのエッチング工程により、前記マスクストライプ、マスク、及び別のマスクストライプを使用して形成する工程と、
前記第１ソース／ドレイン領域を形成する工程と、
前記ゲート誘電体を形成する工程と、
前記ゲートを形成する工程と、
前記少なくとも一つの第２ソース／ドレイン領域を形成する工程とを備える方法。
【請求項１１】
別のマスクストライプを形成する前記工程は、
ライナー層を、前記マスクを覆うように堆積させる工程と、
スペーサエッチングを前記ライナー層に対して行なって前記窓の中の前記縮小窓を露出させる工程と、
前記第１材料を堆積させ、そしてエッチバックして前記別のマスクストライプを形成する工程と、を備える、請求項１０記載の方法。
【請求項１２】
前記ゲートトレンチを形成する前記工程は、
前記分離トレンチの前記第１絶縁材料をエッチバックして前記基板の表面の位置まで後退させる工程と、
前記分離トレンチの前記絶縁材料、及び前記基板を同時にエッチバックして前記ゲートトレンチの深さの位置まで後退させる工程とを備える、請求項１０記載の方法。
【請求項１３】
前記ゲートトレンチを形成する前記工程は、
前記分離トレンチの前記絶縁材料をエッチバックして前記ゲートトレンチの深さの位置まで後退させる工程と、
前記基板をエッチバックして前記ゲートトレンチの前記深さよりも浅い別の深さの位置まで後退させる工程とを備える、請求項１０記載の方法。
【請求項１４】
前記ゲートを形成する前記工程は、
導電材料層を前記ゲートトレンチに堆積させ、そしてエッチバックする工程を備える、請求項１０記載の方法。
【請求項１５】
前記ゲートを形成する前記工程の後に前記ゲートトレンチに絶縁層を充填し、その後、前記マスク及び絶縁層をエッチバックして前記高さの位置まで後退させる、請求項１４記載の方法。
【請求項１６】
前記マスクストライプを選択的に除去する工程と、
前記ソース／ドレイン領域を前記基板に形成する工程と、
前記導電層を堆積させ、及びエッチバックして前記高さの位置まで後退させる工程とをさらに備える、請求項１５記載の方法。
【請求項１７】
ゲートコンタクトを前記絶縁層の上に形成し、かつ前記絶縁層を貫通して配線する、請求項１０記載の方法。
【請求項１８】
第１及び第２ソース／ドレインコンタクトを前記導電層上に形成する、請求項１０記載の方法。
【請求項１９】
トランジスタを含む集積回路であって、集積回路は、
第１及び第２ソース／ドレイン部分と、
第１ソース／ドレイン部分と第２ソース／ドレイン部分との間の基板部分に隣接して配置される第１ゲート電極とを備え、更に、
第１ゲート電極とコンタクトする第２ゲート電極を備え、第１及び第２ゲート電極は第１ソース／ドレイン部分を基準にして反対側に配置される、集積回路。
【請求項２０】
トランジスタを含む集積回路であって、集積回路は、
第１及び第２ソース／ドレイン部分と、
第１ソース／ドレイン部分と第２ソース／ドレイン部分との間に配置されるチャネルと、
チャネルに隣接するゲート電極とを備え、
チャネル方向に沿った断面図において、ゲート電極はチャネルの２つの対向する側面に隣接する、集積回路。
【請求項２１】
第１及び第２トランジスタを含む集積回路であって、これらのトランジスタの各々は、
第１及び第２ソース／ドレイン部分と、
第１ソース／ドレイン部分と第２ソース／ドレイン部分との間に配置される第１ゲート電極と、
第１トランジスタの第１ソース／ドレイン部分と、第２トランジスタの第２ソース／ドレイン部分との間に配置される第２ゲート電極と、を備え、第１及び第２ゲート電極は互いにコンタクトする、集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積化トランジスタ素子及び該当する製造方法に関する。
【背景技術】
【０００２】
集積化ＭＯＳトランジスタから基板に流れる接合リーク電流は、素子開発における重要な解決課題の一つである。ＤＲＡＭ用途では、例えばこれらのパラメータは一つのコンタクトについてのみ、すなわち非対称素子についてのみ最適化すればよい。ＤＲＡＭ用途におけるこれらの素子の全てはボディコンタクトを必要とする。
【０００３】
近年、非対称プレーナ構造の素子、すなわちＦＩＮＣＵＴまたはＥＵＤまたはダブルゲート素子のような非対称３次元素子がＤＲＡＭ用途に提案されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、これらの素子の全てにおいて、ノード接合から基板に至る直接経路がゲートによって制御されない。
また、容易に実施することができる満足な解決法は未だに提供されていない。
【課題を解決するための手段】
【０００５】
請求項１に記載の本発明の第１の態様によれば、集積化トランジスタ素子は半導体基板と；前記半導体基板に形成されるピラーと；前記ピラーを取り囲むゲートトレンチと；前記ピラーの上部領域に形成される第１ソース／ドレイン領域と；前記ゲートトレンチの底面の上に形成され、かつ前記ピラーの下部領域を取り囲むゲート誘電体と；前記ゲートトレンチ内の前記ゲート誘電体の上に形成され、かつ前記ピラーの下部領域を取り囲むゲートと；そして前記ゲートトレンチに隣接する前記半導体基板の上部領域に形成される少なくとも一つの第２ソース／ドレイン領域と、を備える。
【０００６】
請求項１０に記載の本発明の第２の態様によれば、集積化トランジスタ素子の形成方法は、第１及び第２分離トレンチを半導体基板に、厚さｘの第１材料から成るマスクストライプをマスクとして使用して形成し、そして前記第１及び第２分離トレンチを絶縁材料で前記マスクストライプの上側表面に対応する高さの位置まで充填する工程と；２ｘの厚さを有する前記第１材料から成るマスクを形成する工程であって、前記マスクが窓を有し、この窓を通して第１及び第２分離トレンチ、及び前記マスクストライプが部分的に露出する構成の工程と；厚さｘを有する前記第１材料から成る別のマスクストライプを、前記窓を縮小した寸法の窓に対応する寸法を有するように前記窓に形成する工程と；前記マスクストライプ、マスク、及び別のマスクストライプを厚さｘだけエッチングして、前記基板を、前記窓に配置され、かつ前記マスクストライプの一部分によって分離される第１及び第２窓を通して露出させる工程と；前記ピラーを取り囲む前記ゲートトレンチを少なくとも一つのエッチング工程により、前記マスクストライプ、マスク、及び別のマスクストライプを使用して形成する工程と；前記第１ソース／ドレイン領域を形成する工程と；前記ゲート誘電体を形成する工程と；前記ゲートを形成する工程と；そして前記少なくとも一つの第２ソース／ドレイン領域を形成する工程と、を含む。
【０００７】
請求項１９に記載の本発明の第３の態様によれば、トランジスタを含む集積回路は、第１及び第２ソース／ドレイン部分と、そして第１ソース／ドレイン部分と第２ソース／ドレイン部分との間の基板部分に隣接して配置される第１ゲート電極と、を備え、更に、第１ゲート電極とコンタクトする第２ゲート電極を備え、第１及び第２ゲート電極は第１ソ
ース／ドレイン部分を基準にして反対側に配置される。
【０００８】
請求項２０に記載の本発明の第４の態様によれば、トランジスタを含む集積回路は、第１及び第２ソース／ドレイン部分と；第１ソース／ドレイン部分と第２ソース／ドレイン部分との間に配置されるチャネルと、そしてチャネルに隣接するゲート電極と；を備え、チャネル方向に沿った断面図において、ゲート電極はチャネルの２つの対向する側面に隣接する。
【０００９】
請求項２１に記載の本発明の第５の態様によれば、集積回路は第１及び第２トランジスタを含み、これらのトランジスタの各々は、第１及び第２ソース／ドレイン部分と、第１ソース／ドレイン部分と第２ソース／ドレイン部分との間に配置される第１ゲート電極と、第１トランジスタの第１ソース／ドレイン部分と、第２トランジスタの第２ソース／ドレイン部分との間に配置される第２ゲート電極と、を備え、第１及び第２ゲート電極は互いにコンタクトする。
【００１０】
本発明は、ｐｎ接合とボディ領域との間の中間領域がゲートによって制御される態様を利用する。別の態様では、チャネル方向に沿った断面図において、ゲート電極は、同じ電位に維持されるチャネルの２つの対向する側面に隣接する。
【００１１】
好適な実施形態は該当する従属項に列挙される。
或る実施形態によれば、誘電体によって充填された第１及び第２分離トレンチが前記ピラーの反対側に形成され、前記ゲートトレンチ及びゲートは前記第１及び第２分離トレンチの中にまで延在する。
【００１２】
別の実施形態によれば、導電層は前記第１及び第２ソース／ドレイン領域の各々の上に形成され、かつ前記第１及び第２分離トレンチと同じ高さの位置まで延び、前記ゲートトレンチには前記高さの位置まで延びる絶縁層によって充填される。
【００１３】
別の実施形態によれば、ゲートコンタクトは絶縁層の上に形成され、かつ前記絶縁層を貫通して配線される。
別の実施形態によれば、第１及び第２ソース／ドレインコンタクトは前記導電層上に形成される。
【００１４】
別の実施形態によれば、チャネルはゲート誘電体下方の半導体基板に形成され、チャネルは電流の流れる方向と直交する方向に屈曲する上側表面を有する。
別の実施形態によれば、前記ピラーは屈曲側壁を有する。
【００１５】
別の実施形態によれば、チャネルは、ゲート誘電体の下方の前記半導体基板に形成され、チャネルは前記ゲート誘電体及びゲートによって被覆される上部コーナーを含む。
別の実施形態によれば、別の第２ソース／ドレイン領域は、前記少なくとも一つの第２ソース／ドレイン領域と反対側の位置の前記ゲートトレンチに隣接する前記半導体基板の上部領域に形成される。
【発明を実施するための最良の形態】
【００１６】
図面において、同一の参照記号は等価な、または機能的に等価な構成要素を指す。
図１Ａ〜１０Ｆは、本発明の第１の実施形態による集積化半導体構造の形成方法のレイアウトを模式的に示している。
【００１７】
図１Ａ〜１Ｆは、シリコン半導体構造１を示し、この構造では、二酸化シリコンのような誘電体絶縁材料が充填された分離トレンチＩＴ１及びＩＴ２が形成されている。前記分
離トレンチＩＴ１，ＩＴ２の形成は、前記基板１の上側表面ＯＦに設けられるシリコン窒化膜マスクストライプ５を使用して行なっている。分離トレンチＩＴ１，ＩＴ２を形成するエッチング工程の後、絶縁充填材料を堆積させ、そして化学的機械研磨工程によって処理するが、この工程では、シリコン窒化膜マスクストライプ５を研磨停止膜として使用している。従って、シリコン窒化膜マスクストライプ５及び分離トレンチＩＴ１，ＩＴ２の上側表面は同じ高さＬである。シリコン窒化膜マスクストライプ５の膜厚はｘであり、ｘは約２５〜２００ｎｍの範囲であることに留意されたい。
【００１８】
ここには図示はしないが、分離トレンチは図１Ａのレイアウトの残りの２つの側にも設けることができることは明らかである。
図２Ａ〜２Ｆに示す次のプロセス工程では、２ｘの膜厚を有する、すなわちその下に位置するシリコン窒化膜マスクストライプ５の膜厚の２倍の膜厚を有するハードマスク１５を、図１Ａ〜１Ｆの構造の上に形成する。前記ハードマスク１５の材料もシリコン窒化膜であることが好ましい。ハードマスク１５は窓Ｆを含み、この窓を通して、前記シリコン窒化膜マスクストライプ５の一部分、及び前記分離トレンチＩＴ１，ＩＴ２の一部分が露出する。前記ハードマスク窓Ｆを形成する工程の間、前記分離トレンチＩＴ１，ＩＴ２を構成する下地酸化膜はエンドポイント検出素子として使用することができることに注目されたい。
【００１９】
図３Ａ〜３Ｆに示す次のプロセス工程では、シリコン酸化膜ライナー層３０を図２Ａ〜２Ｆの構造の上に堆積させ、そして酸化膜ライナースペーサエッチング工程を施して、前記酸化膜ライナー層３０の内、前記窓Ｆの底部の上に位置する部分のみを開口して、小開口窓Ｆ’が形成されるようにする。その後、別のシリコン窒化膜層２５を堆積させ、そして小開口窓Ｆ’に残るようにシリコン窒化膜層をエッチバックしてシリコン窒化膜層を最終膜厚ｘ、すなわち前記シリコン窒化膜マスクストライプ５の膜厚、または前記ハードマスク１５の膜厚の半分の膜厚とする。
【００２０】
その後、図４Ａ〜４Ｆに示すように、シリコン酸化膜ライナー層３０をエッチング工程で除去し、前記エッチング工程でのエッチングは、前記ハードマスク１５の上側表面で停止する。図４Ａから分かるように、図４Ａ〜４Ｆのプロセス状態は図２Ａ〜２Ｆのプロセス状態とは、前記小開口窓Ｆ’の引き出し部分を有するシリコン窒化膜ストライプ２５が追加されている点が異なる。
【００２１】
次のプロセス工程では、転写エッチングを行なうが、転写エッチングとは、露出シリコン窒化膜層５，１５，２５を膜厚ｘだけ薄くする処理を意味し、図５Ａ〜５Ｆに示すプロセス状態となる。この転写エッチング工程では、シリコン酸化膜及びシリコンがエッチングされないようにシリコン窒化膜を選択的にエッチングする。従って、前記基板１を露出させる２つの窓Ｗ１，Ｗ２が前記分離トレンチＩＴ１，ＩＴ２の間に形成され、前記窓Ｗ１，Ｗ２は前記シリコン窒化膜マスクストライプ５の部分によって分離される。
【００２２】
図６Ａ〜６Ｆから分かるように、複合シリコン酸化膜／シリコンエッチング工程を次に行なって、ゲートトレンチＧＷを形成する。ゲートトレンチは、基板１、及び当該基板に隣接する分離トレンチＩＴ１，ＩＴ２に一つの深さを持つ。従って、エッチングはシリコン酸化膜の方で速く進行する必要がある。
【００２３】
別の方法として、シリコン酸化膜エッチング工程を最初に行ない、次にシリコン酸化膜／シリコンに対して選択性のないエッチングを用いるシリコン酸化膜／シリコンエッチング工程を行なうことができる。
【００２４】
前記ゲートトレンチＧＷのエッチングプロセスではピラー１ａが基板１に形成され、ピ
ラー１ａは図６Ｆに詳細に示されるように、前記ゲートトレンチＧＷによって完全に取り囲まれる。ゲートトレンチＧＷの底面の下方の基板１には、トランジスタ素子のチャネルが形成されることになる。
【００２５】
前記ゲートトレンチＧＷの前記エッチングプロセスの後、任意であるが、前記窓Ｗ１，Ｗ２へのチャネル注入を行なってトランジスタチャネルＣＨの特性を調整することができる。
【００２６】
図７Ａ〜７Ｆによれば、例えばシリコン酸化膜から成るゲート誘電体層４０を前記ゲートトレンチＧＷ内の露出シリコン基板１の上に、例えば熱酸化により、または高ｋ材料堆積により、或いはこれらの方法の組み合わせにより形成する。その後、ポリシリコン層５０を堆積させ、そして後退させて前記ゲートトレンチＧＷに残し、このポリシリコン層５０は形成予定のトランジスタ素子のゲートを構成する。ゲートの材料はポリシリコンに制限されず、金属のような他の導電材料も使用することができることに留意されたい。
【００２７】
その後、別のシリコン酸化膜層６０を、基板全体を覆うように堆積させ、そして化学的機械研磨工程により研磨して残りのハードマスク１５の上側表面の位置まで後退させる。これにより、図７Ａ〜７Ｆに示すプロセス状態が得られる。
【００２８】
図８Ａ〜８Ｆに示す別のプロセス工程では、シリコン酸化膜／シリコン窒化膜エッチング工程を行なって、前記シリコン酸化膜層６０の内、膜厚ｘの部分を除去し、そして残りの膜厚ｘの前記ハードマスク１５を図７Ａ〜７Ｆの構造から除去する。
【００２９】
更に、図９Ａ〜９Ｆによれば、前記シリコン窒化膜マスクストライプ５の露出部分を選択エッチング工程によって除去し、その後、イオン注入を基板１の露出表面に向けて行なって第１ソース／ドレイン領域Ｓを前記ピラー１ａに、かつ第２及び第３ソース／ドレイン領域Ｄ１，Ｄ２を前記基板１の表面ＯＦに形成する。次に、ポリシリコン層７０を堆積させ、そして研磨して，ポリシリコン層に隣接する分離トレンチＩＴ１，ＩＴ２の上側表面の高さＬの位置まで後退させる。
【００３０】
ソース／ドレイン領域Ｄ１，Ｄ２の下側エッジがゲート導電材料５０の上側エッジよりも上に位置するように描かれているが、この構成は単なる例示であり、ソース／ドレイン領域Ｄ１，Ｄ２の下側エッジはゲート導電材料５０の上側エッジと同じ高さに位置にする、または上側エッジよりも下に位置するようにすることもできることに留意されたい。
【００３１】
最後に、図１０Ａ〜１０Ｆに示すように、例えばシリコン酸化膜から成る別の絶縁層１００を、基板全面を覆うように堆積させ、その後、ソース／ドレインコンタクトＣＤ１，ＣＤ２、ソース／ドレインコンタクトＣＳ、及びゲートコンタクトＣＧを形成して、前記第１及び第２ソース／ドレイン領域Ｄ１，Ｄ２、前記ソース／ドレイン領域Ｓ、及び前記ゲート領域５０とのコンタクトを取る。
【００３２】
図１０Ｅから分かるように、本実施形態による素子のチャネルＣＨは平坦な上側表面を電流の流れる方向に直交する方向に有する。
ここで、ソース／ドレインコンタクトＣＤ２だけでなく、ソース／ドレイン領域Ｄ２を設けるかどうかは任意であり、必要ではないことに留意されたい。詳細には、このソース／ドレイン領域Ｄ２及びソース／ドレインコンタクトＣＤ２は、本実施形態によるトランジスタが対称構造として使用される場合に有用である。
【００３３】
図１１Ａ〜図１３Ｆは、本発明の第２の実施形態による集積化半導体構造の形成方法のレイアウトを模式的に示している。
第２の実施形態は、図５Ａ〜５Ｆに示すプロセス状態から始まる。
【００３４】
図１１Ａ〜１１Ｆによれば、第２の実施形態のゲートトレンチＧＷ’のエッチングプロセスはシリコン酸化膜／シリコンエッチング工程から始まり、この工程では、シリコン酸化膜の方がシリコンよりもずっと速い速度でエッチングされるので、ゲートトレンチＧＷ’が分離トレンチＩＴ１，ＩＴ２において最終的な深さに達するが、ゲートトレンチＧＷ’はシリコン基板１においては最終的な深さに達していない。明らかなことであるが、このエッチング工程は、マスクとして使用されるシリコン窒化膜がエッチングされないようにシリコン窒化膜に対して高い選択性を示す。
【００３５】
その後、シリコン酸化膜及びシリコン窒化膜がエッチングされないようにシリコン酸化膜及びシリコン窒化膜に対して高い選択性を示すシリコンエッチング工程を行なう。このシリコンエッチング工程では、基板１を等方性エッチングすると、図１２Ａ〜１２Ｆに示すプロセス状態が得られる。
【００３６】
詳細には、このシリコンエッチング工程によって前記ピラー１ａ’が横方向に薄くなり、これにより図１２Ｅにおいて電流が流れる方向と直交する方向に観察されるように、当該ピラーの屈曲壁及びチャネル領域ＣＨ’の屈曲面１ｂ’がゲートトレンチＧＷ’の下方に形成される。シリコンを薄くするこの工程により、形成予定のトランジスタの電気特性を多種多様な方法により変化させることができる。
【００３７】
図１２Ａ〜１２Ｆに示すプロセス状態に続くプロセス工程は図７Ａ〜図１０Ｆのプロセス工程に対応するので、これらの工程をここで繰り返し説明することはしない。最終のプロセス状態のみを図１３Ａ〜１３Ｆに示すが、このプロセス状態は図１０Ａ〜１０Ｆに示すプロセス状態に対応する。
【００３８】
図１４Ａ〜図１６Ｆは、本発明の第３の実施形態による集積化半導体構造の形成方法のレイアウトを模式的に示している。
第３の実施形態も、図５Ａ〜５Ｆに示すプロセス状態から始まる。この第３の実施形態では、ゲートトレンチＧＷ’’を形成するエッチング工程はシリコンエッチング工程から始まり、このシリコンエッチング工程はシリコン酸化膜及びシリコン窒化膜がエッチングしないようにシリコン酸化膜及びシリコン窒化膜に対して高い選択性を示し、かつこのシリコンエッチング工程では、図１４Ａ〜１４Ｆに示すように、傾斜ゲートトレンチＧＷ’’をシリコン基板１に形成する。
【００３９】
その後、シリコン酸化膜／シリコンエッチング工程を行ない、この工程では、シリコン酸化膜がシリコンよりもずっと速い速度でエッチングされる。これにより、図１５Ａ〜１５Ｆに示すプロセス状態が得られ、このプロセス状態から、ゲートトレンチＧＷ’’下のチャネル領域ＣＨ’’が屈曲面１ｃを有することが分かり、この屈曲面の曲率は、特に図１５Ｅから分かるように、第２の実施形態の表面１ｂ’の曲率とは符号が逆である。
【００４０】
図１５Ａ〜１５Ｆに続くプロセス工程は、図７Ａ〜図１０Ｆに関して既に上に説明したプロセス工程に対応するので、ここで繰り返し説明することはしない。図１０Ａ〜１０Ｆに示すプロセス状態に対応する最終のプロセス状態のみを図１６Ａ〜１６Ｆに示す。
【００４１】
図１７Ａ〜図１８Ｆは、本発明の第４の実施形態による集積化半導体構造の形成方法のレイアウトを模式的に示している。
第４の実施形態は、図６Ａ〜６Ｆに示すプロセス状態から、すなわちゲートトレンチＧＷ’’’を部分的に形成した後から始まる。
【００４２】
図１７Ａ〜１７Ｆに示すように、シリコン酸化膜エッチング工程を、図６Ａ〜６Ｆに示すプロセス状態に続いて行ない、この工程により、ゲートトレンチＧＷ’’’下方に位置するチャネルＣＨ’’’のコーナーＣが露出する。もっと分かり易く説明すると、図１７Ｃ，１７Ｅ，１７Ｆでは、破線が図６Ａ〜６Ｆのプロセス状態を示している、すなわちシリコン酸化膜エッチング工程の前のプロセス状態を示している。
【００４３】
次のプロセス工程は、図７Ａ〜図１０Ｆついて上に説明したプロセス工程に対応するので、ここでは繰り返し説明することはしない。
図１０Ａ〜１０Ｆのプロセス状態に対応する最終プロセス状態のみが図１８Ａ〜１８Ｆに示される。
【００４４】
図１８Ｅから分かるように、酸化膜層６０’によって覆われるゲート領域５０’はゲートトレンチＧＷ’’’下方に位置するチャネルＣＨ’’’の前記露出コーナーＣを覆う、すなわちこのトランジスタは、コーナーデバイスによるしきい値電圧の低下（ショートチャネル効果）を抑制する効果を示す。
【００４５】
本発明について好適な実施形態を参照しながら説明してきたが、本発明はこれらの実施形態には制限されず、この技術分野の当業者には明らかな種々の方法により変更することができる。従って、本発明は本明細書に添付する請求項の範囲によってのみ制限されるものである。
【図面の簡単な説明】
【００４６】
【図１Ａ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示す平面図。
【図１Ｂ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１ＡのＡ−Ａ線に沿った断面を示す断面図。
【図１Ｃ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１ＡのＢ−Ｂ線に沿った断面を示す断面図。
【図１Ｄ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１ＡのＩ−Ｉ線に沿った断面を示す断面図。
【図１Ｅ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１ＡのＩＩ−ＩＩ線に沿った断面を示す断面図。
【図１Ｆ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１ＡのＩＩＩ−ＩＩＩ線に沿った断面を示す断面図。
【図２Ａ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示す平面図。
【図２Ｂ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図２ＡのＡ−Ａ線に沿った断面を示す断面図。
【図２Ｃ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図２ＡのＢ−Ｂ線に沿った断面を示す断面図。
【図２Ｄ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図２ＡのＩ−Ｉ線に沿った断面を示す断面図。
【図２Ｅ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図２ＡのＩＩ−ＩＩ線に沿った断面を示す断面図。
【図２Ｆ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図２ＡのＩＩＩ−ＩＩＩ線に沿った断面を示す断面図。
【図３Ａ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示す平面図。
【図３Ｂ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図３ＡのＡ−Ａ線に沿った断面を示す断面図。
【図３Ｃ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図３ＡのＢ−Ｂ線に沿った断面を示す断面図。
【図３Ｄ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図３ＡのＩ−Ｉ線に沿った断面を示す断面図。
【図３Ｅ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図３ＡのＩＩ−ＩＩ線に沿った断面を示す断面図。
【図３Ｆ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図３ＡのＩＩＩ−ＩＩＩ線に沿った断面を示す断面図。
【図４Ａ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示す平面図。
【図４Ｂ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図４ＡのＡ−Ａ線に沿った断面を示す断面図。
【図４Ｃ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図４ＡのＢ−Ｂ線に沿った断面を示す断面図。
【図４Ｄ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図４ＡのＩ−Ｉ線に沿った断面を示す断面図。
【図４Ｅ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図４ＡのＩＩ−ＩＩ線に沿った断面を示す断面図。
【図４Ｆ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図４ＡのＩＩＩ−ＩＩＩ線に沿った断面を示す断面図。
【図５Ａ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示す平面図。
【図５Ｂ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図５ＡのＡ−Ａ線に沿った断面を示す断面図。
【図５Ｃ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図５ＡのＢ−Ｂ線に沿った断面を示す断面図。
【図５Ｄ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図５ＡのＩ−Ｉ線に沿った断面を示す断面図。
【図５Ｅ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１ＡのＩＩ−ＩＩ線に沿った断面を示す断面図。
【図５Ｆ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図５ＡのＩＩＩ−ＩＩＩ線に沿った断面を示す断面図。
【図６Ａ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示す平面図。
【図６Ｂ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図６ＡのＡ−Ａ線に沿った断面を示す断面図。
【図６Ｃ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図６ＡのＢ−Ｂ線に沿った断面を示す断面図。
【図６Ｄ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図６ＡのＩ−Ｉ線に沿った断面を示す断面図。
【図６Ｅ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図６ＡのＩＩ−ＩＩ線に沿った断面を示す断面図。
【図６Ｆ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図６ＡのＩＩＩ−ＩＩＩ線に沿った断面を示す断面図。
【図７Ａ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示す平面図。
【図７Ｂ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図７ＡのＡ−Ａ線に沿った断面を示す断面図。
【図７Ｃ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図７ＡのＢ−Ｂ線に沿った断面を示す断面図。
【図７Ｄ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図７ＡのＩ−Ｉ線に沿った断面を示す断面図。
【図７Ｅ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図７ＡのＩＩ−ＩＩ線に沿った断面を示す断面図。
【図７Ｆ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図７ＡのＩＩＩ−ＩＩＩ線に沿った断面を示す断面図。
【図８Ａ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示す平面図。
【図８Ｂ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図８ＡのＡ−Ａ線に沿った断面を示す断面図。
【図８Ｃ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図８ＡのＢ−Ｂ線に沿った断面を示す断面図。
【図８Ｄ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図８ＡのＩ−Ｉ線に沿った断面を示す断面図。
【図８Ｅ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図８ＡのＩＩ−ＩＩ線に沿った断面を示す断面図。
【図８Ｆ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図８ＡのＩＩＩ−ＩＩＩ線に沿った断面を示す断面図。
【図９Ａ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示す平面図。
【図９Ｂ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図９ＡのＡ−Ａ線に沿った断面を示す断面図。
【図９Ｃ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図９ＡのＢ−Ｂ線に沿った断面を示す断面図。
【図９Ｄ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図９ＡのＩ−Ｉ線に沿った断面を示す断面図。
【図９Ｅ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図９ＡのＩＩ−ＩＩ線に沿った断面を示す断面図。
【図９Ｆ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図９ＡのＩＩＩ−ＩＩＩ線に沿った断面を示す断面図。
【図１０Ａ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示す平面図。
【図１０Ｂ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１０ＡのＡ−Ａ線に沿った断面を示す断面図。
【図１０Ｃ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１０ＡのＢ−Ｂ線に沿った断面を示す断面図。
【図１０Ｄ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１０ＡのＩ−Ｉ線に沿った断面を示す断面図。
【図１０Ｅ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１０ＡのＩＩ−ＩＩ線に沿った断面を示す断面図。
【図１０Ｆ】本発明の第１の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１０ＡのＩＩＩ−ＩＩＩ線に沿った断面を示す断面図。
【図１１Ａ】本発明の第２の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示す平面図。
【図１１Ｂ】本発明の第２の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１１ＡのＡ−Ａ線に沿った断面を示す断面図。
【図１１Ｃ】本発明の第２の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１１ＡのＢ−Ｂ線に沿った断面を示す断面図。
【図１１Ｄ】本発明の第２の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１１ＡのＩ−Ｉ線に沿った断面を示す断面図。
【図１１Ｅ】本発明の第２の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１１ＡのＩＩ−ＩＩ線に沿った断面を示す断面図。
【図１１Ｆ】本発明の第２の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１１ＡのＩＩＩ−ＩＩＩ線に沿った断面を示す断面図。
【図１２Ａ】本発明の第２の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示す平面図。
【図１２Ｂ】本発明の第２の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１２ＡのＡ−Ａ線に沿った断面を示す断面図。
【図１２Ｃ】本発明の第２の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１２ＡのＢ−Ｂ線に沿った断面を示す断面図。
【図１２Ｄ】本発明の第２の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１２ＡのＩ−Ｉ線に沿った断面を示す断面図。
【図１２Ｅ】本発明の第２の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１２ＡのＩＩ−ＩＩ線に沿った断面を示す断面図。
【図１２Ｆ】本発明の第２の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１２ＡのＩＩＩ−ＩＩＩ線に沿った断面を示す断面図。
【図１３Ａ】本発明の第２の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示す平面図。
【図１３Ｂ】本発明の第２の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１３ＡのＡ−Ａ線に沿った断面を示す断面図。
【図１３Ｃ】本発明の第２の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１３ＡのＢ−Ｂ線に沿った断面を示す断面図。
【図１３Ｄ】本発明の第２の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１３ＡのＩ−Ｉ線に沿った断面を示す断面図。
【図１３Ｅ】本発明の第２の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１３ＡのＩＩ−ＩＩ線に沿った断面を示す断面図。
【図１３Ｆ】本発明の第２の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１３ＡのＩＩＩ−ＩＩＩ線に沿った断面を示す断面図。
【図１４Ａ】本発明の第３の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示す平面図。
【図１４Ｂ】本発明の第３の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１４ＡのＡ−Ａ線に沿った断面を示す断面図。
【図１４Ｃ】本発明の第３の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１４ＡのＢ−Ｂ線に沿った断面を示す断面図。
【図１４Ｄ】本発明の第３の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１４ＡのＩ−Ｉ線に沿った断面を示す断面図。
【図１４Ｅ】本発明の第３の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１４ＡのＩＩ−ＩＩ線に沿った断面を示す断面図。
【図１４Ｆ】本発明の第３の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１４ＡのＩＩＩ−ＩＩＩ線に沿った断面を示す断面図。
【図１５Ａ】本発明の第３の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示す平面図。
【図１５Ｂ】本発明の第３の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１５ＡのＡ−Ａ線に沿った断面を示す断面図。
【図１５Ｃ】本発明の第３の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１５ＡのＢ−Ｂ線に沿った断面を示す断面図。
【図１５Ｄ】本発明の第３の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１５ＡのＩ−Ｉ線に沿った断面を示す断面図。
【図１５Ｅ】本発明の第３の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１５ＡのＩＩ−ＩＩ線に沿った断面を示す断面図。
【図１５Ｆ】本発明の第３の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１５ＡのＩＩＩ−ＩＩＩ線に沿った断面を示す断面図。
【図１６Ａ】本発明の第３の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示す平面図。
【図１６Ｂ】本発明の第３の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１６ＡのＡ−Ａ線に沿った断面を示す断面図。
【図１６Ｃ】本発明の第３の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１６ＡのＢ−Ｂ線に沿った断面を示す断面図。
【図１６Ｄ】本発明の第３の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１６ＡのＩ−Ｉ線に沿った断面を示す断面図。
【図１６Ｅ】本発明の第３の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１６ＡのＩＩ−ＩＩ線に沿った断面を示す断面図。
【図１６Ｆ】本発明の第３の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１６ＡのＩＩＩ−ＩＩＩ線に沿った断面を示す断面図。
【図１７Ａ】本発明の第４の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示す平面図。
【図１７Ｂ】本発明の第４の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１７ＡのＡ−Ａ線に沿った断面を示す断面図。
【図１７Ｃ】本発明の第４の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１７ＡのＢ−Ｂ線に沿った断面を示す断面図。
【図１７Ｄ】本発明の第４の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１７ＡのＩ−Ｉ線に沿った断面を示す断面図。
【図１７Ｅ】本発明の第４の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１７ＡのＩＩ−ＩＩ線に沿った断面を示す断面図。
【図１７Ｆ】本発明の第４の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１７ＡのＩＩＩ−ＩＩＩ線に沿った断面を示す断面図。
【図１８Ａ】本発明の第４の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示す平面図。
【図１８Ｂ】本発明の第４の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１８ＡのＡ−Ａ線に沿った断面を示す断面図。
【図１８Ｃ】本発明の第４の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１８ＡのＢ−Ｂ線に沿った断面を示す断面図。
【図１８Ｄ】本発明の第４の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１８ＡのＩ−Ｉ線に沿った断面を示す断面図。
【図１８Ｅ】本発明の第４の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１８ＡのＩＩ−ＩＩ線に沿った断面を示す断面図。
【図１８Ｆ】本発明の第４の実施形態による集積半導体構造の形成方法のレイアウトを模式的に示し、図１８ＡのＩＩＩ−ＩＩＩ線に沿った断面を示す断面図。
【図１Ａ】
2008103694.tif 000003
【図１Ｂ】
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【図１Ｃ】
2008103694.tif 000005
【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
2008103694.tif 000008
【図２Ａ】
2008103694.tif 000009
【図２Ｂ】
2008103694.tif 000010
【図２Ｃ】
2008103694.tif 000011
【図２Ｄ】
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【図２Ｅ】
2008103694.tif 000013
【図２Ｆ】
2008103694.tif 000014
【図３Ａ】
2008103694.tif 000015
【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図９Ｆ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１１Ｆ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１２Ｆ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１３Ｆ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１４Ｆ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１５Ｅ】
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【図１５Ｆ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１６Ｅ】
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【図１６Ｆ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１７Ｅ】
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【図１７Ｆ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１８Ｄ】
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【図１８Ｅ】
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【図１８Ｆ】
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【外国語明細書】
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