(57)【要約】      （修正有）【課題】不揮発性メモリの読み出し時に、隣接メモリセルからの影響を低減し、確実な読み出しを行う。【解決手段】複数のメモリセルを同時に検出することと、複数のプログラム状態のうちのいずれかに対応するデータ信号を供給することとを含む。上記複数のプログラム状態は、上記複数のメモリセルにおけるメモリセルの数の２倍と等しい数のプログラム状態を含む。上記データ信号は、上記データ信号を表すバイナリデータを供給しながら処理される。上記バイナリデータは、複数のメモリセルの数と等しい数の情報ビットを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
メモリ読み出し方法であって、
複数のメモリセルを同時に検出する工程と、
上記複数のメモリセルにおけるメモリセルの数よりも多いプログラム状態を含むデータ信号であって、複数のプログラム状態のいずれか１つの状態に対応するデータ信号を供給する工程と、
上記データ信号を処理する工程、および、上記メモリセルの数に等しい数の情報ビットを含むバイナリデータであって、上記データ信号を表すバイナリデータを供給する工程とを含むメモリ読み出し方法。
【請求項２】
上記メモリセルの数は２である、請求項１に記載のメモリ読み出し方法。
【請求項３】
上記複数のプログラム状態は、上記複数のメモリセルにおけるメモリセルの数の２倍に等しい数のプログラム状態からなる、請求項２に記載のメモリ読み出し方法。
【請求項４】
上記複数のプログラム状態は、上記複数のメモリセルにおけるメモリセルの数の２倍に等しい数のプログラム状態からなる、請求項１に記載のメモリ読み出し方法。
【請求項５】
上記複数のプログラム状態は、２を底とし、上記複数のメモリセルにおけるメモリセルの数を指数とする数に等しいプログラム状態の数からなる、請求項１に記載のメモリ読み出し方法。
【請求項６】
上記複数のメモリセルを同時に検出する工程は、センス電圧をメモリセル対の共通のドレインに供給する工程と、全電流を検出する工程とを含み、
上記全電流は、上記複数のプログラム状態のうちのいずれか１つの状態に対応する大きさを有する、請求項１に記載のメモリ読み出し方法。
【請求項７】
上記複数のメモリセルを検出する工程は、上記メモリセル対のそれぞれのメモリセルに対応するソースからの対応するビット線を、センスアンプに結合する工程を含む、請求項６に記載のメモリ読み出し方法。
【請求項８】
上記複数のメモリセルを同時に検出する工程は、複数の不揮発性メモリセルを同時に検出する工程を含む、請求項１に記載のメモリ読み出し方法。
【請求項９】
メモリ回路であって、
上記メモリ回路は、
センス電圧をメモリセル対に共有されている共通のビット線に選択的に結合し、別々のセンシングビット線を上記メモリセル対の各メモリセルに選択的に結合し、上記センス電圧に応答して上記メモリセル対から放出された、少なくとも４つのプログラム状態のうちの、いずれか１つの状態を示している全電流を検出し、上記少なくとも４つのプログラム状態のうちの、いずれか１つの状態を表すデータ信号を供給するように構成されたセンスアンプと、
上記データ信号を処理して、上記少なくとも４つのプログラム状態のうちの、いずれか１つの状態を表す少なくとも２つのデータビットに対応するバイナリデータを供給するプロセッサとを含む、メモリ回路。
【請求項１０】
上記共通のビット線は、上記メモリセル対のそれぞれのメモリセルに共有されているドレインに結合され、上記別々のセンシングビット線は、各上記メモリセル対のそれぞれのメモリセルのソースに結合されている、請求項９に記載のメモリ回路。
【請求項１１】
上記メモリセル対は不揮発性メモリセルを含む、請求項９に記載のメモリ回路。
【請求項１２】
上記メモリセル対は行と列とのアレイに配置され、各センシングビット線が少なくとも部分的に１つの列に沿って伸びている、請求項９に記載のメモリ回路。
【請求項１３】
複数のワード線をさらに含み、各ワード線は上記アレイの１つの行に沿ってメモリセルに結合されている、請求項１２に記載のメモリ回路。
【請求項１４】
上記アレイに結合されている行デコーダと、上記アレイに結合されている列デコーダとをさらに含む、請求項１２に記載のメモリ回路。
【請求項１５】
行と列とに配置されている不揮発性メモリセルのアレイと、
上記アレイに結合されている行デコーダと、
上記アレイに結合されている列デコーダと、
上記アレイに結合され、センス電圧をメモリセル対に共有されている共通のビット線に選択的に結合し、別々のセンシングビット線を上記メモリセル対の各メモリセルに選択的に結合し、上記センス電圧に応答して上記メモリセル対から放出された、少なくとも４つのプログラム状態のうちのいずれか１つの状態を示している全電流を検出し、上記少なくとも４つのプログラム状態のうちのいずれか１つの状態を表すデータ信号を供給するように構成されたセンスアンプと、
上記データ信号を処理して、上記少なくとも４つのプログラム状態のうちのいずれか１つの状態を表す少なくとも２つのデータビットに対応するバイナリデータを供給するプロセッサとを含む、メモリ回路。
【請求項１６】
上記共通のビット線は、上記メモリセル対のそれぞれのメモリセルに共有されているドレインに結合され、上記別々のセンシングビット線は、各上記メモリセル対のそれぞれのソースに結合されている、請求項１５に記載のメモリ回路。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
［技術分野］
概して、本発明の実施形態はメモリセルに関する。
【０００２】
［発明の背景］
不揮発性メモリ（ＮＶＭ）アレイまたはフラッシュメモリアレイのメモリセルの状態の読み出しは、いわゆる「隣接効果」の影響を受けやすい。上記メモリセルの状態を検出する場合（ソース側の検出またはドレイン側の検出）には、隣接するメモリセルから電流が流出し、検出された電流を著しく変化させる。
【０００３】
［図面の簡単な説明］
本発明の特徴および利点は、添付の図面に示したように、以下に本発明の実施形態を詳細に説明することによって、当業者に容易に理解可能であろう。
【０００４】
図１は、メモリ回路の実施形態を簡略に示すブロック図である。
【０００５】
図２は、メモリセルを検出している間の等価メモリ回路の詳細を簡略に示す図である。
【０００６】
図３は、単一のメモリセルのプラグラム状態／消去状態を示す図である。
【０００７】
図４および図５は、同時に検出された複数のメモリセルのプログラム状態／消去状態を示す図である。
【０００８】
［発明の詳細な説明］
以下の発明の詳細な説明および図面のいくつかの図において、類似の部材は、類似の参照番号によって識別されている。
【０００９】
図１は、メモリ回路１の実施形態を簡略に示すブロック図である。一実施形態では、回路１は、センスアンプ２、メモリセル４のアレイ３、行デコーダ５、列デコーダ６、および、プロセッサ７を含むことが可能である。メモリセル４のアレイ３は、共通のワード線９につながれたメモリセル４の行８、および、共通のビット線１１につながれたメモリセル４の列１０を含むことが可能である。行デコーダ５および列デコーダ６は、特定のワード線９およびビット線１１を選択的に活性化して、メモリセル４をプログラムおよび／または検出するように構成されていることが可能である。
【００１０】
一実施形態では、センスアンプ２は、メモリセル４のプログラミング状態（例えばプログラムされた状態または消去された状態）を検出することが可能である。センスアンプ２は、検出されたメモリセル４のプログラミング状態を表すデータ信号１４（例えば電圧）を供給（例えば生成）することが可能である。プロセッサ７は、特定のメモリセル４を検出するセンスアンプを制御し、センスアンプ２によって供給されたデータ信号１４を処理する、ソフトウェアまたはファームウェアのようなプログラミング１３を含むことが可能である。プロセッサ７は、検出された１つまたは複数のメモリセル４のプログラム状態を表すバイナリデータ１５を生成することが可能である。
【００１１】
図２は、メモリセル４の（例えば図２に示したような）複数メモリセル１２を検出している間の等価メモリ回路１の詳細を簡略に示す図である。一実施形態では、１つ以上のメモリセル、例えばメモリセル４ａ、４ｂは、同時に検出されることが可能である。センスアンプ２はセンス電圧（ＶＢＬＲ）を供給し、選択（ボタン）トランジスタ１６は、ビット線１１ｃを介して、ドレイン側の検出の場合には上記センス電圧を共通のドレインＤ（ソース側の検出の場合には共通のソース）に接続することが可能である。一実施形態では、検出される上記メモリセルのアドレスのデコードが完了した後に、上記センス電圧（ＶＢＬＲ）が供給され得る。一実施形態では、ビット線のプリチャージおよび検出フェーズの間は安定しているような上記センス電圧（ＶＢＬＲ）が供給されることが可能である。
【００１２】
ワード線９ａは、検出される各メモリセル４ａ、４ｂのゲートに結合されていることが可能である。上記メモリセルのドレイン側の検出である場合のソース側Ｓ（ソース側の検出である場合のドレイン側Ｄ）は、ビット線１１ａ、１１ｂを介し、選択（トップ）トランジスタ１７を介した検出のためにセンスアンプ２に結合されていることが可能である。
【００１３】
一実施形態では、電流Ｉａ、Ｉｂが生成されることが可能であり、該電流の量は、メモリセル４ａ、４ｂのプログラム状態または消去状態に対応している。電流Ｉａ、Ｉｂは結合可能であり、１つの電流Ｉ（ａ＋ｂ）として検出される。一実施形態では、上記電流Ｉ（ａ＋ｂ）の量は、メモリセル４の複数メモリセル１２のプログラム状態、例えばメモリセル４ａ、４ｂのプログラム状態に対応し得る。
【００１４】
一実施形態では、メモリセル４の複数メモリセル１２において得られる、プログラム状態または消去状態の数は、独立した各メモリセル４が得ることのできる最大電流ウィンドウに少なくとも部分的に依存し得る。上記ウィンドウを、１つのメモリ状態（プログラム状態または消去状態）のターゲット電流範囲と隣接するメモリ状態のターゲット電流範囲との間の望ましい差にすることができる。
【００１５】
例えば図３は、単一のメモリセルのプログラム状態と消去状態との間のウィンドウ２０を示す図であり、この場合、この単一の２つの状態のメモリセルは単独で検出される。ウィンドウ２０を、プログラムと消去との２つの分布間の最小距離、すなわち最大プログラム電流と最小消去電流との間の距離として規定することが可能である。１つのメモリセルの上記プログラム状態は、上記セルがプログラミング中にどのようにプログラムされたかによって異なり得る。上記プログラム状態の電流範囲と上記消去状態の電流範囲との間の差は、約２０μＡであり得る。従って一実施形態では、上記ウィンドウは約２０μＡであり得る。
【００１６】
一実施形態では、ウィンドウ２０のサイズは、過プログラムセルまたは過消去セルを回避するプロセスによって決定すればよい。例えば、ウィンドウ２０は、上記メモリセルの特定の物理的設計内に記憶されうる全電流と、検出回路、センス電圧、および他のプロセスパラメータ、および物理的制約に基づいた２つの状態間の想定され得る区別とに依存し得る。一実施形態では、最大１セルウィンドウおよび／またはシステムのウィンドウサイズは、消去／プログラムの最大サイクル数、および／または、上記システム内の電圧に関してのシステムパフォーマンス（例えば消去時間、プログラム時間、アルゴリズム中の電流消費、）、および／または、アレイ効果によって決定され得る。
【００１７】
一実施形態では、個々に検出された各メモリセルは、１データビットを記憶することが可能である。しかしながら、各メモリセルを個々に検出することは、少なくとも部分的に、この隣接セル中の電圧差に起因して、電流がこの検出プロセス中にメモリセルから隣接するメモリセルにリークする、いわゆる「隣接効果」の影響を受けやすい。この電流の損失によって、結果的に、上記メモリセル内に記憶されたデータの読み出しが不正確になり得る。しかしながら、一度に１つ以上のメモリセルを検出することによって、より大きな最大電流ウィンドウが提供され、１データビット以上を同時に記憶し検出することが可能になる。
【００１８】
図４は、複数（例えば２つ）のメモリセル４ａ、４ｂ（図２）を同時に検出する場合に得られる、消去状態（Ｅ１、Ｅ２）およびプログラム状態（Ｐ１、Ｐ２）の一実施形態を示す図である。一実施形態では、同時に検出された複数のメモリセルから得られる最大ウィンドウ２１は、１つのセルを検出するためのウィンドウ２０（図３）の約２×ｎ倍に増加する。この場合、２×ｎは同時に読み出されるセルの数である。例えば、２つのセル（ｎ＝１）が同時に検出されるならば、最大ウィンドウ２１のサイズは、ウィンドウ２０のサイズと比較してほぼ２倍であり、４つのセル（ｎ＝２）が同時に検出されるならば、最大ウィンドウ２１のサイズは、ウィンドウ２０のサイズのほぼ４倍であり得る。これは、複数のセル内に記憶された全電荷または全電流が、１つのセル内に記憶された電荷または電流に全セル数を掛けた数とほぼ同一であるという理由からであり得る。しかしながら、２つの状態を区別する特定のプロセスまたはシステムの性能は、依然として同一であり得る。結果として、１つ以上のメモリセルを一度に検出するメモリ回路は、複数のセル内に記憶される最大電荷または最大電流が増大されるという利点を有し、この共に検出された複数のセルから１データビット以上を検出することが可能であり得る。上記最大ウィンドウは、例えば、２つのメモリセルを同時に検出する場合にほぼ２倍になり得る。
【００１９】
一実施形態では、このプロセスによって、複数の状態間の電流ウィンドウ２２を約１３μＡに設定することが可能である。一実施形態では、最大ウィンドウ２１は、２×ｎ（例えば４）までの異なるプログラミング状態（Ｐ１、Ｐ２、Ｅ１、および、Ｅ２）を可能にし得る。一実施形態では、これらの状態をＰ１、Ｐ２、Ｅ１、および、Ｅ２と呼ぶ。この場合、Ｐ１は第１プログラム状態であり、Ｐ２は第２プログラム状態であり、Ｅ１は第１消去状態であり、Ｅ２は第２消去状態である。比較のために、図４では、単一メモリセルの消去状態／プログラム状態およびウィンドウを点線によって示している（図３参照）。
【００２０】
図５は、同時に検出された２つのメモリセルのプログラム状態／消去状態の一実施形態を示す図である。同時に読み出される２つのセルは、４つのプログラム状態／消去状態、すなわち、２情報ビットを有することが可能である。一実施形態では、全状態の数は、各メモリセルを別個に検出し得る場合の情報ビットの数と同一であり得る。一実施形態では、一度に２つのメモリセルを検出するけれども、各メモリセル対は１情報ビットだけによってプログラムされる他の複数の実施形態よりも、記憶空間効率をより高めることが可能である。
【００２１】
図１に再び関連して、一実施形態では、センスアンプ２は電流Ｉａ、Ｉｂ（図２）を検出し、検出されたメモリセル４ａ、４ｂ（図２）のプログラム状態（Ｐ１、Ｐ２、Ｅ１、Ｅ２）（図５）に対応するデータ信号１４を供給（例えば生成）する。データ信号１４は、例えば出力電圧（Ｖｏｕｔ）であってもよい。上記出力電圧の振幅は、検出されたばかりのメモリセルの複数メモリセル１２（図２）から検出されたプログラム状態／消去状態に対応する。プロセッサ７は、センスアンプ２によって供給されたデータ信号１４を処理する、ソフトウェアまたはファームウェアのようなプログラミング１３を含むことが可能である。一実施形態では、プロセッサ７は、検出されたメモリセルのプログラム状態／消去状態に対応するバイナリデータ１５を供給することが可能である。例えば、プロセッサ７は、１検出動作に対して２情報ビットを供給することが可能であり、この場合、該検出動作は、２つのメモリセルを同時に検出することを含む。プロセッサ７は、任意の規定の動作のために検出されたメモリセルと同じ数の情報ビットを供給することが可能である。一実施形態では、例えば、バイナリデータ１１、１０、０１、００は、プログラム状態Ｐ１、Ｐ２、Ｅ１、Ｅ２にそれぞれ対応してもよい。
【００２２】
一実施形態では、複数（例えば２つ）のメモリセルを一度に検出することによって、いわゆる「隣接効果」に起因する電流損失を幾分か補償することが可能である。上記「隣接効果」は、単一のメモリセルが検出される場合の他の実施形態においても発生し得る。上記ビット線が検出のためにチャージされる場合に、電流が隣接するセルを介してリークし得る。
【００２３】
いくつかの実施形態では、２つのメモリセルを同時に検出するが、この同時に検出されるメモリセルの対には１情報ビットだけを記憶することによって、上記「隣接効果」を少なくとも部分的に補償することが可能である。しかしながら、結果的に、２つのメモリセルを用いて１情報ビットのみを記憶することは、メモリアレイを用いる場合の効率を低減させるであろう。同時に検出される複数のメモリセル内に１情報ビット以上を記憶して検出することによって、いわゆる「隣接効果」を少なくとも部分的に補償することができ、その上、情報を記憶するアレイの物理的空間を用いることによって効率を高めることが可能である。
【００２４】
他の実施形態では、上記「隣接効果」は、残された部分に対するディスチャージ／チャージを用いることによって補償され得る。換言すると、上記隣接セルの、少なくともセル電流を検出するために用いられる側に、検出されるセルと同一のレベルまでバイアスをかけることができる。残された部分に対するディスチャージ／チャージによって、増大した電力消費（広範囲の全ビット線は、以前に用いられた広範囲の全ビット線もディスチャージ／チャージしながらディスチャージ／チャージされる必要があり得るので）、および、アクセス時間（例えば、この動作は、各読み出し動作前に行われる必要があり、有効に実行されている必要があるので）に関して、ある程度の努力が必要となる。
【００２５】
複数の実施形態では、１またはそれ以上の隣接セルから来る妨害を少なくとも部分的に中止させることが可能である。従来のメモリセルアレイでは、読み出しフェーズを始める前に（時間および／または電流に関して）過度のシーケンスを実行する必要があるが、本発明の実施形態を用いる場合には、これはもはや必要ではない。
【００２６】
いくつかの実施形態に従って、２つの隣接セルまたは並列になっている２つの隣接セルの対（２×ｎ個のセル）から電流を読み出すこと、および、これら２つの（または全ての）ビットを上記セル内で用いることを含むメモリセルの原理が提供されている。これによって、メモリアーキテクチャにおけるマルチレベルの原理を容易に実現することができる。
【００２７】
いくつかの実施形態に従って、１つ以上のメモリセル（例えば２つのセルまたは２×ｎ個のセル）の電流が並列に読み出され、これによってプログラム状態の電流分布と消去状態の電流分布との間の最大ウィンドウは、単一のメモリセルの場合に得られる標準ウィンドウと比較して増大する。いくつかの実施形態に従って、この増大された最大ウィンドウによって、上記プログラム状態の電流分布と上記消去状態の電流分布との間に副分布を導入することが可能である。例えば、２つのセルを同時に読み出す場合には、最大ウィンドウ（つまり、２つのセルのプログラム分布と２つのセルの消去分布との間のウィンドウ）は、上記標準ウィンドウと比べてほぼ２倍になり得る。これによって、２つのセルのプログラム分布と２つのセルの消去分布との間に副分布を導入し、２より大きな数の分布を得ることが可能である。例えば、２つの追加副分布を導入すると、全部で４つの分布を得ることが可能である（図４の分布Ｐ１、Ｐ２、Ｅ１、Ｅ２を比較）。このようにして、セルの対毎に４つのレベル、つまり２情報ビットを得ることが可能である。他の実施形態に従って、追加副分布を導入することによって、２ビット以上を記憶することが可能である。
【００２８】
いくつかの実施形態に従って、セルの１対を、単一の標準マルチレベルセルとして同様に用いることが可能である。例えば、４つの分布（例えば図４の分布Ｐ１、Ｐ２、Ｅ１、Ｅ２）を有するセルの１対を、４つの異なるレベルを有するマルチレベルセルとして用いてもよい。
【００２９】
いくつかの実施形態に従って、上記セル（例えば２つの隣接セルまたは２つの隣接セルの対）は、並列にプログラムされることが可能である。例えば、一実施形態に従って、２つの隣接セルは並列にプログラムされ得る。この実施形態では、（セル１つだけの代わりに）２つのセルを同一のプログラムパルスによって並列にプログラムするので、プログラムの時間が約半分に短縮され得る。
【００３０】
上述の記載は、本開示の実施形態についての記載であるが、本開示の基本的な範囲から逸脱することなく、本開示の他の実施形態およびさらなる実施例が想定可能である。
【図面の簡単な説明】
【００３１】
【図１】メモリ回路の実施形態を簡略に示すブロック図である。
【図２】メモリセルを検出している間の等価メモリ回路の詳細を簡略に示す図である。
【図３】単一のメモリセルのプラグラム状態／消去状態を示す図である。
【図４】同時に検出される複数のメモリセルのプログラム状態／消去状態を示す図である。
【図５】同時に検出される複数のメモリセルのプログラム状態／消去状態を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【外国語明細書】
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