(57)【要約】【課題】ＣＭＯＳトランジスタのＰＶＴ特性変化に同一の影響を受けるカラム経路制御信号を生成することで、プリチャージ及びリード／ライト動作で発生しうるエラーを防止する。【解決手段】所定のストローブ信号の入力を受け、前記ストローブ信号を互いに異なる遅延区間（時間）でそれぞれ遅延させて多数の遅延ストローブ信号を生成するストローブ信号遅延部と、前記多数の遅延ストローブ信号のうち少なくとも一つの遅延ストローブ信号の入力を受けて論理演算を行い、半導体素子のカラム経路を制御するための第１カラム経路制御信号を生成する制御信号生成部と、を含んで半導体素子のカラム経路制御信号生成回路を構成する。【選択図】図２ａ
2008103054.tif 000002
【特許請求の範囲】
【請求項１】
所定のストローブ信号の入力を受け、前記ストローブ信号を互いに異なる遅延区間でそれぞれ遅延させて多数の遅延ストローブ信号を生成するストローブ信号遅延部と、
前記多数の遅延ストローブ信号のうち少なくとも一つの遅延ストローブ信号の入力を受けて論理演算を行い、半導体素子のカラム経路を制御するための第１カラム経路制御信号を生成する制御信号生成部と、
を含むことを特徴とする半導体素子のカラム経路制御信号生成回路。
【請求項２】
前記ストローブ信号遅延部は、
直列に連結された多数の遅延素子を含んで構成されることを特徴とする請求項１に記載の半導体素子のカラム経路制御信号生成回路。
【請求項３】
前記遅延素子は、インバータチェーンであることを特徴とする請求項２に記載の半導体素子のカラム経路制御信号生成回路。
【請求項４】
前記ストローブ信号遅延部は、
前記ストローブ信号を第１遅延区間だけ遅延させて第１遅延ストローブ信号を生成する第１遅延部と、
前記第１遅延ストローブ信号を第２遅延区間だけ遅延させて第２遅延ストローブ信号を生成する第２遅延部と、
を含むことを特徴とする請求項１に記載の半導体素子のカラム経路制御信号生成回路。
【請求項５】
前記制御信号生成部は、
前記第１及び第２遅延ストローブ信号の入力を受けて論理演算を行う論理部と、
前記論理部の出力信号の入力を受けてバッファリングして前記第１カラム経路制御信号を生成するバッファと、
を含むことを特徴とする請求項４に記載の半導体素子のカラム経路制御信号生成回路。
【請求項６】
前記論理部は、論理積演算を行うことを特徴とする請求項５に記載の半導体素子のカラム経路制御信号生成回路。
【請求項７】
前記バッファは、インバータであることを特徴とする請求項６に記載の半導体素子のカラム経路制御信号生成回路。
【請求項８】
前記ストローブ信号遅延部の出力信号を所定区間だけ遅延させ、リード動作時、ローカル入出力ラインの信号を制御するための第２カラム経路制御信号を生成する遅延素子をさらに含むことを特徴とする請求項１に記載の半導体素子のカラム経路制御信号生成回路。
【請求項９】
前記ストローブ信号遅延部の出力信号を所定区間だけ遅延させ、リード動作時、ローカル入出力ラインの信号を増幅する動作を制御するための第２カラム経路制御信号を生成する第１遅延素子と、
前記第２カラム経路制御信号を所定区間だけ遅延させ、リード動作時、前記増幅されたローカル入出力ラインの信号をラッチする動作を制御するための第３カラム経路制御信号を生成する第２遅延素子と、
をさらに含むことを特徴とする請求項１に記載の半導体素子のカラム経路制御信号生成回路。
【請求項１０】
所定のストローブ信号の入力を受け、前記ストローブ信号を所定区間だけ遅延させて遅延ストローブ信号を生成するストローブ信号遅延部と、
前記遅延ストローブ信号を所定区間だけ遅延させ、リード動作時、ローカル入出力ラインの信号を制御するためのカラム経路制御信号を生成する制御信号生成部と、
を含むことを特徴とする半導体素子のカラム経路制御信号生成回路。
【請求項１１】
所定のストローブ信号の入力を受け、前記ストローブ信号を所定区間だけ遅延させて遅延ストローブ信号を生成するストローブ信号遅延部と、
前記遅延ストローブ信号を所定区間だけ遅延させ、リード動作時、ローカル入出力ラインの信号を増幅する動作を制御するための第１カラム経路制御信号を生成する第１遅延素子と、
前記第１カラム経路制御信号を所定区間だけ遅延させ、リード動作時、前記増幅されたローカル入出力ラインの信号をラッチする動作を制御するための第２カラム経路制御信号を生成する第２遅延素子と、
を含むことを特徴とする半導体素子のカラム経路制御信号生成回路。
【請求項１２】
所定のストローブ信号の入力を受け、前記ストローブ信号を互いに異なる遅延区間でそれぞれ遅延させて多数の遅延ストローブ信号を生成するもので、前記ストローブ信号を第１遅延区間だけ遅延させて第１遅延ストローブ信号を生成する第１遅延部と、前記第１遅延ストローブ信号を第２遅延区間だけ遅延させて第２遅延ストローブ信号を生成する第２遅延部と、を含んで構成されるストローブ信号遅延部と、
前記第１及び第２遅延ストローブ信号の入力を受けて論理演算を行い、半導体素子のカラム経路を制御するための第１カラム経路制御信号を生成する制御信号生成部と、
前記ストローブ信号遅延部の出力信号を所定区間だけ遅延させ、リード動作時、ローカル入出力ラインの信号を増幅する動作を制御するための第２カラム経路制御信号を生成する第１遅延素子と、
前記第１カラム経路制御信号を所定区間だけ遅延させ、リード動作時、前記増幅されたローカル入出力ラインの信号をラッチする動作を制御するための第３カラム経路制御信号を生成する第２遅延素子と、
を含むことを特徴とする半導体素子のカラム経路制御信号生成回路。
【請求項１３】
前記制御信号生成部は、
前記第１及び第２遅延ストローブ信号の入力を受けて論理演算を行う論理部と、
前記論理部の出力信号の入力を受けてバッファリングし、前記第１カラム経路制御信号を生成するバッファと、
を含むことを特徴とする請求項１２に記載の半導体素子のカラム経路制御信号生成回路。
【請求項１４】
前記論理部は、論理積演算を行うことを特徴とする請求項１３に記載の半導体素子のカラム経路制御信号生成回路。
【請求項１５】
前記バッファは、インバータであることを特徴とする請求項１４に記載の半導体素子のカラム経路制御信号生成回路。
【請求項１６】
所定のストローブ信号を互いに異なる遅延区間でそれぞれ遅延させた多数の遅延ストローブ信号を生成する段階と、
前記多数の遅延ストローブ信号のうち少なくとも一つの遅延ストローブ信号を選択する段階と、
前記選択された少なくとも一つの遅延ストローブ信号を論理演算し、半導体素子のカラム経路を制御するための第１カラム経路制御信号を生成する段階と、
を含むことを特徴とする半導体素子のカラム経路制御信号生成方法。
【請求項１７】
前記選択された遅延ストローブ信号を所定区間だけ遅延させ、リード動作時、ローカル入出力ラインの信号を制御するための第２カラム経路制御信号を生成する段階をさらに含むことを特徴とする請求項１６に記載の半導体素子のカラム経路制御信号生成方法。
【請求項１８】
前記選択された遅延ストローブ信号を所定区間だけ遅延させ、リード動作時、ローカル入出力ラインの信号を増幅する動作を制御するための第２カラム経路制御信号を生成する段階と、
前記第２カラム経路制御信号を所定区間だけ遅延させ、リード動作時、前記増幅されたローカル入出力ラインの信号をラッチする動作を制御するための第３カラム経路制御信号を生成する段階と、
をさらに含むことを特徴とする請求項１６に記載の半導体素子のカラム経路制御信号生成方法。
【請求項１９】
所定のストローブ信号の入力を受け、前記ストローブ信号を第１遅延区間だけ遅延させた第１遅延ストローブ信号と、前記ストローブ信号を第２遅延区間だけ遅延させた第２遅延ストローブ信号を生成する段階と、
前記第１及び第２遅延ストローブ信号を論理演算し、半導体素子のカラム経路を制御するためのカラム経路制御信号を生成する段階と、
を含むことを特徴とする半導体素子のカラム経路制御信号生成方法。
【請求項２０】
所定のストローブ信号を所定区間だけ遅延させて遅延ストローブ信号を生成する段階と、
前記遅延ストローブ信号を所定区間だけ遅延させ、リード動作時、ローカル入出力ラインの信号を増幅する動作を制御するための第２カラム経路制御信号を生成する段階と、
前記第２カラム経路制御信号を所定区間だけ遅延させ、リード動作時、前記増幅されたローカル入出力ラインの信号をラッチする動作を制御するための第３カラム経路制御信号を生成する段階と、
を含むことを特徴とする半導体素子のカラム経路制御信号生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳトランジスタのＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）特性変化に同一の影響を受けられる半導体素子のカラム経路制御信号生成回路及びカラム経路制御信号生成方法に関するものである。
【背景技術】
【０００２】
一般的に、半導体素子、特にＤＲＡＭは、リードまたはライト動作を行うために多様なカラム経路制御信号を必要とする。例えば、ＤＲＡＭのリードまたはライト動作を行うために必要なカラム経路制御信号には、ローカル入出力ラインｌｉｏ（ｌｏｃａｌ  ｉｎｐｕｔ  ｏｕｔｐｕｔ  ｌｉｎｅ）の信号をプリチャージさせる動作を制御するローカル入出力ラインプリチャージ信号ｌｉｏｐｃｇ，ｌｉｏｐｃｇｂａｃｋと、ローカル入出力ラインプリチャージ信号ｌｉｏｐｃｇ，ｌｉｏｐｃｇｂａｃｋに応答してローカル入出力ラインの電位を均等化させるローカル入出力ラインリセット信号ｌｉｏ＿ｒｓｔと、リード命令によってセンスアンプで増幅されたビットラインの信号をローカル入出力ラインに伝達する出力イネーブル信号ｙｉと、リード動作時、ローカル入出力ラインの信号を増幅する動作を制御する増幅制御信号ｉｏｓａ１と、リード動作時、前記増幅されたローカル入出力ラインｌｉｏの信号をラッチする動作を制御するラッチ制御信号ｉｏｓａ２と、ライト動作時、グローバル入出力ラインｇｉｏ  ｌｉｎｅ（ｇｒｏｕｎｄ  ｉｎｐｕｔ  ｏｕｔｐｕｔ  ｌｉｎｅ）のプールアップ／プールダウン動作を制御するプールアップ／プールダウン制御信号ｂｗｅｎなどがある。これら制御信号は、同一のストローブ信号に基づいて生成される信号である。
【０００３】
図１は、従来のカラム経路制御信号生成回路の構成を示した図である。
【０００４】
図示したように、ＤＲＡＭにおいて、リードまたはライト動作に必要な多数のカラム経路制御信号ｌｉｏｐｃｇ，ｌｉｏ＿ｒｓｔ，ｌｉｏ＿ｐｃｇｂａｃｋ，ｂｗｅｎ，ｙｉ，ｉｏｓａ１，ｉｏｓａ２は、ストローブ信号を並列処理して生成される。すなわち、別途に備わった第１〜第５遅延部１〜５及びインバータＩＶ３〜ＩＶ１２は、ストローブ信号の入力を受け、独立的に所定区間だけ遅延させて多数のカラム経路制御信号ｌｉｏｐｃｇ，ｌｉｏ＿ｒｓｔ，ｌｉｏ＿ｐｃｇｂａｃｋ，ｂｗｅｎ，ｙｉ，ｉｏｓａ１，ｉｏｓａ２を生成する。
【０００５】
しかしながら、第１〜第５遅延部１〜５及びインバータＩＶ３〜ＩＶ１２に含まれたＣＭＯＳトランジスタは、ＰＶＴ特性変化がそれぞれ異なっている。したがって、第１〜第５遅延部１〜５及びインバータＩＶ３〜ＩＶ１２を通して並列的に生成されるカラム経路制御信号ｌｉｏｐｃｇ，ｌｉｏ＿ｒｓｔ，ｌｉｏ＿ｐｃｇｂａｃｋ，ｂｗｅｎ，ｙｉ，ｉｏｓａ１，ｉｏｓａ２間のタイミングは、ＣＭＯＳトランジスタのＰＶＴ特性変化にそれぞれ独立的な影響を受けて、互いにずれるようになり、リードまたはライト動作にエラーが発生するという問題があった。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記の問題を解決するためのもので、その目的は、ＣＭＯＳトランジスタのＰＶＴ特性変化に同一の影響を受けるカラム経路制御信号ｌｉｏｐｃｇ，ｌｉｏ＿ｒｓｔ，ｌｉｏ＿ｐｃｇｂａｃｋ，ｂｗｅｎ，ｙｉ，ｉｏｓａ１，ｉｏｓａ２を生成することで、プリチャージ及びリード／ライト動作で発生しうるエラーを防止することにある。
【課題を解決するための手段】
【０００７】
本発明の一実施形態は、所定のストローブ信号の入力を受け、前記ストローブ信号を互いに異なる遅延区間でそれぞれ遅延させて多数の遅延ストローブ信号を生成するストローブ信号遅延部と、前記多数の遅延ストローブ信号のうち少なくとも一つの遅延ストローブ信号の入力を受けて論理演算を行い、半導体素子のカラム経路を制御するための第１カラム経路制御信号を生成する制御信号生成部と、を含む半導体素子のカラム経路制御信号生成回路を提供する。
【０００８】
前記ストローブ信号遅延部は、直列に連結された多数の遅延素子を含んで構成されることが好ましい。
【０００９】
前記ストローブ信号遅延部は、前記ストローブ信号を第１遅延区間だけ遅延させて第１遅延ストローブ信号を生成する第１遅延部と、前記第１遅延ストローブ信号を第２遅延区間だけ遅延させて第２遅延ストローブ信号を生成する第２遅延部と、を含むことが好ましい。
【００１０】
前記制御信号生成部は、前記第１及び第２遅延ストローブ信号の入力を受けて論理演算を行う論理部と、前記論理部の出力信号の入力を受けてバッファリングして前記第１カラム経路制御信号を生成するバッファと、を含むことが好ましい。
【００１１】
前記ストローブ信号遅延部の出力信号を所定区間だけ遅延させ、リード動作時、ローカル入出力ラインの信号を制御するための第２カラム経路制御信号を生成する遅延素子をさらに含むことが好ましい。
【００１２】
前記ストローブ信号遅延部の出力信号を所定区間だけ遅延させ、リード動作時、ローカル入出力ラインの信号を増幅する動作を制御するための第２カラム経路制御信号を生成する第１遅延素子と、前記第２カラム経路制御信号を所定区間だけ遅延させ、リード動作時、前記増幅されたローカル入出力ラインの信号をラッチする動作を制御するための第３カラム経路制御信号を生成する第２遅延素子と、をさらに含むことが好ましい。
【００１３】
本発明の他の実施形態は、所定のストローブ信号の入力を受け、前記ストローブ信号を所定区間だけ遅延させて遅延ストローブ信号を生成するストローブ信号遅延部と、前記遅延ストローブ信号を所定区間だけ遅延させ、リード動作時、ローカル入出力ラインの信号を制御するためのカラム経路制御信号を生成する制御信号生成部と、を含む半導体素子のカラム経路制御信号生成回路を提供する。
【００１４】
本発明のさらに他の実施形態は、所定のストローブ信号の入力を受け、前記ストローブ信号を所定区間だけ遅延させて遅延ストローブ信号を生成するストローブ信号遅延部と、前記遅延ストローブ信号を所定区間だけ遅延させ、リード動作時、ローカル入出力ラインの信号を増幅する動作を制御するための第１カラム経路制御信号を生成する第１遅延素子と、前記第１カラム経路制御信号を所定区間だけ遅延させ、リード動作時、前記増幅されたローカル入出力ラインの信号をラッチする動作を制御するための第２カラム経路制御信号を生成する第２遅延素子と、を含む半導体素子のカラム経路制御信号生成回路を提供する。
【００１５】
本発明のさらに他の実施形態は、所定のストローブ信号の入力を受け、前記ストローブ信号を互いに異なる遅延区間でそれぞれ遅延させて多数の遅延ストローブ信号を生成するもので、前記ストローブ信号を第１遅延区間だけ遅延させて第１遅延ストローブ信号を生成する第１遅延部と、前記第１遅延ストローブ信号を第２遅延区間だけ遅延させて第２遅延ストローブ信号を生成する第２遅延部と、を含んで構成されるストローブ信号遅延部と、前記第１及び第２遅延ストローブ信号の入力を受けて論理演算を行い、半導体素子のカラム経路を制御するための第１カラム経路制御信号を生成する制御信号生成部と、前記ストローブ信号遅延部の出力信号を所定区間だけ遅延させ、リード動作時、ローカル入出力ラインの信号を増幅する動作を制御するための第２カラム経路制御信号を生成する第１遅延素子と、前記第１カラム経路制御信号を所定区間だけ遅延させ、リード動作時、前記増幅されたローカル入出力ラインの信号をラッチする動作を制御するための第３カラム経路制御信号を生成する第２遅延素子と、を含む半導体素子のカラム経路制御信号生成回路を提供する。
【００１６】
前記制御信号生成部は、前記第１及び第２遅延ストローブ信号の入力を受けて論理演算を行う論理部と、前記論理部の出力信号の入力を受けてバッファリングし、前記第１カラム経路制御信号を生成するバッファと、を含むことが好ましい。
【００１７】
本発明の一実施形態に係る半導体素子のカラム経路制御信号生成方法は、所定のストローブ信号を互いに異なる遅延区間でそれぞれ遅延させた多数の遅延ストローブ信号を生成する段階と、前記多数の遅延ストローブ信号のうち少なくとも一つの遅延ストローブ信号を選択する段階と、前記選択された少なくとも一つの遅延ストローブ信号を論理演算し、半導体素子のカラム経路を制御するための第１カラム経路制御信号を生成する段階と、を含む。
【００１８】
本実施形態において、前記選択された遅延ストローブ信号を所定区間だけ遅延させ、リード動作時、ローカル入出力ラインの信号を制御するための第２カラム経路制御信号を生成する段階をさらに含むことが好ましい。
【００１９】
本実施形態において、前記選択された遅延ストローブ信号を所定区間だけ遅延させ、リード動作時、ローカル入出力ラインの信号を増幅する動作を制御するための第２カラム経路制御信号を生成する段階と、前記第２カラム経路制御信号を所定区間だけ遅延させ、リード動作時、前記増幅されたローカル入出力ラインの信号をラッチする動作を制御するための第３カラム経路制御信号を生成する段階と、をさらに含むことが好ましい。
【００２０】
本発明の他の実施形態に係る半導体素子のカラム経路制御信号生成方法は、所定のストローブ信号の入力を受け、前記ストローブ信号を第１遅延区間だけ遅延させた第１遅延ストローブ信号と、前記ストローブ信号を第２遅延区間だけ遅延させた第２遅延ストローブ信号を生成する段階と、前記第１及び第２遅延ストローブ信号を論理演算し、半導体素子のカラム経路を制御するためのカラム経路制御信号を生成する段階と、を含む。
【００２１】
本発明のさらに他の実施形態に係る半導体素子のカラム経路制御信号生成方法は、所定のストローブ信号を所定区間だけ遅延させて遅延ストローブ信号を生成する段階と、前記遅延ストローブ信号を所定区間だけ遅延させ、リード動作時、ローカル入出力ラインの信号を増幅する動作を制御するための第２カラム経路制御信号を生成する段階と、前記第２カラム経路制御信号を所定区間だけ遅延させ、リード動作時、前記増幅されたローカル入出力ラインの信号をラッチする動作を制御するための第３カラム経路制御信号を生成する段階と、を含む半導体素子のカラム経路制御信号生成方法を提供する。
【発明の効果】
【００２２】
本発明は、ＣＭＯＳトランジスタのＰＶＴ特性変化に同一の影響を受けるカラム経路制御信号ｌｉｏｐｃｇ，ｌｉｏ＿ｒｓｔ，ｌｉｏ＿ｐｃｇｂａｃｋ，ｂｗｅｎ，ｙｉ，ｉｏｓａ１，ｉｏｓａ２を生成することで、プリチャージ及びリード／ライト動作で発生しうるエラーを防止できるという効果がある。
【発明を実施するための最良の形態】
【００２３】
本実施形態に係るカラム経路制御信号生成回路及びカラム経路制御信号生成方法は、ストローブ信号を同一の遅延部を通して遅延させ、半導体素子のリード／ライト動作に必要なカラム経路制御信号を生成することで、生成されたカラム経路制御信号がＣＭＯＳトランジスタのＰＶＴ特性変化に同一の影響を受けるようになる。これによって、各カラム経路制御信号間のタイミングマージンが、ＰＶＴ特性変化とは関係なしに最初の設計意図通りに維持されることで、ＤＲＡＭのリードまたはライト動作におけるエラーを防止できる。
【００２４】
図２ａ〜図２ｃは、本発明の実施形態に係るカラム経路制御信号生成回路の回路図である。
【００２５】
図２ａに示すように、本発明の実施形態に係るカラム経路制御信号生成回路は、所定のストローブ信号ｓｔｒｏｂｅの入力を受け、前記ストローブ信号ｓｔｒｏｂｅを互いに異なる遅延区間（時間）でそれぞれ遅延させて多数の遅延ストローブ信号Ｔ１ｂ〜Ｔ４ｂ，Ｔ２〜Ｔ５を生成するストローブ信号遅延部１０と、遅延ストローブ信号Ｔ５を所定区間（時間）だけ遅延させ、リード動作時、ローカル入出力ラインの信号を増幅する動作を制御するための増幅制御信号ｉｏｓａ１を生成する第１遅延素子１２と、増幅制御信号ｉｏｓａ１を所定区間（時間）だけ遅延させ、リード動作時、増幅されたローカル入出力ラインの信号をラッチする動作を制御するためのラッチ制御信号ｉｏｓａ２を生成する第２遅延素子１４と、を含んでいる。
【００２６】
ここで、ストローブ信号遅延部１０は、多数のインバータＩＶ２０〜ＩＶ２７を備えたインバータチェーンからなり、インバータＩＶ２０〜ＩＶ２７から出力される遅延ストローブ信号Ｔ１ｂ〜Ｔ４ｂ，Ｔ２〜Ｔ５は、ストローブ信号ｓｔｒｏｂｅをそれぞれ異なる遅延区間（時間）で遅延させて生成された信号である。
【００２７】
また、図２ｂ〜図２ｃに示すように、本発明の実施形態に係るカラム経路制御信号生成回路は、ストローブ信号ｓｔｒｏｂｅを互いに異なる遅延時間だけ遅延させて生成した複数の遅延ストローブ信号Ｔ１ｂ及びＴ４ｂ，Ｔ２ｂ及びＴ３ｂの入力を受け、カラム経路制御信号ｌｉｏｐｃｇ，ｌｉｏ＿ｒｓｔ，ｌｉｏ＿ｐｃｇｂａｃｋ，ｂｗｅｎ，ｙｉを生成する第１及び第２制御信号生成部１６，１８をさらに含んでいる。一層具体的に説明すると、まず、第１制御信号生成部１６は、遅延ストローブ信号Ｔ１ｂ及びＴ４ｂの入力を受けて論理積演算を行うナンドゲートＮＤ１及びインバータＩＶ３０からなる論理部１６０と、論理部１６０の出力信号を反転バッファリングし、第１及び第２ローカル入出力ラインプリチャージ信号ｌｉｏｐｃｇ，ｌｉｏ＿ｐｃｇｂａｃｋ及びローカル入出力ラインリセット信号ｌｉｏ＿ｒｓｔを生成するインバータＩＶ３１と、を含んで構成される。次に、第２制御信号生成部１８は、遅延ストローブ信号Ｔ２ｂ及びＴ３ｂの入力を受けて論理積演算を行うナンドゲートＮＤ２及びインバータＩＶ３２からなる論理部１８０と、論理部１８０の出力信号を反転バッファリングし、プールアップ／プールダウン制御信号ｂｗｅｎ及び出力イネーブル信号ｙｉを生成するインバータＩＶ３３と、を含んで構成される。
【００２８】
以下、上記のように構成されたカラム経路制御信号生成回路の動作を、図２ａ〜図２ｃ、図３の本実施形態に係るストローブ信号遅延部１０で生成される各遅延ストローブ信号のタイミング図、図４の本実施形態に係る制御信号生成部１６，１８と第１及び第２遅延素子１２，１４で生成される各カラム経路制御信号のタイミング図に基づいて説明する。
【００２９】
まず、ストローブ信号遅延部１０は、ストローブ信号ｓｔｒｏｂｅの入力を受け、互いに異なる遅延区間（時間）を有する遅延ストローブ信号Ｔ２〜Ｔ５，Ｔ１ｂ〜Ｔ４ｂを生成する。これら遅延ストローブ信号Ｔ２〜Ｔ５，Ｔ１ｂ〜Ｔ４ｂは、インバータＩＶ２０〜ＩＶ２７を通してストローブ信号ｓｔｒｏｂｅを所定区間（時間）だけ遅延させた信号であり、特に、遅延ストローブ信号Ｔ１ｂ〜Ｔ４ｂは、ストローブ信号ｓｔｒｏｂｅが所定区間（時間）だけ遅延されて反転形成された信号である。図３を参照すると、遅延ストローブ信号Ｔ１ｂ〜Ｔ４ｂとその基本信号であるストローブ信号ｓｔｒｏｂｅ間のタイミングを確認することができる。
【００３０】
次に、第１遅延素子１２は、ストローブ信号遅延部１０のインバータＩＶ２７から出力される遅延ストローブ信号Ｔ５の入力を受けて所定区間（時間）だけ遅延させ、リード動作時、ローカル入出力ラインの信号を増幅する動作を制御するための増幅制御信号ｉｏｓａ１を生成する。また、第２遅延素子１４は、増幅制御信号ｉｏｓａ１を所定区間（時間）だけ遅延させ、リード動作時、前記増幅されたローカル入出力ラインの信号をラッチする動作を制御するためのラッチ制御信号ｉｏｓａ２を生成する。
【００３１】
上記のように、第１制御信号生成部１６は、互いに異なる遅延区間（時間）でそれぞれ遅延ストローブ信号Ｔ１ｂ及びＴ４ｂの入力を受け、第１及び第２ローカル入出力ラインプリチャージ信号ｌｉｏｐｃｇ，ｌｉｏ＿ｐｃｇｂａｃｋ及びローカル入出力ラインリセット信号ｌｉｏ＿ｒｓｔを生成する。このとき、生成される第１及び第２ローカル入出力ラインプリチャージ信号ｌｉｏｐｃｇ，ｌｉｏ＿ｐｃｇｂａｃｋ及びローカル入出力ラインリセット信号ｌｉｏ＿ｒｓｔは、ローレベルの遅延ストローブ信号Ｔ１ｂ及びＴ４ｂによってハイレベルになり、選択される遅延ストローブ信号Ｔ１ｂ及びＴ４ｂによって信号の幅が決定される。一方、第２制御信号生成部１８は、遅延ストローブ信号Ｔ２ｂ及びＴ３ｂの入力を受けてプールアップ／プールダウン制御信号ｂｗｅｎ及び出力イネーブル信号ｙｉを生成する。
【００３２】
以上説明した本発明の実施形態に係るカラム経路制御信号生成回路は、一つのストローブ信号遅延部１０でストローブ信号ｓｔｒｏｂｅを互いに異なる遅延区間（時間）だけ遅延させて遅延ストローブ信号Ｔ５，Ｔ１ｂ〜Ｔ４ｂを生成し、生成された遅延ストローブ信号Ｔ５，Ｔ１ｂ〜Ｔ４ｂを遅延させたり、論理演算してカラム経路制御信号ｌｉｏｐｃｇ，ｌｉｏ＿ｒｓｔ，ｌｉｏ＿ｐｃｇｂａｃｋ，ｂｗｅｎ，ｙｉ，ｉｏｓａ１，ｉｏｓａ２を生成するため、ＣＭＯＳトランジスタのＰＶＴ特性変化に同一の影響を受けるカラム経路制御信号ｌｉｏｐｃｇ，ｌｉｏ＿ｒｓｔ，ｌｉｏ＿ｐｃｇｂａｃｋ，ｂｗｅｎ，ｙｉ，ｉｏｓａ１，ｉｏｓａ２を生成できる。その結果、ＣＭＯＳトランジスタのＰＶＴ特性変化とは関係なしに、図４に示すように、カラム経路制御信号ｌｉｏｐｃｇ，ｌｉｏ＿ｒｓｔ，ｌｉｏ＿ｐｃｇｂａｃｋ，ｂｗｅｎ，ｙｉ，ｉｏｓａ１，ｉｏｓａ２間のタイミングマージンを一定に維持できる。
【００３３】
以下、本発明の実施形態に係るカラム経路制御信号生成回路で生成されたカラム経路制御信号ｌｉｏｐｃｇ，ｌｉｏ＿ｒｓｔ，ｌｉｏ＿ｐｃｇｂａｃｋ，ｂｗｅｎ，ｙｉ，ｉｏｓａ１，ｉｏｓａ２によって制御されるカラム経路制御回路及びライトドライバーの動作を、図４、図５及び図６ａ及び図６ｂに基づいて説明する。ここで、カラム経路制御回路は、コア制御部２０と、ローカル入出力ライン制御部３０と、カラム経路制御部４０と、から構成されており、ライトドライバーは、第１及び第２プールアップ／プールダウン信号生成部５０，６０と、第１及び第２駆動部７０，７２と、プリチャージ部８０と、から構成されている。
【００３４】
以下、プリチャージ動作を説明する。
【００３５】
図４に示すように、プリチャージｐｃｇ状態では、第１及び第２ローカル入出力ラインプリチャージ信号ｌｉｏｐｃｇ，ｌｉｏ＿ｐｃｇｂａｃｋ及びローカル入出力ラインリセット信号ｌｉｏ＿ｒｓｔがハイレベルである。したがって、図５のＮＭＯＳトランジスタＮ３，Ｎ６〜Ｎ８及び図６のＮＭＯＳトランジスタＮ８０〜Ｎ８２がターンオンになり、図５及び図６のローカル入出力ラインｌｉｏが均等な電位ＶＢＬＰ／２でプリチャージされる。このように、ローカル入出力ラインｌｉｏを均等な電位ＶＢＬＰ／２でプリチャージさせる第１及び第２ローカル入出力ラインプリチャージ信号ｌｉｏｐｃｇ，ｌｉｏ＿ｐｃｇｂａｃｋ及びローカル入出力ラインリセット信号ｌｉｏ＿ｒｓｔは、リードまたはライト動作などによるアクティブ動作前にはイネーブル状態を維持し、アクティブ動作の開始後にディセーブルされるようにタイミングが調整されるべきである。
【００３６】
以下、リード動作を説明する。
【００３７】
図４に示すように、出力イネーブル信号ｙｉがハイレベルでイネーブルされると、図５のＮＭＯＳトランジスタＮ１，Ｎ２がターンオンになり、センスアンプＳＡで増幅されたビットラインの信号がローカル入出力ラインｌｉｏ及び反転ローカル入出力ラインｌｉｏｂに伝達される。その後、入出力スイッチ信号ｂｓｉｏがハイレベルでイネーブルされると、ＮＭＯＳトランジスタＮ４，Ｎ５がターンオンになり、コア制御部２０のローカル入出力ラインｌｉｏ及び反転ローカル入出力ラインｌｉｏｂの信号がカラム経路制御部４０のローカル入出力ラインｌｉｏ及び反転ローカル入出力ラインｌｉｏｂに伝達される。次に、図４に示すように、増幅制御信号ｉｏｓａ１がハイレベルでイネーブルされると、図５のＮＭＯＳトランジスタＰ１〜Ｐ３がターンオンになり、ローカル入出力ラインｌｉｏ及び反転ローカル入出力ラインｌｉｏｂが増幅される。その後、図４に示すように、ラッチ制御信号ｉｏｓａ２がハイレベルでイネーブルされると、図５のＰＭＯＳトランジスタＰ４〜Ｐ６がターンオンになり、先に増幅されたローカル入出力ラインｌｉｏ及び反転ローカル入出力ラインｌｉｏｂの信号がラッチされる。このようなリード動作がエラーなしに行われるためには、カラム経路制御信号ｙｉ，ｉｏｓａ１，ｉｏｓａ２のイネーブルタイミングが適切に調整されるべきである。すなわち、出力イネーブル信号ｙｉがイネーブルされた後、増幅制御信号ｉｏｓａ１及びラッチ制御信号ｉｏｓａ２が順次イネーブルされるべきである。これら各カラム経路制御信号ｙｉ，ｉｏｓａ１，ｉｏｓａ２間のタイミングは、ＣＭＯＳトランジスタのＰＶＴ特性変化に影響を受けるが、本発明によると、全てのカラム経路制御信号ｙｉ，ｉｏｓａ１，ｉｏｓａ２が前記ＰＶＴ特性変化に同一の影響を受けるので、各信号間のタイミングを一定に維持できる。
【００３８】
以下、ライト動作を説明する。
【００３９】
図６ａに示すように、第１プールアップ／プールダウン制御信号ｂｗｅｎ９ｚがハイレベルでイネーブルされると、グローバル入出力ライン信号の反転信号ｇｉｏｂは、第１反転部５２を通してバッファリングされて第１ラッチ部５４に伝達され、グローバル入出力ライン信号を所定区間（時間）だけ遅延させた信号ｇｉｏｄは、第２反転部６２を通してバッファリングされて第２ラッチ部６４に伝達される。図６ｂに示すように、第１プールアップ／プールダウン制御信号ｂｗｅｎ９ｚは、プールアップ／プールダウン制御信号ｂｗｅｎとローカル入出力プリチャージ信号ｌｉｏｐｃｇｐ１０から生成される。その後、第２プールアップ／プールダウン制御信号ｂｗｅｎ１２がハイレベルでイネーブルされると、第１及び第２反転部５２，６２の出力信号に応答してＮＭＯＳトランジスタＮ５３，Ｎ６３が選択的にターンオンになり、プールダウン駆動された信号を第３及び第４ラッチ部５７，６７に伝達する。その後、第３及び第４ラッチ部５７，６７の出力信号は、遅延部５８，６８を通してそれぞれ遅延され、第１及び第２駆動部７０，８０を駆動させる第１及び第２プールアップ／プールダウン信号ｐｕ１，ｐｕ２，ｐｄ１，ｐｄ２になる。このとき、生成される第１及び第２プールアップ／プールダウン信号ｐｕ１，ｐｕ２，ｐｄ１，ｐｄ２は、互いに選択的に第１及び第２駆動部７０，８０を駆動させ、ローカル入出力ラインｌｉｏ及び反転ローカル入出力ラインｌｉｏｂにグローバル入出力ライン信号ｇｉｏｄ及びその反転信号を伝達する。
【００４０】
以上説明したように、カラム経路制御信号ｌｉｏｐｃｇ，ｌｉｏ＿ｒｓｔ，ｌｉｏ＿ｐｃｇｂａｃｋ，ｂｗｅｎ，ｙｉ，ｉｏｓａ１，ｉｏｓａ２によって制御されるプリチャージ及びリード／ライト動作が正確に行われるためには、各カラム経路制御信号ｌｉｏｐｃｇ，ｌｉｏ＿ｒｓｔ，ｌｉｏ＿ｐｃｇｂａｃｋ，ｂｗｅｎ，ｙｉ，ｉｏｓａ１，ｉｏｓａ２間のタイミングマージンが一定に維持されるべきである。したがって、本発明は、ＣＭＯＳトランジスタのＰＶＴ特性変化に同一の影響を受けるカラム経路制御信号ｌｉｏｐｃｇ，ｌｉｏ＿ｒｓｔ，ｌｉｏ＿ｐｃｇｂａｃｋ，ｂｗｅｎ，ｙｉ，ｉｏｓａ１，ｉｏｓａ２を生成することで、プリチャージ及びリード／ライト動作で発生しうるエラーを防止している。
【００４１】
以上説明した本発明に係るカラム経路制御信号生成回路は、カラム経路制御信号を発生させるために用いられるが、ＰＶＴ特性変化に同一の影響を受ける信号を生成しなければならない多様な装置に広く用いられる。
【図面の簡単な説明】
【００４２】
【図１】従来のカラム経路制御信号生成回路の構成を示した図である。
【図２ａ】本発明の実施形態に係るカラム経路制御信号生成回路の回路図である。
【図２ｂ】本発明の実施形態に係るカラム経路制御信号生成回路の回路図である。
【図２ｃ】本発明の実施形態に係るカラム経路制御信号生成回路の回路図である。
【図３】本発明の実施形態に係るストローブ信号遅延部で生成される遅延ストローブ信号のタイミング図である。
【図４】本発明の実施形態に係る制御信号生成部で生成される制御信号のタイミング図である。
【図５】本発明の実施形態によって生成されるカラム経路制御信号で制御されるカラム経路制御回路の回路図である。
【図６ａ】本発明の実施形態によって生成されたカラム経路制御信号で制御されるライトドライバーの回路図である。
【図６ｂ】本発明の実施形態によって生成されたカラム経路制御信号で制御されるライトドライバーの回路図である。
【符号の説明】
【００４３】
１０  ストローブ信号遅延部
１２  第１遅延素子
１４  第２遅延素子
【図１】
2008103054.tif 000003
【図２ａ】
2008103054.tif 000004
【図２ｂ】
2008103054.tif 000005
【図２ｃ】
2008103054.tif 000006
【図３】
2008103054.tif 000007
【図４】
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【図５】
2008103054.tif 000009
【図６ａ】
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【図６ｂ】
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