(57)【要約】【課題】ＳｉＧｅによる高移動度の恩恵を十分に受けながら、実効ゲート長の広がりを抑制できるようにした半導体装置の製造方法を提供する。【解決手段】歪ＳｉＧｅトランジスタ、を有する半導体装置の製造方法であって、シリコン基板１上にＳｉＧｅ層５を形成する工程と、ＳｉＧｅ層５上にゲート酸化膜７を形成する工程と、ゲート酸化膜７上にゲート電極８を形成する工程と、ゲート電極８をマスクにシリコン基板１に向けてＢＦ２＋イオンを斜めにイオン注入することによって、ゲート電極８の両側下から当該ゲート電極８直下にかけてのＳｉＧｅ層５にＰ−領域９を形成する工程と、Ｐ−領域９を形成した後でゲート電極８の側面にサイドウォール１０を形成する工程と、ゲート電極８およびサイドウォール１０の両方をマスクにシリコン基板１に向けてＢＦ２＋イオンをイオン注入することによって、シリコン基板１上にＰ＋領域１１を形成する工程と、を含む。【選択図】  図３
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【特許請求の範囲】
【請求項１】
ＳｉＧｅ層をチャネルとするＭＯＳトランジスタ、を有する半導体装置の製造方法であって、
シリコン基板上に前記ＳｉＧｅ層を形成する工程と、
前記ＳｉＧｅ層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクに前記シリコン基板に向けて第１のＰ型不純物を斜めに注入することによって、前記ゲート電極の両側下から当該ゲート電極直下にかけての前記ＳｉＧｅ層に第１のＰ型領域を形成する工程と、
前記第１のＰ型領域を形成した後で前記ゲート電極の側面にサイドウォールを形成する工程と、
前記ゲート電極および前記サイドウォールの両方をマスクに前記シリコン基板に向けて第２のＰ型不純物を注入することによって、前記シリコン基板上に第２のＰ型領域を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２のＰ型領域を形成した後で、前記シリコン基板を加熱して前記第１のＰ型不純物と前記第２のＰ型不純物とをそれぞれ活性化させる工程、をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１のＰ型領域よりも前記第２のＰ型領域の方がＰ型の不純物濃度が高くなるように、前記第１のＰ型領域を形成する際の前記第１のＰ型不純物の注入条件と、前記第２のＰ型領域を形成する際の前記第２のＰ型不純物の注入条件とをそれぞれ調整する、ことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１のＰ型領域を形成する工程では、
前記シリコン基板に対する前記第１のＰ型不純物の注入角度を所定範囲に維持した状態で、前記シリコン基板に対する前記第１のＰ型不純物の注入方向を変化させながら、前記シリコン基板に向けて前記第１のＰ型不純物を斜めに注入する、ことを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、シリコンゲルマニウム（ＳｉＧｅ）層をチャネルとするＭＯＳトランジスタを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳトランジスタの高速化は、これまで加工サイズの微細化によって達成されてきた。しかし、現在微細加工に限界が見え始めており、微細化に頼らない高速化技術も要求されている。そこで高移動度トランジスタと呼ばれるトランジスタが提案されている。このトランジスタでは、従来のシリコン（Ｓｉ）半導体よりも移動度の速い半導体層がＭＯＳのチャネルの部分に採用されており、微細化に頼らずに高速化が達成される。また、この技術では、チャネルを除く領域についてはそれまでの技術及び装置を用いて形成できる。このため開発期間が短くて済み、新たなプロセス設備が必要な部分は極僅かであり、新規な設備投資も少なくて済むと考えられている。
【０００３】
上で述べた高移動度トランジスタの材料として有力視されているのが、シリコンゲルマニウム（ＳｉＧｅ）である。ＳｉＧｅはＳｉ基板上にエピタキシャル成長させると、基板の格子定数に合わせて、格子の歪んだＳｉＧｅ層として成長する。この歪ＳｉＧｅ層は、Ｓｉに比べホールの有効質量を低減させるため、ホールの移動度を上昇させることができる。加えて、歪ＳｉＧｅ層上にＳｉを成長させ、それを酸化させてゲート絶縁膜とすれば、歪ＳｉＧｅ層が埋め込みチャネルとなり、さらに移動度が上昇する（例えば、非特許文献１参照。）。そのため、歪ＳｉＧｅ層をＰＭＯＳのチャネルに適用すれば、高移動度トランジスタを得ることが可能である。
【０００４】
【非特許文献１】Ｙ．  Ｊ．  Ｓｏｎｇ，  Ｋ．  Ｈ．  Ｓｈｉｍ，  Ｊ．  Ｙ．  Ｋａｎｇ  ａｎｄ  Ｋ．  Ｉ．  Ｃｈｏ：  ＥＴＲＩ  Ｊｏｕｒｎａｌ，  Ｖｏｌ．２５，  Ｎｕｍ．３，  Ｊｕｎｅ  ２０３  （２００３）
【非特許文献２】Ｈ．  Ｌｉ，  Ｐ．  Ｋｏｈｌｉ，  Ｓ．  Ｇａｎｇｕｌｙ，  Ｔ．  Ａ．  Ｋｉｒｉｃｈｅｎｋｏ，  Ｐ．  Ｚｅｉｔｚｏｆｆ，  Ｋ．  Ｔｏｒｒｅｓ  ａｎｄ  Ｓ．  Ｂａｎｅｒｊｅｅ：  ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．，  ５１５  （２０００）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
一般的にＰＭＯＳのソース、ドレイン電極は、ボロンのインプラによって形成される。歪ＳｉＧｅ層をチャネルに用いたＰＭＯＳにおいては、ソース、ドレイン電極形成のためのボロンは歪ＳｉＧｅ層中に注入されることになる。その際、原子半径の小さいボロン原子が、原子半径の大きいゲルマニウム原子とペアをつくって、ゲルマニウムによる格子の歪みを緩和して安定化する。これにより、Ｓｉ中の場合に比べ、ボロン原子の拡散が著しく低下することとなる（例えば、非特許文献２参照。）。
【０００６】
ここで、通常のＰＭＯＳ（即ち、チャネルがＳｉで構成されているＰＭＯＳ）では、イオンの活性化のためのアニール処理等により、ソース、ドレイン領域のボロンが適当に拡散して、ソース、ドレイン間の距離であるゲート長が適正な長さとして得られる。しかしながら、チャネルが歪ＳｉＧｅで構成されているＰＭＯＳでは、先に述べた事情により、ボロンが拡散しにくくなっているため、ゲート長が比較的長く形成されてしまう。このようなゲート長広がりの効果（即ち、実効ゲート長の広がり）は短チャネルのＭＯＳにおいてより顕著に現れるため、短チャネルでのｇｍ（相互コンダクタンス）が低下してしまう。
本発明は、かかる問題点に鑑みてなされたものであって、ＳｉＧｅによる高移動度の恩恵を十分に受けながら、実効ゲート長の広がりを抑制できるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００７】
本発明者は、ソース、ドレイン電極を形成する過程で、Ｐ−層を形成するインプラを斜め注入とすることによって、Ｐ型トランジスタで歪ＳｉＧｅチャネルによる高移動度の効果を享受しながら、実効ゲート長が広がるという従来の欠点を回避することができる、ということを見出した。
【０００８】
〔発明１、２〕  即ち、発明１の半導体装置の製造方法は、ＳｉＧｅ層をチャネルとするＭＯＳトランジスタ、を有する半導体装置の製造方法であって、シリコン基板上に前記ＳｉＧｅ層を形成する工程と、前記ＳｉＧｅ層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクに前記シリコン基板に向けて第１のＰ型不純物を斜めに注入することによって、前記ゲート電極の両側下から当該ゲート電極直下にかけての前記ＳｉＧｅ層に第１のＰ型領域を形成する工程と、前記第１のＰ型領域を形成した後で前記ゲート電極の側面にサイドウォールを形成する工程と、前記ゲート電極および前記サイドウォールの両方をマスクに前記シリコン基板に向けて第２のＰ型不純物を注入することによって、前記シリコン基板上に第２のＰ型領域を形成する工程と、を含むことを特徴とするものである。
【０００９】
ここで、「Ｐ型不純物」としては、例えばボロン（Ｂ）が挙げられる。また、本発明の「ゲート絶縁膜」は、例えばシリコン酸化膜であり、その他にもシリコン窒化（Ｓｉ３Ｎ４）膜、シリコン酸化窒化（ＳｉＯＮ）膜または高誘電率（ｈｉｇｈ−ｋ）膜等がその一例として挙げられる。
また、発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記第２のＰ型領域を形成した後で、前記シリコン基板を加熱して前記第１のＰ型不純物と前記第２のＰ型不純物とをそれぞれ活性化させる工程、をさらに含むことを特徴とするものである。
【００１０】
発明１、２の半導体装置の製造方法によれば、第１のＰ型領域をゲート電極直下の奥行き深く入り込んだ位置まで広げることができ、第１のＰ型領域と第２のＰ型領域とでＭＯＳトランジスタのソースまたはドレイン（以下、「Ｓ／Ｄ」という。）を構成することができる。従って、ゲート長を短くすることが可能であり、短チャネルでのｇｍ（相互コンダクタンス）低下を防止することが可能である。また、本発明に係る半導体装置の製造方法によれば、例えば、第１のＰ型不純物の注入角度と注入エネルギーとを調節することで、所望の実効ゲート長を得ることができる。
【００１１】
〔発明３〕  発明３の半導体装置の製造方法は、発明１または発明２の半導体装置の製造方法において、前記第１のＰ型領域よりも前記第２のＰ型領域の方がＰ型の不純物濃度が高くなるように、前記第１のＰ型領域を形成する際の前記第１のＰ型不純物の注入条件と、前記第２のＰ型領域を形成する際の前記第２のＰ型不純物の注入条件とをそれぞれ調整する、ことを特徴とするものである。ここで、「注入条件」としては、例えば、Ｐ型不純物の注入量と注入エネルギーとが挙げられる。
発明３の半導体装置の製造方法によれば、Ｓ／Ｄとして、例えばＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）などの拡散二重層を形成することができる。
【００１２】
〔発明４〕  発明４の半導体装置の製造方法は、発明1から発明３の何れか一の半導体装置の製造方法において、前記第１のＰ型領域を形成する工程では、前記シリコン基板に対する前記第１のＰ型不純物の注入角度を所定範囲に維持した状態で、前記シリコン基板に対する前記第１のＰ型不純物の注入方向を変化させながら、前記シリコン基板に向けて前記第１のＰ型不純物を斜めに注入する、ことを特徴とするものである。
【００１３】
ここで、上記「第１のＰ型不純物の注入方向を変化させ」るとは、例えば、シリコン基板を中心に第１のＰ型不純物の注入方向を相対的に回転させることである。この相対的な回転は、連続的であっても良いし断続的であっても良い。断続的に回転させる場合は、例えば、図５に示すように第１のＰ型不純物の注入方向（実線矢印）を１ステップで９０゜回転させ、合計４ステップで３６０゜回転させるようにする。なお、図５に示すように、第１のＰ型不純物の注入角度（入射角ともいう。）をθとしたとき、θは例えば６０゜である。
発明４の半導体装置の製造方法によれば、シリコン基板に対して第１のＰ型不純物を所定の注入角度で多方向から注入することができるので、例えば、ゲート電極の外周の一辺ずつに沿って第１のＰ型領域を形成することができる。
【発明の効果】
【００１４】
本発明によれば、チャネルがＳｉＧｅで構成されているＭＯＳトランジスタのＳ／Ｄを、ゲート電極直下の奥行き深く入り込んだ位置まで形成することが可能である。従って、ＳｉＧｅによる高移動度の恩恵を十分に受けながら、従来の欠点であった実効ゲート長の広がりを抑えることが可能である。
【発明を実施するための最良の形態】
【００１５】
先ず、本発明に至る経緯で創作された実施例に係る歪ＳｉＧｅトランジスタについて説明する。本発明の最終形態では、短チャネルの歪ＳｉＧｅトランジスタにおいてもＳｉのそれと同程度の実効ゲート長となり、特性低下を防ぎ、移動度上昇の効果を十分に得ることができる。以下に、本発明の歪ＳｉＧｅトランジスタの製造方法について、図１（ａ）〜図３（ｂ）を用いて説明する。なお、歪ＳｉＧｅトランジスタとは、チャネルが歪ＳｉＧｅで構成されているＭＯＳトランジスタのことである。
【００１６】
［実施例］
先ず図１（ａ）に示すように、シリコン基板１の表面上に、素子分離領域２としてＬＯＣＯＳを形成する。次いで、図１（ｂ）に示すように、シリコン基板１の表面に犠牲絶縁膜３を例えば３０［ｎｍ］形成する。その後、例えば、注入エネルギーが１６０［ｋｅＶ］で注入量が１Ｅ１３［ｃｍ−２］の条件で２価のＰイオンをシリコン基板１にイオン注入して、Ｎ型ウェル４を形成する。さらにパンチスルーを防ぐために、例えば、注入エネルギーが１５０［ｋｅＶ］で注入量が４Ｅ１２［ｃｍ−２］の条件で１価のＰイオンをシリコン基板１にイオン注入する。続いて閾値電圧調整のため、例えば、注入エネルギーが３０［ｋｅＶ］で注入量が１．５Ｅ１３［ｃｍ−２］の条件で１価のＰイオンをシリコン基板１にイオン注入する。このような２価または１価のＰイオンのイオン注入は、例えば周知のイオン注入装置（ｉｏｎ  ｉｍｐｌａｎｔｅｒ）を用いて行う。
【００１７】
次いで、図示しないＮＭＯＳ領域をレジストマスクでカバーした状態で、ＨＦ系のウェットエッチングを行う。このようなレジストマスクを用いた選択的エッチングによって、図１（ｃ）に示すように、ＰＭＯＳ領域のシリコン基板１上から犠牲絶縁膜３を除去する。その後、Ｎウェル４上にＳｉＧｅ層を選択エピタキシャル成長させる。ここで、シリコンの格子定数とＳｉＧｅの格子定数との相違から、シリコン基板１上には格子が歪んだＳｉＧｅ層（即ち、歪ＳｉＧｅ層）５が形成される。なお、図示しないＮＭＯＳ領域では犠牲酸化膜３が残されているので、ＳｉＧｅ層は形成されない。ＰＭＯＳ領域に形成されるＳｉＧｅ層５のゲルマニウム（Ｇｅ）濃度は例えば１６．５％であり、その厚さは例えば４０［ｎｍ］である。
【００１８】
その後、図２（ａ）に示すように、歪ＳｉＧｅ層５上に、キャップ層としてシリコン層６を例えば１０［ｎｍ］選択エピタキシャル成長させる。そして、ＰＭＯＳ領域をレジストマスクでカバーした状態でＨＦ系のウェットエッチングを行う。これにより、図示しないＮＭＯＳ領域に残されていた犠牲絶縁膜３を除去する。
続いて、シリコン層６の一部を酸化することにより、図２（ｂ）に示すように、ゲート酸化膜７を例えば６．５［ｎｍ］形成する。シリコン層６の一部のみを酸化しているため、ゲート酸化膜７と歪ＳｉＧｅ層５との間には熱酸化工程後もシリコン層（図示せず）が残ることになる。また、この熱酸化工程では、ＮＭＯＳ領域（図示せず）においても、ゲート絶縁膜が同時に形成されることになる。
【００１９】
次いで、シリコン基板１の上方全面にポリシリコン膜を形成した後、レジストマスクを用いたエッチングを行う。これにより、図２（ｃ）に示すように、ＰＭＯＳ領域のシリコン基板１上にポリシリコン膜からなるゲート電極８を形成する。このとき、図示しないＮＭＯＳ領域においても、ゲート電極が同時に形成されることになる。なお、ＮＭＯＳ領域におけるこれ以降の製造工程は従来工程と同様である。従って、ＮＭＯＳ領域に関する説明は、これ以降省略する。
【００２０】
その後、シリコン基板１に向けて第１のＰ型不純物（例えば、ＢＦ２＋イオン）をイオン注入する。ここで、ＢＦ２＋イオンの注入条件は、例えば注入エネルギーが９０［ｋｅＶ］、注入量が１．６Ｅ１４［ｃｍ−２］、入射角θ（図５参照。）が６０°である。また、本実施例では例えば図５に示したように、入射角θを維持した状態でシリコン基板１を中心にＢＦ２＋イオンの注入方向を回転させながら、シリコン基板１に向けてＢＦ２＋イオンを斜めにイオン注入する。このような注入方法によって、図３（ａ）では、ゲート電極８にＰ型不純物が導入されると共に、ゲート電極８の下方部とオーバーラップするＮウェル４の表面及び歪ＳｉＧｅ層５にもＰ型不純物が導入される。その結果、ゲート電極８の両側下から当該ゲート電極８直下にかけてのＮウェル４の表面及び歪ＳｉＧｅ層５にＰ−領域９が形成される。
【００２１】
ここで、ゲート長広がりの効果を完全に補償する（即ち、実効ゲート長を短くする）ためには、ＢＦ２＋イオンの注入角度θを６０°以上に設定し、さらに垂直入射（即ち、注入角度θ≒０゜）の場合と比べてその注入エネルギーを１．５〜２倍程度に大きく設定することが好ましい。また、これらの注入条件は、歪ＳｉＧｅ層５の濃度及び膜厚、歪ＳｉＧｅ層５とゲート酸化膜７の間に残ったシリコン層６の膜厚等に応じて適当なゲート長が得られるように微調整することが好ましい。さらに、シリコン基板１に形成される全てのＰＭＯＳに対して、ゲート長を短くする効果が得られるように、注入方向の回転角は４ステップ以上（即ち、１ステップの回転角を９０゜以下）とすることが好ましい。
【００２２】
なお、この実施例では、注入回転させながらイオン注入を行うことについて説明したが、Ｐ−領域９がゲート電極８の下方部にオーバーラップするように形成されるのであるならば、その注入方法は回転に限定されない。例えば、注入方向を回転させずに、２以上の方向からそれぞれ注入角度θを維持した状態でＢＦ２＋イオンをイオン注入してもよい。
【００２３】
次いで、図３（ｂ）に示すように、ゲート電極８の側壁に、例えばシリコンナイトライド（ＳｉＮ）からなるサイドウォール１０を形成する。次に、第２のＰ型不純物（例えば、ＢＦ２＋イオン）をシリコン基板１にイオン注入する。このとき、Ｐ−領域９を形成するときよりも高い濃度条件（即ち、注入量が多い条件）でＢＦ２＋イオンの注入を行う。これは、Ｓ／ＤとしてＬＤＤなどの拡散二重層を形成するためである。この結果、図３（ｂ）に示すように、ゲート電極８にＰ型不純物が導入されると共に、Ｎウェルの表面４及び歪ＳｉＧｅ層５に、Ｐ＋領域１１が形成される。
【００２４】
次に、シリコン基板１を９５０℃まで急熱し、この温度を２分間保持することで、Ｐ−領域９やＰ＋領域１１等に含まれているＰ型イオンの活性化を行う。通常のＰＭＯＳ（即ち、チャネルがＳｉで構成されているＰＭＯＳ）では、この処理によりイオンの活性化と拡散とが同時に行われるが、チャネルが歪ＳｉＧｅで構成されているＰＭＯＳ（以下、「歪ＳｉＧｅ−ＰＭＯＳ」という。）では、Ｐ−領域９やＰ＋領域１１においてＰ型イオンはほとんど拡散しない。
【００２５】
しかしながら、本実施例では、第１のＰ型不純物（例えば、ＢＦ２＋イオン）を斜めにイオン注入しているため、ゲート電極８直下の奥行き深く入り込んだ位置までＰ−領域９を広げることができ、このようなＰ−領域９とＰ＋領域１１とでＳ／Ｄを構成することができる。最後に、一般的な工程により、層間絶縁膜、配線層を形成して歪ＳｉＧｅトランジスタを得る。
【００２６】
このように、本発明の実施例によれば、Ｐ−領域９を形成するためのＢＦ２＋インプラを斜め注入（斜め入射）とすることで、Ｐ−領域９をゲート電極８の下方部までオーバーラップさせる。これにより、通常のＰＭＯＳ（即ち、チャネルがＳｉで構成されているＰＭＯＳ）においてＳ／Ｄが拡散しきった程度にまで、Ｓ／Ｄをチャネルの方向に広げることができる。また、ＢＦ２＋インプラの注入角度と注入エネルギーとを調節することで、所望する実効ゲート長が得られるようにする。これにより、実効ゲート長の広がりを抑えて、短チャネルの歪ＳｉＧｅ−ＰＭＯＳにおけるｇｍの低下を防ぐことができる。
【００２７】
［効果の検証］
図４は、本発明に係る歪ＳｉＧｅ−ＰＭＯＳのデザインゲート長Ｌと相互コンダクタンスｇｍとの関係を示す図である。図４の横軸が歪ＳｉＧｅ−ＰＭＯＳのデザインゲート長Ｌを示し、縦軸が相互コンダクタンスｇｍを示す。ここで、デザインゲート長とは、ゲート長の設計値のことである。なお、図４には、レファレンスとして、通常のＰＭＯＳ（即ち、チャネルがＳｉで構成されているＰＭＯＳ）に関するデータも合わせて示している。図４の○印が本発明に係る歪ＳｉＧｅ−ＰＭＯＳのＬ−ｇｍ特性であり、図４の×印がレファレンスである。
【００２８】
Ｐ−領域を垂直入射で形成した歪ＳｉＧｅ−ＰＭＯＳでは、Ｐ−領域の拡散低下により実効ゲート長がデザインゲート長Ｌに比べて長くなってしまう傾向が見られた。しかしながら、本発明ではＰ−領域９を斜め入射で形成しているので、歪ＳｉＧｅ−ＰＭＯＳの実効ゲート長とそのデザインゲート長Ｌとをほぼ一致させることができる。
その結果、歪ＳｉＧｅ−ＰＭＯＳの実効ゲート長と、通常のＰＭＯＳの実効ゲート長とがほぼ同じ長さとなるので、図４に示すように、両者のｇｍの間にはホール移動度の差のみが反映される。図４から、「実効ゲート長の広がりを抑えて、短チャネルの歪ＳｉＧｅ−ＰＭＯＳにおけるｇｍの低下を防ぎ、全ゲート長にわたって高いｇｍを得ることができる」という、本発明の効果を確認することができた。
【００２９】
［比較例］
図６は、比較例に係る歪ＳｉＧｅ−ＰＭＯＳのデザインゲート長Ｌ´と相互コンダクタンスｇｍ´との関係を示す図である。図６の横軸が歪ＳｉＧｅ−ＰＭＯＳのデザインゲート長Ｌ´を示し、縦軸が相互コンダクタンスｇｍ´を示す。また、図６には、レファレンスとして、通常のＰＭＯＳ（即ち、チャネルがＳｉで構成されているＰＭＯＳ）に関するデータも合わせて示している。図６の○印が比較例に係る歪ＳｉＧｅ−ＰＭＯＳのＬ´−ｇｍ´特性であり、図６の×印がレファレンスである。
【００３０】
なお、比較例に係る歪ＳｉＧｅ−ＰＭＯＳとは、Ｐ−領域がＢＦ２＋イオンの垂直入射のみで形成されたＰＭＯＳのことであり、それ以外は全て実施例と同一条件で形成されたものである。Ｐ−領域が垂直入射で形成されているため、図７に示すように、Ｐ−領域５´はゲート電極８の下方部とほとんどオーバーラップしていない。
【００３１】
図６に示すように、長チャネルでは通常のＰＭＯＳよりも比較例に係る歪ＳｉＧｅ−ＰＭＯＳの方が相互コンダクタンスｇｍ´が高くなっている。しかしながら、短チャネルではその大小関係が逆転しており、比較例に係る歪ＳｉＧｅ−ＰＭＯＳよりも通常のＰＭＯＳの方が相互コンダクタンスｇｍ´が高くなっている。これは、チャネル長が短くなるほど、チャネル長に対するゲート長広がりの割合が大きくなるため、と考えられる。
【産業上の利用可能性】
【００３２】
本発明は、微細化に頼らない高速化技術の分野における高移動度トランジスタに用いられ、通信分野等に用いられる半導体デバイスに有用である。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施例に係る歪ＳｉＧｅトランジスタの製造方法を示す工程図（その１）。
【図２】本発明の実施例に係る歪ＳｉＧｅトランジスタの製造方法を示す工程図（その２）。
【図３】本発明の実施例に係る歪ＳｉＧｅトランジスタの製造方法を示す工程図（その３）。
【図４】本発明に係る歪ＳｉＧｅ−ＰＭＯＳのデザインゲート長Ｌと相互コンダクタンスｇｍとの関係を示す図。
【図５】第１不純物の注入角度（入射角）θと、注入方向の回転とを説明するための図。
【図６】比較例に係る歪ＳｉＧｅ−ＰＭＯＳのデザインゲート長Ｌ´と相互コンダクタンスｇｍ´との関係を示す図。
【図７】比較例に係る歪ＳｉＧｅ−ＰＭＯＳの構成例を示す断面図。
【符号の説明】
【００３４】
１  シリコン基板
２  素子分離領域
３  犠牲絶縁膜
４  Ｎ型ウェル
５  歪ＳｉＧｅ層
６  シリコン層
７  ゲート酸化膜（ゲート絶縁膜）
８  ゲート電極
９  Ｐ−領域（第１のＰ型領域）
１０  サイドウォール
１１  Ｐ＋領域（第２のＰ型領域）
【図１】
2008078203.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008078203.tif 000007
【図６】
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【図７】
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