(57)【要約】【課題】オーディオプロセッサを備えた携帯電話機の半導体装置の回路規模を抑制する。【解決手段】オーディオプロセッサ１４０は、音声データをデコードするＤＳＰ１４１と、ＤＳＰ１４１により得られたデジタルデータをＤ／Ａ変換するＤＡＣ１４２と、ＤＡＣ１４２用のクロック信号ＣＬＫを生成してＤＡＣ１４２に供給するＰＬＬ回路１４３と、ＰＬＬ回路１４３により得られたクロック信号ＣＬＫをＡＦＥ１２０のＤＡＣ１２２に出力するクロック出力外部端子１４５を備える。ＤＡＣ１４２は、Ｄ／Ａ変換して得たアナログ信号をＡＦＥ１２０のアナログミキサ１２４に出力し、アナログミキサ１２４はこのアナログ信号をミキシング処理して出力する。【選択図】図１
2008124531.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体チップと第２の半導体チップを備えた半導体装置であって、
前記第１の半導体チップは、
第１のＤ／Ａコンバータ回路と、
該第１のＤ／Ａコンバータ回路用のクロック信号を生成して該第１のＤ／Ａコンバータ回路に供給するクロック生成回路と、
該クロック生成回路により生成した前記クロック信号を外部に出力するクロック出力外部端子とを有し、
前記第２の半導体チップは、
第２のＤ／Ａコンバータ回路と、
前記第１の半導体チップの前記クロック出力外部端子が出力した前記クロック信号を前記第２のＤ／Ａコンバータ回路に供給するクロック入力外部端子と、
前記第１のＤ／Ａコンバータ回路または前記第２のＤ／Ａコンバータ回路が出力したアナログ信号を入力するミキシング回路とを備えることを特徴とする半導体装置。
【請求項２】
前記第１の半導体チップは、
デコードを行ってデジタルデータを得、該デジタルデータを前記第１のＤ／Ａコンバータ回路に出力する第１のデコード回路をさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のＤ／Ａコンバータ回路は、前記第１のデコード回路のクロックマスタ回路として動作することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記クロック入力外部端子に入力した前記クロック信号は、逓倍と分周がともになされずに前記第２のＤ／Ａコンバータ回路に供給されることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
第３の半導体チップをさらに備え、
該第３の半導体チップは、
デコードを行ってデジタルデータを得、該デジタルデータを前記第２の半導体チップの前記第２のＤ／Ａコンバータ回路に出力する第２のデコード回路を有することを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２の半導体チップの前記第２のＤ／Ａコンバータ回路は、前記第３の半導体チップの前記第２のデコード回路のクロックマスタ回路として動作することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記クロック生成回路は、外部から入力される基準クロック信号を逓倍して前記クロック信号を生成することを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
携帯電話機に設けられ、
前記基準クロック信号は、前記携帯電話機に用いられるリアル・タイム・クロック信号であることを特徴とする請求項７に記載の半導体装置。
【請求項９】
Ｄ／Ａコンバータ回路と、
該Ｄ／Ａコンバータ回路用のクロック信号を生成する該Ｄ／Ａコンバータ回路に供給するクロック生成回路と、
該クロック生成回路により生成された前記クロック信号を外部に出力するクロック出力外部端子とを備えたことを特徴とするオーディオプロセッサチップ。
【請求項１０】
前記クロック生成回路と前記Ｄ／Ａコンバータ回路は、互いに独立した電源で駆動されることを特徴とする請求項９に記載のオーディオプロセッサチップ。
【請求項１１】
前記Ｄ／Ａコンバータ回路でアナログ信号に変換されたオーディオ信号を、ミキシング処理せずに出力するオーディオ出力外部端子をさらに備えたことを特徴とする請求項９または１０に記載のオーディオプロセッサチップ。
【請求項１２】
前記クロック生成回路は、外部から入力される基準クロック信号を逓倍して前記クロック信号を生成することを特徴とする請求項９から１１のいずれか１項に記載のオーディオプロセッサチップ。
【請求項１３】
携帯電話機に設けられており、
前記基準クロック信号は、前記携帯電話機に用いられるリアル・タイム・クロック信号であることを特徴とする請求項１２に記載のオーディオプロセッサチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびオーディオプロセッサチップに関し、特に携帯電話機に用いられる半導体装置およびオーディオプロセッサチップに関する。
【背景技術】
【０００２】
携帯電話機の多機能化および高性能化が進み、音声による当初の通話機能以外に、データ通信機能や、オーディオ機器としてのオーディオ再生機能などを備えた携帯電話機が開発されている。
【０００３】
携帯電話機におけるオーディオ再生処理については、たとえばネットワークを介してダウンロードしたオーディオデータや、着脱可能なメモリなどの記録媒体に記録されたオーディオデータを、携帯電話機のプロセッサによりデコードする。デコード後のデータは、Ｄ／Ａコンバータによりアナログ信号に変換され、ミキシング処理を経てスピーカで再生される。
【０００４】
このような携帯電話機は、専用のオーディオ再生機器に取って代わる勢いで普及しており、オーディオ再生についての高性能化がさらに要求される。
【０００５】
一方、特許文献１にも記述されたように、携帯されることを前提とする携帯電話機の特性から、携帯電話機の小型化、低消費電力化も求められている。
【０００６】
長時間のオーディオ再生時の消費電力の抑制や、携帯電話機のプロセッサにより処理しきないオーディオコーデックがあることなどから、オーディオ再生専用のオーディオプロセッサが用いられている。このオーディオプロセッサと区別するために、上述した携帯電話機のプロセッサを以下メインプロセッサという。
【０００７】
オーディオプロセッサを設けることにより、メインプロセッサが処理できないオーディオコーデックの再生を可能にするとともに、長時間のオーディオ再生時には、メインプロセッサが待機状態に入ることができるため、消費電力を抑制すると共に高性能化を実現できる。
【特許文献１】特開２００１−３４５７３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ここでオーディオ再生について、従来の携帯電話機、オーディオプロセッサを設けた携帯電話機について比較してみる。
【０００９】
図３は、従来の携帯電話機において音声に関わる処理部分の模式図を示す。通常、形態電話機において、アプリケーションや通信などの処理はプラットフォームに設けられたチップにより行われる。図３に示すように、図中ＤＢＢ  ＰＦが示すプラットフォーム１に、ＤＢＢ１０と、ＡＦＥ２０と、クロック生成回路３０が設けられている。なお、ＤＢＢ、ＤＢＢ  ＰＦ、ＡＦＥはそれぞれデジタルベースバンド（Ｄｉｇｉｔａｌ  Ｂａｓｅｂａｎｄ）、デジタルベースバンド・プラットフォーム（Ｄｉｇｉｔａｌ  Ｂａｓｅｂａｎｄ  Ｐｌａｔｆｏｒｍ）、アナログフロントエンド（Ａｎａｌｏｇ  Ｆｒｏｎｔ  Ｅｎｄ）を意味する。
【００１０】
ＤＢＢ１０は、メインプロセッサや、通信処理部などを備えた主処理チップであり、音声処理に関しては、音声データをデコードしてＡＦＥ２０に出力する。
【００１１】
ＡＦＥ２０は、音声処理チップであり、ＤＢＢ１０からのデジタルデータをアナログ信号に変換するＤＡＣ（Ｄ／Ａコンバータ）２２と、ＤＡＣ２２により得られたアナログ信号に対してミキシング処理をしてスピーカなどの再生装置に出力するアナログミキサ２４を有する。
【００１２】
クロック生成回路３０は、ＡＦＥ２０のＤＡＣ２２用のクロック信号を生成してＤＡＣ２２に供給する。また、ＤＡＣ２２は、ＤＢＢ１０のクロックマスタ回路として動作し、そのクロック信号はＤＢＢ１０が音声データをデコードする際に使用されるクロック信号（図中ＬＲＣＬＫおよびＢＣＬＫ）のマスタクロックとなる。
【００１３】
なお、ＤＢＢ１０、ＡＦＥ２０、クロック生成回路３０は、システムバス４０に接続されており、ＤＢＢ１０は、システムバス４０を介して、ＡＦＥ２０とクロック生成回路３０の動作制御も行う。
【００１４】
図１に示す構成にオーディオプロセッサを追加する場合、図４に示す模式が考えられる。図４に示すように、プラットフォーム１に設けられた各要素以外に、音声データをデコードするＤＳＰ（デジタル・シグナル・プロセッサ）５２と、ＤＳＰ５２によりデコードしたデータをアナログ信号に変換するＤＡＣ５４と、ＤＡＣ５４用のクロック信号を生成するクロック生成回路５６を有するオーディオプロセッサ５０が設けられている。なお、ＤＡＣ５４により得られたアナログ信号は、ＡＦＥ２０のアナログミキサ２４に出力され、アナログミキサ２４によりミキシング処理をしてスピーカなどに出力する。
【００１５】
また、オーディオプロセッサ５０も、システムバス４０に接続されており、システムバス４０を介してＤＢＢ１０に制御される。
【００１６】
図４に示す構成によれば、通常の通話や、短時間のオーディオ再生などの場合（以下第１の場合という）と、長時間のオーディオ再生やＤＢＢ１０が処理できないオディオコーデックなどの場合（以下第２の場合という）に応じて異なる処理部により音声処理を行うことができる。
【００１７】
例えば、第１の場合には、ＤＢＢ１０によりデコードし、デコードした後のデータをＡＦＥ２０のＤＡＣ２２に出力する。その後、ＤＡＣ２２は、Ｄ／Ａ変換をしてアナログ信号を得てアナログミキサ２４に出力し、アナログミキサ２４によりミキシング処理が施される。
【００１８】
一方、第２の場合には、ＤＢＢ１０は例えばシステムバス４０を介して制御信号をオーディオプロセッサ５０に送信し動作させる。オーディオプロセッサ５０は、この制御信号を受信すれば動作を開始する。具体的には、ＤＳＰ５２は音声データをデコードし、デコード後のデータをＤＡＣ５４に出力する。ＤＡＣ５４は、ＤＳＰ５２からのデジタルデータに対してＤ／Ａ変換を行ってアナログ信号を得、このアナログ信号をＡＦＥ２０のアナログミキサ２４に出力する。アナログミキサ２４は、アナログ信号をミキシング処理してスピーカに出力する。クロック生成回路５６は、ＤＡＣ５４のクロック信号を生成してＤＡＣ５４に供給する。なお、オーディオプロセッサ５０においても、ＤＡＣ５４は、ＤＳＰ５２のクロックマスタ回路として動作し、自身が使用するクロック信号からＤＳＰ５２がデコード時に使用するクロック信号を生成してＤＳＰ５２に供給する。
【００１９】
オーディオプロセッサ５０が動作時の消費電力は、ＤＢＢ１０が動作時の消費電力より少ないので、図４に示す構成によって、上記第２の場合において、ＤＢＢ１０は、オーディオプロセッサ５０に動作を開始させるための制御をして後に待機状態に入ることができるため、消費電力を節約できる。また、オーディオプロセッサ５０により高性能なオーディオ再生を提供することができる。
【００２０】
前述したように、携帯電話機の低消費電力化と並び、携帯電話機の小型化も携帯電話機を開発するうえの重大な課題であり、携帯電話機の競争力を左右するパラメータの１つと言える。そのために、携帯電話機、ひいては携帯電話機に用いられる各機能要素の回路規模を小さくする努力が惜しまずになされることは要求される。本願発明者は、高いオーディオ再生機能を実現するためにオーディオ再生専用のオーディオプロセッサを設けた携帯電話機に対しても回路規模を抑制することができる技術を提案する。
【課題を解決するための手段】
【００２１】
本発明の１つの態様は、半導体装置に関する。この半導体装置は、第１の半導体チップと第２の半導体チップを備える。
【００２２】
第１の半導体チップは、第１のＤ／Ａコンバータ回路と、該第１のＤ／Ａコンバータ回路用のクロック信号を生成して該第１のＤ／Ａコンバータ回路に供給するクロック生成回路と、該クロック生成回路により生成したクロック信号を外部に出力するクロック出力外部端子とを有する。
【００２３】
第２の半導体チップは、第２のＤ／Ａコンバータ回路と、第１の半導体チップのクロック出力外部端子が出力したクロック信号を前記第２のＤ／Ａコンバータ回路に供給するクロック入力外部端子と、第１のＤ／Ａコンバータ回路または第２のＤ／Ａコンバータ回路が出力したアナログ信号を入力するミキシング回路とを備える。
【００２４】
本発明のもう１つの態様は、オーディオプロセッサチップに関する。このオーディオプロセッサチップは、Ｄ／Ａコンバータ回路と、該Ｄ／Ａコンバータ回路用のクロック信号を生成する該Ｄ／Ａコンバータ回路に供給するクロック生成回路と、該クロック生成回路により生成されたクロック信号を外部に出力するクロック出力外部端子とを備える。
【００２５】
なお、上記半導体装置やオーディオプロセッサチップを方法やシステムとして表現したものも、本発明の態様としては有効である。
【発明の効果】
【００２６】
本発明の技術によれば、オーディオ再生専用のオーディオプロセッサを設けた携帯電話機の回路規模を抑制することができる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照して本発明の実施の形態について説明する。
【００２８】
図１は、本発明の実施の形態にかかる半導体装置１００を示す。半導体装置１００は、携帯電話機に用いられるものであり、プラットフォーム１０５と、オーディオプロセッサ１４０を備える。
【００２９】
プラットフォーム１０５には、ＤＢＢ１１０とＡＦＥ１２０が設けられており、ＤＢＢ１１０は、携帯電話機のアプリケーションや通信処理などに関わる主処理チップであり、メインプロセッサ１１２と、通信部１１４と、メインプロセッサ１１２の動作クロックを生成するプロセッサクロック生成部１１６と、通信部１１４用の通信用クロック生成部１１８を有する。
【００３０】
ＡＦＥ１２０は、音声処理チップであり、ＤＢＢ１１０からデコード後のデジタルデータをアナログ信号に変換するＤＡＣ１２２と、ＤＡＣ１２２により得られたアナログ信号に対してミキシング処理をし、スピーカなどに出力するアナログミキサ１２４を有する。アナログミキサ１２４は、オーディオプロセッサ１４０の後述するＤＡＣ１４２からアナログ信号が入力されたときにも、このアナログ信号に対してミキシング処理をする。クロックについて、ＤＡＣ１２２はＤＢＢ１１０のクロックマスタ回路として動作し、自身が使用するクロック信号も基づいてＤＢＢ１１０が音声データをデコード時に用いられるクロック信号（ＬＲＣＬＫおよびＢＣＬＫ）を生成してスレーブとなるＤＢＢ１１０に供する。
【００３１】
ＤＡＣ１２２が用いられるクロック信号は、ＤＡＣ１２２に備えられたクロック入力外部端子１２６により外部から入力され、その詳細については後述する。
【００３２】
オーディオプロセッサ１４０は、オーディオ再生専用チップであり、音声データをデコードするＤＳＰ１４１と、ＤＳＰ１４１によりデコードしたデータをＤ／Ａ変換してアナログ信号を得るＤＡＣ１４２と、ＤＡＣ１４２用のクロック信号ＣＬＫを生成して供給するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路１４３を有する。電源１４７は、ＤＳＰ１４１とＤＡＣ１４２を駆動する電源であり、電源１４８は、ＰＬＬ回路１４３を駆動する電源である。
【００３３】
ＰＬＬ回路１４３は、基準クロックを逓倍してＤＡＣ１４２用のクロック信号ＣＬＫを生成するものであり、この基準クロックは、ＲＴＣ入力端子１４４により入力される。本実施の形態において、例として基準クロックとして携帯電話機器の時間表示などに用いられるリアル・タイム・クロック信号（ＲＴＣ）を使用し、３２ＫＨｚのＲＴＣを１２．２８８ＭＨｚのクロック信号ＣＬＫに逓倍する。
【００３４】
オーディオプロセッサ１４０は、さらに、ＰＬＬ回路１４３により生成したクロック信号ＣＬＫを外部に出力するクロック出力外部端子１４５を有し、このクロック出力外部端子１４５は、前述したＡＦＥ１２０のクロック入力外部端子１２６に接続されている。クロック入力外部端子１２６は、クロック出力外部端子１４５からのクロック信号ＣＬＫをＤＡＣ１２２に供給する。
【００３５】
このように、本実施の形態の半導体装置１００は、第１の半導体チップであるオーディオプロセッサ１４０と、第２の半導体チップであるＡＦＥ１２０と、第３の半導体チップであるＤＢＢ１１０を有し、この３つのチップは、システムバス１５０に接続されており、ＤＢＢ１１０は、システムバス１５０を介してＡＦＥ１２０とオーディオプロセッサ１４０を制御する。
【００３６】
図２は、半導体装置１００の動作を示すフローチャートである。ここで、分かりやすくするために、音声の処理に関するもののみを説明し、通信などの他の処理については詳細な説明および図示を省略する。
【００３７】
半導体装置１００は通常待機状態にあり、すべてのチップが待機している。たとえばオーディオプロセッサ１４０に関しては、ＤＳＰ１４１とＤＡＣ１４２に対して電源１４７からの電源供給がなされておらず、ＰＬＬ回路１４３に対して電源１４８からの電源供給がなされていない。この状態において、電話着信や、携帯電話機における指示ボタンの押下などにより処理の開始が要求されたとき、まず、ＤＢＢ１１０が待機状態から復帰する。
【００３８】
処理の開始に当たり、ＤＢＢ１１０具体的にメインプロセッサ１１２は、この処理には音声処理が必要か否かを確認する（Ｓ１０）。音声処理が伴わない場合には、ＤＢＢ１１０は他の処理たとえば通信処理を当該機能を担う部分に行わせる（Ｓ１０：Ｎｏ、Ｓ１２）。
【００３９】
ステップＳ１０において、音声処理が必要な場合には、メインプロセッサ１１２は、さらに、この音声処理がオーディオプロセッサ１４０により行われるか否かを確認する（Ｓ１０：Ｙｅｓ、Ｓ２０）。再生する音声データのデータ量が大きいまたは再生時間が長い場合や、オーディオプロセッサ１４０にしか処理できないオーディオコーデックの場合など、どんな場合に音声処理がオーディオプロセッサ１４０により行われるかは、メインプロセッサ１１２のプログラムにより事前に設定されている。
【００４０】
ステップＳ２０において、音声処理がオーディオプロセッサ１４０により行われるものではないとき（Ｓ２０：Ｎｏ）、メインプロセッサ１１２はシステムバス１５０を介してオーディオプロセッサ１４０のＰＬＬ回路１４３を動作させる制御信号と、ＡＦＥ１２０を動作させる制御信号を出力し、ステップ３０の処理が行われる。
【００４１】
ステップＳ３０では、オーディオプロセッサ１４０において、メインプロセッサ１１２からの制御信号を受けて、電源１４８はＰＬＬ回路１４３へ電源供給を開始し、ＰＬＬ回路１４３は待機状態から復帰して動作する。ＰＬＬ回路１４３は、ＲＴＣ入力端子１４４を介して入力されるＲＴＣを逓倍してクロック信号ＣＬＫを生成する。ＰＬＬ回路１４３により生成されたクロック信号ＣＬＫは、クロック出力外部端子１４５とクロック入力外部端子１２６により、同じくＤＢＢ１１０からの制御信号に応じて待機状態から復帰したＡＦＥ１２０のＤＡＣ１２２に供給され、それをマスタクロックとするＬＲＣＬＫおよびＢＣＬＫがＤＡＣ１２２によりＤＢＢ１１０に供給される。メインプロセッサ１１２は、ＬＲＣＬＫおよびＢＣＬＫを参照して音声データのデコードをし、デコードした後のデジタルデータをＤＡＣ１２２に出力する。ＤＡＣ１２２は、メインプロセッサ１１２からのデジタルデータをアナログ信号に変換してアナログミキサ１２４に出力し、アナログミキサ１２４は、このアナログ信号をミキシング処理して出力する。
【００４２】
ステップＳ３０の処理は、全ての音声データの処理が終了するまで繰り返される（Ｓ３２：Ｎｏ）。全ての音声データの処理が終了する（Ｓ３２：Ｙｅｓ）と、ＤＢＢ１１０が待機状態に戻り、オーディオプロセッサ１４０において、電源１４８はＰＬＬ回路１４３への電源供給を中止し、ＰＬＬ回路１４３は待機状態に戻る（Ｓ３４）。
【００４３】
なお、ステップＳ３０における処理がなされている間、オーディオプロセッサ１４０のＤＳＰ１４１とＤＡＣ１４２は、引き続き待機状態にある。
【００４４】
一方、ステップＳ２０において、音声処理がオーディオプロセッサ１４０により行われるものであるとき（Ｓ２０：Ｙｅｓ）、メインプロセッサ１１２はシステムバス１５０を介してオーディオプロセッサ１４０のＤＳＰ１４１とＤＡＣ１４２とＰＬＬ回路１４３すなわちオーディオプロセッサ１４０全体を動作させる制御信号を出力し、待機状態に戻る（Ｓ４０）。
【００４５】
オーディオプロセッサ１４０は、メインプロセッサ１１２からの制御信号を受け、ステップＳ４０に示す処理をする。具体的には、電源１４８からＰＬＬ回路１４３への電源供給を開始し、ＰＬＬ回路１４３は、ＲＴＣ入力端子１４４を介して入力されたＲＴＣを逓倍してクロック信号ＣＬＫを生成してＤＡＣ１４２に供給する。また、ＤＳＰ１４１とＤＡＣ１４２も待機状態から復帰し、ＤＡＣ１４２は、クロック信号ＣＬＫをマスタクロックとするＬＲＣＬＫおよびＢＣＬＫを生成してＤＳＰ１４１に供給する。ＤＳＰ１４１は、ＤＡＣ１４２からのＬＲＣＬＫおよびＢＣＬＫを参照して音声データのデコードをし、デコードした後のデジタルデータをＰＬＬ回路１４３に出力する。ＤＡＣ１４３は、ＤＳＰ１４１からのデジタルデータをアナログ信号に変換してＡＦＥ１２０のアナログミキサ１２４に出力し、アナログミキサ１２４は、このアナログ信号をミキシング処理して出力する。
【００４６】
ステップＳ４０の処理は、全ての音声データの処理が終了するまで繰り返される（Ｓ４４：Ｎｏ）。全ての音声データの処理が終了する（Ｓ４４：Ｙｅｓ）と、オーディオプロセッサ１４０は待機状態に戻る（Ｓ４６）。
【００４７】
なお、ステップＳ３０における処理がなされている間、ＤＢＢ１１０が待機状態にある。
【００４８】
このように、本実施の形態の半導体装置１００は、オーディオプロセッサ１４０のＰＬＬ回路１４３により生成されたクロック信号ＣＬＫをＡＦＥ１２０のＤＡＣ１２２に出力するクロック出力外部端子１４５を設けることによって、ＤＡＣ１２２用のクロック信号を別に設ける必要が無い。図４に示す構成と比較すると分かるように、図４の半導体装置におけるクロック生成回路３０を外すことができるため、オーディオ再生専用のオーディオプロセッサを設ける場合においても回路規模を抑制することができる。
【００４９】
また、本実施の形態の半導体装置１００は、クロック生成回路として機能するＰＬＬ回路１４３は、携帯電話機に必ず用いられるＲＴＣを逓倍してＤＡＣ１４２およびＤＡＣ１２２用のクロック信号ＣＬＫを生成しているので、基準クロックを生成するための発振器などを設けずにクロック信号ＣＬＫの供給を実現できる。
【００５０】
また、半導体装置１００のオーディオプロセッサ１４０において、ＤＳＰ１４１およびＤＡＣ１４２を駆動する電源１４７と、ＰＬＬ回路１４３を駆動する電源１４８とを別々に独立して設け、ＤＢＢ１１０とＡＦＥ１２０により音声処理を行う場合には、ＰＬＬ回路１４３に電源供給する電源１４８のみをオンするようにできる。こうすることによって、ＤＳＰ１４１とＤＡＣ１４２へ電源供給する電源１４７を、ＤＳＰ１４１とＤＡＣ１４２が復帰する必要が無い場合には、それらへの電源供給を中止したままにすることができ、電力消費を低く抑えることができる。
【００５１】
以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、さまざまな変更、増減を加えてもよい。これらの変更、増減が加えられた変形例も本発明の範囲にあることは当業者に理解されるところである。
【００５２】
例えば、本発明の主旨が分かりやすいように、半導体装置１００を説明する際に、処理される音声データの入力形態について省略している。本発明の技術は、音声データのいかなる入力形態にも適用することができ、例えばネットワークを介してダウンロードした音声データをオーディオプロセッサ１４０により処理する場合には、ＤＢＢ１１０によりダウンロードのための通信処理などを行い、ダウンロードしたデータをメモリなどに蓄積しておき、オーディオプロセッサ１４０は、メモリから音声データを取得して処理すればよい。また、フラッシュメモリ（登録商標）などの着脱可能な記録媒体に記録された音声データをオーディオプロセッサにより処理する場合には、オーディオプロセッサは直接記録媒体から音声データを取得すればよい。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施の形態にかかる半導体装置を示す図である。
【図２】図１に示す半導体装置の動作を示すフローチャートである。
【図３】オーディオプロセッサを備えない従来の携帯電話機における半導体装置の模式図である。
【図４】オーディオプロセッサを備えた従来の携帯電話機における半導体装置の模式図である。
【符号の説明】
【００５４】
１  プラットフォーム  １０  ＤＢＢ
２０  ＡＦＥ  ２２  ＤＡＣ
２４  アナログミキサ  ３０  クロック生成回路
４０  システムバス  ５０  オーディオプロセッサ
５２  ＤＳＰ  ５４  ＤＡＣ
５６  クロック生成回路  １００  半導体装置
１０５  プラットフォーム  １１０  ＤＢＢ
１１２  メインプロセッサ  １１４  通信部
１１６  プロセッサクロック生成部  １１８  通信用クロック生成部
１２０  ＡＦＥ  １２２  ＤＡＣ
１２４  アナログミキサ  １２６  クロック入力外部端子
１４０  オーディオプロセッサ  １４１  ＤＳＰ
１４２  ＤＡＣ  １４３  ＰＬＬ回路
１４４  ＲＴＣ入力端子  １４５  クロック出力外部端子
１４７  電源  １４８  電源
１５０  システムバス
【図１】
2008124531.tif 000003
【図２】
2008124531.tif 000004
【図３】
2008124531.tif 000005
【図４】
2008124531.tif 000006
【手続補正書】
【提出日】平成19年10月18日(2007.10.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のＤ／Ａコンバータ回路と、
該第１のＤ／Ａコンバータ回路用のクロック信号を生成して該第１のＤ／Ａコンバータ回路に供給するクロック生成回路と、
該クロック生成回路により生成した前記クロック信号を出力するクロック出力端子と、
第２のＤ／Ａコンバータ回路と、
前記クロック出力端子が出力した前記クロック信号を前記第２のＤ／Ａコンバータ回路に供給するクロック入力端子とを備えることを特徴とする半導体装置。
【請求項２】
デコードを行ってデジタルデータを得、該デジタルデータを前記第１のＤ／Ａコンバータ回路に出力する第１のデコード回路をさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のＤ／Ａコンバータ回路は、前記第１のデコード回路のクロックマスタ回路として動作することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記クロック入力端子に入力した前記クロック信号は、逓倍と分周がともになされずに前記第２のＤ／Ａコンバータ回路に供給されることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
デコードを行ってデジタルデータを得、該デジタルデータを前記第２のＤ／Ａコンバータ回路に出力する第２のデコード回路を有することを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２のＤ／Ａコンバータ回路は、前記第２のデコード回路のクロックマスタ回路として動作することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記クロック生成回路は、外部から入力される基準クロック信号を逓倍して前記クロック信号を生成することを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
携帯電話機に設けられ、
前記基準クロック信号は、前記携帯電話機に用いられるリアル・タイム・クロック信号であることを特徴とする請求項７に記載の半導体装置。
【請求項９】
Ｄ／Ａコンバータ回路と、
該Ｄ／Ａコンバータ回路用のクロック信号を生成して該Ｄ／Ａコンバータ回路に供給するクロック生成回路と、
該クロック生成回路により生成された前記クロック信号を外部に出力するクロック出力端子とを備えたことを特徴とするオーディオプロセッサチップ。
【請求項１０】
前記クロック生成回路と前記Ｄ／Ａコンバータ回路は、互いに独立した電源で駆動されることを特徴とする請求項９に記載のオーディオプロセッサチップ。
【請求項１１】
前記Ｄ／Ａコンバータ回路でアナログ信号に変換されたオーディオ信号を、ミキシング処理せずに出力するオーディオ出力端子をさらに備えたことを特徴とする請求項９または１０に記載のオーディオプロセッサチップ。
【請求項１２】
前記クロック生成回路は、外部から入力される基準クロック信号を逓倍して前記クロック信号を生成することを特徴とする請求項９から１１のいずれか１項に記載のオーディオプロセッサチップ。
【請求項１３】
携帯電話機に設けられており、
前記基準クロック信号は、前記携帯電話機に用いられるリアル・タイム・クロック信号であることを特徴とする請求項１２に記載のオーディオプロセッサチップ。
【請求項１４】
共通ノードに接続される第１のＤ／Ａコンバータ回路と、
前記共通ノードに接続される第２のＤ／Ａコンバータ回路と、
前記共通ノードに接続され第１のクロック信号を生成して前記第１のＤ／Ａコンバータに供給し、第２のクロック信号を生成して前記第２のＤ／Ａコンバータに供給するクロック生成回路と、を備えることを特徴とする半導体装置。
【請求項１５】
出力端子に接続されると共に前記第１のＤ／Ａコンバータ回路と前記第２のＤ／Ａコンバータとに接続されたミキシング回路を備えることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１のＤ／Ａコンバータ回路と接続されたメインプロセッサを備え、
前記第１のＤ／Ａコンバータは、前記メインプロセッサから第１のデータを受け取ることを特徴とする請求項１４または１５に記載の半導体装置。
【請求項１７】
前記メインプロセッサと前記第２のＤ／Ａコンバータ回路との間に接続されたＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）をさらに備え、
前記第２のＤ／Ａコンバータ回路は、前記ＤＳＰが前記メインプロセッサから受け取った第２のデータに基づいて生成した第３のデータを受け取ることを特徴とする請求項１４から１６のいずれか１項に記載の半導体装置。
【請求項１８】
前記半導体装置は、第１のモードと第２のモードを有し、
前記第１のモードにおいて、前記メインプロセッサは前記第１のＤ／Ａコンバータ回路に前記第１のデータを供給し、
前記第２のモードにおいて、前記メインプロセッサは前記ＤＳＰを介して前記第２のＤ／Ａコンバータ回路に前記第２のデータを供給することを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記第１のモードにおいて前記第２のＤ／Ａコンバータを非活性化させると共に、前記第２のモードにおいて前記第２のＤ／Ａコンバータを活性化する制御回路を備えることを特徴とする請求項１８に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
本発明の１つの態様は、半導体装置に関する。この半導体装置は、第１のＤ／Ａコンバータ回路と、該第１のＤ／Ａコンバータ回路用のクロック信号を生成して該第１のＤ／Ａコンバータ回路に供給するクロック生成回路と、該クロック生成回路により生成したクロック信号を出力するクロック出力端子と、第２のＤ／Ａコンバータ回路と、クロック出力端子が出力したクロック信号を第２のＤ／Ａコンバータ回路に供給するクロック入力端子を備える。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
本発明の別の態様も、半導体装置に関する。この半導体装置は、共通ノードに接続される第１のＤ／Ａコンバータ回路と、共通ノードに接続される第２のＤ／Ａコンバータ回路と、共通ノードに接続され第１のクロック信号を生成して第１のＤ／Ａコンバータに供給し、第２のクロック信号を生成して第２のＤ／Ａコンバータに供給するクロック生成回路とを備える。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
本発明のもう１つの態様は、オーディオプロセッサチップに関する。このオーディオプロセッサチップは、Ｄ／Ａコンバータ回路と、該Ｄ／Ａコンバータ回路用のクロック信号を生成して該Ｄ／Ａコンバータ回路に供給するクロック生成回路と、該クロック生成回路により生成されたクロック信号を外部に出力するクロック出力端子とを備える。