(57)【要約】【課題】本発明は、導通不良や絶縁不良の発生を抑制し、また量産性に優れ、かつプロセス温度の低温化により集積回路へのダメージを低減できる半導体装置およびその製造方法を提供することを目的とする。【解決手段】本発明の半導体装置は、電極配線を備えた半導体基板とこの半導体基板の厚み方向に形成され１つの開口部を備えた孔と、この孔に形成された電極部とを有し、電極部は、その一端が前記開口部と反対側に設けられた底部に接合されて電極配線に導通し、孔との間に間隙を設けて形成される。本発明の半導体装置の製造方法は、半導体基板の厚み方向に孔を形成する第１工程と、一端が開口部と反対側に設けられた底部に接合され、底部から開口部に向けて導電材料を堆積することで電極部を形成する第２工程と、エッチングにより孔と電極部との間に間隙を形成する第３工程とを有する。【選択図】図１
2008153340.tif 000002
【特許請求の範囲】
【請求項１】
電極配線を備えた半導体基板と、この半導体基板の厚み方向に形成され１つの開口部を備えた孔と、この孔の内部に形成された電極部と、を有する半導体装置であって、
前記電極部は、その一端が前記開口部と反対側に設けられた底部に接合されることで、前記電極配線と電気的に接続され、更に、前記電極部は、前記孔との間に間隙を設けて形成されることを特徴とする半導体装置。
【請求項２】
半導体基板と、この半導体基板の厚み方向に貫通し、少なくとも２つの開口部を有する貫通孔を備えた第１基板と、前記開口部の少なくとも１つを塞ぐように前記第１基板に接合され電極配線を備えた第２基板と、前記貫通孔の内部に、前記貫通孔を貫通するように形成された電極部と、を有する半導体装置であって、
前記電極部は、その一端が前記第２基板に接合されることで、前記電極配線と電気的に接続され、更に、前記電極部は、前記貫通孔との間に間隙を設けて形成されることを特徴とする半導体装置。
【請求項３】
電極配線を備えた半導体基板と、この半導体基板に形成され１つの開口部を備えた孔と、この孔の内部に形成された電極部と、を有する半導体装置の製造方法であって、
前記半導体基板の厚み方向に前記孔を形成する第１工程と、
一端が前記開口部と反対側に設けられた前記孔の底部に接合されると共に、前記底部から前記開口部に向けて導電材料を堆積することで前記電極部を形成する第２工程と、
エッチングにより、前記孔と前記電極部との間に間隙を形成する第３工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記第１工程は、ドライエッチングを用いて前記半導体基板を異方性エッチングすることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２工程は、エアロゾルデポジション法を用いて、前記電極部を形成することを特徴とする請求項３または４に記載の半導体装置の製造方法。
【請求項６】
前記第３工程は、溶液を用いたウェットエッチングにより前記間隙を形成することを特徴とする請求項３から５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板はシリコンで構成されることを特徴とする請求項３から６のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は多数の集積回路や機能性素子を一体としたシリコン基板等の半導体基板に孔を形成し、この孔に電極部を形成する半導体装置およびその製造方法に関する。この半導体装置は、圧電共振器、センサ、メモリ等に利用できる。
【背景技術】
【０００２】
近年、デジタルネットワーク社会の急速な進歩に伴い、携帯電話に代表される移動体通信機器の小型化が加速されている。よって移動体通信機器に使用されている共振器、センサ、メモリなども小型化が要求されている。
【０００３】
移動体通信機器に使用されている共振器、センサ、メモリなどは多数の集積回路や機能性素子により構成されている。集積回路の電極から他の集積回路や機能性素子に接続する方法としては、ワイヤボンディング、フリップチップが用いられてきた。ワイヤボンディングは金線やアルミ線を熱圧着で集積回路の電極から外側の基板などに接続方法であり、集積回路チップの外周に接続用のパッドの面積が必要となり小型化に適していない。
【０００４】
フリップチップは外周に接続用のパッドは不要であるが集積回路チップの表面にしか接続用の突起電極を形成することができないので３次元実装が困難である。小型化を実現させるために半導体基板の表面側と裏面との間を電気的な接続を行う貫通電極を用いた高密度３次元実装技術が知られている(特許文献１)。
【０００５】
図７に従来の貫通電極付き基板１０１の構造を示す。半導体基板１０２に貫通孔１０３が形成され、半導体基板１０２の表面側と裏面側との間を電気的に接続するために貫通孔１０３の内部に電極部１０８が形成されている。貫通孔１０３の側面と電極部１０８との絶縁性を確保するために絶縁膜１０７が形成されている。
【０００６】
図８に第１の従来技術である貫通電極付き基板１０１の製造方法を示す。図８（ａ）に示すようにシリコンウェハなどの半導体基板１０２に貫通孔用の保護膜１０４を形成する。保護膜１０４はフォトレジストなどを形成する。図８（ｂ）に示すようにＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などのドライエッチングや溶液を用いたウェットエッチングにより半導体基板１０２の厚み方向に貫通孔１０３を形成する。図８（ｃ）に示すように溶液を用いたウェットエッチングなどにより保護膜１０４を除去する。
【０００７】
図８（ｄ）に示すように、半導体基板１０２と絶縁性を確保するために熱酸化やＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などにより絶縁膜１０７を形成する。ＳｉＯ２絶縁膜を熱酸化で形成する場合は１０００度程度のプロセス温度が必要である。例えば、シリコンウェハをＨ２Ｏなどのガスを用いて１０００度程度のプロセス温度の条件でスチーム酸化を３時間行うと１．２μｍ程度のＳｉＯ２絶縁膜が形成できる。図８（ｅ）に示すようにメッキ法、ＣＶＤなどにより金属などの導電材料１０６を充填する。
【０００８】
図８（ｆ）に示すように導電材料１０６の不要な部分をエッチングする。導電材料１０６により電極部１０８を構成する。図８（ｇ）に示すように半導体基板１０２の貫通孔１０３の開口部と反対の底部１０３ｃ側の面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｌａｎａｒｉｚａｔｉｏｎ）等により研磨し電極部１０８を露出させる。
【０００９】
図９に第２の従来技術である半導体装置１１２の製造方法を示す。孔１０５を形成する
前に半導体基板１０２の孔１０５の開口部と反対の面に集積回路１１１が実装されている場合の製造方法である。集積回路１１１は電子部品１０９、電極配線１１０などで構成されている。
【００１０】
絶縁膜１０７の形成までは図８（ａ）、図８（ｂ）、図８（ｃ）、図８（ｄ）に示す製造方法と同様である。図９（ａ）に示すようにシリコンウェハなどの半導体基板１０２に貫通孔用の保護膜１０４を形成する。図９（ｂ）に示すようにエッチングにより半導体基板１０２の厚み方向に孔１０５を形成する。
【００１１】
図９（ｃ）に示すように溶液を用いたウェットエッチングなどにより保護膜１０４を除去する。図９（ｄ）に示すように、半導体基板１０２と絶縁性を確保するために絶縁膜１０７を形成する。図９（ｅ）に示すようにＲＩＥなどのドライエッチングにより孔１０５の底部１０５ｃに形成された絶縁膜１０７を除去する。
【００１２】
図９（ｆ）に示すようにめっき法、ＣＶＤ法、スパッタ法などにより金属などの導電材料１０６を充填し、孔１０５の開口部と反対の面に実装された集積回路１１１の電極配線１１０などと接続する。図９（ｇ）に示すように導電材料１０６の不要な部分をエッチングする。導電材料１０６により電極部１０８を形成する。
【００１３】
【特許文献１】特開２００４−２５９８３８号（第２〜６頁、図１，２）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
第１及び第２の従来技術では、貫通孔１０３または孔１０５の底部１０３ｃ、１０５ｃ側に形成される絶縁膜１０７を除去する必要がある。第１の従来技術では、貫通孔１０３の底部１０３ｃ側を研磨することで絶縁膜１０７を除去している。しかしながら、この方法では、貫通孔１０３の底部１０３ｃ側を研磨する工程が必要となり、量産に適していない。
【００１５】
一方、第２の従来技術では、孔１０５の底部１０５ｃ側に集積回路１１１が実装されているため、第１の従来技術のように貫通孔１０３の底部１０３ｃ側を研磨して絶縁膜１０７を除去することが不可能なため、ＲＩＥなどのドライエッチングによって絶縁膜１０７を除去する方法がとられている。しかしながら、この方法では、絶縁膜１０７が残る可能性があり導通不良の原因となる場合がある。
【００１６】
また、絶縁膜１０７の厚さや密度のばらつき等でＲＩＥ条件を調整する必要があり、作業性が悪いなどの問題もある。また、第２の従来技術では、孔１０５の底部１０５ｃ側の絶縁膜１０７をドライエッチングによって除去するときに、孔１０５の側面に形成された絶縁膜１０７も除去されることがあり、更に、絶縁不良が発生する問題がある。
【００１７】
本発明は、導通不良や絶縁不良の発生を抑制し、また量産性に優れ、かつプロセス温度の低温化により集積回路へのダメージを低減できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記課題を解決するために本発明の半導体装置は、電極配線を備えた半導体基板と、この半導体基板の厚み方向に形成され１つの開口部を備えた孔と、この孔の内部に形成された電極部と、を有する半導体装置であって、前記電極部は、その一端が前記開口部と反対側に設けられた底部に接合されることで前記電極配線と電気的に接続され、更に、前記電極部は、前記孔との間に間隙を設けて形成されることを特徴とするものである。
【００１９】
この構成により、電極部と半導体基板との絶縁特性の信頼性を大幅に向上することができ、絶縁不良をなくすことができる。
【００２０】
また、本発明の半導体装置は、半導体基板と、この半導体基板の厚み方向に貫通し、少なくとも２つの開口部を有する貫通孔を備えた第１基板と、前記開口部の少なくとも１つを塞ぐように前記第１基板に接合され電極配線を備えた第２基板と、前記貫通孔の内部に、前記貫通孔を貫通するように形成された電極部と、を有する半導体装置であって、前記電極部は、その一端が前記第２基板に接合されることで前記電極配線と電気的に接続され、更に、前記電極部は、前記貫通孔との間に間隙を設けて形成されることを特徴とするものである。
【００２１】
この構成により、電極部と半導体基板との絶縁特性の信頼性を大幅に向上することができ、絶縁不良をなくすことができる。また、第１基板に貫通孔を形成する際に生じる第2基板に対するダメージや基板応力などの影響を緩和することができる。更に、第2基板を任意に選定できるため応用上の自由度が高い。
【００２２】
上記課題を解決するために本発明の半導体装置の製造方法は、電極配線を備えた半導体基板と、この半導体基板に形成され１つの開口部を備えた孔と、この孔の内部に形成された電極部と、を有する半導体装置の製造方法であって、
前記半導体基板の厚み方向に前記孔を形成する第１工程と、
一端が前記開口部と反対側に設けられた前記孔の底部に接合されると共に、前記底部から前記開口部に向けて導電材料を堆積することで前記電極部を形成する第２工程と、
エッチングにより、前記孔と前記電極部との間に間隙を形成する第３工程と、
を有することを特徴とするものである。
【００２３】
この工程により、貫通孔または孔の内部に金属などの導電材料を貫通孔または孔の底部から開口部に向けて堆積させることで電極部を形成するため、従来のような貫通孔または孔の底部の絶縁膜を除去する工程を簡略化できる。また、ドライエッチングなどで貫通孔または孔の底部の絶縁膜を十分に除去できない場合に引き起こされる導通不良を低減することができる。
【００２４】
また、この工程により、貫通孔または孔と電極部との間に間隙を形成することにより電極部と半導体基板との絶縁特性の信頼性を向上することができ、絶縁不良を低減することができる。
【００２５】
また、第１工程は、ドライエッチングを用いて前記半導体基板を異方性エッチングすることを特徴とするものである。
【００２６】
この工程により、貫通孔または孔の深さと開口部の直径とのアスペクト比が大きい貫通孔または孔を形成できる。また、貫通孔または孔の底部と貫通孔または孔の側面との垂直精度が高い貫通孔または孔を形成することができる。
【００２７】
また、第２工程は、エアロゾルデポジション法を用いて電極部を形成することを特徴とするものである。
【００２８】
この工程により、電極部を形成するときに高温での基板加熱や形成後の高温での熱処理が必要なく、また、ＣＶＤ法やスパッタ法やめっき法と比較すると堆積速度が速いことから量産性に優れている。堆積方向の異方性が強く貫通孔または孔の側面には堆積せずに成膜することが可能である。
【００２９】
また、第３工程は、溶液を用いたウェットエッチングにより間隙を形成することを特徴とするものである。
【００３０】
この工程により、電極部と半導体基板との絶縁性を容易に確保することができる。溶液を用いたウェットエッチングは等方的で、材料のエッチング選択比が大きいため、貫通孔または孔の深さと開口部の直径とのアスペクト比が大きく、また、開口部の直径が小さい場合でも容易に間隙を形成することができる。また装置が安価で大量に処理できるため量産性に優れている。
【００３１】
また、半導体基板はシリコンで構成されることを特徴とするものである。
【００３２】
この構成により、一般的な半導体プロセスを適応することができるために、集積回路の実装が容易で量産性に優れている。
【発明の効果】
【００３３】
本発明の半導体装置によれば、貫通孔または孔と電極部との間に間隙を形成することにより、電極部と半導体基板との絶縁特性の信頼性を大幅に向上することができ、絶縁不良をなくすことができる。また、電極部の一端が半導体基板の底部または第２基板に設けられた電極配線に接続されるので、導通不良のない半導体装置を提供できる。
【００３４】
本発明の半導体装置の製造方法によれば、従来技術のような貫通孔または孔の底部の絶縁膜を除去する工程を簡略化することができるため、量産性に優れた効果を奏する。また、従来技術のような孔の底部の絶縁膜が十分に除去できない場合に引き起こされる導通不良がないため、信頼性を大幅に向上することができる。
【００３５】
また、従来技術のようにプロセス温度を高温化する必要がないため、集積回路へダメージを与えることがない。また、貫通孔または孔と電極部との間に間隙を形成することにより、電極部と半導体基板との絶縁特性の信頼性を向上することができ、絶縁不良をなくすことができる。
【発明を実施するための最良の形態】
【００３６】
以下の図面を用いて本発明の実施形態を説明する。図１は本発明の第１の実施形態である半導体装置を示す図である。図２は本発明の第１の実施形態における半導体装置の製造方法を示す図である。図３は本発明に用いた製造装置構成を示す模式図である。図４はノズルと半導体基板との噴射角と堆積量の関係を示す図である。
【００３７】
図５は本発明の第２の実施形態であり、２つの基板を用いた構造の半導体装置を示す図である。図６は本発明の第２の実施形態における半導体装置の製造方法を示す図である。
【００３８】
（第１の実施形態）
図１は本発明の第１の実施形態である半導体装置を示す図である。半導体基板２に電子部品１０と電極配線１１などを含む集積回路３が実装されている。半導体基板２に孔５を形成し、孔５の内部に導電材料６が充填されている。孔５の内部には導電材料６で構成された電極部８が形成される。電極部８の端部８ａは、孔５の底部５ｃに接合される。
【００３９】
これにより、底部５ｃの位置に配置される電極配線１１に電気的に接続され、電極部８は半導体基板２に実装された集積回路３と電気的に導通される。孔５の側面５ａと電極部８との絶縁性を確保するために間隙７が形成されている。孔５の開口部５ｂ側の電極部８は、機能性素子や他の集積回路に接続される。
【００４０】
本発明の半導体装置１よれば、孔５の側面５ａと電極部８との間に間隙７を形成することにより、電極部８と半導体基板２との絶縁特性の信頼性を大幅に向上することができ、絶縁不良をなくすことができる。
【００４１】
本発明の半導体装置１において、詳細な構成や製造方法としては、特に限定されるものではないが、例えば、図２に示した製造方法を用いることができる。
【００４２】
図２は本発明による半導体装置の製造方法の一例を示す図である。この製造方法では、まず、図２（ａ）に示すような半導体基板２を用意する。半導体基板２はシリコンウェハを用いる。半導体基板２の厚さは例えば５０から５００μｍ程度である。半導体基板２の一方の面上に、集積回路３が実装されている。集積回路３は電子部品１０や電極配線１１などで構成されている。集積回路３が実装されている半導体基板２面上と反対の半導体基板２面上に、保護層４を形成する。
【００４３】
図２（ｂ）に示すように、集積回路３が実装されている半導体基板２面上と反対の半導体基板２面上に、形成された保護層４に孔５が形成される部分に対応した穴形状のパターンニングを行う。保護層４をパターンニングしたあとに、ＲＩＥなどのドライエッチングで孔５を形成する。この工程を第１工程とする。
【００４４】
保護層４をパターンニングする際は、例えばフォトレジストを半導体基板２の表面にスピンコートにより均一に塗布する。塗布後に所望の孔５の穴形状を有するフォトマスクで覆い、フォトレジストを所定の波長で紫外線照射し露光する。フォトレジストとしてポジ型レジストを使用した。露光後に現像液を用いて露光された孔５の穴形状パターンのフォトレジストを除去する。フォトレジストはアセトンなどの有機溶媒によって容易に除去することができる。
【００４５】
孔５の深さは、例えば５０から５００μｍ程度である。孔５の面積は、例えば０．０１ｍｍ２から１ｍｍ２程度である。孔５の穴形状は特に限定されないが円形状が望ましい。
【００４６】
ドライエッチングでは反応ガスから反応種のラジカルやイオンが生成され、反応種が被エッチング材と反応し、揮発性反応生成物の生成と離脱という過程で被エッチング材がエッチングされる。被エッチング材がシリコンウェハの場合、反応ガスはＳＦ６、ＣＦ４、Ｃ３Ｆ６、ＮＦ３、ＣＣｌＦ３、ＣＣｌ３Ｆ３、Ｃｌ３、ＳｉＣｌ４、ＢＣｌ３、ＣＣｌ４などやこれらの混合ガスを用いる。
【００４７】
反応ガスがＣＦ４の場合、反応ガスがプラズマ中で電子の衝撃で分解し、Ｆラジカルが生成する。そのＦラジカルがシリコンウェハ表面で反応し揮発性のＳｉＦ４が生成され、離脱することによってエッチングが進行する。
【００４８】
貫通孔５の形成方法としては、ＲＩＥを用いたドライエッチング以外にも、微細な機械加工やＹＡＧレーザーを用いた加工や水酸化カリウムなどの溶液を用いたウェットエッチングなども適用することができる。
【００４９】
図２（ｃ）に示すように孔５の内部に金属などの導電材料６を充填する。金属などの導電材料６の充填にはエアロゾルデポジション法を用いる。エアロゾルデポジション法は孔５の底部５ｃに対して垂直方向に導電体材料６が堆積し、孔５の側面５ａには堆積しない成長異方性が大きいという特徴がある。エアロゾルデポジション法以外にも成長異方性が大きいガスデポジッション法などにより充填することも可能である。この工程を第２工程とする。
【００５０】
金属などの導電材料６として用いられる金属としては、例えば、金(Ａｕ)、銅(Ｃｕ)、銀（Ａｇ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、スズ（Ｓｎ）やインジウム（Ｉｎ）などの金属や、ＡｕとＳｎの合金、ＳｎとＰｂの合金など使用することができる。導電性や集積回路３の電極配線１１との密着性からＡｕ、ＮｉまたはＣｕが望ましい。
【００５１】
エアロゾルデポジション法とは、微細化された０．１μｍから１０μｍ程度の乾燥した微粒子をガスと混合してエアロゾル化し、気体中に拡散させてガスとともにノズルから基板上に噴射して堆積させる方法である。反応室内の圧力を調整することにより、原料微粒子を加速する。加速された原料微粒子が半導体基板２に衝突する運動エネルギーが熱エネルギーなどに変換され半導体基板２上に堆積する。
【００５２】
図３は本発明に用いた製造装置構成の一例を示す模式図である。エアロゾルデポジション法の装置２０は、細い搬送用管２１で接続されたエアロゾル発生器２２と半導体基板２を設置する反応室２３から構成され、反応室２３はロータリーポンプ、油拡散ポンプなどの真空ポンプ２４で２０から２ｋＰａ程度に減圧する。
【００５３】
乾燥した微粒子をエアロゾル発生器２２でガスと混合し、エアロゾル化しエアロゾル発生器２２と反応室２３の圧力差により生じるガスの流れを利用して反応室２３にエアロゾル化した原料を搬送し、スリット状のノズル２５を通して半導体基板２に噴射される。
【００５４】
エアロゾルの濃度は透過式光センサを利用した粒子ビーム濃度測定器２６によって管理し、マスフローコントローラー２７によってガスボンベ２８から供給されるガス流量を制御している。成膜速度や導電材料６の特性は、使用する微粒子の粒径や乾燥状態や凝集状態などによって依存するためエアロゾル発生器２２と反応室２３の間に製粉装置などを設置し堆積条件の最適化を行う。
【００５５】
堆積状態を制御するパラメータとして原料微粒子の粒径、ガスの種類、加速ガスの圧力、搬送ガスの流量、ノズル２５と半導体基板２との距離、ノズル２５と半導体基板２との噴射角、ノズル２５の間隙、ステージの移動速度などがある。特に原料微粒子の粒径を考慮したパラメータ設定が重要である。
【００５６】
例えばガスの種類を窒素ガス、加速ガス圧力を８Ｐａの条件で原料微粒子の粒径が０．１μｍ以下であると原料微粒子が基板に衝突する運動エネルギーが小さくなり圧粉体となりやすく基板に密着しない。原料微粒子の粒径が５μｍ以上であると原料微粒子が基板に衝突する運動エネルギーが大きくなり半導体基板がエッチングされやすく、基板に堆積しない。原料粒子の粒径が０．１μｍから５μｍ程度が望ましい。
【００５７】
エアロデポジション法の特徴としてノズル２５と半導体基板２の噴射角によって堆積状態が異なる。図４はノズル２５と半導体基板２との噴射角と堆積量の関係を示す図である。噴射角９０度（孔５の底部５ｃに対して垂直方向）のときの堆積量を基準として３５度、０度（孔５の側面５ａに対して垂直方向）の堆積比率を示す。
【００５８】
原料微粒子はノズル２５と半導体基板２との噴射角が３５度のときは０．３倍、０度のときはまったく堆積しない。この特徴からノズル２５と半導体基板２の噴射角９０度のときに孔５の側面５ａには堆積しない。ノズル２５を噴射角９０度に固定した場合は、孔５の側面５ａに金属などの導電材料６を堆積させないために孔５の側面５ａと底部５ｃとの角度がほぼ９０度の孔５を形成することが望ましい。
【００５９】
図２（ｄ）に示すように孔５の側面５ａと金属などの導電材料６との間に間隙７形成す
る。間隙７の形成には溶液を用いたウェットエッチングによってシリコンウェハなどの半導体基板２をエッチングする。溶液にはフッ酸系と硝酸系の混合溶液を用いて等方的にエッチングを行った。ドライエッチングで形成することもできる。この工程を第３工程とする。
【００６０】
図２（ｅ）に示すように不要な導電材料６をエッチングなどにより除去する。電極部８は導電材料６で構成されている。保護膜４をエッチングなどによって除去し、半導体装置１を形成する。リフトオフを用いて導電材料６と保護膜４を同時に除去してもよい。半導体基板２と間隙７を被覆層で覆ってもよい。この構成により真空雰囲気で半導体装置１を使用する場合に信頼性を向上することができる。被覆層は低温で形成できる樹脂などが望ましい。
【００６１】
本発明の工程により、孔５の内部に導電材料６を孔５の底部５ｃから厚み方向に堆積させ電極部８を形成するため、従来のような孔１０５の底部１０５ｃの絶縁膜１０７を除去する工程を簡略化することができる。ＲＩＥなどで孔１０５の底部１０５ｃの絶縁膜１０７を十分に除去できない場合に引き起こされる導通不良を低減することができる。
【００６２】
本発明の工程により、孔５の側面５ａと導電材料６で形成された電極部８に間隙７を形成することにより半導体基板２との絶縁特性の信頼性を向上することができ、絶縁不良を低減することができる。
【００６３】
本発明の第１工程により、孔５の深さと開口部５ｂの直径とのアスペクト比が大きい孔５を形成できる。また、孔５の底部５ｃと孔５の側面５ａとの垂直精度が高い孔５を形成することができる。
【００６４】
本発明の第２工程により、原料微粒子を半導体基板２に形成するときに高温での基板加熱や形成後の高温での熱処理が必要なく、また、ＣＶＤ法やスパッタ法やめっき法と比較すると堆積速度が速いことから量産性に優れている。堆積方向の異方性が強く孔５の側面５ａには堆積せずに形成することが可能である。
【００６５】
本発明の第３工程により、孔５の側面５ａと半導体基板２の絶縁性を容易に確保することができる。溶液を用いたウェットエッチングは等方的で、材料のエッチング選択比が大きいため、孔５の深さと開口部５ｂの直径とのアスペクト比が大きく、また開口部５ｂの直径が小さい場合でも容易に間隙７を形成することができる。また、装置が安価で大量に処理できるため量産性に優れている。
【００６６】
本発明の構成により、一般的な半導体プロセスを適応することができるために、集積回路３の実装が容易で量産性に優れている。
【００６７】
本発明の半導体装置１の製造方法によれば、従来技術のような孔の底部の絶縁膜を除去する工程を簡略化することができるため、量産性に優れた効果を奏する。また、従来技術のような孔の底部の絶縁膜が十分に除去できない場合に引き起こされる導通不良がないため、信頼性を大幅に向上することができる。
【００６８】
また、従来技術のようにプロセス温度を高温化する必要がないため、集積回路へダメージを与えることがない。また、孔５と電極部８との間に間隙７を形成することにより、電極部８と半導体基板２との絶縁特性の信頼性を向上することができ、絶縁不良をなくすことができる。
【００６９】
（第２の実施形態）
図５は本発明の第２の実施形態を示し、２つの基板を用いた構造の半導体装置１２の一例を示す図である。半導体基板である第１基板２に第２基板１３が接続されている。第２基板１３は電極配線１１などを含む。第１基板２に２つの開口部（１４ｂ、１４ｃ）を備えた貫通孔１４が形成され、第２基板１３は、１つの開口部１４ｃを塞ぐように第１基板２に接合される。
【００７０】
電極部８は、貫通孔１４を貫通するように形成され、電極部８の端部８ａは、第２基板１３の電極配線１１に接続される。よって電極部８と第２基板１３は電気的に接続される。貫通孔１４の側面１４ａと電極部８との絶縁性を確保するために間隙７が形成されている。貫通孔１４の開口部１４ｂ側の電極部８は、機能性素子や他の集積回路に接続される。
【００７１】
本発明の半導体装置１２により、電極部８と第１基板２との絶縁特性の信頼性を大幅に向上することができ、絶縁不良をなくすことができる。また、第１基板に貫通孔１４を形成する際に生じる第２基板に対するダメージや基板応力などの影響を緩和することができる。また、第2基板を任意に選定できるため、応用上の自由度が高い。
【００７２】
本発明の半導体装置１２において、詳細な構成や製造方法としては、特に限定されるものではないが、例えば、図６に示した製造方法を用いることができる。
【００７３】
図６は本発明の第２実施形態における半導体装置１２の製造方法の一例を示す図である。この製造方法では、まず、図６（ａ）に示すような半導体基板である第１基板２を用意する。第１基板２はシリコンウェハを用いる。第１基板２の厚さは例えば５０から５００μｍ程度である。第１基板２の片面に、保護層４を形成する。形成された保護層４に貫通孔１４が形成される部分に対応した穴形状のパターンニングを行う。保護層４をパターンニングしたあとに、ＲＩＥなどのドライエッチングで貫通孔１４を形成する。この工程を第１工程とする。
【００７４】
貫通孔１４の深さは、例えば５０から５００μｍ程度である。貫通孔１４の面積は、例えば０．０１ｍｍ２から１ｍｍ２程度である。貫通孔１４の穴形状は特に限定されないが円形状が望ましい。
【００７５】
図６（ｂ）に示すように、第１基板２に第２基板１３を接合する。第２基板１３は電極配線１１などを含む半導体基板、金属基板、セラミック基板などである。接合方法としては表面活性化接合などを用いる。表面活性化接合はイオンビームやプラズマによって基板表面の接合の妨げになる酸化膜や吸着した水分子および有機物分子による表面層を除去することにより、基板表面原子の結合手同士を直接接合する方法である。
【００７６】
図６（ｃ）に示すように貫通孔１４の内部に金属などの導電材料６を充填する。金属などの導電材料６の充填にはエアロゾルデポジション法を用いる。貫通孔１４の底部側の開口部１４ｃに対して垂直方向に導電体材料６が堆積し、第２基板１３に形成された電極配線１１などと接続される。この工程を第２工程とする。
【００７７】
金属などの導電材料６として用いられる金属としては、例えば、金(Ａｕ)、銅(Ｃｕ)、銀（Ａｇ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、スズ（Ｓｎ）やインジウム（Ｉｎ）などの金属や、ＡｕとＳｎの合金、ＳｎとＰｂの合金など使用することができる。導電性や電極配線１１との密着性からＡｕ、ＮｉまたはＣｕが望ましい。
【００７８】
図６（ｄ）に示すように貫通孔１４の側面１４ａと金属などの導電材料６との間に間隙７形成する。間隙７の形成には溶液を用いたウェットエッチングによってシリコンウェハ
などの第１基板２をエッチングする。溶液にはフッ酸系と硝酸系の混合溶液を用いて等方的にエッチングを行った。ドライエッチングで形成することもできる。この工程を第３工程とする。
【００７９】
図６（ｅ）に示すように不要な導電材料６をエッチングなどにより除去する。電極部８は導電材料６で構成されている。保護膜４をエッチングなどによって除去し、半導体装置１２を形成する。リフトオフを用いて導電材料６と保護膜４を同時に除去してもよい。
【００８０】
本発明の半導体装置１２の製造方法により、電極部８と第１基板２との絶縁特性の信頼性を大幅に向上することができ、絶縁不良をなくすことができる。また、第１基板２に貫通孔１４を形成する際に生じる第２基板１３に対するダメージや基板応力などの影響を緩和することができる。また、第2基板１３を任意に選定できるため、応用上の自由度が高い。
【００８１】
本発明の第１工程により、貫通孔１４の深さと開口部１４ｂの直径とのアスペクト比が大きい貫通孔１４を形成できる。また、貫通孔１４の底部側の開口部１４ｃと貫通孔１４の側面１４ａとの垂直精度が高い貫通孔１４を形成することができる。
【００８２】
本発明の第２工程により、導電材料６を形成するときに高温での基板加熱や形成後の高温での熱処理が必要なく、また、ＣＶＤ法やスパッタ法やめっき法と比較すると成膜速度が速いことから量産性に優れている。堆積方向の異方性が強く貫通孔１４の側面１４ａには堆積せずに形成することが可能である。
【００８３】
本発明の第３工程により、貫通孔１４の側面１４ａと第１基板２の絶縁性を容易に確保することができる。溶液を用いたウェットエッチングは等方的で、材料のエッチング選択比が大きいため、貫通孔１４の深さと開口部１４ｂの直径とのアスペクト比が大きく、また開口部１４ｂの直径が小さい場合でも容易に間隙７を形成することができる。また、装置が安価で大量に処理できるため量産性に優れている。
【００８４】
本発明の半導体装置１２の製造方法によれば、貫通孔１４と電極部８との間に間隙７を形成することにより、電極部８と第１基板２との絶縁特性の信頼性を向上することができ、絶縁不良をなくすことができる。また、第１基板２に貫通孔１４を形成する際に生じる第２基板１３に対するダメージや基板応力などの影響を緩和することができる。第2基板１３を任意に選定できるため、応用上の自由度が高い。
【００８５】
本発明は上記の製造方法に限定されず、請求の範囲を逸脱しない範囲で様々な変更を行うことができる。また上記の製造方法は一部を省略することが可能である。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１の実施形態である半導体装置のを示す図である。
【図２】本発明の第１の実施形態における半導体装置の製造方法を示す図である。
【図３】本発明に用いた製造装置構成を示す模式図である。
【図４】ノズルと半導体基板との噴射角と堆積量の関係を示す図である。
【図５】本発明の第２の実施形態である２つの基板を用いた半導体装置を示す図である。
【図６】本発明の第２の実施形態における半導体装置の製造方法を示す図である。
【図７】従来の貫通電極付き基板の構造を示す図である。。
【図８】従来の貫通電極付き基板の製造方法を示す図である。
【図９】従来の半導体装置の製造方法を示す図である。
【符号の説明】
【００８７】
１、１２、１１２  半導体装置
２、１０２  半導体基板（第１基板）
３、１１１  集積回路
４、１０４  保護層
５、１０５  孔
５ａ、１４ａ  側面
５ｂ、１４ｂ、１４ｃ  開口部
５ｃ、１０３ｃ、１０５ｃ  底部
６、１０６  導電材料
７  間隙
８、１０８  電極部
８ａ  端部
１０、１０９  電子部品
１１、１１０  電極配線
１３  第２の基板
１４、１０３  貫通孔
２０  エアロゾルデポジション法の装置
２１  搬送用管
２２  エアロゾル発生装置
２３  反応室
２４  真空ポンプ
２５  ノズル
２６  粒子ビーム濃度測定器
２７  マスフローコントローラー
２８  ガスボンベ
１０１  貫通電極付き基板
１０７  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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