(57)【要約】【課題】製造コストが増大することなく、ＥＳＤ等のサージに対して高い耐性を有する横型ＭＯＳトランジスタを提供する。【解決手段】ソース領域Ｓとドレイン領域Ｄの各領域上に、ストライプ状のソース配線Ｌｓとドレイン配線Ｌｄが形成され、ソース配線Ｌｓとドレイン配線Ｌｄが、ソース領域Ｓとドレイン領域Ｄの各領域に対して３個以上のコンタクトで接続されると共に、ソース配線Ｌｓ同士およびドレイン配線Ｌｄ同士が、連結されてなり、ドレイン領域Ｄにおいて、３個以上のコンタクトのうち、ドレイン配線Ｌｄ同士を連結する連結部Ｊｄに近い順に第１ドレインコンタクトＣｄ１のコンタクト抵抗をＲ１、第２ドレインコンタクトＣｄ２のコンタクト抵抗をＲ２、第３ドレインコンタクトＣｄ３のコンタクト抵抗をＲ３とした時、Ｒ１＞Ｒ２＞Ｒ３に設定されてなる横型ＭＯＳトランジスタ１００とする。【選択図】図１
2008124396.tif 000002
【特許請求の範囲】
【請求項１】
ストライプ状のソース領域とドレイン領域が半導体基板の表層部に交互に配置されてなる横型ＭＯＳトランジスタであって、
前記ソース領域とドレイン領域の各領域上に、それぞれ、ストライプ状のソース配線とドレイン配線が形成され、
前記ソース配線と前記ドレイン配線が、それぞれ、前記ソース領域と前記ドレイン領域の各領域に対して３個以上のコンタクトで接続されると共に、前記ソース配線同士および前記ドレイン配線同士が、それぞれ、連結されてなり、
前記ドレイン領域において、
前記３個以上のコンタクトのうち、前記ドレイン配線同士を連結する連結部に近い順に第１ドレインコンタクト、第２ドレインコンタクト、第３ドレインコンタクトとして、前記第１ドレインコンタクトのコンタクト抵抗をＲ１、前記第２ドレインコンタクトのコンタクト抵抗をＲ２、前記第３ドレインコンタクトのコンタクト抵抗をＲ３とした時、
Ｒ１＞Ｒ２＞Ｒ３
に設定されてなることを特徴とする横型ＭＯＳトランジスタ。
【請求項２】
前記コンタクト抵抗Ｒ１，Ｒ２，Ｒ３が、
Ｒ１−Ｒ２＝Ｒ２−Ｒ３
に設定されてなることを特徴とする請求項１に記載の横型ＭＯＳトランジスタ。
【請求項３】
前記コンタクト抵抗Ｒ１，Ｒ２，Ｒ３が、
Ｒ１−Ｒ２＞Ｒ２−Ｒ３
に設定されてなることを特徴とする請求項１に記載の横型ＭＯＳトランジスタ。
【請求項４】
前記第１ドレインコンタクト、第２ドレインコンタクトおよび第３ドレインコンタクトが、矩形状であり、
前記矩形状の第１ドレインコンタクト、第２ドレインコンタクトおよび第３ドレインコンタクトの一方の辺の長さが、等しく設定され、
前記矩形状の第１ドレインコンタクト、第２ドレインコンタクトおよび第３ドレインコンタクトのもう一方の辺が前記ドレイン領域のストライプに沿うようにして、
前記第１ドレインコンタクト、第２ドレインコンタクトおよび第３ドレインコンタクトが、等しいピッチで配置されてなることを特徴とする請求項１乃至３のいずれか一項に記載の横型ＭＯＳトランジスタ。
【請求項５】
前記半導体基板が、埋め込み酸化膜を有するＳＯＩ基板であることを特徴とする請求項１乃至４のいずれか一項に記載の横型ＭＯＳトランジスタ。
【請求項６】
前記横型ＭＯＳトランジスタが、電力用の横型ＭＯＳトランジスタであることを特徴とする請求項１乃至５のいずれか一項に記載の横型ＭＯＳトランジスタ。
【請求項７】
前記横型ＭＯＳトランジスタが、車載用の横型ＭＯＳトランジスタであることを特徴とする請求項１乃至６のいずれか一項に記載の横型ＭＯＳトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ストライプ状のソース領域とドレイン領域が半導体基板の表層部に交互に配置されてなる、横型ＭＯＳトランジスタ（ＬＤＭＯＳ、Lateral Diffused Metal OxideSemiconductor）に関する。
【背景技術】
【０００２】
ストライプ状のソース領域とドレイン領域が半導体基板の表層部に交互に配置されてなる横型ＭＯＳトランジスタが、例えば、特開２００２−２９９４６３号公報（特許文献１）と特開平８−２５５９０９号公報（特許文献２）に開示されている。
【０００３】
図５は、ストライプ状のソース領域とドレイン領域が半導体基板の表層部に交互に配置されてなる従来の横型ＭＯＳトランジスタの一例で、横型ＭＯＳトランジスタ９０の要部の配置関係を示す模式的な上面図である。また、図６は、図５における二点鎖線Ａ−Ａでの模式的な断面図である。尚、図５において直交する一点鎖線で碁盤目状に区切られた各領域は、横型ＭＯＳトランジスタ９０の設計においてシミュレーション等に用いられる仮想的な単位セルである。従って、図６は、単位セルの断面に相当している。
【０００４】
図５に示す横型ＭＯＳトランジスタ９０は、Ｎチャネルの横型ＭＯＳトランジスタで、ストライプ状のソース領域Ｓとドレイン領域Ｄが、半導体基板１０の表層部に交互に配置されてなる横型ＭＯＳトランジスタである。図６に示すように、半導体基板１０は、埋め込み酸化膜３を有するＳＯＩ（Silicon On Insulator）基板で、埋め込み酸化膜３の下は、Ｐ導電型（ｐ）の支持基板２であり、埋め込み酸化膜３上のＳＯＩ層１におけるＮ導電型（ｎ−）層１ａを横型ＭＯＳトランジスタ９０の形成層としている。
【０００５】
図５に示すように、ソース領域Ｓとドレイン領域Ｄの各領域上には、それぞれ、太い実線で示したストライプ状のソース配線Ｌｓとドレイン配線Ｌｄが形成される。ソース配線Ｌｓとドレイン配線Ｌｄは、それぞれ、ソース領域Ｓとドレイン領域Ｄの各領域に対して太い破線で示した多数個のコンタクトＣｓ，Ｃｄで接続されている。各コンタクトＣｓ，Ｃｄは、それぞれ同じコンタクト面積で、ソース領域Ｓとドレイン領域Ｄの各領域上に単位セルと同じピッチｃｐで配置されている。また、ソース配線Ｌｓ同士およびドレイン配線Ｌｄ同士は、それぞれ連結部Ｊｓ，Ｊｄにより連結されており、通常、ドレインパッドＰｄが電源側に接続され、ソースパッドＰｓがグランド側に接続されて用いられる。尚、図５と図６において、符号４の部分は、ＬＯＣＯＳ（LocalOxidation of Silicon）酸化膜で、符号Ｇの部分は、ゲート絶縁膜（図示省略）上に形成されたゲート電極である。
【特許文献１】特開２００２−２９９４６３号公報
【特許文献２】特開平８−２５５９０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図５に示した横型ＭＯＳトランジスタ９０は、多数個のＬＤＭＯＳ単位セルが並列接続された構成となっている。特に、電力用のパワーＭＯＳトランジスタでは、通常、数百〜数千個のＬＤＭＯＳ単位セルが並列接続され、これらを同時に動作させている。
【０００７】
図５の横型ＭＯＳトランジスタ９０のような集積回路では、ＥＳＤ（Electro Static Discharge）等のサージによる回路故障を防止するため、通常、電源側にダイオード等の保護素子が挿入される。しかしながら、コスト低減のためには、横型ＭＯＳトランジスタ９０自体のＥＳＤ等に対する耐性を向上させて、ダイオード等の保護素子を無くすことが望ましい。また、保護素子を用いる場合であっても、保護素子によりＥＳＤ等のサージを完全に吸収することは困難であるため、この場合にも横型ＭＯＳトランジスタ９０自体のＥＳＤ等に対する耐性をできるだけ向上させることが好ましい。
【０００８】
そこで本発明は、ストライプ状のソース領域とドレイン領域が半導体基板の表層部に交互に配置されてなる横型ＭＯＳトランジスタであって、製造コストが増大することなく、ＥＳＤ等のサージに対して高い耐性を有する横型ＭＯＳトランジスタを提供することを目的としている。
【課題を解決するための手段】
【０００９】
請求項１に記載の横型ＭＯＳトランジスタは、ストライプ状のソース領域とドレイン領域が半導体基板の表層部に交互に配置されてなる横型ＭＯＳトランジスタであって、前記ソース領域とドレイン領域の各領域上に、それぞれ、ストライプ状のソース配線とドレイン配線が形成され、前記ソース配線と前記ドレイン配線が、それぞれ、前記ソース領域と前記ドレイン領域の各領域に対して３個以上のコンタクトで接続されると共に、前記ソース配線同士および前記ドレイン配線同士が、それぞれ、連結されてなり、前記ドレイン領域において、前記３個以上のコンタクトのうち、前記ドレイン配線同士を連結する連結部に近い順に第１ドレインコンタクト、第２ドレインコンタクト、第３ドレインコンタクトとして、前記第１ドレインコンタクトのコンタクト抵抗をＲ１、前記第２ドレインコンタクトのコンタクト抵抗をＲ２、前記第３ドレインコンタクトのコンタクト抵抗をＲ３とした時、Ｒ１＞Ｒ２＞Ｒ３に設定されてなることを特徴としている。
【００１０】
上記横型ＭＯＳトランジスタにおいては、ＥＳＤ等のサージが電源側のドレインパッドに印加されると、上記連結部を通して、各ドレイン配線にサージが伝播する。各ドレイン配線に伝播したサージは、連結部に近い第１ドレインコンタクト、第２ドレインコンタクト、第３ドレインコンタクトの順に、隣り合ったコンタクト間で区切られる仮想的なＬＤＭＯＳ単位セルに伝播する。
【００１１】
ここで、第１ドレインコンタクトのコンタクト抵抗Ｒ１、第２ドレインコンタクトのコンタクト抵抗Ｒ２、第３ドレインコンタクトのコンタクト抵抗Ｒ３が全て等しいＲ１＝Ｒ２＝Ｒ３の場合には、最初にサージが伝播する連結部に一番近い第１ドレインコンタクトで規定されるＬＤＭＯＳ単位セルに、サージ電流が集中して流れ込む。このため、第１ドレインコンタクトで規定されるＬＤＭＯＳ単位セルが、他の単位セルに較べて破壊され易く、横型ＭＯＳトランジスタの全体としてのサージに対する耐性も低いものとなる。
【００１２】
一方、上記横型ＭＯＳトランジスタにおいては、第１ドレインコンタクトのコンタクト抵抗Ｒ１、第２ドレインコンタクのコンタクト抵抗Ｒ２、第３ドレインコンタクトのコンタクト抵抗Ｒ３が、Ｒ１＞Ｒ２＞Ｒ３に設定されている。従って、第１ドレインコンタクト、第２ドレインコンタクト、第３ドレインコンタクトの順番で伝播してくるサージに対して、コンタクト抵抗Ｒ１，Ｒ２，Ｒ３により、各コンタクトで規定されるＬＤＭＯＳ単位セルに流れ込むサージ電流を、伝播順序と逆に小さくなるように制限することができる。これによって、各コンタクトで規定されるＬＤＭＯＳ単位セルに流れ込むサージ電流をバランスさせて、横型ＭＯＳトランジスタの全体としてのサージに対する耐性を高めることができる。
【００１３】
尚、上記横型ＭＯＳトランジスタにおいては、ソース領域とドレイン領域の各領域に対して、コンタクトが３個以上の任意の多数個形成されている場合であっても、連結部に近い第１ドレインコンタクト、第２ドレインコンタクトおよび第３ドレインコンタクトのコンタクト抵抗Ｒ１，Ｒ２，Ｒ３をＲ１＞Ｒ２＞Ｒ３に設定するだけで、横型ＭＯＳトランジスタの全体としてのサージに対する耐性を高めることができる。また、上記横型ＭＯＳトランジスタにおけるコンタクト抵抗Ｒ１，Ｒ２，Ｒ３の設定は、コンタクト面積を適宜設定するだけで可能である。従って、これにより製造コストが増大することもない。
【００１４】
以上にようにして、上記横型ＭＯＳトランジスタは、ストライプ状のソース領域とドレイン領域が半導体基板の表層部に交互に配置されてなる横型ＭＯＳトランジスタであって、製造コストが増大することなく、ＥＳＤ等のサージに対して高い耐性を有する横型ＭＯＳトランジスタとすることができる。
【００１５】
シミュレーション結果によれば、上記横型ＭＯＳトランジスタにおいては、請求項２に記載のように、前記コンタクト抵抗Ｒ１，Ｒ２，Ｒ３が、Ｒ１−Ｒ２＝Ｒ２−Ｒ３に設定されてなることが好ましい。これにより、第１ドレインコンタクト、第２ドレインコンタクトおよび第３ドレインコンタクトの各コンタクトで規定されるＬＤＭＯＳ単位セルに流れ込むサージ電流を、ほぼバランスさせることができ、横型ＭＯＳトランジスタの全体としてのサージに対する耐性を高めることができる。
【００１６】
また、請求項３に記載のように、前記コンタクト抵抗Ｒ１，Ｒ２，Ｒ３が、Ｒ１−Ｒ２＞Ｒ２−Ｒ３に設定されてなることがより好ましい。これによれば、第１ドレインコンタクト、第２ドレインコンタクトおよび第３ドレインコンタクトの各コンタクトで規定されるＬＤＭＯＳ単位セルに流れ込むサージ電流を、より精密にバランスさせることができ、横型ＭＯＳトランジスタの全体としてのサージに対する耐性をさらに高めることができる。
【００１７】
上記横型ＭＯＳトランジスタにおいては、例えば請求項４に記載のように、前記第１ドレインコンタクト、第２ドレインコンタクトおよび第３ドレインコンタクトを、矩形状として、前記矩形状の第１ドレインコンタクト、第２ドレインコンタクトおよび第３ドレインコンタクトの一方の辺の長さを、等しく設定し、前記矩形状の第１ドレインコンタクト、第２ドレインコンタクトおよび第３ドレインコンタクトのもう一方の辺が前記ドレイン領域のストライプに沿うようにして、前記第１ドレインコンタクト、第２ドレインコンタクトおよび第３ドレインコンタクトを、等しいピッチで配置することができる。
【００１８】
これによれば、第１ドレインコンタクト、第２ドレインコンタクトおよび第３ドレインコンタクトの各コンタクトで規定されるＬＤＭＯＳ単位セルの横型ＭＯＳトランジスタとしての特性を変えることなく、各コンタクトで規定されるＬＤＭＯＳ単位セルに流れ込むサージ電流をバランスさせて、横型ＭＯＳトランジスタの全体としてのサージに対する耐性を高めることができる。
【００１９】
上記横型ＭＯＳトランジスタにおいては、請求項５に記載のように、前記半導体基板が、埋め込み酸化膜を有するＳＯＩ基板であってよい。
【００２０】
埋め込み酸化膜を有するＳＯＩ基板は、通常のバルク単結晶基板と較べて、電源側のドレインパッドに印加されるＥＳＤ等のサージを埋め込み酸化膜下の支持基板側からグランドに逃すことができない。このため、ＳＯＩ基板に形成された横型ＭＯＳトランジスタは、高速にできる反面、ＥＳＤ等のサージに対しては不利である。このようにサージに対して不利なＳＯＩ基板であっても、上記横型ＭＯＳトランジスタでは、第１ドレインコンタクト、第２ドレインコンタクトおよび第３ドレインコンタクトの各コンタクトで規定されるＬＤＭＯＳ単位セルに流れ込むサージ電流をバランスさせることによって、横型ＭＯＳトランジスタの全体としてのサージに対する耐性を高めることができる。
【００２１】
請求項６に記載のように、上記横型ＭＯＳトランジスタは、電力用の横型ＭＯＳトランジスタとして好適である。
【００２２】
電力用の横型ＭＯＳトランジスタでは、通常、各コンタクトで規定される数百〜数千個のＬＤＭＯＳ単位セルが並列接続され、これらを同時に動作させている。このような電力用の横型ＭＯＳトランジスタであっても、上記したように、連結部に近い第１ドレインコンタクト、第２ドレインコンタクトおよび第３ドレインコンタクトのコンタクト抵抗Ｒ１，Ｒ２，Ｒ３を適宜設定するだけで、横型ＭＯＳトランジスタの全体としてのサージに対する耐性を高めることができる。
【００２３】
また、請求項７に記載のように、上記横型ＭＯＳトランジスタは、ＥＳＤ等のサージに対して高い耐性を要求される車載用の横型ＭＯＳトランジスタとして好適である。
【発明を実施するための最良の形態】
【００２４】
以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００２５】
図１は、本発明の横型ＭＯＳトランジスタ（ＬＤＭＯＳ、Lateral Diffused Metal OxideSemiconductor）の一例で、横型ＭＯＳトランジスタ１００の要部の配置関係を示す模式的な上面図である。尚、図１に示す横型ＭＯＳトランジスタ１００において、図５１に示した横型ＭＯＳトランジスタ１００と同様の部分については、同じ符号を付した。また、図１における二点鎖線Ｂ−Ｂでの模式的な断面図は、図６と同じであり、以下の説明では図６を参照する。図１においても、直交する一点鎖線で碁盤目状に区切られた各領域は、横型ＭＯＳトランジスタ１００の設計においてシミュレーション等に用いられる仮想的な単位セルである。
【００２６】
図１に示す横型ＭＯＳトランジスタ１００は、図５に示したす横型ＭＯＳトランジスタ９０と同様に、Ｎチャネルの横型ＭＯＳトランジスタで、ストライプ状のソース領域Ｓとドレイン領域Ｄが、半導体基板１０の表層部に交互に配置されてなる横型ＭＯＳトランジスタである。図６に示すように、半導体基板１０は、埋め込み酸化膜３を有するＳＯＩ（Silicon On Insulator）基板で、埋め込み酸化膜３の下は、Ｐ導電型（ｐ）の支持基板２であり、埋め込み酸化膜３上のＳＯＩ層１におけるＮ導電型（ｎ−）層１ａを横型ＭＯＳトランジスタ１００の形成層としている。
【００２７】
図１の横型ＭＯＳトランジスタ１００では、図５の横型ＭＯＳトランジスタ９０と同様に、ソース領域Ｓとドレイン領域Ｄの各領域上に、それぞれ、太い実線で示したストライプ状のソース配線Ｌｓとドレイン配線Ｌｄが形成される。ソース配線Ｌｓとドレイン配線Ｌｄは、それぞれ、ソース領域Ｓとドレイン領域Ｄの各領域に対して太い破線で示した多数個のコンタクトＣｓ，Ｃｄで接続されている。また、ソース配線Ｌｓ同士およびドレイン配線Ｌｄ同士は、それぞれ連結部Ｊｓ，Ｊｄにより連結されており、通常、ドレインパッドＰｄが電源側に接続され、ソースパッドＰｓがグランド側に接続されて用いられる。
【００２８】
一方、図５に示した横型ＭＯＳトランジスタ９０では、各コンタクトＣｓ，Ｃｄが、それぞれ同じコンタクト面積で、ソース領域Ｓとドレイン領域Ｄの各領域上に単位セルと同じピッチｃｐで配置されていた。これに対して、図１に示す横型ＭＯＳトランジスタ１００では、ドレイン領域Ｄにおいて、ドレイン配線Ｌｄ同士を連結する連結部Ｊｄに近い順の第１ドレインコンタクトＣｄ１、第２ドレインコンタクトＣｄ２、第３ドレインコンタクトＣｄ３の各コンタクト面積が、連結部Ｊｄに近いほど小さく設定されている。言い換えれば、コンタクト面積とコンタクト抵抗は反比例するため、横型ＭＯＳトランジスタ１００では、第１ドレインコンタクトＣｄ１のコンタクト抵抗をＲ１、第２ドレインコンタクトのコンタクト抵抗をＲ２、第３ドレインコンタクトＣｄ３のコンタクト抵抗をＲ３とした時、Ｒ１＞Ｒ２＞Ｒ３に設定されていることとなる。
【００２９】
図１や図５の横型ＭＯＳトランジスタ１００，９０においては、ＥＳＤ等のサージが電源側のドレインパッドＰｄに印加されると、連結部Ｊｄを通して、各ドレイン配線Ｌｄにサージが伝播する。各ドレイン配線Ｌｄに伝播したサージは、連結部Ｊｄに近い第１ドレインコンタクトＣｄ１、第２ドレインコンタクトＣｄ２、第３ドレインコンタクトＣｄ３の順に、隣り合ったコンタクト間の図中の一点鎖線で区切られる仮想的なＬＤＭＯＳ単位セルＵ１，Ｕ２，Ｕ３に伝播する。
【００３０】
ここで、図５に示す横型ＭＯＳトランジスタ９０のように、ドレイン領域Ｄに接続する各コンタクトＣｄのコンタクト抵抗が全て等しい場合には、最初にサージが伝播する連結部Ｊｄに一番近い第１ドレインコンタクトで規定されるＬＤＭＯＳ単位セルに、サージ電流が集中して流れ込む。このため、第１ドレインコンタクトで規定されるＬＤＭＯＳ単位セルが、他の単位セルに較べて破壊され易く、横型ＭＯＳトランジスタ９０の全体としてのサージに対する耐性も低いものとなる。
【００３１】
一方、図１の横型ＭＯＳトランジスタ１００においては、第１ドレインコンタクトＣｄ１のコンタクト抵抗Ｒ１、第２ドレインコンタクトＣｄ２のコンタクト抵抗Ｒ２、第３ドレインコンタクトＣｄ３のコンタクト抵抗Ｒ３が、Ｒ１＞Ｒ２＞Ｒ３に設定されている。従って、第１ドレインコンタクトＣｄ１、第２ドレインコンタクトＣｄ２、第３ドレインコンタクトＣｄ３の順番で伝播してくるサージに対して、コンタクト抵抗Ｒ１，Ｒ２，Ｒ３により、各コンタクトＣｄ１，Ｃｄ２，Ｃｄ３で規定されるＬＤＭＯＳ単位セルＵ１，Ｕ２，Ｕ３に流れ込むサージ電流を、伝播順序と逆に小さくなるように制限することができる。これによって、各コンタクトＣｄ１，Ｃｄ２，Ｃｄ３で規定されるＬＤＭＯＳ単位セルＵ１，Ｕ２，Ｕ３に流れ込むサージ電流をバランスさせて、横型ＭＯＳトランジスタ１００の全体としてのサージに対する耐性を高めることができる。
【００３２】
尚、図１の横型ＭＯＳトランジスタ１００においては、ソース領域Ｓとドレイン領域Ｄの各領域Ｓ，Ｄに対して、コンタクトＣｓ，Ｃｄが３個以上の任意の多数個形成されている場合であっても、連結部Ｊｄに近い第１ドレインコンタクトＣｄ１、第２ドレインコンタクトＣｄ２および第３ドレインコンタクトＣｄ３のコンタクト抵抗Ｒ１，Ｒ２，Ｒ３をＲ１＞Ｒ２＞Ｒ３に設定するだけで、横型ＭＯＳトランジスタの全体としてのサージに対する耐性を高めることができる。また、横型ＭＯＳトランジスタ１００におけるコンタクト抵抗Ｒ１，Ｒ２，Ｒ３の設定は、図１のようにコンタクト面積を適宜設定するだけで可能である。従って、これにより製造コストが増大することもない。
【００３３】
次に、図１の横型ＭＯＳトランジスタ１００のサージ耐性に関するシミュレーション結果について説明する。
【００３４】
図２は、シミュレーションのモデル図である。図２（ａ）は、図１の横型ＭＯＳトランジスタ１００をモデル化した横型ＭＯＳトランジスタ１００ｍの構成要素を示す図であり、図２（ｂ）は、サージ発生回路の構成要素を示す図である。尚、図２（ａ）のシミュレーションモデルである横型ＭＯＳトランジスタ１００ｍにおいて、図１の横型ＭＯＳトランジスタ１００と同様の部分については、同じ符号を付した。
【００３５】
図２（ａ）に示す横型ＭＯＳトランジスタ１００ｍは、８０Ｖ耐圧のＮチャネルＬＤＭＯＳで、長手方向で均一なストライプ状のソース領域Ｓとドレイン領域Ｄを有しており、ドレイン領域Ｄに接続する各コンタクトＣｄ１，Ｃｄ２，Ｃｄ３で規定される３つの単位セルで構成されている。単位セルの大きさは、Ｓ−Ｄ方向の幅が１１．５μｍで、長手方向の長さが１０μｍである。シミュレーションでは、各コンタクトＣｄ１，Ｃｄ２，Ｃｄ３のコンタクト抵抗Ｒ１，Ｒ２，Ｒ３をパラメータとし、ドレイン配線Ｌｄの抵抗をコンタクト抵抗Ｒ１，Ｒ２，Ｒ３に較べて十分に小さな値に設定している。また、図２（ｂ）に示す並列ＣＲで充放電し、チップ面積１ｍｍ２当り１０ｋＶのサージをドレインパッドＰｄに印加している。
【００３６】
図３と図４は、上記シミュレーション結果の一例である。
【００３７】
図３（ａ）は、図５の横型ＭＯＳトランジスタ９０に対応したモデルで、第１ドレインコンタクトＣｄ１、第２ドレインコンタクトＣｄ２、第３ドレインコンタクトＣｄ３の各コンタクト抵抗Ｒ１，Ｒ２，Ｒ３が、全て等しいＲ１＝Ｒ２＝Ｒ３＝０．０２Ωの場合である。図３（ｂ）は、図１の横型ＭＯＳトランジスタ１００に対応したモデルで、第１ドレインコンタクトＣｄ１、第２ドレインコンタクトＣｄ２、第３ドレインコンタクトＣｄ３のコンタクト抵抗Ｒ１，Ｒ２，Ｒ３が、それぞれ、Ｒ１＝０．０３Ω、Ｒ２＝０．０２Ω、Ｒ３＝０．０１Ωの場合である。図３（ｂ）の各コンタクト抵抗Ｒ１，Ｒ２，Ｒ３は、言い換えれば、Ｒ１−Ｒ２＝Ｒ２−Ｒ３＝０．０１Ωに設定されていることになる。
【００３８】
図３のシミュレーション結果によれば、図３（ａ）に示す各コンタクト抵抗Ｒ１，Ｒ２，Ｒ３を全て等しく設定した場合には、第１ドレインコンタクトＣｄ１で規定されるＬＤＭＯＳ単位セルＵ１に流れ込むサージ電流Ｉｄ１が最大となり、図中に一点鎖線で示したピーク値が５．７ｍＡとなる。また、第３ドレインコンタクトＣｄ３で規定されるＬＤＭＯＳ単位セルＵ３に流れ込むサージ電流Ｉｄ３が最小となり、図中に二点鎖線で示したピーク値が３．０ｍＡとなる。従って、両者の差は、２．７ｍＡである。
【００３９】
これに対して、図３（ｂ）に示す各コンタクト抵抗Ｒ１，Ｒ２，Ｒ３をＲ１−Ｒ２＝Ｒ２−Ｒ３＝０．０１Ωに設定した場合には、図３（ａ）と同様に第１ドレインコンタクトＣｄ１で規定されるＬＤＭＯＳ単位セルＵ１に流れ込むサージ電流Ｉｄ１が最大となるが、ピーク値は４．８ｍＡに下がる。また、第２ドレインコンタクトＣｄ２で規定されるＬＤＭＯＳ単位セルＵ２に流れ込むサージ電流Ｉｄ２と第３ドレインコンタクトＣｄ３で規定されるＬＤＭＯＳ単位セルＵ３に流れ込むサージ電流Ｉｄ３はほぼ等しくなり、最小ピーク値は３．９ｍＡとなる。従って、両者の差は、０．９ｍＡである。
【００４０】
図４（ａ），（ｂ）も、図１の横型ＭＯＳトランジスタ１００に対応したモデルで、図４（ａ）は、コンタクト抵抗Ｒ１，Ｒ２，Ｒ３が、それぞれ、Ｒ１＝０．０３５Ω、Ｒ２＝０．０２Ω、Ｒ３＝０．００５Ωの場合である。図４（ａ）の各コンタクト抵抗Ｒ１，Ｒ２，Ｒ３は、Ｒ１−Ｒ２＝Ｒ２−Ｒ３＝０．０１５Ωで、図３（ｂ）のＲ１−Ｒ２＝Ｒ２−Ｒ３＝０．０１Ωに較べて、隣り合ったコンタクト抵抗の差が大きく設定されている。また、図４（ｂ）は、コンタクト抵抗Ｒ１，Ｒ２，Ｒ３が、それぞれ、Ｒ１＝０．０３５Ω、Ｒ２＝０．０２Ω、Ｒ３＝０．０１Ωの場合である。図４（ｂ）の各コンタクト抵抗Ｒ１，Ｒ２，Ｒ３は、言い換えれば、Ｒ１−Ｒ２＝０．０１５Ω＞Ｒ２−Ｒ３＝０．０１Ωに設定されていることになる。
【００４１】
図４（ａ）に示す各コンタクト抵抗Ｒ１，Ｒ２，Ｒ３をＲ１−Ｒ２＝Ｒ２−Ｒ３＝０．０１５Ωに設定した場合にも、第１ドレインコンタクトＣｄ１で規定されるＬＤＭＯＳ単位セルＵ１に流れ込むサージ電流Ｉｄ１が最大となり、ピーク値は４．６ｍＡまで下がる。また、図３（ｂ）の場合と同様に、第２ドレインコンタクトＣｄ２で規定されるＬＤＭＯＳ単位セルＵ２に流れ込むサージ電流Ｉｄ２と第３ドレインコンタクトＣｄ３で規定されるＬＤＭＯＳ単位セルＵ３に流れ込むサージ電流Ｉｄ３はほぼ等しく、最小ピーク値は４．１ｍＡまで上がる。従って、図３（ｂ）の場合と較べて、両者の差はさらに小さくなり、０．５ｍＡとなる。
【００４２】
図４（ｂ）に示す各コンタクト抵抗Ｒ１，Ｒ２，Ｒ３をＲ１−Ｒ２＝０．０１５Ω＞Ｒ２−Ｒ３＝０．０１Ωに設定した場合にも、第１ドレインコンタクトＣｄ１で規定されるＬＤＭＯＳ単位セルＵ１に流れ込むサージ電流Ｉｄ１が最大となり、ピーク値はさらに下がって４．４ｍＡとなる。また、第２ドレインコンタクトＣｄ２で規定されるＬＤＭＯＳ単位セルＵ２に流れ込むサージ電流Ｉｄ２と第３ドレインコンタクトＣｄ３で規定されるＬＤＭＯＳ単位セルＵ３に流れ込むサージ電流Ｉｄ３はより等しくなり、最小ピーク値は４．２ｍＡまで上がる。従って、図４（ａ）の場合と較べて、両者の差はさらに小さくなり、０．２ｍＡとなる。
【００４３】
以上の図３と図４のシミュレーション結果をまとめると、図１の横型ＭＯＳトランジスタ１００においては、図３（ｂ）と図４（ａ）に示したように、各コンタクト抵抗Ｒ１，Ｒ２，Ｒ３が、Ｒ１−Ｒ２＝Ｒ２−Ｒ３に設定されてなることが好ましい。これにより、第１ドレインコンタクトＣｄ１、第２ドレインコンタクトＣｄ２および第３ドレインコンタクトＣｄ３の各コンタクトで規定されるＬＤＭＯＳ単位セルＵ１，Ｕ２，Ｕ３に流れ込むサージ電流を、ほぼバランスさせることができ、横型ＭＯＳトランジスタ１００の全体としてのサージに対する耐性を高めることができる。
【００４４】
また、図４（ｂ）に示したように、コンタクト抵抗Ｒ１，Ｒ２，Ｒ３が、Ｒ１−Ｒ２＞Ｒ２−Ｒ３に設定されてなることがより好ましい。これによれば、第１ドレインコンタクトＣｄ１、第２ドレインコンタクトＣｄ２および第３ドレインコンタクトＣｄ３の各コンタクトで規定されるＬＤＭＯＳ単位セルＵ１，Ｕ２，Ｕ３に流れ込むサージ電流を、より精密にバランスさせることができ、横型ＭＯＳトランジスタ１００の全体としてのサージに対する耐性をさらに高めることができる。
【００４５】
以上にようにして、図１の横型ＭＯＳトランジスタ１００は、ストライプ状のソース領域Ｓとドレイン領域Ｄが半導体基板１０の表層部に交互に配置されてなる横型ＭＯＳトランジスタであって、製造コストが増大することなく、ＥＳＤ等のサージに対して高い耐性を有する横型ＭＯＳトランジスタとすることができる。
【００４６】
尚、図１の横型ＭＯＳトランジスタ１００では、第１ドレインコンタクトＣｄ１、第２ドレインコンタクトＣｄ２および第３ドレインコンタクトＣｄ３を、矩形状として、矩形状の第１ドレインコンタクトＣｄ１、第２ドレインコンタクトＣｄ２および第３ドレインコンタクトＣｄ３の一方の辺の長さ（Ｓ−Ｄ方向の幅）を、等しく設定していた。また、矩形状の第１ドレインコンタクトＣｄ１、第２ドレインコンタクトＣｄ２および第３ドレインコンタクトＣｄ３のもう一方の辺（長手方向）がドレイン領域Ｄのストライプに沿うようにして、第１ドレインコンタクトＣｄ１、第２ドレインコンタクトＣｄ２および第３ドレインコンタクトＣｄ３を、等しいピッチｃｐで配置していた。
【００４７】
これによれば、第１ドレインコンタクトＣｄ１、第２ドレインコンタクトＣｄ２および第３ドレインコンタクトＣｄ３の各コンタクトで規定されるＬＤＭＯＳ単位セルＵ１，Ｕ２，Ｕ３の横型ＭＯＳトランジスタとしての特性を変えることなく、各コンタクトＣｄ１，Ｃｄ２，Ｃｄ３で規定されるＬＤＭＯＳ単位セルＵ１，Ｕ２，Ｕ３に流れ込むサージ電流をバランスさせて、横型ＭＯＳトランジスタの全体としてのサージに対する耐性を高めることができる。しかしながら、本発明による横型ＭＯＳトランジスタはこれに限らず、第１ドレインコンタクトＣｄ１、第２ドレインコンタクトＣｄ２および第３ドレインコンタクトＣｄ３は、例えば楕円形状としてもよい。また、第１ドレインコンタクトＣｄ１、第２ドレインコンタクトＣｄ２および第３ドレインコンタクトＣｄ３を、異なるピッチで配置するようにしてもよい。
【００４８】
また、図１の横型ＭＯＳトランジスタ１００では、埋め込み酸化膜３を有するＳＯＩ基板１０が用いられていた。横型ＭＯＳトランジスタ１００を形成する半導体基板は、埋め込み酸化膜３を有するＳＯＩ基板１０に限らず、通常のバルク単結晶基板であってもよい。
【００４９】
埋め込み酸化膜３を有するＳＯＩ基板１０は、通常のバルク単結晶基板と較べて、電源側のドレインパッドＰｄに印加されるＥＳＤ等のサージを、埋め込み酸化膜３下の支持基板２側からグランドに逃すことができない。このため、ＳＯＩ基板１０に形成された横型ＭＯＳトランジスタ１００は、高速にできる反面、ＥＳＤ等のサージに対しては不利である。このようにサージに対して不利なＳＯＩ基板１０であっても、図１に示す横型ＭＯＳトランジスタ１００では、第１ドレインコンタクトＣｄ１、第２ドレインコンタクトＣｄ２および第３ドレインコンタクトＣｄ３の各コンタクトで規定されるＬＤＭＯＳ単位セルＵ１，Ｕ２，Ｕ３に流れ込むサージ電流をバランスさせることによって、横型ＭＯＳトランジスタ１００の全体としてのサージに対する耐性を高めることができる。
【００５０】
以上の図１に示す横型ＭＯＳトランジスタ１００は、電力用の横型ＭＯＳトランジスタとして好適である。
【００５１】
電力用の横型ＭＯＳトランジスタでは、通常、各コンタクトで規定される数百〜数千個のＬＤＭＯＳ単位セルが並列接続され、これらを同時に動作させている。このような電力用の横型ＭＯＳトランジスタであっても、上記したように、図１の連結部Ｊｄに近い第１ドレインコンタクトＣｄ１、第２ドレインコンタクトＣｄ２および第３ドレインコンタクトＣｄ３のコンタクト抵抗Ｒ１，Ｒ２，Ｒ３を適宜設定するだけで、横型ＭＯＳトランジスタ１００の全体としてのサージに対する耐性を高めることができる。
【００５２】
また、図１に示す横型ＭＯＳトランジスタ１００は、ＥＳＤ等のサージに対して高い耐性を要求される車載用の横型ＭＯＳトランジスタとして好適である。
【図面の簡単な説明】
【００５３】
【図１】本発明の横型ＭＯＳトランジスタの一例で、横型ＭＯＳトランジスタ１００の要部の配置関係を示す模式的な上面図である。
【図２】シミュレーションのモデル図で、（ａ）は、横型ＭＯＳトランジスタ１００ｍの構成要素を示す図であり、（ｂ）は、サージ発生回路の構成要素を示す図である。
【図３】シミュレーション結果の一例で、（ａ）は、各コンタクト抵抗Ｒ１，Ｒ２，Ｒ３が、全て等しいＲ１＝Ｒ２＝Ｒ３＝０．０２Ωの場合であり、（ｂ）は、コンタクト抵抗Ｒ１，Ｒ２，Ｒ３が、それぞれ、Ｒ１＝０．０３Ω、Ｒ２＝０．０２Ω、Ｒ３＝０．０１Ωの場合である。
【図４】シミュレーション結果の一例で、（ａ）は、コンタクト抵抗Ｒ１，Ｒ２，Ｒ３が、それぞれ、Ｒ１＝０．０３５Ω、Ｒ２＝０．０２Ω、Ｒ３＝０．００５Ωの場合である。（ｂ）は、コンタクト抵抗Ｒ１，Ｒ２，Ｒ３が、それぞれ、Ｒ１＝０．０３５Ω、Ｒ２＝０．０２Ω、Ｒ３＝０．０１Ωの場合である。
【図５】従来の横型ＭＯＳトランジスタの一例で、横型ＭＯＳトランジスタ９０の要部の配置関係を示す模式的な上面図である。
【図６】図５における二点鎖線Ａ−Ａでの模式的な断面図である。
【符号の説明】
【００５４】
９０，１００  横型ＭＯＳトランジスタ
Ｓ  ソース領域
Ｄ  ドレイン領域
Ｇ  ゲート電極
Ｌｓ  ソース配線
Ｌｄ  ドレイン配線
Ｊｓ，Ｊｄ  連結部
Ｐｓ  ソースパッド
Ｐｄ  ドレインパッド
Ｃｓ，Ｃｄ  コンタクト
Ｃｄ１  第１ドレインコンタクト
Ｃｄ２  第２ドレインコンタクト
Ｃｄ３  第３ドレインコンタクト
Ｒ１，Ｒ２，Ｒ３  コンタクト抵抗
Ｕ１，Ｕ２，Ｕ３  ＬＤＭＯＳ単位セル
ｃｐ  ピッチ
１０  半導体基板（ＳＯＩ基板）
１  ＳＯＩ層
１ａ  Ｎ導電型（ｎ−）層
２  支持基板
３  埋め込み酸化膜
４  ＬＯＣＯＳ酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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