(57)【要約】【課題】  アンテナ素子数の変化に容易に対応できるＤＢＦアンテナ装置用信号処理装置を得ることを目的とする。【解決手段】  複数のアンテナ素子１を有するアレーアンテナの各アンテナ素子１毎に設けられ、前記各アンテナ素子１の受信信号をベースバンド信号へ変換した後、ビーム合成処理を実行する複数の信号処理ユニット８と、前記信号処理ユニット８間を順次接続するシリアルポート７と、前記複数の信号処理ユニット８にそれぞれ設けられ、前記ベースバンド信号に応じて決定された多重化情報及び送受信先情報に基づいて、前記シリアルポート７を介して前記ベースバンド信号の送受信を制御するデータ転送制御部１２と、を備えてなる。【選択図】  図１
2008153969.tif 000002
【特許請求の範囲】
【請求項１】
複数のアンテナ素子を有するアレーアンテナの各アンテナ素子毎に設けられ、前記各アンテナ素子の受信信号をベースバンド信号へ変換した後、ビーム合成処理を実行する複数の信号処理ユニット、
前記信号処理ユニット間を接続するシリアルポート、
前記複数の信号処理ユニットにそれぞれ設けられ、前記ベースバンド信号に応じて決定された多重化情報及び送受信先情報に基づいて、前記シリアルポートを介して前記ベースバンド信号の送受信を制御するデータ転送制御部、
を備えてなるＤＢＦアンテナ装置用信号処理装置。
【請求項２】
請求項１に記載のＤＢＦアンテナ装置用信号処理装置を備えたことを特徴とするＤＢＦアンテナ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＤＢＦ(Digital Beam Forming)アンテナ装置用信号処理装置及びそれを用いたＤＢＦアンテナ装置に関するものである。
【背景技術】
【０００２】
レーダ等に用いられるＤＢＦ方式は、並置された複数のアンテナ素子の受信信号をそれぞれデジタル変換、振幅位相制御してベースバンド信号に変換した後、各アンテナ素子のベースバンド信号を加算処理（ビーム合成）することにより受信利得の向上を図る方式である。このビーム合成は、ＦＦＴ演算を用いた高速で複雑な処理であり、しかも、ビーム合成を必要とするアンテナ素子の組み合わせは受信状態によって変化する。そこで、アンテナ素子毎に、高速演算を実行するＤＳＰ（Digital Signal Processor）を搭載した信号処理ユニットを設け、その各信号処理ユニット間をデータバスで接続して、各信号処理ユニット間のベースバンド信号の送受信を行うＤＢＦアンテナ用信号処理装置が提案されている。（例えば特許文献１参照。）
【０００３】
【特許文献１】特開平７−２３５８３０号公報（段落００３７、第３図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のように、データバスによってベースバンド信号を送受信する場合、１経路のデータバスで同時にデータを転送できる信号処理ユニットの数には制限があるので、複数のデータバス経路を他の信号処理ユニットを介して接続していく必要がある。しかし、機器を介して複数のデータバスを接続すると、データ転送速度が低下する。そこで、ＤＢＦアンテナ装置では、データの転送先がどの信号処理ユニットに集中しても高速でデータ転送を行えるよう、各信号処理ユニットを縦方向と横方向の複数のデータバス経路で格子形状に接続して経路数を低減し、装置を構成している。そのため、アンテナ素子の数を変更する場合には、一度構成した接続経路を解いて再度接続経路を構築する必要があり、アンテナ素子数の変化に対応することが困難であるという問題があった。
【０００５】
この発明は、上記のような問題点を解決するためになされたものであり、高速なデータ送信が可能で、アンテナ素子数の変化に容易に対応できるＤＢＦアンテナ装置用信号処理装置を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明にかかるＤＢＦアンテナ装置用信号処理装置は、複数のアンテナ素子を有するアレーアンテナの各アンテナ素子毎に設けられ、前記各アンテナ素子の受信信号をベースバンド信号へ変換した後、ビーム合成処理を実行する複数の信号処理ユニットと、前記信号処理ユニット間を接続するシリアルポートと、前記複数の信号処理ユニットにそれぞれ設けられ、前記ベースバンド信号に応じて決定された多重化情報及び送受信先情報に基づいて前記シリアルポートを介して前記ベースバンド信号の送受信を制御するデータ転送制御部とを備えてなるものである。
【発明の効果】
【０００７】
この発明は、アンテナ素子毎に設けられた信号処理ユニット間をシリアルポートによって接続し、各信号処理ユニットのデータ転送制御部により前記シリアルポートを介して各信号処理ユニット間のベースバンド信号の送受信を行うことにより、高速なデータ送受信を行うことができるとともに、アンテナ素子数の変化に容易に対応できるＤＢＦアンテナ装置用信号処理装置を得ることができる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１〜図４は、本発明の実施の形態１におけるＤＢＦアンテナ装置を示したもので、図１はＤＢＦアンテナ装置を示す構成図、図２、図３はＤＢＦアンテナ装置用信号処理ユニットの回路の一部を示すブロック図、図４はＤＢＦアンテナ装置用信号処理ユニット間の接続を示す図である。図１において、ＤＢＦアンテナは、１６個のアンテナ素子１ａ、１ｂ、１ｃ〜１ｐを並置したものであり、各アンテナ素子１ａ〜１ｐ（総称して符号１で示す。）は、受信部２ａ〜２ｐ（総称して符号２で示す。）を経由して各信号処理ユニット８ａ〜８ｐ（総称して符号８で示す。）に接続されている。そして、各アンテナ素子１に対応する各信号処理ユニット８間は高速シリアルポート７によって相互に接続され、又、各信号処理ユニット８はＣＰＵ９とデータバス１０により接続されている。以下、詳細を説明する。
【０００９】
アンテナ素子１ａが受信した高周波信号は、受信部２ａによって中間周波数（以下ＩＦ信号という）に変換され、高調波成分を除去して帯域制御した後、信号処理ユニット８ａに送られる。同様にアンテナ素子１ｂ〜１ｐが受信した高周波信号は、それぞれ受信部２ｂに〜２ｐよって中間周波数（以下ＩＦ信号という）に変換され、高調波成分を除去して帯域制御した後、それぞれ信号処理ユニット８ｂ〜８ｐに送られる。
【００１０】
信号処理ユニット８ａにはＡ／Ｄ変換回路３ａ、ダウンコンバータ回路４ａからなる信号変換回路、ＦＰＧＡ（Field Programmable Gate Array）５ａ、及び加算手段となるＤＳＰ６ａが備えられている。同様に信号処理ユニット８ｂ〜８ｐにはそれぞれＡ／Ｄ変換回路３ｂ〜３ｐ、ダウンコンバータ回路４ｂ〜４ｐからなる信号変換回路、ＦＰＧＡ（Field Programmable Gate Array）５ｂ〜５ｐ、及び加算手段となるＤＳＰ６ｂ〜６ｐ（総称して符号６で示す。）が備えられている。受信部２からのＩＦ信号は、Ａ／Ｄ変換回路３ａ〜３ｐ（総称して符号３で示す。）で、デジタルクロックにてデジタル信号に変換され、ダウンコンバータ回路４ａ〜４ｐ（総称して符号４で示す。）に出力される。ダウンコンバータ回路４は入力されたデジタル信号に対して準直交検波によって複素信号Ｉｃｈ、Ｑｃｈに変換後、ＦＩＲ（Finite Impulse Response）低域通過フィルタを実行し、ベースバンド信号に変換して、変換したベースバンド信号をＦＰＧＡ５ａ〜５ｐ（総称して符号５で示す。）に出力する。ＦＰＧＡ５は、データバス１０を介してＣＰＵ９から入力されたベースバンド信号の送受信先情報及び多重数情報に基づいて、ベースバンド信号の送受信先および多重数を制御する。
【００１１】
ＦＰＧＡ５の構成について説明する。図２に示すようにＦＰＧＡ５は、ソフトウェアによって演算の内容を書き換えることが可能なゲートアレイである。本実施の形態では、アンテナ素子１の数に応じてシリアルポート７による各信号処理ユニット８間のベースバンド信号の送受信ができるように、ベースバンド信号の送受信先や多重数等を切り替えることが可能なデータ転送制御部１２ａをＦＰＧＡ５ａに構築している。同様にシリアルポート７ｂ〜７ｐと、データ転送制御部１２ｂ〜１２ｐを各ＦＰＧＡ５ｂ〜５ｐにも構築している。そして、シリアルポート７用として、ＦＰＧＡ５ａには２つのポート７１ａ、７２ａが設けられ、同様に各ＦＰＧＡ５ｂ〜５ｐにも２つのポート１ｂ〜７１ｐ、７２ｂ〜７２ｐが設けられている。また、ＣＰＵ９とのデータ送受信のためにデータバス１０との接続も設定されており、図示しないデータバス１０用ポートが設けられている。
【００１２】
そして、これらの設定が有効に機能するように、ＦＰＧＡ５ａ内には、図２に示すようにＣＰＵ９からの送受信先、多重数情報を受信してデコードするデコード部１１ａと、デコード部１１ａがデコードした送受信先情報、多重数情報に従ってシリアルポート７を介してベースバンド信号の送受信及び多重化を行うデータ転送制御部１２ａ、及び多重化したベースバンド信号をＤＳＰ６ａにタイミングを制御して出力するフレーム処理部１５ａが設けられている。同様に、ＦＰＧＡ５ｂ〜５ｐ内には、デコード部１１ｂ〜１１ｐと、データ転送制御部１２ｂ〜１２ｐ、及びフレーム処理部１５ｂ〜１５ｐが設けられている。
【００１３】
データ転送制御部１２ａは経路選択セレクタ１３ａとベースバンド信号の多重化を行う多重化／転送制御部１４ａを備えており、同様にデータ転送制御部１２ｂ〜１２ｐは経路選択セレクタ１３ｂ〜１３ｐと多重化／転送制御部１４ｂ〜１４ｐを備えている。デコード部１１ａが受信した情報の内、送受信先情報は経路選択セレクタ１３ａに、多重数情報は多重化／転送制御部１４ａに入力される。そして、その情報を元にベースバンド信号をシリアルポート７から他の信号処理ユニット８ｂ〜８ｐに送信するか、シリアルポート７を経由する他の信号処理ユニット８ｂ〜８ｐから送信されたベースバンド信号又はダウンコンバータ回路４ａから入力された自ユニット８ａ内のベースバンド信号をフレーム処理部１５ａに出力する。同様に各デコード部１１ｂ〜１１ｐが受信した情報の内、送受信先情報が経路選択セレクタ１３ｂ〜１３ｐに、多重数情報が多重化／転送制御部１４ｂ〜１４ｐに入力される。そして、その情報を元にベースバンド信号をシリアルポート７から他の信号処理ユニット８に送信するか、シリアルポート７を経由する他の信号処理ユニット８から送信されたベースバンド信号又はダウンコンバータ回路４ｂ〜４ｐから入力された自ユニット８ｂ〜８ｐ内のベースバンド信号をフレーム処理部１５ｂ〜１５ｐに出力する。
【００１４】
図３は、多重化／転送制御部１４ａ〜１４ｐ（総称して符号１４で示す。）のブロック図である。図において、多重化／転送制御部１４は、各信号処理ユニット８から送信されたベースバンド信号を一時蓄積するために各信号処理ユニット８ａ〜８ｐに対応して設けられたＲＡＭ１６ａ〜１６ｐ、パラレルシリアル変換部１７、及びＲＡＭ制御部１８から構成される。ＲＡＭ制御部１８は、デコード部１１からの多重数情報と経路選択セレクタ１３からの転送制御情報に基づいてＲＡＭ１６ａ〜１６ｐ及びパラレルシリアル変換部１７を制御し、フレーム処理部１５に送るベースバンド信号を制御する。
【００１５】
ＤＳＰ６は、ＦＰＧＡ５から出力されたベースバンド信号から、ＦＦＴ演算を用いた加算処理（ビーム合成）と２乗和演算を実行して信号電力レベルを算出し、その演算結果をデータバス１０を介してＣＰＵ９に出力する。
【００１６】
次に、各信号処理ユニット８間の接続について図４を用いて説明する。
各信号処理ユニット８ａ〜８ｐのＦＰＧＡ５ａ〜５ｐに設けたポート７１ａ〜７１ｐ（総称して符号７１で示す。）、７２ａ〜７２ｐ（総称して符号７２で示す。）間を以下のようにシリアルポートケーブル７０ａ〜７０ｏ（総称して符号７０で示す。）により接続することにより、各信号処理ユニット８ａ〜８ｐ間を、シリアルポート７により接続する。
ＦＰＧＡ５ａのポート７２ａとＦＰＧＡ５ｂのポート７１ｂをシリアルポートケーブル７０ａで接続し、ＦＰＧＡ５ｂのポート７２ｂとＦＰＧＡ５ｃのポート７１ｃをシリアルポートケーブル７０ｂで接続する。以下、同様にして、ＦＰＧＡ５ｃ〜ＦＰＧＡ５ｐをケーブル７０ｃ〜７０ｏにより順次接続する。
【００１７】
これにより、番号が隣接する各ＦＰＧＡ５間がシリアルポートケーブル７０ａ〜７０ｐにより順次接続される。物理的には各ＦＰＧＡ５は、各ＦＰＧＡ５のポート７１、７２を経由して接続されているが、各ＦＰＧＡ５ａ〜５ｐ（信号処理ユニット８ａ〜８ｐ）間はポート７１又は７２を有するＦＰＧＡ５を経由することなく、１経路のシリアルポート７として直接接続される。つまり、隣接する信号処理ユニット８間をシリアルポートコネクタ７０で接続された各信号処理ユニット８ａ〜８ｐは、一経路のシリアルポート７により接続されることになる。
【００１８】
また、各信号処理ユニット８のＦＰＧＡ５は、データバス１０により、ＣＰＵ９及びＤＳＰ６とも接続されている。データバス１０は、ＤＳＰ６の演算結果のＦＰＧＡ５を経由したＣＰＵ９への送信と、ＣＰＵ９からの送受信先・多重数情報をＦＰＧＡ５に送信するために設けている。データバス１０は上述したように、同時にデータを送受信できる信号処理ユニット８の数に制限があるが、ＤＳＰ６の演算結果及び送受信先、多重数情報はデータ量として少ないので、送受信に要する時間が短く、単純に並列接続させるだけでよい。したがって、アンテナ素子１の数を変化させる場合にも、単純に並列接続数を変更することで対処できる。
【００１９】
次に動作について説明する。
なお、ベースバンド信号の送受信に関しては、説明が容易なようにアンテナ素子１ａ〜１ｐの内、１ａ、１ｂ、１ｃの３つのアンテナ素子１を対象として説明する。
図５は、ＤＢＦアンテナ装置の動作制御を示すフローチャートである。アンテナ素子１において受信された電波の高周波信号は、受信部２によってＩＦ信号に変換され、高調波成分を除去して帯域制御した後、信号処理ユニット８に送られる。この信号処理ユニット８では、入力されたＩＦ信号は、Ａ／Ｄ変換回路３で、デジタルクロックにてデジタル信号に変換され、ダウンコンバータ回路４に出力される。ダウンコンバータ回路４は入力されたデジタル信号に対して準直交検波によって複素信号Ｉｃｈ、Ｑｃｈに変換後、ＦＩＲ低域通過フィルタを実行し、ベースバンド信号に変換して、変換したベースバンド信号をＦＰＧＡ５に出力する。
【００２０】
このように、各アンテナ素子１が受信した素子毎の受信レベル（ダウンコンバータ回路４により変換されたベースバンド信号）は、ＦＰＧＡ５からＣＰＵ９に送信され、ＣＰＵ９は、ビーム合成（多重化処理）を行うアンテナ素子１の組み合わせを決定（Ｓ１１０）する。例えば、各アンテナ素子１ａ、１ｂ、１ｃが受信した信号が図６のような分布を持っていた場合、所要受信レベルを超えるアンテナ素子１ｃの信号Ｓｃは多重化せず信号処理ユニット８ｃ内で処理し、所要受信レベルに達しなかったアンテナ素子１ａの信号Ｓａとアンテナ素子１ｂからの信号Ｓｂは信号処理ユニット８ｂ内で加算して処理するように決定する。このとき、多重数については、信号処理ユニット８ａは０、８ｂは２、８ｃは１となる。次に、決定した多重化処理の組み合わせに対応して、各信号処理ユニット８に多重数情報および送受信先情報を送信（Ｓ１２０）する。ここでは、アンテナ素子１ａのベースバンド信号Ｓａと、アンテナ素子１ｂのベースバンド信号Ｓｂを信号処理ユニット８ｂのＤＳＰ６ｂに、アンテナ素子１ｃのベースバンド信号Ｓｃは信号処理ユニット８ｃのＤＳＰ６ｃに送出するようにデータバス１０を経由して各信号処理ユニット８に送受信先情報及び多重数情報を送信する。
【００２１】
ＣＰＵ９からの送受信先情報及び多重数情報は各信号処理ユニット８の、ＦＰＧＡ５のデコード部１１が受信する。デコード部１１では、図７に示すようなレジスタマップを元にＣＰＵ９からの送受信先情報及び多重数情報をデコード（Ｓ２０１）する。例えば、信号処理ユニット８の数がａ、ｂ、ｃの３つの場合、送受信先情報は３種類、多重数情報は４種類となるので各信号処理ユニットに割り当てられる情報は２ビットになる。その場合、送受信先情報については、ＣＰＵ９からアドレスＡにて送受信先情報を受け取ると、送受信先情報の下位６ビット”１００１０１”から、データａは信号処理ユニットｂ（０１）、データｂも自ユニットｂのＤＳＰ６ｂ（０１）、データｃは自ユニットｃのＤＳＰ６ｃ（１０）へデータ転送されるようにデータ転送制御部１２の経路選択セレクタ１３にデコード結果を出力する。多重数情報についても、ＣＰＵ９からアドレスＢにて多重数情報を受け取ると、多重数情報の下位６ビット”０１１０００”から、信号処理ユニット８ａは多重数０（００）、信号処理ユニット８ｂは多重数２（１０）、信号処理ユニット８ｃは多重数１（０１）となるようにデータ転送制御部１２の多重化／転送制御部１４にデコード結果を出力する。なお、信号処理ユニット８の数がａ〜ｐまでの１６個の場合は、送受信先情報は１５種類、多重数情報は１６種類となるので各信号処理ユニット８に割り当てられる情報は４ビットになる。
【００２２】
経路選択セレクタ１３は、デコードされた送受信情報に従い、ベースバンド信号の転送先を設定（Ｓ２２０）し、ベースバンド信号を自ユニットで処理せず、他の信号処理ユニット８に転送する場合（Ｓ２３０：信号処理ユニット８ａ）、多重化／転送制御部１４は、シリアルポート７を経由してベースバンド信号を送信（Ｓ２４０）する。一方、ベースバンド信号を自ユニット内のＤＳＰ６で処理する場合、多重数が１の場合は、多重化／転送制御部１４は、ダウンコンバータ回路４からのベースバンド信号のみをＤＳＰ６へ出力し、多重数が２以上の場合は、シリアルポート７から受信した他ユニットのベースバンド信号とダウンコンバータ回路４（自ユニット）からのベースバンド信号を多重化してフレーム処理部１５に出力（Ｓ２５０）し、フレーム処理部１５は、図８に示すようにＤＳＰ６にて先頭ビットが判別できるようにフレームパルスを形成して、ＤＳＰ６へベースバンド信号を出力（Ｓ２６０）する。このとき、多重数が最大である信号処理ユニット８のフレーム周期に合うように、他の信号処理ユニットの出力周期を調整する。図においては、３つの信号処理ユニット８ａ、８ｂ、８ｃの内、多重数が最大である信号処理ユニット８ｂのフレーム周期（多重数２）に合うように、信号処理ユニット８ｃのデータ出力周期を調整する。
【００２３】
各信号処理ユニット８が実施の形態に示す１６個（８ａ〜８ｐ）の場合でも、各信号処理ユニット８ａ〜８ａｐは、データ転送制御部１２により送受信を制御された１経路のシリアルポート７により直接接続されるので、上記の例と同様に動作させることができる。このとき、多重化するアンテナ素子１の組み合わせがどのように変化した場合でも、各信号処理ユニット８ａ〜８ｐ間のデータは、１経路のシリアルポート７により同時に送受信できるので、高速に信号処理ユニット８間のデータ送受信を行うことが可能となる。
【００２４】
ＤＳＰ６は、上述したようにフーリエ演算を用いた加算処理（ビーム合成）と２乗和演算を実行して入力されたベースバンド信号から信号電力レベルを算出（Ｓ２７０）し、ＦＰＧＡ５を経て、データバス１０経由でＣＰＵ９に演算結果を出力（Ｓ２８０）する。このとき、各信号処理ユニット８のＤＳＰ６には、上述したようにシリアルポート７を経由して演算に必要なデータが高速で転送されるので、データの転送待ちによる演算処理の遅延が低減され、ＤＳＰによる高速な演算処理性能を有効に活用することができる。
【００２５】
ＣＰＵ９は、各信号処理ユニット８から送信された演算結果に基づき、利得を向上させた受信信号に基づいてアンテナ素子１が受信した信号をデータ解析（Ｓ３１０）する。各信号処理ユニット８からデータバス１０を経由して送信される演算結果の情報量は、ベースバンド信号と比べて少ないので、単純に並列接続されたデータバス１０によりデータ解析をするのに十分な速度で送信される。そのため、各アンテナ素子１が受信した信号は、データ送受信の遅れによる影響がほとんどない状態で、データ解析することができる。
【００２６】
ここで、アンテナ素子１を増設する場合、例えば新たに１６個のアンテナ素子１ａａ〜１ａｐを追加して、倍の３２個に増設する場合について説明する。この場合、各信号処理ユニット８のＦＰＧＡ５の内容を書き換えることにより、データ転送制御部１２の経路選択セレクタ１３等の内容を３２個のアンテナに対応するように変更する。そして、ＦＰＧＡ５ｐと増設したＦＰＧＡ５ａａをシリアルポートケーブルで接続し、ＦＰＧＡ５ａａとＦＰＧＡ５ａｂを接続する。以下同様にしてＦＰＧＡ５ａｃ〜ＦＰＧＡ５ａｐを順次接続する。これにより、各信号処理ユニット８ａ〜８ａｐまでを一つの経路のシリアルポート７で直接接続することができる。さらに、各信号処理ユニット８を格子状に接続する必要がないので、総アンテナ素子数が素数になるような場合でも、容易にＤＢＦアンテナ装置を構築することができる。また、各信号処理ユニット８とＣＰＵ９間は上述したように、送受信する情報量が少ないので、複数の機器（ＦＰＧＡ５）を経由してデータバス１０の分岐数を増加させることで対応できる。なお、本実施の形態では、番号が隣接する信号処理ユニット８間をシリアルポートケーブル７０で接続したが、全ての信号処理ユニット８がいずれかの信号処理ユニット８に接続されていればよく、また、ポート数に余裕がある場合、重複した接続があってもよい。
【００２７】
上記実施の形態によれば、複数のアンテナ素子１を有するアレーアンテナの各アンテナ素子１毎に設けられ、受信信号をベースバンド信号に変換する信号変換回路とビーム合成を行うＤＳＰ６を備えた複数の信号処理ユニット８間をシリアルポート７によって接続し、各信号処理ユニット８のデータ転送制御部１２により前記シリアルポート７を介して各信号処理ユニット８間のベースバンド信号の送受信を行うようにしたので、高速にデータ送受信を行うことができるとともに、アンテナ素子１の数の変化に容易に対応できるＤＢＦアンテナ装置用信号処理装置が得られる。
【００２８】
また、データ転送制御部１２は、内容の書き換えが可能なＦＰＧＡ５内に構築されているので、アンテナ素子１の数の変化に対応して、経路選択セレクタ１３や多重化／転送制御部１４の内容を書き換えることができる。そのため、アンテナ素子１の数が変化しても、シリアルポート７を介した各信号処理ユニット８間のベースバンド信号の送受信を行うことが可能となる。
【００２９】
また、本実施の形態におけるＤＢＦアンテナ装置用信号処理装置を備えることにより、高速で受信信号の処理を行い、受信利得の向上が可能なＤＢＦアンテナ装置が得られる。
【図面の簡単な説明】
【００３０】
【図１】この発明の実施の形態１によるＤＢＦアンテナ装置を示す構成図である。
【図２】この発明の実施の形態１による信号処理ユニットの回路構成を示すブロック図である。
【図３】この発明の実施の形態１による信号処理ユニットの回路構成を示すブロック図である。
【図４】この発明の実施の形態１による信号処理ユニット間の接続を示す図である。
【図５】この発明の実施の形態１によるＤＢＦアンテナ装置の制御を示すフローチャートである。
【図６】この発明の実施の形態１によるＤＢＦアンテナ装置の動作を示す図である。
【図７】この発明の実施の形態１による信号処理ユニット内の回路におけるレジスタマップの一例である。
【図８】この発明の実施の形態１による信号処理ユニット内の回路における送出信号を示す図。
【符号の説明】
【００３１】
１  アンテナ素子、  ３，４  信号変換回路（３：Ａ／Ｄ変換回路、４：ダウンコンバータ回路）、  ５  ＦＰＧＡ、  ６  加算手段（ＤＳＰ）、  ７  シリアルポート、  ８  信号処理ユニット、１２  データ転送制御部、
【図１】
2008153969.tif 000003
【図２】
2008153969.tif 000004
【図３】
2008153969.tif 000005
【図４】
2008153969.tif 000006
【図５】
2008153969.tif 000007
【図６】
2008153969.tif 000008
【図７】
2008153969.tif 000009
【図８】
2008153969.tif 000010