(57)【要約】【課題】ダイナミックレンジを拡大するとともに高画質化を図る固体撮像装置を提供する。【解決手段】一形態の固体撮像装置は、光電変換手段と、入射光を前記光電変換手段で光電変換して得た信号電荷を検出部に読み出す読み出し手段と、前記検出部に蓄積された信号電荷に対応する電圧を増幅して出力する増幅手段と、前記検出部の信号電荷をリセットするリセット手段とを備えたセルが半導体基板上に行及び列の二次元的に配置された画素部（１）と、前記光電変換手段で光電変換する露光時間を制御し前記露光時間を全画素部で同一とする露光時間制御手段（１３，１４）と、前記画素部から出力された信号を信号レベルの分解能を異ならせてＡＤ変換するＡＤ変換手段（３）と、前記ＡＤ変換手段で変換された信号を記憶するラインメモリ（５，６）と、前記ラインメモリからの出力信号に対して、前記ＡＤ変換手段後の画素出力信号の分解能に合わせて増幅率を制御し、光入力信号量に対して線形の傾きとなるように処理を行う信号処理手段（２０）と、を備える。【選択図】      図１
2008124842.tif 000002
【特許請求の範囲】
【請求項１】
光電変換手段と、入射光を前記光電変換手段で光電変換して得た信号電荷を検出部に読み出す読み出し手段と、前記検出部に蓄積された信号電荷に対応する電圧を増幅して出力する増幅手段と、前記検出部の信号電荷をリセットするリセット手段とを備えたセルが半導体基板上に行及び列の二次元的に配置された画素部と、
前記光電変換手段で光電変換する露光時間を制御し、前記露光時間を全画素部で同一とする露光時間制御手段と、
前記画素部から出力された信号を信号レベルの分解能を異ならせてＡＤ変換するＡＤ変換手段と、
前記ＡＤ変換手段で変換された信号を記憶するラインメモリと、
前記ラインメモリからの出力信号に対して、前記ＡＤ変換手段後の画素出力信号の分解能に合わせて増幅率を制御し、光入力信号量に対して線形の傾きとなるように処理を行う信号処理手段と、具備することを特徴とする固体撮像装置。
【請求項２】
前記ＡＤ変換手段は、前記画素部から出力された信号を複数回ＡＤ変換し、
複数の前記ラインメモリは、複数回ＡＤ変換された前記信号を記憶し、
前記信号処理手段は、複数の前記ラインメモリから同時に読み出された複数の信号を１つの信号に合成することを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記信号処理手段は、複数の前記ラインメモリからの第１の出力信号に対して黒レベルを減算し前記増幅率を制御した第１の信号と、複数の前記ラインメモリからの第２の出力信号に対して黒レベルを減算し前記第１の信号を加算した第２の信号とを、所定の信号レベルを基に切り換えて出力することを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
前記信号処理手段は、複数の前記ラインメモリからの第１の出力信号に対して黒レベルを減算し前記増幅率を制御した第１の信号と、複数の前記ラインメモリからの第２の出力信号に対して黒レベルを減算した第２の信号とを、所定の信号レベルを基に切り換えて出力することを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
前記読み出し手段で信号電荷を読み出すために前記読み出し手段に供給される信号の振幅を制御する振幅制御手段をさらに備えた請求項１に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、例えばイメージセンサ付き携帯電話や、デジタルカメラ、ビデオカメラなどに使用されるＣＭＯＳ型イメージセンサに関する。
【背景技術】
【０００２】
従来、ＣＭＯＳイメージセンサのダイナミックレンジを拡大する方法については、例えば特許文献１や特許文献２に記載されている。特許文献１は、ダイナミックレンジを拡大する方法を不完全転送型のフォトダイオードに適用したものであるが、残像や白傷などが発生するおそれがあり高画質化が難しい。これに対し特許文献２の方法は、完全転送型のフォトダイオードに対応している。しかし、検出部を使ってダイナミックレンジを拡大しているため、検出部のリークによる暗時ムラやＫＴＣノイズが発生し、特許文献１とは別の要因により画質の劣化が起こる可能性がある。しかも、どちらの方法も露光時間の長い信号と短い信号を加算して出力するため、露光時間の長い信号と短い信号を分離することが難しいという問題がある。
【特許文献１】特開２００１−１８９８９３
【特許文献２】特開２０００−２３０４４
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、ダイナミックレンジを拡大するとともに高画質化を図る固体撮像装置を提供することにある。
【課題を解決するための手段】
【０００４】
本発明の一形態の固体撮像装置は、光電変換手段と、入射光を前記光電変換手段で光電変換して得た信号電荷を検出部に読み出す読み出し手段と、前記検出部に蓄積された信号電荷に対応する電圧を増幅して出力する増幅手段と、前記検出部の信号電荷をリセットするリセット手段とを備えたセルが半導体基板上に行及び列の二次元的に配置された画素部と、前記光電変換手段で光電変換する露光時間を制御し、前記露光時間を全画素部で同一とする露光時間制御手段と、前記画素部から出力された信号を信号レベルの分解能を異ならせてＡＤ変換するＡＤ変換手段と、前記ＡＤ変換手段で変換された信号を記憶するラインメモリと、前記ラインメモリからの出力信号に対して、前記ＡＤ変換手段後の画素出力信号の分解能に合わせて増幅率を制御し、光入力信号量に対して線形の傾きとなるように処理を行う信号処理手段と、を備える。
【発明の効果】
【０００５】
本発明によれば、ダイナミックレンジを拡大するとともに高画質化を図る固体撮像装置を提供できる。
【発明を実施するための最良の形態】
【０００６】
以下、実施の形態を図面を参照して説明する。
【０００７】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る低照度時のダイナミックレンジ拡大方法を示すための図であり、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図である。センサコア部Ａには、画素部１、カラム型ノイズキャンセル回路（ＣＤＳ）２、カラム型アナログデジタルコンバータ（ＡＤＣ）３、ラッチ回路４、２つのラインメモリ（ＭＳＧＨ，ＭＳＧＨＬ）５，６及び水平シフトレジスタ７などが配置されている。
【０００８】
画素部１には、レンズ１０を介して光が入射され、光電変換によって入射光量に応じた電荷が生成される。この画素部１には、セル（画素）１１が半導体基板上に行及び列で二次元的に配置されている。１つのセル１１は、４つのトランジスタ（Ｔａ，Ｔｂ，Ｔｃ，Ｔｄ）とフォトダイオード（ＰＤ）から構成され、各セル１１にはパルス信号ＡＤＤＲＥＳＳｎ，ＲＥＳＥＴｎ，ＲＥＡＤｎがそれぞれ供給される。この画素部１１の下部にはソースフォロワ回路用の負荷トランジスタＴＬＭが水平方向に沿って配置され、これらの負荷トランジスタＴＬＭの電流通路の一端は垂直信号線ＶＬＩＮにそれぞれ接続され、他端は接地点に接続されている。垂直信号線ＶＬＩＮはスイッチＳ１を介してＣＤＳ２へ接続されている。
【０００９】
画素部１で発生した信号電荷に対応するアナログ信号は、ＣＤＳ２を介してＡＤＣ３に供給され、デジタル信号に変換されてラッチ回路４にラッチされる。このラッチ回路４にラッチされたデジタル信号は、ラインメモリ（ＭＳＧＨ，ＭＳＧＨＬ）５，６を介して水平シフトレジスタ７でセンサコア部Ａから順次読み出される。ラインメモリ（ＭＳＧＨ，ＭＳＧＨＬ）５，６から読み出されたデジタル信号ＯＵＴ０〜ＯＵＴ９は、ワイドダイナミックレンジミックス（ＷＤＭ）回路２０に供給され、２つの信号が合成され、後段のワイドダイナミックレンジ圧縮（ＷＤＣ）回路３０を経てセンサの外部に出力される。
【００１０】
また、画素部１に隣接して、パルスセレクタ回路（セレクタ）１２、信号読み出し用の垂直レジスタ（ＶＲレジスタ）１３、蓄積時間制御用の垂直レジスタ（ＥＳレジスタ）１４がそれぞれ配置されている。
【００１１】
画素部１からの読み出しやＣＤＳ２の制御は、タイミングジェネレータ（ＴＧ）４０から出力されるパルス信号Ｓ１〜Ｓ４，ＲＥＳＥＴ／ＡＤＤＲＥＳＳ／ＲＥＡＤ，ＶＲＲ，ＥＳＲによって行われる。パルス信号Ｓ２〜Ｓ４はＣＤＳ２に供給される。パルス信号ＲＥＳＥＴ／ＡＤＤＲＥＳＳ／ＲＥＡＤはパルスセレクタ回路１２に供給される。
【００１２】
パルス信号ＶＲＲはＶＲレジスタ１３に、パルス信号ＥＳＲはＥＳレジスタ１４に、それぞれ供給される。上記レジスタにより画素部１の垂直ラインが選択され、パルスセレクタ回路１２を介してパルス信号ＲＥＳＥＴ／ＡＤＤＲＥＳＳ／ＲＥＡＤ（図１ではＲＥＳＥＴｎ，ＡＤＤＲＥＳＳｎ，ＲＥＡＤｎで代表的に示す）が画素部１へ供給される。パルス信号（アドレスパルス）ＡＤＤＲＥＳＳｎはセル１１中の行選択トランジスタＴａのゲートに、パルス信号（リセットパルス）ＲＥＳＥＴｎはセル１１中のリセットトランジスタＴｃのゲートに、パルス信号（読み出しパルス）ＲＥＡＤｎはセル１１中の読み出しトランジスタＴｄのゲートにそれぞれ供給される。画素部１には、バイアス発生回路（バイアス１）１５からバイアス電圧ＶＶＬが印加されている。このバイアス電圧ＶＶＬは、ソースフォロワ回路用の負荷トランジスタＴＬＭのゲートに供給される。
【００１３】
ＶＲＥＦ発生回路５０は、メインクロック信号ＭＣＫに応答して動作し、ＡＤ変換（ＡＤＣ）用の基準波形を生成する回路である。この基準波形の振幅は、シリアルインターフェース（シリアルＩ／Ｆ）６０に入力されるデータＤＡＴＡによって制御される。このシリアルインターフェース６０に入力されるコマンドは、コマンドデコーダ６１に供給されてデコードされ、上記メインクロック信号ＭＣＫとともにタイミングジェネレータ４０に供給される。
【００１４】
ＶＲＥＦ発生回路５０では、１水平走査期間に２回のＡＤ変換を実行するために、三角波ＶＲＥＦＧＨとＶＲＥＦＧＬを発生してＡＤＣ３に供給する。前半のＶＲＥＦ振幅を傾きＧＨとすることで、入力信号レベルの小さな信号範囲を１０ｂｉｔの１０２３レベルでＡＤ変換する。すなわちアナログＧＡＩＮが増幅したのと同じ効果が得られる。後半は、ＶＲＥＦ振幅を傾きＧＬとすることで、入力の大きな信号範囲を１０ｂｉｔの１０２３レベルでＡＤ変換する。すなわちアナログＧＡＩＮを小さくしたのと同じ効果が得られる。例えば、ＶＲＥＦＧＬ振幅を４８０ｍＶに設定すると、入力信号４８０ｍＶに対応した１０ｂｉｔデータ１０２３ＬＳＢレベルが得られる。ＶＲＥＦＧＨ振幅を１２０ｍＶに設定すると、入力信号１２０ｍＶに対応した１０ｂｉｔデータ１０２３ＬＳＢレベルが得られる。すなわち、アナログＧＡＩＮを４倍したのと同じ効果になる。従来、例えば低照度撮像のＧＡＩＮ４倍設定では、ＶＲＥＦ振幅を１２０ｍＶ設定として入力信号が１２０ｍＶより大きな信号は使用していなかった。
【００１５】
ワイドダイナミックレンジミックス（ＷＤＭ）回路２０は、黒レベルのｄａｒｋ信号を減算処理する減算回路（−ｄａｒｋ）２０１，２０２、減算回路２０１，２０２の出力を増幅するゲイン回路（ＧＡ）２０３、スイッチ２０４から構成される。後段にワイドダイナミックレンジコンプレッサー（ＷＤＣ）回路３０として、ホワイトバランス処理回路（ＷＢ）３１及び圧縮回路３２を備えて構成されている。
【００１６】
ＷＤＭ回路２０には、ラインメモリ５，６に記憶したアナログＧＡＩＮを４倍にした信号ＳＧＨとアナログＧＡＩＮを１倍にした信号ＳＧＨＬとを、同時にラインメモリ５，６から読み出し入力している。まず、減算回路２０１で信号ＳＧＨから黒レベル（ｄａｒｋ）の６４ＬＳＢレベルを減算して信号ＳＡを生成する。同様に減算回路２０２で信号ＳＧＨＬから黒レベル（ｄａｒｋ）の６４ＬＳＢレベルを減算して信号ＳＢを生成する。次に、信号ＳＢをゲイン回路（ＧＡ）２０３で増幅し、信号ＳＤを生成する。このゲイン量は、信号ＳＧＨと信号ＳＧＨＬのアナログＧＡＩＮ比ＧＨ／ＧＬとしている。信号ＳＢをゲイン倍する処理を行うことにより、傾きの異なった光電変換特性カーブであっても等価的に信号ＳＧＨと同じ傾きにできる。本ＷＤＭ回路２０では、低信号レベルのノイズを低減させるために信号ＳＤと信号ＳＡを加算して信号ＳＣを生成する。この信号ＳＣは加算することで信号レベルが２倍となるため、後段で１／２化して信号ＳＥを生成している。この処理によりノイズを３ｄＢ低減できる。信号ＳＦとしては、ＳＧＨ信号が１０２３ＬＳＢレベルよりも小さい時には信号ＳＥを選択し、１０２３ＬＳＢ以上の時には信号ＳＤを選択するように（図示していない判定回路で）スイッチ２０４を切り換えている。この結果、ＳＥ信号とＧＡＩＮ倍したＳＤ信号とをスムーズに合成でき、ＳＦ信号として光入力信号に対して直線で変化する信号が得られる。ＷＤＭ回路２０ではビット数を増加させて最大１６ビットで出力している。そして、ホワイトバランス（ＷＢ）処理回路３１でＲ，Ｇ，Ｂ信号のレベルを同じに処理し、圧縮回路３２で信号を１２ビットに圧縮して出力できるようにしている。従来１２０ｍＶよりも大きな信号は使用していなかったが、センサの飽和信号レベル４８０ｍＶまで有効に再生することができ、ダイナミックレンジを拡大できる。
【００１７】
図２は、図１に示した増幅型ＣＭＯＳイメージセンサにおける画素部１、ＣＤＳ２及びＡＤＣ３の具体的な構成例を示す回路図である。画素部１における各々のセル（画素）１１は、行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｃ、読み出しトランジスタＴｄ、及びフォトダイオードＰＤから構成されている。トランジスタＴａ，Ｔｂの電流通路は、電源ＶＤＤと垂直信号線ＶＬＩＮ間に直列接続される。トランジスタＴａのゲートにはパルス信号ＡＤＤＲＥＳＳｎが供給される。トランジスタＴｃの電流通路は、電源ＶＤＤとトランジスタＴｂのゲート（検出部ＦＤ）との間に接続され、そのゲートにパルス信号ＲＥＳＥＴｎが供給される。また、トランジスタＴｄの電流通路の一端は、検出部ＦＤに接続され、そのゲートにパルス信号ＲＥＡＤｎが供給される。そして、トランジスタＴｄの電流通路の他端にフォトダイオードＰＤのカソードが接続され、このフォトダイオードＰＤのアノードは接地されている。
【００１８】
上記構成のセル１１が行及び列で二次元的に配置されて画素部１が構成されている。画素部１の下部には、ソースフォロワ回路用の負荷トランジスタＴＬＭが水平方向に配置されている。これら負荷トランジスタＴＬＭの電流通路は垂直信号線ＶＬＩＮと接地点間に接続され、そのゲートにはバイアス発生回路１５からバイアス電圧ＶＶＬが印加される。ＣＤＳ２及びＡＤＣ３中には、ノイズキャンセラ用の容量Ｃ１，Ｃ２が配置されると共に、垂直信号線ＶＬＩＮの信号を伝達するためのトランジスタＴＳ１、ＡＤ変換用の基準波形を入力するためのトランジスタＴＳ２、及び２段のコンパレータ回路ＣＯＭＰ１，ＣＯＭＰ２が配置されている。コンパレータ回路ＣＯＭＰ１，ＣＯＭＰ２間には、キャパシタＣ３が接続されている。
【００１９】
コンパレータ回路ＣＯＭＰ１は、インバータＩＮＶ１と、このインバータＩＮＶ１の入力端と出力端間に電流通路が接続されたトランジスタＴＳ３とで構成されている。コンパレータ回路ＣＯＭＰ２は、インバータＩＮＶ２と、このインバータＩＮＶ２の入力端と出力端間に電流通路が接続されたトランジスタＴＳ４とで構成されている。トランジスタＴＳ１のゲートにはタイミングジェネレータ４０から出力されるパルス信号Ｓ１、トランジスタＴＳ２のゲートにはパルス信号Ｓ２、トランジスタＴＳ３のゲートにはパルス信号Ｓ３、及びトランジスタＴＳ４のゲートにはパルス信号Ｓ４がそれぞれ供給される。コンパレータ回路ＣＯＭＰ２から出力されるデジタル信号はラッチ回路４でラッチされ、２つのラインメモリ５，６に入力される。ラインメモリ信号はシフトレジスタ７を動作させて、２つのラインメモリ５，６から１０ビットのデジタル信号ＯＵＴ０〜ＯＵＴ９が順次出力されるようになっている。
【００２０】
上記のような構成において、例えば垂直信号線ＶＬＩＮのｎラインの信号を読み出すためには、パルス信号ＡＤＤＲＥＳＳｎを“Ｈ”レベルにすることで増幅用トランジスタＴｂと負荷用トランジスタＴＬＭからなるソースフォロワ回路を動作させる。そして、フォトダイオードＰＤで光電変換して得た信号電荷を一定期間蓄積し、読み出しを行う前に検出部ＦＤにおける暗電流などのノイズ信号を除去するために、パルス信号ＲＥＳＥＴｎを“Ｈ”レベルに設定してトランジスタＴｃをオンして、検出部ＦＤをＶＤＤ電圧＝２．８Ｖにセットする。これによって、垂直信号線ＶＬＩＮには基準となる検出部ＦＤに信号がない状態の電圧（リセットレベル）が出力される。この時、パルス信号Ｓ１，Ｓ３，Ｓ４をそれぞれ“Ｈ”レベルにしてトランジスタＴＳ１，ＴＳ３，ＴＳ４をオンさせることで、ＡＤＣ３のコンパレータ回路ＣＯＭＰ１とＣＯＭＰ２のＡＤ変換レベルを設定すると共に、垂直信号線ＶＬＩＮのリセットレベルに対応した量の電荷を容量Ｃ１に蓄積する。
【００２１】
次に、パルス信号（読み出しパルス）ＲＥＡＤｎを“Ｈ”レベルにして読み出しトランジスタＴｄをオンさせ、フォトダイオードＰＤで生成して蓄積した信号電荷を検出部ＦＤに読み出す。これによって、垂直信号線ＶＬＩＮには、検出部ＦＤの電圧（信号＋リセット）レベルが読み出される。この時、パルス信号Ｓ１を“Ｈ”レベル、パルス信号Ｓ３を“Ｌ”レベル、パルス信号Ｓ４を“Ｌ”レベル、パルス信号Ｓ２を“Ｈ”レベルにすることで、トランジスタＴＳ１がオン、トランジスタＴＳ３がオフ、トランジスタＴＳ４がオフ、トランジスタＴＳ２がオンとなり、「垂直信号線ＶＬＩＮの信号＋リセットレベル」に対応する電荷が容量Ｃ２に蓄積される。この際、容量Ｃ１は、コンパレータ回路ＣＯＭＰ１の入力端がハイインピーダンス状態となっているため、リセットレベルが保持されたままになっている。
【００２２】
その後、ＶＲＥＦ発生回路５０から出力される基準波形のレベルを増加させる（三角波ＶＲＥＦを低レベルから高レベル）ことで容量Ｃ１とＣ２の合成容量を介して、コンパレータ回路ＣＯＭＰ１，ＣＯＭＰ２でＡＤ変換する。上記三角波は、１０ビット（０〜１０２３レベル）で発生させ、ＡＤ変換レベルを１０ビットのカウンタで判定してラッチ回路４でデータを保持する。１０２３レベルのＡＤ変換後、ラッチ回路４のデータをラインメモリ５，６へ転送している。容量Ｃ１に蓄積したリセットレベルは、容量Ｃ２に蓄積したリセットレベルと極性が逆になるため、リセットレベルはキャンセルされ、実質的に容量Ｃ２の信号成分でＡＤ変換が実行される。このリセットレベルを除去する動作を低ノイズ化処理動作（ＣＤＳ動作：Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ、相関二重サンプリング）と呼ぶ。このＡＤ変換動作を１水平走査期間に２回実行するために、ＶＲＥＦ発生回路５０で三角波ＶＲＥＦＧＨとＶＲＥＦＧＬを発生させ、トランジスタＴＳ２の電流通路の一端へ供給している。前半のＶＲＥＦＧＨでＡＤ変換したデジタル信号はラインメモリＭＳＧＨ５で保持される。一方後半のＶＲＥＦＧＬでＡＤ変換したデジタル信号はラインメモリＭＳＧＨＬ６で保持される。この２つの信号は、次の水平走査期間に同時に読み出される。
【００２３】
図３は、図１に示したＣＭＯＳイメージセンサの第一の動作タイミングを示す波形図である。本センサは画素数がＶＧＡのため、本例では、垂直のｎラインのフォトダイオードＰＤで光電変換して電荷を蓄積する蓄積時間を低照度撮影のため最大の蓄積時間ＴＬ＝５２５Ｈとして、フォトダイオードＰＤで光信号を光電変換し信号電荷を蓄積している。読み出しパルスＲＥＡＤの振幅を高レベル（２．８Ｖ）にして制御している。蓄積時間ＴＬはＥＳレジスタ１４で１Ｈ毎に制御できる。また、蓄積時間ＴＬはＥＳレジスタ１４で１Ｈ毎に制御でき、更にセレクタ回路１２の入力パルス位置を変更することで１Ｈ以下の制御もできる。
【００２４】
画素部１からの第１回目の読み出し動作時（ｔ４）には、水平同期パルスＨＰに同期して画素部１にパルス信号ＲＥＳＥＴｎ，ＲＥＡＤｎ，ＡＤＤＲＥＳＳｎを供給して、フォトダイオードＰＤで光電変換して蓄積した信号電荷を読み出す。まず、ＲＥＳＥＴｎをＯＮしてＯＦＦした時のリセットレベルを図２の容量Ｃ１に取り込む、この時、基準波形の振幅は、中間レベルに設定して読み出しを行っている。この中間レベルは、画素部１の遮光画素（ＯＢ）部が６４ＬＳＢになるようにセンサ内で自動調整している。次に、ＲＥＡＤｎをＯＮして信号を出力する。この読み出した信号の信号成分とリセットレベルを加算した信号が、図２の容量Ｃ２に保持される。この読み出した信号に対して、水平走査期間の前半の０．５Ｈ期間に基準波形として三角波ＧＨを発生させ、１０ビットのＡＤ変換を実施している。ＡＤ変換した信号（デジタルデータ）はラッチ回路４に保持し、ＡＤ変換終了後にラインメモリＭＳＧＨ５に入力する。
【００２５】
画素部１からの第２回目の読み出し動作時（ｔ５）は、１回目の０．５Ｈ後に画素部１にパルス信号ＲＥＳＥＴｎ，ＲＥＡＤｎを印加せずに、ＡＤＤＲＥＳＳｎのみを印加して、検出部ＦＤに蓄積していたリセットレベルと信号レベルを加算した信号を図２の容量Ｃ２に再度入力して保持する。容量Ｃ１のリセットレベルは、前半のｔ４で保持した信号を再度使う。水平走査期間の後半０．５Ｈ期間に基準波形として三角波ＧＬを発生させることにより１０ビットのＡＤ変換を実施している。ＡＤ変換した信号はラッチ回路４に保持し、ＡＤ変換終了後にラインメモリＭＳＧＨＬ６に入力する。次の１水平走査期間に２つのラインメモリＭＳＧＨ５，ＭＳＧＨＬ６より同時に出力して、画素単位の信号をＷＤＭ回路２０で信号合成している。図１に示すようにワイドダイナミックレンジミックス（ＷＤＭ）回路２０で２つの信号が線形変換合成され、最大１６ｂｉｔの信号を生成している。後段のＷＤＣ回路３０で白色被写体撮影時のＲＧＢの信号レベルを合わせるホワイトバランス回路３１を経て、１６ｂｉｔ信号のハイライト部分を圧縮して１２ｂｉｔ化してセンサより出力している。
【００２６】
本動作では、後半に検出部ＦＤの信号を再度出力することで、Ｓ１スイッチによるＫＴＣノイズや、ソースフォロワに起因する熱雑音や１／ｆノイズなどのランダムノイズを低減することができる。更に、図１のＷＤＭ回路２０で低信号レベルを加算することでノイズを３ｄＢ低減することができる。
【００２７】
図４に第２の動作タイミングを示す。図３と異なるのは、時点ｔ５でＡＤＤＲＥＳＳｎパルスをＯＦＦにし、検出部ＦＤの信号を出力しないで、図２の容量Ｃ１とＣ２に蓄積している信号を再度用いてＡＤ変換する。図１のＷＤＭ回路２０を用いることで、ＡＤ変換動作で混入するノイズを低減できる。
【００２８】
図５は、図３、４に示した動作タイミング図における時点ｔ１〜ｔ５の画素部１のセル１１の断面図とポテンシャル図を示している。
【００２９】
ｐ型半導体基板にｎ型の不純物拡散領域が設けられてフォトダイオードＰＤが形成され、このｎ型不純物拡散領域の表面はｐ型不純物拡散領域でシールドされている。これによって、キズや暗時ムラの小さい埋め込み型フォトダイオードＰＤを形成している。検出部ＦＤはｎ型不純物拡散領域で形成され、上記フォトダイオードＰＤのｎ型不純物拡散領域とともに読み出しトランジスタ（リードゲート）Ｔｄのソース、ドレイン領域として働く。これらｎ型不純物拡散領域間の基板上には、図示しないゲート絶縁膜を介在してポリシリコンからなるゲート電極が設けられている。このゲート電極には、読み出しパルスＲＥＡＤが供給される。検出部ＦＤとしてのｎ型不純物拡散領域に隣接して、ｎ型不純物拡散領域が設けられている。このｎ型不純物拡散領域はリセットトランジスタ（リセットゲート）Ｔｃのドレイン領域として働き、検出部ＦＤのｎ型不純物拡散領域はソース領域として働く。上記ドレイン領域には、ドレイン電圧ＶＤ（＝２．８Ｖ、例えばＶＤＤ）が印加される。これらｎ型不純物拡散領域間の基板上には、図示しないゲート絶縁膜を介在してポリシリコンからなるゲート電極が設けられている。このゲート電極には、リセットパルスＲＥＳＥＴが供給される。そして、このリセットトランジスタＴｃにより、検出部ＦＤをドレイン電圧ＶＤにリセットできるようにしている。
【００３０】
信号蓄積は、時点ｔ０から光入力信号をＰＤで光電変換して信号電荷を蓄積し始める。時点ｔ１、ｔ２、ｔ３と蓄積動作を継続している。時点ｔ４では、フォトダイオードＰＤ部で蓄積した信号を読み出すため、まずＲＥＳＥＴパルスを印加して、電源電圧ＶＤの電位に検出部ＦＤをリセットする。次にＲＥＡＤ電極に電圧Ｖｎを印加してＰＤ部の信号電荷を全て検出部ＦＤに読み出している。時点ｔ５では、ＲＥＳＥＴもＲＥＡＤもパルスを印加しないため、検出部ＦＤには時点ｔ４で読み出した信号電荷Ｑが保持されたままになっている。
【００３１】
図６にＷＤＭ回路２０の別構成を示す。まず、減算回路２０１で信号ＳＧＨから黒レベル（ｄａｒｋ）の６４ＬＳＢレベルを減算して信号ＳＡを生成する。同様に減算回路２０２で信号ＳＧＨＬから黒レベル（ｄａｒｋ）の６４ＬＳＢレベルを減算して信号ＳＢを生成する。次に、信号ＳＢをゲイン回路（ＧＡ）２３で増幅し、信号ＳＤを生成する。信号ＳＦとして、ＳＧＨ信号が１０２３ＬＳＢレベルよりも小さい時には信号ＳＡを選択し、１０２３ＬＳＢ以上の時には信号ＳＤを選択するように、図示しない判定回路でスイッチ２０４を切り換えている。この結果、ＳＡ信号とＧＡＩＮ倍したＳＤ信号の両信号をスムーズに合成でき、ＳＦ信号として光入力信号に対して直線で変化する信号が得られる。
【００３２】
図７（ａ）に図１のＷＤＭ回路２０の動作を示す。簡略化のため黒レベル（ｄａｒｋ）を０ＬＳＢとしている。信号ＳＤは信号ＳＧＨＬ信号を４倍しているため、信号ＳＧＨと同じ傾きになる。信号ＳＣは信号ＳＡとＳＤを加算しているため、傾きが２倍になる。信号ＳＥはＧＡＩＮを１／２にしているため、傾きはＳＧＨ信号と同じになる。信号ＳＧＨが１０２３ＬＳＢレベルで飽和すると、１０２３以上の大きい信号として信号ＳＧＨＬを４倍した信号ＳＤに切り換えてＳＦ信号を生成している。この結果、従来のＳＧＨ信号に対して、信号ＳＦは約４倍にダイナミックレンジを拡大している。さらに１０２３よりも小さいレベルではノイズを約３ｄＢ改善することができる。
【００３３】
図７（ｂ）に図６のＷＤＭ回路２０の動作を示す。信号ＳＧＨＬに対して信号ＳＧＨはＧＡＩＮを４倍にしているため傾きが４倍大きくなっている。信号ＳＧＨが１０２３ＬＳＢレベルで飽和すると、１０２３以上の大きい信号として信号ＳＧＨＬを４倍した信号ＳＤに切り換えてＳＦ信号を生成している。この結果、従来のＳＧＨ信号に対して、信号ＳＦは約４倍にダイナミックレンジを拡大できる。
【００３４】
（第２の実施の形態）
図８は、本発明の第２の実施の形態に係る低照度時のダイナミックレンジ拡大方法を示すためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図である。図８において図１と同一な部分には同符号を付してある。
【００３５】
図８では、図１に対して、ＶＲＥＦ回路５０の前半のＶＲＥＦ振幅を後半と同じＧＬの傾きとしている。センサコア部Ａ内には、垂直信号線ＶＬＩＮとＳ１スイッチの間にカラム増幅ＡＭＰ１６を設けている。水平走査期間の前半にＧＡＩＮを４倍とし、後半にＧＡＩＮを１倍に切り換えている。本構成では、Ｓ１スイッチ以降のノイズ混入量を１／ＧＡＩＮに低減できる。カラム増幅ＡＭＰ１６は、ソースフォロワとしてインバータ型のＡＭＰを用いても良い。また、カラム増幅ＡＭＰ１６は反転型を用いても良い。しかし、ＶＲＥＦ波形を反転するなどの対応が必要となる。パルスＲＥＡＤｎはタイミングジェネレータ４０からパルス振幅制御回路７０に信号が供給され、このパルス振幅制御回路７０によって振幅が制御されることにより、３値のパルス信号ＶＲＥＡＤが生成されてセレクタ１２に供給される。この３値の信号を用いて、フォトダイオードＰＤから信号を２分割して読み出している。
【００３６】
図９に動作タイミングを示す。まず、蓄積時間ＴＬ＝５２５ＨとしフォトダイオードＰＤで信号電荷を蓄積している。時点ｔ４で中間電圧ＶｍのＲＥＡＤｎパルスを印加して一部の信号電荷を検出部ＦＤに読み出している。カラムＡＭＰ１６のＧＡＩＮを４倍にしてＡＤ変換してＳＧＨ信号としてラッチ回路４からラインメモリ５へ出力している。１水平走査期間の後半の時点ｔ５の時、検出部ＦＤをＲＥＳＥＴｎでリセットした後、ＲＥＡＤｎに高電圧Ｖｎを印加して残りの電荷を全て読み出している。この時のカラムＡＭＰ１６はＧＡＩＮを１倍としている。ＡＤ変換した信号はラッチ回路４を経てラインメモリ６にＳＧＨＬ信号として記憶される。
【００３７】
図１０にポテンシャル図を示す。時点ｔ４の時、ＲＥＡＤ電圧をＶｍとしてポテンシャルΦＶｍよりも大きな信号電荷ＱＧＨ信号を検出部ＦＤに読み出している。時点ｔ５では残りの信号電荷を検出部ＦＤに読出し、先のＱＧＨと加算した信号をＱＧＨＬとして出力している。
【００３８】
（第３の実施の形態）
図１１は、本発明の第３の実施の形態に係る低照度時のダイナミックレンジ拡大方法を示すためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図である。図１１において図１と同一な部分には同符号を付してある。
【００３９】
図１１では、図１に対して、ＶＲＥＦ回路５０の後半のＶＲＥＦＧＬ波形の傾きをＶＲＥＦＧＨと同じＧＨに設定している。ＶＲＥＦＧＬで得られた信号をラインメモリＭＳＧＨＬ６に記憶し、センサコア部Ａから信号ＳＧＨＬとして出力している。ＷＤＭ回路２０は単純に黒レベル（ｄａｒｋ）を減算した信号ＳＡと信号ＳＢを加算して１／２化しているため、信号ＳＦはｂｉｔ数が増加せず、１０ｂｉｔ信号となるが、図１の場合と同様にランダムノイズを３ｄＢ低減できる。ＷＤＭ回路２０で１／２化しなければ、信号ＳＦは１１ｂｉｔが得られる。信号読出しタイミングは図３もしくは図４を適用できる。
【００４０】
（第４の実施の形態）
図１２は、本発明の第４の実施の形態に係る低照度時のダイナミックレンジ拡大方法を示すためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図である。図１２において図１と同一な部分には同符号を付してある。
【００４１】
図１２では、図１に対して、ＶＲＥＦ回路５０でＶＲＥＦ波形を１つとしている。ラインメモリ５１も１ラインのみとしている。ＶＲＥＦ回路５０ではＶＲＥＦ波形を２つの傾きを持った折れ線で発生させている。５１１ＬＳＢまでは傾きＧＨに、ＫＰ点以上は傾きをＧＬにしている。センサコア部Ａの出力信号ＳＧＨＬはＷＤＭ回路２０に入力する。ＷＤＭ回路２０では、ＶＲＥＦ波形のＫＰポイントより大きい信号を増幅回路２０５でＧＡ倍している。この増幅率はＶＲＥＦ波形の傾きの比ＧＨ／ＧＬで算出している。スイッチ回路２０４で、ＫＰレベルより大きい時にはＳＡ信号、ＫＰレベル未満の時にはＳＧＨＬと切り換えて直線化している。その後、減算回路２０６で黒レベル（ｄａｒｋ）を減算して信号ＳＦを生成している。
【００４２】
図１３に動作タイミング図を示す。まず、蓄積時間ＴＬ＝５２５ＨとしフォトダイオードＰＤで信号電荷を蓄積している。時点ｔ４でＲＥＡＤｎパルスを印加して全部の信号電荷を検出部ＦＤに読み出す。この信号をＡＤ変換して信号ＳＧＨＬとして出力している。この時のＶＲＥＦ波形の傾きは、初めＧＨで立ち上げ、ＫＰポイントからＧＬに変化させている。傾きＧＨは小さな信号レベルの分解能力を高めている。見かけ上アナログＧＡＩＮを大きくした状態と同じになる。傾きＧＬはアナログＧＡＩＮを小さくした状態と同じになる。
【００４３】
（第５の実施の形態）
図１４は、本発明の第５の実施の形態に係る低照度時のダイナミックレンジ拡大方法を示すためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図である。図１４において図１と同一な部分には同符号を付してある。
【００４４】
図１４では、図１２に対して、ＶＲＥＦ回路５０でＶＲＥＦ波形を３つの傾きを持った折れ線で発生させている。ＫＰ１点５１１ＬＳＢまでを傾きＧＨとし、次にＫＰ２ポイント７６７ＬＳＢまで傾きをＧＬ１としている。その後傾きをＧＬ２として１０２３ＬＳＢまで増加させている。ＷＤＭ回路２０では、ＶＲＥＦ波形のＫＰ１ポイントより大きい信号を増幅回路２０７でＧＡ倍して信号ＳＡを生成している。また、ＫＰ２ポイントより大きい信号を増幅回路２０８でＧＢ倍して信号ＳＢを生成している。そして、ＳＧＨＬとＳＡ、及びＳＢとを、それぞれＫＰ１、ＫＰ２で切り換えて線形変換したＳＦ信号を生成している。
【００４５】
（第６の実施の形態）
図１５は、本発明の第６の実施の形態に係る低照度時のダイナミックレンジ拡大方法を示すためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図である。図１５において図１と同一な部分には同符号を付してある。
【００４６】
図１５では、図１４に対して、ＶＲＥＦ波形を３つの傾きを持った折れ線に対してスムーズに変化するカーブの傾きＧＣで発生させている。この傾きはカウンタ数に応じて徐々に大きくなる。見かけ上入力信号が小信号の時ＧＡＩＮが大きく、大信号の時ＧＡＩＮが小さくなっている。ＷＤＭ回路２０では、ＶＲＥＦ波形のカーブＧＣに対応して増幅回路（ＧＣ１）２０９のＧＡＩＮカーブを図１５のＧＣ１のように設定している。入力信号ＳＧＨＬが大きくなるほどＧＡＩＮが大きくなるようにしている。この出力信号ＳＥは、入力信号に対して直線的に出力するようにしている。そして、従来の１０ｂｉｔ出力に対して４倍の１２ｂｉｔ出力に線形変換している。すなわち、従来に対して、ダイナミックレンジを４倍拡大している。このＧＣの傾きは自由に設定できる。通常、入力信号に対して、２乗したり、べき乗の逆数などの係数を掛けて演算したり、テーブルを作成して変換したりする。
【００４７】
（第７の実施の形態）
図１６は、本発明の第７の実施の形態に係る高照度時のダイナミックレンジ拡大方法を示すためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図である。図１６において図８と同一な部分には同符号を付してある。
【００４８】
図１６では、センサコア部Ａには、画素部１、カラム型ノイズキャンセル回路（ＣＤＳ）２、カラム型アナログデジタルコンバータ（ＡＤＣ）３、ラッチ回路４、２つのラインメモリ（ＭＳＴＬＳ，ＭＳＴＳ）５，６及び水平シフトレジスタ７などが配置されている。
【００４９】
画素部１には、レンズ１０を介して光が入射され、光電変換によって入射光量に応じた電荷が生成される。この画素部１には、セル（画素）１１が半導体基板上に行及び列の二次元的に配置されている。１つのセル１１は、４つのトランジスタ（Ｔａ，Ｔｂ，Ｔｃ，Ｔｄ）とフォトダイオード（ＰＤ）から構成され、各セル１１にはパルス信号ＡＤＤＲＥＳＳｎ，ＲＥＳＥＴｎ，ＲＥＡＤｎがそれぞれ供給される。この画素部１の下部にはソースフォロワ回路用の負荷トランジスタＴＬＭが水平方向に沿って配置され、これらの負荷トランジスタの電流通路の一端は垂直信号線ＶＬＩＮにそれぞれ接続され、他端は接地点に接続されている。
【００５０】
画素部１で発生した信号電荷に対応するアナログ信号は、ＣＤＳ２を介してＡＤＣ３に供給され、デジタル信号に変換されてラッチ回路４にラッチされる。このラッチ回路４にラッチされたデジタル信号は、ラインメモリ（ＭＳＴＬＳ，ＭＳＴＳ）５，６を介して水平シフトレジスタ７でセンサコア部Ａより順次読み出される。ラインメモリ（ＭＳＴＬＳ，ＭＳＴＳ）５，６から読み出されたデジタル信号ＯＵＴ０〜ＯＵＴ９は、ワイドダイナミックレンジミックス（ＷＤＭ）回路２０に供給され、２つの信号が合成され、後段のワイドダイナミックレンジ圧縮（ＷＤＣ）回路３０を経てセンサの外部に出力される。
【００５１】
また、画素部１に隣接して、パルスセレクタ回路（セレクタ）１２、信号読み出し用の垂直レジスタ（ＶＲレジスタ）１３、蓄積時間制御用の垂直レジスタ（ＥＳレジスタ、長い蓄積時間制御用のレジスタ）１４、及び蓄積時間制御用の垂直レジスタ（ＷＤレジスタ、短い蓄積時間制御用のレジスタ）１７がそれぞれ配置されている。
【００５２】
画素部１からの読み出しやＣＤＳ回路２の制御は、タイミングジェネレータ（ＴＧ）４０から出力されるパルス信号Ｓ１〜Ｓ４，ＲＥＡＤ，ＲＥＳＥＴ／ＡＤＤＲＥＳＳ／ＲＥＡＤ，ＶＲＲ，ＥＳＲ，ＷＤＲによって行われる。パルス信号Ｓ１〜Ｓ４はＣＤＳ回路２に供給される。パルス信号ＲＥＡＤはパルス振幅制御回路７０に供給され、このパルス振幅制御回路７０の出力信号ＶＲＥＡＤがパルスセレクタ回路１２に供給される。また、パルス信号ＲＥＳＥＴ／ＡＤＤＲＥＳＳ／ＲＥＡＤもパルスセレクタ回路１２に供給される。パルス信号ＶＲＲはＶＲレジスタ１３に、パルス信号ＥＳＲはＥＳレジスタ１４に、パルス信号ＷＤＲはＷＤレジスタ１７にそれぞれ供給される。上記レジスタにより画素部１の垂直ラインが選択され、パルスセレクタ回路１２を介してパルス信号ＲＥＳＥＴ／ＡＤＤＲＥＳＳ／ＲＥＡＤ（図１６ではＲＥＳＥＴｎ，ＡＤＤＲＥＳＳｎ，ＲＥＡＤｎで代表的に示す）が画素部１へ供給される。パルス信号（アドレスパルス）ＡＤＤＲＥＳＳｎはセル中の行選択トランジスタＴａのゲートに、パルス信号（リセットパルス）ＲＥＳＥＴｎはセル中のリセットトランジスタＴｃのゲートに、パルス信号（読み出しパルス）ＲＥＡＤｎはセル中の読み出しトランジスタＴｄのゲートにそれぞれ供給される。この画素部１には、バイアス発生回路（バイアス１）１５からバイアス電圧ＶＶＬが印加されている。このバイアス電圧ＶＶＬは、ソースフォロワ回路用の負荷トランジスタＴＬＭのゲートに供給される。
【００５３】
ＶＲＥＦ発生回路５０は、メインクロック信号ＭＣＫに応答して動作し、ＡＤ変換（ＡＤＣ）用の基準波形を生成する回路である。この基準波形の振幅は、シリアルインターフェース（シリアルＩ／Ｆ）６０に入力されるデータＤＡＴＡによって制御される。このシリアルインターフェース６０に入力されるコマンドは、コマンドデコーダ６１に供給されてデコードされ、メインクロック信号ＭＣＫとともにタイミングジェネレータ４０に供給される。ＶＲＥＦ発生回路５０では、１水平走査期間に２回のＡＤ変換を実行するために、三角波ＶＲＥＦＴＳとＶＲＥＦＴＬＳを発生してＡＤＣ３に供給する。タイミングジェネレータ４０から出力されるパルス信号ＲＥＡＤはパルス振幅制御回路７０に供給され、このパルス振幅制御回路７０によって振幅が制御されることにより３値のパルス信号ＶＲＥＡＤが生成されてセレクタ１２に供給される。
【００５４】
ＷＤＭ回路２０は、黒レベルのｄａｒｋ信号を減算処理する減算回路（−ｄａｒｋ）２０１，２０２、減算回路２０２の出力を増幅するゲイン回路（ＧＡ）２０３、比較Ａ回路２１０、スイッチ２０４からなる。後段にはＷＤＣ回路３０が有り、ホワイトバランス処理回路（ＷＢ）３１及び圧縮回路３２を備えて構成されている。このＷＤＭ回路３０は、ラインメモリ６に記憶した露光時間（電荷の蓄積時間）の短い信号ＳＴＳと、ラインメモリ５に記憶した露光時間の短い信号ＳＴＳと長い信号ＳＴＬとを加算した信号ＳＴＬＳを同時に入力する。
【００５５】
まず、ＡＤＣ３によるアナログ／デジタル変換動作では、黒レベル（ｄａｒｋ）を６４ＬＳＢレベルに設定しているため、減算回路２０１，２０２で黒レベル６４をそれぞれラインメモリ５，６の出力信号から減算する。次に、減算回路２０２で減算処理した信号ＳＢをゲイン回路（ＧＡ）２３で増幅し、信号ＳＣを生成する。このゲイン量は、信号ＳＴＬと信号ＳＴＳの露光時間をそれぞれＴＬとＴＳとすると、その比ＴＬ／ＴＳから算出できる。信号ＳＢをゲイン倍する処理を行うことにより、傾きの異なった光電変換特性カーブであっても等価的に傾きを同じにできる。この信号ＳＣと信号ＳＴＬＳから黒レベル（ｄａｒｋ）を減算した信号ＳＡとを比較回路Ａ２１０で比較して、スイッチ回路２０４で大きい方の信号を選択している。この結果、信号ＳＡとＧＡＩＮ倍した信号ＳＣとをスムーズに合成できる。この線形変換合成出力信号ＳＦは、ビット数を増加させて最大１６ビットで出力している。そして、後段のＷＤＣ回路３０にて、ホワイトバランス（ＷＢ）処理回路３１でＲ，Ｇ，Ｂ信号のレベルを同じに処理し、圧縮回路３２で信号を１２ビットに圧縮して出力している。
【００５６】
図１７は、図１６に示したＣＭＯＳイメージセンサの動作タイミングを示す波形図である。本例では、垂直のｎラインのフォトダイオードＰＤで光電変換して電荷を蓄積する蓄積時間をＴＬ＝５２５Ｈとする。また、短い蓄積時間をＴＳ＝６６Ｈとした。長い蓄積時間ＴＬは、読み出しパルスＲＥＡＤの振幅を高レベル（２．８Ｖ）にして制御している。短い蓄積時間ＴＳは読み出しパルスＲＥＡＤの振幅を低レベル＝１Ｖで制御している。この読み出しパルスＲＥＡＤを発生させるために、パルス振幅制御回路７０によって読み出しパルスＲＥＡＤの振幅を制御している。蓄積時間ＴＬはＥＳレジスタ１４で１Ｈ毎に制御できる。また、蓄積時間ＴＳはＷＤレジスタ１７で１Ｈ毎、更にセレクタ回路１２の入力パルス位置を変更することで１Ｈ以下の制御もできる。
【００５７】
フォトダイオードＰＤで蓄積していた信号電荷の１回目の読み出し動作時（ｔ４）には、水平同期パルスＨＰに同期して画素部１にパルス信号ＲＥＳＥＴｎ，ＲＥＡＤｎ，ＡＤＤＲＥＳＳｎを供給してフォトダイオードＰＤで光電変換して蓄積した信号電荷を読み出す。この時の読み出しパルスＲＥＡＤの振幅は低レベルＶｍ電圧に設定する。１回目に読み出す信号電荷は、蓄積時間５２５Ｈの途中の時点ｔ２で低レベルの読み出しパルスＲＥＡＤを入力してフォトダイオードＰＤの一部の信号電荷を読み出して排出する。ｔ２〜ｔ４の時点までに再蓄積した信号を時点ｔ４でフォトダイオードＰＤから読み出す。
【００５８】
ＲＥＳＥＴｎをＯＮにしてＯＦＦにした時のリセットレベルの取り込み時に、基準波形の振幅を中間レベルに設定して読み出しを行っている。この中間レベルは、画素部１の遮光画素（ＯＢ）部が６４ＬＳＢになるようにセンサ内で自動調整している。次に、ＲＥＡＤｎをＯＮにして信号を出力する。この読み出した信号に対して、水平走査期間の前半の０．５Ｈ期間に基準波形として三角波を発生させ、１０ビットのＡＤ変換を実施している。ＡＤ変換した信号（デジタルデータ）はラッチ回路４に保持し、ＡＤ変換終了後にラインメモリ（ＭＳＴＳ）６に入力する。
【００５９】
フォトダイオードＰＤからの２回目の読み出し動作時（ｔ５）は、１回目の０．５Ｈ後に画素部１にパルス信号ＲＥＳＥＴｎ，ＲＥＡＤｎ，ＡＤＤＲＥＳＳｎを入力してフォトダイオードＰＤで光電変換して蓄積した信号電荷を読み出す。この時の読み出しパルスＲＥＡＤの振幅は高レベル電圧Ｖｎに設定する。
【００６０】
フォトダイオードＰＤに残された信号電荷は、ＲＥＳＥＴｎパルスを印加せずに、ＲＥＡＤｎとＡＤＤＲＥＳＳｎを入力して読み出す。ＲＥＳＥＴレベルはｔ４時の信号を使う。ＲＥＡＤｎをＯＮにして検出部ＦＤで蓄積していたＳＴＳ信号と加算して出力する。この読み出した信号に対して、水平走査期間の後半０．５Ｈ期間に基準波形として三角波を発生させることにより１０ビットのＡＤ変換を実施している。ＡＤ変換した信号はラッチ回路４に保持し、ＡＤ変換終了後にラインメモリ（ＭＳＴＬＳ）５に入力する。次の１水平走査期間に２つのラインメモリ（ＭＳＴＳ，ＭＳＴＬＳ）６，５から同時に出力して、画素単位の信号をＷＤＭ回路２０で線形変換合成している。図１６に示すように、ワイドダイナミックレンジミックス（ＷＤＭ）回路２０で２つの信号が線形変換合成され、最大１６ｂｉｔの信号を生成している。後段のＷＤＣ回路３０で、白色被写体撮影時のＲＧＢの信号レベルを合わせるホワイトバランス回路３１を経て、圧縮回路３２で１６ｂｉｔ信号のハイライト部分を圧縮して１２ｂｉｔ化してセンサから出力している。
【００６１】
図１８は、図１７の動作におけるフォトダイオードＰＤの信号電荷の蓄積について説明するための図である。時点ｔ０では、パルス信号ＲＥＡＤとして２．８Ｖを印加することで、フォトダイオードＰＤの信号電荷を全て排出する。時点ｔ１では、フォトダイオードＰＤで光電変換した信号を蓄積している。時点ｔ２では、パルス信号ＲＥＡＤのＶｍ電圧＝１．０Ｖで飽和信号量ΦＶｐの約１／２の信号をフォトダイオードＰＤより読み出して排出している。信号ＳＴＳ２の過大信号はΦＶｍにスライスされる。信号ＳＴＬは信号量が少ないため排出されない。時点ｔ３では、フォトダイオードＰＤで再蓄積を実施している。時点ｔ４では、パルス信号ＲＥＡＤの電圧＝１．０ＶでΦＶｍよりも大きな信号電荷を信号ＳＴＳとして読み出している。これによって、ΦＶｍよりも大きな信号ＳＴＳ１やＳＴＳ２などが出力される。この時、信号ＳＴＬはレベルが十分に小さいため読み出されない。次の時点ｔ５では、フォトダイオードＰＤのΦＶｍ以下の信号電荷をＳＴＬとして読み出し、検出部ＦＤで時点ｔ４で読み出した信号ＳＴＳと加算して、信号ＳＴＬＳとして出力している。時点ｔ４の時、屈曲（Ｋｎｅｅ）点以下の信号ＳＴＳ１またはＳＴＬは、時点ｔ２でフォトダイオードＰＤから排出されないため、連続的に蓄積した信号電荷となる。一方、時点ｔ２でフォトダイオードＰＤから排出される信号ＳＴＳ２は、ΦＶｍレベルでスライスされるため、見かけ上蓄積時間が停止した状態となる。光電変換特性の傾きは屈曲点（Ｋｎｅｅ）を境に変化する。すなわち、時点ｔ４で読み出した信号ＳＴＳに屈曲点（Ｋｎｅｅ）を持った信号が出力される。
【００６２】
上記のような構成によれば、１水平走査期間に、露光時間の短い信号ＳＴＳと、露光時間の長い信号と短い信号とを加算した信号ＳＴＬＳとを別々にＡＤ変換して出力し、読み出した２つのデジタル信号を加算するので、画質の低下を招くことなくダイナミックレンジを拡大できる。
【００６３】
図１９（ａ），（ｂ）は、図１８に示した動作タイミング図における時点ｔ１〜ｔ５の画素部１の断面図とポテンシャル図を示しており、（ａ）は大信号を蓄積する時、（ｂ）は小信号を蓄積する時の断面図とポテンシャル図を示している。
【００６４】
ｐ型半導体基板にｎ型の不純物拡散領域が設けられてフォトダイオードＰＤが形成され、このｎ型不純物拡散領域の表面はｐ型不純物拡散領域でシールドされている。これによって、キズや暗時ムラの小さい埋め込み型フォトダイオードＰＤを形成している。検出部ＦＤはｎ型不純物拡散領域で形成され、フォトダイオードＰＤのｎ型不純物拡散領域とともに読み出しトランジスタ（リードゲート）Ｔｄのソース、ドレイン領域として働く。これらｎ型不純物拡散領域間の基板上には、図示しないゲート絶縁膜を介在してポリシリコンからなるゲート電極が設けられている。このゲート電極には、読み出しパルスＲＥＡＤが供給される。検出部ＦＤとしてのｎ型不純物拡散領域に隣接して、ｎ型不純物拡散領域が設けられている。このｎ型不純物拡散領域はリセットトランジスタ（リセットゲート）Ｔｃのドレイン領域として働き、検出部ＦＤのｎ型不純物拡散領域はソース領域として働く。ドレイン領域には、ドレイン電圧ＶＤ（＝２．８Ｖ、例えばＶＤＤ）が印加される。これらｎ型不純物拡散領域間の基板上には、図示しないゲート絶縁膜を介在してポリシリコンからなるゲート電極が設けられている。このゲート電極には、リセットパルスＲＥＳＥＴが供給される。そして、このリセットトランジスタＴｃにより、検出部ＦＤをドレイン電圧ＶＤにリセットできるようにしている。
【００６５】
大信号を蓄積する時は、図１９（ａ）に示すように、時点ｔ１にフォトダイオードＰＤの信号電荷が飽和している。そして、時点ｔ２でリードゲートに低レベルのリード電圧（＝１．０Ｖ）を印加することで、フォトダイオードＰＤで飽和していた信号電荷の一部を排出している。次の時点ｔ３では、フォトダイオードＰＤに信号を再蓄積している。時点ｔ４では、フォトダイオードＰＤで再蓄積した信号を読み出すため、低レベルのリード電圧（＝１．０Ｖ）を印加することで検出部ＦＤに読み出している。時点ｔ５では、高レベルのリード電圧（＝２．８Ｖ）を印加することで、残りのフォトダイオードＰＤの信号電荷を検出部ＦＤに読み出している。検出部ＦＤの信号は時点ｔ４で読出した信号電荷ＱＴＳと加算してＱＴＬＳとして出力している。すなわち、フォトダイオードＰＤが飽和した場合には、蓄積時間の短い信号を時点ｔ４に読み出すことができる。
【００６６】
これに対し、小信号を蓄積する時は、図１９（ｂ）に示すように、時点ｔ１ではフォトダイオードＰＤの信号電荷は飽和していない。時点ｔ２にはリードゲートを低レベルのリード電圧（＝１．０Ｖ）で開いているが、フォトダイオードＰＤで信号電荷が飽和していいないため電荷はフォトダイオードＰＤから排出されない。次の時点ｔ３では継続してフォトダイオードＰＤで信号電荷を蓄積している。時点ｔ４ではフォトダイオードＰＤの信号電荷を読み出すため、低レベルのリード電圧（＝１．０Ｖ）を印加する。しかし、フォトダイオードＰＤの信号電荷が少ないため、検出部ＦＤには読み出されない。時点ｔ５では、高レベルのリード電圧（＝２．８Ｖ）を印加することにより、フォトダイオードＰＤの信号電荷全てを検出部ＦＤに読み出している。
【００６７】
図２０はＷＤＭ回路２０の動作を示すデジタル出力信号を示している。横軸が光量、縦軸がデジタル出力レベルである。信号ＳＴＬＳは光量に対して、蓄積時間ＴＬに依存する傾きで増加する。Ｋｎｅｅ点まで増加すると、傾きは蓄積時間ＴＳに応じて緩やかに増加する。そして、フォトダイオードＰＤの飽和信号まで増加する。一方ＳＴＳ信号は読出し電圧Ｖｍで制限される蓄積容量よりも大きな光量の時、信号が出力し始める。傾きは、蓄積時間ＴＬに対応している。Ｋｎｅｅ点より大きな光量になると、傾きが、蓄積時間ＴＳに対応して緩やかに増加する。ＷＤＭ回路２０の出力信号ＳＦは、光量Ｋｎｅｅ点までは、ＳＴＬＳ信号ラインとなる。Ｋｎｅｅ点より大きな信号は、ＳＴＳ信号をＧＡで増幅した信号に切り換えている。この増幅回路２０３のＧＡＩＮを蓄積時間比ＴＬ／ＴＳとすることで、信号ＳＦはほぼ直線に変換できる。実測では、ＳＴＳ信号はフォトダイオードＰＤからの信号読み出しが完全転送モードにならないため、残像信号分が加算される。このため、ＳＴＳ信号は多少大きくなる。増幅率ＧＡ倍に対して、ＧＡＩＮを約０．８５倍することでさらに直線性を改善することができる。Ｋｎｅｅ点はＳＡ信号＝ＳＢ信号となる。ＳＡ信号は、ＳＴＬＳ信号から黒レベル（ｄａｒｋ）を減算した信号、ＳＣ信号は、ＳＴＳ信号から黒レベル（ｄａｒｋ）を減算し増幅率ＧＡ倍した信号である。黒レベル（ｄａｒｋ）は水平ラインのスタート側に配置した遮光画素（ＯＢ）の平均値で算出している。
【００６８】
図２１（ａ）（ｂ）（ｃ）（ｄ）はＷＤＣ回路３０の概略構成を示すブロック図と動作を示す図である。図２１（ａ）は回路構成図であり、ＷＤＣ回路３０には線形変換された信号ＳＦが１６ｂｉｔで入力される。この信号は図２１（ｂ）に示すように白い被写体を撮像した時にＧＲＢの信号レベルが異なる。ＷＢ回路３１でＧＲＢの信号レベルを合わせため、Ｒ信号とＢ信号をそれぞれ増幅する。すると、図２１（ｃ）に示すようにＳＷＢ信号はＧＲＢの信号レベルが同じになる。この１６ｂｉｔ信号を、圧縮回路３２でハイライト信号を最大１２ｂｉｔレベルに圧縮している。図２１（ｄ）に示すように、圧縮モード１としては、通常の信号処理で使用するγ補正と同様なカーブで圧縮している。圧縮モード２では、ハイライト信号部分の階調を大きくするため、２点折れ線の圧縮を掛けている。ダイナミックレンジ拡大量は、１６ｂｉｔ信号の場合、従来の１０ｂｉｔ信号に対して６４倍に拡大できる。
【００６９】
（第８の実施の形態）
図２２は、本発明の第８の実施の形態に係る高照度時のダイナミックレンジ拡大方法を示すためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図である。図２２において図１６と同一な部分には同符号を付してある。
【００７０】
図２２では、図１６に対して、画素部１の２ライン（行）の信号を使ってダイナミックレンジを拡大している。この２ラインは別々に蓄積時間が制御できるように制御用レジスタＥＳＡ，ＥＳＢ）１４１、１４２を設けている。１ライン目の蓄積時間をＴＬとして、信号をＳＴＬとして読み出す。２ライン目のフォトダイオードＰＤでは蓄積時間を短くしたＳＴＳ信号を出力している。ＷＤＭ回路２０では、ＳＴＳ信号の黒レベル（ｄａｒｋ）を減算して、蓄積時間比ＴＬ／ＴＳのＧ倍してＳＢ信号を生成している。ＳＴＬ信号からは黒レベル（ｄａｒｋ）を減算してＳＢ信号と加算してＳＡ信号を生成している。この信号を１／２として、ＳＣ信号を生成している。後段のスイッチ回路２０４で、ＳＴＬ信号が１０２３ＬＳＢ未満の時にＳＣ信号を選択し、１０２３ＬＳＢ以上の時にＳＢ信号を選択することで、蓄積時間の異なる２ラインの信号を１つの信号に線形変換してＳＦ信号を生成している。
【００７１】
図２３に動作タイミング図を示す。本動作では２ライン加算して出力するため垂直ライン数は１／２の２６３Ｈとしている。ｎラインの蓄積時間をＴＬ＝２６３Ｈとし、ｍラインの蓄積時間をＴＳ＝３３Ｈとしている。時点ｔ４にｎラインで蓄積していた信号を出力しＳＴＬ信号としてＡＤ変換している。１／２Ｈ後の時点ｔ５では、蓄積時間ＴＳで蓄積した信号を読み出しＳＴＳ信号としてＡＤ変換している。
【００７２】
（第９の実施の形態）
図２４は、本発明の第９の実施の形態に係る低照度から高照度まで広範囲のダイナミックレンジ拡大方法を示すためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図である。図２４において図１６と同一な部分には同符号を付してある。
【００７３】
図２４では、図１６に対して、ＶＲＥＦ発生を１水平走査期間に３回実施している。センサコア部Ａのラインメモリも１ライン増加させ、３ラインとしている。ＷＤＭ回路２はセンサコア部Ａからの３つの信号ＳＧＨ，ＳＧＬ、ＳＴＳを入力している。ＷＤＭ回路２は図１６と図１を合成した回路になっている。ＶＲＥＦ発生回路５０では、初めの１／３Ｈ期間にＶＲＥＦＴＳを傾きＧＬで発生させている。次にＶＲＥＦＴＬでは同じく傾きＧＬで発生させている。最後はＶＲＥＦＧＨとして傾きＧＨとゆるやかにして、見かけ上アナログＧＡＩＮをＵＰした状態にしている。ＶＲＥＦＴＳとＶＲＥＦＴＬで第６の実施の形態の高照度時のダイナミックレンジを拡大し、ＶＲＥＦＴＬとＶＲＥＦＧＨで第１の実施の形態の低照度時のダイナミックレンジを拡大している。ＷＤＭ回路２０では、蓄積時間の短い信号をＳＴＳとしてセンサコア部Ａから入力している。信号ＳＧＬは蓄積時間の短い信号と長い信号を加算した信号、信号ＳＧＨは信号ＳＧＬを増幅した信号として入力している。
【００７４】
まず、ＡＤＣ３によるアナログ／デジタル変換動作では、黒レベル（ｄａｒｋ）を６４ＬＳＢレベルに設定しているため、減算回路２１１，２０１，２０２で黒レベル６４をそれぞれのラインメモリ５，６，８の出力信号から減算する。次に、減算回路２０２で減算処理した信号ＳＢをゲイン回路（ＧＡ）２０３で増幅し、信号ＳＣ１を生成する。このゲイン量ＧＡは、信号ＳＴＬと信号ＳＴＳの露光時間をそれぞれＴＬとＴＳとすると、その比ＴＬ／ＴＳから算出できる。この信号ＳＣ１と、減算回路２０１でＳＧＬ信号から黒レベル（ｄａｒｋ）を減算した信号ＳＡとを比較回路Ａ２１０で比較して、スイッチ回路２０４で大きい方の信号を選択している。この結果、信号ＳＡとＧＡＩＮ倍した信号ＳＣ１とをスムーズに合成し信号ＳＣ２を生成している。次に、減算回路２１１で信号ＳＧＨから黒レベル（ｄａｒｋ）の６４ＬＳＢレベルを減算して信号ＳＤ１を生成する。信号ＳＣ２をＧＣ倍増幅した信号ＳＣ３を生成する。この増幅率ＧＣはＶＲＥＦ振幅の傾きＧＨ／ＧＬから算出できる。信号ＳＤ１と信号ＳＣ３を加算し信号ＳＤ２を生成する。信号ＳＤ２は加算することで信号レベルが２倍となるため、後段で１／２化して信号ＳＥを生成している。この処理によりノイズを３ｄＢ低減できる。信号ＳＦとして、ＳＧＨ信号が１０２３ＬＳＢレベルよりも小さい時には信号ＳＥを選択し、１０２３ＬＳＢレベル以上の時には信号ＳＣ３を選択するように（図示しない判定回路で）スイッチ２１２を切り換えている。この結果、ＳＥ信号とＧＡＩＮ倍したＳＣ３信号とをスムーズに合成でき、ＳＦ信号として光入力信号に対して低照度から高照度まで直線的に変化する信号が得られる。ＷＤＭ回路２０では、ビット数を増加させて最大１６ビットで出力している。そして、ホワイトバランス（ＷＢ）処理回路３１でＲ，Ｇ，Ｂ信号のレベルを同じに処理し、圧縮回路３２で信号を１２ビットに圧縮して出力できるようにしている。
【００７５】
図２５に動作タイミング図を示す。時点ｔ４で高輝度蓄積時間ＴＳで蓄積した信号ＳＴＳを出力している。次の時点ｔ５でＲＥＳＥＴｎパルス無しとしているため、蓄積時間ＴＬとＴＳを加算した信号をＳＧＬとして出力している。この時のＶＲＥＦ振幅は傾きがＧＬと大きな振幅を設定している。次の時点ｔ６では検出部ＦＤに蓄積している信号を再度読出している。ＶＲＥＦの振幅を傾きＧＨとすることでアナログＧＡＩＮをＵＰして、低レベルの信号の分解能を細かくしている。この読み出しは、図３の動作を適用しても良い。
【００７６】
（第１０の実施の形態）
第９の実施の形態の変形例を第１０の実施の形態に示す。
【００７７】
図２６にＷＤＭ回路の変形例を示す。３つの信号の発生頻度ＫＳＧＨ，ＫＳＧＬ，ＫＳＴＳをそれぞれフレーム内で積分して、どの信号レベルの発生頻度が多いかを抽出している。これらの信号をレベル判定回路２１３でレベル判定し、その結果を次のフレームに反映させて、圧縮回路２１４で信号の重み付けを実施している。
【００７８】
図２７（ａ）（ｂ）（ｃ）（ｄ）にその制御方法を示す。簡略化のためにｄａｒｋ量を０ＬＳＢとしている。図２７（ａ）は３つの信号と合成方法を示している。信号ＳＧＬとＳＴＳを線形変換合成した信号ＳＣ２を生成している。次に、ＳＣ２信号を増幅回路でＧＣ倍して信号ＳＣ３を生成し、信号ＳＤ１と加算してＳＤ２を生成している。この信号は、ＳＧＬとＳＧＨを加算しているため２倍の信号レベルになる。この信号を１／２としてＳＦ信号の低レベル側としている。高レベル側は信号ＳＣ２をＧＣ倍した信号に切り換えている。３つの信号を線形合成することで、最終的に直線のＳＦ信号を生成している。図２７（ｂ）では、ＷＤＭ回路２０の出力信号ＤＯＵＴを示しており、３つの信号を全て均等に再生した状態を示している。低照度の信号は分解能が高いため、低照度の信号を見やすくするためにＧＡＩＮを大きくしている。図２７（ｃ）では、低照度側の信号に重点を置き、低照度側のＧＡＩＮを大きくしている。図２７（ｄ）では、高輝度側に重点を置き、高輝度の映像が見えやすいように高輝度側の再生レベルの範囲を大きくしている。
【００７９】
（第１１の実施の形態）
図２８に低照度から高照度まで広範囲にダイナミックレンジを拡大した別の第１１の実施の形態を示す。図２８において図２４と同一な部分には同符号を付してある。
【００８０】
図２８では、図２４に対して、ＶＲＥＦ発生を２回にし、後半のＶＲＥＦＧＨＬを２つの傾きを持った折れ線で発生させている。初めの立ち上がりの傾きをＧＨとし、途中からＧＬとしている。この信号をラインメモリ（ＭＳＧＨＬ）５から読出し、ＳＧＨＬ信号としてＷＤＭ回路２０へ入力している。ＶＲＥＦＧＨＬのＫＰポイントよりも大きい信号を増幅回路でＧＡ倍している。この増幅率は、ＶＲＥＦの傾きの比ＧＨ／ＧＬで算出している。ＫＰレベルよりも大きい信号をＳＡ信号として切り換えることで、ＳＧＨＬ信号を直線化したＳＢ信号を生成している。ＳＣ信号は、減算回路２０２でＳＴＳ信号から黒レベル（ｄａｒｋ）を減算し、次に蓄積時間の比ＴＬ／ＴＳでＧＢ倍増幅し、次にＧＨ／ＧＳの比でＧＣ倍増幅した信号としている。このＳＢ信号とＳＣ信号を比較して、スイッチ回路２１６で大きい方の信号に切り換えて線形変換合成したＳＦ信号を生成している。
【００８１】
図２９に動作タイミング図を示す。時点ｔ４で高輝度蓄積時間ＴＳで蓄積した信号ＳＴＳを出力している。次の時点ｔ５で蓄積時間ＴＬとＴＳを加算した信号をＳＧＨＬとして出力している。この時のＶＲＥＦの傾きは、初めＧＨで立ち上げ、ＫＰポイントからＧＬに変化させている。すなわち、小さな信号レベルの分解能力を高めている。
【００８２】
図３０にその制御方法を示す。信号ＳＧＨＬは初め傾きＧＨに対応した傾きで出力しており、ＫＰレベルからは傾きがＧＬへと緩やかに変化する。そして、読出し電圧Ｖｍと蓄積時間比で決まるＫＰｍポイントからさらに蓄積時間ＴＳで定まる傾きＳＴＳの信号に変化する。まず、ＳＧＨＬ信号のＫＰレベル以上の信号を増幅率ＧＡ＝ＧＨ／ＧＬで増幅する。ＫＰｍより大きな信号は、ＳＴＳをＧＢ倍とＧＣ倍に増幅した信号に切り換えることで最終的なＳＦ信号を直線化している。
【００８３】
（第１２の実施の形態）
図３１に低照度から高照度まで広範囲にダイナミックレンジを拡大した別の第１２の実施の形態を示す。図３１において図２８と同一な部分には同符号を付してある。
【００８４】
図３１では、図２８に対して、ＶＲＥＦ発生を２回にし、後半のＶＲＥＦＧＣをスムーズに変化するカーブの傾きＧＣで発生させている。この傾きがカウンタ数に応じて徐々に大きくなる。見かけ上、入力信号が小信号の時ＧＡＩＮが大きく、大信号の時ＧＡＩＮが小さくなっている。ＷＤＭ回路２０では、入力信号ＳＧＣに対し、ＶＲＥＦ発生回路５０のカーブＧＣに対応して増幅回路ＧＣ１のＧＡＩＮカーブを図３４のＧＣ１のように設定している。すなわち、入力信号ＳＧＣが大きくなるほどＧＡＩＮが大きくなるようにしている。この出力信号ＳＥは入力信号に対して直線的に出力するようにしている。従来の１０ｂｉｔ出力に対して４倍の１２ｂｉｔ出力に線形変換している。すなわち、従来に対して、ダイナミックレンジを４倍拡大している。このＧＣの傾きは自由に設定できる。通常、入力信号に対して２乗したり、べき乗の逆数などの係数をかけて演算したり、テーブルを作成して変換したりしている。このＳＥ信号から黒レベル（ｄａｒｋ）を減算して信号ＳＢを生成している。一方、ＳＴＳ信号から黒レベル（ｄａｒｋ）を減算し、次に蓄積時間の比ＴＬ／ＴＳでＧＢ倍増幅し、次にＶＲＥＦのＧＣカーブに対応した最大ＧＡＩＮ係数ＧＣ２で倍増幅し信号ＳＣを生成している。このＳＢ信号とＳＣ信号を比較して、スイッチ回路２１６で大きい方の信号に切り換えることで、線形変換合成したＳＦ信号を生成している。
【００８５】
図３２にその制御方法を示す。信号ＳＧＣは初め傾きが大きく、光量が大きくなるにしたがって傾きが小さくなるが、読出し電圧Ｖｍと蓄積時間比で決まるＫＰｍポイントまで上昇する。このポイントからＳＴＳ信号が短い蓄積となるため緩やかな傾きで上昇している。線形変換合成は、まず、信号ＳＧＣに対してＧＡＩＮカーブＧＣ１で増幅する。そして直線に線形変換した信号ＳＥを生成する。ＫＰｍよりも大きな信号は、ＳＴＳをＧＢ倍とＧＣ２倍に増幅した信号に切り換えることで最終的なＳＦ信号を直線化している。
【００８６】
（第１３の実施の形態）
図３３に本発明の第１３の実施の形態を示す。図３３において図１１と同一な部分には同符号を付してある。
【００８７】
図３３では、図１１に対して、画素部１の２ライン（行）の信号を使って信号を加算している。蓄積時間は２ラインとも同じにしている。ＷＤＭ回路２０では、ＳＴＡ信号の黒レベル（ｄａｒｋ）を減算してＳＡ信号を生成し、ＳＴＢ信号の黒レベル（ｄａｒｋ）を減算してＳＢ信号を生成している。そして、これらを加算した信号をＳＦ信号としている。この動作により、垂直２ラインの信号を加算した信号が得られる。これは、垂直ライン数を約１／２にするモニタリングモードに適用できる。実質的に信号が２倍になるため高感度化となる。ノイズも３ｄＢ低減できる。
【００８８】
図３４に動作タイミング図を示す。本動作では２ラインの信号を加算して出力するため、垂直ライン数を１／２の２６３Ｈとしている。ｎラインの蓄積時間をＴＬ＝２６３Ｈとし、ｍラインの蓄積時間も同じＴＳ＝２６３Ｈとしている。時点ｔ４でｎラインで蓄積していた信号を出力しＳＴＡ信号としてＡＤ変換している。１／２Ｈ後の時点ｔ５では蓄積時間ＴＳで蓄積した信号を読み出しＳＴＢ信号としてＡＤ変換している。カラーセンサでは、通常色フィルタがベイヤー配列となるため、同色となる１ラインを飛ばして加算動作させている。
【００８９】
（第１４の実施の形態）
図３５（ａ）（ｂ）（ｃ）（ｄ）に動作タイミングの変形例を示す。図３８（ａ）は標準の動作を示している。本動作では、デジタル出力ＤＯＵＴノイズがＣＤＳ動作時に混入しないように、画素からの信号読出し期間にセンサ出力信号ＤＯＵＴを出力しないようにしている。図３８（ｂ）では本発明の実施の形態の動作になるが、１／２後半のＣＤＳ読出し期間にもＣＤＳ動作を実施している。ノイズ混入を対策するために、図３８（ｃ）に示すように水平走査期間を約２倍にして、後半のＣＤＳ動作期間にデジタル出力ＤＯＵＴが動作しないように対策している。本動作ではフレーム周波数が２倍と低速になるため、図３８（ｄ）では、デジタル出力ＤＯＵＴを水平走査期間の前半と後半に２分割して出力している。分割した中間に後半のＣＤＳ動作期間を設けている。デジタル出力をＬＶＤＳ出力やシリアル出力にするとデジタルノイズが低減されるため、図３８（ｂ）で動作させてもノイズの混入を低減できる。また、ＶＲＥＦのＡＤ変換ｂｉｔ数を１０ｂｉｔから９ｂｉｔに低減して水平走査期間を短くし、フレーム動作周波数を増加させてもよい。
【００９０】
以上のように本発明の実施の形態によれば、カラムＡＤＣ型ＣＭＯＳイメージセンサにおいて、光入力信号に対して異なった傾きの信号を出力するＡＤ変換を実施し、このＡＤ変換による異なった傾きの出力信号を、傾きが同じになるようにＧＡＩＮ調整を実施する線形変換回路で１つの線形信号にすることで、ダイナミックレンジが拡大しＳ／Ｎが改善される高画質ＣＭＯＳセンサを提供できる。
【００９１】
すなわち、光入力信号量に対して傾きを異ならせた信号を出力し、異なった傾きを信号処理回路で同一の傾きに変換して直線化することで、被写体の照度に対応して暗いシーンから明るいシーンまでダイナミックレンジを拡大できる。さらに、信号を直線化することで、高輝度の被写体の色再現性を改善できる。また本方式によれば、電源電圧やセンサの動作温度の影響を受けにくい安定したダイナミックレンジ拡大動作を実施できる。
【００９２】
本実施の形態によれば、以下のような固体撮像装置が構成される。
【００９３】
（１）半導体基板上に二次元的に配置されたフォトダイオードと、前記フォトダイオードの信号電荷を検出部に読出す読出し手段と、前記信号電荷を電圧に変換する検出手段と、前記検出手段の電圧を出力する出力手段と、前記検出手段をリセットするためのリセット手段とからなる画素部と、
前記フォトダイオードで光電変換する露光時間を制御する露光時間制御手段と、
前記出力手段により出力された信号を蓄積する蓄積手段と、
前記蓄積手段で蓄積した信号をＡＤ変換するＡＤ変換手段と、
前記ＡＤ変換手段で変換された信号を記憶する複数のラインメモリと、
前記複数のラインメモリからの複数の出力信号を処理する信号処理手段と、を具備し、
前記フォトダイオードで光電変換し蓄積した信号を前記読出し手段で読み出し、前記検出手段もしくは前記蓄積手段に保持し、保持した前記信号を前記ＡＤ変換手段で複数回ＡＤ変換し、複数回ＡＤ変換した前記信号を前記複数のラインメモリに記憶し、
前記信号処理手段は、前記複数のラインメモリから同時に読み出した複数の出力信号を１つの信号に合成する合成手段を備えたことを特徴とする固体撮像装置。
【００９４】
（２）前記ＡＤ変換手段は、基準電圧を制御することで入力信号レベルの分解能を異ならせて複数回ＡＤ変換し、
前記信号処理手段は、前記複数の出力信号に対して、前記ＡＤ変換手段の分解能に対応させて信号増幅手段の増幅率を制御するとともに、光入力信号量に対して同一の傾きとし切換え手段で一つの信号に合成する線形変換合成手段を備えたことを特徴とする上記（１）記載の固体撮像装置。
【００９５】
（３）前記読出し手段は、複数行の前記フォトダイオードを１組として行単位に読出し、
前記ＡＤ変換手段は、前記行単位にＡＤ変換し、
前記信号処理手段は、前記複数のラインメモリから同時に出力された複数の信号を１つの信号に合成する合成手段を備えたことを特徴とする上記（１）記載の固体撮像装置。
【００９６】
（４）前記露光時間制御手段は、前記フォトダイオードで光電変換する露光時間を行単位で異ならせ、
前記ＡＤ変換手段は、前記行単位でＡＤ変換し、
前記複数のラインメモリは、前記行単位でＡＤ変換した信号を個別に記憶し、
前記信号処理手段は、前記複数のラインメモリから同時に出力された複数の信号に対して、前記行単位の露光時間に対応させて信号増幅手段の増幅率を制御するとともに、光入力信号量に対して同一の傾きとし切換え手段で一つの信号に合成する線形変換合成手段を備えたことを特徴とする上記（１）記載の固体撮像装置。
【００９７】
（５）前記露光時間制御手段は、前記フォトダイオードで光電変換する露光時間を前記読出し手段の読み出し電圧を制御することで単一画素で複数回露光させ、
前記読出し手段は、前記フォトダイオードの信号電荷を露光時間に対応して複数回に分割して読み出し、
前記ＡＤ変換手段は、複数回ＡＤ変換し、
前記信号処理手段は、前記複数のラインメモリから同時に出力された複数の信号に対して、露光時間に対応させて信号増幅手段の増幅率を制御するとともに、光入力信号量に対して同一の傾きとし切換え手段で一つの信号に合成する線形変換合成手段を備えたことを特徴とする上記（１）記載の固体撮像装置。
【００９８】
（６）前記読出し手段は、前記フォトダイオードの信号電荷を露光時間に対応して複数回に分割して読み出し、
前記検出手段は、複数回に分割して読み出した前記信号電荷を加算することを特徴とする上記（５）記載の固体撮像装置。
【００９９】
（７）前記露光時間制御手段は、前記フォトダイオードで光電変換する露光時間を前記読出し手段の読み出し電圧を制御することで単一画素で複数回露光させ、
前記読出し手段は、前記フォトダイオードの信号電荷を露光時間に対応して複数回に分割して読み出し、
前記ＡＤ変換手段は、入力信号レベルの分解能を異ならせて複数回ＡＤ変換し、
前記信号処理手段は、前記複数の出力信号に対して、前記ＡＤ変換の分解能に対応させて信号増幅手段の増幅率を制御するとともに、光入力信号量に対して同一の傾きとし切換え手段で一つの信号に合成する線形変換合成手段を備えたことを特徴とする上記（１）記載の固体撮像装置。
【０１００】
（８）前記信号処理手段から出力された線形信号のＲＧＢの信号レベルを単独でＧＡＩＮ調整するホワイトバランス手段を備えたことを特徴とする上記（１）記載の固体撮像装置。
【０１０１】
（９）前記ホワイトバランス手段で調整された信号のハイライト信号成分のＧＡＩＮを低くすることでレベルを抑圧するレベル抑圧手段を備えたことを特徴とする上記（８）記載の固体撮像装置。
【０１０２】
（１０）前記信号処理手段は、傾きの異なる複数の前記出力信号毎に信号の発生頻度をフレーム内で積分し、その結果に応じて圧縮回路のＧＡＩＮ量を制御する制御回路を備えたことを特徴とする上記（９）記載の固体撮像装置。
【０１０３】
（１１）半導体基板上に二次元的に配置されたフォトダイオードと、前記フォトダイオードの信号電荷を検出部に読出す読出し手段と、前記検出部の電荷を出力する出力手段と、前記検出部をリセットするためのリセット手段とからなる画素部と、
前記フォトダイオードで光電変換する露光時間を制御する露光時間制御手段と、
前記出力手段により出力された信号を増幅するカラム増幅手段と、
前記カラム増幅手段で増幅された信号を蓄積する蓄積手段と、
前記蓄積手段で蓄積した信号をＡＤ変換するＡＤ変換手段と、
前記ＡＤ変換手段で変換された信号を記憶する複数のラインメモリと、
前記複数のラインメモリからの複数の出力信号を処理する信号処理手段と、を具備し、
前記フォトダイオードに蓄積した信号を複数回に分割して前記読出し手段で読み出し、前記出力手段により出力した信号を前記カラム増幅手段で増幅率を異ならせて増幅し、前記ＡＤ変換手段で複数回ＡＤ変換し、複数回ＡＤ変換した前記信号を前記複数のラインメモリに記憶し、
前記信号処理手段は、前記複数のラインメモリから同時に読み出した複数の出力信号の傾きを同じにするために信号増幅手段の増幅率を前記カラム増幅手段の増幅率に合わせて制御するとともに、光入力信号量に対して同一の傾きとし切換え手段で一つの信号に合成する線形変換合成手段を備えたことを特徴とする固体撮像装置。
【０１０４】
（１２）前記ＡＤ変換手段で複数回ＡＤ変換する動作時に水平走査期間の長さを長くするモードを備えたことを特徴とする上記（１）または（１１）記載の固体撮像装置。
【０１０５】
（１３）半導体基板上に二次元的に配置されたフォトダイオードと、前記フォトダイオードの信号電荷を検出部に読出す読出し手段と、前記信号電荷を電圧に変換する検出手段と、前記検出手段の電圧を出力する出力手段と、前記検出手段をリセットするためのリセット手段とからなる画素部と、
前記フォトダイオードで光電変換する露光時間を制御する露光時間制御手段と、
前記出力手段により出力された信号を蓄積する蓄積手段と、
前記蓄積手段で蓄積した信号をＡＤ変換するＡＤ変換手段と、
前記ＡＤ変換手段で変換された信号を記憶する複数のラインメモリと、
前記複数のラインメモリからの複数の出力信号を処理する信号処理手段と、を具備し、
前記露光時間制御手段は、前記フォトダイオードで光電変換する露光時間を全画素同一とし、
前記ＡＤ変換手段は、前記画素部から出力された信号を入力信号レベルの分解能を異ならせてＡＤ変換し、
前記信号処理手段は、前記ラインメモリからの出力信号に対して、前記ＡＤ変換手段の分解能に合わせて信号増幅手段の増幅率を制御し、光入力信号量に対して線形の傾きとなるように処理を行う線形変換手段を備えたことを特徴とする固体撮像装置。
【０１０６】
なお、本発明は上記各実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。
【図面の簡単な説明】
【０１０７】
【図１】本発明の第１の実施の形態に係る低照度時のダイナミックレンジ拡大方法を示すための図であり、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図。
【図２】本発明の第１の実施の形態に係る増幅型ＣＭＯＳイメージセンサにおける画素部、ＣＤＳ及びＡＤＣの具体的な構成例を示す回路図。
【図３】本発明の第１の実施の形態に係るＣＭＯＳイメージセンサの第１の動作タイミングを示す波形図。
【図４】本発明の第１の実施の形態に係るＣＭＯＳイメージセンサの第２の動作タイミングを示す波形図。
【図５】本発明の第１の実施の形態に係る画素部のセルの断面図とポテンシャル図。
【図６】本発明の第１の実施の形態に係るＷＤＭ回路の別構成を示す図。
【図７】本発明の第１の実施の形態に係るＷＤＭ回路の動作を示す図。
【図８】本発明の第２の実施の形態に係る低照度時のダイナミックレンジ拡大方法を示すための図であり、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図。
【図９】本発明の第２の実施の形態に係るＣＭＯＳイメージセンサの動作タイミングを示す波形図。
【図１０】本発明の第２の実施の形態に係る画素部のセルの断面図とポテンシャル図。
【図１１】本発明の第３の実施の形態に係る低照度時のダイナミックレンジ拡大方法を示すための図であり、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図。
【図１２】本発明の第４の実施の形態に係る低照度時のダイナミックレンジ拡大方法を示すための図であり、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図。
【図１３】本発明の第２の実施の形態に係るＣＭＯＳイメージセンサの動作タイミングを示す波形図。
【図１４】本発明の第５の実施の形態に係る低照度時のダイナミックレンジ拡大方法を示すための図であり、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図。
【図１５】本発明の第６の実施の形態に係る低照度時のダイナミックレンジ拡大方法を示すための図であり、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図。
【図１６】本発明の第７の実施の形態に係る高照度時のダイナミックレンジ拡大方法を示すための図であり、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図
【図１７】本発明の第７の実施の形態に係るＣＭＯＳイメージセンサの動作タイミングを示す波形図。
【図１８】本発明の第７の実施の形態に係るフォトダイオードＰＤの信号電荷の蓄積について説明するための図。
【図１９】本発明の第７の実施の形態に係る画素部のセルの断面図とポテンシャル図。
【図２０】本発明の第７の実施の形態に係るＷＤＭ回路の動作を示すデジタル出力信号を示す図。
【図２１】本発明の第７の実施の形態に係るＷＤＣ回路の概略構成を示すブロック図と動作を示す図。
【図２２】本発明の第８の実施の形態に係る高照度時のダイナミックレンジ拡大方法を示すための図であり、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図。
【図２３】本発明の第８の実施の形態に係るＣＭＯＳイメージセンサの動作タイミングを示す波形図。
【図２４】本発明の第９の実施の形態に係る低照度から高照度まで広範囲のダイナミックレンジ拡大方法を示す図であり、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図。
【図２５】本発明の第９の実施の形態に係るＣＭＯＳイメージセンサの動作タイミングを示す波形図。
【図２６】本発明の第１０の実施の形態に係るＷＤＭ回路の変形例を示す図。
【図２７】本発明の第１０の実施の形態に係る制御方法を示す図。
【図２８】本発明の第１１の実施の形態に係る低照度から高照度まで広範囲のダイナミックレンジ拡大方法を示す図であり、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図。
【図２９】本発明の第１１の実施の形態に係るＣＭＯＳイメージセンサの動作タイミングを示す波形図。
【図３０】本発明の第１１の実施の形態に係る制御方法を示す図。
【図３１】本発明の第１２の実施の形態に係る低照度から高照度まで広範囲のダイナミックレンジ拡大方法を示す図であり、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図。
【図３２】本発明の第１２の実施の形態に係る制御方法を示す図。
【図３３】本発明の第１３の実施の形態に係る増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図。
【図３４】本発明の第１３の実施の形態に係るＣＭＯＳイメージセンサの動作タイミングを示す波形図。
【図３５】本発明の第１４の実施の形態に係るＣＭＯＳイメージセンサの動作タイミングの変形例を示す波形図。
【符号の説明】
【０１０８】
Ａ…センサコア部  １…画素部  ２…カラム型ノイズキャンセル回路（ＣＤＳ）  ３…カラム型アナログデジタルコンバータ（ＡＤＣ）  ４…ラッチ回路  ５，６，５１，８…ラインメモリ  ７…水平シフトレジスタ  １０…レンズ  １１…セル  １２…パルスセレクタ回路（セレクタ）  １３…信号読み出し用の垂直レジスタ（ＶＲレジスタ）  １４…蓄積時間制御用の垂直レジスタ（ＥＳレジスタ）  １５…バイアス発生回路  １６…カラム増幅ＡＭＰ  １７…蓄積時間制御用の垂直レジスタ（ＷＤレジスタ）  
２０…ワイドダイナミックレンジミックス（ＷＤＭ）回路  ３０…ワイドダイナミックレンジ圧縮（ＷＤＣ）回路  ４０…タイミングジェネレータ（ＴＧ）  ５０…ＶＲＥＦ発生回路  ６０…シリアルインターフェース（シリアルＩ／Ｆ）  ６１…コマンドデコーダ  ７０…パルス振幅制御回路  
【図１】
2008124842.tif 000003
【図２】
2008124842.tif 000004
【図３】
2008124842.tif 000005
【図４】
2008124842.tif 000006
【図５】
2008124842.tif 000007
【図６】
2008124842.tif 000008
【図７】
2008124842.tif 000009
【図８】
2008124842.tif 000010
【図９】
2008124842.tif 000011
【図１０】
2008124842.tif 000012
【図１１】
2008124842.tif 000013
【図１２】
2008124842.tif 000014
【図１３】
2008124842.tif 000015
【図１４】
2008124842.tif 000016
【図１５】
2008124842.tif 000017
【図１６】
2008124842.tif 000018
【図１７】
2008124842.tif 000019
【図１８】
2008124842.tif 000020
【図１９】
2008124842.tif 000021
【図２０】
2008124842.tif 000022
【図２１】
2008124842.tif 000023
【図２２】
2008124842.tif 000024
【図２３】
2008124842.tif 000025
【図２４】
2008124842.tif 000026
【図２５】
2008124842.tif 000027
【図２６】
2008124842.tif 000028
【図２７】
2008124842.tif 000029
【図２８】
2008124842.tif 000030
【図２９】
2008124842.tif 000031
【図３０】
2008124842.tif 000032
【図３１】
2008124842.tif 000033
【図３２】
2008124842.tif 000034
【図３３】
2008124842.tif 000035
【図３４】
2008124842.tif 000036
【図３５】
2008124842.tif 000037