(57)【要約】【課題】データ読み出しエラーの防止等が可能な不揮発性記憶装置の提供。【解決手段】半導体記憶装置１は、読み出し用カスコード回路１０、リファレンス用カスコード回路２０、差動増幅回路３０、バイアス回路４０を備える。リファレンス用カスコード回路２０の１つ当たり、バイアス回路４０が１６個備えられる。そしてバイアス回路４０の１個当たりに差動増幅回路３０が８個備えられる。読み出し用カスコード回路１０、リファレンス用カスコード回路２０、差動増幅回路３０、バイアス回路４０に備えられる各トランジスタは、全て同一サイズの素子である単位トランジスタ素子が少なくとも一つ以上並列接続されることで構成される。これにより、単位トランジスタ素子数の変更により電流量を正確に調整できるため、トランジスタ間の電流量バラツキおよび特性バラツキを抑えることができ、データ読み出しエラーを防止できる。【選択図】図１
2008152867.tif 000002
【特許請求の範囲】
【請求項１】
リファレンスセルに応じた電流が流れるダイオード接続された第１導電型の第１トランジスタを備える第１電流検出回路と、
選択されるメモリセルに応じた電流が流れるダイオード接続された第１導電型の第２トランジスタを備える第２電流検出回路と、
前記第１トランジスタとカレントミラ接続される第１導電型の第３トランジスタを備えるバイアス回路と、
前記第２トランジスタとカレントミラ接続される第１導電型の第４トランジスタを備え、前記第３トランジスタに流れる電流と前記第４トランジスタに流れる電流との差分に応じた信号を出力する差動増幅回路とを備え、
前記第１トランジスタ乃至第４トランジスタは、所定サイズの第１導電型の単位トランジスタ素子が少なくとも一つ以上並列接続されることによって構成されることを特徴とする不揮発性記憶装置。
【請求項２】
前記バイアス回路は、前記第３トランジスタと直列接続されるダイオード接続構造を有した第２導電型の第５トランジスタを備え、
前記差動増幅回路は、前記第５トランジスタとカレントミラ接続され前記第４トランジスタと直列接続される第２導電型の第６トランジスタを備え、
前記第５トランジスタおよび前記第６トランジスタは、所定サイズの第２導電型の単位トランジスタ素子が少なくとも一つ以上並列接続されることによって構成され、
前記第６トランジスタに流れる電流と前記第４トランジスタに流れる電流との差分に応じた信号が出力されることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記第１トランジスタに対して複数の前記第３トランジスタがカレントミラ接続され、
前記第５トランジスタに対して複数の前記第６トランジスタがカレントミラ接続されることを特徴とする請求項２に記載の不揮発性記憶装置。
【請求項４】
基幹電源配線から分岐した複数の電源配線によって第１電位電源および第２電位電源が供給される不揮発性記憶装置において、
前記複数の電源配線は、
前記第１電流検出回路と前記バイアス回路とに前記第１電位電源を供給する第１電源配線と、
前記第２電流検出回路と前記差動増幅回路とに前記第１電位電源を供給する第２電源配線と、
前記バイアス回路と前記差動増幅回路とに前記第２電位電源を供給する第３電源配線と
を備えることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項５】
カレントミラ接続される前記第１トランジスタと前記第３トランジスタとのソース端子は第１電源配線に接続され、
カレントミラ接続される前記第２トランジスタと前記第４トランジスタとのソース端子は第２電源配線に接続され、
カレントミラ接続される前記第５トランジスタと前記第６トランジスタとのソース端子は第３電源配線に接続されることを特徴とする請求項４に記載の不揮発性記憶装置。
【請求項６】
基幹電源配線から分岐した複数の電源配線によって第１電位電源および第２電位電源が供給される不揮発性記憶装置において、
前記第１電流検出回路に備えられ前記リファレンスセルのビット線のバイアス電圧を調整する第１オペアンプ、および前記第２電流検出回路に備えられ前記メモリセルのビット線のバイアス電圧を調整する第２オペアンプに対して前記第１電位電源を供給する第４電源配線と、
前記第１オペアンプおよび前記第２オペアンプに対して前記第２電位電源を供給する第５電源配線と
を備えることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項７】
前記第１トランジスタ乃至第４トランジスタを構成する前記第１導電型の単位トランジスタ素子が共通の第１ウェル領域に配置され、
前記第５トランジスタおよび第６トランジスタを構成する前記第２導電型の単位トランジスタ素子が共通の第２ウェル領域に配置されることを特徴とする請求項２に記載の不揮発性記憶装置。
【請求項８】
リファレンスセルの電流に応じたリファレンス電圧を出力する第１電流検出回路と、
選択されるメモリセルの電流に応じたメモリセル電圧を出力する第２電流検出回路と、
前記リファレンス電圧が入力され、前記リファレンスセルに応じた電流が流れる第１バイアス回路と、
前記メモリセル電圧が入力されると共に前記第１バイアス回路にカレントミラ接続され、前記第１バイアス回路に流れる電流と、前記メモリセル電圧に応じた電流との差分に応じた信号を出力する第１差動増幅回路と、
前記第１バイアス回路にカレントミラ接続される第２バイアス回路と、
前記第１差動増幅回路から出力される前記信号が入力されると共に前記第２バイアス回路にカレントミラ接続され、前記第１差動増幅回路から出力される前記信号と前記第２バイアス回路から出力される信号とに応じた信号を出力する第２差動増幅回路とを備えることを特徴とする不揮発性記憶装置。
【請求項９】
１つの前記第１電流検出回路は、複数の前記第１バイアス回路に接続され、
１つの前記第１バイアス回路は、複数の前記差動増幅回路に接続されていることを特徴とする請求項８に記載の不揮発性記憶装置。
【請求項１０】
１つの前記第２電流検出回路は、１つの前記第１差動増幅回路に接続されていることを特徴とする請求項９に記載の不揮発性記憶装置。
【請求項１１】
１つの前記第１バイアス回路は、１つの前記第２バイアス回路に接続されていると共に、複数の前記第１差動増幅回路に接続され、
１つの前記第２バイアス回路は、複数の前記第２差動増幅回路に接続され、
１つの前記第１差動増幅回路は、１つの前記第２差動増幅回路に接続されていることを特徴とする請求項８に記載の不揮発性記憶装置。
【請求項１２】
前記第１バイアス回路に流れる電流と前記第２バイアス回路に流れる電流とは、略同一の電流値であり、
前記第１電流検出回路に流れる電流に比して電流値が小さいことを特徴とする請求項８に記載の不揮発性記憶装置。
【請求項１３】
前記第１差動増幅回路に流れる電流と前記第２差動増幅回路に流れる電流とは、略同一の電流値であって、前記第１および第２バイアス回路に流れる電流と略同一の電流値であることを特徴とする請求項１２に記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置に関するものであり、特に、電流検出回路および差動増回路の構成に関するものである。
【背景技術】
【０００２】
図８に、特許文献１に記載された不揮発性半導体記憶装置のセンスアンプ構成を示す。
メモリセル（データセル）側に配置される検出部１３０、リファレンスセル側に配置される検出部１３２、および差動アンプ部１３４を含む。ワード線ＷＬＡＲＹが選択され、ゲート信号ＹＧＡＲＹによりＹゲートＹＧ１０１がオンすると、検出部１３０により、メモリセルＭＣ１０１の電流が検出され、さらに検出電流が電圧に変換される。検出されたデータ（電圧）は、ノードＳＥＮＳＥＡＲＹから出力される。ワード線ＷＬＲＥＦが選択され、ゲート信号ＹＧＲＥＦによりＹゲートＹＧ１０２がオンすると、検出部１３２により、リファレンスセルＭＣ１０２の電流が検出され、さらに検出電流が電圧に変換される。検出されたデータ（電圧）は、ノードＳＥＮＳＥＲＥＦから出力される。そして、この検出部１３０の出力電圧と、リファレンスセルに接続された検出部１３２の出力電圧とを、差動アンプ部１３４を使用して比較することで、データの”１””０”判定が行われる。
【０００３】
【特許文献１】特開２００２−２３７１９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし図８の従来技術では、同じ電流を流すトランジスタ素子間における、素子構造やサイズ等の相関関係については開示がない。例えばＮＭＯＳダイオードＭ１０４ａとトランジスタＭ１１４との素子構造およびサイズ、ＮＭＯＳダイオードＭ１０４ｂとトランジスタＭ１１８との素子構造およびサイズの関係については開示されていない。するとＮＭＯＳダイオードＭ１０４ａの電流量とトランジスタＭ１１４の電流量とを所定の比率に設定したい場合に、トランジスタサイズの変更によって電流量の調整を行うと、電流の比率はサイズに正確には比例しないため回路設計が困難となり問題である。またトランジスタ間でサイズが異なると、電流密度が異なるなどの要因により、トランジスタ間で特性のばらつきが発生し、正確なデータ読み出しができなくなるおそれがあるため問題である。ＮＭＯＳダイオードＭ１０４ａとトランジスタＭ１１４は、接続が異なる上にサイズの制限もない。ＮＭＯＳダイオードＭ１０４ｂとトランジスタＭ１１８の関係も同じである。一般的に、Ｍ１０４ａとＭ１０４ｂが同一のサイズ、Ｍ１１４とＭ１１８が同一のサイズという制限、もしくはＭ１０４ａとＭ１０４ｂのサイズの比率と、Ｍ１１４とＭ１１８の比率とが同じである制限である。つまり、Ｍ１０４ａとＭ１０４ｂに流れる電流の差異または比率と、Ｍ１１４とＭ１１８の差異または比率がこの回路の重要な特性であり、これらの２つの特性は別々に制御されている。つまり、Ｍ１０４ａまたはＭ１０４ｂの電流値の制限と、Ｍ１１４またはＭ１１８の電流値の制限は別個に与えられる。また、電流検出素子であるＭ１０４ａの出力電位であるＳＥＮＳＥＡＲＹ（またはＭ１０４ｂの出力電圧ＳＥＮＳＥＲＥＦ）の電位により、差動増幅回路１３４のゲイン（増幅率）に制限が存在する。（一般に、ＳＥＮＳＥＡＲＹ/ＳＥＮＳＥＲＥＦ電位がＶＣＣ付近では、ゲインは減少する。）よって設計上の制約事項が存在し、それを超えると動作が不安定となる。
【０００５】
またＮＭＯＳダイオードＭ１０４ａとトランジスタＭ１１４との素子構造が異なる場合には、素子間で電流値のバラツキが発生し、正確なデータ読み出し動作ができなくなるおそれがあるため問題である。
【０００６】
また、検出部１３０と検出部１３２との設置数が異なる場合がある。すなわち、１個の検出部１３０に１個の差動アンプ部１３４が対応する一方、１個の検出部１３２に複数個の差動アンプ部１３４が対応する場合がある。このとき、検出部１３０の信号経路の寄生容量の方が、検出部１３２の信号経路の寄生容量よりも小さくなり、寄生容量差が発生する。すると信号伝達速度に差異が生じるため、データ読み出しエラーが発生するおそれがあるため問題である。また容量差を無くすため、検出部１３０側の信号経路に補正容量を付加すると、当該補正容量に起因して回路サイズの増大や消費電流の増大が発生するため問題である。
【０００７】
また図８の従来技術では、高位電源ＶＣＣおよび低位電源ＶＳＳの引き回しの構成については開示がない。すると電源配線の配置によっては、電源ノイズに対する耐性が低くなる場合や、配線幅の太い電源配線を用いる必要が生じる場合などがあるため問題である。また図８の従来技術では、各トランジスタ素子の配置については開示がない。すると素子の配置によっては、回路面積が増加する場合や、ノイズ遮断効果が十分に得られない場合などがあるため問題である。
【課題を解決するための手段】
【０００８】
本発明は前記背景技術の少なくとも１つの問題点を解消するためになされたものであり、トランジスタ間の電流量バラツキや特性バラツキの発生を防止することでデータ読み出しエラーを防止することができ、またトランジスタ間の電流量比率の調整を簡易化することで設計変更を容易に行うことができ、またデータ読み出し速度を上昇させることができる不揮発性記憶装置を提供することを目的とする。
【０００９】
前記目的を達成するためになされた本発明の不揮発性記憶装置は、リファレンスセルに応じた電流が流れるダイオード接続された第１導電型の第１トランジスタを備える第１電流検出回路と、選択されるメモリセルに応じた電流が流れるダイオード接続された第１導電型の第２トランジスタを備える第２電流検出回路と、第１トランジスタとカレントミラ接続される第１導電型の第３トランジスタを備えるバイアス回路と、第２トランジスタとカレントミラ接続される第１導電型の第４トランジスタを備え、第３トランジスタに流れる電流と第４トランジスタに流れる電流との差分に応じた信号を出力する差動増幅回路とを備え、第１トランジスタ乃至第４トランジスタは、所定サイズの第１導電型の単位トランジスタ素子が少なくとも一つ以上並列接続されることによって構成されることを特徴とする。
【００１０】
第１電流検出回路は、ダイオード接続された第１導電型の第１トランジスタを備える。第１トランジスタにはリファレンスセルに応じた電流が流れることで、電流−電圧変換が行われる。第２電流検出回路は、ダイオード接続された第１導電型の第２トランジスタを備える。
第２トランジスタにはメモリセルに応じた電流が流れることで、電流−電圧変換が行われる。バイアス回路は、第１トランジスタとカレントミラ接続される第１導電型の第３トランジスタを備える。第３トランジスタには、第１トランジスタから出力される電圧に応じた電流が流れる。差動増幅回路は、第２トランジスタとカレントミラ接続される第１導電型の第４トランジスタを備える。第４トランジスタには、第２トランジスタから出力される電圧に応じた電流が流れる。そして第３トランジスタに流れる電流と第４トランジスタに流れる電流との差分に応じた信号を出力する。第１トランジスタ乃至第４トランジスタは、単位トランジスタ素子が少なくとも一つ以上並列接続されることによって構成される。
【００１１】
第１トランジスタ乃至第４トランジスタは、単位トランジスタ素子が少なくとも一つ以上並列接続されることによって構成される。ここで単位トランジスタ素子とは、所定サイズの第１導電型のトランジスタのことである。よって例えば、カレントミラ接続される第１トランジスタと第３トランジスタとの電流量や、第２トランジスタと第４トランジスタとの電流量を所定の比率に設定する場合に、トランジスタの個数により、電流量の比率を定めることができる。このとき電流の比率は、単位トランジスタ素子の数に正確に比例するため、トランジスタ間の電流量バラツキを抑えることができる。これにより、正確なデータ読み出しが可能とされる。
【００１２】
また単位トランジスタ素子の数により電流量比率が定まることから、単位トランジスタ素子の電流密度は常に一定とされる。すると電流密度に依存して、トランジスタ間に特性バラツキが発生する事態を防止することができる。これにより、正確なデータ読み出しが可能とされる。
【００１３】
また高速動作が必要な場合には電流を増加させたり、低消費電力が要求される場合には電流を減らすなど、要求される特性によって各素子の電流量の変更が必要となる場合がある。この場合に単位トランジスタ素子の数の変更により電流量比率を調整できるため、トランジスタのサイズ変更等により電流量比率を調整する場合に比して、設計変更を簡易に行うことができる。
【００１４】
また、本発明の不揮発性記憶装置は、リファレンスセルの電流に応じたリファレンス電圧を出力する第１電流検出回路と、選択されるメモリセルの電流に応じたメモリセル電圧を出力する第２電流検出回路と、リファレンス電圧が入力され、リファレンスセルに応じた電流が流れる第１バイアス回路と、メモリセル電圧が入力されると共に第１バイアス回路にカレントミラ接続され、第１バイアス回路に流れる電流と、メモリセル電圧に応じた電流との差分に応じた信号を出力する第１差動増幅回路と、第１バイアス回路にカレントミラ接続される第２バイアス回路と、第１差動増幅回路から出力される信号が入力されると共に第２バイアス回路にカレントミラ接続され、第１差動増幅回路から出力される信号と第２バイアス回路から出力される信号とに応じた信号を出力する第２差動増幅回路とを備えることを特徴とする。
【００１５】
第１電流検出回路により、リファレンスセルに流れる電流がリファレンス電圧として出力される。また第２電流検出回路により、選択されるメモリセルに流れる電流がメモリセル電圧として出力される。第１バイアス回路では、リファレンス電圧が入力されリファレンスセルに応じた電流が流れる。また第１差動増幅回路では、メモリセル電圧が入力されると共に第１バイアス回路にカレントミラ接続され、第１バイアス回路に流れる電流とメモリセル電圧に応じた電流との差分に応じた信号を出力する。更に第２バイアス回路は、第１バイアス回路にカレントミラ接続される。第１差動増幅回路から出力される信号が入力されると共に第２バイアス回路にカレントミラ接続されている第２差動増幅回路により、第１差動増幅回路から出力される信号と第２バイアス回路から出力される信号とに応じた信号が出力される。
【００１６】
第１および第２バイアス回路を備えることにより、リファレンスセルから読み出される電流を十分な駆動能力で供給することができ、回路構成を簡略化することができると共に、読み出し速度の向上を図ることができる。
【発明の効果】
【００１７】
本発明によれば、トランジスタ間の電流量バラツキや特性バラツキの発生を防止することでデータ読み出しエラーを防止することや、トランジスタ間の電流量比率の調整を簡易化することで設計変更を容易に行うことや、データ読み出し速度を上昇させることが可能な不揮発性記憶装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の不揮発性半導体記憶装置について具体化した実施形態を図１乃至図６に基づき図面を参照しつつ詳細に説明する。第１実施形態について説明する。図１に、不揮発性の半導体記憶装置１のセンスアンプ構成を示す。半導体記憶装置１は、読み出し用カスコード回路１０、リファレンス用カスコード回路２０、差動増幅回路３０、バイアス回路４０を備える。
【００１９】
半導体記憶装置１は、Ｉ／Ｏ部３が１６個備えられる。また読み出し部２がＩ／Ｏ部３の１つに対して８セット配置される。すなわちリファレンス用カスコード回路２０が１つ備えられ、Ｉ／Ｏ部３は１６個備えられ、読み出し部２が１２８個備えられる。そして１６個のＩ／Ｏ部３で８セットのデータを同時に読み出す構成であるため、１２８個のメモリセルのデータが一度に読み出される。
【００２０】
リファレンス用カスコード回路２０には、基準電圧ＣＡＳｒｅｆが入力される。リファレンス用カスコード回路２０からはリファレンス電圧ＳＡＲＥＦＲ（ｎ）（ｎ＝０ｔｏ１５）が出力され、Ｉ／Ｏ部３のバイアス回路４０に入力される。バイアス回路４０からはリファレンス電位ＳＡＲＥＦＰ（ｗ）（ｗ＝０ｔｏ７）およびＳＡＲＥＦＮ（ｗ）が出力され、読み出し部２の差動増幅回路３０に入力される。
【００２１】
差動増幅回路３０および読み出し用カスコード回路１０は、それぞれ１２８個備えられている。読み出し用カスコード回路１０には基準電圧ＣＡＳｒｅｆが入力される。読み出し用カスコード回路１０から出力される読み出し電圧ＳＡｉｎ（ｗ、ｎ）は、差動増幅回路３０に入力される。差動増幅回路３０からは出力電圧ＳＡｏｕｔ（ｗ、ｎ）が出力される。またバイアス回路４０および差動増幅回路３０には、活性化信号ＰＤＢが入力される。
【００２２】
図２に、メモリセルに保持されるデータを読み出すための、読み出し用カスコード回路１０の回路構成を示す。読み出し用カスコード回路１０は、オペアンプＡＭＰ１、ＰＭＯＳトランジスタＱＰ１１およびＱＰ１２、ＮＭＯＳトランジスタＱＮ１１およびＱＮ１２を備える。ＰＭＯＳトランジスタＱＰ１１のソース端子は第２高位電源ＶＣＣ２に接続され、ドレイン端子は不図示のコアセルおよびオペアンプＡＭＰ１に接続され、ゲート端子にはオペアンプＡＭＰ１の出力端子が接続される。またＰＭＯＳトランジスタＱＰ１２のソース端子は第２高位電源ＶＣＣ２に接続され、ドレイン端子はＮＭＯＳトランジスタＱＮ１１のドレイン端子に接続され、ゲート端子にはオペアンプＡＭＰ１の出力端子が接続される。ＮＭＯＳトランジスタＱＮ１１のソース端子はＮＭＯＳトランジスタＱＮ１２のドレイン端子に接続され、ゲート端子はドレイン端子に接続される。ＮＭＯＳトランジスタＱＮ１２のソース端子は第２低位電位ＶＳＳ２に接続され、ゲート端子には活性化信号ＰＤＢが入力される。オペアンプＡＭＰ１には、基準電圧ＣＡＳｒｅｆおよびフィードバック電圧ＣＡＳＦＢが入力される。またオペアンプＡＭＰ１には、第１高位電源ＶＣＣ１および第１低位電源ＶＳＳ１が供給される。そしてオペアンプＡＭＰ１からは制御信号ＣＡＳＣＴＬ１が出力される。またＮＭＯＳトランジスタＱＮ１１のドレインからは、読み出し電圧ＳＡｉｎが出力される。
【００２３】
図３に、リファレンスセルに保持されるデータを読み出すための、リファレンス用カスコード回路２０の回路構成を示す。リファレンス用カスコード回路２０は、オペアンプＡＭＰ２、ＰＭＯＳトランジスタＱＰ２１およびＱＰ２２、ＮＭＯＳトランジスタＱＮ２１およびＱＮ２２を備える。ＮＭＯＳトランジスタＱＮ２１のドレインからは、リファレンス電圧ＳＡＲＥＦＲが出力される。その他のリファレンス用カスコード回路２０の構成は、読み出し用カスコード回路１０と同様であるため、ここでは詳細な説明を省略する。
【００２４】
図４に、差動増幅回路３０および０バイアス回路４０の回路構成を示す。バイアス回路４０には、リファレンス用カスコード回路２０から出力されるリファレンス電圧ＳＡＲＥＦＲ（ｎ）が入力される。このときｎは０〜１５までであり、リファレンス用カスコード回路２０の１つ当たり、バイアス回路４０が１６個備えられる。バイアス回路４０からは、リファレンス電位ＳＡＲＥＦＰ（ｗ）およびＳＡＲＥＲＮ（ｗ）が出力され、差動増幅回路３０に入力される。このときｗは０〜７までであり、バイアス回路４０の１個当たりに差動増幅回路３０が８個備えられる。
【００２５】
バイアス回路４０は、回路４１および４２を備える。回路４１は、第３高位電源ＶＣＣ３と第３低位電源ＶＳＳ３との間に、ＰＭＯＳトランジスタＱＰ４１、ＮＭＯＳトランジスタＱＮ４１およびＱＮ４２が直列接続された構成を備える。ＰＭＯＳトランジスタＱＰ４１のゲート端子はドレイン端子に接続されることで、ダイオード接続が構成される。ＮＭＯＳトランジスタＱＮ４１のゲートには、リファレンス電圧ＳＡＲＥＦＲ（ｎ）が入力される。ＮＭＯＳトランジスタＱＮ４１は、リファレンス用カスコード回路２０のＮＭＯＳトランジスタＱＮ２１とカレントミラ接続される。ＮＭＯＳトランジスタＱＮ４２のゲートには、活性化信号ＰＤＢが入力される。
【００２６】
回路４２は、第３高位電源ＶＣＣ３と第２低位電源ＶＳＳ２との間に、ＰＭＯＳトランジスタＱＰ４２、ＮＭＯＳトランジスタＱＮ４３およびＱＮ４４が直列接続された構成を備える。ＮＭＯＳトランジスタＱＮ４３のゲート端子はドレイン端子に接続されることで、ダイオード接続が構成される。ＰＭＯＳトランジスタＱＰ４２は、ＱＰ４１とカレントミラ接続される。ＮＭＯＳトランジスタＱＮ４４のゲートには、活性化信号ＰＤＢが入力される。
【００２７】
差動増幅回路３０には、読み出し用カスコード回路１０の各々から出力される読み出し電圧ＳＡｉｎが入力される。また差動増幅回路３０には、バイアス回路４０から出力されるリファレンス電位ＳＡＲＥＦＰ（ｗ）およびＳＡＲＥＲＮ（ｗ）が入力される。差動増幅回路３０は、回路４３および４４を備える。回路４３は、第３高位電源ＶＣＣ３と第２低位電源ＶＳＳ２との間に、ＰＭＯＳトランジスタＱＰ３１、ＮＭＯＳトランジスタＱＮ３１およびＱＮ３２が直列接続された構成を備える。ＰＭＯＳトランジスタＱＰ３１は、ＰＭＯＳトランジスタＱＰ４１とカレントミラ接続される。ＰＭＯＳトランジスタＱＰ３１のドレインからは、出力電圧ＳＡＢが出力される。ＮＭＯＳトランジスタＱＮ３１のゲートには、読み出し電圧ＳＡｉｎが入力される。ＮＭＯＳトランジスタＱＮ３２のゲートには、活性化信号ＰＤＢが入力される。
【００２８】
回路４４は、第３高位電源ＶＣＣ３と第２低位電源ＶＳＳ２との間に、ＰＭＯＳトランジスタＱＰ３２、ＮＭＯＳトランジスタＱＮ３３およびＱＮ３４が直列接続された構成を備える。ＮＭＯＳトランジスタＱＮ３３は、ＱＮ４３とカレントミラ接続される。ＰＭＯＳトランジスタＱＰ３２のゲートには出力電圧ＳＡＢが入力され、ドレインからは出力電圧ＳＡｏｕｔが出力される。ＮＭＯＳトランジスタＱＮ３４のゲートには、活性化信号ＰＤＢが入力される。
【００２９】
ここで、回路４１、４２、４３、および４４は、それぞれ本願における、第１バイアス回路、第２バイアス回路、第１差動増幅回路、および第２差動増幅回路の一例である。
【００３０】
Ｍファクタについて説明する。本実施形態では、読み出し用カスコード回路１０、リファレンス用カスコード回路２０、差動増幅回路３０、バイアス回路４０に備えられる各トランジスタは、全て同一サイズの素子である単位トランジスタ素子が少なくとも一つ以上並列接続されることで構成される。このときの単位トランジスタ素子の配置個数をＭファクタと定義する。読み出し用カスコード回路１０（図２）に備えられるＰＭＯＳトランジスタＱＰ１１のＭファクタはＭ＝６、ＰＭＯＳトランジスタＱＰ１２のＭファクタはＭ＝３、ＮＭＯＳトランジスタＱＮ１１およびＱＮ１２のＭファクタはＭ＝２とされる。またリファレンス用カスコード回路２０（図３）のＰＭＯＳトランジスタＱＰ２１およびＱＰ２２のＭファクタはＭ＝６とされ、ＮＭＯＳトランジスタＱＮ２１およびＱＮ２２のＭファクタは共にＭ＝４とされる。よって、読み出し用カスコード回路１０のＰＭＯＳトランジスタＱＰ１２（Ｍ＝３）に比して、リファレンス用カスコード回路２０のＰＭＯＳトランジスタＱＰ２２（Ｍ＝６）のＭファクタの値が２倍に設定され、電流供給能力も２倍とされる。また図４において、バイアス回路４０に備えられるＮＭＯＳトランジスタＱＮ４１乃至ＱＮ４４、ＰＭＯＳトランジスタＱＰ４１およびＱＰ４２のＭファクタは全てＭ＝１とされる。また差動増幅回路３０に備えられるＮＭＯＳトランジスタＱＮ３１乃至ＱＮ３４、ＰＭＯＳトランジスタＱＰ３１およびＱＰ３２のＭファクタは全てＭ＝１とされる。
【００３１】
読み出し用カスコード回路１０、リファレンス用カスコード回路２０の動作を説明する。まず半導体記憶装置１の動作開始に伴い、活性化信号ＰＤＢがハイレベルとされ、読み出し用カスコード回路１０、リファレンス用カスコード回路２０、差動増幅回路３０、バイアス回路４０が全て活性化される。
【００３２】
読み出し用カスコード回路１０の動作を説明する。オペアンプＡＭＰ１は、フィードバック電圧ＣＡＳＦＢを基準電圧ＣＡＳｒｅｆに合わせるための制御信号ＣＡＳＣＴＬ１を、ＰＭＯＳトランジスタＱＰ１１およびＱＰ１２のゲート端子に印加する。これにより、メモリセルからデータを読み出す際において、ビット線電位が一定値に保たれるため、過剰なストレスが回路に与えられることを回避することができ、また読み出し動作を正常に行うことができる。
【００３３】
このとき、メモリセルに保持される”１”または”０”に応じた電流Ｉｃｏｒｅが、ＰＭＯＳトランジスタＱＰ１１に流れる。ＰＭＯＳトランジスタＱＰ１１（Ｍ＝６）とＱＰ１２（Ｍ＝３）とのＭファクタ比は２：１であるため、ＰＭＯＳトランジスタＱＰ１２には、電流Ｉｃｏｒｅ／２が流れる。そしてダイオード接続されたＮＭＯＳトランジスタＱＮ１１において、電流−電圧変換が行われ、電流Ｉｃｏｒｅ／２に応じた読み出し電圧ＳＡｉｎが出力される。
【００３４】
リファレンス用カスコード回路２０の動作を説明する。オペアンプＡＭＰ２は、フィードバック電圧ＣＡＳＦＢを基準電圧ＣＡＳｒｅｆに合わせるための制御信号ＣＡＳＣＴＬ２を、ＰＭＯＳトランジスタＱＰ２１およびＱＰ２２のゲート端子に印加する。このとき、リファレンスセルにより定まる電流Ｉｒｅｆが、ＰＭＯＳトランジスタＱＰ２１に流れる。ＰＭＯＳトランジスタＱＰ２１（Ｍ＝６）とＱＰ２２（Ｍ＝６）とのＭファクタ比は１：１であるため、ＰＭＯＳトランジスタＱＰ１２に流れる電流も電流Ｉｒｅｆとなる。そしてダイオード接続されたＮＭＯＳトランジスタＱＮ２１において、電流−電圧変換が行われ、電流Ｉｒｅｆに応じたリファレンス電圧ＳＡＲＥＦＲが出力される。
【００３５】
差動増幅回路３０とバイアス回路４０との作用を説明する。差動増幅回路３０およびバイアス回路４０では、読み出し用カスコード回路１０から出力される読み出し電圧ＳＡｉｎと、リファレンス用カスコード回路２０から出力されるリファレンス電圧ＳＡＲＥＦＲとを比較することで、メモリセルに書き込まれているデータの”１”または”０”の判定が行われる。ここでバイアス回路４０は、リファレンス電位ＳＡＲＥＦＰおよびＳＡＲＥＦＮを８個の差動増幅回路３０に供給する役割を有している。
【００３６】
回路４１と回路４３との動作を説明する。これらの回路は、電流Ｉｃｏｒｅと電流Ｉｒｅｆとの差を増幅する第１段目の差動増幅器を構成する。まず活性化信号ＰＤＢがハイレベルとされ、差動増幅回路３０とバイアス回路４０とが動作状態とされる。リファレンス用カスコード回路２０のＮＭＯＳトランジスタＱＮ２１（Ｍ＝４）と、回路４１のＮＭＯＳトランジスタＱＮ４１（Ｍ＝１）とのＭファクタ比は４：１であるため、ＮＭＯＳトランジスタＱＮ４１には、電流Ｉｃｏｒｅ／４が流れる。電流Ｉｃｏｒｅ／４は、ダイオード接続されたＰＭＯＳトランジスタＱＰ４１によって電流−電圧変換され、リファレンス電位ＳＡＲＥＦＰ（ｗ）として差動増幅回路３０の各々へ出力される。
【００３７】
リファレンス電位ＳＡＲＥＦＰ（ｗ）は、回路４３のＰＭＯＳトランジスタＱＰ３１のゲートに印加される。ＰＭＯＳトランジスタＱＰ４１（Ｍ＝１）とＱＰ３１（Ｍ＝１）とはカレントミラ接続され、またＭファクタはＭ＝１で同一であるため、ＰＭＯＳトランジスタＱＰ３１には電流Ｉｒｅｆ／４が流れる。またＮＭＯＳトランジスタＱＮ３１のゲートには読み出し電圧ＳＡｉｎが印加され、読み出し電圧ＳＡｉｎに応じた電流が流れる。よって回路４３において、読み出し電圧ＳＡｉｎに応じた電流と、リファレンス電圧ＳＡＲＥＦＲに応じた電流との差分が取られ、当該差分に応じた差動増幅が行われ、出力電圧ＳＡＢとして出力される。出力電圧ＳＡＢは、ＳＡｉｎの上昇に応じて低下し、また、ＳＡｉｎの低下に応じて上昇する。
【００３８】
回路４２と回路４４との動作を説明する。これらは、出力電圧ＳＡＢをさらに増幅することで、差動増幅回路３０のゲインをより高くするための差動増幅器を構成する。ＰＭＯＳトランジスタＱＰ４１（Ｍ＝１）とＱＰ４２（Ｍ＝１）とのＭファクタ比は１：１であるため、ＰＭＯＳトランジスタＱＰ４２には、電流Ｉｒｅｆ／４が流れる。するとダイオード接続されたＮＭＯＳトランジスタＱＮ４３によって、電流Ｉｒｅｆ／４に応じたリファレンス電位ＳＡＲＥＦＮ（ｗ）が、差動増幅回路３０の各々へ出力される。
【００３９】
リファレンス電位ＳＡＲＥＦＮ（ｗ）は、回路４４のＮＭＯＳトランジスタＱＮ３３のゲートに印加される。ＮＭＯＳトランジスタＱＮ４３（Ｍ＝１）とＱＮ３３（Ｍ＝１）とはカレントミラ接続され、またＭファクタはＭ＝１で同一であるため、ＮＭＯＳトランジスタＱＮ３３には電流Ｉｒｅｆ／４が流れる。またＰＭＯＳトランジスタＱＰ３２のゲートには、出力電圧ＳＡＢが印加される。よって回路４４において、出力電圧ＳＡＢに応じた電流と、リファレンス電圧ＳＡＲＥＦＲに応じた電流との差分が取られ、当該差分に応じた差動増幅が行われ、電圧ＳＡｏｕｔとして出力される。
【００４０】
これにより、差動増幅回路３０とバイアス回路４０とによって差動増幅動作が行われる。そして読み出し電圧ＳＡｉｎの上昇に応じて、出力電圧ＳＡＢが低下し、出力電圧ＳＡｏｕｔが上昇する。一方、読み出し電圧ＳＡｉｎの低下に応じて、出力電圧ＳＡＢが上昇し、出力電圧ＳＡｏｕｔが低下する。出力電圧ＳＡｏｕｔは不図示のデコーダ回路に入力され、メモリセルに保持されているデータの”１””０”判定が行われる。
【００４１】
Ｍファクタによる効果を説明する。ＮＭＯＳトランジスタＱＮ２１とＱＮ４１との電流量を４：１の比率に設定する場合において、例えば、トランジスタサイズの変更によって電流量比を決める場合には、電流の比率はサイズに正確には比例しないので、サイズによる特性変動を把握して設計する必要がある。この場合、トランジスタ間に電流量ばらつきが発生したり、回路設計が複雑となる事態が発生するため問題である。しかし本発明におけるＮＭＯＳトランジスタＱＮ２１とＱＮ４１とは、サイズおよび素子構造が同一のＮ型単位トランジスタ素子が４：１の数の比率で並列接続されることで構成されている。すると電流の比率は、Ｎ型単位トランジスタ素子の数に正確に比例するため、正確にＮＭＯＳトランジスタＱＮ２１とＱＮ４１との電流量を４：１の比率に設定することができる。よってトランジスタ間の電流量バラツキを抑えることができる。
【００４２】
また本実施形態では、読み出し用カスコード回路１０、リファレンス用カスコード回路２０、差動増幅回路３０、バイアス回路４０に備えられるトランジスタは、Ｎ型単位トランジスタ素子およびＰ型単位トランジスタ素子が少なくとも１つ以上並列接続されることで構成されている。すると高速動作が必要な場合には電流を増加させたり、低消費電力が要求される場合には電流を減らすなど、要求される特性によって各トランジスタの電流量の変更が必要となる場合においても、単位トランジスタ素子の数の変更により電流量比率を調整できるため、設計変更を簡易に行うことが可能となる。
【００４３】
また単位トランジスタ素子の数により電流量比率が定まることから、単位トランジスタ素子の電流密度は常に一定とされる。すると電流密度に依存して、トランジスタ間に特性バラツキが発生する事態を防止することができる。よって正確なデータ読み出し動作を行うことが可能となる。
【００４４】
またバイアス回路４０の効果を説明する。バイアス回路４０がない場合には、１個のリファレンス用カスコード回路２０に対して１２８個の差動増幅回路が接続される一方、１２８個の読み出し用カスコード回路１０が１２８個の差動増幅回路３０に接続される。この場合、読み出し用カスコード回路１０から出力される読み出し電圧ＳＡｉｎの出力経路と、リファレンス用カスコード回路２０から出力されるリファレンス電圧ＳＡＲＥＦＲの出力経路との寄生容量値の比率が、１：１２８と大きくなる。すると信号伝達速度差が発生し、読み出しエラーの原因となるため問題である。また信号伝達速度差を縮小するため、読み出し用カスコード回路１０の出力経路へ補正容量を付加すると、読み出し速度の低下が発生するため問題である。
【００４５】
しかし本実施形態では図１において、バイアス回路４０を備えることにより、１個のリファレンス用カスコード回路２０は１６個のバイアス回路４０へ接続される。すると読み出し用カスコード回路１０とリファレンス用カスコード回路２０との出力経路間の寄生容量値の比率を、１：１６と小さくすることができる。よって読み出し用カスコード回路１０の出力経路へ補正容量を付加する必要がなくなる。これにより、一つのリファレンス用カスコード回路２０から多数の差動増幅回路３０を駆動する場合において、データ読み出し速度を上昇させることが可能となる。本実施例では１６個のＩ／Ｏ部３と、各Ｉ／Ｏ部はそれぞれ８つの読み出し部２を持つと説明してきた。ここで、バイアス回路４０は各Ｉ／Ｏ部に属し、各バイアス回路は各Ｉ／Ｏに属する８つの読み出し回路に対応している。これは一つの最適な配置例なのである。一方、他に最適な配置例もある。各Ｉ／Ｏ部に属する８つの読み出し部は、３ビットのアドレスにより選択される。これを一般にページアドレスと呼び、０〜７の各ページアドレスにバイアス回路４０を対応させることも可能である。すなわち、図１において、３をページ部（ｎ＝０  ｔｏ  ７）、２をＩ／Ｏ部（ｗ＝０  ｔｏ  １５）と読み替えることにより実現できる。
【００４６】
さらに、読み出し用カスコード回路１０のＰＭＯＳトランジスタＱＰ１２（Ｍ＝３）に比して、リファレンス用カスコード回路２０のＰＭＯＳトランジスタＱＰ２２（Ｍ＝６）のＭファクタが２倍大きく設定されている。ここで電流の比は、トランジスタの配置数に比例するため、読み出し用カスコード回路１０に比してリファレンス用カスコード回路２０の電流供給能力を２倍とすることができる。すると、読み出し用カスコード回路１０とリファレンス用カスコード回路２０と間の信号伝達速度差をさらに縮めることが可能となる。よってこれによっても、一つのリファレンス用カスコード回路２０から多数の差動増幅回路３０を駆動する場合において、データ読み出し速度を上昇させることが可能となる。
【００４７】
以上説明したように、第１実施形態に係る半導体記憶装置１によれば、第１に、各トランジスタが、サイズおよび素子構造が同一の単位トランジスタ素子が複数個並列接続されることで構成されることにより、単位トランジスタ素子数の変更によって電流量を正確に調整できるため、トランジスタ間の電流量バラツキを抑えることができる。第２に、要求される特性によって各トランジスタの電流量の変更が必要となる場合においても、単位トランジスタ素子の数の変更により電流量比率を調整できるため、設計変更を簡易に行うことが可能となる。第３に、単位トランジスタ素子を少なくとも１つ以上並列接続することで各トランジスタを構成するため、トランジスタ間に特性バラツキが発生する事態を防止することができる。第４に、バイアス回路４０を備えることにより、読み出し用カスコード回路１０とリファレンス用カスコード回路２０との出力信号経路間の寄生容量値に基づく特性差を縮小できるため、一つのリファレンス用カスコード回路２０から多数の差動増幅回路３０を駆動する場合において、データ読み出し速度を上昇させることが可能となる。
【００４８】
第２実施形態について、図４および図５を用いて説明する。第２実施形態は、高位電源ＶＣＣおよび低位電源ＶＳＳの引き回しの構成についての実施形態である。本実施形態に係る半導体記憶装置１では、高位電源ＶＣＣを供給する基幹電源配線および低位電源ＶＳＳを供給する基幹電源配線を備える。高位側の基幹電源配線からは、第１高位電源ＶＣＣ１乃至第３高位電源ＶＣＣ３の３系統に係る電源配線が分岐される。また低位側の基幹電源配線からは、第１低位電源ＶＳＳ１乃至第３低位電源ＶＳＳ３の３系統に係る電源配線が分岐される。
【００４９】
図２および図３に示すように、オペアンプＡＭＰ１およびＡＭＰ２には、第１高位電源ＶＣＣ１および第１低位電源ＶＳＳ１が供給される。カレントミラ接続されるＮＭＯＳトランジスタＱＮ１１（図２）とＱＮ３１（図４）、およびＱＮ４３とＱＮ３３のソース端子には第２低位電源ＶＳＳ２が供給される。またカレントミラ接続されるＮＭＯＳトランジスタＱＮ２１（図３）とＱＮ４１（図４）のソース端子には第３低位電源ＶＳＳ３が供給される。またカレントミラ接続されるＰＭＯＳトランジスタＱＰ４１、ＱＰ４２、ＱＰ３１のソース端子には第３高位電源ＶＣＣ３が供給される。また図２において、制御信号ＣＡＳＣＴＬ１が共通に入力されるＰＭＯＳトランジスタＱＰ１１とＱＰ１２のソース端子には第２高位電源ＶＣＣ２が供給される。また図３において、制御信号ＣＡＳＣＴＬ２が共通に入力されるＰＭＯＳトランジスタＱＰ２１とＱＰ２２のソース端子にも第２高位電源ＶＣＣ２が供給される。
【００５０】
ここで第２高位電源ＶＣＣ２は、制御信号ＣＡＳＣＴＬ１およびＣＡＳＣＴＬ２の基準となるため、１つの読み出し用カスコード回路１０内または１つのリファレンス用カスコード回路２０内で同じ電位である必要がある。また第３高位電源ＶＣＣ３は、カレントミラ接続されるＰＭＯＳトランジスタのソース電源であるため、対応する差動増幅回路３０とバイアス回路４０との間で同じ電位である必要がある。
【００５１】
本発明の第１の効果を説明する。半導体記憶装置１の電源配線の引き回しの設計時においては、電流消費による電源配線の電圧勾配の発生を常に考慮しなければならない。そしてオペアンプＡＭＰ１およびＡＭＰ２に接続される電源線には、大きな電圧勾配が発生する。よってオペアンプＡＭＰ１およびＡＭＰ２に、第１高位電源ＶＣＣ１および第１低位電源ＶＳＳ１が供給される構成とすることで、カレントミラ接続されるトランジスタのソース電源などの微小な電圧変動の発生も問題となる電源配線と、オペアンプの電源配線とを別系統にすることができる。これにより、半導体記憶装置１の電源ノイズに対する耐性を向上させることができる。
【００５２】
第２の効果を説明する。半導体記憶装置１では、微小な電位差を増幅する。よってカレントミラ接続されるトランジスタや、共通のゲート電圧が入力されるトランジスタなどの、対応関係を有するトランジスタでは、ソース端子間の電位差の発生をなるべく防止する必要がある。また１個のバイアス回路４０に対して８個の差動増幅回路３０が接続されることから、正確なデータ読み出しのためには、差動増幅回路３０間において対応関係を有するトランジスタにおいて、ソース端子間の電位差の発生をなるべく防止する必要がある。よって対応関係を有するトランジスタ間のソース電源を共通化することにより、電圧降下等が生じた場合であっても、ソース端子間では電位差が発生しないため、電源ノイズに対する耐性を向上させることができる。
【００５３】
第３の効果を説明する。オペアンプＡＭＰ１およびＡＭＰ２などの電圧変動に耐性がある回路と、差動増幅回路３０などの電圧変動に耐性がない回路とを一緒の電源線に接続する場合には、電源配線に電圧勾配が発生しにくくなるように、配線幅の太い低インピーダンスの電源配線が必要であった。しかし本実施形態では、電圧変動に耐性がある回路に接続される電源配線と、電圧変動に耐性がない回路に接続される電源配線とを分離することで、電源配線ごとに電圧勾配に対する設計マージンを最適化することができる。すなわち、電圧変動に耐性があるオペアンプＡＭＰ１およびＡＭＰ２に対して、第１高位電源ＶＣＣ１および第１低位電源ＶＳＳ１を供給する電源配線については、配線幅を狭くすることができる。また電圧変動に耐性がない回路に対して、第２高位電源ＶＣＣ２、第３高位電源ＶＣＣ３、第２低位電源ＶＳＳ２、第３低位電源ＶＳＳ３を供給する電源配線についても、オペアンプＡＭＰ１およびＡＭＰ２の影響を受けないこと、またカスコード回路１０および２０でMファクタを調整することにより、バイアス回路４０や差動増幅回路３０の消費電力を小さくすることも容易な設計であるため、配線幅を狭くすることができる。このように本発明の適用により、電源配線ごとに設計マージンを最適化することで、電源配線が占めるトータル面積を縮小できるため、回路規模を縮小することが可能となる。また電源を分離し、設計マージンを最適化したことで、電源設計を従来よりも簡易に行うことが可能となる。
【００５４】
なお、電源配線の分岐方法についてはこの形態に限られない。例えば本実施形態では、第２高位電源ＶＣＣ２、第３高位電源ＶＣＣ３、第２低位電源ＶＳＳ２、第３低位電源ＶＳＳ３はそれぞれ電圧変動に耐性がない回路に対して供給されている。また、前述の通り、カスコード回路１０および２０でMファクタを調整することにより、バイアス回路４０や差動増幅回路３０の消費電力を小さくすることも容易な設計であるため、第２高位電源ＶＣＣ２と第３高位電源ＶＣＣ３を一本の電源線へまとめ、第２低位電源ＶＳＳ２と第３低位電源ＶＳＳ３とを一本の電源線へまとめることも可能である。
【００５５】
以上を考慮した、半導体記憶装置１における実際の電源配線の配置例を、図５に示す。配線Ｗ１は高位電源ＶＣＣを供給する基幹電源配線であり、配線Ｗ２は低位電源ＶＳＳを供給する基幹電源配線である。配線Ｗ１およびＷ２の両側に、回路領域５０および５１が配置される。回路領域５０には、バイアス回路４０が４個備えられ、また１個のバイアス回路４０に対して１６個の読み出し用カスコード回路１０および差動増幅回路３０が接続されている。また回路領域５１も、回路領域５０と同様の回路構成を備える。
【００５６】
配線Ｗ１からは、第１高位電源ＶＣＣ１を供給する配線ＷＣ１と、第２高位電源ＶＣＣ２および第３高位電源ＶＣＣ３を供給する配線ＷＣ２とが分岐している。また配線Ｗ２からは、第１低位電源ＶＳＳ１を供給する配線ＷＳ１と、第２低位電源ＶＳＳ２および第３低位電源ＶＳＳ３を供給する配線ＷＳ２とが分岐している。配線ＷＣ１、ＷＣ２、ＷＳ１、ＷＳ２は、それぞれ回路領域５０および５１に電源を供給する。配線ＷＣ１およびＷＳ１は、前述の通り、電圧変動に対して耐性があるオペアンプＡＭＰ１およびＡＭＰ２に接続される電源配線であるため、配線幅を狭くすることができる。また配線ＷＣ２およびＷＳ２は、前述の通り、オペアンプＡＭＰ１およびＡＭＰ２の影響による電圧変動を受けないことから、配線幅を狭くすることができる。
【００５７】
また基幹電源配線である配線Ｗ１およびＷ２は、回路領域５０と５１との中間に配置される。よって、配線Ｗ１およびＷ２が、回路領域５０および５１の端部に配置される場合に比して、配線ＷＣ１、ＷＣ２、ＷＳ１、ＷＳ２に発生する電圧勾配の値を略半分とすることができる。
【００５８】
以上説明したように、第２実施形態に係る半導体記憶装置１によれば、第１に、微小な電圧変動の発生が問題となる電源配線と問題にならない電源配線とを別系統にすることができる。これにより、電源ノイズに対する耐性を向上させることができる。第２に、対応関係を有するトランジスタ間のソース電源を共通化することにより、電圧降下等が生じた場合であってもソース端子間において電位差が発生することを防止できる。これにより電源ノイズに対する耐性を向上させることができる。第３に、電圧変動に耐性がある回路に接続される電源配線と、電圧変動に耐性がない回路に接続される電源配線とを分離することで、電源配線ごとに電圧勾配に対する設計マージンを最適化することができる。これにより、電源配線が占める面積を縮小できるため、回路規模を縮小することが可能となる。また電源を分離し、設計マージンを最適化したことで、電源設計を従来よりも簡易に行うことが可能となる。
【００５９】
第３実施形態について図６を用いて説明する。第３実施形態は、素子構造についての実施形態である。半導体記憶装置１は、読み出し用カスコード回路１０、リファレンス用カスコード回路２０、差動増幅回路３０、バイアス回路４０を備える。これらの回路のＮＭＯＳトランジスタ素子は全て共通のＰｗｅｌｌ領域ＰＷ内に配置され、ＰＭＯＳトランジスタ素子は全て共通のＮｗｅｌｌ領域ＮＷ内に配置される。
【００６０】
作用を説明する。フラッシュメモリでは、イレース動作を行うためにマイナス電位を使用する。このため、Ｐ型基板にフラッシュメモリを作成する際に、トリプルウェル構造が必要となる。これはＮＭＯＳトランジスタが作成されるＰｗｅｌｌ領域を完全に取り囲むＮｗｅｌｌ領域を有することで、Ｐｗｅｌｌ領域を基板から完全に分離する構造である。これにより、ＮＭＯＳトランジスタにマイナス電位を与える効果と、基板を通じた他回路からのノイズを遮断する効果が得られる。一方、物理的に分離したＰｗｅｌｌ領域が多数存在すると、ウェル分離に必要なＮｗｅｌｌ領域の面積が増加するため、回路面積は増大する。
【００６１】
そして本発明では、読み出し用カスコード回路１０の電流負荷であるＮＭＯＳトランジスタＱＮ１１、差動増幅回路３０の入力素子であるＮＭＯＳトランジスタＱＮ３１、リファレンス用カスコード回路２０の電流負荷であるＮＭＯＳトランジスタＱＮ２１、バイアス回路４０の入力素子であるＮＭＯＳトランジスタＱＮ４１に同一サイズ・同一構成のＮＭＯＳトランジスタ素子を用いている。また同様に、読み出し用カスコード回路１０のＰＭＯＳトランジスタＱＰ１１およびＱＰ１２、差動増幅回路３０のＰＭＯＳトランジスタＱＰ３１およびＱＰ３２、リファレンス用カスコード回路２０のＰＭＯＳトランジスタＱＰ２１およびＱＰ２２、バイアス回路４０のＰＭＯＳトランジスタＱＰ４１およびＱＰ４２に同一サイズ・同一構成のＰＭＯＳトランジスタ素子を用いている。これにより、読み出し用カスコード回路１０、リファレンス用カスコード回路２０、差動増幅回路３０、バイアス回路４０を一体で配置することができる。よって、微小電流を流す全てのＮＭＯＳトランジスタ素子を共通のＰｗｅｌｌ領域ＰＷに配置することができると共に、微小電流を流す全てのＰＭＯＳトランジスタ素子を共通のＮｗｅｌｌ領域ＮＷに配置することができる。
【００６２】
これにより第１に、Ｎｗｅｌｌ領域ＮＷ、Ｐｗｅｌｌ領域ＰＷの数を増加させることがないため、回路面積の増加を抑えることが可能となる。また第２に、微小電流を流すＮＭＯＳトランジスタ素子を全て共通のＰｗｅｌｌ領域ＰＷに配置することで、ノイズ遮断効果を向上させることができる。また第３に、前述の通りＭファクタを用いた設計では、全て同じサイズのトランジスタ素子を使用することが可能であるので、同じサイズのＰＭＯＳ及びＮＭＯＳトランジスタを同じＷｅｌｌ内に同じ方向で整然と配置できることを示している。これにより同じサイズであっても、乱雑に配置した場合と比較して、製造バラツキを小さく抑えられることが期待できる。
【００６３】
特に、それぞれのバンクメモリで同時に違う機能をするＳＯ（Ｓｉｍｕｌｔａｎｅｏｕｓ  Ｏｐｅｒａｔｉｏｎ）機能を備えた、低電圧電源の不揮発性メモリにおいては、ノイズが発生しやすい。これは例えば、バンク１でイレースまたはプログラム動作を行い、バンク２でリード動作を行う場合、バンク１では例えば９（Ｖ）の内部高電圧のチャージ／ディスチャージが扱われるが、バンク２では１．８（Ｖ）の電源が用いられるため、バンク１からバンク２に対して大きなノイズを与える。しかし、本発明により、ノイズ耐性が向上しているため、ＳＯ機能を備えた不揮発性メモリにおいてもノイズをより確実に遮断することが可能となる。
【００６４】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。読み出し用カスコード回路１０、リファレンス用カスコード回路２０はそれぞれ図２および図３に示す回路であるとしたが、この形態に限られない。例えば図７に示すようなカスコード回路に対しても本発明を適用することができる。この回路ではビット線電位は、トランジスタＴ２と抵抗素子Ｒ２との比率で求まる回路定数により定められる。
【００６５】
また半導体記憶装置１において、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの配置はこの形態に限られない。ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを入れ替え、高位電源ＶＣＣと低位電源ＶＳＳとを入れ替えても、同様の動作および作用が得られることは言うまでもない。
【００６６】
なお、ＮＭＯＳトランジスタＱＮ２１は第１トランジスタの一例、ＮＭＯＳトランジスタＱＮ１１は第２トランジスタの一例、ＮＭＯＳトランジスタＱＮ４１は第３トランジスタの一例、ＮＭＯＳトランジスタＱＮ３１は第４トランジスタの一例、ＰＭＯＳトランジスタＱＰ４１は第５トランジスタの一例、ＰＭＯＳトランジスタＱＰ３１は第６トランジスタの一例、リファレンス用カスコード回路２０は第１電流検出回路の一例、読み出し用カスコード回路１０は第２電流検出回路の一例、低位電源ＶＳＳは第１電位電源の一例、高位電源ＶＣＣは第２位電源の一例、第３低位電源ＶＳＳ３は第１電源配線の一例、第２低位電源ＶＳＳ２は第２電源配線の一例、第３高位電源ＶＣＣ３は第３電源配線の一例、第１低位電源ＶＳＳ１は第４電源配線の一例、第１高位電源ＶＣＣ１は第５電源配線のそれぞれ一例である。
【図面の簡単な説明】
【００６７】
【図１】不揮発性の半導体記憶装置１のセンスアンプ構成を示す図である。
【図２】読み出し用カスコード回路１０の回路構成を示す図である。
【図３】リファレンス用カスコード回路２０の回路構成を示す図である。
【図４】差動増幅回路３０およびバイアス回路４０の回路構成を示す図である。
【図５】半導体記憶装置１における実際の電源配線の配置例を示す図である。
【図６】半導体記憶装置１の素子構造を示す図である。
【図７】他のカスコード回路の回路構成を示す図である。
【図８】従来の不揮発性半導体記憶装置のセンスアンプ構成を示す図である。
【符号の説明】
【００６８】
１０  読み出し用カスコード回路
２０  リファレンス用カスコード回路
３０  差動増幅回路
４０  バイアス回路
ＡＭＰ１、ＡＭＰ２  オペアンプ
ＳＡＲＥＦＲ、ＳＡＲＥＦＰ、ＳＡＲＥＦＮ  リファレンス電位
ＳＡｉｎ  読み出し電圧
ＳＡｏｕｔ  出力電圧
ＶＣＣ１ないしＶＣＣ３  第１高位電源ないし第３高位電源
ＶＳＳ１ないしＶＳＳ３  第１低位電源ないし第３低位電源
【図１】
2008152867.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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