(57)【要約】【課題】  回路規模を抑えたまま、メモリセルの初期化を行なうことができる半導体メモリ装置を提供する。【解決手段】  初期化時に入力される制御信号Ｉｎｉｔにより第１のワード線５１を‘Ｌ’レベルにするとともに、ＡＮＤゲート２２からの‘Ｈ’レベルの出力信号により第２のワード線５２を‘Ｈ’レベルにし、メモリセル１１，１２内の、第１のワード線５１に接続されたアクセストランジスタ４１，４４をオフ状態，第２のワード線５２に接続されたアクセストランジスタ４２，４３をオン状態にする。【選択図】  図１
2008140475.tif 000002
【特許請求の範囲】
【請求項１】
２つのインバータの互いの入力と出力が接続され、該２つのインバータそれぞれの出力が一対のアクセストランジスタそれぞれを介して一対のビット線それぞれに接続されている複数のメモリセルを備えた半導体メモリ装置において、
アドレス信号をデコードするアドレスデコーダと、
初期化時に入力される制御信号と前記アドレスデコーダの出力信号とのＡＮＤ論理信号により駆動される第１のワード線と、
前記アドレスデコーダの出力信号により駆動される第２のワード線とを備え、
前記複数のメモリセルそれぞれに対応する各一対のアクセストランジスタのうち、初期化時に各メモリセルに書き込まれる論理に応じて該各メモリセルごとに選択された一方のアクセストランジスタのゲートが前記第１のワード線に接続されるとともに該各メモリセルごとに選択された他方のアクセストランジスタのゲートが前記第２のワード線に接続されてなることを特徴とする半導体メモリ装置。
【請求項２】
書込み時に前記一対のビット線を駆動するビット書込回路を備えたことを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
複数のメモリセルそれぞれがアクセストランジスタを介してビット線に接続されてなる半導体メモリ装置において、
アドレス信号をデコードするアドレスデコーダと、
初期化時に入力される制御信号と前記アドレスデコーダの出力信号とのＡＮＤ論理信号により駆動される第１のワード線と、
前記アドレスデコーダの出力信号により駆動される第２のワード線とを備え、
前記複数のメモリセルそれぞれに対応する各アクセストランジスタのゲートが前記第１のワード線および前記第２のワード線のうち、初期化時に各メモリセルに書き込まれる論理に応じて該各メモリセルごとに選択された一方のワード線に接続されてなることを特徴とする半導体メモリ装置。
【請求項４】
前記複数のメモリセルがそれぞれ１つのキャパシタからなることを特徴とする請求項３載の半導体メモリ装置。
【請求項５】
前記アクセストランジスタが、前記複数のメモリセルそれぞれについて２つずつ備えられ、前記複数のメモリセルそれぞれが、２つのインバータの互いの入力と出力が接続され、該２つのインバータそれぞれの出力が２つのアクセストランジスタそれぞれを介して一対のビット線それぞれに接続されてなるものであって、
前記複数のメモリセルそれぞれに対応する２つのアクセストランジスタ双方のゲートが、前記第１のワード線および前記第２のワード線のうち、初期化時に各メモリセルに書き込まれる論理に応じて該各メモリセルごとに選択された一方のワード線に接続されてなることを特徴とする請求項３記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のメモリセルを備えた半導体メモリ装置に関する。
【背景技術】
【０００２】
従来より、２つのインバータの互いの入力と出力が接続され、それら２つのインバータそれぞれの出力が一対のアクセストランジスタそれぞれを介して一対のビット線それぞれに接続されている複数のメモリセルを備えた半導体メモリ装置が種々の分野で広く用いられている。この半導体メモリ装置の用途によっては、例えば電源投入時や使用開始に先立ってその半導体メモリ装置に備えられた複数のメモリセルの内容を、例えば全て論理０、全て論理１、論理０と論理１が混合された所定のパターン等に設定する（これを初期化と称する）必要を生じる場合がある。ここで、複数のメモリセルの内容を短時間で初期化することができる技術が特許文献１に提案されている。
【０００３】
図４は、特許文献１に提案された半導体メモリ装置の回路構成を示す図である。
【０００４】
図４には、基本的な半導体メモリ装置の１つであるＳＲＡＭの回路構成が示されている。このＳＲＡＭとしての半導体メモリ装置１００＿１には、メモリセル回路１が備えられている。メモリセル回路１には、４つのメモリセル１１，１２，１３，１４が備えられている。尚、実際には、メモリセル回路１には、多数のメモリセルが備えられているが、ここでは便宜上４つのメモリセルの例で説明する。
【０００５】
メモリセル１１には、互いの入力と出力が接続されたインバータ１１ａ，１１ｂが備えられている。インバータ１１ｂ，１１ａそれぞれの出力は、一対のアクセストランジスタ４１，４２それぞれを介して、互いに逆の論理を表わす信号が印加される一対のビット線６１，ビットバー線６２それぞれに接続されている。
【０００６】
また、メモリセル１２には、互いの入力と出力が接続されたインバータ１２ａ，１２ｂが備えられている。インバータ１２ｂ，１２ａそれぞれの出力は、一対のアクセストランジスタ４３，４４それぞれを介して、互いに逆の論理を表わす信号が印加される一対のビット線６３，ビットバー線６４それぞれに接続されている。
【０００７】
さらに、メモリセル１３には、互いの入力と出力が接続されたインバータ１３ａ，１３ｂが備えられている。インバータ１３ｂ，１３ａそれぞれの出力は、一対のアクセストランジスタ４５，４６それぞれを介して、上記一対のビット線６１，ビットバー線６２それぞれに接続されている。
【０００８】
また、メモリセル１４には、互いの入力と出力が接続されたインバータ１４ａ，１４ｂが備えられている。インバータ１４ｂ，１４ａそれぞれの出力は、一対のアクセストランジスタ４７，４８それぞれを介して、上記一対のビット線６３，ビットバー線６４それぞれに接続されている。
【０００９】
また、半導体メモリ装置１００＿１には、ワード線制御回路１０２が備えられている。このワード線制御回路１０２には、アドレス信号ＡＤＲＳをデコードするアドレスデコーダの役割を担うＡＮＤゲート２２，２４と、初期化時に入力される制御信号ＩｎｉｔとＡＮＤゲート２２，２４の出力信号とのＯＲ論理信号が入力されるＯＲゲート２１，２３が備えられている。
【００１０】
さらに、半導体メモリ装置１００＿１には、ＯＲゲート２１，２３からのＯＲ論理信号により駆動される第１のワード線５１，５３と、ＡＮＤゲート２２，２４の出力信号により駆動される第２のワード線５２，５４が備えられている。
【００１１】
また、半導体メモリ装置１００＿１には、初期化用書込回路１０３が備えられている。この初期化用書込回路１０３には、初期化時に制御信号Ｉｎｉｔが入力されるトランジスタ３１，３２，３３，３４が備えられている。トランジスタ３１，３２それぞれは一対のビット線６１，ビットバー線６２それぞれに接続されるとともに、トランジスタ３３，３４それぞれは一対のビット線６３，ビットバー線６４それぞれに接続されている。
【００１２】
このように構成された半導体メモリ装置１００＿１では、以下に説明するようにしてメモリセル１１，１２，１３，１４へのデータの書込みが行なわれる。メモリセル１１，１２、メモリセル１３，１４は、それぞれ、同一のワードに属し、メモリセル１１，１３、メモリセル１２，１４は、それぞれ、同一のビットに属する。尚、ここでは、簡便のため、１ビットを１列で構成した場合について説明するが、１ビットを複数カラムで構成した場合についても同様である。
【００１３】
ここで、メモリセル１１，１２が属する特定のワードへの書込みについて説明する。この書込みでは、制御信号Ｉｎｉｔは‘Ｌ’レベルにある。このため、インバータ２７からは‘Ｈ’レベルの信号が出力されている。ワードを選択するためのアドレス信号ＡＤＲＳが入力されることにより、ここではＡＮＤゲート２２のみから‘Ｈ’レベルの信号が出力されるものとする。すると、第１，第２のワード線５１，５２の電位が‘Ｈ’レベル（高電位）となり、それ以外のワード線（ここでは、第１，第２のワード線５３，５４）は‘Ｌ’レベル（低電位）となる。これにより、メモリセル１１，メモリセル１２は、それぞれ、アクセストランジスタ４１，４２，アクセストランジスタ４３，４４により、一対のビット線６１，ビットバー線６２，一対のビット線６３，ビットバー線６４に接続される。その後、図示しないビット書込回路により、一対のビット線６１，ビットバー線６２のいずれかがグラウンド電位に引落とされるとともに、一対のビット線６３，ビットバー線６４のいずれかもグラウンド電位に引落とされることで、メモリセル１１，１２の値が確定される。
【００１４】
図５は、従来の、図４に示す半導体メモリ装置とは異なる半導体メモリ装置の回路構成を示す図である。
【００１５】
図５に示す半導体メモリ装置１００＿２には、前述したメモリセル回路１と、ＡＮＤゲート２２，２４を備えたワード線制御回路１０４と、ビット書込回路７１，７２と、書込許可線７０とが備えられている。尚、この半導体メモリ装置１００＿２では、アクセストランジスタ４１，４２，４３，４４のゲートが第１のワード線５１に共通接続されるとともに、アクセストランジスタ４５，４６，４７，４８のゲートが第２のワード線５４に共通接続されている。
【００１６】
ここで、ワード線制御回路１０４にワードを選択するためのアドレス信号ＡＤＲＳが入力される。ここでは、ＡＮＤゲート２２のみから‘Ｈ’レベルの信号が出力されるものとする。すると、第１のワード線５１の電位が‘Ｈ’レベルとなり、それ以外のワード線は‘Ｌ’レベルとなる。これにより、メモリセル１１，メモリセル１２は、それぞれ、アクセストランジスタ４１，４２，アクセストランジスタ４３，４４により、一対のビット線６１，ビットバー線６２，一対のビット線６３，ビットバー線６４に接続される。
【００１７】
その後、書込許可線７０がアサートされることにより、ビット書込回路７１，７２により、書き込むべき値ＤＩ０，ＤＩ１に応じて一対のビット線６１，ビットバー線６２のいずれかがグラウンド電位に引落とされるとともに、一対のビット線６３，ビットバー線６４のいずれかがグラウンド電位に引落とされることで、メモリセル１１，１２の値が確定される。
【００１８】
図６は、図５に示すビット書込回路の回路構成を示す図である。
【００１９】
図６に示すビット書込回路７１には、トランジスタ７３，７４，７５と、インバータ７６とが備えられている。書込許可線７０がアサートされるとトランジスタ７５がオン状態になり、従ってノードＡは‘Ｌ’レベルにある。ここで、書き込むべき値ＤＩ０が論理０（‘Ｌ’レベル）の場合は、トランジスタ７３，７４がオン状態，オフ状態になるため、ビット線６１の電位がグラウンド電位に引落とされ、ビットバー線６２の電位はそのままの状態に維持される。一方、書き込むべき値ＤＩ０が論理１（‘Ｈ’レベル）の場合は、トランジスタ７３，７４がオフ状態，オン状態になるため、今度はビット線６１の電位がそのままの状態に維持され、ビットバー線６２の電位はグラウンド電位に引落とされる。
【００２０】
図７は、図６に示すビット書込回路とは異なるビット書込回路の回路構成を示す図である。
【００２１】
図７に示すビット書込回路７９には、トランジスタ７３，７４と、インバータ７６と、ＡＮＤゲート７７，７８とが備えられている。書込許可線７０がアサートされると、ＡＮＤゲート７７，７８の各一方は共に‘Ｈ’レベルの状態となる。ここで、書き込むべき値ＤＩ０が論理０（‘Ｌ’レベル）の場合は、ＡＮＤゲート７７，７８の各他方が‘Ｈ’レベル，‘Ｌ’レベルになるため、トランジスタ７３，７４がオン状態，オフ状態になり、従ってビット線６１の電位がグラウンド電位に引落とされ、ビットバー線６２の電位はそのままの状態に維持される。一方、書き込むべき値ＤＩ０が論理１（‘Ｈ’レベル）の場合は、ＡＮＤゲート７７，７８の各他方が‘Ｌ’レベル，‘Ｈ’レベルになるため、今度はトランジスタ７３，７４がオフ状態，オン状態になり、従ってビット線６１の電位はそのままの状態に維持され、ビットバー線６２の電位がグラウンド電位に引落とされる。このようなビット書込回路７９により、一対のビット線６１，ビットバー線６２のいずれかをグラウンド電位に引落として、メモリセルの値を確定してもよい。
【００２２】
ここで、再び図４に戻って、半導体メモリ装置１００＿１の初期化について説明する。初期化においては、制御信号Ｉｎｉｔは‘Ｈ’レベルになる。この‘Ｈ’レベルの制御信号Ｉｎｉｔ信号はインバータ２７に入力され、インバータ２７からは‘Ｌ’レベルの信号が出力される。この‘Ｌ’レベルの信号がＡＮＤゲート２２，２４に入力されるため、ＡＮＤゲート２２，２４からは‘Ｌ’レベルの信号が出力される。このため、トランジスタ４２，４３，４５，４８はオフ状態になる。
【００２３】
また、‘Ｈ’レベルの制御信号ＩｎｉｔはＯＲゲート２１，２３にも入力され、これによりＯＲゲート２１，２３から‘Ｈ’レベルの信号が出力される。このため、トランジスタ４１，４４，４６，４７はオン状態になる。さらに、初期化用のトランジスタ３１，３２，３３，３４もオン状態になる。
【００２４】
すると、メモリセル１１，１４は、トランジスタ４１，４７によりビット線６１，６３に接続される。また、メモリセル１２，１３は、トランジスタ４４，４６によりビットバー線６４，６２に接続される。同時に初期化用のトランジスタ３１，３２，３３，３４により一対のビット線６１，ビットバー線６２および一対のビット線６３，ビットバー線６３は全て‘Ｌ’レベルに落とされる。従って、メモリセル１１，１４は論理０に、メモリセル１２，１３は論理１に初期化される。このようにして、半導体メモリ装置１００＿１の全ビットについて初期化データを予め決定することができる。
【特許文献１】特開２００４−３３５００９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかし、特許文献１に提案された技術では、全てのメモリセルの領域を一括して初期化するため、大規模な半導体メモリ装置では同時に多数のメモリセルがビット線，ビットバー線に接続されることになり、これを同時に制御するためのトランジスタ３１，３２，３３，３４（図４参照）は非常に電流容量の大きなトランジスタにせざるを得ないため、トランジスタのサイズが大きくなる。従って、初期化を行なうための付加回路の回路規模が大きくなるという問題がある。
【００２６】
この解決策として、初期化するメモリセルを分割し、タイミングをずらして書き込むことが考えられる。しかし、初期化のための制御回路が複雑になるため、半導体メモリ装置の回路規模が増大するという問題が発生する。
【００２７】
本発明は、上記事情に鑑み、回路規模を抑えたまま、メモリセルの初期化を行なうことができる半導体メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【００２８】
上記目的を達成する本発明の半導体メモリ装置のうちの第１の半導体メモリ装置は、２つのインバータの互いの入力と出力が接続され、それら２つのインバータそれぞれの出力が一対のアクセストランジスタそれぞれを介して一対のビット線それぞれに接続されている複数のメモリセルを備えた半導体メモリ装置において、
アドレス信号をデコードするアドレスデコーダと、
初期化時に入力される制御信号と上記アドレスデコーダの出力信号とのＡＮＤ論理信号により駆動される第１のワード線と、
上記アドレスデコーダの出力信号により駆動される第２のワード線とを備え、
上記複数のメモリセルそれぞれに対応する各一対のアクセストランジスタのうち、初期化時に各メモリセルに書き込まれる論理に応じてその各メモリセルごとに選択された一方のアクセストランジスタのゲートが上記第１のワード線に接続されるとともにその各メモリセルごとに選択された他方のアクセストランジスタのゲートが上記第２のワード線に接続されてなることを特徴とする。
【００２９】
本発明の第１の半導体メモリ装置は、初期化時に入力される制御信号により第１のワード線を非活性化状態にするとともに、アドレスデコーダの出力信号により第２のワード線を駆動して活性化状態にし、一対のアクセストランジスタのうちの、第１のワード線に接続された一方のアクセストランジスタをオフ状態，第２のワード線に接続された他方のアクセストランジスタをオン状態にして、複数のメモリセルに所望のデータを順次書込むことにより、複数のメモリセル全てに初期化用のデータを書き込むことができる。このようにすることにより、従来の、全てのメモリセルの領域を一括して初期化する技術に必要とされる、多数のメモリセルが接続された一対のビット線を同時に制御するためにサイズの大きなトランジスタを備えることはなく、従って、回路規模を小さく抑えたまま、メモリセルの初期化を行なうことができる。
【００３０】
ここで、本発明の第１の半導体メモリ装置が、書込み時に上記一対のビット線を駆動するビット書込回路を備えたものであることが好ましい。
【００３１】
このようなビット書込回路を備えると、書込みデータの値に応じて一対のビット線を駆動することができる。
【００３２】
また、上記目的を達成する本発明の半導体メモリ装置のうちの第２の半導体メモリ装置は、複数のメモリセルそれぞれがアクセストランジスタを介してビット線に接続されてなる半導体メモリ装置において、
アドレス信号をデコードするアドレスデコーダと、
初期化時に入力される制御信号と上記アドレスデコーダの出力信号とのＡＮＤ論理信号により駆動される第１のワード線と、
上記アドレスデコーダの出力信号により駆動される第２のワード線とを備え、
上記複数のメモリセルそれぞれに対応する各アクセストランジスタのゲートが上記第１のワード線および上記第２のワード線のうち、初期化時に各メモリセルに書き込まれる論理に応じてその各メモリセルごとに選択された一方のワード線に接続されてなることを特徴とする。
【００３３】
本発明の第２の半導体メモリ装置は、初期化時に入力される制御信号により第１のワード線を非活性化状態にするとともに、アドレスデコーダの出力信号により第２のワード線を駆動して活性化状態にし、第１のワード線に接続されたアクセストランジスタをオフ状態，第２のワード線に接続されたアクセストランジスタをオン状態にして、複数のメモリセルに所望のデータを順次書込むことにより、複数のメモリセル全てに初期化用のデータを書き込むことができる。このようにすることにより、従来の、全てのメモリセルの領域を一括して初期化する技術に必要とされる、多数のメモリセルが接続された一対のビット線を同時に制御するためにサイズの大きなトランジスタを備えることはなく、従って、回路規模を小さく抑えたまま、メモリセルの初期化を行なうことができる。
【００３４】
ここで、本発明の第２の半導体メモリ装置における上記複数のメモリセルがそれぞれ１つのキャパシタからなることが好ましい。
【００３５】
このようにすると、ＤＲＡＭのように、メモリセルに反転信号が存在しない半導体メモリ装置においても、回路規模を小さく抑えたまま、メモリセルの初期化を行なうことができる。
【００３６】
また、本発明の第２の半導体メモリ装置における上記アクセストランジスタが、上記複数のメモリセルそれぞれについて２つずつ備えられ、上記複数のメモリセルそれぞれが、２つのインバータの互いの入力と出力が接続され、それら２つのインバータそれぞれの出力が２つのアクセストランジスタそれぞれを介して一対のビット線それぞれに接続されてなるものであって、
上記複数のメモリセルそれぞれに対応する２つのアクセストランジスタ双方のゲートが、上記第１のワード線および上記第２のワード線のうち、初期化時に各メモリセルに書き込まれる論理に応じてその各メモリセルごとに選択された一方のワード線に接続されてなることも好ましい態様である。
【００３７】
このようにすると、半導体メモリ装置の１つであるＳＲＡＭのうちの、複数のメモリセルそれぞれに対応する２つのアクセストランジスタ双方のゲートが、第１のワード線および第２のワード線のうち、初期化時に各メモリセルに書き込まれる論理に応じてその各メモリセルごとに選択された一方のワード線に接続されてなる構成を採用したＳＲＡＭにおいても、回路規模を小さく抑えたまま、メモリセルの初期化を行なうことができる。
【発明の効果】
【００３８】
本発明によれば、回路規模を抑えたまま、メモリセルの初期化を行なうことができる半導体メモリ装置を提供することができる。
【発明を実施するための最良の形態】
【００３９】
以下、図面を参照して本発明の実施の形態を説明する。
【００４０】
図１は、本発明の第１の半導体メモリ装置の一実施形態の回路構成を示す図である。
【００４１】
図１には、基本的な半導体メモリ装置の１つであるＳＲＡＭの回路構成が示されている。このＳＲＡＭとしての半導体メモリ装置１＿１には、図４を参照して説明したメモリセル１１，１２，１３，１４を有するメモリセル回路１が備えられている。
【００４２】
また、この半導体メモリ装置１＿１には、ワード線制御回路２が備えられている。ワード線制御回路２には、アドレス信号ＡＤＲＳをデコードするＡＮＤゲート２２，２４（本発明にいうアドレスデコーダの一例に相当）と、インバータ２７を経由して入力される制御信号ＩｎｉｔとＡＮＤゲート２２，２４の出力信号とのＡＮＤ論理信号が入力されるＡＮＤゲート２５，２６が備えられている。
【００４３】
さらに、半導体メモリ装置１＿１には、ＡＮＤゲート２５，２６からのＡＮＤ論理信号により駆動される第１のワード線５１，５３と、ＡＮＤゲート２２，２４の出力信号により駆動される第２のワード線５２，５４が備えられている。
【００４４】
また、この半導体メモリ装置１＿１には、メモリセル１１，１３への書込み時に一対のビット線６１，ビットバー線６２（本発明にいう一対のビット線の一例に相当）を駆動するビット書込回路７１、およびメモリセル１２，１４への書込み時に一対のビット線６３，ビットバー線６４（本発明にいう一対のビット線の他の一例に相当）を駆動するビット書込回路７２が備えられている。
【００４５】
この半導体メモリ装置１＿１では、メモリセル１１，１２それぞれに対応する各一対のアクセストランジスタ４１；４２，４３；４４のうち、初期化時に各メモリセル１１，１２に書き込まれる論理に応じて各メモリセル１１，１２ごとに選択された一方のアクセストランジスタ４１，４４のゲートが第１のワード線５１に接続されるとともに各メモリセル１１，１２ごとに選択された他方のアクセストランジスタ４２，４３のゲートが第２のワード線５２に接続されている。同様にして、メモリセル１３，１４それぞれに対応する各一対のアクセストランジスタ４５；４６，４７；４８のうち、初期化時に各メモリセル１３，１４に書き込まれる論理に応じて各メモリセル１３，１４ごとに選択された一方のアクセストランジスタ４６，４７のゲートが第１のワード線５３に接続されるとともに各メモリセル１３，１４ごとに選択された他方のアクセストランジスタ４５，４８のゲートが第２のワード線５４に接続されている。
【００４６】
このように構成された半導体メモリ装置１＿１の初期化について説明する。初期化においては、制御信号Ｉｎｉｔとして‘Ｈ’レベル（論理１）が入力される。ここでは、メモリセル１１，１２の属するワードに対して書込みを行なう場合について説明する。このとき、アドレス信号ＡＤＲＳによりワード線選択用のＡＮＤゲート２２からは‘Ｈ’レベルの信号が出力され、それ以外のＡＮＤゲート２４等からは‘Ｌ’レベル（論理０）の信号が出力されているものとする。
【００４７】
制御信号Ｉｎｉｔが‘Ｈ’レベルであるため、ＡＮＤゲート２５，２６にはインバータ２７を経由して‘Ｌ’レベルの制御信号Ｉｎｉｔが入力され、これによりＡＮＤゲート２５，２６からは共に‘Ｌ’レベルの信号が出力されている。このため、ワード線としては第２のワード線５２のみが‘Ｈ’レベルとなっており、それ以外の第１のワード線５１，５３および第２のワード線５４は‘Ｌ’レベルとなっている。従って、メモリセル１１，１２においては、アクセストランジスタ４２，４３はオン状態となっており、アクセストランジスタ４１，４４はオフ状態になっている。尚、メモリセル１３，１４においては、アクセストランジスタ４５，４６，４７，４８は全てオフ状態になっている。
【００４８】
ここで、初期化用のデータとして論理１を書き込む場合は、書込許可線７０をアサートした状態にして、ビット書込回路７１，７２に入力される書込みデータＤＩ０，ＤＩ１を共に論理１（‘Ｈ’レベル）にする。すると、図６を参照して説明したように、ビット線６１，６３の電位はそのままの状態（開放状態）に維持され、ビットバー線６２，６４の電位はグラウンドレベルに引き下げられる。このとき、メモリセル１１においては、アクセストランジスタ４２を介してメモリセル１１を構成する２つのインバータ１１ａ，１１ｂの、インバータ１１ａの出力側とインバータ１１ｂの入力側の接続点における値が‘Ｌ’レベルに引落とされ、結果として論理１が書き込まれる。一方、メモリセル１２においては、アクセストランジスタ４４がオフ状態であり、アクセストランジスタ４３はオン状態にあるもののビット線６３は開放状態であるため、論理１の書き込みは行なわれず、以前の状態が保持されることとなる。
【００４９】
同様にして、論理０を書き込む場合は、書込許可線７０をアサートした状態にして、ビット書込回路７１，７２に入力される書込みデータＤＩ０，ＤＩ１を共に論理０（‘Ｌ’レベル）にする。すると、今度はビット線６１，６３の電位がグラウンドレベルに引き下げられるとともにビットバー線６２，６４が開放状態になる。このときには、メモリセル１２においては、アクセストランジスタ４３を介してメモリセル１２を構成する２つのインバータ１２ａ，１２ｂの、インバータ１２ａの入力側とインバータ１２ｂの出力側の接続点における値が‘Ｌ’レベルに引落とされ、結果として論理０が書き込まれる。一方、メモリセル１１においては、アクセストランジスタ４１がオフ状態であり、アクセストランジスタ４２はオン状態にあるもののビットバー線６２は開放状態であるため、論理０の書き込みは行なわれず、以前の状態が保持されることとなる。
【００５０】
このようにして、制御信号Ｉｎｉｔを‘Ｈ’レベルにした状態で、メモリセル１１に論理１の書き込みを行ない、またメモリセル１２に論理０の書き込みを行なうことにより、メモリセル１１には論理１の初期化データを、またメモリセル１２には論理０の初期化データを書き込むことができる。以下、同様にして、メモリセル回路１を構成する全てのメモリセル（全ビット）に対して、論理０の書き込みと論理１の書き込みとの双方を順次に行なうことにより、従来の、全てのメモリセルの領域を一括して初期化する技術と比較し、ビット書込回路７１，７２に備えられたトランジスタのサイズを小さく抑えることができる。従って、回路規模を抑えたまま、メモリセルの初期化を行なうことができる。
【００５１】
図２は、本発明の第２の半導体メモリ装置の第１実施形態の回路構成を示す図である。
【００５２】
図２に示す半導体メモリ装置１＿２には、メモリセル回路３が備えられている。このメモリセル回路３には、前述した図１に示す、メモリセル１１およびアクセストランジスタ４１，４２と、メモリセル１２およびアクセストランジスタ４３，４４と、メモリセル１３およびアクセストランジスタ４５，４６と、メモリセル１４およびアクセストランジスタ４７，４８とが備えられている。
【００５３】
ここで、アクセストランジスタ４１，４２双方のゲートは第１のワード線５１に共通接続されるとともに、アクセストランジスタ４３，４４双方のゲートは第２のワード線５２に共通接続されている。また、アクセストランジスタ４５，４６双方のゲートは第２のワード線５４に共通接続されるとともに、アクセストランジスタ４７，４８双方のゲートは第１のワード線５３に共通接続されている。
【００５４】
さらに、アクセストランジスタ４１，４２はビット線６１，ビットバー線６２に接続されるとともに、アクセストランジスタ４３，４４はビット線６３，ビットバー線６４に接続されている。また、アクセストランジスタ４５，４６はビット線６１，ビットバー線６２に接続されるとともに、アクセストランジスタ４７，４８はビット線６３，ビットバー線６４に接続されている。
【００５５】
このように構成された半導体メモリ装置１＿２では、初期化にあたり、制御信号Ｉｎｉｔとして‘Ｈ’レベル（論理１）が入力される。すると、ＡＮＤゲート２５，２６にはインバータ２７を経由して‘Ｌ’レベルの制御信号Ｉｎｉｔが入力され、これによりＡＮＤゲート２５，２６からは共に‘Ｌ’レベルの信号が出力される。従って、メモリセル１１，１４への書込みが禁止され、メモリセル１２，１３については論理０の書込みと論理１の書込みとのいずれの書込みも可能である。
【００５６】
そこで、例えば、初期化のシーケンスにおいて、最初に制御信号Ｉｎｉｔを‘Ｌ’レベルにして、メモリセル回路３を構成する全てのメモリセル（全ビット）に対して特定のパターン（全て論理１又は論理０、若しくは論理１０１０１０のような単純なパターン）を書き込み、次に制御信号Ｉｎｉｔを‘Ｈ’レベルにして、上記特定のパターンを反転したパターン（論理１は論理０、論理０は論理１に反転したパターン）を書き込む。ここで、例えば、ＡＮＤゲート２２から‘Ｈ’レベルの信号が出力された場合は、メモリセル１１，１３，１４のように書込み禁止のビットは不変だが、メモリセル１２のように書込み可能のビットはビットの値を反転することができるため、結果的に任意の値へ初期化することができる。この技術では、特定のビットについてワード線の機能を制限するだけなので、以下に説明するＤＲＡＭのように、ビットの反転信号を有さない半導体メモリ装置においても同様の構成をとることで、特定の値への初期化を可能にすることができる。
【００５７】
図３は、本発明の第２の半導体メモリ装置の第２実施形態の回路構成を示す図である。
【００５８】
図３には、本発明の第２の半導体メモリ装置の第２実施形態であるＤＲＡＭの回路構成が示されている。このＤＲＡＭとしての半導体メモリ装置１＿３には、メモリセル回路４が備えられている。メモリセル回路４には、キャパシタからなるメモリセル１１１，１１２，１１３，１１４が備えられている。また、メモリセル回路４には、一端がビット線６１に接続されるとともに他端がメモリセル１１１に接続されたアクセストランジスタ４１と、一端がビット線６３に接続されるとともに他端がメモリセル１１２に接続されたアクセストランジスタ４３と、一端がビットバー線６２に接続されるとともに他端がメモリセル１１３に接続されたアクセストランジスタ４６と、一端がビットバー線６４に接続されるとともに他端がメモリセル１１４に接続されたアクセストランジスタ４８とが備えられている。
【００５９】
一般に、ＤＲＡＭの場合、図３に示す半導体メモリ装置１＿３のように、ビットセル（図３に示すキャパシタとアクセストランジスタとのペアに相当）は、アドレスが偶数か奇数かによって一対のビット線，ビットバー線のうちのいずれか一方に接続される。このようにすることにより、一対のビット線，ビットバー線の負荷分散と、一対のビット線，ビットバー線それぞれの特性を対象にすることができ、一対のビット線，ビットバー線それぞれの特性の差に起因する読み出し精度のばらつきを小さく抑えることができる。一対のビット線，ビットバー線はプリチャージの時には中間電位に均一化され、その後ワード線が選択され対象のビットセルが一対のビット線，ビットバー線のいずれかに接続される。尚、詳細には、この段階でビットセルが接続されなかったビット線もしくはビットバー線にはダミーのセルが接続される場合もある。
【００６０】
このように構成された半導体メモリ装置１＿３では、初期化にあたり、制御信号Ｉｎｉｔとして‘Ｈ’レベル（論理１）が入力される。すると、ＡＮＤゲート２５，２６にはインバータ２７を経由して‘Ｌ’レベルの制御信号Ｉｎｉｔが入力され、これによりＡＮＤゲート２５，２６からは共に‘Ｌ’レベルの信号が出力される。従って、メモリセル１１１，１１４への書込みが禁止され、メモリセル１１２，１１３については論理０の書込みと論理１の書込みとのいずれの書込みも可能である。
【００６１】
そこで、例えば、初期化のシーケンスにおいて、最初に制御信号Ｉｎｉｔを‘Ｌ’レベルにして、メモリセル回路４を構成する全てのメモリセル（全ビット）に対して特定のパターンを書き込み、次に制御信号Ｉｎｉｔを‘Ｈ’レベルにして、上記特定のパターンを反転したパターンを書き込む。ここで、例えば、ＡＮＤゲート２２から‘Ｈ’レベルの信号が出力された場合は、メモリセル１１１，１１３，１１４のように書込み禁止のビットは不変だが、メモリセル１１２のように書込み可能のビットはビットの値を反転することができるため、結果的に任意の値へ初期化することができる。このようにして、特定の値への初期化を行なってもよい。
【００６２】
昨今、ＬＳＩ中に組み込まれた半導体メモリ装置をテストするために専用のＢＩＳＴ（Ｂｕｉｔ−Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路を一緒に組み込む場合が多く、このような場合においては、初期化シーケンスをＢＩＳＴの機能に組み込むことで、回路規模の増加を小さく抑えることができる。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の半導体メモリ装置の一実施形態の回路構成を示す図である。
【図２】本発明の第２の半導体メモリ装置の第１実施形態の回路構成を示す図である。
【図３】本発明の第２の半導体メモリ装置の第２実施形態の回路構成を示す図である。
【図４】特許文献１に提案された半導体メモリ装置の回路構成を示す図である。
【図５】従来の、図４に示す半導体メモリ装置とは異なる半導体メモリ装置の回路構成を示す図である。
【図６】図５に示すビット書込回路の回路構成を示す図である。
【図７】図６に示すビット書込回路とは異なるビット書込回路の回路構成を示す図である。
【符号の説明】
【００６４】
１＿１，１＿２，１＿３  半導体メモリ装置
１，３，４  メモリセル回路
２  ワード線制御回路
１１，１２，１３，１４，１１１，１１２，１１３，１１４  メモリセル
１１ａ，１１ｂ，１２ａ，１２ｂ，１３ａ，１３ｂ，１４ａ，１４ｂ  メモリセル
２２，２４，２５，２６  ＡＮＤゲート
２７  インバータ
４１，４２，４３，４４，４５，４６，４７，４８  アクセストランジスタ
５１，５３  第１のワード線
５２，５４  第２のワード線
６１，６３  ビット線
６２，６４  ビットバー線
７０  書込許可線
７１，７２  ビット書込回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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