(57)【要約】【課題】１個のトランジスタに対して複数ビット分のデータを記憶できる、書き換え可能な不揮発性半導体メモリを提供する。【解決手段】各メモリトランジスタは、チャネル形成領域１０３を挟んでドレイン領域１０３およびソース領域１０４が形成され、チャネル形成領域１０３上に第１絶縁膜１０５が形成され、第１絶縁膜１０５上に、ドレイン領域１０３から離間して電荷蓄積部１０６が形成され、電荷蓄積部１０６の側面および上面を覆うように第２絶縁膜１０７が形成され、第１絶縁膜１０５上の、ドレイン領域１０３と電荷蓄積部１０６との間に、第１制御電極１０８が形成され、第２絶縁膜１０７上に第２制御電極１０９が形成される。そして、チャネル形成領域１０２に、ドレイン領域１０３から電荷蓄積部１０６に電荷を注入するための第１制御電極１０８のしきい値電圧が互いに異なる、複数の電荷移動領域１０２Ａ〜１０２Ｃが形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の表面に、チャネル形成領域を挟んで形成された第１、第２高濃度不純物領域と、
前記チャネル形成領域上に形成された第１絶縁膜と、
前記第１絶縁膜上に、前記第１高濃度不純物領域から離間して形成された電荷蓄積部と、
前記電荷蓄積部の側面および上面を覆う第２絶縁膜と、
前記第１絶縁膜上の、前記第１高濃度不純物領域と前記電荷蓄積部との間に形成された第１制御電極と、
前記第２絶縁膜上に形成された第２制御電極と、
を有し、
前記チャネル形成領域が、前記第１高濃度不純物領域から前記電荷蓄積部に電荷を注入するための前記第１制御電極のしきい値電圧が互いに異なる、複数の電荷移動領域を有する、
メモリトランジスタを備えることを特徴とする不揮発性半導体メモリ。
【請求項２】
前記複数の電荷移動領域が、前記第１制御電極直下の前記チャネル形成領域をチャネル幅方向に分割し、それぞれの被分割領域の不純物濃度を異ならせることによって形成されたことを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記複数の電荷移動領域が、前記チャネル形成領域全体をチャネル幅方向に分割し、それぞれの被分割領域の不純物濃度を異ならせることによって形成されたことを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項４】
前記チャネル領域が、２n−１個（ｎは前記メモリトランジスタに記憶させるビット数）の前記電荷移動領域を有することを特徴とする請求項１〜３のいずれかに記載の不揮発性半導体メモリ。
【請求項５】
前記第１高濃度不純物領域から前記電荷蓄積部に電荷を注入することによって前記メモリトランジスタへのデータ書き込みを行う際に、書き込み値に応じた個数の前記電荷移動領域にチャネルが形成されるように、前記第１制御電極の電位が設定されることを特徴とする請求項１〜４のいずれかに記載の不揮発性半導体メモリ。
【請求項６】
前記メモリトランジスタからのデータ読み出しを行う際に、
前記第１制御電極の電位が、すべての前記電荷移動領域にチャネルが形成されるように設定され、
前記第２制御電極の電位が、前記チャネル形成領域のうち、前記電荷蓄積部の電荷蓄積部分に対応する領域にはチャネルが形成されず、且つ、前記電荷蓄積部の電荷非蓄積部分に対応する領域にはチャネルが形成されるような値に設定される、
ことを特徴とする請求項１〜５のいずれかに記載の不揮発性半導体メモリ。
【請求項７】
半導体基板の表面に、チャネル形成領域を挟んで形成された第１、第２高濃度不純物領域と、
前記チャネル形成領域上に形成された第１絶縁膜と、
前記第１絶縁膜上に、前記第１高濃度不純物領域から離間して形成された電荷蓄積部と、
前記電荷蓄積部の側面および上面を覆う第２絶縁膜と、
前記第１絶縁膜上の、前記第１高濃度不純物領域と前記電荷蓄積部との間に形成された第１制御電極と、
前記第２絶縁膜上に形成された第２制御電極と、
を有し、
前記チャネル形成領域が、前記第１高濃度不純物領域から前記電荷蓄積部に電荷を注入するための前記第１制御電極のしきい値電圧が互いに異なる、３個の電荷移動領域を有するメモリトランジスタを備える不揮発性半導体メモリの製造方法であって、
半導体基板の表面に所定膜を形成する第１工程と、
前記所定膜を貫いて半導体基板表面に達する素子分離溝を複数個形成する第２工程と、
前記素子分離溝に素子分離膜を埋め込む第３工程と、
前記所定膜を除去した後、前記素子分離膜の側面にサイドウォール状のマスクパターンを形成する第４工程と、
前記マスクパターンを用いて前記半導体基板のチャネル形成領域にしきい値調整用の第１不純物を導入する第５工程と、
隣接する前記素子分離膜の対向する側面にそれぞれ形成された前記マスクパターンのうち、一方のみを除去する第６工程と、
該第６工程で除去されなかった方の前記マスクパターンを用いて前記半導体基板の前記チャネル形成領域にしきい値調整用の第２不純物を導入する第７工程と、
他方の前記マスクパターンを除去する第８工程と、
を含むことを特徴とする不揮発性半導体メモリの製造方法。
【請求項８】
前記第１不純物と前記第２不純物とが、前記半導体形成領域の同じ深さまで導入されることを特徴とする請求項７に記載の不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体メモリおよびその製造方法に関し、より詳細には、不揮発性半導体メモリに多値化データを記憶させる技術に関する。この発明は、例えばツインＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor)構造の不揮発性半導体メモリに適用することができる。
【背景技術】
【０００２】
従来より、書き換え可能な不揮発性半導体メモリとして、窒化シリコン膜等からなる電荷蓄積部を有するトランジスタを用いたメモリが知られている。電荷蓄積部を有するトランジスタでは、かかる電荷蓄積部に電荷が蓄積されている場合と蓄積されていない場合とで、しきい値電圧が相違する。したがって、電荷蓄積部に対する充電／放電によって、このトランジスタに対して１ビット分のデータを記録することができる。
【０００３】
一方、１個のトランジスタに２ビット分のデータを記録することができるマスクＲＯＭ(Read Only Memory)として、例えば下記特許文献１に開示されたものが知られている。特許文献１のトランジスタでは、チャネル形成領域１４が、チャネル幅方向に沿って二つの領域１４ａ，１４ｂに分割されている（同文献の図２（Ｂ）参照）。そして、領域１４ａに対する不純物イオンの注入／不注入（したがってしきい値電圧の高低）によって１ビット目のデータが書き込まれ、さらに、領域１４ｂに対する不純物イオンの注入／不注入によって２ビット目のデータが書き込まれる。このとき、特許文献１の技術では、不純物イオンを注入する場合の注入量を領域１４ａ，１４ｂで異ならせることにより、領域１４ａ，１４ｂのしきい値電圧Ｖtha，Ｖthb（ここではＶtha＜Ｖthbとする）に差異を持たせる（同文献の段落００１１参照）。
【０００４】
当該トランジスタから、記憶値を読み出す際には、まず、ゲート電圧Ｖga（Ｖtha＜Ｖga＜Ｖthb）が印加される。このとき、領域１４ａに不純物イオンが注入されている場合は、この領域１４ａにチャネルが形成されてトランジスタがオンする。一方、領域１４ａに不純物イオン注入されていない場合は、領域１４ａにチャネルが形成されないので、トランジスタがオンしない。したがって、ゲート電圧Ｖgaが印加されたときにドレイン電流が発生するか否かによって、１ビット目の記憶値を読み出すことができる。
【０００５】
次いで、２ビット目を読み出すために、ゲート電圧を、Ｖgb（Ｖthb＜Ｖgb）まで上昇させる。このとき、領域１４ｂに不純物イオンが注入されていれば、領域１４ｂにチャネルが形成されるので、トランジスタのチャネル幅が増大し、このためドレイン電流も増加する。一方、領域１４ｂに不純物イオンが注入されていない場合には、領域１４ｂにチャネルが形成されないので、トランジスタのチャネル幅は変化せず、このためドレイン電流も変化しない。したがって、ドレイン電流の増大／非増大によって、２ビット目の記憶値を読み出すことができる（同文献の段落００１３参照）
【特許文献１】特開平５−１３７２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１の技術は、製造段階でデータ書き込みを行うための技術であり、書き換え可能な不揮発性半導体メモリに適用することはできない。
【０００７】
この発明の課題は、１個のトランジスタに対して複数ビット分のデータを記憶できる、書き換え可能な不揮発性半導体メモリを安価に提供する点にある。
【課題を解決するための手段】
【０００８】
（１）第１の発明は、半導体基板の表面にチャネル形成領域を挟んで形成された第１、第２高濃度不純物領域と、チャネル形成領域上に形成された第１絶縁膜と、第１絶縁膜上に第１高濃度不純物領域から離間して形成された電荷蓄積部と、電荷蓄積部の側面および上面を覆う第２絶縁膜と、第１絶縁膜上の第１高濃度不純物領域と電荷蓄積部との間に形成された第１制御電極と、第２絶縁膜上に形成された第２制御電極とを有する不揮発性半導体メモリに関する。
【０００９】
そして、チャネル形成領域が、第１高濃度不純物領域から電荷蓄積部に電荷を注入するための第１制御電極のしきい値電圧が互いに異なる、複数の電荷移動領域を有するメモリトランジスタを備える。
【００１０】
（２）第２の発明は、半導体基板の表面にチャネル形成領域を挟んで形成された第１、第２高濃度不純物領域と、チャネル形成領域上に形成された第１絶縁膜と、第１絶縁膜上に第１高濃度不純物領域から離間して形成された電荷蓄積部と、電荷蓄積部の側面および上面を覆う第２絶縁膜と、第１絶縁膜上の第１高濃度不純物領域と電荷蓄積部との間に形成された第１制御電極と、第２絶縁膜上に形成された第２制御電極とを有し、チャネル形成領域が、第１高濃度不純物領域から電荷蓄積部に電荷を注入するための第１制御電極のしきい値電圧が互いに異なる、複数の電荷移動領域を有するメモリトランジスタを備える不揮発性半導体メモリの製造方法に関する。
【００１１】
そして、半導体基板の表面に所定膜を形成する第１工程と、所定膜を貫いて半導体基板表面に達する素子分離溝を複数個形成する第２工程と、素子分離溝に素子分離膜を埋め込む第３工程と、所定膜を除去した後、素子分離膜の側面にサイドウォール状のマスクパターンを形成する第４工程と、マスクパターンを用いて半導体基板のチャネル形成領域にしきい値調整用の第１不純物を導入する第５工程と、隣接する素子分離膜の対向する側面にそれぞれ形成されたマスクパターンのうち一方のみを除去する第６工程と、第６工程で除去されなかった方のマスクパターンを用いて半導体基板のチャネル形成領域にしきい値調整用の第２不純物を導入する第７工程と、他方のマスクパターンを除去する第８工程とを含む。
【発明の効果】
【００１２】
（１）第１の発明に係る不揮発性半導体メモリでは、チャネル形成領域が、第１高濃度不純物領域から電荷蓄積部に電荷を注入するための第１制御電極のしきい値電圧が互いに異なる、複数の電荷移動領域を有している。したがって、電荷蓄積部に電荷を注入するときのチャネル幅を、第１制御電極の印加電位によって制御することができ、これにより、電荷蓄積部に蓄積される電荷量を第１制御電極の印加電位によって高精度に制御することができる。したがって、第１の発明によれば、１個のメモリトランジスタに複数ビットのデータを記憶させることが可能になる。
【００１３】
（２）第２の発明に係る不揮発性半導体メモリの製造方法では、素子分離膜の側面にサイドウォール状のマスクパターンを形成し（第４工程）、しきい値調整用の第１不純物を導入した後で（第５工程）、一方のマスクパターンを除去し（第６工程）、さらに、除去されなかった方のマスクパターンを用いて第２不純物を導入する（第７工程）。これにより、第２の発明によれば、少ない工程数で３個の電荷移動領域を形成することができる。
【発明を実施するための最良の形態】
【００１４】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎない。
【００１５】
第１の実施形態
以下、この発明に係る不揮発性半導体メモリの一実施形態について、図１〜図４を用いて説明する。この実施形態は、１個のメモリトランジスタに２ビットのデータを記憶させる場合を例に採って説明する。
【００１６】
図１は、この実施形態に係る不揮発性半導体メモリの構造を示す概念図であり、（Ａ）はチャネル長方向の断面図、（Ｂ）はチャネル幅方向の断面図（すなわち、（Ａ）のＢ−Ｂ’断面図）、（Ｃ）は基板平面方向の断面図（すなわち、（Ａ）のＣ−Ｃ’断面図）である。
【００１７】
図１に示したように、この実施形態に係る不揮発性半導体メモリ１００は、半導体基板１０１と、チャネル形成領域１０２と、ドレイン領域１０３と、ソース領域１０４と、第１絶縁膜１０５と、電荷蓄積部１０６と、第２絶縁膜１０７と、第１制御電極１０８と、第２制御電極１０９とを有する。
【００１８】
半導体基板１０１は、例えば通常のｐ型シリコン基板である。
【００１９】
ドレイン領域１０３およびソース領域１０４は、ｎ型の高濃度不純物領域であり、半導体基板１０１の表面にチャネル形成領域１０２を挟んで形成される。この実施形態では、ドレイン領域１０３はビット線ＢＬに接続され、ソース領域１０４はソース線ＳＬに接続される。
【００２０】
第１絶縁膜１０５は、チャネル形成領域１０２上に形成される、ゲート絶縁膜である。第１絶縁膜１０５としては、例えば、酸化シリコン膜を使用することができる。
【００２１】
電荷蓄積部１０６は、第１絶縁膜１０５上に、例えば窒化シリコン膜によって形成される。図１に示したように、電荷蓄積部１０６は、ドレイン領域１０３から離間して、形成される。
【００２２】
第２絶縁膜１０７は、電荷蓄積部１０６の側面および上面を覆うように、形成される。第２絶縁膜１０７としては、例えば酸化シリコン膜を使用することができる。
【００２３】
第１制御電極１０８は、第１絶縁膜１０５表面のうち、ドレイン領域１０３と電荷蓄積部１０６との間の領域に形成される。第１制御電極１０８は、例えばｎ型ポリシリコンで形成することができる。第１制御電極１０８は、ワード線ＷＬに接続される。
【００２４】
第２制御電極１０９は、第２絶縁膜１０７を介して、電荷蓄積部１０６上に形成される。第２制御電極１０９は、例えばｎ型ポリシリコンで形成することができる。この実施形態では、第２制御電極１０９が、上述のソース線ＳＬと一体に形成される。第１、第２制御電極１０８、１０９は、酸化シリコン膜等により絶縁される。
【００２５】
チャネル形成領域１０２は、３個のｐ型電荷移動領域１０２Ａ，１０２Ｂ，１０２Ｃを有する。これら電荷移動領域１０２Ａ〜１０２Ｃは、第１制御電極１０８直下の領域をチャネル幅方向に三分割するように形成される。後述するように、ドレイン領域１０３から電荷蓄積部１０６に電荷を注入する際、電荷移動領域１０２Ａ〜１０２Ｃには、第１制御電極１０８の印加電圧によってチャネルを形成することができる。電荷移動領域１０２Ａ〜１０２Ｃは、互いに不純物濃度が異なるので、チャネル形成時のしきい値電圧も互いに異なる値になる。なお、この実施形態では、第１制御電極１０８直下のチャネル形成領域１０２Ｗのみを三分割して領域１０２Ａ〜１０２Ｃとしたが、チャネル形成領域１０２の全域（すなわち、第１制御電極１０８直下のチャネル形成領域１０２Ｗおよび電荷蓄積部１０６直下のチャネル形成領域１０２Ｆの両方）をチャネル幅方向に三分割して、互いに異なるしきい値に形成してもよい。
【００２６】
次に、図１に示した不揮発性半導体メモリ１００の動作について、図２〜図４を用いて説明する。
【００２７】
図２は、電荷移動領域１０２Ａ〜１０２Ｃの特性を示すグラフである。図２のグラフにおいて、横軸は第１制御電極１０８（すなわちワード線ＷＬ）の印加電圧Ｖｇであり、また、縦軸はドレイン領域１０３（すなわちビット線ＢＬ）を流れるドレイン電流Ｉｄｓである。
【００２８】
図２から解るように、この実施形態では、領域１０２Ａ，１０２Ｂ，１０２Ｃのしきい値電圧ＶthA，ＶthB，ＶthCが、０＜ＶthA＜１＜ＶthB＜１．５＜ＶthC＜２［ボルト］になるように、これら領域１０２Ａ〜１０２Ｃのｐ型不純物濃度を設定した。
【００２９】
電荷移動領域１０２Ａは、第１制御電極１０８の印加電圧がしきい値電圧ＶthAを超えた場合に、ドレイン電流を流す。同様に、電荷移動領域１０２Ｂ，１０２Ｃも、対応するしきい値ＶthB，ＶthCよりも高い電圧を印加された場合に、ドレイン電流を流す。この結果、図２から解るように、第１制御電極１０８の印加電圧が１ボルトのときは領域１０２Ａのみに電流が流れるので総ドレイン電流Ｉｄｓは５μＡとなり、第１制御電極１０８の印加電圧が１．５ボルトのときは領域１０２Ａ，１０２Ｂに電流が流れるので総ドレイン電流Ｉｄｓは１０μＡとなり、第１制御電極１０８の印加電圧が２ボルトのときは全電荷移動領域１０２Ａ〜１０２Ｃに電流が流れるので総ドレイン電流Ｉｄｓは１５μＡとなる。
【００３０】
このように、各電荷移動領域１０２Ａ〜１０２Ｃは、同程度のドレイン電流が流れるように形成されることが望ましい。不揮発性半導体メモリ１００の読み出し時に、記憶値毎の読み出し電流の差を均等にすることができ、書き込み制御が容易になるからである。各電荷移動領域１０２Ａ〜１０２Ｃのドレイン電流を一致させるためには、例えば、電荷移動領域１０２Ａ〜１０２Ｃのチャネル幅や深さを同一にすればよい。
【００３１】
図３（Ａ）〜（Ｄ）は、この実施形態に係る不揮発性半導体メモリ１００のデータ書き込み動作を説明するための概念図である。
【００３２】
不揮発性半導体メモリ１００にデータを書き込む場合、ビット線ＢＬの電圧（すなわちドレイン領域１０３の電圧）は例えば零ボルト、ソース線ＳＬの電圧（すなわち、ソース領域１０４および第２制御電極１０９の電圧）は例えば６ボルトに設定される。そして、第１制御電極１０８（すなわちワード線ＷＬ）には、書き込みデータに応じた値の電圧Ｖｇが、所定時間だけ印加される。
【００３３】
図３（Ａ）に示したように、不揮発性半導体メモリ１００にデータ‘００’を書き込む場合、第１制御電極１０８に、所定時間、印加電圧Ｖｇとして、２ボルトの電圧が印加される。上述のように（図２参照）、印加電圧Ｖｇが２ボルトのときは、すべての電荷移動領域１０２Ａ〜１０２Ｃに電流が流れ、総ドレイン電流Ｉｄは１５μＡになる。そして、電荷蓄積部１０６の全領域１０６Ａ〜１０６Ｃに電荷が蓄積される。
【００３４】
図３（Ｂ）に示したように、不揮発性半導体メモリ１００にデータ‘０１’を書き込む場合、第１制御電極１０８に、印加電圧Ｖｇとして、１．５ボルトの電圧が印加される。電圧Ｖｇの印加時間は、図３（Ａ）の場合と同じである。上述のように、印加電圧Ｖｇが１．５ボルトのときは、電荷移動領域１０２Ａ，１０２Ｂのみに電流が流れ、総ドレイン電流Ｉｄは１０μＡになる。そして、電荷蓄積部１０６のうち、電荷移動領域１０２Ａ，１０２Ｂに対応する領域１０６Ａ，１０６Ｂのみに電荷が蓄積され、領域１０６Ｃには電荷が蓄積されない。領域１０６Ａ，１０６Ｂに蓄積される電荷量は、それぞれ、図３（Ａ）の場合と同じである。
【００３５】
図３（Ｃ）に示したように、不揮発性半導体メモリ１００にデータ‘１０’を書き込む場合、第１制御電極１０８に、印加電圧Ｖｇとして、１．０ボルトの電圧が印加される。電圧Ｖｇの印加時間は、図３（Ａ）の場合と同じである。上述のように、印加電圧Ｖｇが１．０ボルトのときは、電荷移動領域１０２Ａのみに電流が流れ、総ドレイン電流Ｉｄは５μＡになる。そして、電荷蓄積部１０６のうち、領域１０６Ａのみに電荷が蓄積され、領域１０６Ｂ，１０６Ｃには電荷が蓄積されない。領域１０６Ａに蓄積される電荷量は、図３（Ａ）の場合と同じである。
【００３６】
図３（Ｄ）に示したように、不揮発性半導体メモリ１００にデータ‘１１’を書き込む場合、第１制御電極１０８の印加電圧Ｖｇは零ボルトに設定される。このとき、ドレイン電流Ｉｄは０μＡになる。したがって、電荷蓄積部１０６には、電荷が蓄積されない。
【００３７】
このように、この実施形態では、電荷蓄積部１０６に対する電荷蓄積量を、第１制御電極１０８への電圧印加時間ではなく、該第１制御電極１０８の電圧によって制御することができる。
【００３８】
図４（Ａ）〜（Ｄ）は、この実施形態に係る不揮発性半導体メモリ１００のデータ読み出し動作を説明するための概念図である。
【００３９】
読み出し時には、ビット線ＢＬの電圧（すなわちドレイン領域１０３の電圧）は例えば零ボルトに設定される。
【００４０】
不揮発性半導体メモリ１００からデータを読み出す場合、第１制御電極１０８の電位（ワード線ＷＬの電位）は、すべての電荷移動領域１０２Ａ〜１０２Ｃにチャネルが形成され得るように設定される（図２参照）。ここでは、第１制御電極１０８の電位を、２ボルトとする。
【００４１】
また、第２制御電極１０９の電位（ソース線ＳＬの電位）は、チャネル形成領域１０２のうち、電荷蓄積部１０６の電荷蓄積部分に対応する領域にはチャネルが形成されず、且つ、電荷蓄積部１０６の電荷非蓄積部分に対応する領域にはチャネルが形成され得るように設定される。チャネル形成領域１０２Ｆ（電荷蓄積部１０６直下の領域）のうち、電荷蓄積部１０６の電荷蓄積部分に対応する領域ではしきい値電圧が高くなり（ＶＨとする）、電荷非蓄積部分に対応する領域ではしきい値電圧が低くなる（ＶＬとする）。第２制御電極１０９の読み出し時電位Ｖｒは、ＶＬ＜Ｖｒ＜ＶＨとなるように設定される。ここでは、第２制御電極１０９の電位を、２．５ボルトとする。したがって、読み出し電流は、書き込みデータの値に応じて異なる。
【００４２】
図４（Ａ）に示したように、書き込みデータの値が‘００’の場合（すなわち、電荷蓄積部１０６の全領域１０６Ａ〜１０６Ｃに電荷が蓄積されている場合）、チャネル形成領域１０２Ｆの全領域でしきい値がＶＨになり、読み出し電流が流れない。
【００４３】
図４（Ｂ）に示したように、書き込みデータの値が‘０１’の場合、（すなわち、電荷蓄積部１０６の領域１０６Ａ，１０６Ｂのみに電荷が蓄積されている場合）、チャネル形成領域１０２Ｆのうち領域１０６Ａ，１０６Ｂ直下の部分でしきい値がＶＨになる。したがって、領域１０６Ｃ直下の部分でのみ、読み出し電流が流れる。
【００４４】
図４（Ｃ）に示したように、書き込みデータの値が‘１０’の場合、（すなわち、電荷蓄積部１０６の領域１０６Ａのみに電荷が蓄積されている場合）、チャネル形成領域１０２Ｆのうち領域１０６Ａ直下の部分のみでしきい値がＶＨになる。したがって、領域１０６Ｂ，１０６Ｃ直下の部分でのみ、読み出し電流が流れる。このときの読み出し電流値は、図４（Ｂ）の場合の、約２倍になる。
【００４５】
図４（Ｄ）に示したように、書き込みデータの値が‘１１’の場合、（すなわち、電荷蓄積部１０６に電荷が全く蓄積されていない場合）、チャネル形成領域１０２Ｆの全領域で、読み出し電流が流れる。このときの読み出し電流値は、図４（Ｂ）の場合の、約３倍になる。
【００４６】
このようにして、この実施形態では、電荷蓄積部１０６に対する電荷蓄積量に応じた読み出し電流を得ることができる。
【００４７】
以上説明したように、この実施形態によれば、不揮発性半導体メモリ１００の電荷蓄積部１０６に対する電荷蓄積量（すなわち、書き込みデータの値）を、第１制御電極１０８への電圧印加時間ではなく、該第１制御電極１０８の電圧によって制御することができる。このため、書き込み時に、メモリ特性の製造ばらつきによる影響が小さい。したがって、この実施形態によれば、不揮発性半導体メモリ１００の歩留まりや、書き込み信頼性を向上させることができる。
【００４８】
なお、ここでは、２ビットのデータを記憶する不揮発性半導体メモリを例に採って説明したが、３ビット以上のデータを記憶する不揮発性半導体メモリにこの発明を適用することも可能である。３ビット以上のデータを記憶させる場合も、電荷蓄積部に電荷を全く蓄積させない場合を記憶値の一つとすることができるので、全体として、２n−１個（ｎはメモリトランジスタに記憶させるビット数）の電荷移動領域をチャネル形成領域に設けることとすればよい。
【００４９】
第２の実施形態
次に、この発明に係る製造方法の一実施形態について、図５〜図７を用いて説明する。この実施形態は、１個のメモリトランジスタに２ビットのデータを記憶させる不揮発性半導体メモリの製造方法を例に採って説明する。
【００５０】
図５（Ａ）〜（Ｃ）は、この実施形態に係る製造方法を説明するための概念的な平面図である。図６（Ａ）〜（Ｅ）は、この実施形態に係る製造方法を説明するための工程断面図である。また、図７（Ａ）〜（Ｆ）は、この実施形態に係る製造方法を説明するための工程断面図である。ここで、図６（Ａ）は図５（Ａ）のＡ−Ａ’断面図、図７（Ａ）は図５（Ｂ）のＢ−Ｂ’断面図、図７（Ｅ）は図５（Ｃ）のＣ−Ｃ’断面図である。
【００５１】
（１）まず、半導体基板５００の表面に、アクティブ領域５０１およびフィールド領域５０２が規定される。
【００５２】
（２）半導体基板５００の表面に、犠牲膜となる酸化膜６０１および窒化膜６０２を形成する。そして、窒化膜６０２上に、アクティブ領域５０１のみを覆うレジストパターン（図示せず）を形成する。さらに、このレジストパターンをマスクとしてエッチングを行うことにより、図５（Ａ）および図６（Ａ）に示したように、フィールド領域５０２の、酸化膜６０１、窒化膜６０２および半導体基板５００の表面部分を除去する。
【００５３】
（３）次に、フィールド酸化膜６０３を形成し、さらに、窒化膜６０２を除去する。そして、半導体基板５００の全面にポリシリコンを堆積した後で、エッチングを施すことにより、フィールド酸化膜６０３の各側面に、サイドウォール状のポリシリコン膜６０４を形成する。続いて、これらのポリシリコン膜６０４をマスクとして、アクティブ領域５０１の表面に、しきい値調整用の第１のｐ型不純物（例えばＢやＢＦ2等）をイオン注入する。これにより、アクティブ領域５０１の表面に、図６（Ｂ）に示したような、不純物領域６０５が形成される。
【００５４】
（４）半導体基板５００の表面に、レジストパターン６０６を形成する。このレジストパターン６０６は、フィールド酸化膜６０３，６０３，・・・を一列おきに覆う。すなわち、奇数列目の各フィールド酸化膜６０３または偶数列目の各フィールド酸化膜６０３の一方が、レジストパターン６０６によって覆われる。さらに、レジストパターン６０６をマスクとしてエッチングを行うことにより、図６（Ｃ）に示したように、このレジストパターン６０６で覆われていない方のポリシリコン膜６０４が除去される。これにより、各アクティブ領域５０１に形成された、対向するポリシリコン膜６０４のうち、一方のみが除去されることになる。
【００５５】
（５）レジストパターン６０６を除去した後、除去されなかった方のポリシリコン膜６０４をマスクとして、アクティブ領域５０１の表面に、しきい値調整用の第２のｐ型不純物（例えばＢやＢＦ2等）をイオン注入する。これにより、アクティブ領域５０１の表面に、図６（Ｄ）に示したような、不純物領域６０７が形成される。
【００５６】
なお、第２のｐ型不純物は、上述の第１のｐ型不純物と同一である必要はなく、所望のしきい値が得られればよい。
【００５７】
また、ｐ型不純物領域６０５，６０７の深さは、必ずしも一致していなくてもよい。但し、各電荷移動領域は、チャネル形成時に流れる電流が一致することが望ましく、したがって、チャネル幅や深さは同一であることが望ましい。
【００５８】
（６）周知のエッチング技術等を用いて、残りのポリシリコン膜６０４を除去する。また、フィールド酸化膜６０３の露出部分をエッチングして、アクティブ領域５０１とフィールド酸化膜６０３との間の段差を小さくする。この段差が大きいと、その後のワード線形成工程で、段差に沿ってワード線形成材料が残留してしまい、ワード線間が短絡する原因になるからである。
【００５９】
以上により、アクティブ領域５０１に、図６（Ｅ）に示したような、不純物濃度が互いに異なる領域すなわち電荷移動領域１０２Ａ〜１０２Ｃが完成する。
【００６０】
（７）続いて、半導体基板５００の全面に酸化シリコン膜７０１を形成し、さらに、この酸化シリコン膜７０１上に窒化シリコン膜を形成する。そして、周知のフォトリソグラフィ技術およびエッチング技術等を用いて、この窒化シリコン膜をパターニングする。これにより、図５（Ｂ）および図７（Ａ）に示したような、犠牲膜としての窒化シリコン膜パターン５０３を得る。
【００６１】
（８）酸化シリコン膜７０１の露出面上に、窒化シリコン膜７０２および酸化シリコン膜７０３を形成する。これにより、電荷蓄積部用のＯＮＯ膜７０４が得られる。さらに、酸化シリコン膜７０３上にｎ+ポリシリコン膜を形成し、周知のエッチング技術を用いてサイドウォール状に加工することによって、図７（Ｂ）に示したような、第２制御電極７０５を得る。
【００６２】
（９）窒化シリコン膜パターン５０３および第２制御電極７０５をマスクとしたエッチングによってＯＮＯ膜７０４を除去する。そして、窒化シリコン膜７０２の側面を覆う酸化膜を形成することにより、電荷蓄積部７０６および第２絶縁膜７０７が完成する。さらに、これらの膜５０３，７０５をマスクとしてｎ型不純物（リン、ヒ素等）のイオンを注入する。これにより、ソース領域７０８が形成される。その後、半導体基板５００の全面にｎ+ポリシリコンを堆積し、これを平坦化することにより、ソース線７０９を形成する。そして、第２制御電極７０５およびソース線７０９の表面を酸化することにより、酸化シリコン膜７１０を形成する。さらに、周知のエッチング技術等を用いて、窒化シリコン膜パターン５０３を除去することにより、図７（Ｃ）に示したような構造を得る。
【００６３】
（１０）半導体基板５００の表面に露出したシリコン酸化膜７０１を除去した後、ゲート絶縁膜用のシリコン酸化膜７１１を形成し、さらに、半導体基板５００の全面にｎ+ポリシリコン膜を堆積する。
【００６４】
（１１）周知のエッチング技術等を用いてｎ+ポリシリコン膜をサイドウォール状に加工することにより、図７（Ｄ）に示したような、第１制御電極７１３を形成する。
【００６５】
（１２）第１制御電極７１３、酸化シリコン膜７１０等をマスクとしてｎ型不純物（リン、ヒ素等）のイオンを注入することより、ドレイン領域７１４を形成する。そして、半導体基板５００の全面に中間絶縁膜７１５を形成し、周知のフォトリソグラフィ技術およびエッチング技術等を用いて、コンタクトホール７１６を形成する。その後、周知の堆積技術等を用いて、コンタクトホール７１６内を充填する層間配線層７１７を、例えばタングステン（Ｗ）等により形成する。そして、周知の堆積技術やフォトリソグラフィ等を用いて、層間配線層７１７どうしを接続するビット線７１８を形成して、図７（Ｅ）および図５（Ｃ）に示したような構造を完成する。
【００６６】
以上説明したように、この実施形態に係る不揮発性半導体メモリの製造方法では、素子分離膜６０３の側面にサイドウォール状のマスクパターン６０４を形成し、しきい値調整用のｎ+不純物をイオン注入した後で（上記工程（３）および図６（Ｂ）参照）、一方のマスクパターン６０４を除去し（上記工程（４）および図６（Ｃ）参照）、さらに、除去されなかった方のマスクパターンを用いてｎ+不純物をイオン注入する（上記工程（５）および図６（Ｄ）参照）。これにより、この実施形態によれば、少ない工程数で３個の電荷移動領域１０２Ａ〜１０２Ｃを形成することができる。
【図面の簡単な説明】
【００６７】
【図１】第１の実施形態に係る不揮発性半導体メモリの構造を示す概念図である。
【図２】第１の実施形態に係る不揮発性半導体メモリの特性を示すグラフである。
【図３】第１の実施形態に係る不揮発性半導体メモリのデータ書き込み動作を説明するための概念図である。
【図４】第１の実施形態に係る不揮発性半導体メモリのデータ読み出し動作を説明するための概念図である。
【図５】第２の実施形態に係る製造方法を説明するための概念的な平面図である。
【図６】第２の実施形態に係る製造方法を説明するための断面工程図である。
【図７】第２の実施形態に係る製造方法を説明するための断面工程図である。
【符号の説明】
【００６８】
１００  不揮発性半導体メモリ
１０１  半導体基板
１０２  チャネル形成領域
１０３  ドレイン領域
１０４  ソース領域
１０５  第１絶縁膜
１０６  電荷蓄積部
１０７  第２絶縁膜
１０８  第１制御電極
１０９  第２制御電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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