(57)【要約】【課題】ラッチの最大動作周波数を上げ、消費電力を減らすこと。【解決手段】プリチャージ部１１０と、記憶論理部１２０と、入力増幅部１３０と、クロック同期スイッチ１４０とを有するラッチにおいて、記憶論理部１２０と入力増幅部１３０とを同一のトランジスタ階層に配置することによって、全体のトランジスタ階層を３階層とする。また、電流源１５０を記憶論理部１２０に接続して電流源１５０が記憶論理部１２０を通過する電流を制御するよう構成する。【選択図】        図２−１
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【特許請求の範囲】
【請求項１】
入力信号を増幅する入力増幅回路と該入力増幅回路により増幅された信号を用いて入力信号に含まれるデータを保持する記憶論理回路とを備えたラッチ回路であって、
前記入力増幅回路と記憶論理回路とがトランジスタ階層において同一の階層に配置されることを特徴とするラッチ回路。
【請求項２】
前記トランジスタ階層は全体で３階層であり、電源側の第１の階層には、前記記憶論理回路に保持されたデータの出力に用いられる二つのラッチ出力ノードの電圧を予め高に設定するプリチャージ回路が配置され、第２の階層には、前記入力増幅回路および記憶論理回路が配置され、グランド側の第３の階層には、前記入力増幅回路に流れる電流を制御するクロック同期スイッチが配置されることを特徴とする請求項１に記載のラッチ回路。
【請求項３】
前記記憶論理回路は、第３階層に配置されて該記憶論理回路を通過する電流を制御する電流源回路に接続することを特徴とする請求項２に記載のラッチ回路。
【請求項４】
前記プリチャージ回路は、四つのｐＭＯＳトランジスタにより形成されることを特徴とする請求項２または３に記載のラッチ回路。
【請求項５】
前記クロック同期スイッチは、ｎＭＯＳトランジスタにより形成されることを特徴とする請求項２、３または４に記載のラッチ回路。
【請求項６】
前記記憶論理回路と電流源回路を接続するノードの電圧を予め高に設定する反転クロック同期スイッチをさらに第１階層に備えたことを特徴とする請求項３に記載のラッチ回路。
【請求項７】
前記記憶論理回路と電流源回路を接続するノードの電圧を予め高に設定するｐＭＯＳトランジスタをさらに第１階層に備えたことを特徴とする請求項３に記載のラッチ回路。
【請求項８】
前記入力増幅回路とクロック同期スイッチを接続するノードの電圧を予め高に設定するｐＭＯＳトランジスタをさらに第１階層に備えたことを特徴とする請求項２〜７のいずれか一つに記載のラッチ回路。
【請求項９】
前記二つのラッチ出力ノードを接続するｐＭＯＳトランジスタをさらに備えたことを特徴とする請求項２〜８のいずれか一つに記載のラッチ回路。
【請求項１０】
入力信号を増幅する入力増幅回路と該入力増幅回路により増幅された信号を用いて入力信号に含まれるデータを保持する記憶論理回路とを備えたラッチ回路をフロントエンド回路として使用するデシリアライザ回路であって、
前記ラッチ回路は入力増幅回路と記憶論理回路とがトランジスタ階層において同一の階層に配置されることを特徴とするデシリアライザ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、入力信号を増幅する入力増幅回路と該入力増幅回路により増幅された信号を用いて入力信号に含まれるデータを保持する記憶論理回路とを備えたラッチ回路およびラッチ回路を使用するデシリアライザ回路に関し、特に、高速で電力消費が少ないラッチ回路およびデシリアライザ回路に関するものである。
【背景技術】
【０００２】
ラッチは、データを保持する回路であり、４０Ｇbpsの通信システムで用いられる受信装置のＳＥＲＤＥＳ(Serializer／Deserializer）など様々な回路で使用されている。図１４−１は、小振幅入力対応の従来のラッチの構成を示す機能ブロック図である。同図に示すように、小振幅入力対応の従来のラッチは、トランジスタ階層において第１階層のプリチャージ部１１０と、第２階層の記憶論理部１２０と、第３階層の入力増幅部１３０と、第４階層のクロック同期スイッチ１４０とを有する。ここで、クロック同期スイッチ１４０は、クロックに同期したスイッチであり、クロック信号が「高」の時、スイッチがオン、クロック信号が「低」の時、スイッチがオフとなる。
【０００３】
プリチャージ部１１０は、データ保持段へ電圧が出力されるノードａおよびｂの電圧をクロック前半（プリチャージ時）で予め「高」に設定することによって、クロック後半（ラッチ時）のデータ保持を高速化する回路である。記憶論理部１２０は、クロック後半で入力データに対応して発生する電圧差を保持する回路である。入力増幅部１３０は、小振幅入力信号を増幅し、記憶論理部１２０がデータとして保持する電圧差を生成する電流モード型論理回路(Current  Mode  Logic)である。クロック同期スイッチ１４０は、プリチャージ時とラッチ時との間の遷移をクロックに同期して行うスイッチである。なお、非特許文献１には、従来のラッチの一例が記載されている。
【０００４】
【非特許文献１】J.Montanaro,R.T.Witek,K.Anne,A.J.Black,E.M.Cooper,D.W.Dobberpuhl,P.M.Donahue,J.Eno,W.Hoeppner,D.Kruckemyer,T.H.Lee,P.C.M.Lin,L.Madden,D.Murray,M.H.Pearce,S.Santhanam,K.J.Snyder,R.Stehpany,and  S.C.Thierauf,"A  160-MHz,  32-b,0.5-W  CMOS  RISC  Microprocessor,"IEEE  J.Solid-State  Circuits  31,No.11,1703-1714(November  1996).
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図１４−１に示した小振幅入力対応の従来のラッチは、４階層のトランジスタから構成されるため、電源電圧Ｖddを４Ｖthより大きくする必要があり、電源電圧Ｖddが大きくなるという問題がある。ここで、Ｖthは、トランジスタが動作する閾値電圧である。
【０００６】
また、クロック信号ＣＫの入力から電圧差Ｖ(ａ)−Ｖ(ｂ)の出力までの伝搬遅延時間は、図１４−２に示すように、約ｔｄ１＋２ｔｄ２である。ここで、ｔｄ１は、ＭＯＳＦＥＴのゲートノードからソースノードまでの伝搬遅延時間であり、ｔｄ２は、ＭＯＳＦＥＴのソースノードからドレインノードまでの伝搬遅延時間である。通常ｔｄ１はｔｄ２の３０％〜５０％であるため、従来のラッチの伝搬遅延時間Ｔpdは、Ｔpd＝０．４×ｔｄ２＋２×ｔｄ２＝２．４ｔｄ２となる。したがって、クロック半周期の時間が２．４ｔｄ２以上である必要があり、最大動作周波数が制限されるという問題もある。
【０００７】
この発明は、上述した従来技術による問題点を解消するためになされたものであり、高速で電力消費が少ないラッチ回路およびデシリアライザ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するため、請求項１に係る発明は、入力信号を増幅する入力増幅回路と該入力増幅回路により増幅された信号を用いて入力信号に含まれるデータを保持する記憶論理回路とを備えたラッチ回路であって、前記入力増幅回路と記憶論理回路とがトランジスタ階層において同一の階層に配置されることを特徴とする。
【０００９】
この請求項１の発明によれば、入力増幅回路と記憶論理回路とがトランジスタ階層において同一の階層に配置されるよう構成したので、トランジスタの階層を少なくすることができる。
【００１０】
また、請求項２に係る発明は、上記発明において、前記トランジスタ階層は全体で３階層であり、電源側の第１の階層には、前記記憶論理回路に保持されたデータの出力に用いられる二つのラッチ出力ノードの電圧を予め高に設定するプリチャージ回路が配置され、第２の階層には、前記入力増幅回路および記憶論理回路が配置され、グランド側の第３の階層には、前記入力増幅回路に流れる電流を制御するクロック同期スイッチが配置されることを特徴とする。
【００１１】
この請求項２の発明によれば、トランジスタ階層は全体で３階層であり、電源側の第１の階層には、記憶論理回路に保持されたデータの出力に用いられる二つのラッチ出力ノードの電圧を予め高に設定するプリチャージ回路が配置され、第２の階層には、前記入力増幅回路および記憶論理回路が配置され、グランド側の第３の階層には、前記入力増幅回路に流れる電流を制御するクロック同期スイッチが配置されるよう構成したので、トランジスタの階層を従来の４階層から少なくすることができる。
【００１２】
また、請求項３に係る発明は、上記発明において、前記記憶論理回路は、第３階層に配置されて該記憶論理回路を通過する電流を制御する電流源回路に接続することを特徴とする。
【００１３】
この請求項３の発明によれば、記憶論理回路は、第３階層に配置されて記憶論理回路を通過する電流を制御する電流源回路に接続するよう構成したので、記憶論理回路にデータが保持されるまでの時間を短縮することができる。
【００１４】
また、請求項４に係る発明は、上記発明において、前記プリチャージ回路は、四つのｐＭＯＳトランジスタにより形成されることを特徴とする。
【００１５】
この請求項４の発明によれば、プリチャージ回路は、四つのｐＭＯＳトランジスタにより形成されるよう構成したので、プリチャージ回路を容易に実装することができる。
【００１６】
また、請求項５に係る発明は、上記発明において、前記クロック同期スイッチは、ｎＭＯＳトランジスタにより形成されることを特徴とする。
【００１７】
この請求項５の発明によれば、クロック同期スイッチは、ｎＭＯＳトランジスタにより形成されるよう構成したので、クロック同期スイッチを容易に実装することができる。
【００１８】
また、請求項６に係る発明は、上記発明において、前記記憶論理回路と電流源回路を接続するノードの電圧を予め高に設定する反転クロック同期スイッチをさらに第１階層に備えたことを特徴とする。
【００１９】
この請求項６の発明によれば、記憶論理回路と電流源回路を接続するノードの電圧を予め高に設定する反転クロック同期スイッチをさらに第１階層に備えるよう構成したので、記憶論理回路にデータが保持されるまでの時間を短縮することができる。
【００２０】
また、請求項７に係る発明は、上記発明において、前記記憶論理回路と電流源回路を接続するノードの電圧を予め高に設定するｐＭＯＳトランジスタをさらに第１階層に備えたことを特徴とする。
【００２１】
この請求項７の発明によれば、記憶論理回路と電流源回路を接続するノードの電圧を予め高に設定するｐＭＯＳトランジスタをさらに第１階層に備えるよう構成したので、記憶論理回路にデータが保持されるまでの時間を短縮することができる。
【００２２】
また、請求項８に係る発明は、上記発明において、前記入力増幅回路とクロック同期スイッチを接続するノードの電圧を予め高に設定するｐＭＯＳトランジスタをさらに第１階層に備えたことを特徴とする。
【００２３】
この請求項８の発明によれば、入力増幅回路とクロック同期スイッチを接続するノードの電圧を予め高に設定するｐＭＯＳトランジスタをさらに第１階層に備えるよう構成したので、二つのラッチ出力ノードへの電圧のプリチャージ時間を短縮することができる。
【００２４】
また、請求項９に係る発明は、上記発明において、前記二つのラッチ出力ノードを接続するｐＭＯＳトランジスタをさらに備えたことを特徴とする。
【００２５】
この請求項９の発明によれば、二つのラッチ出力ノードを接続するｐＭＯＳトランジスタをさらに備えるよう構成したので、電源電圧を低くすることができる。
【００２６】
また、請求項１０に係る発明は、入力信号を増幅する入力増幅回路と該入力増幅回路により増幅された信号を用いて入力信号に含まれるデータを保持する記憶論理回路とを備えたラッチ回路をフロントエンド回路として使用するデシリアライザ回路であって、前記ラッチ回路は入力増幅回路と記憶論理回路とがトランジスタ階層において同一の階層に配置されることを特徴とする。
【００２７】
この請求項１０の発明によれば、入力増幅回路と記憶論理回路とがトランジスタ階層において同一の階層に配置されるよう構成したので、ラッチ回路のトランジスタの階層を少なくし、ラッチ回路を高速化することができる。
【発明の効果】
【００２８】
本発明によれば、トランジスタの階層を少なくするので、ラッチ回路の遅延時間を少なくし、最大動作周波数を向上させることができる。また、電源電圧を下げ、消費電力を小さくすることができる。
【００２９】
また、本発明によれば、データを保持する記憶論理回路にデータが保持されるまでの時間を短縮するので、ラッチ回路の遅延時間を少なくすることができる。
【００３０】
また、本発明によれば、二つのラッチ出力ノードへの電圧のプリチャージ時間を短縮するので、ラッチ回路の遅延時間を少なくすることができる。
【００３１】
また、本発明によれば、ラッチ回路を高速化するので、デシリアライザが使用するラッチ回路の数を減らすことができる。
【発明を実施するための最良の形態】
【００３２】
以下に添付図面を参照して、この発明に係るラッチ回路およびデシリアライザ回路の好適な実施例を詳細に説明する。なお、本実施例では、本発明を４０Ｇbpsの光信号を受信する高速受信装置に適用した場合を中心に説明する。
【実施例】
【００３３】
まず、本実施例に係るデシリアライザについて説明する。図１は、本実施例に係るデシリアライザの構成を示す機能ブロック図である。同図に示すように、このデシリアライザ１は、光信号を電気信号に変換するフォトダイオード２およびフォトダイオード２が出力する電気信号を増幅するＴＩＡ３とともに高速受信装置４を構成し、フロントエンド回路１０と、ＤＥＭＵＸ２０と、位相検出部３０と、クロック再生部（クロック発生器とも呼ばれる）４０とを有する。
【００３４】
フロントエンド回路１０は、４つのラッチ１００を有し、各ラッチ１００は、ＴＩＡ３が出力する電気信号からデータを取り出してＤＥＭＵＸ２０に渡す。ここで、データ転送レートが高い場合の光−電気変換デバイスのバンド幅の制限から、各ラッチ１００が入力する信号はＶddより小さい小振幅信号となる。したがって、高速受信装置４においては、小振幅入力を扱うことができる高速なフロントエンド回路１０が重要となる。なお、高速受信装置４は、４０Ｇbpsの光信号を受信するため、各ラッチ１００は、４０Ｇbps／４＝１０Ｇbpsで動作する必要がある。
【００３５】
ＤＥＭＵＸ２０は、各ラッチ１００が出力するデータから２ｎビットの並列データを作成する回路である。位相検出部３０は、並列データ作成時に位相のずれを検出し、検出した位相のずれをｐｈｉコードとしてクロック再生部４０に渡す回路である。クロック再生部４０は、９０度ずつ位相がずれた多相クロックＣＫ0〜ＣＫ3を生成して各ラッチ１００に供給する回路である。また、このクロック再生部４０はｐｈｉコードを入力して位相のずれを補正する。
【００３６】
次に、本実施例に係るラッチ１００の構成について説明する。図２−１は、本実施例に係るラッチ１００の構成を示す機能ブロック図である。同図に示すように、このラッチ１００は、従来のラッチと同様にプリチャージ部１１０と、記憶論理部１２０と、入力増幅部１３０と、クロック同期スイッチ１４０とを有するが、記憶論理部１２０と入力増幅部１３０が異なるトランジスタ階層に配置されるのではなく、同一のトランジスタ階層に配置される。
【００３７】
したがって、全体のトランジスタ階層は３階層となり、Ｖtp＝Ｖtn＝Ｖthの条件の下でＶddは３Ｖthより大きければよく、Ｖddを下げることができ、消費電力を減らすことができる。ここで、Ｖtpはｐ型ＭＯＳＦＥＴの閾値電圧であり、Ｖtnはｎ型ＭＯＳＦＥＴの閾値電圧であり、Ｖthはｐ型ＭＯＳＦＥＴおよびｎ型ＭＯＳＦＥＴの平均の閾値電圧である。
【００３８】
また、このラッチ１００は、電源電圧がＶbiasで記憶論理部１２０に接続される電流源１５０を有し、記憶論理部１２０を通過する電流の量を制御する。この電流源１５０が、記憶論理部１２０を通過する電流の量を制御することによって、記憶論理部１２０がデータの保持に用いる電圧Ｖ(ａ，ｂ)の発生を高速化し、Ｖ(ａ，ｂ)のノイズを最小にすることができる。
【００３９】
また、このラッチ１００では、トランジスタ階層が３階層であるため、図２−２に示すように、クロック信号ＣＫの入力から電圧差Ｖ(ａ)−Ｖ(ｂ)の出力までの伝搬遅延時間をｔｄ１＋ｔｄ２まで減らすことができる。したがって、Ｔpd＝０．４×ｔｄ２＋ｔｄ２＝１．４ｔｄ２となり、論理的には従来のラッチと比較して最大動作周波数を４０％以上向上させることができる。
【００４０】
また、このラッチ１００では、反転クロック同期スイッチ１６０によりノードｄをプリチャージすることによって、ノードａおよびｂにおける電圧の発生を高速化することができる。ここで、反転クロック同期スイッチ１６０は、反転クロックに同期したスイッチであり、クロック信号が「低」の時、スイッチがオン、クロック信号が「高」の時、スイッチがオフとなる。
【００４１】
図３−１は、図２−１に示したラッチ１００のＣＭＯＳ実装例を示す図である。同図に示すように、プリチャージ部１１０は四つのｐＭＯＳトランジスタＭ７、Ｍ８、Ｍ１０およびＭ１１から形成される。また、記憶論理部１２０は、クロス結合されたｎＭＯＳトランジスタのペアＭ３およびＭ４から形成される。
【００４２】
ノードｄの電圧は周期的にＶdd−Ｖthにプリチャージされ、ノードａおよびｂのプリチャージを高速化することができる。また、ノードｄのプリチャージにｐＭＯＳトランジスタＭ９を用いることによってノードａおよびｂのプリチャージをさらに高速化することができる。
【００４３】
ノードｂの電圧は、クロックＣＫＢ駆動の二つのトランジスタＭ１２およびＭ１３とインバータＩＶによって振幅がＶddの出力に変換される。ここで、ＣＫＢの「Ｂ」は位相差があることを示し、ＣＫＢはクロックＣＫと位相差があるクロックである。
【００４４】
また、図３−２のタイミングチャートに示すように、データ｛ＩＮ，ＩＮＢ｝はノードｂの電圧Ｖ(b)として"ラッチ"のタイミングでラッチされ、Ｖ(ｂ)はデータ保持段でＶ(ｏｕｔｂ)として対応する"ラッチ"のタイミングでラッチされる。電圧Ｖ(ｏｕｔｂ)はインバータＩＶによって振幅がＶddに変換され、"ホールド"の時間中データ保持段で保持される。なお、ＩＮＢはＩＮの否定である。また、電流源１５０に供給される電圧ＶbiasはＶbbの約半分である。
【００４５】
次に、本実施例に係るラッチ１００の性能について図４−１〜図７を用いて説明する。図４−１は、最大動作周波数のシミュレーション結果を示す図である。同図に示すように、ＢＰＴＭ(Berkeley  Predictive  Technology  Model)のような最小ゲート長９０ｎｍの標準ＣＭＯＳプロセス・パラメータ（ＣＭＯＳモデルとも呼ばれる）で、Ｖdd＝１．２Ｖの場合の最大動作周波数は、本実施例に係るラッチ１００は１０ＧＨｚであり、従来のラッチは５．７ＧＨｚである。したがって、４０Ｇbpsの高速受信装置４において１０ＧＨｚのラッチ１００×４の構成のフロントエンド回路１０を実装することができ、従来のラッチを用いた場合と比較してラッチの数を半分にすることができる。
【００４６】
図４−２は、消費電力のシミュレーション結果を示す図である。同図に示すように、図４−１に示したシミュレーションと同一のＣＭＯＳパラメータを用いた場合、動作周波数１０ＧＨｚにおいて本実施例に係るラッチ１００の消費電力は従来のラッチの半分である。また、本実施例に係るラッチ１００はＶdd＝０．６Ｖでも動作可能であるが、従来のラッチはＶdd＞＝０．８Ｖでのみ動作可能である。また、Ｖddが０．８Ｖから１．２Ｖの間で、本実施例に係るラッチ１００は従来のラッチと比較して最大動作周波数が少なくとも３０％高い。
【００４７】
図５−１は、本実施例に係るラッチ１００のシミュレーション結果（Ｖdd＝１．２Ｖ）を示す図である。シミュレーションは、標準の９０ｎｍのＣＭＯＳパラメータを用いて行った。また、クロック周期は９９ｐｓであり、周波数は１０．１ＧＨｚである。
【００４８】
同図に示すように、ピーク間電圧Ｖpp(入力)＝０．６Ｖ、Ｖpp(クロック)＝１Ｖで、出力電圧の振幅はＶddであり、ラッチ１００はＳＥＲＤＥＳにおける同期回路のように論理回路に直接接続することができ、高速の受信装置において有用である。なお、出力データｏｕｔはクロックＣＫと同期がとられており、電源電圧Ｖddのノイズの影響を少し受けている。
【００４９】
図５−２は、本実施例に係るラッチ１００のシミュレーション結果（Ｖdd＝０．８Ｖ）を示す図である。クロック周期は１９８ｐｓであり、周波数は５．１ＧＨｚである。同図に示すように、Ｖpp(入力)＝０．４Ｖ、Ｖpp(クロック)＝０．７２Ｖで、出力電圧の振幅はＶddである。
【００５０】
また、図６に示す従来のラッチと比較して最大周波数は約２倍である。図６に示す従来のラッチは、トランジスタの階層が４階層であり、クロス結合された２階層のトランジスタが用いられ、データ保持段がＲＳフリップフロップである点が本実施例に係るラッチ１００と異なる。
【００５１】
図７は、従来のラッチと本実施例に係るラッチ１００の特徴および性能の比較結果を示す図である。なお、比較対象である従来のラッチは図６に示したラッチである。図７に示すように、本実施例に係るラッチ１００は、従来のラッチと比較して、トランジスタ数が少なく、最小電源電圧が小さく、動作周波数が５ＧＨｚにおいても１０ＧＨｚにおいても消費電力が少なく、Ｖdd＝０．８Ｖおよび１．２Ｖのいずれの場合でも最大動作周波数が大きい。
【００５２】
なお、従来のラッチは、大部分のＣＭＯＳのＬＳＩ回路で不適切なＶddである２．０Ｖ以上の場合にだけ１０ＧＨｚで動作可能である。また、消費電力には波形整形用インバータＩＶの消費電力は含まれない。
【００５３】
次に、図３−１に示したラッチ１００の動作について説明する。図８は、図３−１に示したラッチ１００の動作を示す図である。図８（ａ）は、クロックＣＫが「低」である場合を示し、図８（ｂ）は、クロックＣＫが「高」である場合を示す。なお、ここでは、クロックＣＫとクロックＣＫＢの位相差は３０度である。
【００５４】
図８（ａ）に示すように、クロックＣＫが「低」の場合には、トランジスタＭ５がオフとなり、トランジスタＭ７およびＭ８がオンとなる。すると、電流ＩaおよびＩbがそれぞれトランジスタＭ７およびＭ８を流れ、ノードａの電圧Ｖ(ａ)およびノードｂの電圧Ｖ(ｂ)はＶdd−Ｖtpに近づく。ここで、Ｖtpは、ｐＭＯＳＦＥＴであるＭ７およびＭ８の閾値電圧である。同時に、電流ＩdがトランジスタＭ６を流れ、ノードｄの電圧Ｖ(ｄ)はＶdd−Ｖtpに近づく。一方、クロックＣＫＢが「低」の間は、トランジスタＭ１２およびＭ１３はオフであり、Ｖ(ｏｕｔｂ)およびＶ(ｏｕｔ)は以前の値を保つ。
【００５５】
また、図８（ｂ）に示すように、クロックＣＫが「高」の場合には、トランジスタＭ５がオンとなり、トランジスタＭ７およびＭ８がオフとなる。すると、入力データ｛ＩＮ，ＩＮＢ｝に基づいて電流ＩcがトランジスタＭ１またはＭ２を流れる。同時に、電流ＩdがトランジスタＭ３またはＭ４を流れ、ノードａおよびｂの電圧レベルが安定する。すなわち、ノードａおよびｂの電圧Ｖ(ａ)およびＶ(ｂ)が更新される。一方、クロックＣＫＢが「高」の間は、トランジスタＭ１２およびＭ１３はオンであり、Ｖ(ｏｕｔｂ)およびＶ(ｏｕｔ)が更新される。
【００５６】
次に、図１に示したクロック再生部４０の実装例について図９−１〜図９−３を用いて説明する。なお、各クロック再生回路は、０度、３０度、９０度、１２０度、１８０度、２１０度、２７０度および３００度位相がずれた８相クロックを生成する。図９−１に示すクロック再生回路では、ＬＳＩ上の金属ワイアパターンが遅延素子として用いられ、終端抵抗が遅延線の終端に用いられている。３０度、１２０度、２１０度および３００度位相がずれたクロックは遅延時間が調整できるインバータによりを生成される。図９−２に示すクロック再生回路では、ＬＳＩ上のインダクタが遅延素子として用いられ、終端抵抗が遅延線の終端に用いられている。
【００５７】
図９−３に示すクロック再生回路では、差動入出力を有する４つの電圧制御遅延セルを備えた４段のリングオシレータが４相クロックの生成に用いられている。クロックの周波数は制御回路からの制御電圧Ｖcntで制御される。制御回路は位相検出部３０からのｐｈｉコードによって位相情報を取得する。また、他の４相クロックを生成するために４つの位相補間器（ＰＩ）が用いられている。
【００５８】
次に、図２−１に示した電流源１５０の電源電圧Ｖbiasを生成するバイアス回路について説明する。図１０−１は、バイアス回路を示す図である。同図に示すように、このバイアス回路では、二つの抵抗を用いてＶddの約半分の電圧Ｖbiasを生成している。なお、Ｖbiasとしては、Ｖddの半分より小さい値が用いられる。
【００５９】
図１０−２は、他のバイアス回路を示す図である。同図に示すように、このバイアス回路では、二つのｎ型ＭＯＳＦＥＴを用いてＶddの約半分の電圧Ｖbiasを生成している。このバイアス回路では、ゲート幅ｘはゲート幅ｙより小さく、ＶbiasはＶddの半分より小さい値となる。なお、ゲート幅はＭＯＳＦＥＴのゲートの幅である。
【００６０】
次に、本実施例に係るラッチ１００の他のＣＭＯＳ実装例について図１１−１〜図１２−２を用いて説明する。図１１−１は、本実施例に係るラッチ１００の他のＣＭＯＳ実装例（１）を示す図である。同図に示すように、この実装例では、図３−１に示した実装例と比較すると、ｐＭＯＳＦＥＴのＭ１５が追加され、クロックＣＫが「低」のときにノードｃもＶdd−Ｖthにプリチャージされる。
【００６１】
すると、図５−１および図５−２に示したようにＩＮとＩＮＢの直流電圧レベルは通常Ｖddの半分より大きいためＭ１およびＭ２は部分的にオンとなり、ノードｃをプリチャージすることによって、ノードａおよびｂのプリチャージを加速することができ、プリチャージ時間を短縮することができる。したがって、この実装例は、プリチャージ時間を短縮する必要がある場合に用いられる。なお、図１１−１では、データ保持段は、電圧レベル保持部１７０として示されている。
【００６２】
図１１−２は、本実施例に係るラッチ１００の他のＣＭＯＳ実装例（２）を示す図である。同図に示すように、この実装例では、図１１−１に示した他の実装例（１）と比較して、二つのｐＭＯＳＦＥＴのＭ７およびＭ８がｐＭＯＳＦＥＴのＭ１４で置き換えられている。
【００６３】
この実装例では、Ｍ１とＭ２の片方がオンとなり、もう一方が部分的にオンとなり、クロックＣＫが「低」のときノードａおよびｂがプリチャージされる。また、プリチャージ時にノードａとノードｂの電圧レベルを等しくする時間を短縮するために、ｐＭＯＳＦＥＴのＭ１４がノードａとノードｂとの間に挿入されている。
【００６４】
また、クロックＣＫが「低」でＶ(ＩＮＢ）がＶ(ＩＮ)より大きい場合に、電流Ｉ15がＭ１５を通ってＶddからノードｃに流れ、電流Ｉ1がＭ１を通ってノードｃからノードａに流れ、電流Ｉ2がＭ２を通ってノードｃからノードｂに流れ、さらに、Ｍ１４を通ってノードｂからノードａに流れる。
【００６５】
電流Ｉ1、Ｉ2およびＩ15のおおよその関係は、
Ｉ15＝Ｉ2＋Ｉ1
Ｉ2＞Ｉ1
である。
【００６６】
この実装例は、電源電圧Ｖddが、例えば２Ｖth〜４Ｖthの場合のように、比較的低い場合に用いられる。
【００６７】
図１２−１は、図１１−１および図１１−２に示した電圧レベル保持部１７０の実装例（１）を示す図である。図１２−１に示すように、この電圧レベル保持部１７０は、二つの差動入力ａ、ｂと一つのシングルエンド出力ｏｕｔを有する。二つのスイッチＳＷは、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴあるいは両者の組合せによって実装することができる。
【００６８】
図１２−２は、電圧レベル保持部１７０の実装例（２）を示す図である。図１２−２に示すように、この電圧レベル保持部１７０は、一つの差動入力ｂと一つのシングルエンド出力ｏｕｔを有する。この実装例では、スイッチ時のノイズを除去するために、ｎＭＯＳＦＥＴ（Ｍ１２）とｐＭＯＳＦＥＴ（Ｍ１３）の組合せが用いられている。なお、この実装例は、図３−１に示した実装例であり、ノードａはオープンとなる。
【００６９】
上述してきたように、本実施例では、記憶論理部１２０と入力増幅部１３０とを同一のトランジスタ階層に配置することとしたので、遅延時間を短縮し、最大動作周波数を向上することができる。また、電源電圧Ｖddを低くし、消費電力を少なくすることができる。
【００７０】
また、本実施例では、電流源１５０が記憶論理部１２０を通過する電流を制御することとしたので、記憶論理部１２０によるデータのラッチを高速化し、ノイズを少なくすることができる。
【００７１】
なお、本実施例では、４０Ｇbpsの光信号を受信するデシリアライザ１について説明したが、このデシリアライザ１は、図１３に示すように、プリント基板やケーブルから小振幅の信号を入力することもできる。ここで、プリント基板はどのような種類のものでもよく、ケーブルはワイアの周囲がグランドシールドされたものでもケーブル外被がグランドされたものでもよい。また、図１３に示すように、１０Ｇbpsより高速な伝送システムでは、通常差動入力の信号線が用いられる。
【００７２】
また、本実施例に係るラッチ１００および構成要素は、ＬＳＩによっても電子部品を個別に搭載したプリント基板上でも、あるいは、両者の組合せによっても実現することができる。
【００７３】
（付記１）入力信号を増幅する入力増幅回路と該入力増幅回路により増幅された信号を用いて入力信号に含まれるデータを保持する記憶論理回路とを備えたラッチ回路であって、
前記入力増幅回路と記憶論理回路とがトランジスタ階層において同一の階層に配置されることを特徴とするラッチ回路。
【００７４】
（付記２）前記トランジスタ階層は全体で３階層であり、電源側の第１の階層には、前記記憶論理回路に保持されたデータの出力に用いられる二つのラッチ出力ノードの電圧を予め高に設定するプリチャージ回路が配置され、第２の階層には、前記入力増幅回路および記憶論理回路が配置され、グランド側の第３の階層には、前記入力増幅回路に流れる電流を制御するクロック同期スイッチが配置されることを特徴とする付記１に記載のラッチ回路。
【００７５】
（付記３）前記記憶論理回路は、第３階層に配置されて該記憶論理回路を通過する電流を制御する電流源回路に接続することを特徴とする付記２に記載のラッチ回路。
【００７６】
（付記４）前記プリチャージ回路は、四つのｐＭＯＳトランジスタにより形成されることを特徴とする付記２または３に記載のラッチ回路。
【００７７】
（付記５）前記クロック同期スイッチは、ｎＭＯＳトランジスタにより形成されることを特徴とする付記２、３または４に記載のラッチ回路。
【００７８】
（付記６）前記記憶論理回路と電流源回路を接続するノードの電圧を予め高に設定する反転クロック同期スイッチをさらに第１階層に備えたことを特徴とする付記３に記載のラッチ回路。
【００７９】
（付記７）前記記憶論理回路と電流源回路を接続するノードの電圧を予め高に設定するｐＭＯＳトランジスタをさらに第１階層に備えたことを特徴とする付記３に記載のラッチ回路。
【００８０】
（付記８）前記入力増幅回路とクロック同期スイッチを接続するノードの電圧を予め高に設定するｐＭＯＳトランジスタをさらに第１階層に備えたことを特徴とする付記２〜７のいずれか一つに記載のラッチ回路。
【００８１】
（付記９）前記二つのラッチ出力ノードを接続するｐＭＯＳトランジスタをさらに備えたことを特徴とする付記２〜８のいずれか一つに記載のラッチ回路。
【００８２】
（付記１０）入力信号を増幅する入力増幅回路と該入力増幅回路により増幅された信号を用いて入力信号に含まれるデータを保持する記憶論理回路とを備えたラッチ回路をフロントエンド回路として使用するデシリアライザ回路であって、
前記ラッチ回路は入力増幅回路と記憶論理回路とがトランジスタ階層において同一の階層に配置されることを特徴とするデシリアライザ回路。
【００８３】
（付記１１）前記トランジスタ階層は全体で３階層であり、電源側の第１の階層には、前記記憶論理回路に保持されたデータの出力に用いられる二つのラッチ出力ノードの電圧を予め高に設定するプリチャージ回路が配置され、第２の階層には、前記入力増幅回路および記憶論理回路が配置され、グランド側の第３の階層には、前記入力増幅回路に流れる電流を制御するクロック同期スイッチが配置されることを特徴とする付記１０に記載のデシリアライザ回路。
【００８４】
（付記１２）前記記憶論理回路は、第３階層に配置されて該記憶論理回路を通過する電流を制御する電流源回路に接続することを特徴とする付記１１に記載のデシリアライザ回路。
【００８５】
（付記１３）前記プリチャージ回路は、四つのｐＭＯＳトランジスタにより形成されることを特徴とする付記１１または１２に記載のデシリアライザ回路。
【００８６】
（付記１４）前記クロック同期スイッチは、ｎＭＯＳトランジスタにより形成されることを特徴とする付記１１、１２または１３に記載のデシリアライザ回路。
【００８７】
（付記１５）前記記憶論理回路と電流源回路を接続するノードの電圧を予め高に設定する反転クロック同期スイッチをさらに第１階層に備えたことを特徴とする付記１２に記載のデシリアライザ回路。
【００８８】
（付記１６）前記記憶論理回路と電流源回路を接続するノードの電圧を予め高に設定するｐＭＯＳトランジスタをさらに第１階層に備えたことを特徴とする付記１２に記載のデシリアライザ回路。
【００８９】
（付記１７）前記入力増幅回路とクロック同期スイッチを接続するノードの電圧を予め高に設定するｐＭＯＳトランジスタをさらに第１階層に備えたことを特徴とする付記１１〜１６のいずれか一つに記載のデシリアライザ回路。
【００９０】
（付記１８）前記二つのラッチ出力ノードを接続するｐＭＯＳトランジスタをさらに備えたことを特徴とする付記１１〜１７のいずれか一つに記載のデシリアライザ回路。
【産業上の利用可能性】
【００９１】
以上のように、本発明に係るラッチ回路およびデシリアライザ回路は、有線および無線通信システムの受信装置に有用であり、特に、高速の通信システムに適している。
【図面の簡単な説明】
【００９２】
【図１】本実施例に係るデシリアライザの構成を示す機能ブロック図である。
【図２−１】本実施例に係るラッチの構成を示す機能ブロック図である。
【図２−２】図２−１に示したラッチのタイミングチャートである。
【図３−１】図２−１に示したラッチのＣＭＯＳ実装例を示す図である。
【図３−２】図３−１に示したラッチのタイミングチャートである。
【図４−１】最大動作周波数のシミュレーション結果を示す図である。
【図４−２】消費電力のシミュレーション結果を示す図である。
【図５−１】本実施例に係るラッチのシミュレーション結果（Ｖdd＝１．２Ｖ）を示す図である。
【図５−２】本実施例に係るラッチのシミュレーション結果（Ｖdd＝０．８Ｖ）を示す図である。
【図６】従来のラッチの実装例を示す図である。
【図７】従来のラッチと本実施例に係るラッチの比較結果を示す図である。
【図８】図３−１に示したラッチの動作を示す図である。
【図９−１】クロック再生回路（１）を示す図である。
【図９−２】クロック再生回路（２）を示す図である。
【図９−３】クロック再生回路（３）を示す図である。
【図１０−１】バイアス回路を示す図である。
【図１０−２】他のバイアス回路を示す図である。
【図１１−１】本実施例に係るラッチの他のＣＭＯＳ実装例（１）を示す図である。
【図１１−２】本実施例に係るラッチの他のＣＭＯＳ実装例（２）を示す図である。
【図１２−１】電圧レベル保持部の実装例（１）を示す図である。
【図１２−２】電圧レベル保持部の実装例（２）を示す図である。
【図１３】プリント基板またはケーブルから小振幅の信号を入力するデシリアライザを示す図である。
【図１４−１】小振幅入力対応の従来のラッチの構成を示す機能ブロック図である。
【図１４−２】図１４−１に示したラッチのタイミングチャートである。
【符号の説明】
【００９３】
１    デシリアライザ
２    フォトダイオード
３    ＴＩＡ（トランスインピーダンス増幅器）
４    高速受信装置
１０    フロントエンド回路
２０    ＤＥＭＵＸ（デマルチプレクサ）
３０    位相検出部
４０    クロック再生部
１００    ラッチ
１１０    プリチャージ部
１２０    記憶論理部
１３０    入力増幅部
１４０    クロック同期スイッチ
１５０    電流源
１６０    反転クロック同期スイッチ
１７０    電圧レベル保持部
【図１】
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【図２−１】
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【図２−２】
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【図３−１】
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【図３−２】
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【図４−１】
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【図４−２】
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【図５−１】
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【図５−２】
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【図６】
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【図７】
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【図８】
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【図９−１】
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【図９−２】
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【図９−３】
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【図１０−１】
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【図１０−２】
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【図１１−１】
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【図１１−２】
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【図１２−１】
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【図１２−２】
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【図１３】
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【図１４−１】
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【図１４−２】
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