(57)【要約】      （修正有）【課題】下部電極と周辺絶縁膜との密着性を容易に確保し、この部分でのキャパシタのリーク電流の増大を防止し、また、ウエットエッチング時の下部電極の倒壊を防止し、ひいてはデバイスの信頼性を向上したＤＲＡＭ型のキャパシタを有する半導体装置を提供する。【解決手段】絶縁膜（酸化シリコン膜２３、窒化シリコン膜３２）を開孔して形成されたシリンダ孔９６と、前記シリンダ孔９６の底面及び側面を覆って形成された下部電極５１（窒化チタン膜）及び該下部電極５１の表面に容量絶縁膜５２を介して形成された上部電極５３により構成されるキャパシタ５４と、前記下部電極５１と前記シリンダ孔９６との界面に設けられた密着層８１，８１ａ（酸化チタン膜）と、前記絶縁膜２３，３２の前記密着層８１，８１ａとの界面を改質して形成された中間層８２（酸窒化シリコン膜）と、を有する。【選択図】図２
2008041769.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜を開孔して形成されたシリンダ孔と、
前記シリンダ孔の底面及び側面を覆って形成された下部電極及び該下部電極の表面に容量絶縁膜を介して形成された上部電極により構成されるキャパシタと、
前記下部電極と前記シリンダ孔との界面に設けられた密着層と、
前記絶縁膜の前記密着層との界面を改質して形成された中間層と、を有することを特徴とする半導体装置。
【請求項２】
前記中間層は、前記絶縁膜を構成する窒化シリコン膜のうち前記シリンダ孔内に露出した部分を酸窒化シリコン膜に改質することにより形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シリンダ孔は、前記窒化シリコン膜と酸化シリコン膜とを含む複数の絶縁膜を開孔して形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記密着層は、チタン膜又は酸化チタン膜からなり、前記下部電極は、窒化チタン膜からなることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
酸窒化シリコン膜と酸化シリコン膜とを含む複数の絶縁膜を開孔して形成されたシリンダ孔と、
前記シリンダ孔の底面及び側面を覆って形成された下部電極及び該下部電極の表面に容量絶縁膜を介して形成された上部電極により構成されるキャパシタと、
前記下部電極と前記シリンダ孔との界面に設けられた密着層と、を有することを特徴とする半導体装置。
【請求項６】
前記密着層は、チタン膜又は酸化チタン膜からなり、前記下部電極は、窒化チタン膜からなることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記キャパシタは、前記シリンダ孔の底面に設けられたコンタクト孔を介して該キャパシタの下部に設けられたメモリセル選択用ＭＩＳＦＥＴと電気的に接続されており、
前記コンタクト孔内にはポリシリコンプラグが埋設されており、
前記ポリシリコンプラグと前記キャパシタとの界面には、前記密着層を形成する際に形成されたチタンシリサイド膜からなる低抵抗化膜が設けられていることを特徴とする請求項４又は６に記載の半導体装置。
【請求項８】
前記下部電極は、上部が開口したコップ状の形状を有しており、
前記上部電極は、前記コップ状に形成された下部電極の内側の面又は内側と外側の両方の面を覆って形成されていることを特徴とする請求項１〜７のいずれかの項に記載の半導体装置。
【請求項９】
前記下部電極は、前記シリンダ孔全体を埋める柱状の形状を有しており、
前記上部電極は、前記柱状に形成された下部電極の外面を覆って形成されていることを特徴とする請求項１〜７のいずれかの項に記載の半導体装置。
【請求項１０】
キャパシタを有する半導体装置の製造方法であって、
前記キャパシタの形成工程が、
絶縁膜を開孔してシリンダ孔を形成する工程と、
前記絶縁膜の前記シリンダ孔内に露出した部分を改質して中間層を形成する工程と、
前記中間層を含む前記シリンダ孔の底面及び側面に密着層を形成する工程と、
前記シリンダ孔内に前記密着層を覆って前記キャパシタの下部電極を形成する工程と、
前記下部電極の表面に容量絶縁膜を介して前記キャパシタの上部電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１１】
前記中間層は、前記絶縁膜を構成する窒化シリコン膜のうち前記シリンダ孔内に露出した部分を酸窒化シリコン膜に改質することにより形成されることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記絶縁膜は、前記窒化シリコン膜と酸化シリコン膜とを含む複数の絶縁膜により形成されることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記シリンダ孔を開孔する工程は、前記窒化シリコン膜に対して前記酸化シリコン膜を選択的にエッチングできる第１のプロセスと、前記酸化シリコン膜に対して前記窒化シリコン膜を選択的にエッチングできる第２のプロセスとを含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記キャパシタは、前記シリンダ孔の底面に露出したポリシリコンプラグを介して該キャパシタの下部に設けられたメモリセル選択用ＭＩＳＦＥＴと電気的に接続されており、
前記密着層を形成するに際して、前記窒化シリコン膜の改質処理によって形成された前記ポリシリコンプラグの表面の酸化シリコン膜を除去することを特徴とする請求項１１〜１３のいずれかの項に記載の半導体装置の製造方法。
【請求項１５】
前記密着層は、四塩化チタンガスを用いたＣＶＤ法により形成され、前記密着層が形成されるのと同時に、前記ポリシリコンプラグの表面にチタンシリサイド膜からなる低抵抗化膜が形成されることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記容量絶縁膜を形成するに際して、前記下部電極の周囲に設けられた前記絶縁膜を除去し、前記下部電極の表面に設けられた前記密着層を窒化して、前記下部電極の表面に窒化チタン膜を形成することを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記絶縁膜を除去する工程は、前記窒化シリコン膜をエッチング・ストッパ膜として、前記窒化シリコン膜の上部に設けられた絶縁膜をエッチングすることにより行われることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
キャパシタを有する半導体装置の製造方法であって、
前記キャパシタの形成工程が、
酸窒化シリコン膜と酸化シリコン膜とを含む複数の絶縁膜を開孔してシリンダ孔を形成する工程と、
前記シリンダ孔の底面及び側面に密着層を形成する工程と、
前記シリンダ孔内に前記密着層を覆って前記キャパシタの下部電極を形成する工程と、
前記下部電極の表面に容量絶縁膜を介して前記キャパシタの上部電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
前記キャパシタは、前記シリンダ孔の底面に露出したポリシリコンプラグを介して該キャパシタの下部に設けられたメモリセル選択用ＭＩＳＦＥＴと電気的に接続されており、
前記密着層は、四塩化チタンガスを用いたＣＶＤ法により形成され、前記密着層が形成されるのと同時に、前記ポリシリコンプラグの表面にチタンシリサイド膜からなる低抵抗化膜が形成されることを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記容量絶縁膜を形成するに際して、前記下部電極の周囲に設けられた前記絶縁膜を除去し、前記下部電極の表面に設けられた前記密着層を窒化して、前記下部電極の表面に窒化チタン膜を形成することを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記絶縁膜を除去する工程は、前記酸窒化シリコン膜をエッチング・ストッパ膜として、前記酸窒化シリコン膜の上部に設けられた絶縁膜をエッチングすることにより行われることを特徴とする請求項２０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、特に、ＤＲＡＭ型のキャパシタを有する半導体装置において、キャパシタの下部電極と周辺絶縁膜との密着性を向上させるための技術に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等のメモリセルは、選択用トランジスタとキャパシタとから成るが、微細加工技術の進展によるメモリセルの微細化に伴いキャパシタの電荷蓄積量の減少が問題となってきた。この問題を解決するため、ＣＯＢ（Capacitor Over Bitline）構造、及びＳＴＣ（Stacked Trench Capacitor）構造を採用するに到っている。すなわち、キャパシタをビット線上に形成することでキャパシタの底面積（投影面積）を大きく取れるようにし、また、キャパシタの高さを大きく取れるようにして、キャパシタ電極の面積を増加させている。その代表例は、下記特許文献１に開示されている。
【０００３】
特許文献１では、コップ形状のルテニウム膜を下部電極として用いているが、ルテニウム膜と酸化シリコン膜との密着性を確保するため、窒化チタン膜を酸化処理して形成した酸化チタン膜を密着層としてルテニウム膜と層間絶縁膜の間に挿入している。密着層が必要な理由は、キャパシタ形成工程において、下部電極が倒れたり、飛んだりするのを防ぐためである。特許文献１では、密着層を用いることにより、下部電極と酸化シリコン膜との密着性が確保され、下部電極が倒れたり、飛んだりする問題を防止している点で、一応の効果を奏していると考えられる。
【特許文献１】特開２００４−２２１４６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、近年、ＤＲＡＭの微細化・高集積化の更なる進展に伴い、キャパシタの構造が複雑化したり、アスペクト比が大きくなったりしている。下部電極の加工工程には、高アスペクト比の酸化シリコン膜に微細孔を開孔する工程を伴うため、そのエッチング・ストッパ膜として窒化シリコン膜が多用されるようになっている。発明者らの検討の結果、この窒化シリコン膜と下部電極膜との密着性に問題があることが明らかになった。すなわち、酸化チタン膜等の密着層により酸化シリコン膜と下部電極との密着性は確保されるが、窒化シリコン膜と下部電極膜の密着性は確保されない。そのため、キャパシタの形成に伴う熱処理により、窒化シリコン膜と下部電極膜とが剥離して下部電極が変形することでキャパシタのリーク電流が増大したり、ウエットエッチング時に窒化シリコン膜と下部電極膜との界面にエッチング薬液が浸透することで、下部電極が倒壊したりする問題が発生する。
【０００５】
本発明はこのような事情に鑑みてなされたものであって、その主な目的は、下部電極と周辺絶縁膜との密着性を容易に確保し、この部分でのキャパシタのリーク電流の増大を防止し、また、ウエットエッチング時の下部電極の倒壊を防止し、ひいてはデバイスの信頼性を向上したキャパシタを有する半導体装置及びその半導体装置を歩留り良く製造する方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記の課題を解決するため、本発明の半導体装置は、絶縁膜を開孔して形成されたシリンダ孔と、前記シリンダ孔の底面及び側面を覆って形成された下部電極及び該下部電極の表面に容量絶縁膜を介して形成された上部電極により構成されるキャパシタと、前記下部電極と前記シリンダ孔との界面に設けられた密着層と、前記絶縁膜の前記密着層との界面を改質して形成された中間層と、を有することを特徴とする。
この構成によれば、シリンダ孔内に露出した絶縁膜のうち密着層との界面部分を密着性の良好な層である中間層に改質しているので、例えば、絶縁膜として窒化シリコン膜等の密着力の低い絶縁膜を用いても、酸化チタン膜等の密着層に対して良好な密着力を付与することができる。このため、キャパシタ形成時の熱工程や薬液処理によって下部電極が剥離したり変形したりすることがなく、高性能且つ信頼性に優れた半導体装置が提供できる。
【０００７】
本発明においては、前記中間層は、前記絶縁膜を構成する窒化シリコン膜のうち前記シリンダ孔内に露出した部分を酸窒化シリコン膜に改質することにより形成されていることが望ましい。
この構成によれば、窒化シリコン膜をエッチング・ストッパ膜等として利用しながら、該窒化シリコン膜を含む絶縁膜と密着層との密着性を良好なものとすることができる。
【０００８】
本発明においては、前記シリンダ孔は、前記窒化シリコン膜と酸化シリコン膜とを含む複数の絶縁膜を開孔して形成されていることが望ましい。
この構成によれば、複数の絶縁膜を開孔してシリンダ孔を形成しているので、シリンダ孔の深さを増大させることができ、キャパシタの大容量化を図ることができる。この場合、シリンダ孔の深さが深くなるほど底面付近でのエッチングの制御が難しくなるが、本発明では絶縁膜の一部を窒化シリコン膜で構成しているため、この窒化シリコン膜をエッチング・ストッパ膜として利用することにより、このようなエッチングの制御を容易にすることができる。
【０００９】
本発明においては、前記密着層は、チタン膜又は酸化チタン膜からなり、前記下部電極は、窒化チタン膜からなることが望ましい。
この構成によれば、密着層とシリンダ孔との密着性が高く、キャパシタの下部電極と密着層との密着性も良好な半導体装置を提供することができる。
【００１０】
本発明の半導体装置は、酸窒化シリコン膜と酸化シリコン膜とを含む複数の絶縁膜を開孔して形成されたシリンダ孔と、前記シリンダ孔の底面及び側面を覆って形成された下部電極及び該下部電極の表面に容量絶縁膜を介して形成された上部電極により構成されるキャパシタと、前記下部電極と前記シリンダ孔との界面に設けられた密着層と、を有することを特徴とする。
この構成によれば、絶縁膜を構成する酸窒化シリコン膜及び酸化シリコン膜がいずれも密着層に対して良好な密着性を有するものであるため、キャパシタ形成時の熱工程や薬液処理によって下部電極が剥離したり変形したりすることがなく、高性能且つ信頼性に優れた半導体装置が提供できる。
【００１１】
本発明においては、前記密着層は、チタン膜又は酸化チタン膜からなり、前記下部電極は、窒化チタン膜からなることが望ましい。
この構成によれば、密着層とシリンダ孔との密着性が高く、キャパシタの下部電極と密着層との密着性も良好な半導体装置を提供することができる。
【００１２】
本発明においては、前記キャパシタは、前記シリンダ孔の底面に設けられたコンタクト孔を介して該キャパシタの下部に設けられたメモリセル選択用ＭＩＳＦＥＴと電気的に接続されており、前記コンタクト孔内にはポリシリコンプラグが埋設されており、前記ポリシリコンプラグと前記キャパシタとの界面には、前記密着層を形成する際に形成されたチタンシリサイド膜からなる低抵抗化膜が設けられていることが望ましい。
この構成によれば、メモリセル選択用ＭＩＳＦＥＴとキャパシタとの間の抵抗が低減され、電気的特性に優れた半導体装置が提供できる。
【００１３】
本発明においては、前記下部電極は、上部が開口したコップ状（筒状）の形状を有しており、前記上部電極は、前記コップ状に形成された下部電極の内側の面又は内側と外側の両方の面を覆って形成されているものとすることができる。また、本発明においては、前記下部電極は、前記シリンダ孔全体を埋める柱状の形状を有しており、前記上部電極は、前記柱状に形成された下部電極の外面を覆って形成されているものとすることができる。
この構成によれば、大容量のキャパシタを備えた半導体装置を提供することができる。
【００１４】
本発明の半導体装置の製造方法は、キャパシタを有する半導体装置の製造方法であって、前記キャパシタの形成工程が、絶縁膜を開孔してシリンダ孔を形成する工程と、前記絶縁膜の前記シリンダ孔内に露出した部分を改質して中間層を形成する工程と、前記中間層を含む前記シリンダ孔の底面及び側面に密着層を形成する工程と、前記シリンダ孔内に前記密着層を覆って前記キャパシタの下部電極を形成する工程と、前記下部電極の表面に容量絶縁膜を介して前記キャパシタの上部電極を形成する工程と、を含むことを特徴とする。
この方法によれば、シリンダ孔内に露出した絶縁膜のうち密着層との界面部分を密着性の良好な層である中間層に改質しているので、例えば、絶縁膜として窒化シリコン膜等の密着力の低い絶縁膜を用いても、酸化チタン膜等の密着層に対して良好な密着力を付与することができる。このため、キャパシタ形成時の熱工程や薬液処理によって下部電極が剥離したり変形したりすることがなく、高性能且つ信頼性に優れた半導体装置が提供できる。
【００１５】
本発明においては、前記中間層は、前記絶縁膜を構成する窒化シリコン膜のうち前記シリンダ孔内に露出した部分を酸窒化シリコン膜に改質することにより形成されることが望ましい。
この方法によれば、窒化シリコン膜をエッチング・ストッパ膜等として利用しながら、該窒化シリコン膜を含む絶縁膜と密着層との密着性を良好なものとすることができる。
【００１６】
本発明においては、前記絶縁膜は、前記窒化シリコン膜と酸化シリコン膜とを含む複数の絶縁膜により形成されることが望ましい。
この方法によれば、複数の絶縁膜を開孔してシリンダ孔を形成しているので、シリンダ孔の深さを増大させることができ、キャパシタの大容量化を図ることができる。この場合、シリンダ孔の深さが深くなるほど底面付近でのエッチングの制御が難しくなるが、本発明では絶縁膜の一部を窒化シリコン膜で構成しているため、この窒化シリコン膜をエッチング・ストッパ膜として利用することにより、このようなエッチングの制御を容易にすることができる。
【００１７】
本発明においては、前記シリンダ孔を開孔する工程は、前記窒化シリコン膜に対して前記酸化シリコン膜を選択的にエッチングできる第１のプロセスと、前記酸化シリコン膜に対して前記窒化シリコン膜を選択的にエッチングできる第２のプロセスとを含むことが望ましい。
この方法によれば、シリンダ孔内のエッチングの制御を精度良く行うことができる。
【００１８】
本発明においては、前記キャパシタは、前記シリンダ孔の底面に露出したポリシリコンプラグを介して該キャパシタの下部に設けられたメモリセル選択用ＭＩＳＦＥＴと電気的に接続されており、前記密着層を形成するに際して、前記窒化シリコン膜の改質処理によって形成された前記ポリシリコンプラグの表面の酸化シリコン膜を除去することが望ましい。
この方法によれば、メモリセル選択用ＭＩＳＦＥＴとキャパシタとの間で導通不良となることを防止することができる。
【００１９】
本発明においては、前記密着層は、四塩化チタンガスを用いたＣＶＤ法により形成され、前記密着層が形成されるのと同時に、前記ポリシリコンプラグの表面にチタンシリサイド膜からなる低抵抗化膜が形成されることが望ましい。
この方法によれば、メモリセル選択用ＭＩＳＦＥＴとキャパシタとの間の抵抗が低減され、電気的特性に優れた半導体装置が提供できる。
【００２０】
本発明においては、前記容量絶縁膜を形成するに際して、前記下部電極の周囲に設けられた前記絶縁膜を除去し、前記下部電極の表面に設けられた前記密着層を窒化して、前記下部電極の表面に窒化チタン膜を形成することが望ましい。
この方法によれば、下部電極と容量絶縁膜との間に介在する密着層が導電体に改質されるので、キャパシタの容量の増大や信頼性の向上に寄与することができる。下部電極と容量絶縁膜との間に酸化チタンからなる密着層が存在したままでは、キャパシタの電荷蓄積容量が低下したり、リーク電流が増大したりするからである。
【００２１】
本発明においては、前記絶縁膜を除去する工程は、前記窒化シリコン膜をエッチング・ストッパ膜として、前記窒化シリコン膜の上部に設けられた絶縁膜をエッチングすることにより行われることが望ましい。
この方法によれば、エッチングの制御を精度良く行うことができる。
【００２２】
本発明の半導体装置の製造方法は、キャパシタを有する半導体装置の製造方法であって、前記キャパシタの形成工程が、酸窒化シリコン膜と酸化シリコン膜とを含む複数の絶縁膜を開孔してシリンダ孔を形成する工程と、前記シリンダ孔の底面及び側面に密着層を形成する工程と、前記シリンダ孔内に前記密着層を覆って前記キャパシタの下部電極を形成する工程と、前記下部電極の表面に容量絶縁膜を介して前記キャパシタの上部電極を形成する工程と、を含むことを特徴とする。
この方法によれば、絶縁膜を構成する酸窒化シリコン膜及び酸化シリコン膜がいずれも密着層に対して良好な密着性を有するものであるため、キャパシタ形成時の熱工程や薬液処理によって下部電極が剥離したり変形したりすることがなく、高性能且つ信頼性に優れた半導体装置が提供できる。
【００２３】
本発明においては、前記キャパシタは、前記シリンダ孔の底面に露出したポリシリコンプラグを介して該キャパシタの下部に設けられたメモリセル選択用ＭＩＳＦＥＴと電気的に接続されており、前記密着層は、四塩化チタンガスを用いたＣＶＤ法により形成され、前記密着層が形成されるのと同時に、前記ポリシリコンプラグの表面にチタンシリサイド膜からなる低抵抗化膜が形成されることが望ましい。
この方法によれば、メモリセル選択用ＭＩＳＦＥＴとキャパシタとの間の抵抗が低減され、電気的特性に優れた半導体装置が提供できる。
【００２４】
本発明においては、前記容量絶縁膜を形成するに際して、前記下部電極の周囲に設けられた前記絶縁膜を除去し、前記下部電極の表面に設けられた前記密着層を窒化して、前記下部電極の表面に窒化チタン膜を形成することが望ましい。
この方法によれば、下部電極と容量絶縁膜との間に介在する密着層が導電体に改質されるので、キャパシタの容量の増大や信頼性の向上に寄与することができる。下部電極と容量絶縁膜との間に酸化チタンからなる密着層が存在したままでは、キャパシタの電荷蓄積容量が低下したり、リーク電流が増大したりするからである。
【００２５】
本発明においては、前記絶縁膜を除去する工程は、前記酸窒化シリコン膜をエッチング・ストッパ膜として、前記酸窒化シリコン膜の上部に設けられた絶縁膜をエッチングすることにより行われることが望ましい。
この方法によれば、エッチングの制御を精度良く行うことができる。
【発明の効果】
【００２６】
本発明により得られる効果を簡単に説明すると、下記の通りになる。
（１）密着層及び中間層等を介して絶縁膜と下部電極との密着性を容易に確保することができる。
（２）上記効果（１）により、キャパシタの信頼性を向上することができる。
（３）上記効果（２）により、半導体記憶装置（ＤＲＡＭなど）の信頼性を向上することができる。
【発明を実施するための最良の形態】
【００２７】
本発明の上記および他の目的、特徴および利点を明確にすべく、添付した図面を参照しながら、本発明の実施の形態を以下に詳述する。
【実施例１】
【００２８】
本発明の半導体装置の第１の実施形態であるＭＩＭキャパシタを有する半導体記憶装置及びその製造方法について、図１乃至図１６を用いて説明する。
【００２９】
（１）半導体記憶装置及びキャパシタの構造
図１は本実施例により形成された半導体記憶装置の縦断面図である。この図のメモリセル領域において、シリコン基板１０の主面を分離絶縁膜２によって区画した活性領域に２つの選択用トランジスタが形成されており、各々の選択用トランジスタはシリコン基板１０の主面上にゲート絶縁膜３を介して形成されたゲート電極４、及びソース領域、ドレイン領域となる一対の拡散層領域５，６から成り、各々の選択用トランジスタの拡散層領域６は一体として共有化されている。選択用トランジスタは層間絶縁膜２１と層間絶縁膜３１上に形成されたビット線８（タングステン膜）と前記一方の拡散層領域６とが層間絶縁膜２１を貫通するポリシリコンプラグ１１ａと接続されている。ビット線８は層間絶縁膜２２に覆われ、この層間絶縁膜２２上に形成された層間絶縁膜（窒化シリコン膜）３２と層間絶縁膜（酸化シリコン膜）２３に設けられた孔内に、酸化チタン（ＴｉＯ）膜より成る密着層８１,８１ａと、第１の窒化チタン膜より成る下部電極５１と、酸化アルミニウム膜より成る容量絶縁膜５２（６ｎｍ厚）と、第２の窒化チタン膜より成る上部電極５３（１５ｎｍ厚）とが積層されてキャパシタ５４が構成されている。キャパシタ部分の拡大図（図２）に示すように、下部電極５１はコップ形状をしており、その内側面はキャパシタ５４の電極として機能しており、他方、外側面は密着層８１を介して酸化シリコン膜２３と、また、密着層８１ａと酸窒化シリコン層８２を介して窒化シリコン膜３２と密着している。また、下部電極５１はその底面でチタンシリサイド膜５０及びポリシリコンプラグ１２と接続され、さらにポリシリコンプラグ１２はその下方のポリシリコンプラグ１１を介してトランジスタの拡散層領域５に電気的に接続されている。そして、上部電極の第２の窒化チタン膜５３上には、第２層配線６１が形成され、両者は層間絶縁膜２４を貫通して形成された接続プラグ４４によって電気的に接続されている。一方、周辺回路領域において、シリコン基板１０の主面を分離絶縁膜２によって区画した活性領域に周辺回路用のトランジスタが形成されており、このトランジスタはゲート絶縁膜３を介して形成されたゲート電極４、及びソース領域、ドレイン領域となる一対の拡散層領域７，７ａから成る。このトランジスタの一方の拡散層領域７は金属プラグ４１と４３を介して第２層配線６１と電気的に接続され、他方の拡散層領域７ａは金属プラグ４１ａを介して第１層配線８ａと電気的に接続されている。さらに、第１層配線８ａは、金属プラグ４２を介して第２層配線６１ａと電気的に接続されている。
【００３０】
（２）半導体記憶装置及びキャパシタの製造方法
次に、図１に示す半導体記憶装置及び図２に示すキャパシタの製造方法を、図１乃至図１３を用いて説明する。シリコン基板１０の主面を分離絶縁膜２によって区画し、ゲート酸化膜３、ゲート電極４、拡散層領域５，６，７，７ａ、ポリシリコンプラグ１１、金属プラグ４１，４１ａ、ビット線及び第１層配線８，８ａを形成した。ビット線及び第１層配線８，８ａの上に形成した層間絶縁膜２２（酸化シリコン膜）を貫通したコンタクト孔をポリシリコン膜で埋め込んだ後、エッチバックしてポリシリコンプラグ１２を形成する（図３）。次に、層間絶縁膜３２として窒化シリコン膜と、層間絶縁膜２３として厚さ３μｍの酸化シリコン膜を順次形成する（図４）。
【００３１】
つづいて、層間絶縁膜２３と３２を貫くシリンダ孔９６を開孔し、該シリンダ孔９６の底面部分にポリシリコンプラグ１２の表面を露出させる（図５）。ここで、シリンダ孔９６の開孔にはホトレジスト膜（図示せず）をマスクとしたドライエッチング技術を用いるが、ウエハ間、及びウエハ内のシリンダ深さの均一性を向上するために、窒化シリコン膜３２に対して酸化シリコン膜２３を選択的にエッチングできる第１のプロセスと、酸化シリコン膜２２に対して窒化シリコン膜３２を選択的にエッチングできる第２のプロセスを組み合わせたプロセスを適用する。
【００３２】
次に、酸化処理をして、窒化シリコン膜３２のシリンダ孔９６の側面に露出した部分を酸窒化シリコン（ＳｉＯＮ）膜８２に改質する（図６）。酸化処理として、７００℃、１０分の熱処理を施せば、１ｎｍ厚程度の酸窒化シリコン膜が成長する。また、熱処理の雰囲気は酸素雰囲気でも良いし、窒素雰囲気中でも良い。窒素雰囲気で熱処理をした場合は、酸化シリコン膜２３と２２から脱離した酸素や水分により、窒化シリコン膜３２が酸化されて酸窒化シリコン膜８２が成長する。また、酸化処理の方法としては、熱処理の他にプラズマ処理を施す方法もある。これにより、窒化シリコン膜３２の表面に、密着層８１，８１ａに対して良好な密着性を有する層である、酸窒化シリコン膜８２より成る中間層が形成される。なお、この熱処理により、同時に、ポリシリコンプラグ１２のシリンダ孔９６底面部分に露出した部分には、酸化シリコン膜８６が形成される。
【００３３】
次に、ウエット洗浄により、シリンダ孔９６底面部分のポリシリコンプラグ１２の酸化シリコン膜８６を除去する。このウエット洗浄としては、アンモニア水で希釈したフッ化水素水(いわゆるＢＨＦ水)や、希釈したフッ化水素水（いわゆるＤＨＦ水）を用いれば、酸窒化シリコン膜８２は除去することなく、酸化シリコン膜８６のみを選択的に除去することができる。
【００３４】
次に、密着層としてチタン膜８１及び８１ａをＣＶＤ法により形成する。チタン膜の成膜は、四塩化チタン（ＴｉＣｌ４）ガスの雰囲気中で６５０℃の処理を行うことにより、酸化シリコン膜２３のシリンダ孔９６に露出した部分と酸窒化シリコン膜８２には、酸化チタン（ＴｉＯ）膜より成る密着層８１,８１ａがそれぞれ形成される（図７）。この酸化チタン膜は、チタンと酸化シリコン膜２３、チタンと酸窒化シリコン膜８２との反応により形成される。また、ポリシリコンプラグ１２のシリンダ孔９６底面部分に露出した部分には、低抵抗化膜としてチタンシリサイド層５０が形成される。
【００３５】
次に、下部電極として窒化チタン膜５１（１０ｎｍ厚）をＣＶＤ法により形成する（図８）。つづいて、シリンダ孔内にホトレジスト膜７１を形成して（図９）、孔底部分の窒化チタン膜がエッチングされるのを保護しつつ、シリンダ孔上部の窒化チタン膜をエッチバック除去して（図１０）、さらに有機剥離液を用いてホトレジスト膜７１を除去してコップ型の下部電極５１を得る（図１１）。
【００３６】
次に、酸化アルミニウム膜５２（６ｎｍ厚）をＡＬＤ法（原子層気相成長法）により形成し、つづいて上部電極としてＣＶＤ法により窒化チタン膜５３（１５ｎｍ厚）を形成し（図１２）、窒化チタン膜５３をホトリソグラフィー技術とドライエッチング技術とにより上部電極形状に加工して（図１３）、高さが３μｍのシリンダ形状のキャパシタ５４を得る。次に、酸化シリコン膜より成る層間絶縁膜２４を形成し、層間絶縁膜２４，２３，３２及び２２を貫いた接続孔に窒化チタン膜とタングステン膜を埋め込んだ後に、接続孔外の窒化チタン膜とタングステン膜をＣＭＰ法により除去して、金属プラグ４２，４３，４４を形成し、つづいて、チタン膜とアルミニウム膜と窒化チタン膜とを順にスパッタ法により形成し、これらの積層膜をリソグラフィー技術とドライエッチング技術を用いてパターニングして、第２層配線６１，６１ａを形成する（図１）。
【００３７】
（３）キャパシタの解析結果
図１４は、上記実施例１により形成されたキャパシタの断面像である。この観察個所は、図２の符号Ｋで示した部分である。窒化シリコン膜と下部電極（窒化チタン膜）とが、酸窒化シリコン膜（中間層）と酸化チタン膜（密着層）とを介して良好に密着しており、界面において剥離や空洞は認められない。
【００３８】
一方、図１５は比較例として、窒化シリコン膜と下部電極（窒化チタン膜）との界面に、酸窒化シリコン膜と酸化チタン膜とを設けずにキャパシタを形成した例を示す。該界面には剥離と空洞が生じているが、窒化シリコン膜と下部電極との密着力が小さく、キャパシタ形成時の熱工程に起因した応力変化に耐性がなかったためである。
【００３９】
図１６は、本実施例のキャパシタ（○印）と比較例のキャパシタ（●印）の耐圧分布、いわゆるＴＺＤＢ特性を示す。測定条件は、実施例に従って形成したキャパシタの１０キロ・ビット・アレーＴＥＧを用いて、下部電極側の電位を０Ｖに固定して、上部電極側の電位を０から―１０Ｖ（図１６の（ａ））、または０から＋１０Ｖ（同（ｂ））までスィープさせたときの破壊電圧の分布を求めた。なお、測定温度は９０℃とした。
【００４０】
比較例のキャパシタには、極端に耐圧の悪い測定点、いわゆる落ちこぼれが多数認められるが、本実施例のキャパシタには、落ちこぼれが認められない。比較例では下部電極と酸化シリコン膜、窒化シリコン膜の界面に剥離や空洞が生じているのに対し、本実施例では剥離や空洞が存在しないため、良好な特性が得られたと考えられる。
【００４１】
ＤＲＡＭのキャパシタは、高集積化・微細化に伴い、キャパシタ高さが高く、すなわちシリンダ孔９６が深くなる。窒化シリコン膜３２は、酸化シリコン膜２３のエッチング時のいわゆるエッチング・ストッパ膜としての役割を担うため、シリンダが深いほど、すなわち酸化シリコン膜２３が厚いほど、窒化シリコン膜３２を厚くする必要がある。この場合、窒化シリコン膜３２と下部電極５１との密着性を保つことが、従来、ますます困難になっていたが、本実施例を用いて密着層８１ａを挿入することで、この部分での密着性の問題は解消される。
【００４２】
（４）応用例
本実施例では、容量絶縁膜として酸化アルミニウム膜を用いた例を示したが、これに代えて酸化ハフニウム膜や酸化タンタル膜、酸化ジルコニウム膜を用いても良いし、これらの積層膜を用いても良い。
【００４３】
本実施例では、下部電極５１とポリシリコンプラグ１１を繋ぐプラグとして、ポリシリコンプラグ１２を用いているが、これに替えて窒化チタン、あるいはタングステンと窒化チタンより成るメタルプラグを用いても良い。
【００４４】
また、下部電極５１や密着層８１，８１ａ等の材料は一例であって、適宜変更することができる。この場合、密着層８１，８１ａは、下部電極５１と層間絶縁膜２３の双方について良好な密着性が得られる材料を選択する。また、密着層８１，８１ａと層間絶縁膜３２との界面において良好な密着性が得られるように、層間絶縁膜３２に対して適切な改質処理を選択する。
【実施例２】
【００４５】
本発明の半導体装置の第２の実施形態であるＭＩＭキャパシタを有する半導体記憶装置及びその製造方法について、図１７乃至図２２を用いて説明する。
【００４６】
（１）半導体記憶装置及びキャパシタの構造
図１７は本実施例により形成された半導体記憶装置の縦断面図、図１８はキャパシタ部分の拡大図である。［実施例１］の図１、図２との違いは、シリンダ孔を開孔する際のエッチング・ストッパ膜として窒化シリコン膜３２に替えて、酸窒化シリコン膜３２ａが用いられていることと、酸窒化シリコン層８２が省略されていることである。酸窒化シリコン膜３２ａは酸化チタン膜８１ａと良好な密着性を有するため、［実施例１］で述べた酸化処理により酸窒化シリコン膜８２を形成する工程を省略することができる。
【００４７】
（２）半導体記憶装置及びキャパシタの製造方法
次に、図１７に示す半導体記憶装置及び図１８に示すキャパシタの製造方法を、図３、図１７乃至図２２を用いて説明する。［実施例１］と同様に、シリコン基板１０の主面に、分離絶縁膜２、ゲート酸化膜３、ゲート電極４、拡散層領域５，６，７，７ａ、ポリシリコンプラグ１１，１１ａ、金属プラグ４１，４１ａ、ビット線及び第１層配線８，８ａ、窒化シリコン膜３１、酸化シリコン膜２２、ポリシリコンプラグ１２を形成する（図３）。
【００４８】
次に、酸窒化シリコン膜３２ａと、厚さ３μｍの酸化シリコン膜２３とを順次形成する（図１９）。ここで、酸窒化シリコン膜３２ａは、例えば、原料ガスとしてモノシラン（ＳｉＨ４）とアンモニア（ＮＨ3）と一酸化二窒素（Ｎ2Ｏ）と窒素（Ｎ2）を用いて、成膜温度を４００℃、全圧力を４００Ｐａとして形成する。
【００４９】
つづいて、酸化シリコン膜２３と酸窒化シリコン膜３２ａとを貫くシリンダ孔９６を開孔し、該シリンダ孔９６の底面部分にポリシリコンプラグ１２の表面を露出させる（図２０）。ここで、シリンダ孔９６の開孔時には、酸窒化シリコン膜３２ａに対して酸化シリコン膜２３を選択的にエッチングできる第１のプロセスと、酸化シリコン膜２２に対して酸窒化シリコン膜３２ａを選択的にエッチングできる第２のプロセスとを組み合わせたプロセスを適用することで、ウエハ間、及びウエハ内のシリンダ深さの均一性を向上することができる。
【００５０】
次に、［実施例１］と同様に、酸化チタン（ＴｉＯ）膜より成る密着層８１，８１ａを形成する（図２１）。
【００５１】
つづいて、［実施例１］と同様に、第１の窒化チタン膜５１（１０ｎｍ厚）をＣＶＤ法により形成し、シリンダ孔上部の窒化チタン膜をエッチバック除去し、さらに有機剥離液を用いてホトレジスト膜７１を除去してコップ型の下部電極５１を得る（図２２）。
【００５２】
つづいて、［実施例１］と同様に、酸化アルミニウム膜５２（６ｎｍ厚）、窒化チタン膜５３（１５ｎｍ厚）を順次形成し、窒化チタン膜５３をホトリソグラフィー技術とドライエッチング技術とにより上部電極形状に加工し、層間絶縁膜２４、金属プラグ４２，４３，４４、第２層配線６１，６１ａを形成する（図１７）。
【００５３】
本実施例によれば、［実施例１］では必要である窒化シリコン膜３２の酸化処理工程を省略して、簡便に下部電極５１と酸窒化シリコン膜の密着性を確保することができる。
【実施例３】
【００５４】
本発明の半導体装置の第３の実施形態であるＭＩＭキャパシタを有する半導体記憶装置及びその製造方法について、図２３乃至図２９を用いて説明する。本実施例はペデスタル構造(柱状)の下部電極を有するキャパシタへの適用例である。
【００５５】
（１）半導体記憶装置及びキャパシタの構造
図２３は本実施例により形成された半導体記憶装置の縦断面図、図２４はキャパシタ部分の拡大図である。［実施例１］の図１、図２とは、下部電極構造が異なる。すなわち、［実施例１］では下部電極の内側面がキャパシタ５４の電極として機能しているのに対して、本実施例では外側面が電極として機能している。
【００５６】
（２）半導体記憶装置及びキャパシタの製造方法
次に、図２３に示す半導体記憶装置及び図２４に示すキャパシタの製造方法を、図２５乃至図２９を用いて説明する。［実施例１］と同様に、シリコン基板１０の主面に、分離絶縁膜２、ゲート酸化膜３、ゲート電極４、拡散層領域５，６，７，７ａ、ポリシリコンプラグ１１，１１ａ、金属プラグ４１，４１ａ、ビット線及び第１層配線８，８ａ、窒化シリコン膜３１、酸化シリコン膜２２、ポリシリコンプラグ１２、窒化シリコン膜３２、厚さ３μｍの酸化シリコン膜２３、シリンダ孔９６を順次形成する（図２５）。
【００５７】
次に、［実施例１］と同様に、酸化チタン（ＴｉＯ）膜より成る密着層８１,８１ａをそれぞれ形成し、つづいて第１の窒化チタン膜５１をＣＶＤ法により形成して、シリンダ孔９６を埋め込む（図２６）。次に、シリンダ孔と接続孔外の第１の窒化チタン膜をＣＭＰ法により除去する（図２７）。
【００５８】
次に、通常のホトリソグラフィー技術とドライエッチング技術により、メモリセル部分の層間絶縁膜２３を除去する（図２８）。この際、窒化シリコン膜３２は、エッチング・ストッパ膜として機能する。
【００５９】
次に、密着層８１ａを窒化処理して、窒化チタン層５１ａに変換する（図２９）。この窒化処理は、アンモニア（ＮＨ３）や窒素（Ｎ２）雰囲気中で、プラズマ処理を行うことで達成される。この窒化処理が必要な理由は、下部電極５１と酸化アルミニウム膜５２の界面に酸化チタン層が存在したままでは、電荷蓄積容量が低下する、リーク電流が増大するという問題があるからである。
【００６０】
つづいて、［実施例１］と同様に、酸化アルミニウム膜５２（６ｎｍ厚）、窒化チタン膜５３（１５ｎｍ厚）を順次形成し、第２の窒化チタン膜５３をホトリソグラフィー技術とドライエッチング技術とにより上部電極形状に加工し、層間絶縁膜２４、金属プラグ４２，４３，４４、第２層配線６１，６１ａを形成する（図２３）。
【００６１】
本実施例に示すように、本発明はペデスタル（柱状）構造の下部電極を有するキャパシタへも適用できる。アスペクト比の大きなキャパシタを形成する場合には、図２８におけるメモリセル部分の層間絶縁膜２３を除去する工程、あるいはそれ以降の工程で下部電極が倒壊する不良が発生することが良くあるが、本実施例によれば、そのような問題は解消される。なお、［実施例１］に示すコップ形状の下部電極の内側面と外側面の両方を電極として機能させる構造、いわゆるクラウン構造の下部電極を有するキャパシタへも、本実施例を応用できる。
【００６２】
本実施例では、図２８におけるメモリセル部分の層間絶縁膜２３を除去する際にドライエッチング技術を用いているが、これに替えてウエットエッチング技術を用いることもできる。この場合にも、窒化シリコン膜３２は、ウエットエッチング・ストッパ膜として機能する。また、この工程にウエットエッチング技術を用いる場合には、下部電極５１と窒化シリコン膜３２の界面から薬液が染み込むことで下部電極が倒壊する不良が問題となることがあるが、本実施例によれば、下部電極５１と窒化シリコン膜３２の界面の密着性が優れるため、そのような問題は解消される。
【００６３】
本実施例では、密着層８１ａと酸窒化シリコン層８２を介して窒化シリコン膜３２と下部電極５１とを密着させているが、実施例２に示すように、酸窒化シリコン膜３２ａと下部電極５１とを密着させることもできることは、言うまでもない。
【００６４】
なお、本発明は上記実施例に限定されず、本発明の技術思想の範囲内において、実施例は適宜変更され得ることは明らかである。
【産業上の利用可能性】
【００６５】
本発明の活用例として、ＤＲＡＭや、ＤＲＡＭを含む混載ＬＳＩが挙げられる。
【図面の簡単な説明】
【００６６】
【図１】実施例１の半導体記憶装置の縦断面図である。
【図２】実施例１のキャパシタの縦断面図である。
【図３】実施例１の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図４】実施例１の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図５】実施例１の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図６】実施例１の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図７】実施例１の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図８】実施例１の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図９】実施例１の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図１０】実施例１の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図１１】実施例１の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図１２】実施例１の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図１３】実施例１の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図１４】実施例１のキャパシタの下部電極と酸化シリコン膜界面の断面像である。
【図１５】比較例のキャパシタの下部電極と酸化シリコン膜界面の断面像である。
【図１６】実施例１及び比較例のキャパシタの耐圧特性（ＴＺＤＢ特性）である。
【図１７】実施例２の半導体記憶装置の縦断面図である。
【図１８】実施例２のキャパシタの縦断面図である。
【図１９】実施例２の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図２０】実施例２の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図２１】実施例２の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図２２】実施例２の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図２３】実施例３の半導体記憶装置の縦断面図である。
【図２４】実施例３のキャパシタの縦断面図である。
【図２５】実施例３の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図２６】実施例３の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図２７】実施例３の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図２８】実施例３の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【図２９】実施例３の半導体記憶装置の製造方法を工程毎に示す縦断面図である。
【符号の説明】
【００６７】
２…分離絶縁膜、３…ゲート絶縁膜、４…ゲート電極、５，６，７，７ａ…拡散層領域、８，８ａ…ビット線及び第１層配線、１０…シリコン基板、１１，１１ａ，１２…ポリシリコンプラグ、２１，２２，２３，２４…酸化シリコン膜（層間絶縁膜）、３１，３２…窒化シリコン膜（層間絶縁膜）、３２ａ…酸窒化シリコン膜（層間絶縁膜）、４１，４１ａ，４２，４３，４４…金属プラグ及び接続プラグ、５０…チタンシリサイド膜（低抵抗化膜）、５１…窒化チタン膜（下部電極）、５２…酸化アルミニウム膜（容量絶縁膜）、５３…窒化チタン膜（上部電極）、５４…キャパシタ、６１，６１ａ…第２層配線、７１…ホトレジスト膜、８１,８１ａ…酸化チタン膜（密着層）、８２…酸窒化シリコン膜（中間層）、８６…酸化シリコン膜、９６…シリンダ孔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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