(57)【要約】【課題】レベルシフタにおける貫通電流を防止する。【解決手段】内部ノードｎ３と接地電位ＧＮＤの間に接続されたトランジスタＰ７，Ｎ５によるインバータと、内部ノードｎ４と接地電位ＧＮＤの間に接続されたトランジスタＰ８，Ｎ６によるインバータで構成される保持回路１０を設け、これらのインバータをループ状に接続することにより、ノードｎ１，ｎ２の信号を保持する。これにより、本来相補的である入力信号ＩＮ，ＩＮＢが共にレベル“Ｌ”になったときにでも、ノードｎ１，ｎ２の信号が、その直前のレベルに保持され、トランジスタＮ３，Ｎ４に貫通電流が流れることを防止することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１電源電位と第１内部ノードの間に接続され、第２制御ノードの信号でオンオフ制御される第１の第１導電型トランジスタと、
第１電源電位と第２内部ノードの間に接続され、第１制御ノードの信号でオンオフ制御される第２の第１導電型トランジスタと、
前記第１内部ノードと第１出力ノードの間に接続され、第２電源電位に対応する入力信号でオンオフ制御される第３の第１導電型トランジスタと、
前記第１出力ノードと接地電位の間に接続され、前記入力信号でオンオフ制御される第１の第２導電型トランジスタと、
前記第２内部ノードと第２出力ノードの間に接続され、前記入力信号を反転した反転入力信号でオンオフ制御される第４の第１導電型トランジスタと、
前記第２出力ノードと接地電位の間に接続され、前記反転入力信号でオンオフ制御される第２の第２導電型トランジスタと、
前記第１内部ノードと前記第１制御ノードの間に接続され、前記入力信号でオンオフ制御される第５の第１導電型トランジスタと、
前記第１制御ノードと接地電位の間に接続され、前記入力信号でオンオフ制御される第３の第２導電型トランジスタと、
前記第２内部ノードと前記第２制御ノードの間に接続され、前記反転入力信号でオンオフ制御される第６の第１導電型トランジスタと、
前記第２制御ノードと接地電位の間に接続され、前記反転入力信号でオンオフ制御される第４の第２導電型トランジスタと、
前記第１制御ノードと前記第２制御ノードの信号を保持し、前記入力信号と前記反転入力信号が共に接地電位になったときも、その信号を維持して該第１制御ノードと該第２制御ノードに出力する保持回路とを、
備えたことを特徴とするレベルシフタ。
【請求項２】
前記保持回路は、
前記第１内部ノードと前記第１制御ノードの間に接続され、前記第２制御ノードの信号でオンオフ制御される第７の第１導電型トランジスタと、
前記第１制御ノードと接地電位の間に接続され、前記第２制御ノードの信号でオンオフ制御される第５の第２導電型トランジスタと、
前記第２内部ノードと前記第２制御ノードの間に接続され、前記第１制御ノードの信号でオンオフ制御される第８の第１導電型トランジスタと、
前記第２制御ノードと接地電位の間に接続され、前記第１制御ノードの信号でオンオフ制御される第６の第２導電型トランジスタとで、
構成されたことを特徴とする請求項１記載のレベルシフタ。
【請求項３】
請求項２記載のレベルシフタに、
前記第１内部ノードと前記第１出力ノードの間に接続され、前記第２制御ノードの信号でオンオフ制御される第９の第１導電型トランジスタと、
前記第１出力ノードと接地電位の間に接続され、前記第２制御ノードの信号でオンオフ制御される第７の第２導電型トランジスタと、
前記第２内部ノードと前記第２出力ノードの間に接続され、前記第１制御ノードの信号でオンオフ制御される第１０の第１導電型トランジスタと、
前記第２出力ノードと接地電位の間に接続され、前記第１制御ノードの信号でオンオフ制御される第８の第２導電型トランジスタとを、
設けたことを特徴とするレベルシフタ。
【請求項４】
前記第１電源電位は、前記第２の電源電位よりも高いことを特徴とする請求項１〜３記載のレベルシフタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一定の電圧レベルを有するデジタル信号を異なる電圧のデジタル信号に変換して出力するレベルシフタに関するものである。
【背景技術】
【０００２】
図２は、下記特許文献１に記載された従来のレベルシフタの構成図である。
このレベルシフタは、ＰチャネルＭＯＳ型のトランジスタＰ１〜Ｐ６と、ＮチャネルＭＯＳ型のトランジスタＮ１〜Ｎ４で構成されている。
【０００３】
トランジスタＰ１，Ｐ２のソースは相対的に高い方の電源電位ＶＤＤに接続され、ゲートはノードｎ２，ｎ１、ドレインはノードｎ３，ｎ４に、それぞれ接続されている。トランジスタＰ３，Ｐ４のソースはそれぞれノードｎ３，ｎ４に接続され、ドレインはそれぞれトランジスタＮ１，Ｎ２を介して接地電位ＧＮＤに接続されている。また、トランジスタＰ５，Ｐ６のソースはそれぞれノードｎ３，ｎ４に接続され、ドレインはそれぞれトランジスタＮ３，Ｎ４を介して接地電位ＧＮＤに接続されている。なお、トランジスタＰ５，Ｎ３の接続箇所がノードｎ１となっており、トランジスタＰ６，Ｎ４の接続箇所がノードｎ２となっている。
【０００４】
トランジスタＰ３，Ｐ５，Ｎ１，Ｎ３のゲートには、相対的に低い方の電源電位ＶＣＣに対応するデジタルの入力信号ＩＮが共通に与えられ、トランジスタＰ４，Ｐ６，Ｎ２，Ｎ４のゲートには、この入力信号ＩＮを反転した入力信号ＩＮＢが共通に与えられている。そして、トランジスタＰ３，Ｎ１の接続箇所から、電源電位ＶＤＤに対応したデジタルの出力信号ＯＵＴが出力され、トランジスタＰ４，Ｎ２の接続箇所から、この出力信号ＯＵＴを反転した出力信号ＯＵＴＢが出力されるようになっている。
【０００５】
次に動作を説明する。
先ず、入力信号ＩＮ，ＩＮＢが、それぞれレベル“Ｌ”，“Ｈ”で安定していると、トランジスタＰ３，Ｐ５，Ｎ２，Ｎ４はオン、トランジスタＰ４，Ｐ６，Ｎ１，Ｎ３はオフである。これにより、ノードｎ２は“Ｌ”となり、トランジスタＰ１はオンとなってノードｎ１は“Ｈ”となり、トランジスタＰ２はオフとなっている。そして、出力信号ＯＵＴ，ＯＵＴＢには、電源電位ＶＤＤに対応したレベルの“Ｈ”，“Ｌ”の信号が、それぞれ出力されている。
【０００６】
ここで、入力信号ＩＮが“Ｌ”から“Ｈ”に、入力信号ＩＮＢが“Ｈ”から“Ｌ”にそれぞれ変化すると、トランジスタＰ３，Ｐ５，Ｎ２，Ｎ４はオフに、トランジスタＰ４，Ｐ６，Ｎ１，Ｎ３はオンに、それぞれ変化する。トランジスタＮ１，Ｐ３がそれぞれオン、オフとなることにより、出力信号ＯＵＴは“Ｈ”から“Ｌ”に変化する。また、トランジスタＮ３，Ｐ５がそれぞれオン、オフとなることにより、ノードｎ１の電位は接地電位ＧＮＤに低下していく。
【０００７】
一方、トランジスタＮ４，Ｐ６がそれぞれオフ、オンになっても、ノードｎ２の電位はトランジスタＰ２の状態（即ち、ノードｎ１の電位）に依存するため、ノードｎ１の電位が十分に低下するまで変化しない。そして、ノードｎ１の電位が十分に低下した時点で、トランジスタＰ２がオンとなり、ノードｎ４の電位は電源電位ＶＤＤに上昇する。これにより、出力信号ＯＵＴＢは“Ｌ”から“Ｈ”に変化する。また、ノードｎ２の電位も上昇し、トランジスタＰ１はオフとなる。
【０００８】
次に、入力信号ＩＮが“Ｈ”から“Ｌ”に、入力信号ＩＮＢが“Ｌ”から“Ｈ”にそれぞれ変化すると、トランジスタＰ３，Ｐ５，Ｎ２，Ｎ４はオンに、トランジスタＰ４，Ｐ６，Ｎ１，Ｎ３はオフにそれぞれ変化する。トランジスタＮ２，Ｐ４がそれぞれオン、オフとなることにより、出力信号ＯＵＴＢは“Ｈ”から“Ｌ”に変化する。また、トランジスタＮ４，Ｐ６がそれぞれオン、オフとなることにより、ノードｎ２の電位は接地電位ＧＮＤに低下していく。
【０００９】
一方、トランジスタＮ３，Ｐ５がそれぞれオフ、オンになっても、ノードｎ１の電位はトランジスタＰ１の状態（即ち、ノードｎ２の電位）に依存するため、ノードｎ２の電位が十分に低下するまで変化しない。そして、ノードｎ２の電位が十分に低下した時点で、トランジスタＰ１がオンとなり、ノードｎ３の電位は電源電位ＶＤＤに上昇する。これにより、出力信号ＯＵＴは“Ｌ”から“Ｈ”に変化する。また、ノードｎ１の電位も上昇し、トランジスタＰ２はオフとなる。
【００１０】
このレベルシフタでは、外部回路に出力する出力信号ＯＵＴ，ＯＵＴＢの出力回路と、内部の状態を制御するためのノードｎ１，ｎ２を分離しているので、トランジスタＰ５，Ｐ６のソース・ドレイン間抵抗による電圧降下により、トランジスタＰ１，Ｐ２，Ｎ３，Ｎ４のサイズにかかわらず、ノードｎ１，ｎ２を“Ｌ”にすることができる。その結果、トランジスタＰ１〜Ｐ４，Ｎ１，Ｎ２の駆動能力を大きくすることが可能となり、動作速度を向上できる。
【００１１】
【特許文献１】特開２００６−１３５７１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図３は、レベルシフタを用いたシステムの一例を示す構成図である。
このシステムは、相対的に高い電源電位ＶＤＤで動作するマイクロコンピュータに、低い電源電位ＶＣＣで動作する周辺回路からの信号が入力される例を示している。マイクロコンピュータの入力部にレベルシフタが設けられ、周辺回路からのＶＣＣレベルのデジタル信号ＩＮはこのレベルシフタに与えられ、ＶＤＤレベルのデジタル信号に変換されて、マイクロコンピュータのコア回路に入力される。
【００１３】
このようなシステムでは、周辺回路の種類によっては常時動作している必要がなく、マイクロコンピュータから起動された場合にのみ動作すればよいものもある。このような場合、消費電力の低減のために、マイクロコンピュータから起動されたときにのみアクティブ状態となり、動作が不要のときは動作を停止したスタンバイ状態となる周辺回路が用いられる。
【００１４】
近年、低電力化や低電源電圧化の強い要求に応じて、トランジスタの閾値電圧が低下しており、スタンバイ状態でのオフリーク電流が問題となっている。オフリーク電流を削減する方法として、スタンバイ期間中、周辺回路に対する電源供給を停止させるため、電源電位ＶＣＣを接地電位ＧＮＤに切り替える方法が取られている。このような場合、周辺回路からレベルシフタに与えられるデジタル信号ＩＮの電位も、接地電位ＧＮＤに切り替わる。
【００１５】
図２のレベルシフタにおいて、入力信号ＩＮ，ＩＮＢが共に接地電位ＧＮＤになると、トランジスタＰ３〜Ｐ６は同時にオンとなり、トランジスタＮ１〜Ｎ４は同時にオフとなる。このため、トランジスタＰ１，Ｐ２は同時にオフとなり、出力信号ＯＵＹ，ＯＵＴＢ、及びノードｎ１，ｎ２の電位は不安定な中間電位となって、トランジスタＰ１，Ｐ２から、トランジスタＮ１〜Ｎ４へ流れる貫通電流が発生する。貫通電流により無駄な消費電力が発生するだけでなく、トランジスタの寿命の劣化を招き、信頼性が損なわれるという課題があった。
本発明は、レベルシフタにおける貫通電流の防止を目的としている。
【課題を解決するための手段】
【００１６】
本発明のレベルシフタは、第１電源電位と第１内部ノードの間に接続され、第２制御ノードの信号でオンオフ制御される第１の第１導電型トランジスタと、第１電源電位と第２内部ノードの間に接続され、第１制御ノードの信号でオンオフ制御される第２の第１導電型トランジスタと、前記第１内部ノードと第１出力ノードの間に接続され、第２電源電位に対応する入力信号でオンオフ制御される第３の第１導電型トランジスタと、前記第１出力ノードと接地電位の間に接続され、前記入力信号でオンオフ制御される第１の第２導電型トランジスタと、前記第２内部ノードと第２出力ノードの間に接続され、前記入力信号を反転した反転入力信号でオンオフ制御される第４の第１導電型トランジスタと、前記第２出力ノードと接地電位の間に接続され、前記反転入力信号でオンオフ制御される第２の第２導電型トランジスタと、前記第１内部ノードと前記第１制御ノードの間に接続され、前記入力信号でオンオフ制御される第５の第１導電型トランジスタと、前記第１制御ノードと接地電位の間に接続され、前記入力信号でオンオフ制御される第３の第２導電型トランジスタと、前記第２内部ノードと前記第２制御ノードの間に接続され、前記反転入力信号でオンオフ制御される第６の第１導電型トランジスタと、前記第２制御ノードと接地電位の間に接続され、前記反転入力信号でオンオフ制御される第４の第２導電型トランジスタと、前記第１制御ノードと前記第２制御ノードの信号を保持し、前記入力信号と前記反転入力信号が共に接地電位になったときも、その信号を維持して該第１制御ノードと第２制御ノードに出力する保持回路とを備えたことを特徴としている。
【発明の効果】
【００１７】
本発明のレベルシフタは、入力信号とこの入力信号を反転した反転入力信号が共に接地電位になったときも、第１制御ノードと第２制御ノードの信号を維持して出力する保持回路を備えている。これにより、第２電源電位で動作する周辺回路等の電源が停止されて、入力信号と反転入力信号が共に接地電位になったときにでも、制御ノードの信号が不安定にならず、貫通電流が流れる状態になることを防止できる、という効果がある。
【発明を実施するための最良の形態】
【００１８】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１９】
図１は、本発明の実施例１を示すレベルシフタの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２０】
このレベルシフタは、図２と同様のＰチャネルＭＯＳ型のトランジスタＰ１〜Ｐ６と、ＮチャネルＭＯＳ型のトランジスタＮ１〜Ｎ４に加えて、入力信号ＩＮ，ＩＮＢが共に“Ｌ”になったときにでも、制御ノードであるノードｎ１，ｎ２の電位を保持する保持回路１０で構成されている。
【００２１】
即ち、トランジスタＰ１，Ｐ２のソースは相対的に高い方の電源電位ＶＤＤに接続され、ゲートはノードｎ２，ｎ１、ドレインは内部ノードであるノードｎ３，ｎ４に、それぞれ接続されている。トランジスタＰ３，Ｐ４のソースはそれぞれノードｎ３，ｎ４に接続され、ドレインはそれぞれトランジスタＮ１，Ｎ２を介して接地電位ＧＮＤに接続されている。また、トランジスタＰ５，Ｐ６のソースはそれぞれノードｎ３，ｎ４に接続され、ドレインはそれぞれトランジスタＮ３，Ｎ４を介して接地電位ＧＮＤに接続されている。なお、トランジスタＰ５，Ｎ３の接続箇所がノードｎ１となっており、トランジスタＰ６，Ｎ４の接続箇所がノードｎ２となっている。
【００２２】
トランジスタＰ３，Ｐ５，Ｎ１，Ｎ３のゲートには、相対的に低い方の電源電位ＶＣＣに対応するデジタルの入力信号ＩＮが共通に与えられ、トランジスタＰ４，Ｐ６，Ｎ２，Ｎ４のゲートには、この入力信号ＩＮを反転した入力信号ＩＮＢが共通に与えられている。そして、トランジスタＰ３，Ｎ１の接続箇所（出力ノード）であるノードｎ５から、電源電位ＶＤＤに対応したデジタルの出力信号ＯＵＴが出力され、トランジスタＰ４，Ｎ２の接続箇所（出力ノード）であるノードｎ６から、この出力信号ＯＵＴを反転した出力信号ＯＵＴＢが出力されるようになっている。
【００２３】
また、保持回路１０は、ＰチャネルＭＯＳ型のトランジスタＰ７，Ｐ８と、ＮチャネルＭＯＳ型のトランジスタＮ５，Ｎ６で構成されている。トランジスタＰ７，Ｐ８のソースはそれぞれノードｎ３，ｎ４に接続され、ドレインはそれぞれノードｎ１，ｎ２に接続されている。また、トランジスタＮ５，Ｎ６のドレインはそれぞれノードｎ１，ｎ２に接続され、ソースは接地電位ＧＮＤに接続されている。更に、トランジスタＰ７，Ｎ５のゲートはノードｎ２に接続され、トランジスタＰ８，Ｎ６のゲートはノードｎ１に接続されている。
【００２４】
即ち、この保持回路１０は、トランジスタＰ１，Ｐ２と共に、トランジスタＰ１，Ｐ７，Ｎ５からなるインバータと、トランジスタＰ２，Ｐ８，Ｎ６からなるインバータが形成され、これらの２つのインバータをループ状に接続することにより、ノードｎ１，ｎ２のレベルを保持して出力するように構成されている。
【００２５】
次に動作を説明する。
このレベルシフタのアクティブ状態での、トランジスタＰ１〜Ｐ６，Ｎ１〜Ｎ４の動作は、従来のレベルシフタと同様である。
【００２６】
即ち、相補的な入力信号ＩＮ，ＩＮＢが、それぞれ“Ｌ”，“Ｈ”で安定していると、トランジスタＰ３，Ｐ５，Ｎ２，Ｎ４はオン、トランジスタＰ４，Ｐ６，Ｎ１，Ｎ３はオフである。これにより、ノードｎ２は“Ｌ”となり、トランジスタＰ１はオンとなってノードｎ１は“Ｈ”となり、トランジスタＰ２はオフとなっている。そして、出力信号ＯＵＴ，ＯＵＴＢには、電源電位ＶＤＤに対応したレベルの“Ｈ”，“Ｌ”の信号が、それぞれ出力されている。このとき、保持回路１０中のトランジスタＰ７，Ｎ６はオン状態、トランジスタＰ８，Ｎ５はオフ状態である。
【００２７】
ここで、入力信号ＩＮが“Ｌ”から“Ｈ”に、入力信号ＩＮＢが“Ｈ”から“Ｌ”にそれぞれ変化すると、トランジスタＰ３，Ｐ５，Ｎ２，Ｎ４はオフに、トランジスタＰ４，Ｐ６，Ｎ１，Ｎ３はオンに、それぞれ変化する。トランジスタＮ１，Ｐ３がそれぞれオン、オフとなることにより、出力信号ＯＵＴは“Ｈ”から“Ｌ”に変化する。また、トランジスタＮ３，Ｐ５がそれぞれオン、オフとなることにより、ノードｎ１の電位は接地電位ＧＮＤに低下していく。
【００２８】
一方、トランジスタＮ４，Ｐ６がそれぞれオフ、オンになっても、ノードｎ２の電位はトランジスタＰ２の状態（即ち、ノードｎ１の電位）に依存するため、ノードｎ１の電位が十分に低下するまで変化しない。そして、ノードｎ１の電位が十分に低下した時点で、トランジスタＰ２がオンとなり、ノードｎ４の電位は電源電位ＶＤＤに上昇する。これにより、出力信号ＯＵＴＢは“Ｌ”から“Ｈ”に変化する。また、ノードｎ２の電位も上昇し、トランジスタＰ１はオフとなる。これにより、保持回路１０中のトランジスタＰ７，Ｎ６はオフ状態、トランジスタＰ８，Ｎ５はオン状態に変化する。
【００２９】
この状態で周辺回路がスタンバイ状態になり、入力信号ＩＮＢに加えて入力信号ＩＮも“Ｌ”になると、トランジスタＰ３，Ｐ５もオンとなり、トランジスタＮ１，Ｎ３はオフとなる。しかし、保持回路１０内のトランジスタＮ５はオン状態のままで変化しないので、ノードｎ１，ｎ２のレベルは、それぞれ“Ｌ”，“Ｈ”に保持される。これにより、ノードｎ１，ｎ２の電位は不安定な中間電位にはならず、トランジスタＰ１，Ｐ２から、トランジスタＮ３，Ｎ４へ流れる貫通電流は発生しない。
【００３０】
次に、入力信号ＩＮが“Ｈ”から“Ｌ”に、入力信号ＩＮＢが“Ｌ”から“Ｈ”にそれぞれ変化すると、トランジスタＰ３，Ｐ５，Ｎ２，Ｎ４はオンに、トランジスタＰ４，Ｐ６，Ｎ１，Ｎ３はオフにそれぞれ変化する。トランジスタＮ２，Ｐ４がそれぞれオン、オフとなることにより、出力信号ＯＵＴＢは“Ｈ”から“Ｌ”に変化する。また、トランジスタＮ４，Ｐ６がそれぞれオン、オフとなることにより、ノードｎ２の電位は接地電位ＧＮＤに低下していく。
【００３１】
一方、トランジスタＮ３，Ｐ５がそれぞれオフ、オンになっても、ノードｎ１の電位はトランジスタＰ１の状態（即ち、ノードｎ２の電位）に依存するため、ノードｎ２の電位が十分に低下するまで変化しない。そして、ノードｎ２の電位が十分に低下した時点で、トランジスタＰ１がオンとなり、ノードｎ３の電位は電源電位ＶＤＤに上昇する。これにより、出力信号ＯＵＴは“Ｌ”から“Ｈ”に変化する。また、ノードｎ１の電位も上昇し、トランジスタＰ２はオフとなる。これにより、保持回路１０中のトランジスタＰ７，Ｎ６はオン状態、トランジスタＰ８，Ｎ５はオフ状態に変化する。
【００３２】
この状態で周辺回路がスタンバイ状態になり、入力信号ＩＮに加えて入力信号ＩＮＢも“Ｌ”になると、トランジスタＰ４，Ｐ６もオンとなり、トランジスタＮ２，Ｎ４はオフとなる。しかし、保持回路１０内のトランジスタＮ６はオン状態のままで変化しないので、ノードｎ１，ｎ２のレベルは、それぞれ“Ｈ”，“Ｌ”に保持される。これにより、ノードｎ１，ｎ２の電位は不安定な中間電位にはならず、トランジスタＰ１，Ｐ２から、トランジスタＮ３，Ｎ４へ流れる貫通電流は発生しない。
【００３３】
以上のように、この実施例１のレベルシフタによれば、相補的な入力信号ＩＮ，ＩＮＢが共に“Ｌ”になったときにでも、内部のトランジスタの状態を制御するノードｎ１，ｎ２のレベルを保持するための保持回路１０を備えている。これにより、周辺回路がスタンバイ状態になった場合に、レベルシフタにおける貫通電流の発生を防止することができ、貫通電流により無駄な消費電力の発生と、トランジスタの劣化による信頼性の低下を抑制することができるという利点がある。
【実施例２】
【００３４】
図４は、本発明の実施例２を示すレベルシフタの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３５】
このレベルシフタは、図１のレベルシフタに、入力信号ＩＮ，ＩＮＢが共に“Ｌ”になったときにでも、相補的な出力信号ＯＵＴ，ＯＵＴＢの電位を保持するための保持回路２０を追加したものである。
【００３６】
保持回路２０は、ＰチャネルＭＯＳ型のトランジスタＰ９，Ｐ１０と、ＮチャネルＭＯＳ型のトランジスタＮ７，Ｎ８で構成されている。トランジスタＰ９，Ｐ１０のソースはそれぞれノードｎ３，ｎ４に接続され、ドレインはそれぞれノードｎ５，ｎ６に接続されている。また、トランジスタＮ７，Ｎ８のドレインはそれぞれノードｎ５，ｎ６に接続され、ソースは接地電位ＧＮＤに接続されている。更に、トランジスタＰ９，Ｎ７のゲートはノードｎ２に接続され、トランジスタＰ１０，Ｎ８のゲートはノードｎ１に接続されている。
【００３７】
このレベルシフタにおける、トランジスタＰ１〜Ｐ６，Ｎ１〜Ｎ４、及び保持回路１０の動作は、図１の実施例１のレベルシフタと同様である。
【００３８】
一方、保持回路２０では、トランジスタＰ１，Ｐ２と共に、トランジスタＰ１，Ｐ９，Ｎ７からなるインバータと、トランジスタＰ２，Ｐ１０，Ｎ８からなるインバータが形成され、これらの２つのインバータによってノードｎ１，ｎ２のレベルが保持されてノードｎ５，ｎ６に出力される。これにより、入力信号ＩＮ，ＩＮＢが共に“Ｌ”になったときにでも、ノードｎ５，ｎ６の電位は接地電位ＧＮＤまたは電源電位ＶＤＤに保持されるので不安定な中間電位にはならず、トランジスタＰ１，Ｐ２から、トランジスタＮ１，Ｎ２へ流れる貫通電流は発生しない。
【００３９】
以上のように、この実施例２のレベルシフタによれば、相補的な入力信号ＩＮ，ＩＮＢが共に“Ｌ”になったときにでも、内部のトランジスタの状態を制御するノードｎ１，ｎ２のレベルを保持するための保持回路１０と、このノードｎ１，ｎ２のレベルに基づいてノードｎ５，ｎ６の電位を接地電位ＧＮＤまたは電源電位ＶＤＤに保持する保持回路２０を備えている。これにより、周辺回路がスタンバイ状態になったときに、実施例１よりも更に確実に、レベルシフタにおける貫通電流の発生を防止することができ、貫通電流により無駄な消費電力の発生と、トランジスタの寿命劣化による信頼性の低下を抑制することができるという利点がある。
【００４０】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、上記実施例では、異なる電源電圧で動作する周辺回路やマイクロコンピュータ等を組み合わせたシステムへの適用例を説明したが、Multi  Supply  Voltage技術が適用されたＳｏＣにおいて、供給電圧毎に領域間の電圧を分離するための分離セルとして使用されるレベルシフタにも適用可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施例１を示すレベルシフタの構成図である。
【図２】従来のレベルシフタの構成図である。
【図３】レベルシフタを用いたシステムの一例を示す構成図である。
【図４】本発明の実施例２を示すレベルシフタの構成図である。
【符号の説明】
【００４２】
Ｐ１〜Ｐ１０    Ｐチャネル型ＭＯＳトランジスタ
Ｎ１〜Ｎ８    Ｎチャネル型ＭＯＳトランジスタ
１０，２０    保持回路
【図１】
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【図２】
2008259091.tif 000004
【図３】
2008259091.tif 000005
【図４】
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