(57)【要約】      （修正有）【課題】特性ばらつきを抑制し、S-factorの低減を図れるポリシリコンＳＯＩを用いた不揮発性メモリを提供する。【解決手段】基板１と、基板１上に形成した第１の絶縁膜３と、絶縁膜３上にポリシリコンで形成した半導体膜５、５´と、半導体膜５、５´上に形成したトンネル膜９と、トンネル膜９の上に形成した浮遊ゲート１１と、浮遊ゲート１１上に形成した第２の絶縁膜１３と、第２の絶縁膜膜１３上に形成した制御ゲート１５と、浮遊ゲート１１下の半導体膜５、５´を挟むように、半導体膜５、５´を貫通して第１の絶縁膜３上に対向して形成された金属若しくは金属シリサイドからなる導電体領域７とを具備する。【選択図】図１
2008153451.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上にポリシリコンで形成された半導体膜と、
前記半導体膜上に形成されたトンネル膜と、
前記トンネル膜の上に形成された浮遊ゲートと、
前記浮遊ゲート上に形成された第２の絶縁膜と、
前記第２の絶縁膜膜上に形成された制御ゲートと、
前記浮遊ゲート下の前記半導体膜を挟むように、前記半導体膜を貫通して前記第１の絶縁膜上に対向して形成された金属若しくは金属シリサイドからなる導電体領域と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記浮遊ゲート下の前記半導体膜を形成するポリシリコンの平均粒径が、前記導電体領域で挟まれる方向における前記浮遊ゲートのゲート長より短いことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記導電体領域で挟まれる方向における前記浮遊ゲートのゲート長が、３０ｎｍ以下であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記導電体領域と前記浮遊ゲート下の半導体領域の間に、不純物がドーズされた領域をさらに具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記導電体領域と前記浮遊ゲート下の半導体領域の間に、前記半導体領域と逆極性の不純物がドーズされた領域をさらに具備することを特徴とする請求項１に記載の不揮発性メモリ。
【請求項６】
前記金属は、Ｎｉ，Ｃｏ，Ｗ，Ｔａ，Ｐｔ，Ｍｏ，Ｔｉ，Ｃｕ、Ａｌのいずれかを含むことを特徴とする請求項１の不揮発性半導体記憶装置。
【請求項７】
前記金属シリサイドは、Ｎｉ、Ｃｏ、Ｗ、Ｔａ、Ｐｔ、Ｍｏ，Ｔｉのいずれかを含むことを特徴とする請求項１の不揮発性半導体記憶装置。
【請求項８】
請求項１の不揮発性半導体記憶装置を、隣接するもの同士が前記導電体領域を共有するように、複数個ストリング状に直列接続させたことを特徴とするＮＡＮＤ型不揮発性半導体記憶装置。
【請求項９】
シリコン基板の上に埋め込み絶縁膜を形成し、
前記埋め込み絶縁上に第１のポリシリコン膜を形成し、
前記第１のポリシリコン膜上に、Ｎｉ、Ｃｏ、Ｗ、Ｔａ、Ｐｔ、Ｍｏ，Ｔｉのいずれかの金属の膜を堆積して積層膜を形成し、
前記積層膜をアニールして前記金属のシリサイド膜を形成し、
前記シリサイド膜上に第１のレジストマスクを形成後、前記シリサイド膜をエッチングして、前記埋め込み絶縁膜を露出する開口部を形成し、
前記開口部の前記埋め込み絶縁膜上に第１導電型のアモルファスシリコン膜を形成し、
前記アモルファスシリコンをアニールして前記第１導電型の第２のポリシリコン膜とし、
前記第２のポリシリコン膜上にトンネル絶縁膜を形成し、
前記トンネル絶縁膜上に浮遊ゲートを形成し、
前記浮遊ゲート上に、ゲート間絶縁膜を介して、制御ゲートを形成し、
前記制御ゲートを形成後、前記第１のレジストマスクを除去してそこに層間絶縁膜を埋め込む
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１０】
シリコン基板の上に埋め込み絶縁膜を形成し、
前記埋め込み絶縁上に第１のポリシリコン膜を形成し、
前記第１のポリシリコン膜上に、第１のレジストマスクを形成し、
前記第１のレジストマスクを介して、前記第１のポリシリコン層に金属をイオン注入し、
イオン注入された前記第１のポリシリコン膜をアニールして前記金属のシリサイド膜を選択的に形成し、
前記シリサイド膜上に第２のレジスト膜を埋め込んだ後、前記第１のレジスト膜を除去して、前記埋め込み絶縁膜を露出する開口部を形成し、
前記開口部の前記埋め込み絶縁膜上にアモルファスシリコン膜を形成し、前記アモルファスシリコン膜をアニールして第２のポリシリコン膜を形成し、
前記第２のポリシリコン膜上にトンネル絶縁膜を形成し、
前記トンネル絶縁膜上に浮遊ゲートを形成し、
前記浮遊ゲート上に、ゲート間絶縁膜を介して、制御ゲートを形成し、
前記制御ゲートを形成後、前記第２のレジストマスクを除去してそこに層間絶縁膜を埋め込む、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１１】
シリコン基板の上に埋め込み絶縁膜を形成し、
前記埋め込み絶縁上に第１のポリシリコン膜を形成し、
前記第１のポリシリコン膜上に、レジストマスクを形成し、
前記レジストマスクを介して、前記第１のポリシリコン層に金属をイオン注入し、
イオン注入された前記第１のポリシリコン膜をアニールして前記金属のシリサイド膜を選択的に形成し、
前記シリサイド膜上に層間絶縁膜を埋め込んだ後、前記レジスト膜を除去して、前記埋め込み絶縁膜を露出する開口部を形成し、
前記開口部の前記埋め込み絶縁膜上にアモルファスシリコン膜を形成し、前記アモルファスシリコン膜をアニールして第２のポリシリコン膜を形成し、
前記第２のポリシリコン膜上にトンネル絶縁膜を形成し、
前記トンネル絶縁膜上に浮遊ゲートを形成し、
前記浮遊ゲート上に、ゲート間絶縁膜を介して、制御ゲートを形成すること
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記開口部を形成した後、前記開口部に露出する前記第２のレジスト膜若しくは前記層間絶縁膜の側面に、側壁絶縁膜を形成することを特徴とする請求項１０または１１に記載の不揮発性半導体装置の製造方法。
【請求項１３】
前記第１のレジストマスクを除去した後、前記シリサイド膜に第１導電型の不純物をイオン注入してアニールし、その後前記層間絶縁膜を埋め込むことを特徴とする請求項９または１０に記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記第１のレジストマスクを除去した後、前記浮遊ゲート、ゲート間絶縁膜、制御ゲートからなる積層ゲートの側壁に側壁絶縁膜を形成し、前記シリサイド膜に第１導電型の不純物をイオン注入してアニールし、その後前記層間絶縁膜を埋め込むことを特徴とする請求項９または１０に記載の半導体記憶装置の製造方法。
【請求項１５】
前記第１のレジストマスクを除去した後、第２導電型の不純物をイオン注入してアニールし、その後前記層間絶縁膜を埋め込むことを特徴とする請求項９または１０に記載の半導体記憶装置の製造方法。
【請求項１６】
前記第１のレジストマスクを除去した後、前記浮遊ゲート、ゲート間絶縁膜、制御ゲートからなる積層ゲートの側壁に、側壁絶縁膜を形成し、前記シリサイド膜に第２導電型の不純物をイオン注入してアニールし、その後前記層間絶縁膜を埋め込むことを特徴とする請求項９または１０に記載の半導体記憶装置の製造方法。
【請求項１７】
前記金属は、Ｎｉ、Ｃｏ、Ｗ、Ｔａ、Ｐｔ、Ｍｏ，Ｔｉのいずれかを含むことを特徴とする請求項１０または１１に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ポリシリコンＳＯＩ層をアクティブエリアとして用いる不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近来盛んに開発が進められているデカナノスケールの半導体装置を実現するためには、ＳＯＩ（silicon on insulator）基板の使用が不可欠になっている。然しながらＳＯＩ基板は高価なことから、ポリシリコンをＳＯＩ膜として利用する技術が研究されている（例えば、非特許文献１参照）。使用されるトランジスタの基本構造は、ディスプレイなどに用いられる薄膜トランジスタ（ＴＦＴ）に良く似ているが、ディスプレイパネル用のＴＦＴも、システム・オン・パネル（ＳＯＰ）を実現するために微細化が進められている。このような事情から、ＳＯＰで用いられる微細化ＴＦＴは、ポリシリコン膜を用いたデカナノスケールの半導体装置に近づきつつある。こうした流れの中、ＳＯＰにメモリをも混載する技術も研究されている。
【０００３】
しかしながら、ポリシリコンにはグレインとグレインの間の粒界で伝導電子が散乱を受けるという問題がある。この種用途の一般的なポリシリコングレインの粒径は、１００〜３００ｎｍあり、グレイン間の粒界がチャネル領域に含まれるか否かによりデバイス特性に避けることの出来ないばらつきが生じている。また、微細化によるS-factor（サブスレッショールド電流のゲート電圧に対する傾きの逆数）の悪化がデバイス動作そのものの危機を生んでいる。
【非特許文献１】S. S. Bhattacharya, et al., IEEE Trans. ED41, no.2, pp 221-237, 1994
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このように、デカナノスケールのポリシリコンＳＯＩデバイス（特に、不揮発性メモリ）には、ポリシリコンの粒界に起因する特性ばらつきの問題がある。本発明はこのような事情に鑑みてなされたもので、ポリシリコンの粒界に起因する特性ばらつきを抑制し、S-factorを改善することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明の不揮発性半導体記憶装置は、基板と、前記基板上に形成された第１の絶縁膜と、前記絶縁膜上にポリシリコンで形成された半導体膜と、前記半導体膜上に形成されたトンネル膜と、前記トンネル膜の上に形成された浮遊ゲートと、前記浮遊ゲート上に形成された第２の絶縁膜と、前記第２の絶縁膜膜上に形成された制御ゲートと、前記浮遊ゲート下の前記半導体膜を挟むように、前記半導体膜を貫通して前記第１の絶縁膜上に対向して形成された金属若しくは金属シリサイドからなる導電体領域とを具備することを特徴とする。
【０００６】
本発明の不揮発性半導体記憶装置の製造方法の第１は、シリコン基板の上に埋め込み絶縁膜を形成し、前記埋め込み絶縁上に第１のポリシリコン膜を形成し、前記第１のポリシリコン膜上に、Ｎｉ、Ｃｏ、Ｗ、Ｔａ、Ｐｔ、Ｍｏ，Ｔｉのいずれかの金属の膜を堆積して積層膜を形成し、前記積層膜をアニールして前記金属のシリサイド膜を形成し、前記シリサイド膜上に第１のレジストマスクを形成後、前記シリサイド膜をエッチングして、前記埋め込み絶縁膜を露出する開口部を形成し、前記開口部の前記埋め込み絶縁膜上に第１導電型のアモルファスシリコン膜を形成し、前記アモルファスシリコンをアニールして前記第１導電型の第２のポリシリコン膜とし、前記第２のポリシリコン膜上にトンネル絶縁膜を形成し、前記トンネル絶縁膜上に浮遊ゲートを形成し、前記浮遊ゲート上に、ゲート間絶縁膜を介して、制御ゲートを形成し、前記制御ゲートを形成後、前記第１のレジストマスクを除去してそこに層間絶縁膜を埋め込むことを特徴とする。
【０００７】
本発明の不揮発性半導体記憶装置の製造方法の第２は、シリコン基板の上に埋め込み絶縁膜を形成し、前記埋め込み絶縁上に第１のポリシリコン膜を形成し、前記第１のポリシリコン膜上に、第１のレジストマスクを形成し、前記第１のレジストマスクを介して、前記第１のポリシリコン層に金属をイオン注入し、イオン注入された前記第１のポリシリコン膜をアニールして前記金属のシリサイド膜を選択的に形成し、前記シリサイド膜上に第２のレジストマスクを埋め込んだ後、前記第１のレジストマスクを除去して、前記埋め込み絶縁膜を露出する開口部を形成し、前記開口部の前記埋め込み絶縁膜上にアモルファスシリコン膜を形成し、前記アモルファスシリコン膜をアニールして第２のポリシリコン膜を形成し、前記第２のポリシリコン膜上にトンネル絶縁膜を形成し、前記トンネル絶縁膜上に浮遊ゲートを形成し、前記浮遊ゲート上に、ゲート間絶縁膜を介して、制御ゲートを形成し、前記制御ゲートを形成後、前記第２のレジストマスクを除去してそこに層間絶縁膜を埋め込むことを特徴とする。
【発明の効果】
【０００８】
ポリシリコンＳＯＩ層を用いた不揮発性メモリの、粒界起因の特性ばらつきを抑制し、S-factorの低減を実現することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態を図面を参照しつつ説明する。
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を示す摸式的断面図である。半導体基板１の上に埋め込み絶縁膜（ＢＯＸ）３が形成され、その上にポリシリコンからなる半導体膜５が形成されている。即ち、参照番号１，３、５で、ポリシリコンを半導体膜とするＳＯＩ基板が構成されている。
【００１１】
半導体膜５には、１対の導電体領域７が半導体膜５を貫通して対峙するごとく形成されている。導電体領域７は、Ｎｉ，Ｃｏ，Ｗ，Ｔａ，Ｐｔ，Ｍｏ，Ｔｉ，Ｃｕ、Ａｌ等の金属、或いはＮｉ、Ｃｏ、Ｗ、Ｔａ、Ｐｔ、Ｍｏ，Ｔｉ等が完全にシリサイド化された完全シリサイド膜（ＦＵＳＩ (fully-silicided) 膜）からなる。これら導電体領域７は、不揮発性メモリのソース・ドレイン領域を構成する。
【００１２】
上記導電体領域７で挟まれたポリシリコン半導体領域５´の上には、トンネル絶縁膜９を介して浮遊ゲート１１、ゲート間絶縁膜１３、制御ゲート１５からなる積層ゲートが形成されている。トンネル絶縁膜９としては、シリコン酸化膜やシリコンオキシナイトライド膜などが使用され、ゲート間絶縁膜１１には、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、あるいはＡｌ，Ｈｆ，Ｚｒ，Ｌａの少なくとも１つを含む金属酸化物薄膜、あるいはこれらの膜の積層構造で構成することができる。
【００１３】
さらに、積層ゲート下のポリシリコン半導体領域５´の両側、換言すれば、ポリシリコン半導体領域５´と導電体領域７の境界には、不純物析出領域１７が形成されている。また、ポリシリコン半導体領域５´の中には、ポリシリコンの粒界１９が含まれている。
【００１４】
本実施形態では、上記構成の浮遊ゲート１１のゲート長を３０ｎｍ以下とし、バリスティック伝導を利用して粒界散乱によるオン電流ばらつき及びＶthばらつきを抑制している。このような効果が得られる作用を以下に説明する。
【００１５】
図２は、バリスティック伝導と粒界散乱の関係をエネルギーバンド図上で示した模式図である。左右の縦線の外側がソース、ドレインで、図１の左右の導電層７に相当する。従って、半導体領域５´との界面はショットキー接合となる。ゲート長が電子の平均自由工程に比べて十分に長い時、ソース−ドレイン間に電圧を印加すると電子は伝導帯に沿ってドリフトし、粒界１９に基づく障壁がある場合は、熱放出またはトンネリングによりこれを通過する。反対にゲート長が電子の自由工程に比べて充分に短い時、電子の伝導は直線的になり、バリスティック伝導へと移行する。従って平均自由工程が一定とすると、ゲート長が短くなるとともに、バリスティック伝導が支配的になる。なお、ソース・ドレインとの界面近くのバンドの落ち込みは不純物偏析領域１７の影響によるものである。この落ち込みにより、ソース・ドレインとの界面のショットキー障壁の壁の厚さが薄くなり、チャネル領域に飛び込む電子の数が増大する。ここでフェルミ準位（ＥF ）が矢印Ａで示したバリアより高くなると、バリスティック伝導を起す電子の数が指数関数的に増大する。この矢印Ａのバリアは、ゲート電圧により下げることができるので、バリスティック伝導による電流はゲート電圧とともに増大する。
【００１６】
次にバリスティック伝導がＩD−ＶG特性に及ぼす影響について説明する。図３（ａ）は、通常の結晶性ＳＯＩ基板で不純物偏析領域に基づくショットキー障壁（ＤＳＳ（dopant segregation Schottky）構造）が無い場合の、ゲート電圧とドレイン電流の関係（ＩＤ−ＶＧ特性）のシミュレーション図である。上述のように、ＤＳＳが無いので、バリスティック伝導は起こり難い。実線が粒界が無い場合、点線または破線で粒界が１〜４個の場合を示している。粒界が増えるに従って、オフ電流領域でのリーク電流が小さくなっていることがわかる。同じ粒界数でもリーク電流が異なるのは、チャネル内での粒界の位置によるものと考えられる。このように、チャネル領域内での粒界位置や、ゲート下の粒界の数によるデバイス特性のばらつきが大きいことがわかる。
【００１７】
図３（ｂ）は、不純物偏析領域に基づくショットキー障壁（ＤＳＳ）を設けた場合のＩＤ−ＶＧ特性のシミュレーション結果である。上述のように、ＤＳＳがあるとバリスティック伝導は起こり易い。ＶＧ＞０Ｖ以上では、図３（ａ）のようなばらつきが消滅している。これは、高電界領域（オン電流領域）では、バリスティック伝導が支配的になり、粒界散乱によるデバイス特性のばらつきが抑制されていることを示している。このようにＤＳＳを設けた場合、ドレイン電流は１０-5Ａ／μｍオーダーとなり、そうでない場合（即ち図３（ａ）の場合であり、ドレイン電流は１０-4Ａ／μｍオーダー）より１桁程度大きいドレイン電流を得ることができる。
【００１８】
一方、ＶＧ＜０Ｖ以下の領域では、依然としてオフリーク電流に粒界ばらつきが顕著に見られる。しかしながら、図３（ａ）と同様に、粒界が無いときより、粒界が存在するときの方がオフリークが低く、S-factorが低減できていることが判る。
【００１９】
第１の実施形態は、上記両者の特質を併せ持ったもので、ゲート長を３０ｎｍ以下とし、チャネル内に粒界を少なくとも１つ形成することを特徴とする。まず、オフ電流領域で粒界散乱を利用し、オフ電流を低減してS-factorを改善しつつ、オン電流領域ではバリスティック電流を利用し、デバイス特性の粒界ばらつきを抑制することが可能となる。なお、第３の実施形態において詳述するが、導電性領域７を先に形成し、この間にポリシリコン層を成長させれば、粒界を少なくとも１つ含むポリシリコンを成長させることができる。
【００２０】
なお、図１では、不純物偏析層１７を浮遊ゲート１１の直下になるように形成したが、図４に示すように、浮遊ゲートの側面より外側に形成しても良い。ゲート長が２０〜３０ｎｍの場合はオン電流が多く取れるので図１の形態が良いが、ゲート長１０〜２０ｎｍの場合は、チャネル領域を確保するために、図４の形態にしたほうが良い。
【００２１】
また、図５に示すように、チャネル領域５´と導電層７の間に、チャネル領域５´と逆極性の半導体領域１８を形成してもよい。図５の場合は、チャネル領域５´がｐ型領域、半導体領域１８がｎ+の場合を示す。また、この半導体領域１８は、図６に示すように、浮遊ゲート１１の下に入り込むように形成してもよい。図２は、これら不純物偏析領域を有するショットキー接合の摸式的なエネルギーバンド図である。
【００２２】
（第２の実施形態）
第２の実施形態では、第１の実施形態の不揮発性半導体記憶装置を、隣接するもの同士が導電体領域７を共有するように、複数個ストリング状に直列接続させた、所謂ＮＡＮＤ型メモリに適用した例を説明する。
【００２３】
ＮＡＮＤ型メモリは図７（ｂ）の等価回路に示すように、積層ゲート型不揮発性メモリが複数個、隣接するもの同士がソース・ドレインの一方を共有しつつ直列接続されたものである。直列接続された積層ゲート型不揮発性メモリの両端に選択トランジスタＱ１，Ｑ２を配し、Ｑ１のソース・ドレインの一端をビット線ＢＬに、Ｑ２のソース・ドレインの一端をソース線ＳＬに接続したものである。図７（ａ）は、このＮＡＮＤストリングの摸式的な上面図である。
【００２４】
図８は、上記のＮＡＮＤストリングに、第１の実施形態の不揮発性メモリ（図４）を適用した例を示す図で、図８（ａ）は図７（ａ）のＡ−Ａ´線に沿った断面図に相当し（但し、選択トランジスタは部分的にしか図示していない）、図８（ｂ）は図７（ａ）のＢ−Ｂ´線に沿った断面図に相当する。
【００２５】
シリコン基板１上に形成された埋め込み絶縁膜３の上に、ポリシリコンのチャネル領域５´と導電体領域（ソース・ドレイン領域）７が交互に形成されている。トンネル絶縁膜９を一面に形成した後、チャネル領域５´上には浮遊ゲート１１、ゲート間絶縁膜１３、制御ゲート１５が順次形成されている。浮遊ゲート１１及び制御ゲート１５がないところには、層間絶縁膜２１が埋め込まれる。また、導電体領域７の両端にはドーパント不純物が析出した不純物偏析領域１７が形成されており、ＤＳＳ構造を形成している。このようにショットキー接合を設けることにより、バリスティック伝導が起こり易くなる工夫が凝らしてある。また、図８（ｂ）に示す通り、ＮＡＮＤストリング同士の間にも層間絶縁膜２１が埋め込まれている。
【００２６】
この構造の特徴は、ゲート長をチャネル長が確保できる１０ｎｍ以上、バリスティック伝導が支配的になる３０ｎｍ以下としており、高電界領域では、粒界によるデバイス特性のばらつき（粒界ばらつき）を抑制することが出来る。また、ポリシリコンの粒径がゲート長より短いため、ほとんどすべてのビットで、チャネル領域に粒界が少なくとも１つ入っていることである。このため、オフ時のリーケージ電流が低減される。
【００２７】
上記の導電体領域７は、一般のＮＡＮＤフラッシュの不純物拡散層とは異なり、Ｎｉ，Ｃｏ，Ｗ，Ｔａ，Ｐｔ，Ｍｏ，Ｔｉ，Ｃｕ、Ａｌ等の金属、或いはＮｉ，Ｃｏ，Ｗ、Ｐｔ、Ｍｏ，Ｔｉ等の完全シリサイド膜（ＦＵＳＩ (fully-silicided) 膜）からなる。
【００２８】
図９は図８（ａ）の変形例で、不純物偏析領域１７を浮遊ゲート１１の下に入り込ませた構造である。これは、第１の実施形態の図１のデバイスを複数個直列接続したものに相当する。ゲート長が２０〜３０ｎｍの場合に適した構造である。
【００２９】
図１０も図８（ａ）の変形例で、不純物偏析領域１７を省略したものである。バリスティック伝導はややしにくくなるが、ゲート長が３０ｎｍ以下ならばバリスティック伝導の効果をある程度享受できる。
【００３０】
このように、ＮＡＮＤ型のメモリセルに第１の実施形態の不揮発性メモリを適用して、ゲート長を３０ｎｍ以下とし、チャネル内に粒界を少なくとも１つ形成することにより、オフ電流領域で粒界散乱を利用してオフ電流を低減し、S-factorを改善しつつ、かつオン電流領域ではバリスティック電流を利用し、オン電流の増大とデバイス特性の粒界ばらつきを抑制することが可能となる。
【００３１】
第２の実施形態は、ＮＡＮＤフラッシュを例にとったものだが、ゲート長が３０ｎｍ以下であることと、ポリシリコンＳＯＩ膜を導電体領域が挟み込む構造と、チャネル部であるポリシリコン膜の平均粒径がゲート長より小さいことを満たしていれば、ＮＡＮＤフラッシュ以外の半導体装置（ＮＯＲ、ＣＭＯＳ等）においても、同様な効果を享受することが出来る。
【００３２】
（第３の実施形態）
第３の実施形態では、第２の実施形態の図９に示すデバイスの製造方法を説明する。先ず、図１１に示すように、例えばｐ型シリコン基板１上にＳｉＯ2 により埋め込み酸化膜（ＢＯＸ）３を既知の方法で形成する。この埋め込み酸化膜３上に、例えば、ｐ型のポリシリコン膜を堆積し、さらにその上にＮｉ膜６を堆積する。これを例えば４００℃でアニールして、ポリシリコンとＮｉからＦＵＳＩ膜の一種であるＮｉＳｉ膜を形成する（図１２参照）。この際、Ｎｉの膜厚とアニール温度を調節して界面でシリサイド化が終わるようにする。
【００３３】
ここで、Ｎｉに代えてＣｏやＷを使用してもよい。ＣｏならＣｏＳｉ2、ＷならＷＳｉのＦＵＳＩ膜が形成できる。このように、ＦＵＳＩ膜の原料となるのは、Ｎｉ以外にも、Ｃｏ，Ｗ，Ｔａ，Ｐｔ、Ｍｏ，Ｔｉ等多数ある。この中から、プロセス条件や望むべきデバイス特性から都合の良いものを選んで使用すればよい。
【００３４】
続いて、ＦＵＳＩ表面を平坦化し、膜厚を所望の厚さに揃える。その上にレジストマスク２３を形成する（図１３参照）。レジストマスク２３の幅は３０ｎｍ以下とする。レジストマスクの形成方法は、微細ピッチ用フォトレジスト、あるいはダミーゲートの側壁残し法等を用いれば、微細ピッチのマスクを形成することができる。このマスク２３を用いて、ＦＵＳＩ膜７をエッチングして、そこに５５０℃のＣＶＤ法等でアモルファスシリコンを堆積した後、例えば６００℃程度の低温でアニールして、ポリシリコン膜５´を形成する（図１４参照）。
【００３５】
ここで重要なことは、隣接するレジストマスク２３間の距離がゲート長であり、この間に埋め込んだアモルファスシリコンをアニールした場合、そこに形成されるポリシリコン５´の粒径は、常にゲート長より小さくなることである。これが、本実施形態の最も重要な特徴の一つである。
【００３６】
その後、図１５に示すように、レジストマスク２３を利用して、その間に例えばシリコン酸窒化膜からなるトンネル絶縁膜９、ポリシリコンからなる浮遊ゲート１１、ＬａＡｌＯ2 、Ａｌ2Ｏ3、ＨｆＳｉＯＮ等の高誘電率絶縁膜や、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜、あるいはこれらの積層膜からなるゲート間絶縁膜１３、ポリシリコンからなる制御ゲート１５、シリコン酸化膜からなるキャップ層２５を順次埋め込んでゆく。
【００３７】
続いて、ＷＬを形成するプロセスを説明する。図１６（ｂ）は、レジストマスク２３に交差するように、図１５の上面に第２のレジストマスク２７を形成したところを示す上面図である。図１６（ｂ）のＣ−Ｃ´線に沿った断面図が図１６（ａ）になる。
【００３８】
続いて、図１７に示すように、ＳＴＩ（shallow trench isolation）用の溝を酸化膜３の上部まで掘り込む。図１７（ｂ）は上面図、そのＣ−Ｃ´線に沿った断面図が図１７（ａ）である。その後、図１８に示すように、このＳＴＩをシリコン酸化膜２９とシリコン窒化膜３１で埋め戻す。図１８（ｂ）は上面図、そのＣ−Ｃ´線に沿った断面図が図１８（ａ）である。
【００３９】
続いて、図１９に示すように、ＲＩＥ（reactive ion etching）を行ってレジストマスク２７を除去した後、フッ酸で処理して制御ゲート１５として形成したポリシリコンを露出させる。図１９（ｂ）は上面図、そのＣ−Ｃ´線に沿った断面図が図１９（ａ）である。
【００４０】
次いで熱リン酸でシリコン窒化膜３１を除去した後、Ｗ，Ｍｏ，Ｐｔ，Ａｌ，Ｃｕ，ＣｏＳｉ2 ，ＷＳｉ，ＮｉＳｉ等を全面に堆積し、フォトリソグラフィでワード線ＷＬを形成する（図２０参照）。図２０（ｂ）は上面図、そのＣ−Ｃ´線に沿った断面図が図２０（ａ）である。シリコン窒化膜３１でＳＴＩ上部をキャップしていたため、ワード線ＷＬがゲート間絶縁膜１３に接触せずに済んでいる。
【００４１】
続いて、図２１に示すように、レジストマスク２３を除去する。図２１（ｂ）のＣ−Ｃ´線に沿った断面図が図２１（ａ）、Ｄ−Ｄ´線に沿った断面図が図２１（ｃ）である。不純物析出（ＤＳＳ）層を作らない場合、このまま層間絶縁膜２１を埋め込み、ビット線ＢＬを形成すると、図１０の構造が出来上がる。
【００４２】
ＤＳＳ層を作り込む場合、ここで不純物をドープしてアニールすると、横幅２ｎｍ程度の不純物析出層１７が形成される。その後、積層ゲート間をシリコン酸化膜等の層間絶縁膜２１を埋め込む。この場合、図９に示すように、ＤＳＳ層はゲート下に回りこむ。
【００４３】
また、図２２に示すように、積層ゲートに側壁絶縁膜２６を付けた後に不純物をドープしてアニールすると、図８に示すような、ＤＳＳ層がゲート下には入り込まない構造ができる。即ち、図２２（ａ）に示すように、例えば、厚さ約２ｎｍのシリコン酸化膜２６で積層ゲート構造の表面をライニングし、その後ＲＩＥ等を実施して側壁絶縁膜２６を残置させる。次いで、不純物をイオン注入し、アニールすると、不純物偏積層１７が形成される。その後積層ゲートを層間絶縁膜２１で埋め込むことは言うまでも無い。
【００４４】
上記は、ポリシリコン層と同一極性の不純物をドープしたが、逆極性（例えばｎ型）の高濃度不純物を、積層ゲートに側壁絶縁膜を付けた後にドープすれば、逆極性領域１８が形成される。即ち、図５や図６の不揮発性メモリが直列接続したＮＡＮＤストリングを形成することができる。
【００４５】
以上述べたように、第３の実施形態によれば、複数の導電体領域７を整列して形成後、導電体領域７に挟まれた３０ｎｍ以下のスペースに、ポリシリコンのチャネル領域５を成長させ、チャネル内に粒界を少なくとも１つ形成するようにしている。このため、オフ電流領域で粒界散乱を利用してオフ電流を低減し、かつS-factorを改善しつつ、オン電流領域ではバリスティック電流を利用し、デバイス特性の粒界ばらつきを抑制するとともにオン電流を増大させることが可能なＮＡＮＤ型フラッシュメモリが形成できる。
【００４６】
（第４の実施形態）
第４の実施形態は、第２の実施形態の図９のデバイスの、前述とは異なる製造方法に関するものである。先ず、図２３（ａ）に示すように、シリコン基板１上に、埋め込みシリコン酸化膜３、（例えばリン（Ｐ）含有ｎ型）ポリシリコン層５、レジストマスク３３を順次形成する。ポリシリコン層５の厚さは１０〜３０ｎｍ、レジストマスク３３の幅（開口部）も１０〜３０ｎｍとする。続いて、基板上面よりＮｉをイオン注入し、ポリシリコン層５にＮｉを選択的に注入する（図２３（ｂ））。
【００４７】
次いで、アニールすると、マスク開口部に対応するポリシリコン層５では、シリサイド化が進行し、導電体領域７としてのＮｉＳｉが形成される。このとき、Ｎｉ−Ｓｉ間の結合が強いため、不純物のＰはＮｉＳｉ領域の両側面に押し出され、不純物偏析領域１７が形成される（図２３（ｃ））。
【００４８】
次いで、レジストマスク３３の間に層間絶縁膜３５を埋め込み、表面をＣＭＰ等で平坦化する（ＦＩＧ．２４（ｄ））。その後、ＲＩＥ等でレジストマスク３３を除去し、層間絶縁膜３５を残置させる（ＦＩＧ．２４（ｅ））。
【００４９】
その後、第３の実施形態の図１４と同一の方法で、導電体領域７に挟まれたポリシリコン層５を除去し、側壁絶縁膜３７を形成した後、例えばｎ型ポリシリコン領域５´を、新たに埋め込み、不純物偏析領域１７は残置する。その後この側壁絶縁膜３７は除去する。このポリシリコン領域５´は、隣接する導電体領域７で挟まれた中で成長するので、粒界１９が形成される（図２４（ｅ））。この上に、第３の実施形態と同様に、トンネル絶縁膜９、積層ゲート１１，１３，１５を形成する（図２４（ｆ））。また、側壁絶縁膜３７を形成せずに、不純物偏析領域１７を残置させない方法もある。また、層間絶縁膜３５の代わりとして、レジストマスク３３と異なる、第２のレジストマスク３５を使用することも可能である。
【００５０】
その後の工程は第３の実施形態の図１７以降と同じになるので、重複する説明を省略する。第４の実施形態によれば、第３の実施形態よりも簡便な工程で、図８のデバイスを形成することができる。
【００５１】
（変形例）
第３及び第４の実施形態では、導電体領域７として金属シリサイドを形成する場合を説明したが、例えば第３の実施形態の図１１の５＋６、或いは図１２の７を、単一の金属で構成し、その後は第３の実施形態と同様の工程を実施すれば、金属導電体層７を有するＮＡＮＤストリングを形成することができる。この場合、金属としては、Ｎｉ，Ｃｏ，Ｗ，Ｔａ，Ｐｔ，Ｍｏ，Ｔｉ，Ｃｕ、Ａｌ等を使用することができる。
【００５２】
また、上記実施形態で記載した導電体領域７やワード線ＷＬに使用するシリサイドは、金属的な電気伝導性を示す限り、ＮｉＳｉｘ（０＜ｘ＜１）の他、Ｖ、Ｃｒ，Ｍｎ，Ｙ，Ｒｎ，Ｈｆ，Ｉｒ，Ｅｒ，Ｐｄ，Ｚｒ，Ｇｄ，Ｄｙ，Ｈｏ，Ｅｒ等のシリサイドも使用可能である。
【００５３】
以上、本発明を実施形態を通じ説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１の実施形態に係る不揮発性メモリの摸式的断面図。
【図２】エネルギーバンド図上で、バリスティック伝導と粒界散乱の関係を示す模式図。
【図３】粒界の数とＩD-ＶG特性との関係を示す図で、（ａ）はソース・ドレインが従来の拡散層の場合、（ｂ）はソース・ドレインにショットキー障壁を設けた場合（ＤＳＳ）の特性図。
【図４】第１の実施形態の変形例の断面図。
【図５】第１の実施形態の他の変形例の断面図。
【図６】第１の実施形態のさらに他の変形例の断面図。
【図７】一般的なＮＡＮＤ型フラッシュメモリの上面図（ａ）及び等価回路図（ｂ）。
【図８】第２の実施形態に係るＮＡＮＤ型フラッシュメモリの断面図で、（ａ）は図６（ａ）のＡ−Ａ´線に沿った断面図、（ｂ）はＢ−Ｂ´線に沿った断面図。
【図９】第２の実施形態の変形例に係る断面図。
【図１０】第２の実施形態の他の変形例に係る断面図。
【図１１】第３の実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を説明するための断面図。
【図１２】図１１に続く工程の断面図。
【図１３】図１２に続く工程の断面図。
【図１４】図１３に続く工程の断面図。
【図１５】図１４に続く工程の断面図。
【図１６】図１５に続く工程の断面図（ａ）及び上面図（ｂ）。
【図１７】図１６に続く工程の断面図（ａ）及び上面図（ｂ）。
【図１８】図１７に続く工程の断面図（ａ）及び上面図（ｂ）。
【図１９】図１８に続く工程の断面図（ａ）及び上面図（ｂ）。
【図２０】図１９に続く工程の断面図（ａ）及び上面図（ｂ）。
【図２１】図２０に続く工程のワード線に沿った断面図（ａ）、上面図（ｂ）およびワード線を横切る断面図（ｃ）。
【図２２】積層ゲートに側壁絶縁膜を形成して、不純物偏析領域あるいは逆極性領域の形成位置を変化させる方法を説明する為の断面図。
【図２３】第４の実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を説明するための断面図。
【図２４】図２３に続く工程の断面図。
【符号の説明】
【００５５】
１…半導体基板
３…埋め込み絶縁膜
５…ポリシリコン層
５´…チャネル領域（ポリシリコン領域）
６…Ｎｉ層
７…導電体層（ＮｉＳｉ層）
９…トンネル絶縁膜
１１…浮遊ゲート
１３…ゲート間絶縁膜
１５…制御ゲート
１７…不純物偏析領域
１８…逆極性領域
１９…粒界
２１、２９、３５…層間絶縁膜
２３、２７、３３…レジストマスク
２５…キャップ絶縁膜
３１…シリコン窒化膜
３７…側壁絶縁膜
ＢＬ…ビット線
ＷＬ…ワード線
ＳＬ…ソース線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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