(57)【要約】【課題】高い製造歩留を可能とすると伴に、小さなオーバーヘッドでＭＯＳトランジスタのしきい値電圧のバラツキを補償すること。【解決手段】半導体集積回路Ｃｈｉｐは、アクティブモードの間に入力信号Ｉｎを処理するＣＭＯＳ回路Ｃｏｒｅと、制御スイッチＣｎｔ＿ＳＷと、制御メモリＣｎｔ＿ＭＭとを含む。制御スイッチＣｎｔ＿ＳＷは、ＣＭＯＳ回路のＰＭＯＳＱｐ１のＮウェルＮ＿ＷｅｌｌとＮＭＯＳＱｎ１のＰウェルＰ＿ＷｅｌｌとにＰＭＯＳ基板バイアス電圧ＶｂｐとＮＭＯＳ基板バイアス電圧Ｖｂｎとをそれぞれ供給する。制御メモリＣｎｔ＿ＭＭは、前記アクティブモードの間に前記制御スイッチから前記ＣＭＯＳ回路の前記ＰＭＯＳの前記Ｎウェルと前記ＮＭＯＳの前記Ｐウェルとに前記ＰＭＯＳ基板バイアス電圧と前記ＮＭＯＳ基板バイアス電圧とをそれぞれ供給するか否かを示す制御情報Ｃｎｔ＿Ｓｇを格納する。【選択図】図１
2008153415.tif 000002
【特許請求の範囲】
【請求項１】
アクティブモードの間に入力信号を処理するＣＭＯＳ回路と、
前記ＣＭＯＳ回路のＰＭＯＳのＮウェルとＮＭＯＳのＰウェルとにＰＭＯＳ基板バイアス電圧とＮＭＯＳ基板バイアス電圧とをそれぞれ供給する制御スイッチと、
少なくとも前記アクティブモードの間に前記制御スイッチから前記ＣＭＯＳ回路の前記ＰＭＯＳの前記Ｎウェルと前記ＮＭＯＳの前記Ｐウェルとに前記ＰＭＯＳ基板バイアス電圧と前記ＮＭＯＳ基板バイアス電圧とをそれぞれ供給するか否かを示す制御情報を格納する制御メモリとを含む半導体集積回路。
【請求項２】
前記制御メモリは不揮発性メモリであり、
前記ＣＭＯＳ回路の前記ＰＭＯＳと前記ＮＭＯＳの少なくとも一方のしきい値電圧が低いか高いかの判別情報が、前記制御メモリの前記不揮発性メモリに格納可能である請求項１に記載の半導体集積回路。
【請求項３】
前記ＣＭＯＳ回路の前記ＰＭＯＳのソースに第１動作電圧が供給され、前記ＮＭＯＳのソースに第２動作電圧が供給され、
前記第１動作電圧よりも高レベルである前記ＰＭＯＳ基板バイアス電圧を発生する第１電圧発生部と、
前記第２動作電圧よりも低レベルである前記ＮＭＯＳ基板バイアス電圧を発生する第２電圧発生部とを含む請求項２に記載の半導体集積回路。
【請求項４】
前記ＣＭＯＳ回路の前記ＰＭＯＳのソースに第１動作電圧が供給され、前記ＮＭＯＳのソースに第２動作電圧が供給され、
前記第１動作電圧に対して逆バイアスの前記ＰＭＯＳ基板バイアス電圧よりも更に高いＮウェルスタンドバイ電圧を、スタンドバイモードの間に、前記制御スイッチが前記ＰＭＯＳの前記Ｎウェルに印加するものであり、
前記第２動作電圧に対して逆バイアスの前記ＮＭＯＳ基板バイアス電圧よりも更に低いＰウェルスタンドバイ電圧を、前記スタンドバイモードの間に、前記制御スイッチが前記ＮＭＯＳの前記Ｐウェルに印加するものである請求項２に記載の半導体集積回路。
【請求項５】
前記ＣＭＯＳ回路の前記ＰＭＯＳのソースに第１動作電圧が供給され、前記ＮＭＯＳのソースに第２動作電圧が供給され、
前記ＣＭＯＳ回路の前記ＰＭＯＳの前記ソースに供給される前記第１動作電圧に対して前記Ｎウェルに供給される前記ＰＭＯＳ基板バイアス電圧は逆バイアスに設定され、前記ＣＭＯＳ回路の前記ＮＭＯＳの前記ソースに供給される前記第２動作電圧に対して前記Ｐウェルに供給される前記ＮＭＯＳ基板バイアス電圧は逆バイアスに設定され、
前記第１動作電圧よりも高いレベルに設定された前記ＰＭＯＳ基板バイアス電圧が前記Ｎウェルに供給されることにより、前記Ｎウェルを有する前記ＰＭＯＳは高しきい値電圧で低リーク電流の状態に制御され、前記第２動作電圧よりも低いレベルに設定された前記ＮＭＯＳ基板バイアス電圧が前記Ｐウェルに供給されることにより、前記Ｐウェルを有する前記ＮＭＯＳは高しきい値電圧で低リーク電流の状態に制御される請求項２に記載の半導体集積回路。
【請求項６】
前記ＣＭＯＳ回路の前記ＰＭＯＳのソースに第１動作電圧が供給され、前記ＮＭＯＳのソースに第２動作電圧が供給され、
前記ＣＭＯＳ回路の前記ＰＭＯＳの前記ソースに供給される前記第１動作電圧に対して前記Ｎウェルに供給される前記ＰＭＯＳ基板バイアス電圧は順バイアスに設定され、前記ＣＭＯＳ回路の前記ＮＭＯＳの前記ソースに供給される前記第２動作電圧に対して前記Ｐウェルに供給される前記ＮＭＯＳ基板バイアス電圧は順バイアスに設定され、
前記第１動作電圧よりも低いレベルに設定された前記ＰＭＯＳ基板バイアス電圧が前記Ｎウェルに供給されることにより、前記Ｎウェルを有する前記ＰＭＯＳは低しきい値電圧で高リーク電流の状態に制御され、前記第２動作電圧よりも高いレベルに設定された前記ＮＭＯＳ基板バイアス電圧が前記Ｐウェルに供給されることにより、前記Ｐウェルを有する前記ＮＭＯＳは低しきい値電圧で高リーク電流の状態に制御される請求項２に記載の半導体集積回路。
【請求項７】
前記制御スイッチは、前記ＣＭＯＳ回路の前記ＰＭＯＳの前記Ｎウェルに前記ＰＭＯＳ基板バイアス電圧を供給する第１制御スイッチと、前記ＣＭＯＳ回路の前記ＮＭＯＳの前記Ｐウェルに前記ＮＭＯＳ基板バイアス電圧を供給する第２制御スイッチとを含み、
前記制御メモリは、少なくとも前記アクティブモードの間に前記第１制御スイッチから前記ＣＭＯＳ回路の前記ＰＭＯＳの前記Ｎウェルに前記ＰＭＯＳ基板バイアス電圧を供給するか否かを示す第１制御情報を格納する第１制御メモリと、少なくとも前記アクティブモードの間に前記第２制御スイッチから前記ＣＭＯＳ回路の前記ＮＭＯＳの前記Ｐウェルに前記ＮＭＯＳ基板バイアス電圧を供給するか否かを示す第２制御情報を格納する第２制御メモリとを含む請求項２に記載の半導体集積回路。
【請求項８】
前記ＣＭＯＳ回路の前記ＰＭＯＳのＰＭＯＳリーク電流特性と前記ＮＭＯＳのＮＭＯＳリーク電流特性とを評価するためのモニタＰＭＯＳとモニタＮＭＯＳとをチップ内部に含む請求項２に記載の半導体集積回路。
【請求項９】
前記ＣＭＯＳ回路の前記ＰＭＯＳのリーク電流特性をセンスする第１センス回路と、前記ＣＭＯＳ回路の前記ＮＭＯＳのリーク電流特性をセンスする第２センス回路と、制御ユニットとをチップ内部に含み、
前記制御ユニットは、測定された前記ＰＭＯＳと前記ＮＭＯＳのリーク電流が過去の値と所定の許容範囲以上に変化している場合に、新しい制御情報を前記制御メモリに格納する請求項２に記載の半導体集積回路。
【請求項１０】
前記入力信号を処理する前記ＣＭＯＳ回路は論理回路であり、
前記半導体集積回路は、前記論理回路である前記ＣＭＯＳ回路と伴にＣＭＯＳ内蔵ＳＲＡＭをチップ内部に含み、前記ＣＭＯＳ内蔵ＳＲＡＭのメモリセルは、一対の駆動ＮＭＯＳと、一対の負荷ＰＭＯＳと、一対の転送ＮＭＯＳとを含み、
前記半導体集積回路は、
前記ＣＭＯＳ内蔵ＳＲＡＭの複数のＰＭＯＳのＮウェルと複数のＮＭＯＳのＰウェルとに内蔵ＳＲＡＭ用ＰＭＯＳ基板バイアス電圧と内蔵ＳＲＡＭ用ＮＭＯＳ基板バイアス電圧とをそれぞれ供給する内蔵ＳＲＡＭ用制御スイッチと、
前記内蔵ＳＲＡＭ用制御スイッチから前記ＣＭＯＳ内蔵ＳＲＡＭの前記複数のＰＭＯＳの前記Ｎウェルと前記複数のＮＭＯＳの前記Ｐウェルとに前記内蔵ＳＲＡＭ用ＰＭＯＳ基板バイアス電圧と前記内蔵ＳＲＡＭ用ＮＭＯＳ基板バイアス電圧とをそれぞれ供給するか否かを示す内蔵ＳＲＡＭ用制御情報を格納する内蔵ＳＲＡＭ用制御メモリとを更に含む請求項２に記載の半導体集積回路。
【請求項１１】
前記ＣＭＯＳ回路の前記ＰＭＯＳは、ＳＯＩ構造のＰＭＯＳであり、前記ＣＭＯＳ回路の前記ＮＭＯＳは、ＳＯＩ構造のＮＭＯＳであり、
前記ＰＭＯＳのソースとドレインと前記ＮＭＯＳのソースとドレインとは、前記ＳＯＩ構造の絶縁膜の上のシリコンに形成され、前記ＰＭＯＳの前記Ｎウェルと前記ＮＭＯＳの前記Ｐウェルとは、前記ＳＯＩ構造の前記絶縁膜の下のシリコン基板中に形成されている請求項２に記載の半導体集積回路。
【請求項１２】
アクティブモードの間に入力信号を処理するＭＯＳ回路を含み、
前記ＭＯＳ回路のＭＯＳのウェルにＭＯＳ基板バイアス電圧を供給する制御スイッチを更に含み、
少なくとも前記アクティブモードの間に前記制御スイッチから前記ＭＯＳ回路の前記ＭＯＳの前記ウェルに前記ＭＯＳ基板バイアス電圧を供給するか否かを示す制御情報を格納する制御メモリとを含む半導体集積回路。
【請求項１３】
前記制御メモリは不揮発性メモリであり、
前記ＭＯＳ回路の前記ＭＯＳのしきい値電圧が低いか高いかの判別情報が、前記制御メモリの前記不揮発性メモリに格納可能である請求項１２に記載の半導体集積回路。
【請求項１４】
前記ＭＯＳ回路の前記ＭＯＳのソースに動作電圧が供給され、
前記半導体集積回路は、前記動作電圧よりも大きなレベルである前記ＭＯＳ基板バイアス電圧を発生する電圧発生部とを含む請求項１３に記載の半導体集積回路。
【請求項１５】
前記動作電圧に対して逆バイアスの前記ＭＯＳ基板バイアス電圧よりも更に大きなウェルスタンドバイ電圧をスタンドバイモードの間に前記制御スイッチが前記ＭＯＳの前記ウェルに印加するものである請求項１４に記載の半導体集積回路。
【請求項１６】
前記ＭＯＳ回路の前記ＭＯＳのソースに動作電圧が供給され、
前記ＭＯＳ回路の前記ＭＯＳの前記ソースに供給される動作電圧に対して前記ウェルに供給される前記ＭＯＳ基板バイアス電圧は逆バイアスに設定され、
前記動作電圧よりも大きなレベルに設定された前記ＭＯＳ基板バイアス電圧が前記ウェルに供給されることにより、前記ウェルを有する前記ＭＯＳは高しきい値電圧で低リーク電流の状態に制御される請求項１３に記載の半導体集積回路。
【請求項１７】
前記ＭＯＳ回路の前記ＭＯＳのソースに動作電圧が供給され、
前記ＭＯＳ回路の前記ＭＯＳの前記ソースに供給される前記動作電圧に対して前記ウェルに供給される前記ＭＯＳ基板バイアス電圧は順バイアスに設定され、
前記動作電圧よりも小さなレベルに設定された前記ＭＯＳ基板バイアス電圧が前記ウェルに供給されることにより、前記ウェルを有する前記ＭＯＳは低しきい値電圧で高リーク電流の状態に制御される請求項１３に記載の半導体集積回路。
【請求項１８】
前記ＭＯＳ回路の前記ＭＯＳのリーク電流特性を評価するためのモニタＭＯＳをチップ内部に含む請求項１３に記載の半導体集積回路。
【請求項１９】
前記ＭＯＳ回路の前記ＭＯＳのリーク電流特性をセンスするセンス回路と、制御ユニットとをチップ内部に含み、
前記制御ユニットは、測定された前記ＭＯＳのリーク電流が過去の値と所定の許容範囲以上に変化している場合に、新しい制御情報を前記制御メモリに格納する請求項１３に記載の半導体集積回路。
【請求項２０】
前記ＭＯＳ回路の前記ＭＯＳはＳＯＩ構造のＭＯＳであり、前記ＭＯＳのソースとドレインとは前記ＳＯＩ構造の絶縁膜の上のシリコンに形成され、前記ＭＯＳの前記ウェルは前記ＳＯＩ構造の前記絶縁膜の下のシリコン基板中に形成されている請求項１３に記載の半導体集積回路。
【請求項２１】
ＣＭＯＳ回路と、制御スイッチと、制御メモリとを含む半導体集積回路のチップを含むウェーハーを準備するステップを含む半導体集積回路の製造方法であって、前記ＣＭＯＳ回路はアクティブモードの間に入力信号を処理して、前記制御スイッチは前記ＣＭＯＳ回路のＰＭＯＳのＮウェルとＮＭＯＳのＰウェルとにＰＭＯＳ基板バイアス電圧とＮＭＯＳ基板バイアス電圧とをそれぞれ供給して、前記制御メモリは、不揮発性メモリであり、少なくとも前記アクティブモードの間に前記制御スイッチから前記ＣＭＯＳ回路の前記ＰＭＯＳの前記Ｎウェルと前記ＮＭＯＳの前記Ｐウェルとに前記ＰＭＯＳ基板バイアス電圧と前記ＮＭＯＳ基板バイアス電圧とをそれぞれ供給するか否かを示す制御情報を不揮発的に格納して、
前記ＣＭＯＳ回路の前記ＰＭＯＳと前記ＮＭＯＳの少なくとも一方のしきい値電圧を測定するステップと、
前記測定された前記しきい値電圧がターゲットよりも低いか否かを判定するステップと、
前記判定の結果を前記制御情報として前記制御メモリに不揮発的に格納するステップとを含む半導体集積回路の製造方法。
【請求項２２】
前記入力信号を処理する前記ＣＭＯＳ回路は論理回路であり、
前記半導体集積回路は、前記論理回路である前記ＣＭＯＳ回路と伴にＣＭＯＳ内蔵ＳＲＡＭをチップ内部に含み、前記ＣＭＯＳ内蔵ＳＲＡＭのメモリセルは、一対の駆動ＮＭＯＳと、一対の負荷ＰＭＯＳと、一対の転送ＮＭＯＳとを含み、
前記半導体集積回路は、前記ＣＭＯＳ内蔵ＳＲＡＭの複数のＰＭＯＳのＮウェルと複数のＮＭＯＳのＰウェルとに内蔵ＳＲＡＭ用ＰＭＯＳ基板バイアス電圧と内蔵ＳＲＡＭ用ＮＭＯＳ基板バイアス電圧とをそれぞれ供給する内蔵ＳＲＡＭ用制御スイッチを含み、
前記半導体集積回路は、前記内蔵ＳＲＡＭ用制御スイッチから前記ＣＭＯＳ内蔵ＳＲＡＭの前記複数のＰＭＯＳの前記Ｎウェルと前記複数のＮＭＯＳの前記Ｐウェルとに前記内蔵ＳＲＡＭ用ＰＭＯＳ基板バイアス電圧と前記内蔵ＳＲＡＭ用ＮＭＯＳ基板バイアス電圧とをそれぞれ供給するか否かを示す内蔵ＳＲＡＭ用制御情報を不揮発的に格納する内蔵ＳＲＡＭ用制御メモリとを更に含み、
前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳと前記ＮＭＯＳのしきい値電圧を測定して、前記測定された前記しきい値電圧がターゲットよりも低いか否かを判定して、前記判定の結果を前記内蔵ＳＲＡＭ用制御情報として前記内蔵ＳＲＡＭ用制御メモリに不揮発的に格納する請求項２１に記載の半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびその製造方法に関し、特に高い製造歩留を可能とすると伴に、小さなオーバーヘッドでＭＯＳトランジスタのしきい値電圧のバラツキを補償するのに有益な技術に関するものである。
【背景技術】
【０００２】
半導体デバイスの微細化によるショートチャンネル効果により、ＭＯＳトランジスタのしきい値電圧が低下すると伴に、サブスレッショルドリーク電流の増加が顕在化してきている。ＭＯＳトランジスタのしきい値電圧以下の特性がサブスレッショルド特性であり、ＭＯＳシリコン表面が弱反転状態のリーク電流がサブスレッショルドリーク電流と呼ばれる。このようなリーク電流を低減させる方法として、基板バイアス技術が良く知られている。ＭＯＳトランジスタが形成された半導体基板（ＣＭＯＳの場合には、ウェルと呼ばれる）に所定の基板バイアス電圧を印加することにより、サブスレッショルドリーク電流を低減することができる。
【０００３】
下記の非特許文献１には、アクティブモードとスタンドバイモードとで、基板バイアス電圧を切り換えることが記載されている。アクティブモードでは、ＣＭＯＳのＮＭＯＳのＰウェルに印加されるＮＭＯＳ基板バイアス電圧Ｖｂｎは、ＮＭＯＳのＮ型ソースに印加される接地電圧Ｖｓｓ（０ボルト）に設定される。また、ＣＭＯＳのＰＭＯＳのＮウェルに印加されるＰＭＯＳ基板バイアス電圧Ｖｂｐは、ＰＭＯＳのＰ型ソースに印加される電源電圧Ｖｄｄ（１．８ボルト）に設定される。サブスレッショルドリーク電流を低減するスタンドバイモードでは、ＣＭＯＳのＮＭＯＳのＮ型ソースに印加される接地電圧Ｖｓｓ（０ボルト）に対して、Ｐウェルに印加されるＮＭＯＳ基板バイアス電圧Ｖｂｎは逆バイアスの負電圧（−１．５ボルト）に設定される。また、ＣＭＯＳのＰＭＯＳのＰ型ソースに印加される電源電圧Ｖｄｄ（１．８ボルト）に対して、Ｎウェルに印加されるＰＭＯＳ基板バイアス電圧Ｖｂｐは逆バイアスの正電圧（３．３ボルト）に設定される。
【０００４】
また、下記の非特許文献２には、チップを消費電力当り最大性能で動作させるため、ＣＭＯＳモジュールへのＰＭＯＳ基板バイアス電圧ＶｂｐとＮＭＯＳ基板バイアス電圧Ｖｂｎと電源電圧Ｖｄｄとクロック信号との供給の制御が記載されている。この制御ために、ＣＭＯＳモジュールの特性測定用のコンパウンドＢＩＳＴ（ビィルトインセルフテスト）回路と自己指令ルックアップテーブルとを含む適応型ユニバーサルコントローラが使用される。その結果、処理すべきデータ量が少ない時には、チップの平均消費電力が削減されるとしている。
【０００５】
【非特許文献１】Ｈｉｒｏｙｕｋｉ  Ｍｉｚｕｎｏ  ｅｔ  ａｌ，“Ａ  １８μＡ−Ｓｔａｎｄｂｙ−Ｃｕｒｒｅｎｔ  １．８Ｖ  ２００ＭＨｚ  Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ  ｗｉｔｈ  Ｓｅｌｆ  Ｓｕｂｓｔｒａｔｅ−Ｂｉａｓｅｄ  Ｄａｔａ−Ｒｅｔｅｎｔｉｏｎ  Ｍｏｄｅ”，  １９９９  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  ＤＩＧＥＳＴ  ＯＦ  ＴＥＣＨＮＩＣＡＬ  ＰＡＰＰＥＲＳ，ｐｐ．２８０−２８１，４６８．
【非特許文献２】Ｍａｓａｙｕｋｉ  Ｍｉｙａｚａｋｉ  ｅｔ  ａｌ，  “Ａｎ  Ａｕｔｏｎｏｍｏｕｓ  Ｄｅｃｅｎｔｒａｌｉｚｅｄ  Ｌｏｗ−Ｐｏｗｅｒ  Ｓｙｓｔｅｍ  ｗｉｔｈ  Ａｄａｐｔｉｖｅ−Ｕｎｉｖｅｒｓａｌ  Ｃｏｎｔｒｏｌ  ｆｏｒ  ａ  Ｃｈｉｐ  Ｍｕｌｔｉ−Ｐｒｏｃｅｓｓｏｒ，  ２００３  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  ＤＩＧＥＳＴ  ＯＦ  ＴＥＣＨＮＩＣＡＬ  ＰＡＰＰＥＲＳ，  ＩＳＳＣＣ  ２００３／ＳＥＳＳＩＯＮ  ６／ＬＯＷ−ＰＯＷＥＲ  ＤＩＧＩＴＡＬ  ＴＥＣＨＮＩＱＵＥＳ／ＰＡＰＥＲ  ６．４
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記非特許文献１に記載された従来の基板バイアス技術は、半導体デバイスの微細化によるＭＯＳトランジスタのしきい値電圧の低下によるスタンドバイモードのサブスレッショルドリーク電流を低減するものである。しかし、半導体デバイスの更なる微細化によって、ＭＯＳトランジスタのしきい値電圧のチップ間のバラツキが顕在化している。すなわち、ＭＯＳトランジスタのしきい値電圧が低すぎると、半導体集積回路がディジタル入力信号やアナログ入力信号の信号処理を行うアクティブモードでの動作消費電力が著しく増大してしまう。逆に、ＭＯＳトランジスタのしきい値電圧が高すぎると、半導体集積回路がディジタル入力信号やアナログ入力信号の信号処理を行うアクティブモードでの動作速度が著しく低下してしまう。その結果、ＭＯＳＬＳＩの製造に際してのＭＯＳトランジスタのしきい値電圧のプロセスウィンドウが極めて狭く、ＭＯＳＬＳＩの製造歩留が著しく低くなってしまう。
【０００７】
一方、前記非特許文献２に記載された基板バイアス電圧、電源電圧、クロック周波数を制御する適応型制御回路は、チップを消費電力当り最大性能で動作させることができると伴に、チップ間のバラツキを補償することもできる。しかし、前記非特許文献２に記載された適応型制御回路は、チップ内部での占有面積のオーバーヘッドが大きいと伴に、制御が複雑であり、その設計が困難であるとの問題が明らかとされた。
【０００８】
従って、本発明の目的とするところは、高い製造歩留を可能とすると伴に、小さなオーバーヘッドでＭＯＳトランジスタのしきい値電圧のバラツキを補償することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。
【００１１】
即ち、本発明の代表的な半導体集積回路では、アクティブ基板バイアス技術が採用される。アクティブ基板バイアス技術は、半導体集積回路が入力信号を処理するアクティブモードで基板バイアス電圧がＭＯＳトランジスタの基板に印加される。このアクティブ基板バイアス技術では、まず、ＭＯＳトランジスタのしきい値電圧が測定される。もし、しきい値電圧のバラツキが大きければ、基板バイアス電圧のレベルを調整してバラツキを所定の誤差範囲に制御するものである。ＭＯＳトランジスタのソースに印加される動作電圧に対してＭＯＳトランジスタの基板（ウェル）には、逆バイアスまたは極めて浅い順バイアスの基板バイアス電圧が印加される。このようにして、アクティブ基板バイアス技術を採用することにより、高い製造歩留を可能とすると伴に、小さなオーバーヘッドでＭＯＳトランジスタのしきい値電圧のバラツキを補償することができる。
【発明の効果】
【００１２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１３】
すなわち、本発明によれば、高い製造歩留を可能とすると伴に、小さなオーバーヘッドでＭＯＳトランジスタのしきい値電圧のバラツキを補償することができる。
【発明を実施するための最良の形態】
【００１４】
《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１５】
〔１〕本発明の代表的な実施の形態に係る半導体集積回路（Ｃｈｉｐ）は、アクティブモードの間に入力信号（Ｉｎ）を処理するＣＭＯＳ回路（Ｃｏｒｅ）を含む。前記半導体集積回路は、前記ＣＭＯＳ回路のＰＭＯＳ（Ｑｐ１）のＮウェル（Ｎ＿Ｗｅｌｌ）とＮＭＯＳ（Ｑｎ１）のＰウェル（Ｐ＿Ｗｅｌｌ）とにＰＭＯＳ基板バイアス電圧（Ｖｂｐ）とＮＭＯＳ基板バイアス電圧（Ｖｂｎ）とをそれぞれ供給する制御スイッチ（Ｃｎｔ＿ＳＷ）を更に含む。前記半導体集積回路は、更に少なくとも前記アクティブモードの間に前記制御スイッチから前記ＣＭＯＳ回路の前記ＰＭＯＳの前記Ｎウェルと前記ＮＭＯＳの前記Ｐウェルとに前記ＰＭＯＳ基板バイアス電圧と前記ＮＭＯＳ基板バイアス電圧とをそれぞれ供給するか否かを示す制御情報（Ｃｎｔ＿Ｓｇ）を格納する制御メモリ（Ｃｎｔ＿ＭＭ）を含む（図１参照）。
【００１６】
従って、前記実施の形態によれば、前記ＣＭＯＳ回路の前記ＰＭＯＳと前記ＮＭＯＳのしきい値電圧が低すぎる値の場合には、前記制御メモリに格納される前記制御情報を低しきい値状態に設定する。すると、前記制御メモリに格納された前記制御情報により制御される前記制御スイッチから、ソース動作電圧に対して逆バイアスの前記ＰＭＯＳ基板バイアス電圧と前記ＮＭＯＳ基板バイアス電圧とが前記ＣＭＯＳ回路の前記ＰＭＯＳの前記Ｎウェルと前記ＮＭＯＳの前記Ｐウェルとにそれぞれ供給される。その結果、前記ＣＭＯＳ回路の前記ＰＭＯＳと前記ＮＭＯＳのしきい値電圧は低すぎる値から適切な値に増加して、信号処理を行うアクティブモードでの動作消費電力を低減することができる。
【００１７】
前記ＣＭＯＳ回路の前記ＰＭＯＳと前記ＮＭＯＳのしきい値電圧が適正な値の場合には、前記制御メモリに格納される前記制御情報を適正しきい値状態に設定する。すると、前記制御メモリに格納された前記制御情報により制御される前記制御スイッチから、ソース動作電圧と略同一の電圧レベルの前記ＰＭＯＳ基板バイアス電圧と前記ＮＭＯＳ基板バイアス電圧とが前記ＣＭＯＳ回路の前記ＰＭＯＳの前記Ｎウェルと前記ＮＭＯＳの前記Ｐウェルとにそれぞれ供給される。その結果、前記ＣＭＯＳ回路の前記ＰＭＯＳと前記ＮＭＯＳのしきい値電圧は、適正な値に維持され、信号処理を行うアクティブモードでの動作消費電力も適正な値に維持されることができる。
【００１８】
前記ＣＭＯＳ回路の前記ＰＭＯＳと前記ＮＭＯＳのしきい値電圧が高すぎる値の場合には、前記制御メモリに格納される前記制御情報を高しきい値状態に設定する。すると、前記制御メモリに格納された前記制御情報により制御される前記制御スイッチから、ソース動作電圧に対して順バイアスの前記ＰＭＯＳ基板バイアス電圧と前記ＮＭＯＳ基板バイアス電圧とが前記ＣＭＯＳ回路の前記ＰＭＯＳの前記Ｎウェルと前記ＮＭＯＳの前記Ｐウェルとにそれぞれ供給される。その結果、前記ＣＭＯＳ回路の前記ＰＭＯＳと前記ＮＭＯＳのしきい値電圧は高すぎる値から適切な値に低下して、信号処理を行うアクティブモードでの動作速度を向上することができる。
【００１９】
このようにして、前記実施の形態によれば、高い製造歩留を可能とすると伴に、小さなオーバーヘッドでＭＯＳトランジスタのしきい値電圧のバラツキを補償することができる。
【００２０】
好適な実施の形態による半導体集積回路では、前記制御メモリは不揮発性メモリである。前記ＣＭＯＳ回路の前記ＰＭＯＳと前記ＮＭＯＳの少なくとも一方のしきい値電圧が低いか高いかの判別情報が、前記制御メモリの前記不揮発性メモリに格納可能である（図２、図３、図４、図８、図９参照）。
【００２１】
従って、前記好適な実施の形態によれば、前記ＣＭＯＳ回路の前記ＰＭＯＳと前記ＮＭＯＳの少なくとも一方のしきい値電圧が低いか高いかの判別を１度実行するたけで、前記ＣＭＯＳ回路の前記ＰＭＯＳと前記ＮＭＯＳのしきい値電圧のバラツキを補償することができる。
【００２２】
より好適な実施の形態による半導体集積回路では、前記ＣＭＯＳ回路の前記ＰＭＯＳのソースに第１動作電圧（Ｖｄｄ）が供給され、前記ＮＭＯＳのソースに第２動作電圧（Ｖｓｓ）が供給される。前記半導体集積回路は、前記第１動作電圧よりも高レベルである前記ＰＭＯＳ基板バイアス電圧を発生する第１電圧発生部（ＣＰ＿Ｐ）と、前記第２動作電圧よりも低レベルである前記ＮＭＯＳ基板バイアス電圧を発生する第２電圧発生部（ＣＰ＿Ｎ）とを含む。
【００２３】
従って、前記より好適な実施の形態によれば、削減された動作電圧供給端子で前記ＰＭＯＳ基板バイアス電圧と前記ＮＭＯＳ基板バイアス電圧とを生成することができる。
【００２４】
更により好適な形態による半導体集積回路では、前記ＣＭＯＳ回路の前記ＰＭＯＳのソースに第１動作電圧（Ｖｄｄ）が供給され、前記ＮＭＯＳのソースに第２動作電圧（Ｖｓｓ）が供給される。前記第１動作電圧に対して逆バイアスの前記ＰＭＯＳ基板バイアス電圧（Ｖｐ＿１）よりも更に高いＮウェルスタンドバイ電圧（Ｖｐ＿ｓｔｂｙ）をスタンドバイモードの間に前記制御スイッチが前記ＰＭＯＳの前記Ｎウェルに印加するものである。前記第２動作電圧に対して逆バイアスの前記ＮＭＯＳ基板バイアス電圧（Ｖｎ＿１）よりも更に低いＰウェルスタンドバイ電圧（Ｖｎ＿ｓｔｂｙ）を前記スタンドバイモードの間に前記制御スイッチが前記ＮＭＯＳの前記Ｐウェルに印加するものである（図１１参照）。
【００２５】
従って、前記更により好適な実施の形態によれば、スタンドバイモードの間に、前記ＣＭＯＳ回路の前記ＰＭＯＳと前記ＮＭＯＳのスタンドバイ・リーク電流を大幅に低減することができる。
【００２６】
具体的な一つの実施の形態による半導体集積回路では、前記ＣＭＯＳ回路の前記ＰＭＯＳのソースに第１動作電圧が供給され、前記ＮＭＯＳのソースに第２動作電圧が供給される。前記ＣＭＯＳ回路の前記ＰＭＯＳの前記ソースに供給される前記第１動作電圧に対して前記Ｎウェルに供給される前記ＰＭＯＳ基板バイアス電圧は逆バイアスに設定されている。前記ＣＭＯＳ回路の前記ＮＭＯＳの前記ソースに供給される前記第２動作電圧に対して前記Ｐウェルに供給される前記ＮＭＯＳ基板バイアス電圧は逆バイアスに設定されている。前記第１動作電圧よりも高いレベルに設定された前記ＰＭＯＳ基板バイアス電圧が前記Ｎウェルに供給されることにより、前記Ｎウェルを有する前記ＰＭＯＳは高しきい値電圧で低リーク電流の状態に制御される。前記第２動作電圧よりも低いレベルに設定された前記ＮＭＯＳ基板バイアス電圧が前記Ｐウェルに供給されることにより、前記Ｐウェルを有する前記ＮＭＯＳは高しきい値電圧で低リーク電流の状態に制御される（図４（ａ）、（ｂ）参照）。
【００２７】
更に他の具体的な一つの実施の形態による半導体集積回路では、前記ＣＭＯＳ回路の前記ＰＭＯＳのソースに第１動作電圧が供給され、前記ＮＭＯＳのソースに第２動作電圧が供給される。前記ＣＭＯＳ回路の前記ＰＭＯＳの前記ソースに供給される前記第１動作電圧に対して前記Ｎウェルに供給される前記ＰＭＯＳ基板バイアス電圧は順バイアスに設定されている。前記ＣＭＯＳ回路の前記ＮＭＯＳの前記ソースに供給される前記第２動作電圧に対して前記Ｐウェルに供給される前記ＮＭＯＳ基板バイアス電圧は順バイアスに設定されている。前記第１動作電圧よりも低いレベルに設定された前記ＰＭＯＳ基板バイアス電圧が前記Ｎウェルに供給されることにより、前記Ｎウェルを有する前記ＰＭＯＳは低しきい値電圧で高リーク電流の状態に制御される。前記第２動作電圧よりも高いレベルに設定された前記ＮＭＯＳ基板バイアス電圧が前記Ｐウェルに供給されることにより、前記Ｐウェルを有する前記ＮＭＯＳは低しきい値電圧で高リーク電流の状態に制御される（図２４（ａ）、（ｂ）参照）。
【００２８】
更に他の具体的な一つの実施の形態による半導体集積回路では、前記制御スイッチは、前記ＣＭＯＳ回路の前記ＰＭＯＳの前記Ｎウェルに前記ＰＭＯＳ基板バイアス電圧を供給する第１制御スイッチ（Ｐ＿Ｃｎｔ）と、前記ＣＭＯＳ回路の前記ＮＭＯＳの前記Ｐウェルに前記ＮＭＯＳ基板バイアス電圧を供給する第２制御スイッチ（Ｎ＿Ｃｎｔ）とを含む。前記制御メモリは、第１制御メモリ（Ｃｎｔ＿ＭＭ＿ｐ）と、第２制御メモリ（Ｃｎｔ＿ＭＭ＿ｎ）とを含む。前記第１制御メモリは、少なくとも前記アクティブモードの間に前記第１制御スイッチから前記ＣＭＯＳ回路の前記ＰＭＯＳの前記Ｎウェルに前記ＰＭＯＳ基板バイアス電圧を供給するか否かを示す第１制御情報（Ｃｎｔ＿Ｓｇ＿ｐ）を格納する。前記第２制御メモリは、少なくとも前記アクティブモードの間に前記第２制御スイッチから前記ＣＭＯＳ回路の前記ＮＭＯＳの前記Ｐウェルに前記ＮＭＯＳ基板バイアス電圧を供給するか否かを示す第２制御情報（Ｃｎｔ＿Ｓｇ＿ｎ）を格納する（図１４参照）。
【００２９】
従って、前記更に他の具体的な一つの実施の形態によれば、ＣＭＯＳ回路のＰＭＯＳとＮＭＯＳとの両方のＭＯＳトランジスタのしきい値電圧の独立したバラツキに対して独立に補償することができる（図１５参照）。
【００３０】
更に他の具体的な一つの実施の形態による半導体集積回路は、前記ＣＭＯＳ回路の前記ＰＭＯＳのＰＭＯＳリーク電流特性と前記ＮＭＯＳのＮＭＯＳリーク電流特性とを評価するためのモニタＰＭＯＳ（Ｍｏｎｉ＿ＰＭＯＳ）とモニタＮＭＯＳ（Ｍｏｎｉ＿ＮＭＯＳ）とをチップ内部に含む（図１６参照）。
【００３１】
従って、前記更に他の具体的な一つの実施の形態によれば、ＰＭＯＳリーク電流特性とＮＭＯＳリーク電流特性の評価を容易とすることができる。
【００３２】
更に他の具体的な一つの実施の形態による半導体集積回路では、前記ＣＭＯＳ回路の前記ＰＭＯＳのリーク電流特性をセンスする第１センス回路（Ｉｄｄ＿Ｓｅｎｓｅ）と、前記ＣＭＯＳ回路の前記ＮＭＯＳのリーク電流特性をセンスする第２センス回路（Ｉｓｓ＿Ｓｅｎｓｅ）と、制御ユニット（Ｃｏｎｔ）とをチップ内部に含む。前記制御ユニットは、測定された前記ＰＭＯＳと前記ＮＭＯＳのリーク電流が過去の値と所定の許容範囲以上に変化している場合に、新しい制御情報を前記制御メモリに格納する（図２６参照）。
【００３３】
従って、前記更に他の具体的な一つの実施の形態によれば、ＬＳＩの長時間の過酷なストレスによる経時変化等によるコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳとＮＭＯＳのしきい値電圧の変動が、補償されることができる。
【００３４】
他のより好適な実施の形態による半導体集積回路では、前記入力信号を処理する前記ＣＭＯＳ回路は論理回路である。前記半導体集積回路は、前記論理回路である前記ＣＭＯＳ回路と伴にＣＭＯＳ内蔵ＳＲＡＭをチップ内部に含む。前記ＣＭＯＳ内蔵ＳＲＡＭのメモリセルは、一対の駆動ＮＭＯＳ（Ｑｎ１、Ｑｎ２）と、一対の負荷ＰＭＯＳ（Ｑｐ１、Ｑｐ２）と、一対の転送ＮＭＯＳ（Ｑｎ３、Ｑｎ４）とを含む。前記半導体集積回路は、前記ＣＭＯＳ内蔵ＳＲＡＭの複数のＰＭＯＳ（Ｑｐ１、Ｑｐ２）のＮウェルと複数のＮＭＯＳ（Ｑｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４）のＰウェルとに内蔵ＳＲＡＭ用ＰＭＯＳ基板バイアス電圧と内蔵ＳＲＡＭ用ＮＭＯＳ基板バイアス電圧とをそれぞれ供給する内蔵ＳＲＡＭ用制御スイッチ（Ｃｎｔ＿ＳＷ）を含む。前記半導体集積回路は、前記内蔵ＳＲＡＭ用制御スイッチから前記ＣＭＯＳ内蔵ＳＲＡＭの前記複数のＰＭＯＳの前記Ｎウェルと前記複数のＮＭＯＳの前記Ｐウェルとに前記内蔵ＳＲＡＭ用ＰＭＯＳ基板バイアス電圧と前記内蔵ＳＲＡＭ用ＮＭＯＳ基板バイアス電圧とをそれぞれ供給するか否かを示す内蔵ＳＲＡＭ用制御情報（Ｃｎｔ＿Ｓｇ１、Ｓｇ２）を格納する内蔵ＳＲＡＭ用制御メモリ（Ｃｎｔ＿ＭＭ１、ＭＭ２）とを更に含む（図２７参照）。
【００３５】
従って、前記他のより好適な実施の形態によれば、内蔵ＳＲＡＭを高い製造歩留で製造可能とすると伴に、内蔵ＳＲＡＭの読み出し動作と書き込み動作との不良の原因となる駆動ＮＭＯＳ、負荷ＰＭＯＳ、転送ＮＭＯＳの各しきい値電圧のバラツキを補償することができる。
【００３６】
更に他のより好適な実施の形態による半導体集積回路では、前記ＣＭＯＳ回路の前記ＰＭＯＳは、ＳＯＩ構造のＰＭＯＳである。前記ＣＭＯＳ回路の前記ＮＭＯＳは、ＳＯＩ構造のＮＭＯＳである。前記ＰＭＯＳのソースとドレインと前記ＮＭＯＳのソースとドレインとは、前記ＳＯＩ構造の絶縁膜の上のシリコンに形成される。前記ＰＭＯＳの前記Ｎウェル（Ｎ＿Ｗｅｌｌ）と前記ＮＭＯＳの前記Ｐウェル（Ｐ＿Ｗｅｌｌ）とは、前記ＳＯＩ構造の前記絶縁膜の下のシリコン基板（Ｐ＿Ｓｕｂ）中に形成されている（図３２参照）。
【００３７】
従って、前記更に他のより好適な実施の形態によれば、ドレインとウェルとの間の容量を低減でき、高速・低消費電力の半導体集積回路を提供することができる。
【００３８】
〔２〕別の観点による半導体集積回路は、アクティブモードの間に入力信号（Ｉｎ）を処理するＭＯＳ回路（Ｃｏｒｅ）を含む。前記半導体集積回路は、前記ＭＯＳ回路のＭＯＳ（Ｑｎ１）のウェル（Ｐ＿Ｗｅｌｌ）にＭＯＳ基板バイアス電圧（Ｖｂｎ）を供給する制御スイッチ（Ｃｎｔ＿ＳＷ）を更に含む。前記半導体集積回路は、更に少なくとも前記アクティブモードの間に前記制御スイッチから前記ＭＯＳ回路の前記ＭＯＳの前記ウェルに前記ＭＯＳ基板バイアス電圧を供給するか否かを示す制御情報（Ｃｎｔ＿Ｓｇ）を格納する制御メモリ（Ｃｎｔ＿ＭＭ）を含む（図１参照）。
【００３９】
このようにして、前記実施の形態によれば、高い製造歩留を可能とすると伴に、小さなオーバーヘッドでＭＯＳトランジスタのしきい値電圧のバラツキを補償することができる。
【００４０】
好適な実施の形態による半導体集積回路では、前記制御メモリは不揮発性メモリである。前記ＭＯＳ回路の前記ＭＯＳのしきい値電圧が低いか高いかの判別情報が、前記制御メモリの前記不揮発性メモリに格納可能である（図２、図３、図４、図８、図９参照）。
【００４１】
従って、前記好適な実施の形態によれば、前記ＭＯＳ回路の前記ＭＯＳのしきい値電圧が低いか高いかの判別を１度実行するたけで、前記ＭＯＳ回路の前記ＭＯＳのしきい値電圧のバラツキを補償することができる。
【００４２】
より好適な実施の形態による半導体集積回路では、前記ＭＯＳ回路の前記ＭＯＳのソースに動作電圧が供給される。前記半導体集積回路は、前記動作電圧よりも大きなレベルである前記ＭＯＳ基板バイアス電圧を発生する電圧発生部とを含む。
【００４３】
従って、前記より好適な実施の形態によれば、削減された動作電圧供給端子で前記ＭＯＳ基板バイアス電圧とを生成することができる。
【００４４】
更により好適な形態による半導体集積回路では、前記動作電圧に対して逆バイアスの前記ＭＯＳ基板バイアス電圧よりも更に大きなウェルスタンドバイ電圧をスタンドバイモードの間に前記制御スイッチが前記ＭＯＳの前記ウェルに印加するものである（図１１参照）。
【００４５】
従って、前記更により好適な実施の形態によれば、スタンドバイモードの間に、前記ＭＯＳ回路の前記ＭＯＳのスタンドバイ・リーク電流を大幅に低減することができる。
【００４６】
具体的な一つの実施の形態による半導体集積回路では、前記ＭＯＳ回路の前記ＭＯＳのソースに動作電圧が供給される。前記ＭＯＳ回路の前記ＭＯＳの前記ソースに供給される動作電圧に対して前記ウェルに供給される前記ＭＯＳ基板バイアス電圧は逆バイアスに設定されている。前記動作電圧よりも大きなレベルに設定された前記ＭＯＳ基板バイアス電圧が前記ウェルに供給されることにより、前記ウェルを有する前記ＭＯＳは高しきい値電圧で低リーク電流の状態に制御される（図４（ａ）、（ｂ）参照）。
【００４７】
更に他の具体的な一つの実施の形態による半導体集積回路では、前記ＭＯＳ回路の前記ＭＯＳのソースに動作電圧が供給される。前記ＭＯＳ回路の前記ＭＯＳの前記ソースに供給される前記動作電圧に対して前記ウェルに供給される前記ＭＯＳ基板バイアス電圧は順バイアスに設定されている。前記動作電圧よりも小さなレベルに設定された前記ＭＯＳ基板バイアス電圧が前記ウェルに供給されることにより、前記ウェルを有する前記ＭＯＳは低しきい値電圧で高リーク電流の状態に制御される（図２４（ａ）、（ｂ）参照）。
【００４８】
更に他の具体的な一つの実施の形態による半導体集積回路は、前記ＭＯＳ回路の前記ＭＯＳのリーク電流特性を評価するためのモニタＭＯＳをチップ内部に含む（図１６参照）。
【００４９】
従って、前記更に他の具体的な一つの実施の形態によれば、ＭＯＳリーク電流特性の評価を容易とすることができる。
【００５０】
更に他の具体的な一つの実施の形態による半導体集積回路では、前記ＭＯＳ回路の前記ＭＯＳのリーク電流特性をセンスするセンス回路と、制御ユニットとをチップ内部に含む。前記制御ユニットは、測定された前記ＭＯＳのリーク電流が過去の値と所定の許容範囲以上に変化している場合に、新しい制御情報を前記制御メモリに格納する（図２６参照）。
【００５１】
従って、前記更に他の具体的な一つの実施の形態によれば、ＬＳＩの長時間の過酷なストレスによる経時変化等によるコアＭＯＳ論理回路ＣｏｒｅのＭＯＳとしきい値電圧の変動が、補償されることができる。
【００５２】
更に他のより好適な実施の形態による半導体集積回路では、前記ＭＯＳ回路の前記ＭＯＳは、ＳＯＩ構造のＭＯＳである。前記ＭＯＳのソースとドレインとは、前記ＳＯＩ構造の絶縁膜の上のシリコンに形成される。前記ＭＯＳの前記ウェル（Ｐ＿Ｗｅｌｌ）は、前記ＳＯＩ構造の前記絶縁膜の下のシリコン基板（Ｐ＿Ｓｕｂ）中に形成されている（図３２参照）。
【００５３】
従って、前記更に他のより好適な実施の形態によれば、ドレインとウェルとの間の容量を低減でき、高速・低消費電力の半導体集積回路を提供することができる。
【００５４】
〔３〕本発明の他の実施の形態に係る半導体集積回路の製造方法は、ＣＭＯＳ回路（Ｃｏｒｅ）と、制御スイッチ（Ｃｎｔ＿ＳＷ）と、制御メモリ（Ｃｎｔ＿ＭＭ）とを含む半導体集積回路のチップ（Ｃｈｉｐ）を含むウェーハーを準備するステップを含む（図９のステップ９１）。前記ＣＭＯＳ回路は、アクティブモードの間に入力信号（Ｉｎ）を処理する。前記制御スイッチは、前記ＣＭＯＳ回路のＰＭＯＳ（Ｑｐ１）のＮウェル（Ｎ＿Ｗｅｌｌ）とＮＭＯＳ（Ｑｎ１）のＰウェル（Ｐ＿Ｗｅｌｌ）とにＰＭＯＳ基板バイアス電圧（Ｖｂｐ）とＮＭＯＳ基板バイアス電圧（Ｖｂｎ）とをそれぞれ供給する。前記制御メモリは、不揮発性メモリであり、少なくとも前記アクティブモードの間に前記制御スイッチから前記ＣＭＯＳ回路の前記ＰＭＯＳの前記Ｎウェルと前記ＮＭＯＳの前記Ｐウェルとに前記ＰＭＯＳ基板バイアス電圧と前記ＮＭＯＳ基板バイアス電圧とをそれぞれ供給するか否かを示す制御情報（Ｃｎｔ＿Ｓｇ）を不揮発的に格納する。
【００５５】
前記製造方法は、前記ＣＭＯＳ回路の前記ＰＭＯＳと前記ＮＭＯＳの少なくとも一方のしきい値電圧を測定するステップを含む（図９のステップ９２）。
【００５６】
前記製造方法は、前記測定された前記しきい値電圧がターゲットよりも低いか否かを判定するステップを含む（図９のステップ９３）。
【００５７】
前記製造方法は、前記判定の結果を前記制御情報として前記制御メモリに不揮発的に格納するステップを含む（図９のステップ９４）。
【００５８】
好適な実施の形態による半導体集積回路の製造方法では、前記入力信号を処理する前記ＣＭＯＳ回路は論理回路である。前記半導体集積回路は、前記論理回路である前記ＣＭＯＳ回路と伴にＣＭＯＳ内蔵ＳＲＡＭをチップ内部に含む。前記ＣＭＯＳ内蔵ＳＲＡＭのメモリセルは、一対の駆動ＮＭＯＳ（Ｑｎ１、Ｑｎ２）と、一対の負荷ＰＭＯＳ（Ｑｐ１、Ｑｐ２）と、一対の転送ＮＭＯＳ（Ｑｎ３、Ｑｎ４）とを含む。前記半導体集積回路は、前記ＣＭＯＳ内蔵ＳＲＡＭの複数のＰＭＯＳ（Ｑｐ１、Ｑｐ２）のＮウェルと複数のＮＭＯＳ（Ｑｎ１、Ｑｎ２、Ｑｎ３、Ｑｎ４）のＰウェルとに内蔵ＳＲＡＭ用ＰＭＯＳ基板バイアス電圧と内蔵ＳＲＡＭ用ＮＭＯＳ基板バイアス電圧とをそれぞれ供給する内蔵ＳＲＡＭ用制御スイッチ（Ｃｎｔ＿ＳＷ）を含む。前記半導体集積回路は、前記内蔵ＳＲＡＭ用制御スイッチから前記ＣＭＯＳ内蔵ＳＲＡＭの前記複数のＰＭＯＳの前記Ｎウェルと前記複数のＮＭＯＳの前記Ｐウェルとに前記内蔵ＳＲＡＭ用ＰＭＯＳ基板バイアス電圧と前記内蔵ＳＲＡＭ用ＮＭＯＳ基板バイアス電圧とをそれぞれ供給するか否かを示す内蔵ＳＲＡＭ用制御情報（Ｃｎｔ＿Ｓｇ１、Ｓｇ２）を不揮発的に格納する内蔵ＳＲＡＭ用制御メモリ（Ｃｎｔ＿ＭＭ１、ＭＭ２）とを更に含む（図２７参照）。
【００５９】
前記製造方法では、前記ＣＭＯＳ内蔵ＳＲＡＭの前記ＰＭＯＳと前記ＮＭＯＳのしきい値電圧を測定して、前記測定された前記しきい値電圧がターゲットよりも低いか否かを判定して、前記判定の結果を前記内蔵ＳＲＡＭ用制御情報として前記内蔵ＳＲＡＭ用制御メモリに不揮発的に格納する（図２７、図２８、図２９、図３０参照）。
【００６０】
《実施の形態の説明》
次に、実施の形態について更に詳述する。
【００６１】
《半導体集積回路の構成》
図１は、ＭＯＳトランジスタの基板としてのウェルへのバイアス制御によりＬＳＩのチップ間のバラツキの補償を可能にする本発明の１つの実施の形態による半導体集積回路を示す回路図である。
【００６２】
同図において、本発明の１つの実施の形態による半導体集積回路としてのＬＳＩは、コア回路ＣｏｒｅのＣＭＯＳ論理回路を含み、このコアＣＭＯＳ論理回路Ｃｏｒｅの特性バラツキを補償するための制御メモリＣｎｔ＿ＭＭと制御スイッチＣｎｔ＿ＳＷとを含んでいる。コアＣＭＯＳ論理回路Ｃｏｒｅは、ソースが電源電圧Ｖｄｄに接続されたＰＭＯＳＱｐ１とソースが接地電圧Ｖｓｓに接続されたＭＯＳＱｎ１とを含んでいる。ＰＭＯＳＱｐ１のゲートとＭＯＳＱｎ１のゲートとには入力信号Ｉｎが印加され、ＰＭＯＳＱｐ１のドレインとＭＯＳＱｎ１のドレインとから出力信号Ｏｕｔが得られる。制御スイッチＣｎｔ＿ＳＷは、ＰＭＯＳ制御部Ｐ＿ＣｎｔとＮＭＯＳ制御部Ｎ＿Ｃｎｔとを含んでいる。
【００６３】
まず、ＰＭＯＳ制御部Ｐ＿Ｃｎｔは、ＰＭＯＳのＱｐｃ＿１、ＰＭＯＳのＱｐｃ＿２、インバータＩｎｖ＿ｐにより構成されている。ＰＭＯＳ制御部Ｐ＿Ｃｎｔでは、ＰＭＯＳのＱｐｃ＿１のソースには電源電圧Ｖｄｄが印加され、ＰＭＯＳのＱｐｃ＿２のソースには電源電圧Ｖｄｄよりも高いＮウェルバイアス電圧Ｖｐ＿１が印加されている。ＰＭＯＳのＱｐｃ＿１のドレインとＰＭＯＳのＱｐｃ＿２のドレインとは、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のＮウェルＮ＿Ｗｅｌｌに接続されている。
【００６４】
また、ＮＭＯＳ制御部Ｎ＿Ｃｎｔは、ＮＭＯＳのＱｎｃ＿１、ＮＭＯＳのＱｎｃ＿２、インバータＩｎｖ＿ｎにより構成されている。ＮＭＯＳ制御部Ｎ＿Ｃｎｔでは、ＮＭＯＳのＱｎｃ＿１のソースには接地電圧Ｖｓｓが印加され、ＮＭＯＳのＱｎｃ＿２のソースには接地電圧Ｖｓｓよりも低いＰウェルバイアス電圧Ｖｎ＿１が印加される。ＮＭＯＳのＱｎｃ＿１のドレインとＮＭＯＳのＱｎｃ＿２のドレインとは、コアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳＱｎ１のＰウェルＰ＿Ｗｅｌｌに接続されている。
【００６５】
制御メモリＣｎｔ＿ＭＭの出力信号Ｃｎｔ＿Ｓｇがハイレベルとなると、ＰＭＯＳ制御部Ｐ＿ＣｎｔのＰＭＯＳのＱｐｃ＿１がオンとなりＮＭＯＳ制御部Ｎ＿ＣｎｔのＮＭＯＳのＱｎｃ＿１がオンとなる。すると、電源電圧ＶｄｄがコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のＮウェルＮ＿ＷｅｌｌにＰＭＯＳ基板バイアス電圧Ｖｂｐとして印加され、接地電圧ＶｓｓがコアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳＱｎ１のＰウェルＰ＿ＷｅｌｌにNＭＯＳ基板バイアス電圧Ｖｂｎとして印加される。一方、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のソースとＮＭＯＳＱｎ１のソースとには、電源電圧Ｖｄｄと接地電圧Ｖｓｓとがそれぞれ供給されている。従って、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のソースとＮウェルＮ＿Ｗｅｌｌとには電源電圧Ｖｄｄが共通に印加され、コアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳＱｎ１のソースとＰウェルＰ＿Ｗｅｌｌとには接地電圧Ｖｓｓが共通に印加されている。
【００６６】
制御メモリＣｎｔ＿ＭＭの出力信号Ｃｎｔ＿Ｓｇがローレベルとなると、ＰＭＯＳ制御部Ｐ＿ＣｎｔのＰＭＯＳのＱｐｃ＿２がオンとなりＮＭＯＳ制御部Ｎ＿ＣｎｔのＮＭＯＳのＱｎｃ＿２がオンとなる。すると、電源電圧Ｖｄｄよりも高いＮウェルバイアス電圧Ｖｐ＿１が、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のＮウェルＮ＿ＷｅｌｌにＰＭＯＳ基板バイアス電圧Ｖｂｐとして印加される。また、接地電圧Ｖｓｓよりも低いＰウェルバイアス電圧Ｖｎ＿１が、コアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳＱｎ１のＰウェルＰ＿ＷｅｌｌにNＭＯＳ基板バイアス電圧Ｖｂｎとして印加される。一方、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のソースとＮＭＯＳＱｎ１のソースとには、電源電圧Ｖｄｄと接地電圧Ｖｓｓとがそれぞれ供給されている。従って、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のソースに印加された電源電圧Ｖｄｄに対して、ＮウェルＮ＿Ｗｅｌｌに印加されている高いＮウェルバイアス電圧Ｖｐ＿１は逆バイアスとなる。また、コアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳＱｎ１のソースに印加された接地電圧Ｖｓｓに対して、ＰウェルＰ＿Ｗｅｌｌに印加されている低いＰウェルバイアス電圧Ｖｎ＿１も逆バイアスとなる。その結果、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１とＮＭＯＳＱｎ１とは、ともに高いしきい値電圧Ｖｔｈに制御され、リーク電流が低減されることができる。
【００６７】
《リーク電流測定のためのウエーハーテストとウエーハープロセス》
図８は、図１に示すＬＳＩのチップＣｈｉｐを多数個含むウエーハーテストを説明する図である。また、図９は、ウエーハーテストとウエーハープロセスとのフローを含む半導体集積回路の製造方法を説明する図である。
【００６８】
まず、図９のステップ９１でウエーハーテストが開始されると、電流測定のステップ９２でＬＳＩのチップＣｈｉｐの電源電圧Ｖｄｄと接地電圧Ｖｓｓとに予め接続された図８に示す外部テスタＡＴＥによって１個のＬＳＩのチップＣｈｉｐのリーク電流が測定される。次の判定のステップ９３にて、ステップ９２で測定されたリーク電流が設計目標値より大きいか否かが、外部テスタＡＴＥによって判定される。判定のステップ９３で測定されたリーク電流が設計目標値より大きいと外部テスタＡＴＥによって判定されると、チップＣｈｉｐのコアＣＭＯＳ論理回路ＣｏｒｅのＭＯＳトランジスタのしきい値電圧Ｖｔｈが設計目標値よりも大幅に低いと言うことになる。この場合には、コアＣＭＯＳ論理回路ＣｏｒｅのＭＯＳトランジスタのしきい値電圧Ｖｔｈを低Ｖｔｈから高Ｖｔｈに変更するために、次のステップ９４で制御メモリＣｎｔ＿ＭＭの不揮発性メモリ素子としてのヒューズＦＳをカットして基板バイアスを印加するようにする。逆に、判定のステップ９３で測定されたリーク電流が設計目標値より小さいと外部テスタＡＴＥによって判定されると、チップＣｈｉｐのコアＣＭＯＳ論理回路ＣｏｒｅのＭＯＳトランジスタのしきい値電圧Ｖｔｈが設計目標値より高いと言うことになる。この場合には、コアＣＭＯＳ論理回路ＣｏｒｅのＭＯＳトランジスタ高Ｖｔｈに変更する必要が無いために、ステップ９５で処理を終了して、次のＬＳＩのチップＣｈｉｐのリーク電流の測定ステップ９２と判別ステップ９３との処理に移行する。
【００６９】
図９に示した多数個のチップを含むＬＳＩウェーハテストが完了すると、１枚のウェーハの多数のチップのそれぞれの制御メモリＣｎｔ＿ＭＭのヒューズＦＳはカットの状態とされているか、非カットの状態とされている。図１に示したＬＳＩのチップＣｈｉｐで、制御メモリＣｎｔ＿ＭＭのヒューズＦＳはカットの状態と非カットの状態との場合の動作を説明する。
【００７０】
《制御メモリ》
図２は、図１に示したＬＳＩのチップＣｈｉｐの制御メモリＣｎｔ＿ＭＭの構成の例を示す回路図である。図２（ａ）は、最も単純な制御メモリＣｎｔ＿ＭＭであり、制御メモリＣｎｔ＿ＭＭは電源電圧Ｖｄｄと接地電圧ＧＮＤとの間に直列に接続されたヒューズＦＳと抵抗Ｒとにより構成されている。図２（ｂ）は、若干複雑な制御メモリＣｎｔ＿ＭＭである。この制御メモリＣｎｔ＿ＭＭは、電源電圧Ｖｄｄと接地電圧ＧＮＤとの間に直列に接続されたＰＭＯＳのＱｍｐ＿１、ヒューズＦＳ、抵抗Ｒ、ＮＭＯＳのＱｍｎ＿１と、４個のインバータＩｎｖ＿ｍ１…ｍ４と、ＣＭＯＳアナログスイッチＳＷ＿ｍ１とで構成されている。図２（ａ）の制御メモリＣｎｔ＿ＭＭのヒューズＦＳを図９のステップ９４でカットする場合には、カットのための高い電源電圧Ｖｄｄを印加することにより、ヒューズＦＳが溶断される。図２（ｂ）の制御メモリＣｎｔ＿ＭＭのヒューズＦＳを図９のステップ９４でカットする場合には、高レベルの制御信号Ｓｔを印加すると伴にカットのための高い電源電圧Ｖｄｄを印加することにより、ヒューズＦＳが溶断される。図２（ａ）の制御メモリＣｎｔ＿ＭＭは、ヒューズＦＳが図９のステップ９４でカットされると、その後のＬＳＩのチップＣｈｉｐの動作開始の初期時の制御メモリＣｎｔ＿ＭＭの出力信号Ｃｎｔ＿Ｓｇはローレベルの接地電圧ＧＮＤとなる。逆に、図２（ａ）の制御メモリＣｎｔ＿ＭＭは、ヒューズＦＳが図９のフローでカットされなければ、その後のＬＳＩのチップＣｈｉｐの動作開始初期時の出力信号Ｃｎｔ＿Ｓｇはハイレベルの電源電圧Ｖｄｄとなる。図２（ｂ）の制御メモリＣｎｔ＿ＭＭも、ヒューズＦＳが図９のフローでカットされると、ハイレベルの起動信号Ｓｔに応答して動作開始初期時の制御メモリＣｎｔ＿ＭＭのラッチ出力信号Ｃｎｔ＿Ｓｇはローレベルの接地電圧ＧＮＤとなる。逆に、図２（ｂ）の制御メモリＣｎｔ＿ＭＭは、ヒューズＦＳが図９のフローでカットされなければ、ハイレベルの起動信号Ｓｔに応答して動作開始初期時のラッチ出力信号Ｃｎｔ＿Ｓｇはハイレベルの電源電圧Ｖｄｄとなる。
【００７１】
図１に示したＬＳＩのチップＣｈｉｐの制御メモリＣｎｔ＿ＭＭのヒューズＦＳが非カットの状態と想定する。すると、ＬＳＩのチップＣｈｉｐの動作開始初期時の制御メモリＣｎｔ＿ＭＭのラッチ出力信号Ｃｎｔ＿Ｓｇはハイレベルの電源電圧Ｖｄｄとなる。まず、制御スイッチＣｎｔ＿ＳＷのＰＭＯＳ制御部Ｐ＿Ｃｎｔでは、ＰＭＯＳのＱｐｃ＿２はオフとなり、インバータＩｎｖ＿ｐの出力はローレベルとなり、ＰＭＯＳのＱｐｃ＿１はオンとなる。すると、ＰＭＯＳのＱｐｃ＿１のオンによってコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のＮウェルＮ＿Ｗｅｌｌには、ＰＭＯＳのＱｐｃ＿１のソースに印加されている電源電圧Ｖｄｄが印加される。また、制御スイッチＣｎｔ＿ＳＷのＮＭＯＳ制御部Ｎ＿Ｃｎｔでは、ＮＭＯＳのＱｎｃ＿１はオンとなり、インバータＩｎｖ＿ｎの出力はローレベルとなり、ＮＭＯＳのＱｎｃ＿２はオフとなる。すると、ＮＭＯＳのＱｎｃ＿１のオンによってコアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳＱｎ１のＰウェルＰ＿Ｗｅｌｌには、ＰＭＯＳのＮＭＯＳＱｎ１ソースに印加されている接地電圧Ｖｓｓが印加される。この時の図１に示した半導体集積回路の各部の電圧の関係が、図３の左の非カットの状態ＮＣに示されている。図３は、図１に示した半導体集積回路の各部の電圧の関係を示す図である。
【００７２】
図１に示したＬＳＩのチップＣｈｉｐの制御メモリＣｎｔ＿ＭＭのヒューズＦＳがカットの状態と想定する。すると、ＬＳＩのチップＣｈｉｐの動作開始初期時の制御メモリＣｎｔ＿ＭＭのラッチ出力信号Ｃｎｔ＿Ｓｇはローレベルの接地電圧Ｖｓｓとなる。まず、制御スイッチＣｎｔ＿ＳＷのＰＭＯＳ制御部Ｐ＿Ｃｎｔでは、ＰＭＯＳのＱｐｃ＿２はオンとなり、インバータＩｎｖ＿ｐの出力はハイレベルとなり、ＰＭＯＳのＱｐｃ＿１はオフとなる。すると、ＰＭＯＳのＱｐｃ＿２のオンによってコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のＮウェルＮ＿Ｗｅｌｌには、ＰＭＯＳのＱｐｃ＿２のソースに印加されている高いＮウェルバイアス電圧Ｖｐ＿１が印加される。また、制御スイッチＣｎｔ＿ＳＷのＮＭＯＳ制御部Ｎ＿Ｃｎｔでは、ＮＭＯＳのＱｎｃ＿１はオフとなり、インバータＩｎｖ＿ｎの出力はハイレベルとなり、ＮＭＯＳのＱｎｃ＿２はオンとなる。すると、ＮＭＯＳのＱｎｃ＿２のオンによってコアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳＱｎ１のＰウェルＰ＿Ｗｅｌｌには、ＮＭＯＳのＱｎ２のソースに印加されている低いＰウェルバイアス電圧Ｖｎ＿１が印加される。この時の図１に示した半導体集積回路の各部の電圧の関係が、図３の右のカットの状態Ｃに示されている。このように、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のＮウェルＮ＿Ｗｅｌｌに高いＮウェルバイアス電圧Ｖｐ＿１が印加され、コアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳＱｎ１のＰウェルＰ＿Ｗｅｌｌに低いＰウェルバイアス電圧Ｖｎ＿１が印加される。図３に示すように、ＰＭＯＳＱｐ１のＮウェルバイアス電圧Ｖｐ＿１はソースの電源電圧Ｖｄｄよりも高く設定され、ＮＭＯＳＱｎ１のＰウェルバイアス電圧Ｖｎ＿１はソースの接地電圧Ｖｓｓよりも低く設定されている。その結果、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１とＮＭＯＳＱｎ１とのしきい値電圧は、低Ｖｔｈから高Ｖｔｈに変化される。
【００７３】
《ＭＯＳＬＳＩのしきい値電圧Ｖｔｈの制御》
図４は、製造されたＭＯＳＬＳＩのしきい値電圧Ｖｔｈの分布を説明する図である。図の横軸はＭＯＳＬＳＩのしきい値電圧Ｖｔｈを示し、図の縦軸はＭＯＳＬＳＩのチップの個数を示し、曲線Ｌｆｒｃは分布を示している。ＭＯＳＬＳＩのしきい値電圧Ｖｔｈが下限しきい値Ｌ＿ｌｉｍ以下に低下すると、リーク電流が著しく増大して、消費電流が著しく過大となる。逆に、ＭＯＳＬＳＩのしきい値電圧Ｖｔｈが上限しきい値Ｈ＿ｌｉｍ以上に上昇すると、スイッチング速度が著しく低下して、データ処理速度も著しく低下する。
【００７４】
従って、図４（ａ）の下限しきい値Ｌ＿ｌｉｍ以下に存在するＭＯＳＬＳＩのチップ群Ａは、本発明の以前では不良品として破棄されていた。しかし、このようなＭＯＳＬＳＩのチップ群Ａは本発明の１つの実施の形態によれば図９のステップ９４でヒューズをカットされる。それにより、ＬＳＩのチップＣｈｉｐの動作開始初期時にコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１とＮＭＯＳＱｎ１とのしきい値電圧は低Ｖｔｈから高Ｖｔｈに変化され、図４（ｂ）のように以前のチップ群Ａは再生チップ群Ａ＿ｂｖに変化する。その結果、ＭＯＳＬＳＩのチップのコアＣＭＯＳ論理回路内部の全てのＰＭＯＳと全てのＮＭＯＳの平均的なしきい値電圧Ｖｔｈが下限しきい値Ｌ＿ｌｉｍ以上に増加して、チップ全体のリーク電流が低減されることができる。
【００７５】
本発明の１つの実施の形態による半導体集積回路によれば、ＬＳＩチップ内部で大きな占有面積を占める大規模論理のコアＣＭＯＳ論理回路に小さな占有面積の制御メモリＣｎｔ＿ＭＭと制御スイッチＣｎｔ＿ＳＷとを追加することにより、高い製造歩留まりで低リーク電流のＭＯＳＬＳＩを製造することができる。
【００７６】
図５は、占有面積オーバーヘッドの少ない制御メモリＣｎｔ＿ＭＭと制御スイッチＣｎｔ＿ＳＷを、ＬＳＩチップ内部で、コアＣＭＯＳ論理回路Ｃｏｒｅの周辺に配置したレイアウトを示す図である。特に、制御スイッチＣｎｔ＿ＳＷの複数のＮＭＯＳ制御部Ｎ＿Ｃｎｔと複数のＰＭＯＳ制御部Ｐ＿Ｃｎｔとを、コアＣＭＯＳ論理回路Ｃｏｒｅの周辺に分散して配置することが推奨される。
【００７７】
図６は、図１の制御スイッチＣｎｔ＿ＳＷに対応する複数の制御スイッチＣｎｔ＿ＳＷ＿１…Ｃｎｔ＿ＳＷ＿ｎを、ＬＳＩチップ内部で、コアＣＭＯＳ論理回路Ｃｏｒｅの内部に配置したレイアウトを示す図である。図６では、複数の制御スイッチＣｎｔ＿ＳＷ＿１…Ｃｎｔ＿ＳＷ＿ｎは略等しい長さを持つとともに、コアＣＭＯＳ論理回路Ｃｏｒｅの内部で規則的に配置されている。
【００７８】
図７は、図１の制御スイッチＣｎｔ＿ＳＷに対応する複数の制御スイッチＣｎｔ＿ＳＷ＿１…Ｃｎｔ＿ＳＷ＿ｎを、ＬＳＩチップ内部で、コアＣＭＯＳ論理回路Ｃｏｒｅの内部に配置した他のレイアウトを示す図である。図７に示すように、複数の制御スイッチＣｎｔ＿ＳＷ＿１…Ｃｎｔ＿ＳＷ＿ｎは異なる長さを持ち、コアＣＭＯＳ論理回路Ｃｏｒｅの内部で不規則的に配置されることもできる。
【００７９】
《その他の実施の形態》
《オンチップ電圧生成部》
図１０は、本発明の他の１つの実施の形態による半導体集積回路を示す回路図である。図１０に示すＭＯＳＬＳＩのチップＣｈｉｐが、図１に示したＭＯＳＬＳＩのチップＣｈｉｐと相違するのは、制御スイッチＣｎｔ＿ＳＷのＰＭＯＳ制御部Ｐ＿ＣｎｔとＮＭＯＳ制御部Ｎ＿Ｃｎｔとがそれぞれ正電圧生成部ＣＰ＿Ｐと負電圧生成部ＣＰ＿Ｎとを含むことである。図１０の半導体集積回路のその他の部分は、図１に示した半導体集積回路と全く同一である。
【００８０】
まず、ＭＯＳＬＳＩのチップＣｈｉｐに供給される電源電圧Ｖｄｄをベースとして、制御スイッチＣｎｔ＿ＳＷのＰＭＯＳ制御部Ｐ＿Ｃｎｔの正電圧生成部ＣＰ＿Ｐは電源電圧Ｖｄｄよりも高いＮウェルバイアス電圧Ｖｐ＿１を生成する。生成された高いＮウェルバイアス電圧Ｖｐ＿１は、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のＮウェルＮ＿Ｗｅｌｌに供給される。また、ＭＯＳＬＳＩのチップＣｈｉｐに供給される接地電圧Ｖｓｓをベースとして、制御スイッチＣｎｔ＿ＳＷのＮＭＯＳ制御部Ｎ＿Ｃｎｔの負電圧生成部ＣＰ＿Ｎは接地電圧Ｖｓｓよりも低いＰウェルバイアス電圧Ｖｎ＿１を生成する。生成された低いＰウェルバイアス電圧Ｖｎ＿１は、コアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳＱｎ１のＰウェルＰ＿Ｗｅｌｌに供給される。その結果、図１０に示すＭＯＳＬＳＩのチップＣｈｉｐの外部端子数は、図１に示したＭＯＳＬＳＩのチップＣｈｉｐの外部端子数よりも削減することが可能となる。また、正電圧生成部ＣＰ＿Ｐと負電圧生成部ＣＰ＿Ｎとはチャージポンプで構成されることができるが、スイッチングレギュレータ等によるＤＣ・ＤＣコンバータでも構成されることもできる。
【００８１】
《スタンドバイ制御》
図１１は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。図１１に示すＭＯＳＬＳＩのチップＣｈｉｐが、図１に示したＭＯＳＬＳＩのチップＣｈｉｐと基本的に相違するのは、制御スイッチＣｎｔ＿ＳＷのＰＭＯＳ制御部Ｐ＿ＣｎｔとＮＭＯＳ制御部Ｎ＿Ｃｎｔとがチップ外部からのスタンドバイ制御信号Ｓｔｂｙにより制御されることである。更にＰＭＯＳ制御部Ｐ＿ＣｎｔのＰＭＯＳのＱｐｃ＿３のソースにはＮウェルバイアス電圧Ｖｐ＿１よりも更に高いＮウェルスタンドバイ電圧Ｖｐ＿ｓｔｂｙが印加され、ＮＭＯＳ制御部Ｎ＿ＣｎｔのＮＭＯＳのＱｎｃ＿３のソースにはＰウェルバイアス電圧Ｖｎ＿１よりも更に低いＰウェルスタンドバイ電圧Ｖｎ＿ｓｔｂｙが印加されている。図１１の半導体集積回路のその他の部分は、図１に示した半導体集積回路と全く同一である。
【００８２】
コアＣＭＯＳ論理回路Ｃｏｒｅの非動作期間にコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳのＱｐ１とＮＭＯＳのＱｎ１のスタンドバイ・リーク電流を低減したい場合には、チップ外部からハイレベルのスタンドバイ制御信号Ｓｔｂｙが印加される。ハイレベルのスタンドバイ制御信号Ｓｔｂｙに応答してＰＭＯＳ制御部Ｐ＿ＣｎｔのインバータＩｎｖ＿ｐ１の出力はローレベルとなるので、ＮＡＮＤ回路ＮＡＮＤ＿ｐ１、ＮＡＮＤ＿ｐ２の出力はハイレベルとなる。ＰＭＯＳ制御部Ｐ＿ＣｎｔのＰＭＯＳのＱｐｃ＿１とＱｐｃ＿２とはオフとなりＰＭＯＳのＱｐｃ＿３はオンとなるので、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳのＱｐ１のＮウェルＮ＿ＷｅｌｌにはＮウェルバイアス電圧Ｖｐ＿１よりも更に高い電圧のＮウェルスタンドバイ電圧Ｖｐ＿ｓｔｂｙが印加される。従って、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳのＱｐ１のしきい値電圧は超高レベルのＶｔｈとなり、ＰＭＯＳのＱｐ１のスタンドバイ・リーク電流を大幅に低減することができる。ハイレベルのスタンドバイ制御信号Ｓｔｂｙに応答してＮＭＯＳ制御部Ｎ＿ＣｎｔのＮＯＲ回路ＮＯＲ＿ｎ１、ＮＯＲ＿ｎ２の出力はローレベルとなり、ＮＭＯＳ制御部Ｎ＿ＣｎｔのＮＭＯＳのＱｎｃ＿１とＱｎｃ＿２とはオフとなりＮＭＯＳのＱｎｃ＿３はオンとなる。従って、コアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳのＱｎ１のＰウェルＰ＿ＷｅｌｌにはＰウェルバイアス電圧Ｖｎ＿１よりも更に低い電圧のＰウェルスタンドバイ電圧Ｖｎ＿ｓｔｂｙが印加される。従って、コアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳのＱｎ１のしきい値電圧は超高レベルのＶｔｈとなり、ＮＭＯＳのＱｎ１のスタンドバイ・リーク電流を大幅に低減することができる。
【００８３】
《複数のコアの制御》
図１２は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。図１２に示すＭＯＳＬＳＩのチップＣｈｉｐが、図１に示したＭＯＳＬＳＩのチップＣｈｉｐと基本的に相違するのは、まずコアＣＭＯＳ論理回路が複数のコアＣＭＯＳ論理回路Ｃｏｒｅ１、２で構成されていることである。従って、制御メモリも、複数の制御メモリＣｎｔ＿ＭＭ１、２で構成されている。制御スイッチＣｎｔ＿ＳＷのＰＭＯＳ制御部も、複数のＰＭＯＳ制御部Ｐ＿Ｃｎｔ１、２で構成されている。また、制御スイッチＣｎｔ＿ＳＷのＮＭＯＳ制御部も、複数のＮＭＯＳ制御部Ｎ＿Ｃｎｔ１、２で構成されている。図１２の半導体集積回路のその他の部分は、図１に示した半導体集積回路と全く同一である。
【００８４】
従って、複数の制御メモリＣｎｔ＿ＭＭ１、２の出力信号Ｃｎｔ＿Ｓｇ１、２が異なるレベルとすれば、複数のコアＣＭＯＳ論理回路Ｃｏｒｅ１、２の一方を高Ｖｔｈで低リーク電流・低消費電力の特性に制御して、他方を低Ｖｔｈで高リーク電流・超高速動作の特性に制御することができる。
【００８５】
また、複数のコアＣＭＯＳ論理回路Ｃｏｒｅ１、２の個々のリーク電流を測定して、リーク電流の大きな方のコアＣＭＯＳ論理回路に対応する制御メモリのヒューズＦＳをカットすることにより、このコアＣＭＯＳ論理回路を高Ｖｔｈで低リーク電流・低消費電力の特性に変更することが可能である。
【００８６】
《複数のウェルバイアス電圧》
図１３は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。図１３に示すＭＯＳＬＳＩのチップＣｈｉｐが、図１に示したＭＯＳＬＳＩのチップＣｈｉｐと基本的に相違するのは、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳのＮウェルに印加される高いウェルバイアス電圧とＮＭＯＳのＰウェルに印加される低いウェルバイアス電圧とがそれぞれ複数から選択できることである。従って、制御メモリも、複数の制御メモリＣｎｔ＿ＭＭ１、２で構成されている。図１３の半導体集積回路のその他の部分は、図１に示した半導体集積回路と全く同一である。
【００８７】
制御スイッチＣｎｔ＿ＳＷのＰＭＯＳ制御部Ｐ＿Ｃｎｔには、電源電圧Ｖｄｄと、電源電圧Ｖｄｄより若干高いＮウェル第１バイアス電圧Ｖｐ＿１と、Ｎウェル第１バイアス電圧Ｖｐ＿１より若干高いＮウェル第２バイアス電圧Ｖｐ＿２とが供給される。電源電圧ＶｄｄはＰＭＯＳのＱｐｃ１のソースに印加され、Ｎウェル第１バイアス電圧Ｖｐ＿１はＰＭＯＳのＱｐｃ２のソースに印加され、Ｎウェル第２バイアス電圧Ｖｐ＿２はＰＭＯＳのＱｐｃ３のソースに印加されている。ＰＭＯＳのＱｐｃ１のゲートはＮＡＮＤ回路ＮＡＮＤ＿ｐ１により制御され、ＰＭＯＳのＱｐｃ２のゲートはインバータＩｎｖ＿ｐ２とＮＡＮＤ回路ＮＡＮＤ＿ｐ２とにより制御され、ＰＭＯＳのＱｐｃ３のゲートはインバータＩｎｖ＿ｐ３とＮＡＮＤ回路ＮＡＮＤ＿ｐ３とにより制御される。
【００８８】
制御スイッチＣｎｔ＿ＳＷのＮＭＯＳ制御部Ｎ＿Ｃｎｔには、接地電圧Ｖｓｓと、接地電圧Ｖｓｓより若干低いＰウェル第１バイアス電圧Ｖｎ＿１と、Ｐウェル第１バイアス電圧Ｖｎ＿１より若干低いＰウェル第２バイアス電圧Ｖｎ＿２とが供給される。接地電圧ＶｓｓはＮＭＯＳのＱｎｃ１のソースに印加され、Ｐウェル第１バイアス電圧Ｖｎ＿１はＮＭＯＳのＱｎｃ２のソースに印加され、Ｐウェル第２バイアス電圧Ｖｎ＿２はＮＭＯＳのＱｎｃ３のソースに印加されている。ＮＭＯＳのＱｎｃ１のゲートはＡＮＤ回路ＡＮＤ＿ｎ１により制御され、ＮＭＯＳのＱｎｃ２のゲートはインバータＩｎｖ＿ｎ２とＡＮＤ回路ＡＮＤ＿ｎ２とにより制御され、ＮＭＯＳのＱｎｃ３のゲートはインバータＩｎｖ＿ｐ３とＡＮＤ回路ＡＮＤ＿ｎ３とにより制御される。
【００８９】
また、制御メモリＣｎｔ＿ＭＭ１の出力信号Ｃｎｔ＿Ｓｇ１は、ＰＭＯＳ制御部Ｐ＿ＣｎｔのインバータＩｎｖ＿ｐ２の入力とＮＡＮＤ回路ＮＡＮＤ＿ｐ１とＮＡＮＤ回路ＮＡＮＤ＿ｐ３との一方の入力に供給されている。同様に制御メモリＣｎｔ＿ＭＭ１の出力信号Ｃｎｔ＿Ｓｇ１は、ＮＭＯＳ制御部Ｎ＿ＣｎｔのインバータＩｎｖ＿ｎ２の入力とＡＮＤ回路ＡＮＤ＿ｎ１とＡＮＤ回路ＡＮＤ＿ｎ３との一方の入力に供給されている。制御メモリＣｎｔ＿ＭＭ２の出力信号Ｃｎｔ＿Ｓｇ２は、ＰＭＯＳ制御部Ｐ＿ＣｎｔのインバータＩｎｖ＿ｐ３の入力とＮＡＮＤ回路ＮＡＮＤ＿ｐ１とＮＡＮＤ回路ＮＡＮＤ＿ｐ２との他方の入力に供給されている。同様に制御メモリＣｎｔ＿ＭＭ２の出力信号Ｃｎｔ＿Ｓｇ２は、ＮＭＯＳ制御部Ｎ＿ＣｎｔのインバータＩｎｖ＿ｎ３の入力とＡＮＤ回路ＡＮＤ＿ｎ１とＡＮＤ回路ＡＮＤ＿ｎ２との他方の入力に供給されている。
【００９０】
従って、制御メモリＣｎｔ＿ＭＭ１の出力信号Ｃｎｔ＿Ｓｇ１が“１”レベル、制御メモリＣｎｔ＿ＭＭ２の出力信号Ｃｎｔ＿Ｓｇ２が“１”レベルの時には、ＰＭＯＳ制御部Ｐ＿ＣｎｔのＰＭＯＳのＱｐｃ＿１がオンとなり、ＮＭＯＳ制御部Ｐ＿ＣｎｔのＮＭＯＳのＱｎｃ＿１がオンとなる。従って、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のＮウェルにはオン状態のＱｐｃ＿１を介して電源電圧Ｖｄｄが印加され、コアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳＱｎ１のＰウェルにはオン状態のＱｎｃ＿１を介して接地電圧Ｖｓｓが印加される。
【００９１】
また、制御メモリＣｎｔ＿ＭＭ１の出力信号Ｃｎｔ＿Ｓｇ１が“０”レベル、制御メモリＣｎｔ＿ＭＭ２の出力信号Ｃｎｔ＿Ｓｇ２が“１”レベルの時には、ＰＭＯＳ制御部Ｐ＿ＣｎｔのＰＭＯＳのＱｐｃ＿２がオンとなり、ＮＭＯＳ制御部Ｐ＿ＣｎｔのＮＭＯＳのＱｎｃ＿２がオンとなる。従って、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のＮウェルにはオン状態のＱｐｃ＿２を介してＮウェル第１バイアス電圧Ｖｐ＿１が印加され、コアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳＱｎ１のＰウェルにはオン状態のＱｎｃ＿２を介してＰウェル第１バイアス電圧Ｖｎ＿１が印加される。その結果、コアＣＭＯＳ論理回路Ｃｏｒｅのしきい値電圧は、若干高いＶｔｈに変更されることができる。
【００９２】
更に、制御メモリＣｎｔ＿ＭＭ１の出力信号Ｃｎｔ＿Ｓｇ１が“１”レベル、制御メモリＣｎｔ＿ＭＭ２の出力信号Ｃｎｔ＿Ｓｇ２が“０”レベルの時には、ＰＭＯＳ制御部Ｐ＿ＣｎｔのＰＭＯＳのＱｐｃ＿３がオンとなり、ＮＭＯＳ制御部Ｐ＿ＣｎｔのＮＭＯＳのＱｎｃ＿３がオンとなる。従って、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のＮウェルにはオン状態のＱｐｃ＿３を介してＮウェル第２バイアス電圧Ｖｐ＿２が印加され、コアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳＱｎ１のＰウェルにはオン状態のＱｎｃ＿３を介してＰウェル第２バイアス電圧Ｖｎ＿２が印加される。その結果、コアＣＭＯＳ論理回路Ｃｏｒｅのしきい値電圧は、一番高いＶｔｈに変更されることができる。
【００９３】
《複数の制御メモリ》
図１４は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。図１４に示すＭＯＳＬＳＩのチップＣｈｉｐが、図１に示したＭＯＳＬＳＩのチップＣｈｉｐと基本的に相違するのは、次の通りである。それは、コアＣＭＯＳ論理回路のＰＭＯＳＱｐ１とＮＭＯＳＱｎ１とにウェルバイアス電圧Ｖｐ＿１、Ｖｎ＿１を印加するか否かを、制御メモリＣｎｔ＿ＭＭ＿ｐ、Ｃｎｔ＿ＭＭ＿ｎで設定できるようにしていることである。図１４の半導体集積回路のその他の部分は、図１に示した半導体集積回路と全く同一である。
【００９４】
まず、コアＣＭＯＳ論理回路のＰＭＯＳＱｐ１とＮＭＯＳＱｎ１とにウェルバイアス電圧Ｖｐ＿１、Ｖｎ＿１を印加するか否かを独立に設定できることの利点を、説明する。
【００９５】
図１５は、コアＣＭＯＳ論理回路のＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）とＰＭＯＳしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜とのばらつきによるコアＣＭＯＳ論理回路の電気的特性の変動を示す図である。同図の横軸はコアＣＭＯＳ論理回路のＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）の大きさを示し、同図の縦軸はコアＣＭＯＳ論理回路のＰＭＯＳしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜の大きさを示している。
【００９６】
同図の横軸でコアＣＭＯＳ論理回路のＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）が下限値Ｌ＿ｌｉｍ（Ｎ）以下に低下すると、コアＣＭＯＳ論理回路のＮＭＯＳのリーク電流が著しく増大して、ＬＳＩの消費電流が設計目標を超えてしまう。逆に、同図の横軸でコアＣＭＯＳ論理回路のＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）が上限値Ｈ＿ｌｉｍ（Ｎ）以上に増加すると、コアＣＭＯＳ論理回路のＮＭＯＳの遅延時間が著しく増大して、ＬＳＩの動作速度が設計目標に未達成となる。
【００９７】
同図の縦軸でコアＣＭＯＳ論理回路のＰＭＯＳしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜が下限値Ｌ＿ｌｉｍ（Ｐ）以下に低下すると、コアＣＭＯＳ論理回路のＰＭＯＳのリーク電流が著しく増大して、ＬＳＩの消費電流が設計目標を超えてしまう。逆に、コアＣＭＯＳ論理回路のＰＭＯＳしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜が上限値Ｈ＿ｌｉｍ（Ｐ）以上に増加すると、コアＣＭＯＳ論理回路のＰＭＯＳの遅延時間が著しく増大して、ＬＳＩの動作速度が設計目標に未達成となる。
【００９８】
図１５において、４個の頂点ＬＬ、ＭＬ、ＭＭ、ＭＬを持ったひし形は、コアＣＭＯＳ論理回路のＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）とＰＭＯＳしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜とのばらつきの分布を示している。左下の頂点ＬＬは、コアＣＭＯＳ論理回路のＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）とＰＭＯＳしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜との両方が低すぎるものである。下限値Ｌ＿ｌｉｍ（Ｐ）の線上の頂点ＭＬは、ＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）は下限値Ｌ＿ｌｉｍ（Ｎ）を越えているが、ＰＭＯＳしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜がちょうど下限値Ｌ＿ｌｉｍ（Ｐ）にあるものである。下限値Ｌ＿ｌｉｍ（Ｎ）の線上の頂点ＬＭは、ＰＭＯＳしきい値電圧は下限値Ｌ＿ｌｉｍ（Ｐ）を越えているが、ＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）がちょうど下限値Ｌ＿ｌｉｍ（Ｎ）にあるものである。右上の頂点ＭＭは、コアＣＭＯＳ論理回路のＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）とＰＭＯＳしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜との両方が下限値Ｌ＿ｌｉｍ（Ｎ）、下限値Ｌ＿ｌｉｍ（Ｐ）を越えているものである。
【００９９】
図１５に示した４個の頂点ＬＬ、ＭＬ、ＭＭ、ＭＬを持ったひし形において、下限値Ｌ＿ｌｉｍ（Ｎ）の左もしくは下限値Ｌ＿ｌｉｍ（Ｐ）の下の部分ＢＦに存在するＭＯＳＬＳＩのチップは、本発明の以前ではリーク電流が過大な不良品として破棄されていた。しかし、図１４に示す本発明の更に他の１つの実施の形態によれば、部分ＢＦの不良品を２つの制御メモリＣｎｔ＿ＭＭ＿ｐ、Ｃｎｔ＿ＭＭ＿ｎにより再生チップＡＦに変化することができる。
【０１００】
すなわち、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜が図１５の下限値Ｌ＿ｌｉｍ（Ｐ）の上もしくはそれ以下のチップに関しては、ＰＭＯＳ用の制御メモリＣｎｔ＿ＭＭ＿ｐのヒューズを図９のステップ９４でカットする。同様に、コアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳしきい値電圧Ｖｔｈ（Ｎ）が図１５の下限値Ｌ＿ｌｉｍ（Ｎ）の上もしくはそれ以下のチップに関しては、NＭＯＳ用の制御メモリＣｎｔ＿ＭＭ＿ｐのヒューズを図９のステップ９４でカットする。ＰＭＯＳ用の制御メモリＣｎｔ＿ＭＭ＿ｐのヒューズがカットされたチップに関しては、コアＣＭＯＳ論理回路Ｃｏｒｅの全てのＰＭＯＳの平均的しきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜が低Ｖｔｈから高Ｖｔｈに変化される。同様に、ＮＭＯＳ用の制御メモリＣｎｔ＿ＭＭ＿ｎのヒューズがカットされたチップに関しては、コアＣＭＯＳ論理回路Ｃｏｒｅの全てのＮＭＯＳの平均的しきい値電圧が低Ｖｔｈから高Ｖｔｈに変化される。その結果、図１５のひし形の不良品部分ＢＦを、２つの制御メモリＣｎｔ＿ＭＭ＿ｐ、Ｃｎｔ＿ＭＭ＿ｎを使用することによって、良品再生チップＡＦに変化することができる。
【０１０１】
《リーク電流モニター回路》
図１６は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。図１６に示すＭＯＳＬＳＩのチップＣｈｉｐが、図１４に示したＭＯＳＬＳＩのチップＣｈｉｐと基本的に相違するのは、次の通りである。それは、図１６（ａ）に示すようにＬＳＩのＰＭＯＳのリーク電流の測定を容易とするＰＭＯＳモニター回路Ｍｏｎｉ＿ＰＭＯＳとＮＭＯＳのリーク電流の測定を容易とするＮＭＯＳモニター回路Ｍｏｎｉ＿ＮＭＯＳとを追加したことである。ＰＭＯＳモニター回路Ｍｏｎｉ＿ＰＭＯＳは、図１６（ｂ）に示すように、ドレイン・ソース電流経路が並列接続された複数のＰＭＯＳにより構成されている。尚、並列接続された複数のＰＭＯＳのゲートはソースに接続されることにより、ゲート・ソース電圧がゼロボルトされ、ＰＭＯＳのＶｇｓ＝０Ｖｏｌｔのリーク電流の測定を容易としている。並列接続された複数のＰＭＯＳのソースとドレインとは、外部端子Ｔ１＿Ｐ、Ｔ２＿ＰとしてＬＳＩチップ外部に導出されている。同様に、ＮＭＯＳモニター回路Ｍｏｎｉ＿ＮＭＯＳは、図１６（ｃ）に示すように、ドレイン・ソース電流経路が並列接続された複数のＮＭＯＳにより構成されている。尚、並列接続された複数のＮＭＯＳのゲートはソースに接続されることにより、ゲート・ソース電圧がゼロボルトされ、ＮＭＯＳのＶｇｓ＝０Ｖｏｌｔのリーク電流の測定を容易としている。並列接続された複数のＮＭＯＳのドレインとソースとは、外部端子Ｔ１＿Ｎ、Ｔ２＿ＮとしてＬＳＩチップ外部に導出されている。他のＰＭＯＳモニター回路Ｍｏｎｉ＿ＰＭＯＳと他のＮＭＯＳモニター回路Ｍｏｎｉ＿ＮＭＯＳとしては、図１６（ｄ）と図１６（ｅ）とに示すように、複数のＰＭＯＳのゲートと複数のＮＭＯＳのゲートとを、外部端子Ｔ３＿Ｐ、Ｔ３＿ＮとしてＬＳＩチップ外部に導出することもできる。図１６の半導体集積回路のその他の部分は、図１４に示した半導体集積回路と全く同一である。
【０１０２】
《入力スイッチ回路》
図１７は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。図１７に示すＭＯＳＬＳＩのチップＣｈｉｐが、図１６に示したＭＯＳＬＳＩのチップＣｈｉｐと基本的に相違するのは、次の通りである。それは、図１７（ａ）に示すようにコアＣＭＯＳ論理回路Ｃｏｒｅの入力とＰＭＯＳモニター回路Ｍｏｎｉ＿ＰＭＯＳとＮＭＯＳモニター回路Ｍｏｎｉ＿ＮＭＯＳとの入力とを切り換える入力スイッチ回路Ｉｎ＿ＳＷ１、Ｉｎ＿ＳＷ２を、追加したことである。入力スイッチ回路Ｉｎ＿ＳＷ１、Ｉｎ＿ＳＷ２の入力端子Ｉｎ＿１１、Ｉｎ＿１２、Ｉｎ＿２１、Ｉｎ＿２２は、コアＣＭＯＳ論理回路Ｃｏｒｅの入力とＰＭＯＳモニター回路Ｍｏｎｉ＿ＰＭＯＳとＮＭＯＳモニター回路Ｍｏｎｉ＿ＮＭＯＳとの入力とに共通に使用される。これらの入力端子Ｉｎ＿１１、Ｉｎ＿１２、Ｉｎ＿２１、Ｉｎ＿２２がコアＣＭＯＳ論理回路Ｃｏｒｅの入力に使用される場合には、選択信号ＳＥＬはローレベルにされる。また、これらの入力端子がＰＭＯＳモニター回路Ｍｏｎｉ＿ＰＭＯＳとＮＭＯＳモニター回路Ｍｏｎｉ＿ＮＭＯＳとの入力に使用される場合には、選択信号ＳＥＬはハイレベルにされる。図１７（ｂ）の入力スイッチ回路Ｉｎ＿ＳＷ１では、選択信号ＳＥＬがローレベルの場合には、それぞれオン状態のＰＭＯＳＱｐ１＿ＳＷ１とＮＭＯＳＱｎ２＿ＳＷ１とを介して入力スイッチ回路Ｉｎ＿ＳＷ１の入力端子Ｉｎ＿１１、Ｉｎ＿１２の信号がコアＣＭＯＳ論理回路Ｃｏｒｅの入力Ｉｎ、Ｉｎ２に供給される。選択信号ＳＥＬがハイレベルの場合には、それぞれオン状態のＰＭＯＳＱｐ２＿ＳＷ１とＮＭＯＳＱｎ１＿ＳＷ１とを介して入力スイッチ回路Ｉｎ＿ＳＷ１の入力端子Ｉｎ＿１１、Ｉｎ＿１２の信号がＰＭＯＳモニター回路Ｍｏｎｉ＿ＰＭＯＳの入力Ｔ１＿Ｐ、Ｔ２＿Ｐに供給される。図１７（ｃ）の入力スイッチ回路Ｉｎ＿ＳＷ２では、選択信号ＳＥＬがローレベルの場合には、それぞれオン状態のＰＭＯＳＱｐ１＿ＳＷ２とＮＭＯＳＱｎ２＿ＳＷ２とを介して入力スイッチ回路Ｉｎ＿ＳＷ１の入力端子Ｉｎ＿２１、Ｉｎ＿２２の信号がコアＣＭＯＳ論理回路Ｃｏｒｅの入力Ｉｎ３、Ｉｎ４に供給される。選択信号ＳＥＬがハイレベルの場合には、それぞれオン状態のＰＭＯＳＱｐ２＿ＳＷ２とＮＭＯＳＱｎ１＿ＳＷ２とを介して入力スイッチ回路Ｉｎ＿ＳＷ１の入力端子Ｉｎ＿２１、Ｉｎ＿２２の信号がＮＭＯＳモニター回路Ｍｏｎｉ＿ＮＭＯＳの入力Ｔ１＿Ｎ、Ｔ２＿Ｎに供給される。図１７の半導体集積回路のその他の部分は、図１６に示した半導体集積回路と全く同一である。
【０１０３】
図１８は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。図１８に示すＭＯＳＬＳＩのチップＣｈｉｐが、図１６に示したＭＯＳＬＳＩのチップＣｈｉｐと基本的に相違するのは、次の通りである。それは、図１８（ａ）に示すようにＰＭＯＳモニター回路Ｍｏｎｉ＿ＰＭＯＳの入力とＮＭＯＳモニター回路Ｍｏｎｉ＿ＮＭＯＳの入力とを切り換える入力スイッチ回路Ｉｎ＿ＳＷ１追加したことである。図１８（ｂ）の入力スイッチ回路Ｉｎ＿ＳＷ１では、選択信号ＳＥＬがハイレベルの場合には、それぞれオン状態のＰＭＯＳＱｐ２＿ＳＷ１とＮＭＯＳＱｎ１＿ＳＷ１とを介して入力スイッチ回路Ｉｎ＿ＳＷ１の入力端子Ｉｎ＿１１、Ｉｎ＿１２の信号がＰＭＯＳモニター回路Ｍｏｎｉ＿ＮＭＯＳの入力Ｔ１＿Ｐ、Ｔ２＿Ｐに供給される。選択信号ＳＥＬがローレベルの場合には、それぞれオン状態のＰＭＯＳＱｐ１＿ＳＷ１とＮＭＯＳＱｎ２＿ＳＷ１とを介して入力スイッチ回路Ｉｎ＿ＳＷ１の入力端子Ｉｎ＿１１、Ｉｎ＿１２の信号がＮＭＯＳモニター回路Ｍｏｎｉ＿ＮＭＯＳの入力Ｔ１＿Ｎ、Ｔ２＿Ｎに供給される。図１８の半導体集積回路のその他の部分は、図１６に示した半導体集積回路と全く同一である。
【０１０４】
《テスト制御信号》
図１９は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。図１９に示すＭＯＳＬＳＩのチップＣｈｉｐが、図１１に示したＭＯＳＬＳＩのチップＣｈｉｐと基本的に相違するのは、次の通りである。それは、制御メモリが複数の制御メモリＣｎｔ＿ＭＭ１、２で構成されていること、および、テスト制御信号Ｔｅｓｔが供給されていることである。テスト制御信号Ｔｅｓｔによるテストは、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳのリーク電流が大きいか小さいかのテストと、コアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳのリーク電流が大きいか小さいかのテストである。コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳのリーク電流のテストでは、例えば、ＬＳＩ内部のＢＩＳＴ（Built In Self-Test）回路からハイレベルのテスト入力信号が、コアＣＭＯＳ論理回路Ｃｏｒｅの入力Ｉｎに供給される。この状態で、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のリーク電流を、例えば図８のような外部テスタＡＴＥで測定する。この際に、ハイレベルのテスト制御信号Ｔｅｓｔに応答してオンであるＰＭＯＳ制御部のＰＭＯＳＱｐｃ＿３を介してコアのＰＭＯＳＱｐ１のＮウェルに供給されるＮウェルテスト電圧Ｖｐ＿Ｔｅｓｔは、電源電圧Ｖｄｄのレベルに設定されている。また、ハイレベルのテスト制御信号Ｔｅｓｔに応答してオンであるＮＭＯＳ制御部のＮＭＯＳＱｎｃ＿３を介してコアのＮＭＯＳＱｎ１のＰウェルに供給されるＰウェルテスト電圧Ｖｎ＿Ｔｅｓｔは、Ｐウェルスタンドバイ電圧Ｖｎ＿ｓｔｂｙと略同一の低い電圧に設定されている。その結果、コアＣＭＯＳ論理回路Ｃｏｒｅの入力Ｉｎに供給されるハイレベルのテスト入力信号によりオンとなるＮＭＯＳＱｎ１の電流を、大幅に低減することが可能となる。この状態のコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳのリーク電流は、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間に電圧を印加することよりその間に流れる電流から測定することが可能となる。次に、コアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳのリーク電流のテストでは、例えば、ＬＳＩ内部のＢＩＳＴ回路からローレベルのテスト入力信号が、コアＣＭＯＳ論理回路Ｃｏｒｅの入力Ｉｎに供給される。この状態で、コアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳＱｎ１のリーク電流を、例えば図８のような外部テスタＡＴＥで測定する。この際に、ハイレベルのテスト制御信号Ｔｅｓｔに応答してオンであるＮＭＯＳ制御部のＮＭＯＳＱｎｃ＿３を介してコアのＮＭＯＳＱｎ１のＰウェルに供給されるＰウェルテスト電圧Ｖｎ＿Ｔｅｓｔは、接地電圧Ｖｓｓのレベルに設定されている。また、ハイレベルのテスト制御信号Ｔｅｓｔに応答してオンであるＰＭＯＳ制御部のＰＭＯＳＱｐｃ＿３を介してコアのＰＭＯＳＱｐ１のＮウェルに供給されるＮウェルテスト電圧Ｖｐ＿Ｔｅｓｔは、Ｎウェルスタンドバイ電圧Ｖｐ＿ｓｔｂｙと略同一の高い電圧に設定されている。その結果、コアＣＭＯＳ論理回路Ｃｏｒｅの入力Ｉｎに供給されるローレベルのテスト入力信号によりオンとなるＰＭＯＳＱｐ１の電流を、大幅に低減することが可能となる。この状態のコアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳのリーク電流は、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間に電圧を印加することよりその間に流れる電流から測定することが可能となる。図１９の半導体集積回路のその他の部分は、図１１に示した半導体集積回路と全く同一である。
【０１０５】
図２０は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。図２０に示すＭＯＳＬＳＩのチップＣｈｉｐが、図１３に示したＭＯＳＬＳＩのチップＣｈｉｐと基本的に相違するのは、次の通りである。それは、図２０では、ハイレベルのテスト制御信号Ｔｅｓｔ＿０に応答して制御メモリＣｎｔ＿ＭＭ１の出力信号Ｃｎｔ＿Ｓｇ１が“０”レベルとなり、ハイレベルのテスト制御信号Ｔｅｓｔ＿１に応答して制御メモリＣｎｔ＿ＭＭ２の出力信号Ｃｎｔ＿Ｓｇ２が“０”レベルとなることである。コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳのリーク電流のテストでは、例えば、ＬＳＩ内部のＢＩＳＴ回路からハイレベルのテスト入力信号が、コアＣＭＯＳ論理回路Ｃｏｒｅの入力Ｉｎに供給される。この時には、テスト制御信号Ｔｅｓｔ＿０はハイレベルとされることで制御メモリＣｎｔ＿ＭＭ１の出力信号Ｃｎｔ＿Ｓｇ１は“０”レベルとなり、テスト制御信号Ｔｅｓｔ＿１はローレベルとされることで制御メモリＣｎｔ＿ＭＭ２の出力信号Ｃｎｔ＿Ｓｇ２が“１”レベルとなる。従って、ＰＭＯＳ制御部Ｐ＿Ｃｎｔでオン状態のＰＭＯＳのＱｐｃ２を介してコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳのＱｐ１のＮウェルに供給されるＮウェル第１バイアス電圧Ｖｐ＿１のレベルは、略電源電圧Ｖｄｄのレベルに設定される。一方、ＮＭＯＳ制御部Ｎ＿Ｃｎｔでオン状態のＮＭＯＳのＱｎｃ２を介してコアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳのＱｎ１のPウェルに供給されるＰウェル第１バイアス電圧Ｖｎ＿１のレベルは、接地電圧Ｖｓｓよりも低いレベルのＰウェルテストバイアス電圧Ｖｎ＿Ｔｅｓｔに設定される。その結果、コアＣＭＯＳ論理回路Ｃｏｒｅの入力Ｉｎに供給されるハイレベルのテスト入力信号によりオンとなるＮＭＯＳＱｎ１の電流を、大幅に低減することが可能となる。この状態のコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳのリーク電流は、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間に電圧を印加することよりその間に流れる電流から測定することが可能となる。次に、コアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳのリーク電流のテストでは、例えば、ＬＳＩ内部のＢＩＳＴ回路からローレベルのテスト入力信号が、コアＣＭＯＳ論理回路Ｃｏｒｅの入力Ｉｎに供給される。この時には、テスト制御信号Ｔｅｓｔ＿０はローレベルとされることで制御メモリＣｎｔ＿ＭＭ１の出力信号Ｃｎｔ＿Ｓｇ１は“１”レベルとなり、テスト制御信号Ｔｅｓｔ＿１はハイレベルとされることで制御メモリＣｎｔ＿ＭＭ２の出力信号Ｃｎｔ＿Ｓｇ２が“０”レベルとなる。従って、ＮＭＯＳ制御部Ｎ＿Ｃｎｔでオン状態のＮＭＯＳのＱｎｃ３を介してコアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳのＱｎ１のPウェルに供給されるＰウェル第２バイアス電圧Ｖｎ＿２のレベルは、接地電圧Ｖｓｓに設定される。一方、ＰＭＯＳ制御部Ｐ＿Ｃｎｔでオン状態のＰＭＯＳのＱｐｃ３を介してコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳのＱｐ１のＮウェルに供給されるＮウェル第２バイアス電圧Ｖｐ＿２のレベルは、略電源電圧Ｖｄｄよりも高いレベルのＮウェルテストバイアス電圧Ｖｐ＿Ｔｅｓｔにレベルに設定される。その結果、コアＣＭＯＳ論理回路Ｃｏｒｅの入力Ｉｎに供給されるローレベルのテ���ト入力信号によりオンとなるＰＭＯＳＱｐ１の電流を、大幅に低減することが可能となる。この状態のコアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳのリーク電流は、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間に電圧を印加することよりその間に流れる電流から測定することが可能となる。図２０の半導体集積回路のその他の部分は、図１３に示した半導体集積回路と全く同一である。
【０１０６】
図２１は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。図２１に示すＭＯＳＬＳＩのチップＣｈｉｐが、図１４に示したＭＯＳＬＳＩのチップＣｈｉｐと基本的に相違するのは、次の通りである。それは、図２１では、ＰＭＯＳ制御部Ｐ＿ＣｎｔとＮＭＯＳ制御部Ｎ＿Ｃｎｔとの構成が変更されていること、および、テスト制御信号Ｖｔｈ＿ＴｅｓｔがＰＭＯＳ制御部Ｐ＿ＣｎｔとＮＭＯＳ制御部Ｎ＿Ｃｎｔとに印加されていることである。ＰＭＯＳ制御部Ｐ＿ＣｎｔはインバータＩｎｖ＿ｐ１、Ｉｎｖ＿ｐ２、ＮＡＮＤ回路ＮＡＮＤ＿ｐ、ＮＯＲ回路ＮＯＲ＿ｐを含み、ＮＭＯＳ制御部Ｎ＿ＣｎｔはインバータＩｎｖ＿ｎ１、Ｉｎｖ＿ｎ２、ＮＡＮＤ回路ＮＡＮＤ＿ｎ、ＮＯＲ回路ＮＯＲ＿ｎを含んでいる。コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳのリーク電流の測定とＮＭＯＳのリーク電流の測定の際には、ハイレベルのテスト制御信号Ｖｔｈ＿ＴｅｓｔがＰＭＯＳ制御部Ｐ＿ＣｎｔとＮＭＯＳ制御部Ｎ＿Ｃｎｔとに供給される。
【０１０７】
コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳのリーク電流のテストでは、例えば、ＬＳＩ内部のＢＩＳＴ回路からハイレベルのテスト入力信号が、コアＣＭＯＳ論理回路Ｃｏｒｅの入力Ｉｎに供給される。従って、ＰＭＯＳ制御部Ｐ＿Ｃｎｔのオン状態のＰＭＯＳのＱｐｃ２を介してコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳのＱｐ１のＮウェルに供給されるＮウェル第１バイアス電圧Ｖｐ＿１のレベルは、略電源電圧Ｖｄｄに設定される。また、ＮＭＯＳ制御部Ｎ＿Ｃｎｔのオン状態のＮＭＯＳのＱｎｃ２を介してコアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳのＱｎ１のＰウェルに供給されるＰウェル第１バイアス電圧Ｖｎ＿１のレベルは、接地電圧Ｖｓｓよりも低いレベルに設定される。その結果、コアＣＭＯＳ論理回路Ｃｏｒｅの入力Ｉｎに供給されるハイレベルのテスト入力信号によりオンとなるＮＭＯＳＱｎ１の電流を、大幅に低減することが可能となる。この状態のコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳのリーク電流は、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間に電圧を印加することよりその間に流れる電流から測定することが可能となる。次に、コアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳのリーク電流のテストでは、例えば、ＬＳＩ内部のＢＩＳＴ回路からローレベルのテスト入力信号が、コアＣＭＯＳ論理回路Ｃｏｒｅの入力Ｉｎに供給される。従って、ＮＭＯＳ制御部Ｎ＿Ｃｎｔのオン状態のＮＭＯＳのＱｎｃ２を介してコアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳのＱｎ１のＰウェルに供給されるＰウェル第１バイアス電圧Ｖｎ＿１のレベルは、略接地電圧Ｖｓｓに設定される。また、ＰＭＯＳ制御部Ｐ＿Ｃｎｔのオン状態のＰＭＯＳのＱｐｃ２を介してコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳのＱｐ１のＮウェルに供給されるＮウェル第１バイアス電圧Ｖｐ＿１のレベルは、電源電圧Ｖｄｄよりも高いレベルに設定される。また、その結果、コアＣＭＯＳ論理回路Ｃｏｒｅの入力Ｉｎに供給されるローレベルのテスト入力信号によりオンとなるＰＭＯＳＱｐ１の電流を、大幅に低減することが可能となる。この状態のコアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳのリーク電流は、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間に電圧を印加することよりその間に流れる電流から測定することが可能となる。図２１の半導体集積回路のその他の部分は、図１４に示した半導体集積回路と全く同一である。
【０１０８】
図２２は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。図２２に示すＭＯＳＬＳＩのチップＣｈｉｐが、図２１に示したＭＯＳＬＳＩのチップＣｈｉｐと基本的に相違するのは、次の通りである。それは、図２２では、ＰＭＯＳ制御部Ｐ＿Ｃｎｔにはテスト制御信号Ｖｔｈ＿Ｔｅｓｔ１が供給され、ＮＭＯＳ制御部Ｎ＿Ｃｎｔにはテスト制御信号Ｖｔｈ＿Ｔｅｓｔ２が供給されることである。
【０１０９】
コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳのリーク電流のテストでは、例えば、ＬＳＩ内部のＢＩＳＴ回路からハイレベルのテスト入力信号が、コアＣＭＯＳ論理回路Ｃｏｒｅの入力Ｉｎに供給される。この時には、ＰＭＯＳ制御部Ｐ＿Ｃｎｔにはハイレベルのテスト制御信号Ｖｔｈ＿Ｔｅｓｔ１が供給され、ＮＭＯＳ制御部Ｎ＿Ｃｎｔにはハイレベルのテスト制御信号Ｖｔｈ＿Ｔｅｓｔ２が供給される。従って、ＰＭＯＳ制御部Ｐ＿Ｃｎｔのオン状態のＰＭＯＳのＱｐｃ２を介してコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳのＱｐ１のＮウェルに供給されるＮウェル第１バイアス電圧Ｖｐ＿１のレベルは、略電源電圧Ｖｄｄに設定される。また、ＮＭＯＳ制御部Ｎ＿Ｃｎｔのオン状態のＮＭＯＳのＱｎｃ２を介してコアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳのＱｎ１のＰウェルに供給されるＰウェル第１バイアス電圧Ｖｎ＿１のレベルは、接地電圧Ｖｓｓよりも低いレベルに設定される。その結果、コアＣＭＯＳ論理回路Ｃｏｒｅの入力Ｉｎに供給されるハイレベルのテスト入力信号によりオンとなるＮＭＯＳＱｎ１の電流を、大幅に低減することが可能となる。この状態のコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳのリーク電流は、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間に電圧を印加することよりその間に流れる電流から測定することが可能となる。次に、コアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳのリーク電流のテストでは、例えば、ＬＳＩ内部のＢＩＳＴ回路からローレベルのテスト入力信号が、コアＣＭＯＳ論理回路Ｃｏｒｅの入力Ｉｎに供給される。この時にも、ＰＭＯＳ制御部Ｐ＿Ｃｎｔにはハイレベルのテスト制御信号Ｖｔｈ＿Ｔｅｓｔ１が供給され、ＮＭＯＳ制御部Ｎ＿Ｃｎｔにはハイレベルのテスト制御信号Ｖｔｈ＿Ｔｅｓｔ２が供給される。従って、ＮＭＯＳ制御部Ｎ＿Ｃｎｔのオン状態のＮＭＯＳのＱｎｃ２を介してコアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳのＱｎ１のＰウェルに供給されるＰウェル第１バイアス電圧Ｖｎ＿１のレベルは、略接地電圧Ｖｓｓに設定される。また、ＰＭＯＳ制御部Ｐ＿Ｃｎｔのオン状態のＰＭＯＳのＱｐｃ２を介してコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳのＱｐ１のＮウェルに供給されるＮウェル第１バイアス電圧Ｖｐ＿１のレベルは、電源電圧Ｖｄｄよりも高いレベルに設定される。また、その結果、コアＣＭＯＳ論理回路Ｃｏｒｅの入力Ｉｎに供給されるローレベルのテスト入力信号によりオンとなるＰＭＯＳＱｐ１の電流を、大幅に低減することが可能となる。この状態のコアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳのリーク電流は、電源電圧Ｖｄｄと接地電圧Ｖｓｓとの間に電圧を印加することよりその間に流れる電流から測定することが可能となる。図２２の半導体集積回路のその他の部分は、図２１に示した半導体集積回路と全く同一である。
【０１１０】
《ウエーハーテストとウエーハープロセス》
図２３は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。図２３に示すＭＯＳＬＳＩのチップＣｈｉｐが、図１に示したＭＯＳＬＳＩのチップＣｈｉｐと基本的に相違するのは、次の通りである。それは、図２３では、図１と同様に図２４（ａ）に示すようにＭＯＳＬＳＩのしきい値電圧Ｖｔｈが下限しきい値Ｌ＿Ｌｉｍ以下に低下したチップ群Ａのヒューズがカットされるだけではなく、図２４（ｂ）に示すように上限しきい値Ｈ＿Ｌｉｍ以上に上昇したチップ群Ｂのヒューズもカットされる。しかし、ＭＯＳＬＳＩのしきい値電圧Ｖｔｈが上限しきい値Ｈ＿Ｌｉｍ以上に上昇したチップ群Ｂに関しては、下記のように制御される。まず、ＰＭＯＳ制御部Ｃｎｔ＿Ｐの電圧生成部ＣＰ＿ＰからＰＭＯＳのＱｐｃ＿２を介してコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１のＮウェルに印加されるＮウェルバイアス電圧Ｖｐ＿１は電源電圧Ｖｄｄより若干低いレベルに変更される。また、ＮＭＯＳ制御部Ｃｎｔ＿Ｎの電圧生成部ＣＰ＿ＮからＮＭＯＳのＱｎｃ＿２を介してコアＣＭＯＳ論理回路ＣｏｒｅのＮＭＯＳＱｎ１のＰウェルに印加されるＰウェルバイアス電圧Ｖｎ＿１は接地電圧Ｖｓｓより若干高いレベルに変更される。この時の図２３に示した半導体集積回路の各部の電圧の関係が、図２５の左のカットの状態Ｃ（Ｂ）に示されている。図２５は、図２３に示した半導体集積回路の各部の電圧の関係を示す図である。図２５の左のカットの状態Ｃ（Ｂ）に示すように、ＰＭＯＳＱｐ１のＮウェルバイアス電圧Ｖｐ＿１はソースの電源電圧Ｖｄｄよりも若干低く設定され、ＮＭＯＳＱｎ１のＰウェルバイアス電圧Ｖｎ＿１はソースの接地電圧Ｖｓｓよりも若干高く設定されている。その結果、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳＱｐ１とＮＭＯＳＱｎ１とのしきい値電圧は、超高Ｖｔｈから低下されて、コアＣＭＯＳ論理回路Ｃｏｒｅの遅延時間は過大な状態から適正な状態に変化する。図２４は、図２３に示した半導体集積回路のしきい値電圧Ｖｔｈの分布を説明する図である。従って、図２４の上限しきい値Ｈ＿Ｌｉｍ以上に存在するチップ群Ｂは、上記の制御によって、再生チップ群Ｂ＿ｂｖに変化する。その結果、ＭＯＳＬＳＩのチップのコアＣＭＯＳ論理回路Ｃｏｒｅの全てのＰＭＯＳと全てのＮＭＯＳの平均的しきい値電圧Ｖｔｈが上限しきい値Ｈ＿Ｌｉｍ以下に低下して、チップ全体の遅延時間が低減されることができる。
【０１１１】
《オンチップのリーク電流測定と経時変化の補償》
図２６は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。図２６に示すＭＯＳＬＳＩのチップＣｈｉｐは、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳとＮＭＯＳのリーク電流の測定をオンチップで可能にするものである。図２６に示すＭＯＳＬＳＩのチップＣｈｉｐは、ウエーハー製造の段階で図８や図９に示すようにコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳとＮＭＯＳのリーク電流の測定が測定される。このウエーハー製造の段階でのリーク電流の測定結果に従って、不揮発性メモリ素子であるＥＥＰＲＯＭの制御メモリＣｎｔ＿ＭＭ１、ＭＭ２に不揮発的なプログラムが行われる。その結果、ウエーハー製造の段階でのコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳとＮＭＯＳのしきい値電圧のバラツキが、既に説明したように、補償されることができる。
【０１１２】
しかし、コアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳとＮＭＯＳのしきい値電圧の値は、ＬＳＩの長時間の過酷なストレスによる経時変化によって変動するものである。図２６に示すＭＯＳＬＳＩのチップＣｈｉｐでは、不揮発性メモリ素子であるＥＥＰＲＯＭに格納されたメンテナンスプログラムに従って制御ユニットＣｏｎｔは、オンチップで定期的にコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳとＮＭＯＳのリーク電流を測定する。ＰＭＯＳのリーク電流は外部電源Ｅｘｔ＿ＶｄｄとＰＭＯＳのソースとの間に接続された第１センス回路Ｉｄｄ＿Ｓｅｎｓｅにより測定され、ＮＭＯＳのリーク電流は外部接地Ｅｘｔ＿ＶｓｓとＮＭＯＳのソースとの間に接続された第２センス回路Ｉｓｓ＿Ｓｅｎｓｅにより測定されることができる。制御ユニットＣｏｎｔは、測定されたＰＭＯＳとＮＭＯＳのリーク電流が過去の値と所定の許容範囲以上に変化している場合に、新しい補償データを不揮発性メモリ素子であるＥＥＰＲＯＭの制御メモリＣｎｔ＿ＭＭ１、ＭＭ２に不揮発的にプログラムする。その結果、ＬＳＩの長時間の過酷なストレスによる経時変化によるコアＣＭＯＳ論理回路ＣｏｒｅのＰＭＯＳとＮＭＯＳのしきい値電圧の変動が、補償されることができる。
【０１１３】
≪内蔵ＳＲＡＭ≫
図２７は、図１から図２６までで説明したコアＣＭＯＳ論理回路Ｃｏｒｅと伴に半導体集積回路のチップに形成される内蔵ＳＲＡＭを示す回路図である。図２７において、半導体集積回路のチップＣｈｉｐの内部の内蔵ＳＲＡＭ（スタティックランダムアクセスメモリ）はｎ行とｍ列とにマトリックス状に配置された複数のセルＣｅｌｌ００…Ｃｅｌｌｎｍを含んでいる。各セルのそれぞれは、１ビットのＣＭＯＳ・ＳＲＡＭメモリセルである。また、半導体集積回路のチップＣｈｉｐは、ＳＲＡＭの特性バラツキを補償するための制御メモリＣｎｔ＿ＭＭ１、Ｃｎｔ＿ＭＭ２と、制御スイッチＣｎｔ＿ＳＷとを含んでいる。制御スイッチＣｎｔ＿ＳＷは、ＰＭＯＳ制御部Ｐ＿ＣｎｔとＮＭＯＳ制御部Ｎ＿Ｃｎｔとを含んでいる。
【０１１４】
《ＳＲＡＭメモリセルの構成》
例えば、１ビットのＳＲＡＭメモリセルＣｅｌｌ００は、電源電圧Ｖｄｄにソースが接続されたＰＭＯＳのＱｐ１、Ｑｐ２と、接地電圧Ｖｓｓにソースが接続されたＮＭＯＳのＱｎ１、Ｑｎ２と、ワード線ＷＬ０にゲートが接続されたＮＭＯＳのＱｎ３、Ｑｎ４とを含んでいる。ＰＭＯＳのＱｐ１、Ｑｐ２は一対の負荷トランジスタとして動作して、ＮＭＯＳのＱｎ１、Ｑｎ２は一対の駆動トランジスタとして動作して、ＮＭＯＳのＱｎ３、Ｑｎ４は一対の転送トランジスタとして動作する。負荷ＰＭＯＳのＱｐ１のドレインと駆動ＮＭＯＳのＱｎ１のドレインとは一方の記憶保持ノードＮ１に接続され、負荷ＰＭＯＳのＱｐ２のドレインと駆動ＮＭＯＳのＱｎ２のドレインとは他方の記憶保持ノードＮ２に接続されている。負荷ＰＭＯＳのＱｐ１のゲートと駆動ＮＭＯＳのＱｎ１のゲートとは他方の記憶保持ノードＮ２に接続され、負荷ＰＭＯＳのＱｐ２のゲートと駆動ＮＭＯＳのＱｎ２のゲートとは一方の記憶保持ノードＮ１に接続されている。その結果、ワード線ＷＬ０が非選択レベルである低レベルで一対の転送ＭＯＳトランジスタＱｎ３、Ｑｎ４がオフの間の情報保持モードでは、一対の記憶保持ノードＮ１、Ｎ２の記憶情報が保持されることができる。
【０１１５】
情報書き込みモードでは、ワード線ＷＬ０が選択レベルである高レベルに駆動され、一対の転送ＭＯＳトランジスタＱｎ３、Ｑｎ４がオン状態となる。一対のデータ線ＤＬ０、／ＤＬ０の情報が一対の転送ＭＯＳトランジスタＱｎ３、Ｑｎ４を介して一対の記憶保持ノードＮ１、Ｎ２に書き込まれる。
【０１１６】
情報読み出しモードでも、ワード線ＷＬ０が選択レベルである高レベルに駆動され、一対の転送ＭＯＳトランジスタＱｎ３、Ｑｎ４がオン状態となる。一対の記憶保持ノードＮ１、Ｎ２に保持されている一対の保持データは一対の転送ＭＯＳトランジスタＱｎ３、Ｑｎ４を介して一対のデータ線ＤＬ０、／ＤＬ０に読み出されることができる。
【０１１７】
《ＳＲＡＭメモリセルの動作限界》
図２８（ａ）は、ＳＲＡＭメモリセルのＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）とＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜とのばらつきに依存するＳＲＡＭメモリセルの電気的特性を示す図である。同図の横軸はＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）を示し、同図の縦軸はＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜を示している。また、同図には、ＳＲＡＭメモリセルの読み出し動作の限界線Ｌｉｍ＿Ｒｄと書き込み動作の限界線Ｌｉｍ＿Ｗｒも示している。更に、同図で、領域Ｒｅ１、Ｒｅ２、Ｒｅ３、Ｒｅ４からなるひし形はＳＲＡＭメモリセルのＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）とＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜とのばらつきの分布を示している。
【０１１８】
《読み出し動作の限界》
ＳＲＡＭメモリセルのしきい値電圧の分布が図２８（ａ）の読み出し動作の限界線Ｌｉｍ＿Ｒｄの下に位置するとＳＲＡＭメモリセルからの正常な読み出しが可能となり、ＳＲＡＭメモリセルのしきい値電圧の分布が図２８（ａ）の読み出し動作の限界線Ｌｉｍ＿Ｒｄの上に位置するとＳＲＡＭメモリセルからの正常な読み出しが不可能となる。ＳＲＡＭメモリセルのしきい値電圧の分布が図２８（ａ）の読み出し動作の限界線Ｌｉｍ＿Ｒｄの上に位置することは、領域Ｒｅ２や領域Ｒｅ４のようにＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）が低すぎることに対応している。尚、領域Ｒｅ４はＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜も低すぎる状態となっており、領域Ｒｅ２はＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜は適切な値となっているものである。領域Ｒｅ２や領域Ｒｅ４のようにＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）が低すぎると、ＳＲＡＭメモリセルの読み出し動作で一対の記憶保持ノードＮ１、Ｎ２の一方の低レベルの記憶情報の破壊が生じる。これは、ＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）の低下により、一対の転送ＭＯＳトランジスタＱｎ３、Ｑｎ４の電流が過大となることに起因する。すなわち、ＳＲＡＭメモリセルの読み出し動作時に読み出しのためのセンスアンプのバイアス電圧（通常は、電源電圧Ｖｄｄの半分の電圧）からの電流が転送ＭＯＳトランジスタを介して低レベルの記憶保持ノードに流入するので、低レベルの記憶情報の破壊が生じるものである。従って、図２８（ａ）の領域Ｒｅ２や領域Ｒｅ４で読み出し動作の限界線Ｌｉｍ＿Ｒｄの上に位置するＭＯＳＬＳＩのチップは、本発明の以前では不良品として破棄されていた。
【０１１９】
《書き込み動作の限界》
また、ＳＲＡＭメモリセルのしきい値電圧の分布が図２８（ａ）の書き込み動作の限界線Ｌｉｍ＿Ｗｒの上に位置するとＳＲＡＭメモリセルからの正常な書き込みが可能となり、ＳＲＡＭメモリセルのしきい値電圧の分布が図２８（ａ）の書き込み動作の限界線Ｌｉｍ＿Ｗｒの下に位置するとＳＲＡＭメモリセルからの正常な書き込みが不可能となる。ＳＲＡＭメモリセルのしきい値電圧の分布が図２８（ａ）の書き込み動作の限界線Ｌｉｍ＿Ｗｒの下に位置することは、領域Ｒｅ３や領域Ｒｅ４のようにＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜が低すぎることに対応している。尚、領域Ｒｅ４はＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）も低すぎる状態となっており、領域Ｒｅ３はＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）は適切な値となっているものである。領域Ｒｅ３や領域Ｒｅ４のようにＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜が低すぎると、ＳＲＡＭメモリセルの書き込み動作で記憶保持ノードへの低レベルの書き込みができなくなる。これは、ＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜の低下により、一対の負荷ＰＭＯＳＱｐ１、Ｑｐ２の電流が過大となることに起因する。すなわち、ＳＲＡＭメモリセルの書き込み時には一対の記憶保持ノードＮ１、Ｎ２に、一対の転送ＭＯＳトランジスタＱｎ３、Ｑｎ４を介して一対のデータ線ＤＬ０、／ＤＬ０の情報が伝達される。特に、低レベル側情報が伝達されることにより、ＳＲＡＭメモリセルに新しい情報が書き込まれることができる。しかし、一対の負荷ＰＭＯＳＱｐ１、Ｑｐ２の電流が過大となることにより、低レベル側情報が伝達されなくなってしまう。従って、図２８（ａ）の領域Ｒｅ３や領域Ｒｅ４で書き込み動作の限界線Ｌｉｍ＿Ｗｒの下に位置するＭＯＳＬＳＩのチップは、本発明の以前では不良品として破棄されていた。
【０１２０】
《内蔵ＳＲＡＭのための制御メモリと制御スイッチ》
図２７に示す半導体集積回路のチップＣｈｉｐでは、ＳＲＡＭの特性バラツキを補償するための制御メモリＣｎｔ＿ＭＭ１、Ｃｎｔ＿ＭＭ２と制御スイッチＣｎｔ＿ＳＷとは、極めて重要な補償機能を実行する。
【０１２１】
図２７に示す半導体集積回路のチップＣｈｉｐでは、ＳＲＡＭの特性バラツキを補償する前に、補償されるべきチップをウエーハから選別するものである。この補償されるべきチップは、図２８（ａ）の領域Ｒｅ２、Ｒｅ４で読み出し動作の限界線Ｌｉｍ＿Ｒｄの上に位置する低しきい値電圧Ｖｔｈ（Ｎ）のチップと、図２８（ａ）の領域Ｒｅ３、Ｒｅ４で書き込み動作の限界線Ｌｉｍ＿Ｗｒの下に位置する低しきい値電圧｜Ｖｔｈ（Ｐ）｜のチップである。
【０１２２】
《内蔵ＳＲＡＭのための制御メモリへのプログラム》
ウエーハ選別で選別された低しきい値電圧Ｖｔｈ（Ｎ）のチップの制御メモリＣｎｔ＿ＭＭ２にはＮＭＯＳ低しきい値電圧情報が不揮発的にプログラムされ、ウエーハ選別で選別された低しきい値電圧｜Ｖｔｈ（Ｐ）｜のチップ制御メモリＣｎｔ＿ＭＭ１にはＰＭＯＳ低しきい値電圧情報が不揮発的にプログラムされる。この低しきい値電圧情報がプログラムされたＭＯＳＬＳＩのチップＣｈｉｐの動作開始の初期時には、Ｃｎｔ＿ＭＭ１、Ｃｎｔ＿ＭＭ２の出力信号Ｃｎｔ＿Ｓｇ１、Ｃｎｔ＿Ｓｇ２は例えばローレベルの接地電圧Ｖｓｓ（ＧＮＤ）となる。
【０１２３】
《内蔵ＳＲＡＭのため制御スイッチの構成》
まず、ＰＭＯＳ制御部Ｐ＿Ｃｎｔは、ＰＭＯＳのＱｐｃ＿１、ＰＭＯＳのＱｐｃ＿２、インバータＩｎｖ＿ｐにより構成されている。ＰＭＯＳ制御部Ｐ＿Ｃｎｔでは、ＰＭＯＳのＱｐｃ＿１のソースには電源電圧Ｖｄｄが印加され、ＰＭＯＳのＱｐｃ＿２のソースには電源電圧Ｖｄｄよりも高いＮウェルバイアス電圧Ｖｐ＿１が印加されている。ＰＭＯＳのＱｐｃ＿１のドレインとＰＭＯＳのＱｐｃ＿２のドレインとは、ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のＮウェルＮ＿Ｗｅｌｌに接続されている。
【０１２４】
また、ＮＭＯＳ制御部Ｎ＿Ｃｎｔは、ＮＭＯＳのＱｎｃ＿１、ＮＭＯＳのＱｎｃ＿２、インバータＩｎｖ＿ｎにより構成されている。ＮＭＯＳ制御部Ｎ＿Ｃｎｔでは、ＮＭＯＳのＱｎｃ＿１のソースには接地電圧Ｖｓｓが印加され、ＮＭＯＳのＱｎｃ＿２のソースには接地電圧Ｖｓｓよりも低いＰウェルバイアス電圧Ｖｎ＿１が印加される。ＮＭＯＳのＱｎｃ＿１のドレインとＮＭＯＳのＱｎｃ＿２のドレインとは、ＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４のＰウェルＰ＿Ｗｅｌｌに接続されている。
【０１２５】
《内蔵ＳＲＡＭのため制御スイッチによる基板バイアス電圧の制御》
制御メモリＣｎｔ＿ＭＭ１、２の出力信号Ｃｎｔ＿Ｓｇ１、２がハイレベルとなると、ＰＭＯＳ制御部Ｐ＿ＣｎｔのＰＭＯＳのＱｐｃ＿１がオンとなりＮＭＯＳ制御部Ｎ＿ＣｎｔのＮＭＯＳのＱｎｃ＿１がオンとなる。すると、電源電圧ＶｄｄがＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のＮウェルＮ＿ＷｅｌｌにＰＭＯＳ基板バイアス電圧Ｖｂｐとして印加され、接地電圧ＶｓｓがＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４のＰウェルＰ＿ＷｅｌｌにNＭＯＳ基板バイアス電圧Ｖｂｎとして印加される。一方、ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のソースと駆動ＮＭＯＳＱｎ１、Ｑｎ２のソースとには、電源電圧Ｖｄｄと接地電圧Ｖｓｓとがそれぞれ供給されている。従って、ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のソースとＮウェルＮ＿Ｗｅｌｌとには電源電圧Ｖｄｄが共通に印加され、ＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２のソースとＰウェルＰ＿Ｗｅｌｌとには接地電圧Ｖｓｓが共通に印加されている。
【０１２６】
制御メモリＣｎｔ＿ＭＭ１の出力信号Ｃｎｔ＿Ｓｇ１がハイレベルからローレベルとなると、ＰＭＯＳ制御部Ｐ＿ＣｎｔのＰＭＯＳのＱｐｃ＿２がオンとなる。すると、電源電圧Ｖｄｄよりも高いＮウェルバイアス電圧Ｖｐ＿１が、ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のＮウェルＮ＿ＷｅｌｌにＰＭＯＳ基板バイアス電圧Ｖｂｐとして印加される。ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のソースには電源電圧Ｖｄｄが印加されているので、ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のソースに印加された電源電圧Ｖｄｄに対して、ＮウェルＮ＿Ｗｅｌｌに印加されている高いＮウェルバイアス電圧Ｖｐ＿１は逆バイアスとなる。その結果、ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２は、低しきい値電圧から高しきい値電圧｜Ｖｔｈ（Ｐ）｜に制御されることができる。
【０１２７】
制御メモリＣｎｔ＿ＭＭ２の出力信号Ｃｎｔ＿Ｓｇ２がハイレベルからローレベルとなると、ＮＭＯＳ制御部Ｎ＿ＣｎｔのＮＭＯＳのＱｎｃ＿２がオンとなる。すると、接地電圧Ｖｓｓよりも低いＰウェルバイアス電圧Ｖｎ＿１が、駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４のＰウェルＰ＿ＷｅｌｌにＮＭＯＳ基板バイアス電圧Ｖｂｎとして印加される。ＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２のソースには接地電圧Ｖｓｓが印加されているので、ＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２のソースに印加された接地電圧Ｖｓｓに対して、ＰウェルＰ＿Ｗｅｌｌに印加されている低いＰウェルバイアス電圧Ｖｎ＿１は逆バイアスとなる。その結果、ＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４は、低しきい値電圧から高しきい値電圧Ｖｔｈ（Ｎ）に制御されることができる。
【０１２８】
図２９は、制御メモリＣｎｔ＿ＭＭ１、２の出力信号Ｃｎｔ＿Ｓｇ１、２のレベル変化により、ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２のＰＭＯＳ基板バイアス電圧ＶｂｐとＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４のＮＭＯＳ基板バイアス電圧Ｖｂｎの変化を示す図である。図２９の左から右に変化することで、ＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２は低しきい値電圧から高しきい値電圧｜Ｖｔｈ（Ｐ）｜に制御され、ＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４は、低しきい値電圧から高しきい値電圧Ｖｔｈ（Ｎ）に制御されることができる。
【０１２９】
図３０は、制御メモリＣｎｔ＿ＭＭ１、２の出力信号Ｃｎｔ＿Ｓｇ１、２のレベル変化によって図２８（ａ）で読み出し動作の限界線Ｌｉｍ＿Ｒｄと書き込み動作の限界線Ｌｉｍ＿Ｗｒとに近接した領域Ｒｅ２、Ｒｅ３、Ｒｅ４に対応するチップＣｈｉｐ２、Ｃｈｉｐ３、Ｃｈｉｐ４に印加される基板バイアス電圧Ｖｂｐ、Ｖｂｎを示す図である。図２８（ａ）で読み出し動作の限界線Ｌｉｍ＿Ｒｄと書き込み動作の限界線Ｌｉｍ＿Ｗｒとに近接していない領域Ｒｅ１に対応するチップＣｈｉｐ１では、ＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）とＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜とは適切な値となっている。従って、領域Ｒｅ１に対応するチップＣｈｉｐ１では、ＰＭＯＳ基板バイアス電圧Ｖｂｐは電源電圧Ｖｄｄに設定され、ＮＭＯＳ基板バイアス電圧Ｖｂｎは接地電圧Ｖｓｓに設定されている。図２８（ａ）で読み出し動作の限界線Ｌｉｍ＿Ｒｄに近接した領域Ｒｅ２、Ｒｅ４に対応するチップＣｈｉｐ２、Ｃｈｉｐ４では、ＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）が低しきい値電圧の状態となっている。これらのチップＣｈｉｐ２、Ｃｈｉｐ４では、制御メモリＣｎｔ＿ＭＭ２の出力信号Ｃｎｔ＿Ｓｇ２がローレベルとなる。従って、接地電圧Ｖｓｓよりも低レベル（−０．５Ｖ）のＮＭＯＳ基板バイアス電圧Ｖｂｎが印加されるＳＲＡＭメモリセルの駆動ＮＭＯＳＱｎ１、Ｑｎ２、転送ＮＭＯＳＱｎ３、Ｑｎ４は、低しきい値電圧から高しきい値電圧Ｖｔｈ（Ｎ）に制御されることができる。図２８（ａ）で書き込み動作の限界線Ｌｉｍ＿Ｗｒに近接した領域Ｒｅ３、Ｒｅ４に対応するチップＣｈｉｐ３、Ｃｈｉｐ４では、ＰＭＯＳのしきい値電圧の絶対値｜Ｖｔｈ（Ｐ）｜が低しきい値電圧の状態となっている。これらのチップＣｈｉｐ３、Ｃｈｉｐ４では、制御メモリＣｎｔ＿ＭＭ１の出力信号Ｃｎｔ＿Ｓｇ１がローレベルとなる。従って、電源電圧Ｖｄｄ（１．２Ｖ）よりも高レベル（１．７Ｖ）のＰＭＯＳ基板バイアス電圧Ｖｂｐが印加されるＳＲＡＭメモリセルの負荷ＰＭＯＳＱｐ１、Ｑｐ２は、低しきい値電圧から高しきい値電圧｜Ｖｔｈ（Ｐ）｜に制御されることができる。
【０１３０】
図２８（ｂ）は、図３０で説明した制御メモリＣｎｔ＿ＭＭ１、２と制御スイッチＣｎｔ＿ＳＷとを利用したチップへの基板バイアス電圧の印加により、チップの動作時の実効的なしきい値電圧が適正な値に制御される結果、ＭＯＳＬＳＩの製造歩留まりが向上する様子を示す図である。同図に示すように、図２８（ａ）で読み出し動作の限界線Ｌｉｍ＿Ｒｄに近接した領域Ｒｅ２、Ｒｅ４に対応するチップＣｈｉｐ２、Ｃｈｉｐ４では、動作開始後にＮＭＯＳのしきい値電圧Ｖｔｈ（Ｎ）は実効的にΔＶｔｈ（Ｎ）増加する。従って、Ｃｈｉｐ２、Ｃｈｉｐ４の全てのＳＲＡＭメモリセルは、正常な読み出し動作を行うことが可能となる。また、図２８（ａ）で書き込み動作の限界線Ｌｉｍ＿Ｗｒに近接した領域Ｒｅ３、Ｒｅ４に対応するチップＣｈｉｐ３、Ｃｈｉｐ４では、動作開始後にＰＭＯＳのしきい値電圧の絶対値|Ｖｔｈ（Ｐ）｜は実効的にΔ|Ｖｔｈ（Ｐ）｜増加する。従って、Ｃｈｉｐ３、Ｃｈｉｐ４の全てのＳＲＡＭメモリセルは、正常な書き込み動作を行うことが可能となる。
【０１３１】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１３２】
例えば、本発明はシステムＬＳＩにも適用することもできる。
【０１３３】
≪システムＬＳＩ≫
図３１は、チップ内部にＣＰＵコアＣＰＵ＿ＣｏｒｅとロジックコアＬｏｇｉｃ＿ＣｏｒｅとＳＲＡＭコアＳＲＡＭ＿ＣｏｒｅとアナログコアＡｎａｌｏｇ＿Ｃｏｒｅとを含むシステムＬＳＩを示す図である。これらの４つのコアは、それぞれ、ＣＭＯＳで構成されている。
【０１３４】
左上のＣＰＵコアＣＰＵ＿Ｃｏｒｅと右上のロジックコアＬｏｇｉｃ＿Ｃｏｒｅとでは、図１から図２６までで説明したコアＣＭＯＳ論理回路Ｃｏｒｅと同様に、小さなオーバーヘッドでＭＯＳトランジスタのしきい値電圧のバラツキを補償することができる。
【０１３５】
左下のＳＲＡＭコアＳＲＡＭ＿Ｃｏｒｅでは、図２７から図３０までで説明したＳＲＡＭコアと同様に、内蔵ＳＲＡＭを高い製造歩留で製造可能とすることができる。また、内蔵ＳＲＡＭの読み出し動作と書き込み動作との不良の原因となる駆動ＮＭＯＳ、負荷ＰＭＯＳ、転送ＮＭＯＳの各しきい値電圧のバラツキを補償することもできる。
【０１３６】
右下のアナログコアＡｎａｌｏｇ＿Ｃｏｒｅは、例えばＣＭＯＳ増幅器やＣＭＯＳ発振器を含む。不揮発性メモリとしてのＥＥＰＲＯＭ４の制御メモリＣｎｔ＿ＭＭ１、ＭＭ２に格納された制御情報により、アナログコアＡｎａｌｏｇ＿ＣｏｒｅのＰＭＯＳ基板バイアス電圧とＮＭＯＳ基板バイアス電圧とを調整することができる。従って、アナログコアＡｎａｌｏｇ＿ＣｏｒｅのＣＭＯＳ増幅器やＣＭＯＳ発振器のＰＭＯＳとＮＭＯＳのしきい値電圧のバラツキを補償できるので、ＣＭＯＳ増幅器やＣＭＯＳ発振器の電気的特性を高精度に設定することができる。右下のアナログコアＡｎａｌｏｇ＿Ｃｏｒｅは、アナログ信号をディジタル信号に変換するＡ／Ｄ変換器と、ディジタル信号をアナログ信号に変換するＤ／Ａ変換器を含むことができる。これらの変換器のＰＭＯＳとＮＭＯＳのしきい値電圧のバラツキを補償できるので、Ａ／Ｄ変換やＤ／Ａ変換の変換精度を向上することができる。
【０１３７】
《ＳＯＩデバイス》
図３２は、本発明の更に他の１つの実施の形態による半導体集積回路の断面構造を示す図である。図３２に示すＭＯＳＬＳＩは、ＳＯＩ構造を採用している。尚、ＳＯＩは、Silicon-On-Insulatorの略である。
【０１３８】
図３２に示すように、ＳＯＩ構造は、例えばＰ型のシリコン基板Ｐ＿Ｓｕｂを下層に有する。下層のシリコン基板Ｐ＿Ｓｕｂの表面にはＮウェルＮ＿ＷｅｌｌとＰウェルＰ＿Ｗｅｌｌとが形成される。尚、ＮウェルＮ＿ＷｅｌｌとＰウェルＰ＿Ｗｅｌｌとの間には、絶縁物素子分離領域としてのＳＴＩ層が形成されている。尚、ＳＴＩは、Shallow Trench Isolationの略である。
【０１３９】
ＮウェルＮ＿ＷｅｌｌとＰウェルＰ＿Ｗｅｌｌとが形成されたシリコン基板Ｐ＿Ｓｕｂの表面には、薄い絶縁膜（Insulator）が形成されている。
【０１４０】
この薄い絶縁膜（Insulator）の上には、シリコン（Silicon）層が形成される。シリコン層の左には、ＰＭＯＳＱｐ１の高不純物濃度のＰ型ソース領域とＰ型ドレイン領域と超低ドーズ量に制御されたN型チャンネル領域とが形成される。シリコン層の右には、ＮＭＯＳＱｎ１の高不純物濃度のN型ソース領域とＮ型ドレイン領域と超低ドーズ量に制御されたＰ型チャンネル領域とが形成される。
【０１４１】
薄い絶縁膜としての酸化膜は、シリコン層に埋め込まれているので、薄い絶縁膜は埋め込み酸化膜（Buried Oxide、BOX）と呼ばれる。ＰＭＯＳＱｐ１の超低ドーズ量に制御されたN型チャンネル領域は完全に空乏化され、ＮＭＯＳＱｎ１の超低ドーズ量に制御されたＰ型チャンネル領域も完全に空乏化される。従って、ＰＭＯＳＱｐ１とＮＭＯＳＱｎ１とは、完全空乏化（fully-depleted、FD）のＳＯＩトランジスタである。この完全空乏化ＳＯＩトランジスタのＰＭＯＳＱｐ１とＮＭＯＳＱｎ１のしきい値電圧は、バックゲートと呼ばれる薄い絶縁膜の直下のＮウェルＮ＿ＷｅｌｌとＰウェルＰ＿Ｗｅｌｌの基板バイアス電圧により制御されることができる。このような、BOX FD-SOIトランジスタはドレインとウェルとの間の接合容量を大幅に削減することができるので、高速・低消費電力のＭＯＳＬＳＩに最適である。
【０１４２】
また、本発明はシステムＬＳＩ以外にも、マイクロプロセッサやベースバンド信号処理ＬＳＩの種々の用途の半導体集積回路を高い製造歩留で製造すると伴にアクティブモードでの信号処理の動作消費電力と信号遅延量の変動を軽減する際に広く適用することができる。
【図面の簡単な説明】
【０１４３】
【図１】図１は、ＭＯＳトランジスタの基板としてのウェルへのバイアス制御によりＬＳＩのチップ間のバラツキの補償を可能にする本発明の１つの実施の形態による半導体集積回路を示す回路図である。
【図２】図２は、図１に示したＬＳＩのチップの制御メモリの構成の例を示す回路図である。
【図３】図３は、図１に示した半導体集積回路の各部の電圧の関係を示す図である。
【図４】図４は、製造されたＭＯＳＬＳＩのしきい値電圧の分布を説明する図である。
【図５】図５は、制御メモリと制御スイッチをＬＳＩチップ内部でコアＣＭＯＳ論理回路の周辺に配置したレイアウトを示す図である。
【図６】図６は、図１の制御スイッチに対応する複数の制御スイッチをＬＳＩチップ内部でコアＣＭＯＳ論理回路の内部に配置したレイアウトを示す図である。
【図７】図７は、図１の制御スイッチに対応する複数の制御スイッチをＬＳＩチップ内部でコアＣＭＯＳ論理回路の内部に配置した他のレイアウトを示す図である。
【図８】図８は、図１に示すＬＳＩのチップを多数個含むウエーハーテストを説明する図である。
【図９】図９は、ウエーハーテストとウエーハープロセスとのフローを含む半導体集積回路の製造方法を説明する図である。
【図１０】図１０は、本発明の他の１つの実施の形態による半導体集積回路を示す回路図である。
【図１１】図１１は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。
【図１２】図１２は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。
【図１３】図１３は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。
【図１４】図１４は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。
【図１５】図１５は、コアＣＭＯＳ論理回路のＮＭＯＳのしきい値電圧とＰＭＯＳしきい値電圧の絶対値とのばらつきによるコアＣＭＯＳ論理回路の電気的特性の変動を示す図である。
【図１６】図１６は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。
【図１７】図１７は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。
【図１８】図１８は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。
【図１９】図１９は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。
【図２０】図２０は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。
【図２１】図２１は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。
【図２２】図２２は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。
【図２３】図２３は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。
【図２４】図２４は、図２３に示した半導体集積回路のしきい値電圧の分布を説明する図である。
【図２５】図２５は、図２３に示した半導体集積回路の各部の電圧の関係を示す図である。
【図２６】図２６は、本発明の更に他の１つの実施の形態による半導体集積回路を示す回路図である。
【図２７】図２７は、図１から図２６までで説明したコアＣＭＯＳ論理回路と伴に半導体集積回路のチップに形成される内蔵ＳＲＡＭを示す回路図である。
【図２８】図２８は、ＳＲＡＭメモリセルのＮＭＯＳのしきい値電圧とＰＭＯＳのしきい値電圧の絶対値とのばらつきに依存するＳＲＡＭメモリセルの電気的特性を示す図である。
【図２９】図２９は、制御メモリの出力信号のレベル変化により、ＳＲＡＭメモリセルの負荷ＰＭＯＳのＰＭＯＳ基板バイアス電圧とＳＲＡＭメモリセルの駆動ＮＭＯＳ、転送ＮＭＯＳのＮＭＯＳ基板バイアス電圧の変化を示す図である。
【図３０】図３０は、制御メモリの出力信号のレベル変化によって読み出し動作の限界線と書き込み動作の限界線とに近接した領域に対応するチップに印加される基板バイアス電圧を示す図である。
【図３１】図３１は、チップ内部にＣＰＵコアとロジックコアとＳＲＡＭコアとアナログコアとを含むシステムＬＳＩを示す図である。
【図３２】図３２は、本発明の更に他の１つの実施の形態による半導体集積回路の断面構造を示す図である。
【符号の説明】
【０１４４】
Ｃｈｉｐ  チップ
Ｃｏｒｅ  コア
Ｑｐ１  ＰＭＯＳ
Ｑｎ１  ＮＭＯＳ
Ｎ＿Ｗｅｌｌ  Ｎウェル
Ｐ＿Ｗｅｌｌ  Ｐウェル
Ｃｎｔ＿ＭＭ  制御メモリ
Ｃｎｔ＿ＳＷ  制御スイッチ
Ｐ＿Ｃｎｔ  ＰＭＯＳ制御部
Ｎ＿Ｃｎｔ  ＮＭＯＳ制御部
Ｑｐｃ１、Ｑｐｃ２  ＰＭＯＳ
Ｑｎｃ１、Ｑｎｃ２  ＮＭＯＳ
Ｖｄｄ  電源電圧
Ｖｓｓ  接地電圧
Ｖｐ＿１  Ｎウェルバイアス電圧
Ｖｎ＿１  Ｐウェルバイアス電圧
Ｖｂｐ  ＰＭＯＳ基板バイアス配線
Ｖｂｎ  ＮＭＯＳ基板バイアス配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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