(57)【要約】      （修正有）【課題】素子構造部にダメージを与えずに側壁スペーサ膜等を除去し、高集積化された高性能な半導体装置を製造することができる半導体装置の製造方法を提供する。【解決手段】被処理基体上にＧｅＣＯＨまたはＧｅＣＨからなる第１の薄膜を形成すると、この第１の薄膜の一部を除去する工程と、第１の薄膜の除去された部位を介して被処理基体に所定の処理を施す処理工程と、第1の薄膜を除去する工程とを備えたことを特徴とする。ＧｅＣＯＨまたはＧｅＣＨからなる側壁スペーサ膜３０を用い、ソース、ドレイン領域形成処理を行った後、これを除去する。【選択図】図３
2008124441.tif 000002
【特許請求の範囲】
【請求項１】
被処理基体上にＧｅＣＯＨまたはＧｅＣＨからなる第１の薄膜を形成する工程と、
該第１の薄膜の一部を除去する工程と、
前記第１の薄膜の除去された部位を介して前記被処理基体に所定の処理を施す処理工程と、
前記第1の薄膜を除去する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記被処理基体が、少なくともゲート絶縁膜とゲート電極とが形成されたシリコン基板であり、
前記処理工程が、前記第１の薄膜の除去された部位を介して前記被処理体に所定の元素のイオンを注入する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記処理工程は、前記被処理基体上の前記第1の薄膜上に第２の薄膜を堆積する工程と前記第１の薄膜の除去された部位を介して前記被処理基体と前記第２の薄膜とが化学反応して第３の薄膜を形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１の薄膜を除去する工程は、前記第３の薄膜を残して前記第1の薄膜とともに第2の薄膜を除去することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１の薄膜を除去する工程は、ウェットエッチング法を用いて行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記ウェットエッチング法は、Ｈ２ＳＯ４とＨ２Ｏ２とを含むエッチング液を用いて行うことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記処理工程は、前記第１の薄膜の除去された部位を介して前記被処理基体の一部を除去する工程を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記被処理基体は層間絶縁膜を含み、
前記被処理基体の一部を除去する工程は、前記被処理基体に含まれた層間絶縁膜の一部を除去する工程であることを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はマスク薄膜の開口部を介して被処理基体に選択的に処理を施す工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
図５に従来の典型的なMOS型トランジスタの断面を示す。ゲート電極１０４の側壁にはいわゆる側壁スペーサ膜１０５と呼ばれる膜が形成されているが、近年、この膜を容易に除去する技術が求められている。以下に、その技術背景について説明する。
【０００３】
ＭＯＳトランジスタのソース１０１とドレイン１０２の間には、短チャネル効果を抑制するために、ソース１０１とドレイン１０２よりも浅く、かつドーパント濃度の低いエクステンション１０３と呼ばれる領域が形成されている。ソース１０１およびドレイン１０２とエクステンション１０３とは、ドーパント濃度とｐｎ接合の深さが異なる。
【０００４】
従来の半導体装置の製造方法ではゲート電極１０４の形成後、エクステンション１０３を先に形成し、次に深いソース１０１とドレイン１０２を形成していた。ソース１０１とドレイン１０２を形成するためにイオン注入を行った後、これらを活性化するために高温（１０００℃程度）の熱処理を行う。
【０００５】
しかし、このような従来の製造方法ではソース１０１、及びドレイン１０２の領域形成の際にエクステンション１０３も高温で熱処理されてしまい、エクステンション１０３の領域の不純物が拡散し、設計値よりも深く広がってしまうという不都合があった。
【０００６】
これに対し、ソース１０１、及びドレイン１０２の領域を形成した後、マスクとして用いられた側壁スペーサ膜１０５（ｓｉｄｅ  ｗａｌｌ  ｓｐａｃｅｒ）を除去し、その後エクステンション１０３の形成を行う方法が提案されている。ソース１０１、及びドレイン１０２の領域形成をエクステンション１０３の領域形成よりも先に行うことで、エクステンション１０３の領域を高温にさらすことなく、その接合深さを設計値どおりに制御することが可能になる。
【０００７】
但し、この場合、ソース１０１、及びドレイン１０２の領域形成時にマスクとして用いた側壁スペーサ膜１０５を残渣がなく且つエクステンション１０３の領域となる下地にダメージを与えずに除去する必要があるが、一般に側壁スペーサ膜１０５として用いられるシリコン窒化膜をドライエッチング法で除去する際には下地にダメージを与えるおそれがあり、ウェットエッチング法で除去しようとすると条件によっては残渣が残り易いという問題点があった。
【０００８】
上述した例に限らず、次のようなプロセスにおいても同様の問題があった。
【０００９】
従来、素子を微細化すれば性能の向上が期待できた。例えば、ＭＯＳ型トランジスタの場合、スケーリング則に則って微細化すれば、トランジスタのドレイン電流が増大した。ドレイン電流が増大するということは信号伝達速度が速いということであり、ＭＰＵやメモリデバイスの高速化に繋がった。
【００１０】
ところが、数十ナノメートルまで微細化されるとパターンサイズを縮小しても、トランジスタの性能は期待されるほどには向上しなくなった。そのため、最近では、キャリアの移動度を増大させる歪シリコン技術が注目を集めている。
【００１１】
ドレイン電流は簡単には下記の式（１）で表される。
【数１】
2008124441.tif 000003
【００１２】
ここでＩdはドレイン電流、ＷとＬはチャネル幅とチャネル長、Ｖｇはゲートに印加される電圧（ゲート電圧）、Ｖｔはしきい値電圧（トランジスタがオンする電圧）、μは電子やホールなどキャリアの移動度、Ｃｏｘはゲート絶縁膜の容量である。
【００１３】
チャネル部のシリコンを歪ませて移動度を向上させる技術は、上の（１）式の中でμを増大させ、結果としてドレイン電流Ｉｄの増大を目的とした技術である。
【００１４】
シリコンを歪ませる方法には２つの方法が報告されている、ここでは本発明に係わる応力の大きな窒化シリコン膜を堆積してチャネル部に応力を印加する方法を図面を用いて説明する。
【００１５】
図５では最上部に応力の大きな窒化シリコン膜１０６が形成されている。より詳しくは、ｎ型トランジスタの上には引っ張り力の大きな窒化シリコン膜を堆積してチャネル部に引っ張り応力を印加し、ｐ型トランジスタの上には圧縮応力の大きな窒化シリコン膜を堆積してチャネル部に圧縮応力を印加する。この結果、ｎ型トランジスタでは電子の移動度は向上し、ｐ型トランジスタではホールの移動度が増大する。
【００１６】
しかし、図５から明らかなように、ソース１０１、及びドレイン１０２を形成するために使われた側壁スペーサ膜１０５がゲート電極１０４の両側に残っており、これを介してチャネル部に応力を印加する構造となっている。そのため、窒化シリコン膜の応力が充分にチャネル部に伝わらない。応力を充分に印加するためには側壁スペーサ膜１０５を除去し、ゲートに対して直接窒化シリコン膜を堆積する方が好ましい。
【００１７】
しかし、側壁スペーサ膜１０５には窒化シリコン膜（熱ＣＶＤまたはプラズマＣＶＤで堆積された膜）が使用されており、これを除去するためには一般には熱リン酸が使用される。加熱されたリン酸を用いても窒化シリコン膜のエッチング速度は遅く、エッチング時間が長くなることが避けられない。長時間に渡るエッチングの間に金属シリサイド１０７もがエッチングされて薄くなり、拡散層やゲート電極１０４の抵抗が上昇するという課題があった。
【特許文献１】特開２００５−１７５１３２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明は、素子構造部に対するダメージを与えずに側壁スペーサ膜等を除去し、高集積化された高性能な半導体装置を製造することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上述の課題を解決するために、本発明の半導体装置の製造方法は、被処理基体上にＧｅＣＯＨまたはＧｅＣＨからなる第１の薄膜を形成する工程と、この第１の薄膜の一部を除去する工程と、第１の薄膜の除去された部位を介して被処理基体に所定の処理を施す処理工程と、第1の薄膜を除去する工程とを備えたことを特徴とする。
【００２０】
処理工程としては、（１）第１の薄膜の除去された部位を介して被処理体に所定の元素のイオンを注入するもの、（２）被処理基体上の第1の薄膜上に第２の薄膜を堆積する工程と第１の薄膜の除去された部位を介して被処理基体と第２の薄膜とが化学反応して第３の薄膜を形成する工程を含むもの、（３）第１の薄膜の除去された部位を介して被処理基体の一部を除去するもの等がある。
【００２１】
また、第１の薄膜を除去する工程は、ウェットエッチング法を用いて行うことができ、この場合、特にＨ２ＳＯ４とＨ２Ｏ２とを含むエッチング液が好適に用いられる。
【発明の効果】
【００２２】
ウェットエッチングで容易に除去できるＧｅＣＯＨまたはＧｅＣＨをマスク膜（第１の薄膜）として用いることにより、素子構造部に対してダメージを与えずに不要になったマスク膜を除去することができ、高集積化された高性能な半導体装置を製造することが可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、添付図面を参照して本発明の実施例について具体的に説明する。
【実施例１】
【００２４】
本発明の第一の実施例を以下に図面を用いて説明する。本実施例ではＧｅＣＯＨ膜をイオン注入処理のマスクとして使用する。
【００２５】
先ず、図１（ａ）に示すように、例えばシリコンからなる半導体基板１上に、例えば熱酸化法により、酸化シリコンからなるゲート絶縁膜２を形成する。なお、ゲート絶縁膜２を形成する前に、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術により、素子分離領域３が半導体基板１に形成される。
【００２６】
次に、図１（ｂ）に示すように、ゲート絶縁膜２上に、ゲート電極４を形成する。
【００２７】
ｎＭＯＳトランジスタの場合には、ｎ型不純物としてＡｓあるいはＰを含有するポリシリコン膜あるいはポリシリコンゲルマニウム膜からなるゲート電極４を形成する。ｐＭＯＳトランジスタの場合には、ｐ型不純物としてＢを含有するポリシリコン膜あるいはポリシリコンゲルマニウム膜からなるゲート電極４を形成する（以下、n型またはp型の一つのMOSトランジスタのみ図示する）。
【００２８】
あるいは、不純物を含まないポリシリコン膜を形成し、レジストマスクを用いたエッチングによりゲート電極４に加工した後に、当該ゲート電極４ならびに半導体基板１にｎ型不純物あるいはｐ型不純物をイオン注入してもよい。
【００２９】
次に、図１（ｃ）に示すように、ゲート電極４の側壁に側壁スペーサ膜５を形成する。例えば、ゲート電極４を被覆するように半導体基板１上に、ＧｅＣＯＨ膜を成膜した後、この膜をエッチバックすることにより、ゲート電極４の側壁にＧｅＣＯＨ膜からなる側壁スペーサ膜５が形成される。
【００３０】
このＧｅＣＯＨ膜はテトラメチルゲルマン（ＴＭＧ）を主な原料ガスとしてＰＥＣＶＤ法により形成する。具体的な成膜条件の例としては、ＴＭＧの流量２００ｓｃｃｍ、ＣＯ２の流量２００ｓｃｃｍ、チャンバー内圧力２６７Ｐａ、基板温度３００℃、１３ＭＨｚの高周波（ＲＦ）電力を上部電極に印加しＲＦ電力２００Ｗで成膜することができる。ＧｅＣＯＨ膜の原料ガスとしては、上述したＴＭＧの他にＧｅＨ４とＣＨ系ガス（例えばＣＨ４など）との混合ガスを用いることができる。また、ＧｅＣＯＨ膜の成膜装置として、ＰＥＣＶＤの代わりに高密度プラズマを用いたＣＶＤ装置を用いてもよいし、ＰＶＤ装置を用いて成膜してもよい。
【００３１】
次に、図１（ｄ）に示すように、ゲート電極４および側壁スペーサ膜５をマスクとしたイオン注入により、ソース・ドレイン領域６を形成する。ｎＭＯＳトランジスタの場合には、ｎ型不純物をイオン注入して、ｎ型のソース・ドレイン領域６を形成する。ｐＭＯＳトランジスタの場合には、ｐ型不純物をイオン注入して、ｐ型のソース・ドレイン領域６を形成する。続いて、ソース・ドレイン領域６を活性化するためにスパイクＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｅｒ）により１０００℃程度の高温で熱処理を行う。
【００３２】
次に、図２（ａ）に示すように、側壁スペーサ膜５をウェットエッチングによって除去する。ＧｅＣＯＨ膜はＨ２ＳＯ４とＨ２Ｏ２とを含むエッチング液で容易に除去することができる。エッチング液としては他に、ＮＨ３ＯＨとＨ２Ｏ２とを含む液、ＤＨＦ（希フッ酸）液、加熱したリン酸等を用いることができる。また、ＧｅＣＯＨ膜の組成（各元素の比率）によってはＨ２Ｏでの除去も可能である。
次に、図２（ｂ）に示すように、ゲート電極４を被覆するようにＳｉＮ膜を形成し、これをエッチバックすることでゲート電極４の側壁にオフセットスペーサー７を形成する。
【００３３】
次に、図２（ｃ）に示すように、ゲート電極４とオフセットスペーサー７をマスクとして、ｎ型不純物あるいはｐ型不純物をイオン注入することにより、エクステンション領域８を形成する。ｎＭＯＳトランジスタの場合には、ｎ型不純物をイオン注入して、ｎ型のエクステンション領域８を形成する。ｐＭＯＳトランジスタの場合には、ｐ型不純物をイオン注入して、ｐ型のエクステンション領域８を形成する。続いて、エクステンション領域８を活性化するために、フラッシュ・ランプ・アニールを用いて、前述のソース・ドレイン領域６の活性化の場合よりは低い温度で熱処理を行う。
【００３４】
このように、ソース・ドレイン領域６の形成をエクステンション領域８の形成よりも先に行う工程の途中で側壁絶縁膜（側壁スペーサ膜５）を除去する場合においても、側壁絶縁膜をＧｅＣＯＨ膜で形成することにより、これを容易に除去することができ、残渣を残すことなく、また素子構成部に対するダメージを与えることがない。
【００３５】
エクステンション領域８の形成後、ゲート電極４とオフセットスペーサー７を被覆するようにＳｉＯ２膜を形成し、これをエッチバックすることで側壁絶縁膜を再び形成する等して通常のＭＯＳＦＥＴ形成工程を行うが、詳細は省略する。
【実施例２】
【００３６】
本実施例ではまず、ｐ型（１００）Ｓｉ基板２１に熱酸化によってゲート絶縁膜２２（厚さおよそ２ｎｍ）を形成し、続いてモノシランガス（ＳｉＨ４）を用いる熱ＣＶＤによって不純物が無添加の多結晶Ｓｉ膜（膜厚１５０ｎｍ）を形成した。リソグラフィプロセスによってｎ型領域を被覆し、加速電圧２ｋＶ、ドーズ量５×１０１５ｃｍ−２の条件で被覆されていないｐ型領域の多結晶Ｓｉにホウ素（Ｂ）をイオン注入した。酸素プラズマアッシングを用いてレジストを剥離した後、再度リソグラフィ工程によってｐ型領域をレジストで被覆し、ｎ型領域の多結晶ＳｉにＰ（リン）をイオン注入した。加速電圧は１５ｋＶ、ドーズ量はＢと同様である。その後、酸素プラズマアッシングによってレジストを剥離し、Ｈ２Ｏ２・Ｈ２ＳＯ４混合溶液を用いて残渣の除去を行った。
【００３７】
次に、リソグラフィ工程を行ってゲート電極に対応したパターンを形成し、レジストをマスクとして多結晶Ｓｉ膜のエッチングを行ってゲート電極２４を形成した。多結晶Ｓｉエッチング後、８００℃酸素雰囲気中で２ｎｍだけ酸化し、ゲート電極２４の周囲を酸化シリコン膜２７（ＳｉＯ２）で被覆した。
【００３８】
次に、再びリソグラフィ工程を用いてレジストをマスクとしてエクステンション部２８を形成した。ｐ型のエクステンション部２８を形成する場合にはＢＦ２（Ｂ：ホウ素）を加速電圧０．５ｋＶ、ドーズ量は７×１０１４ｃｍ−２の条件でイオン注入し、ｎ型のエクステンション部２８を形成する場合にはＡｓを加速電圧１５ｋＶ、ドーズ量は７×１０１４ｃｍ−２の条件でイオン注入した。
【００３９】
図３（ａ）はこの状態を示したもので、ゲート電極２４とエクステンション部２８とが形成されている（以下、ｐ型の一つのＭＯＳトランジスタのみ図示する）。
【００４０】
次に、ＧｅＣＯＨ膜を厚さ５０ｎｍ形成し、フロロカーボンガスを用いてエッチバックし、ゲート電極の側壁にＧｅＣＯＨ膜を残して側壁スペーサ膜３０を形成する。ＧｅＣＯＨ膜の堆積条件は実施例１と同じである。
【００４１】
ついで、ＳｉＨ４とＮＨ３ガスを用いるプラズマＣＶＤによって厚さ１０ｎｍのＳｉＮ膜３１を形成する。同様にフロロカーボンガスを用いるドライエッチングによってエッチバックを行い、２層構造の側壁スペーサ膜を形成した（図３（ｂ））。
【００４２】
次に、レジストを塗布し、リソグラフィ工程を経てｎ型領域を被覆し、ｐ型領域にイオン注入を行って深いｐプラス領域３２を形成し、酸素プラズマアッシングによってレジストを剥離した。同様のプロセスを繰り返してｎ型領域に深いｎプラス領域を形成し、再び酸素プラズマアッシングによってレジストを剥離した。
【００４３】
酸素プラズマアッシング後通常、残渣が残り、また、レジスト中に含まれる金属が基板状に残留するので、それらを除去するために一般にＨ２ＳＯ４・Ｈ２Ｏ２混合溶液を用いた処理が行われている。ＧｅＣＯＨ膜はＨ２ＳＯ４・Ｈ２Ｏ２混合溶液にエッチングされるため、側壁スペーサ膜３０はＳｉＮ膜３１で被覆した積層構造を採用している。
【００４４】
続いて、熱リン酸中を用いてＳｉＮ膜３１のエッチングを行った。厚さは１０ｎｍと薄いので、容易に除去することが可能である（図３（ｃ））。
【００４５】
次に、該基板をスパッタ装置に入れ、Ａｒガスを用いてＳｉＯ２（ゲート絶縁膜２２）をスパッタエッチした後、Ｎｉ膜３４を膜厚２０ｎｍスパッタ成膜する（図３（ｄ））。その後、４５０℃で３０秒間熱処理して表面に露出したエクステンション部２８のＳｉとＮｉとを反応させてＮｉＳｉ（ニッケルシリサイド）３３を形成した（図３（ｅ））。なお、本例ではゲート電極２４の上面が露出し、該上面がＮｉ膜３４と接するため、ゲート電極２４の上面上にもＮｉＳｉ（ニッケルシリサイド）３３ａが形成される。ＮｉＳｉ３３、及び３３ａ形成後、未反応のＮｉ膜３４をＨ２ＳＯ４・Ｈ２Ｏ２混合溶液を用いて剥離した。このときに、ＧｅＣＯＨ膜（側壁スペーサ膜３０）も同時に除去される。このようなプロセスにより、図３（ｆ）に示すようにＮｉＳｉ３３、及び３３ａにダメージを与えることなく側壁スペーサ膜３０のない状態をつくることが可能になる。
【実施例３】
【００４６】
次に、ＧｅＣＯＨ膜のマスクを用いて層間絶縁膜をエッチングする第３の実施例について説明する。
【００４７】
図４（ａ）に示すように、シリコン半導体基板４１上に形成された層間絶縁膜４２を被覆するように、マスク膜としてのＧｅＣＯＨ膜４３が形成されている。そしてこのマスク膜４３の上にフォトリソグラフィ工程によって所定の開口部が形成されたレジスト膜４４が形成されている。
【００４８】
Ｃｌ２ガスやＣＦ系ガスを用いたプラズマエッチングでは、ＧｅＣＯＨ膜はレジスト膜４４に対して十分なエッチ選択性があり、図４（ｂ）に示すように、これらのガスを用いたプラズマエッチングによってレジスト膜４４の開口パターンをＧｅＣＯＨ膜に転写することができる。
【００４９】
次に、図４（ｃ）に示すように、レジスト膜４４を除去した後、開口パターンが転写されたＧｅＣＯＨ膜４３をマスクにし、その下の層間絶縁膜４２をエッチングして、配線のためのトレンチ溝やビア孔である開口４５を形成する。層間絶縁膜４２に用いられるＳｉＯ２やＳｉＮは、ＣＦ系ガスを用いたプラズマエッチングにおいてＧｅＣＯＨ膜４３に対して十分なエッチ選択性があり、ＧｅＣＯＨ膜４３はマスクとして機能する。
【００５０】
次に、図４（ｄ）に示すように、ＧｅＣＯＨ膜をＨ２ＳＯ４とＨ２Ｏ２とを含む液を用いたウェットエッチングにより除去する。このウェットエッチングでは、ＣＦ系ガスを用いたプラズマエッチングとは異なり、ＧｅＣＯＨ膜４３がエッチングされる速度が層間絶縁膜４２がエッチングされる速度よりも十分速いため、ＧｅＣＯＨ膜４３を層間絶縁膜４２にダメージを与えることなく除去することができる。
【００５１】
以上、本発明の実施例について説明したが、本発明は上述した実施例に限られない。例えば、シリコン結晶に歪みを与えてチャネル中のキャリアの移動度を増加させる歪シリコン技術において、ソース・ドレインにシリコンゲルマニウムのエピタキシャル成長を行い、ゲート上に圧縮応力を与えるシリコン窒化膜で覆うことでｐ型ＭＯＳトランジスタに圧縮応力を加える構造を作る際に、ゲート上へのシリコンゲルマニウムの成長を妨げるためのキャップ材料としてＧｅＣＯＨ膜を用いることも考えられる。この場合もゲートにダメージを与えずにウェットエッチングで容易に除去することが可能である。
【００５２】
また、上述の実施例ではいずれもＧｅＣＯＨ膜を用いた場合について説明したが、ＧｅＣＨ膜も同様に用いることができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１実施例の工程を説明する図
【図２】本発明の第１実施例の工程を説明する図
【図３】本発明の第２実施例の工程を説明する図
【図４】本発明の第３実施例の工程を説明する図
【図５】従来の工程を説明する半導体装置の断面図
【符号の説明】
【００５４】
１    半導体基板（シリコン）
２    ゲート絶縁膜
３    素子分離領域
４    ゲート電極
５    側壁スペーサ膜
６    ソース・ドレイン領域
７    オフセットスペーサー
８    エクステンション領域
２１  半導体基板（シリコン）
２２  ゲート絶縁膜
２３  素子分離領域
２４  ゲート電極（多結晶シリコン膜）
２５  側壁スペーサ膜
２６  ソースおよびドレイン
２７  ＳｉＯ２膜
２８  エクステンション
３０  側壁スペーサ膜（ＧｅＣＯＨ膜）
３１  ＳｉＮ膜、
３３  ニッケルシリサイド（ＮｉＳｉ）
４１  半導体基板（シリコン）
４２  層間絶縁膜
４３  マスク膜（ＧｅＣＯＨ膜）
４４  レジスト膜
４５  開口
【図１】
2008124441.tif 000004
【図２】
2008124441.tif 000005
【図３】
2008124441.tif 000006
【図４】
2008124441.tif 000007
【図５】
2008124441.tif 000008