(57)【要約】【課題】チップ面積の増大を抑えながら、パワートランジスタの周辺回路へ流れる電流を抑制し誤動作を防止した半導体装置を提供する。【解決手段】Ｐ型半導体基板１と、Ｐ型半導体基板１上に選択的に形成されたＰ型ウェル層２と、Ｐ型ウェル層２上に選択的に形成されたＮ＋型ソース層５と、Ｐ型ウェル層２上にあってＮ＋型ソース層５と離間して形成されたＮ＋型ドレイン層６（Ｎ型電界緩和層７）と、第Ｎ＋型ソース層５及びＮ＋型ドレイン層６上に絶縁膜１６を介して形成されたゲート電極１７と、Ｐ型ウェル層２を囲うように、即ちＰ型ウェル層２とＮ型ウェル層３との間にＰ型半導体基板１を掘り下げて形成された第１トレンチ４と、第１トレンチ４内に形成されたＮ＋型拡散層１２とを備え、Ｐ型ソース層５とＮ型拡散層１２とが電気的に同電位にされた構成とする。【選択図】図１
2008140824.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に選択的に形成された第１導電型のウェル層と、
前記ウェル層上に選択的に形成された第２導電型の第１拡散層と、
前記ウェル層上にあって前記第１拡散層と離間して形成された第２導電型の第２拡散層と、
前記第１拡散層と前記２拡散層との間に絶縁膜を介して形成された制御電極と、
前記第１拡散層及び前記第２拡散層上に形成された主電極と、
前記ウェル層を囲むように、前記半導体基板に形成された第１トレンチと、
前記第１トレンチに接して形成された第２導電型の第３拡散層と
を備え、
前記第２拡散層と前記第３拡散層とが電気的に同電位にされていることを特徴とする半導体装置。
【請求項２】
前記第１トレンチ内にポリシリコンが充填されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１トレンチ内に絶縁体が充填されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第１トレンチを囲むように、前記半導体基板に形成された第２トレンチと、
前記第２トレンチと接して形成された第２導電型の第４拡散層と
を備え、
前記第４拡散層は前記第３拡散層の電位よりも高い電位に接続されていることを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
【請求項５】
前記第１トレンチを囲むように形成された第２導電型のガードリング層を備え、
前記ガードリング層は前記第３拡散層の電位よりも高い電位に接続されていることを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置、特に誘導性負荷駆動回路を含む半導体装置に関する。
【背景技術】
【０００２】
近年、電子機器の小型化、低消費電力化に伴い、これに搭載される半導体装置の小型化、低消費電力化、動作の高速化が要求されている。例えば電源用、モータドライバ用等の半導体装置においては、パワートランジスタを内蔵し、小型パッケージにパッケージングすることで、その小型化を実現してきた。或いは、パワートランジスタを制御する回路内の各バイアス電流の絶対値を下げることで、低消費電力化を実現してきた。
【０００３】
このようなパワートランジスタを内蔵した半導体装置においては、コイル、モーターのような誘導性負荷を駆動する場合があり、寄生トランジスタの影響による制御回路が誤動作する問題があった。前述のとおり、半導体装置の低消費電力化の実現のために制御回路内のバイアス電流の絶対値は減少していく一方で、パワートランジスタの出力電流能力はより高くなっていくという技術トレンドがある。つまり、半導体装置は、同レベルの寄生トランジスタの影響に対して、今後、ますます誤動作をおこし易くなる傾向にある。例えば、特許文献１においては、同一半導体基板上にアース電位に接続されたガードリング層を形成することにより、寄生トランジスタの影響を抑制している。
【特許文献１】特開２００１−７７６８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、チップ面積の増大を抑えながら、パワートランジスタの周辺回路へ流れる電流を抑制し誤動作を防止した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板上に選択的に形成された第１導電型のウェル層と、前記ウェル層上に選択的に形成された第２導電型の第１拡散層と、前記ウェル層上にあって前記第１拡散層と離間して形成された第２導電型の第２拡散層と、前記第１拡散層と前記２拡散層との間に絶縁膜を介して形成された制御電極と、前記第１拡散層及び前記第２拡散層上に形成された主電極と、前記ウェル層を囲むように、前記半導体基板に形成された第１トレンチと、前記第１トレンチに接して形成された第２導電型の第３拡散層とを備え、前記第２拡散層と前記第３拡散層とが電気的に同電位にされていることを特徴とする。
【発明の効果】
【０００６】
この発明によれば、チップ面積の増大を抑えながら、パワートランジスタの周辺回路へ流れる電流を抑制し誤動作を防止した半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
先ず、図９を参照し、一般的な同期整流型の電源回路（ＤＣ−ＤＣコンバータ）を説明する。
【０００８】
図９に示すように、同期整流型の電源回路は、同期信号を制御するコントロール部１１０と、その同期信号に基づき接続する電位を切替えるパワー部１２０と、パワー部１２０から入力された電荷の平滑化と蓄積等を行う出力フィルター１３０とから構成されている。
【０００９】
コントロール部１１０は、所定のタイミングの信号を出力する駆動用ＩＣチップ１１１と、ドライバー回路１１２ａ，１１２ｂとから構成されている。駆動用ＩＣチップ１１１から出力された入力信号は、ドライバー回路１１２ａと、ドライバー回路１１２ｂに入力される。
【００１０】
パワー部１２０は、高電位を印加された電位供給線１２１と、ｐ型ＭＯＳＦＥＴ１２２と、ｎ型ＭＯＳＦＥＴ１２３と、２つの内蔵ダイオード１２４，１２５とから構成されている。これら電位供給線１２１、ｐ型ＭＯＳＦＥＴ１２２、ｎ型ＭＯＳＦＥＴ１２３は、直列に接続されている。ｐ型ＭＯＳＦＥＴ１２２には、並列にｐ型ＭＯＳＦＥＴ１２２のドレイン電極側からソース電極側へ流れる電流の向きを正方向とするように、内蔵ダイオード１２４が存在している。また、同様に、ｎ型ＭＯＳＦＥＴ１２３には、並列に内蔵ダイオード１２５が存在している。なお、以下において、ｐ型ＭＯＳＦＥＴ１２２、及び内蔵ダイオード１２４による構成をハイサイドＭＯＳＦＥＴ１２６とし、ｎ型ＭＯＳＦＥＴ１２３、及び内蔵ダイオード１２５による構成をローサイドＭＯＳＦＥＴ１２７とする。ハイサイドＭＯＳＦＥＴはＮ型ＭＯＳＦＥＴでも、ドライブ方式をブートストラップ方式にすれば使用できる。
【００１１】
すなわち、コントロール部１１０は、パワー部１２０のｐ型及びｎ型ＭＯＳＦＥＴ１２２，１２３が、同時にオンすることがないように交互にオン状態とオフ状態を繰り返すように制御を行う。
【００１２】
出力フィルター１３０は、インダクタ１３１と、キャパシタ１３４とから構成されている。インダクタ１３１の一端は、ｐ型ＭＯＳＦＥＴ１２２のドレイン電極側に接続され、インダクタ１３１の他端は、キャパシタ１３４に接続されており、負荷となる抵抗１３２に接続される。なお、キャパシタ１３４の他端は接地されている。
【００１３】
この同期整流型の電源回路において、例えば、ｎ型ＭＯＳＦＥＴ１２３をオフの状態とし、ｐ型ＭＯＳＦＥＴ１２２をオンの状態とした場合、電位供給線１２１に印加された電圧によって、ハイサイドＭＯＳＦＥＴ１２６からインダクタ１３１へと矢印（１）に示す電流が流れる。
【００１４】
また、例えば、ｐ型ＭＯＳＦＥＴ１２２をオフの状態とし、ｎ型ＭＯＳＦＥＴ１２３をオンの状態とした場合、電位供給線１２１からの電力の供給は停止される。その替わり、インダクタ１３１に蓄えられた電力によって、矢印（２）もしくは（３）に示すように内蔵ダイオード１２５もしくはローサイドＭＯＳＦＥＴを通って回生電流が流れる。
【００１５】
次に、半導体装置におけるローサイドＭＯＳＦＥＴ１２７及びコントロール部１１０の断面図の一例を図１０に示す。
【００１６】
この半導体装置は、Ｐ型半導体基板１４１を備え、そのＰ型半導体基板１４１の表面に選択的に形成されたＰ型ウェル層１４２、Ｎ型ウェル層１４３、Ｎ+型埋め込み層１４５、Ｎ型コンタクト層１４４が形成されている。
【００１７】
ここで、Ｐ型半導体基板１４１上のＰ型ウェル層１４２の形成された領域が、ローサイドＭＯＳＦＥＴ１２７として機能する。また、Ｐ型半導体基板１４１上のＮ型ウェル層１４３の形成された領域が、コントロール部１１０として機能する。
【００１８】
Ｐ型ウェル層１４２及びＮ型コンタクト層１４４の底部には、Ｐ型半導体基板１４１の表面に対して平行に延びるＮ＋型埋め込み層１４５が形成されている。
【００１９】
Ｐ型ウェル層１４２の表面には、選択的にＮ＋型ソース層１４６が形成され、更にこのＮ＋型ソース層１４６と離間してＮ＋型ドレイン層１４７が形成されている。このＮ＋型ドレイン層１４７に隣接し、Ｎ＋型ソース層１４６と離間してＮ型電界緩和層１４８が形成されている。Ｎ型電界緩和層１４８は、ゲート電極１５６にオフするバイアスを印加されたときに、ドレイン−ソース間の耐圧を確保するために設けられている。また、Ｎ＋型ソース層１４６間に隣接してＰ型ウェル層１４２に接合するＰ＋型コンタクト層１４９が形成されている。
【００２０】
Ｎ型コンタクト層１４４の表面には、電位を固定するためにＮ＋型オーミックコンタクト層１５０が形成されている。
【００２１】
Ｎ型ウェル層１４３の表面には、コントロール部１１０のドライバー回路１１２ａ、１１２ｂを構成するＮ＋型拡散層１５１，１５３、Ｐ＋型拡散層１５２が選択的に形成されている。
【００２２】
さらに、Ｐ型半導体基板１４１の表面上には、以下のような電極パターンが形成されている。ドレイン電極１５４は、Ｎ＋型ドレイン層１４７の表面上に形成されている。ゲート電極１５６は、Ｎ型電界緩和層１４８、Ｐ型ウェル層１４３、Ｎ＋型ソース層１４６の表面上にまたがるように、絶縁膜１５５を介して形成されている。ソース電極１５７は、Ｎ＋型ソース層１４６、Ｐ＋型コンタクト層１４９、Ｎ＋型ソース層１４６の表面上にまたがるように形成されている。埋め込み電極１５８は、Ｎ＋型オーミックコンタクト層１５０の表面上に形成されている。コントロール電極１６０は、Ｐ型拡散層１５２、Ｎ型ウェル層１４３、及びＰ＋型拡散層１５３の表面上に絶縁膜１５９を介して形成されている。
【００２３】
また、ソース電極１５７と埋め込み電極１５８とは、ソース端子Ｓに接続され、ドレイン電極１５４は、ドレイン端子Ｄに接続されその先はインダクタＩ（図９のインダクタ１３１を含む誘導性負荷）に接続される。ゲート電極１５６は、ゲート端子Ｇに接続されている。Ｎ＋型拡散層１５１、及びＰ＋型拡散層１５２が第１コントロール端子Ｃ１に接続され、コントロール電極１６０が第２コントロール端子Ｃ２に接続されている。
【００２４】
上記構成によって、Ｎ＋型埋め込み層１４５は、ソース電極１５７と同電位にされている。そして、Ｐ＋型コンタクト層１４９、Ｐ型ウェル層１４２、及びＮ＋型ドレイン層１４７により、内蔵ダイオードＤｉが構成されている。また、Ｎ＋型ドレイン層１４７をエミッタ、Ｐ型ウェル層１４２をベース、Ｎ＋型埋め込み層１４５をコレクタとして、第１寄生ＮＰＮトランジスタＴｒ１が構成されている。また、Ｎ＋型埋め込み層１４５をエミッタ、Ｐ型半導体基板１４１をベース、Ｎ型ウェル拡散層１４３をコレクタとして、第２寄生ＮＰＮトランジスタＴｒ２が構成されている。
【００２５】
図９において、方向（２）に回生電流が流れる際、ｎ型ＭＯＳＦＥＴ１２３のドレイン電位は、接地された電位よりも低くなる。図１０に示す半導体装置の一例にあっては、内蔵ダイオードＤｉが、順方向にバイアスされる。そして、方向（３）に回生電流が流れることにより、第１寄生ＮＰＮトランジスタＴｒ１が活性化する。また、Ｎ＋型ドレイン層１４７直下の耐圧をだすために、Ｐ型ウェル層１４２は、低不純物濃度に設定している。
【００２６】
したがって、ベース濃度が低濃度に設定されているため第１寄生ＮＰＮトランジスタＴｒ１のゲインが大きくなり、大電流がＮ＋型埋め込み層１４５に流れ込む。この際、Ｎ＋型埋め込み層１４５の抵抗により、Ｎ＋型埋め込み層１４５の電位がソースと同電位に固定されず、第２寄生ＮＰＮトランジスタＴｒ２のエミッタ−ベース間が順方向にバイアスされ、電子電流がＰ型半導体基板１４１に注入される。この電子電流はコントロール部の高電位の拡散層に流れる。このようなメカニズムで生じる電子の流れが、誤動作を招く主な問題点となる。
【００２７】
このような誤動作を防止するように、第１の寄生ＮＰＮトランジスタＴｒ１のｈｆｅ（電流増幅率）を下げるために、Ｎ＋型埋め込み層１４５の上にＰ＋型埋め込み層を形成する対策が考えられる。また、第２の寄生ＮＰＮトランジスタＴｒ２のｈｆｅを下げるために、パワー部１２０とコントロール部１１０との距離を広くする対策が考えられる。しかしながら、Ｎ＋型埋め込み層１４５の上にＰ＋型埋め込み層を形成する場合、Ｎ＋型埋め込み層１４５とＰ＋型埋め込み層を形成後、エピタキシャル成長をさせる必要があるので、ウェハーコストが上昇する。また、パワー部１２０とコントロール部１１０の距離を広くする場合、チップ面積が増大し、コストの上昇につながる。
【００２８】
以下、図面を参照して、本発明の一実施形態に係る半導体装置について説明する。
【００２９】
［第一実施形態］
図１は、本発明の第一実施形態の主要部の断面図である。即ち、本発明の第一実施形態に係る半導体装置は、図９に示すような同期整流型の電源回路（ＤＣ−ＤＣコンバータ）において、コントロール部１１０、及びローサイドＭＯＳＦＥＴ１２７の断面が図１に示すように構成されている。
【００３０】
図１に示すように、第一実施形態に係る半導体装置は、Ｐ型半導体基板１を備え、そのＰ型半導体基板１の表面にＰ型ウェル層２、Ｎ型ウェル層３を備えている。ここで、Ｐ型ウェル層２が形成された領域は、パワー部１２０のローサイドＭＯＳＦＥＴ１２７（図９）として機能し、Ｎ型ウェル層３が形成された領域は、コントロール部１１０（図９）として機能する。そして、Ｐ型ウェル層２を囲うように、即ちＰ型ウェル層２とＮ型ウェル層３との間にＰ型半導体基板１を掘り下げて第１トレンチ４が形成されている。
【００３１】
ここで、図２を参照して、本発明の第一実施形態に係る半導体装置の平面パターンについて説明する。図２に示すように、半導体チップ上には、コントロール部１１０と、ハイサイドＭＯＳＦＥＴ１２６と、ローサイドＭＯＳＦＥＴ１２７とが形成されている。第１トレンチ４は、ハイサイドＭＯＳＦＥＴ１２６の端部とローサイドＭＯＳＦＥＴ１２７の端部との間、及びコントロール部１１０の端部とローサイドＭＯＳＦＥＴ１２７との間に形成されている。すなわち、上述したように、第１トレンチ４は、ローサイドＭＯＳＦＥＴ１２７を囲むように形成されている。なお、図１は、図２のＡ−Ａ’断面を示したものである。
【００３２】
再び、図１を参照する。Ｐ型ウェル層２の表面には、選択的にＮ＋型ソース層（第１拡散層）５が形成され、更にこのＰ＋型ソース層５と離間してＮ＋型ドレイン層（第２拡散層）６が形成されている。このＮ＋型ドレイン層６に隣接し、Ｐ＋型ソース層５と離間してＮ型電界緩和層７が形成されている。また、Ｎ＋型ソース層５間に隣接して、Ｐ型ウェル層２に接合するＰ＋型コンタクト層８が形成されている。なお、Ｎ型電界緩和層７は、Ｎ＋型ドレイン層６の一部としての機能を有する。
【００３３】
Ｎ型ウェル層３の表面には、Ｎ＋型拡散層９，１１、Ｐ＋型拡散層１０が選択的に形成されている。
【００３４】
第１トレンチ４の側壁には、Ｎ＋拡散層（第３拡散層）１２が形成されている。更に、第１トレンチ４内には、Ｎ＋型拡散層１２上に酸化膜１３を介して、ポリシリコン１４が充填されている。なお、第１トレンチ４は、１００μｍ以上の深さに形成されている。また、第１トレンチ４内に酸化膜１３をすべて充填するようにしても第一実施形態の構成によりもたらされる効果は変わらない。
【００３５】
さらに、Ｐ型半導体基板１の表面層の上には、以下のような電極パターンが形成されている。ドレイン電極１５は、Ｎ＋型ドレイン層６の表面上に形成されている。ゲート電極１７は、Ｎ型電界緩和層７、Ｐ型ウェル層２、Ｎ＋型ソース層５の表面上にまたがるように絶縁膜１６を介して、形成されている。ソース電極１８は、Ｎ＋型ソース層５、Ｐ＋型コンタクト層８、Ｎ＋型ソース層５の表面上にまたがるように形成されている。第１及び第２トレンチ電極１９，２０は、第１トレンチ４内に形成されたＮ＋型拡散層１２及びポリシリコン１４の表面上にまたがるように形成されている。コントロール電極２２は、コントロール部１１０のＰ型拡散層９、Ｎ型ウェル層３、及びＮ＋型拡散層１１の表面上にまたがるように絶縁膜２１を介して形成されている。
【００３６】
また、ソース電極５と第１及び第２トレンチ電極１９，２０は、基準電位Ｓに固定されている。ドレイン電極１５は、ドレイン端子Ｄに接続され、その先にインダクタＩ（図９のインダクタ１３１を含む誘導性負荷）が接続される。ゲート電極１７は、ゲート端子Ｇに接続されている。コントロール部１１０においては、Ｎ＋型拡散層９、及びＰ＋型拡散層１０が第１コントロール端子Ｃ１に接続され、コントロール電極１１が第２コントロール端子Ｃ２に接続されている。
【００３７】
このような構成とすることにより、Ｎ＋型ドレイン層６から注入される電子を、ソース電極１８と同じ基準電位に固定されているＮ＋型拡散層１２に集めることが可能となる。すなわち、Ｎ＋型拡散層１２は、電子を効率的に収集するコレクタとしての機能を有する。また、Ｎ＋型拡散層１２の抵抗により、Ｎ＋型ドレイン層６とＰ型半導体基板１とＮ型ウェル層３とにより形成された寄生ＮＰＮトランジスタＴｒのベース部分は、深さ方向に迂回するために、そのベース幅は広くなる。従って、寄生ＮＰＮトランジスタＴｒのｈｆｅは小となる。
【００３８】
このように、第一実施形態の半導体装置は、周辺回路へ流れる電流を防止可能であると共に、更には、寄生ＮＰＮトランジスタＴｒのベースとして機能する領域を横方向に伸ばさなくてもよくなり、半導体チップの占有面積の増大を抑制することができる。また、Ｎ＋型埋め込み層、Ｐ＋型埋め込み層を形成するためにエピタキシャル成長をさせる必要がなくなるため、従来に比べウェハーコストを低減できる。
【００３９】
［第二実施形態］
次に、本発明の第二実施形態に係る半導体装置を説明する。図３は、本発明の第二実施形態の主要部の断面図である。即ち、本発明の第二実施形態に係る半導体装置は、図９に示すような同期整流型の電源回路（ＤＣ−ＤＣコンバータ）において、コントロール部１１０、及びローサイドＭＯＳＦＥＴ１２７の断面が図３に示すように構成されている。なお、第二実施形態の平面パターンは、第一実施形態の図２と同様である。
【００４０】
第二実施形態に係る半導体装置は、第１トレンチ４に加え、第２トレンチ４’が形成されている点で第一実施形態と異なる。なお、第一実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００４１】
第２トレンチ４’は、第１トレンチ４を囲うように、即ち第１トレンチ４とＮ型ウェル層３との間に形成されている。なお、第２トレンチ４’内には、第１トレンチ４と同様に、Ｎ＋型拡散層（第４拡散層）１２’、酸化膜１３’、ポリシリコン１４’が形成されている。また、Ｎ＋型拡散層１２’及びポリシリコン１４’表面には、第１及び第２トレンチ電極１９’，２０’が形成されている。これら第１及び第２トレンチ電極１９’，２０’は、ソース端子Ｓよりも高い電位に固定されたトレンチ端子Ｔに接続されている。また、第２トレンチ４‘内に酸化膜１３’をすべて充填するようにしても第二実施形態の構成によりもたらされる効果は変わらない。
【００４２】
上記構成により、第２トレンチ４’のＮ＋型拡散層１２’は、コレクタの役割を果たし、Ｐ型半導体基板１に注入された電子電流を集める働きを強化することができる。したがって、第二実施形態に係る半導体装置は、第一実施形態よりも更に周辺回路へ流れる電流を防止可能である。また、第二実施形態に係る半導体装置は、第一実施形態と同様に半導体チップの占有面積の増大を抑制することができる。
【００４３】
［第三実施形態］
次に、本発明の第二実施形態に係る半導体装置を説明する。図４は、本発明の第三実施形態の主要部の断面図である。即ち、本発明の第三実施形態に係る半導体装置は、図９に示すような同期整流型の電源回路（ＤＣ−ＤＣコンバータ）において、コントロール部１１０、及びローサイドＭＯＳＦＥＴ１２７の断面が図４に示すように構成されている。なお、第三実施形態の平面パターンは、第一実施形態の図２と同様である。
【００４４】
第三実施形態に係る半導体装置は、第１トレンチ４に加え、Ｎ型ガードリング層３１が形成されている点で第一実施形態と異なる。なお、第一実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００４５】
Ｎ型ガードリング層３１は、第１トレンチ４を囲うように、即ち第１トレンチ４とＮ型ウェル層３との間に形成されている。Ｎ型ガードリング層３１の更に表面には、Ｎ＋型コンタクト層３２が形成されている。更に、ガードリング電極３３が、Ｎ＋型コンタクト層３２の表面上に形成されている。このガードリング電極３３は、基準電位Ｓよりも高い電位に固定されたガードリング端子Ｇｕに接続されている。
【００４６】
上記構成により、Ｎ＋型ガードリング層３１は、コレクタの役割を果たし、Ｐ型半導体基板１に注入された電子電流を集める働きを強化することができる。したがって、第三実施形態に係る半導体装置は、第一実施形態よりも更に周辺回路へ流れる電流を防止可能である。また、第三実施形態に係る半導体装置は、第一実施形態と同様に半導体チップの占有面積の増大を抑制することができる。
【００４７】
［第四実施形態］
次に、本発明の第四実施形態に係る半導体装置を説明する。図５は、本発明の第四実施形態の主要部の断面図である。即ち、本発明の第四実施形態に係る半導体装置は、図９に示すような同期整流型の電源回路（ＤＣ−ＤＣコンバータ）において、コントロール部１１０、及びローサイドＭＯＳＦＥＴ１２７の断面が図５に示すように構成されている。なお、第四実施形態の平面パターンは、第一実施形態の図２と同様である。
【００４８】
第四実施形態に係る半導体装置は、第１トレンチ４に隣接して、隣接第１トレンチ４ａが形成されている点で第一実施形態と異なる。なお、第一実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００４９】
隣接第１トレンチ４ａは、第１トレンチ４を囲うように、即ち第１トレンチ４とＮ型ウェル層３との間に形成されている。隣接第１トレンチ４内には、Ｎ＋型拡散層１２ａ上に酸化膜１３ａを介して、ポリシリコン１４ａが充填されている。
【００５０】
また、隣接第１トレンチ４ａには、第１及び第２トレンチ電極１９ａ，２０ａが、Ｎ＋型拡散層１２ａ及びポリシリコン１４ａの表面上にまたがるように形成されている。第１及び第２トレンチ電極１９ａ，２０ａは、基準電位Ｓに固定されている。
【００５１】
このような構成とすることにより、トレンチ側壁に形成されたＮ＋型拡散層の面積を増加させ、Ｐ型半導体基板１に注入された電子を第一実施形態に比べより捕獲することができる。
【００５２】
なお、隣接第１トレンチ４ａは、第四実施形態における本数に限らず、さらに複数本形成してもよい。
【００５３】
［第五実施形態］
次に、本発明の第五実施形態に係る半導体装置を説明する。図６は、本発明の第五実施形態の主要部の断面図である。即ち、本発明の第五実施形態に係る半導体装置は、図９に示すような同期整流型の電源回路（ＤＣ−ＤＣコンバータ）において、コントロール部１１０、及びローサイドＭＯＳＦＥＴ１２７の断面が図６に示すように構成されている。なお、第五実施形態の平面パターンは、第一実施形態の図２と同様である。
【００５４】
第五実施形態に係る半導体装置は、第２トレンチ４’に隣接して、隣接第２トレンチ４’ａが形成されている点で第二実施形態と異なる。なお、第二実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００５５】
隣接第２トレンチ４’ａは、第２トレンチ４’を囲うように、即ち第２トレンチ４’とＮ型ウェル層３との間に形成されている。隣接第２トレンチ４’内には、Ｎ＋型拡散層１２’ａ上に酸化膜１３’ａを介して、ポリシリコン１４’ａが充填されている。
【００５６】
また、隣接第２トレンチ４’ａには、第１及び第２トレンチ電極１９’ａ，２０’ａが、Ｎ＋型拡散層１２’ａ及びポリシリコン１４’ａの表面上にまたがるように形成されている。第１及び第２トレンチ電極１９’ａ，２０’ａは、ソース端子Ｓよりも高い電位に固定されたトレンチ端子Ｔに接続されている。
【００５７】
このような構成とすることにより、トレンチ側壁に形成されたＮ＋型拡散層の面積を増加させ、Ｐ型半導体基板１に注入された電子を第二実施形態に比べより捕獲することができる。
【００５８】
なお、隣接第２トレンチ４’ａは、第五実施形態における本数に限らず、さらに複数本形成してもよい。
【００５９】
［第六実施形態］
次に、本発明の第六実施形態に係る半導体装置を説明する。図７は、本発明の第六実施形態の主要部の断面図である。即ち、本発明の第六実施形態に係る半導体装置は、図９に示すような同期整流型の電源回路（ＤＣ−ＤＣコンバータ）において、コントロール部１１０、及びローサイドＭＯＳＦＥＴ１２７の断面が図５に示すように構成されている。なお、第六実施形態の平面パターンは、第一実施形態の図２と同様である。
【００６０】
第六実施形態に係る半導体装置は、Ｎ型ガードリング層３１に隣接して、隣接Ｎ型ガードリング層３１ａが形成されている点で第三実施形態と異なる。なお、第三実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００６１】
隣接Ｎ型ガードリング層３１ａは、Ｎ型ガードリング層３１を囲うように、即ちＮ型ガードリング層３１とＮ型ウェル層３との間に形成されている。隣接Ｎ型ガードリング層３１ａの表面には、Ｎ＋型コンタクト層３２ａが形成されている。Ｎ＋型コンタクト層３２ａの表面上には、ガードリング電極３３ａが形成されている。ガードリング電極３３ａは、基準電位Ｓよりも高い電位に固定されたガードリング端子Ｇｕに接続されている。
【００６２】
このような構成とすることにより、トレンチ側壁に形成されたＮ型ガードリング層を増加させ、Ｐ型半導体基板１に注入された電子を第三実施形態に比べより捕獲することができる。
【００６３】
なお、隣接Ｎ型ガードリング層３１ａは、第六実施形態における本数に限らず、さらに複数本形成してもよい。
【００６４】
［第七実施形態］
次に、本発明の第七実施形態に係る半導体装置を説明する。図８は、本発明の第七実施形態の主要部の断面図である。即ち、本発明の第七実施形態に係る半導体装置は、図９に示すような同期整流型の電源回路（ＤＣ−ＤＣコンバータ）において、コントロール部１１０、及びローサイドＭＯＳＦＥＴ１２７の断面が図８に示すように構成されている。なお、第七実施形態の平面パターンは、第一実施形態の図２と同様である。
【００６５】
第七実施形態に係る半導体装置は、略第一実施形態と同様の構成を有する。なお、第一実施形態と同様の構成については、同一符号を付し、その説明を省略する。
【００６６】
第七実施形態に係る半導体装置は、Ｐ型半導体基板１にＮ型半導体領域２３を選択的に形成し、そのＮ型半導体領域２３上に選択的にＰ型ウェル層２を形成している点で第一実施形態と異なる。このＮ型半導体領域２３上には、ソース電極Ｓに接続されたＮ＋型コンタクト層２４が形成されている。
【００６７】
このような構成により、電子電流がＰ型半導体基板１に注入される前にＮ型半導体領域２３を通して捕獲することができる。
【００６８】
また、従来はエピタキシャル成長により低抵抗の埋め込み層を形成していたが、このＮ型半導体領域２３は通常のインプラと熱拡散により形成する。従って、従来の埋め込み層に比べ抵抗が大きくなるが、第１トレンチ４に隣接したＮ+型拡散層の組み合わせにより従来に比べ誤動作を起こりにくくすることができる。
【００６９】
なお、上記実施形態では、第一導電型をＰ型とし、第二導電型をＮ型とした場合について説明したが、これに限らず、第一導電型をＮ型とし、第二導電型をＰ型としても、本発明を同様に実施して同様の効果を得ることができる。その他、本発明はその要旨を逸脱しない範囲で種々に変形して実施可能である。例えば、本実施形態においては、Ｎ＋型ドレイン層６に隣接して、Ｎ型電界緩和層７を形成する構成としたが、Ｎ型電界緩和層７をＮ＋型ドレイン層６とする構成としてもよい。
【符号の説明】
【００７０】
１…Ｐ型半導体基板、２…Ｐ型ウェル層、３…Ｎ型ウェル層、４…第１トレンチ、４ａ…隣接第１トレンチ、４’…第２トレンチ、４’ａ…隣接第２トレンチ、５…Ｎ＋型ソース層、６…Ｎ＋型ドレイン層、７…Ｎ型電界緩和層、８…Ｐ＋型コンタクト層、９…Ｎ＋型拡散層、１０…Ｐ＋型拡散層，１１…Ｎ＋型拡散層、１２，１２ａ，１２’，１２’ａ…Ｎ＋拡散層、１３，１３ａ，１３’，１３’ａ…酸化膜、１４，１４ａ，１４’，１４’ａ…ポリシリコン、１５…ドレイン電極、１６…絶縁膜、１７…ゲート電極、１８…ソース電極、１９，１９’…第１トレンチ電極、２０，２０’…第２トレンチ電極、２１…絶縁膜、２２…コントロール電極、２３…Ｎ型半導体領域、２４…Ｎ＋型コンタクト層、３１…Ｎ型ガードリング層、３１ａ…隣接Ｎ型ガードリング層、３２，３２ａ…Ｎ＋型コンタクト層、３３…ガードリング電極。
【図面の簡単な説明】
【００７１】
【図１】本発明の第一実施形態に係る半導体装置のコントロール部１１０、及びローサイドＭＯＳＦＥＴ１２７を示す断面図である。
【図２】本発明の第一実施形態に係る半導体装置の平面パターンを示す図である。
【図３】本発明の第二実施形態に係る半導体装置のコントロール部１１０、及びローサイドＭＯＳＦＥＴ１２７を示す断面図である。
【図４】本発明の第三実施形態に係る半導体装置のコントロール部１１０、及びローサイドＭＯＳＦＥＴ１２７を示す断面図である。
【図５】本発明の第四実施形態に係る半導体装置のコントロール部１１０、及びローサイドＭＯＳＦＥＴ１２７を示す断面図である。
【図６】本発明の第五実施形態に係る半導体装置のコントロール部１１０、及びローサイドＭＯＳＦＥＴ１２７を示す断面図である。
【図７】本発明の第六実施形態に係る半導体装置のコントロール部１１０、及びローサイドＭＯＳＦＥＴ１２７を示す断面図である。
【図８】本発明の第七実施形態に係る半導体装置のコントロール部１１０、及びローサイドＭＯＳＦＥＴ１２７を示す断面図である。
【図９】一般的な同期整流型の電源回路（ＤＣ−ＤＣコンバータ）の回路図である。
【図１０】同期整流型の電源回路（ＤＣ−ＤＣコンバータ）を実現するための半導体装置のコントロール部１１０、及びローサイドＭＯＳＦＥＴ１２７を示す断面図の一例である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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