(57)【要約】【課題】  ダマシンゲート技術等を用いてゲート電極が作製される半導体装置において、半導体装置の微細化等を可能にする。【解決手段】  Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極が半導体基板に形成された凹部内にゲート絶縁膜を介して形成されている半導体装置であって、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの一方のゲート電極は第１の金属含有膜Ｆ１及び第１の金属含有膜上の第２の金属含有膜Ｆ２の積層構造によって構成され、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの他方のゲート電極は第３の金属含有膜Ｆ３及び第３の金属含有膜上の第２の金属含有膜Ｆ２の積層構造によって構成されている。【選択図】      図８
2008124484.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極が半導体基板に形成された凹部内にゲート絶縁膜を介して形成されている半導体装置であって、
Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの一方のゲート電極は第１の金属含有膜及び第１の金属含有膜上の第２の金属含有膜の積層構造によって構成され、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの他方のゲート電極は第３の金属含有膜及び第３の金属含有膜上の第２の金属含有膜の積層構造によって構成され、かつＮ型ＭＩＳトランジスタのゲート絶縁膜に接する金属含有膜の少なくともゲート絶縁膜に接する部分の仕事関数がＰ型ＭＩＳトランジスタのゲート絶縁膜に接する金属含有膜の少なくともゲート絶縁膜に接する部分の仕事関数よりも小さいことを特徴とする半導体装置。
【請求項２】
前記第２の金属含有膜の抵抗率は、前記第１の金属含有膜の抵抗率及び前記第３の金属含有膜の抵抗率よりも低いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極を半導体基板に形成された凹部内にゲート絶縁膜を介して形成する半導体装置の製造方法であって、前記ゲート電極を形成する工程は、
Ｎ型ＭＩＳトランジスタ用の第１のゲート形成領域及びＰ型ＭＩＳトランジスタ用の第２のゲート形成領域の双方の領域の凹部内に形成されたゲート絶縁膜上に第１の金属含有膜を形成する工程と、
第１又は第２のゲート形成領域の一方の領域に形成された第１の金属含有膜を除去する工程と、
第１又は第２のゲート形成領域の他方の領域に残置した第１の金属含有膜上及び第１又は第２のゲート形成領域の一方の領域のゲート絶縁膜上に第３の金属含有膜を形成する工程と、
第１又は第２のゲート形成領域の他方の領域に形成された第３の金属含有膜を除去する工程と、
第１又は第２のゲート形成領域の一方の領域に残置した第３の金属含有膜上及び第１又は第２のゲート形成領域の他方の領域に露出した第１の金属含有膜上に第２の金属含有膜を形成することにより第１及び第２のゲート形成領域の双方の領域の凹部を埋め込む工程とからなり、
前記第１及び第３の金属含有膜のうち、Ｎ型ＭＩＳトランジスタのゲート絶縁膜に接する方の金属含有膜の少なくともゲート絶縁膜に接する部分の仕事関数がＰ型ＭＩＳトランジスタのゲート絶縁膜に接する方の金属含有膜の少なくともゲート絶縁膜に接する部分の仕事関数よりも小さいことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、特にＮ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのゲート電極の改良に関するものである。
【背景技術】
【０００２】
ＭＩＳトランジスタの高性能化のためには、素子の微細化が必須である。しかし、ゲート絶縁膜として現在用いられているシリコン酸化膜は、誘電率が低いため、ゲート絶縁膜の容量を大きくできないという問題がある。また、ゲート電極として用いられているポリシリコンは、抵抗率が高いため、低抵抗化を達成できないという問題がある。それぞれの問題に対して、ゲート絶縁膜には高誘電体材料を用い、ゲート電極には金属材料を用いるという提案がなされている。
【０００３】
ところが、これらの材料は、現在用いられている材料に比べて耐熱性に劣るという欠点を有している。そこで、高温プロセスを行った後にゲート絶縁膜及びゲート電極を形成することが可能な技術として、ダマシンゲート技術が提案されている。
【０００４】
ダマシンゲート技術は、ゲート形成予定領域に予めダミーとなるゲートを形成しておき、ソース・ドレイン拡散層を形成した後にダミーゲートを除去し、ダミーゲートを除去した領域に電極材料を埋め込んでゲート電極を作製するものである。
【０００５】
ダマシーンゲート技術を用いてゲート電極を作製する場合、Ｎ型及びＰ型ＭＩＳトランジスタのゲート電極に同一の金属を用いると、両トランジスタのゲート電極の仕事関数を異ならせることができないため、Ｎ型及びＰ型ＭＩＳトランジスタそれぞれのしきい値を適正化することができない。
【０００６】
したがって、Ｎ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとで、異なるゲート電極材料を用いる製造プロセスが必要とされる。以下、このような製造プロセスの一例について、図２０（ａ）〜図２３（ｉ）を参照して説明する。
【０００７】
まず、シリコン基板５０１上にＳＴＩ構造の素子分離５０２を形成する。続いて、将来除去されるダミー絶縁膜として、膜厚６ｎｍ程度のシリコン酸化膜５０３を形成する。さらに、将来除去されるダミーゲートとして、膜厚１５０ｎｍ程度のポリシリコン膜５０４及び膜厚５０ｎｍ程度のシリコン窒化膜５０５の積層構造を形成する。これらのダミー絶縁膜及びダミーゲートは、通常の技術（酸化やＣＶＤ等の成膜技術、リソグラフィー技術、ＲＩＥ技術等）を用いて形成する。続いて、ダミーゲート（ポリシリコン膜５０４及びシリコン窒化膜５０５）をマスクとして、イオン注入技術により、ソース・ドレイン拡散層５０６となるエクステンション用の不純物拡散層を形成する。続いて、シリコン窒化膜５０７からなる幅４０ｎｍ程度のゲート側壁絶縁膜を、ＣＶＤ技術とＲＩＥ技術によって形成する（図２０（ａ））。
【０００８】
次に、ダミーゲート（ポリシリコン膜５０４及びシリコン窒化膜５０５）及びゲート側壁絶縁膜（シリコン窒化５０７）をマスクとして、イオン注入技術により、ソース・ドレイン拡散層５０８となる高濃度不純物拡散層を形成する。さらに、サリサイドプロセス技術により、ダミーゲートをマスクとしてソース・ドレイン領域のみに厚さ４０ｎｍ程度のシリサイド膜（コバルト或いはチタン等のシリサイド）５０９を形成する（図２０（ｂ））。
【０００９】
次に、層間絶縁膜５１０として、例えばシリコン酸化膜をＣＶＤ法により堆積する。さらに、この層間絶縁膜５１０をＣＭＰ技術によって平坦化することにより、シリコン窒化膜５０５及び５０７の表面を露出させる（図２０（ｃ））。
【００１０】
次に、例えば燐酸を用いて、ダミーゲート上部のシリコン窒化膜５０５を層間絶縁膜５１０に対して選択的に除去する。このときに、シリコン窒化膜５０７もポリシリコン膜５０４の高さ程度までエッチングされる。続いて、例えばフッ素などのハロゲン原子のラジカルを用いたエッチング技術により、ポリシリコン膜５０４を層間絶縁膜５１０及びシリコン窒化膜５０７に対して選択的に除去する（図２１（ｄ））。
【００１１】
次に、フッ酸等のウエットエッチングによりダミーのシリコン酸化膜５０３を除去することにより、溝（凹部）が形成される。続いて、ゲート絶縁膜として、高誘電体絶縁膜であるＴａ2 Ｏ5 膜５１２を、例えばＣＶＤ法等によって形成する。続いて、ゲート電極として、例えばアルミニウム膜５１３を堆積する（図２１（ｅ））。
【００１２】
次に、ＣＭＰ技術を用いて、Ｔａ2 Ｏ5 膜５１２及びアルミニウム膜５１３の平坦化を、層間絶縁膜５１０が露出するまで行う（図２１（ｆ））。
【００１３】
以上の図２０（ａ）〜図２１（ｆ）の工程は、Ｎ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトランジスタ形成領域の双方に対して行われるが、図面上では一方の領域のみを示した。以後の工程からは、Ｎ型ＭＩＳトランジスタ（Ｎ型ＭＩＳＦＥＴ）形成領域及びＰ型ＭＩＳトランジスタ（Ｐ型ＭＩＳＦＥＴ）形成領域の双方を図面上に示す。
【００１４】
図２１（ｆ）の工程の後、リソグラフィー技術を用いて、Ｐ型ＭＩＳトランジスタ形成領域以外をレジスト５１４で覆う（図２２（ｇ））。
【００１５】
次に、燐酸によるウエットエッチングを行うことにより、Ｐ型領域のみアルミニウム膜５１３を除去する。この時、シリコン窒化膜５０７が露出しているが、室温の燐酸ではほとんどエッチングされない（図２２（ｈ））。
【００１６】
次に、レジスト５１４を除去した後、仕事関数が５ｅＶ程度となる金属として、例えばコバルト膜５１５を全面に堆積する（図２３（ｉ））。
【００１７】
次に、ＣＭＰ技術を用いて、コバルト膜５１５の平坦化を、層間絶縁膜５１０が露出するまで行う（図２３（ｊ））。
【００１８】
以上の工程により、ゲート電極構造として、Ｎ型はアルミニウム膜５１３からなり、Ｐ型はコバルト膜５１５からなるＣ−ＭＩＳトランジスタが完成する。アルミニウム膜５１３は仕事関数が４．２ｅＶ程度、コバルト膜５１５は仕事関数が５ｅＶ程度であるため、Ｎ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとで、それぞれでゲート電極の仕事関数を最適化することができ、両トランジスタのしきい値電圧を最適化することができる。
【００１９】
しかしながら、上述した従来技術では、微細化に対して大きな問題が生じる。以下、この問題について説明する。
【００２０】
図２４（ａ）、図２４（ｂ）及び図２４（ｃ）は、それぞれ図２２（ｇ）、図２２（ｈ）及び図２３（ｊ）における主要部を模式的に示した平面図である。Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのそれぞれのソース・ドレイン間の距離、すなわち素子間距離をＤとする。
【００２１】
図２２（ｈ）の工程において、レジスト５１４をマスクにしてＰ型領域のアルミニウム膜５１３をウエットエッチングすると、ウエットエッチングは等方的に進行する。そのため、レジスト５１４でマスクされた領域までエッチングが深く進み、図２４（ｂ）に示すように、Ｎ型領域までアルミニウム膜５１３がエッチングされてしまう。
【００２２】
したがって、完成されたトランジスタ構造は、図２４（ｃ）に示すようになる。すなわち、Ｎ型領域では、仕事関数が互いに異なるアルミニウム膜とコバルト膜によってゲート電極が構成されることになる。そのため、Ｎ型ＭＩＳトランジスタでは、しきい値の異なる領域が存在することになり、低いしきい値電圧の設定が望めなくなる。
【００２３】
上述した問題についてさらに検討する。ウエットエッチングによる横方向のエッチング量Ｅは、通常エッチングされるアルミニウム膜の高さＨ（図２２（ｈ）参照）以上となる。上述した例では、アルミニウム膜の高さＨは１５０ｎｍ程度であるため、横方向のエッチング量Ｅは１５０ｎｍ以上となる。したがって、上述した問題を避けるためには、素子間距離Ｄを横方向のエッチング量Ｅの２倍以上、すなわち３００ｎｍ以上にすることが必要となり、微細化を行うことが極めて困難になる。アルミニウム膜の高さＨを低くすることである程度の微細化が可能になるが、アルミニウム膜の高さＨの減少によってゲート抵抗が増大するため、本質的な解決策とはならない。
【００２４】
また、上述した従来技術では、ゲート絶縁膜等の信頼性に対しても大きな問題が生じる。以下、この問題について説明する。
【００２５】
上述した従来技術では、図２２（ｈ）の工程において、Ｐ型領域のアルミニウム膜５１３をウエットエッチングで除去した後、除去した領域に図２３（ｉ）及び（ｊ）の工程でコバルト膜５１５を形成する。したがって、アルミニウム膜５１３のエッチング等によってゲート絶縁膜５１２の表面が劣化し、ゲート絶縁膜の信頼性に対して悪影響が生じることになる。
【発明の開示】
【発明が解決しようとする課題】
【００２６】
以上述べたように、従来のダマシンゲート技術では、ダミーゲートをエッチング除去する際に、エッチングが横方向に深く進行するため、微細化が困難であるという問題があった。また、ダミーゲートをエッチング除去することによって、ゲート絶縁膜等の信頼性に悪影響を与えるという問題もあった。
【００２７】
本発明は、上記従来の問題に対してなされたものであり、ダマシンゲート技術等を用いてゲート電極が作製される半導体装置において、半導体装置の微細化を達成することを第１の目的とし、ゲート電極等の信頼性を確保することを第２の目的とする。
【課題を解決するための手段】
【００２８】
本発明（発明Ａ）は、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極が半導体基板に形成された凹部内にゲート絶縁膜を介して形成されている半導体装置であって、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの少なくとも一方のゲート電極は複数の金属含有膜の積層構造によって構成され、かつＮ型ＭＩＳトランジスタのゲート絶縁膜に接する金属含有膜の少なくともゲート絶縁膜に接する部分の仕事関数（Ｗ１）がＰ型ＭＩＳトランジスタのゲート絶縁膜に接する金属含有膜の少なくともゲート絶縁膜に接する部分の仕事関数（Ｗ２）よりも小さいことを特徴とする。
【００２９】
本発明（発明Ｂ）は、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極を半導体基板に形成された凹部内にゲート絶縁膜を介して形成する半導体装置の製造方法であって、前記ゲート電極を形成する工程は、Ｎ型ＭＩＳトランジスタ用の第１のゲート形成領域及びＰ型ＭＩＳトランジスタ用の第２のゲート形成領域の双方の領域の凹部内に形成されたゲート絶縁膜上に第１の金属含有膜を形成する工程と、第１又は第２のゲート形成領域の一方の領域に形成された第１の金属含有膜を除去する工程と、第１又は第２のゲート形成領域の他方の領域に残置した第１の金属含有膜上及び第１又は第２のゲート形成領域の一方の領域のゲート絶縁膜上に第２の金属含有膜を形成することにより第１及び第２のゲート形成領域の双方の領域の凹部を埋め込む工程とからなり、前記第１及び第２の金属含有膜のうち、Ｎ型ＭＩＳトランジスタのゲート絶縁膜に接する方の金属含有膜の少なくともゲート絶縁膜に接する部分の仕事関数（Ｗ１）がＰ型ＭＩＳトランジスタのゲート絶縁膜に接する方の金属含有膜の少なくともゲート絶縁膜に接する部分の仕事関数（Ｗ２）よりも小さいことを特徴とする。
【００３０】
本発明（発明Ｃ）は、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極を半導体基板に形成された凹部内にゲート絶縁膜を介して形成する半導体装置の製造方法であって、前記ゲート電極を形成する工程は、Ｎ型ＭＩＳトランジスタ用の第１のゲート形成領域及びＰ型ＭＩＳトランジスタ用の第２のゲート形成領域の双方の領域の凹部内に形成されたゲート絶縁膜上に第１の金属含有膜を形成する工程と、第１又は第２のゲート形成領域の一方の領域に形成された第１の金属含有膜を除去する工程と、第１又は第２のゲート形成領域の他方の領域に残置した第１の金属含有膜上及び第１又は第２のゲート形成領域の一方の領域のゲート絶縁膜上に第３の金属含有膜を形成する工程と、第１又は第２のゲート形成領域の他方の領域に形成された第３の金属含有膜を除去する工程と、第１又は第２のゲート形成領域の一方の領域に残置した第３の金属含有膜上及び第１又は第２のゲート形成領域の他方の領域に露出した第１の金属含有膜上に第２の金属含有膜を形成することにより第１及び第２のゲート形成領域の双方の領域の凹部を埋め込む工程とからなり、前記第１及び第２の金属含有膜のうち、Ｎ型ＭＩＳトランジスタのゲート絶縁膜に接する方の金属含有膜の少なくともゲート絶縁膜に接する部分の仕事関数（Ｗ１）がＰ型ＭＩＳトランジスタのゲート絶縁膜に接する方の金属含有膜の少なくともゲート絶縁膜に接する部分の仕事関数（Ｗ２）よりも小さいことを特徴とする。
【００３１】
本発明（発明Ａ、Ｂ、Ｃ）によれば、Ｎ型ＭＩＳトランジスタのゲート絶縁膜に接する部分の仕事関数がＰ型ＭＩＳトランジスタのゲート絶縁膜に接する部分の仕事関数よりも小さいため、Ｎ型及びＰ型ＭＩＳトランジスタそれぞれのゲート電極の仕事関数を最適化することができ、Ｎ型及びＰ型ＭＩＳトランジスタのしきい値電圧を最適化することが可能である。
【００３２】
また、本発明（発明Ａ、Ｂ、Ｃ）によれば、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタの少なくとも一方のゲート電極は複数の金属含有膜で形成されているため、ゲート絶縁膜に接する部分の膜の抵抗率が低くなくても、上層側に抵抗率の低い膜を設けることで、ゲート電極全体の抵抗を低くすることができる。
【００３３】
また、本発明（発明Ｂ、Ｃ）によれば、第１、第３の金属含有膜上に第２の金属含有膜を形成するので、第１、第３の金属含有膜の膜厚を薄くすることができる。したがって、第１又は第２のゲート形成領域の一方の領域に形成された金属含有膜（第１、第３の金属含有膜）を除去する際に、第１又は第２のゲート形成領域の他方の領域まで深くエッチングが進行することを防止でき、半導体装置の微細化を達成することが可能となる。
【００３４】
なお、本発明（発明Ａ、Ｂ、Ｃ）では、仕事関数Ｗ１が半導体基板に用いる半導体のバンドギャップの中央（バンドギャップの１／２の位置）よりも伝導帯に近い側にあり、仕事関数Ｗ２がバンドギャップの中央よりも荷電子帯に近い側にあることが好ましい。また、ＭＩＳトランジスタのしきい値を決めるゲート絶縁膜に接する領域の厚さは、所望のしきい値が得られる厚さ以上であればよいが、好ましくは１０原子層程度以上となるようにする。
【００３５】
また、本発明（発明Ａ、Ｂ、Ｃ）では、Ｎ型及びＰ型ＭＩＳトランジスタのゲート絶縁膜に接するそれぞれの部分は、必ずしも異種の材料である必要はなく、同種の材料であっても両者間で組成或いは結晶構造を異ならせることにより、両者の仕事関数を異ならせることができるものであればよい。
【００３６】
本発明（発明Ｄ）は、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極を半導体基板に形成された凹部内にゲート絶縁膜を介して形成する半導体装置の製造方法であって、前記ゲート電極を形成する工程は、Ｎ型ＭＩＳトランジスタ用の第１のゲート形成領域及びＰ型ＭＩＳトランジスタ用の第２のゲート形成領域の双方の領域の凹部内に形成されたゲート絶縁膜上に第１の金属含有膜を形成する工程と、第１又は第２のゲート形成領域の一方の領域に形成された第１の金属含有膜に含まれる物質と該物質以外の物質とを反応させることにより第１の金属含有膜を第２の金属含有膜に変換する工程とからなり、前記第１及び第２の金属含有膜のうち、Ｎ型ＭＩＳトランジスタのゲート絶縁膜に接する方の金属含有膜の少なくともゲート絶縁膜に接する部分の仕事関数がＰ型ＭＩＳトランジスタのゲート絶縁膜に接する方の金属含有膜の少なくともゲート絶縁膜に接する部分の仕事関数よりも小さいことを特徴とする。
【００３７】
本発明（発明Ｅ）は、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極を半導体基板に形成された凹部内にゲート絶縁膜を介して形成する半導体装置の製造方法であって、前記ゲート電極を形成する工程は、Ｎ型ＭＩＳトランジスタ用の第１のゲート形成領域及びＰ型ＭＩＳトランジスタ用の第２のゲート形成領域の双方の領域の凹部内に形成されたゲート絶縁膜上に第１の金属含有膜を形成する工程と、第１又は第２のゲート形成領域の一方の領域に形成された第１の金属含有膜に含まれる物質と該物質以外の物質とを反応させることにより第１の金属含有膜を第２の金属含有膜に変換する工程と、第１又は第２のゲート形成領域の他方の領域に形成された第１の金属含有膜に含まれる物質と該物質以外の物質とを反応させることにより第１の金属含有膜を第３の金属含有膜に変換する工程とからなり、前記第２及び第３の金属含有膜のうち、Ｎ型ＭＩＳトランジスタのゲート絶縁膜に接する方の金属含有膜の少なくともゲート絶縁膜に接する部分の仕事関数がＰ型ＭＩＳトランジスタのゲート絶縁膜に接する方の金属含有膜の少なくともゲート絶縁膜に接する部分の仕事関数よりも小さいことを特徴とする。
【００３８】
本発明（発明Ｆ）は、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極を半導体基板に形成された凹部内にゲート絶縁膜を介して形成する半導体装置の製造方法であって、前記ゲート電極を形成する工程は、Ｎ型ＭＩＳトランジスタ用の第１のゲート形成領域及びＰ型ＭＩＳトランジスタ用の第２のゲート形成領域の双方の領域の凹部内に形成されたゲート絶縁膜上に第１の金属含有膜を形成する工程と、第１又は第２のゲート形成領域の一方の領域に形成された第１の金属含有膜中を該第１の金属含有膜に含まれる物質以外の物質を拡散させてゲート絶縁膜界面に析出させることにより第２の金属含有膜を形成する工程とからなり、前記第１及び第２の金属含有膜のうち、Ｎ型ＭＩＳトランジスタのゲート絶縁膜に接する方の金属含有膜の少なくともゲート絶縁膜に接する部分の仕事関数がＰ型ＭＩＳトランジスタのゲート絶縁膜に接する方の金属含有膜の少なくともゲート絶縁膜に接する部分の仕事関数よりも小さいことを特徴とする。
【００３９】
本発明（発明Ｇ）は、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲート電極を半導体基板に形成された凹部内にゲート絶縁膜を介して形成する半導体装置の製造方法であって、前記ゲート電極を形成する工程は、Ｎ型ＭＩＳトランジスタ用の第１のゲート形成領域及びＰ型ＭＩＳトランジスタ用の第２のゲート形成領域の双方の領域の凹部内に形成されたゲート絶縁膜上に第１の金属含有膜を形成する工程と、第１又は第２のゲート形成領域の一方の領域に形成された第１の金属含有膜中を該第１の金属含有膜に含まれる物質以外の物質を拡散させてゲート絶縁膜界面に析出させることにより第２の金属含有膜を形成する工程と、第１又は第２のゲート形成領域の他方の領域に形成された第１の金属含有膜中を該第１の金属含有膜に含まれる物質以外の物質を拡散させてゲート絶縁膜界面に析出させることにより第３の金属含有膜を形成する工程とからなり、前記第２及び第３の金属含有膜のうち、Ｎ型ＭＩＳトランジスタのゲート絶縁膜に接する方の金属含有膜の少なくともゲート絶縁膜に接する部分の仕事関数がＰ型ＭＩＳトランジスタのゲート絶縁膜に接する方の金属含有膜の少なくともゲート絶縁膜に接する部分の仕事関数よりも小さいことを特徴とする。
【００４０】
本発明（発明Ｄ、Ｅ、Ｆ、Ｇ）によれば、Ｎ型ＭＩＳトランジスタのゲート絶縁膜に接する部分の仕事関数がＰ型ＭＩＳトランジスタのゲート絶縁膜に接する部分の仕事関数よりも小さいため、Ｎ型及びＰ型ＭＩＳトランジスタそれぞれのゲート電極の仕事関数を最適化することができ、Ｎ型及びＰ型ＭＩＳトランジスタのしきい値電圧を最適化することが可能である。
【００４１】
また、本発明（発明Ｄ、Ｅ、Ｆ、Ｇ）によれば、第１の金属含有膜に含まれる物質と該物質以外の物質とを反応させることにより第１の金属含有膜を第２、第３の金属含有膜に変換する、或いは、第１の金属含有膜中を第１の金属含有膜に含まれる物質以外の物質を拡散させてゲート絶縁膜界面に析出させることにより第２、第３の金属含有膜を形成するので、凹部内のゲート絶縁膜上に形成された金属含有膜をエッチングしないでゲート電極を作製することができ、ゲート絶縁膜の信頼性の低下を防止することが可能である。
【００４２】
なお、本発明（発明Ｄ、Ｅ、Ｆ、Ｇ）では、仕事関数Ｗ１が半導体基板に用いる半導体のバンドギャップの中央（バンドギャップの１／２の位置）よりも伝導帯に近い側にあり、仕事関数Ｗ２がバンドギャップの中央よりも荷電子帯に近い側にあることが好ましい。また、ＭＩＳトランジスタのしきい値を決めるゲート絶縁膜に接する領域の厚さは、所望のしきい値が得られる厚さ以上であればよいが、好ましくは１０原子層程度以上となるようにする。
【発明の効果】
【００４３】
本発明によれば、Ｎ型及びＰ型ＭＩＳトランジスタそれぞれのゲート電極の仕事関数を最適化することにより、Ｎ型及びＰ型ＭＩＳトランジスタのしきい値電圧を最適化することが可能である。また、半導体装置の微細化、低抵抗化を達成することが可能であり、さらにゲート電極等の信頼性を向上させることが可能となる。
【発明を実施するための最良の形態】
【００４４】
以下、本発明の実施形態を図面を参照して説明する。
【００４５】
（実施形態１）
以下、本発明の第１の実施形態に係る製造工程の一例について、図１（ａ）〜図３（ｉ）を参照して説明する。
【００４６】
まず、シリコン基板１０１上にＳＴＩ構造の素子分離１０２を形成する。続いて、将来除去されるダミー絶縁膜として、膜厚２〜６ｎｍ程度のシリコン酸化膜１０３を形成する。さらに、将来除去されるダミーゲートとして、膜厚１５０ｎｍ程度のポリシリコン膜１０４及び膜厚５０ｎｍ程度のシリコン窒化膜１０５の積層構造を形成する。これらのダミー絶縁膜及びダミーゲートは、通常の技術（酸化やＣＶＤ等の成膜技術、リソグラフィー技術、ＲＩＥ技術等）を用いて形成する。続いて、ダミーゲート（ポリシリコン膜１０４及びシリコン窒化膜１０５）をマスクとして、イオン注入技術により、ソース・ドレイン拡散層１０６となるエクステンション用の不純物拡散層を形成する。続いて、シリコン窒化膜１０７からなる幅２０〜４０ｎｍ程度のゲート側壁絶縁膜を、ＣＶＤ技術とＲＩＥ技術によって形成する（図１（ａ））。
【００４７】
次に、ダミーゲート（ポリシリコン膜１０４及びシリコン窒化膜１０５）及びゲート側壁絶縁膜（シリコン窒化１０７）をマスクとして、イオン注入技術により、ソース・ドレイン拡散層１０８となる高濃度不純物拡散層を形成する。さらに、サリサイドプロセス技術により、ダミーゲートをマスクとしてソース・ドレイン領域のみに厚さ４０ｎｍ程度のシリサイド膜（コバルト或いはチタン等のシリサイド）１０９を形成する（図１（ｂ））。
【００４８】
次に、層間絶縁膜１１０として、例えばシリコン酸化膜をＣＶＤ法により堆積する。さらに、この層間絶縁膜１１０をＣＭＰ技術によって平坦化することにより、シリコン窒化膜１０５及び１０７の表面を露出させる（図１（ｃ））。
【００４９】
次に、例えば燐酸を用いて、ダミーゲート上部のシリコン窒化膜１０５を層間絶縁膜１１０に対して選択的に除去する。このときに、シリコン窒化膜１０７もポリシリコン膜１０４の高さ程度までエッチングされる。続いて、例えばフッ素などのハロゲン原子のラジカルを用いたエッチング技術により、ポリシリコン膜１０４を層間絶縁膜１１０及びシリコン窒化膜１０７に対して選択的に除去する（図２（ｄ））。
【００５０】
次に、希フッ酸等のウエットエッチングによりダミーのシリコン酸化膜１０３を除去することにより、溝（凹部）１１１が形成される。続いて、ゲート絶縁膜として、高誘電体絶縁膜であるハフニウム酸化膜（ＨｆＯ2 膜）を全面に形成する。このハフニウム酸化膜は、例えば、ＨｆＣｌ4 とＮＨ3 を用いたＣＶＤ法、或いはハフニウム窒化物（ＨｆＮ）又はハフニウムのターゲットを用いたスパッタ法により、ハフニウム窒化膜（ＨｆＮ膜）を成膜した後、成膜したハフニウム窒化膜を酸化することにより得られる（図２（ｅ））。
【００５１】
次に、ＣＶＤ法或いはスパッタ法を用いて、仕事関数が４ｅＶ程度であるハフニウム窒化膜１１３を厚さ１０ｎｍ程度、望ましくは１０ｎｍ以下で全面に成膜する（図２（ｆ））。
【００５２】
以上の図１（ａ）〜図２（ｆ）の工程は、Ｎ型ＭＩＳトランジスタ形成領域及びＰ型ＭＩＳトランジスタ形成領域の双方に対して行われるが、図面上では一方の領域のみを示した。以後の工程からは、Ｎ型ＭＩＳトランジスタ（Ｎ型ＭＩＳＦＥＴ）形成領域及びＰ型ＭＩＳトランジスタ（Ｐ型ＭＩＳＦＥＴ）形成領域の双方を図面上に示す。
【００５３】
図２（ｆ）の工程の後、リソグラフィー技術を用いて、Ｐ型ＭＩＳトランジスタ形成領域以外をレジスト１１４で覆う。このときの主要部の平面図を図４（ａ）に模式的に示す（図３（ｇ））。
【００５４】
次に、過酸化水素水によるウエットエッチングを行うことにより、Ｐ型領域のみハフニウム窒化膜１１３を除去する。このときの主要部の平面図を図４（ｂ）に模式的に示す。ゲート絶縁膜のハフニウム酸化膜１１２は過酸化水素水に不溶であるため、エッチングされることはない。また、ハフニウム窒化膜１１３が非常に薄い（１０ｎｍ程度）ため、従来技術の場合とは異なり、Ｎ型領域までハフニウム窒化膜１１３が深くエッチングされることはない。つまり、本例ではハフニウム窒化膜１１３の厚さが１０ｎｍ程度であるで、横方向のエッチング量Ｅも１０ｎｍ程度となる。したがって、素子間距離Ｄが２０ｎｍ程度以上であれば、従来技術の問題点を解消することができ、大幅な微細化を行うことが可能となる（図３（ｈ））。
【００５５】
次に、レジスト１１４除去した後、仕事関数が５ｅＶ程度の貴金属膜として、例えばコバルト膜１１５を全面に堆積する。コバルトの成膜は、スパッタ法を用いて行うか、或いは、Ｃｏ（ＣＯ）4 、Ｃｏ2 （ＣＯ）8 、ＣｏＦ2 、ＣｏＣｌ2 又はＣｏＢｒ2 をガスソースとしたＣＶＤ法を用いて行う。その後、コバルト膜１１５、ハフニウム窒化膜１１３及びハフニウム酸化膜１１２の平坦化を、ＣＭＰ技術により、層間絶縁膜１１０が露出するまで行う。このときの主要部の平面図を図４（ｃ）に模式的に示す（図３（ｉ））。
【００５６】
以上の工程により、ゲート電極構造として、Ｎ型はハフニウム窒化膜１１３とコバルト膜１１５の積層構造からなり、Ｐ型はコバルト膜１１５の単層構造からなるＣ−ＭＩＳトランジスタが完成する。
【００５７】
本実施形態によれば、Ｎ型ＭＩＳトランジスタのゲート絶縁膜に接する部分の仕事関数をＰ型ＭＩＳトランジスタのゲート絶縁膜に接する部分の仕事関数よりも小さくすることができるため（上述した例では、ハフニウム窒化膜１１３は仕事関数が４ｅＶ程度、コバルト膜１１５は仕事関数が５ｅＶ程度）、Ｎ型及びＰ型ＭＩＳトランジスタそれぞれのゲート電極の仕事関数を最適化して、両トランジスタのしきい値電圧を最適化することが可能である。
【００５８】
また、本実施形態では、Ｐ型領域のハフニウム窒化膜１１３を除去する際に、ハフニウム窒化膜１１３の膜厚が極めて薄いため、Ｎ型領域までハフニウム窒化膜１１３が深くエッチングされることを避けることができ、大幅な微細化を行うことが可能となる。さらに、本実施形態では、Ｎ型ＭＩＳトランジスタのゲート電極は、ハフニウム窒化膜１１３上に低抵抗のコバルト膜１１５が形成されているため、仕事関数の最適化と低抵抗化を両立させることができる。
【００５９】
図５は、本実施形態及び従来技術によるＮ型及びＰ型ＭＩＳトランジスタについて、しきい値（しきい電圧）の素子分離距離（素子間距離、図４に示した距離Ｄ）依存性を示したものである。
【００６０】
Ｐ型ＭＩＳトランジスタについては、本実施形態及び従来技術ともに、素子分離距離Ｄが４００ｎｍ程度まで、しきい値が一定かつ低電圧（−０．２Ｖ程度）となっている。これに対して、Ｎ型ＭＩＳトランジスタについては、従来技術では、素子間距離Ｄが３００ｎｍ以下でしきい値が上昇し始めている。これは、Ｎ型ＭＩＳトランジスタの一部が仕事関数５．０ｅＶ程度の金属で構成されているためである。これに対して本実施形態では、素子間距離Ｄを４０ｎｍまで微細化しても、しきい値は一定であることがわかる。
【００６１】
上述した例では、Ｎ型ＭＩＳトランジスタのゲート電極がハフニウム窒化膜とコバルト膜の積層構造で、Ｐ型ＭＩＳトランジスタのゲート電極がコバルト膜の単層構造の場合について説明した。本実施形態は、このようなゲート電極構造に限らず、種々の変形が可能である。そこで、いくつかの変形例について、以下説明する。
【００６２】
本実施形態における基本的なゲート構造は、構造Ａ、構造Ｂ及び構造Ｃの３種類ある。構造Ａについては図６が、構造Ｂについては図７が、構造Ｃについては図８が、それぞれ対応している。これらの構造Ａ、構造Ｂ及び構造Ｃについては、これらの構造のバリエーションとして、例えば図９に示したような構造（構造Ｄとする）も含まれる。なお、図６〜図９では、ゲート絶縁膜及びゲート電極についてのみ模式的に示している。
【００６３】
構造Ａ（図６参照）は、Ｎ型ＭＩＳトランジスタのゲート電極がゲート絶縁膜Ｆ０上に形成された第１の金属含有膜Ｆ１及び第２の金属含有膜Ｆ２からなり、Ｐ型ＭＩＳトランジスタのゲート電極がゲート絶縁膜Ｆ０上に形成された第２の金属含有膜Ｆ２からなり、第１の金属含有膜Ｆ１の仕事関数が第２の金属含有膜Ｆ２の仕事関数よりも小さい。
【００６４】
構造Ａの製造方法は、Ｎ型及びＰ型ＭＩＳトランジスタ用の双方のゲート形成領域のゲート絶縁膜Ｆ０上に第１の金属含有膜Ｆ１を形成する工程と、Ｐ型ＭＩＳトランジスタ用のゲート形成領域の第１の金属含有膜Ｆ１を除去する工程と、Ｎ型ＭＩＳトランジスタ用のゲート形成領域の第１の金属含有膜Ｆ１上及びＰ型ＭＩＳトランジスタ用のゲート形成領域のゲート絶縁膜Ｆ０上に第２の金属含有膜Ｆ２を形成することにより、Ｎ型及びＰ型ＭＩＳトランジスタの双方のゲート形成領域の凹部を埋め込む工程とからなる。
【００６５】
構造はＢ（図７参照）は、Ｐ型ＭＩＳトランジスタのゲート電極がゲート絶縁膜Ｆ０上に形成された第１の金属含有膜Ｆ１及び第２の金属含有膜Ｆ２からなり、Ｎ型ＭＩＳトランジスタのゲート電極がゲート絶縁膜Ｆ０上に形成された第２の金属含有膜Ｆ２からなり、第１の金属含有膜Ｆ１の仕事関数が第２の金属含有膜Ｆ２の仕事関数よりも小さい。
【００６６】
構造Ｂの製造方法は、Ｎ型及びＰ型ＭＩＳトランジスタ用の双方のゲート形成領域のゲート絶縁膜Ｆ０上に第１の金属含有膜Ｆ１を形成する工程と、Ｎ型ＭＩＳトランジスタ用のゲート形成領域の第１の金属含有膜Ｆ１を除去する工程と、Ｐ型ＭＩＳトランジスタ用のゲート形成領域の第１の金属含有膜Ｆ１上及びＮ型ＭＩＳトランジスタ用のゲート形成領域のゲート絶縁膜Ｆ０上に第２の金属含有膜Ｆ２を形成することにより、Ｎ型及びＰ型ＭＩＳトランジスタの双方のゲート形成領域の凹部を埋め込む工程とからなる。
【００６７】
構造Ａの具体的な例については、図１〜図３で示した通りである。また、構造Ｂについては、図１〜図３に示した製造方法の大部分を流用することができる（各構成材料には構造Ｂに適したものを用いる）。主要な変更点は、図３（ｇ）の工程において、Ｎ型ＭＩＳトランジスタ領域の代わりにＰ型ＭＩＳトランジスタ領域をレジストでマスクする点である。
【００６８】
構造Ｃ（図８参照）は、Ｎ型ＭＩＳトランジスタのゲート電極がゲート絶縁膜Ｆ０上に形成された第１の金属含有膜Ｆ１及び第２の金属含有膜Ｆ２からなり、Ｐ型ＭＩＳトランジスタのゲート電極がゲート絶縁膜Ｆ０上に形成された第３の金属含有膜Ｆ３及び第２の金属含有膜Ｆ２からなり、第１の金属含有膜Ｆ１の仕事関数が第３の金属含有膜Ｆ３の仕事関数よりも小さい。
【００６９】
構造Ｃの製造方法は（図１０参照）、Ｎ型及びＰ型ＭＩＳトランジスタ用の双方のゲート形成領域のゲート絶縁膜Ｆ０上に第１の金属含有膜Ｆ１を形成する工程と、Ｐ型ＭＩＳトランジスタ用のゲート形成領域の第１の金属含有膜Ｆ１を除去する工程と、Ｎ型ＭＩＳトランジスタ用のゲート形成領域の第１の金属含有膜Ｆ１上及びＰ型ＭＩＳトランジスタ用のゲート形成領域のゲート絶縁膜Ｆ０上に第３の金属含有膜Ｆ３を形成する工程と、Ｎ型ＭＩＳトランジスタ用のゲート形成領域の第３の金属含有膜Ｆ３を除去する工程と、Ｎ型ＭＩＳトランジスタ用のゲート形成領域の第１の金属含有膜Ｆ１上及びＰ型ＭＩＳトランジスタ用のゲート形成領域の第３の金属含有膜Ｆ３上に第２の金属含有膜Ｆ２を形成することにより、Ｎ型及びＰ型ＭＩＳトランジスタの双方のゲート形成領域の凹部を埋め込む工程とからなる。
【００７０】
なお、構造Ａ、構造Ｂ及び構造Ｃには、第２の金属含有膜Ｆ２が２種類以上の積層膜である構造（構造Ｄ）も含まれる。図９の例では、図６の例に対応して、Ｎ型及びＰ型ＭＩＳトランジスタの第２の金属含有膜Ｆ２が、金属含有膜Ｆ２ａ及びＦ２ｂの積層膜によって構成されている。
【００７１】
以下、上述した構造Ａ〜構造Ｄについて、さらに説明する。
【００７２】
（１）構造Ａ（図６参照）において、第１の金属含有膜Ｆ１は、Ｎ型ＭＩＳトランジスタのしきい値を決めるバリアメタルとして、第２の金属含有膜Ｆ２は、Ｐ型ＭＩＳトランジスタのしきい値を決めるバリアメタルとして、それぞれ用いられる。
【００７３】
第１の金属含有膜Ｆ１には、Ｎ型ＭＩＳトランジスタのしきい値を最適化できる仕事関数（４．６ｅＶ以下、望ましくは４ｅＶ程度）を有し、かつダメージのないエッチング（ウエットエッチング或いはラジカル原子やラジカル分子によるドライエッチング）を行うことが可能なものを用いるようにする。代表的な材料には、ＨｆＮ及びＺｒＮがあげられる。これらは、仕事関数が４ｅＶ程度であると予想され、Ｎ型のバリアメタルとして適している。
【００７４】
第２の金属含有膜Ｆ２には、Ｐ型ＭＩＳトランジスタのしきい値を最適化できる仕事関数（４．６ｅＶ以上、望ましくは５ｅＶ程度）を有し、かつゲート電極を低抵抗化できる抵抗率の低いものを用いる。貴金属系の材料は、仕事関数が５ｅＶ程度のものが多く、第２の金属含有膜に適している。抵抗率の観点からは、Ｃｏが約５μΩ・ｃｍ、Ｎｉが約６μΩ・ｃｍ、Ｐｔが約１０μΩ・ｃｍである。現在ゲート電極として用いられているＷ、ＣｏＳｉ2 の抵抗率は、それぞれ約５μΩ・ｃｍ、約２０μΩ・ｃｍであり、Ｃｏ、Ｎｉ及びＰｔ、特にＣｏは第２の金属含有膜の材料として適している。
【００７５】
ゲート絶縁膜Ｆ０については、特に限定されないが、バリアメタルがＨｆＮである場合には、ＨｆＯ2 を用いることが望ましい。ＨｆＮとＨｆＯ2 との界面では熱反応が起こり難いからである。
【００７６】
（２）構造Ｂ（図７参照）において、第１の金属含有膜Ｆ１は、Ｐ型ＭＩＳトランジスタのしきい値を決めるバリアメタルとして、第２の金属含有膜Ｆ２は、Ｎ型ＭＩＳトランジスタのしきい値を決めるバリアメタルとして、それぞれ用いられる。
【００７７】
第１の金属含有膜Ｆ１には、Ｐ型ＭＩＳトランジスタのしきい値を最適化できる仕事関数（４．６ｅＶ以上、望ましくは５ｅＶ程度）を有し、かつダメージのないエッチング（ウエットエッチング或いはラジカル原子やラジカル分子によるドライエッチング）を行うことが可能なものを用いるようにする。代表的な材料には、ＷＮx 及びＷＳｉx Ｎy があげられる。
【００７８】
第２の金属含有膜Ｆ２には、Ｎ型ＭＩＳトランジスタのしきい値を最適化できる仕事関数（４．６ｅＶ以下、望ましくは４ｅＶ程度）を有し、かつゲート電極を低抵抗化できる抵抗率の低いものを用いる。代表的な材料としては、Ａｌ（或いはＡｌを含む合金）があげられる。
【００７９】
（３）構造Ｃ（図８参照）において、第１の金属含有膜Ｆ１はＮ型ＭＩＳトランジスタのしきい値を決めるバリアメタルとして、第３の金属含有膜Ｆ３はＰ型ＭＩＳトランジスタのしきい値を決めるバリアメタルとしてそれぞれ用いられ、第２の金属含有膜Ｆ２は低抵抗の電極材料として用いられる。
【００８０】
第１の金属含有膜Ｆ１には、Ｎ型ＭＩＳトランジスタのしきい値を最適化できる仕事関数（４．６ｅＶ以下、望ましくは４ｅＶ程度）を有し、かつダメージのないエッチング（ウエットエッチング或いはラジカル原子やラジカル分子によるドライエッチング）を行うことが可能なもの、代表的にはＨｆＮを用いる。第３の金属含有膜Ｆ３には、Ｐ型ＭＩＳトランジスタのしきい値を最適化できる仕事関数（４．６ｅＶ以上、望ましくは５ｅＶ程度）を有し、かつダメージのないエッチングを行うことが可能なもの、代表的にはＷＮx を用いる。第２の金属含有膜Ｆ２には、低抵抗である材料、代表的にはＡｌ（或いはＡｌを含む合金）を用いる。
【００８１】
（４）構造Ｄ（図９参照）における構造Ａ或いは構造Ｂに対応した構造では、積層膜である第２の金属含有膜Ｆ２として、下層側の膜Ｆ２ａについてはＮ型又はＰ型ＭＩＳトランジスタのしきい値を最適化できる仕事関数（Ｎ型については４．６ｅＶ以下、望ましくは４ｅＶ、Ｐ型については４．６ｅＶ以上、望ましくは５ｅＶ）を有していることが、上層側の膜Ｆ２ｂには低抵抗であることが求められる。
【００８２】
構造Ｄにおける構造Ｃに対応した構造では、第１の金属含有膜Ｆ１及び第３の金属含有膜Ｆ３が第２の金属含有膜Ｆ２の下にあるため、第２の金属含有膜の下層側の膜をトランジスタのしきい値を最適化するために用いるというメリットはないが、上層側からのゲート絶縁膜への金属の拡散を抑制することができるというメリットがある。
【００８３】
代表的には、構造Ａに対応した構造Ｄおいて、第１の金属含有膜Ｆ１をＨｆＮ、第２の金属含有膜の下層側Ｆ２ａをＲｕＯ2 、第２の金属含有膜の上層側Ｆ２ｂをＡｌで構成したものがあげられる。
【００８４】
（５）構造Ａ、構造Ｂ及び構造Ｃにおいて、第１の金属含有膜Ｆ１には、導電体である金属化合物を用いることが望ましい。Ｎ型ＭＩＳトランジスタ用のバリアメタルとしては、ハフニウム窒化物、ジルコニウム窒化物、チタン窒化物、タンタル窒化物、タンタル窒化物、ニオブ窒化物があげられる。Ｐ型ＭＩＳトランジスタ用のバリアメタルとしては、タングステン窒化物、タングステン珪化窒化物があげられる。
【００８５】
（６）構造Ａ及び構造Ｃにおいて、第２の金属含有膜Ｆ２には、プラチナ、パラジウム、ニッケル、コバルト、ロジウム、ルテニウム、レニウム、イリジウム、金、銀、銅、或いはこれらの金属を含む合金を含む膜を用いることが望ましい。
【００８６】
（７）構造Ａ、構造Ｂ及び構造Ｃにおいて、第２の金属含有膜Ｆ２には、導電体である金属化合物を含む膜を用いることが望ましい。
【００８７】
金属化合物としては、第１に、金属酸化物（ルテニウム酸化物、イリジウム酸化物、レニウム酸化物、プラチナ酸化物、ロジウム酸化物）があげられる。貴金属系酸化物は導電体であることが多く、Ｐ型ＭＩＳトランジスタに適した仕事関数を得やすいためである。
【００８８】
金属化合物としては、第２に、金属珪化物（プラチナ珪化物、パラジウム珪化物、ニッケル珪化物）があげられる。これらは、Ｎ型或いはＰ型ＭＩＳトランジスタ（特にＰ型ＭＩＳトランジスタ）に適した仕事関数を得ることが可能である。
【００８９】
金属化合物としては、第３に、金属窒素化合物（ハフニウム窒化物、ジルコニウム窒化物、チタン窒化物、タンタル窒化物、ニオブ窒化物）があげられる。これらは、Ｎ型ＭＩＳトランジスタに適した仕事関数を得ることが可能である。
【００９０】
（８）構造Ｄにおいて、第２の金属含有膜Ｆ２の少なくとも最下層の膜が金属化合物であることが望ましい。金属化合物としては、金属酸化物（ルテニウム酸化物、イリジウム酸化物、レニウム酸化物、プラチナ酸化物、ロジウム酸化物）、金属珪化物（プラチナ珪化物、パラジウム珪化物、ニッケル珪化物）、金属窒素化合物（ハフニウム窒化物、ジルコニウム窒化物、チタン窒化物、タンタル窒化物、ニオブ窒化物、タングステン窒化物、タングステン窒化物）、タングステン窒化珪化物があげられる。
【００９１】
（９）構造Ｃにおいて、第３の金属含有膜Ｆ３には、タングステン窒化物或いはタングステン窒化珪化物を用いることが望ましい。
【００９２】
（１０）構造Ａ〜構造Ｄにおいて、ゲート絶縁膜Ｆ０としては、ＨｆＯ2 、ＺｒＯ2 、ＴｉＯ2 、シリコン窒化膜、Ａｌ2 Ｏ3 、Ｔａ2 Ｏ5 、Ｎｂ2 Ｏ5 、Ｙ2 Ｏ3 、ＣｅＯ2 、イットリウムを含むジルコニウム酸化膜、バリウムとストロンチウムとチタンと酸素の化合物膜、鉛とジルコニウムとチタンと酸素の化合物膜、シリコン酸化膜があげられる。
【００９３】
ＨｆＯ2 、ＺｒＯ2 、ＴｉＯ2 、Ｔａ2 Ｏ5 、Ｎｂ2 Ｏ5 、Ｙ2 Ｏ3 、ＣｅＯ2 、イットリウムを含むジルコニウム酸化膜の成膜法には、それぞれＨｆＣｌ4 、ＺｒＣｌ4 、ＴｉＣｌ4 、ＴａＣｌ5 、ＮｂＣｌ5 、Ｙ（Ｔｈｄ）3 （ここで、Ｔｈｄとは、２，２，６，６−テトラメチル−３，５−ヘプタネジオネートを意味する。）、Ｃｅ（Ｔｈｄ）4 、Ｚｒ（Ｔｈｄ）4 とＹ（Ｔｈｄ）3 の混合ガスに、Ｏ2 ガスを混入したＣＶＤ法により直接成膜する方法がある。
【００９４】
また、Ｏ2 ガスの代わりに例えばＮＨ3 等を用いて、先ずそれぞれの金属窒化物、すなわちＨｆＮ、ＺｒＮ、ＴｉＮ、ＴａＮ、ＮｂＮ、ＹＮ、ＣｅＮ、イットリウムを含むジルコニウム窒化膜を成膜し、その後に熱酸化によってそれぞれの金属窒化物を酸化物にするようにしてもよい。この熱酸化方法を用いる場合には、窒素が膜中に残留しないように、５ｎｍ以下の窒化物を熱酸化するか、５ｎｍ以下の窒化物堆積／酸化を複数回繰り返すようにすることが望ましい。厚い窒化膜を熱酸化すると、酸化温度が５００℃以下の低温の場合に、新たに酸化された層からの生成物である窒素が膜の内部から外部に脱出できなくなり、膜中に残留してしまうことが見出されたためである。
【００９５】
また、上述した金属酸化物を成膜する前に、熱酸化によるシリコン酸化膜、ＮＯガス中での酸化等を用いた酸化窒化膜、或いはＣＶＤ法等によるシリコン窒化膜をシリコン基板上に成膜し、その後に上述した金属酸化膜の成膜を行うことにより、積層構造のゲート絶縁膜Ｆ０を作製してもよい。
【００９６】
（１１）ゲート電極の最下層側の膜として、ＨｆＮ、ＺｒＮ、ＴｉＮを用いる場合、これらのエッチングには過酸化水素水を用いることができる。この過酸化水素水を用いたエッチング時に、ゲート絶縁膜Ｆ０がエッチングされないことが必要である。ゲート絶縁膜Ｆ０として、上述したＨｆＯ2 、ＺｒＯ2 、ＴｉＯ2 、Ｓｉ3 Ｎ4 、Ａｌ2 Ｏ3 、Ｔａ2 Ｏ5 、Ｎｂ2 Ｏ5 、Ｙ2 Ｏ3 、ＣｅＯ2 、イットリウムを含むジルコニウム酸化膜、バリウムとストロンチウムとチタンと酸素の化合物膜、鉛とジルコニウムとチタンと酸素の化合物膜、シリコン酸化膜を用いる場合には、これらは過酸化水素水に不溶であるため、問題は生じない。
【００９７】
ゲート電極の最下層側の膜として、ＴａＮ、ＮｂＮを用いる場合、これらは塩酸と硝酸の混合液に可溶である。したがって、ゲート絶縁膜Ｆ０には、この混合液に不溶であるＨｆＯ2 、ＺｒＯ2 、ＴｉＯ2 、Ｓｉ3 Ｎ4 、シリコン酸化膜、窒素を１％以上含有するシリコンオキシナイトライド等を用いればよい。
【００９８】
ゲート電極の最下層側の膜としてアルミニウムを用いる場合、アルミニウムは燐酸と硝酸の混合液に可溶である。したがって、ゲート絶縁膜Ｆ０には、この混合液に不溶なＨｆＯ2 、ＺｒＯ2 、ＴｉＯ2 、Ｔａ2 Ｏ5 、Ｎｂ2 Ｏ5 、イットリウムを含むジルコニウム酸化膜、バリウムとストロンチウムとチタンと酸素の化合物膜、鉛とジルコニウムとチタンと酸素の化合物膜、シリコン酸化膜を用いればよい。
【００９９】
（１２）ゲート電極の最下層側の膜として上述した金属窒化物（ＨｆＮ、ＺｒＮ、ＴｉＮ、ＴａＮ、ＮｂＮ）を用いた場合、金属窒化物膜とゲート絶縁膜との組み合わせ方は、上述したエッチング耐性の他に、次の条件を満たすことが望ましい。すなわち、金属窒化物を構成する金属元素からなる金属酸化物のＧｉｂｂｓの自由エネルギーが、ゲート絶縁膜に用いる金属酸化膜或いはシリコン酸化膜のＧｉｂｂｓの自由エネルギー以下となるようにする。このようにすると、金属窒化物がゲート絶縁膜を還元する可能性が少なくなるためである。具体的には、ゲート絶縁膜がＨｆＯ2 の場合には金属窒化物としてＨｆＮ、ＺｒＮ、ＴｉＮ、ＴａＮ、ＮｂＮを用いることが望ましく、ゲート絶縁膜がＴａ2 Ｏ5 の場合には金属窒化物としてＴａＮ、ＮｂＮを用いることが望ましい。
【０１００】
（実施形態２）
以下、本発明の第２の実施形態に係る製造工程の一例について、図１１（ａ）〜図１４（ｌ）を参照して説明する。
【０１０１】
まず、シリコン基板２０１の表面を熱酸化してシリコン酸化膜２０２を形成する。その後、ＣＶＤ法を用いて、シリコン酸化膜２０２上にシリコン窒化膜２０３を形成する（図１１（ａ））。
【０１０２】
次に、シリコン窒化膜２０３上にフォトレジスト２０４のパターンを形成する。続いて、このレジストパターン２０４をマスクにして、シリコン窒化膜２０３、シリコン酸化膜２０２及びシリコン基板２０１を異方性エッチングを用いてパターニングすることにより、素子分離溝を形成する（図１１（ｂ））。
【０１０３】
次に、フォトレジスト２０４を灰化して除去する。その後、露出している素子分離溝の表面を、例えば９５０℃、ＨＣｌ／Ｏ2 雰囲気中で熱酸化することにより、シリコン酸化膜２０５を形成する。続いて、ＣＶＤ法を用いてシリコン酸化膜２０６を全面に堆積し、素子分離溝を埋め込む。さらに、ＣＭＰ法を用いてシリコン酸化膜２０６をシリコン窒化膜２０３の表面が露出するまで研磨する（図１１（ｃ））。
【０１０４】
次に、熱燐酸を用いてシリコン窒化膜２０３を選択的に除去する。続いて、希フッ酸溶液を用いてシリコン酸化膜２０２を除去する。この際に、素子分離溝の上部のシリコン酸化膜２０６及びシリコン酸化膜２０５が多少エッチングされ、素子分離溝の上部エッジ近傍のシリコン基板２０１の表面が露出する（図１２（ｄ））。
【０１０５】
次に、例えば９００℃、ＨＣｌ／Ｏ2 雰囲気中で熱酸化を行い、ダミー絶縁膜となるシリコン酸化膜２０７を形成する。ダミー絶縁膜２０７は、ＭＩＳトランジスタ形成領域上だけでなく、素子分離溝の上部エッジ上にも形成されるため、シリコン基板の露出面はなくなる（図１２（ｅ））。
【０１０６】
次に、全面にポリシリコン膜２０８を形成した後、このポリシリコン膜２０８をパターニングすることにより、ダミーゲートを形成する（図１２（ｆ））。
【０１０７】
次に、ポリシリコン膜２０８からなるダミーゲートをマスクにして、シリコン基板２０１の表面に不純物イオンを注入する。さらに、高温のアニール処理を行なうことにより、ソース・ドレイン拡散層２０９をダミーゲートに対して自己整合的に形成する。続いて、全面に層間絶縁膜２１０を堆積し、この層間絶縁膜２１０をＣＭＰ法を用いてポリシリコン膜２０８が露出するまで平坦化する。その後、露出したポリシリコン膜２０８を、例えばＣＦ4 ／Ｏ2 ガスを用いたダウンフロー技術で除去する（図１３（ｇ））。
【０１０８】
次に、Ｎ型及びＰ型ＭＩＳトランジスタそれぞれのしきい値電圧の調整を行なうために、露出したダミー絶縁膜２０７を介して、シリコン基板２０１中にそれぞれＮ型及びＰ型の不純物をイオン注入法で導入する。続いて、ダミー絶縁膜２０７を希フッ酸溶液を用いて除去することにより、溝（凹部）２１１が形成される。その後、ゲート絶縁膜として、Ｔａ2 Ｏ5 膜２１２を形成する。さらに、Ｐ型ＭＩＳトランジスタのゲート電極材料として、ルテニウム（Ｒｕ）膜又はパラジウム（Ｐｄ）膜２１３を、膜厚１０ｎｍ程度形成する（図１３（ｈ））。
【０１０９】
次に、プラズマＣＶＤ法により、全面にシリコン窒化膜２１４を１０ｎｍの膜厚で形成する。このシリコン窒化膜２１４は、後の工程で形成されるインジウム（Ｉｎ）又はスズ（Ｓｎ）の拡散を防止するための拡散防止膜として用いられる。その後、Ｐ型ＭＩＳトランジスタ領域上にフォトレジスト２１５のパターンを形成する（図１３（ｉ））。
【０１１０】
次に、露出したＮ型ＭＩＳトランジスタ領域のシリコン窒化膜２１４を、ダウンフロー法を使って除去する。フォトレジスト２１５を灰化処理によって除去した後、Ｎ型ＭＩＳトランジスタのゲート電極材料として、全面にインジウム（Ｉｎ）膜又はスズ（Ｓｎ）膜を１〜２ｎｍの膜厚で形成する（図１４（ｊ））。
【０１１１】
次に、２００℃〜４００℃程度の中低温アニールを行う。Ｐ型ＭＩＳトランジスタ領域にはシリコン窒化膜２１４が形成されているため、このアニール処理により、Ｎ型ＭＩＳトランジスタ領域にのみ選択的にインジウム又はスズが拡散する。インジウム又はスズは、ルテニウム膜又はパラジウム膜２１３の結晶粒界を通って拡散する。これにより、インジウム又はスズが、ゲート絶縁膜となるＴａ2 Ｏ5 膜２１２とルテニウム膜又はパラジウム膜２１３との界面に析出する。その結果、Ｎ型ＭＩＳトランジスタのゲート電極となるインジウム膜又はスズ膜２１６が形成される（図１４（ｋ））。
【０１１２】
次に、Ｐ型ＭＩＳトランジスタ領域上のインジウム膜又はスズ膜２１６を選択的に除去し、さらにシリコン窒化膜２１４をダウンフロー法を使って除去する。その後、タングステン膜２１７をＮ型及びＰ型ＭＩＳトランジスタのゲート電極領域の溝に埋め込む。さらに、ＣＭＰ法を用いて、溝外のルテニウム膜又はパラジウム膜２１３、インジウム膜又はスズ膜２１６、Ｔａ2 Ｏ5 膜２１２及びタングステン膜２１７を除去し、溝内にのみタングステン膜２１７を残す。これにより、Ｐ型ＭＩＳトランジスタではルテニウム膜又はパラジウム膜２１３が最下層に形成されたゲート電極が、Ｎ型ＭＩＳトランジスタではインジウム膜又はスズ膜２１６が最下層に形成されたゲート電極が構成される。以降、層間絶縁膜２１８、配線２１９等を形成し、半導体集積回路が完成する（図１４（ｌ））。
【０１１３】
なお、上述した例では、Ｐ型ＭＩＳトランジスタのゲート電極を構成する金属Ｍ１（上述した例では、ルテニウム又はパラジウム）中をＮ型ＭＩＳトランジスタのゲート電極を構成する金属Ｍ２（上述した例では、インジウム又はスズ）を拡散させることにより、金属Ｍ２をＮ型ＭＩＳトランジスタのゲート絶縁膜界面に析出させるようにしたが、金属Ｍ２を金属Ｍ１中に拡散させることにより金属Ｍ１と金属Ｍ２との合金を形成し、この合金によってＮ型ＭＩＳトランジスタのゲート電極を構成するようにしてもよい（変形例１とする）。
【０１１４】
また、上述した例では、Ｐ型ＭＩＳトランジスタのゲート電極を構成する金属Ｍ１中をＮ型ＭＩＳトランジスタのゲート電極を構成する金属Ｍ２を拡散させる際に、シリコン窒化膜２１４を拡散のマスクとして用いることにより、金属Ｍ２を選択的にＮ型ＭＩＳトランジスタ領域に拡散させるようにしたが、シリコン窒化膜２１４は形成せずに、Ｎ型ＭＩＳトランジスタ領域の金属Ｍ１上にのみ金属Ｍ２を選択的に形成し、上述した例と同様に、Ｎ型ＭＩＳトランジスタ領域でのみ選択的に金属Ｍ２を金属Ｍ１中に拡散させるようにしてもよい（変形例２とする）。
【０１１５】
さらに、上述した基本例及び変形例１、２は、金属Ｍ２をゲート絶縁膜界面に析出させる、或いは金属Ｍ１と金属Ｍ２との合金を形成するという方法を、Ｎ型ＭＩＳトランジスタのゲート電極に対して行っているが、同様の方法をＰ型ＭＩＳトランジスタのゲート電極に対して行ってもよい。
【０１１６】
本実施形態によれば、Ｎ型ＭＩＳトランジスタのゲート絶縁膜に接する部分の仕事関数をＰ型ＭＩＳトランジスタのゲート絶縁膜に接する部分の仕事関数よりも小さくすることができるため、Ｎ型及びＰ型ＭＩＳトランジスタそれぞれのゲート電極の仕事関数を最適化して、両トランジスタのしきい値電圧を最適化することが可能である。また、本実施形態では、ゲート電極形成用の溝内に形成された金属膜を従来のようにエッチング除去しないため、ゲート絶縁膜の信頼性の低下を抑制することが可能である。
【０１１７】
（実施形態３）
以下、本発明の第３の実施形態に係る第１の例について、その製造工程の一例を図１５（ａ）〜図１７（ｈ）を参照して説明する。
【０１１８】
まず、シリコン基板３０１上に素子分離３０２を形成し、続いて、Ｎ型ＭＩＳトランジスタ領域にＰ型のウエル拡散層３０３を、Ｐ型ＭＩＳトランジスタ領域にＮ型のウエル拡散層３０４を形成する（図１５（ａ））
次に、露出しているシリコン基板３０１の表面を５ｎｍ程度酸化して、ダミー絶縁膜となるシリコン酸化膜３０５を形成する。その後、ダミーゲートとなるポリシリコン膜３０６を堆積し、これをゲート電極の形状にパターニングする。続いて、ダミーゲートとなるポリシリコ膜３０６をマスクにして、Ｎ型領域に砒素を、Ｐ型領域に硼素をイオン注入し、ソース・ドレイン拡散層３０７となる浅い不純物拡散層を形成する。その後、シリコン窒化膜３０８を堆積し、これを異方性エッチングすることにより、側壁絶縁膜を形成する。続いて、この側壁絶縁膜３０８及びポリシリコン膜３０６をマスクにして、Ｎ型領域に砒素を、Ｐ型領域に硼素をイオン注入し、ソース・ドレイン拡散層３０９となる深い不純物拡散層を形成する（図１５（ｂ））。
【０１１９】
次に、全面に層間絶縁膜３１０としてシリコン酸化膜を堆積する。その後、ＣＭＰ法を用いて、シリコン酸化膜３１０をポリシリコン膜３０６が露出するまで平坦化する（図１５（ｃ））。
【０１２０】
次に、ケミカルドライエッチング等の等方性エッチング技術を用いて、ポリシリコン膜３０６を除去する。続いて、露出したシリコン酸化膜３０５を希フッ酸処理等によりエッチング除去し、Ｎ型及びＰ型ＭＩＳトランジスタ領域の双方にゲート電極形成用の溝３１１を形成する（図１６（ｄ））。
【０１２１】
次に、熱酸化処理によってゲート電極形成用の溝３１１底部のシリコン基板３０１を酸化し、シリコン酸化膜３１２からなるゲート絶縁膜を形成する。続いて、Ｎ型ＭＩＳトランジスタのゲート電極材料として、ＣＶＤ法によりタングステンシリサイド（ＷＳｉ2 ）膜３１３を全面に堆積する。その後、ＣＭＰ法によりゲート電極形成用の溝３１１の外部に堆積されたタングステンシリサイド膜３１３を除去し、ゲート電極形成用の溝３１１内にのみタングステンシリサイド膜３１３を残置させる（図１６（ｅ））。
【０１２２】
次に、全面にシリコン窒化膜３１４を堆積し、さらにフォトリソグラフィー及びエッチング技術によって、Ｎ型ＭＩＳトランジスタ領域にのみシリコン窒化膜１５を残置させる。続いて、スパッタ法等により、パラジウム（Ｐｄ）膜３１５を全面に堆積する（図１６（ｆ））。
【０１２３】
次に、６００℃、１分間程度のアニール処理を行う。これにより、Ｐ型ＭＩＳトランジスタ領域のゲート電極部分に埋め込まれているタングステンシリサイド膜３１３がパラジウム膜３１５と反応する。その結果、もともとタングステンシリサイド膜３１３の存在した領域にパラジウムシリサイド（Ｐｄ2 Ｓｉ）膜３１６が形成され、このパラジウムシリサイド膜３１６の上部のパラジウム膜中にタングステンが排出される。Ｎ型ＭＩＳトランジスタ領域では、シリコン窒化膜３１４形成されているため、タングステンシリサイド膜３１３はパラジウムシリサイド膜３１６に置換されない。その後、ＣＭＰ等により、ゲート電極形成用の溝の外部に残った金属及びシリコン窒化膜３１４を除去する。これにより、Ｐ型ＭＩＳトランジスタのゲート電極がパラジウムシリサイド膜３１６によって形成される（図１７（ｇ））。
【０１２４】
次に、全面に層間絶縁膜３１７となるシリコン酸化膜を堆積する。続いて、ＭＩＳトランジスタのソース・ドレイン及びゲート電極に達するコンタクト用の穴を、層間絶縁膜３１７及び３１０に形成する。その後、配線３１８用の金属膜を堆積して、これをパターニングすることにより、Ｎ型及びＰ型のＭＩＳトランジスタトランジスタが完成する（図１７（ｈ））。
【０１２５】
なお、上述した例では、Ｎ型ＭＩＳトランジスタのゲート電極材料としてタングステンシリサイド（ＷＳｉ2 ）膜を用いたが、タングステンシリサイドの代わりに、モリブデンシリサイド（ＭｏＳｉ2 ）、タンタルシリサイド（ＴａＳｉ2 ）、ニオブシリサイド（ＮｂＳｉ2 ）或いはクロムシリサイド（ＣｒＳｉ2 ）等のシリサイドを用いることも可能である。
【０１２６】
また、上述した例では、Ｐ型ＭＩＳトランジスタ領域のタングステンシリサイド膜上にパラジウム（Ｐｄ）膜を形成し、熱処理によってパラジウムをタングステンシリサイド膜と反応させることにより、タングステンシリサイドをパラジウムシリサイド（Ｐｄ2 Ｓｉ、ＰｄＳｉ）に置換するようにしたが、パラジウムの代わりにニッケル（Ｎｉ）或いはプラチナ（Ｐｔ）を用い、ニッケルシリサイド（ＮｉＳｉ、ＮｉＳｉ2 ）或いはプラチナシリサイド（Ｐｔ2 Ｓｉ、ＰｔＳｉ）等のシリサイドに置換することも可能である。
【０１２７】
また、上述した例（以下の第２及び第３の例でも同様）では、ゲート絶縁膜として熱処理によって得られたシリコン酸化膜を用いるようにしたが、ＣＶＤ法等によって形成したＴａ2 Ｏ5 膜を用いるようにしてもよい。
【０１２８】
次に、本発明の第３の実施形態に係る第２の例について、その製造工程の一例を図１８（ａ）〜図１８（ｃ）を参照して説明する。
【０１２９】
なお、途中の工程（図１５（ａ）〜図１６（ｅ）の工程）までは上述した第１の例と同様であるため、本例では図１６（ｅ）の工程よりも後の工程について説明する。
【０１３０】
図１６（ｅ）の工程の後、レジスト３２１でＮ型ＭＩＳトランジスタ領域をマスクした後、イオン注入法によって、Ｐ型ＭＩＳトランジスタ領域のタングステンシリサイド膜３１３にのみ選択的にゲルマニウムイオン（Ｇｅ+ ）をイオン注入し、ゲルマニウムを含むタングステンシリサイド膜３１３ａとする。このとき、タングステンシリサイド膜３１３に導入するゲルマニウムイオンの濃度は、タングステンシリサイド中におけるゲルマニウムの固溶限以上の濃度、例えば１×１０17ｃｍ-3程度とする（図１８（ａ））。
【０１３１】
次に、レジスト３２２でＰ型ＭＩＳトランジスタ領域をマスクし、イオン注入法によって、Ｎ型ＭＩＳトランジスタ領域のタングステンシリサイド膜３１３にのみ選択的にインジウムイオン（Ｉｎ+ ）をイオン注入し、インジウムを含むタングステンシリサイド膜３１３ｂとする。このとき、タングステンシリサイド膜３１３に導入するインジウムイオンの濃度は、タングステンシリサイド中におけるインジウムの固溶限以上の濃度、例えば１×１０17ｃｍ-3程度とする（図１８（ｂ））。
【０１３２】
次に、８００℃、１分程度の熱処理を行うことにより、タングステンシリサイド膜３１３中に注入されたゲルマニウム及びインジウムが、タングステンシリサイド膜３１３とゲート絶縁膜であるシリコン酸化膜３１２との界面に析出する。その結果、Ｐ型ＭＩＳトランジスタではゲルマニウム膜３２３及びタングステンシリサイド膜３１３の積層構造によってゲート電極が形成され、Ｎ型ＭＩＳトランジスタではインジウム膜３２４及びタングステンシリサイド膜３１３の積層構造によってゲート電極が形成される（図１８（ｃ））。
【０１３３】
最後に、第１の例と同様に、層間絶縁膜を堆積してコンタクト用の穴を開け、さらに配線を形成することにより、Ｎ型及びＰ型のＭＩＳトランジスタが完成する。
【０１３４】
なお、上述した例では、ゲート電極用の溝の中に予め形成しておく材料としてタングステンシリサイド（ＷＳｉ2 ）膜を用いたが、タングステンシリサイドの代わりに、モリブデンシリサイド（ＭｏＳｉ2 ）、タンタルシリサイド（ＴａＳｉ2 ）、ニオブシリサイド（ＮｂＳｉ2 ）或いはクロムシリサイド（ＣｒＳｉ2 ）を用いることも可能である。
【０１３５】
また、上述した例では、ゲート絶縁膜界面に析出させる材料として、Ｐ型ＭＩＳトランジスタではゲルマニウム（Ｇｅ）、Ｎ型ＭＩＳトランジスタではインジウム（Ｉｎ）を用いたが、ゲルマニウム、インジウム、アンチモン（Ｓｂ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）等の中から適当な材料を選択して、Ｐ型及びＮ型の両トランジスタで別々の材料を析出させるようにしてもよい。また、これらの材料をＰ型又はＮ型の一方のトランジスタについてのみ析出させ（一方のトランジスタについてのみイオン注入を行い）、他方のトランジスタではもともとのゲート電極材料（上述した例ではタングステンシリサイド）をそのままゲート電極として用いるようにしてもよい。
【０１３６】
さらに、上述した例では、イオン注入した物質を熱処理によってゲート絶縁膜界面に析出させるようにしたが、Ｐ型及びＮ型ＭＩＳトランジスタのゲート電極領域に別々の物質をイオン注入し、熱処理等によってイオン注入した各物質とゲート電極領域にもともと形成されていたゲート電極材料との反応物を形成し、Ｎ型ＭＩＳトランジスタの反応物の仕事関数がＰ型ＭＩＳトランジスタの反応物の仕事関数よりも小さくなるようにしてもよい。
【０１３７】
次に、本発明の第３の実施形態に係る第３の例について、その製造工程の一例を図１９（ａ）〜図１９（ｃ）を参照して説明する。
【０１３８】
なお、途中の工程（図１５（ａ）〜図１６（ｄ）の工程）までは上述した第１の例と同様であるため、本例では図１６（ｄ）の工程よりも後の工程について説明する。
【０１３９】
図１６（ｅ）の工程の後、ゲート電極形成用の溝に、スパッタ法とＣＭＰ法とを用いて、Ｐ型ＭＩＳトランジスタのゲート電極材料として、ニッケル（Ｎｉ）膜３３１を埋め込む（図１９（ａ））。
【０１４０】
次に、全面にアモルファスシリコン（ａ−Ｓｉ）膜３３２をスパッタ法等によって堆積した後、Ｎ型ＭＩＳトランジスタ領域上以外の領域のアモルファスシリコン膜３３２をフォトリソグラフィー法とドライエッチング法等を用いて除去する（図１９（ｂ））。
【０１４１】
次に、４００℃、１分程度の熱処理を加えることにより、Ｎ型ＭＩＳトランジスタ領域のゲート電極部分において、ニッケル膜３３１とアモルファスシリコン膜３３２を反応させ、ニッケルシリサイド（ＮｉＳｉ）膜３３３を形成する。その後、反応に寄与しなかったアモルファスシリコン膜３３２を、ケミカルドライエッチング等の等方性エッチングによって除去する。このようにニッケル膜３３１をニッケルシリサイド膜３３３に変化させることにより、材料の仕事関数を５．０ｅＶ程度から４．３６ｅＶ程度にまで低下させることができる（図１９（ｃ））。
【０１４２】
最後に、第１の例と同様に、層間絶縁膜を堆積してコンタクト用の穴を開け、さらに配線を形成することにより、Ｎ型及びＰ型のＭＩＳトランジスタトランジスタが完成する。
【０１４３】
なお、上述した例では、Ｐ型ＭＩＳトランジスタのゲート電極をニッケル（Ｎｉ）、Ｎ型ＭＩＳトランジスタのゲート電極をニッケルシリサイド（ＮｉＳｉ、ＮｉＳｉ2 ）としたが、コバルト（Ｃｏ）とコバルトシリサイド（ＣｏＳｉ2 ）、クロム（Ｃｒ）とクロムシリサイド（ＣｒＳｉ2 ）、モリブデン（Ｍｏ）とモリブデンシリサイド（ＭｏＳｉ2 ）等で形成してもよい。
【０１４４】
本実施形態によれば、Ｎ型ＭＩＳトランジスタのゲート絶縁膜に接する部分の仕事関数をＰ型ＭＩＳトランジスタのゲート絶縁膜に接する部分の仕事関数よりも小さくすることができるため、Ｎ型及びＰ型ＭＩＳトランジスタそれぞれのゲート電極の仕事関数を最適化して、両トランジスタのしきい値電圧を最適化することが可能である。また、本実施形態では、ゲート電極形成用の溝内に形成された金属膜を従来のようにエッチング除去しないため、ゲート絶縁膜の信頼性の低下を抑制することが可能である。
【０１４５】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。
【図面の簡単な説明】
【０１４６】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法について、その工程の一部を示した工程断面図。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法について、その工程の一部を示した工程断面図。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法について、その工程の一部を示した工程断面図。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法によって得られる効果について示した平面図。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法によって得られるＭＩＳトランジスタについて、そのしきい値の素子間距離依存性を従来技術と対比して示した図。
【図６】本発明の第１の実施形態に係る半導体装置の基本構成の一例を模式的に示した図。
【図７】本発明の第１の実施形態に係る半導体装置の基本構成の他の例を模式的に示した図。
【図８】本発明の第１の実施形態に係る半導体装置の基本構成の他の例を模式的に示した図。
【図９】本発明の第１の実施形態に係る半導体装置の基本構成の他の例を模式的に示した図。
【図１０】図８に示した基本構成を得るための主要な製造工程について示した図。
【図１１】本発明の第２の実施形態に係る半導体装置の製造方法について、その工程の一部を示した工程断面図。
【図１２】本発明の第２の実施形態に係る半導体装置の製造方法について、その工程の一部を示した工程断面図。
【図１３】本発明の第２の実施形態に係る半導体装置の製造方法について、その工程の一部を示した工程断面図。
【図１４】本発明の第２の実施形態に係る半導体装置の製造方法について、その工程の一部を示した工程断面図。
【図１５】本発明の第３の実施形態に係る半導体装置の製造方法の一例について、その工程の一部を示した工程断面図。
【図１６】本発明の第３の実施形態に係る半導体装置の製造方法の一例について、その工程の一部を示した工程断面図。
【図１７】本発明の第３の実施形態に係る半導体装置の製造方法の一例について、その工程の一部を示した工程断面図。
【図１８】本発明の第３の実施形態に係る半導体装置の製造方法の他の例について、その工程の一部を示した工程断面図。
【図１９】本発明の第３の実施形態に係る半導体装置の製造方法の他の例について、その工程の一部を示した工程断面図。
【図２０】従来技術に係る半導体装置の製造方法について、その工程の一部を示した工程断面図。
【図２１】従来技術に係る半導体装置の製造方法について、その工程の一部を示した工程断面図。
【図２２】従来技術に係る半導体装置の製造方法について、その工程の一部を示した工程断面図。
【図２３】従来技術に係る半導体装置の製造方法について、その工程の一部を示した工程断面図。
【図２４】従来技術に係る半導体装置の製造方法の問題点について示した平面図。
【符号の説明】
【０１４７】
１０１…シリコン基板
１０２…素子分離
１０３…シリコン酸化膜
１０４…ポリシリコン膜
１０５、１０７…シリコン窒化膜
１０６、１０８…ソース・ドレイン拡散層
１０９…シリサイド膜
１１０…層間絶縁膜
１１１…溝
１１２…ハフニウム酸化膜
１１３…ハフニウム窒化膜
１１４…レジスト
１１５…コバルト膜
２０１…シリコン基板
２０２、２０５、２０６、２０７…シリコン酸化膜
２０３、２１４…シリコン窒化膜
２０４、２１５…レジスト
２０８…ポリシリコン膜
２０９…ソース・ドレイン拡散層
２１０、２１８…層間絶縁膜
２１１…溝
２１２…Ｔａ2 Ｏ5 膜
２１３…Ｒｕ膜又はＰｄ膜
２１６…Ｉｎ膜又はＳｎ膜
２１７…タングステン膜
２１９…配線
３０１…シリコン基板
３０２…素子分離
３０３…Ｐ型ウエル
３０４…Ｎ型ウエル
３０５、３１２…シリコン酸化膜
３０６…ポリシリコン膜
３０７、３０９…ソース・ドレイン拡散層
３０８、３１４…シリコン窒化膜
３１０、３１７…層間絶縁膜
３１１…溝
３１３…タングステンシリサイド膜
３１５…パラジウム膜
３１６…パラジウムシリサイド膜
３１８…配線
３２１、３２２…レジスト
３２３…ゲルマニウム膜
３２４…インジウム膜
３３１…ニッケル膜
３３２…アモルファスシリコン膜
３３３…ニッケルシリサイド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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