(57)【要約】【課題】コンタクトの底部位置が高濃度不純物拡散層からはみ出すことを防止する半導体装置を提供する。【解決手段】半導体基板１００と、複数のメモリセルトランジスタ１と両端にそれぞれ１つずつ配置された選択トランジスタ２とからなるメモリセルアレイＣＡと、隣接する選択トランジスタ２間の前記半導体基板表面部に形成された拡散層１０と、選択トランジスタ２の対向する各側壁に形成された側壁膜１１と、側壁膜１１上に形成された側壁膜１４と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間、及び前記選択トランジスタ間を埋め込むように形成された絶縁層１２と、拡散層１０にコンタクトする導電層１０４と、を有し、前記導電層のコンタクト部のエッジが、選択トランジスタ２の側壁から、側壁膜１１、１４の合計膜厚以上の位置にある。【選択図】図１５
2008103561.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ１つずつ配置された選択トランジスタとからなるメモリセルアレイを複数有するトランジスタ領域と、
このトランジスタ領域における前記メモリセルアレイの隣接する第１の選択トランジスタと第２の選択トランジスタの間の前記半導体基板表面部に形成された拡散層と、
隣接する前記第１及び第２の選択トランジスタの対向する各側壁に形成された第１の側壁膜と、
前記第１の側壁膜上に形成された第２の側壁膜と、
前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間、及び前記選択トランジスタ間を埋め込むように形成された絶縁層と、
前記第１及び第２の選択トランジスタの間に形成され、前記拡散層にコンタクトする導電層と、
を有し、
前記拡散層への前記導電層のコンタクト部のエッジが、前記第１及び第２の選択トランジスタの側壁から、前記第１及び第２の側壁膜の合計膜厚以上の位置にあることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成され、複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ１つずつ配置された選択トランジスタとからなるメモリセルアレイを複数有するトランジスタ領域と、
このトランジスタ領域における前記メモリセルアレイの隣接する第１の選択トランジスタと第２の選択トランジスタの間の前記半導体基板表面部に形成された拡散層と、
隣接する前記第１及び第２の選択トランジスタの対向する各側壁に形成された第１の側壁膜と、
前記第１の側壁膜上に形成された第２の側壁膜と、
前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間、及び前記選択トランジスタ間を埋め込むように形成された絶縁層と、
前記第１及び第２の選択トランジスタの間に形成され、前記拡散層にコンタクトする導電層と、
を有し、
前記拡散層への前記導電層のコンタクト部のエッジが、前記第１及び第２の選択トランジスタの側壁から、前記第２の側壁膜の膜厚以上の位置にあることを特徴とする半導体装置。
【請求項３】
複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ１つずつ配置された選択トランジスタとを有するメモリセルアレイを半導体基板上に複数形成する工程と、
前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記セルアレイの端部に配置される前記選択トランジスタ間の前記半導体基板表面部に第１の拡散層を形成する工程と、
前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記メモリセルアレイの端部に配置される前記選択トランジスタ間を埋め込むように第１の絶縁層を堆積する工程と、
前記選択トランジスタ間において前記選択トランジスタの側壁上に第１の所定値の膜厚を有する側壁膜が形成されるよう前記第１の絶縁層を除去する工程と、
前記側壁膜をマスクとして前記選択トランジスタ間における前記半導体基板表面部に第２の拡散層を形成する工程と、
前記側壁膜を除去する工程と、
前記選択トランジスタ間の側面及び底面を覆う第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に前記選択トランジスタ間を所定の高さまで埋め込むように第２の絶縁層を形成する工程と、
前記第１の絶縁膜及び前記第２の絶縁層上に、前記第１の絶縁膜との合計膜厚が前記第１の所定値以上の第２の所定値となるような第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に前記選択トランジスタ間を埋め込むように第３の絶縁層を堆積する工程と、
前記選択トランジスタ間に前記第２の拡散層上面を露出させる開孔部を形成する工程と、
前記開孔部に導電体を埋め込みコンタクト部を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項４】
複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ１つずつ配置された選択トランジスタとを有するメモリセルアレイを半導体基板上に複数形成する工程と、
前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記セルアレイの端部に配置される前記選択トランジスタ間の前記半導体基板表面部に第１の拡散層を形成する工程と、
前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記メモリセルアレイの端部に配置される前記選択トランジスタ間を埋め込むように第１の絶縁層を堆積する工程と、
前記選択トランジスタ間において前記選択トランジスタの側壁上に第１の所定値の膜厚を有する側壁膜が形成されるよう前記第１の絶縁層を除去する工程と、
前記側壁膜をマスクとして前記選択トランジスタ間における前記半導体基板表面部に第２の拡散層を形成する工程と、
前記側壁膜を除去する工程と、
前記選択トランジスタ間の側面及び底面を覆う第１の絶縁膜を形成する工程と、
前記第１の絶縁上に、前記第１の絶縁膜との合計膜厚が前記第１の所定値以上の第２の所定値となるように第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に前記選択トランジスタ間を埋め込むように第３の絶縁層を堆積する工程と、
前記選択トランジスタ間に前記第２の拡散層上面を露出させる開孔部を形成する工程と、
前記開孔部に導電体を埋め込みコンタクト部を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ１つずつ配置された選択トランジスタとを有するメモリセルアレイを半導体基板上に複数形成する工程と、
前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記セルアレイの端部に配置される前記選択トランジスタ間の前記半導体基板表面部に第１の拡散層を形成する工程と、
前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記メモリセルアレイの端部に配置される前記選択トランジスタ間を埋め込むように第１の絶縁層を堆積する工程と、
前記選択トランジスタ間において前記選択トランジスタの側壁上に第１の所定値の膜厚を有する側壁膜が形成されるよう前記第１の絶縁層を除去する工程と、
前記側壁膜をマスクとして前記選択トランジスタ間における前記半導体基板表面部に第２の拡散層を形成する工程と、
前記側壁膜間を埋め込むように第２の絶縁層を形成する工程と、
前記側壁膜及び前記第２の絶縁層を所定の高さまで除去する工程と、
前記選択トランジスタ間の側面及び底面を覆い、前記第１の所定値以上の第２の所定値の膜厚を有する絶縁膜を形成する工程と、
前記絶縁膜上に前記選択トランジスタ間を埋め込むように第３の絶縁層を堆積する工程と、
前記選択トランジスタ間に前記第２の拡散層上面を露出させる開孔部を形成する工程と、
前記開孔部に導電体を埋め込みコンタクト部を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の微細化に伴い、半導体基板の不純物拡散層と配線等とを電気的に接続するコンタクトに対しても微細化が求められている。
【０００３】
微細化に有利な製造方法として、半導体基板の主平面上に形成されたセレクトゲート電極間の基板表面部分に拡散層を形成し、前記セレクトゲート電極の側壁及び前記ゲート絶縁膜上に第１バリア膜を形成し、前記第１バリア膜上に第１絶縁層を形成し、前記セレクトゲート電極上にシリサイド層を形成し、前記シリサイド層上及び前記第１絶縁層上に第２バリア膜を形成し、前記拡散層上における前記第２バリア膜に第１幅を有する開口部を形成し、前記第２バリア膜上に第２絶縁層を形成し、前記第２絶縁層上にマスク層を形成し、前記開口部上におけるマスク層に前記第１幅よりも幅が大きい第２幅を有する開口部を形成し、前記マスク層をマスクとしてエッチングを行い第２幅の底を有するコンタクトホール上部を形成し、前記開口部の位置からエッチングを進行させ前記第１絶縁層及び第１バリア膜を貫通して前記第２バリア膜中に第１幅Ｗ１を有し前記拡散層に達する深さのコンタクトホール下部を形成し、前記コンタクトホール上部及び下部内に導電層を埋め込み、コンタクトを形成する方法が知られている（例えば特許文献１参照）。
【０００４】
また、ＮＡＮＤ型フラッシュメモリのビット線コンタクトの抵抗を低減するために、選択トランジスタ間の半導体基板表面部に低濃度不純物拡散層を形成し、この低濃度不純物拡散層の中央部に高濃度不純物拡散層を形成し、高濃度不純物拡散層上にコンタクトホールを開孔して、そのコンタクトホールにＴｉ／ＴｉＮ積層のバリアメタル膜及びＷ（タングステン）膜を埋め込んでビット線コンタクトを形成する方法が知られている。このようなビット線コンタクトを特許文献１に開示されているような上記方法で行う場合、リソグラフィでの合わせずれにより第１幅Ｗ１を有する開口部５１の形成位置にずれが生じ、ビット線コンタクトの底面の一部が高濃度不純物拡散層から外れて低濃度不純物拡散層にはみ出す虞がある。このような低濃度不純物拡散層へのはみ出しが起こった場合、低濃度不純物拡散層は高濃度不純物拡散層に比べ浅く設計されているため、コンタクトホールをＴｉ／ＴｉＮ積層のバリアメタル膜及びＷ膜で埋め込む際に、低濃度不純物拡散層においてＴｉと基板（シリコン）が反応してＴｉシリサイドが形成され、接合リークを生じてしまう問題を有する。また、選択トランジスタ近傍の低濃度不純物拡散層の表面部では選択トランジスタの電界により空乏層が形成され、この空乏層にＴｉシリサイドが形成されるため、ビット線リークが生じる問題も有する。
【０００５】
これらの問題はコンタクト（コンタクトホール）の寸法を小さくするか、セレクトゲート電極間の距離を大きくすることで回避できるが、コンタクトの寸法を小さくするとリソグラフィでコンタクトのレジストパターンを形成する際に十分なリソグラフィのマージンを確保することが困難になり、歩留まり低下の要因になる。また、セレクトゲート電極間の距離を大きくすることはチップサイズ拡大を招き、ウェーハ１枚から生産されるチップ数が減少することとなる。
【特許文献１】特開２００６−１００４０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は選択トランジスタ間の距離を広げず、かつリソグラフィのマージンを十分確保しつつ、ビット線コンタクトの底部位置が高濃度不純物拡散層からはみ出すことを防止する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様による半導体装置は、半導体基板と、前記半導体基板上に形成され、複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ１つずつ配置された選択トランジスタとからなるメモリセルアレイを複数有するトランジスタ領域と、このトランジスタ領域における前記メモリセルアレイの隣接する第１の選択トランジスタと第２の選択トランジスタの間の前記半導体基板表面部に形成された拡散層と、隣接する前記第１及び第２の選択トランジスタの対向する各側壁に形成された第１の側壁膜と、前記第１の側壁膜上に形成された第２の側壁膜と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間、及び前記選択トランジスタ間を埋め込むように形成された絶縁層と、前記第１及び第２の選択トランジスタの間に形成され、前記拡散層にコンタクトする導電層と、を有し、前記拡散層への前記導電層のコンタクト部のエッジが、前記第１及び第２の選択トランジスタの側壁から、前記第１及び第２の側壁膜の合計膜厚以上の位置にあることを特徴とするものである。
【０００８】
また、本発明の一態様による半導体装置は、半導体基板と、前記半導体基板上に形成され、複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ１つずつ配置された選択トランジスタとからなるメモリセルアレイを複数有するトランジスタ領域と、このトランジスタ領域における前記メモリセルアレイの隣接する第１の選択トランジスタと第２の選択トランジスタの間の前記半導体基板表面部に形成された拡散層と、隣接する前記第１及び第２の選択トランジスタの対向する各側壁に形成された第１の側壁膜と、前記第１の側壁膜上に形成された第２の側壁膜と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間、及び前記選択トランジスタ間を埋め込むように形成された絶縁層と、前記第１及び第２の選択トランジスタの間に形成され、前記拡散層にコンタクトする導電層と、を有し、前記拡散層への前記導電層のコンタクト部のエッジが、前記第１及び第２の選択トランジスタの側壁から、前記第２の側壁膜の膜厚以上の位置にあることを特徴とするものである。
【０００９】
本発明の一態様による半導体装置の製造方法は、複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ１つずつ配置された選択トランジスタとを有するメモリセルアレイを半導体基板上に複数形成する工程と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記セルアレイの端部に配置される前記選択トランジスタ間の前記半導体基板表面部に第１の拡散層を形成する工程と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記メモリセルアレイの端部に配置される前記選択トランジスタ間を埋め込むように第１の絶縁層を堆積する工程と、前記選択トランジスタ間において前記選択トランジスタの側壁上に第１の所定値の膜厚を有する側壁膜が形成されるよう前記第１の絶縁層を除去する工程と、前記側壁膜をマスクとして前記選択トランジスタ間における前記半導体基板表面部に第２の拡散層を形成する工程と、前記側壁膜を除去する工程と、前記選択トランジスタ間の側面及び底面を覆う第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に前記選択トランジスタ間を所定の高さまで埋め込むように第２の絶縁層を形成する工程と、前記第１の絶縁膜及び前記第２の絶縁層上に、前記第１の絶縁膜との合計膜厚が前記第１の所定値以上の第２の所定値となるような第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に前記選択トランジスタ間を埋め込むように第３の絶縁層を堆積する工程と、前記選択トランジスタ間に前記第２の拡散層上面を露出させる開孔部を形成する工程と、前記開孔部に導電体を埋め込みコンタクト部を形成する工程と、を備えることを特徴とするものである。
【００１０】
また、本発明の一態様による半導体装置の製造方法は、複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ１つずつ配置された選択トランジスタとを有するメモリセルアレイを半導体基板上に複数形成する工程と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記セルアレイの端部に配置される前記選択トランジスタ間の前記半導体基板表面部に第１の拡散層を形成する工程と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記メモリセルアレイの端部に配置される前記選択トランジスタ間を埋め込むように第１の絶縁層を堆積する工程と、前記選択トランジスタ間において前記選択トランジスタの側壁上に第１の所定値の膜厚を有する側壁膜が形成されるよう前記第１の絶縁層を除去する工程と、前記側壁膜をマスクとして前記選択トランジスタ間における前記半導体基板表面部に第２の拡散層を形成する工程と、前記側壁膜を除去する工程と、前記選択トランジスタ間の側面及び底面を覆う第１の絶縁膜を形成する工程と、前記第１の絶縁上に、前記第１の絶縁膜との合計膜厚が前記第１の所定値以上の第２の所定値となるように第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に前記選択トランジスタ間を埋め込むように第３の絶縁層を堆積する工程と、前記選択トランジスタ間に前記第２の拡散層上面を露出させる開孔部を形成する工程と、前記開孔部に導電体を埋め込みコンタクト部を形成する工程と、を備えることを特徴とするものである。
【００１１】
また、本発明の一態様による半導体装置の製造方法は、複数のメモリセルトランジスタと前記複数のメモリセルトランジスタの両端にそれぞれ１つずつ配置された選択トランジスタとを有するメモリセルアレイを半導体基板上に複数形成する工程と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記セルアレイの端部に配置される前記選択トランジスタ間の前記半導体基板表面部に第１の拡散層を形成する工程と、前記メモリセルトランジスタ間、前記メモリセルトランジスタと前記選択トランジスタの間及び隣り合う前記メモリセルアレイの端部に配置される前記選択トランジスタ間を埋め込むように第１の絶縁層を堆積する工程と、前記選択トランジスタ間において前記選択トランジスタの側壁上に第１の所定値の膜厚を有する側壁膜が形成されるよう前記第１の絶縁層を除去する工程と、前記側壁膜をマスクとして前記選択トランジスタ間における前記半導体基板表面部に第２の拡散層を形成する工程と、前記側壁膜間を埋め込むように第２の絶縁層を形成する工程と、前記側壁膜及び前記第２の絶縁層を所定の高さまで除去する工程と、前記選択トランジスタ間の側面及び底面を覆い、前記第１の所定値以上の第２の所定値の膜厚を有する絶縁膜を形成する工程と、前記絶縁膜上に前記選択トランジスタ間を埋め込むように第３の絶縁層を堆積する工程と、前記選択トランジスタ間に前記第２の拡散層上面を露出させる開孔部を形成する工程と、前記開孔部に導電体を埋め込みコンタクト部を形成する工程と、を備えることを特徴とするものである。
【発明の効果】
【００１２】
本発明によれば、選択トランジスタ間の距離を広げず、かつリソグラフィのマージンを十分確保しつつ、ビット線コンタクトの底部位置が高濃度不純物拡散層からはみ出すことを防止することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１４】
（第１の実施形態）図１乃至図１５を用いて本発明の第１の実施形態に係る半導体装置の製造方法について説明する。
【００１５】
まず、図１に示すように、公知の工程を用いて、シリコン基板１００上に複数のメモリセルトランジスタ１の両端にそれぞれ選択トランジスタ２が１つずつ配置されたセルアレイＣＡを複数形成する。周辺トランジスタ及び素子分離領域（共に図示せず）も形成する。メモリセルトランジスタ１はシリコン基板１００上のトンネル絶縁膜３、ポリシリコンからなる浮遊ゲート電極４、インターポリ絶縁膜５、ポリシリコンからなる制御ゲート電極６を有する。また、制御ゲート電極６上には加工時のハードマスク材としてシリコン窒化膜７が積層されている。それぞれの膜厚は例えば浮遊ゲート電極４が９０ｎｍ、インターポリ絶縁膜５が１５ｎｍ、制御ゲート電極６が１５０ｎｍ、シリコン窒化膜７が５０ｎｍである。
【００１６】
選択トランジスタ２及び周辺トランジスタもメモリセルトランジスタ１と同様の構成となっているが、インターポリ絶縁膜５の一部に開孔部１０１が形成されており、浮遊ゲート電極４と制御ゲート電極６が接続されたゲート電極１０２となっている。
【００１７】
また、浮遊ゲート電極４及び制御ゲート電極６をマスクとしてイオン注入を行うことにより各トランジスタ間の半導体基板１００表面には低濃度不純物拡散層８が形成される。低濃度不純物拡散層８は、メモリセルトランジスタ１及び選択トランジスタ２が形成されるセルアレイ部では不純物としてＰ又はＡｓが例えばドーズ量１Ｅ１３／ｃｍ２でイオン注入されて形成され、周辺トランジスタが形成される周辺回路部ではトランジスタの種類に応じ不純物としてＰ、Ａｓ又はＢが例えばドーズ量１Ｅ１１〜１Ｅ１３／ｃｍ２でイオン注入されて形成される。メモリセルトランジスタ１間の間隔及びメモリセルトランジスタ１と選択トランジスタ２との間隔は例えば５５ｎｍ、選択トランジスタ２間の間隔は例えば３００ｎｍである。
【００１８】
図２に示すように、ＣＶＤ法によりシリコン酸化膜９を堆積してメモリセルトランジスタ１間、選択トランジスタ２とメモリセルトランジスタ１の間及び選択トランジスタ２間を埋め込む。そしてドライエッチング法でエッチバックすることで選択トランジスタ２間において選択トランジスタ２側部にスペーサ９′を形成する。周辺回路部においても同様にスペーサ９′が形成される（図示せず）。スペーサ９′の幅Ｌは例えば５０ｎｍである。続いて、イオン注入を行い、選択トランジスタ２間及び周辺回路部において高濃度不純物拡散層１０を形成する。高濃度不純物拡散層１０は選択トランジスタ２間とＮ型周辺トランジスタでは例えばＡｓがドーズ量１Ｅ１５／ｃｍ２でイオン注入されて形成され、Ｐ型周辺トランジスタでは例えばＢがドーズ量１Ｅ１５／ｃｍ２でイオン注入されて形成される。
【００１９】
図３に示すように、フォトリソグラフィ（写真蝕刻法）及びウェットエッチング法により選択トランジスタ２側部に形成されたスペーサ９′を除去する。そして、メモリセルトランジスタ１、選択トランジスタ２、メモリセルトランジスタ１間のシリコン酸化膜９及びメモリセルトランジスタ１と選択トランジスタ２の間のシリコン酸化膜９の上面、並びに選択トランジスタ２間の側面及び底面を覆うように例えば膜厚２０ｎｍのシリコン窒化膜１１を堆積する。
【００２０】
図４に示すように、選択トランジスタ２間を埋め込むようにＣＶＤ法によりシリコン酸化膜１２を堆積し、ＣＭＰ法によりシリコン窒化膜１１をストッパ膜としてシリコン酸化膜１２の平坦化を行う。
【００２１】
図５に示すように、メモリセルトランジスタ１の制御ゲート電極６、並びに選択トランジスタ２及び周辺トランジスタのゲート電極１０２の上面を露出するように、ドライエッチング法によりシリコン窒化膜７及びシリコン窒化膜１１、シリコン酸化膜９、１２を除去する。
【００２２】
図６に示すように、リソグラフィ及びウェットエッチング法又はドライエッチング法により選択トランジスタ２間に埋め込まれたシリコン酸化膜１２の一部を除去する。
【００２３】
図７に示すように、公知のサリサイド技術を用いて露出したポリシリコン（制御ゲート電極６、ゲート電極１０２）の上面部にＴｉ（チタン）又はＣｏ（コバルト）又はＮｉ（ニッケル）等からなるシリサイド膜１３を形成する。そして、シリコン酸化膜９、選択トランジスタ２及びメモリセルトランジスタ１の上面、並びに選択トランジスタ２間の側面（シリコン窒化膜１１の表面）及び底面（シリコン酸化膜１２の上面）を覆うようにＣＶＤ法によりシリコン窒化膜１４を堆積する。これにより選択トランジスタ２間にはシリコン窒化膜で構成される垂直段差部１７が形成される。垂直段差部１７の高さは先の工程におけるシリコン酸化膜１２のエッチング量で制御される。ここで選択トランジスタ２の側壁から垂直段差部１７の垂直面までの距離（シリコン窒化膜１１と１４の合計膜厚）をＤ１、選択トランジスタ２の側面から高濃度不純物拡散層１０（低濃度不純物拡散層８より不純物濃度の高い領域）の端部までの距離をＤ２とすると、Ｄ１≧Ｄ２となるようにシリコン窒化膜１４を堆積する。例えば、高濃度不純物拡散層１０を形成する際のマスクとなるスペーサ９′の幅Ｌを５０ｎｍとするとＤ２≒５０ｎｍとなる。シリコン窒化膜１１の膜厚が２０ｎｍとすると、シリコン窒化膜１４を膜厚４０ｎｍで堆積することで距離Ｄ１≒６０（＝２０＋４０）ｎｍとなりＤ１≧Ｄ２となる。
【００２４】
図８に示すように、選択トランジスタ２間を埋め込むようにシリコン酸化膜１５を堆積する。
【００２５】
図９に示すように、リソグラフィ及びドライエッチング法により選択トランジスタ２間にコンタクトホール１０３を開孔する。ドライエッチングの際は、まずシリコン窒化膜に対してシリコン酸化膜が高い選択比を有するエッチング条件（条件１とする）でシリコン酸化膜１５をエッチングする。次に、シリコン酸化膜に対してシリコン窒化膜が高い選択比を有するエッチング条件（条件２とする）でシリコン窒化膜１４をエッチングする。次に、条件１でシリコン酸化膜１２をエッチングする。次に、条件２でシリコン窒化膜１１をエッチングし、高濃度不純物拡散層１０上面を露出する。なお、これら一連のエッチングは同一チャンバー内で行ってもよい。
【００２６】
例えば、図１０に示すように、リソグラフィでの合わせずれによりコンタクトホール開孔位置がずれた場合、選択トランジスタ２上のシリコン窒化膜１４の上面位置まではこのずれたコンタクトホール開孔位置でシリコン酸化膜１５のエッチングが進む。シリコン窒化膜に対してシリコン酸化膜が高い選択比を有するエッチング条件でエッチングを行っているため、その後は図１１に示すように、選択トランジスタ２間のシリコン窒化膜１４の上面位置までシリコン酸化膜１５のエッチングが進む間に、垂直段差部１７の一部分Ｐ１がエッチング除去される。この一部分Ｐ１は選択比の違いから、シリコン酸化膜１５に比べエッチング量は小さい。
【００２７】
図１２に示すように、シリコン酸化膜に対してシリコン窒化膜が高い選択比を有するエッチング条件でシリコン窒化膜１４をエッチングすると、シリコン酸化膜１２上面位置までエッチングが進む間に、先の工程でエッチング除去された垂直段差部の一部分Ｐ１も同様にエッチングにより掘り下げられる。
【００２８】
図１３に示すように、シリコン窒化膜に対してシリコン酸化膜が高い選択比を有するエッチング条件でシリコン酸化膜１２をエッチングする。選択トランジスタ２間のシリコン窒化膜１１の上面位置までシリコン酸化膜１２のエッチングが進む間に、垂直段差部１７の一部分Ｐ１がさらにエッチング除去される。しかしここでのエッチング量は選択比の違いから、シリコン酸化膜１２に比べ小さい。また、垂直段差部１７は一部分Ｐ１がエッチング除去されているのみで、垂直段差部１７の底部では垂直面と選択トランジスタ２の側面からの距離Ｄ１は保たれている。従って、シリコン酸化膜１２のエッチング除去される領域も選択トランジスタ２の側面からＤ１以上の距離を有する。
【００２９】
図１４に示すように、シリコン酸化膜に対してシリコン窒化膜が高い選択比を有するエッチング条件でシリコン窒化膜１１をエッチングすると、高濃度不純物拡散層１０上面位置までエッチングが進む間に、先の工程まででエッチング除去された垂直段差部の一部分Ｐ１も同様にエッチングにより掘り下げられる。先の工程でエッチング除去されたシリコン酸化膜の領域は選択トランジスタ２の側面からＤ１以上の距離を有しているため、ここで除去されるシリコン窒化膜１１も同様に選択トランジスタ２の側面からＤ１以上の距離を有する。
【００３０】
その後、図１５に示すように、上記エッチングにより開孔されたコンタクトホール１０３に公知の技術でＴｉ／ＴｉＮ積層のバリアメタル膜とＷ膜を埋め込み、ＣＭＰ法により平坦化を行い、ビット線コンタクト１０４を形成する。
【００３１】
垂直段差部１７の高さをシリコン窒化膜１１とシリコン窒化膜１４の膜厚の合計より十分大きくしておくことで、エッチング完了時に垂直段差部１７の底部が残り、シリコン窒化膜１１のエッチング除去される領域が選択トランジスタ２の側面からＤ１の距離を有する垂直段差部１７の垂直面よりも選択トランジスタ２に近づくことがないため、ビット線コンタクトが高濃度不純物拡散層１０からはみ出すことを防止することが出来る。
【００３２】
（比較例）比較例による半導体装置の製造方法について説明する。図１〜図５に示すドライエッチング法によりシリコン窒化膜７及びシリコン窒化膜１１、シリコン酸化膜９、１２の一部を除去し、メモリセルトランジスタ１の制御ゲート電極６、選択トランジスタ及び周辺トランジスタのゲート配線ポリシリコン膜１０２の表面を露出させる工程までは上記第１の実施形態と同様なので説明を省略する。
【００３３】
図１６に示すように、公知のサリサイド技術を用いて露出したポリシリコン表面にＴｉ又はＣｏ又はＮｉからなるシリサイド膜２３を形成し、ＣＶＤ法によりシリコン窒化膜２４を堆積し、さらにＣＶＤ法によりシリコン酸化膜２５を堆積する。
【００３４】
リソグラフィ及びドライエッチング法により選択トランジスタ２間にコンタクトホールを開孔するが、図１７に示すようにリソグラフィでの合わせずれにより開孔位置がずれた場合、ここにＴｉ／ＴｉＮ積層のバリアメタル膜とＷ膜を埋め込みビット線コンタクトを形成すると、ビット線コンタクトの底面の一部が低濃度不純物拡散層８にはみ出す。
【００３５】
低濃度不純物拡散層８は高濃度不純物拡散層１０に比べ浅く設計されているため、コンタクトホールをＴｉ／ＴｉＮ積層のバリアメタル膜及びＷ膜で埋め込む際に、低濃度不純物拡散層８にてＴｉと基板（シリコン）が反応してＴｉシリサイドが形成され、接合リークを生じる。また、選択トランジスタ２近傍の低濃度不純物拡散層８の表面部では選択トランジスタ２の電界により空乏層が形成され、この空乏層にＴｉシリサイドが形成されるため、ビット線リークが生じる。
【００３６】
このように比較例による半導体装置の製造方法では、製造される半導体装置の信頼性が低いものとなる。また、この問題の対策としてコンタクト（コンタクトホール）の寸法を小さくするか、選択トランジスタ２間の距離を大きくすることが考えられるが、コンタクトの寸法を小さくするとリソグラフィでコンタクトのレジストパターンを形成する際に十分なリソグラフィのマージンを確保することが困難になり、歩留まり低下の要因になる。また、選択トランジスタ２間の距離を大きくすることはチップサイズ拡大を招き、ウェーハ１枚から生産されるチップ数が減少する。
【００３７】
一方、上記本発明の第１の実施形態に係る半導体装置の製造方法では、選択トランジスタ間の距離を広げず、かつリソグラフィのマージンを十分確保しつつ、ビット線コンタクトの底部位置が高濃度不純物拡散層からはみ出すことを防止することができる。
【００３８】
（第２の実施形態）図１８乃至図２５を用いて本発明の第１の実施形態に係る半導体装置の製造方法について説明する。図１〜図５に示すドライエッチング法によりシリコン窒化膜７及びシリコン窒化膜１１、シリコン酸化膜９、１２の一部を除去し、メモリセルトランジスタ１の制御ゲート電極６、選択トランジスタ及び周辺トランジスタのゲート配線ポリシリコン膜１０２の表面を露出させる工程までは上記第１の実施形態と同様なので説明を省略する。
【００３９】
図１８に示すように、リソグラフィ及びウェットエッチング法又はドライエッチング法を用い、シリコン窒化膜１１をストッパ膜として選択トランジスタ２間に埋め込まれたシリコン酸化膜１２をすべてエッチング除去する。上記第１の実施形態では図６に示すようにシリコン酸化膜１２の一部を除去していたのに対し、本実施形態ではすべて除去する点が異なる。
【００４０】
図１９に示すように、公知のサリサイド技術を用いて露出したポリシリコン（制御ゲート電極６、ゲート電極１０２）の上面部にＴｉ（チタン）又はＣｏ（コバルト）又はＮｉ（ニッケル）等からなるシリサイド膜１３を形成する。そして、シリコン酸化膜９、メモリセルトランジスタ１及び選択トランジスタ２の上面、並びに選択トランジスタ２間の側面及び底面を覆うようにＣＶＤ法によりシリコン窒化膜１４を堆積する。これにより選択トランジスタ２の側部にはシリコン窒化膜で構成される垂直段差部１７が形成される。ここで選択トランジスタ２の側面から垂直段差部１７の垂直面までの距離（シリコン窒化膜１１と１４の合計膜厚）をＤ１、選択トランジスタ２の側面から高濃度不純物拡散層１０（低濃度不純物拡散層８より不純物濃度の高い領域）の端部までの距離をＤ２とすると、Ｄ１≧Ｄ２となるようにシリコン窒化膜１４を堆積する。シリコン窒化膜１４の膜厚は例えば４０ｎｍである。
【００４１】
図２０に示すように、選択トランジスタ２間を埋め込むようにシリコン酸化膜１５を堆積する。
【００４２】
図２１に示すように、リソグラフィ及びドライエッチング法により選択トランジスタ２間にコンタクトホール１０３を開孔する。ドライエッチングの際は、まずシリコン窒化膜に対してシリコン酸化膜が高い選択比を有するエッチング条件でシリコン酸化膜１５をエッチングする。次に、シリコン酸化膜に対してシリコン窒化膜が高い選択比を有するエッチング条件でシリコン窒化膜１４及びシリコン窒化膜１１をエッチングする。なお、これら一連のエッチングは同一チャンバー内で行ってもよい。
【００４３】
例えば、図２２に示すように、リソグラフィでの合わせずれによりコンタクトホール開孔位置がずれた場合、選択トランジスタ２上のシリコン窒化膜１４の上面位置まではこのずれたコンタクトホール開孔位置でシリコン酸化膜１５のエッチングが進む。シリコン窒化膜に対してシリコン酸化膜が高い選択比を有するエッチング条件でエッチングを行っているため、その後は図２３に示すように、選択トランジスタ２間のシリコン窒化膜１４の上面位置までシリコン酸化膜１５のエッチングが進む間に、垂直段差部１７の一部分Ｐ２がエッチング除去される。この一部分Ｐ２は選択比の違いから、シリコン酸化膜１５に比べエッチング量は小さい。
【００４４】
続いて、図２４に示すように、シリコン酸化膜に対してシリコン窒化膜が高い選択比を有するエッチング条件でシリコン窒化膜１４及び１１をエッチングすると、高濃度不純物拡散層１０上面位置までエッチングが進む間に、先の工程でエッチング除去された垂直段差部の一部分Ｐ２も同様にエッチングにより掘り下げられる。先の工程でエッチング除去されたシリコン酸化膜の領域は選択トランジスタ２の側面からＤ１以上の距離を有しているため、ここで除去されるシリコン窒化膜１４及び１１も同様に選択トランジスタ２の側面からＤ１以上の距離を有する。
【００４５】
その後、図２５に示すように、上記エッチングにより開孔されたコンタクトホールに公知の技術でＴｉ／ＴｉＮ積層のバリアメタル膜とＷ膜を埋め込みビット線コンタクト１０４を形成する。
【００４６】
これにより、エッチング完了時に垂直段差部１７の底部が残り、シリコン窒化膜１４及び１１のエッチング除去される領域が選択トランジスタ２の側面からＤ１の距離を有する垂直段差部１７の垂直面よりも選択トランジスタ２に近づくことがないため、ビット線コンタクトが高濃度不純物拡散層１０からはみ出すことを防止することが出来る。
【００４７】
このように、本発明の第２の実施形態に係る半導体装置の製造方法により、選択トランジスタ間の距離を広げず、かつリソグラフィのマージンを十分確保しつつ、ビット線コンタクトの底部位置が高濃度不純物拡散層からはみ出すことを防止することができる。
【００４８】
本実施形態では上記第１の実施形態と比較して、垂直段差部１７の高さを大きく確保することが出来るため、コンタクトホール開孔のエッチング時に垂直段差部１７の底部を残すことが容易になる。また、上記第１の実施形態と比較してエッチング条件の切り替え回数を減らすことができる。また、本実施形態ではシリコン窒化膜１４及び１１をエッチングした後にシリコン酸化膜をエッチングする必要がないため、シリコン窒化膜エッチングの際のシリコン酸化膜との選択比が十分大きくなくても、素子分離領域のエッチングが深くまで進むことがない。但し、本実施形態では、シリコン酸化膜１５堆積時の選択トランジスタ２間のアスペクト比が大きくなるため、堆積時にボイドが生じないように留意する必要がある。
【００４９】
（第３の実施形態）図２６乃至図３７を用いて本発明の第１の実施形態に係る半導体装置の製造方法について説明する。図１〜図２に示すＣＶＤ法によりシリコン酸化膜９を堆積し、ドライエッチング法でエッチバックすることで選択トランジスタ２側部にスペーサ９′を形成し、リソグラフィ及びイオン注入法により選択トランジスタ２間及び周辺回路部において高濃度不純物拡散層１０を形成する工程までは上記第１の実施形態と同様なので説明を省略する。
【００５０】
図２６に示すように、選択トランジスタ２間を埋め込むようにＣＶＤ法によりシリコン酸化膜１２を堆積し、ＣＭＰ法によりシリコン窒化膜７をストッパ膜として平坦化を行う。
【００５１】
図２７に示すように、メモリセルトランジスタ１の制御ゲート電極６、選択トランジスタ２及び周辺トランジスタのゲート電極１０２の上面を露出させるように、ドライエッチング法によりシリコン窒化膜７及びシリコン酸化膜９（９′）、１２の一部をエッチング除去する。
【００５２】
図２８に示すように、公知のサリサイド技術を用いて露出したポリシリコン（制御ゲート電極６、ゲート電極１０２）の上面部にＴｉ（チタン）又はＣｏ（コバルト）又はＮｉ（ニッケル）等からなるシリサイド膜１３を形成する。
【００５３】
図２９に示すように、リソグラフィ及びドライエッチング法により、選択トランジスタ２間に埋め込まれたシリコン酸化膜１２及びシリコン酸化膜９（スペーサ９′）の一部を除去する。
【００５４】
図３０に示すように、シリコン酸化膜９、メモリセルトランジスタ１及び選択トランジスタ２の上面、並びに選択トランジスタ２間の側面及び底面（スペーサ９′及びシリコン酸化膜１２の上面）を覆うように、ＣＶＤ法によりシリコン窒化膜１４を例えば膜厚６０ｎｍで堆積し、垂直段差部１７を形成する。ここで選択トランジスタ２の側面から垂直段差部１７の垂直面までの距離（シリコン窒化膜１４の膜厚）をＤ１、選択トランジスタ２の側面から高濃度不純物拡散層１０（低濃度不純物拡散層８より不純物濃度の高い領域）の端部までの距離をＤ２とすると、Ｄ１≧Ｄ２となるようにシリコン窒化膜１４を堆積する。
【００５５】
図３１に示すように、選択トランジスタ２間を埋め込むように、ＣＶＤ法によりシリコン酸化膜１５を堆積する。
【００５６】
図３２に示すように、リソグラフィ及びドライエッチング法により選択トランジスタ２間にコンタクトホール１０３を開孔する。ドライエッチングの際は、まずシリコン窒化膜に対してシリコン酸化膜が高い選択比を有するエッチング条件（条件１とする）でシリコン酸化膜１５をエッチングする。次に、シリコン酸化膜に対してシリコン窒化膜が高い選択比を有するエッチング条件でシリコン窒化膜１４をエッチングする。次に、条件１でシリコン酸化膜１２をエッチングし、高濃度不純物拡散層１０上面を露出する。なお、これら一連のエッチングは同一チャンバー内で行ってもよい。
【００５７】
例えば、図３３に示すように、リソグラフィでの合わせずれによりコンタクトホール開孔位置がずれた場合、選択トランジスタ２上のシリコン窒化膜１４の上面位置まではこのずれたコンタクトホール開孔位置でシリコン酸化膜１５のエッチングが進む。
【００５８】
シリコン窒化膜に対してシリコン酸化膜が高い選択比を有するエッチング条件でエッチングを行っているため、その後は図３４に示すように、選択トランジスタ２間のシリコン窒化膜１４の上面位置までシリコン酸化膜１５のエッチングが進む間に、垂直段差部１７の一部分Ｐ３がエッチング除去される。この一部分Ｐ３は選択比の違いから、シリコン酸化膜１５に比べエッチング量は小さい。
【００５９】
図３５に示すように、シリコン酸化膜に対してシリコン窒化膜が高い選択比を有するエッチング条件でシリコン窒化膜１４をエッチングすると、シリコン酸化膜１２上面位置までエッチングが進む間に、先の工程でエッチング除去された垂直段差部の一部分Ｐ３も同様にエッチングにより掘り下げられる。
【００６０】
図３６に示すように、シリコン窒化膜に対してシリコン酸化膜が高い選択比を有するエッチング条件でシリコン酸化膜１２をエッチングする。シリコン酸化膜１２のエッチングが進む間に、垂直段差部１７の一部分Ｐ３がさらにエッチング除去される。しかしここでのエッチング量は選択比の違いから、シリコン酸化膜１２に比べ小さい。また、垂直段差部１７は一部分Ｐ３がエッチング除去されているのみで、垂直段差部１７の底部では垂直面と選択トランジスタ２の側面からの距離Ｄ１は保たれている。従って、シリコン酸化膜１２のエッチング除去される領域も選択トランジスタ２の側面からＤ１以上の距離を有する。
【００６１】
その後、図３７に示すように上記エッチングにより開孔されたコンタクトホールに公知の技術でＴｉ／ＴｉＮ積層のバリアメタル膜とＷ膜を埋め込みビット線コンタクト１０４を形成する。
【００６２】
開孔されるコンタクトホールの底部は選択トランジスタ２の側面から距離Ｄ１を有するので、ビット線コンタクトは高濃度不純物拡散層１０からはみ出さない。
【００６３】
このように、本発明の第３の実施形態に係る半導体装置の製造方法では、選択トランジスタ間の距離を広げず、かつリソグラフィのマージンを十分確保しつつ、ビット線コンタクトの底部位置が高濃度不純物拡散層からはみ出すことを防止することができる。
【００６４】
本実施形態では上記第１の実施形態と比較して、選択トランジスタ２側部に形成されるスペーサ９′を除去する工程が不要であり、また、シリコン窒化膜を成膜する工程を１工程削減できるため、製造コストを低減することができる。本実施形態ではシリコン酸化膜１２をエッチングする際にストッパ膜（上記第１の実施形態におけるシリコン窒化膜１１）が無いが、オーバーエッチング量を適切に設定することで、素子分離領域のエッチングが深くまで進行することを防ぐことができる。
【００６５】
上述した実施の形態はいずれも一例であって制限的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図２】同第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図３】同第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図４】同第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図５】同第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図６】同第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図７】同第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図８】同第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図９】同第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１０】同第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１１】同第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１２】同第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１３】同第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１４】同第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１５】同第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１６】比較例による半導体装置の製造方法の一例を示す工程断面図である。
【図１７】比較例による半導体装置の製造方法の一例を示す工程断面図である。
【図１８】本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１９】同第２の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図２０】同第２の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図２１】同第２の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図２２】同第２の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図２３】同第２の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図２４】同第２の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図２５】同第２の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図２６】本発明の第３の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図２７】同第３の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図２８】同第３の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図２９】同第３の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図３０】同第３の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図３１】同第３の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図３２】同第３の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図３３】同第３の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図３４】同第３の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図３５】同第３の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図３６】同第３の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図３７】同第３の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【符号の説明】
【００６７】
１  メモリセルトランジスタ
２  選択トランジスタ
３  トンネル絶縁膜
４  浮遊ゲート電極
５  インターポリ絶縁膜
６  制御ゲート電極
８  低濃度不純物拡散層
１０  高濃度不純物拡散層
１１、１４  シリコン窒化膜
１２、１５  シリコン酸化膜
１３  シリサイド膜
【図１】
2008103561.tif 000003
【図２】
2008103561.tif 000004
【図３】
2008103561.tif 000005
【図４】
2008103561.tif 000006
【図５】
2008103561.tif 000007
【図６】
2008103561.tif 000008
【図７】
2008103561.tif 000009
【図８】
2008103561.tif 000010
【図９】
2008103561.tif 000011
【図１０】
2008103561.tif 000012
【図１１】
2008103561.tif 000013
【図１２】
2008103561.tif 000014
【図１３】
2008103561.tif 000015
【図１４】
2008103561.tif 000016
【図１５】
2008103561.tif 000017
【図１６】
2008103561.tif 000018
【図１７】
2008103561.tif 000019
【図１８】
2008103561.tif 000020
【図１９】
2008103561.tif 000021
【図２０】
2008103561.tif 000022
【図２１】
2008103561.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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