(57)【要約】      （修正有）【課題】抵抗性メモリ素子及びその製造方法を提供する。【解決手段】抵抗性メモリ素子は、トランジスタのソース２０２またはドレイン２０３上の層間絶縁膜２０６を貫通して形成されたコンタクトプラグ２０７と、コンタクトプラグ２０７に接続された下部電極２１と、下部電極２１上に遷移金属固溶体で形成された固溶層２４と、固溶層２４上に形成された遷移金属酸化物による抵抗層２２と、抵抗層２２上に形成された上部電極２３と、を備える。これにより、電圧及び抵抗特性が安定化した信頼性のあるメモリ素子を具現できる。【選択図】図３
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【特許請求の範囲】
【請求項１】
抵抗性メモリ素子において、
下部電極と、
前記下部電極上に形成された固溶層と、
前記固溶層上に形成された抵抗層と、
前記抵抗層上に形成された上部電極と、を備えることを特徴とする抵抗性メモリ素子。
【請求項２】
前記固溶層は、遷移金属固溶体であることを特徴とする請求項１に記載の抵抗性メモリ素子。
【請求項３】
前記抵抗層は、遷移金属酸化物で形成されたことを特徴とする請求項１または２に記載の抵抗性メモリ素子。
【請求項４】
前記遷移金属酸化物は、Ｎｉ酸化物、Ｔｉ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｃｏ酸化物またはＮｂ酸化物のうち少なくともいずれか一つの物質を含むことを特徴とする請求項３に記載の抵抗性メモリ素子。
【請求項５】
前記固溶層は、Ａｌ，Ｈｆ，Ｚｒ，Ｚｎ，Ｗ，Ｃｏ，Ａｕ，Ｐｔ，Ｒｕ，ＩｒまたはＴｉを含むことを特徴とする請求項１または２に記載の抵抗性メモリ素子。
【請求項６】
前記固溶層は、Ａｌ，Ｈｆ，Ｚｒ，Ｚｎ，Ｗ，Ｃｏ，Ａｕ，Ｐｔ，Ｒｕ，ＩｒまたはＴｉに前記抵抗層の遷移金属が固溶されたことを特徴とする請求項１または２に記載の抵抗性メモリ素子。
【請求項７】
前記抵抗層の遷移金属は、Ｎｉであることを特徴とする請求項６に記載の抵抗性メモリ素子。
【請求項８】
抵抗性メモリ素子の製造方法において、
（ａ）下部電極を形成するステップと、
（ｂ）前記下部電極上に固溶層を形成するステップと、
（ｃ）前記固溶層上に抵抗層を形成するステップと、
（ｄ）前記抵抗層上に上部電極を形成するステップと、を含むことを特徴とする抵抗性メモリ素子の製造方法。
【請求項９】
前記固溶層は、遷移金属固溶体を含んで形成することを特徴とする請求項８に記載の抵抗性メモリ素子の製造方法。
【請求項１０】
前記（ｂ）ステップは、前記下部電極上に遷移金属合金ターゲットをスパッタリングにより蒸着して固溶層を形成することを特徴とする請求項８に記載の抵抗性メモリ素子の製造方法。
【請求項１１】
前記（ｂ）ステップは、前記下部電極上に遷移金属ターゲットをコスパッタリングにより蒸着して固溶層を形成することを特徴とする請求項８に記載の抵抗性メモリ素子の製造方法。
【請求項１２】
前記（ｂ）ステップは、前記抵抗層を形成させつつ工程チャンバー内のガスの圧力を制御することによって、固溶層を形成することを特徴とする請求項８に記載の抵抗性メモリ素子の製造方法。
【請求項１３】
前記ガスの圧力は、０．１ｍＴｏｒｒないし３ｍＴｏｒｒであることを特徴とする請求項１２に記載の抵抗性メモリ素子の製造方法。
【請求項１４】
前記固溶層は、Ａｌ，Ｈｆ，Ｚｒ，Ｚｎ，Ｗ，Ｃｏ，Ａｕ，Ｐｔ，Ｒｕ，ＩｒまたはＴｉを含んで形成することを特徴とする請求項９ないし１３のうちいずれか一項に記載の抵抗性メモリ素子の製造方法。
【請求項１５】
前記固溶層は、Ａｌ，Ｈｆ，Ｚｒ，Ｚｎ，Ｗ，Ｃｏ，Ａｕ，Ｐｔ，Ｒｕ，ＩｒまたはＴｉに前記抵抗層の遷移金属が固溶されたことを特徴とする請求項９ないし１３のうちいずれか一項に記載の抵抗性メモリ素子の製造方法。
【請求項１６】
前記抵抗層は、Ｎｉを含んで形成することを特徴とする請求項１５に記載の抵抗性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗性メモリ素子に係り、特に抵抗性メモリ素子の電極と抵抗層との間に遷移金属固溶体を形成させて電圧及び抵抗散布を安定化した遷移金属固溶体を含む抵抗性メモリ素子に関する。
【背景技術】
【０００２】
一般的に、半導体メモリアレイ構造は、回路的に連結された多くのメモリセルを含む。代表的な半導体メモリであるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の場合、単位メモリセルは、一つのスイッチと一つのキャパシタとで構成されることが一般的である。ＤＲＡＭは、集積度が高く、動作速度が速いという利点がある。しかし、電源がターンオフされた後には、保存されたデータがいずれも消失されるという短所がある。
【０００３】
電源がターンオフされた後にも、保存されたデータが保存可能な不揮発性メモリ素子の代表的な例がフラッシュメモリである。フラッシュメモリは、揮発性メモリとは異なり、不揮発性の特性を有しているが、ＤＲＡＭに比べて集積度が低く、動作速度が遅いという短所がある。
【０００４】
現在、多くの研究が進められている不揮発性メモリ素子として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）、ＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）及びＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ  ＲＡＭ）などがある。
【０００５】
ＭＲＡＭは、トンネル接合での磁化方向の変化を利用してデータを保存する方式であり、ＦＲＡＭは、強誘電体の分極特性を利用してデータを保存する方式である。それらは、それぞれの長短所を有しているが、基本的には、前述したように集積度が高く、高速の動作特性を有し、低電力で駆動可能であり、データリテンション特性が良好な方向に研究開発されている。
【０００６】
ＰＲＡＭは、特定の物質の相変化による抵抗値の変化を利用してデータを保存する方式を利用したものであって、一つの抵抗体と一つのスイッチ（トランジスタ）とを有した構造を有している。ＰＲＡＭの製造時に従来のＤＲＡＭ工程を利用する場合、エッチングが困難であり、エッチングする場合でも長時間を要する。したがって、生産性が低くなり、製品コストが高くなって競争力を低下させるという短所がある。
【０００７】
抵抗性メモリ、すなわちＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  ＲＡＭ）は、主に遷移金属酸化物の電圧による抵抗値が変わる特性（抵抗変換特性）を利用したものであって、図１Ａには、従来の一般的な構造の抵抗変換物質を利用したメモリ素子の構造を示した。
【０００８】
図１Ａに示すように、抵抗性メモリは、基本的に下部電極１１、下部電極１１上に順次に形成された抵抗層１２及び上部電極１３を備える。抵抗層は、遷移金属酸化物で形成されることが一般的である。そして、下部電極１１と上部電極１３とは、通常的な半導体メモリ素子に使われる電極物質で形成される。
【０００９】
図１Ｂは、図１Ａの構造のメモリ素子の下部電極１１及び上部電極１３を通じて所定の電圧を印加した場合、抵抗層１２に流れる電流値を表したＶ（ｖｏｌｔａｇｅ）−Ｉ（ｃｕｒｒｅｎｔ）グラフである。ここで、抵抗層１２は、前述したように遷移金属酸化物で形成させたものである。
【００１０】
図１Ｂに示すように、電圧を０Ｖから次第に上昇させ、抵抗層１２に流れる電流値の変化を測定する実験を反復した。０Ｖないし約１Ｖの印加電圧で抵抗層１２に流れる電流値は次第に増加する。約１Ｖの電圧で抵抗が大きく上昇して電流値が大きく減少し、電圧を上昇させれば、再び電流値が増加する。ここで、高い抵抗状態をリセット状態といい、低い抵抗状態をセット状態という。
【００１１】
図１Ｂの場合、セット状態からリセット状態に変わるときの電圧、すなわちリセット電圧ＲＶの大きさは、約０．６Ｖないし１．２Ｖの値を有するということが分かる。また、セット状態の抵抗値ＳＲの最低値と最高値との差が１０倍以上であるということが分かる。そして、リセット状態からセット状態に変わるときの電圧であるセット電圧ＳＶは、１．５Ｖないし４．６Ｖと非常に大きい散布値を有するということが分かる。
【００１２】
前述したように、従来技術による抵抗性メモリの電圧及び抵抗散布が大きい理由は、抵抗層１２の抵抗レベルが不安定であるために発生したものである。セット、リセット電圧などの不安定により、メモリ素子として使用時に信頼度が低下するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、前記従来技術の問題点を解決するために、抵抗変換物質を含むメモリ素子のリセット電流及びセット電圧を安定化させる構造を有した抵抗性メモリ素子及びその製造方法を提供するところにある。
【課題を解決するための手段】
【００１４】
前記目的を達成するために、本発明では、抵抗性メモリ素子において、下部電極と、前記下部電極上に形成された固溶層と、前記固溶層上に形成された抵抗層と、前記抵抗層上に形成された上部電極と、を備える抵抗性メモリ素子を提供する。
【００１５】
本発明において、前記固溶層は、遷移金属固溶体であることを特徴とする。
【００１６】
本発明において、前記抵抗層は、遷移金属酸化物で形成されたことを特徴とする。
【００１７】
本発明において、前記遷移金属酸化物は、Ｎｉ酸化物、Ｔｉ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｃｏ酸化物またはＮｂ酸化物のうち少なくともいずれか一つの物質を含むことを特徴とする。
【００１８】
本発明において、前記固溶層は、Ａｌ，Ｈｆ，Ｚｒ，Ｚｎ，Ｗ，Ｃｏ，Ａｕ，Ｐｔ，Ｒｕ，ＩｒまたはＴｉを含むことを特徴とする。
【００１９】
本発明において、前記固溶層は、Ａｌ，Ｈｆ，Ｚｒ，Ｚｎ，Ｗ，Ｃｏ，Ａｕ，Ｐｔ，Ｒｕ，ＩｒまたはＴｉに前記抵抗層の遷移金属が固溶されたことを特徴とする。
【００２０】
本発明において、前記抵抗層の遷移金属は、Ｎｉであることを特徴とする。
【００２１】
また、本発明では、抵抗性メモリ素子の製造方法において、（ａ）下部電極を形成するステップと、（ｂ）前記下部電極上に固溶層を形成するステップと、（ｃ）前記固溶層上に抵抗層を形成するステップと、（ｄ）前記抵抗層上に上部電極を形成するステップと、を含む抵抗性メモリ素子の製造方法を提供する。
【００２２】
本発明において、前記（ｂ）ステップは、前記下部電極上に遷移金属合金ターゲットをスパッタリングにより蒸着して固溶層を形成することを特徴とする。
【００２３】
本発明において、前記（ｂ）ステップは、前記下部電極上に遷移金属ターゲットをコスパッタリングにより蒸着して固溶層を形成することを特徴とする。
【００２４】
本発明において、前記（ｂ）ステップは、前記抵抗層を形成させつつ工程チャンバー内のガスの圧力を制御することによって、固溶層を形成することを特徴とする。
【００２５】
本発明において、前記ガスの圧力は、０．１ｍＴｏｒｒないし３ｍＴｏｒｒであることを特徴とする。
【発明の効果】
【００２６】
本発明によれば、次のような長所を有している。
【００２７】
第１に、抵抗性メモリの動作時に安定したセット電圧、リセット電圧及び抵抗特性を有するので、信頼性のあるメモリ素子を提供できる。
【００２８】
第２に、固溶層を別途の工程で形成でき、抵抗層の形成過程で容易に製造できる。
【００２９】
第３に、単純な方法で情報を保存して再生できるので、高速の動作特性を有する。
【発明を実施するための最良の形態】
【００３０】
以下、添付された図面を参照して、本発明の実施形態による抵抗性メモリ素子及びその製造方法について詳細に説明する。ここで、図面に示した各層または領域の厚さ及び幅は、説明のために誇張されて示したものであることを銘記せねばならない。
【００３１】
図２Ａは、本発明の実施形態による抵抗性メモリ素子の構造を示す図面である。
【００３２】
図２Ａに示すように、下部電極２１上に固溶層２４が形成されており、固溶層２４上に抵抗層２２及び上部電極２３が順次に形成されている。下部電極２１及び上部電極２３は、通常的に半導体素子に使われる電極物質を使用でき、例えばＡｌ，Ｈｆ，Ｚｒ，Ｚｎ，Ｗ，Ｃｏ，Ａｕ，Ｐｔ，Ｒｕ，ＩｒまたはＴｉなどがある。抵抗層２２は、抵抗性メモリ素子に使われる物質で形成させ、通常的に遷移金属酸化物で形成させる。例えば、Ｎｉ酸化物、Ｔｉ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｃｏ酸化物またはＮｂ酸化物などがあり、具体的にＮｉＯ，ＴｉＯ２，ＨｆＯ，ＺｒＯ，ＺｎＯ，ＷＯ３，ＣｏＯまたはＮｂ２Ｏ５のうち少なくともいずれか一つの物質またはそれらの化合物を含む。
【００３３】
本発明の実施形態による抵抗性メモリ素子では、下部電極２１と抵抗層２２との間に固溶層２４を備える。固溶層２４は、遷移金属固溶体で形成されたことを特徴とする。例えば、Ａｌ，Ｈｆ，Ｚｒ，Ｚｎ，Ｗ，Ｃｏ，Ａｕ，Ｐｔ，Ｒｕ，ＩｒまたはＴｉなどに抵抗層２２の遷移金属が固溶された固溶体として形成される。具体的に、抵抗層２２をＮｉ酸化物で形成させる場合、固溶層２４は、Ａｌ，Ｈｆ，Ｚｒ，Ｚｎ，Ｗ，Ｃｏ，Ａｕ，Ｐｔ，Ｒｕ，ＩｒまたはＴｉなどにＮｉが固溶された状態に形成される。
【００３４】
図２Ｂは、本発明の実施形態による抵抗性メモリ素子の構造を示す図面である。図２Ｂに示すように、固溶層２４は、下部電極２１上に形成され、抵抗層２２の内部に突出した領域Ａを備えるウェーブ構造を有している。突出した領域Ａは、下部電極２１と上部電極２３との間に電圧を印加するとき、電流が移動する経路となりうる。具体的に説明すれば、図１Ａのような構造の抵抗性メモリの場合、両側電極を通じて電圧を印加する場合、電流移動経路が変わりつつ安定した抵抗特性が表れない。これに対し、固溶層２４の突出した領域Ａが形成されることによって、上部電極２３との距離が短縮した領域が存在して安定な電流移動通路が発生して抵抗性メモリの抵抗特性を安定に測定できる。
【００３５】
図２Ａに示した抵抗性メモリ構造は、トランジスタまたはダイオードのようなスイッチ構造と連結された１Ｓ（ｓｗｉｔｃｈ）−１Ｒ（Ｒｅｓｉｓｔａｎｃｅ）形態に駆動する。図３では、本発明の実施形態による遷移金属固溶体を含む抵抗性メモリ素子がトランジスタ構造と連結された１Ｔ（ｔｒａｎｓｉｓｔｏｒ）−１Ｒ（ｒｅｓｉｓｔａｎｃｅ）構造を示す断面図である。
【００３６】
図３に示すように、ソース２０２及びドレイン２０３が形成された基板２０１上には、ソース２０２及びドレイン２０３と接触するゲート構造体が形成されている。ゲート構造体は、ゲート絶縁層２０４及びゲート電極層２０５が形成されている。基板２０１及びゲート構造体上には、層間絶縁膜２０６が形成されており、ソース２０２またはドレイン２０３上の層間絶縁膜２０６を貫通してコンタクトプラグ２０７が形成されている。コンタクトプラグは、本発明の実施形態による遷移金属固溶体を含む抵抗性メモリ素子の下部電極２１と電気的に連結されている。また、トランジスタ構造体以外にｐ型半導体層とｎ型半導体層とで形成されたダイオード構造体が連結されることは前述した通りである。
【００３７】
以下、本発明の実施形態による抵抗性メモリ素子の製造方法について説明する。本発明の実施形態による遷移金属固溶体を含む抵抗性メモリ素子は、スパッタリング、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）またはＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）工程を利用して形成させる。
【００３８】
まず、下部構造体、例えば基板上に下部電極２１を形成する。下部電極２１は、伝導性物質で形成され、望ましくは、Ａｌ，Ａｕ，Ｐｔ，Ｒｕ，ＩｒまたはＴｉなどの遷移金属で形成される。
【００３９】
下部電極２１を形成した後、その上部に固溶層２４を形成する。固溶層２４を形成させる方法は、三つに分けられる。
【００４０】
第１に、固溶状態の合金を下部電極２１上に直接形成する方法である。これは、例えば反応性スパッタリング工程で固溶層２４を形成する場合、組成が調節されたＰｔ及びＮｉ合金ターゲットをスパッタリングして固溶層２４を形成できる。
【００４１】
第２に、固溶層２４を形成する物質それぞれを別個のターゲットでコスパッタリングして固溶層２４を形成できる。
【００４２】
第３に、抵抗層２２を形成する過程で固溶層２４を形成できる。例えば、固溶層２４をＰｔにＮｉが固溶された合金で形成させようとする場合に、まず、下部電極２１をＰｔで形成する。そして、抵抗層２２を形成するために、Ｎｉ酸化物を蒸着しつつ、初期に工程チャンバー内の酸素を含むガスの圧力を０．１ないし３ｍＴｏｒｒの非常に低い範囲に調節すれば、下部電極２１の表面のＰｔがＮｉと反応して固溶層２４が形成される。工程チャンバー内の気圧を０．１ないし３ｍＴｏｒｒ範囲に制御する場合、酸素の供給が大きく減少するので、Ｎｉを下部電極であるＰｔと反応させることによって、下部電極２１の表面に固溶層２４を形成させる。
【００４３】
固溶層２４を形成した後、固溶層２４上には、抵抗層２２を形成させる。抵抗層２２は、遷移金属酸化物で形成され、遷移金属酸化物の形成時に酸素分圧を調節して形成する。
【００４４】
図４は、雰囲気ガスとしてＡｒのような不活性ガス及び酸素の混合ガスで酸素の分圧による抵抗値の変化を示す図面である。図４に示すように、酸素の分圧が非常に低い場合（Ａ領域）は、一般的なＮｉと類似した金属特性を有するが、酸素の分圧を約２．５ないし１０％に次第に上昇させた場合（Ｂ領域）、抵抗値が大きく増加してメモリスイッチング特性を有するということが分かる。酸素を１０％以上に上昇させれば（Ｃ領域）、抵抗値は順次に減少しつつしきいスイッチング特性を有する。薄膜製造工程時には、同じ遷移金属をスパッタリングなどにより試片上に蒸着させつつ、反応チャンバー内の酸素ガスの投入量を適切に調節することによって、ｉｎ−ｓｉｔｕで簡単に形成させる。Ｎｉ酸化物以外の遷移金属酸化物も、類似した特性を表す。
【００４５】
図５は、本発明の実施形態による抵抗性メモリ素子の製造方法で形成された素子に対して測定されたＸＲＤ（Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）グラフである。図５に使われた試片は、抵抗層２２を形成する過程で工程チャンバー内の圧力を調節しつつ固溶層２４を形成したものであって、ＤＣ（Ｄｉｒｅｃｔｉｏｎ  Ｃｕｒｒｅｎｔ）及びＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）スパッタリング工程でチャンバー内の圧力を１．５ｍＴ及び５ｍＴに設定して形成したものである。図５に示すように、チャンバー内の圧力を１．５ｍＴに設定して形成した場合、Ｐｔ／Ｎｉ固溶層が形成されて関連ピークが表れるということが分かる。一方、５ｍＴの圧力範囲では、Ｐｔ／Ｎｉ固溶層に関するピークが観察されないということが分かる。
【００４６】
図６Ａ及び図６Ｂは、従来技術及び本発明の実施形態による抵抗性メモリ素子のＸＰＳ（Ｘ−ｒａｙ  Ｐｈｏｔｏ  ｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）グラフである。図６Ａは、固溶層を備えない抵抗性メモリに関するものであり、図６Ｂは、固溶層を備えた本発明の実施形態による抵抗性メモリ素子に関するものである。図６Ａに示すように、Ｎｉ酸化物及びＮｉが同じレベルで観測されるということが分かる。図６Ｂに示すように、図６Ａに比べてＮｉが高いレベルでも観測される。これは、抵抗層２２の下部でもＮｉが存在し、これは、固溶層２４に含まれたＮｉであるということが分かる。
【００４７】
図７Ａ及び図７Ｂは、従来技術及び本発明の実施形態による抵抗性メモリ素子の動作回数による電圧値を示す図面であって、電圧散布特性を示すグラフである。図７Ａは、固溶層を備えない抵抗性メモリに関するものであり、図７Ｂは、固溶層を備えた本発明の実施形態による抵抗性メモリ素子に関するものである。図７Ａに示すように、セット電圧及びリセット電圧の偏差が大きく、特にセット電圧の偏差は、非常に大きく発生するということが分かる。かかる特性を有する場合、動作回数が多くなれば、メモリとしての信頼性が非常に低下する。一方、図７Ｂの場合、セット電圧及びリセット電圧が非常に安定化して偏差がほとんど発生しないということを確認できる。
【００４８】
図８Ａ及び図８Ｂは、従来技術及び本発明の実施形態による抵抗性メモリ素子の動作回数による抵抗値を示す図面であって、抵抗散布特性を示すグラフである。図８Ａは、固溶層を備えない抵抗性メモリに関するものであり、図８Ｂは、固溶層を備えた本発明の実施形態による抵抗性メモリ素子に関するものである。図８Ａ及び図８Ｂに示すように、本発明の実施形態による抵抗性メモリ素子の場合、抵抗値の偏差が従来技術による抵抗性メモリ素子に比べて相対的に非常に小さくて安定したということが分かる。
【００４９】
図９は、本発明の抵抗性メモリ素子の動作特性を単純化して示すグラフである。ここで、横軸は、印加電圧を表し、縦軸は、印加電圧に対する電流値を表す。図９に示すように、電圧を０Ｖから次第に上昇させれば、電圧に比例してＧ１グラフに沿って電流値が増加するということが分かる。しかし、Ｖ１以上の電圧を加えれば、抵抗が突然に増加して電流値が減少する現象を表す。Ｖ１ないしＶ２範囲の印加電圧では、電流値がＧ２グラフに沿って増加する。そして、Ｖ２（Ｖ２＞Ｖ１）以上の電圧を加えれれば、抵抗が突然に減少して電流が増加して再びＧ１グラフに沿うということが分かる。
【００５０】
一方、Ｖ１より高い電圧範囲で印加する電圧の大きさによって、メモリ素子の電気的特性が以後のＶ１より低い電圧印加時の電気的特性に影響を及ぼすが、それを詳細に説明すれば、次の通りである。まず、Ｖ１ないしＶ２範囲の電圧をメモリ素子に印加した後、Ｖ１より低い電圧を再び印加すれば、測定される電流は、Ｇ２グラフによる電流値が測定される。一方、Ｖ２より高い範囲の電圧（例えば、Ｖ３）をメモリ素子に印加した後、Ｖ１より低い電圧を再び印加すれば、測定される電流は、図８のＧ１グラフに沿う電流値が測定される。これを通じて、Ｖ１より高い電圧範囲で印加する電圧の大きさ（Ｖ１ないしＶ２範囲またはＶ２より高い範囲）によってメモリ素子に及ぼす電気的特性が影響を及ぼすということが分かる。したがって、かかる結果を通じて、遷移金属酸化物をメモリ素子に使用して抵抗勾配を有した多層膜を不揮発性メモリ素子に応用できるということが分かる。例えば、図９のＶ１ないしＶ２範囲で電圧を印加した場合のメモリ素子の状態を“０”に指定し、Ｖ２より高い範囲の電圧を印加した場合のメモリ素子の状態を“１”に指定してデータを記録する。データを再生する場合には、Ｖ１より低い範囲の電圧を印加してドレイン電流値Ｉｄを測定して、メモリ素子に保存されたデータが“０”の状態であるか、“１”の状態であるかが分かる。もちろん、ここで、状態“１”及び“０”の指定は選択的なものである。
【００５１】
結果的に、抵抗性メモリ素子として使われるためには、動作回数が増加するにつれてリセット電圧Ｖ１及びセット電圧Ｖ２が一定でなければならず、セット抵抗も一定であることが望ましい。図７Ｂ及び図８Ｂに示したように、本発明の実施形態による遷移金属固溶体を利用した抵抗性メモリ素子の場合、セット電圧、リセット電圧及び抵抗値が一定であるので、安定な特性を有するということが分かる。
【００５２】
前記した説明で多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するというより、望ましい実施形態の例示として解釈されねばならない。したがって、本発明の範囲は、説明された実施形態により決まるものではなく、特許請求の範囲に記載された技術的思想により決まらねばならない。
【産業上の利用可能性】
【００５３】
本発明は、抵抗性メモリ素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００５４】
【図１Ａ】一般的な構造の抵抗変換物質を含む抵抗性メモリ素子の構造を示す図面である。
【図１Ｂ】図１Ａの構造の抵抗変換物質を含む抵抗性メモリ素子の印加電圧に対する電流値の変化を示す図面である。
【図２Ａ】本発明の実施形態による抵抗性メモリ素子の構造を示す図面である。
【図２Ｂ】本発明の実施形態による抵抗性メモリ素子の構造を示す図面である。
【図３】本発明の実施形態による抵抗性メモリ素子をトランジスタ構造体上に形成させたメモリ素子の構造を示す図面である。
【図４】Ｎｉ酸化物の酸素分圧の変化による抵抗特性を示すグラフである。
【図５】本発明の実施形態による抵抗性メモリ素子の製造工程時に気体分圧を調節して形成させた試片に対するＸＲＤグラフである。
【図６Ａ】従来技術による抵抗性メモリ素子のＸＰＳグラフである。
【図６Ｂ】本発明の実施形態による抵抗性メモリ素子のＸＰＳグラフである。
【図７Ａ】従来技術による抵抗性メモリ素子の電圧散布特性を示すグラフである。
【図７Ｂ】本発明の実施形態による抵抗性メモリ素子の電圧散布特性を示すグラフである。
【図８Ａ】従来技術による抵抗性メモリ素子の抵抗散布特性を示すグラフである。
【図８Ｂ】本発明の実施形態による抵抗性メモリ素子の抵抗散布特性を示すグラフである。
【図９】抵抗変換物質を含むメモリ素子の電気的な特性を単純化して示すグラフである。
【符号の説明】
【００５５】
２１  下部電極
２２  抵抗層
２３  上部電極
２４  固溶層
２０１  基板
２０２  第１不純物領域
２０３  第２不純物領域
２０４  ゲート絶縁層
２０５  ゲート電極層
２０６  層間絶縁層
２０７  伝導性プラグ
【図１Ａ】
2008153633.tif 000003
【図１Ｂ】
2008153633.tif 000004
【図２Ａ】
2008153633.tif 000005
【図２Ｂ】
2008153633.tif 000006
【図３】
2008153633.tif 000007
【図４】
2008153633.tif 000008
【図５】
2008153633.tif 000009
【図６Ａ】
2008153633.tif 000010
【図６Ｂ】
2008153633.tif 000011
【図７Ａ】
2008153633.tif 000012
【図７Ｂ】
2008153633.tif 000013
【図８Ａ】
2008153633.tif 000014
【図８Ｂ】
2008153633.tif 000015
【図９】
2008153633.tif 000016