(57)【要約】      （修正有）【課題】ワード線信号を選択的にイネーブルすることによりメモリ信頼性を向上させるシステム及び方法を提供する。【解決手段】メモリ・セル電圧（Ｖｃｅｌｌ）と論理回路電圧（Ｖｄｄ）が許容可能な動作範囲内にないときにメモリ・セルへのアクセスをイネーブルするワード線信号をアサートすることを禁止することにより、メモリ・セル電圧と論理回路電圧との間の相対的な変動から生じる不安定性と書込み性問題を減少させる。１つの実施形態は、これらの電圧が許容可能な範囲内であるかどうかを決定するクリティカル状態検出器を有するシステムを備える。それらの電圧が許容可能な範囲内にないとき、ワード線をアサートすることを禁止する。ワード線信号が禁止されたという理由で失敗したメモリ・アクセスは、信号を禁止するようにさせたクリティカル状態がもはや存在しなくなったときに、メモリ・コントローラによってリトライされる。【選択図】図３
2008152901.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧で電力を受けるために構成された１又は複数の論理回路素子と、
第２の電圧で電力を受けるために構成された１又は複数のメモリ・セルと、
前記第１の電圧と第２の電圧とをモニタするためにそして前記第１の電圧と第２の電圧とが許容可能な範囲内であるかどうかを決定するために構成されたクリティカル状態検出器と、
を具備するシステムであり、
前記システムは、前記第１の電圧と第２の電圧とが前記許容可能な範囲内にないことを前記クリティカル状態検出器が決定すると、前記メモリ・セルに対応するワード線信号をアサートすることを禁止するために構成される、
ことを特徴とするシステム。
【請求項２】
前記クリティカル状態検出器及び前記メモリ・セルに接続されたワード線ドライバをさらに具備し、前記ワード線ドライバは、クリティカル状態信号を受け取るために、前記メモリ・セルのワード線にドライバ出力信号を与えるために、そしてクリティカル状態が存在することを前記クリティカル状態信号が指示するときに前記ドライバ出力信号をアサートすることを禁止するために構成される、請求項１のシステム。
【請求項３】
前記クリティカル状態信号は、前記クリティカル状態が存在しないときにアサートされそして前記クリティカル状態が存在するときにデアサートされ、そして前記ワード線ドライバは、前記ドライバ出力信号を発生するために前記クリティカル状態信号と中間ワード線信号とを論理的にＡＮＤするために構成される、請求項２のシステム。
【請求項４】
前記メモリ・セルに接続されたメモリ・コントローラをさらに具備し、前記メモリ・コントローラは、前記メモリ・セルへのアクセスを試みるために構成され、そして前記メモリ・コントローラは、禁止されたワード線信号のために完了していないアクセスをリトライするために構成される、請求項１のシステム。
【請求項５】
前記メモリ・コントローラは、前記第１の電圧と第２の電圧とが前記許容可能な範囲内であることを前記クリティカル状態検出器が決定するまでアクセスのリトライを遅らせるために構成される、請求項４のシステム。
【請求項６】
前記クリティカル状態検出器は、前記論理回路素子と前記メモリ・セルとがその上に搭載されている集積回路ダイ上に搭載される、請求項１のシステム。
【請求項７】
前記クリティカル状態検出器は、前記第１の電圧に対する前記第２の電圧の比が最小しきい値の上でありかつ最大しきい値の下であるかどうかを決定することにより前記第１の電圧と第２の電圧とが前記許容可能な範囲内であるかどうかを決定するために構成される、請求項１のシステム。
【請求項８】
前記クリティカル状態検出器は、前記第２の電圧と前記第１の電圧との間の差が最小しきい値の上でありかつ最大しきい値の下であるかどうかを決定することにより前記第１の電圧と第２の電圧とが前記許容可能な範囲内であるかどうかを決定するために構成される、請求項１のシステム。
【請求項９】
前記クリティカル状態検出器は、
前記第１の電圧の第１の予め決められた割合が前記第２の電圧の第１の予め決められた割合よりも大きい場合に、第１の出力信号をアサートするために構成された第１のコンパレータと、
前記第１の電圧の第２の予め決められた割合が前記第２の電圧の第２の予め決められた割合よりも小さい場合に、第１の出力信号をアサートするために構成された第１のコンパレータと、
前記第１の出力信号又は第２の出力信号のいずれかがアサートされる場合に、クリティカル状態指標信号をアサートするために構成された論理回路と、
を備える、請求項１のシステム。
【請求項１０】
前記メモリ・セルは、ＳＲＡＭセル、ＤＲＡＭセル、ＮＡＮＤ−フラッシュ・セル、及びＦｅＲＡＭセル、からなるグループから選択される１つのタイプである、請求項１のシステム。
【請求項１１】
第１の電圧で１又は複数の論理回路素子に電力を供給することと、
第２の電圧で１又は複数のメモリ・セルに電力を供給することと、
前記第１の電圧と第２の電圧とが許容可能な範囲内であるかどうかを決定することと、
前記第１の電圧と第２の電圧とが前記許容可能な範囲内であるときに、前記メモリ・セルへワード線信号をアサートすることをイネーブルすることと、
前記第１の電圧と第２の電圧とが前記許容可能な範囲内にないときに、前記メモリ・セルへワード線信号をアサートすることを禁止することと、
を具備する方法。
【請求項１２】
ワード線ドライバに中間ワード線信号及びクリティカル状態信号を与えることをさらに具備し、前記ワード線ドライバはクリティカル状態が存在しないことを前記クリティカル状態信号が指示するときに前記メモリ・セルのワード線に前記中間ワード線信号を与え、そして前記ワード線ドライバはクリティカル状態が存在することを前記クリティカル状態信号が指示するときに前記メモリ・セルのワード線に前記中間ワード線信号を与えない、請求項１１の方法。
【請求項１３】
前記ワード線ドライバは、前記クリティカル状態信号と前記中間ワード線信号とを論理的にＡＮＤすることをさらに具備する、請求項１２の方法。
【請求項１４】
禁止されたワード線信号のために完了していないアクセスをリトライすることをさらに具備する、請求項１１の方法。
【請求項１５】
前記第１の電圧と第２の電圧とが前記許容可能な範囲内になるまでアクセスのリトライを遅らせることをさらに具備する、請求項１４の方法。
【請求項１６】
前記メモリ・セルがその上に構築されている集積回路ダイ上の前記第１の電圧と第２の電圧を測定することをさらに具備する、請求項１１の方法。
【請求項１７】
前記第１の電圧と第２の電圧とが前記許容可能な範囲内であるかどうかを決定することは、前記第１の電圧に対する前記第２の電圧の比が最小しきい値の上でありかつ最大しきい値の下であるかどうかを決定することを備える、請求項１１の方法。
【請求項１８】
前記第１の電圧と第２の電圧とが前記許容可能な範囲内であるかどうかを決定することは、前記第２の電圧と前記第１の電圧との間の差が最小しきい値の上でありかつ最大しきい値の下であるかどうかを決定することを備える、請求項１１の方法。
【発明の詳細な説明】
【関連文献】
【０００１】
本出願は、２００６年９月８日に出願されたタカセらによる米国特許出願番号第１１／５３０，２７１号、名称“メモリ信頼性を向上させるシステム及び方法（System and Methods for Improving Memory Reliability）”に関連する。
【技術分野】
【０００２】
本発明は、一般にメモリ・システムに係り、特に論理回路素子とメモリ・セルに供給される電圧の相対的な変動から発生する不安定性と書込み性問題を低減するシステム及び方法に関する。
【背景技術】
【０００３】
電子デバイス及び演算デバイスの向上に対する要求は、もっと小さくもっと早くそしてますます効率的なデバイスの開発を駆り立てている。これらのデバイスのトランジスタがスケールダウンされるにつれ、それらは、電力消費を減少させることを可能にするためにより低い動作電圧に適応する。これは演算デバイスにおける論理回路の多くに対して問題を一般に与えないが、論理回路とともに使用されるメモリ・セル、例えば、ＳＲＡＭセルの安定性と書込み性の問題を生じさせることがある。
【０００４】
これらの安定性と書込み性問題に一般的に対処する１つの方法は、デバイスの論理回路素子の動作電圧（Ｖｄｄ）よりもわずかに高いメモリ・セルの動作電圧（Ｖｃｅｌｌ）を使用することである。しかしながら、Ｖｃｅｌｌは、注意深く選択される必要がある。ＶｃｅｌｌがＶｄｄに比較して高すぎる場合、メモリ・セルは、強すぎ、そしてライト・ドライバは、新しいデータをセルへと書き込むことが困難なことがある。これに対して、ＶｃｅｌｌがＶｄｄに比較して低すぎる場合、メモリ・セルは、弱すぎることがあり、そしてセル中に記憶されたデータは、セルが読み出されるときに破壊されることがある。したがって、上記の安定性と書込み性が避けられるようにするＶｄｄに対するＶｃｅｌｌの最適な範囲がある。
【０００５】
ＶｃｅｌｌとＶｄｄとの比の最適範囲を決定することは比較的分かり易い事項であり得るが、デバイス（例えば、多かれ少なかれ電力を使用する構成素子）の動作に起因するこれらの電圧における変動があり得る。２つの動作電圧のそれぞれが変化すると、それらの間の比が変化し、可能性として書込み動作の不良又は読出し動作の間にデータの破壊という結果になる。
【０００６】
したがって、論理回路素子とメモリ・セルに対して異なる電圧を使用するシステムにおいて読出し動作又は書込み動作の間のデータ破壊を防止するためのシステム及び方法を提供することが望まれるはずである。
【発明の開示】
【課題を解決するための手段】
【０００７】
上記に概要を示された１つ又は複数の問題は、本発明の様々な実施形態によって解決することができる。おおまかに言って、本発明は、不安定性と書込み性問題を低減させるためのシステム及び方法を含み、その問題は、メモリ・セルが動作する電圧とそのメモリ・セルをアクセスする論理回路素子が動作する電圧との間の相対的な変動から生じ、これらの電圧が許容可能な動作範囲内にないときにメモリ・セルへのアクセスをイネーブルするワード線をアサートすることを禁止することによって上記の問題を低減させる。
【０００８】
１つの実施形態は、第１の電圧で電力を受ける論理回路素子のセット及び第２の電圧で電力を受けるメモリ・セルのセットを有するシステムを備える。本システムは、第１の電圧と第２の電圧をモニタするために、そしてこれらの電圧が許容可能な範囲内であるかどうかを決定するために構成されているクリティカル状態検出器を含む。電圧が許容可能な範囲内にないとき、システムはそのメモリ・セルへのワード線をアサートすることを禁止する。
【０００９】
論理回路素子は、例えば、メモリ・システムへのデータ・アクセス要求を発するパイプライン方式のプロセッサから構成され得る。この要求は、要求されたメモリ・アクセスを試みるメモリ・コントローラによって処理されることができ、そしてメモリ・セルに対するワード線信号が禁止されているという理由でその要求が完了していない場合に、そのアクセスは、別の理由のために完了できなかったアクセスと同じ方式でリトライされる。このリトライを必要にさせているクリティカル状態がまだ存在しているかどうかに関係して又はそれとは無関係に、リトライは計画されることができる。メモリ・アクセスは、ワード線ドライバにおいてワード線信号を選択的に禁止することにより制御されることができる。このドライバは、例えば、従来のワード線イネーブル信号とクリティカル状態が存在しないときにアサートされる信号とを論理的にＡＮＤするように設定されることができる。クリティカル状態は、ＶｃｅｌｌとＶｄｄとの間の許容可能な比又はその差によって定義される。
【００１０】
別の１つの実施形態は、第１の電圧で論理回路素子のセットに、そして第２の電圧でメモリ・セルのセットに電力を供給すること、第１の電圧と第２の電圧とが許容可能な範囲内であるかどうかを決定すること、そして第１の電圧と第２の電圧とが許容可能な範囲内であるか否かに応じてワード線信号をイネーブルする又は禁止することを具備する。電圧が許容可能な範囲内である場合、ワード線信号はイネーブルされる。電圧が許容可能な範囲内でない場合、ワード線信号は禁止される。本方法は、メモリ・コントローラを含んでいるシステムにおいて実行されることができ、そのメモリ・コントローラはワード線信号を選択的に禁止するために構成される。メモリ・コントローラは、異なる理由のために失敗した別のアクセスと同じ方法で禁止されたワード線信号の結果として失敗したアクセスをリトライすることができる。
【００１１】
多数のさらなる実施形態が、同様に可能である。
【発明を実施するための最良の形態】
【００１２】
本発明の他の目的及び利点は、次の詳細な説明を読むとそして添付した図面を参照すると明確になる。
【００１３】
本発明は様々な変形及び代わりの形式を想定するが、それらの具体的な実施形態は、図面及びそれに伴う詳細な説明に一例として示される。図面及び詳細な説明は、記載される特定の実施形態に限定することを意図していないことが理解されるはずである。本明細書は、その代わりに、添付された特許請求の範囲により規定されるような本発明のスコープの範囲内になる全ての変形、等価なものそして代替物を包含するように意図されている。
【００１４】
本発明の１又は複数の実施形態が、以下に説明される。以下に説明されるこれらの実施形態及びいずれかの別の実施形態は、具体例であり、そして本発明を限定するのではなく例示的であるように意図されていることに注意すべきである。
【００１５】
おおまかに言って、本発明は、論理回路素子とＳＲＡＭセルに対して異なる電圧を使用するシステムにおいて、２つの電圧をモニタすることによって、そしてその２つの電圧の比が許容可能な範囲内でないときにメモリ読出し動作及び書込み動作を禁止することによって、データ破壊を防止するためのシステム及び方法を含む。
【００１６】
１つの具体例の実施形態では、デバイスは、プロセッサ及びメモリ・システムを含む演算システムを備える。プロセッサ、及びおそらくメモリ・システムは、第１の動作電圧、Ｖｄｄ、を使用して動作する論理回路素子を含む。プロセッサと集積されることができるメモリ・システムは、第２の動作電圧、Ｖｃｅｌｌ、を使用して動作し続けるＳＲＡＭメモリ・セルを備える。
【００１７】
クリティカル状態検出器は、演算デバイス中に搭載され、ＶｄｄとＶｃｅｌｌのそれぞれのレベルをモニタし、そしてＶｄｄに対するＶｃｅｌｌの比が許容可能な範囲内であるかどうかを決定するためにこれらのレベルを比較する。Ｖｄｄに対するＶｃｅｌｌの比が許容可能な範囲内である場合、演算デバイスの動作は、通常通りに続行する。しかしながら、Ｖｄｄに対するＶｃｅｌｌの比が許容可能な範囲外になる場合、演算デバイスは、ＳＲＡＭセルへのアクセス（例えば、読出し動作又は書込み動作）を禁止する。
【００１８】
クリティカル状態検出器は、プロセッサ及びメモリ・セルを含んでいるダイ上に搭載されて、ＶｄｄとＶｃｅｌｌのそれぞれのレベルをモニタし、そしてＶｄｄに対するＶｃｅｌｌの比が許容可能な範囲内であるかどうかを決定するためにこれらのレベルを比較する。Ｖｄｄに対するＶｃｅｌｌの比が許容可能な範囲内である場合、メモリ・セルの動作は、通常通りに続行する。しかしながら、Ｖｄｄに対するＶｃｅｌｌの比が許容可能な範囲外になる場合、ＳＲＡＭセルへのアクセス（例えば、読出し動作又は書込み動作）は禁止される。
【００１９】
この実施形態では、ＳＲＡＭセルへのアクセスは、メモリ・コントローラによって制御され、そのメモリ・コントローラはＶｃｅｌｌ／Ｖｄｄ比が高すぎる又は低すぎるときにワード線ドライバの出力を効果的にディスエーブルするために構成され、その結果試みられているメモリ・アクセスに対してどのＳＲＡＭセルも選択されない。Ｖｄｄに対するＶｃｅｌｌの比が許容可能な範囲に戻ると、ワード線ドライバの出力は、イネーブルされ、メモリ・アクセスを続行することを可能にする。
【００２０】
メモリ・コントローラは、メモリ・アクセス要求のステータスを維持するために構成される。ワード線がディスエーブルされているという理由で、メモリ・セルにアクセスする試みが失敗するとき、この失敗したステータスは、メモリ・コントローラによって記録され、そしてアクセスはリトライされる。このリトライは、他の理由のために失敗したアクセス（例えば、時間切れのアクセス）と同じ方式でスケジュールされることができる、又はこれらのリトライは、クリティカル状態の終わりによりトリガされることができる。
【００２１】
本発明を詳細に説明する前に、解決されようとしているメモリの安定性と書込み性問題の原因を見直すことは役立つであろう。ここで図１を参照して、具体例のＳＲＡＭメモリ・セルと対応するライト・ドライバの相互接続を説明する図が示される。ＳＲＡＭセル１１０は、第１のノード１１１のところでデータ・ビットを記憶するように、そしてこのビットの逆を第２のノード１１２のところで記憶するように構成されている。ノード１１１は、トランジスタ１３１によりビット線１２１に交互に接続されたり又は接続されなかったりする。同様に、ノード１１２は、トランジスタ１３２によりビット線１２２に交互に接続されたり又は接続されなかったりする。トランジスタ１３１と１３２は、ワード線１４０上の信号によってオン又はオフに切り替えられる。ライト・ドライバ１５０は、ビット線１２１と１２２に接続され、そして書込み動作のあいだビット線が適切な電圧に駆動されるように設定される。センス・アンプ１６０は、同様に、ビット線１２１と１２２に接続され、そしてそれぞれのビット線上の電圧の差を検知するように、そして読出し動作のあいだ対応するビット値を出力するように設定される。
【００２２】
読出し動作のあいだ、ビット線１２１と１２２は、特定の電圧、それはこのケースではＶｄｄである、に最初にプリチャージされる。ワード線１４０の信号は、次にアサートされ、トランジスタ１３１と１３２をオンに切り替える。ＳＲＡＭセル１１０が１又は０を記憶しているかどうかに応じて、ノード１１１と１１２のうちの１つは、ハイ（Ｖｃｅｌｌ）であり、そして他は、ロー（０）である。どちらのノードがハイであっても、ビット線１２１と１２２のうちの対応する１つの電圧に実質的に影響を与えない。しかしながら、ローである１つのノードは、対応する１つのビット線の電圧を引き下げ、別のビット線の電圧よりもわずかに低くさせる。センス・アンプ１６０は、この差を検出するように、そしてビット線のうちのどちらが低い電圧であるかに応じて、１又は０のいずれかを出力するように設定される。
【００２３】
ＶｃｅｌｌがＶｄｄに対して低すぎる場合、ＳＲＡＭセル１１０は、ビット線のうちの１つを引き下げるために十分には強くなく、それはＳＲＡＭセル中のデータが適切に読み出されることを妨げることがある。さらに、ＶｃｅｌｌがＶｄｄに対して低すぎる場合、ビット線の電圧は、ノードの電圧を反転させるために十分な程度にノード１１１と１１２のうちの低いものの電圧を引き上げることがある。ＳＲＡＭセル１１０中のデータは、それによって破壊されるはずである。したがって、ＶｃｅｌｌがＶｄｄに対して低すぎないことは、重要である。
【００２４】
書込み動作のあいだ、ライト・ドライバ１５０は、ビット線１２１と１２２のうちの１つをハイ（Ｖｄｄ）に駆動し、そして他をロー（０）に駆動する。ワード線１４０の信号がアサートされると、トランジスタ１３１と１３２はオンに切り替えられ、ノード１１１をビット線１２１に接続し、そしてノード１１２をビット線１２２に接続する。ビット線１２１と１２２のうちのハイのものは、ＳＲＡＭセル１１０の対応するノードの電圧を引き上げ、一方で、ロー・ビット線は、他方のノードの電圧を引き下げる。ワード線１４０の信号がデアサートされると、トランジスタ１３１と１３２は、オフに切り替えられ、そしてＳＲＡＭセル１１０は、高い方の電圧ノードの電圧をＶｃｅｌｌに駆動し、一方で低い方の電圧ノードの電圧を０に駆動する。
【００２５】
ＳＲＡＭセル１１０に書き込まれるデータが、セルに既に記憶されたビットの反対である場合、ハイ・ビット線は、電圧の関係が逆転されるのに十分な程度にＳＲＡＭセルの対応するノードのところの電圧を引き上げる必要があり（そしてロー・ビット線は、他方のノードのところの電圧を引き下げる必要がある）。言い換えると、前には０であったノードは、今度は他方のノードよりも高い電圧になる必要がある。ＶｃｅｌｌがＶｄｄに対して高すぎる場合、しかしながらビット線は、これを行うために十分な程度に対応するノードの電圧を引き上げる（又は引き下げる）ことができないことがある。言い換えると、Ｖｃｅｌｌが高すぎる場合、ＳＲＡＭセル１１０は、新しいデータをそこに書き込むために強すぎることがある。したがって、ＶｃｅｌｌがＶｄｄに対して高すぎないことが重要である。
【００２６】
図２を参照して、ＶｃｅｌｌとＶｄｄとの間の望ましい関係を説明する図が示される。この図では、Ｖｃｅｌｌは縦軸に図示され、Ｖｄｄは横軸に図示される。上に説明されたように、ＶｃｅｌｌがＶｄｄよりも大きくなる比が望まれるが、これらの値の比は、高過ぎもせず低過ぎもしないことである。望まれる動作範囲２１０は、したがって、（例えば、Ｖｄｄに対するＶｃｅｌｌの最適な比を選択することによって、そしてこの比の＋／−１０％の範囲の限度を設定することによって）規定されることができる。特定のシステム及びその中で使用される構成素子に応じて、Ｖｃｅｌｌ／Ｖｄｄ比の許容可能な範囲がより広くされ得る又はより狭くされ得ることに、注意すべきである。例えば、１つのシステムは、変動の許容範囲が狭いことがあり、そしてしたがって範囲２１０の中に留まる必要がある、ところが、変動の許容範囲が広い別のシステムは、２２０と２３０とを同様に含む範囲において動作することが可能である。
【００２７】
図３を参照して、本発明の１つの実施形態がその中で実行される演算システムを説明する図が示される。この演算システムは、システム・ボード３１０を含み、それはその上にインストールされたチップ・パッケージ３２０を有する。チップ・パッケージ３２０の内部にあるものは、プロセッサ論理回路、同様にメモリ・セル３４０を含むダイ３３０である。システム・ボード３１０の様々な論理回路素子、チップ・パッケージ３２０及びダイ３３０は、動作電圧、Ｖｄｄ、をこれらの構成素子に供給する電圧レギュレータ３５０に接続される。メモリ・セル３４０及びおそらくシステム内部の他のメモリ・セルは、電圧レギュレータ３５１によって動作電圧、Ｖｃｅｌｌ、を供給される。
【００２８】
電圧レギュレータ３５１は、電圧Ｖｃｅｌｌを発生するように構成され、ＶｃｅｌｌはＶｄｄよりも大きいが、Ｖｄｄに追従する。言い換えると、Ｖｄｄが増加するときに、電圧レギュレータ３５１はＶｃｅｌｌを増加させ、そしてＶｄｄが減少するときに、電圧レギュレータ３５１はＶｃｅｌｌを減少させる。一般的に、電圧レギュレータ３５１は、Ｖｄｄの変化を即座に補償できず、そのためＶｄｄの変化と結果としてのＶｃｅｌｌの変化との間に遅延がある。その結果、Ｖｄｄに対するＶｃｅｌｌの比は変動し、そして許容可能であると見なされる値の範囲外になることがある。
【００２９】
ＶｃｅｌｌとＶｄｄにおけるこの変動は図４に図示され、それは時間の関数としてのＶｃｅｌｌとＶｄｄのグラフである。時刻ｔ１において、ＶｃｅｌｌとＶｄｄは、定常値を有することが、図において分かる。これらの値は、Ｖｃｅｌｌを使用するメモリ・セルの動作がその値において適正に動作することが期待される許容可能な値の範囲内である。時刻ｔ２の直前に、電圧レギュレータ３５０への負荷が増加し、Ｖｄｄを低下させる。Ｖｃｅｌｌは直ぐには低下し始めない、そのためＶｃｅｌｌとＶｄｄとの間の差は増加し、そして時刻ｔ２において、Ｖｃｅｌｌ／Ｖｄｄを最大許容可能値（クリティカル状態）を超えさせる。Ｖｄｄは時刻ｔ２の少し後に安定化するが、Ｖｃｅｌｌは、時刻ｔ３において、比Ｖｃｅｌｌ／Ｖｄｄが再び許容可能な範囲内になるまで、低下し続ける。その後、時刻ｔ４の直前に、電圧レギュレータ３５０の負荷は減少し、Ｖｄｄを増加させる。これは、Ｖｄｄに対するＶｃｅｌｌの比が減少することを引き起こし、そして時刻ｔ４において、この比は、最小許容可能値（もう１つのクリティカル状態）の下になる。電圧レギュレータ３５１がＶｄｄに追従しようとするので、Ｖｃｅｌｌは増加し、そして時刻ｔ５において、Ｖｄｄに対するＶｃｅｌｌの比は、許容可能な範囲の値に戻る。代案の実施形態では、電圧レギュレータ３５１は、ＶｃｅｌｌをＶｄｄの電圧に追従するよりはむしろＶｄｄとは独立に発生するように設計されることができる。図４に示されたものと同様な電圧変動は、Ｖｄｄを使用する論理回路領域とＶｃｅｌｌを使用するメモリ領域との間の負荷変動のためだけでなく生じることがある。
【００３０】
図３の演算システムは、クリティカル状態検出器３６０を含み、それはＶｃｅｌｌ／Ｖｄｄが最大許容可能値より大きい又は最小許容可能値より小さいクリティカル状態を検出するように構成される。この実施形態では、クリティカル状態検出器３６０は、プロセッサ論理回路及びＳＲＡＭセル３４０と同じダイ（３３０）上に搭載される。クリティカル状態検出器３６０は、ダイ上の電力分配ネットワークに接続され、それを通してＶｃｅｌｌとＶｄｄがＳＲＡＭセル３４０とプロセッサ論理回路に供給される。
【００３１】
図３は、“ＬＲＣ”と名付けられたいくつかの点線のボックスを含む。これらのボックスは、システムの特定の物理的な構成要素を表さないが、その代わりに電圧レギュレータとメモリ・セル又はプロセッサ論理回路との間のシステムの寄生インダクタンス（Ｌ）、レジスタンス（Ｒ）及びキャパシタンス（Ｃ）を表す。寄生インダクタンス／レジスタンス／キャパシタンスの一部は、システム・ボード３１０に関係し、一部はチップ・パッケージ３２０に関係し、そして一部はダイ３３０上の論理回路とメモリ・セルに関係する。ボード・レベル、パッケージ・レベル及びチップ・レベルでの寄生インダクタンス／レジスタンス／キャパシタンスの効果は、それぞれボード、パッケージ及びチップの特性により決定される。一般的に、チップ・パッケージ３２０外部の電圧レベルの応答時間は、ダイ３３０内部の電圧の応答時間よりも遅い。ボード・レベルで測定された電圧がチップ・レベルで測定されるものよりもさらにゆっくりと変動するので、ＶｃｅｌｌとＶｄｄは、それらの電圧が実際にメモリ・セルの動作に影響を及ぼすチップ・レベルで測定される。
【００３２】
１つの実施形態にしたがったシステムの動作方法が、図５のフロー図により説明される。図に示されたように、本方法は、クリティカル状態の検出で始まる（５１０）。上記したように、このクリティカル状態は、最大しきい値よりも高い又は最小しきい値よりも低いＶｄｄに対するＶｃｅｌｌの比である。クリティカル状態が検出されているとき、クリティカル状態により影響を受けるメモリ・セルの動作は、見合わせられる又はそうでなければ禁止される（５２０）。以下にさらに詳細に説明されるように、これは、アクセスされようとしているメモリ・セルのワード線をアサートすることを妨げることにより実現される。その結果、アクセスは、完了できない。クリティカル状態がもはや存在しないことが検出されるとき、完了することができなかったメモリ・アクセスは、リトライされ、そして別の原因からのエラーがないと仮定して、メモリ・アクセスは、完了し、そしてさらなるアクセスが正常に完了する。
【００３３】
図３の実施形態に関連して上に示されたように、クリティカル状態検出器は、クリティカル状態がいつ存在するかを決定するためにシステム中に導入される。１つの実施形態では、クリティカル状態は、Ｖｄｄに対するＶｃｅｌｌの比が所望の範囲外であるときに存在すると見なされる。別の実施形態は、比よりはむしろＶｃｅｌｌとＶｄｄとの間の電圧差に基づいてクリティカル状態が存在するかどうかを決定できることに、注意すべきである。比を使用するか又は電圧差を使用するかの判断は、様々な要因に基づくことができ、例えば、構成要素の特性又は回路特性、製造工程の状態、及びその他である。
【００３４】
クリティカル状態検出器は、様々な方法で導入されることができる。クリティカル状態検出器の具体例の構造が図６に示される。この実施形態では、Ｖｄｄは、第１の直列抵抗器６１１を横切って印加され、一方で、Ｖｃｅｌｌは、第２の直列抵抗器６１２を横切って印加される。第１の直列抵抗器中の点６２１のところの電圧は、コンパレータ６３１と６３２の各々に供給される。コンパレータ６３１の第２の入力は、第２の直列抵抗器中の点６２２のところの電圧を引き出すことによって供給される。コンパレータ６３２の第２の入力は、第２の直列抵抗器中の点６２３のところの電圧を引き出すことによって供給される。コンパレータ６３１と６３２の各々の出力は、ＯＲゲート（それは、このケースでは、インバータ６４２と直列のＮＯＲゲート６４１から構成される）への入力として供給される。クリティカル状態信号は、インバータ６４２の出力で提供される。
【００３５】
図６のクリティカル状態検出器は、ＶｃｅｌｌとＶｄｄの予め決められた割合を比較することにより動作する。６２１のところの電圧は、Ｒ１／（Ｒ１＋Ｒ２）であり；６２２のところの電圧は、（Ｒ３＋Ｒ４）／（Ｒ３＋Ｒ４＋Ｒ５）であり；そして６２３のところの電圧は、Ｒ３／（Ｒ３＋Ｒ４＋Ｒ５）である。抵抗器の具体的な値は、６２１，６２２そして６２３のところの電圧が所望の比になるように選択されることが可能である。
【００３６】
例えば、Ｖｄｄに対するＶｃｅｌｌの比を１．２±１０％に維持することが望ましいことがある。したがって、１つのコンパレータは、Ｖｃｅｌｌ＞１．３２Ｖｄｄのときを決定するように設定されるはずであり、そして別のコンパレータは、Ｖｃｅｌｌ＜１．０８Ｖｄｄのときを決定するように設定されるはずである。したがって、Ｒ３／（Ｒ３＋Ｒ４＋Ｒ５）＝１．３２＊Ｒ１／（Ｒ１＋Ｒ２）、そして（Ｒ３＋Ｒ４）／（Ｒ３＋Ｒ４＋Ｒ５）＝１．０８＊Ｒ１／（Ｒ１＋Ｒ２）である。次に、Ｖｃｅｌｌ／Ｖｄｄ＜１．０８である場合、コンパレータ６３１の出力は、アサートされ、結果としてインバータ６４２の出力のところでクリティカル状態信号をアサートすることになる。Ｖｃｅｌｌ／Ｖｄｄが１．０８と１．３２との間である場合、コンパレータ６３１の出力もコンパレータ６３２の出力も、いずれもアサートされず、そのため、インバータ６４２の出力のところでクリティカル状態信号は、アサートされない。最後に、Ｖｃｅｌｌ／Ｖｄｄ＞１．３２である場合、コンパレータ６３２の出力は、アサートされ、そのため、インバータ６４２の出力のところでクリティカル状態信号がアサートされる。
【００３７】
図６のクリティカル状態検出器の動作が、図７に説明される。この図は、Ｖｄｄに対するＶｃｅｌｌの所望の比、同様に、その上又はその下でクリティカル状態信号がアサートされる限界を説明する図である。上記の例のように、Ｖｄｄに対するＶｃｅｌｌの所望の比は、１．２である。この比は、線７１０によって示されている。Ｖｄｄに対するＶｃｅｌｌの最大の許容可能な比は、１．３２であり、線７２０により示されている。Ｖｄｄに対するＶｃｅｌｌの最小の許容可能な比は、１．０８であり、線７３０により示されている。そのように、Ｖｄｄに対するＶｃｅｌｌの比が線７２０と線７３０との間の影を付けられた領域になる場合、クリティカル状態信号はアサートされないが、比が線７２０の上又は線７３０の下である場合、クリティカル状態信号は、アサートされる。
【００３８】
上記のように、Ｖｄｄに対するＶｃｅｌｌの許容可能な比、ＶｃｅｌｌとＶｄｄとの間の差、又はクリティカル状態の他の尺度は、代案の実施形態では異なる方法で決定されることができる。同様に、クリティカル状態検出器の構成要素は、別の実施形態では、所望のクリティカル状態検出結果を実現するために変わることがある。例えば、図８は、Ｖｄｄに対するＶｃｅｌｌの比が最小しきい値の下になるクリティカル状態を検出するが、その比が最大しきい値を超える状態を検出しないクリティカル状態検出器を図示する。明らかに、多くの別の構造が可能であり、そして本明細書中に示される複数の例は、代案の単なる例示であるように意図されている。
【００３９】
図５に関連して示されたように、クリティカル状態が検出されるとき、メモリ・セルへのアクセスは、妨げられる。１つの実施形態では、これは、クリティカル状態であるときにワード線がアサートされないようにそのワード線を制御することによって実現される。図９を参照して、メモリ・セルへのワード線信号をアサートすることを制御するために構成されたワード線ドライバの構造を説明する図が示される。この図に示されたように、ワード線ドライバ９００は、３個のＮＡＮＤゲート（９１１−９１３）、３個のインバータ（９２１−９２３）、そしてラッチ（９３０）を含む。ＮＡＮＤゲート９１１は、入力としてクリティカル状態信号（ｃｒｉｔｉｃａｌ＿ｃｏｎｄｉｔｉｏｎ＿ｂａｒ）及びワード線イネーブル信号（ｗｌ＿ｅｎ０）を受け取る。信号ｃｒｉｔｉｃａｌ＿ｃｏｎｄｉｔｉｏｎ＿ｂａｒは、クリティカル状態が存在しないときにアサートされる（信号ｃｒｉｔｉｃａｌ＿ｃｏｎｄｉｔｉｏｎは、クリティカル状態が存在するときにアサートされる）。信号ｗｌ＿ｅｎ０は、メモリ・セルがアクセス（読出し／書込み）動作のために選択されるときにアサートされる。
【００４０】
組み合わせで見ると、ＮＡＮＤゲート９１１とインバータ９２１は、ＡＮＤゲートとして機能する。その結果、インバータ９２１の出力は、中間ワード線イネーブル信号ｗｌ＿ｅｎ０がアサートされるときにアサートされ、そして（すなわち、メモリ・セルへの試みられたアクセスがありそしてクリティカル状態が存在しないときに）ｃｒｉｔｉｃａｌ＿ｃｏｎｄｉｔｉｏｎ＿ｂａｒがアサートされる。インバータ９２１の出力は、ラッチ９３０に供給される。ラッチ９３０の出力は、次にＮＡＮＤゲート９１２と９１３のそれぞれに入力として供給される。各々のＮＡＮＤゲート９１２と９１３は、クロッキング信号（ＮＡＮＤゲート９１２に対するｔ０とＮＡＮＤゲート９１３に対するｔ１）を同様に受け取る。ＮＡＮＤゲート９１２と９１３の出力は、それぞれインバータ９２２と９２３に供給される。再び、ＮＡＮＤゲートに続くインバータ（例えば、９１２に続く９２２、又は９１３に続く９２３）の組み合わせは、ＡＮＤゲートとして機能し、その結果、ラッチ９３０による信号出力は、それぞれクロックがｔ０とｔ１の信号を送るときにインバータ９２２と９２３の出力がアサートされるように、ラッチ９３０による信号出力は供給される。
【００４１】
従来は、ワード線ドライバは、ワード線イネーブル信号ｗｌ＿ｅｎ０がラッチに直接供給されるように、そして次に１対の偶数のメモリ・セル／奇数のメモリ・セルに対する１対のワード線信号ｗｌ０とｗｌ１として時刻を送るように構成される。本実施形態では、ワード線イネーブル信号ｗｌ＿ｅｎ０は、ｃｒｉｔｉｃａｌ＿ｃｏｎｄｉｔｉｏｎ＿ｂａｒ信号とＡＮＤされ、その結果、クリティカル状態が存在しないときにラッチ９３０に渡されるだけである。クリティカル状態であるときには、信号ｃｒｉｔｉｃａｌ＿ｃｏｎｄｉｔｉｏｎ＿ｂａｒは、デアサートされ、そのためラッチ９３０への入力は、ワード線イネーブル信号ｗｌ＿ｅｎ０の状態に拘らず、デアサートされる。その結果、クリティカル状態が存在するときに、個々のワード線信号ｗｌ０とｗｌ１は、ローのままであり、そしてメモリ・セルは、動作することがない（すなわち、読み出せない又は書き込めない）。
【００４２】
図９のワード線ドライバは、様々なメモリ構造で導入されることができる。図１０を参照して、具体例のメモリ・システムの構造を説明する図が示される。この図では、論理回路１０１０（例えば、データ・プロセッサ）は、メモリ・セル１０２０中のデータを読み出すための又はそこに書き込むための要求を行うことができる。これらの要求は、メモリ・コントローラ１０３０に転送され、それはメモリ・セル１０２０に接続されそしてこれらのメモリ・セルへのアクセスを制御するように構成されている。メモリ・コントローラ１０３０は、しかも、所定の時刻にクリティカル状態が存在するかどうかを示すクリティカル状態検出器１０４０からの入力を受け取る。
【００４３】
メモリ・コントローラ１０３０は、論理回路１０１０から受け取られるメモリ要求を記憶するために構成されるバッファ１０３１を含む。メモリ・コントローラ１０３０は、メモリ要求バッファ１０３１の各々の入力のステータス情報（例えば、ステータス・ビット）を維持する。ステータス・コントローラ１０３２は、メモリ・コントローラ１０３０中に搭載され、バッファ１０３１中のメモリ要求に関係するステータス情報を維持する。
【００４４】
メモリ要求がメモリ・コントローラ１０３０によって受け取られるとき、その要求は、バッファ１０３１中へと入力され、そしてその要求に対するステータス情報は、そのメモリ要求が未決であることを示すように設定される。ある時点で、メモリ・コントローラ１０３０は、バッファされたメモリ要求にしたがってメモリ・セル１０２０をアクセしようと試みる。（メモリ・コントローラの設計、メモリ・コントローラが複数にされることが可能かどうか、同時のアクセス、メモリ・コントローラが以前にストールされたかどうか、完了しないアクセス、等のような要因に応じて、要求がバッファの先頭に到達するとき、又はより早い時間に、メモリ・コントローラがメモリ・アクセスを試みることができることに、注目すべきである。）
クリティカル状態が存在しない場合には、メモリ・アクセスは、通常通りに進行する。１つの実施形態では、例えば、メモリ・コントローラ１０３０は、アクセスが既に試みられそして未決であることを指示するための要求に対するステータス情報を更新することができ、次に、アクセスが完了したときに、ステータス情報はそれが既に完了していることを示すために更新されることができ、そしてその要求は、従来の方法でバッファ１０３１からリトライされることができる。もし、メモリ・アクセスが時間切れになる場合、又はメモリ・アクセスの完了を妨げる何か別のエラーが生じる場合、ステータス情報は、その要求が未決のままであり、そして後の時間にリトライされるべきであることを示すように、更新されることができる。
【００４５】
もし、メモリ・コントローラ１０３０がメモリ・セル１０２０をアクセスしようと試みるときに、（クリティカル状態検出器１０４０から受け取られる信号によって示されるように）クリティカル状態が存在する場合、メモリ・セルへのワード線は、図９に示されたもののような手段によってディスエーブルされる。その結果、セル１０２０へのどんなメモリ・アクセスの試みも、成功しないであろう。これらの不成功の試みは、メモリ・セルにアクセスしようとするいずれかの他の不成功の試みと同じ方法で、メモリ・コントローラ１０３０によって取り扱われ、そして、対応する要求に対するステータス情報は、後の時間にリトライされるべきであることを示すように更新される。これらのリトライは、通常通りに続行し、そしてクリティカル状態がリトライの時間においてまだ存在するのであれば、その場合にはさらに遅くであっても、アクセスは再びリトライされる。クリティカル状態がもはや存在しないのであれば、別のエラーがないと仮定して、バッファ１０３１中の対応する要求は、それらが既に完了したことを示すように更新され、そして通常通りにリトライされることができる。
【００４６】
図１０のメモリ構造の動作は、図１１のタイミング図によって説明される。図１１の上部には、信号ｃｒｉｔｉｃａｌ＿ｃｏｎｄｉｔｉｏｎ、ｃｒｉｔｉｃａｌ＿ｃｏｎｄｉｔｉｏｎ＿ｂａｒ、及びＬ１＿ｏｕｔが示される。信号の下部には、一連のメモリ・アクセス要求が示される。図は、複数の要求のそれぞれに対応するメモリ・アクセスがその時に試みられる時刻、対応するメモリ・セルに対するワード線がその時にアクティブになる時刻、及び試みられたアクセスのステータスを示す。図では、時間は、左から右へ増加する。連続するクロック・サイクルが、図の一番下に番号を付けられている。
【００４７】
図１１に図示されている例では、システムは、許容可能なＶｄｄに対するＶｃｅｌｌの比で初期に動作している。言い換えると、クリティカル状態は存在しない。それに応じて、信号ｃｒｉｔｉｃａｌ＿ｃｏｎｄｉｔｉｏｎは、デアサートされ（ロー）、そして信号ｃｒｉｔｉｃａｌ＿ｃｏｎｄｉｔｉｏｎ＿ｂａｒがアサートされる（ハイ）。ｃｒｉｔｉｃａｌ＿ｃｏｎｄｉｔｉｏｎ＿ｂａｒがアサートされているために、ワード線ドライバ・ラッチの出力（Ｌ１＿ｏｕｔ）がアサートされ、そしてメモリ・セルのワード線がアクティブになり得る。これは、サイクル１からサイクル４まで続く。サイクル５の間に、クリティカル状態が検出され、その結果として、ｃｒｉｔｉｃａｌ＿ｃｏｎｄｉｔｉｏｎがアサートされ、そしてｃｒｉｔｉｃａｌ＿ｃｏｎｄｉｔｉｏｎ＿ｂａｒがデアサートされる。これは、例えば、図４の時刻ｔ２又はｔ４に対応し得る。Ｌ１＿ｏｕｔがその時にデアサートされるサイクル５の終わりまで、Ｌ１＿ｏｕｔは、ハイにラッチされたままである。その後、サイクル１０の間に、クリティカル状態は、もはや検出されなくなり（例えば、図４の時刻ｔ３又はｔ５に対応する）、そのため信号ｃｒｉｔｉｃａｌ＿ｃｏｎｄｉｔｉｏｎがデアサートされる（そして、ｃｒｉｔｉｃａｌ＿ｃｏｎｄｉｔｉｏｎ＿ｂａｒがアサートされる）。それに応じて、信号Ｌ１＿ｏｕｔがその時に再びアサートされるサイクル１０の終わりまで、信号Ｌ１＿ｏｕｔはデアサートされたままである。メモリ・セルのワード線は、したがって、サイクル１１の始めからアクティブになり得て、そして別のクリティカル状態が検出されるまで続く。
【００４８】
図に示されたように、一連のメモリ・アクセスが、試みられ、サイクル１において始まる。各試みられるメモリ・アクセスが、４サイクルを必要とすることを仮定する。そのため、メモリ・アクセス０は、サイクル１において始まり、そしてサイクル４において完了する。アクセスされたメモリ・セルに対するワード線がアサートされるのは、サイクル４の間である。サイクル４においてクリティカル状態が存在しないために、ワード線はアクティブにされることができ、そのためメモリ・アクセスは完了する。サイクル４においてアクセス０が完了すると、アクセスされることのステータスは、“完了”に変更される。メモリ・アクセス１は、サイクル２において始まり、そしてサイクル５まで続き、対応するメモリ・セルに対するワード線がサイクル５においてアサートされる。一方で、クリティカル状態がサイクル５の間に生じるが、ワード線ドライバ・ラッチにより出力される信号は、サイクル５の終わりまでアサートされたままである。メモリ・アクセス１は、したがって、サイクル５において完了する、そしてメモリ・アクセスのステータスは、“完了”に変更される。
【００４９】
メモリ・アクセス２は、サイクル３において始まり、そして通常はサイクル６まで続くはずである。しかしながら、上記したように、クリティカル状態がサイクル５の間に生じ、そのため、適切なメモリ・セルのワード線が通常はアサートされメモリ・アクセス２が完了するはずである時間のサイクル６の始めから、メモリ・セルのワード線は、ディスエーブルされる。ワード線がサイクル６においてディスエーブルされるために、メモリ・アクセス２は完了することができず、そのためこのメモリ・アクセスのステータスは、“ＮＧ”（“不成功”）と表示される。メモリ・アクセスを完了できないため、メモリ・コントローラは、何か別のエラーの結果として完了することができなかったかのように、同じ方法でアクセスをリトライする。サイクル５と６において試み始められるメモリ・アクセス３と４は、サイクル８と９において通常は完了するはずであるが、クリティカル状態の存在のためにワード線がディスエーブルされたままであるために完了できない。これらのメモリ・アクセスは、したがって、メモリ・アクセス２と同じ方法で取り扱われる。
【００５０】
上記されたように、ｃｒｉｔｉｃａｌ＿ｃｏｎｄｉｔｉｏｎ信号は、サイクル１０においてデアサートされ、それによりメモリ・セルへのワード線は、再びサイクル１１からアクティブにされることができる。図示された例では、メモリ・アクセス２はリトライされ、サイクル１１から始まる。メモリ・コントローラがこのメモリ・アクセスの第４サイクル（サイクル１４）に達し、そして対応するメモリ・セルに対するワード線をアサートしようと試みると、ワード線がｃｒｉｔｉｃａｌ＿ｃｏｎｄｉｔｉｏｎ＿ｂａｒ信号によってディスエーブルされていないために、メモリ・アクセスは、通常通りに進行する。同じことは、メモリ・アクセス３にも当てはまり、そして（別のクリティカル状態が検出されるまで）引き続くアクセスにも当てはまる。
【００５１】
メモリ・コントローラによるリトライのタイミングがこの分野において公知である多くの異なる方法で取り扱われることができることは、注目されるべきである。例えば、メモリ・アクセスは、１つの試みの失敗の後で、最初のインターバルだけ遅延されることがあり、次に２番目の試みの失敗の後でより長いインターバルだけ、等、リトライの許容される数まで遅延されることができる。あるいは、メモリ・コントローラは、メモリ・アクセス要求バッファ中の入力を経由してまだ良好に完了していない各メモリ・アクセスを、順に、単純に循環させることができる。ある複数の実施形態では、メモリ・コントローラは、クリティカル状態の検出に引き続いて、クリティカル状態がもはや存在しなくなるまでいずれのメモリ・アクセスのリトライをも遅延させることができる。
【００５２】
上に説明されたシステム及び方法は、限定するというよりはむしろ、本発明の多くの実施形態の例示であるとして意図されている。例えば、上記されたように、ある実施形態は、Ｖｄｄに対するＶｃｅｌｌの比の変化に基づいてクリティカル状態を認識することができる、ところが、別のものは、ＶｃｅｌｌとＶｄｄとの間の差の変化に基づいてクリティカル状態を認識することができる。ある複数の実施形態では、クリティカル状態信号、ワード線信号、及びその他をアサートすることを含むアクセスのタイミングは、上に与えられた例とは異なることがある。さらに、上に記載された実施形態は、主にＳＲＡＭセルを使用するが、代案の実施形態は、ワード線を有する別のタイプのメモリ・セル、例えば、ＤＲＡＭ、ＮＡＮＤ−フラッシュ、ＦｅＲＡＭ及びその他、に対して実行されることができる。代案の実施形態は、同様に別の方法で、例えば、クリティカル状態を検出する又はメモリ・セルをディスエーブルするために別の回路を使用すること、別の方法で成功しなかったメモリ・アクセス試みを取り扱うこと、別なようにメモリ・アクセス・リトライをスケジュールすること、及びその他のように、異なることがある。
【００５３】
情報及び信号が、多様な異なる技術及び技法のいずれかを使用して表わされることができることを、当業者は、理解する。例えば、データ、命令、コマンド、情報、信号、ビット、シンボル、及び上記の記載全体を通して参照されることができるその他のものは、電圧、電流、電磁波、磁場、光場又は光粒子、及びその他によって表わされることができる。情報及び信号は、電線、金属トレース、ビア（vias）、光ファイバ、その他を含む任意の適切な伝送媒体を使用して開示されたシステムの複数の構成要素間を伝達されることができる。
【００５４】
本明細書中に開示された実施形態に関連して説明された各種の例示的な論理ブロック、モジュール、回路、及びアルゴリズムのステップが、電子ハードウェア、コンピュータ・ソフトウェア（ファームウェアを含む）、又は両者の組み合わせとして導入されることができることを、当業者は、さらに認識するであろう。ハードウェアとソフトウェアとのこの互換性を明確に説明するために、各種の例示的な構成要素、ブロック、モジュール、回路、及びステップが、それらの機能性の面から一般的に上記に説明されてきている。そのような機能性が、ハードウェア又はソフトウェアとして導入されるかどうかは、個々のアプリケーション及びシステム全体に課せられた設計の制約に依存する。当業者は、述べられた機能性を各々の個々のアプリケーションに対して違ったやり方で導入することができる。しかし、そのような導入の判断は、本発明のスコープからの逸脱を生じさせるように説明されるべきではない。
【００５５】
本明細書中に開示された実施形態に関連して述べられた、各種の例示的な論理ブロック、モジュール、及び回路は、用途特定集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）、汎用プロセッサ、ディジタル信号プロセッサ（ＤＳＰ）、又は別の論理デバイス、ディスクリート・ゲート論理回路又はトランジスタ論理回路、ディスクリート・ハードウェア素子、若しくは本明細書中に説明された機能を実行するために設計されたこれらのいずれかの組み合わせで、導入される又は実行されることができる。プロセッサは、演算装置の組み合わせとして導入されることができ、例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサの組み合わせ、ＤＳＰコアとともに１又はそれより多くのマイクロプロセッサの組み合わせ、又はいずれかの別のそのような構成であり得る。
【００５６】
本発明によって与えられることができる利益及び利点は、特定の実施形態に関して上に記述されてきている。これらの利益及び利点、並びにそれらをさらにはっきりと生じさせる又ははっきりとさせるいずれかの要件又は限定は、いずれかの請求項又は全ての請求項のクリティカルな特徴、必要な特徴、又は本質的な特徴として解釈される必要はない。本明細書中に使用されるように、用語“具備する”、“具備している”又はいずれかの別の変形は、これらの用語に続く要件又は限定を非限定的に含むとして解釈されるように意図されていない。したがって、システム、方法、又は１組の要件を備えた他の実施形態は、それらの要件だけに限定されず、そして請求された実施形態に特に明示的に列挙されていない又は固有な他の要件を含むことができる。
【００５７】
開示された実施形態のこれまでの説明は、いずれかの当業者が本発明を作成し、使用することを可能にするために提供される。これらの実施形態への様々な変形は、当業者に容易に明白にされるであろう。そして、ここで規定された一般的な原理は、本発明の精神又は範囲から逸脱することなく、その他の実施形態に適用されることができる。それゆえ、本発明は、本明細書中に示された実施形態に制限することを意図したものではなく、本明細書中で開示されそして添付された特許請求の範囲に詳述された原理及び新規な機能と整合する最も広い範囲に一致すべきである。
【図面の簡単な説明】
【００５８】
【図１】図１は、従来技術にしたがったメモリ・セルと対応するライト・ドライバの配線を説明する図である。
【図２】図２は、メモリ・セルが動作する電圧（Ｖｃｌｌ）と論理回路素子が動作する電圧（Ｖｄｄ）との間の好ましい関係を説明する図である。
【図３】図３は、本発明の１つの実施形態がその中で実行される演算システムを説明する図である。
【図４】図４は、Ｖｄｄに対するＶｃｅｌｌの関係及びＶｄｄに対するＶｃｅｌｌの比が許容可能な範囲の値の範囲外であるときのクリティカル状態の存在を説明する図である。
【図５】図５は、１つの実施形態にしたがった方法を説明するフロー図である。
【図６】図６は、１つの実施形態にしたがったクリティカル状態検出器の構造を説明する図である。
【図７】図７は、１つの実施形態にしたがった望ましいＶｄｄに対するＶｃｅｌｌの比及びクリティカル状態信号がその上で又はその下でアサートされる限界を説明する図である。
【図８】図８は、代案の実施形態にしたがったクリティカル状態検出器の構造を説明する図である。
【図９】図９は、１つの実施形態にしたがったワード線ドライバの構造を説明する図である。
【図１０】図１０は、１つの実施形態にしたがったメモリ・システムの構造を説明する機能ブロック図である。
【図１１】図１１は、１つの実施形態にしたがったメモリ・システムの動作を説明するタイミング図である。
【符号の説明】
【００５９】
１１０…ＳＲＡＭセル,１１１，１１２…ノード，１２１，１２２…ビット線，１３１，１３２…トランジスタ，１４０…ワード線，１５０…ライト・ドライバ，１６０…センス・アンプ，２１０…所望の動作範囲，３１０…システム・ボード，３２０…チップ・パッケージ，３３０…ダイ，３４０…メモリ・セル，３５０，３５１…電圧レギュレータ，３６０…クリティカル状態検出器，６１１…第１の直列抵抗器，６１２…第２の直列抵抗器，６３１，６３２…コンパレータ，６４１…ＮＯＲゲート，６４２…インバータ，９００…ワード線ドライバ，９１１，９１２，９１３…ＮＡＮＤゲート，９２１，９２２，９２３…インバータ，９３０…ラッチ，１０３０…メモリ・コントローラ，１０３１…バッファ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【外国語明細書】
2008152901000001.pdf