(57)【要約】【課題】必要な配線層を形成しつつ、製造コストを低減することが可能な不揮発性半導体メモリの製造方法を提供する。【解決手段】不揮発性半導体メモリの製造方法は、選択トランジスタ４が形成される領域の第１の導電体膜７に選択トランジスタ４が形成される領域の第２の導電体膜９を電気的に接続する接続層１７を形成するための第１のコンタクト穴１５、および、層間絶縁膜１３に配線層１８を形成するための第２のコンタクト穴１６を、形成するためのレジストパターン１４をマスクとして、第１のコンタクト穴１５を形成するとともに、第２のコンタクト穴１６を形成し、第１のコンタクト穴１５および第２のコンタクト穴１６に第３の導電体膜を同時に埋め込んで接続層１７および配線層１８を形成する。【選択図】図８
2008140888.tif 000002
【特許請求の範囲】
【請求項１】
ＮＡＮＤ型不揮発性半導体メモリの製造方法に関し、特に、隣接するＮＡＮＤ型不揮発性半導体メモリの選択トランジスタ間のビット線コンタクトの形成方法において、
前記ＮＡＮＤ型不揮発性半導体メモリのメモリセルと前記選択トランジスタとをパターニングし、
隣接する前記メモリセル間、前記メモリセルと前記選択トランジスタとの間、および隣接する前記選択トランジスタ間に、第１の絶縁膜を形成し、
前記選択トランジスタ間の第１の絶縁膜を選択的にエッチングして、各前記選択トランジスタに側壁スペーサを形成し、
前記メモリセル上、前記メモリセル間の前記第１の絶縁膜上、前記選択トランジスタ上、および前記側壁スペーサ上に、第２の絶縁膜を形成し、
前記第２の絶縁膜上にレジストをパターニングし、このレジストのパターニングを利用して、前記選択トランジスタの浮遊ゲート上の絶縁膜および制御ゲートに開口部を形成するのと同時に、隣接する前記選択トランジスタ間の開口部を形成する
ことを特徴とする不揮発性半導体メモリの製造方法。
【請求項２】
それぞれの前記開口部に導電体膜を同時に埋め込んで、前記選択トランジスタの浮遊ゲートと制御ゲートとを接続する接続層と、隣接する前記選択トランジスタ間に前記ビット線コンタクトと、を形成する
ことを特徴とする請求項１に記載の不揮発性半導体メモリの製造方法。
【請求項３】
ＮＡＮＤ型不揮発性半導体メモリの製造方法に関し、特に、隣接するＮＡＮＤ型不揮発性半導体メモリの選択トランジスタ間のビット線コンタクトの形成方法において、
前記ＮＡＮＤ型不揮発性半導体メモリのメモリセルと前記選択トランジスタとをパターニングし、
隣接する前記メモリセル間、前記メモリセルと前記選択トランジスタとの間、および隣接する前記選択トランジスタ間に、第１の絶縁膜を形成し、
前記選択トランジスタ間の第１の絶縁膜を選択的にエッチングして、各前記選択トランジスタに側壁スペーサを形成し、
前記メモリセル上、前記メモリセル間の前記第１の絶縁膜上、前記選択トランジスタ上、および前記側壁スペーサ上に、第２の絶縁膜を形成し、
前記第２の絶縁膜上に第１のレジストをパターニングし、この第１のレジストのパターニングを利用して、前記選択トランジスタの浮遊ゲート上の絶縁膜および制御ゲートに開口部を形成し、
前記第２の絶縁膜上に第２のレジストをパターニングし、この第２のレジストのパターニングを利用して、隣接する前記選択トランジスタ間の開口部を形成し、
それぞれの前記開口部に導電体膜を同時に埋め込んで、前記選択トランジスタの浮遊ゲートと制御ゲートとを接続する接続層および隣接する前記選択トランジスタ間に前記ビット線コンタクトを形成する
ことを特徴とする不揮発性半導体メモリの製造方法。
【請求項４】
サリサイドプロセスにより、前記メモリセルの制御ゲートの表面、前記選択トランジスタの制御ゲートの表面、および前記ビット線コンタクトの表面をシリサイド化する
ことを特徴とする請求項２または３に記載の不揮発性半導体メモリの製造方法。
【請求項５】
前記ビット線コンタクトは、前記選択トランジスタに接続されたソース線である
ことを特徴とする請求項１ないし４の何れかに記載の不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ＮＡＮＤ型不揮発性半導体メモリ等の不揮発性半導体メモリの製造方法に関する。
【背景技術】
【０００２】
従来、例えば、不揮発性半導体メモリのメモリセル部では、素子領域と素子分離領域がデザインルールをＦとした場合に、２Ｆのピッチのラインアンドスペースパターンで形成される。このラインアンドスペースパターンと直交する方向に複数のメモリセルトランジスタが同じく２Ｆのピッチのラインアンドスペースパターンで形成されている。
【０００３】
該メモリセルトランジスタの両側には、選択トランジスタが形成される。そして、この選択トランジスタ間には素子領域に繋がるコンタクトが形成される。コンタクトの一方は、ビット線コンタクトとして機能し、もう一方のコンタクトはその上部で配線により互いに接続されて、ソース線として機能する。
【０００４】
また、選択トランジスタおよび周辺トランジスタ領域では、絶縁膜（ＩＰＤ（Ｉｎｔｅｒ−Ｐｏｌｙ Ｄｉｅｌｅｃｔｒｉｃ）膜）の一部に開孔部が形成されており、浮遊ゲートと制御ゲートが電気的に接続されている。
【０００５】
この接続方法としては、制御ゲート形成前に形成する方法と、制御ゲート形成後に形成する方法がある（例えば、特許文献１参照）。
【０００６】
上記従来技術によっては、例えば、ＮＡＮＤ型不揮発性半導体メモリの微細化に伴い、隣接コンタクト間距離が小さくなると、ビット線コンタクト間でショートが発生しやすくなる。このショートを防止するためコンタクト径を小さくすると、コンタクトパターンを形成するためのリソグラフィのマージンが小さくなる。また、コンタクトと素子領域との接触面積が減少して、コンタクト抵抗が高くなるという問題がある。
【０００７】
上記の問題の対策として、該コンタクトの配置をジグザグに配置することで、隣接するコンタクト間距離を確保する方法がある。
【０００８】
しかしながら、本方法では、選択トランジスタとコンタクトとのショートのマージンを確保する必要があるため、選択トランジスタ間の距離を大きくする必要があり、チップサイズが大きくなる。
【０００９】
一方、他の従来技術として、ソース線をビット線コンタクトとは別に形成する方法がある（例えば、特許文献２、３参照）。ビット線コンタクトを形成する前に、別のリソグラフィでパターンを形成し、層間絶縁膜をエッチングして素子領域に到達する溝を形成し、その部分に導電体を埋め込む。これにより、予めソース線を形成する。その後、層間絶縁膜を積み増し、そしてビット線コンタクトを形成する。
【００１０】
この場合、ソース線側の選択トランジスタ間隔は、ビット線側の選択トランジスタ間隔よりも小さくできるので、チップサイズの増加を抑制できる。
【００１１】
しかし、上記従来技術によっては、ソース線を形成するための工程が追加されるため、製造コストが上昇する問題がある。
【特許文献１】特開２００５−１２３５２４号公報
【特許文献２】特開２００２−２３１８３５号公報
【特許文献３】特開２００５−１４７８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、必要な配線層を形成しつつ、製造コストを低減することが可能な不揮発性半導体メモリの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一態様に係る実施例に従った不揮発性半導体メモリの製造方法は、
ＮＡＮＤ型不揮発性半導体メモリの製造方法に関し、特に、隣接するＮＡＮＤ型不揮発性半導体メモリの選択トランジスタ間のビット線コンタクトの形成方法において、
前記ＮＡＮＤ型不揮発性半導体メモリのメモリセルと前記選択トランジスタとをパターニングし、
隣接する前記メモリセル間、前記メモリセルと前記選択トランジスタとの間、および隣接する前記選択トランジスタ間に、第１の絶縁膜を形成し、
前記選択トランジスタ間の第１の絶縁膜を選択的にエッチングして、各前記選択トランジスタに側壁スペーサを形成し、
前記メモリセル上、前記メモリセル間の前記第１の絶縁膜上、前記選択トランジスタ上、および前記側壁スペーサ上に、第２の絶縁膜を形成し、
前記第２の絶縁膜上にレジストをパターニングし、このレジストのパターニングを利用して、前記選択トランジスタの浮遊ゲート上の絶縁膜および制御ゲートに開口部を形成するのと同時に、隣接する前記選択トランジスタ間の開口部を形成することを特徴とする。
【００１４】
本発明の他の態様に係る実施例に従った不揮発性半導体メモリの製造方法は、
ＮＡＮＤ型不揮発性半導体メモリの製造方法に関し、特に、隣接するＮＡＮＤ型不揮発性半導体メモリの選択トランジスタ間のビット線コンタクトの形成方法において、
前記ＮＡＮＤ型不揮発性半導体メモリのメモリセルと前記選択トランジスタとをパターニングし、
隣接する前記メモリセル間、前記メモリセルと前記選択トランジスタとの間、および隣接する前記選択トランジスタ間に、第１の絶縁膜を形成し、
前記選択トランジスタ間の第１の絶縁膜を選択的にエッチングして、各前記選択トランジスタに側壁スペーサを形成し、
前記メモリセル上、前記メモリセル間の前記第１の絶縁膜上、前記選択トランジスタ上、および前記側壁スペーサ上に、第２の絶縁膜を形成し、
前記第２の絶縁膜上に第１のレジストをパターニングし、この第１のレジストのパターニングを利用して、前記選択トランジスタの浮遊ゲート上の絶縁膜および制御ゲートに開口部を形成し、
前記第２の絶縁膜上に第２のレジストをパターニングし、この第２のレジストのパターニングを利用して、隣接する前記選択トランジスタ間の開口部を形成し、
それぞれの前記開口部に導電体膜を同時に埋め込んで、前記選択トランジスタの浮遊ゲートと制御ゲートとを接続する接続層および隣接する前記選択トランジスタ間に前記ビット線コンタクトを形成することを特徴とする。
【発明の効果】
【００１５】
本発明に係る不揮発性半導体メモリの製造方法によれば、必要な配線層を形成しつつ、製造コストを低減することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明に係る実施例について図面に基づいて説明する。なお、以下では、ＮＡＮＤ型不揮発性半導体メモリに本発明を適用した場合について説明するが、ＮＯＲ型不揮発性半導体メモリについても同様に適用することができる。
【実施例１】
【００１７】
図１は、基板表面側から見たＮＡＮＤ型不揮発性半導体メモリのメモリ領域の構成を示す上面図である。
【００１８】
図１に示すように、ＮＡＮＤ不揮発性半導体メモリ１００のメモリ領域では、素子領域１と素子分離領域２がラインアンドスペースパターンで形成されている。この素子領域１には、メモリセル３が複数個直列接続されてメモリセルユニットを成すように形成されている。
【００１９】
ＮＡＮＤ型不揮発性半導体メモリ１００には、通常、メモリセル３のトランジスタのゲート配線の１６本または３２本おきに２本の選択トランジスタ４が形成されている。また隣接する選択トランジスタ４間には、ソース線２０が形成されている。
【００２０】
以下、図１のＡ−Ａ断面方向を例として、本実施例の不揮発性半導体メモリの製造方法について説明する。図２ないし図１０は、本発明の一態様である実施例１に係る不揮発性半導体メモリの製造方法の各工程の、図１のＡ−Ａ線に沿った断面を示す断面図である。
【００２１】
先ず、シリコン等の半導体基板５上に第１のゲート絶縁膜（トンネル酸化膜）６と第１の導電体膜（例えば、リンドープポリシリコン膜）７を形成した後に、素子分離領域（図示せず）を形成する。
【００２２】
そして、この第１の導電体膜７上および該素子分離領域上に、ＬＰ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ）−ＣＶＤ法でシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を積層したＯＮＯ膜等の第２のゲート絶縁膜８を介して、第２の導電体膜（例えば、リンドープポリシリコン膜）９を形成する。さらに、この第２の導電体膜９上にシリコン窒化膜１０を形成する（図２）。
【００２３】
次に、リソグラフィ技術を用いて、メモリセル３の浮遊ゲート、メモリセル３の制御ゲート、およびメモリセル３の両端に位置する選択トランジスタ４の選択ゲートをパターニングするためのレジストパターン（図示せず）を形成する。そして、例えば、ドライエッチング法により、シリコン窒化膜１０、第２の導電体膜９、第２のゲート絶縁膜８、第１の導電体膜７を順次エッチングする。この後、該レジストパターンをアッシングした後、薬液で除去する（図３）。
【００２４】
これにより、第１の導電体膜７、第２のゲート絶縁膜８、および第２の導電体膜９を選択的に除去し、メモリセル３の浮遊ゲート、メモリセル３の制御ゲート、および選択トランジスタ４の選択ゲートを形成する。
【００２５】
次に、上記ドライエッチングによるダメージ回復のため、熱酸化を行った後、ＬＰ−ＣＶＤ法により、絶縁膜であるシリコン酸化膜を形成する。その後、ドライエッチング法によりシリコン酸化膜を選択的にエッチングして、ゲート配線の側壁に層間絶縁膜（側壁スペーサ）１１を形成する。このとき、メモリセル３間、およびこのメモリセル３と選択トランジスタ４との間は、層間絶縁膜１１で埋め込まれる（図４）。また、選択トランジスタの側壁には、側壁スペーサ１１が形成される。
【００２６】
次に、ＬＰ−ＣＶＤ法により、絶縁膜であるシリコン窒化膜１２を全面に堆積する。すなわち、メモリセル３上、メモリセル３間の層間絶縁膜１１上、選択トランジスタ４上、および側壁スペーサ１１上に、絶縁膜であるシリコン窒化膜１２を形成する。さらに、ＬＰ−ＣＶＤ法により、シリコン窒化膜１２上に絶縁膜であるシリコン酸化膜１３を堆積する。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、シリコン窒化膜１２をストッパとして平坦化する（図５）。なお、シリコン窒化膜１２は省略してもよい。
【００２７】
次に、リソグラフィ技術を用いて、第１のコンタクト穴、および、第２のコンタクト穴を同時に形成するためのレジストパターン１４を形成する（図６）。
【００２８】
次に、ドライエッチング法を用いて、選択トランジスタ４が形成される領域で、シリコン窒化膜１０、１２、第２の導電体膜（リンドープポリシリコン膜）９、および第２のゲート絶縁膜（ＯＮＯ膜）８をエッチングする。これにより、選択トランジスタ４の浮遊ゲート（第１の導電体膜７）上の絶縁膜（第２のゲート絶縁膜８）および制御ゲート（第２の導電体膜９）に、開口部である第１のコンタクト穴１５を形成する。この第１のコンタクト穴１５は、選択トランジスタ４が形成される領域の第１の導電体膜７に該選択トランジスタ４が形成される領域の第２の導電体膜９を電気的に接続する接続層を、形成するためのものである。
【００２９】
一方、選択トランジスタ４が形成される領域間のソース側で、シリコン酸化膜１３とシリコン窒化膜１２を、該ドライエッチングにより同時にエッチングする。これにより、選択トランジスタ４間に開口部である第２のコンタクト穴１６を形成し、半導体基板５の表面を露出させる。この第２のコンタクト穴１６は、隣接する選択トランジスタ間の層間絶縁膜１３に、半導体基板と電気的に接続する配線層を形成するためのものである。
【００３０】
上記ドライエッチングの後、レジストパターン１４をアッシングした後、薬液で除去する（図７）。
【００３１】
このように、レジストパターン１４をマスクとして第１のコンタクト穴１５を形成するとともに、レジストパターン１４をマスクとして第２のコンタクト穴１６を同時に形成する。すなわち、同じレジストのパターニングを利用して、選択トランジスタ４の浮遊ゲート上の絶縁膜および制御ゲートに開口部を形成するのと同時に、選択トランジスタ間の開口部を形成する。
【００３２】
次に、ＬＰ−ＣＶＤ法により、第１のコンタクト穴１５および第２のコンタクト穴１６に第３の導電体膜（例えば、リンドープポリシリコン膜）を堆積し、ドライエッチング法でエッチバックする。これにより、第１のコンタクト穴１５および第２のコンタクト穴１６に第３の導電体膜を同時に埋め込んで接続層１７および配線層（ビット線コンタクト）１８を形成する（図８）。
【００３３】
本実施例においては、配線層１８は、選択トランジスタ４に電気的に接続されたソース線に相当する。
【００３４】
なお、接続層１７は、選択トランジスタ４以外の周辺トランジスタ（図示せず）に適用してもよい。
【００３５】
また、配線層１８は、ソース線以外の配線に適用してもよい。この場合、配線層１８を形成する第２のコンタクト穴１６は、半導体基板５まで貫通していなくてもよい。つまり、  層間絶縁膜に埋め込まれた配線層を形成するようにしてもよい。
【００３６】
次に、例えば、ドライエッチング法により、シリコン窒化膜１０、１２、シリコン酸化膜１１、１３をエッチングし、メモリセル３の制御ゲートとなる第２の導電体膜９の上面を露出させる（図９）。
【００３７】
次に、サリサイド（セルフアラインドシリサイド）プロセスにより、第２の導電体膜９の表面、接続層１７の表面、および配線層１８の表面をシリサイド化し、シリサイド化膜９ａ、１７ａ、１８ａを形成する。本実施例では、例えば、露出したリンドープポリシリコン膜表面にコバルトシリサイドを形成する（図１０）。すなわち、メモリセル３の制御ゲートの表面、選択トランジスタ４の制御ゲートの表面、およびビット線コンタクトの表面をシリサイド化する。
【００３８】
これにより、ゲート配線抵抗を低減させると同時にソース線抵抗も低減する。
【００３９】
以下の工程は、例えば、ＬＰ−ＣＶＤ法もしくはＰ−ＣＶＤ法により、層間絶縁膜を堆積してからビット線コンタクトを選択トランジスタのビット線側に形成する。そして、上層配線を形成することにより、ＮＡＮＤ型不揮発性半導体メモリが形成される。
【００４０】
以上のように、本実施例では、選択トランジスタが形成される領域で浮遊ゲートと制御ゲートを接続するための接続層と、選択トランジスタ間のソース線（配線層）を同時に形成する。これにより、リソグラフィ工程の増加がなく製造コストを低減することができる。
【００４１】
また、ソース線表面はゲート配線表面と同時にサリサイド化されるため、ソース配線の低抵抗化も容易になる。
【００４２】
また、接続層の第１のコンタクト穴を形成するレジストパターンと、ソース配線を形成するため第２のコンタクト穴を形成するレジストパターンとは、どちらもゲート配線方向に伸びた狭スペースのパターンである。このため、リソグラフィ時のマージンを確保し易い。
【００４３】
また、本実施例においてはサリサイドプロセスがコバルトシリサイドを形成する場合について説明したが、チタンやニッケル等のサリサイドプロセスを適用してもよい。
【００４４】
以上のように、本実施例に係る不揮発性半導体メモリの製造方法によれば、必要な配線層を形成しつつ、製造コストを低減することができる。
【００４５】
既述のように、本実施例においては、シリコン窒化膜１２を形成し、このシリコン窒化膜１２上にシリコン酸化膜１３を形成した後、レジストパターン１４を形成し、このレジストパターン１４を利用して第１、第２のコンタクト穴（開口部）１５、１６を形成した。しかし、必要に応じて、シリコン窒化膜１２を省略し、また、他の絶縁膜がシリコン酸化膜１３とレジストパターン１４との間に介在するようにしても、同様の作用効果を奏することができる。
【実施例２】
【００４６】
実施例１では、接続層を形成するための第１のコンタクト穴と配線層を形成するための第２のコンタクト穴とを同時にパターニングする場合について述べた。
【００４７】
本実施例２では、該第１のコンタクト穴と該第２のコンタクト穴とを別々にパターニングする場合について述べる。
【００４８】
なお、本実施例２の不揮発性半導体メモリの製造方法は、実施例１で説明した図２から図５までの工程は同様である。また、本実施例２が適用される不揮発性半導体メモリの構成は、図１に示す不揮発性半導体メモリ１００と同様である。
【００４９】
図１１ないし図１３は、本発明の一態様である実施例２に係る不揮発性半導体メモリの製造方法の各工程の、図１のＡ−Ａ線に沿った断面を示す断面図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示す。
【００５０】
図５に示す工程の後、リソグラフィ技術を用いて、第２のコンタクト穴を形成するためのレジストパターン２１４ａを形成する（図１１）。
【００５１】
次に、ドライエッチング法を用いて、選択トランジスタ４が形成される領域間のソース側で、シリコン酸化膜１３とシリコン窒化膜１２を、エッチングして第２のコンタクト穴１６を形成し、半導体基板５の表面を露出させる（図１２）。この第２のコンタクト穴１６は、実施例１と同様に、隣接する選択トランジスタ間のシリコン酸化膜（埋め込み絶縁膜）１３に配線層を形成するためのである。すなわち、コンタクト穴１６は配線層１８が半導体基板５上に形成され半導体基板５に電気的に接続されるように形成される。
【００５２】
上記ドライエッチングの後、レジストパターン２１４ａをアッシングした後、薬液で除去する。
【００５３】
次に、リソグラフィ技術を用いて、第１のコンタクト穴を形成するためのレジストパターン２１４ａを形成する（図１３）。
【００５４】
次に、ドライエッチング法を用いて、選択トランジスタ４が形成される領域で、シリコン窒化膜１０、１２、第２の導電体膜９、および第２のゲート絶縁膜（ＯＮＯ膜）８をエッチングし、第１のコンタクト穴１５を形成する。ここで、第１のコンタクト穴１５は、実施例１と同様に、選択トランジスタ４が形成される領域の第１の導電体膜７に該選択トランジスタ４が形成される領域の第２の導電体膜９を電気的に接続する接続層を、形成するためのものである。
【００５５】
上記ドライエッチングの後、レジストパターン２１４ｂをアッシングした後、薬液で除去することにより、実施例１の図７に示す工程の断面と同様の構造が得られる。
【００５６】
このように、異なるレジストのパターニングを利用して、選択トランジスタ４の浮遊ゲート上の絶縁膜および制御ゲートに開口部を形成し、選択トランジスタ間の開口部を形成する。
【００５７】
次に、実施例１と同様に、ＬＰ−ＣＶＤ法により、第１のコンタクト穴１５および第２のコンタクト穴１６に第３の導電体膜（例えば、リンドープポリシリコン膜）を堆積し、ドライエッチング法でエッチバックする。これにより、第１のコンタクト穴１５および第２のコンタクト穴１６に第３の導電体膜を同時に埋め込んで接続層１７および配線層１８を形成する（図８）。
【００５８】
以降の工程は、実施例１と同様に図９、図１０に示す工程が実施される。その後、例えば、ＬＰ−ＣＶＤ法もしくはＰ−ＣＶＤ法により、層間絶縁膜を堆積してからビット線コンタクトを選択トランジスタのビット線側に形成する。そして、上層配線を形成することにより、ＮＡＮＤ型不揮発性半導体メモリが形成される。
【００５９】
以上のように、本実施例では、該接続層と該配線層を形成するためにリソグラフィ工程を２回実施する。しかし、少なくとも第３の導電体膜を第１、第２のコンタクト穴に同時に埋め込んで該接続層、該配線層を形成するので、既述の従来技術と比較して製造工程数を減らすことができ、製造コストを低減することができる。
【００６０】
なお、本実施例２においては、第２のコンタクト穴１６を形成し配線層１８を形成した後、第１のコンタクト穴１５を形成し接続層１７を形成した。しかし、第１のコンタクト穴１５を形成し接続層１７を形成した後、第２のコンタクト穴１６を形成し配線層１８を形成するようにしてもよい。
【００６１】
また、接続層１７は、実施例１と同様に、選択トランジスタ４以外の周辺トランジスタ（図示せず）に適用してもよい。
【００６２】
また、配線層１８は、実施例１と同様に、ソース線以外の配線に適用してもよい。この場合、配線層１８を形成する第２のコンタクト穴１６は、半導体基板５まで貫通していなくてもよい。
【００６３】
以上のように、本実施例に係る不揮発性半導体メモリの製造方法によれば、必要な配線層を形成しつつ、製造コストを低減することができる。
【００６４】
既述のように、本実施例においては、シリコン窒化膜１２を形成し、このシリコン窒化膜１２上にシリコン酸化膜１３を形成した後、第１、第２のレジストパターン２１４ａ、２１４ｂを形成し、このレジストパターン２１４ａ、２１４ｂを利用して第１、第２のコンタクト穴（開口部）１５、１６を形成した。しかし、必要に応じて、シリコン窒化膜１２を省略し、また、他の絶縁膜がシリコン酸化膜１３と第１、第２のレジストパターン２１４ａ、２１４ｂとの間に介在するようにしても、同様の作用効果を奏することができる。
【図面の簡単な説明】
【００６５】
【図１】基板表面側から見たＮＡＮＤ型不揮発性半導体メモリのメモリ領域の構成を示す上面図である。
【図２】本発明の一態様である実施例１に係る不揮発性半導体メモリの製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図である。
【図３】本発明の一態様である実施例１に係る不揮発性半導体メモリの製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図である。
【図４】本発明の一態様である実施例１に係る不揮発性半導体メモリの製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図である。
【図５】本発明の一態様である実施例１に係る不揮発性半導体メモリの製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図である。
【図６】本発明の一態様である実施例１に係る不揮発性半導体メモリの製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図である。
【図７】本発明の一態様である実施例１に係る不揮発性半導体メモリの製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図である。
【図８】本発明の一態様である実施例１に係る不揮発性半導体メモリの製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図である。
【図９】本発明の一態様である実施例１に係る不揮発性半導体メモリの製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図である。
【図１０】本発明の一態様である実施例１に係る不揮発性半導体メモリの製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図である。
【図１１】本発明の一態様である実施例２に係る不揮発性半導体メモリの製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図である。
【図１２】本発明の一態様である実施例２に係る不揮発性半導体メモリの製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図である。
【図１３】本発明の一態様である実施例２に係る不揮発性半導体メモリの製造方法の工程の、図１のＡ−Ａ線に沿った断面を示す断面図である。
【符号の説明】
【００６６】
１  素子領域
２  素子分離領域
３  メモリセル
４  選択トランジスタ
５  半導体基板
６  第１のゲート絶縁膜
７  第１の導電体膜
８  第２のゲート絶縁膜
９  第２の導電体膜
９ａ、１７ａ、１８ａ  シリサイド化膜
１０、１２  シリコン窒化膜
１１  層間絶縁膜
１３  シリコン酸化膜
１４、２１４ａ、２１４ｂ  レジストパターン
１５  第１のコンタクト穴
１６  第２のコンタクト穴
１７  接続層
１８  配線層
１００  不揮発性半導体メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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