(57)【要約】      （修正有）【課題】製造時の歩留まり低下を抑制することのできる構造を有し、かつヒータ電極による電圧降下の少ない相変化メモリ装置を提供すること。【解決手段】相変化層１１４と、相変化層１１４と電気的に接続される積層ヒータ電極１０８と、積層ヒータ電極１０８と電気的に接続されるコンタクトプラグ１０４と、を有する相変化メモリ装置であって、積層ヒータ電極１０８は、第一の導電材料からなる第一の電極部分１０９と、第一の電極部分１０９の内側に接して設けられた、第一の導電材料の比抵抗よりも小さい比抵抗を有する第二の導電材料からなる第二の電極部分１１０と、を少なくとも有することを特徴とする。【選択図】図１
2008078183.tif 000002
【特許請求の範囲】
【請求項１】
相変化層と、
前記相変化層と電気的に接続される積層ヒータ電極と、
前記積層ヒータ電極と電気的に接続されるコンタクトプラグと、
を有するメモリ装置であって、
前記積層ヒータ電極は、
第一の導電材料からなる第一の電極部分と、
前記第一の電極部分の内側に接して設けられた、前記第一の導電材料の比抵抗よりも小さい比抵抗を有する第二の導電材料からなる第二の電極部分と、
を少なくとも有することを特徴とする相変化メモリ装置。
【請求項２】
前記第一の電極部分の上端部および前記第二の電極部分の上端部は、前記相変化層と接して設けられ、
前記第一の電極部分の下端部は、前記コンタクトプラグと接して設けられ、
前記第二の電極部分の下端部は、前記第一の電極部分を介して、前記コンタクトプラグと電気的に接続されていることを特徴とする、請求項１に記載の相変化メモリ装置。
【請求項３】
前記第一の電極部分の上端部および前記第二の電極部分上端部は、前記相変化層と接して設けられ、
前記第一の電極部分の下端部および前記第二の電極部分の下端部は、前記コンタクトプラグと接して設けられていることを特徴とする、請求項１に記載の相変化メモリ装置。
【請求項４】
前記第一の導電材料は、チタン、タンタル、モリブデン、ニオブ、ジルコニウム、タングステン、炭素、チタン窒化物、タンタル窒化物、モリブデン窒化物、ニオブ窒化物、ジルコニウム窒化物、タングステン窒化物、炭素窒化物、チタンシリサイド、タンタルシリサイド、モリブデンシリサイド、ニオブシリサイド、ジルコニウムシリサイド、タングステンシリサイドおよびカーボンシリサイドからなる群より選ばれる少なくとも一つを含むことを特徴とする、請求項１〜３のいずれかに記載の相変化メモリ装置。
【請求項５】
前記第二の導電材料は、チタン、タンタル、モリブデン、ニオブ、ジルコニウム、タングステン、炭素、チタン窒化物、タンタル窒化物、モリブデン窒化物、ニオブ窒化物、ジルコニウム窒化物、タングステン窒化物、炭素窒化物、チタンシリサイド、タンタルシリサイド、モリブデンシリサイド、ニオブシリサイド、ジルコニウムシリサイド、タングステンシリサイドおよびカーボンシリサイドからなる群より選ばれる少なくとも一つを含むことを特徴とする、請求項１〜３のいずれかに記載の相変化メモリ装置。
【請求項６】
前記第一の導電材料の比抵抗は、前記第二の導電材料の比抵抗の１０倍以上であることを特徴とする請求項１〜５のいずれかに記載の相変化メモリ装置。
【請求項７】
前記第一の電極部分は、有機金属気相成長法により形成された第一の導電材料からなり、
前記第二の電極部分は、化学気相成長法により形成された第二の導電材料からなることを特徴とする、請求項１〜６のいずれかに記載の相変化メモリ装置。
【請求項８】
メモリセル選択用のスイッチング素子をさらに有し、前記スイッチング素子の一極が、前記コンタクトプラグに電気的に接続されていることを特徴とする請求項１〜７のいずれかに記載の相変化メモリ装置。
【請求項９】
請求項１に記載される積層ヒータ電極の製造方法であって、
半導体基板上に形成される層間絶縁膜の一部を選択的にエッチングしてコンタクトホールを形成する第一の工程と、
前記コンタクトホール内に前記第一の導電材料を堆積する第二の工程と、
前記第一の導電材料に重ねて第二の導電材料を堆積する第三の工程と、
を少なくとも有することを特徴とする積層ヒータ電極の製造方法。
【請求項１０】
前記第一の導電材料は、前記コンタクトホール内に有機金属気相成長法により堆積され、
前記第二の導電材料は、前記第一の導電材料に重ねて化学気相成長法により堆積されることを特徴とする、請求項９に記載の積層ヒータ電極の製造方法。
【請求項１１】
半導体基板内または半導体基板上にメモリセル選択用のスイッチング素子を形成する第一の工程と、
前記スイッチング素子に電気的に接続するコンタクトプラグを形成する第二の工程と、
前記コンタクトプラグ上に形成される層間絶縁膜の一部を選択的にエッチングしてコンタクトホールを形成する第三の工程と、
前記コンタクトホール内に第一の導電材料を堆積する第四の工程と、
前記第一の導電材料に重ねて第二の導電材料を堆積する第五の工程と、
前記第一の導電材料と前記第二の導電材料とに接して相変化層を形成する第六の工程と、
を有することを特徴とする相変化メモリ装置の製造方法。
【請求項１２】
前記第四の工程の後に、前記コンタクトプラグ上に形成されている第一の導電材料を選択的にエッチングして除去することによりコンタクトプラグ上部を露出させてから、前記第五の工程を実施することを特徴とする、請求項１１に記載の相変化メモリ装置の製造方法。
【請求項１３】
前記第一の導電材料は、前記コンタクトホール内に有機金属気相成長法により堆積され、
前記第二の導電材料は、前記第一の導電材料に重ねて化学気相成長法により堆積されることを特徴とする、請求項１１または１２に記載の相変化メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化メモリ装置およびその製造方法に関する。
【背景技術】
【０００２】
相変化メモリ装置は、結晶状態によって電気的抵抗が変わる相変化層（カルコゲナイド半導体薄膜等）をメモリセルに利用する素子である。カルコゲナイド半導体とは、カルコゲン元素を含む非晶質（アモルファス）半導体のことである。
ここでカルコゲン元素とは、６族元素のＳ（硫黄）、Ｓｅ（セレン）、Ｔｅ（テルル）のことである。カルコゲナイド半導体の利用分野は、光ディスクと電気的メモリに大別される。電気的メモリの分野で使用されるカルコゲナイド半導体としては、Ｇｅ（ゲルマニウム）、Ｔｅ（テルル）およびＳｂ（アンチモン）の化合物であるＧｅＳｂＴｅ（以下、ＧＳＴという）、あるいは、ＡｓＳｂＴｅやＳｅＳｂＴｅ等が知られている。
【０００３】
図１３（ａ），（ｂ）は、それぞれ相変化メモリの原理を説明するための図である。
カルコゲナイド半導体は、図１３（ａ）に示される様に、非晶質状態１０と結晶状態３０との２つの安定した状態をとることができ、前記非晶質状態１０から前記結晶状態３０に移行させるためには、エネルギー障壁２０を超える熱を供給する必要がある。
【０００４】
図１３（ｂ）に示される様に、前記非晶質状態は高抵抗を示すことから、これをデジタル値の「１」に対応させ、前記結晶状態は低抵抗を示すことから、これをデジタル値の「０」に対応させることにより、デジタル情報の記憶が可能となる。そして、カルコゲナイド半導体を介して流れる電流量（あるいは電圧降下）の差を検出することによって、記憶情報が「１」であるか、「０」であるかを判定することが可能となる。
【０００５】
カルコゲナイド半導体の相変化のために供給される熱としては、ジュール熱が挙げられる。すなわち、ピーク値および時間幅が異なるパルスをカルコゲナイド半導体に供給することによって、電極とカルコゲナイド半導体との接触面近傍においてジュール熱を生じさせ、このジュール熱により相変化を生じさせる。
【０００６】
具体的には、カルコゲナイド半導体に、それの融点付近の熱を短時間供給した後に、急速に冷却すれば、カルコゲナイド半導体は非晶質状態になる。一方、カルコゲナイド半導体に対し融点に比べて低い結晶化温度を長時間かけて供給した後に冷却すれば、カルコゲナイド半導体は結晶状態になる。
【０００７】
例えば、融点が約６１０℃であるＧＳＴに対し、前記ＧＳＴが融点付近温度に達する熱を短時間（１〜１０ｎｓ）供給した後に、急速に冷却（約１ｎｓ）すれば、前記ＧＳＴは非晶質状態になる。
【０００８】
一方、前記ＧＳＴが結晶化温度（約４５０℃）付近に達する熱を長時間（３０〜５０ｎｓ）印加した後に冷却すれば、前記ＧＳＴは結晶状態になる。
【０００９】
図１３（ｂ）に示される様に、非晶質状態から結晶状態に移行させることを「セット（結晶化過程）」といい、このときカルコゲナイド半導体に与えられるパルスを「セットパルス」という。ここで、結晶化に最低限必要な温度（結晶化温度）をＴｃとし、結晶化に最低限必要な時間（結晶化時間）をｔｒとする。その逆に、結晶状態から非晶質状態に移行させることを「リセット（非晶質化過程）」といい、このときカルコゲナイド半導体に与えられるパルスを「リセットパルス」という。
このとき、カルコゲナイド半導体に与えられる熱は融点Ｔｍ付近の熱であり、カルコゲナイド半導体は溶融後に急冷される。
【００１０】
図１４（ａ）〜（ｄ）は、相変化メモリ装置の基本的構造と相変化メモリ装置のセット／リセット動作について説明するための図である。
図１４（ａ）に示される様に、相変化メモリ装置は基本的に、カルコゲナイド半導体層（相変化層）４６を、上下の電極（４２，４８）で挟み込んだ構造をしている。なお、参照符号４０は基板であり、参照符号４４は電気的絶縁膜である。上側の電極４８には、セットパルス等が印加される端子Ｐが接続され、下側の電極４２は、グランド（基準電位）に固定されている。
【００１１】
図１４（ｂ）に示される様に、図１４（ａ）の相変化メモリ装置は抵抗Ｒ１と等価であり、上記のとおり、この抵抗Ｒ１の比抵抗が、アモルファス状態であるか結晶状態であるかによって異なる。図１４（ｂ）の左側に示される様に、端子Ｐには、セットパルスＳ１（ピーク値が闘値Ｖｔｈを超えるパルス）、リセットパルスＳ２（Ｓ１よりもピーク値が大きく、かつ幅の短いパルス）、および、リードパルス（ピーク値が闘値Ｖｔｈ未満で、Ｓ１よりも幅広のパルス）が入力される。ここでＶｔｈは、結晶化に必要なジュール熱を発生しうる下限電圧である。
【００１２】
図１４（ｃ）は、セットパルスＳ１と、このセットパルスＳ１の供給によって発生するジュール熱による温度上昇との対応を示しており、上側の図が電圧波形を示し、下側の図が、ジュール熱による温度上昇の様子を示している。
【００１３】
セットパルスＳ１の電圧値は所定の闘値Ｖｔｈを超えており、その時間幅は、ｔｃｒｙである。ｔｃｒｙは、結晶化時間ｔｒ（カルコゲナイド半導体の結晶化に最低限必要な時間）以上である。ジュール熱による温度上昇は、融点Ｔｍよりかなり低く、かつ、結晶化に最低限必要な温度（結晶化温度）Ｔｃよりも高い。
【００１４】
同様に、図１４（ｄ）は、リセットパルスＳ２と、このセットパルスＳ２の供給によって発生するジュール熱による温度上昇との対応を示しており、上側の図が電圧波形を示し、下側の図が、ジュール熱による温度上昇の様子を示している。
【００１５】
図示されるように、リセットパルスＳ２のピーク値は、結晶化のための闘値Ｖｔｈをはるかに超え、かつ、その幅は十分に狭い。これにより、ジュール熱による温度上昇は、カルコゲナイド半導体の融点Ｔｍを超えている。また、温度上昇がピークとなる時点から結晶化温度Ｔｃに至るまでの時間ｔａｍｏは十分に短い。これにより、カルコゲナイド半導体は一旦、溶融した後、急冷されることになり、この結果としてカルコゲナイド半導体はアモルファス状態に復帰する。
【００１６】
以上の説明では、端子ＰからセットパルスＳ１／リセットパルスＳ２を供給する回路方式を採用しているが、回路方式としては、図１５に示すような回路方式でもよい。
【００１７】
図１５は、相変化メモリ装置の回路方式の一例を示す回路図である。
図１５において、抵抗Ｒ１は、相変化メモリ装置と等価な抵抗であり、端子Ｐは、ＶＤＤ（電源電位）に接続されている。Ｍ１〜Ｍ３は、サイズが調整されたＭＯＳトランジスタであり、Ｐ１，Ｐ２，Ｐ３はそれぞれ、セットパルス用端子、リセットパルス用端子およびリードパルス用端子である。
【００１８】
Ｐ１〜Ｐ３の各々によって、ＭＯＳトランジスタＭ１〜Ｍ３のどれをオンさせるかを選択すると共に、ＭＯＳトランジスタＭ１〜Ｍ３の導通時間を制御する。これによって、セット、リセットおよびリードの各動作を実現することができる。
【００１９】
図１６は、相変化メモリ装置（相変化メモリＩＣ）における、リード動作を説明するための回路図である。図１６ では、前掲の図と共通する部分には同じ参照符号が付されている。
【００２０】
図１６において、Ｗはワード線を示し、Ｇはグランド線を示し、Ｂはビット線（セットパルスＳ１，リセットパルスＳ２およびリードパルスＳ３を入力するための端子Ｐに接続されるパルス入力線である）を示し、Ｒ１は相変化メモリ装置（カルコゲナイド半導体層６０からなる）の等価抵抗を示す。
【００２１】
また、Ｍ４はメモリセル選択のためのＮＭＯＳトランジスタ（スイッチング素子）を示し、Ｒ２は電流／電圧変換抵抗を示し、Ａ１はセンスアンプを示し、参照符号６２は、センスアンプＡ１の基準電圧源を示す。また、１１は、リード動作時にメモリセルを流れる電流を示し、ＶｏｕｔはセンスアンプＡ１の出力電圧（センシング出力）を示す。
【００２２】
セット動作時（リセット動作時やリード動作時も同じ）には、ワード線ＷをアクティブレべルとしてＮＭＯＳトランジスタＭ４をオンさせ、その後、端子Ｐから、必要なパルス
（Ｓ１〜Ｓ３のいずれか）を入力する。リード動作時には、リードパルスＳ３が入力される。
【００２３】
メモリセルを構成するカルコゲナイド半導体層６０がアモルファス状態であるか、結晶状態であるかによって抵抗Ｒ１の比抵抗が異なり、これに対応して、電流Ｉ１の電流量が異なる。したがって、その電流量を電圧値に変換して読み取ることによって、記憶されている情報が「１」であるか「０」であるかを判定することができる。
【００２４】
図１７は、相変化メモリ装置における、メモリセル部の具体的な構造の一例を示す断面図である。
図１７において、Ｐ型の半導体シリコン基板７０には、ｎ型層７１，７２（ソース層７１，ドレイン層７２）が形成されており、ゲート絶縁膜７３上にゲート電極７４（ワード線Ｗに接続される）が設けられている。
【００２５】
参照符号７５，７９は層間絶縁膜である。ｎ型層７１には電極（層間絶縁膜７５を貫通するコンタクトプラグ７６ならびに１層目の導体層からなる電極７８）が接続されており、この電極はグランド線Ｇに接続されている。
【００２６】
また、ｎ型層７２には、層間絶縁膜７５を貫通するコンタクトプラグ７７（例えば、タングステン（Ｗ）からなる）が接続され、このコンタクトプラグ７７には、層間絶縁膜７９を貫通するコンタクトプラグ８０（ヒータ電極：ＴＩＮからなる）が接続されている。
【００２７】
参照符号８２はカルコゲナイド半導体からなる相変化層である。参照符号８１は、極薄い金属膜からなる密着層である。相変化層層８２と層間絶縁膜７９との密着性は良好とは言えないため、両者の密着強度を向上させるため、密着層８１が設けられている。
【００２８】
参照符号８３は、相変化層８２の上面を覆うように設けられている、２層目の導体層からなる上部電極である。参照符号８４は層間絶縁膜である。上部電極８３には、層間絶縁膜８４を貫通するコンタクト電極８５が設けられており、このコンタクト電極８５には、３層目の導体層からなる電極８６（この電極８６がパルス供給用端子Ｐとなる）が接続されている。
【００２９】
図１７中、相変化層８２内の点線Ｘで囲まれて示される領域が、相変化が生じる領域である。層間絶縁膜７９に埋め込まれている電極８０（例えば、チタン窒化物（ＴｉＮ）からなる）は、相変化層８２を流れる電流を絞り込んで電流密度を増大させ、結果的に、相変化領域Ｘにおいてジュール熱を効率的に発生させるのに寄与する働きをするため、ヒータ電極と呼ばれる。
【００３０】
図１４（ａ）に記載したような、相変化層を上下の電極で挟み込んだ構造の相変化メモリ装置は、例えば、特許文献１に記載されている。またこの特許文献１には、前記ヒータ電極としてチタン窒化物（ＴｉＮ）からなるものやアルミニウムチタン窒化物（ＴｉＡｌＮ）からなるものが開示されている（特許文献１）。
【特許文献１】特開２００６−７４０２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００３１】
前記相変化層８２に相変化を効率良く起こさせるためには、前記ヒータ電極８０の発熱効率を上げる必要がある。
このためには、前記ヒータ電極８０の直径を小さくすることや、前記ヒータ電極８０の抵抗を大きくすることが有効である。
しかし、前記ヒータ電極８０の直径を小さくすることは、フォトリソグラフ法の精度では限界がある。このため近年では前記ヒータ電極８０を形成するためのコンタクトホール開口後に、前記コンタクトホール内部に絶縁膜を用いてサイドウォールを形成し、このサイドウォールを利用して前記ヒータ電極８０の直径を小さく加工する試みがなされている。
このサイドウォールを有する相変化メモリ装置の場合であれば、前記ヒータ電極８０の直径を小さくすることは技術的に可能となるものの、このサイドウォールを形成する工程分だけ工程数が増えることに加え、前記コンタクトホールの開口不良等に基づく歩留まり低下等が問題となる。
【００３２】
一方、前記ヒータ電極８０の抵抗を大きくすると、前記ヒータ電極８０の発熱効率を上げることができることからリセット電流を低減することはできるものの、前記ヒータ電極８０による電圧降下が大きくなる問題が生じる。このためメモリセル選択用のスイッチング素子の機能を果たすトランジスタに十分な電圧を供給することができず、前記相変化メモリ装置に動作不良が生じる場合がある。
この動作不良を回避するために前記トランジスタを大きくすると、今度は前記相変化メモリ装置の高集積化が困難となる問題が新たに生じる。
【００３３】
本発明の目的は、製造時の歩留まり低下を抑制することのできる構造を有し、かつヒータ電極による電圧降下の少ない相変化メモリ装置を提供することにある。
【課題を解決するための手段】
【００３４】
本発明者らは鋭意検討した結果、チタン窒化物からなるヒータ電極を単に有する相変化メモリ装置ではなく、外側の抵抗が大きく内側の抵抗が小さい積層ヒータ電極を有する相変化メモリ装置が本発明の目的に適うことを見出し、本発明を完成するに至った。
【００３５】
即ち本発明は、
［１］相変化層と、
前記相変化層と電気的に接続される積層ヒータ電極と、
前記積層ヒータ電極と電気的に接続されるコンタクトプラグと、
を有するメモリ装置であって、
前記積層ヒータ電極は、
第一の導電材料からなる第一の電極部分と、
前記第一の電極部分の内側に接して設けられた、前記第一の導電材料の比抵抗よりも小さい比抵抗を有する第二の導電材料からなる第二の電極部分と、
を少なくとも有することを特徴とする相変化メモリ装置を提供するものであり、
［２］前記第一の電極部分の上端部および前記第二の電極部分の上端部は、前記相変化層と接して設けられ、
前記第一の電極部分の下端部は、前記コンタクトプラグと接して設けられ、
前記第二の電極部分の下端部は、前記第一の電極部分を介して、前記コンタクトプラグと電気的に接続されていることを特徴とする、上記［１］に記載の相変化メモリ装置を提供するものであり、
［３］前記第一の電極部分の上端部および前記第二の電極部分上端部は、前記相変化層と接して設けられ、
前記第一の電極部分の下端部および前記第二の電極部分の下端部は、前記コンタクトプラグと接して設けられていることを特徴とする、上記［１］に記載の相変化メモリ装置を提供するものであり、
［４］前記第一の導電材料は、チタン、タンタル、モリブデン、ニオブ、ジルコニウム、タングステン、炭素、チタン窒化物、タンタル窒化物、モリブデン窒化物、ニオブ窒化物、ジルコニウム窒化物、タングステン窒化物、炭素窒化物、チタンシリサイド、タンタルシリサイド、モリブデンシリサイド、ニオブシリサイド、ジルコニウムシリサイド、タングステンシリサイドおよびカーボンシリサイドからなる群より選ばれる少なくとも一つを含むことを特徴とする、上記［１］〜［３］のいずれかに記載の相変化メモリ装置を提供するものであり、
［５］前記第二の導電材料は、チタン、タンタル、モリブデン、ニオブ、ジルコニウム、タングステン、炭素、チタン窒化物、タンタル窒化物、モリブデン窒化物、ニオブ窒化物、ジルコニウム窒化物、タングステン窒化物、炭素窒化物、チタンシリサイド、タンタルシリサイド、モリブデンシリサイド、ニオブシリサイド、ジルコニウムシリサイド、タングステンシリサイドおよびカーボンシリサイドからなる群より選ばれる少なくとも一つを含むことを特徴とする、上記［１］〜［３］のいずれかに記載の相変化メモリ装置を提供するものであり、
［６］前記第一の導電材料の比抵抗は、前記第二の導電材料の比抵抗の１０倍以上であることを特徴とする上記［１］〜［５］のいずれかに記載の相変化メモリ装置を提供するものであり、
［７］前記第一の電極部分は、有機金属気相成長法により形成された第一の導電材料からなり、
前記第二の電極部分は、化学気相成長法により形成された第二の導電材料からなることを特徴とする、上記［１］〜［６］のいずれかに記載の相変化メモリ装置を提供するものであり、
［８］メモリセル選択用のスイッチング素子をさらに有し、前記スイッチング素子の一極が、前記コンタクトプラグに電気的に接続されていることを特徴とする上記［１］〜［７］のいずれかに記載の相変化メモリ装置を提供するものであり、
［９］上記［１］に記載される積層ヒータ電極の製造方法であって、
半導体基板上に形成される層間絶縁膜の一部を選択的にエッチングしてコンタクトホールを形成する第一の工程と、
前記コンタクトホール内に前記第一の導電材料を堆積する第二の工程と、
前記第一の導電材料に重ねて第二の導電材料を堆積する第三の工程と、
を少なくとも有することを特徴とする積層ヒータ電極の製造方法を提供するものであり、
［１０］前記第一の導電材料は、前記コンタクトホール内に有機金属気相成長法により堆積され、
前記第二の導電材料は、前記前記第一の導電材料に重ねて化学気相成長法により堆積されることを特徴とする、上記［９］に記載の積層ヒータ電極の製造方法を提供するものであり、
［１１］半導体基板内または半導体基板上にメモリセル選択用のスイッチング素子を形成する第一の工程と、
前記スイッチング素子に電気的に接続するコンタクトプラグを形成する第二の工程と、
前記コンタクトプラグ上に形成される層間絶縁膜の一部を選択的にエッチングしてコンタクトホールを形成する第三の工程と、
前記コンタクトホール内に第一の導電材料を堆積する第四の工程と、
前記開口部内に重ねて第二の導電材料を堆積する第五の工程と、
前記第一の導電材料と前記第二の導電材料とに接して相変化層を形成する第六の工程と、
を有することを特徴とする相変化メモリ装置の製造方法を提供するものであり、
［１２］前記第四の工程の後に、前記コンタクトプラグ上に形成されている第一の導電材料を選択的にエッチングして除去することによりコンタクトプラグ上部を露出させてから、前記第五の工程を実施することを特徴とする、請求項１１に記載の相変化メモリ装置の製造方法を提供するものであり、
［１３］前記第一の導電材料は、前記コンタクトホール内に有機金属気相成長法により埋設され、
前記第二の導電材料は、前記開口部内に化学気相成長法により埋設されることを特徴とする、上記［１１］または［１２］に記載の相変化メモリ装置の製造方法を提供するものである。
【発明の効果】
【００３６】
本発明によれば、製造時の歩留まり低下を抑制することのできる構造を有し、かつヒータ電極による電圧降下の少ない相変化メモリ装置を提供することができる。
【発明を実施するための最良の形態】
【００３７】
本発明の第一の実施形態について図面を参照しつつ説明する。
図１は、本発明の相変化メモリ装置の特徴的な構造を例示した要部模式図である。
図１において、ＮＭＯＳトランジスタ（Ｎチャネル絶縁ゲート型電界効果トランジスタ）Ｍは、メモリセルを選択するためのスイッチング素子であり、そのゲートは、ワード線ＷＬ１に接続されている。
そして、ＮＭＯＳトランジスタ（Ｍ）のソースは、接地電位用金属プラグ１００および接地電位用配線１０２を介して接地電位（ＧＮＤ：基準電位）に電気的に接続されている。
【００３８】
また、ＮＭＯＳトランジスタ（Ｍ）のドレインは、タングステン１０６等からなるコンタクトプラグ１０４に電気的に接続されている。
前記コンタクトプラグ１０４の上面には、積層ヒータ電極１０８の底面が接触している。
【００３９】
さらに前記積層ヒータ電極１０８の上面は、相変化層１１４の底面に接触している。前記積層ヒータ電極１０８と前記相変化層１１４との接触面１１２の近傍が、前記相変化層１１４の相変化が生じる相変化領域となる。
ここで前記相変化層としては、例えば、ＧＳＴからなるもの等を挙げることができる。
【００４０】
また相変化層１１４の上面には上部電極（電極層）１１６が形成されている。この上部電極１１６は、コンタクトプラグ１１８を介して電極端子１１９に接続されている。
【００４１】
前記積層ヒータ電極１０８は、図１に例示される様に、第一の導電材料αからなる第一の電極部分１０９と、
前記第一の電極部分の内側に接して設けられた第二の導電材料βからなる第二の電極部分１１０とを有するものである。
ここで前記第二の導電材料βの比抵抗は、前記第一の導電材料αの比抵抗よりも小さいものである。
【００４２】
すなわち、前記積層ヒータ電極１０８は、その外側の比抵抗よりも内側の比抵抗が小さいものである。
【００４３】
この場合、前記第一の導電材料αの比抵抗と前記第二の導電材料βの比抵抗とは、それぞれ一定の値を有するものであってもよいし、前記第一の導電材料αから前記第二の導電材料βへ向かって、連続的に比抵抗が小さくなるものであってもよい。
【００４４】
図２は、前記積層ヒータ電極１０８を、前記ＮＭＯＳトランジスタトランジスタＭが設けられている半導体基板と平行な平面により切断して得られた断面を例示した模式要部断面図である。
【００４５】
図２に例示される様に、前記積層ヒータ電極１０８はその外側に比抵抗の大きい第一の導電材料からなる第一の電極部分１０９が配置され、その内側に比抵抗の小さい第二の導電材料からなる第二の電極部分１１０が配置されている。
【００４６】
この様に本発明において前記第二の導電材料の比抵抗が前記第一の導電材料の比抵抗よりも小さいというときは、前記半導体基板と平行な平面により前記第一の電極部分と前記第二の電極部分とを切断した断面にそれぞれ含まれる前記第一の導電材料の比抵抗と前記第二の導電材料の比抵抗とを比較して判断されるものである。
【００４７】
なお説明の便宜上、図１および図２では前記積層ヒータ電極１０８は、第一の導電材料からなる第一の電極部分１０９と第二の導電材料からなる第二の電極部分１１０との二つの電極部分からなるものとして図示されているが、前記積層ヒータ電極１０８は二つの電極部分からなるものに限定されるものではない。
【００４８】
図３は、前記ＮＭＯＳトランジスタトランジスタＭが設けられている半導体基板と平行な平面により前記積層ヒータ電極１０８を切断して得られた断面について例示した模式要部断面図である。
図３に例示される様に、例えば、前記第二の導電材料からなる第二の電極部分１１０の内側に、さらに第三の導電材料からなる第三の電極部分１１１を内包する等、前記積層ヒータ電極１０８は三以上の電極部分を持つものであってもよい。
【００４９】
この場合、第一の導電材料の比抵抗をＲ１、第二の導電材料の比抵抗をＲ２、第三の導電材料の比抵抗をＲ３とすると、Ｒ１＞Ｒ２＞Ｒ３の関係を満たすものである。
以下、前記積層ヒータ電極が二以上の電極部分を持つ場合も同様である。
【００５０】
前記第一の導電材料としては、例えば、導電性を有する元素、前記導電性を有する元素の窒化物、前記導電性を有する元素のシリサイド等を挙げることができる。
【００５１】
前記導電性を有する元素としては、例えば、チタン、タンタル、モリブデン、ニオブ、ジルコニウム、タングステン、炭素等を挙げることができる。
【００５２】
前記導電性を有する元素の窒化物としては、例えば、ＴｉＮ、ＴｉＢＮ、ＴｉＯＮ、ＴｉＡｌＯＮ、ＴｉＣＮ等のチタン窒化物、ＴａＮ、ＴａＡｌＮ、ＴａＯＮ、ＴａＣＮ等のタンタル窒化物、ＭｏＮ、ＭｏＡｌＮ等のモリブデン窒化物、ＮｂＮ等のニオブ窒化物、ＺｒＡｌＮ等のジルコニウム窒化物、ＷＢＮ、ＷＯＮ等のタングステン窒化物、ＣＮ等の炭素窒化物等を挙げることができる。
【００５３】
前記導電性を有する元素のシリサイドとしては、例えば、ＴｉＳｉＮ等のチタンシリサイド、ＴａＳｉＮ等のタンタルシリサイド、ＭｏＳｉＮ等のモリブデンシリサイド、ＮｂＳｉＮ等のニオブシリサイド、ＺｒＳｉＮ等のジルコニウムシリサイド、ＷＳｉＮ等のタングステンシリサイド、ＴｉＳｉＣ等のカーボンシリサイド等を挙げることができる。
【００５４】
前記第一の導電材料は一種もしくは二種以上を使用することができる。
【００５５】
前記第二の導電材料としては、例えば、導電性を有する元素、前記導電性を有する元素の窒化物、前記導電性を有する元素のシリサイド等を挙げることができる。
【００５６】
前記導電性を有する元素としては、例えば、チタン、タンタル、モリブデン、ニオブ、ジルコニウム、タングステン、炭素等を挙げることができる。
【００５７】
前記導電性を有する元素の窒化物としては、例えば、ＴｉＮ、ＴｉＢＮ、ＴｉＯＮ、ＴｉＡｌＯＮ、ＴｉＣＮ等のチタン窒化物、ＴａＮ、ＴａＡｌＮ、ＴａＯＮ、ＴａＣＮ等のタンタル窒化物、ＭｏＮ、ＭｏＡｌＮ等のモリブデン窒化物、ＮｂＮ等のニオブ窒化物、ＺｒＡｌＮ等のジルコニウム窒化物、ＷＢＮ、ＷＯＮ等のタングステン窒化物、ＣＮ等の炭素窒化物等を挙げることができる。
【００５８】
前記導電性を有する元素のシリサイドとしては、例えば、ＴｉＳｉＮ等のチタンシリサイド、ＴａＳｉＮ等のタンタルシリサイド、ＭｏＳｉＮ等のモリブデンシリサイド、ＮｂＳｉＮ等のニオブシリサイド、ＺｒＳｉＮ等のジルコニウムシリサイド、ＷＳｉＮ等のタングステンシリサイド、ＴｉＳｉＣ等のカーボンシリサイド等を挙げることができる。
【００５９】
前記第二の導電材料は一種もしくは二種以上を使用することができる。
前記第三の導電材料以降についても前記第二の導電材料の場合と同様である。
【００６０】
前記第一の導電材料の比抵抗は、３００〜２００００μΩ・ｃｍの範囲であることが好ましく、３５０〜１００００μΩ・ｃｍの範囲であればより好ましく、４００〜８０００μΩ・ｃｍの範囲であればさらに好ましい。
【００６１】
前記第二の導電材料の比抵抗は、１０〜２０００μΩ・ｃｍの範囲であることが好ましく、１０００〜１０００μΩ・ｃｍの範囲であればより好ましく、１５０〜１０００μΩ・ｃｍの範囲であればさらに好ましい。
【００６２】
なお、前記第三の導電材料は、前記第二の導電材料の比抵抗よりも低い範囲で適宜選択することができる。
【００６３】
また前記第一の導電材料の比抵抗は、前記第二の導電材料の比抵抗の１０倍以上であることが好ましい。
【００６４】
上記に説明した前記積層ヒータ電極１０８の構造を採用することにより、一定の比抵抗を有する導電材料からなるヒータ電極の場合と比較して、図２または図３に例示される前記積層ヒータ電極１０８の断面面積を小さくすることなく前記積層ヒータ電極１０８全体の発熱効率を向上させることができる。
【００６５】
この様に本発明の相変化メモリ装置の構造は、前記積層ヒータ電極を必要以上に小さく設計する必要がないことから本発明の相変化メモリ装置製造の際の歩留まり低下を抑制することができる。
【００６６】
さらに前記積層ヒータ電極１０８には比抵抗の小さい導電材料が配置されていることから、前記積層ヒータ電極１０８による相変化メモリ装置内部の電圧降下を防止することができ、信頼性が高く高集積化が可能な相変化メモリ装置を提供することができる。
【００６７】
次に本発明の第二の実施態様について説明する。
この第二の実施態様では、前記積層ヒータ電極の製造方法の例について説明する。
図４は、前記積層ヒータ電極の製造方法について例示するための、主要工程毎の模式要部断面図である。
図４（ａ）に例示される様に、前記コンタクトプラグ１８０の上面にハイデンシティプラズマ等の操作により層間絶縁膜１８２を堆積させる。
【００６８】
続いて層間絶縁膜１８２の一部を選択的にエッチングしてコンタクトホール１８８を開口する。
【００６９】
前記エッチングの方法は公知であり、例えば、前記層間絶縁膜１８２の上部にフォトレジスト層（図示せず）を形成し、フォトリソグラフィー法により所望の形状に前記フォトレジスト層をパターンニングする。そしてこのパターンニングされたフォトレジスト層をマスクとして選択的にエッチングすることができる。
【００７０】
次に、例えばＴｉ［Ｎ（ＣＨ３）２］４を原料とした有機金属気相成長法（ＭＯ−ＣＶＤ法）により、前記コンタクトホール内部にＴｉＮを１〜３０ｎｍの範囲、好ましくは５〜１５ｎｍの範囲で堆積させる。
【００７１】
次に温度４５０℃、圧力１．５Ｔｏｒｒ、Ｎ２を２００ｍｌ／分、Ｈ２を３００ｍｌ／分のガス流量下に、５〜３５秒間プラズマ処理工程を実施することにより、前記ＴｉＮの比抵抗を４００〜６２００μΩ・ｃｍの範囲で変更することができる。
【００７２】
なお、前記プラズマ処理工程は異方性が強いため、前記コンタクトホール１８８内部側面のＴｉＮの比抵抗に比べて前記コンタクトホール内部底面のＴｉＮの比抵抗を十分小さくすることができる。
【００７３】
この工程により、図４（ｂ）に例示される様に、前記第一の導電材料からなる第一の電極部分１８４を形成することができる。
【００７４】
続いて、例えばＴｉＣｌを原料とした化学気相成長法（ＣＶＤ法）により、前記第一の導電材料に重ねてＴｉＮを２０〜８０ｎｍの範囲、好ましくは４０〜６０ｎｍの範囲で堆積させる。この操作により、前記コンタクトホール１８８内部を化学気相成長法により得られたＴｉＮを用いて埋設することができる。
【００７５】
化学気相成長法により得られたＴｉＮは前記有機金属気相成長法により得られたＴｉＮに比較してその内部に含まれる不純物が少ないため、前記化学気相成長法により得られたＴｉＮの比抵抗を前記有機金属気相成長法により得られたＴｉＮの比抵抗に比較して小さくすることができる。
【００７６】
そして前記第一の電極部分１８４および第二の電極部分１８８の上端部をＣＭＰ（化学的機械的研磨）により研磨して前記積層ヒータ電極を得る。
これらの工程により、図４（ｂ）に例示される様に、前記第一の電極部分の内側に接して設けられた、前記第一の導電材料の比抵抗よりも小さい比抵抗を有する第二の導電材料からなる第二の電極部分１８８を形成することができる。
【００７７】
この様にして得られた前記積層ヒータ電極の上に相変化層を別途設けることにより、前記第一の電極部分１８４の上端部および前記第二の電極部分１８８の上端部を、前記相変化層と接触させることができる。
また、図４（ｂ）に例示する様に、前記第一の電極部分１８４の下端部は、前記コンタクトプラグ１８０と接して設けることができる。
さらに前記第二の電極部分１８８の下端部は、前記第一の電極部分１８４を介して、前記コンタクトプラグ１８０と電気的に接続させることができる。
【００７８】
次に本発明の第三の実施態様について説明する。
この第三の実施態様では、前記積層ヒータ電極の製造方法の異なる例について説明する。
図５は、前記積層ヒータ電極の製造方法について例示するための、主要工程の模式要部断面図である。
【００７９】
先の図４（ａ）の場合と同様に、前記コンタクトプラグ１８０の上面にハイデンシティプラズマ等の操作により層間絶縁膜１８２を堆積させる。
続いて層間絶縁膜１８２の一部を選択的にエッチングしてコンタクトホール１８８を開口する。
【００８０】
次に、例えばＴｉ［Ｎ（ＣＨ３）２］４を原料とした有機金属気相成長法（ＭＯ−ＣＶＤ法）により、前記コンタクトホール内部にＴｉＮを１〜３０ｎｍの範囲、好ましくは５〜１５ｎｍの範囲で堆積させる。
【００８１】
続いて、図５に例示される様に、前記有機金属気相成長法により得られたＴｉＮをエッチバックし、先の図４（ａ）に対応する前記コンタクトホール１８８の底面に堆積された前記ＴｉＮを除去することにより、前記コンタクトホール１８８の内部側面に前記ＴｉＮによるサイドウォールを形成する。
【００８２】
続いて、例えばＴｉＣｌを原料とした化学気相成長法（ＣＶＤ法）により、前記第一の導電材料に重ねてＴｉＮを２０〜８０ｎｍの範囲、好ましくは４０〜６０ｎｍの範囲で堆積させる。この操作により、前記コンタクトホール１８８内部を化学気相成長法により得られたＴｉＮを用いて埋設することができる。
【００８３】
前記第二の実施態様の場合と同様、前記第一の電極部分の内側に接して設けられた、前記第一の導電材料の比抵抗よりも小さい比抵抗を有する第二の導電材料からなる第二の電極部分１８３を形成することができる。
さらに前記第一の電極部分１８４および第二の電極部分１８３の上端部をＣＭＰ（化学的機械的研磨）により研磨して、図５に例示される前記積層ヒータ電極を得る。
この様にして得られた前記積層ヒータ電極の上に相変化層を別途設けることにより、前記第一の電極部分１８４の上端部および前記第二の電極部分１８３の上端部を、前記相変化層と接触させることができる。
また、図５に例示する様に、前記第一の電極部分１８４の下端部および前記第二の電極部分１８３の下端部は、前記コンタクトプラグ１８０と接して設けることができる。
【００８４】
次に本発明の第四の実施態様について説明する。
図６は、本発明の第四の実施態様である相変化メモリ装置を例示した模式要部断面図である。
【００８５】
図６に例示される様に、ｐ型シリコン半導体基板１７０には、ＳＴＩ（ｓｈａｌｌｏｗ
ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）１７１が形成され、さらにＮＭＯＳトランジスタの構成要素であるｎ型拡散層１７２ａ，１７２ｂが形成されている。
【００８６】
また、ｐ型半導体基板１７０上にはゲート絶縁膜１７３が形成され、このゲート絶縁膜１７３の上にドープドポリシリコン層１７５およびタングステンシリサイド層１７６がゲート電極として積層形成されている。
【００８７】
前記タングステンシリサイド層１７６の上にはシリコン窒化膜１７７が形成されている。また、前記ゲート電極の側面にはサイドウォール１７４が形成されている。このシリコン窒化膜１７７およびサイドウォール１７４により、前記ゲート電極とコンタクトプラグ１８０は電気的に絶縁されている。
【００８８】
また、前記ｐ型シリコン半導体基板１７０の上には層間絶縁膜１７８が形成されていて、この層間絶縁膜１７８にはコンタクトプラグ１８０が形成されている。前記コンタクトプラグ１８０は前記ｎ型拡散層１７２ａと電気的に接続されている。
【００８９】
前記コンタクトプラグ１８０は、前記層間絶縁膜１７８に接する側にバリアメタル層１７９が形成されている。このバリアメタル層１７９は、前記層間絶縁膜１７８に接する側からＴｉ層、ＴｉＮ層の順に形成されてなるものである。
【００９０】
前記層間絶縁膜１７８に接してタングステンが埋設されることにより前記コンタクトプラグ１８０が形成されている。
【００９１】
さらに層間絶縁膜１７８の上には層間絶縁膜１８２が形成されていて、この層間絶縁膜１８２には、第一の導電材料からなる第一の電極部分１８４と第二の導電材料からなる第二の電極部分１８３とからなる積層ヒータ電極が形成されている。
【００９２】
前記第一の電極部分１８４の下端部は前記コンタクトプラグ１８０と接して設けられている。
【００９３】
また前記第二の電極部１８３分の下端部は前記第一の電極部分１８４を介して、前記コンタクトプラグ１８０と電気的に接続されている。
【００９４】
ここで前記第一の導電材料としては、先に例示した本発明の第二の実施態様の場合と同様に、例えばＴｉ［Ｎ（ＣＨ３）２］４を原料とした有機金属気相成長法（ＭＯ−ＣＶＤ法）により得られたＴｉＮ等を挙げることができる。
また前記第二の導電材料としては、例えばＴｉＣｌを原料とした化学気相成長法（ＣＶＤ法）により得られたＴｉＮ等を挙げることができる。
【００９５】
前記化学気相成長法により得られたＴｉＮ等は有機金属気相成長法により得られたＴｉＮ等と比較してその中に含まれる不純物含量が少ないことから、前記第一の電極部分１８４の内側に接して前記第一の導電材料の比抵抗よりも小さい比抵抗を有する前記第二の電極部分１８３を設けることができる。
さらに層間絶縁膜１８２上に絶縁膜（図示せず）が形成されている。この絶縁膜上部には密着層としてＴｉ薄膜１９２が形成され、その上に相変化層としてのＧＳＴ１８５が形成されている。
またＧＳＴ１８５の上面には、上部電極１８６が形成されている。
【００９６】
前記第一の電極部分１８４の上端部および前記第二の電極部分１８３の上端部は、前記相変化層と接して設けられている。
なお前記第一の電極部分１８４の上端部はその全部が前記相変化層１８５と接している必要はなく、前記上端部の一部が前記相変化層１８５と接するものであってもよい。
【００９７】
次に本発明の第五の実施態様について説明する。
この第五の実施態様では、相変化メモリ装置の回路構成、メモリセルのレイアウト構成、および相変化メモリ装置の製造方法について説明する。
【００９８】
図７は、本発明の第四の実施態様である相変化メモリ装置の全体の回路構成を例示した回路図である。
図７に例示される様に、相変化メモリ装置の中央部には、素子選択用のＭＯＳ電界効果トランジスタ（Ｍ）と、前記相変化層を含む部分（図中、等価抵抗Ｒとして描かれている）と、により構成されるメモリセルをマトリックス状に配置してなるメモリセル部が配置されている。
【００９９】
図７に例示されるＧはグランド線（接地電位用配線）であり、Ｗ１〜Ｗ４はワード線であり、Ｂ１〜Ｂ３はビット線である。
Ｘデコーダ１２０，１２１と、Ｙデコーダ１２２，１２３は、アドレス回路を構成する。
【０１００】
Ｘデコーダ１２０，１２１は、ワード線Ｗ１〜Ｗ４を駆動する。Ｙデコーダ１２２，１２３は、ビット線Ｂ１〜Ｂ３を駆動する。
制御回路１２４は、相変化メモリ装置の動作を統括的に制御する。この制御回路１２４は、Ｙデコーダ１２２，１２３、Ｘデコーダ１２０，１２１のそれぞれに、制御信号Ｓ５〜Ｓ８のそれぞれを供給し、各デコーダ（１２０〜１２３）の動作を個別に制御する。
パルス生成回路１２５は、制御回路１２４からの制御信号Ｓ１０に従って、各種のパルス信号（セットパルス、リセットパルス、リードパルス）Ｓ２０を生成し、Ｙデコーダ１２２，１２３に供給する。
【０１０１】
図７中、Ａ１０ａ，Ａ１０ｂはセンス回路を構成するオペアンプである。Ｒ１０ａ，Ｒ１０ｂは、電流Ｉ（図７中、太い実線の矢印で示される）を電圧に変換するための、電流／電圧変換抵抗である。なお、Ｖｒｅｆは基準電圧であり、Ｖｏｕｔ１，Ｖｏｕｔ２は相変化メモリ装置の検出信号（読み出し信号）である。
【０１０２】
図８は、図７に示される相変化メモリ装置の、メモリセル領域における素子や配線のレイアウト配置の一例を示す平面図である。図８において、図６と共通する部分には同じ参照符号が付されている。
図８において、実線で囲まれる長方形の領域Ｆは、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）により囲まれて形成された素子形成領域である。
【０１０３】
また、縦方向に布線される２本の配線（ＤＰ）はドープトポリシリコン層からなり、それぞれ、ワード線（Ｗ１，Ｗ２）を構成するものであり、ＭＯＳ電界効果トランジスタのゲート電極を兼ねるものである。
また、左右に配置される積層ヒータ電極は、第一の導電材料からなる第一の電極部分１８４と、第二の導電材料からなる第二の電極部分１８３とからなるものである。
【０１０４】
ここで前記第一の導電材料としては、先に例示した本発明の第二の実施態様の場合と同様に、例えばＴｉ［Ｎ（ＣＨ３）２］４を原料とした有機金属気相成長法（ＭＯ−ＣＶＤ法）により得られたＴｉＮ等を挙げることができる。また前記第二の導電材料としては、例えばＴｉＣｌを原料とした化学気相成長法（ＣＶＤ法）により得られたＴｉＮ等を挙げることができる。
【０１０５】
また、中央に配置される接地電位用プラグ１００は、ＴｉＮおよびＴｉからなるバリアメタル１７９と、タングステン１８０とにより構成される。
【０１０６】
また、図８において参照符号２００は接地配線（Ｇ）である。また相変化層としてのＧＳＴ１８５（図中、一点破線で囲まれて示されている）が、左右に布線されている。
【０１０７】
次に製造方法について説明する。
まず半導体基板内と半導体基板上にメモリセル選択用のスイッチング素子を形成する第一の工程について説明する。
図９は、第一の工程における、図８のＡ−Ａ’線に沿う相変化メモリ装置の模式要部断面図である。
【０１０８】
図９に例示される様に、ｐ型半導体シリコン基板１７０に、素子分離領域としてＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）１７１を形成した後、ゲート酸化膜１７３を形成する。
次にドープトポリシリコン１７５を１００ｎｍ、タングステンシリサイド１７６を１００ｎｍ、シリコン窒化膜１７７を１００ｎｍの厚みで順次形成する。
【０１０９】
続いてフォトレジスト（図示せず）を形成し、フォトリソグラフィによって加工してエッチングマスクを形成する。
次にＲＩＥ（リアクティブイオンエッチング）等の異方性エッチングによって、シリコン窒化膜１７７をエッチングしてレジストマスクを除去する。
【０１１０】
続いてシリコン窒化膜１７７をマスクとして、タングステンシリサイド１７６，ドープトポリシリコン１７５を連続的にエッチングしてゲート電極を形成する。
【０１１１】
次にゲート電極をマスクとしてリンをイオン注入してｎ型拡散層１７２ａ，１７２ｂを形成する。
【０１１２】
続いてシリコン窒化膜を５０ｎｍ堆積し、ＲＩＥによってエッチバックすることによって、サイドウォール１７４を形成する。
【０１１３】
この様にして形成されるＭＯＳ電界効果トランジスタのゲート部分は、図８中のワード線ＤＰ（Ｗ１，Ｗ２）に相当する。
【０１１４】
この様に前記ＭＯＳ電界効果トランジスタは前記メモリセル選択用のスイッチング素子として機能するものである。
【０１１５】
次に前記スイッチング素子に電気的に接続するコンタクトプラグを形成する第二の工程について説明する。
図１０は、第二の工程における、図８のＡ−Ａ’線に沿う相変化メモリ装置の模式要部断面図である。
前記半導体シリコン基板１７０の上に層間絶縁膜としてＴＥＯＳ酸化膜１７８を７００ｎｍの厚みで形成し、ＣＭＰ（化学的機械的研磨）によって平坦化する。
【０１１６】
次に層間絶縁膜１７８の所定の位置にフォトリソグラフィによってコンタクトホールを形成する。このとき、層間絶縁膜１７８のエッチングに際しては、層間絶縁膜１７８がエッチングされ、シリコン窒化膜がエッチングされない条件を選択してエッチングを行う。
【０１１７】
このコンタクトホールの内面に、Ｔｉを１０ｎｍ、ＴｉＮを１５ｎｍ程度の厚みで連続的に堆積してバリアメタル１７９を形成する。
【０１１８】
続いてコンタクトホールの内面にＷを埋設し、ＣＭＰにより平坦化することによりコンタクトプラグ１８０が形成される。
また接地電位用プラグ１０５上にＷからなる接地配線２００（Ｇ）を形成する。
【０１１９】
次に前記コンタクトプラグ上に形成される層間絶縁膜の一部を選択的にエッチングしてコンタクトホールを形成する第三の工程について説明する。
図１１は、第三の工程における図８のＡ−Ａ’線に沿う相変化メモリ装置の模式要部断面図である。
図１１に例示される様に、層間絶縁膜としてＨＤＰ膜（ハイデンシティプラズマ酸化膜）１８２を形成する。
続いてフォトレジスト（図示せず）を形成し、フォトリソグラフィによって加工してエッチングマスクを形成する。
【０１２０】
次にプラズマエッチング等の異方性エッチングによって、層間絶縁膜１８２の所定の位置をエッチングしてからレジストマスクを除去する。
【０１２１】
この様にして前記層間絶縁膜１８２に積層ヒータ電極を埋め込むためのコンタクトホール１８８を形成する。
【０１２２】
図１２は、第四〜第六の工程における図８のＡ−Ａ’線に沿う相変化メモリ装置の模式要部断面図である。
前記コンタクトホール内に第一の導電材料を堆積する第四の工程と、前記第一の導電材料に重ねて第二の導電材料を堆積する第五の工程は、先に説明した第三の実施態様の場合と全く同様である。
【０１２３】
この様にして、前記第一の導電材料からなる前記第一の電極部分１８４の下端部および前記第二の導電材料からなる前記第二の電極部分１８３の下端部が前記コンタクトプラグ１８０に接する様に前記積層ヒータ電極を設けることができる。
【０１２４】
次に前記層間絶縁膜１８２の上に、フォトレジスト（図示せず）を形成し、フォトリソグラフィによって加工してエッチングマスクを形成する。
【０１２５】
次にプラズマエッチング等の異方性エッチングによって、前記層間絶縁膜１８２の所定の位置をエッチングしてからレジストマスクを除去する。
【０１２６】
続いて薄いＴｉ層を密着層１９２として形成する。さらに前記Ｔｉ層１９２に重ねて相変化層としてＧＳＴ１８５を１００ｎｍの厚みで堆積させる。そしてＧＳＴ膜１８５上にＷからなる上部電極層１８６を形成する。
【０１２７】
上部電極層１８６上に層間絶縁膜１８７を形成し、この層間絶縁膜１８７の所定の位置にコンタクトホールを形成する（図示せず）。
【０１２８】
前記層間絶縁膜１８７に設けられたコンタクトホールにＷを埋設してコンタクトプラグ１８９を形成する。ついでＷからなる配線層１９０を形成する。この配線層１９０は図７の回路図におけるビット線（Ｂ１〜Ｂ３）を構成する。
【０１２９】
上述した工程により、本発明の相変化メモリ装置を製造することができる。
【０１３０】
この様にして得られた本発明の相変化メモリ装置は連続書き換えテストにおいて１０１０回連続書き換えが可能であったのに対し、本発明に使用した積層ヒータ電極に替えて、有機金属気相成長法により得られたＴｉＮからなるヒータ電極を使用した相変化メモリ装置の場合は、連続書き換えテストにおいて１０６回の連続書き換えにより動作不良が発生した。
【０１３１】
以上、本発明について説明したが、本発明はこれらに限定されるものではなく、本発明の技術的思想の範囲内で変形、応用が可能である。
【０１３２】
例えば、メモリセルを構成するＭＯＳトランジスタの替わりにバイポーラトランジスタ、接合ダイオード、ショットキーバリアダイオード等のスイッチング素子を使用することができる。
【０１３３】
また本発明に使用する相変化層としては、カルコゲナイド半導体以外の材料を使用することもできる。また、相変化メモリ装置の回路形式として、図１５に例示されるような回路形式、すなわち波形の異なるパルスを入力するのではなく、サイズの異なるトランジスタを選択的に導通させて電流を制御する方式を採用することができる。
【図面の簡単な説明】
【０１３４】
【図１】本発明の相変化メモリ装置の特徴的な構造を例示した要部模式図である。
【図２】積層ヒータ電極の断面を例示した模式要部断面図である。
【図３】積層ヒータ電極の断面を例示した模式要部断面図である。
【図４】前記積層ヒータ電極の製造方法について例示するための、主要工程毎の模式要部断面図である。
【図５】前記積層ヒータ電極の製造方法について例示するための、主要工程毎の模式要部断面図である。
【図６】本発明の第四の実施態様である相変化メモリ装置を例示した模式要部断面図である。
【図７】本発明の第四の実施態様である相変化メモリ装置の全体の回路構成を例示した回路図である。
【図８】図７に示される相変化メモリ装置の、メモリセル領域における素子や配線のレイアウト配置の一例を示す平面図である。
【図９】第一の工程における、図８のＡ−Ａ’線に沿う相変化メモリ装置の模式要部断面図である。
【図１０】第二の工程における、図８のＡ−Ａ’線に沿う相変化メモリ装置の模式要部断面図である。
【図１１】第三の工程における図８のＡ−Ａ’線に沿う相変化メモリ装置の模式要部断面図である。
【図１２】第四〜第六の工程における図８のＡ−Ａ’線に沿う相変化メモリ装置の模式要部断面図である。
【図１３】（ａ）、（ｂ）はそれぞれ相変化メモリの原理を説明するための図である。
【図１４】（ａ）〜（ｄ）は、それぞれ相変化メモリ装置の基本的構造と相変化メモリ装置のセット／リセット動作について説明するための図である。
【図１５】相変化メモリ装置の回路方式の一例を示す回路図である。
【図１６】相変化メモリ装置におけるリード動作を説明するための回路図である。
【図１７】従来の相変化メモリ装置を説明するための模式要部断面図である。
【符号の説明】
【０１３５】
１０      非晶質状態
１１      電流
２０      エネルギー障壁
３０      結晶状態
４２，４８，７８，８６    電極
４４，８１，１９２      密着層
４６，６０，８２，１１４，１８５    カルコゲナイド半導体層（相変化層）
６２      基準電圧源
７０      ｐ型の半導体シリコン基板
７１，１７２ａ，１７２ｃ      ｎ型層（ソース層）
７２，１７２ｂ      ｎ型層（ドレイン層）
７３，１７３      ゲート絶縁膜
７４      ゲート電極
７５，７９，８４，１７８，１８２，１８７    層間絶縁膜
７６，７７，１０４，１８０，１８９    コンタクトプラグ
８０      ヒータ電極
８３，１１６，１８６      上部電極
８５      コンタクト電極
１００，１０５    接地電位用プラグ
１０２    接地電位用配線
１０６    タングステン
１０８    積層ヒータ電極
１０９，１８４    第一の電極部分
１１０，１８３    第二の電極部分
１１１    第三の電極部分
１１９    電極端子
１２０，１２１    Ｘデコーダ
１２２，１２３    Ｙデコーダ
１２４    制御回路
１２５    パルス生成回路
１７０    ｐ型シリコン半導体基板
１７１    ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）
１７４    サイドウォール
１７５    ドープドポリシリコン層
１７６    タングステンシリサイド層
１７７    シリコン窒化膜
１７９    バリアメタル
１８０    タングステン
１８８    コンタクトホール
１９０    配線層
２００    接地配線（Ｇ）
Ａ１      センスアンプ
Ａ１０ａ，Ａ１０ｂ    回路を構成するオペアンプ
Ｂ，Ｂ１〜Ｂ３    ビット線
ＤＰ      ドープトポリシリコン層
Ｇ        グランド線（接地電位用配線）
Ｍ，Ｍ４      ＮＭＯＳトランジスタ
Ｐ，Ｐ１，Ｐ２，Ｐ３    端子
Ｒ１      抵抗
Ｒ２，Ｒ１０ａ，Ｒ１０ｂ      電流／電圧変換抵抗
Ｓ１      セットパルス
Ｓ２      リセットパルス
Ｓ５〜Ｓ８    制御信号
Ｓ２０    各種パルス信号
ＶＤＤ    電源電位
Ｖｏｕｔ  出力電圧
Ｖｏｕｔ１，Ｖｏｕｔ２  相変化メモリ装置の検出信号
Ｖｒｅｆ  基準電圧
Ｗ，Ｗ１〜Ｗ４，ＷＬ１    ワード線
α        第一の導電材料
β        第二の導電材料
【図１】
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【図８】
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【図１２】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【図１１】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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