(57)【要約】      （修正有）【課題】高速で且つ安価な少ビットのD／A変換器を複数組み合わせ、高速作動する高分解能、高精度の多ビットＤ／Ａ変換器を提供する。【解決手段】Ｎビットのデジタルデータを、ＭＳＢ側から（Ｎａ＋Ｎｃ）ビットの第１チャンネルと、同じくＬＳＢ側から（Ｎｃ＋Ｎｂ）ビットの第２チャンネルに出力配分するビットセレクタと、前記第１チャンネルに接続される第１Ｄ／Ａ変換器と、前記第２チャンネルに接続される第２Ｄ／Ａ変換器と、第１Ｄ／Ａ変換器出力を増幅する増幅器と、この増幅器出力と前記第２Ｄ／Ａ変換器出力とを加算する加算器と、増幅器出力から第２Ｄ／Ａ変換器出力を減算する差分器と、前記差分器の出力に対応して前記第２Ｄ／Ａ変換器のフルスケール出力値を変化するＤ／Ａ変換補正手段と、前記加算器の加算結果を出力するアナログ変換手段とを具備する。【選択図】図１
2008153928.tif 000002
【特許請求の範囲】
【請求項１】
ＭＳＢ側からＬＳＢ側へ、Ｎａビット、Ｎｃビット、Ｎｂビットで構成するＮビットのデジタルデータＮが入力されて、ＭＳＢ側から（Ｎａ＋Ｎｃ）ビットで構成する第１チャンネルと、同じくＭＳＢ側から（Ｎｃ＋Ｎｂ）ビットで構成する第２チャンネルとに出力配分設定するビットセレクタと、
前記第１チャンネルに入力を接続する第１Ｄ／Ａ変換器と、
前記第２チャンネルに入力を接続する第２Ｄ／Ａ変換器と、
前記第１Ｄ／Ａ変換器の出力を増幅率２Ｎｃで増幅する増幅器と、
前記増幅器の出力と前記第２Ｄ／Ａ変換器の出力とを加算する加算器と、
前記増幅器の出力から、前記第２Ｄ／Ａ変換器の出力を減算する差分器と、
ビットセレクタの前記第１チャンネルのＮａビット及び前記第２チャンネルのＮｂビット全てを「０」とし、この２つのチャンネルのＮｃビット全てを「１」とする補正タイミングにおいて、前記差分器の出力に対応して前記第２Ｄ／Ａ変換器のフルスケール出力値を変化するＤ／Ａ変換補正手段と、
前記第１チャンネルをデジタル入力データＮの（Ｎａ＋Ｎｃ）ビットとし、前記第２チャンネルのＮｃビット全てを「０」に、同チャンネルのＮｂビットを前記デジタルデータＮのＮｂビットとする変換タイミングにおいて、前記加算器の加算結果を出力するアナログ変換手段と、
を具備してなり、前記Ｄ／Ａ変換補正手段により前記フルスケール出力値を変化し、前記差分器の出力の絶対値が最小となるフルスケール出力値を維持した後、前記アナログ変換手段の出力結果を前記ビットセレクタに入力されたデジタルデータＮのアナログ変換値とすることを特徴とするＤ／Ａ変換器。
【請求項２】
前記補正タイミングにおいて、前記Ｄ／Ａ変換補正手段は、前記差分器の正値出力に対しては前記第２Ｄ／Ａ変換器のフルスケール出力値を増大し、負値出力に対しては減少する対応変化することを特徴とする請求項１記載のＤ／Ａ変換器。
【請求項３】
前記補正タイミングにおいて、前記Ｄ／Ａ変換補正手段は、前記差分器の正値出力に対しては前記増幅器の前記増幅率を減少し、前記差分器の負値出力に対しては前記増幅率を増大する対応変化することを特徴とする請求項１記載のＤ／Ａ変換器。
【請求項４】
傾斜磁場コイル電源部が駆動する傾斜磁場コイルによる傾斜磁場によって放射される被検体からの磁気共鳴信号に基づいて、この被検体に関する画像を再構成する磁気共鳴イメージング装置であって、
前記傾斜磁場コイル電源部は、
デジタルタイムシーケンスデータを発生する制御コンピュータ部により制御される傾斜磁場データ生成部と、
前記デジタルタイムシーケンスデータを量子化アナログ値に変換する請求項１に記載のＤ／Ａ変換器と、
前記量子化アナログ値を前記傾斜磁場コイルの励磁電流とするレベルまで増幅する電流アンプと、
を具備したことを特徴とする磁気共鳴イメージング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａ（デジタル／アナログ）変換器に係わり、特に磁気共鳴イメージング装置（ＭＲＩ装置）の磁場コイル駆動などに求められている高速で且つ高分解能、高精度のＤ／Ａ変換器の技術に関する。
【背景技術】
【０００２】
磁気共鳴イメージング装置（ＭＲＩ装置）には、静磁場を発生する例えば静磁場磁石、或いは静磁場コイル、この静磁場に重畳される傾斜磁場を発生するための傾斜磁場コイル、更に高周波磁場を発生する高周波コイルと、これ等の磁場発生用コイルが所定の磁場強度となる印加電流とそのタイミングを制御するコイル駆動電源装置とが備えられている。さらに、これ等コイルの磁場の強度や経時安定性は、得られる画像の画質を左右するので、高精度の制御を行うためにデジタル値による制御が一般的に行われる（例えば、特許文献１を参照。）。特に傾斜磁場コイルの駆動においては、大電流を高精度、例えば０／００（パーミル）程度の精度で制御することが要求されるので、デジタル値による傾斜磁場信号が、高性能のＤ／Ａ変換器によりアナログ値に変換されて、電流アンプを介して増幅された励磁電流がコイルに印加される。
【０００３】
デジタルデータをアナログ値に変換するＤ／Ａ変換器（変換回路）については、従来、１６ビット以下の少ビットのＤ／Ａ変換器では、低価格で比較的高速のものが、市場に提供されて一般的に普及している。一方、産業技術の進歩と共に、高精度のＤ／Ａ変換器の必要性は高まり、上述のように、医用検査に使用される磁気共鳴イメージング装置の磁場コイルの駆動では、高分解能の画像を得るために、磁場を高精度で制御することが必要となり、更に高精度、高分解能の多ビットのＤ／Ａ変換器を高安定に作動させることへの要求が高まっている。
【０００４】
この様な高まる要求に対応し、高分解能とするため、回路構成において高速、或いは高分解能の素子を使用するによる従来技術の延長上で、多ビットで高精度のＤ／Ａ変換器を実現することが試みられている。しかしこれ等には、素子性能の選択、或いは特性の調整などに高度な技術が必要であり、結果として非常に高価なものと成り、その用途は一般民生用としては、装置コストが高くなるので限界が有る。
【０００５】
一方、入力ビット数を増加して高分解能化を図るＤ／Ａ変換器を実現する技術として、上位のデータをアナログに変換するＤ／Ａ変換機能と下位のデータをアナログに変換するＤ／Ａ変換機能とを、安価な高速、高分解能の少ビットのＤ／Ａ変換器Ｍ、Ｌにそれぞれ分担させ、変換結果を組み合わせてアナログ値の出力を実現しているもの（例えば、特許文献２、３を参照。）がある。しかし、これ等のＤ／Ａ変換器においても、遅延回路やラッチ手段を作動させることにより、フルビットの変換の高速化には限界がある。
【０００６】
また、Ｄ／Ａ変換器には、基本的に、１／２ＬＳＢの精度しか保障していないため、組み合わせたそれぞれＤ／Ａ変換器のこれ等ビット間誤差の累積により、量子化アナログ値の出力結果は、リニアリティが低下し所望の性能を達成できない問題点も有る。
【０００７】
したがって、従来は、高速、高分解能のＤ／Ａ変換器は、専門メーカーから、高度な技術が必要である単一のＤ／Ａ変換チップにより、１個の部品として提供される非常に高価なＤ／Ａ変換素子を使用せざるを得ず、これらを組み込んだ製品、装置は、コストが嵩み、高価な製品となることが避けられなかった。
【特許文献１】特開平５−３８６３号公報。
【特許文献２】特開平８−１９５６７７号公報。
【特許文献３】特開平４−６８８２０号公報。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
解決しようとする問題点は、従来技術の延長で、高速、高分解能のＤ／Ａ変換器を構成すると、分解能が高くなる程、コストの増加が著しく、ひいては装置自体がコスト高と成ることである。また、Ｄ／Ａ変換器には、基本的に１／２ＬＳＢの精度しか保障されていないため、低コストの少ビットのＤ／Ａ変換器を複数組み合わせると、性能特性のバラツキにより出力結果のリニアリティが低下し、所望の分解能及び精度を達成できない点である。
【０００９】
本発明は上記のような従来の問題点に鑑みてなされたもので、高速で且つ安価な少ビットの低分解能のD／A変換器を複数組み合わせ、これ等の性能特性のバラツキを抑え、高速作動する高分解能、高精度の多ビットＤ／Ａ変換器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明の請求項１のＤ／Ａ変換器は、ＭＳＢ側からＬＳＢ側へ、Ｎａビット、Ｎｃビット、Ｎｂビットで構成するＮビットのデジタルデータＮが入力されて、ＭＳＢ側から（Ｎａ＋Ｎｃ）ビットで構成する第１チャンネルと、同じくＭＳＢ側から（Ｎｃ＋Ｎｂ）ビットで構成する第２チャンネルとに出力配分設定するビットセレクタと、前記第１チャンネルに入力を接続する第１Ｄ／Ａ変換器と、前記第２チャンネルに入力を接続する第２Ｄ／Ａ変換器と、前記第１Ｄ／Ａ変換器の出力を増幅率２Ｎｃで増幅する増幅器と、前記増幅器の出力と前記第２Ｄ／Ａ変換器の出力とを加算する加算器と、前記増幅器の出力から、前記第２Ｄ／Ａ変換器の出力を減算する差分器と、ビットセレクタの前記第１チャンネルのＮａビット及び前記第２チャンネルのＮｂビット全てを「０」とし、この２つのチャンネルのＮｃビット全てを「１」とする補正タイミングにおいて、前記差分器の出力に対応して前記第２Ｄ／Ａ変換器のフルスケール出力値を変化するＤ／Ａ変換補正手段と、前記第１チャンネルをデジタル入力データＮの（Ｎａ＋Ｎｃ）ビットとし、前記第２チャンネルのＮｃビット全てを「０」に、同チャンネルのＮｂビットを前記デジタルデータＮのＮｂビットとする変換タイミングにおいて、前記加算器の加算結果を出力するアナログ変換手段とを具備してなり、前記Ｄ／Ａ変換補正手段により前記フルスケール出力値を変化し、前記差分器の出力の絶対値が最小となるフルスケール出力値を維持した後、前記アナログ変換手段の出力結果を前記ビットセレクタに入力されたデジタルデータＮのアナログ変換値とすることを特徴とするものを提供する。
【００１１】
さらに、本発明の請求項２のＤ／Ａ変換器は、請求項１の前記補正タイミングにおいて、前記Ｄ／Ａ変換補正手段は、、前記差分器の正値出力に対しては前記第２Ｄ／Ａ変換器のフルスケール出力値を増大し、負値出力に対しては減少する対応変化することを特徴とするものを提供する。
【００１２】
さらに、本発明の請求項３のＤ／Ａ変換器は、請求項１の前記補正タイミングにおいて、前記Ｄ／Ａ変換補正手段は、前記差分器の正値出力に対しては前記増幅器の前記増幅率を減少し、前記差分器の負値出力に対しては前記増幅率を増大する対応変化することを特徴とするものを提供する。
【００１３】
また、上記の目的を達成するために、本発明の請求項４の磁気共鳴イメージング装置は、傾斜磁場コイル電源部が駆動する傾斜磁場コイルによる傾斜磁場によって放射される被検体からの磁気共鳴信号に基づいて、この被検体に関する画像を再構成する磁気共鳴イメージング装置であって、前記傾斜磁場コイル電源部は、デジタルタイムシーケンスデータを発生する制御コンピュータ部により制御される傾斜磁場データ生成部と、前記デジタルタイムシーケンスデータを量子化アナログ値に変換する請求項１に記載のＤ／Ａ変換器と、前記量子化アナログ値を前記傾斜磁場コイルの励磁電流とするレベルまで増幅する電流アンプとを具備したことを特徴とするものを提供する。
【発明の効果】
【００１４】
本発明によれば、低コストで、比較的高速の少ビット入力のＤ／Ａ変換器により、安価で、且つ高速で、リニアリティ精度が高く、高分解能の多ビットＤ／Ａ変換器を提供できる。また、高速、高精度の作動をする多ビットの高分解能のこのＤ／Ａ変換器により磁場コイルを駆動する磁気共鳴イメージング装置は、装置のコストを抑えて、且つ高速、高分解能のＭＲＩ画像の撮像を行うことができる
【発明を実施するための最良の形態】
【００１５】
本発明の実施形態について図面を用いて説明する。
【００１６】
図４は本実施形態に係る磁気共鳴イメージング装置（ＭＲＩ装置）の構成を示す図である。この図４に示すＭＲＩ装置は、静磁場磁石５１、傾斜磁場コイル５２、傾斜磁場コイル駆動電源部５３、寝台５４、寝台制御部５５、ＲＦコイルユニット５６ａ，５６ｂ，５６ｃ、送信部５７、選択回路５８、受信部５９および制御コンピュータ部６１、さらに、この制御コンピュータ部６１に接続した記憶部６２、入力部６４、表示部６３を具備する。また、傾斜磁場コイル駆動電源部５３は、制御コンピュータ部６１からの指示により傾斜磁場コイル５２の駆動に関するデジタル情報を発生する傾斜磁場データ生成部５３ｃ、このデジタル情報をアナログ値に変換するＤ／Ａ変換器５３ｂ、このアナログ値を傾斜磁場コイル５２の励磁電流に変換する電流アンプ５３ａを具備する。
【００１７】
静磁場磁石５１は、中空の円筒形をなし、内部の空間に一様な静磁場を発生する。この静磁場磁石５１としては、例えば永久磁石、超伝導磁石等が使用される。
【００１８】
傾斜磁場コイル５２は、中空の円筒形をなし、静磁場磁石５１の内側に配置される。傾斜磁場コイル５２は、互いに直交するＸ，Ｙ，Ｚの各軸に対応する３種のコイルが組み合わされている。傾斜磁場コイル５２は、上記の３種のコイルが傾斜磁場コイル駆動電源部５３からそれぞれ個別に電流供給を受けて、磁場強度がＸ，Ｙ，Ｚの各軸に沿って傾斜する傾斜磁場を発生する。なお、Ｚ軸方向は、例えば静磁場と同方向とする。Ｘ，Ｙ，Ｚ各軸の傾斜磁場は、例えば、スライス選択用傾斜磁場Ｇs、位相エンコード用傾斜磁場Ｇeおよびリードアウト用傾斜磁場Ｇrにそれぞれ対応される。スライス選択用傾斜磁場Ｇsは、任意に撮影断面を決めるために利用される。位相エンコード用傾斜磁場Ｇeは、空間的位置に応じて磁気共鳴信号の位相を変化させるために利用される。リードアウト用傾斜磁場Ｇrは、空間的位置に応じて磁気共鳴信号の周波数を変化させるために利用される。
【００１９】
被検体６０は、寝台５４の天板５４ａに載置された状態で傾斜磁場コイル５２の空洞（撮影口）内に挿入される。寝台５４は、寝台制御部５５により駆動され、天板５４ａをその長手方向（図４における左右方向）および上下方向に移動する。通常、この長手方向が静磁場磁石５１の中心軸と平行になるように寝台５４が設置される。
【００２０】
ＲＦコイルユニット５６ａは、１つまたは複数のコイルを円筒状のケースに収容して構成される。ＲＦコイルユニット５６ａは、傾斜磁場コイル５２の内側に配置される。ＲＦコイルユニット５６ａは、送信部５７から高周波パルス（ＲＦパルス）の供給を受けて、高周波磁場を発生する。
【００２１】
ＲＦコイルユニット５６ｂ，５６ｃは、天板５４ａ上に載置されたり、天板５４ａに内蔵されたり、あるいは被検体６０に装着される。そして撮影時には、被検体６０とともに傾斜磁場コイル５２の空洞内に挿入される。ＲＦコイルユニット５６ｂ，５６ｃは、それぞれ複数の要素コイルを備えるアレイコイルが利用され、被検体６０から放射される磁気共鳴信号を受信する。要素コイルのそれぞれの出力信号は、個別に選択回路５８に入力される。
【００２２】
送信部５７は、発振部、位相選択部、周波数変換部、振幅変調部および高周波電力増幅部を有している。発振部は、静磁場中における対象原子核に固有の共鳴周波数の高周波信号を発生する。位相選択部は、上記高周波信号の位相を選択する。周波数変換部は、位相選択部から出力された高周波信号の周波数を変換する。振幅変調部は、周波数変調部から出力された高周波信号の振幅を例えばシンク関数に従って変調する。高周波電力増幅部は、振幅変調部から出力された高周波信号を増幅する。そしてこの結果として送信部５７は、ラーモア周波数に対応するＲＦパルスをＲＦコイルユニット５６ａに供給する。
【００２３】
選択回路５８は、ＲＦコイルユニット５６ｂ，５６ｃから出力される多数の磁気共鳴信号からいくつかを選択する。そして選択回路５８は、選択した磁気共鳴信号を受信部５９へ与える。どのチャネルを選択するかは、制御コンピュータ部６１から指示される。
【００２４】
受信部５９は、前段増幅器、位相検波器およびアナログデジタル変換器を有する処理系を複数チャネル備えている。これら複数チャネルの処理系へは、選択回路５８が選択する磁気共鳴信号がそれぞれ入力される。前段増幅器は、磁気共鳴信号を増幅する。位相検波器は、前置増幅器から出力される磁気共鳴信号の位相を検波する。アナログデジタル変換器は、位相検波器から出力される信号をデジタル信号に変換する。受信部５９は、各処理系により得られるデジタル信号をそれぞれ出力する。
【００２５】
制御コンピュータ部６１は、図示していないＣＰＵやメモリ等を有しており、本実施形態のＭＲＩ装置を総括的に制御し、インタフェース部、データ収集部、再構成部および制御部の各機能部を有して構成されている。インタフェース部は、傾斜磁場コイル駆動電源部５３、寝台制御部５５、送信部５７、受信部５９および選択回路５８等の接続される各部間で授受される信号の入出力を行う。データ収集部は、受信部５９から出力されるデジタル信号を収集し、この収集結果、すなわち磁気共鳴信号データを、記憶部６２に格納する。再構成部は、記憶部６２に記憶された磁気共鳴信号データに対して、後処理、すなわちフーリエ変換等の再構成を実行し、被検体６０内の所望の核スピンのスペクトラムデータあるいは画像データを得ることができる。
【００２６】
記憶部６２は、磁気共鳴信号データと、スペクトラムデータあるいは画像データとを、患者毎に記憶する。
【００２７】
表示部６３は、スペクトラムデータあるいは画像データ等の各種の情報を制御コンピュータ部６１の制御部の制御下で表示する。表示部６３としては、液晶表示器などの表示デバイスを利用可能である。
【００２８】
入力部６４は、オペレータからの各種指令や情報入力を受け付ける。入力部６４は、マウスやトラックボールなどのポインティングデバイス、モード切り替えスイッチ等の選択デバイス、あるいはキーボード等の入力デバイスを適宜に利用可能である。
【００２９】
以上が本実施形態に係るＭＲＩ装置の全体的な構成である。本実施形態における特徴は、傾斜磁場コイル５２の駆動に関する多ビットのデジタル情報を、高精度の画質で、且つ高速にＭＲＩデータを取得する励磁電流に関するアナログ値に変換する傾斜磁場コイル駆動電源部５３のＤ／Ａ変換器機能回路１０ａにある。
【００３０】
（第１の実施形態）
以下に、傾斜磁場コイル駆動電源部５３を構成する高精度、高速のＤ／Ａ変換器回路について詳細に説明する。
【００３１】
図１（ａ）は、２つの少ビットＤ／Ａ変換器により、多ビットのＤ／Ａ変換を行う本願実施形態のＤ／Ａ変換器の機能ブロック構成図であり、同図（ｂ）は、本実施形態を医用ＭＲＩ装置の傾斜磁場コイルの駆動信号に使用した場合における、本実施形態のＤ／Ａ変換器の補正タイミングとＤ／Ａ変換作動タイミングの関係を例示したタイムチャートである。図２は、本実施形態において、変換デジタル入力の各ビットと、本実施形態を構成する２つの少ビットのＤ／Ａ変換器、例えば、これ等を１６ビット入力とした場合について、この２つのＤ／Ａ変換器それぞれのデジタル入力の各ビットとの関係を示す模式図。図３（ａ）は、本実施形態を構成するビットセレクタ、及び差分器と加算器の接続の詳細を示し、同図（ａ）には補正タイミングにおける接続状況を、同図（ｂ）には変換作動タイミングにおける接続状況をそれぞれ示す。
【００３２】
本実施形態の構成の詳細に付いて、図１（ａ）に示すブロック図により説明する。本実施形態の多ビットのＤ／Ａ変換器１０が変換処理するＮビットのデジタル入力のデータＮは、ＭＳＢからＬＳＢへ、ＮａビットのデータＮａ、ＮｃビットのデータＮｃ、ＮｂビットのデータＮｂの３セグメントから成るデータで構成されるものとする。
【００３３】
本実施形態の構成を示す図１（ａ）において、第１Ｄ／Ａ変換器１１及び第２Ｄ／Ａ変換器１２などにより構成される本実施形態の多ビットのＤ／Ａ変換器１０へ入力されるＮ（Ｎ＝Ｎａ＋Ｎｃ＋Ｎｂ）ビットのデジタル入力のデータＮは、Ｄ／Ａ変換器１０の入力端に備えられて、Ｎビット端子を有し、Ｎより少ないビット端子の第１チャンネル及び第２チャンネルの２組のデジタルデータチャンネルに分配出力するビットセレクタ１５に入力する。第１チャンネルには、入力ＮビットのＭＳＢ側の（Ｎａ＋Ｎｃ）ビットのデータが、第２チャンネルには、入力ＮビットのＬＳＢ側の（Ｎｂ＋Ｎｃ）ビットのデータが、それぞれ出力されるように分配する。
【００３４】
さらに、この第1チャンネルの各ビット端子は第１Ｄ／Ａ変換器１１の入力端子にＭＳＢ順を合せて接続し、第２チャンネルの各ビット端子は第２Ｄ／Ａ変換器１２の入力のＬＳＢ順を合せて接続する。
【００３５】
第1チャンネルのデータが入力された第１Ｄ／Ａ変換器１１のアナログ出力が、増幅器１３に入力されて、この増幅器１３は増幅率２Ｎｃで増幅を行って出力する。
【００３６】
第２チャンネルのデータが入力された第２Ｄ／Ａ変換器１２は、その量子化アナログ値をする。
【００３７】
増幅器１３の出力と第２Ｄ／Ａ変換器１２の出力を加算器１４に入力し、その加算結果を本願実施形態の多ビットのＤ／Ａ変換器１０の量子化アナログ変換値として、前記ビットセレクタ１５の変換値タイミングの設定期間に出力する。
【００３８】
増幅器１３の出力に対し、第２Ｄ／Ａ変換器１２の出力を減算する差分器１６にそれぞれ出力が入力され、その減算結果を少ビットの２つのＤ／Ａ変換器１１、１２の量子化アナログ変換値の補正データとして、差分器１６は前記ビットセレクタ１５の補正タイミングの設定期間に出力する。
【００３９】
差分器１６の出力は、この出力のラッチ機能回路を含むゲインコントローラ１７に入力する。このゲインコントローラ１７は、その入力に対し、第２Ｄ／Ａ変換器１２のフルスケール出力値V２fulを変化する制御回路で、例えば、上述の第２Ｄ／Ａ変換器１２の出力を減算する接続の場合、差分器１６の出力が正値の場合には、これをラッチしてフルスケール出力値V２fulを小さく減少し、負値の場合にはてフルスケール出力値V２fulを大きく増大するように、第２Ｄ／Ａ変換器１２の出力量子化アナログ値を変化させる構成が成される。ゲインコントローラ１７のラッチ機能回路は、補正タイミングの設定期間の終了で、その時点の差分器１６の出力値をラッチ、維持する。
【００４０】
次に、上記の構成による本実施形態の多ビットのＤ／Ａ変換器１０の作用及び作動について説明する。なお、説明において、実施形態の具体的な数値例として、１６ビットＤ／Ａ変換器２個を用いて２０ビットのＤ／Ａ変換器を構成する例をあげる。この例では、上記で一般的な数値とした各数値は、図２の変換器２１と変換器２２ａとの対を組とし、共通するＮｃビットはビット２３とビット２２ａで、Ｎ＝２０、Ｎａ＝Ｎｂ＝４、Ｎｃ＝１２、（Ｎａ＋Ｎｃ）＝（Ｎｃ＋Ｎｂ）＝１６である。
【００４１】
なお、図２には、例えば、全２４ビットとする変換器２２ｂ、或いは全３１ビットとする変換器２２ｉ例示している。共通とするＮｃビットは、それぞれビット２４ａ、或いはビット２５ａが対応する。
【００４２】
本実施形態の多ビットのＤ／Ａ変換器１０は、図１（ｂ）に示す補正設定フラグ１０１ａ、１０１ｂ、・・・と、ＤＡ変換設定フラグ１０２ａ、１０２ｂ、・・・とにより制御される補正モードと変換モードの２つの作動モードを組み合わせてＤ／Ａ変換が行われる。
【００４３】
補正フラグ１０１ａ、１０１ｂ・・・が立つ補正モードでは、ビットセレクタ１５は、図３（ａ）に接続状況を模式的に示すように、Ｎビットの入力デジタルデータＮの中間部ビットである入力デジタルデータＮｃを、そのＮｃビットの全てを「１」とし、第１Ｄ／Ａ変換器１１のＬＳＢ側から順次、ＭＳＢ方向へ対応ビット数まで配分し、一方第２Ｄ／Ａ変換器１２のＭＳＢ側から降順に、ＬＳＢ方向へ対応するビット数まで降順に配分する。更に、この補正モードでは、第１Ｄ／Ａ変換器１１のＭＳＢのＮａビットに対応する各ビット入力と、第２Ｄ／Ａ変換器１２のＬＳＢのＮｂビットに対応する各ビット入力とは、それぞれ「０」を入力するように設定される。
【００４４】
一方、ＤＡ変換設定フラグ１０２ａ、１０２ｂ、・・・が立つ変換モードでは、ビットセレクタ１５は、図３（ｂ）に接続状況を同じく模式的に示すように、Ｎビットからなる入力デジタルデータＮのＭＳＢ側の（Ｎａ＋Ｎｃ）ビットである入力デジタルデータ（Ｎａ＋Ｎｃ）を、第１Ｄ／Ａ変換器１１のＭＳＢ側から順次、ＬＳＢ方向へ対応ビット数まで配分する。一方第２Ｄ／Ａ変換器１２のＭＳＢ側からビット降順に、対応するＬＳＢ方向へＮｃビットまで、入力デジタルデータＮのデータＮｃとの接続を断って、それぞれ「０」を入力するように設定する。入力デジタルデータＮのＬＳＢ側のデータＮｂは、第２Ｄ／Ａ変換器１２のＬＳＢのＮｂビットに対応する各ビット入力に入力するように設定する。
【００４５】
すなわち、本実施形態のＤ／Ａ変換器１０は、図１（ｂ）のタイムチャートに図示するように、補正タイミング１０５とＤ／Ａ変換タイミング１０６の２つの作動モードが、交互に操作、作動するように、ビットセレクタ１５が制御される。
【００４６】
補正タイミング１０５の動作モードでは、補正クロック信号１０３ａ−１〜１０３ａ−ｎが、上述のようにビットセレクタ１５を補正モードに設定し、入力デジタルデータＮの２つのＤ／Ａ変換器１１、１２へ共通に入力されるＮｃ部分のビットデータを全て「１」に、他を「０」にしたデータを入力する。したがって、この補正タイミングでは、２つのＤ／Ａ変換器１１、１２へ、それぞれ同値のデジタルデータを入力することになり、これ等の出力の差分結果、すなわち差分器１６の出力１０７は、２つのＤ／Ａ変換器間の出力誤差となる。
【００４７】
この差分器１６の出力（電圧）値に対応した制御信号値は、図３（ａ）に示すラッチ回路１７ａが補正タイミングの期間で解放され、変換タイミングの期間ではラッチが作動し入力デジタルデータＮに同期して保持されて、ゲインコントローラ１７ｂに入力される。このゲインコントローラ１７ｂは、例えば第２Ｄ／Ａ変換器出力が減算端子に入力される差分器１６で、上述の構成で説明したように、フルスケール出力値V２fulを変化する制御により、正値のラッチ回路１７ａ出力に対し、第２Ｄ／Ａ変換器１２の出力量子化アナログ値を大きくするように変化させ、負値に対しては小さくするように変化させる。この変化は、補正タイミングの次のクロックで差分器１６の誤差分出力１０７ａ、１０７ｂが減少されて、補正タイミングの期間内のクロックで順次、２つのＤ／Ａ変換器１１、１２間の誤差が補正され、出力値の差が小さくなる。例えば、補正タイミングの期間をミリ秒程度に設定すれば、Ｈ／Ａ変換器１１、１２応答速度を２マイクロ秒程度、ゲインコントローラ部１７の応答も含めて５マイクロ秒程度で1クロックを完了することができるので、充分収斂することになる。
【００４８】
なお、２つの２つのＤ／Ａ変換器１１、１２間の誤差を補正するには、上述の第２Ｄ／Ａ変換器１２の出力を補正調整することに替えて、第２Ｄ／Ａ変換器１２を安定化電源により駆動し、第１Ｄ／Ａ変換器１１の出力に接続する増幅器１３の増幅率２Ｎｃを、正値のラッチ回路１７ａ出力に対しては僅かに下げて、負値には僅かに上げる制御を行っても、上述と同様の補正の結果を得ることができる。この第１Ｄ／Ａ変換器１１の増幅率調整では、第１Ｄ／Ａ変換器出力が第２Ｄ／Ａ変換器に対して補正されて、２つのＤ／Ａ変換器１１、１２間の誤差を同様に補正することができる。
【００４９】
補正タイミング１０５の期間終了の時点で、ラッチ回路１７ａからの制御信号値が維持（ラッチ）されて、その後はＤ／Ａ変換器１１、１２間の誤差補正が維持され、次ぎのＤ／Ａ変換タイミング１０６へと時間の経過をして、変換モードとなる。
【００５０】
変換モードでは、ＤＡ変換設定フラグ１０２ａ、１０２ｂ、・・・が立ち、ビットセレクタ１５は、図３（ｂ）に示すように接続、設定する。すなわち、上述したように、入力デジタルデータＮのＭＳＢ側の（Ｎａ＋Ｎｃ）ビットのデータ（Ｎａ＋Ｎｃ）が、第１Ｄ／Ａ変換器１１のＭＳＢ側から降順でそれぞれ対応する各ビットに、第２Ｄ／Ａ変換器１２のＭＳＢ側のＮｃビットの各入力は、データＮの入力を停止し、「０」が、ＬＳＢ側のＮｂビットには、データＮのＬＳＢ側の対応するデータＮｂが、それぞれ接続される設定をする。
【００５１】
Ｄ／Ａ変換タイミングの期間内のクロックで、入力デジタルデータＮが、Ｄ／Ａ変換器１０に順次入力されると、変換の補正が設定される第２Ｄ／Ａ変換器１２は入力されたデータＮｂの量子化アナログ変換値を出力し、第１Ｄ／Ａ変換器１１は入力されたデータ（Ｎａ＋Ｎｃ）の量子化アナログ変換値を出力し、更にこの変換値を増幅器１３が、第２Ｄ／Ａ変換器１２の最大変換値の２Ｎｂに相当する増幅率で増幅して出力する。２つのＤ／Ａ変換器１１、１２の出力が加算器１４で加算されて、入力デジタルデータＮの変換された量子化アナログ値として出力１０８される。変換タイミングにおける所定のクロックの終了、タイミング期間の終了、或いは変換すべき入力デジタルデータＮの一連データ列の終了により、変換モードを終了する。
【００５２】
更に、引き続くＤ／Ａ変換を行うために、再度の補正モードを繰返すか、或いは、先行した補正モードにおけるゲインコントローラ１７ｂのラッチデータを維持して、Ｄ／Ａ変換を継続するか、の何れかが変換のシーケンスの設計において設定されて、続く変換が実施される。図１（ｂ）の例示では、再度の補正モードを行うタイムシーケンスを示している。
【００５３】
駆動電源の安定性も含めた２つの少ビットで高速のＤ／Ａ変換器１１、１２のそれぞれの出力特性が長時間に亘り安定している場合には、補正モードを実施する補正タイミングの設定頻度を、上述の変換と交互に行う場合より少なくしても良いことは言うまでもない。例えば、Ｄ／Ａ変換器１０の通電起動の直後にのみ補正モードをシーケンスで実施、或いは、差分器１６の出力を表示して、フルスケール出力値V２fulをマニュアルで変更する、または、Ｄ／Ａ変換器１０の製造組立において、図３（ａ）の差分器１６、ラッチ回路１７ａ、及びゲインコントローラ１７ｂと同様に構成した補正治具回路を一時的に接続して、フルスケール出力値V２fulを製品出荷時の調整・設定とするように実施しても良い。
【００５４】
また、２つのＤ／Ａ変換器１１、１２間の補正を、差分器１６の出力の正負により増幅器１３の増幅率を減増する調整を行い、差分器１６の出力がゼロとなる増幅率に設定する第１Ｄ／Ａ変換器１２の出力を補正する補正タイミングによっても、同様の補正性能を得ることができる。
【００５５】
本実施形態によれば、多ビットのＤ／Ａ変換器を、高速作動する複数の少ビットＤ／Ａ変換器を組み合わせて構成し、これ等の少ビットＤ／Ａ変換器の特性バラツキを、共通に入力されるデジタルデータにより、一方の少ビットＤ／Ａ変換器の出力を補正するので、直線性が優れた高精度の安価で高速作動する高分解能のＤ／Ａ変換器を提供することができる。
【００５６】
（第２の実施形態）
医用検査に使用される磁気共鳴イメージング装置の傾斜磁場コイルを、本実施形態のＤ／Ａ変換器により駆動することは、好適と成る。例えば、図１（ｂ）に図示したように、Ｄ／Ａ変換タイミング１０６において傾斜磁場コイルのデジタルによる駆動信号が入力されてＤ／Ａ変換結果１０８ａ−１、１０８ａ−ｊ、１０８ｂ、がコイルを駆動し、ＭＲ画像データを収集する。一方、このＭＲ画像データ収集の期間、例えば１分乃至数分の直前に、補正タイミングを数ミリ秒の期間で設け、ビットＮｃにデータを入力する補正のビットセレクタの接続により、本実施形態のＤ／Ａ変換器の複数の少ビットＤ／Ａ変換器間の補正（差分器出力１０７ａ、１０７ｂ）を行う。この補正タイミングと変換タイミングのタイムシーケンスを、磁気共鳴イメージング装置の制御コンピュータ（ＣＰＵ）部に制御手順として予め設定して、所望の検査パターンを実施する。
【００５７】
図５は、本願発明の第２の実施形態に係る図４に示す磁気共鳴イメージング装置（ＭＲＩ装置）の傾斜磁場コイル駆動電源部５３について、その構成を示す回路ブロック図である。本実施形態である磁気共鳴イメージング装置の傾斜磁場コイル駆動電源部５３のＤ／Ａ変換器回路部分は、前述の第１の実施形態に係る図１（ａ）に示したＤ／Ａ変換器１０により構成される。図１（ａ）のＤ／Ａ変換器１０は、図４若しくは図５には、ビットセレクタ１５と主たる構成の２つのＤ／Ａ変換器１１，１２からなる上下位ビット分割Ｄ／Ａ変換回路１０ａとして示す。
【００５８】
本実施形態のＭＲＩ装置に実装される傾斜磁場コイル駆動電源部５３においては、図４に示すように、制御コンピュータ部６１からＸ，Ｙ，Ｚの各軸に対応して形成する傾斜磁場の情報が、先ず、傾斜磁場データ生成部５３ｄに入力される。この傾斜磁場データ生成部５３ｄでは、入力された情報に基づいて、Ｘ，Ｙ，Ｚの各軸に沿って傾斜する磁場のデジタルデータの磁場タイムシーケンスデータと、上下位ビット分割Ｄ／Ａ変換回路１０ａが補正タイミング或いは変換タイミングのフラグ信号が、制御コンピュータ部６１から出力される指示信号により生成され、そのデジタルデータ或いはデジタル信号それぞれがビットセレクタ１５へ入力される。図５には、例えば、ビットセレクタ１５へ入力するデータは２０ビットであり、これを上位側、下位側に端部の２ビットを重複してそれぞれ１２ビットを第１、第２のＤ／Ａ変換器１１，１２へ入力し、アナログ値へ変換する場合について、デジタル線（ビット）数及びアナログ線を示す。
【００５９】
ビットセレクタ１５では、傾斜磁場データ生成部５３ｄが出力する補正タイミング或いは変換タイミングのフラグ信号により、後段の第１、第２のＤ／Ａ変換器１１，１２へ入力するビットデータを切り替える。補正タイミングの切り替えでは、補正用データすなわち重複するビット（図５の例示では２ビット）を「１」に、他のビットを「０」とする設定に切り替える。変換タイミングでは、変換データすなわち図５の例示の２０ビット入力では、ＭＳＢ側１２ビットを第１Ｄ／Ａ変換器１１の入力に、ＬＳＢ側の重複ビット（２ビット）を除く１０ビットを第２Ｄ／Ａ変換器１２の入力に、それぞれ傾斜磁場データ生成部５３ｄから出力される傾斜磁場データ値（デジタル信号２０ビット）を設定する接続切り替える。
【００６０】
補正タイミングにおいては、上下位ビット分割Ｄ／Ａ変換器１０ａの２つのＤ／Ａ変換器１１，１２それぞれには、第１Ｄ／Ａ変換器の出力の増幅も含めれば、同値のデジタルデータが入力されることになるので、この２つの変換結果を差分する差分器１６の出力は、その時点のこれ等Ｄ／Ａ変換器の設置設定条件における変換誤差を示すことになる。
【００６１】
補正タイミング期間の各クロックにおいて、この変換誤差値をラッチ回路／ゲインコントローラ１７のラッチ回路によりラッチホールドする。そして、フルスケール出力値V２fulを変化する同じくラッチ回路／ゲインコントローラ１７のゲインコントローラが、例えば第２Ｄ／Ａ変換器出力が引き算端子に入力される図５の接続では、ラッチ回路出力の正値の変換誤差値に対し、第２Ｄ／Ａ変換器１２の出力量子化アナログ値を大きくするように変化させ、負値に対しては小さくするように変化させる。ラッチ回路の時定数をクロック周期に調整し、補正タイミングの期間内のクロックで順次、２つのＤ／Ａ変換器１１、１２間の誤差が補正され、差分器１６の出力値が小さくなり、補正タイミング中に収斂する。
【００６２】
変換タイミングでは、補正タイミングにより出力補正が成された２つのＤ／Ａ変換器１１、１２に、ビットセレクタ１５により、重複する中央のビットを一方のＤ／Ａ変換器には接続しない入力ビットの設定、すなわち、例えば図５に図示するように、入力データのＭＳＢ側１６ビットを第１Ｄ／Ａ変換器１１にフルビット入力とし、残りＬＳＢ側４ビットを第２Ｄ／Ａ変換器１２に入力し、ＭＳＢ側８ビットには「０」を入力する設定をおこなう。このように入力ビットの対応が設定された上下位ビット分割Ｄ／Ａ変換回路１０ａの加算器１４の出力、すなわち上下位ビット分割Ｄ／Ａ変換回路１０ａの出力には、ビットセレクタ１５に接続した傾斜磁場データ生成部５３ｄからの傾斜磁場の励磁電流の関係するデジタルの傾斜磁場データのアナログ変換結果が、例えば、図１（ｂ）に示すＤ／Ａ変換結果アナログ値１０８ａ−１、・・・１０８ａ−ｊ、１０８ｂのように出力される。
【００６３】
上下位ビット分割Ｄ／Ａ変換回路１０ａの変換結果は、電流アンプ５３ａに入力されて、傾斜磁場コイル５２の励磁電流に対応する電流値レベルまで増幅され、各軸のコイル（図４には纏めて傾斜磁場コイル５２として図示）に供給される。
【００６４】
このＭＲ画像データ収集の期間、例えば１分乃至数分の直前に、補正タイミングを数ミリ秒の期間で設け、重複するビットＮｃにデータを入力する補正のビットセレクタの接続により、本実施形態のＤ／Ａ変換器の複数の少ビットＤ／Ａ変換器間の補正（差分器出力１０７ａ、１０７ｂ）を行う。この補正の処理は、ＭＲ画像データの収集の時間に比べて短時間で行えるので、ＭＲＩ検査に何ら支障を及ぼすこと無く、高分解能並びに高精度の画像データを得ることができる
なお、上述では補正タイミングにおける第２Ｄ／Ｈ変換器のフルスケール出力値V２fulを調整する上下位ビット分割Ｄ／Ａ変換回路１０ａの２つのＤ／Ａ変換器１１、１２間の補正を示したが、差分器１６の出力の正負により増幅器１３の増幅率を減増する調整を行い、差分器１６の出力がゼロとなる増幅率に設定する第１Ｄ／Ａ変換器１２の出力を補正する補正タイミングによっても、同様の補正性能を得ることができる。
【００６５】
本実施形態によれば、磁気共鳴イメージング装置（ＭＲＩ装置）の傾斜磁場コイルの駆動電源に、高速で作動する少ビット入力のＤ／Ａ変換器複数による分割並列変換するＤ／Ａ変換器を備える。この分割並列変換するＤ／Ａ変換器は、予め補正タイミングにおいて、これ等複数のＤ／Ａ変換器相互の出力補正を行った後、この補正設定を維持した変換タイミングにおいて、傾斜磁場コイル励磁電流に関するデジタルデータを、これ等複数のＤ／Ａ変換器がＭＳＢ側、ＬＳＢ側に分割・並列変換して高速で、高精度、高分解能のアナログ値を出力するＤ／Ａ変換器を具備するので、形成される傾斜磁場の精度、品質が向上し、画質を向上させた高精度、高分解能のＭＲ画像を高速に得ることができる磁気共鳴イメージング装置を提供できる。
【００６６】
また、この補正の処理は、ＭＲ画像データの収集の時間に比べて短時間で行えるので、ＭＲＩ検査に何ら支障を及ぼすこと無く、高分解能並びに高精度の画像データを得ることができる傾斜磁場コイルの駆動電源を提供できる。
【００６７】
また、構成する少ビットＤ／Ａ変換器は、高速処理を行うものが安価に入手できるので、コストを抑えた磁気共鳴イメージング装置（ＭＲＩ装置）を提供できる。
【図面の簡単な説明】
【００６８】
【図１】本願実施形態のＤ／Ａ変換器の機能ブロック構成図、及びその補正タイミングとＤ／Ａ変換作動タイミングの関係を例示したタイムチャート。
【図２】本実施形態を構成する２つのＤ／Ａ変換器のデジタル入力各ビットと、デジタル入力各ビットとの関係の模式図。
【図３】本実施形態の補正タイミング及び変換作動タイミングのビットセレクタ、及び差分器と加算器の接続状況を示す図。
【図４】第２の実施形態の磁気共鳴イメージング装置（ＭＲＩ装置）の構成図。
【図５】第２の実施形態の磁気共鳴イメージング装置（ＭＲＩ装置）の傾斜磁場コイル駆動電源部５３について、その構成を示す回路ブロック図。
【符号の説明】
【００６９】
１０・・・多ビットのＤ／Ａ変換器、
１０ａ・・・上下位ビット分割Ｄ／Ａ変換回路、
１１・・・第１Ｄ／Ａ変換器、
１２・・・第２Ｄ／Ａ変換器、
１３・・・増幅器、
１４・・・加算器、
１５・・・ビットセレクタ、
１６・・・差分器、
１７・・・コントローラ、
１７ａ・・・ラッチ回路、
１７ｂ・・・ゲインコントローラ、
２１、２２ａ、２２ｂ、２２ｉ・・・変換器、
２３、２３ａ、２４ａ、２５ａ・・・Ｎｃビットに対応するビット、
５１・・・静磁場磁石、
５２・・・傾斜磁場コイル、
５３・・・傾斜磁場コイル駆動電源部、
５３ａ・・・電流アンプ、
５３ｄ・・・傾斜磁場データ生成
５４・・・寝台、
５４ａ・・・天板、
５５・・・寝台制御部、
５６ａ、５６ｂ、５６ｃ・・・ＲＦコイルユニット、
５７・・・送信部、
５８・・・選択回路、
５９・・・受信部、
６０・・・被検体、
６１・・・制御コンピュータ部、
６２・・・記憶部、
６３・・・表示部、
６４・・・入力部、
１０１ａ、１０１ｂ・・・補正設定フラグ１、
１０２ａ、１０２ｂ・・・ＤＡ変換設定フラグ、
１０３ａ−１〜１０３ａ−ｎ、１０３ｂ−１〜・・・補正クロック信号、
１０４ａ−１〜１０４ａ−ｍ、１０４ｂ−１〜・・・Ｄ／Ａ変換クロック信号、
１０５・・・補正参照データ値、
１０６・・・変換データ値、
１０７・・・補正（差分器）出力、
１０８ａ、１０８ｂ、１０８ｎ・・・Ｄ／Ａ変換結果出力。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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