(57)【要約】【課題】金属または金属シリサイドを含む制御電極と蓄積電荷層との間に設けられる絶縁膜の薄膜化に伴う絶縁耐圧不足およびリーク電流の増加を抑制できる半導体装置を提供すること。【解決手段】複数のメモリセルが並んだメモリセルアレイを含む半導体装置であって、前記メモリセルは、半導体基板上に設けられた第１の絶縁膜１１と、第１の絶縁膜１１上に設けられた蓄積電荷層１２，１８と、蓄積電荷層１２，１８上に設けられた第２の絶縁膜１９−２３と、蓄積電荷層１２，１８上に第２の絶縁膜１９−２３を介して設けられ、金属シリサイドを含む制御電極２９とを具備してなり、前記メモリセルのチャネル幅方向において、制御電極２９の下部角部２４は、半導体で構成され、かつ、前記金属を含まないことを特徴とする。【選択図】      図１４
2008140913.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが並んだメモリセルアレイを含む半導体装置であって、
前記メモリセルは、
半導体基板上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられた蓄積電荷層と、
前記蓄積電荷層上に設けられた第２の絶縁膜と、
前記蓄積電荷層上に前記第２の絶縁膜を介して設けられ、金属または金属シリサイドを含む制御電極とを具備してなり、
前記メモリセルのチャネル幅方向において、前記制御電極の下部角部は、半導体で構成され、かつ、金属または金属シリサイドを含まないことを特徴とする半導体装置。
【請求項２】
隣接する蓄積電荷層間の制御電極の下部全体が前記半導体で構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御電極は、Ｃｏ、Ｎｉ、Ｔｉ、Ａｌ、Ｗ、ＣｕおよびＰｔの少なくとも一つを含むことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１の絶縁膜はトンネル絶縁膜であることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２の絶縁膜はシリコン酸化膜よりも誘電率が高い高誘電率膜であることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属または金属シリサイドを含む制御電極を備えた半導体装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩの高密度化に伴い、キャパシタ絶縁膜、ゲート絶縁膜は、薄膜化の一途をたどっている。薄膜化に伴うリーク電流の上昇を避けるために、三次元構造のセルを導入したり、誘電率が高い絶縁膜の採用が試みられている。
【０００３】
例えば、フラッシュメモリにおいては、浮遊ゲート電極と制御ゲート電極との間に設けられる絶縁膜（ゲート電極間絶縁膜）として、ＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の三層積層膜）、Ａｌ2 Ｏ3 膜などの高誘電率膜を用いるとともに、メモリセルを三次元構造にしてゲート電極間絶縁膜の面積を大きくすることにより、ゲート電極間絶縁膜にかかる電界を抑制し、リーク電流の増加を抑えてきた。
【０００４】
しかしながら、さらなる微細化（ハーフピッチ３２ｎｍ世代以降）に伴う、ゲート電極間絶縁膜の薄膜化により、以下の問題が無視できなくなってきている。すなわち、制御ゲート電極の下部角部に電界が集中し、該下部角部におけるゲート電極間絶縁膜の絶縁耐圧不足およびリーク電流の増加が無視できなくなるという問題が生じる（特許文献１）。
【特許文献１】特開２０００−２００８４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、金属または金属シリサイドを含む制御電極と蓄積電荷層との間に設けられる絶縁膜の薄膜化に伴う絶縁耐圧不足およびリーク電流の増加を抑制できる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、複数のメモリセルが並んだメモリセルアレイを含む半導体装置であって、前記メモリセルは、半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた蓄積電荷層と、前記蓄積電荷層上に設けられた第２の絶縁膜と、前記蓄積電荷層上に前記第２の絶縁膜を介して設けられ、金属または金属シリサイドを含む制御電極とを具備してなり、前記メモリセルのチャネル幅方向において、前記制御電極の下部角部は、半導体で構成され、かつ、金属または金属シリサイドを含まないことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、金属または金属シリサイドを含む制御電極と蓄積電荷層との間に設けられる絶縁膜の薄膜化に伴う絶縁耐圧不足およびリーク電流の増加を抑制できる半導体装置を実現できるようになる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら本発明の実施形態を説明する。
【０００９】
図１−図１４は、本実施形態の半導体装置の製造方法を示す断面図である。本実施形態の半導体装置はフラッシュメモリを含む。図１−図１０および図１３は、該フラッシュメモリを構成する複数のメモリセルのチャネル幅方向の断面図である。また、図１１および図１２は、上記フラッシュメモリを構成する複数のメモリセルのチャネル長方向の断面図である。
【００１０】
［図１］
ｐ型シリコン基板１０（もしくはｎ型シリコン基板の表面に形成されたｐ型ウエル）上にトンネル絶縁膜１１が形成される。トンネル絶縁膜１１は、例えば、トンネル酸化膜１１であり、その厚さは１−１５ｎｍ程度である。
【００１１】
トンネル絶縁膜１１上に浮遊ゲート電極（電荷蓄積層）の一部（下部）となる第１の導電膜１２がＣＶＤプロセスにより形成される。第１の導電膜１２の厚さは、１０−２００ｎｍ程度である。第１の導電膜１２は、例えば、多結晶シリコン膜である。
【００１２】
第１の導電膜１２上にシリコン窒化膜１３、シリコン酸化膜１４がＣＶＤプロセスにより順次形成される。シリコン窒化膜１３の厚さは、５０−２００ｎｍ程度である。シリコン酸化膜１４の厚さは、５０−４００ｎｍ程度である。
【００１３】
フォトリソグラフィプロセスによりシリコン酸化膜１４上にレジストパターン１５が形成される。
【００１４】
［図２］
レジストパターン１５をマスクに用いて、シリコン酸化膜１４をエッチングすることにより、シリコン酸化膜１４にレジストパターン１５のパターンが転写される。レジストパターン１５が除去され、その後、シリコン酸化膜１４をマスクに用いて、シリコン窒化膜１３、第１の導電膜１２、トンネル絶縁膜１１、シリコン基板１０を順次エッチングすることにより、素子分離溝（shallow trench）１６が形成される。このエッチングの後に、エッチングにより形成された断面のダメージを除去するための高温後酸化プロセスが行われる。その結果、素子分離溝の底面および側面のシリコン基板１０の表面にはシリコン酸化膜（不図示）が形成される。
【００１５】
［図３］
素子分離溝１６内が埋め込まれるように全面上に素子分離絶縁膜１７が形成される。素子分離絶縁膜１７の厚さは、２００−１５００ｎｍ程度である。ここでは、素子分離絶縁膜１７はシリコン酸化膜とするが、他の絶縁膜でも構わない。窒素雰囲気または酸素雰囲気中での高温熱処理により、素子分離絶縁膜１７の密度が高められる（高密度化処理）。
【００１６】
［図４］
シリコン窒化膜１３をストッパーに用いて、ＣＭＰプロセス（Chemical Mechanical Polishing）により、表面が平坦化され、その後、シリコン酸化膜と選択比をもってエッチングすることが可能な溶液、例えば、ホット燐酸を用いて、シリコン窒化膜１３が除去される。
【００１７】
本実施形態では、ＳＴＩ（Shallow Trench Isolation）を形成するに際して、シリコン窒化膜１３およびシリコン酸化膜１４の積層膜をマスクとして用いているが、膜厚および反応性イオンエッチング条件を適切にすれば、単層のシリコン窒化膜、単層のシリコン酸化膜、あるいは、他の単層および／または多層の絶縁膜のいずれでもシリコンとの選択比が取れる材料であれば、マスク材として用いることが可能である。
【００１８】
［図５］
ＣＶＤプロセス等の段差被覆性に優れたプロセスを用いて、シリコン窒化膜１３が除去されて生じた溝が埋め込まれるように、全面上に浮遊ゲート電極の一部（上部）を構成する第２の導電膜１８が形成される。第２の導電膜１８は第１の導電膜１２よりも厚い。第２の導電膜１８は、例えば、多結晶シリコン膜である。
【００１９】
［図６］
素子分離絶縁膜１７をストッパーに用いて、ＣＭＰプロセスにより、表面（第１の導電膜１８、素子分離絶縁膜１７）が平坦化され、その後、シリコン窒化膜と選択比をもってエッチングすることが可能な方法により、素子分離絶縁膜１７を選択的に後退させることにより、第２の導電膜１８の下部を除いた部分の側面を露出させる。上記エッチングは、ウエットおよびドライのいずれも可能である。
【００２０】
［図７］
第２の導電膜（浮遊ゲート電極）１８の上面および側面の上に、シリコン酸化膜よりも誘電率が高い、多層構造のゲート電極間絶縁膜１９−２３が形成される。
【００２１】
具体的には、シリコン窒化膜１９（厚さ：１−５ｎｍ）、シリコン酸化膜２０（厚さ：１−５ｎｍ）、高誘電率膜としてのＡｌ2 Ｏ3 膜２１（厚さ：１−１０ｎｍ）、シリコン酸化膜２２（厚さ：１−５ｎｍ）、シリコン窒化膜２３（厚さ：１−５ｎｍ）が順次形成される。各膜１９−２３の厚さは半導体装置の性能により適宜設定される。ゲート電極間絶縁膜１９−２３として、シリコン窒化膜よりも誘電率が高い単層または多層構造の絶縁膜を用いても構わない。
【００２２】
なお、本実施形態では、高誘電率膜としてＡｌ2 Ｏ3 膜２１が使用されているが、それ以外にも、例えば、比誘電率が１０程度であるマグネシウム酸化物（ＭｇＯ）膜，比誘電率が１６程度であるイットリウム酸化物（Ｙ2 Ｏ3 ）膜，比誘電率が２２程度であるハフニウム酸化物（ＨｆＯ2 ）膜，ジルコニウム酸化物（ＺｒＯ2 ）膜およびランタン酸化物（Ｌａ2 Ｏ3 ）膜のいずれか1つの単層膜が使用可能である。さらには、ハフニウムシリケート（ＨｆＳｉＯ）膜やハフニウム・アルミネート（ＨｆＡｌＯ）膜のような３原型の化合物からなる絶縁膜でも良い。すなわち、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）のいずれか１つの元素を少なくとも含む酸化物もしくは窒化物であっても使用可能である
また、本実施形態では、ゲート電極間絶縁膜の構造としては、シリコン窒化膜／シリコン酸化膜／高誘電率膜／シリコン酸化膜／シリコン窒化膜の積層構造について示したが、それ以外の構造、例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造、シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜の積層構造も半導体装置の性能によって適宜選択することが可能である。さらには、単層でも構わない。浮遊ゲート電極および制御ゲート電極が多結晶シリコン膜で構成されている場合、ゲート電極間絶縁膜はインターポリ絶縁膜とも呼ばれる。
【００２３】
［図８］
シリコン窒化膜２３上に多結晶シリコン膜２４が形成される。多結晶シリコン膜２４の厚さは、例えば、１０ｎｍである。
【００２４】
［図９］
多結晶シリコン膜２４を選択的かつ異方的にエッチングすることにより、第２の導電膜（浮遊ゲート電極）１８間で挟まれたゲート電極間絶縁膜１９−２３の下部底の角部、つまり、電界集中の発生する部分に、制御ゲート電極の一部を構成する多結晶シリコン膜２４（電界集中緩和部材）が残置される。
【００２５】
上記エッチングは、例えば、ＲＩＥ（Reactive Ion Etching）を用いて行われ、その条件は、例えば、ＲＩＥを用いた通常のＲＩＥサイドウォール残しの条件においてエッチング時間を３倍から１０倍にしたものである。
【００２６】
多結晶シリコン膜２４は、ゲート電極間絶縁膜１９−２３の下部底の角部に加え、ゲート電極間絶縁膜１９−２３の上面の一部に残置されても構わない。
【００２７】
その後、多結晶シリコン膜２４の表面に薄い酸化膜（不図示）が形成される。薄い酸化膜とは、多結晶シリコン膜２４と図１４の工程で形成される制御ゲート電極２９とが電気的に接続される厚さを有する酸化膜である。
【００２８】
上記酸化膜は、例えば、５ｐｐｍのＯ3 を含む純水中に基板を３０分間浸水することにより形成される。上記酸化膜は、多結晶シリコン膜２４と図１０の工程で形成されるＣｏ膜２８との反応（シリサイデーション）を防止するための膜（反応防止膜）である。
【００２９】
本実施形態の製造方法は、上記酸化膜（反応防止膜）を形成するための特別の工程を含むが、多結晶シリコン膜２４の表面に形成される自然酸化膜を上記酸化膜（反応防止膜）として使用することにより、上記工程を省くことも可能である。
【００３０】
［図１０，図１１］
制御ゲート電極となる多結晶シリコン膜２５が形成され、その後、リソグラフィプロセスおよびエッチングプロセス（例えばＲＩＥプロセス）により、多結晶シリコン膜２５は制御ゲート電極状に加工される。多結晶シリコン膜２５の厚さは、例えば、４０ｎｍである。なお、図１１は、図１０のＡ−Ａ断面図（チャネル長方向の断面図）である。
【００３１】
ここで、図９の多結晶シリコン膜２４のエッチング工程はエッチング装置内で行われ、図１０，図１１の多結晶シリコン膜２５の形成は成膜装置内で行われる。そのため、エッチング装置から成膜装置に基板を移動する際に、多結晶シリコン膜２４の表面に自然酸化膜を形成することが可能となる。すなわち、上述したような、５ｐｐｍのＯ3 を含む純水中に基板を３０分間浸水する方法を用いなくても、多結晶シリコン膜２４の表面に薄い酸化膜（反応防止膜）を形成することは可能である。
【００３２】
［図１２］
ゲート構造１１，１２，１８−２３，２５をマスクにして、シリコン基板１０の表面にｎ型不純物を導入し、その後、熱処理を行うことにより、一対のソース／ドレイン領域２６が自己整合的に形成される。このようにしてメモリセルが得られる。図１２には、二つのメモリセルしか示されていないが、実際には、記憶容量に対応した多数のメモリセルが形成され、複数のメモリセルが並んだメモリセルアレイが得られる。
【００３３】
ゲート構造１１，１２，１８−２３，２５間が埋め込まれるように、層間絶縁膜２７となる絶縁膜を全面に形成し、その後、この絶縁膜を制御ゲート電極２５の表面が露出するようにＣＭＰプロセスにより研磨することにより、表面（制御ゲート電極２５、層間絶縁膜２７）が平坦化される。
【００３４】
［図１３］
全面上にコバルト（Ｃｏ）膜２８が形成される。Ｃｏ膜２８の厚さは、例えば、１０ｎｍである。
【００３５】
［図１４］
熱処理により、Ｃｏ膜２８と多結晶シリコン膜２５とを反応させることにより、Ｃｏシリサイドで構成された制御ゲート電極２９（制御電極）が形成される。
【００３６】
この時、多結晶シリコン膜２４の表面には薄い酸化膜あるいは自然酸化膜が形成されているため、多結晶シリコン膜２４とＣｏ膜２８との反応は抑制される。したがって、図１３の工程（シリサイデーション）の後も、多結晶シリコン膜２４は角部に残る。
【００３７】
以上述べた本実施形態の製造方法によれば、複数のメモリセルが並んだメモリセルアレイを含む半導体装置であって、前記メモリセルは、シリコン基板１０上に設けられたトンネル絶縁膜１１（第１の絶縁膜）と、トンネル絶縁膜１１上に設けられた浮遊ゲート電極１２，１８と、浮遊ゲート電極１２，１８上に設けられたゲート電極間絶縁膜１９−２３（第２の絶縁膜）と、浮遊ゲート電極１２，１８上にゲート電極間絶縁膜１９−２３を介して設けられ、金属シリサイドを含む制御ゲート電極２９とを具備してなり、前記メモリセルのチャネル幅方向において、制御ゲート電極２９の下部角部が、シリコン（半導体）で構成され、金属シリサイドを含まない電界集中緩和部材としての多結晶シリコン膜２４で構成されている半導体装置が得られる。以上述べた製造方法は、実施形態の半導体装置を得るための一つの製造方法であって、他の製造方法でも上記構成を備えた実施形態の半導体装置は得られる。
【００３８】
本実施形態のように、制御ゲート電極としてシリサイド電極（ＦＵＳＩ:fully silicided）を用いた場合、多結晶シリコン膜を用いた場合とは異なり、制御ゲート電極の空乏化によるゲート電極間絶縁膜の容量低下を防止できる。
【００３９】
また、本実施形態のように、制御ゲート電極にシリサイド電極を用いた場合には、制御ゲート電極のうち電界集中のかかる部分（電極角部）を多結晶シリコン膜で構成することにより、電極角部のゲート電極間絶縁膜にかかる局所的な高電界を緩和することが可能となる。
【００４０】
ここで、局所的な高電界を緩和する他の構造として、電極角部のゲート電極間絶縁膜を厚くする構造が考えられる。具体的には、電極角部上にＳｉＯ2 膜等の絶縁膜を設けることが考えられる。しかし、このように電極角部上に絶縁膜を設けた場合には、絶縁膜が設けられた部分の全体で容量が低下してしまう（カップリング比の低下）。
【００４１】
一方、本実施形態のように、電極角部上に多結晶シリコン膜を設けた場合には、電界の強さに応じて多結晶シリコン膜の空乏層が増大し、ゲート電極間絶縁膜にかかる電界は低くなる。制御ゲート電極に負の電圧が印加された場合には、多結晶シリコン膜２４はゲート電極間絶縁膜との界面にショットキー接合による空乏層が発生し、制御ゲート電極に正の電圧が印加された場合には、多結晶シリコン膜２４はゲート電極間絶縁膜との界面側に空乏層が発生する。
【００４２】
すなわち、電界集中が起きる部分も含めた領域上に多結晶シリコン膜２４を設けることにより、ゲート電極間絶縁膜の平坦部（電界が余り強くない部分）では多結晶シリコン膜２４の空乏層の広がりは小さく、ゲート電極間絶縁膜の角部（電界が強くなる部分）では電界が強くなるほど多結晶シリコン膜２４の空乏層が広くなることから、容量低下を十分に抑制しながら、ゲート電極間絶縁膜にかかる電界を低くできる。
【００４３】
このようにして三次元構造のメモリセルを用いても、ゲート電極間絶縁膜の特性を最大限に引き出すことができ、より微細なメモリセル、例えば、ハーフピッチ３２ｎｍ世代以降のメモリセルを容易に実現できるようになる。
【００４４】
ところで、特許文献１の図１には、絶縁耐圧不足およびリーク電流の増加を抑制する手段として、絶縁体からなるサイドウォールスペーサを用いる構造が開示されている。この構造の場合には、上記スペーサ（絶縁体）によって浮遊ゲート電極間の間隔が狭くなるので、セル間の寄生容量が増加し、セル間干渉が生じる。そのため、特許文献１に記載の構造は、デバイス特性の劣化の問題がある。一方、本実施形態の多結晶シリコン膜２４を用いた構造は、多結晶シリコン膜２４は導電性を有するため、隣接する浮遊ゲート電極間の電界を遮断する効果が得られる。これにより、セル間干渉が抑制され、デバイス特性の向上を図れるようになる。
【００４５】
なお、本発明は、上記実施形態に限定されるものではない。
【００４６】
例えば、上記実施形態では、制御ゲート電極の下部角部を多結晶シリコン膜２４とする構造について述べたが、図１５に示すように、隣接する浮遊ゲート電極１８間の制御ゲート電極２９の底部全体を多結晶シリコン膜２４とする構造でも構わない。多結晶シリコン膜２４の上面は、制御ゲート電極２９の上面よりも低い。図１５の構造の場合にもセル書き込み時の制御ゲート電極２９の角部の電界は電界集中のかかる部分の多結晶シリコン膜２４の空乏層が広がることにより、電界が抑制され、セル形状起因のリーク電流の増加や絶縁耐圧の劣化を抑制する効果がある。
【００４７】
また、本実施形態では、制御ゲート電極２９として、コバルトシリサイド電極を用いたが、これ以外にもニッケルシリサイド、白金シリサイド等で構成された金属シリサイド電極、あるいは、ＴｉＮ、ＴａＮ等で構成された金属窒化電極、Ａｌ、Ｗ、Ｃｕ等で構成されたメタル電極を用いた場合にも同様の効果が得られる。ニッケルシリサイド、白金シリサイド等で構成された金属シリサイド電極を形成する場合には、図１３の工程で、Ｃｏ膜２８の代わりに、ニッケル膜、白金膜等が形成される。
【００４８】
また、本実施形態では、多結晶シリコン膜２４と多結晶シリコン膜２５を別の工程で形成する方法を示したが、多結晶シリコン膜２５の膜厚、Ｃｏ膜２８の膜厚、熱処理条件を適宜選択することにより、多結晶シリコン膜２４を形成せずとも多結晶シリコン膜２５のみでも本実施形態で示した構造を形成することも可能である。例えば、厚さ２０ｎｍの多結晶シリコン膜２５、厚さ１０ｎｍのＣｏ膜２８を形成し、４５０℃、１５秒の熱処理を行うことにより、図１４に示された構造が得られる。
【００４９】
また、電界集中緩和部材として多結晶シリコン膜２４を用いたが、結晶構造は多結晶に限定されるものではない。さらに、半導体はシリコンに限定されず、ＳｉＧｅ等の他の半導体も使用可能であり、この場合も結晶構造は特に限定されない。さらに、電界集中緩和部材は、ｎ型またはｐ型ドーパントを含んでいても良いし、あるいは、含んでいなくても良い。
【００５０】
多結晶シリコン膜２４は制御ゲート電極２９の下部角部以外の箇所に設けられていても構わない。このような構成を備えた半導体装置は一般には以下のように表現される。すなわち、上記半導体装置は、複数のメモリセルが並んだメモリセルアレイを含む半導体装置であって、前記メモリセルは、半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた蓄積電荷層と、前記蓄積電荷層上に設けられた第２の絶縁膜と、前記蓄積電荷層上に前記第２の絶縁膜を介して設けられ、金属または金属シリサイドを含む制御ゲート電極であって、前記第２の絶縁膜に接する部分の一部が、半導体で構成され、かつ、前記金属または金属シリサイドを含まない前記制御電極とを具備してなることを特徴とする。各構成要件は実際に実施される形態に応じて適宜選択される。
【００５１】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。
【００５２】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【００５３】
【図１】実施形態の半導体装置の製造方法を示す断面図。
【図２】図１に続く実施形態の半導体装置の製造方法を説明するための断面図。
【図３】図２に続く実施形態の半導体装置の製造方法を説明するための断面図。
【図４】図３に続く実施形態の半導体装置の製造方法を説明するための断面図。
【図５】図４に続く実施形態の半導体装置の製造方法を説明するための断面図。
【図６】図５に続く実施形態の半導体装置の製造方法を説明するための断面図。
【図７】図６に続く実施形態の半導体装置の製造方法を説明するための断面図。
【図８】図７に続く実施形態の半導体装置の製造方法を説明するための断面図。
【図９】図８に続く実施形態の半導体装置の製造方法を説明するための断面図。
【図１０】図９に続く実施形態の半導体装置の製造方法を説明するための断面図。
【図１１】図１０に続く実施形態の半導体装置の製造方法を説明するための断面図。
【図１２】図１１に続く実施形態の半導体装置の製造方法を説明するための断面図。
【図１３】図１２に続く実施形態の半導体装置の製造方法を説明するための断面図。
【図１４】図１３に続く実施形態の半導体装置の製造方法を説明するための断面図。
【図１５】他の実施形態の半導体装置を示す断面図。
【符号の説明】
【００５４】
１０…シリコン基板、１１…トンネル絶縁膜（第１の絶縁膜）、１２，１８…浮遊ゲート電極（電荷蓄積層）、１３…シリコン窒化膜（マスク）、１４…シリコン酸化膜（マスク）、１５…レジストパターン、１６…素子分離溝、１７…素子分離絶縁膜、１９−２３…ゲート電極間絶縁膜（第２の絶縁膜）、２４，２５…多結晶シリコン膜、２６…ソース／ドレイン領域、２７…層間絶縁膜、２８…Ｃｏ膜、２９…制御ゲート電極（制御電極）。
【図１】
2008140913.tif 000003
【図２】
2008140913.tif 000004
【図３】
2008140913.tif 000005
【図４】
2008140913.tif 000006
【図５】
2008140913.tif 000007
【図６】
2008140913.tif 000008
【図７】
2008140913.tif 000009
【図８】
2008140913.tif 000010
【図９】
2008140913.tif 000011
【図１０】
2008140913.tif 000012
【図１１】
2008140913.tif 000013
【図１２】
2008140913.tif 000014
【図１３】
2008140913.tif 000015
【図１４】
2008140913.tif 000016
【図１５】
2008140913.tif 000017