(57)【要約】【課題】リセスタイプの制御ゲート電極を備える半導体メモリ素子を提供する。【解決手段】半導体基板と、半導体基板の内部にリセスされて形成された少なくとも一つの制御ゲート電極と、少なくとも一つの制御ゲート電極の側壁と半導体基板との間に介在された少なくとも一層のストレージノード膜と、少なくとも一層のストレージノード膜と半導体基板との間に介在された少なくとも一層のトンネリング絶縁膜と、少なくとも一層のストレージノード膜と少なくとも一つの制御ゲート電極との間に介在された少なくとも一層のブロッキング絶縁膜と、少なくとも一つの制御ゲート電極の側壁を取り囲むように、少なくとも一層のトンネリング絶縁膜下の半導体基板の表面付近に相互分離されるように形成された第１及び第２チャンネル領域とを備え、少なくとも一層のブロッキング絶縁膜の誘電率は、少なくとも一層のトンネリング絶縁膜の誘電率より大きいことを特徴とする。【選択図】図２
2008103699.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の内部にリセスされて形成された少なくとも一つの制御ゲート電極と、
前記少なくとも一つの制御ゲート電極の側壁と前記半導体基板との間に介在された少なくとも一層のストレージノード膜と、
前記少なくとも一層のストレージノード膜と前記半導体基板との間に介在された少なくとも一層のトンネリング絶縁膜と、
前記少なくとも一層のストレージノード膜と前記少なくとも一つの制御ゲート電極との間に介在された少なくとも一層のブロッキング絶縁膜と、
前記少なくとも一つの制御ゲート電極の側壁を取り囲むように、前記少なくとも一層のトンネリング絶縁膜下の前記半導体基板の表面付近に相互分離されるように形成された第１及び第２チャンネル領域と、を備え、
前記少なくとも一層のブロッキング絶縁膜の誘電率は、前記少なくとも一層のトンネリング絶縁膜の誘電率より大きいことを特徴とする半導体メモリ素子。
【請求項２】
前記第１及び第２チャンネルは、一対の分離用絶縁膜によって分離されたことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記制御ゲート電極は、前記一対の分離用絶縁膜をつなぐ線を中心に対称に形成されたことを特徴とする請求項２に記載の半導体メモリ素子。
【請求項４】
前記制御ゲート電極は、円柱状であることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項５】
前記制御ゲート電極の半径と、前記ブロッキング絶縁膜及び前記トンネリング絶縁膜の誘電率との差は、反比例の関係であることを特徴とする請求項４に記載の半導体メモリ素子。
【請求項６】
前記ストレージノード膜、前記トンネリング絶縁膜及び前記ブロッキング絶縁膜は、前記制御ゲート電極の側壁に沿って形成されたことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項７】
前記制御ゲート電極の底部と前記半導体基板との間に介在され、前記トンネリング絶縁膜より厚い埋没絶縁膜をさらに備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項８】
前記ストレージノード膜は、ポリシリコン層、シリコン窒化膜層、金属またはシリコンのドット、または金属またはシリコンのナノクリスタルを含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項９】
前記ブロッキング絶縁膜の厚さと前記ブロッキング絶縁膜の誘電率とは、正比例の関係であることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１０】
前記トンネリング絶縁膜は、シリコン酸化膜を備え、前記ブロッキング絶縁膜は、その誘電率が１０以上である高誘電率誘電膜を備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１１】
前記少なくとも一つの制御ゲート電極は、前記半導体基板の内部にリセスされてそれぞれ形成された複数の制御ゲート電極であり、
前記少なくとも一層のストレージノード膜は、前記複数の制御ゲート電極の側壁と前記半導体基板との間にそれぞれ介在された複数のストレージノード膜であり、
前記少なくとも一層のトンネリング絶縁膜は、前記複数のストレージノード膜と前記半導体基板との間に介在され、その隣接した一対同士で相互接触されて前記半導体基板を第１及び第２領域に分離する複数のトンネリング絶縁膜であり、
前記少なくとも一層のブロッキング絶縁膜は、前記複数のストレージノード膜と前記複数の制御ゲート電極との間にそれぞれ介在された複数のブロッキング絶縁膜であり、
前記第１チャンネル領域は、前記複数の制御ゲート電極の側壁の一部分を取り囲むように、前記半導体基板の第１領域の表面付近に連続して形成され、
前記第２チャンネル領域は、前記複数の制御ゲート電極の側壁の他の部分を取り囲むように、前記半導体基板の第２領域の表面付近に連続して形成されたことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１２】
前記複数のブロッキング絶縁膜のそれぞれは、前記複数のトンネリング絶縁膜のそれぞれの誘電率より大きいことを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項１３】
前記複数の制御ゲート電極は、円柱状であることを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項１４】
前記複数の制御ゲート電極の半径と、前記複数のブロッキング絶縁膜及び前記複数のトンネリング絶縁膜の誘電率との差は、反比例の関係であることを特徴とする請求項１３に記載の半導体メモリ素子。
【請求項１５】
前記複数のブロッキング絶縁膜の厚さと前記複数のブロッキング絶縁膜の誘電率とは、正比例の関係であることを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項１６】
前記複数のトンネリング絶縁膜は、シリコン酸化膜を備え、前記複数のブロッキング絶縁膜は、その誘電率が１０以上である高誘電率誘電膜を備えることを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項１７】
前記複数のストレージノード膜、前記複数のトンネリング絶縁膜及び前記複数のブロッキング絶縁膜は、前記複数の制御ゲート電極の側壁に沿って形成されたことを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項１８】
前記第１チャンネル領域及び前記第２チャンネル領域は、対称に形成されたことを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項１９】
前記複数の制御ゲート電極の底部と前記半導体基板との間にそれぞれ介在されて前記複数のトンネリング絶縁膜より厚い複数の埋没絶縁膜をさらに備えることを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項２０】
前記複数のストレージノード膜のそれぞれは、ポリシリコン層、シリコン窒化膜層、金属またはシリコンのドット、または金属またはシリコンのナノクリスタルを含むことを特徴とする請求項１１に記載の半導体メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に係り、特に、リセスタイプの制御ゲート電極を備える半導体メモリ素子に関する。
【背景技術】
【０００２】
最近、半導体製品の小型化及び高速化の趨勢によって、このような半導体製品に使われる半導体メモリ素子は、さらに高集積化し、かつ高速化しつつある。これにより、従来の平面形構造の代わりに立体型（３次元）構造を有する半導体メモリ素子が導入されている。例えば、立体型構造の半導体メモリ素子は、半導体基板の内部に伸びたリセスタイプの制御ゲート電極を備えうる。
【０００３】
このような立体型構造の不揮発性メモリ素子は、平面形構造に比べて、広いチャンネル面積を有し、それにより、高い動作電流を有しうる。このような動作電流の増加は、半導体メモリ素子の速度を向上させうる。しかし、一般的な立体型構造の半導体メモリ素子において、単位セルは、依然として広い面積を占めつつも、単位ビットで動作する。したがって、立体型構造の半導体メモリ素子の集積度の向上には、限界がある。
【０００４】
さらに、立体型構造の半導体メモリ素子において、ソース領域及びドレイン領域は、依然として広い面積を占めている。特に、集積度面で有利なＮＡＮＤ構造の半導体メモリ素子でも、ソース領域及びドレイン領域は、交互に配列されて広い面積を占めており、半導体メモリ素子の集積度向上に対する制約となっている。また、立体型構造の半導体メモリ素子は、その電界分布が一定でないため、プログラム及び消去動作の信頼度が低いという問題を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術的課題は、高い動作速度を有し、高集積化が可能であると同時に、動作信頼度の高い半導体メモリ素子を提供することである。
【課題を解決するための手段】
【０００６】
前記課題を達成するための本発明の一実施形態による半導体メモリ素子は、半導体基板及び前記半導体基板の内部にリセスされて形成された少なくとも一つの制御ゲート電極を備える。少なくとも一層のストレージノード膜は、前記少なくとも一つの制御ゲート電極の側壁と前記半導体基板との間に介在される。少なくとも一層のトンネリング絶縁膜は、前記少なくとも一層のストレージノード膜と前記半導体基板との間に介在される。少なくとも一層のブロッキング絶縁膜は、少なくとも一層の前記ストレージノード膜と前記少なくとも一つの制御ゲート電極との間に介在される。第１及び第２チャンネル領域は、前記少なくとも一つの制御ゲート電極の側壁を取り囲むように、前記少なくとも一層のトンネリング絶縁膜下の前記半導体基板の表面付近に相互分離されるように形成される。そして、前記少なくとも一層のブロッキング絶縁膜の誘電率は、前記少なくとも一層のトンネリング絶縁膜の誘電率より大きい。
【０００７】
前記本発明の一側面によれば、前記少なくとも一つの制御ゲート電極は、円柱状でありうる。さらに、少なくとも一つの前記制御ゲート電極の半径と、前記少なくとも一層のブロッキング絶縁膜及び前記少なくとも一層のトンネリング絶縁膜の誘電率との差は、反比例の関係でありうる。
【０００８】
前記本発明の他の側面によれば、前記半導体メモリ素子は、前記少なくとも一つの制御ゲート電極の底部と前記半導体基板との間に介在され、前記少なくとも一層のトンネリング絶縁膜より厚い埋没絶縁膜をさらに備えうる。
【０００９】
前記本発明のさらに他の側面によれば、前記少なくとも一層のブロッキング絶縁膜の厚さと前記少なくとも一層のブロッキング絶縁膜の誘電率とは、正比例の関係でありうる。
【００１０】
前記課題を達成するための本発明の他の形態による半導体メモリ素子は、半導体基板及び前記半導体基板の内部にリセスされてそれぞれ形成された複数の制御ゲート電極を備える。複数のストレージノード膜は、前記複数の制御ゲート電極の側壁と前記半導体基板との間にそれぞれ介在される。複数のトンネリング絶縁膜は、前記複数のストレージノード膜と前記半導体基板との間に介在され、その隣接した一対同士で相互接触されて、前記半導体基板を第１及び第２領域に分離する。複数のブロッキング絶縁膜は、前記複数のストレージノード膜と前記複数の制御ゲート電極との間にそれぞれ介在される。第１チャンネル領域は、前記複数の制御ゲート電極の側壁の一部分を取り囲むように、前記半導体基板の第１領域の表面付近に連続して形成される。第２チャンネル領域は、前記複数の制御ゲート電極の側壁の他の部分を取り囲むように、前記半導体基板の第２領域の表面付近に連続して形成される。そして、前記複数のブロッキング絶縁膜の誘電率は、前記複数のトンネリング絶縁膜の誘電率より大きい。
【発明の効果】
【００１１】
本発明による半導体メモリ素子は、単一レベル動作方式でも２ビットのデータを処理しうる。また、チャンネル領域の垂直深さを調節することによって動作電流を高め、半導体メモリ素子の動作速度が向上しうる。
【００１２】
また、本発明による半導体メモリ素子は、ソース領域及びドレイン領域が省略されたＮＡＮＤ構造を有し、したがって、従来のＮＡＮＤ構造に比べて、その占める面積を大きく減らせる。したがって、本発明による半導体メモリ素子は、従来に比べて非常に高い集積度を有しうる。
【００１３】
また、本発明による半導体メモリ素子によれば、ブロッキング絶縁膜を通じた逆トンネリングは、効果的に抑制され、トンネリング絶縁膜を通じたトンネリングが容易になる。したがって、半導体メモリ素子のプログラム及び消去動作の信頼性が向上しうる。
【発明を実施するための最良の形態】
【００１４】
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって本発明を詳細に説明する。本発明は、以下で開示される実施形態に限定されるものではなく、多種多様な形態に具現されるものであり、単に、本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものである。図面で、構成要素は、説明の便宜上そのサイズが誇張されている。
【００１５】
本発明の実施形態による半導体メモリ素子は、立体型（３次元）構造を有する。例えば、本発明の実施形態による半導体メモリ素子において、制御ゲート電極は、半導体基板の内部に伸びた形態を有する。このような制御ゲート電極は、リセスタイプまたはトレンチタイプと呼ばれるが、本発明の範囲は、このような名称に制約されない。
【００１６】
本発明の実施形態による半導体メモリ素子は、不揮発性メモリ素子、例えば、フラッシュメモリ素子を含みうる。
【００１７】
図１は、本発明の一実施形態による半導体メモリ素子を示す平面図であり、図２は、本発明の一実施形態による半導体メモリ素子を示す部分切開斜視図である。
【００１８】
図１及び図２を参照すれば、半導体メモリ素子は、３次元構造を有し、半導体基板１０５、チャンネル領域１１０ａ，１１０ｂ、トンネリング絶縁膜１３０、ストレージノード膜１４０、ブロッキング絶縁膜１５０及び制御ゲート電極１６０を備える。半導体メモリ素子は、一つの制御ゲート電極１６０を利用して、一対のチャンネル領域１１０ａ，１１０ｂを共通に制御しうる。一対のチャンネル領域１１０ａ，１１０ｂは、一対の分離用絶縁膜１２５ａ，１２５ｂによって相互分離される。選択的に、半導体メモリ素子は、埋没絶縁膜１２０をさらに備えうる。例えば、この実施形態の半導体メモリ素子は、フラッシュメモリ素子の単位セルを構成しうる。
【００１９】
さらに具体的には、半導体基板１０５は、バルク半導体ウェーハ、例えば、シリコンウェーハ、ゲルマニウムウェーハまたはシリコン−ゲルマニウムウェーハを備えうる。他の例として、半導体基板１０５は、バルク半導体ウェーハ上に半導体エピタキシャル層をさらに備えることもある。
【００２０】
制御ゲート電極１６０は、半導体基板１０５の内部にリセスされて形成される。例えば、半導体基板１０５の内部にホール（図示せず）を形成した後、そのホールを導電層で埋め込むことによって制御ゲート電極１６０を形成しうる。制御ゲート電極１６０は、ポリシリコン、金属、または金属シリサイドを含みうる。制御ゲート電極１６０は、円柱形態であり、したがって、対称な放射状電界を誘導しうる。但し、制御ゲート電極１６０から遠ざかるほど（すなわち、ｒが大きくなるほど）、電流密度が低くなるため、このような放射状電界が小さくなる。特に、制御ゲート電極１６０の半径が小さくなるほど、このような電界の減少がさらに大きくなる。このような放射状電界の変化は、平面形半導体メモリ素子における均一な電界と比較され、したがって、後述するように、半導体メモリ素子の動作に大きい影響を及ぼす。
【００２１】
本発明の他の実施形態において、制御ゲート電極１６０は、楕円柱形態または多角柱形態を有することもある。但し、制御ゲート電極１６０が楕円または多角柱形態を有する場合には、電界が放射状に均一にならないこともある。この場合にも、制御ゲート電極１６０は、分離用絶縁膜１２５ａ，１２５ｂをつなぐ線を中心に対称な形態を有することが望ましい。
【００２２】
ストレージノード膜１４０は、制御ゲート電極１６０の側壁と半導体基板１０５との間に介在される。ストレージノード膜１４０は、電荷保存媒体として利用される。例えば、ストレージノード膜１４０は、ポリシリコン層、シリコン窒化膜層、金属またはシリコンのドット、または金属またはシリコンのナノクリスタルを備えうる。特に、シリコン窒化膜層、金属またはシリコンのドット、または金属またはシリコンのナノクリスタルは、局所的な電荷トラップ層として利用される。
【００２３】
トンネリング絶縁膜１３０は、ストレージノード膜１４０と半導体基板１０５との間に介在される。トンネリング絶縁膜１３０は、電荷のトンネリング通路として利用され、動作電圧によって適切な厚さに選択される。例えば、トンネリング絶縁膜１３０は、シリコン酸化膜を備えうる。ブロッキング絶縁膜１５０は、ストレージノード膜１４０と制御ゲート電極１６０との間に介在されて二つの間を絶縁させる。
【００２４】
トンネリング絶縁膜１３０、ストレージノード膜１４０及びブロッキング絶縁膜１５０は、制御ゲート電極１６０の側壁に沿って形成される。すなわち、ブロッキング絶縁膜１５０は、制御ゲート電極１５０を覆い包み、ストレージノード膜１４０は、ブロッキング絶縁膜１５０を覆い包み、トンネリング絶縁膜１３０は、ストレージノード膜１４０を覆い包む形態を有しうる。したがって、トンネリング絶縁膜１３０、ストレージノード膜１４０及びブロッキング絶縁膜１５０は、空の筒形態を有しうる。
【００２５】
一対のチャンネル領域１１０ａ，１１０ｂは、制御ゲート電極１６０の側壁を取り囲むようにトンネリング絶縁膜１３０下の半導体基板１０５の表面付近に形成される。チャンネル領域１１０ａ，１１０ｂは、対向離隔された一対の分離用絶縁膜１２５ａ，１２５ｂによって分離される。例えば、第１チャンネル領域１１０ａは、分離用絶縁膜１２５ａ，１２５ｂの下に位置し、第２チャンネル領域１１０ｂは、分離用絶縁膜１２５ａ，１２５ｂの上に位置しうる。例えば、分離用絶縁膜１２５ａ，１２５ｂは、トンネリング絶縁膜１３０と連結され、酸化膜、窒化膜または高誘電率誘電膜を備えうる。
【００２６】
選択的に、埋没絶縁膜１２０が、制御ゲート電極１６０の底部と半導体基板１０５との間に介在される。埋没絶縁膜１２０は、半導体基板１０５の底部にチャンネルが形成されないように、トンネリング絶縁膜１３０より厚い厚さを有しうる。これにより、第１及び第２チャンネル領域１１０ａ，１１０ｂが半導体基板１０５の底部を通じても連結されないことが保証される。
【００２７】
半導体メモリ素子は、第１及び第２チャンネル領域１１０ａ，１１０ｂを別途のビットラインとして利用し、制御ゲート電極１６０を共通ワードラインとして利用しうる。すなわち、第１チャンネル領域１１０ａを通じて第１電流Ｉ１の流れを許容し、第２チャンネル領域１１０ｂを通じて第２電流Ｉ２の流れを許容しうる。
【００２８】
ストレージノード膜１４０は、一つの環状を有するが、第１及び第２チャンネル領域１１０ａ，１１０ｂと対面した部分がそれぞれ局所的な電荷保存層となりうる。したがって、半導体メモリ素子は、単一レベル動作方式でも２ビットのデータを処理しうる。さらに、チャンネル領域１１０ａ，１１０ｂは、垂直深さを調節することによって、広い面積に形成され、これにより、半導体メモリ素子の動作速度が向上しうる。
【００２９】
一方、制御ゲート電極１６０による放射状電界が制御ゲート電極１６０から遠ざかるほど（すなわち、ｒが大きくなるほど）減少するため、トンネリング絶縁膜１３０及びブロッキング絶縁膜１５０のキャパシタンス、例えば、厚さ及び誘電率は、半導体メモリ素子の動作特性に影響を及ぼし得る。したがって、制御ゲート電極１６０から遠くのトンネリング絶縁膜１３０でプログラム及び消去動作を行うために、トンネリング絶縁膜１３０の誘電率よりブロッキング絶縁膜１５０の誘電率が大きいことが望ましい。例えば、トンネリング絶縁膜１３０は、シリコン酸化膜を備え、ブロッキング絶縁膜１５０は、高誘電率誘電膜を備えうる。例えば、高誘電率誘電膜は、アルミニウム酸化膜、タンタル酸化膜、チタン酸化膜、ハフニウム酸化膜、ニオブ酸化膜を備えうる。本発明の一実施形態で、ブロッキング絶縁膜１５０は、その誘電率が１０以上の高誘電率誘電膜を備えることが望ましいが、本発明の範囲が必ずしもこれに制約されるものではない。
【００３０】
一方、制御ゲート電極１６０の半径が小さいほど、放射状電界値の変化が大きいため、制御ゲート電極１６０の半径は、ブロッキング絶縁膜１５０及びトンネリング絶縁膜１３０の誘電率の差と反比例の関係を有しうる。すなわち、制御ゲート電極１６０の半径が小さいほど、ブロッキング絶縁膜１５０の誘電率は、さらに大きくなければならない。
【００３１】
以下では、図５ないし図１０を参照して、比較例と本発明による実験例とのシミュレーションを通じて、半導体メモリ素子の電圧及び電界分布特性を説明する。図５ないし図１０で、第１領域Ａは、ブロッキング絶縁膜１５０を表し、第２領域Ｂは、ストレージノード膜１４０を表し、第３領域Ｃは、トンネリング絶縁膜１３０を表す。図５ないし図８の実験例で、トンネリング絶縁膜１３０は、その誘電率が約３．９のシリコン酸化膜であり、ブロッキング絶縁膜１５０は、その誘電率が約４０の高誘電率膜である。図５及び図６で、ブロッキング絶縁膜１５０の厚さは約２０ｎｍであり、図７及び図８で、ブロッキング絶縁膜１５０の厚さは約５ｎｍである。図９及び図１０の比較例で、トンネリング絶縁膜１３０及びブロッキング絶縁膜１５０は、何れもその誘電率が約３．９のシリコン絶縁膜である。図５ないし図１０で、ストレージノード膜１４０は、何れもシリコン窒化膜である。
【００３２】
図９及び図１０で示されたように、比較例では、ブロッキング絶縁膜１５０にかかる電界Ｅがトンネリング絶縁膜１３０にかかる電界Ｅより大きい。一般的に、電荷をトンネリングするためには、電界Ｅが少なくても約８〜１０ＭＶ／ｃｍが必要である。しかし、この比較例では、トンネリング絶縁膜１３０にかかる電界Ｅは、約３〜４ＭＶ／ｃｍに過ぎない。したがって、トンネリング絶縁膜１３０を通じて電荷のトンネリングが起き難い。その結果、トンネリング絶縁膜１３０を通じた半導体メモリ素子のプログラム及び消去動作が難しくなる。かえって、ブロッキング絶縁膜１５０を通じて逆トンネリングが発生する可能性が高く、電圧Ｖをさらに高めれば、誘電破壊が発生する恐れもある。
【００３３】
しかし、図５ないし図８に示したように、実験例では、ブロッキング絶縁膜１５０にかかる電界Ｅがトンネリング絶縁膜１３０にかかる電界Ｅより小さい。この実験例で、トンネリング絶縁膜１３０には、８〜１０ＭＶ／ｃｍの電界Ｅがかかり、したがって、トンネリング絶縁膜１３０を通じた電荷のトンネリングが可能になる。その結果、半導体メモリ素子のプログラム及び消去動作が可能になる。この場合、プログラム及び消去動作のための電圧Ｖも１０ないし１３Ｖであって、平板型半導体メモリ素子で一般的な１５ないし２０Ｖより低い。また、ブロッキング絶縁膜１５０には、低い電界Ｅがかかるために逆トンネリングも抑制される。
【００３４】
一方、ブロッキング絶縁膜１５０の厚さが２０ｎｍの図５及び図６の場合に比べて、ブロッキング絶縁膜１５０の厚さが５ｎｍの図７及び図８の場合に、トンネリング絶縁膜１３０にかかる電界Ｅがより大きい。したがって、ブロッキング絶縁膜１５０の厚さが厚いほど、ブロッキング絶縁膜１５０の誘電率がさらに大きいことが望ましい。すなわち、ブロッキング絶縁膜１５０の厚さ及び誘電率は、相互正比例の関係にあることが望ましい。
【００３５】
したがって、本発明のこの実施形態による半導体メモリ素子によれば、ブロッキング絶縁膜１５０を通じた逆トンネリングは、効果的に抑制され、トンネリング絶縁膜１３０を通じたトンネリングが容易になる。したがって、半導体メモリ素子のプログラム及び消去動作の信頼性が向上しうる。
【００３６】
図３は、本発明の他の実施形態による半導体メモリ素子を示す平面図であり、図４は、本発明の他の実施形態による半導体メモリ素子を示す部分切開斜視図である。図３及び図４による半導体メモリ素子は、図１及び図２による半導体メモリ素子を単位セルとし、複数のこのような単位セルをＮＡＮＤタイプに連結された構造を有しうる。二つの実施形態で、同じ参照符号は同じ構成要素を表し、重複する説明は省略する。
【００３７】
図３及び図４を参照すれば、複数の制御ゲート電極１６０、複数のブロッキング絶縁膜１５０及び複数のストレージノード膜１４０は、複数の単位セルにそれぞれ分離されるように形成される。しかし、複数のトンネリング絶縁膜１３０は、その隣接した一対が相互接触して形成される。すなわち、単位セルのトンネリング絶縁膜１３０は、端部が相互連結されて一つの連続した形態を有しうる。これにより、半導体基板１０５は、トンネリング絶縁膜１３０の上側の上部領域及びトンネリング絶縁膜１３０下の下部領域に分離される。このような下部領域及び上部領域は、それぞれ第１領域及び第２領域と呼ばれることもあるが、本発明の範囲は、このような名称に制限されない。
【００３８】
この実施形態の変形された例で、隣接した単位セルのトンネリング絶縁膜１３０が直接接触するか、または重複されず、図１及び図２に示したように、分離用絶縁膜１２５ａ，１２５ｂを介在して連結されることもある。または、隣接した単位セルのトンネリング絶縁膜１３０の接触された部分が図１及び図２に示した分離用絶縁膜１２５ａ，１２５ｂに対応すると理解してもよい。
【００３９】
単位セルのトンネリング絶縁膜１３０の端部が相互連結されるにつれて、半導体基板１０５の下部領域にある単位セルの第１チャンネル領域１１０ａは、相互連結されて連続する。同様に、半導体基板１０５の上部領域にある単位セルの第２チャンネル領域１１０ｂは、相互連結されて連続する。したがって、単位セルの第１チャンネル領域１１０ａは、別途のソース領域及びドレイン領域なしでも相互連結され、第１電流Ｉ１の流れを許容しうる。同様に単位セルの第２チャンネル領域１１０ｂは、別途のソース領域及びドレイン領域なしでも相互連結され、第２電流Ｉ２の流れを許容しうる。望ましくは、第１及び２チャンネル領域１１０ａ，１１０ｂは、対称に配置される。
【００４０】
このようにソース領域及びドレイン領域なしでも単位セルのチャンネル領域１１０ａ，１１０ｂがそれぞれ連結される理由は、制御ゲート電極１６０が放射状電界を有するためである。したがって、この実施形態の半導体メモリ素子は、ソース領域及びドレイン領域が省略されたＮＡＮＤ構造を有し、したがって、従来のＮＡＮＤ構造に比べて、その占める面積を大きく減らせる。その結果、この実施形態の半導体メモリ素子は、従来に比べて、非常に高い集積度を有しうる。しかも、この実施形態の半導体メモリ素子は、小さい面積を占めつつも、単一レベル動作方式の場合にも、２ビットのデータを処理できて高い動作速度を有しうる。
【００４１】
ここで、図５及び図６には、４つの単位セルが示されているが、本発明は、これに制限されない。したがって、この実施形態で、半導体メモリ素子は、一つのＮＡＮＤ構造のストリングを表し、この一つのストリング内の単位セルの数は、適切に選択される。
【００４２】
この実施形態による半導体メモリ素子の動作特性については、図５ないし図１０の説明を参照しうる。
【００４３】
発明の特定の実施形態についての以上の説明は、例示及び説明を目的に提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想内で、当業者によって前記実施形態を組み合わせて実施するなど多種多様な修正及び変更が可能であることは明白である。
【産業上の利用可能性】
【００４４】
本発明は、半導体メモリ素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態による半導体メモリ素子を示す平面図である。
【図２】本発明の一実施形態による半導体メモリ素子を示す部分切開斜視図である。
【図３】本発明の他の実施形態による半導体メモリ素子を示す平面図である。
【図４】本発明の他の実施形態による半導体メモリ素子を示す部分切開斜視図である。
【図５】本発明の一実験例による半導体メモリ素子の電界分布を示すグラフである。
【図６】本発明の一実験例による半導体メモリ素子の電圧分布を示すグラフである。
【図７】本発明の他の実験例による半導体メモリ素子の電界分布を示すグラフである。
【図８】本発明の他の実験例による半導体メモリ素子の電圧分布を示すグラフである。
【図９】比較例による半導体メモリ素子の電界分布を示すグラフである。
【図１０】比較例による半導体メモリ素子の電圧分布を示すグラフである。
【符号の説明】
【００４６】
１０５  半導体基板
１１０ａ，１１０ｂ  チャンネル領域
１２０  埋没絶縁膜
１２５ａ，１２５ｂ  分離用絶縁膜
１３０  トンネリング絶縁膜
１４０  ストレージノード膜
１５０  ブロッキング絶縁膜
１６０  制御ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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