(57)【要約】【課題】最小限のセルバッファを用いるだけでセルバッファオーバーフローによるセルデータの欠落を防ぐ。【解決手段】ＡＴＭセルデータを受信することができないＰＨＹレイヤデバイス１０２−１〜１０２−ｎのアドレスに基づいて、セル送信部１０３−１〜１０３−ｍのアドレスがＡＴＭレイヤデバイス１０１にて検索され、ＡＴＭレイヤデバイス１０１からＡＴＭスイッチ１０４を介してセル送信部１０３−１〜１０３−ｍへアドレスが送信される際に、検索されたアドレスがマスクされて送信される。【選択図】図１
2008103904.tif 000002
【特許請求の範囲】
【請求項１】
ＡＴＭレイヤにおける処理を行うＡＴＭレイヤデバイスと、ＵＴＯＰＩＡレベル２インタフェースを用いて前記ＡＴＭレイヤデバイスの前段に接続された前段デバイスと、ＵＴＯＰＩＡレベル２インタフェースを用いて前記ＡＴＭレイヤデバイスの後段に接続された複数の後段デバイスとを有し、前記前段デバイスから前記ＡＴＭレイヤデバイスへ、及び前記ＡＴＭレイヤデバイスから前記後段デバイスへＡＴＭセルデータを送信するＡＴＭセル通信システムにおいて、
前記ＡＴＭレイヤデバイスは、前記ＡＴＭセルデータを受信可能ではない前記後段デバイスの第１のアドレスに基づいて、前記前段デバイスの第２のアドレスを検索し、前記前段デバイスへ前記第２のアドレスを送信する際に該第２のアドレスをマスクすることを特徴とするＡＴＭセル通信システム。
【請求項２】
ＡＴＭレイヤにおける処理を行うＡＴＭレイヤデバイスと、ＵＴＯＰＩＡレベル２インタフェースを用いて前記ＡＴＭレイヤデバイスの前段に接続された前段デバイスと、ＵＴＯＰＩＡレベル２インタフェースを用いて前記ＡＴＭレイヤデバイスの後段に接続された複数の後段デバイスとを有し、前記前段デバイスから前記ＡＴＭレイヤデバイスへ、及び前記ＡＴＭレイヤデバイスから前記後段デバイスへＡＴＭセルデータを送信するＡＴＭセル通信システムにおいて、
前記ＡＴＭレイヤデバイスは、前記ＡＴＭセルデータを受信可能ではない前記後段デバイスの第１のアドレスに基づいて、前記前段デバイスの第２のアドレスを検索し、前記第２のアドレスに応じたタイミングで、前記ＡＴＭレイヤデバイスがＡＴＭセルデータを受信可能かどうかを示す受信イネーブル信号をディセーブル状態に設定し、前記ディセーブル状態に設定された受信イネーブル信号を前記前段デバイスへ送信することを特徴とするＡＴＭセル通信システム。
【請求項３】
請求項２に記載のＡＴＭセル通信システムにおいて、
前記ＡＴＭレイヤデバイスは、前記第２のアドレスに応じたタイミングで、送信要求信号である受信ＣＬＡＶをマスクすることを特徴とするＡＴＭセル通信システム。
【請求項４】
ＵＴＯＰＩＡレベル２インタフェースを用いて、前段に前段デバイス、及び後段に後段デバイスが接続され、前記前段デバイスから送信されたＡＴＭセルデータを受信し、前記ＡＴＭセルデータを前記後段デバイスへ送信するＡＴＭレイヤデバイスであって、
前記ＡＴＭセルデータを受信可能ではない前記後段デバイスの第１のアドレスに基づいて、前記前段デバイスの第２のアドレスを検索し、前記前段デバイスへ前記第２のアドレスを送信する際に該第２のアドレスをマスクするＡＴＭレイヤデバイス。
【請求項５】
ＵＴＯＰＩＡレベル２インタフェースを用いて、前段に前段デバイス、及び後段に後段デバイスが接続され、前記前段デバイスから送信されたＡＴＭセルデータを受信し、前記ＡＴＭセルデータを前記後段デバイスへ送信するＡＴＭレイヤデバイスであって、
前記ＡＴＭセルデータを受信可能ではない前記後段デバイスの第１のアドレスに基づいて、前記前段デバイスの第２のアドレスを検索し、前記第２のアドレスに応じたタイミングで、前記ＡＴＭレイヤデバイスがＡＴＭセルデータを受信可能かどうかを示す受信イネーブル信号をディセーブル状態に設定し、前記ディセーブル状態に設定された受信イネーブル信号を前記前段デバイスへ送信するＡＴＭレイヤデバイス。
【請求項６】
請求項５に記載のＡＴＭレイヤデバイスにおいて、
前記第２のアドレスに応じたタイミングで、送信要求信号である受信ＣＬＡＶをマスクすることを特徴とするＡＴＭレイヤデバイス。
【請求項７】
ＡＴＭレイヤにおける処理を行うＡＴＭレイヤデバイスと、ＵＴＯＰＩＡレベル２インタフェースを用いて前記ＡＴＭレイヤデバイスの前段に接続された前段デバイスと、ＵＴＯＰＩＡレベル２インタフェースを用いて前記ＡＴＭレイヤデバイスの後段に接続された複数の後段デバイスとを有し、前記前段デバイスから前記ＡＴＭレイヤデバイスへ、及び前記ＡＴＭレイヤデバイスから前記後段デバイスへＡＴＭセルデータを送信するＡＴＭセル通信システムにおけるＡＴＭセル通信方法であって、
前記ＡＴＭレイヤデバイスが、前記ＡＴＭセルデータを受信可能ではない前記後段デバイスの第１のアドレスに基づいて、前記前段デバイスの第２のアドレスを検索する処理と、
前記ＡＴＭレイヤデバイスが、前記前段デバイスへ前記第２のアドレスを送信する際に該第２のアドレスをマスクする処理とを有するＡＴＭセル通信方法。
【請求項８】
ＡＴＭレイヤにおける処理を行うＡＴＭレイヤデバイスと、ＵＴＯＰＩＡレベル２インタフェースを用いて前記ＡＴＭレイヤデバイスの前段に接続された前段デバイスと、ＵＴＯＰＩＡレベル２インタフェースを用いて前記ＡＴＭレイヤデバイスの後段に接続された複数の後段デバイスとを有し、前記前段デバイスから前記ＡＴＭレイヤデバイスへ、及び前記ＡＴＭレイヤデバイスから前記後段デバイスへＡＴＭセルデータを送信するＡＴＭセル通信システムにおけるＡＴＭセル通信方法であって、
前記ＡＴＭレイヤデバイスが、前記ＡＴＭセルデータを受信可能ではない前記後段デバイスの第１のアドレスに基づいて、前記前段デバイスの第２のアドレスを検索する処理と、
前記ＡＴＭレイヤデバイスが、前記第２のアドレスに応じたタイミングで、前記ＡＴＭレイヤデバイスがＡＴＭセルデータを受信可能かどうかを示す受信イネーブル信号をディセーブル状態に設定する処理と、
前記ＡＴＭレイヤデバイスが、前記ディセーブル状態に設定された受信イネーブル信号を前記前段デバイスへ送信する処理とを有するＡＴＭセル通信方法。
【請求項９】
請求項８に記載のＡＴＭセル通信方法において、
前記ＡＴＭレイヤデバイスが、前記第２のアドレスに応じたタイミングで、送信要求信号である受信ＣＬＡＶをマスクする処理を有することを特徴とするＡＴＭセル通信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非同期転送モードにて送信されるＡＴＭセルデータの送信を制御するＡＴＭセル通信システム、ＡＴＭレイヤデバイス及びＡＴＭセル通信方法に関し、特に、ＵＴＯＰＩＡレベル２を使用したＡＴＭセルデータの送信を制御するＡＴＭセル通信システム、ＡＴＭレイヤデバイス及びＡＴＭセル通信方法に関する。
【背景技術】
【０００２】
一般にＡＴＭ（Asynchronous Transfer Mode：非同期転送モード）セルデータの多重・分離を行うＡＴＭセル通信システムには、ＡＴＭレイヤにおける処理を行うＡＴＭレイヤデバイスと物理レイヤにおける処理を行うＰＨＹ（Physical Layer Protocol：物理レイヤプロトコル）レイヤデバイスとの間のインタフェースとして、ＡＴＭフォーラムによって提唱されているＵＴＯＰＩＡ（Universal Test and Operation PHY Interface for ATM）インタフェースが存在する。
【０００３】
このＵＴＯＰＩＡインタフェースには、現在３つのレベルが定義されている。その中の１つとして、１つのＡＴＭレイヤデバイスと複数のＰＨＹレイヤデバイスとが接続されるインタフェースであるＵＴＯＰＩＡレベル２が定義されている。このＵＴＯＰＩＡレベル２においては、１つのＡＴＭレイヤデバイスに接続されるＰＨＹレイヤデバイスの数は３１個が上限とされている。
【０００４】
図１２は、ＵＴＯＰＩＡレベル２によるＡＴＭレイヤデバイスとＰＨＹレイヤデバイスとの従来の接続構成の一例を示す図である。
【０００５】
図１２に示した構成においては、ＡＴＭレイヤデバイス１００１と、複数のＰＨＹレイヤデバイス１００２−１〜１００２−ｎ（ｎは、２〜３１の整数）とが接続されており、ＡＴＭレイヤデバイス１００１及び複数のＰＨＹレイヤデバイス１００２−１〜１００２−ｎは共にＵＴＯＰＩＡレベル２インタフェースを有している。
【０００６】
また、ＡＴＭレイヤデバイス１００１からＰＨＹレイヤデバイス１００２−１〜１００２−ｎへＡＴＭセルデータを送信するための信号として、送信クロック、送信アドレス、送信データ、送信イネーブル、送信ＳＯＣ及び送信ＣＬＡＶが接続されている。送信アドレスは、ＡＴＭレイヤデバイス１００１からＡＴＭセルデータを送信すべき対象のＰＨＹレイヤデバイス１００２−１〜１００２−ｎを指定するためのＰＨＹレイヤデバイス１００２−１〜１００２−ｎにそれぞれ予め付与された５ビットのアドレスバスである。送信データは、ＡＴＭレイヤデバイス１００１からＰＨＹレイヤデバイス１００２−１〜１００２−ｎへ送信される８ビットのＡＴＭセルデータのデータバスである。送信イネーブルは、ＡＴＭレイヤデバイス１００１からＰＨＹレイヤデバイス１００２−１〜１００２−ｎへ送信されるＡＴＭセルデータが有効であるかどうかを示す信号である。送信ＳＯＣは、ＡＴＭレイヤデバイス１００１からＰＨＹレイヤデバイス１００２−１〜１００２−ｎへ送信されるＡＴＭセルデータの先頭位置を示す信号である。送信ＣＬＡＶは、ＡＴＭレイヤデバイス１００１から送信されるＡＴＭセルデータが、ＰＨＹレイヤデバイス１００２−１〜１００２−ｎにて受信可能であるかどうかを示す受信可能状態表示信号であり、ＰＨＹレイヤデバイス１００２−１〜１００２−ｎからＡＴＭレイヤデバイス１００１へ送信されるものである。送信クロックは、これらの信号を同期させるためのクロックである。なお、図１２においては、ＡＴＭレイヤデバイス１００１からＰＨＹレイヤデバイス１００２−１〜１００２−ｎへＡＴＭセルデータを送信するための信号のみを示す。
【０００７】
図１３は、図１２に示した構成におけるＡＴＭセルデータ送信のタイミングを示すタイミングチャートである。ここで、ＰＨＹレイヤデバイス１００２−５に送信アドレス「０４」が割り当てられているものとする。また、ＡＴＭレイヤデバイス１００１から送信されるＡＴＭセルデータが、ＰＨＹレイヤデバイス１００２−５にて受信可能である場合を示している。なお、図１３においては、各信号の送信タイミングの説明の便宜上、各タイミングにおいてタイムスロット番号を付与して示している。
【０００８】
ＡＴＭレイヤデバイス１００１にて生成された送信アドレス「０４」が、ＡＴＭレイヤデバイス１００１からＰＨＹレイヤデバイス１００２−１〜１００２−ｎへ送信されると（Ｔ９０２）、送信された送信アドレス「０４」が受信されたＰＨＹレイヤデバイス１００２−１〜１００２−ｎの中で、アドレス「０４」が予め割り当てられているＰＨＹレイヤデバイス１００２−５にて、送信されてきた送信アドレスが自アドレスであると認識される。ここで、ＡＴＭレイヤデバイス１００１にて生成される送信アドレスは、５ビットのサイクリックカウンタを用いて生成されるものである。ただし、当該カウンタの出力値は、「１Ｅ」の次が「０」であり、「１Ｆ」は使用されないものである。
【０００９】
すると、ＰＨＹレイヤデバイス１００２−５にて、現在ＡＴＭセルデータを受信可能である旨を通知するために送信ＣＬＡＶに「１」が設定され、ＰＨＹレイヤデバイス１００２−５からＡＴＭレイヤデバイス１００１へ送信ＣＬＡＶが送信される（Ｔ９０３）。
【００１０】
ＰＨＹレイヤデバイス１００２−５から送信された送信ＣＬＡＶがＡＴＭレイヤデバイス１００１にて受信されると、ＡＴＭレイヤデバイス１００１にて受信された送信ＣＬＡＶの値が「１」であることが認識される。
【００１１】
そして、ＡＴＭレイヤデバイス１００１から送信アドレス「０４」が再度送信され（Ｔ９０４）、ＡＴＭレイヤデバイス１００１に格納されているＰＨＹレイヤデバイス１００２−５向けのＡＴＭセルデータが読み出され、読み出されたＡＴＭセルデータが送信データとしてＰＨＹレイヤデバイス１００２−５へ送信される（Ｔ９０５〜Ｔ９５７）。このとき、送信データの先頭１クロック分が「１」となった送信ＳＯＣ及び送信データ５３クロック分が「０」となった送信イネーブルも同時に送信される。なお、送信データについては、ＡＴＭセルデータであるため、ヘッダが５バイト（Ｈ１〜Ｈ５）及びペイロードが４８バイト（Ｐ１〜Ｐ４８）となっている。またここでは、送信イネーブルは負極性の信号であり、送信ＳＯＣは正極性の信号である。また、ＡＴＭレイヤデバイス１００１からアドレス「０４」が再度送信される際、アドレスが生成されるカウンタの動作は停止されている。
【００１２】
また、ＡＴＭレイヤデバイス１００１にて送信アドレスが、随時カウントアップされてＰＨＹレイヤデバイス１００２−１〜１００２−ｎへ送信され、ＰＨＹレイヤデバイス１００２−１〜１００２−ｎの受信可能状態が周期的にポーリングされている。また、各アドレスの間に「１Ｆ」のアドレスが送信されているのは、未定義のアドレス「１Ｆ」が送信されることによりウエイト時間を発生させ、その発生したウエイト時間を利用して送受信間にてハンドシェイクを行うことによりＵＴＯＰＩＡレベル２における高速転送を実現するためである。
【００１３】
送信アドレスがサイクリックされて再度「０４」になり（Ｔ９６６）、ＰＨＹレイヤデバイス１００２−５から有効な送信ＣＬＡＶが受信されると（Ｔ９６７）、上述したタイムスロットＴ９０２〜Ｔ９５７の送信処理が再度行われる。
【００１４】
ＵＴＯＰＩＡレベル２によって接続されたＡＴＭレイヤデバイスと複数のＰＨＹレイヤデバイスとの間におけるＡＴＭセルデータ送信のタイミングは上述したとおりである。
【００１５】
ここで、ＰＨＹレイヤデバイスに複数の送信アドレスが割り当てられている場合が考えられる。例えば、図１２に示したＰＨＹレイヤデバイス１００２−１に送信アドレス「０」〜「４」が割り当てられている場合を例に挙げる。このとき、ＰＨＹレイヤデバイス１００２−１において、送信アドレス共通のバッファが管理されているとすると、当該バッファの空き数と送信ＣＬＡＶに受信可能を示す送信アドレス数とに差分が出てしまう虞がある。
【００１６】
そこで、対象の送信ＣＬＡＶを所定の期間、マスクする技術が考えられている（例えば、特許文献１参照。）。
【００１７】
また、一般的なＡＴＭ通信装置にはＡＡＬ（ＡＴＭ  Ａｄａｐｔａｔｉｏｎ  Ｌａｙｅｒ）処理部が実装されており、ＡＡＬ  Ｔｙｐｅ  ２セルはＡＴＭセルデータに複数のショートセルデータを多重（コンポジット処理）して帯域の有効利用を図ったり、ＣＩＤ（Ｃｅｌｌ  ＩＤ）毎及びＶＣ毎（Ｔｙｐｅ５セルの場合）に品質クラス制御（セル遅延、廃棄率の制御）を行う必要もある。
【特許文献１】特開２００４−０１５７５９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
さらに、図１２に示したＡＴＭレイヤデバイス１００１の前段に接続されたデバイスとＡＴＭレイヤデバイス１００１との間のインタフェースにもＵＴＯＰＩＡレベル２インタフェースが用いられる場合が考えられる。
【００１９】
この場合、ＡＴＭレイヤデバイス１００１の前段に接続されたデバイス（以下、ＡＴＭセルデータ送信デバイスと称する）とＡＴＭレイヤデバイス１００１との間のＵＴＯＰＩＡレベル２インタフェース（以下、第１のインタフェースと称する）のハンドシェイク制御と、ＡＴＭレイヤデバイス１００１とＰＨＹレイヤデバイス１００２−１〜１００２−ｎとの間のＵＴＯＰＩＡレベル２インタフェース（以下、第２のインタフェースと称する）のハンドシェイク制御との間には相関がない。
【００２０】
例えば、ＰＨＹレイヤデバイス１００２−１〜１００２−ｎ内に設けられているＦＩＦＯがＦＵＬＬ状態になった場合にあっても、ＡＴＭレイヤデバイス１００１の第１のインタフェース側に設けられた受信ＦＩＦＯに空きがあれば、ＡＴＭセルデータ送信デバイスからのＡＴＭセルデータの送信を制限することはない。このため、ＡＴＭレイヤデバイス１００１内の共通セルバッファのサイズを、入力セルバースト長と出力ＰＨＹのビットレートから求められる容量分、大きくしなければならないという問題点がある。さらに、ＡＴＭセルデータ送信デバイスからのＡＴＭセルデータの送信が集中してトラフィックが高まった場合、共通セルバッファがオーバーフローし、データの欠落を招く虞がある。
【００２１】
また、ＵＴＯＰＩＡバスは上述したコンポジット処理や品質クラス制御に関係なくＡＴＭセルデータの送受信が行われるため、ＡＴＭセルデータ送信デバイスからのトラフィックが一時的に集中した場合、前記制御に必要な共通セルバッファのオーバーフローによるデータの欠落を招く虞がある。
【００２２】
本発明は、上述したような従来の技術が有する問題点に鑑みてなされたものであって、最小限のセルバッファを用いるだけでセルバッファオーバーフローによるセルデータの欠落を防ぐことができるＡＴＭセル通信システム、ＡＴＭレイヤデバイス及びＡＴＭセル通信方法を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記目的を達成するために本発明は、
ＡＴＭレイヤにおける処理を行うＡＴＭレイヤデバイスと、ＵＴＯＰＩＡレベル２インタフェースを用いて前記ＡＴＭレイヤデバイスの前段に接続された前段デバイスと、ＵＴＯＰＩＡレベル２インタフェースを用いて前記ＡＴＭレイヤデバイスの後段に接続された複数の後段デバイスとを有し、前記前段デバイスから前記ＡＴＭレイヤデバイスへ、及び前記ＡＴＭレイヤデバイスから前記後段デバイスへＡＴＭセルデータを送信するＡＴＭセル通信システムにおいて、
前記ＡＴＭレイヤデバイスは、前記ＡＴＭセルデータを受信可能ではない前記後段デバイスの第１のアドレスに基づいて、前記前段デバイスの第２のアドレスを検索し、前記前段デバイスへ前記第２のアドレスを送信する際に該第２のアドレスをマスクすることを特徴とする。
【００２４】
また、ＡＴＭレイヤにおける処理を行うＡＴＭレイヤデバイスと、ＵＴＯＰＩＡレベル２インタフェースを用いて前記ＡＴＭレイヤデバイスの前段に接続された前段デバイスと、ＵＴＯＰＩＡレベル２インタフェースを用いて前記ＡＴＭレイヤデバイスの後段に接続された複数の後段デバイスとを有し、前記前段デバイスから前記ＡＴＭレイヤデバイスへ、及び前記ＡＴＭレイヤデバイスから前記後段デバイスへＡＴＭセルデータを送信するＡＴＭセル通信システムにおいて、
前記ＡＴＭレイヤデバイスは、前記ＡＴＭセルデータを受信可能ではない前記後段デバイスの第１のアドレスに基づいて、前記前段デバイスの第２のアドレスを検索し、前記第２のアドレスに応じたタイミングで、前記ＡＴＭレイヤデバイスがＡＴＭセルデータを受信可能かどうかを示す受信イネーブル信号をディセーブル状態に設定し、前記ディセーブル状態に設定された受信イネーブル信号を前記前段デバイスへ送信することを特徴とする。
【００２５】
また、前記ＡＴＭレイヤデバイスは、前記第２のアドレスに応じたタイミングで、送信要求信号である受信ＣＬＡＶをマスクすることを特徴とする。
【００２６】
また、ＵＴＯＰＩＡレベル２インタフェースを用いて、前段に前段デバイス、及び後段に後段デバイスが接続され、前記前段デバイスから送信されたＡＴＭセルデータを受信し、前記ＡＴＭセルデータを前記後段デバイスへ送信するＡＴＭレイヤデバイスであって、
前記ＡＴＭセルデータを受信可能ではない前記後段デバイスの第１のアドレスに基づいて、前記前段デバイスの第２のアドレスを検索し、前記前段デバイスへ前記第２のアドレスを送信する際に該第２のアドレスをマスクする。
【００２７】
また、ＵＴＯＰＩＡレベル２インタフェースを用いて、前段に前段デバイス、及び後段に後段デバイスが接続され、前記前段デバイスから送信されたＡＴＭセルデータを受信し、前記ＡＴＭセルデータを前記後段デバイスへ送信するＡＴＭレイヤデバイスであって、
前記ＡＴＭセルデータを受信可能ではない前記後段デバイスの第１のアドレスに基づいて、前記前段デバイスの第２のアドレスを検索し、前記第２のアドレスに応じたタイミングで、前記ＡＴＭレイヤデバイスがＡＴＭセルデータを受信可能かどうかを示す受信イネーブル信号をディセーブル状態に設定し、前記ディセーブル状態に設定された受信イネーブル信号を前記前段デバイスへ送信する。
【００２８】
また、前記第２のアドレスに応じたタイミングで、送信要求信号である受信ＣＬＡＶをマスクすることを特徴とする。
【００２９】
また、ＡＴＭレイヤにおける処理を行うＡＴＭレイヤデバイスと、ＵＴＯＰＩＡレベル２インタフェースを用いて前記ＡＴＭレイヤデバイスの前段に接続された前段デバイスと、ＵＴＯＰＩＡレベル２インタフェースを用いて前記ＡＴＭレイヤデバイスの後段に接続された複数の後段デバイスとを有し、前記前段デバイスから前記ＡＴＭレイヤデバイスへ、及び前記ＡＴＭレイヤデバイスから前記後段デバイスへＡＴＭセルデータを送信するＡＴＭセル通信システムにおけるＡＴＭセル通信方法であって、
前記ＡＴＭレイヤデバイスが、前記ＡＴＭセルデータを受信可能ではない前記後段デバイスの第１のアドレスに基づいて、前記前段デバイスの第２のアドレスを検索する処理と、
前記ＡＴＭレイヤデバイスが、前記前段デバイスへ前記第２のアドレスを送信する際に該第２のアドレスをマスクする処理とを有する。
【００３０】
また、ＡＴＭレイヤにおける処理を行うＡＴＭレイヤデバイスと、ＵＴＯＰＩＡレベル２インタフェースを用いて前記ＡＴＭレイヤデバイスの前段に接続された前段デバイスと、ＵＴＯＰＩＡレベル２インタフェースを用いて前記ＡＴＭレイヤデバイスの後段に接続された複数の後段デバイスとを有し、前記前段デバイスから前記ＡＴＭレイヤデバイスへ、及び前記ＡＴＭレイヤデバイスから前記後段デバイスへＡＴＭセルデータを送信するＡＴＭセル通信システムにおけるＡＴＭセル通信方法であって、
前記ＡＴＭレイヤデバイスが、前記ＡＴＭセルデータを受信可能ではない前記後段デバイスの第１のアドレスに基づいて、前記前段デバイスの第２のアドレスを検索する処理と、
前記ＡＴＭレイヤデバイスが、前記第２のアドレスに応じたタイミングで、前記ＡＴＭレイヤデバイスがＡＴＭセルデータを受信可能かどうかを示す受信イネーブル信号をディセーブル状態に設定する処理と、
前記ＡＴＭレイヤデバイスが、前記ディセーブル状態に設定された受信イネーブル信号を前記前段デバイスへ送信する処理とを有する。
【００３１】
また、前記ＡＴＭレイヤデバイスが、前記第２のアドレスに応じたタイミングで、送信要求信号である受信ＣＬＡＶをマスクする処理を有することを特徴とする。
【００３２】
上記のように構成された本発明においては、ＡＴＭセルデータを受信することができない後段デバイスの第１のアドレスに基づいて、前段デバイスの第２のアドレスがＡＴＭレイヤデバイスにて検索され、ＡＴＭレイヤデバイスから前段デバイスへ第２のアドレスが送信される際に、検索された第２のアドレスがマスクされる。
【００３３】
これにより、ＡＴＭレイヤデバイスに設けられた共通セルバッファのオーバーフローによるデータの欠落を防ぐことができる。また、マスクされるアドレス以外のアドレスを持つ後段デバイス宛てのＡＴＭセルデータについては、これによりＡＴＭセルの送出が制御されることはない。
【発明の効果】
【００３４】
以上説明したように本発明においては、ＡＴＭセルデータを受信することができない後段デバイスの第１のアドレスに基づいて、前段デバイスの第２のアドレスをＡＴＭレイヤデバイスが検索し、ＡＴＭレイヤデバイスから前段デバイスへ第２のアドレスが送信される際に、検索された第２のアドレスをマスクする構成としたため、最小限のセルバッファを用いるだけでセルバッファオーバーフローによるセルデータの欠落を防ぐことができる。
【発明を実施するための最良の形態】
【００３５】
以下に、本発明の実施の形態について図面を参照して説明する。
【００３６】
図１は、本発明のＡＴＭセル通信システムの実施の一形態を示す図である。
【００３７】
図１に示すように本形態は、ＡＴＭレイヤデバイス１０１と、ＰＨＹレイヤデバイス１０２−１〜１０２−ｎ（ｎは、２〜３１の整数）と、セル送信部１０３−１〜１０３−ｍ（ｍは、２以上の整数）と、ＡＴＭスイッチ１０４とから構成されている。ＡＴＭレイヤデバイス１０１とＰＨＹレイヤデバイス１０２−１〜１０２−ｎとは、ＵＴＯＰＩＡレベル２インタフェースを用いて接続されている。また、ＡＴＭスイッチ１０４とＡＴＭレイヤデバイス１０１とは、ＵＴＯＰＩＡレベル２インタフェースを用いて接続されている。
【００３８】
セル送信部１０３−１〜１０３−ｍは、ＨＷＹ（ハイウェイ）回線に送信するＡＴＭセルデータを送信する。
【００３９】
ＡＴＭスイッチ１０４は、セル送信部１０３−１〜１０３−ｍから送信されたＡＴＭセルデータを、当該ＡＴＭセルデータのヘッダ情報に基づいてスイッチングし、ＰＨＹレイヤデバイス１０２−１〜１０２−ｎ宛てのＡＴＭセルデータをＡＴＭレイヤデバイス１０１へ送信する。ここで、セル送信部１０３−１〜１０３−ｍ及びＡＴＭスイッチ１０４を前段デバイスとする。
【００４０】
ＡＴＭレイヤデバイス１０１は、ＡＴＭスイッチ１０４から送信されたＡＴＭセルデータについてコンポジット処理、品質クラス制御などのＡＴＭレイヤにおける処理であるＡＡＬ処理を行い、これらの処理が行われたＡＴＭセルデータをＰＨＹレイヤデバイス１０２−１〜１０２−ｎへ送信する。
【００４１】
ＰＨＹレイヤデバイス１０２−１〜１０２−ｎは、ＡＴＭレイヤデバイス１０１から送信されたＡＴＭセルデータをＨＷＹ回線へ送信する後段デバイスである。
【００４２】
上述した構成については、ＡＴＭセルをＨＷＹ回線上へ送信する方向のみを示しており、ＨＷＹ回線からＡＴＭセルデータが受信される方向については示していない。後述する説明についても同様である。
【００４３】
図２は、図１に示したＡＴＭスイッチ１０４とＡＴＭレイヤデバイス１０１との間、及びＡＴＭレイヤデバイス１０１とＰＨＹレイヤデバイス１０２−１〜１０２−ｎと間におけるＵＴＯＰＩＡバスの構成を示す図である。
【００４４】
図２に示すようにＡＴＭスイッチ１０４とＡＴＭレイヤデバイス１０１との間におけるＵＴＯＰＩＡバスの構成は、ＡＴＭレイヤデバイス１０１がマスタとなり、ＡＴＭスイッチ１０４がスレーブとなったＵＴＯＰＩＡレベル２インタフェースを用いた構成となっており。また、ＡＴＭレイヤデバイス１０１とＰＨＹレイヤデバイス１０２−１〜１０２−ｎとの間におけるＵＴＯＰＩＡバスの構成は、ＡＴＭレイヤデバイス１０１がマスタとなり、ＰＨＹレイヤデバイス１０２−１〜１０２−ｎがスレーブとなったＵＴＯＰＩＡレベル２インタフェースを用いた構成となっている。
【００４５】
受信クロックと、受信アドレスと、ＡＴＭセルデータの受信が可能であるかどうかを示す信号である受信イネーブルとが、ＡＴＭレイヤデバイス１０１からＡＴＭスイッチ１０４へ送信される。また、受信データと、受信データの先頭を示す信号である受信ＳＯＣと、送信すべきＡＴＭセルデータがあるかどうかを示す送信要求信号である受信ＣＬＡＶとが、ＡＴＭスイッチ１０４からＡＴＭレイヤデバイス１０１へ送信される。
【００４６】
また、送信クロックと、送信アドレスと、送信データと、送信データが有効であるかどうかを示す送信イネーブルと、送信データの先頭を示す信号である送信ＳＯＣとが、ＡＴＭセルレイヤデバイス１０１からＰＨＹレイヤデバイス１０２−１〜１０２−ｎへ送信される。また、ＰＨＹレイヤデバイス１０２−１〜１０２−ｎにてＡＴＭセルデータの受信が可能かどうかを示す受信可能状態表示信号である送信ＣＬＡＶが、ＰＨＹレイヤデバイス１０２−１〜１０２−ｎからＡＴＭレイヤデバイス１０１へ送信される。
【００４７】
図３は、図１及び図２に示したＡＴＭレイヤデバイス１０１の一構成例を示す図である。
【００４８】
図１及び図２に示したＡＴＭレイヤデバイス１０１は図３に示すように、受信ＣＬＡＶ監視部１１０と、受信部１１１と、受信アドレス生成部１１２と、ＡＡＬ処理部１１４と、送信ＣＬＡＶ監視部１１５と、送信部１１６と、送信アドレス生成部１１７と、アドレステーブル１１８と、これらを制御するＣＰＵ１１３とから構成されている。
【００４９】
受信ＣＬＡＶ監視部１１０は、ＡＴＭスイッチ１０４から送信される受信ＣＬＡＶを監視し、ＡＴＭセルデータの送信要求があるかどうかを判断する。
【００５０】
受信部１１１は、ＡＴＭセルデータの受信が可能かどうかを示す信号である受信イネーブルを送信し、ＡＴＭスイッチ１０４から送信された受信データを受信ＳＯＣと共に受信する。
【００５１】
受信アドレス生成部１１２は、受信部１１１にて受信される受信データの受信アドレスを生成し、生成された受信アドレスをＡＴＭスイッチ１０４へ送信する。この受信アドレスは、５ビットのアドレスである。
【００５２】
ＡＡＬ処理部１１４は、受信部１１１にて受信されたＡＴＭセルデータについて、コンポジット処理、品質クラス制御などのＡＡＬ処理を行う。このＡＡＬ処理は、後述するアドレステーブル１１８に予め記憶されている情報に基づいて行われる。
【００５３】
送信ＣＬＡＶ監視部１１５は、ＰＨＹレイヤデバイス１０２−１〜１０２−ｎから送信される送信ＣＬＡＶを監視し、ＰＨＹレイヤデバイス１０２−１〜１０２−ｎにてＡＴＭセルデータを受信することが可能かどうかを判断する。
【００５４】
送信部１１６は、ＡＡＬ処理部１１４にてＡＡＬ処理されたＡＴＭセルデータをＰＨＹレイヤデバイス１０２−１〜１０２−ｎへ送信する。
【００５５】
送信アドレス生成部１１７は、送信部１１６から送信される送信データの送信アドレスを生成し、生成された送信アドレスをＰＨＹレイヤデバイス１０２−１〜１０２−ｎへ送信する。この送信アドレスは、５ビットのアドレスである。
【００５６】
アドレステーブル１１８は、ＡＴＭスイッチ１０４へ送信する受信アドレスと、ＰＨＹレイヤデバイス１０２−１〜１０２−ｎへ送信する送信アドレスとの対応付けが予め記憶されている。このアドレステーブル１１８は、ＣＰＵ１１３がアクセス可能なメモリ（不図示）に記憶されている。
【００５７】
図４は、図３に示したアドレステーブル１１８の構造の一例を示す図である。
【００５８】
図３に示したアドレステーブル１１８の構造は図４に示すように、ＡＴＭスイッチ１０４へ送信する受信アドレスと、ＰＨＹレイヤデバイス１０２−１〜１０２−ｎへ送信する送信アドレスとがそれぞれ対応付けられており、さらに、ＡＴＭリンク番号、ＡＡＬ種別、品質クラス、ＶＰＩ、ＶＣＩ、ＣＩＤ、及びビットレートがそれぞれに対応付けられている。これらの情報は、ＣＰＵ１１３によって設定される。
【００５９】
このアドレステーブル１１８を参照することにより、ＰＨＹレイヤデバイス１０２−１〜１０２−ｎの第１のアドレス（図４中、送信アドレス）に基づいて、ＰＨＹレイヤデバイス１０２−１〜１０２−ｎへ送信するＡＴＭセルデータの送信元のＡＴＭスイッチ１０４を介したセル送信部１０３−１〜１０３−ｍの第２のアドレス（図４中、受信アドレス）が検索されることとなる。
【００６０】
図５は、図３に示したＡＡＬ処理部１１４の一構成例を示す図である。
【００６１】
図３に示したＡＡＬ処理部１１４は図５に示すように、共通セルバッファ１２０と、コンポジット部１２１と、品質クラス対応送信制御部１３２と、多重部１２３とから構成されている。
【００６２】
共通セルバッファ１２０は、ＡＴＭレイヤデバイス１０１にて受信された様々な品質クラスのＡＴＭセルデータを一時的に保存する。
【００６３】
コンポジット部１２１は、共通セルバッファ１２０に一時的に保存されたＡＴＭセルデータのうち、ＡＡＬ  Ｔｙｐｅ２の複数のショートセルを多重する。このとき、アドレステーブル１１８が参照され、ＡＡＬ種別がＡＡＬ  Ｔｙｐｅ２のＡＴＭセルデータのみが共通セルバッファ１２０から読み出されて処理される。
【００６４】
品質クラス対応送信制御部１２２は、共通セルバッファ１２０に一時的に保存されたＡＴＭセルデータの品質クラスに応じて、それらの送信順序制御や廃棄制御を行う。これらの制御方法は、アドレステーブル１１８を参照して行われ、従来の制御方法と同様であるため、ここでは詳細には説明しない。
【００６５】
多重部１２３は、共通セルバッファ１２０に一時的に保存されたＡＡＬ  Ｔｙｐｅ５のＡＴＭセルデータと、コンポジット部１２１にて多重処理されたＡＡＬ  Ｔｙｐｅ２のＡＴＭセルデータとを、品質クラス対応送信制御部１２２による制御に基づいて多重する。
【００６６】
図６は、図３に示した受信アドレス生成部１１２の一構成例を示す図である。
【００６７】
図３に示した受信アドレス生成部１１２は図６に示すように、５ビットレジスタ１３０と、５ビットカウンタ１３１と、タイミング制御部１３２と、マスク信号生成部１２３と、アドレスマスクレジスタ１３４と、セレクタ１３５と、マスク制御部１３６とから構成されている。
【００６８】
５ビットカウンタ１３１は、５ビットのサイクリックカウンタであり、受信アドレスを生成するためのものである。
【００６９】
５ビットレジスタ１３０は、５ビットカウンタ１３１のカウンタ値を保持する。
【００７０】
マスク信号生成部１３３は、受信アドレス生成部１１２からＡＴＭスイッチ１０４へ送信される受信アドレスをマスクするための信号を生成する。
【００７１】
アドレスマスクレジスタ１３４は、ＣＰＵ１１３から出力されたマスク指示信号に基づいてマスク情報が設定されるレジスタである。ここでのマスク指示信号は、ＣＰＵ１１３が一般的なレジスタにデータを書き込むためのライト信号（ライトデータ、ライトイネーブル等）と同等である。また、設定されたマスク情報をＲＥＧ信号としてマスク信号生成部１３３へ出力する。このＲＥＧ信号は、３１ビットのデータとする。
【００７２】
図７は、図６に示したアドレスマスクレジスタ１３４の一例を示す図である。
【００７３】
図６に示したアドレスマスクレジスタ１３４は図７に示すように、３２ビットのレジスタであり、３２ビットのうち３１ビットが使用されている。その３１ビットそれぞれが受信アドレスに対応付けられており、「０」が設定された場合、「マスク設定無し」を示し、また「１」が設定された場合は、「マスク設定有り」を示すものである。デフォルト（初期値）は全ビット「０」とする。
【００７４】
セレクタ１３５は、タイミング制御部１３２から出力されるＳＥＬ信号と、マスク信号生成部１２３から出力されるＡＤＤＲＭＳＫ信号とに基づいて、５ビットレジスタ１３０の値と、５ビットカウンタ１３１の値と、「１Ｆ」とのいずれかを選択して、受信アドレスとしてＡＴＭスイッチ１０４へ送信する。なお、「１Ｆ」はＵＴＯＰＩＡインタフェースのいずれのポートにも相当しないアドレスとして使用される。
【００７５】
マスク制御部１３６は、セレクタ１３５が５ビットレジスタ１３０の値を選択している間、５ビットカウンタ１３１の動作を停止させる（背景技術の図１３にて説明したＴ９０４時の処理と同様）。
【００７６】
タイミング制御部１３２は、これらのタイミングを制御する。
【００７７】
図８は、図６に示したマスク信号生成部１３３の一構成例を示す図である。
【００７８】
図６に示したマスク信号生成部１３３は図８に示すように、３１ビットシフトレジスタ１４０と、２分周回路１４１とから構成されている。
【００７９】
２分周回路１４１は、受信クロックを２分周する回路である。
【００８０】
３１ビットシフトレジスタ１４０は、２分周回路１４１にて分周されたクロックを用いて、３１クロック周期のパルスを生成する。生成された３１個のパルスと、アドレスマスクレジスタ１３４から出力されたＲＥＧ信号とが、それぞれＡＮＤ論理を取り、その結果が３１入力ＯＲ論理によりＡＤＤＲＭＳＫ信号としてセレクタ１３５に出力される。
【００８１】
図９は、図８に示したマスク信号生成部１３３におけるＡＤＤＲＭＳＫ信号の生成タイミングを示すタイムチャートである。なお、図９においては、各信号の送信タイミングの説明の便宜上、各タイミングにおいてタイムスロット番号を付与して示している。
【００８２】
タイミング制御部１３２から出力されたＬＯＡＤ信号がマスク信号生成部１３３に入力されると（Ｔ１）、３１ビットシフトレジスタ１４０にて３１クロック周期のパルス（Ｄ０〜Ｄ３０）が生成される（Ｔ２〜Ｔ６３）。
【００８３】
そしてＤ０〜Ｄ３０とＲＥＧ信号とにおいてＡＮＤ論理が取られる。ここではＲＥＧ信号のＤ１に相当するレジスタにマスクが設定された場合を例に挙げる。この場合、Ｄ１のタイミングと同じＴ４及びＴ５のタイミングでＡＤＤＲＭＳＫ信号が「１」となり、セレクタ１３５へ出力される。
【００８４】
なお、受信アドレス生成部１１２によって、受信アドレスとして「００」が出力されるとき、ＬＯＡＤ信号がタイミング制御部１３２によってアサートされる。ＬＯＡＤ信号がアサートされると５ビットカウンタ１３１は「００」にリセットされ、３１ビットシフトレジスタ１４０はＤ０＝「１」がロードされる。以後、５ビットカウンタ１３１の値と３１ビットシフトレジスタ１４０の値とから「１」が出力されるビット位置は同期して動作することとなる。
【００８５】
以下に、上記のように構成された本発明における動作をタイミングチャートを用いて説明する。
【００８６】
図１０は、本発明における受信アドレスのマスク処理を説明するためのタイミングチャートである。ここでは、受信アドレス「０１」に対応付けられた送信アドレスを持つＰＨＹレイヤデバイスから送信された送信ＣＬＡＶが受信可能状態を示していない（他の受信アドレスに対応付けられた送信アドレスを持つＰＨＹレイヤデバイスから送信された送信ＣＬＡＶは受信可能状態を示している）場合であり、且つ受信アドレス「１Ｄ」のＡＴＭセルデータが送信可能である場合を例に挙げて説明する。
【００８７】
まず、受信アドレス「１Ｄ」のＡＴＭセルデータの送信タイミングについて説明する。
【００８８】
受信アドレス生成部１１２の５ビットカウンタ１３１によって受信アドレスが生成されており、受信アドレス「１Ｄ」がセレクタ１３５からＡＴＭスイッチ１０４へ送信されると（Ｔ２０２）、受信ＣＬＡＶ監視部１１０にて受信アドレス「１Ｄ」に対応したタイミングが「１（有効）」に設定された受信ＣＬＡＶが受信される（Ｔ２０３）。
【００８９】
すると、受信アドレス「１Ｄ」がＡＴＭセルデータの送信要求があると判断され、５ビットカウンタ１３１の現在の値である「１Ｄ」がタイミング制御部１３２によって５ビットレジスタ１３０に保持される。
【００９０】
この時点では、前のＡＴＭセルデータの転送が行われているため、受信アドレス「１Ｄ」のＡＴＭセルデータの転送は行われない。前のＡＴＭセルデータの転送が行われている間は、５ビットカウンタ１３１の値がそのまま受信アドレスとして送信される（Ｔ２０４〜Ｔ２１２）。
【００９１】
その後、前のＡＴＭセルデータの転送が終了する時点において、５ビットレジスタ１３０に保持されている「１Ｄ」がセレクタ１３５によって選択され、受信アドレスとしてＡＴＭスイッチ１０４へ送信される（Ｔ２１４）。このとき、受信部１１１から受信イネーブルが「１（有効）」に設定されて送信される。
【００９２】
そして、ＡＴＭスイッチ１０４から受信ＳＯＣを先頭にＡＴＭセルデータが受信データとして受信部１１１にて受信され、受信アドレス「１Ｄ」のＡＴＭセルデータの転送が開始される（Ｔ２１６〜）。このとき、５ビットカウンタ１３１の値が受信アドレスとしてセレクタ１３５によって選択され、ＡＴＭスイッチ１０４へ送信される。つまり、ＡＴＭセルデータが転送されるための受信アドレスを示す以外は、ポーリングが行われていることになる。
【００９３】
次に、受信アドレス「０１」がマスクされるタイミングについて説明する。
【００９４】
図９のＴ４及びＴ５でも説明したが、アドレスマスクレジスタ１３４に「マスク有り」が設定された受信アドレスについてのマスク信号であるＡＤＤＲＭＳＫ信号が、５ビットカウンタ１３１によって当該受信アドレスの値が出力されるタイミングと同期して出力される。ここでは、受信アドレス「０１」が本来出力されるべきタイミング（Ｔ２０８）にて、ＡＤＤＲＭＳＫ信号が「１（有効）」で出力されているため、セレクタ１３５にて「１Ｆ」が選択され、ＡＴＭスイッチ１０４へ送信される受信アドレスは「１Ｆ」となる。これにより、ＡＴＭスイッチ１０４にて受信アドレス「０１」が認識されず、受信アドレス「０１」に相当する受信ＣＬＡＶが受信されることもない（Ｔ２０９）。
【００９５】
マスクすべき受信アドレスの設定方法は、図４に示した設定がアドレスレジスタ１１８にされている場合を例に挙げると、送信アドレスが「０」であるＰＨＹレイヤデバイスから送信可能な送信ＣＬＡＶが受信されない場合、送信アドレス「０」に対応付けられている受信アドレス「１」、「１５」、「２０」、及び「２５」がマスクされることとなる。
【００９６】
また、受信アドレスをマスクするのではなく、受信ＣＬＡＶをマスクする方法も考えられる。
【００９７】
図１１は、本発明における受信ＣＬＡＶのマスク処理を説明するためのタイミングチャートである。ここでは、図１０における説明と同様に、受信アドレス「０１」に対応付けられた送信アドレスを持つＰＨＹレイヤデバイスから送信された送信ＣＬＡＶが受信可能状態を示していない（他の受信アドレスに対応付けられた送信アドレスを持つＰＨＹレイヤデバイスから送信された送信ＣＬＡＶは受信可能状態を示している）場合であり、且つ受信アドレス「１Ｄ」のＡＴＭセルデータが送信可能である場合を例に挙げて説明する。
【００９８】
受信アドレス「１Ｄ」のＡＴＭセルデータの送信タイミングについては、図１０にて説明したタイミングと同様であるため、ここでは説明を省略する。
【００９９】
次に、受信アドレス「０１」の受信ＣＬＡＶがマスクされるタイミングについて説明する。
【０１００】
受信ＣＬＡＶ監視部１１０にて受信アドレス「０１」に相当する受信ＣＬＡＶが受信されると（Ｔ３０９）、受信アドレス「０１」は送信不可能なアドレスであるため、受信アドレス「０１」のタイミングが「１（有効）」である当該受信ＣＬＡＶのマスク信号であるＣＬＡＶＭＳＫ信号が生成される（Ｔ３０９）。そして、ＣＬＡＶＭＳＫ信号によってマスクされた受信ＣＬＡＶに基づいた受信イネーブルが、受信部１１１からＡＴＭスイッチ１０４へ送信される。つまり、ＡＴＭスイッチ１０４にて受信アドレス「０１」に相当するタイミングがイネーブル状態ではない状態（ディセーブル状態）に設定された受信イネーブル信号がＡＴＭスイッチ１０４へ送信される。このため、ＡＴＭスイッチ１０４から受信アドレス「０１」に相当する受信データが送信されることがない（Ｔ３０９）。
【０１０１】
以上説明したように、ＰＨＹレイヤデバイス１０２−１〜１０２−ｎからＡＴＭセルデータの受信可能の信号が送信されない場合、つまりＰＨＹレイヤデバイス１０２−１〜１０２−ｎにおいてＡＴＭセルデータの受信が不可能（内部の受信バッファであるＦＩＦＯがＦＵＬＬ状態等）な場合、ＡＴＭスイッチ１０４側の該当する受信アドレスがマスクされることにより、ＡＴＭレイヤデバイス１０１を経由してＦＩＦＯ  ＦＵＬＬのＰＨＹレイヤデバイス宛のＡＴＭセルデータの送信が制限されるため、共通セルバッファ１２０のオーバーフローによるデータの欠落を防ぐことができる。
【０１０２】
また、マスクされる受信アドレスはＦＩＦＯ  ＦＵＬＬが発生したＰＨＹレイヤデバイス宛てのＡＴＭセルデータが使用する受信アドレスのみがマスクされるため、他のＰＨＹレイヤデバイス宛てのＡＴＭセルデータは通常通りＡＴＭセルの送出制御を行うことができる。
【０１０３】
また、ＡＴＭレイヤデバイス１０１の共通セルバッファ１２０の容量に関して、入力セルのバースト長と出力ＰＨＹレイヤデバイスのビットレートから滞留するＡＴＭセルデータの容量だけ大きくする必要があったが、ＰＨＹレイヤデバイスのＦＩＦＯ  ＦＵＬＬ時にはＡＴＭスイッチ１０４側からＡＴＭセルデータの送信を制限することができるため、共通セルバッファ１２０の容量から前記容量部分を削減することができる。
【図面の簡単な説明】
【０１０４】
【図１】本発明のＡＴＭセル通信システムの実施の一形態を示す図である。
【図２】図１に示したＡＴＭスイッチとＡＴＭレイヤデバイスとの間、及びＡＴＭレイヤデバイスとＰＨＹレイヤデバイスと間におけるＵＴＯＰＩＡバスの構成を示す図である。
【図３】図１及び図２に示したＡＴＭレイヤデバイスの一構成例を示す図である。
【図４】図３に示したアドレステーブルの構造の一例を示す図である。
【図５】図３に示したＡＡＬ処理部の一構成例を示す図である。
【図６】図３に示した受信アドレス生成部の一構成例を示す図である。
【図７】図６に示したアドレスマスクレジスタの一例を示す図である。
【図８】図６に示したマスク信号生成部の一構成例を示す図である。
【図９】図８に示したマスク信号生成部におけるＡＤＤＲＭＳＫ信号の生成タイミングを示すタイムチャートである。
【図１０】本発明における受信アドレスのマスク処理を説明するためのタイミングチャートである。
【図１１】本発明における受信ＣＬＡＶのマスク処理を説明するためのタイミングチャートである。
【図１２】ＵＴＯＰＩＡレベル２によるＡＴＭレイヤデバイスとＰＨＹレイヤデバイスとの従来の接続構成の一例を示す図である。
【図１３】図１２に示した構成におけるＡＴＭセルデータ送信のタイミングを示すタイミングチャートである。
【符号の説明】
【０１０５】
１０１    ＡＴＭレイヤデバイス
１０２−１〜１０２−ｎ    ＰＨＹレイヤデバイス
１０３−１〜１０３−ｍ    セル送信部
１０４    ＡＴＭスイッチ
１１０    受信ＣＬＡＶ監視部
１１１    受信部
１１２    受信アドレス生成部
１１３    ＣＰＵ
１１４    ＡＡＬ処理部
１１５    送信ＣＬＡＶ監視部
１１６    送信部
１１７    送信アドレス生成部
１１８    アドレステーブル
１２０    共通セルバッファ
１２１    コンポジット部
１２２    品質クラス対応送信制御部
１２３    多重部
１３０    ５ビットレジスタ
１３１    ５ビットカウンタ
１３２    タイミング制御部
１３３    マスク信号生成部
１３４    アドレスマスクレジスタ
１３５    セレクタ
１３６    マスク制御部
１４０    ３１ビットシフトレジスタ
１４１    ２分周回路
【図１】
2008103904.tif 000003
【図２】
2008103904.tif 000004
【図３】
2008103904.tif 000005
【図４】
2008103904.tif 000006
【図５】
2008103904.tif 000007
【図６】
2008103904.tif 000008
【図７】
2008103904.tif 000009
【図８】
2008103904.tif 000010
【図９】
2008103904.tif 000011
【図１０】
2008103904.tif 000012
【図１１】
2008103904.tif 000013
【図１２】
2008103904.tif 000014
【図１３】
2008103904.tif 000015