(57)【要約】【課題】薄膜トランジスタのソース電極に接続されたパッド部と画素電極とのスルーホールを介した電気的接続の信頼性を図った表示装置の提供。【解決手段】基板上に、少なくとも、半導体層、薄膜トランジスタのソース電極に接続されたパッド部、絶縁膜、画素電極が順次積層され、  前記画素電極は前記絶縁膜に形成されたスルーホールを通して前記パッド部に電気的に接続され、  前記パッド部は、前記スルーホールの前記パッド部側の開口端の周囲の一部を交差させて形成される切り欠きあるいは孔を備え、  前記パッド部の下層の半導体層は、前記パッド部の切り欠きあるいは孔の形成領域および前記パッド部の外方へはみ出して形成され、  前記スルーホールの前記絶縁膜の表面における開口端の周囲に、前記パッド部に形成された切り欠きあるいは孔による凹陥部が反映された段差が形成されている。【選択図】図１
2008275879.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、少なくとも、半導体層、薄膜トランジスタのソース電極に接続されたパッド部、絶縁膜、画素電極が順次積層され、
前記画素電極は前記絶縁膜に形成されたスルーホールを通して前記パッド部に電気的に接続され、
前記パッド部の下層の半導体層は、前記スルーホールの壁面に重複する位置に切り欠きあるいは孔が形成され、
前記スルーホールの開口端の周囲に、前記半導体層に形成された切り欠きあるいは孔による凹陥部が反映された段差が形成されていることを特徴とする表示装置。
【請求項２】
前記半導体層は、前記パッド部のパターン化の際に用いたフォトレジスト膜をリフローさせて得られる変形フォトレジスト膜をマスクとしたエッチングによりパターン化されていることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記半導体層に形成された切り欠きは、前記スルーホールの前記パッド部側の開口端の周囲と重複する位置に少なくとも１つ形成されていることを特徴とする請求項１に記載の表示装置。
【請求項４】
前記半導体層に形成された孔は、前記スルーホールの前記パッド部側の開口端の周囲と重複する位置に少なくとも１つ形成されていることを特徴とする請求項１に記載の表示装置。
【請求項５】
前記孔は弓状の形状をなすことを特徴とする請求項４に記載の表示装置。
【請求項６】
前記孔は十字状の形状をなすことを特徴とする請求項４に記載の表示装置。
【請求項７】
前記表示装置は液晶表示装置からなり、前記基板の前記画素電極が形成された液晶側の面に配向膜が形成されていることを特徴とする請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、特に、絶縁膜上に形成された画素電極に該絶縁膜に形成されたスルーホールを通して信号が供給される構成からなる表示装置に関する。
【背景技術】
【０００２】
たとえばアクティブ・マトリックス型の液晶表示装置は、その各画素列を、その各画素に備えられる薄膜トランジスタを共通のゲート信号線を介して供給する走査信号によってオンさせることによって順次選択し、この選択のタイミングに合わせて、該画素列の各画素に他の画素列の対応する画素に共通に接続されたドレイン信号線を介して映像信号を供給するように構成されている。
【０００３】
前記映像信号は各画素に形成された一対の電極のうち一方の電極（画素電極）に供給され、該映像信号に対して基準となる信号が供給される他方の電極（対向電極）との電圧差に応じて発生する電界によって当該画素の液晶の分子を挙動させるようにしている。
【０００４】
この場合、前記薄膜トランジスタは液晶との直接の接触を回避させるために絶縁膜に被われて形成され、前記画素電極は該絶縁膜の上面に形成されるのが通常となっている。
【０００５】
このため、前記画素電極は、該絶縁膜に形成されたスルーホールを通して、前記薄膜トランジスタの一方の電極（ソース電極）に接続されて構成され、ドレイン信号線からの映像信号が該薄膜トランジスタを介して該画素電極に供給されるようになっている。
【０００６】
このような構成からなる液晶表示装置はたとえば下記特許文献１に開示されている。
【特許文献１】特開２００２−４９０４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このような構成からなる液晶表示装置において、近年、前記絶縁膜に形成される前記スルーホールは、その径を小さくすることが要望されてきている。各画素の極小化および開口率の向上を図らんがためである。
【０００８】
しかし、前記絶縁膜に形成するスルーホールの径を小さくした場合に、前記画素電極はこのスルーホールにおいて薄膜トランジスタのソース電極との電気的接続が信頼性よく行われないということが指摘されている。
【０００９】
すなわち、絶縁膜に導電体層を形成し、フォトリソグラフィ技術を用いた選択エッチングによって前記画素電極を形成しようとする場合、前記導電体層の上面にフォトレジストを塗布する工程を必要とする。この場合、前記導電体層は絶縁膜のスルーホールの形成部分において凹部が形成された状態になっているが、この凹部に液状のフォトレジストが充填しにくくなるという現象が生じる。このため、選択エッチングの際のマスクとして用いるフォトレジスト膜に孔が開くことになり、この孔を通して、絶縁膜の前記スルーホールの部分に形成された導電体層がエッチングされてしまうからである。
【００１０】
また、液晶表示装置の場合、前記画素電極を被って絶縁膜の上面に配向膜を形成することが通常となっている。この配向膜によってそれに直接に接触する液晶の分子の初期配向方向を決定させなければならないからである。
【００１１】
そして、この場合においても、前記絶縁膜のスルーホールの部分において配向膜を信頼性よく形成することができないということが指摘されている。
【００１２】
すなわち、前記画素電極の形成後に、配向膜の材料である樹脂を塗布する工程を必要とし、この場合においても、前記画素電極は絶縁膜のスルーホールの形成部分において凹部が形成された状態になっているが、この凹部に液状の樹脂が充填しにくくなるという現象が生じるからである。
【００１３】
本発明の目的は、薄膜トランジスタのソース電極に接続されたパッド部と画素電極とのスルーホールを介した電気的接続の信頼性を図った表示装置を提供することにある。
【００１４】
本発明の目的は、配向膜を信頼性よく形成することのできる液晶表示装置を提供することにある。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１６】
（１）本発明による表示装置は、たとえば、基板上に、少なくとも、半導体層、薄膜トランジスタのソース電極に接続されたパッド部、絶縁膜、画素電極が順次積層され、
前記画素電極は前記絶縁膜に形成されたスルーホールを通して前記パッド部に電気的に接続され、
前記パッド部の下層の半導体層は、前記スルーホールの壁面に重複する位置に切り欠きあるいは孔が形成され、
前記スルーホールの開口端の周囲に、前記半導体層に形成された切り欠きあるいは孔による凹陥部が反映された段差が形成されていることを特徴とする。
【００１７】
（２）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記半導体層は、前記パッド部のパターン化の際に用いたフォトレジスト膜をリフローさせて得られる変形フォトレジスト膜をマスクとしたエッチングによりパターン化されていることを特徴とする。
【００１８】
（３）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記半導体層に形成された切り欠きは、前記スルーホールの前記パッド部側の開口端の周囲と重複する位置に少なくとも１つ形成されていることを特徴とする。
【００１９】
（４）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記半導体層に形成された孔は、前記スルーホールの前記パッド部側の開口端の周囲と重複する位置に少なくとも１つ形成されていることを特徴とする。
【００２０】
（５）本発明による表示装置は、たとえば、（４）の構成を前提とし、前記孔は弓状をなすことを特徴とする。
【００２１】
（６）本発明による表示装置は、たとえば、（４）の構成を前提とし、前記孔は十字状をなすことを特徴とする。
【００２２】
（７）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記表示装置は液晶表示装置からなり、前記基板の前記画素電極が形成された液晶側の面に配向膜が形成されていることを特徴とする。
【００２３】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【発明の効果】
【００２４】
このように構成された表示装置は、薄膜トランジスタのソース電極に接続されたパッド部と画素電極とのスルーホールを介した電気的接続の信頼性を図ることができる。
【００２５】
このように構成された表示装置は、スルーホールの部分のフォトレジスト及び配向膜を信頼性よく形成することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明による表示装置の実施例を図面を用いて説明する。
【００２７】
〈全体の構成〉
図２は、本発明による表示装置を液晶表示装置を例に挙げて示したもので、該液晶表示装置の一実施例を示した概略平面図である。
【００２８】
図２において、液晶表示装置は、平行に配置される一対のたとえばガラスからなる基板ＳＵＢ１、ＳＵＢ２を外囲器とし、該基板ＳＵＢ１、ＳＵＢ２の間には液晶（図示せず）が介在されている。
【００２９】
該液晶は、基板ＳＵＢ１に対する基板ＳＵＢ２の固定を兼ねるシール材ＳＬによって封入され、該シール材ＳＬによって囲まれた領域は液晶表示領域ＡＲを構成している。
【００３０】
たとえば基板ＳＵＢ１は、基板ＳＵＢ２と比較して、その面積が大きく形成され、図中左側辺部および上側辺部において、前記基板ＳＵＢ２から露出された領域を有する。基板ＳＵＢ１の左側辺部には複数の並設された半導体装置からなる走査信号駆動回路Ｖ、上側辺部には複数の並設された半導体装置からなる映像信号駆動回路Ｈｅを搭載させるためである。
【００３１】
基板ＳＵＢ１の液晶側の面であって液晶表示領域ＡＲ内には、図中ｘ方向に延在しｙ方向に並設されるドレイン信号線ＤＬが、また、図ｙ方向に延在しｘ方向に並設されるゲート信号線ＧＬが形成されている。
【００３２】
これらゲート信号線ＧＬとドレイン信号線ＤＬで囲まれる矩形状の領域は画素が形成される領域を構成し、これにより、各画素は液晶表示領域ＡＲ内においてマトリックス状に配置されるようになる。
【００３３】
前記各ゲート信号線ＧＬは、たとえばその左側端部がシール材ＳＬを越えて液晶表示領域ＡＲの外側にまで延在され前記走査信号駆動回路Ｖに接続され、該走査信号駆動回路Ｖによって走査信号（電圧）が供給されるようになっている。
【００３４】
前記各ドレイン信号線ＤＬは、たとえばその上側端部がシール材ＳＬを越えて液晶表示領域ＡＲの外側にまで延在され前記映像信号駆動回路Ｈｅに接続され、該映像信号駆動回路Ｈｅによって映像信号（電圧）が供給されるようになっている。
【００３５】
一の画素を囲む図中点線丸枠Ｐの拡大図である点線丸枠Ｐ’に示すように、該画素には、ゲート信号線ＧＬからの走査信号によってオンされる薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴを介してドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸと、基準電圧が印加されて前記画素電極ＰＸとの間に電界を生じせしめる対向電極ＣＴが備えられている。前記電界は基板ＳＵＢ１の表面と平行な電界成分を含むもので、このような電界によって液晶の分子を挙動させるものを横電界方式と称されている。
【００３６】
なお、前記対向電極ＣＴはたとえばゲート信号線ＧＬと平行に配置されるコモン信号線ＣＬを通して基準電圧が印加されるようになっており、該コモン信号線ＣＬは前記シール材ＳＬを越えて延在され、基板ＳＵＢ１面に形成されたコモン端子ＣＴＭに接続されている。
【００３７】
上述した実施例では、前記走査信号駆動回路Ｖ、映像信号駆動回路Ｈｅは基板ＳＵＢ１に搭載させて構成したものである。しかし、これに限定されず、いわゆるテープキャリア方式で構成した半導体装置（フレキシブル基板に半導体チップが搭載されている半導体装置）を前記基板ＳＵＢ１と図示しないプリント基板との間に跨って配置させるように構成してもよい。
【００３８】
〈画素の構成〉
図１は、前記液晶表示パネルＰＮＬの基板ＳＵＢ１側において、マトリックス状に配置された各画素のうちの一つの画素の一実施例を示した平面図である。これにより、図１に示す当該画素に対し上下および左右のそれぞれに配置される各画素は、当該画素と同様の構成となっている。
【００３９】
また、図３（ａ）、図３（ｂ）は、それぞれ、図１のIII（ａ）−III（ａ）線における断面図を、図１のIII（ｂ）−III（ｂ）線における断面図を示している。
【００４０】
まず、基板ＳＵＢ１の液晶側の面（表面）には、ゲート信号線ＧＬおよびコモン信号線ＣＬが比較的大きな距離を有して平行に形成されている。
【００４１】
ゲート信号線ＧＬとコモン信号線ＣＬの間の領域には、たとえばＩＴＯ（Indium-Tin-Oxide）の透明導電材料からなる対向電極ＣＴが形成されている。対向電極ＣＴは、そのコモン信号線ＣＬ側の辺部において該コモン信号線ＣＬに重畳されて形成され、これにより、該コモン信号線ＣＬと電気的に接続されて形成されている。
【００４２】
そして、基板ＳＵＢ１の表面には、前記ゲート信号線ＧＬ、コモン信号線ＣＬ、および対向電極ＣＴをも被うようにして絶縁膜ＧＩ（図３参照）が形成されている。この絶縁膜ＧＩは、後述の薄膜トランジスタＴＦＴの形成領域において該薄膜トランジスタＴＦＴのゲート絶縁膜として機能するもので、それに応じて膜厚等が設定されるようになっている。
【００４３】
前記絶縁膜ＧＩの上面であって、前記ゲート信号線ＧＬの一部と重畳する個所において、たとえばアモルファスシリコンからなる非晶質の半導体層ＡＳが形成されている。この半導体層ＡＳは前記薄膜トランジスタＴＦＴの半導体層となるものである。
【００４４】
なお、この半導体層ＡＳは、該薄膜トランジスタＴＦＴの形成領域に限らず、ドレイン信号線ＤＬの下方、該ドレイン信号線ＤＬと薄膜トランジスタＴＦＴのドレイン電極ＤＴとを電気的に接続する接続部ＪＣの下方、および、薄膜トランジスタＴＦＴのソース電極ＳＴの該薄膜トランジスタＴＦＴの形成領域を超えて延在する部分（パッド部ＰＤを含む）の下方において、それぞれ、形成されている。このような半導体層ＡＳは、該薄膜トランジスタＴＦＴを、たとえばレジストリフロー方法で形成することによって、上述したパターンで構成され、たとえばドレイン信号線ＤＬにおいて段差を少なく構成できいわゆる段切れの不都合を回避できる効果を奏する。なお、以下の説明において、前記半導体層ＡＳのうち薄膜トランジスタＴＦＴの形成領域以外の領域に形成された半導体層を符号ＡＳ’で示す場合がある。
【００４５】
そして、図中ｙ方向に伸張してドレイン信号線ＤＬが形成され、このドレイン信号線ＤＬはその一部において前記薄膜トランジスタＴＦＴ側に延在する延在部を有し、この延在部（接続部ＪＣ）は前記半導体層ＡＳ上に形成された該薄膜トランジスタＴＦＴのドレイン電極ＤＴに接続されている。
【００４６】
また、該ドレイン信号線ＤＬおよびドレイン電極ＤＴの形成の際に同時に形成されるソース電極ＳＴが、前記半導体層ＡＳ上にて前記ドレイン電極ＤＴと対向し、かつ、該半導体層ＡＳ上から画素領域側に若干延在された延在部を有して形成されている。この延在部は後に説明する画素電極ＰＸと接続されるパッド部ＰＤに至るようにして構成されている。
【００４７】
前記ドレイン電極ＤＴは、前記ソース電極ＳＴの先端部を囲むようにして形成されたたとえばＵ字状のパターンとして形成されている。これにより、該薄膜トランジスタＴＦＴのチャネル幅を大きく構成するようにできる。
【００４８】
なお、前記半導体層ＡＳは、それを絶縁膜ＧＩ上に形成する際に、たとえば、その表面に高濃度の不純物がドープされて形成され、たとえば、前記ドレイン電極ＤＴおよびソース電極ＳＴをパターニングして形成した後に、該ドレイン電極ＤＴおよびソース電極ＳＴ上のフォトレジスト膜をマスクとして該ドレイン電極ＤＴおよびソース電極ＳＴの形成領域以外の領域に形成された高濃度の不純物層をエッチングするようにしている。半導体層ＡＳとドレイン電極ＤＴおよびソース電極ＳＴのそれぞれの間に高濃度の不純物層（たとえば図５において高濃度不純物層ＣＮＬとして示す）を残存させ、この不純物層をオーミックコンタクト層として形成するためである。
【００４９】
このようにすることにより、前記薄膜トランジスタＴＦＴは、ゲート信号線ＧＬをゲート電極としたいわゆる逆スタガ構造のＭＩＳ（Metal Insulator Semiconductor）構造のトランジスタが構成されることになる。
【００５０】
なお、ＭＩＳ構造のトランジスタにあっては、そのバイアスの印加によってドレイン電極ＤＴとソース電極ＳＴが入れ替わるように駆動するが、この明細書の説明にあっては、便宜上、ドレイン信号線ＤＬと接続される側をドレイン電極ＤＴと、画素電極ＰＸと接続される側をソース電極ＳＴと称している。
【００５１】
基板ＳＵＢの表面には、前記薄膜トランジスタＴＦＴをも被って絶縁膜からなる保護膜ＰＡＳ（図３参照）が形成されている。この保護膜ＰＡＳは、該薄膜トランジスタＴＦＴを液晶との直接の接触を回避させるために設けられるようになっている。また、この保護膜ＰＡＳは、前記対向電極ＣＴと後述の画素電極ＰＸとの間に介層して設けられ、前記絶縁膜ＧＩとともに、該対向電極ＣＴと画素電極ＰＸの間に設けられた容量素子の誘電体膜としても機能するようになっている。
【００５２】
前記保護膜ＰＡＳの上面には、画素電極ＰＸが形成されている。この画素電極ＰＸは、たとえばＩＴＯ（Indium-Tin-Oxide）等の透明導電膜からなり、前記対向電極ＣＴと広い面積にわたって重畳して形成されている。
【００５３】
そして、該画素電極ＰＸは、多数のスリットがその長手方向と交叉する方向に並設されて形成され、これによって両端が互いに接続された多数の帯状の電極からなる電極群を有するようにして形成されている。
【００５４】
なお、画素電極ＰＸの各電極は、図１に示すように、画素の領域をたとえば図中上下に２分割させ、その一方の領域にはたとえばゲート信号線ＧＬの走行方向に対して＋４５°方向に延在するように形成され、他方の領域には−４５°方向に延在するようにして形成されている。いわゆるマルチドメイン方式を採用するもので、１画素内における画素電極ＰＸに設けたスリットの方向（画素電極ＰＸの電極群の方向）が単一である場合、観る方向により色つきが生じる不都合を解消した構成となっている。
【００５５】
このように形成された画素電極ＰＸは、薄膜トランジスタＴＦＴ側の辺部において、前記保護膜ＰＡＳに形成されたスルーホールＴＨを通して該薄膜トランジスタＴＦＴのソース電極ＳＴのパッド部ＰＤに電気的に接続されるようになっている。
【００５６】
ここで、この実施例では、図中点線丸枠Ｑの部分を拡大した点線丸枠Ｑ’に示すように、前記パッド部ＰＤは、その周辺の一部において、該パッド部ＰＤの中心を間にして互いに対向して配置される一対の切り欠きＣＴＭが形成されている。
【００５７】
該各切り欠きＣＴＭは、その先端がパッド部ＰＤの中心に指向し、保護膜ＰＡＳのスルーホールＴＨの形成部に充分に至るまで延在されて形成されている。換言すれば、前記各切り欠きＣＴＭは、保護膜ＰＡＳの底面側のスルーホールＴＨの開口端の周囲の一部に交差するようにして形成されている。
【００５８】
このようにして前記パッド部ＰＤに切り欠きを形成するのは、前記パッド部ＰＤをも被って保護膜ＰＡＳを形成した場合に、該保護膜ＰＡＳの表面に前記パッド部ＰＤの切り欠きＣＴＭによって形成される凹陥部を反映（浮上化）させ、その後、前記スルーホールＴＨを形成した場合に、前記各凹陥部が該スルーホールＴＨの開口端に隣接して形成させるためである。
【００５９】
図４（ａ）は、前記スルーホールＴＨが形成された保護膜ＰＡＳの表面を示した斜視図である。該保護膜ＰＡＳの表面における該スルーホールＴＨの開口端の周囲に隣接して形成される凹陥部ＤＮＴは、前記パッド部ＰＤに形成された切り欠きＣＴＭによって形成される凹陥部（底面は半導体層ＡＳ’）が該保護膜ＰＡＳの表面の形成の際に反映（浮上化）されて形成されたものである。ここで、この明細書では、前記反映とは、凹凸面を有する下地層上にたとえばＣＶＤ法により堆積層を形成する場合に、前記下地層の凹凸面が前記堆積層の表面に対応して顕在化する現象をいう。
【００６０】
また、図４（ａ）に示した保護膜ＰＡＳの表面には、図４（ｂ）に示すようにＩＴＯ膜（図７において符号ＩＴで示す）およびこのＩＴＯ膜が加工された画素電極ＰＸが形成されるが、この画素電極ＰＸにおいても、その表面に、前記スルーホールＴＨの形成領域において凹部ＴＨ’が形成されるとともに、この凹部ＴＨ’の開口端の周囲に隣接して凹陥部ＤＮＴ’が形成されるようになる。この凹陥部ＤＮＴ’は前記保護膜ＰＡＳの凹陥部ＤＮＴが反映（浮上化）して形成される。
【００６１】
なお、前記パッド部ＰＤの下層に配置されている半導体層ＡＳ’は、その周辺が該パッド部ＰＤの輪郭よりも外方にはみ出して形成されている。そして、前記半導体層ＡＳ’は該パッド部ＰＤの切り欠きＣＴＭの部分においても全域に及んで形成され、これにより、前記パッド部ＰＤの切り欠きＣＴＭの部分は前記半導体層ＡＳ’を底面とする凹陥部が形成されることになる。
【００６２】
半導体層ＡＳ’がこのようなパターンに形成されるのは、薄膜トランジスタＴＦＴ等をレジストリフロー方法によって形成するからである。このレジストリフロー方法による表示装置の製造方法は後述する。
【００６３】
また、前記基板ＳＵＢ１の表面には、画素電極ＰＸをも被って配向膜ＯＲＩ１（図３参照）が形成され、この配向膜ＯＲＩ１によって該配向膜ＯＲＩ１と直接に接触する液晶の分子の初期配向方向を設定するようになっている。
【００６４】
上述した実施例では、半導体層ＡＳ、ＡＳ’としてアモルファスシリコンを用いたものであるが、これに限定されることはなく、たとえばポリシリコン等であってもよい。
【００６５】
〈製造方法〉
図５ないし図７は、上述した液晶表示装置の製造方法の一実施例を、薄膜トランジスタＴＦＴの部分において示した工程図である。図５ないし図７に示す各工程図は、その左側において図１のV−V線に相当する個所の断面を、左側において図１のVIII−VIII線に相当する個所の断面を示している。本実施例はいわゆるレジストリフロー方法と称される選択エッチングにより薄膜トランジスタＴＦＴを形成するもので、以下、工程順に説明する。
【００６６】
まず、図５（ａ）に示すように、主表面（液晶側の面）にゲート信号線ＧＬ、コモン信号線ＣＬ、対向電極ＣＴ、およびこれらゲート信号線ＧＬ、コモン信号線ＣＬ、対向電極ＣＴをも被って絶縁膜ＧＩが形成された基板ＳＵＢ１を用意する。
【００６７】
そして、前記基板ＳＵＢ１の絶縁膜ＧＩの上面の全域に、たとえばＣＶＤ方法を用いて半導体層ＡＳおよび導電体層ＣＤＴを順次積層する。
【００６８】
ここで、前記半導体層ＡＳはたとえばアモルファスＳｉからなり、その表面は高濃度のｎ型不純物がドープされた高濃度不純物層ＣＮＬを有して形成されている。この高濃度不純物層ＣＮＬは薄膜トランジスタＴＦＴの形成領域のオーミックコンタクト層として機能させるものである。
【００６９】
次に、図５（ｂ）に示すように、前記導電体層ＣＤＴの表面の全域にフォトレジスト膜ＰＴＲを塗布し、このフォトレジスト膜ＰＴＲを周知のフォトリソグラフィ技術により選択的に除去してパターン化する。ここで、残存されたフォトレジスト膜ＰＴＲのパターンは、前記導電体層ＣＤＴの選択エッチングによって残存させようとするパターンと同様となっている。
【００７０】
次に、図５（ｃ）に示すように、残存されたフォトレジスト膜ＰＴＲをマスクとして前記導電体層ＣＤＴおよび高濃度不純物層ＣＮＬを順次エッチングする。ここで、たとえば、導電体層ＣＤＴにはウェットエッチングを用い、高濃度不純物層ＣＮＬにはドライエッチングを用いる。この場合、図５では明確になっていないが、薄膜トランジスタＴＦＴのソース電極ＳＴのパッド部ＰＤは図１に示したように前記切り欠き部ＣＴＭを備えたパターンで選択エッチングされるようになっている。
【００７１】
次に、図５（ｄ）に示すように、前記フォトレジスト膜ＰＴＲをリフローさせて変形フォトレジスト膜ＰＴＲ’を形成する。このリフローによる変形フォトレジスト膜ＰＴＲ’は、たとえば、前記フォトレジスト膜ＰＴＲを有機溶媒溶液の蒸気中に１〜３分間曝し、これによって、該フォトレジスト膜ＰＴＲに有機溶媒溶液を徐々に浸透させ、該フォトレジスト膜ＰＴＲに溶解を起こさせるようにして形成する。
【００７２】
このリフローによって、パターン化された導電体層ＣＤＴの上方に形成されている前記フォトレジスト膜ＰＴＲは、該導電体層ＣＤＴの輪廓から外方へはみ出して流動することになる。これにより、該フォトレジスト膜ＰＴＲは、ドレイン電極ＤＴとソース電極ＳＴの間のチャネル領域に相当する半導体層ＡＳ上にも流動し、この部分も被うようになる。また、該フォトレジスト膜ＰＴＲは、薄膜トランジスタＴＦＴのソース電極ＳＴのパッド部ＰＤの切り欠き部ＣＴＭの半導体層ＡＳ上にも流動し、この部分も被うようになる。
【００７３】
次に、図６（ｅ）に示すように、リフローされたフォトレジスト膜ＰＴＲ’をマスクとし、このマスクから露出された半導体層ＡＳをたとえばアッシング等のドライエッチングを用いてエッチングする。
【００７４】
この場合、前記パッド部ＰＤの下層に位置づけられる半導体層ＡＳ’は、前記変形フォトレジスト膜ＰＴＲ’をマスクとするエッチングによって、その外輪郭が図１に示すようなパターンとして形成されることになる。
【００７５】
そして、前記パッド部ＰＤの前記切り欠き部ＣＴＭの個所においては、該切り欠き部ＣＴＭの形成によって露出される半導体層ＡＳ’の表面を底面とする凹陥部が形成されることになる。
【００７６】
そして、図６（ｆ）に示すように、前記フォトレジスト膜ＰＴＲ’を除去することによって、薄膜トランジスタＴＦＴの形成が完了する。この薄膜トランジスタＴＦＴは、そのドレイン電極ＤＴがドレイン信号線ＤＬに接続され、ソース電極ＳＴがパッド部ＰＤに接続された状態で形成される。
【００７７】
その後は、図６（ｇ）に示すように、該薄膜トランジスタＴＦＴをも被って基板ＳＵＢ１の表面にたとえばＳｉＮからなる保護膜ＰＡＳをたとえばＣＶＤ法等により形成する。この場合、保護膜ＰＡＳの表面は該保護膜ＰＡＳの形成の際の下地となる層の表面の凹凸がほぼそのままの状態で反映（浮上化）されて形成されるようになる。このため、前記パッド部ＰＤの上面に形成され保護膜ＰＡＳの表面には、該パッド部ＰＤの切り欠き部ＣＴＭにおいて形成された凹陥部が浮上化して反映されることになる。
【００７８】
次に、図６（ｈ）に示すように、前記保護膜ＰＡＳにスルーホールＴＨを形成し、このスルーホールＴＨから前記薄膜トランジスタＴＦＴのソース電極ＳＴのパッド部ＰＤの中央部を露出させる。この場合、前記スルーホールＴＨからは前記パッド部ＰＤに形成された切り欠き部ＣＴＭの一部も露出されるようになっている。そして、保護膜ＰＡＳの表面の前記スルーホールＴＨの開口端の周囲には前記切り欠き部ＣＴＭの存在によって段差が形成されるようになっている。
【００７９】
すなわち、スルーホールＴＨが形成された保護膜ＰＡＳの表面には、図４（ａ）に示したように、前記パッド部ＰＤの切り欠き部ＣＴＭによる凹陥部が反映（浮上化）することによって凹陥部ＤＮＴが形成され、この凹陥部ＤＮＴによって前記スルーホールＴＨの開口端の周囲に段差が形成されようになる。
【００８０】
次に、図７（ｉ）に示すように、保護膜ＰＡＳの上面の全域にたとえばスパッタリング法によってＩＴＯ膜ＩＴを形成する。この場合、該保護膜ＰＡＳに形成されたスルーホールＴＨ内に形成されるＩＴＯ膜ＩＴは、該スルーホールＴＨ以外の領域に形成されたＩＴＯ膜の厚さとほぼ同じ厚さに形成されることから、該スルーホールＴＨの個所におけるＩＴＯ膜ＩＮの表面には、図４（ｂ）に示すように、凹部ＴＨ’および凹陥部ＤＮＴ’が形成されるようになる。
【００８１】
そして、図７（ｊ）に示すように、前記ＩＴＯ膜ＩＴの上面の全域に液状のフォトレジストを塗布し、フォトレジスト膜ＰＴＲを形成する。さらに、該ＩＴＯ膜ＩＴのうち画素電極ＰＸを形成する領域上のフォトレジスト膜ＰＴＲを残存させ、他のフォトレジスト膜を除去する。
【００８２】
その後、残存されたフォトレジスト膜ＰＴＲをマスクとし、このマスクから露出された前記ＩＴＯ膜ＩＴをエッチングにより除去する。
【００８３】
ここで、この工程における液状のフォトレジストの塗布において、前記ＩＴＯ膜ＩＴの薄膜トランジスタＴＦＴのソース電極ＳＴとの接続部は、図４（ｂ）に示したように、凹部ＴＨ’が形成されているが、この凹部ＴＨ’への前記フォトレジストの充填は該凹部ＴＨ’の開口端の周囲に設けられた凹陥部ＤＮＴ’による段差の部分から円滑になされるようになる。前記凹陥部ＤＮＴ’の開口端の周囲において、該凹陥部ＤＮＴ’への流動を妨げるようにして働くフォトレジストの表面張力を、前記段差によって大幅に減衰させることができるからだと考えられる。
【００８４】
このことから、保護膜ＰＡＳのスルーホールＴＨの部分において信頼性あるマスクが形成され、前記ＩＴＯ膜ＩＴによって形成される画素電極ＰＸは前記スルーホールＴＨを通して薄膜トランジスタＴＦＴのソース電極ＳＴと信頼性ある電気的接続が図れるようになる。
【００８５】
次に、図７（ｋ）に示すように、画素電極ＰＸの形成の際のマスクとなったフォトレジスト膜ＰＴＲを除去する。
【００８６】
次に、図７（ｌ）で示すように、前記画素電極ＰＸをも被って基板ＳＵＢ１の表面に配向膜ＯＲＩ１を形成する。この配向膜ＯＲＩ１は、まず、液状の樹脂をたとえばインクジェット方法によって塗布することによって樹脂膜を形成し、その表面をラビング処理することによって形成する。
【００８７】
ここで、この工程における液状の樹脂の塗布において、画素電極ＰＸの薄膜トランジスタＴＦＴのソース電極ＳＴとの接続部は、図４（ｂ）に示したように、凹部ＴＨ’が形成されているが、この凹部ＴＨ’への前記樹脂の充填は該凹部ＴＨ’の開口端の周囲に設けられた凹陥部ＤＮＴ’による段差の部分から円滑になされるようになる。前記凹陥部ＤＮＴ’の開口端の周囲において、該凹陥部ＤＮＴ’への流動を妨げるようにして働く樹脂の表面張力を、前記段差によって大幅に減衰させることができるからだと考えられる。
【００８８】
このことから、前記配向膜ＯＲＩには、樹脂が前記凹部ＴＨ’へ流入しないことによる凹状の欠陥が生じることを免れ、このため、前記スルーホールＴＨにおける配向異常を惹起せしめることを回避できるようになる。
【００８９】
上述したことから明らかなように、このようにして製造された液晶表示装置は、薄膜トランジスタのソース電極に接続されたパッド部と画素電極とのスルーホールを介した電気的接続の信頼性を図ることができ、また、配向膜を信頼性よく形成することができる。
【００９０】
〈他の実施例〉
上述した実施例では、薄膜トランジスタＴＦＴのソース電極ＳＴのパッド部ＰＤに形成される切り欠き部ＣＴＭは、該パッド部ＰＤの中心に指向して対向配置された一対のものとして形成したものである。しかし、この切り欠き部ＣＴＭは３個以上のものとして形成してもよく、また、図８（ａ）に示すように、１個であってもよい。それぞれ効果の差はあるが同様の効果を奏することができるからである。
【００９１】
また、前記パッド部ＰＤには、切り欠きに限定されることはなく、スルーホールＴＨの保護膜ＰＡＳの底面側の開口端の周囲の一部を交差させて形成される孔であってもよい。該孔によって形成される凹陥部（底面は半導体層ＡＳ’）がスルーホールＴＨの保護膜ＰＡＳの表面側の開口端の周囲の一部に反映（浮上化）されて段差を形成するようになるからである。
【００９２】
この場合、たとえば図８（ｂ）に示すように、パッド部ＰＤに形成する前記孔ＨＬは、スルーホールＴＨの保護膜ＰＡＳの底面側の開口端の周囲のうち比較的円弧長の長い部分を該孔ＨＬの内部に配置させるようにして形成してもよい。また、たとえば図８（ｃ）に示すように、パッド部ＰＤに形成する前記孔ＨＬは、スルーホールＴＨの保護膜ＰＡＳの底面側の開口端の周囲のうち分割された複数の各円弧部を該孔ＨＬの内部に配置させるようにして形成してもよい。
【００９３】
また、上述した実施例では、液晶表示装置を一実施例として本発明による表示装置を説明したものである。しかし、たとえば有機ＥＬ（Electro Luminescence）装置等の他の表示装置にも適用できる。有機ＥＬ装置においても、その画素毎に薄膜トランジスタが備えられたものがあり、そのソース電極のパッド部が絶縁膜を介在して配置される画素電極と該絶縁膜に形成されたスルーホールを通して電気的に接続された構成となっているからである。
【００９４】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【図面の簡単な説明】
【００９５】
【図１】本発明による表示装置の画素の構成の一実施例を示す平面図である。
【図２】本発明による表示装置の一実施例を示す概略構成図である。
【図３】図１のIII（ａ）−III（ａ）線、およびIII（ｂ）−III（ｂ）線における断面図である。
【図４】保護膜のスルーホールの近傍における斜視図、画素電極のスルーホール部の近傍における斜視図である。
【図５】本発明による表示装置の製造方法の一部を示す図で、図６および図７とともに各工程を示した図である。
【図６】本発明による表示装置の製造方法の一部を示す図で、図５および図７とともに各工程を示した図である。
【図７】本発明による表示装置の製造方法の一部を示す図で、図５および図６とともに各工程を示した図である。
【図８】本発明による表示装置の他の実施例を示す要部構成図である。
【符号の説明】
【００９６】
ＳＵＢ１、ＳＵＢ２……基板、ＳＬ……シール材、ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＣＬ……コモン信号線、ＴＦＴ……薄膜トランジスタ、ＰＸ……画素電極、ＣＴ……対向電極、ＤＴ……ドレイン電極、ＳＴ……ソース電極、ＡＳ、ＡＳ’……半導体層、ＰＤ……パッド部、ＣＴＭ……切り欠き部、ＴＨ……スルーホール、ＧＩ……絶縁膜、ＰＡＳ……保護膜、ＨＬ……孔。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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