(57)【要約】【課題】プリエンファシス機能を有する出力バッファ回路の、調整可能なプリエンファシス量を調整して、実使用状態の擬似的な伝送損失を実現して、ＬＳＩ単体または短い配線を接続した状態で、受信回路の性能テストを実施する出力バッファ回路を提供する。【解決手段】伝送線路に論理信号を送信する出力バッファ回路であって、送信プリエンファシス出力回路３と、送信プリエンファシス量決定回路４を有する。送信プリエンファシス出力回路３は、送信プリエンファシス量決定回路４の出力信号によりプリエンファシス量を制御している。送信プリエンファシス量決定回路４は、擬似損失制御信号により、プリエンファシス量とプリエンファシスタップ数を調整し、送信信号のプリエンファシス量が、低い周波数の信号成分より高い周波数の信号成分ほど信号振幅が小さくなるように制御し、受信波形に信号劣化を与えて擬似的に伝送損失を実現する。【選択図】図１
2008259093.tif 000002
【特許請求の範囲】
【請求項１】
伝送線路に論理信号を送信する出力バッファ回路であって、
前記伝送線路の信号減衰量に応じて、送信側で４種以上の信号電圧を有する波形を生成する手段を有し、擬似損失制御信号により、プリエンファシス量とプリエンファシスタップ数を調整し、送信信号のプリエンファシス量が、低い周波数の信号成分より高い周波数の信号成分ほど信号振幅が小さくなるように制御し、受信波形に信号劣化を与えて擬似的に伝送損失を実現することを特徴とする出力バッファ回路。
【請求項２】
請求項１に記載の出力バッファ回路において、
前記出力バッファ回路は、受信回路と一体にして構成されることを特徴とする出力バッファ回路。
【請求項３】
請求項２に記載の出力バッファ回路において、
前記出力バッファ回路と前記受信回路を接続する伝送線路は、前記出力バッファ回路および前記受信回路と一体にして構成されることを特徴とする出力バッファ回路。
【請求項４】
請求項１に記載の出力バッファ回路において、
前記出力バッファ回路を２系統有し、前記２系統の出力バッファ回路により差動出力バッファが構成されることを特徴とする出力バッファ回路。
【請求項５】
伝送線路に論理信号を送信する出力バッファ回路であって、
擬似損失制御信号により、プリエンファシス量とプリエンファシスタップ数を調整し、送信信号のプリエンファシス量が、低い周波数の信号成分より高い周波数の信号成分ほど信号振幅が小さくなるように制御する送信プリエンファシス量決定回路と、
前記送信プリエンファシス量決定回路の出力信号によりプリエンファシス量を制御する送信プリエンファシス出力回路とを有することを特徴とする出力バッファ回路。
【請求項６】
伝送線路に論理信号を送信する出力バッファ回路を有する信号伝送インタフェース回路であって、
前記出力バッファ回路は、
擬似損失制御信号により、プリエンファシス量とプリエンファシスタップ数を調整し、送信信号のプリエンファシス量が、低い周波数の信号成分より高い周波数の信号成分ほど信号振幅が小さくなるように制御する送信プリエンファシス量決定回路と、
前記送信プリエンファシス量決定回路の出力信号によりプリエンファシス量を制御する送信プリエンファシス出力回路とを有することを特徴とする信号伝送インタフェース回路。
【請求項７】
請求項６に記載の信号伝送インタフェース回路において、
受信回路を有し、
前記出力バッファ回路と前記受信回路は、同一のＬＳＩ上に構成されることを特徴とする信号伝送インタフェース回路。
【請求項８】
請求項７に記載の信号伝送インタフェース回路において、
前記出力バッファ回路と前記受信回路を接続する伝送線路を有し、
前記出力バッファ回路と前記受信回路と前記伝送線路は、同一のＬＳＩ上に構成されることを特徴とする信号伝送インタフェース回路。
【請求項９】
信号伝送インタフェース回路を有する信号伝送インタフェース装置であって、
前記信号伝送インタフェース回路は、伝送線路に論理信号を送信する出力バッファ回路を有し、
前記出力バッファ回路は、
擬似損失制御信号により、プリエンファシス量とプリエンファシスタップ数を調整し、送信信号のプリエンファシス量が、低い周波数の信号成分より高い周波数の信号成分ほど信号振幅が小さくなるように制御する送信プリエンファシス量決定回路と、
前記送信プリエンファシス量決定回路の出力信号によりプリエンファシス量を制御する送信プリエンファシス出力回路とを有することを特徴とする信号伝送インタフェース装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、伝送線路に論理信号を送信する出力バッファ回路に関するもので、特に、伝送線路の信号減衰を補償する目的で、送信出力波形にプリエンファシスをかける機能を有する出力バッファ回路を有する高速信号伝送インタフェース回路及び装置に適用して有効な技術に関する。
【背景技術】
【０００２】
電子回路装置は年々、動作速度が向上しており、より高速な電子回路装置を実現するための研究、開発が活発に行われている。電子回路装置の高速化が実現すると、従来は非常に時間を要した処理が短時間に処理できたり、不可能と考えられていた処理が可能になるなどの便利さが生じる。電子回路装置の高速化は、処理のコストを低減し、世の中のサービスの向上に貢献する。また、このような優れた装置を製造すべく、産業界はよりいっそう活性化する。
【０００３】
電子回路装置の高速化を実現するために、電子回路装置の構成要素であるＬＳＩ内部回路の間、ＬＳＩ間、プリント基板間、装置間、筐体間等のデータ伝送信号の高速化要求が高まっている。
【０００４】
データ伝送の高速化技術の１つとして、例えば、特許文献１（特開２００３−３０９４６１号公報）に記載されている技術のように、ＬＳＩ内部配線やＬＳＩパッケージ配線やプリント基板配線およびケーブルやコネクタ等に代表される伝送線路の信号減衰を補償する目的で、信号の高周波成分の信号振幅を増加して、または、低周波成分の信号振幅を低減するプリエンファシス機能を有する出力バッファ回路が実用に供されている。
【特許文献１】特開２００３−３０９４６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記特許文献１に記載された技術において、本発明に対する前提技術として、出力バッファ回路の構成図を図６、出力バッファ回路の動作のタイムチャートを図７を用いて説明する。
【０００６】
図６に示す出力バッファ回路は、インバータ、遅延回路、バッファ、トライステートバッファを備え、データ信号を入力とし、出力端子から伝送線路に送信信号を出力する。伝送線路は受信端で終端抵抗Ｒｔを介して終端電圧Ｖｔに接続されており、終端抵抗Ｒｔは該伝送線路の特性インピーダンスと等しくして、インピーダンスミスマッチによる反射波が生じないようにしている。
【０００７】
インバータは、データ信号を入力とし反転信号を出力する。また、遅延回路は、データ信号を入力としデータの周期１サイクル分遅延した遅延信号を出力する。バッファは、反転信号を入力とし出力端子に送信信号を出力する。
【０００８】
バッファは、Ｐ型トランジスタ１０１とＮ型トランジスタ１０２が相補的に動作し、これらＰ型トランジスタ１０１とＮ型トランジスタ１０２は同等のオン抵抗Ｒａを有する。トライステートバッファは、データ信号の反転信号と遅延信号を入力とし出力端子に送信信号を出力する。トライステートバッファは、Ｐ型トランジスタ１０３とＮ型トランジスタ１０６がデータ信号の遅延信号を入力として相補に動作し、Ｐ型トランジスタ１０４とＮ型トランジスタ１０５がデータ信号の反転信号を入力として相補に動作する。よって、トライステートバッファは、反転信号と遅延信号が同一の論理値を取る場合に、その反転論理値を出力し、不一致の場合はオフ状態となり出力端子を駆動しない構成となっている。Ｐ型トランジスタ１０３とＰ型トランジスタ１０４のオン抵抗の直列合成抵抗値と、Ｎ型トランジスタ１０５とＮ型トランジスタ１０６のオン抵抗の直列合成抵抗値は、同等のオン抵抗値Ｒｂを有する。
【０００９】
図７に示すタイムチャートにおいて、タイミングＴ１では、データ信号が低レベルから高レベルへ遷移して、反転信号は低レベルへ遷移し、遅延信号は低レベルのままである。バッファのＰ型トランジスタ１０１と、トライステートバッファのＰ型トランジスタ１０３と１０４が各々オンして、他のトランジスタはオフ状態である。この時、送信信号の出力電圧はＶｏｈ１となる。タイミングＴ７、Ｔ９も同様である。
【００１０】
タイミングＴ２では、データ信号が高レベルのまま、反転信号は低レベルのまま、遅延信号は低レベルから高レベルに遷移する。バッファのＰ型トランジスタ１０１と、トライステートバッファのＰ型トランジスタ１０４と、Ｎ型トランジスタ１０６が各々オンして、他のトランジスタはオフ状態である。トライステートバッファはオフ状態になり、送信信号の出力電圧はＶｏｈ２となる。タイミングＴ３、Ｔ１０も同様である。
【００１１】
タイミングＴ４では、データ信号が高レベルから低レベルへ遷移して、反転信号が低レベルから高レベルへ遷移して、遅延信号は高レベルのままである。バッファのＮ型トランジスタ１０２と、トライステートバッファのＮ型トランジスタ１０５と１０６が各々オンして、他のトランジスタはオフ状態である。この時、送信信号の出力電圧はＶｏｌ１となる。タイミングＴ８、Ｔ１１も同様である。
【００１２】
タイミングＴ５では、データ信号が低レベルのまま、反転信号は高レベルのまま、遅延信号は高レベルから低レベルに遷移する。バッファのＮ型トランジスタ１０２と、トライステートバッファのＮ型トランジスタ１０５と、Ｐ型トランジスタ１０４が各々オンして、他のトランジスタはオフ状態である。トライステートバッファはオフ状態になり、送信信号の出力電圧はＶｏｌ２となる。タイミングＴ６、Ｔ１２も同様である。
【００１３】
このように、本発明に対する前提技術の出力バッファ回路の例では、出力端子の送信信号の出力電圧は、データ信号が変化した場合の１周期分のみ出力電圧Ｖｏｈ１，Ｖｏｌ１となり、他のタイミングでは出力電圧Ｖｏｈ２，Ｖｏｌ２となるので、伝送線路の信号減衰を補償する目的で、信号の高周波成分の信号振幅を増加して、または、低周波成分の信号振幅を低減するプリエンファシス機能を実現している。
【００１４】
ところで、上記の本発明に対する前提技術は、伝送線路の信号減衰を補償する目的で、信号の高周波成分の信号振幅を増加して、または、低周波成分の信号振幅を低減するので、配線長が短く損失が小さいケースでは、受信回路に入力する信号は図４（ａ）の通常動作時の受信信号のアイパタン２１のように波形品質が良好で、受信回路をテストには、より伝送損失が大きく品質の悪い信号波形を必要とする。このため、受信回路の性能の確認には、実際にＬＳＩを使用する状態、すなわち実使用に近い伝送損失を有する基板やケーブル及びコネクタを接続してテストする必要があった。
【００１５】
そこで、本発明は、上記事情に鑑みてなされたもので、プリエンファシス機能を有する出力バッファ回路の、調整可能なプリエンファシス量を調整して、実使用状態の擬似的な伝送損失を実現して、ＬＳＩ単体または短い配線を接続した状態で、受信回路の性能テストを実施する出力バッファ回路を提供することを目的とするものである。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明の出力バッファ回路は、プリエンファシス機能を有し、伝送線路に論理信号を送信する出力バッファ回路であって、送信プリエンファシス出力回路と、送信プリエンファシス量決定回路を有する。送信プリエンファシス出力回路は、送信プリエンファシス量決定回路の出力信号によりプリエンファシス量を制御している。送信プリエンファシス量決定回路は、擬似損失制御信号により、プリエンファシス量とプリエンファシスタップ数を調整し、送信信号のプリエンファシス量が、低い周波数の信号成分より高い周波数の信号成分ほど信号振幅が小さくなるように制御し、受信波形に信号劣化を与えて擬似的に伝送損失を実現することを特徴とする。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
本発明によれば、受信波形に信号劣化を与えることにより、擬似的に伝送損失を実現することができるので、ＬＳＩ単体または短い配線を接続した状態で、受信回路の性能テストを実施することが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
本発明の実施の形態は、擬似損失制御信号により、プリエンファシス量とプリエンファシスタップ数を調整し、送信信号のプリエンファシス量が、低い周波数の信号成分より高い周波数の信号成分ほど信号振幅が小さくなるように制御し、受信波形に信号劣化を与えて擬似的に伝送損失を実現する。以下において、各実施の形態を具体的に説明する。
【００２３】
（実施の形態１）
図１は、本発明の実施の形態１における高速信号伝送インタフェース回路を示す構成図である。本実施の形態における高速信号伝送インタフェース回路１は、出力バッファ回路２と、受信回路５などを有し、同一のＬＳＩ上に一体にして構成される。この高速信号伝送インタフェース回路１は、出力バッファ回路２の出力端子７と、受信回路５の入力端子８の間に外部伝送線路９が接続され、高速信号伝送インタフェース装置を構成している。
【００２４】
出力バッファ回路２は、外部伝送線路９に論理信号を送信する回路であり、送信プリエンファシス出力回路３と、送信プリエンファシス量決定回路４などを有して構成される。
【００２５】
送信プリエンファシス出力回路３は、出力データ信号を入力として、送信プリエンファシス量決定回路４の出力信号によりプリエンファシス量を制御し、送信信号として出力する回路である。
【００２６】
送信プリエンファシス量決定回路４は、擬似損失制御信号により、プリエンファシス量とプリエンファシスタップ数を調整し、送信信号のプリエンファシス量が、低い周波数の信号成分より高い周波数の信号成分ほど信号振幅が小さくになるように制御し、送信プリエンファシス出力回路３に出力する回路である。
【００２７】
受信回路５は、受信バッファ回路６と、終端電圧Ｖｔに接続された終端抵抗Ｒｔなどを有して構成される。この受信回路５は、受信信号を入力として、これを受信バッファ回路６で受信して入力データ信号を出力する回路である。
【００２８】
以上のように構成される高速信号伝送インタフェース回路１において、出力バッファ回路２は、出力データ信号を入力として、出力端子７に接続された外部伝送線路９に送信信号を出力する。この送信信号は、外部伝送線路９を介して、受信回路５の入力となり、この受信回路５は入力データ信号を出力する。
【００２９】
外部伝送線路９は、受端の受信回路５で終端抵抗Ｒｔを介して終端電圧Ｖｔに接続されており、終端抵抗Ｒｔは外部伝送線路９の特性インピーダンスと等しくして、インピーダンスミスマッチによる反射波が生じないようにしている。
【００３０】
図２は、出力バッファ回路２を詳細に示す構成図である。出力バッファ回路２において、送信プリエンファシス出力回路３は、３つのバッファ３１，３２，３３から構成される。各バッファ３１，３２，３３は、Ｐ型トランジスタ３４，３６，３８と、Ｎ型トランジスタ３５，３７，３９からなり、相補的に動作するように接続されている。各バッファ３１，３２，３３の入力側は、送信プリエンファシス量決定回路４に接続され、制御信号１，２，３が各々入力される。また、各バッファ３１，３２，３３の出力側は、出力バッファ回路２の出力端子７に接続され、送信信号が出力される。
【００３１】
送信プリエンファシス量決定回路４は、インバータ４１、遅延回路４２，４４、ゲート回路４３，４５から構成される。インバータ４１には出力データ信号が入力され、反転した制御信号１が送信プリエンファシス量決定回路４のバッファ３１に出力される。遅延回路４２には出力データ信号が入力され、遅延した信号がゲート回路４３に入力され、擬似損失制御信号発生回路１０からの擬似損失制御信号１と論理演算され、制御信号２が送信プリエンファシス量決定回路４のバッファ３２に出力される。遅延回路４４には遅延回路４２からの遅延信号が入力され、遅延した信号がゲート回路４５に入力され、擬似損失制御信号発生回路１０からの擬似損失制御信号２と論理演算され、制御信号３が送信プリエンファシス量決定回路４のバッファ３３に出力される。
【００３２】
図３は、高速信号伝送インタフェース回路１の動作を示すタイムチャートである。図４の受信信号波形を参照して説明する。
【００３３】
エンファシスなし時は、データ信号が高レベルの時（タイミングＴ１，２，３，７，９，１０）は送信信号の出力電圧はＶｏｈ１となり、データ信号が低レベルの時（タイミングＴ４，５，６，８，１１，１２）は送信信号の出力電圧はＶｏｌ１となる。
【００３４】
通常動作時は、タイミングＴ１では、データ信号が低レベルから高レベルへ遷移して、バッファ３１，３２，３３への制御信号１，２，３は各々低レベルから高レベルに遷移する。この時、バッファ３１，３２，３３のＰ型トランジスタ３４，３６，３８が各々オンして、他のトランジスタはオフ状態であり、送信信号の出力電圧はＶｏｈ２となる。タイミングＴ７、Ｔ９も同様である。
【００３５】
タイミングＴ２では、データ信号が高レベルのまま、バッファ３１，３２への制御信号１，２は各々高レベルのまま、バッファ３３への制御信号３は高レベルから低レベルに遷移する。この時、バッファ３１，３２のＰ型トランジスタ３４，３６、バッファ３３のＮ型トランジスタ３９が各々オンして、他のトランジスタがオフ状態であり、送信信号の出力電圧はＶｏｈ３となる。タイミングＴ１０も同様である。
【００３６】
タイミングＴ３では、データ信号が高レベルのまま、バッファ３１への制御信号１は高レベルのまま、バッファ３３への制御信号３は低レベルのまま、バッファ３２への制御信号２は高レベルから低レベルに遷移する。この時、バッファ３１のＰ型トランジスタ３４、バッファ３２，３３のＮ型トランジスタ３７，３９が各々オンして、他のトランジスタがオフ状態であり、送信信号の出力電圧はＶｏｈ４となる。
【００３７】
タイミングＴ４では、データ信号が高レベルから低レベルへ遷移して、バッファ３２，３３への制御信号２，３は各々低レベルのまま、バッファ３１への制御信号１は高レベルから低レベルに遷移する。この時、バッファ３１，３２，３３のＮ型トランジスタ３５，３７，３９が各々オンして、他のトランジスタがオフ状態であり、送信信号の出力電圧はＶｏｌ２となる。タイミングＴ８、Ｔ１１も同様である。
【００３８】
タイミングＴ５では、データ信号が低レベルのまま、バッファ３１，３２への制御信号１，２は各々低レベルのまま、バッファ３３への制御信号３は低レベルから高レベルに遷移する。この時、バッファ３１，３２のＮ型トランジスタ３５，３７、バッファ３３のＰ型トランジスタ３８が各々オンして、他のトランジスタがオフ状態であり、送信信号の出力電圧はＶｏｌ３となる。タイミングＴ１２も同様である。
【００３９】
タイミングＴ６では、データ信号が低レベルのまま、バッファ３１への制御信号１は低レベルのまま、バッファ３３への制御信号３は高レベルのまま、バッファ３２への制御信号２は低レベルから高レベルに遷移する。この時、バッファ３１のＮ型トランジスタ３５、バッファ３２，３３のＰ型トランジスタ３６，３８が各々オンして、他のトランジスタがオフ状態であり、送信信号の出力電圧はＶｏｌ４となる。
【００４０】
このように、通常動作時は、データ信号に対して、送信信号波形は、外部伝送線路９の信号減衰を補償する目的で、信号の高周波成分の信号振幅を増加して、または、低周波成分の信号振幅を低減するプリエンファシス波形を実現している。この場合は、図４（ａ）のアイパタン２１に示すとおり、外部伝送線路９が短く低損失なので、アイ波形は良好でマージンが大きく、受信回路５の性能検査には適用できない。
【００４１】
そこで、受信回路５の性能検査の場合の擬似損失挿入時は、タイミングＴ１では、データ信号が低レベルから高レベルへ遷移して、バッファ３２，３３への制御信号２，３は低レベルのまま、バッファ３１への制御信号１は低レベルから高レベルに遷移する。この時、バッファ３１のＰ型トランジスタ３４、バッファ３２，３３のＮ型トランジスタ３７，３９がオンして、他のトランジスタはオフ状態であり、送信信号の出力電圧はＶｏｈ４となる。タイミングＴ７、Ｔ９も同様である。
【００４２】
タイミングＴ２では、データ信号が高レベルのまま、バッファ３１への制御信号１は高レベルのまま、バッファ３３への制御信号３は低レベルのまま、バッファ３２への制御信号２は低レベルから高レベルに遷移する。この時、バッファ３１，３２のＰ型トランジスタ３４，３６、バッファ３３のＮ型トランジスタ３９が各々オンして、他のトランジスタがオフ状態であり、送信信号の出力電圧はＶｏｈ３となる。タイミングＴ１０も同様である。
【００４３】
タイミングＴ３では、データ信号が高レベルのまま、バッファ３１，３２への制御信号１，２は各々高レベルのまま、バッファ３３への制御信号３は低レベルから高レベルに遷移する。この時、バッファ３１，３２，３３のＰ型トランジスタ３４，３６，３８が各々オンして、他のトランジスタがオフ状態であり、送信信号の出力電圧はＶｏｈ２となる。
【００４４】
タイミングＴ４では、データ信号が高レベルから低レベルへ遷移して、バッファ３２，３３への制御信号２，３は各々高レベルのまま、バッファ３１への制御信号１は高レベルから低レベルに遷移する。この時、バッファ３１のＮ型トランジスタ３５、バッファ３２，３３のＰ型トランジスタ３６，３８が各々オンして、他のトランジスタがオフ状態であり、送信信号の出力電圧はＶｏｌ４となる。タイミングＴ８、Ｔ１１も同様である。
【００４５】
タイミングＴ５では、データ信号が低レベルのまま、バッファ３１への制御信号１は低レベルのまま、バッファ３３への制御信号３は高レベルのまま、バッファ３２への制御信号２は高レベルから低レベルに遷移する。この時、バッファ３１，３２のＮ型トランジスタ３５，３７、バッファ３３のＰ型トランジスタ３８が各々オンして、他のトランジスタがオフ状態であり、送信信号の出力電圧はＶｏｌ３となる。タイミングＴ１２も同様である。
【００４６】
タイミングＴ６では、データ信号が低レベルのまま、バッファ３１，３２への制御信号１，２は低レベルのまま、バッファ３３への制御信号３は高レベルから低レベルに遷移する。この時、バッファ３１，３２，３３のＮ型トランジスタ３５，３７，３９が各々オンして、他のトランジスタがオフ状態であり、送信信号の出力電圧はＶｏｌ２となる。
【００４７】
このように、受信回路５の性能検査の場合、擬似損失挿入時のエンファシス波形は、受信波形のアイ開口を悪化させる目的で、信号の高周波成分の信号振幅を低減して、または、低周波成分の信号振幅を増加して、送信信号の出力電圧がＶｏｈ２，３，４、Ｖｏｌ２，３，４のプリエンファシス波形を生成する。この場合は、図４（ｂ）のアイパタン２２に示すとおり、外部伝送線路９の損失を補償することが出来ず、アイ波形は悪化して、受信回路５のマージンが小さくなり、受信回路５の性能検査に供することが可能となる。
【００４８】
従って、本実施の形態によれば、擬似損失制御信号により、出力電圧Ｖｏｈ２，３，４、出力電圧Ｖｏｌ２，３，４のように電圧値によるプリエンファシス量と、３周期分、２周期分、１周期分のように周期によるプリエンファシスタップ数を調整し、送信信号のプリエンファシス量が、低い周波数の信号成分より高い周波数の信号成分ほど信号振幅が小さくなるように制御され、受信波形に信号劣化を与えて擬似的に伝送損失を実現することにより、外部伝送線路９のような短い配線を接続した状態で、受信回路５の性能テストを実施することができる。
【００４９】
なお、本実施の形態においては、シングルエンド形の出力バッファ回路を示しているが、同回路を２系統具備して差動出力バッファを構成しても良い。
【００５０】
（実施の形態２）
図５は、本発明の実施の形態２における高速信号伝送インタフェース回路を示す構成図である。本実施の形態における高速信号伝送インタフェース回路１ａは、出力バッファ回路２と、受信回路５に加えて、内部伝送線路１３などを有し、同一のＬＳＩ上に一体にして構成される。この高速信号伝送インタフェース回路１ａは、出力バッファ回路２の出力端子７と、受信回路５の入力端子８の間に、スイッチ１１，１２を介して内部伝送線路１３が接続され、高速信号伝送インタフェース装置を構成している。各回路の構成および機能などは前記実施の形態１と同様であるので、ここでの説明は省略する。
【００５１】
従って、本実施の形態のように、ＬＳＩ内部に出力バッファ回路２と受信回路５をスイッチ１１，１２と内部伝送線路１３により接続する構成では、前記実施の形態１と同様に、擬似損失制御信号により、プリエンファシス量とプリエンファシスタップ数を調整し、送信信号のプリエンファシス量が、低い周波数の信号成分より高い周波数の信号成分ほど信号振幅が小さくなるように制御され、受信波形に信号劣化を与えて擬似的に伝送損失を実現することができるので、ＬＳＩ単体で受信回路５の性能テストを実施することができる。
【００５２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５３】
本発明の出力バッファ回路は、電子回路装置を構成するＬＳＩ内部のデータ伝送、及びＬＳＩ間のプリント基板内のデータ伝送、プリント基板間のバックプレーンやコネクタを介したデータ伝送、プリント基板間のケーブルを介したデータ伝送、装置間のケーブルを介したデータ伝送等の伝送線路を用いたデータ伝送を行う用途に適用可能である。また、ＬＳＩの出力回路と受信回路の性能を検査する機能を有するので、半導体検査装置にも適用可能である。
【図面の簡単な説明】
【００５４】
【図１】本発明の実施の形態１における高速信号伝送インタフェース回路を示す構成図である。
【図２】本発明の実施の形態１において、出力バッファ回路を詳細に示す構成図である。
【図３】本発明の実施の形態１において、高速信号伝送インタフェース回路の動作を示すタイムチャートである。
【図４】本発明の実施の形態１において、受信信号波形（（ａ）：通常動作時、（ｂ）：擬似損失挿入時）を示す説明図である。
【図５】本発明の実施の形態２における高速信号伝送インタフェース回路を示す構成図である。
【図６】本発明に対する前提技術の出力バッファ回路を示す構成図である。
【図７】本発明に対する前提技術の出力バッファ回路の動作を示すタイムチャートである。
【符号の説明】
【００５５】
１，１ａ…高速信号伝送インタフェース回路、２…出力バッファ回路、３…送信プリエンファシス出力回路、４…送信プリエンファシス量決定回路、５…受信回路、６…受信バッファ回路、７…出力端子、８…入力端子、９…外部伝送線路、１０…擬似損失制御信号発生回路、
１１，１２…スイッチ、１３…内部伝送線路、
２１…アイパタン（通常動作時の受信信号）、２２…アイパタン（擬似損失挿入時の受信信号）、
３１，３２，３３…バッファ、３４，３６，３８…Ｐ型トランジスタ、３５，３７，３９…Ｎ型トランジスタ、
４１…インバータ、４２，４４…遅延回路、４３，４５…ゲート回路、
１０１，１０３，１０４…Ｐ型トランジスタ、１０２，１０５，１０６…Ｎ型トランジスタ。
【図１】
2008259093.tif 000003
【図２】
2008259093.tif 000004
【図３】
2008259093.tif 000005
【図４】
2008259093.tif 000006
【図５】
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【図６】
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【図７】
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