(57)【要約】【課題】半導体集積回路の修正に伴うマスク変更を行う際、マスク修正工数および修正に必要なマスク費の増大を防止する。【解決手段】可変経路配線セルＣは、内部のみに存在する第１および第２の２本の内部存在配線ｅ１，ｅ２と外部延在部分が端子Ｉ１，Ｉ２とされた第１および第２の２本の外部延在配線Ｅ１，Ｅ２とを有し、第１および第２の内部存在配線ｅ１，ｅ２がそれぞれ第１および第２の外部延在配線Ｅ１，Ｅ２に対して選択的に接続可能とされた第１の配線層と、第１の配線層と同一または類似のパターンを有し、第１の配線層とは方向性を異にして対向配置された第２の配線層と、第１の配線層における第１および第２の内部存在配線ｅ１，ｅ２を第２の配線層における第１および第２の内部存在配線ｆ１，ｆ２に対して選択的に接続する層間コンタクト層とを備える。【選択図】図３
2008078363.tif 000002
【特許請求の範囲】
【請求項１】
内部のみに存在する第１および第２の２本の内部存在配線と外部延在部分が端子とされた第１および第２の２本の外部延在配線とを有し、前記第１および第２の内部存在配線がそれぞれ前記第１および第２の外部延在配線に対して選択的に接続可能とされた第１の配線層と、
前記第１の配線層と同一または類似のパターンを有し、前記第１の配線層とは方向性を異にして対向配置された第２の配線層と、
前記第１の配線層における前記第１および第２の内部存在配線を前記第２の配線層における前記第１および第２の内部存在配線に対して選択的に接続する層間コンタクト層とを備えた可変経路配線セル。
【請求項２】
請求項１に記載の可変経路配線セルの複数がバージョンコード用レジスタに接続されている半導体集積回路。
【請求項３】
請求項１に記載の可変経路配線セルを半導体集積回路内に配置されたダミーセルに適用するもので、
前記ダミーセルを検出する工程と、
前記ダミーセルの近傍に前記可変経路配線セルを配置する工程と、
前記ダミーセルに前記可変経路配線セルを接続する工程とを含む半導体集積回路の設計方法。
【請求項４】
請求項１に記載の可変経路配線セルを２本の入出力端子に適用するもので、
前記入出力端子を検出する工程と、
前記入出力端子とこれに接続されている信号配線とを切断する工程と、
前記入出力端子の近傍に前記可変経路配線セルを配置する工程と、
前記入出力端子と前記切断された信号配線とを前記可変経路配線セルを介して接続する工程とを含む半導体集積回路の設計方法。
【請求項５】
請求項１に記載の可変経路配線セルを入出力端子と遅延セルに適用するもので、
前記入出力端子を検出する工程と、
前記入出力端子とその端子に接続されている信号配線とを切断する工程と、
前記入出力端子の近傍に前記可変経路配線セルと前記遅延セルを配置する工程と、
前記遅延セルの入力に前記切断された信号配線を接続する工程と、
前記入出力端子と前記遅延セルの出力に前記可変経路配線セルを接続する工程とを含む半導体集積回路の設計方法。
【請求項６】
請求項１に記載の可変経路配線セルを入出力端子と駆動セルに適用するもので、
前記入出力端子を検出する工程と、
前記入出力端子とその端子に接続されている信号配線とを切断する工程と、
前記入出力端子の近傍に前記可変経路配線セルと前記駆動セルとを配置する工程と、
前記駆動セルの入力に前記切断された信号配線を接続する工程と、
前記入出力端子と前記駆動セルの出力に前記可変経路配線セルを接続する工程とを含む半導体集積回路の設計方法。
【請求項７】
請求項１に記載の可変経路配線セルをダミーフリップフロップに適用するもので、
前記ダミーフリップフロップを検出する工程と、
前記ダミーフリップフロップの近傍に前記可変経路配線セルを配置する工程と、
前記ダミーフリップフロップのクロック端子に可変経路配線セルを接続する工程と、
前記可変経路配線セルの片側の端子を電源またはグランドに接続する工程とを含む半導体集積回路の設計方法。
【請求項８】
ｍ，ｎ（ｎ−ｍ≧２）を１以上の整数とし、
内部のみに存在する第１および第２の２本の内部存在配線と外部延在部分が端子とされた第１および第２の２本の外部延在配線とを有し、前記第１および第２の内部存在配線がそれぞれ前記第１および第２の外部延在配線に対して選択的に接続可能とされた第ｋの配線層（ｍ≦ｋ≦ｎ−１）を形成する工程と、
前記第ｋの配線層と同一または類似のパターンを有し、前記第ｋの配線層とは方向性を異にして対向配置された第（ｋ＋１）の配線層を形成する工程と、
前記第ｋの配線層における前記第１および第２の内部存在配線を前記第（ｋ＋１）の配線層における前記第１および第２の内部存在配線に対して選択的に接続する層間コンタクト層を形成する工程と、
上記の工程を、ｋを（ｋ＋１）に置き換えて順に第（ｎ−１）層まで繰り返す工程とを含む可変経路配線セルの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の内部回路の修正において、修正マスク費、修正工数を削減するためのレイアウト構造およびレイアウト設計方法の技術に関する。
【背景技術】
【０００２】
半導体集積回路は、通常、そのチップの種別を識別するための種別コードや製造時期を特定できる製造コード等の識別番号が付与された状態で出荷される。製品種別が同一でも改訂によって回路構成がわずかに異なっていることを示すバージョンコードも付与される。
【０００３】
従来、チップの改訂の際には、修正が必要な回路部分以外に、バージョンコードの改訂を行うために、マスクＲＯＭとなるバージョン管理レジスタの構成を変更する必要がある。機能修正のためマスク１枚に変更が生じた場合でも、バージョン管理レジスタの形成にかかわる他のマスクも修正する必要がある。しかし、マスク費用は高額化してきたため、できるだけ少ないマスク枚数で修正することが必要となっている。
【０００４】
最小限のマスクの変更のみで半導体集積回路のバージョンコードを改訂する方法として、プロセスに合わせて、必要配線層分の入力端子をもつ排他的論理和回路（ＥＸＯＲ）を使用する図２１に示す方法が提案されている。そのバージョン管理回路１０は、マスク改訂状態出力回路Ｍ1 〜Ｍn とＥＸＯＲ回路２０を備えている。マスク改訂状態出力回路Ｍ1 〜Ｍn は１枚のマスクの変更のみで再形成されるもので、論理レベル“Ｈ”または“Ｌ”を選択的に出力する。例えば、マスク改訂状態出力回路Ｍ1 は、トランジスタの素子分離領域を形成するためのマスクの変更（素子分離の形成状態）に応じて、いずれかの論理レベルを出力する。ＥＸＯＲ回路２０はマスク改訂状態出力回路Ｍ1 〜Ｍn のそれぞれから出力された出力値に対してＥＸＯＲ演算を施し、その結果をレジスタ値として出力する。このバージョン管理回路１０では、１枚のマスクのみの改訂により、バージョンコードを書き換えることができる（例えば特許文献１参照）。
【０００５】
ところで、図２１の方法は、プロセスが進化し配線層数が増えると、セルを大きくする必要がある。そこで、セルを使用せずに配線のみで修正する図２２に示す方法も提案されている。
【０００６】
図２２（ａ）は修正前の回路３０を示す。入力端子Ｉ１につながる外部延在配線Ｅ１と出力端子Ｏ１につながる外部延在配線Ｆ１とが接続配線Ｊ１およびビアＶを介して接続されている。また、入力端子Ｉ２につながる外部延在配線Ｅ２と出力端子Ｏ２につながる外部延在配線Ｆ２とが接続配線Ｊ２およびビアＶを介して接続されている。外部延在配線Ｅ１，Ｅ２、外部延在配線Ｆ１，Ｆ２は第１の配線層に存在し、接続配線Ｊ１，Ｊ２は第２の配線層に存在している。
【０００７】
図２２（ｂ）は修正後の回路４０を示す。入力端子Ｉ１につながる外部延在配線Ｅ１と出力端子Ｏ２につながる外部延在配線Ｆ２とが接続配線ｊ１およびビアＶを介して接続されている。また、入力端子Ｉ２につながる外部延在配線Ｅ２と出力端子Ｏ１につながる外部延在配線Ｆ１とがコ字状の接続配線ｊ２およびビアＶを介して接続されている。変更点は図２２（ｃ）に示される。接続配線Ｊ１，Ｊ２は取り除かれる。
【０００８】
この方式によれば、１枚のマスクのみの改訂によりバージョンコードを書き換えることができる（例えば特許文献２参照）。
【特許文献１】特開２００３−２３０９１号公報（第４−９頁、第１−１４図）
【特許文献２】特開平８−１８１０６８号公報（第６，８頁、第２，９図）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来、半導体集積回路の回路修正に伴うマスク修正では、信号の入れ替えを行うためには多数の配線層の修正が必要であり、修正に伴うマスク費、工数の増大の要因となっていた。
【００１０】
本発明は、このような事情に鑑みて創作したものであり、半導体集積回路の回路修正において、第１の配線層と第２の配線層との間での電源配線・信号配線の入れ替えを簡易なマスク変更で行え、修正マスク数を減らすことが可能な可変経路配線セルを提供することを目的としている。併せて、半導体集積回路およびその設計方法ならびに可変経路配線セルの形成方法についても技術改良を図るものである。
【課題を解決するための手段】
【００１１】
本発明による可変経路配線セルは、
内部のみに存在する第１および第２の２本の内部存在配線と外部延在部分が端子とされた第１および第２の２本の外部延在配線とを有し、前記第１および第２の内部存在配線がそれぞれ前記第１および第２の外部延在配線に対して選択的に接続可能とされた第１の配線層と、
前記第１の配線層と同一または類似のパターンを有し、前記第１の配線層とは方向性を異にして対向配置された第２の配線層と、
前記第１の配線層における前記第１および第２の内部存在配線を前記第２の配線層における前記第１および第２の内部存在配線に対して選択的に接続する層間コンタクト層とを備えたものである。
【００１２】
この構成において、第１の配線層で、第１の内部存在配線（ｅ１）を第１の外部延在配線（Ｅ１）に接続したときは、第２の内部存在配線（ｅ２）は第２の外部延在配線（Ｅ２）に接続されることになり、反対に、第１の内部存在配線（ｅ１）を第２の外部延在配線（Ｅ２）に接続したときは、第２の内部存在配線（ｅ２）は第１の外部延在配線（Ｅ１）に接続されることになる。これが第１の配線層における経路交代である。第２の配線層でも、同様の経路交代がある。そして、層間コンタクト層において、第１の配線層の第１の内部存在配線（ｅ１）を第２の配線層の第１の内部存在配線（ｆ１）に接続したときは、第１の配線層の第２の内部存在配線（ｅ２）が第２の配線層の第２の内部存在配線（ｆ２）に接続されることになり、反対に、第１の配線層の第１の内部存在配線（ｅ１）を第２の配線層の第２の内部存在配線（ｆ２）に接続したときは、第１の配線層の第２の内部存在配線（ｅ２）が第２の配線層の第１の内部存在配線（ｆ１）に接続されることになる。これが層間コンタクト層における経路交代である。
【００１３】
このように、本発明の可変経路配線セルによれば、第１の配線層または第２の配線層または層間コンタクト層のいずれか１枚のマスク変更のみで、半導体集積回路において第１の配線層と第２の配線層との間で任意の２本の電源配線、信号配線の入れ替え修正が可能となる。すなわち、第１の配線層と第２の配線層との間での配線入れ替え修正において、修正マスク数を減らすことが可能になる。
【００１４】
また、本発明による半導体集積回路は、上記の可変経路配線セルの複数がバージョンコード用レジスタに接続されているものである。この構成によれば、半導体集積回路の内部の配線の空き領域に可変経路配線セルを設けることにより、バージョンコード管理による半導体集積回路の改訂情報の管理を、配線形成工程のマスク変更でもコンタクトホール形成工程のマスク変更でも、いずれも実現することが可能となる。
【００１５】
本発明による半導体集積回路の設計方法は、上記の可変経路配線セルを半導体集積回路内に配置されたダミーセルに適用するもので、
前記ダミーセルを検出する工程と、
前記ダミーセルの近傍に前記可変経路配線セルを配置する工程と、
前記ダミーセルに前記可変経路配線セルを接続する工程とを含むものである。
【００１６】
この回路設計方法によれば、回路修正の容易化のためにあらかじめ配置されたダミーセルに可変経路配線セルを適用することによって回路の修正を行う場合に、配線形成工程での第１の配線層または第２の配線層、コンタクトホール形成工程を問わず、いずれか１枚のマスク変更のみで、第１の配線層の電源配線・信号配線と第２の配線層のダミーセルとの間で回路を修正することが可能となる。
【００１７】
また、本発明による半導体集積回路の設計方法は、上記の可変経路配線セルを２本の入出力端子に適用するもので、
前記入出力端子を検出する工程と、
前記入出力端子とこれに接続されている信号配線とを切断する工程と、
前記入出力端子の近傍に前記可変経路配線セルを配置する工程と、
前記入出力端子と前記切断された信号配線とを前記可変経路配線セルを介して接続する工程とを含むものである。
【００１８】
この回路設計方法によれば、２本の入出力端子に可変経路配線セルを適用することによって回路の修正を行う場合に、配線形成工程での第１の配線層または第２の配線層、コンタクトホール形成工程を問わず、いずれか１枚のマスク変更のみで、第１の配線層の信号配線と第２の配線層の入出力端子との間で回路を修正することが可能となる。
【００１９】
また、本発明による半導体集積回路の設計方法は、上記の可変経路配線セルを入出力端子と遅延セルに適用するもので、
前記入出力端子を検出する工程と、
前記入出力端子とその端子に接続されている信号配線とを切断する工程と、
前記入出力端子の近傍に前記可変経路配線セルと前記遅延セルを配置する工程と、
前記遅延セルの入力に前記切断された信号配線を接続する工程と、
前記入出力端子と前記遅延セルの出力に前記可変経路配線セルを接続する工程とを含むものである。
【００２０】
この回路設計方法によれば、入出力端子に可変経路配線セルと遅延セルを適用することにより、半導体集積回路の入出力端子の遅延の修正を、配線形成工程のマスク変更でもコンタクトホール形成工程のマスク変更でも、いずれも実現することが可能となる。
【００２１】
また、本発明による半導体集積回路の設計方法は、上記の可変経路配線セルを入出力端子と駆動セルに適用するもので、
前記入出力端子を検出する工程と、
前記入出力端子とその端子に接続されている信号配線とを切断する工程と、
前記入出力端子の近傍に前記可変経路配線セルと前記駆動セルとを配置する工程と、
前記駆動セルの入力に前記切断された信号配線を接続する工程と、
前記入出力端子と前記駆動セルの出力に前記可変経路配線セルを接続する工程とを含むものである。
【００２２】
この回路設計方法によれば、入出力端子に可変経路配線セルと駆動セルを適用することにより、半導体集積回路の入出力端子の駆動能力の修正を、配線形成工程のマスク変更でもコンタクトホール形成工程のマスク変更でも、いずれも実現することが可能となる。
【００２３】
また、本発明による半導体集積回路の設計方法は、上記の可変経路配線セルをダミーフリップフロップに適用するもので、
前記ダミーフリップフロップを検出する工程と、
前記ダミーフリップフロップの近傍に前記可変経路配線セルを配置する工程と、
前記ダミーフリップフロップのクロック端子に可変経路配線セルを接続する工程と、
前記可変経路配線セルの片側の端子を電源またはグランドに接続する工程とを含むものである。
【００２４】
この回路設計方法によれば、ダミーフリップフロップのクロックピンとクロックバッファの出力を可変経路配線セルに接続することにより、配線形成工程のマスク変更でもコンタクトホール形成工程のマスク変更でも、いずれも半導体集積回路の修正におけるクロック配線の遅延の変化を小さくすることが可能となる。
【００２５】
また、本発明による可変経路配線セルの形成方法は、
ｍ，ｎ（ｎ−ｍ≧２）を１以上の整数とし、
内部のみに存在する第１および第２の２本の内部存在配線と外部延在部分が端子とされた第１および第２の２本の外部延在配線とを有し、前記第１および第２の内部存在配線がそれぞれ前記第１および第２の外部延在配線に対して選択的に接続可能とされた第ｋの配線層（ｍ≦ｋ≦ｎ−１）を形成する工程と、
前記第ｋの配線層と同一または類似のパターンを有し、前記第ｋの配線層とは方向性を異にして対向配置された第（ｋ＋１）の配線層を形成する工程と、
前記第ｋの配線層における前記第１および第２の内部存在配線を前記第（ｋ＋１）の配線層における前記第１および第２の内部存在配線に対して選択的に接続する層間コンタクト層を形成する工程と、
上記の工程を、ｋを（ｋ＋１）に置き換えて順に第（ｎ−１）層まで繰り返す工程とを含むものである。
【００２６】
これは、可変経路配線セルを３層以上に対応させることにより、半導体集積回路の回路修正を、配線形成工程のマスク変更でもコンタクトホール形成工程のマスク変更でも、いずれも実現することが可能となる。
【発明の効果】
【００２７】
本発明によれば、半導体集積回路の回路修正において、信号配線の入れ替えをいずれか１枚のマスク変更のみで修正可能な可変経路配線セルを使用するもので、可変経路配線セルはゲートとの接続をもっておらず、半導体集積回路内の空き領域であればいずれの場所でも配置することができるので、回路修正の工数削減を実現し、半導体集積回路の回路修正に伴うマスク費、工数を削減することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明にかかわる半導体集積回路の設計方法の実施の形態を図面を用いて詳細に説明する。
【００２９】
（実施の形態１）
図１は本発明の実施の形態１における可変経路配線セルＣの概略構成図である。可変経路配線セルＣは、配線形成工程のマスク工程およびコンタクトホール形成工程のマスク工程のいずれかの変更によって、入力端子と出力端子の間の接続関係（経路）を変更するものである。この可変経路配線セルＣは、入力端子Ｉ１と中間ノードＮ１１との接続状態を決定する配線領域Ａ１と、入力端子Ｉ１と中間ノードＮ１２との接続状態を決定する配線領域Ａ２と、入力端子Ｉ２と中間ノードＮ１１との接続状態を決定する配線領域Ａ３と、入力端子Ｉ２と中間ノードＮ１２との接続状態を決定する配線領域Ａ４と、中間ノードＮ１１と中間ノードＮ２１との接続状態を決定する配線領域Ｖ１と、中間ノードＮ１１と中間ノードＮ２２との接続状態を決定する配線領域Ｖ２と、中間ノードＮ１２と中間ノードＮ２１との接続状態を決定する配線領域Ｖ３と、中間ノードＮ１２と中間ノードＮ２２との接続状態を決定する配線領域Ｖ４と、中間ノードＮ２１と出力端子Ｏ１との接続状態を決定する配線領域Ｂ１と、中間ノードＮ２１と出力端子Ｏ２との接続状態を決定する配線領域Ｂ２と、中間ノードＮ２２と出力端子Ｏ１との接続状態を決定する配線領域Ｂ３と、中間ノードＮ２２と出力端子Ｏ２との接続状態を決定する配線領域Ｂ４とによって構成されている。図１において、左半分が第１の配線層、右半分が第２の配線層となっている。
【００３０】
図２は、図１に示した本発明における可変経路配線セルＣの構造を説明するためのレイアウト上面図である。
【００３１】
この可変経路配線セルＣは、第１の配線層と、その上方に対向配置された第２の配線層と、第１の配線層と第２の配線層とを接続する層間コンタクト層とから構成されている。
【００３２】
第１の配線層において、互いに平行な横方向の第１の内部存在配線ｅ１と第２の内部存在配線ｅ２が設けられているとともに、その外側に第１の外部延在配線Ｅ１および第２の外部延在配線Ｅ２が設けられている。内部存在配線ｅ１，ｅ２は内部にのみ存在し、外部延在配線Ｅ１，Ｅ２は外部にまで延在する外部延在部分を有し、その外部延在部分は入力端子Ｉ１，Ｉ２となっている。外部延在配線Ｅ１，Ｅ２は、比較的長い主部と、主部から直角に伸びる枝部を有し、Ｔ字型に形成されている。第１および第２の内部存在配線ｅ１，ｅ２はそれぞれ第１および第２の外部延在配線Ｅ１，Ｅ２に対して選択的に接続可能とされている。内部存在配線ｅ１，ｅ２と外部延在配線Ｅ１，Ｅ２とは、配線領域Ａ１〜Ａ４に適宜に配線パターンを作成することによって同層上で電気的に接続可能となっている。第１の配線層で、第１および第２の内部存在配線ｅ１，ｅ２は、それぞれ配線領域Ａ１，Ａ２において第１の外部延在配線Ｅ１に対して選択的に接続可能とされ、また、それぞれ配線領域Ａ３，Ａ４において第２の外部延在配線Ｅ２に対して選択的に接続可能とされている。すなわち、第１の内部存在配線ｅ１を配線領域Ａ１を介して第１の外部延在配線Ｅ１に接続したときは、第２の内部存在配線ｅ２は配線領域Ａ４を介して第２の外部延在配線Ｅ２に接続されることになり、反対に、第１の内部存在配線ｅ１を配線領域Ａ３を介して第２の外部延在配線Ｅ２に接続したときは、第２の内部存在配線ｅ２は配線領域Ａ２を介して第１の外部延在配線Ｅ１に接続されることになる。これが第１の配線層における経路交代である。
【００３３】
第２の配線層は、第１の配線層と同一または類似のパターンを有し、第１の配線層とは方向性を９０度、異にして対向配置されている。
【００３４】
第２の配線層において、互いに平行な縦方向の第１の内部存在配線ｆ１と第２の内部存在配線ｆ２が設けられているとともに、その外側に第１の外部延在配線Ｆ１および第２の外部延在配線Ｆ２が設けられている。内部存在配線ｆ１，ｆ２は内部にのみ存在し、外部延在配線Ｆ１，Ｆ２は外部にまで延在する外部延在部分を有し、その外部延在部分は出力端子Ｏ１，Ｏ２となっている。外部延在配線Ｆ１，Ｆ２は比較的長い主部と、主部から直角に伸びる枝部を有し、Ｔ字型に形成されている。第１および第２の内部存在配線ｆ１，ｆ２はそれぞれ第１および第２の外部延在配線Ｆ１，Ｆ２に対して選択的に接続可能とされている。内部存在配線ｆ１，ｆ２と外部延在配線Ｆ１，Ｆ２とは、配線領域Ｂ１〜Ｂ４に適宜に配線パターンを作成することによって同層上で電気的に接続可能となっている。第２の配線層で、第１および第２の内部存在配線ｆ１，ｆ２は、それぞれ配線領域Ｂ１，Ｂ３において第１の外部延在配線Ｆ１に対して選択的に接続可能とされ、また、それぞれ配線領域Ｂ２，Ｂ４において第２の外部延在配線Ｆ２に対して選択的に接続可能とされている。すなわち、第１の内部存在配線ｆ１を配線領域Ｂ１を介して第１の外部延在配線Ｆ１に接続したときは、第２の内部存在配線ｆ２は配線領域Ｂ４を介して第２の外部延在配線Ｆ２に接続されることになり、反対に、第１の内部存在配線ｆ１を配線領域Ｂ２を介して第２の外部延在配線Ｆ２に接続したときは、第２の内部存在配線ｆ２は配線領域Ｂ３を介して第１の外部延在配線Ｆ１に接続されることになる。これが第２の配線層における経路交代である。
【００３５】
前記第１の配線層における前記第１および第２の内部存在配線を前記第２の配線層における前記第１および第２の内部存在配線に対して選択的に接続する層間コンタクト層とを備えたものである。
【００３６】
互いに対向する第１の配線層と第２の配線層との間に層間コンタクト層がある。この層間コンタクト層において、内部存在配線ｅ１と内部存在配線ｆ１との間にコンタクトの配線領域Ｖ１があり、内部存在配線ｅ１と内部存在配線ｆ２との間にコンタクトの配線領域Ｖ２があり、内部存在配線ｅ２と内部存在配線ｆ１との間にコンタクトの配線領域Ｖ３があり、内部存在配線ｅ２と内部存在配線ｆ２との間にコンタクトの配線領域Ｖ４がある。第１の内部存在配線ｅ１および第２の内部存在配線ｅ２はそれぞれ、コンタクトの配線領域Ｖ１〜Ｖ４に適宜にコンタクトパターンを作成することによって第１の内部存在配線ｆ１および第２の内部存在配線ｆ２に電気的に接続可能となっている。第１の内部存在配線ｅ１をコンタクトの配線領域Ｖ１を介して第１の内部存在配線ｆ１に接続したときは、第２の内部存在配線ｅ２がコンタクトの配線領域Ｖ４を介して第２の内部存在配線ｆ２に接続されることになり、反対に、第１の内部存在配線ｅ１がコンタクトの配線領域Ｖ２を介して第２の内部存在配線ｆ２に接続したときは、第２の内部存在配線ｅ２がコンタクトの配線領域Ｖ３を介して第１の内部存在配線ｆ１に接続されることになる。
【００３７】
まず、図３で示すように、第１の配線層の配線形成工程のマスクとして配線領域Ａ２，Ａ３がマスクされたパターンを用いて第１の配線層の配線を形成し、第２の配線層の配線形成工程のマスクとして配線領域Ｂ２，Ｂ３がマスクされたパターンを用いて第２の配線層の配線を形成し、コンタクトホール形成工程のマスクとしてコンタクトの配線領域Ｖ２，Ｖ３がマスクされたパターンを用いてコンタクトホールを形成する。すなわち、配線領域Ａ１およびＡ４は結線状態となり、配線領域Ａ２およびＡ３は非結線状態となり、コンタクトの配線領域Ｖ１およびＶ４は結線状態となり、コンタクトの配線領域Ｖ２およびＶ３は非結線状態となり、配線領域Ｂ１およびＢ４は結線状態となり、配線領域Ｂ２およびＡＢは非結線状態となる。結局、このマスクの使用によって形成された可変経路配線セルＣは、入力端子Ｉ１と出力端子Ｏ１が電気的に接続され（Ｉ１−Ｅ１−Ａ１−ｅ１−Ｖ１−ｆ１−Ｂ１−Ｆ１−Ｏ１）、入力端子Ｉ２と出力端子Ｏ２が電気的に接続される（Ｉ２−Ｅ２−Ａ４−ｅ２−Ｖ４−ｆ２−Ｂ４−Ｆ２−Ｏ２）。
【００３８】
次に、図４で、図３で示した可変経路配線セルＣを第１の配線層の修正のみで入力端子・出力端子の接続関係が変更可能であることを示す。第１の配線層の配線形成工程のマスクとして配線領域Ａ１，Ａ４がマスクされたパターンを用いて第１の配線層の配線を形成する。すなわち、配線領域Ａ２およびＡ３は結線状態となり、配線領域Ａ１およびＡ４は非結線状態となる。結局、このマスクの使用によって形成された可変経路配線セルＣは、入力端子Ｉ１と出力端子Ｏ２が電気的に接続され（Ｉ１−Ｅ１−Ａ２−ｅ２−Ｖ４−ｆ２−Ｂ４−Ｆ２−Ｏ２）、入力端子Ｉ２と出力端子Ｏ１が電気的に接続される（Ｉ２−Ｅ２−Ａ３−ｅ１−Ｖ１−ｆ１−Ｂ１−Ｆ１−Ｏ１）。
【００３９】
なお、第２の配線層についても第１の配線層と同じパターンで構成されているため、同様に第２の配線層のみの変更で入力端子・出力端子の接続関係の変更が可能となる（（Ｉ１−Ｅ１−Ａ１−ｅ１−Ｖ１−ｆ１−Ｂ２−Ｆ２−Ｏ２）、（Ｉ２−Ｅ２−Ａ４−ｅ２−Ｖ４−ｆ２−Ｂ３−Ｆ１−Ｏ１））。
【００４０】
次に、図５で、図３で示した可変経路配線セルＣを第１の配線層と第２の配線層を電気的に接続するコンタクトホールの修正のみで入力端子・出力端子の接続関係が変更可能であることを示す。コンタクトホール形成工程のマスクとしてコンタクトの配線領域Ｖ１，Ｖ４がマスクされたパターンを用いてコンタクトホールを形成する。すなわち、コンタクトの配線領域Ｖ２およびＶ３は結線状態となり、コンタクトの配線領域Ｖ１およびＶ４は非結線状態となる。結局、このマスクの使用によって形成された可変経路配線セルＣは、入力端子Ｉ１と出力端子Ｏ２が電気的に接続され（Ｉ１−Ｅ１−Ａ１−ｅ１−Ｖ２−ｆ２−Ｂ４−Ｆ２−Ｏ２）、入力端子Ｉ２と出力端子Ｏ１が電気的に接続される（Ｉ２−Ｅ２−Ａ４−ｅ２−Ｖ３−ｆ１−Ｂ１−Ｆ１−Ｏ１）。
【００４１】
上記構成により、可変経路配線セルＣの内部の構成のうち第１の配線層または第２の配線層またはコンタクトホール層のいずれか１層を変更することで、入力端子Ｉ１と出力端子Ｏ１を接続する経路と、入力端子Ｉ１と出力端子Ｏ２を接続する経路の切り替えが可能となる。これにより、接続された２本の配線の信号の入れ替える修正を行う場合に、１枚のマスクのみの修正で対応可能となる。
【００４２】
図６は本発明の実施の形態１におけるバージョンコード管理回路の概略構成図である。Ｃ１，Ｃ２，Ｃ３は可変経路配線セルである。それぞれの可変経路配線セルＣ１，Ｃ２，Ｃ３の第１の配線層の入力端子に電源配線Ｄ、グランド配線Ｇを接続し、可変経路配線セルＣ１，Ｃ２，Ｃ３の第２の配線層の出力端子をバージョンコード管理用レジスタ１に入力する。
【００４３】
上記構成により、半導体集積回路の修正を行う場合に可変経路配線セルＣ１，Ｃ２，Ｃ３の内部構成を変更することでバージョンコード管理用レジスタに入る値の変更が可能となる。
【００４４】
（実施の形態２）
次に、本発明の実施の形態２における半導体集積回路の設計方法について説明する。図７は実施の形態２の半導体集積回路の設計方法の手順を示すフローチャート、図８（ａ）、図８（ｂ）は具体例説明図である。
【００４５】
図７において、Ｓ１はダミーセル検出工程、Ｓ２はグランド配線切断工程、Ｓ３は配線セル配置工程、Ｓ４は配線セル接続工程である。
【００４６】
まず、ダミーセル検出工程Ｓ１において、半導体集積回路内に配置されたダミーセルＤＣを検出する。
【００４７】
次に、グランド配線切断工程Ｓ２において、ダミーセルＤＣの入力端子に接続されているグランド配線Ｇを切断する。
【００４８】
次に、配線セル配置工程Ｓ３において、ダミーセルＤＣの近傍に可変経路配線セルＣを配置する。
【００４９】
次に、配線セル接続工程Ｓ４において、可変経路配線セルＣの第１の配線層の端子とダミーセルＤＣの入力端子を接続し、可変経路配線セルＣの第２の配線層の端子の一方をグランド配線Ｇに接続する。
【００５０】
図８（ａ）は、可変経路配線セルＣを挿入する前の回路であり、図８（ｂ）は可変経路配線セルＣを挿入した後の回路である。図８において、ＤＣはダミーセル、Ｇはグランド配線、Ｃ１，Ｃ２は可変経路配線セルである。可変経路配線セルＣ１，Ｃ２は、入力端子Ｉ１を内部で出力端子Ｏ１に接続しかつ入力端子Ｉ２を内部で出力端子Ｏ２に接続する平行接続状態と、入力端子Ｉ１を内部で出力端子Ｏ２に接続しかつ入力端子Ｉ２を内部で出力端子Ｏ１に接続する交差接続状態との切り替えが可能となっている。
【００５１】
まず、ダミーセルＤＣが検出された場合、接続されているグランド配線Ｇを切断する。
【００５２】
次に、ダミーセルＤＣの近傍に可変経路配線セルＣ１，Ｃ２を配置する。
【００５３】
次に、可変経路配線セルＣ１，Ｃ２の各入力端子Ｉ２に対して切断されたグランド配線Ｇを接続する。
【００５４】
次に、可変経路配線セルＣ１，Ｃ２の出力端子Ｏ２とダミーセルＤＣの入力端子を接続する。
【００５５】
本実施の形態によれば、内部構成が変更可能な可変経路配線セルＣを用いることにより、ダミーセルＤＣの一方の入力端子を、可変経路配線セルＣ１において、入力端子Ｉ２からグランド配線Ｇに接続する状態と、入力端子Ｉ１に接続の信号配線Ｈ１に接続する状態とに切り替えが可能であるとともに、これとは独立して、ダミーセルＤＣの他方の入力端子を、可変経路配線セルＣ２において、入力端子Ｉ２からグランド配線Ｇに接続する状態と、入力端子Ｉ１に接続の信号配線Ｈ２に接続する状態との切り替えが可能である。このように、半導体集積回路において、ダミーセルＤＣに可変経路配線セルＣ１，Ｃ２を適用し、回路の修正を行う場合に、配線形成工程での第１の配線層または第２の配線層、コンタクトホール形成工程を問わず、いずれか１枚のマスク変更のみで、第１の配線層の電源配線・信号配線と第２の配線層のダミーセルＤＣとの間での回路の修正を実現することができる。
【００５６】
（実施の形態３）
次に、本発明の実施の形態３における半導体集積回路の設計方法について説明する。図９は実施の形態３の半導体集積回路の設計方法の手順を示すフローチャート、図１０（ａ）、図１０（ｂ）は具体例説明図である。
【００５７】
図９において、Ｓ１１は入出力端子検出工程、Ｓ１２は信号配線切断工程、Ｓ１３は配線セル配置工程、Ｓ１４は配線セル接続工程である。
【００５８】
まず、入出力端子検出工程Ｓ１１において、入出力端子のうち仕様変更等で端子を入れ替える可能性のある入出力端子ＩＯ１，ＩＯ２を検出する。
【００５９】
次に、信号配線切断工程Ｓ１２において、入出力端子ＩＯ１，ＩＯ２とその端子に接続されている信号配線Ｈ１，Ｈ２とを切断する。
【００６０】
次に、配線セル配置工程Ｓ１３において、入出力端子ＩＯ１，ＩＯ２の近傍に可変経路配線セルＣを配置する。
【００６１】
次に、配線セル接続工程Ｓ１４で、可変経路配線セルＣの入力端子Ｉ１，Ｉ２に対して切断された信号配線Ｈ１，Ｈ２を接続し、入出力端子ＩＯ１，ＩＯ２と可変経路配線セルＣの出力端子Ｏ１，Ｏ２を接続する。
【００６２】
図１０（ａ）は、可変経路配線セルＣを挿入する前の回路であり、図１０（ｂ）は可変経路配線セルＣを挿入した後の回路である。図１０において、ＩＯ１，ＩＯ２は入出力端子、Ｈ１，Ｈ２は信号配線である。可変経路配線セルＣは、入力端子Ｉ１を内部で出力端子Ｏ１に接続しかつ入力端子Ｉ２を内部で出力端子Ｏ２に接続する平行接続状態と、入力端子Ｉ１を内部で出力端子Ｏ２に接続しかつ入力端子Ｉ２を内部で出力端子Ｏ１に接続する交差接続状態との切り替えが可能となっている。
【００６３】
まず、入出力端子ＩＯ１，ＩＯ２が検出された場合、接続されている信号配線Ｈ１，Ｈ２を切断する。
【００６４】
次に、入出力端子ＩＯ１，ＩＯ２の近傍に可変経路配線セルＣを配置する。
【００６５】
次に、可変経路配線セルＣの入力端子Ｉ１に対して切断された信号配線Ｈ１を接続し、入力端子Ｉ２に対して切断された信号配線Ｈ２を接続する。
【００６６】
最後に、可変経路配線セルＣの出力端子Ｏ１と入出力端子ＩＯ１を接続し、可変経路配線セルＣの出力端子Ｏ２と入出力端子ＩＯ２を接続する。
【００６７】
本実施の形態によれば、内部構成が変更可能な可変経路配線セルＣを用いることにより、入力端子Ｉ１を入出力端子ＩＯ１に接続しかつ入力端子Ｉ２を入出力端子ＩＯ２に接続する状態（平行接続状態）と、入力端子Ｉ１を入出力端子ＩＯ２に接続しかつ入力端子Ｉ２を入出力端子ＩＯ１に接続する状態（交差接続状態）との切り替えが可能である。したがって、入出力端子ＩＯ１，ＩＯ２の配列が変更になっても、可変経路配線セルＣの内部構成を変更することで対応することができる。このように、半導体集積回路において、入出力端子ＩＯ１，ＩＯ２に可変経路配線セルＣを適用し、回路の修正を行う場合に、配線形成工程での第１の配線層または第２の配線層、コンタクトホール形成工程を問わず、いずれか１枚のマスク変更のみで、第１の配線層の信号配線Ｈ１，Ｈ２と第２の配線層の入出力端子ＩＯ１，ＩＯ２との間での回路の修正を実現することができる。
【００６８】
なお、入出力端子ＩＯ１，ＩＯ２を階層ブロックの入力ピン等の内部ピンに置き換えてもよく、その場合には、階層内の回路変更による端子位置の変更に対応することが可能となる。
【００６９】
なお、可変経路配線セルＣを組み合わせて使用することもでき、その場合には、３本以上の入出力端子の位置変更に対応することが可能となる。
【００７０】
（実施の形態４）
次に、本発明の実施の形態４における半導体集積回路の設計方法について説明する。図１１は実施の形態４の半導体集積回路の設計方法の手順を示すフローチャート、図１２（ａ）、図１２（ｂ）は具体例説明図である。
【００７１】
図１１において、Ｓ２１は入出力端子検出工程、Ｓ２２は信号配線切断工程、Ｓ２３は配線セル配置工程、Ｓ２４は遅延セル配置工程、Ｓ２５は遅延セル接続工程、Ｓ２６は配線セル接続工程である。
【００７２】
まず、入出力端子検出工程Ｓ２１において、入出力端子のうち仕様変更等で遅延調整の可能性のある入出力端子ＩＯを検出する。
【００７３】
次に、信号配線切断工程Ｓ２２において、入出力端子ＩＯとその端子に接続されている信号配線Ｈとを切断する。
【００７４】
次に、配線セル配置工程Ｓ２３において、入出力端子ＩＯの近傍に可変経路配線セルＣを配置する。
【００７５】
次に、遅延セル配置工程Ｓ２４において、入出力端子ＩＯの近傍に遅延セルＤＬを配置する。
【００７６】
次に、遅延セル接続工程Ｓ２５において、遅延セルＤＬの入力端子に対して切断された信号配線Ｈを接続する。
【００７７】
次に、配線セル接続工程Ｓ２６において、入出力端子ＩＯと可変経路配線セルＣの出力端子を接続し、遅延セルＤＬの出力端子および切断された信号配線Ｈを可変経路配線セルＣの入力に接続する。
【００７８】
図１２（ａ）は、可変経路配線セルＣを挿入する前の回路であり、図１２（ｂ）は可変経路配線セルＣを挿入した後の回路である。図１２において、ＤＬは遅延セルである。
【００７９】
まず、入出力端子ＩＯが検出された場合、接続されている信号配線Ｈを切断する。
【００８０】
次に、入出力端子ＩＯの近傍に可変経路配線セルＣを配置する。
【００８１】
次に、入出力端子ＩＯの近傍に遅延セルＤＬを配置する。
【００８２】
次に、遅延セルＤＬの入力端子に対して切断された信号配線Ｈを接続する。
【００８３】
次に、可変経路配線セルＣの入力端子Ｉ１に対して切断された信号配線Ｈを接続し、可変経路配線セルＣの入力端子Ｉ２と遅延セルＤＬの出力端子を接続する。
【００８４】
最後に、可変経路配線セルＣの出力端子Ｏ１と入出力端子ＩＯを接続する。
【００８５】
本実施の形態によれば、可変経路配線セルＣの内部構成を変更することで、遅延セルＤＬを経由しない経路と遅延セルＤＬを経由する経路の切り替えが可能となる。したがって、入出力端子ＩＯでの出力遅延値が変更になった場合に、可変経路配線セルＣの内部構成を変更することで対応することができる。このように、半導体集積回路において、入出力端子ＩＯに可変経路配線セルＣと遅延セルＤＬを適用し、回路の修正を行う場合に、配線形成工程での第１の配線層または第２の配線層、コンタクトホール形成工程を問わず、いずれか１枚のマスク変更のみで、遅延セルＤＬを経由しない経路と遅延セルＤＬを経由する経路の切り替えを実現することができる。また、可変経路配線セルＣと遅延セルＤＬとの組み合わせを調整することも可能で、その場合には、様々な遅延値への変更に対応することが可能となる。
【００８６】
なお、遅延セルＤＬをインバータに置き換えてもよく、その場合には、入出力端子ＩＯの出力論理の変更に対応することが可能となる。
【００８７】
また、入出力端子ＩＯを階層ブロックの入力ピン等の内部ピンに置き換えてもよく、その場合には、階層内の回路変更による要求遅延の変更に対応することが可能となる。
【００８８】
（実施の形態５）
次に、本発明の実施の形態５における半導体集積回路の設計方法について説明する。図１３は実施の形態５の半導体集積回路の設計方法の手順を示すフローチャート、図１４（ａ）、図１４（ｂ）は具体例説明図である。
【００８９】
図１３において、Ｓ３１は入出力端子検出工程、Ｓ３２は信号配線切断工程、Ｓ３３は配線セル配置工程、Ｓ３４は駆動セル配置工程、Ｓ３５は駆動セル接続工程、Ｓ３６は配線セル接続工程である。
【００９０】
まず、入出力端子検出工程Ｓ３１において、入出力端子のうち仕様変更等で駆動能力調整の可能性のある入出力端子ＩＯを検出する。
【００９１】
次に、信号配線切断工程Ｓ３２において、入出力端子ＩＯとその端子に接続されている信号配線Ｈ２とを切断する。
【００９２】
次に、配線セル配置工程Ｓ３３において、入出力端子ＩＯの近傍に可変経路配線セルＣを配置する。
【００９３】
次に、駆動セル配置工程Ｓ３４において、入出力端子ＩＯに対する駆動セルＤ１と同種の駆動セルＤ２を入出力端子ＩＯの近傍に配置する。
【００９４】
次に、駆動セル接続工程Ｓ３５において、駆動セルＤ１への信号配線Ｈ１を追加された駆動セルＤ２の入力に接続する。
【００９５】
次に、配線セル接続工程Ｓ３６において、入出力端子ＩＯと可変経路配線セルＣの出力端子Ｏ１を接続し、駆動セルＤ１の出力端子と追加された駆動セルＤ２の出力を可変経路配線セルＣの入力端子Ｉ１，Ｉ２に接続する。
【００９６】
図１４（ａ）は、可変経路配線セルＣを挿入する前の回路であり、図１４（ｂ）は可変経路配線セルＣを挿入した後の回路である。図１４において、Ｈ１，Ｈ２は信号配線、Ｄ１は駆動セル、Ｄ２は追加された駆動セルである。
【００９７】
まず、入出力端子ＩＯが検出された場合、接続されている信号配線Ｈ２を切断する。
【００９８】
次に、入出力端子ＩＯの近傍に可変経路配線セルＣを配置する。
【００９９】
次に、入出力端子ＩＯに対する駆動セルＤ１と同種の駆動セルＤ２を入出力端子ＩＯの近傍に配置する。
【０１００】
次に、駆動セルＤ１に入力接続している信号配線Ｈ１を追加された駆動セルＤ２の入力に接続する。
【０１０１】
次に、可変経路配線セルＣの入力端子Ｉ１と駆動セルＤ１の出力端子を接続し、可変経路配線セルＣの入力端子Ｉ２と駆動セルＤ２の出力端子を接続する。
【０１０２】
最後に、可変経路配線セルＣの出力端子Ｏ１と入出力端子ＩＯを接続する。
【０１０３】
本実施の形態によれば、可変経路配線セルＣの内部の構成変更することにより、入出力端子ＩＯに対して駆動セルＤ１のみを接続する状態と、駆動セルＤ２も接続し、入出力端子ＩＯを２つの駆動セルＤ１，Ｄ２で駆動する状態とに切り替えることができる。このように、半導体集積回路において、入出力端子ＩＯに可変経路配線セルＣと駆動セルＤ２を適用し、入出力端子ＩＯで要求される駆動能力を変更する場合に、配線形成工程での第１の配線層または第２の配線層、コンタクトホール形成工程を問わず、いずれか１枚のマスク変更のみで、駆動セルＤ１のみを用いる状態と、２つの駆動セルＤ１，Ｄ２で駆動する状態とに切り替えることができる。
【０１０４】
なお、入出力端子ＩＯを階層ブロックの入力ピン等の内部ピンに置き換えてもよく、その場合には、階層内の回路変更による要求される駆動能力の変更に対応することが可能となる。
【０１０５】
（実施の形態６）
次に、本発明の実施の形態６における半導体集積回路の設計方法について説明する。図１５は実施の形態６の半導体集積回路の設計方法の手順を示すフローチャート、図１６（ａ）、図１６（ｂ）は具体例説明図である。
【０１０６】
図１５において、Ｓ４１はダミーフリップフロップ検出工程、Ｓ４２はグランド配線切断工程、Ｓ４３は配線セル配置工程、Ｓ４４は配線セル接続工程である。
【０１０７】
まず、ダミーフリップフロップ検出工程Ｓ４１において、ダミーフリップフロップＤＦを検出する。
【０１０８】
次に、グランド配線切断工程Ｓ４２において、ダミーフリップフロップＤＦのクロックピンに接続されているグランド配線Ｇを切断する。
【０１０９】
次に、配線セル配置工程Ｓ４３において、ダミーフリップフロップＤＦの近傍に可変経路配線セルＣを配置する。
【０１１０】
次に、可変経路配線セルＣの第１の配線層の端子とダミーフリップフロップＤＦのクロックピンを接続し、可変経路配線セルＣの第２の配線層の一方のピンをグランド配線Ｇと接続し、可変経路配線セルＣの第２の配線層のもう一方のピンをクロックバッファＣＢ３の出力端子と接続する。
【０１１１】
図１６（ａ）は、可変経路配線セルＣを挿入する前の回路であり、図１６（ｂ）は可変経路配線セルＣを挿入した後の回路である。図１６において、ＦＬはフリップフロップ、ＤＦはダミーフリップフロップ、ＣＢ１，ＣＢ２，ＣＢ３はクロックバッファである。
【０１１２】
まず、ダミーフリップフロップＤＦが検出された場合、接続されているグランド配線Ｇを切断する。
【０１１３】
次に、ダミーフリップフロップＤＦの近傍に可変経路配線セルＣを配置する。
【０１１４】
次に、可変経路配線セルＣの入力端子Ｉ１に対して切断されたグランド配線Ｇを接続する。
【０１１５】
次に、可変経路配線セルＣの入力端子Ｉ２にクロックバッファＣＢ３の出力端子を接続する。
【０１１６】
次に、可変経路配線セルＣの出力端子Ｏ１とダミーフリップフロップＤＦの入力を接続する。
【０１１７】
また図１７は、本発明の実施の形態６における半導体集積回路の本発明実施前の概略平面図、図１８は、本発明の実施の形態６における半導体集積回路の本発明実施後の概略平面図である。
【０１１８】
図１７において、ＤＦは回路修正の容易化のためにあらかじめ配置されるダミーフリップフロップ、ＦＬはフリップフロップ、ＣＢはクロックバッファ、Ｐ１はダミーフリップフロップＤＦのクロックピン、Ｐ２はフリップフロップＦＬのクロックピン、Ｐ３はクロックバッファＣＢの入力ピン、Ｐ４は出力ピンである。
【０１１９】
また、図１８において、Ｃは可変経路配線セル、Ｐ５およびＰ６は可変経路配線セルＣの第１の配線層の端子、Ｐ７およびＰ８は第２の配線層のピン、Ｈ１，Ｈ２，Ｈ３は配線である。
【０１２０】
まず、ダミーフリップフロップ検出工程Ｓ４１において、ダミーフリップフロップＤＦを探索する。
【０１２１】
次に、グランド配線切断工程Ｓ４２において、ダミーフリップフロップＤＦのクロックピンにグランド配線Ｇが接続されている情報を削除する。
【０１２２】
次に、配線セル配置工程Ｓ４３において、工程Ｓ４１において検出されたダミーフリップフロップＤＦのクロックピンＰ１の近傍に可変経路配線セルＣを配置する。
【０１２３】
次に、配線セル接続工程Ｓ４４において、ダミーフリップフロップＤＦのクロックピンＰ１と可変経路配線セルＣの第１の配線層の端子Ｐ５とを配線Ｈ１で配線する。そして、可変経路配線セルＣの第２の配線層の端子Ｐ７とグランド配線Ｇとを配線Ｈ２で配線し、可変経路配線セルＣの第２の配線層の端子Ｐ８およびフリップフロップＦＬのクロックピンＰ２とクロックバッファＣＢの出力ピンＰ４とを配線Ｈ３で配線する。
【０１２４】
本実施の形態によれば、可変経路配線セルＣの内部構成を変更することで、ダミーフリップフロップＤＦのクロックピンＰ１にグランド配線Ｇを接続する状態と、同クロックピンＰ１にクロックバッファＣＢ３の出力ピンＰ４を接続する状態の切り替えが可能となる。したがって、ダミーフリップフロップＤＦを使用するような半導体集積回路の修正を行う場合、クロック配線の遅延値の変化を小さくすることができる。
【０１２５】
（実施の形態７）
次に、本発明の実施の形態７における半導体集積回路の設計方法について説明する。
【０１２６】
図１９はｍ，ｎ（ｍ−ｎ≧２）を自然数として、第ｍ層から第ｎ層までの配線層で構成された可変経路配線セルＣの構造を説明するためのレイアウト上面図である。なお、図１９では３層の場合の例を示しているが、それ以上の配線層で構成された場合も、以下に示す説明の構造で同様に可変経路配線セルＣを構成できる。
【０１２７】
ここで、可変経路配線セルＣ内の、第１の配線層の第１の外部延在配線Ｅ１および第２の外部延在配線Ｅ２と第１の内部存在配線ｅ１および第２の内部存在配線ｅ２が、それぞれ配線領域Ａ１〜Ａ４に配線パターンを作成することによって同層上で電気的に接続可能となっている。また、第２の配線層の第１の外側配線Ｆ１′および第２の外側配線Ｆ２′と第１の内部存在配線ｆ１および第２の内部存在配線ｆ２が、それぞれ配線領域Ｂ１〜Ｂ４に配線パターンを作成することによって同層上で電気的に接続可能となっている。
【０１２８】
また、第１の内部存在配線ｅ１および第２の内部存在配線ｅ２、第１の外側配線Ｆ１′および第２の外側配線Ｆ２′が、それぞれ第１の配線層と第２の配線層を接続するコンタクトのコンタクトの配線領域Ｖ１〜Ｖ４によって電気的に接続可能となっている。
【０１２９】
以上は、実施の形態１の場合の図２の構成と同様のものである。ただし、図２の外部延在配線Ｆ１，Ｆ２に対して、外部延在部分をもたない外側配線Ｆ１′，Ｆ２′となっている点が相違する。
【０１３０】
加えて、第３の配線層の第１の外部延在配線Ｊ１および第２の外部延在配線Ｊ２と第１の内部存在配線ｊ１および第２の内部存在配線ｊ２が、それぞれ配線領域Ｋ１〜Ｋ４に配線パターンを作成することによって同層上で電気的に接続可能となっている。
【０１３１】
また、第２の配線層の第１の配線層の内部存在配線ｆ１が第３の配線層の第１の内部存在配線ｊ１および第２の内部存在配線ｊ２に対してそれぞれ、第２の配線層と第３の配線層を接続するコンタクトの配線領域Ｕ１，Ｕ３によって電気的に接続可能となっている。第２の配線層の第２の内部存在配線ｆ２が第３の配線層の第１の内部存在配線ｊ１および第２の内部存在配線ｊ２に対してそれぞれ、コンタクトの配線領域Ｕ２，Ｕ４によって電気的に接続可能となっている。
【０１３２】
図１９に示すように、３層以上のパターンを重ねる場合、第ｋ（ｍ≦ｋ≦ｎ−１）層の配線は、第１の内部存在配線ｅ１および第２の内部存在配線ｅ２，第１の外側配線Ｆ１′および第２の外側配線Ｆ２′を接続するコンタクトのコンタクトの配線領域Ｖ１，Ｖ２，Ｖ３，Ｖ４のようにＴ字型配線と内側の配線をコンタクトホールで接続する必要がある。
【０１３３】
もし、コンタクトの配線領域Ｖ１，Ｖ２，Ｖ３，Ｖ４に代えて、図２０に示すように、コンタクトの配線領域Ｖ１′，Ｖ２′，Ｖ３′，Ｖ４′のように位置をずらしてしまうと、第ｋ層の配線で入力端子・出力端子の接続関係の変更を行うことができない。
【０１３４】
なお、外部延在配線（外側配線）同士をコンタクトホール接続した場合も、前記と同様に、第ｋ層の配線で入力端子・出力端子の接続関係の変更を行うことができない。
【０１３５】
入力端子Ｉ１と出力端子Ｏ１とが接続され、入力端子Ｉ２と出力端子Ｏ２が接続されるときは、（Ｉ１−Ｅ１−Ａ１−ｅ１−Ｖ１−Ｆ１′−Ｂ１−ｆ１−Ｕ１−ｊ１−Ｋ１−Ｊ１−Ｏ１）および（Ｉ２−Ｅ２−Ａ４−ｅ２−Ｖ４−Ｆ２′−Ｂ４−ｆ２−Ｕ４−ｊ２−Ｋ４−Ｊ２−Ｏ２）の接続パターンとなる。
【０１３６】
上記に代えて、入力端子Ｉ１と出力端子Ｏ２とが接続され、入力端子Ｉ２と出力端子Ｏ１が接続されるときは、次のような接続パターンとなる。
【０１３７】
第１の配線層で変更するときは、（Ｉ１−Ｅ１−Ａ２−ｅ２−Ｖ４−Ｆ２′−Ｂ４−ｆ２−Ｕ４−ｊ２−Ｋ４−Ｊ２−Ｏ２）および（Ｉ２−Ｅ２−Ａ３−ｅ１−Ｖ１−Ｆ１′−Ｂ１−ｆ１−Ｕ１−ｊ１−Ｋ１−Ｊ１−Ｏ１）の接続パターンとなる。
【０１３８】
第１の配線層と第２の配線層との間の層間コンタクト層で変更するときは、（Ｉ１−Ｅ１−Ａ１−ｅ１−Ｖ２−Ｆ２′−Ｂ４−ｆ２−Ｕ４−ｊ２−Ｋ４−Ｊ２−Ｏ２）および（Ｉ２−Ｅ２−Ａ４−ｅ２−Ｖ３−Ｆ１′−Ｂ１−ｆ１−Ｕ１−ｊ１−Ｋ１−Ｊ１−Ｏ１）の接続パターンとなる。
【０１３９】
第２の配線層で変更するときは、（Ｉ１−Ｅ１−Ａ１−ｅ１−Ｖ１−Ｆ１′−Ｂ３−ｆ２−Ｕ４−ｊ２−Ｋ４−Ｊ２−Ｏ２）および（Ｉ２−Ｅ２−Ａ４−ｅ２−Ｖ４−Ｆ２′−Ｂ２−ｆ１−Ｕ１−ｊ１−Ｋ１−Ｊ１−Ｏ１）の接続パターンとなる。
【０１４０】
第２の配線層と第３の配線層との間の層間コンタクト層で変更するときは、（Ｉ１−Ｅ１−Ａ１−ｅ１−Ｖ１−Ｆ１′−Ｂ１−ｆ１−Ｕ３−ｊ２−Ｋ４−Ｊ２−Ｏ２）および（Ｉ２−Ｅ２−Ａ４−ｅ２−Ｖ４−Ｆ２′−Ｂ４−ｆ２−Ｕ２−ｊ１−Ｋ１−Ｊ１−Ｏ１）の接続パターンとなる。
【０１４１】
第３の配線層で変更するときは、（Ｉ１−Ｅ１−Ａ１−ｅ１−Ｖ１−Ｆ１′−Ｂ１−ｆ１−Ｕ１−ｊ１−Ｋ３−Ｊ２−Ｏ２）および（Ｉ２−Ｅ２−Ａ４−ｅ２−Ｖ４−Ｆ２′−Ｂ４−ｆ２−Ｕ４−ｊ２−Ｋ２−Ｊ１−Ｏ１）の接続パターンとなる。
【０１４２】
上記構成により、図２〜図５で説明した可変経路配線セルＣを３層以上の配線層で構成することが可能となる。
【産業上の利用可能性】
【０１４３】
本発明の技術は、半導体集積回路において内部回路間の信号配線の修正に有用である。
【図面の簡単な説明】
【０１４４】
【図１】本発明の実施の形態１における可変経路配線セルの概略構成図
【図２】本発明の実施の形態１における可変経路配線セルの構造を示すレイアウト上面図
【図３】本発明の実施の形態１における可変経路配線セル内の端子間接続関係の例示図（その１）
【図４】本発明の実施の形態１における可変経路配線セル内の端子間接続関係の例示図（その２）
【図５】本発明の実施の形態１における可変経路配線セル内の端子間接続関係の例示図（その３）
【図６】本発明の実施の形態１におけるバージョンコード管理回路の概略構成図
【図７】本発明の実施の形態２における半導体集積回路の設計方法の手順を示すフローチャート
【図８】本発明の実施の形態２におけるダミーセルと可変経路配線セルの接続の概略構成を示す図
【図９】本発明の実施の形態３における半導体集積回路の設計方法の手順を示すフローチャート
【図１０】本発明の実施の形態３における入出力端子と可変経路配線セルの接続の概略構成を示す図
【図１１】本発明の実施の形態４における半導体集積回路の設計方法の手順を示すフローチャート
【図１２】本発明の実施の形態４における入出力端子と遅延セルと可変経路配線セルの接続の概略構成を示す図
【図１３】本発明の実施の形態５における半導体集積回路の設計方法の手順を示すフローチャート
【図１４】本発明の実施の形態５における入出力端子と駆動セルと可変経路配線セルの接続の概略構成を示す図
【図１５】本発明の実施の形態６における半導体集積回路の設計方法の手順を示すフローチャート
【図１６】本発明の実施の形態６におけるダミーフリップフロップと可変経路配線セルの接続の概略構成を示す図
【図１７】本発明の実施の形態６における適用前の概略平面図
【図１８】本発明の実施の形態６における適用後の概略平面図
【図１９】本発明の実施の形態７における可変経路配線セルの構造を示すレイアウト上面図
【図２０】本発明の実施の形態７における可変経路配線セルの構造を示すレイアウト上面図（不良時）
【図２１】従来の技術におけるバージョン管理回路の概略構成図
【図２２】従来の技術における配線での信号切り替えの実施例
【符号の説明】
【０１４５】
１  バージョンコード管理用レジスタ
Ｃ，Ｃ１，Ｃ２，Ｃ３  可変経路配線セル
ＣＢ１，ＣＢ２，ＣＢ３  クロックバッファ
Ｄ  電源配線
Ｄ１，Ｄ２  駆動セル
ＤＣ  ダミーセル
ＤＦ  ダミーフリップフロップ
ＤＬ  遅延セル
ｅ１，ｅ２  内部存在配線
Ｅ１，Ｅ２  外部延在配線
ｆ１，ｆ２  内部存在配線
Ｆ１，Ｆ２  外部延在配線
Ｆ１′，Ｆ２′  外側配線
ＦＬ  フリップフロップ
Ｇ  グランド配線
Ｈ，Ｈ１，Ｈ２  信号配線
Ｉ１，Ｉ２  入力端子
ＩＯ，ＩＯ１，ＩＯ２  入出力端子
ｊ１，ｊ２  内部存在配線
Ｊ１，Ｊ２  外部延在配線
Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２  中間ノード
Ｏ１，Ｏ２  出力端子
Ｓ１  ダミーセル検出工程
Ｓ２  グランド配線切断工程
Ｓ３  配線セル配置工程
Ｓ４  配線セル接続工程
Ｓ１１  入出力端子検出工程
Ｓ１２  信号配線切断工程
Ｓ１３  配線セル配置工程
Ｓ１４  配線セル接続工程
Ｓ２１  入出力端子検出工程
Ｓ２２  信号配線切断工程
Ｓ２３  配線セル配置工程
Ｓ２４  遅延セル配置工程
Ｓ２５  遅延セル接続工程
Ｓ２６  配線セル接続工程
Ｓ３１  入出力端子検出工程
Ｓ３２  信号配線切断工程
Ｓ３３  配線セル配置工程
Ｓ３４  駆動セル配置工程
Ｓ３５  駆動セル接続工程
Ｓ３６  配線セル接続工程
Ｓ４１  ダミーフリップフロップ検出工程
Ｓ４２  グランド配線切断工程
Ｓ４３  配線セル配置工程
Ｓ４４  配線セル接続工程
【図１】
2008078363.tif 000003
【図２】
2008078363.tif 000004
【図３】
2008078363.tif 000005
【図４】
2008078363.tif 000006
【図５】
2008078363.tif 000007
【図６】
2008078363.tif 000008
【図７】
2008078363.tif 000009
【図８】
2008078363.tif 000010
【図９】
2008078363.tif 000011
【図１０】
2008078363.tif 000012
【図１１】
2008078363.tif 000013
【図１２】
2008078363.tif 000014
【図１３】
2008078363.tif 000015
【図１４】
2008078363.tif 000016
【図１５】
2008078363.tif 000017
【図１６】
2008078363.tif 000018
【図１７】
2008078363.tif 000019
【図１８】
2008078363.tif 000020
【図１９】
2008078363.tif 000021
【図２０】
2008078363.tif 000022
【図２１】
2008078363.tif 000023
【図２２】
2008078363.tif 000024