(57)【要約】【課題】表面耐圧および接合耐圧を向上でき、微細化に有利な半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、ゲート絶縁膜23と、ゲート電極24と、前記ゲート電極から隔離して前記半導体基板中にそれぞれ設けられた一対の第１拡散層25,27と、前記ゲート電極を挟むように前記半導体基板中に設けられた一対の第２拡散層であってそれぞれ前記第１拡散層を囲むように設けられそれぞれ前記半導体基板表面からの深さが前記第１拡散層の深さよりも深くかつ不純物濃度が前記第１拡散層よりも低く形成された第２拡散層26,28と、前記第１拡散層上にそれぞれ設けられたコンタクト配線31,32と、少なくとも一方の前記ゲート電極と前記コンタクト配線との間の前記第２拡散層が形成された前記半導体基板中に形成され前記半導体基板中の深さが前記第１拡散層の深さよりも深くかつ前記第２拡散層の深さよりも浅く形成された絶縁層33とを具備する。【選択図】      図４
2008140939.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極を挟むように、前記ゲート電極から隔離して前記半導体基板中にそれぞれ設けられた一対の第１拡散層と、
前記ゲート電極を挟むように前記半導体基板中に設けられた一対の第２拡散層であって、それぞれ前記第１拡散層を囲むように設けられ、それぞれ前記半導体基板表面からの深さが前記第１拡散層の深さよりも深く、かつ不純物濃度が前記第１拡散層よりも低く形成された第２拡散層と、
前記第１拡散層上にそれぞれ設けられたコンタクト配線と、
少なくとも一方の前記ゲート電極と前記コンタクト配線との間の前記第２拡散層が形成された前記半導体基板中に形成された絶縁層であって、前記半導体基板中の深さが前記第１拡散層の深さよりも深くかつ前記第２拡散層の深さよりも浅く形成された絶縁層とを具備すること
を特徴とする半導体装置。
【請求項２】
半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極を挟むように、前記ゲート電極から隔離して前記半導体基板中にそれぞれ設けられた一対の第１拡散層と、
前記ゲート電極を挟むように前記半導体基板中にそれぞれ設けられた一対の第２拡散層であって、それぞれ前記第１拡散層を囲むように設けられ、それぞれ前記半導体基板表面からの深さが前記第１拡散層の深さよりも深く、かつ不純物濃度が前記第１拡散層よりも低く形成された第２拡散層と、
前記第１拡散層上にそれぞれ設けられたコンタクト配線と、
少なくとも一方の前記コンタクト配線を囲むように、前記第２拡散層が形成された前記半導体基板中に形成された絶縁層であって、前記半導体基板中の深さが前記第１拡散層の深さよりも深くかつ前記第２拡散層の深さよりも浅く形成された絶縁層とを具備すること
を特徴とする半導体装置。
【請求項３】
素子分離領域とこの素子分離領域により区画される素子領域とを有する半導体基板と、
前記素子分離領域における前記半導体基板に埋め込み形成された素子分離絶縁膜と、
前記素子領域における半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記半導体基板中の、前記ゲート電極の側端部に対応する部分から前記素子分離絶縁膜の側端部に接する部分にかけて形成されたソース／ドレイン拡散層と、
前記ソース／ドレイン拡散層に囲まれるよう形成され、不純物濃度が前記ソース／ドレイン拡散層の不純物濃度より高く、前記半導体基板表面からの深さが前記ソース／ドレイン拡散層の深さより浅い高濃度拡散層と、
前記高濃度拡散層が形成された前記半導体基板上に設けられたコンタクト配線と、
前記コンタクト配線と前記ゲート電極との間で前記半導体基板内に埋め込み形成された絶縁層であって、前記半導体基板の表面からの深さが前記ソース／ドレイン拡散層の深さより浅くかつ前記高濃度拡散層の深さより深く形成された絶縁層とを具備すること
を特徴とする半導体装置。
【請求項４】
素子分離領域とこの素子分離領域により区画される素子領域とを有する半導体基板と、
前記素子分離領域における前記半導体基板に埋め込み形成された素子分離絶縁膜と、
前記素子領域における半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記半導体基板中の、前記ゲート電極の側端部に対応する部分から前記素子分離絶縁膜の側端部に接する部分にかけて形成されたソース／ドレイン拡散層と、
前記ソース／ドレイン拡散層に囲まれるよう形成され、不純物濃度が前記ソース／ドレイン拡散層の不純物濃度より高く、前記半導体基板表面からの深さが前記ソース／ドレイン拡散層の深さより浅い高濃度拡散層と、
前記高濃度拡散層が形成された前記半導体基板上に設けられたコンタクト配線と、
前記高濃度不純物領域を囲むように前記半導体基板内に埋め込み形成された絶縁層であって、前記半導体基板の表面からの深さが前記ソース／ドレイン拡散層の深さより浅くかつ前記高濃度拡散層の深さより深く形成された絶縁層とを具備すること
を特徴とする半導体装置。
【請求項５】
半導体基板中に素子分離用の第１溝を形成する工程と、
前記半導体基板中における前記第１溝よりも浅い位置であって、ゲート電極形成予定位置とコンタクト配線形成予定位置との間の少なくとも一方に第２溝を形成する工程と、
前記第１、第２溝中に絶縁層を埋め込み、素子分離絶縁膜と、絶縁層とを形成する工程と、
前記半導体基板中にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして用い、前記半導体基板中における前記素子分離絶縁膜より浅く前記絶縁層より深い位置に前記ゲート電極を挟むように隔離して一対の第１の拡散層を形成する工程と、
前記半導体基板のコンタクト配線形成予定位置に前記半導体基板中における前記絶縁層より浅い位置に、前記一対の第１の拡散層よりも不純物濃度が高い一対の第２の拡散層を形成する工程と、
前記第一対の２の拡散層上にコンタクト配線をそれぞれ形成する工程とを具備すること
を特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、例えば、高耐圧系トランジスタ等に適用されるものである。
【背景技術】
【０００２】
近年の半導体装置、例えば、ＮＡＮＤ型フラッシュメモリ等においては、高密度かつ低価格を実現するためにビット毎にコンタクトセルを設けてない等の構成により、メモリセル領域が極めて小さくなっている。このメモリセル領域は、加工技術の世代が進む毎に、ますます高密度となっている。
【０００３】
一方、ＮＡＮＤ型フラッシュメモリの書き込み、消去、読み出し電圧等の動作電圧は、世代と共に小さくなっていないのが現状である。それは、ＮＡＮＤ型フラッシュメモリの書き込み動作がワード線（ゲート）とビット線（ドレイン）に、例えば、１５Ｖ〜３０Ｖ程度の高電圧を印加し、ドレイン近傍に発生したエレクトロンがポテンシャルバリアをトンネル可能となりフローティングゲートに電子が注入にすることにより、電流のしきい電圧を高くする必要があるからである。
【０００４】
上記書き込み／消去／読み出し電圧は、メモリセルアレイ近傍の高電圧を制御する周辺回路（増幅・昇圧等の回路）内の高耐圧系トランジスタにより転送することにより行われている。これら高耐圧トランジスタには、かかる動作電圧に伴う高電圧が印加されるため、表面（surface）耐圧および接合（junction）耐圧を維持する程度に占有面積を保持する必要がある。
【０００５】
そのため、表面耐圧および接合耐圧を向上しようとすると、占有面積が増大し、微細化に不利であるという問題がある。
【０００６】
上記のように、従来の半導体装置およびその製造方法は、接合耐圧および表面耐圧を維持しようとすると、占有面積が増大し、微細化に不利であるという問題があった。
【０００７】
この出願の発明に関連する文献公知発明としては、次のような特許文献１がある。この特許文献１には、高耐圧ＭＯＳ型トランジスタを有する半導体装置が記載されている。
【特許文献１】特開Ｈ０２−６７７６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
この発明は、表面耐圧および接合耐圧を向上でき、微細化に有利な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００９】
この発明の一態様によれば、半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極を挟むように、前記ゲート電極から隔離して前記半導体基板中にそれぞれ設けられた一対の第１拡散層と、前記ゲート電極を挟むように前記半導体基板中に設けられた一対の第２拡散層であって、それぞれ前記第１拡散層を囲むように設けられ、それぞれ前記半導体基板表面からの深さが前記第１拡散層の深さよりも深く、かつ不純物濃度が前記第１拡散層よりも低く形成された第２拡散層と、前記第１拡散層上にそれぞれ設けられたコンタクト配線と、少なくとも一方の前記ゲート電極と前記コンタクト配線との間の前記第２拡散層が形成された前記半導体基板中に形成された絶縁層であって、前記半導体基板中の深さが前記第１拡散層の深さよりも深くかつ前記第２拡散層の深さよりも浅く形成された絶縁層とを具備する半導体装置を提供できる。
【００１０】
この発明の一態様によれば、半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極を挟むように、前記ゲート電極から隔離して前記半導体基板中にそれぞれ設けられた一対の第１拡散層と、前記ゲート電極を挟むように前記半導体基板中にそれぞれ設けられた一対の第２拡散層であって、それぞれ前記第１拡散層を囲むように設けられ、それぞれ前記半導体基板表面からの深さが前記第１拡散層の深さよりも深く、かつ不純物濃度が前記第１拡散層よりも低く形成された第２拡散層と、前記第１拡散層上にそれぞれ設けられたコンタクト配線と、少なくとも一方の前記コンタクト配線を囲むように、前記第２拡散層が形成された前記半導体基板中に形成された絶縁層であって、前記半導体基板中の深さが前記第１拡散層の深さよりも深くかつ前記第２拡散層の深さよりも浅く形成された絶縁層とを具備する半導体装置を提供できる。
【００１１】
この発明の一態様によれば、素子分離領域とこの素子分離領域により区画される素子領域とを有する半導体基板と、前記素子分離領域における前記半導体基板に埋め込み形成された素子分離絶縁膜と、前記素子領域における半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記半導体基板中の、前記ゲート電極の側端部に対応する部分から前記素子分離絶縁膜の側端部に接する部分にかけて形成されたソース／ドレイン拡散層と、前記ソース／ドレイン拡散層に囲まれるよう形成され、不純物濃度が前記ソース／ドレイン拡散層の不純物濃度より高く、前記半導体基板表面からの深さが前記ソース／ドレイン拡散層の深さより浅い高濃度拡散層と、前記高濃度拡散層が形成された前記半導体基板上に設けられたコンタクト配線と、前記コンタクト配線と前記ゲート電極との間で前記半導体基板内に埋め込み形成された絶縁層であって、前記半導体基板の表面からの深さが前記ソース／ドレイン拡散層の深さより浅くかつ前記高濃度拡散層の深さより深く形成された絶縁層とを具備する半導体装置を提供できる。
【００１２】
この発明の一態様によれば、素子分離領域とこの素子分離領域により区画される素子領域とを有する半導体基板と、前記素子分離領域における前記半導体基板に埋め込み形成された素子分離絶縁膜と、前記素子領域における半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記半導体基板中の、前記ゲート電極の側端部に対応する部分から前記素子分離絶縁膜の側端部に接する部分にかけて形成されたソース／ドレイン拡散層と、前記ソース／ドレイン拡散層に囲まれるよう形成され、不純物濃度が前記ソース／ドレイン拡散層の不純物濃度より高く、前記半導体基板表面からの深さが前記ソース／ドレイン拡散層の深さより浅い高濃度拡散層と、前記高濃度拡散層が形成された前記半導体基板上に設けられたコンタクト配線と、前記高濃度不純物領域を囲むように前記半導体基板内に埋め込み形成された絶縁層であって、前記半導体基板の表面からの深さが前記ソース／ドレイン拡散層の深さより浅くかつ前記高濃度拡散層の深さより深く形成された絶縁層とを具備する半導体装置を提供できる。
【００１３】
この発明の一態様によれば、半導体基板中に素子分離用の第１溝を形成する工程と、前記半導体基板中における前記第１溝よりも浅い位置であって、ゲート電極形成予定位置とコンタクト配線形成予定位置との間の少なくとも一方に第２溝を形成する工程と、前記第１、第２溝中に絶縁層を埋め込み、素子分離絶縁膜と、絶縁層とを形成する工程と、前記半導体基板中にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして用い、前記半導体基板中における前記素子分離絶縁膜より浅く前記絶縁層より深い位置に前記ゲート電極を挟むように隔離して一対の第１の拡散層を形成する工程と、前記半導体基板のコンタクト配線形成予定位置に前記半導体基板中における前記絶縁層より浅い位置に、前記一対の第１の拡散層よりも不純物濃度が高い一対の第２の拡散層を形成する工程と、前記第一対の２の拡散層上にコンタクト配線をそれぞれ形成する工程とを具備する半導体装置の製造方法を提供できる。
【発明の効果】
【００１４】
この発明によれば、表面耐圧および接合耐圧を向上でき、微細化に有利な半導体装置およびその製造方法が得られる。
【発明を実施するための最良の形態】
【００１５】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１６】
[第１の実施形態]
まず、図１乃至図４を用いて、この発明の第１の実施形態に係る半導体装置を説明する。この実施形態では、半導体装置の一例のとして、ＮＡＮＤ型フラッシュメモリを例に挙げて、説明する。
【００１７】
＜１.ＮＡＮＤ型フラッシュメモリの構成例＞
図１は、この実施形態に係るＮＡＮＤ型フラッシュメモリを示すブロック図である。図示するように、この実施形態に係るＮＡＮＤ型フラッシュメモリ１１は、メモリセルアレイ１２、制御回路１４、電圧発生回路１５、ロウデコーダ１６、カラムデコーダ１７、カットオフ回路１９、およびセンスアンプＳ／Ａを備えている。
【００１８】
電圧発生回路１５は、書込み電圧Ｖpgm、消去電圧Ｖera、読み出し電圧Ｖread等の所定の値の電圧を発生するように構成されている。
【００１９】
制御回路１４は、上記電圧発生回路１５を制御するように構成されている。
【００２０】
メモリセルアレイ１２は、複数のブロック（…, Block n-1, Block n, Block n+1,…）により構成されている。例えば、複数のブロック（…, Block n-1, Block n, Block n+1,…）は、１つのメモリセルトランジスタＭＴに１ビットのデータを記録することが可能なＳＬＣ（Single Level Cell）領域として構成された２値ＮＡＮＤ型フラッシュメモリである。また、上記複数のブロックは、１つのメモリセルトランジスタＭＴに多ビットのデータを記録することが可能なＭＬＣ（Multi Level Cell）領域として構成された多値ＮＡＮＤ型フラッシュメモリであることも可能である。
【００２１】
ブロックBlock nは、例えば３２本のワード線ＷＬ０〜ＷＬ３１とｍ本のビット線ＢＬ１〜ＢＬ mとの交差位置にマトリクス状に配置された複数のメモリセルトランジスタＭＴを備えている。
【００２２】
メモリセルトランジスタＭＴのそれぞれは、半導体基板（例えば、Ｐ型シリコン基板）上に設けられたトンネル絶縁膜、トンネル絶縁膜上に設けられた浮遊電極ＦＧ、浮遊電極ＦＧ上に設けられたゲート間絶縁膜、ゲート間絶縁膜上に設けられた制御電極ＣＧを備えた積層構造である。ビット線ＢＬ方向に沿って隣接するメモリセルトランジスタＭＴは、電流経路であるソース／ドレインを共有し、それぞれの電流経路の一端および他端が直列に、本例では、３２個接続するように配置されている。
【００２３】
電流経路の一端および他端が直列に接続されたメモリセルトランジスタＭＴおよび選択トランジスタＳ１、Ｓ２は、ＮＡＮＤストリング２０を構成している。選択トランジスタＳＴ１、ＳＴ２により、このＮＡＮＤストリング２０を選択する。ＮＡＮＤストリング２０の電流経路の一端はカットオフ回路１９を介してセンスアンプＳ／Ａに接続され、電流経路の他端はソース線ＳＲＣに接続されている。
【００２４】
尚、メモリセルトランジスタＭＴの個数は、本例の３２個に限らず、例えば、８個、１６個等それ以上であっても良い。また、選択トランジスタＳＴ１、ＳＴ２は、ＮＡＮＤストリング２０を選択できる構成であれば、選択トランジスタＳＴ１、ＳＴ２のいずれか一方のみが設けられていても良い。
【００２５】
各ワード線ＷＬ方向のメモリセルトランジスタＭＴの制御電極ＣＧは、ワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続されている。選択トランジスタＳＴ１のゲートはセレクトゲートＳＧＤに共通接続され、選択トランジスタＳＴ２のゲートはセレクトゲートＳＧＳに共通接続されている。選択トランジスタＳＴ１のドレインは、ビット線ＢＬ１〜ＢＬ mのいずれかに接続されている。選択トランジスタＳ２のソースは、ソース線ＳＲＣに接続されている。
【００２６】
また、図中の破線内で示すように、ワード線ＷＬ方向に沿って、ワード線ＷＬ０〜ＷＬ３１ごとに１ページ（1 PAGE）が存在する。例えば、ワード線ＷＬ１には、ページPAGE１が存在する。１ページは、データ等を格納するデータ領域（例えば、512Byte程度）、および冗長領域（例えば、16Byte程度）を備えている。冗長領域には、ＥＣＣ（誤り訂正符合：Error Correcting Code）領域（例えば、3Byte程度）等が格納されている。
【００２７】
このページごとにデータを書き込み、読み出しを行うため、ページは書き込み、読み出し単位である。消去動作は、全ての制御電極ＣＧに消去電圧Ｖeraを印加して浮遊電極ＦＧ中の電子を放出することにより、ブロックBlock n単位で一括して行う。
【００２８】
ロウデコーダ１６は、メモリコントローラ（図示せず）から指定されたアドレスに従い、ワード線ＷＬ０〜ＷＬ３１、選択セレクトゲート線ＳＧＤ、ＳＧＳを選択するように構成されている。ロウデコーダ１６は、転送ゲート線ＴＧにゲートが共通接続されたトランスファゲートトランジスタＴＧＴＤ、ＴＧＴＳ、転送トランジスタＴＲ０〜ＴＲ３１を備えている。転送トランジスタＴＲ０〜ＴＲ３１は、メモリセルトランジスタＭＴの制御電極ＣＧに、消去電圧Ｖera、書き込み電圧Ｖpgm等の所定の電圧を転送するように構成された高耐圧系（ＨＶ系）トランジスタである。
【００２９】
センスアンプＳ／Ａは、ビット線ＢＬ１〜ＢＬ mから読み出されたページごとのデータを増幅するように構成されている。例えば、センスアンプＳ／Ａは、入力がビット線ＢＬ１〜ＢＬ mに接続され、出力が出力端子（Ｉ／Ｏ）に接続された複数のラッチ回路により構成されている。
【００３０】
カットオフ回路１９は、メモリセルアレイ１２とセンスアンプＳ／Ａの電流経路の間に配置され、メモリセルアレイ１２とセンスアンプＳ／Ａとの間をカットオフするように構成されている。
【００３１】
＜２.転送トランジスタの構成例＞
次に、この実施形態に係る転送トランジスタの構成例について、図２乃至図４を用いて説明する。まず、転送トランジスタの配置例について、図２を用いて説明する。図２は、転送トランジスタＴＲ０〜ＴＲ３１を示す平面図である。
【００３２】
図示するように、ロウデコーダ１６中に複数の転送トランジスタＴＲ０〜ＴＲ３１がマトリクス状に配置されている。本例においては、複数の転送トランジスタＴＲ０〜ＴＲ３１を配置する個数が、紙面の縦方向（ビット線方向）において、１つのＮＡＮＤストリング２０長（選択電極ＣＧで挟まれるセルワード線ＷＬの単位）内を最大限となるように配置されている。そのため、転送トランジスタＴＲ０〜ＴＲ３１の横方向（ワード線方向）配置の数を最小にすることが、チップサイズ縮小となることが分かる。
【００３３】
次に、転送トランジスタの平面、断面構造例について、図３および図４を用いて説明する。ここでは、転送トランジスタＴＲ０を例に挙げて説明する。図３は転送トランジスタＴＲ０の平面構造を示す図であり、図４は図３中のＸ−Ｘ線に沿った断面図である。
【００３４】
図示するように、転送トランジスタＴＲ０は、素子分離絶縁膜２２により分離された半導体基板の素子領域のＰ型ウェル（Ｐ−well）２１上に設けられ、ゲート絶縁膜２３、ゲート電極２４、拡散層（第１拡散層）２５、２７、ソースまたはドレインとして働く拡散層（第２拡散層）２６、２８、コンタクト配線３１、３２、および絶縁層３３を備えている。
【００３５】
ゲート電極２４は、ゲート絶縁膜２３上に設けられ、例えば、ポリシリコン等により形成されている。
【００３６】
拡散層（Ｎ＋層（高濃度拡散層））２５、２７は、Ｐ型ウェル２１中にゲート電極２４を挟むように、かつゲート電極２４から隔離してそれぞれ設けられ、拡散層（Ｎ−層）２６、２８との接合（junction）耐圧向上のために設けられる一対の高濃度拡散層である。拡散層２５、２７は、例えば、リン（Ｐ）またはヒ素（Ａｓ）等のＮ型の不純物が導入されることにより形成されている。
【００３７】
換言すると、この高濃度拡散層２５、２７は、ソース／ドレイン拡散層２６、２８に囲まれるよう形成され、不純物濃度がソース／ドレイン拡散層２６、２８の不純物濃度より高く、半導体基板２１表面からの深さがソース／ドレイン拡散層２６、２８の深さより浅い一対の拡散層である。
【００３８】
拡散層（Ｎ−層（ソース／ドレイン拡散層））２６、２８は、Ｐ型ウェル２１中において拡散層（Ｎ＋層）２５、２７よりも深い位置にゲート電極２４を挟むように隔離してそれぞれ設けられ、リン（Ｐ）等のＮ型の不純物濃度が拡散層（Ｎ＋層）２５、２７よりも低くなるように設けられ、この転送トランジスタＴＲ０のソースまたはドレインとして働く一対のソース／ドレイン拡散層である。
【００３９】
換言すると、ソース／ドレイン拡散層２６、２８は、半導体基板２１中の、ゲート電極２４の側端部に対応する部分から素子分離絶縁膜２２の側端部に接する部分にかけて形成された一対の拡散層である。
【００４０】
コンタクト配線３１、３２は、拡散層（Ｎ＋層）２５、２７上にそれぞれ設けられ、ソースまたはドレインに所定の電圧を印加するために設けられるものである。
【００４１】
絶縁層３３は、Ｐ型ウェル２１中における深さが拡散層（Ｎ＋層）２５、２７よりも深くかつ拡散層（Ｎ−層）２６、２８よりも浅く設けられ、チャネル長方向においてゲート電極２４とコンタクト配線３１、３２との間に配置された溝３０中に設けられている。換言すると、この絶縁層３３は、少なくとも一方のゲート電極２４とコンタクト配線３１、３２との間の拡散層２６、２８が形成された半導体基板２１中に形成された絶縁層であって、半導体基板２１中の深さが拡散層２５、２７の深さよりも深くかつ拡散層２６、２８の深さよりも浅く形成されている。
【００４２】
本例の場合、この絶縁層３３は、チャネル長方向において、拡散層２６、２８中に素子分離絶縁膜２２に使用しているシリコン酸化膜（SiO2膜）より薄い膜厚のシリコン酸化膜の堆積物を上記溝３０内に挿入することにより形成したＥＳＴＩ（Extremely Shallow Trench Isolation）である。この絶縁層３３の高さは、Ｐ型ウェル２１表面（半導体基板の表面）よりも高くなるように（Ｐ型ウェル２１表面（半導体基板の表面）から突出するように）設けられている。
【００４３】
また、本例における絶縁層３３の幅Ｗ１は、ゲート絶縁膜（酸化膜）２３の膜厚以上であって、例えば、４０ｎｍ程度〜１μｍ程度である。
【００４４】
尚、本例では、この絶縁層３３は、チャネル長方向におけるゲート電極２４とコンタクト配線３１、３２との間のいずれにも設けられている。しかし、絶縁層３３は、必ずしもいずれの間にも必要でなく、チャネル長方向におけるゲート電極２４とコンタクト配線３１、３２との間の少なくとも一方に設けられていれば良い。
【００４５】
＜３.転送トランジスタの電圧転送動作（書き込み動作時）＞
次に、転送トランジスタＴＲの電圧転送動作について、図５および図６を用いて説明する。図５はこの実施形態に係る転送トランジスタの電圧転送動作を説明するための平面図であり、図６は図５中のＸ−Ｘ線における断面図である。この説明では、転送トランジスタＴＲ０がメモリセルトランジスタＭＴに書き込み電圧Ｖpgmを転送する場合を一例に挙げて説明する。
【００４６】
書き込み動作時のバイアス関係は、図示するようになる。
【００４７】
まず、コンタクト配線３２を介してソースとして働く拡散層２８に基準電圧（例えば、０Ｖ程度）を印加し、コンタクト配線３１を介してドレインとして働く拡散層２６に書き込み電圧Ｖpgm（例えば、２５Ｖ程度）を印加する。
【００４８】
続いて、ゲート電極２４に、転送ゲート線ＴＧより印加され、ワード線ＷＬ０に書き込み電圧Ｖpgmを転送するための電位ＶpgmH（Ｖpgm ＋Ｖth、例えば、２６Ｖ程度)を印加する。
【００４９】
すると、ゲート電極２４下方におけるＰ型ウェル２１中にチャネル３０が形成され電流経路が導通し、拡散層２８から拡散層２６へキャリア（電子）が移動することにより、転送トランジスタＴＲ０がオンする。そして、ワード線ＷＬ０（選択ワード線）に、所望の書き込み電圧Ｖpgm を転送する。
【００５０】
ここで、転送トランジスタＴＲ０は、溝３０中に設けられた絶縁層（本例では、ＥＳＴＩ）３３を備えている。そのため、図示するように、この転送動作の際においては、絶縁層３３の近傍において、絶縁層３３がキャリアの移動をバリア（barrier）することができるため、キャリアはＰ型ウェル２１表面から拡散層２６、２８のより深い方向に絶縁層３３を迂回するように移動する。よって、絶縁層３３近傍における表面耐圧（surface耐圧）を低減できる。結果、コンタクト配線３１、３２とゲート電極２４との間Iの距離を低減することができる。
【００５１】
以後、ワード線ＷＬに転送された書き込み電圧Ｖpgmにより、メモリセルトランジスタＭＴの書き込み動作を行う。即ち、ワード線ＷＬとビット線ＢＬに、例えば、１５Ｖ〜３０Ｖ程度の高電圧を印加し、ドレイン近傍に発生したエレクトロンがポテンシャルバリアをトンネル可能となり、浮遊電極ＦＧに電子が注入し、電流のしきい電圧を高くすることにより行う。
【００５２】
一方、エレクトロンを浮遊電極ＦＧに注入されないメモリセルトランジスタＭＴは、電流のしきい電圧が低くなる。そして、このしきい電圧の高低の差から、電流が流れなかったり流れたりする原理により、メモリセルトランジスタＭＴのデータの読み出しを１ページ単位により行う。また、消去動作時には、制御電極ＣＧに、例えば、１５〜３０［Ｖ］程度、ドレインに０［Ｖ］程度の電圧を印加し、トンネル効果により浮遊電極ＦＧに蓄積したエレクトロンを基板中に引き出すことにより、ブロックBlock単位で一括して行う。
【００５３】
＜４.この実施形態に係る半導体装置の効果＞
上記のように、この実施形態に係る半導体装置によれば、少なくとも下記（１）および（２）の効果が得られる。
【００５４】
（１）表面耐圧および接合耐圧を向上でき、微細化に有利である。
【００５５】
上記のように、この実施形態に係る転送トランジスタは、Ｐ型ウェル２１中における深さが拡散層（Ｎ＋層）２５、２７よりも深くかつ拡散層（Ｎ−層）２６、２８よりも浅く設けられ、チャネル長方向においてゲート電極２４とコンタクト配線３１、３２との間に配置された溝３０中に設けられた絶縁層３３を備えている。
【００５６】
そのため、図６に示すように、この転送動作の際においては、絶縁層３３の近傍において、絶縁層３３がキャリアの移動をバリア（barrier）することができるため、キャリアはＰ型ウェル２１表面から拡散層２６、２８のより深い方向に絶縁層３３を迂回するように移動する。よって、絶縁層３３近傍における表面耐圧（surface耐圧）を低減できる。その結果、コンタクト配線３１、３２とゲート電極２４との間Iの距離を低減することができるため、微細化に対して有利である。
【００５７】
さらに、絶縁層３３は、Ｐ型ウェル２１中における深さが拡散層（Ｎ＋層）２５、２７よりも深い位置に設けられている。そのため、上記転送動作時における高電圧印加の際であっても、拡散層（Ｎ＋層）２５、２７と拡散層（Ｎ−層）２６、２８との界面における接合（junction）耐圧を低減することができる。その結果、コンタクト配線３１、３２とゲート電極２４との間Iの距離を低減できるため、微細化に対して有利である。
【００５８】
一方、現状の半導体装置において、接合耐圧を高めるためには、不純物濃度の低いインプラを注入した拡散層（Ｎ−拡散層）にすることによって耐圧を強化している。しかし、インプラの注入の濃度を極端に低くすると、バックバイアス効果が低減し、高耐圧系トランジスタの性能を発揮することができない。
【００５９】
加えて、本例のような転送トランジスタＴＲのような高耐圧系トランジスタの占有面積が、ＮＡＮＤ型フラッシュメモリ１１全体の面積に占める割合は大きい。そのため、本例のように、ロウデコーダ１６が微細化に有利であることは、ＮＡＮＤ型フラッシュメモリ１１の全体のセル面積低減に対して有利である。
【００６０】
例えば、本例の場合には、コンタクト配線３１、３２とゲート電極２４との間Iの距離（アクティブエリアスペース）を0.32μｍ程度、チャネル長方向の素子分離絶縁膜２２のサイズを0.15μｍ程度とすることができる。そのため、この合計のサイズは以下のようになる。
【００６１】
0.32＋0.15＋0.32+0.15+0.32＝1.26μｍ程度
結果、例えば、絶縁層３３を設けない場合の距離1.5μｍ程度である場合のサイズと、上記サイズ1.26μｍの差の分（0.26μｍ程度）、その距離を低減することができ、微細化することができる。
【００６２】
（２）コンタクト配線３１、３２からのキャリアの漏れを防止することができる。
【００６３】
絶縁層３３の高さは、Ｐ型ウェル２１表面（半導体基板の表面）よりも高くなるように（Ｐ型ウェル２１表面（半導体基板の表面）から突出するように）設けられている。
【００６４】
そのため、図６に示すように、書き込み動作時におけるコンタクト配線３１、３２からＰ型ウェル（半導体基板）２１表面上における電界をバリアすることができ、コンタクト配線３１、３２からのキャリアの漏れを防止することができる点で有利である。
【００６５】
（３）製造コストの低減に対して有利である。
【００６６】
絶縁層３３は、Ｐ型ウェル２１中における深さが拡散層（Ｎ＋層）２５、２７よりも深くかつ拡散層（Ｎ−層）２６、２８よりも浅く設けられ、チャネル長方向においてゲート電極２４とコンタクト配線３１、３２との間に配置された溝３０中にシリコン酸化膜を挿入することにより形成する。
【００６７】
そのため、図３中のチャネル長方向における拡散層２５、２７と素子分離絶縁膜２２との間II、およびゲート長方向における拡散層２５、２７と素子分離絶縁膜２２との間IIIには、絶縁層３３は設けず、絶縁層３３はゲート電極２４とコンタクト配線３１、３２との間Iのみに設けられている。そのため、溝を形成する際の複雑なフォトマスクが不要であり、製造コストの低減に対して有利である。
【００６８】
また、本例の構成では、上記間II、IIIの距離が、絶縁層３３の幅より狭く、絶縁層（ＥＳＴＩ）３３を形成することができない場合により有効である。
【００６９】
［第２の実施形態（絶縁層を２つ備える一例）］
次に、第２の実施形態に係る半導体装置について、図７および図８を用いて説明する。この実施形態は、上記絶縁層（ＥＳＴＩ）を２つ備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７０】
図示するように、本例に係る半導体装置は、チャネル長方向における拡散層２５、２７と素子分離絶縁膜２２との間IIに設けられた絶縁層（ＥＳＴＩ）３５を更に備える点で上記第１の実施形態と相違している。
【００７１】
本例に係る半導体装置によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【００７２】
さらに、本例に係る半導体装置は、チャネル長方向における拡散層２５、２７と素子分離絶縁膜２２との間IIに設けられた絶縁層（ＥＳＴＩ）３５を更に備えている。そのため、電圧転送動作の際にチャネル長方向における拡散層２５、２７と素子分離絶縁膜２２との間IIの表面耐圧および接合耐圧を低減することができる。そのため、コンタクト配線３１、３２とゲート電極２４との間Iの距離に加え、チャネル長方向における拡散層２５、２７と素子分離絶縁膜２２との間IIの距離を更に低減できる点で、より微細化に対して有利である。
【００７３】
［第３の実施形態（コンタクト配線を囲むように設けられた絶縁層を備える一例）］
次に、第３の実施形態に係る半導体装置について、図９および図１０を用いて説明する。この実施形態は、コンタクト配線３１、３２を囲むように設けられた絶縁層３９を備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７４】
＜構成例＞
図示するように、この実施形態に係る半導体装置は、コンタクト配線３１、３２を囲むように設けられた絶縁層３９を備えている点で上記第１の実施形態と相違している。
【００７５】
絶縁層３９は、Ｐ型ウェル２１中における深さが拡散層（Ｎ＋層）２５、２７よりも深くかつ拡散層（Ｎ−層）２６、２８よりも浅く設けられ、コンタクト配線３１、３２を囲むように配置された溝１０１−２中に設けられている。本例の場合も、この絶縁層３９は、素子分離絶縁膜２２に使用しているシリコン酸化膜（SiO2膜）より薄い膜厚のシリコン酸化膜の堆積物を上記溝１０１−２内に挿入することにより形成したＥＳＴＩ（Extremely Shallow Trench Isolation）である。
【００７６】
＜製造方法＞
次に、図１１乃至図２１を用いて、本例に係る半導体装置の製造方法を説明する。
【００７７】
まず、図１１に示すように、Ｐ型シリコン基板１００またはシリコン基板中に形成したＰ型ウェル上に、例えば、熱酸化法を用いて、シリコン酸化（SiO2）膜１０２を形成する。続いて、シリコン酸化膜１０２上に、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いてシリコン窒化（SiN）膜１０３を形成する。このように、この工程において、SiO2・SiNパッドを形成する。
【００７８】
続いて、シリコン窒化（SiN）膜１０３上にフォトレジレジストを塗布し、このフォトレジストに露光および現像を行い素子分離領域となる領域上に開口を有するパターンを形成する。続いて、図１２に示すように、上記パターンが形成されたフォトレジストをマスクとして、例えば、ＲＩＥ（Reactive Ion Etching）等の異方性エッチングをＰ型シリコン基板１００に対して行い溝１０１−１を形成する。
【００７９】
続いて、図１３に示すように、上記同様にＲＩＥ等の異方性エッチングを絶縁層３９が形成される領域におけるＰ型シリコン基板１００に対して行い、溝１０１−２を形成する。ここで、この異方性エッチング工程の際には、Ｐ型ウェル２１中における深さが拡散層（Ｎ＋層）２５、２７よりも深くかつ拡散層（Ｎ−層）２６、２８よりも浅くなるように、溝１０１−１よりも浅く形成する。そのため、異方性エッチングの際の印加電圧等を上記異方性エッチング工程（図１２）の際より低く選択して行う。
【００８０】
続いて、図１４に示すように、溝１０１−１、１０１−２を形成した基板１００上に、例えば、ＣＶＤ法等を用いてシリコン酸化膜１０４を形成する。
【００８１】
続いて、図１５に示すように、例えば、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、シリコン窒化膜１０３表面上までシリコン酸化膜１０４を平坦化し、溝１０１−１、１０１−２内に埋め込み、素子分離絶縁膜２２および絶縁層３９を形成する。
【００８２】
続いて、図１６に示すように、例えば、ウェットエッチング法を用いて、シリコン窒化膜１０３を剥離する。
【００８３】
続いて、図１７に示すように、例えば、ウェットエッチング法を用いて、シリコン酸化膜１０２を剥離する。
【００８４】
続いて、図１８に示すように、周知の工程を用いて、基板１００上にゲート絶縁膜２３を形成し、ゲート絶縁膜２３上にゲート電極２４を形成する。
【００８５】
続いて、図１９に示すように、ゲート電極２４および絶縁層３５をマスクとして用い、Ｐ型シリコン基板１００中にリン（Ｐ）またはヒ素（Ａｓ）等のＮ型の不純物を、例えばイオン注入法等を用いて注入し、ソースまたはドレインとして働く拡散層（Ｎ−層）２６、２８を形成する。
【００８６】
続いて、基板１００全面上にフォトレジストを塗布し、このフォトレジストに絶縁層３５に囲まれた拡散層２６、２８上のみが露出するパターンを形成する。続いて、図２０に示すように、上記フォトレジストをマスクとして用い、Ｐ型シリコン基板１００中にリン（Ｐ）等のＮ型の不純物を、例えばイオン注入法等を用いて注入し、拡散層（Ｎ＋層）２５、２７を形成する。この不純物導入工程においては、拡散層（Ｎ＋層）２５、２７のＰ型ウェル２１中における深さが、絶縁層３５および拡散層（Ｎ−層）２６、２８よりも浅くなるように、印加電圧等を低く選択して行う。
【００８７】
続いて、図２１に示すように、基板１００全面上に、例えば、ＣＶＤ法等を用いてシリコン酸化（SiO2）膜等を形成し、層間絶縁膜２９を形成する。
【００８８】
続いて、周知の工程を用いて、拡散層（Ｎ＋層）２５、２７上にコンタクトホールを形成する。続いて、このコンタクトホール中に例えば、ポリシリコン等を埋め込み、コンタクト配線３１、３２を形成する。
【００８９】
以上の製造工程により、本例に係る半導体装置を製造する。
【００９０】
＜本例に係る半導体装置およびその製造方法の効果＞
上記のように、本例に係る半導体装置およびその製造方法によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【００９１】
さらに、本例に係る半導体装置は、コンタクト配線３１、３２を囲むように設けられた絶縁層３９を備えている。そのため、電圧転送動作の際において、絶縁層３９の近傍において、絶縁層３９がキャリアの移動を遮断することができるため、キャリアはＰ型ウェル２１表面から拡散層２６、２８のより深い方向に絶縁層３９を迂回するように移動する。よって、絶縁層３９近傍における表面耐圧（surface耐圧）および接合耐圧を低減できる。結果、間I、IIにおける距離を低減することができ、微細化に有利である。
【００９２】
加えて、絶縁層３９は、コンタクト配線３１、３２を囲むように設けられているため、ゲート長方向におけるコンタクト配線３１、３１と素子分離絶縁膜２２との間IIIの表面耐圧および接合耐圧を向上することができる。そのため、ゲート長方向におけるコンタクト配線３１、３１と素子分離絶縁膜２２との間IIIの距離を低減できる点でより有利である。
【００９３】
［第４の実施形態（絶縁層４１を更に備える一例）］
次に、第４の実施形態に係る半導体装置について、図２２および図２３を用いて説明する。この実施形態は、コンタクト配線３１、３２とゲート電極２４との間に絶縁層４１を更に備えた一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００９４】
図示するように、本例に係る半導体装置は、コンタクト配線３１、３２とゲート電極２４との間Iに絶縁層４１を更に備えている点で上記第１の実施形態と相違している。
【００９５】
絶縁層４１は、Ｐ型ウェル２１中における深さが拡散層（Ｎ＋層）２５、２７よりも深くかつ拡散層（Ｎ−層）２６、２８よりも浅く設けられ、チャネル長方向においてゲート電極２４とコンタクト配線３１、３２との間に配置された溝４０中に設けられている。本例の場合も同様に、この絶縁層４１は、上記溝４０内に挿入することにより形成したＥＳＴＩである。
【００９６】
上記のように、本例に係る半導体装置によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【００９７】
さらに、本例に係る半導体装置は、コンタクト配線３１、３２とゲート電極２４との間Iに絶縁層４１を更に備えている。そのため、電圧転送動作の際において、絶縁層４１の近傍において、絶縁層４１がキャリアの移動を遮断することができるため、キャリアは拡散層２６、２８のより深い方向に絶縁層４１を迂回するように移動する。よって、絶縁層４１近傍における表面耐圧（surface耐圧）および接合耐圧を低減でき、間Iにおける距離をより低減することができる点で有利である。
【００９８】
［第５の実施形態（絶縁層４２を更に備える一例）］
次に、第５の実施形態に係る半導体装置について、図２４を用いて説明する。この実施形態は、絶縁層４２を更に備える一例に関するものである。この説明において、上記第４の実施形態と重複する部分の詳細な説明を省略する。
【００９９】
図示するように、この実施形態に係る半導体装置は、コンタクト配線３１、３２とゲート電極２４との間Iに、絶縁層４２を更に備えている点で上記第４の実施形態と相違している。
【０１００】
絶縁層４２は、Ｐ型ウェル２１中における深さが拡散層（Ｎ＋層）２５、２７よりも深くかつ拡散層（Ｎ−層）２６、２８よりも浅く設けられ、チャネル長方向においてゲート電極２４とコンタクト配線３１、３２との間に配置された溝中に設けられている。本例の場合も同様に、この絶縁層４２は、上記溝内に挿入することにより形成したＥＳＴＩである。
【０１０１】
上記のように、本例に係る半導体装置によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【０１０２】
さらに、本例に係る半導体装置は、コンタクト配線３１、３２とゲート電極２４との間Iに絶縁層４２を更に備えている。そのため、電圧転送動作の際において、絶縁層４２の近傍において、絶縁層４２がキャリアの移動を遮断することができるため、キャリアは拡散層２６、２８のより深い方向に絶縁層４２を迂回するように移動する。よって、絶縁層４２近傍における表面耐圧および接合耐圧を低減でき、間Iにおける距離をより低減することができる点で有利である。
【０１０３】
［第６の実施形態（より幅の広い絶縁層４５を備える一例）］
次に、第６の実施形態に係る半導体装置について、図２５および図２６を用いて説明する。この実施形態は、より幅の広い絶縁層４５を備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１０４】
図示するように、この実施形態に係る半導体装置は、コンタクト配線３１、３２とゲート電極２４との間Iに、絶縁層４５を備えている点で上記第１の実施形態と相違している。
【０１０５】
絶縁層４５は、Ｐ型ウェル２１中における深さが拡散層（Ｎ＋層）２５、２７よりも深くかつ拡散層（Ｎ−層）２６、２８よりも浅く設けられ、チャネル長方向においてゲート電極２４とコンタクト配線３１、３２との間に配置された溝４４中に設けられている。本例の場合も同様に、この絶縁層４５は、上記溝４４内に挿入することにより形成したＥＳＴＩである。また、この絶縁層４５の幅Ｗ２は、上記絶縁層３３の幅Ｗ１よりも大きくなるように設けられている。絶縁層４５の幅Ｗ２は、ゲート絶縁膜（酸化膜）２３の膜厚以上であって、例えば、５０ｎｍ程度〜１μｍ程度である。
【０１０６】
上記のように、本例に係る半導体装置によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。さらに、必要に応じ、本例のような構成を適用することが可能である。
【０１０７】
［第７の実施形態（絶縁層４６を備える一例）］
次に、第７の実施形態に係る半導体装置について、図２７を用いて説明する。この実施形態は、絶縁層４６を備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１０８】
図示するように、この実施形態に係る半導体装置は、コンタクト配線３１、３２とゲート電極２４との間Iに、絶縁層４６を備えている点で上記第１の実施形態と相違している。
【０１０９】
絶縁層４６のゲート長方向における長さは、拡散層２５、２７と同程度であるように設けられている。また、絶縁層４６の幅Ｗ３は、上記絶縁層の幅Ｗ１よりも大きくなるように（幅：Ｗ３＞Ｗ１）形成されている。
【０１１０】
上記のように、本例に係る半導体装置によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。さらに、必要に応じ、本例のような構成を適用することが可能である。
【０１１１】
［第８の実施形態（絶縁層４７を備える一例）］
次に、第８の実施形態に係る半導体装置について、図２８を用いて説明する。この実施形態は、絶縁層４７を備える一例に関するものである。この説明において、上記第７の実施形態と重複する部分の詳細な説明を省略する。
【０１１２】
図示するように、この実施形態に係る半導体装置は、コンタクト配線３１、３２とゲート電極２４との間Iに、絶縁層４７を更に備えている点で上記第７の実施形態と相違している。絶縁層４７のゲート長方向における長さは、絶縁層４６と同程度である。また、絶縁層４７の幅Ｗ３は、上記絶縁層の幅Ｗ１よりも大きくなるように（幅：Ｗ３＞Ｗ１）形成されている。
【０１１３】
上記のように、本例に係る半導体装置によれば、少なくとも上記（１）および（２）と同様の効果が得られる。さらに、必要に応じ、本例のような構成を適用することが可能である。
【０１１４】
［第９の実施形態（絶縁層４８を備える一例）］
次に、第９の実施形態に係る半導体装置について、図２９を用いて説明する。この実施形態は、絶縁層４８を備える一例に関するものである。この説明において、上記第７の実施形態と重複する部分の詳細な説明を省略する。
【０１１５】
図示するように、この実施形態に係る半導体装置は、コンタクト配線３１、３２と素子分離絶縁膜２２との間IIに、絶縁層４８を更に備えている点で上記第７の実施形態と相違している。
【０１１６】
絶縁層４８のゲート長方向における長さは、拡散層２５、２７と同程度である。また、絶縁層４６の幅Ｗ３は、絶縁層４８の幅Ｗ１よりも大きくなるように（幅：Ｗ３＞Ｗ１）形成されている。
【０１１７】
上記のように、本例に係る半導体装置によれば、少なくとも上記（１）および（２）と同様の効果が得られる。さらに、必要に応じ、本例のような構成を適用することが可能である。
【０１１８】
［第１０の実施形態（絶縁層５１、５２を備える一例）］
次に、第１０の実施形態に係る半導体装置について、図３０を用いて説明する。この実施形態は、絶縁層５１、５２を備える一例に関するものである。この説明において、上記第７の実施形態と重複する部分の詳細な説明を省略する。
【０１１９】
図示するように、本例に係る半導体装置は、ゲート長方向におけるコンタクト配線３１、３２と素子分離絶縁膜２２との間IIIに絶縁層５１、５２が設けられている点で上記第７の実施形態と相違している。
【０１２０】
そのため、本例に係る半導体装置によれば、少なくとも上記（１）および（２）と同様の効果が得られる。さらに、必要に応じ、本例のような構成を適用することが可能である。
【０１２１】
［第１１の実施形態（絶縁層３３、５５を備える一例）］
次に、第１１の実施形態に係る半導体装置について、図３１を用いて説明する。この実施形態は、絶縁層３３、５５を備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１２２】
図示するように、この実施形態に係る半導体装置は、コンタクト配線３１、３２とゲート電極２４との間Iに絶縁層５５を更に備えている点で上記第１の実施形態と相違している。絶縁層５５のゲート長方向における長さは、拡散層２５、２７と同程度である。
【０１２３】
上記のように、本例に係る半導体装置によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。必要に応じ、本例のような構成を適用することが可能である。
【０１２４】
さらに、この実施形態に係る半導体装置は、コンタクト配線３１、３２とゲート電極２４との間Iに絶縁層５５を更に備えている。そのため、最も高電圧が印加される距離Ｙ１においては、絶縁層３３、５５を設け、比較的印加される電圧が低い距離Ｘ１においては絶縁層３３のみが設けられている。
【０１２５】
結果、距離Ｘ１、Ｙ１の表面耐圧に関する実行的な距離を同等とし、転送トランジスタの特性を均一化できる点で有効である。
【０１２６】
［第１２の実施形態（絶縁層４１、４６を備える一例）］
次に、第１２の実施形態に係る半導体装置について、図３２を用いて説明する。この実施形態は、上記絶縁層４１、４６を備える一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１２７】
図示するように、この実施形態に係る半導体装置は、コンタクト配線３１、３２とゲート電極２４との間Iに上記絶縁層４１、４６を備えている点で上記第１の実施形態と相違している。
【０１２８】
そのため、本例に係る半導体装置によれば、少なくとも上記（１）乃至（３）と同様の効果が得られる。必要に応じ、本例のような構成を適用することが可能である。
【０１２９】
さらに、この実施形態に係る半導体装置は、コンタクト配線３１、３２とゲート電極２４との間Iに上記絶縁層４１、４６を備えている。そのため、最も高電圧が印加される距離Ｙ２においては、絶縁層４１、４６を設け、比較的印加される電圧が低い距離Ｘ２においては絶縁層４１のみが設けられている。
【０１３０】
結果、距離Ｘ２、Ｙ２の表面耐圧に関する実行的な距離を同等とし、転送トランジスタの特性を均一化できる点で有効である。
【０１３１】
［第１３の実施形態（絶縁層３９、５５を備える一例）］
次に、第１３の実施形態に係る半導体装置について、図３３を用いて説明する。この実施形態は、絶縁層３９、５５を備える一例に関するものである。この説明において、上記第３の実施形態と重複する部分の詳細な説明を省略する。
【０１３２】
図示するように、この実施形態に係る半導体装置は、上記絶縁層３９、５５を備えている点で上記第３の実施形態と相違している。
【０１３３】
そのため、本例に係る半導体装置によれば、少なくとも上記（１）と同様の効果が得られる。さらに、第３の実施形態と比べ、コンタクト配線３１、３２とゲート電極２４との間Iにおける表面耐圧をより向上でき、間Iの距離をより低減できる点で有効である。
【０１３４】
［第１４の実施形態（絶縁層３９、４１を備える一例）］
次に、第１４の実施形態に係る半導体装置について、図３４を用いて説明する。この実施形態は、絶縁層３９、４１を備える一例に関するものである。この説明において、上記第３の実施形態と重複する部分の詳細な説明を省略する。
【０１３５】
図示するように、この実施形態に係る半導体装置は、上記絶縁層３９、４１を備えている点で上記第３の実施形態と相違している。
【０１３６】
そのため、本例に係る半導体装置によれば、少なくとも上記（１）および（２）と同様の効果が得られる。さらに、第３の実施形態と比べ、コンタクト配線３１、３２とゲート電極２４との間Iにおける表面耐圧をより向上でき、間Iの距離をより低減できる点で有効である。
【０１３７】
［第１５の実施形態（ソース側のみ絶縁層３９を備える一例）］
次に、第１５の実施形態に係る半導体装置について、図３５を用いて説明する。この実施形態は、ソース側のみ絶縁層３９を備える一例に関するものである。この説明において、上記第３の実施形態と重複する部分の詳細な説明を省略する。本例の場合は、ドレイン側のコンタクト配線３１に固定電圧が印加され、ソース側のコンタクト配線３１に変動する高電圧が印加される場合を一例として説明する。
【０１３８】
図示するように、この実施形態に係る半導体装置は、ソース側のみ上記絶縁層３９を備えている点で上記第３の実施形態と相違している。
【０１３９】
絶縁層３９は、ソース側コンタクト配線３２のみを囲むようにＰ側ウェル中に設けられている。
【０１４０】
さらに、チャネル長方向において、ソース側コンタクト配線３２とゲート電極２４との間Iの距離は、ドレイン側コンタクト配線３１とゲート電極２４との間I´の距離よりも大きくなるように設けられている（距離：I＞I´）。
【０１４１】
このように、ドレイン側のコンタクト配線３１に固定電圧が印加され、ソース側のコンタクト配線３１に変動する高電圧が印加される場合には、変動する高電圧が印加されるコンタクト配線３１側のみに絶縁層３９を設け、間Iの距離を大きく設ける。
【０１４２】
そのため、変動する高電圧が印加されるコンタクト配線３１側の表面耐圧および接合耐圧を向上でき、間Iの距離を低減することができる。
【０１４３】
一方、固定電圧が印加されるコンタクト配線３２側の間I´の距離は、上記間Iのよりよりも小さいため、微細化することができる。
【０１４４】
このように、本例は、ソース側またはドレイン側のいずれか一方のコンタクト配線にのみに高電圧が印加される場合により有効である。
【０１４５】
以上、第１乃至第１５の実施形態を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１４６】
【図１】この発明の第１の実施形態に係る半導体装置を示すブロック図。
【図２】図１中のロウデコーダを説明するための平面図。
【図３】図２中の一転送トランジスタを示す平面図。
【図４】図３中のＸ−Ｘ線に沿った断面図。
【図５】図２中の一転送トランジスタの電圧転送動作を説明するための平面図。
【図６】図２中の一転送トランジスタの電圧転送動作を説明するための断面図。
【図７】第２の実施形態に係る半導体装置を示す平面図。
【図８】図７中のＸ−Ｘ線に沿った断面図。
【図９】第３の実施形態に係る半導体装置を示す平面図。
【図１０】図９中のＸ−Ｘ線に沿った断面図。
【図１１】第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１２】第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１３】第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１４】第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１５】第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１６】第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１７】第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１８】第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図１９】第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図２０】第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図２１】第３の実施形態に係る半導体装置の一製造工程を示す断面図。
【図２２】第４の実施形態に係る半導体装置を示す平面図。
【図２３】図２２中のＸ−Ｘ線に沿った断面図。
【図２４】第５の実施形態に係る半導体装置を示す平面図。
【図２５】第６の実施形態に係る半導体装置を示す平面図。
【図２６】図２５中のＸ−Ｘ線に沿った断面図。
【図２７】第７の実施形態に係る半導体装置を示す平面図。
【図２８】第８の実施形態に係る半導体装置を示す平面図。
【図２９】第９の実施形態に係る半導体装置を示す平面図。
【図３０】第１０の実施形態に係る半導体装置を示す平面図。
【図３１】第１１の実施形態に係る半導体装置を示す平面図。
【図３２】第１２の実施形態に係る半導体装置を示す平面図。
【図３３】第１３の実施形態に係る半導体装置を示す平面図。
【図３４】第１４の実施形態に係る半導体装置を示す平面図。
【図３５】第１５の実施形態に係る半導体装置を示す平面図。
【符号の説明】
【０１４７】
２１…Ｐ型ウェル、２２…素子分離絶縁膜、２３…ゲート絶縁膜、２４…ゲート電極、２５、２７…Ｎ＋拡散層、２６、２８…Ｎ−拡散層、３１、３２…コンタクト配線、２９…層間絶縁膜、３０…溝。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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