(57)【要約】【課題】電源オフ時にも異常動作を起こす恐れがなく、ＰＤＰを駆動する駆動回路の動作を安全に停止するプラズマディスプレイ装置を提供する。【解決手段】ＰＤＰの走査電極を第１走査電極群と第２走査電極群に分割し、第１走査電極群を駆動する第１走査電極群制御部１５と第２走査電極群を駆動する第２走査電極群制御部１６とが設けられ、第１走査電極群制御部１５は第１スイッチ制御部を有し、第２走査電極群制御部１６は第２スイッチ制御部を有している。電源をオフにした後、第１スイッチ制御部と第２スイッチ制御部とに電力を供給する１つの補助電源部５５を設ける。【選択図】図１０
2008275749.tif 000002
【特許請求の範囲】
【請求項１】
走査電極と維持電極とデータ電極とを有する放電セルを複数備え、前記走査電極を少なくとも第１走査電極群と第２走査電極群に分割したプラズマディスプレイパネル、
前記第１走査電極群の走査電極に印加する電圧を発生する第１の電極印加用電源と、前記第１の電極印加用電源の電圧を出力する第１のスイッチング素子と、前記第１のスイッチング素子を制御する第１スイッチ制御部と、前記第１スイッチ制御部に電力を供給する第１の制御用電源とを有する第１走査電極群制御部、
前記第２走査電極群の走査電極に印加する電圧を発生する第２の電極印加用電源と、前記第２の電極印加用電源の電圧を出力する第２のスイッチング素子と、前記第２のスイッチング素子を制御する第２スイッチ制御部と、前記第２スイッチ制御部に電力を供給する第２の制御用電源とを有する第２走査電極群制御部、および
前記第１の電極印加用電源と前記第２の電極印加用電源から電力を供給される補助電源部を備え、
前記補助電源部は、前記第１の電極印加用電源、前記第２の電極印加用電源、前記第１の制御用電源および前記第２の制御用電源をオフにした後、前記第１の電極印加用電源および前記第２の電極印加用電源の残留電力を前記第１スイッチ制御部および前記第２スイッチ制御部に供給することを特徴とするプラズマディスプレイ装置。
【請求項２】
前記補助電源部は、前記第１の電極印加用電源、前記第２の電極印加用電源、前記第１の制御用電源および前記第２の制御用電源がオンになっている時、前記第１の電極印加用電源および前記第２の電極印加用電源からの電力を、前記第１スイッチ制御部および前記第２スイッチ制御部に供給することを遮断する制御スイッチ部を備えることを特徴とする請求項１に記載のプラズマディスプレイ装置。
【請求項３】
前記制御スイッチ部は、前記第１の電極印加用電源および前記第２の電極印加用電源をオフにした後、前記第１スイッチ制御部および前記第２スイッチ制御部に電力を供給する制御スイッチ部用補助電源を備えていることを特徴とする請求項２に記載のプラズマディスプレイ装置。
【請求項４】
前記補助電源部は、前記第１の電極印加用電源および前記第２の電極印加用電源をオフにした後、前記第１の電極印加用電源および前記第２の電極印加用電源の電圧が少なくとも４０ボルト以下に低下するまで動作することを特徴とする請求項１から３のいずれかに記載のプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネル（ＰＤＰ）を用いた画像表示装置であるプラズマディスプレイ装置に関する。
【背景技術】
【０００２】
ＰＤＰとして代表的な交流面放電型パネルは、対向配置された前面板と背面板との間に多数の放電セルが形成されている。
【０００３】
前面板には１対の走査電極と維持電極とからなる表示電極対が互いに平行に複数対形成され、背面板には平行なデータ電極が複数形成されている。そして、表示電極対とデータ電極とが立体交差するように前面板と背面板とが対向配置されて密封され、内部の放電空間には放電ガスが封入されている。ここで表示電極対とデータ電極との対向する部分に放電セルが形成される。
【０００４】
ＰＤＰを駆動する方法としてはサブフィールド法、すなわち、１フィールド期間を複数のサブフィールドで構成した上で、放電セルを点灯させるサブフィールドの組み合わせによって階調表示を行う方法が一般的である。
【０００５】
各サブフィールドは、初期化期間、書込み期間および維持期間を有する。初期化期間では初期化放電を発生し、続く書込み動作に必要な壁電荷を各電極上に形成する。書込み期間では、書込み電圧として走査電極に走査パルスを印加するとともにデータ電極に選択的に書込みパルスを印加して放電セルに選択的に書込み放電を発生し壁電荷を形成する。そして維持期間では、走査電極と維持電極とからなる表示電極対に交互に維持パルスを印加し、書込み期間において書込み放電を発生させた放電セルで維持放電を発生させ、対応する放電セルを発光、点灯させることにより画像表示を行う。
【０００６】
このようにＰＤＰを駆動する駆動回路は、それぞれの電極に様々な電圧値を持つ駆動電圧波形を印加し、かつ放電電流や電極間容量の充放電電流を安定的に流すために、多くの電源と多くのスイッチング素子を有する回路で構成されている。中でも走査電極駆動回路は印加すべき駆動電圧波形が複雑であり、さらに走査電極のそれぞれに異なる形状の駆動電圧波形を印加する必要があるため、回路構成が複雑になり、スイッチング素子のタイミング制御も難しくなる。特に電源スイッチをオフにするとき、電源回路で発生させている電圧のそれぞれは、その電源の容量と負荷の大きさに依存した速度で低下する。このときそれぞれの電源に電圧が残留することなく、かつ安全に電圧が低下するように様々な工夫が施されてきた。例えば特許文献１には、電源オフにて電圧が急速に低下する電源の電圧を検出し、サイリスタを用いて、電圧の低下の遅い電源の電圧を強制的に低下させる回路が開示されている。また特許文献２には、電源オフ時の電圧低下を検出して、維持電極または走査電極の駆動方法を変更して残留電圧を放電させる手段を備えたプラズマディスプレイ装置が開示されている。
【特許文献１】特開平７−２１０１１２号公報
【特許文献２】特開２００２−１３２２１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、これらの従来技術では、電源オフ時における電圧の低下を検出する回路や、電源回路の電圧を強制的に低下させる回路、さらには駆動回路の駆動方法を変更する手段等、特殊な回路や手段を設ける必要があり、大幅な設計変更を必要としていた。
【０００８】
本発明は、これらの課題に鑑みなされたものであり、大幅な設計変更を必要とすることなく、電源オフ時にも異常動作を起こす恐れがなく、ＰＤＰを駆動する駆動回路の動作を安全に終了するプラズマディスプレイ装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この目的を達成するために本発明のプラズマディスプレイ装置は、走査電極と維持電極とデータ電極とを有する放電セルを複数備え、前記走査電極を少なくとも第１走査電極群と第２走査電極群に分割したプラズマディスプレイパネル、前記第１走査電極群の走査電極に印加する電圧を発生する第１の電極印加用電源と、前記第１の電極印加用電源の電圧を出力する第１のスイッチング素子と、前記第１のスイッチング素子を制御する第１スイッチ制御部と、前記第１スイッチ制御部に電力を供給する第１の制御用電源とを有する第１走査電極群制御部、前記第２走査電極群の走査電極に印加する電圧を発生する第２の電極印加用電源と、前記第２の電極印加用電源の電圧を出力する第２のスイッチング素子と、前記第２のスイッチング素子を制御する第２スイッチ制御部と、前記第２スイッチ制御部に電力を供給する第２の制御用電源とを有する第２走査電極群制御部、および前記第１の電極印加用電源と前記第２の電極印加用電源から電力を供給される補助電源部を備え、前記補助電源部は、前記第１の電極印加用電源、前記第２の電極印加用電源、前記第１の制御用電源および前記第２の制御用電源をオフにした後、前記第１の電極印加用電源および前記第２の電極印加用電源の残留電力を前記第１スイッチ制御部および前記第２スイッチ制御部に供給することを特徴とする。この構成により、電源オフ時にも異常動作を起こす恐れがなく、走査電極群駆動回路の動作を安全に終了するプラズマディスプレイ装置を提供することができる。
【００１０】
また、本発明のプラズマディスプレイ装置は、前記補助電源部は、前記第１の電極印加用電源、前記第２の電極印加用電源、前記第１の制御用電源および前記第２の制御用電源がオンになっている時、前記第１の電極印加用電源および前記第２の電極印加用電源からの電力を、前記第１スイッチ制御部および前記第２スイッチ制御部に供給することを遮断する制御スイッチ部を備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、大幅な設計変更を必要とすることなく、電源オフ時にも異常動作を起こす恐れがなく、ＰＤＰを駆動する駆動回路の動作を安全に終了するプラズマディスプレイ装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、図面において、実質的に同一の構成、動作を表す要素については、同一の符号を付す。また、以下において記述される数字は、すべて本発明を具体的に説明するために例示したものであり、本発明は例示された数字に制限されない。ハイ、ロー、オン、およびオフで表される論理レベルについても、同様に、本発明を具体的に説明するために例示したものであり、本発明は例示された論理レベルに制限されない。さらに、構成要素間の接続関係は、本発明を具体的に説明するために例示したものであり、本発明の機能を実現する接続関係はこれに限定されるものではない。
【００１３】
図１は、本発明の実施の形態に用いるＰＤＰ１０の構造を示す分解斜視図である。ガラス製の前面基板２１上には、走査電極２２と維持電極２３とからなる表示電極対２４が複数形成されている。そして表示電極対２４を覆うように誘電体層２５が形成され、その誘電体層２５上に保護層２６が形成されている。背面基板３１上にはデータ電極３２が複数形成され、データ電極３２を覆うように誘電体層３３が形成され、さらにその上に井桁状の隔壁３４が形成されている。そして、隔壁３４の側面および誘電体層３３上には赤色、緑色および青色の各色に発光する蛍光体層３５が設けられている。
【００１４】
これら前面基板２１と背面基板３１とは、微小な放電空間を挟んで表示電極対２４とデータ電極３２とが交差するように対向配置され、その外周部をガラスフリット等の封着材によって封着されている。そして放電空間には、例えばネオン（Ｎｅ）とキセノン（Ｘｅ）の混合ガスが放電ガスとして封入されており、キセノンの分圧比は例えば１０％である。放電空間は隔壁３４によって複数の区画に仕切られており、表示電極対２４とデータ電極３２とが交差する部分に放電セルが形成されている。そして赤色、緑色、および青色の各色に発光する３つの放電セルにより、１つの画素が構成され、放電セルが放電、発光することにより画像が表示される。
【００１５】
なお、ＰＤＰ１０の構造は上述したものに限られるわけではなく、例えばストライプ状の隔壁を備えたものであってもよい。
【００１６】
図２は、本発明の実施の形態に用いるＰＤＰ１０の電極配列図である。ＰＤＰ１０には、行方向に長い２ｎ本の走査電極ＳＣ１〜ＳＣ２ｎ（図１の走査電極２２）および２ｎ本の維持電極ＳＵ１〜ＳＵ２ｎ（図１の維持電極２３）が配列され、列方向に長いｍ本のデータ電極Ｄ１〜Ｄｍ（図１のデータ電極３２）が配列されている。そして、１対の走査電極ＳＣｉ（ｉ＝１〜２ｎ）および維持電極ＳＵｉと１つのデータ電極Ｄｊ（ｊ＝１〜ｍ）とが交差した部分に放電セルが形成され、放電セルは放電空間内にｍ×２ｎ個形成されている。また、データ電極Ｄ１〜Ｄｍは背面基板３１の上下方向の中央部で切れ、ＰＤＰ１０の上半分の領域と下半分の領域とに分かれて形成されている。すなわちＰＤＰ１０は、上半分の領域に配置された走査電極ＳＣ１〜ＳＣｎと下半分の領域に配置された走査電極ＳＣｎ＋１〜ＳＣ２ｎとにほぼ同じタイミングで走査パルスを印加するという、いわゆるデュアルスキャン方式のパネルである。なお、図１、図２に示したように、走査電極ＳＣｉと維持電極ＳＵｉとは互いに平行に対をなして形成されているため、走査電極ＳＣ１〜ＳＣ２ｎと維持電極ＳＵ１〜ＳＵ２ｎとの間に大きな電極間容量Ｃｐが存在する。また、以下ではｎを偶数として説明するが奇数であってもよい。
【００１７】
図３は、本発明の実施の形態におけるプラズマディスプレイ装置１００の回路ブロック図である。プラズマディスプレイ装置１００は、ＰＤＰ１０、画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３、維持電極駆動回路４４、タイミング発生回路４５、各回路に必要な電源を供給する電源回路４６および商用電源ＡＣ１００（Ｖ）から電源回路４６に電力を供給する電源スイッチ４７を備えている。
【００１８】
画像信号処理回路４１は、画像信号をＰＤＰ１０で表示できる画素数および階調数の画像信号に変換し、さらにサブフィールドのそれぞれにおける発光・非発光をデジタル信号のそれぞれのビットの「１」、「０」に対応させた画像データに変換する。データ電極駆動回路４２は、画像データを各データ電極Ｄ１〜Ｄｍに対応する書込みパルスに変換し、各データ電極Ｄ１〜Ｄｍに印加する。
【００１９】
タイミング発生回路４５は水平同期信号、垂直同期信号をもとにして、各回路の動作を制御する各種のタイミング信号を発生し、それぞれの回路へ供給する。走査電極駆動回路４３、維持電極駆動回路４４は、それぞれのタイミング信号に基づき駆動電圧波形を作成し、走査電極ＳＣ１〜ＳＣ２ｎ、維持電極ＳＵ１〜ＳＵ２ｎのそれぞれに印加する。
【００２０】
電源回路４６は、各回路に供給する様々な電源を備えている。特に走査電極駆動回路４３に供給する電源としては、正の維持パルス電圧Ｖｓｕｓを発生する電源ＶＳＵＳ、正の電圧Ｖｓｅｔを発生する電源ＶＳＥＴ、負の電圧Ｖａｄを発生する電源ＶＡＤ、電源ＶＡＤに重畳された電圧Ｖｓｃｎを発生する電源ＶＳＣＮ、任意の基準電圧に電圧１５（Ｖ）を重畳することができる第１の制御用電源ＶＣＮＴＡと第２の制御用電源ＶＣＮＴＢを備えている。
【００２１】
走査電極駆動回路４３および維持電極駆動回路４４は、それぞれ１個以上のスイッチ部を含む。スイッチ部は、ＭＯＳトランジスタ、バイポーラトランジスタ、およびＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）のようなスイッチング機能を備えた半導体素子、または同様のスイッチング機能を備えたスイッチング素子を含む。これら各種類のスイッチング素子は、場合によっては複数個含まれ、また、各種類の組合せで含まれる場合もある。特に、必要とされる出力電流量を満たすため、複数個の並列構成が使用される。
【００２２】
次に、ＰＤＰ１０を駆動するための駆動電圧波形とその動作について説明する。プラズマディスプレイ装置１００は、サブフィールド法、すなわち１フィールド期間を複数のサブフィールドに分割し、サブフィールド毎に各放電セルの発光・非発光を制御することによって階調表示を行う。それぞれのサブフィールドは初期化期間、書込み期間および維持期間を有する。初期化期間では初期化放電を発生し、続く書込み放電に必要な壁電荷を各電極上に形成する。書込み期間では、発光させるべき放電セルで書込み放電を発生し壁電荷を形成する。そして維持期間では、書込み放電を発生した放電セルで維持放電を発生させて発光させる。
【００２３】
図４は本発明の実施の形態におけるＰＤＰ１０の各電極に印加する駆動電圧波形を示す図である。１フィールド期間は、例えば１０のサブフィールドで構成されているが、図４には第１サブフィールドおよび第２サブフィールドの初期化期間の駆動電圧波形を示している。また図４では、ＰＤＰ１０の上半分に配置された走査電極ＳＣ１〜ＳＣｎ、維持電極ＳＵ１〜ＳＵｎに印加する駆動電圧波形を示しているが、ＰＤＰ１０の下半分に配置された走査電極ＳＣｎ＋１〜ＳＣ２ｎ、維持電極ＳＵｎ＋１〜ＳＵ２ｎに印加される駆動電圧波形は、それぞれ走査電極ＳＣ１〜ＳＣｎ、維持電極ＳＵ１〜ＳＵｎに印加される駆動電圧波形と同様である。以下では走査電極ＳＣ１〜ＳＣｎ、維持電極ＳＵ１〜ＳＵｎに印加する駆動電圧波形について説明する。
【００２４】
第１サブフィールドの初期化期間の前半部では、データ電極Ｄ１〜Ｄｍに０（Ｖ）を印加し、維持電極ＳＵ１〜ＳＵｎに０（Ｖ）を印加し、走査電極ＳＣ１〜ＳＣｎには、維持電極ＳＵ１〜ＳＵｎに対して放電開始電圧以下の電圧Ｖｓｃｆから、放電開始電圧を超える電圧Ｖｓｃｆ＋Ｖｓｅｔに向かって緩やかに上昇する傾斜波形電圧を印加する。この傾斜波形電圧が上昇する間に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎ、データ電極Ｄ１〜Ｄｍとの間でそれぞれ微弱な初期化放電が起こる。そして、走査電極ＳＣ１〜ＳＣｎ上に負の壁電圧が蓄積されるとともに、データ電極Ｄ１〜Ｄｍ上および維持電極ＳＵ１〜ＳＵｎ上には正の壁電圧が蓄積される。ここで、電極上の壁電圧とは電極を覆う誘電体層上、保護層上、蛍光体層上等に蓄積された壁電荷により生じる電圧を表す。
【００２５】
初期化期間の後半部では、維持電極ＳＵ１〜ＳＵｎに正の電圧Ｖｅ１を印加し、走査電極ＳＣ１〜ＳＣｎには、維持電極ＳＵ１〜ＳＵｎに対して放電開始電圧以下となる電圧Ｖｓｕｓから放電開始電圧を超える電圧Ｖａｄ２に向かって緩やかに下降する傾斜波形電圧を印加する。この間に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎ、データ電極Ｄ１〜Ｄｍとの間でそれぞれ微弱な初期化放電が起こる。そして、走査電極ＳＣ１〜ＳＣｎ上の負の壁電圧および維持電極ＳＵ１〜ＳＵｎ上の正の壁電圧が弱められ、データ電極Ｄ１〜Ｄｍ上の正の壁電圧は書込み動作に適した値に調整される。
【００２６】
なお、１フィールド期間を構成するサブフィールドのうち、いくつかのサブフィールドでは初期化期間の前半部を省略してもよく、その場合には、直前のサブフィールドで維持放電を行った放電セルに対して選択的に初期化動作が行われる。図４には、第１サブフィールドの初期化期間では前半部および後半部を有する初期化動作、第２サブフィールドおよびそれ以降の初期化期間では後半部のみを有する初期化動作を行う駆動電圧波形を示している。
【００２７】
続く書込み期間の前半では、維持電極ＳＵ１〜ＳＵｎに電圧Ｖｅ２を印加し、奇数番目の走査電極ＳＣ１、ＳＣ３、・・・、ＳＣｎ−１のそれぞれには電圧Ｖａｄ＋Ｖｓｃｆを、偶数番目の走査電極ＳＣ２、ＳＣ４、・・・、ＳＣｎのそれぞれには電圧Ｖ１をそれぞれ印加する。ここで、電圧Ｖ１は電圧Ｖａｄ＋Ｖｓｃｆより高い電圧であり、例えば電圧Ｖ１は電圧Ｖｓｃｆと等しい値に設定される。
【００２８】
次に、１番目の走査電極ＳＣ１に負の走査パルスを印加するために走査パルス電圧Ｖａｄを印加する。そして、データ電極Ｄ１〜Ｄｍのうち１行目に発光させるべき放電セルのデータ電極Ｄｋ（ｋ＝１〜ｍ）に正の書込みパルス電圧Ｖｄを印加する。このとき本実施の形態においては、走査電極ＳＣ１に隣接する走査電極、すなわち２番目の走査電極ＳＣ２に電圧Ｖ１より低い電圧（ここでは０Ｖとしている）を印加する。これは隣接する走査電極ＳＣ１と走査電極ＳＣ２との間に過大な電圧差が印加されるのを防ぐためである。
【００２９】
すると書込みパルス電圧Ｖｄを印加した放電セルのデータ電極Ｄｋ上と走査電極ＳＣ１上との交差部の電圧差は、外部印加電圧の差（Ｖｄ−Ｖａｄ）にデータ電極Ｄｋ上の壁電圧と走査電極ＳＣ１上の壁電圧の差とが加算されたものとなり放電開始電圧を超える。そして、データ電極Ｄｋと走査電極ＳＣ１との間および維持電極ＳＵ１と走査電極ＳＣ１との間に書込み放電が起こり、走査電極ＳＣ１上に正の壁電圧が蓄積され、維持電極ＳＵ１上に負の壁電圧が蓄積され、データ電極Ｄｋ上にも負の壁電圧が蓄積される。このようにして、１行目に発光させるべき放電セルで書込み放電を起こして各電極上に壁電圧を蓄積する書込み動作が行われる。一方、書込みパルス電圧Ｖｄを印加しなかったデータ電極Ｄ１〜Ｄｍと走査電極ＳＣ１との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。
【００３０】
次に、３番目の走査電極ＳＣ３に走査パルス電圧Ｖａｄを印加するとともに、データ電極Ｄ１〜Ｄｍのうち３行目に発光させるべき放電セルのデータ電極Ｄｋに正の書込みパルス電圧Ｖｄを印加する。このとき、走査電極ＳＣ３に隣接する走査電極、すなわち２番目の走査電極ＳＣ２と４番目の走査電極ＳＣ４に電圧Ｖ１より低い電圧（ここでは０Ｖとしている）を印加する。するとその放電セルのデータ電極Ｄｋと走査電極ＳＣ３との間および維持電極ＳＵ３と走査電極ＳＣ３との間に書込み放電が起こり、各電極上に壁電圧を蓄積する書込み動作が行われる。以下、奇数番目の走査電極ＳＣ５、ＳＣ７、・・・、ＳＣｎ−１についても同様に書込み動作を行う。
【００３１】
続く書込み期間の後半では、偶数番目の走査電極ＳＣ２、ＳＣ４、・・・、ＳＣｎに電圧Ｖａｄ＋Ｖｓｃｆを、奇数番目の走査電極ＳＣ１、ＳＣ３、・・・、ＳＣｎ−１に電圧Ｖａｄ＋Ｖｓｃｆを印加する。そして、２番目の走査電極ＳＣ２に負の走査パルスを印加するために走査パルス電圧Ｖａｄを印加するとともに、データ電極Ｄ１〜Ｄｍのうち２行目に発光させるべき放電セルのデータ電極Ｄｋに正の書込みパルス電圧Ｖｄを印加する。
【００３２】
するとその放電セルのデータ電極Ｄｋと走査電極ＳＣ２との交差部の電圧差は放電開始電圧を超え、２行目に発光させるべき放電セルで書込み放電を起こして各電極上に壁電圧を蓄積する書込み動作が行われる。
【００３３】
次に、４番目の走査電極ＳＣ４に走査パルス電圧Ｖａｄを印加するとともに、４行目に発光させるべき放電セルのデータ電極Ｄｋに正の書込みパルス電圧Ｖｄを印加する。するとその放電セルで書込み放電が起きる。
【００３４】
以下同様に、偶数番目の走査電極ＳＣ６、ＳＣ８、・・・、ＳＣｎについても同様に書込み動作を行う。
【００３５】
続く維持期間では、まず走査電極ＳＣ１〜ＳＣｎに正の維持パルス電圧Ｖｓｕｓを印加するとともに維持電極ＳＵ１〜ＳＵｎに０（Ｖ）を印加する。すると書込み放電を起こした放電セルでは、走査電極ＳＣｉ上と維持電極ＳＵｉ上との電圧差が維持パルス電圧Ｖｓｕｓに走査電極ＳＣｉ上の壁電圧と維持電極ＳＵｉ上の壁電圧との差が加算されたものとなり放電開始電圧を超える。そして、走査電極ＳＣｉと維持電極ＳＵｉとの間に維持放電が起こり、このとき発生した紫外線により蛍光体層３５が発光する。そして走査電極ＳＣｉ上に負の壁電圧が蓄積され、維持電極ＳＵｉ上に正の壁電圧が蓄積される。さらにデータ電極Ｄｋ上にも正の壁電圧が蓄積される。書込み期間において書込み放電が起きなかった放電セルでは維持放電は発生せず、初期化期間の終了時における壁電圧が保たれる。
【００３６】
続いて、走査電極ＳＣ１〜ＳＣｎには０（Ｖ）を、維持電極ＳＵ１〜ＳＵｎには維持パルス電圧Ｖｓｕｓをそれぞれ印加する。すると、維持放電を起こした放電セルでは、維持電極ＳＵｉ上と走査電極ＳＣｉ上との電圧差が放電開始電圧を超えるので再び維持電極ＳＵｉと走査電極ＳＣｉとの間に維持放電が起こり、維持電極ＳＵｉ上に負の壁電圧が蓄積され走査電極ＳＣｉ上に正の壁電圧が蓄積される。以降同様に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとに交互に輝度重みに応じた数の維持パルスを印加し、表示電極対２４の電極間に電位差を与えることにより、書込み期間において書込み放電を起こした放電セルで維持放電が継続して行われる。
【００３７】
そして、維持期間の最後には維持パルス電圧Ｖｓｕｓを走査電極ＳＣ１〜ＳＣｎに印加し、少し遅れて維持電極ＳＵ１〜ＳＵｎに電圧Ｖｅ１を印加する。これにより、走査電極ＳＣｉ上および維持電極ＳＵｉ上の壁電圧を消去している。こうして維持期間における維持動作が終了する。
【００３８】
次に、走査電極駆動回路４３のうち走査電極ＳＣ１〜ＳＣｎを駆動する走査電極駆動回路について説明するが、走査電極ＳＣｎ＋１〜ＳＣ２ｎを駆動する走査電極駆動回路も同様の構成である。図５は本発明の実施の形態における走査電極駆動回路４３の構成図であり、図６および図７は走査電極駆動回路４３の詳細を示す回路図である。
【００３９】
図５に示すように走査電極駆動回路４３は、走査パルスを出力するための駆動波形発生部である走査パルス発生部５０と、維持パルスを発生するための維持パルス発生部７０と、傾斜波形電圧を発生させるための初期化波形発生部８０と、複合スイッチ部９０とを備えている。走査パルス発生部５０は、第１走査パルス出力回路５２１と第２走査パルス出力回路５２２と負初期化波形生成回路５６とアドレス電圧印加回路５７とを有している。第１走査パルス出力回路５２１と第２走査パルス出力回路５２２とにより走査パルス出力回路５２が構成される。
【００４０】
維持パルス発生部７０は図６に示すように、走査電極を維持パルス電圧Ｖｓｕｓにクランプするためのスイッチング素子Ｑ７１およびスイッチング素子Ｑ７２、走査電極を０（Ｖ）にクランプするスイッチング素子Ｑ７３、およびスイッチング素子Ｑ７１、Ｑ７２、Ｑ７３のそれぞれに逆並列に接続されたダイオードＤ７１、Ｄ７２、Ｄ７３を有している。さらに、電力回収を行うためのコンデンサＣ７４、スイッチング素子Ｑ７５、Ｑ７６、逆流防止用のダイオードＤ７５、Ｄ７６、共振用のインダクタＬ７５、Ｌ７６を有している。なお、コンデンサＣ７４は電極間容量Ｃｐに比べて十分に大きい容量を持ち、維持パルス電圧Ｖｓｕｓの約半分の約Ｖｓｕｓ／２に充電される。
【００４１】
初期化波形発生部８０は、電界効果トランジスタＱ８１とコンデンサＣ８１と抵抗Ｒ８１とツェナーダイオードＤ８１を少なくとも有し、電圧Ｖｓｅｔの電源ＶＳＥＴに接続されたミラー積分回路を備えている。
【００４２】
複合スイッチ部９０は図５、７に示すように、群スイッチ部ＳＷ１、群スイッチ部ＳＷ２、および群間スイッチ部ＳＷＩ２を含む。複合スイッチ部９０の一端は、共通放電経路ＲＴ０を介して、維持パルス発生部７０および初期化波形発生部８０に接続される。複合スイッチ部９０の一つの他端は、放電経路ＲＴ１を介して負初期化波形生成回路５６、アドレス電圧印加回路５７および第１走査パルス出力回路５２１に接続され、もう一つの他端は、放電経路ＲＴ２を介して第２走査パルス出力回路５２２に接続される。群スイッチ部ＳＷ１は、ドレイン端子が共通放電経路ＲＴ０に、ソース端子が放電経路ＲＴ１にそれぞれ接続され、共通放電経路ＲＴ０と放電経路ＲＴ１との接続をオン／オフする。群スイッチ部ＳＷ２は、ドレイン端子が共通放電経路ＲＴ０に、ソース端子が放電経路ＲＴ２にそれぞれ接続され、共通放電経路ＲＴ０と放電経路ＲＴ２との接続をオン／オフする。
【００４３】
群間スイッチ部ＳＷＩ２は、ソース端子が放電経路ＲＴ１に、ドレイン端子が放電経路ＲＴ２にそれぞれ接続され、放電経路ＲＴ１と放電経路ＲＴ２との接続をオン／オフする。放電経路ＲＴ１の電位Ｖｆ１は、放電経路電位Ｖｆ１とも呼ばれる。放電経路ＲＴ２の電位Ｖｆ２は、放電経路電位Ｖｆ２とも呼ばれる。群スイッチ部ＳＷ１および群スイッチ部ＳＷ２は、そのボディダイオードが、維持パルス発生部７０の接地電位から放電経路ＲＴ１および放電経路ＲＴ２にそれぞれ流れる電流を、遮断する向きに配置されている。また、群間スイッチ部ＳＷＩ２は、そのボディダイオードが、放電経路ＲＴ２から放電経路ＲＴ１に流れる電流を、遮断する向きに配置されている。なお、群スイッチ部ＳＷ１および群スイッチ部ＳＷ２のように、接地電位から各放電経路ＲＴ１、ＲＴ２に流れ込む電流を遮断するスイッチを、Ｖａｄ分離スイッチとも呼ぶ。
【００４４】
次に、走査パルス発生部５０について図５および図７を参照して説明する。
【００４５】
負初期化波形生成回路５６は、スイッチング素子Ｑ８２と、コンデンサＣ８２と、抵抗Ｒ８２によって、ミラー積分回路を構成している。負初期化波形生成回路５６は、走査パルス電圧Ｖａｄに基づいて、負方向初期化開始電位Ｖａｄ２を生成する。負初期化波形生成回路５６は、スイッチング素子Ｑ８２がオンすると、最初に放電経路電位Ｖｆ１を維持電圧Ｖｓｕｓに設定するとともに、図４に示すように、維持電圧Ｖｓｕｓから電位Ｖａｄ２に単調減少的に緩やかに下降する初期化パルスを生成する。このような初期化パルスの波形は、例えば、スイッチング素子Ｑ８２のオン抵抗を高くすることにより生成される。
【００４６】
アドレス電圧印加回路５７は、負の電圧Ｖａｄを発生する電源ＶＡＤと、ソース端子が負の電圧Ｖａｄを発生する電源ＶＡＤに、ドレイン端子が放電経路ＲＴ１にそれぞれ接続されるスイッチング素子Ｑ６１とを含む。スイッチング素子Ｑ６１は、そのボディダイオードが、放電経路ＲＴ１から電源ＶＡＤに流れる電流を、遮断する向きに配置されている。アドレス電圧印加回路５７は、書込み期間においてスイッチング素子Ｑ６１をオンすることにより、放電経路電位Ｖｆ１を負の電圧Ｖａｄに設定する。
【００４７】
第１走査パルス出力回路５２１は、第１走査パルス出力部５１１と第１ブートストラップ回路５８とを有しており、奇数番目の走査電極ＳＣ１、ＳＣ３、・・・、ＳＣｎ−１（これらを走査電極群ＳＣｇ１とする）に走査パルスを印加する。第２走査パルス出力回路５２２は、第２走査パルス出力部５１２と第２ブートストラップ回路５９とを有しており、偶数番目の走査電極ＳＣ２、ＳＣ４、・・・、ＳＣｎ（これらを走査電極群ＳＣｇ２とする）に走査パルスを印加する。
【００４８】
第１走査パルス出力回路５２１のダイオードＤ５１とコンデンサＣ５１の接続点Ｐ５１の電位レベルは、放電経路電位Ｖｆ１に対して、正の電圧Ｖｓｅｔの方向に電圧Ｖｓｃｆ１だけ電位差を有している。書込み期間内の副走査期間ＴＷ１（図４に図示）では、放電経路電位Ｖｆ１は負の電圧Ｖａｄに設定されるため、接続点Ｐ５１の電位レベルは、負の電圧Ｖａｄに対して、正の電圧Ｖｓｅｔの方向に電圧Ｖｓｃｆ１だけ電位差を有し、非選択電位とも呼ばれる。非選択電位は、書込み期間において、走査パルスの走査パルス電圧Ｖａｄを表す選択電位以外の電位を示す。すなわち、非選択電位は、（Ｖａｄ＋Ｖｓｃｆ１）と表される。図４ではＶｓｃｆ１＝Ｖｓｃｆとして示している。
【００４９】
第２走査パルス出力回路５２２のダイオードＤ５２とコンデンサＣ５２の接続点Ｐ５２の電位レベルは、放電経路電位Ｖｆ２に対して、正の電圧Ｖｓｅｔの方向に電圧Ｖｓｃｆ２だけ電位差を有している。書込み期間内の副走査期間ＴＷ２（図４に図示）では、放電経路電位Ｖｆ１は負の電圧Ｖａｄに設定される。群スイッチ部ＳＷ１および群スイッチ部ＳＷ２はオフされ、群間スイッチ部ＳＷＩ２はオンされるため、放電経路電位Ｖｆ２も同様に負の電圧Ｖａｄに設定される。このため、接続点Ｐ５２の電位レベルは、負の電圧Ｖａｄに対して、正の電圧Ｖｓｅｔの方向に電圧Ｖｓｃｆ２だけ電位差を有し、非選択電位とも呼ばれる。非選択電位は、書込み期間において、走査パルスの走査パルス電圧Ｖａｄを表す選択電位以外の電位を示す。すなわち、非選択電位は、（Ｖａｄ＋Ｖｓｃｆ２）と表される。図４ではＶｓｃｆ２＝Ｖｓｃｆとして示している。
【００５０】
なお、ＰＤＰ１０の駆動時には、スイッチング素子Ｑ７５、Ｑ７６、Ｑ７１、Ｑ７３、Ｑ６１、ダイオードＤ７５、Ｄ７６、Ｄ７２には非常に大きなピーク電流が流れる。図６、図７にはこれらの素子のそれぞれは１つの素子の記号を用いて示したが、通常はこれらのスイッチング素子、ダイオードは数個〜十数個の同一仕様の素子を並列に接続してインピーダンスを下げて使用している。
【００５１】
図８（ａ）は第１走査パルス出力回路５２１に備えられた第１走査パルス出力部５１１の回路ブロック図であり、同図（ｂ）は第２走査パルス出力回路５２２に備えられた第２走査パルス出力部５１２の回路ブロック図である。
【００５２】
第１走査パルス出力部５１１は、走査パルス電圧を出力するスイッチ部ＯＵＴ１、ＯＵＴ３、…、ＯＵＴｎ−１を備えているが、加えてこれらのスイッチ部ＯＵＴ１、ＯＵＴ３、…、ＯＵＴｎ−１のスイッチング素子ＱＨ１、ＱＨ３、…、ＱＨｎ−１、ＱＬ１、ＱＬ３、…、ＱＬｎ−１を制御するための第１スイッチ制御部５３１を備えている。そして第１スイッチ制御部５３１は、第１出力制御部ＲＧ１、ＲＧ３、…、ＲＧｎ−１、および第１出力制御部ＲＧ１、ＲＧ３、…、ＲＧｎ−１のそれぞれに位相の異なる２値信号を供給するための第１シフトレジスタＳＲ１を有する。また、第２走査パルス出力部５１２は、走査パルス電圧を出力するスイッチ部ＯＵＴ２、ＯＵＴ４、…、ＯＵＴｎを備えているが、加えてこれらのスイッチ部ＯＵＴ２、ＯＵＴ４、…、ＯＵＴｎのスイッチング素子ＱＨ２、ＱＨ４，…、ＱＨｎ、ＱＬ２、ＱＬ４、…、ＱＬｎを制御するための第２スイッチ制御部５３２を備えている。そして第２スイッチ制御部５３２は、第２出力制御部ＲＧ２、ＲＧ４、…、ＲＧｎ、および第２出力制御部ＲＧ２、ＲＧ４、…、ＲＧｎのそれぞれに位相の異なる２値信号を供給するための第２シフトレジスタＳＲ２を有する。
【００５３】
第１シフトレジスタＳＲ１は、データＤＴとクロックＣＫを入力し、クロックＣＫを入力する毎にデータＤＴを順次シフトしてｎ１個の出力Ｏ１、Ｏ３、…、Ｏｎ−１を出力する。第１シフトレジスタＳＲ１は書込み期間において、データＤＴから１つのパルスを入力し、そのパルスを順次シフトすることにより、走査パルスの基となる位相の異なったｎ１個の２値データを第１出力制御部ＲＧ１、ＲＧ３、…、ＲＧｎ−１のそれぞれに出力する。第２シフトレジスタＳＲ２は、データＤＴとクロックＣＫを入力し、クロックＣＫを入力する毎にデータＤＴを順次シフトしてｎ２個の第２出力Ｏ２、Ｏ４、…、Ｏｎを出力する。第２シフトレジスタＳＲ２は書込み期間において、データＤＴから１つのパルスを入力し、そのパルスを順次シフトすることにより、走査パルスの基となる位相の異なったｎ２個の２値データを第２出力制御部ＲＧ２、ＲＧ４、…、ＲＧｎのそれぞれに出力する。ここで、ｎを偶数としているのでｎ１＝ｎ２＝ｎ／２である。
【００５４】
第１出力制御部と第２出力制御部とにより出力制御部が構成されている。第１出力制御部ＲＧ１、ＲＧ３、…、ＲＧｎ−１のそれぞれは、２つの制御信号Ｃ１、Ｃ２と第１シフトレジスタＳＲ１の対応する１つの出力とを入力し、対応するスイッチ部のスイッチング素子を制御する。同様に、第２出力制御部ＲＧ２、ＲＧ４、…、ＲＧｎのそれぞれは、２つの制御信号Ｃ１、Ｃ２と第２シフトレジスタＳＲ２の対応する１つの出力とを入力し、対応するスイッチ部のスイッチング素子を制御する。
【００５５】
図９は本発明の実施の形態における出力制御部の制御を示す図である。同図（ａ）は第１出力制御部ＲＧ１、ＲＧ３、…、ＲＧｎ−１の制御を示す図であり、同図（ｂ）は第２出力制御部ＲＧ２、ＲＧ４、…、ＲＧｎの制御を示す図である。同図（ａ）に示すように、２つの制御信号Ｃ１、Ｃ２に応じてスイッチ部ＯＵＴ１、ＯＵＴ３、…、ＯＵＴｎ−１のそれぞれの出力を以下のように制御する。制御信号Ｃ１、Ｃ２がともに「Ｌ」の場合には、スイッチング素子ＱＨｉ、ＱＬｉをともにオフにして、出力をハイインピーダンス状態とする。制御信号Ｃ１が「Ｌ」、制御信号Ｃ２が「Ｈ」の場合には、対応する第１シフトレジスタＳＲ１の出力に従ってスイッチング素子ＱＨｉ、ＱＬｉを制御する。本実施の形態においては、第１シフトレジスタＳＲ１の出力Ｏｉが「Ｈ」であればスイッチング素子ＱＨｉをオンにし、スイッチング素子ＱＬｉをオフにする。第１シフトレジスタＳＲ１の出力Ｏｉが「Ｌ」であればスイッチング素子ＱＨｉをオフにし、スイッチング素子ＱＬｉをオンにする。制御信号Ｃ１が「Ｈ」、制御信号Ｃ２が「Ｌ」の場合には、対応する第１シフトレジスタＳＲ１の出力にかかわらずスイッチング素子ＱＨｉをオフにし、スイッチング素子ＱＬｉをオンにして放電経路電位Ｖｆ１を出力する。また、制御信号Ｃ１、Ｃ２がともに「Ｈ」の場合には、対応する第１シフトレジスタＳＲ１の出力にかかわらずスイッチング素子ＱＨｉをオンにし、スイッチング素子ＱＬｉをオフにして放電経路電位Ｖｆ１に電圧Ｖｓｃｆ１が重畳された電圧（Ｖｆ１＋Ｖｓｃｆ１）を出力する。また、スイッチ部ＯＵＴ２、ＯＵＴ４、…、ＯＵＴｎの出力制御は、図９（ｂ）に示すように、スイッチ部ＯＵＴ１、ＯＵＴ３、…、ＯＵＴｎ−１の出力制御と同様に行う。
【００５６】
なお、第１走査パルス出力部５１１および第２走査パルス出力部５１２の、複数のスイッチ部、複数の出力制御部、およびシフトレジスタの対応する部分はまとめられてＩＣ化されている。以下、このＩＣを「走査ＩＣ」と呼ぶ。本実施の形態においては、走査電極６４本分をまとめて１つの走査ＩＣとし、この走査ＩＣを２０個使用して、ｎ＝１０８０本の走査電極のそれぞれに走査パルスを供給している。このように多数の出力を持つ走査パルス出力回路５２をＩＣ化することにより回路をコンパクトにまとめることができ実装面積も小さくすることができる。
【００５７】
図１０は、本発明の実施の形態における走査パルス出力回路５２およびそれに供給する電源を含む回路図である。第１走査電極群制御部１５は、走査電極群ＳＣｇ１印加用電源（第１の電極印加用電源）ＶＳＣＦ１と第１走査パルス出力部５１１と第１の制御用電源ＶＣＮＴＡにより構成されており、第２走査電極群制御部１６は、走査電極群ＳＣｇ２印加用電源（第２の電極印加用電源）ＶＳＣＦ２と第２走査パルス出力部５１２と第２の制御用電源ＶＣＮＴＢにより構成されている。第１走査パルス出力部５１１の低電圧側は放電経路電位Ｖｆ１に接続され、高電圧側は放電経路電位Ｖｆ１に重畳された走査電極群ＳＣｇ１印加用電源ＶＳＣＦ１に抵抗Ｒ５１を介して接続されている。同様に、第２走査パルス出力部５１２の低電圧側は放電経路電位Ｖｆ２に接続され、高電圧側は放電経路電位Ｖｆ２に重畳された走査電極群ＳＣｇ２印加用電源ＶＳＣＦ２に抵抗Ｒ５２を介して接続されている。
【００５８】
そして本実施の形態においては、走査電極群ＳＣｇ１印加用電源ＶＳＣＦ１は、ダイオードＤ５１とコンデンサＣ５１とで構成された第１ブートストラップ回路５８で構成されている。この第１ブートストラップ回路５８は負の電圧Ｖａｄの電源ＶＡＤ上に重畳された電源ＶＳＣＮの電圧を基準電位Ｖｆ１上にくみ上げることにより、電圧Ｖｓｃｆ１の走査電極群ＳＣｇ１印加用電源ＶＳＣＦ１として動作する。走査電極群ＳＣｇ２印加用電源ＶＳＣＦ２は、ダイオードＤ５２とコンデンサＣ５２とで構成された第２ブートストラップ回路５９で構成されている。この第２ブートストラップ回路５９は負の電圧Ｖａｄの電源ＶＡＤ上に重畳された電源ＶＳＣＮの電圧を、群間スイッチＳＷＩ２を介して放電経路電位Ｖｆ２上にくみ上げることにより、電圧Ｖｓｃｆ２の走査電極群ＳＣｇ２印加用電源ＶＳＣＦ２として動作する。
【００５９】
また、第１スイッチ制御部５３１には、例えばＤＣ−ＤＣコンバータで構成された第１の制御用電源ＶＣＮＴＡから電圧１５（Ｖ）が供給される。加えて本実施の形態においては、走査電極群ＳＣｇ１印加用電源ＶＳＣＦ１の電圧Ｖｓｃｆ１や走査電極群ＳＣｇ２印加用電源ＶＳＣＦ２の電圧Ｖｓｃｆ２を降圧して１５（Ｖ）より低い電圧、例えば１２（Ｖ）を出力し、第１スイッチ制御部５３１、第２スイッチ制御部５３２に電力を供給する補助電源部５５と逆流防止用のダイオードＤ４１、ダイオードＤ４２とを備えている。
【００６０】
図１１は、本発明の実施の形態における補助電源部５５の具体例を示す回路図である。図１１（ａ）は補助電源部５５の最も簡単な回路構成の一例であり、ツェナーダイオードＤ９１のツェナー電圧からトランジスタＴ９１のベース−エミッタ間電圧だけ降下した電圧が出力される。また図１１（ｂ）に示すように、トランジスタの逆耐圧保護用ダイオードＤ９５や出力過電圧保護用ツェナーダイオードＤ９６、ノイズ除去用コンデンサＣ９５等を追加してもよい。さらに、Ｔ９５のベース電流と出力電流との利得を上げるためにＴ９６をダーリントン接続した構成や、Ｔ９５への電流制限のための抵抗Ｒ９５とツェナーダイオードＤ９７を備えた構成でもよい。
【００６１】
図１２は、本発明の実施の形態における制御スイッチ部を有した補助電源部５５の具体例を示す回路図である。図１２（ａ）は、補助電源部５５の最も簡単な回路構成のトランジスタＴ１１１のベースに制御スイッチＳＷ１１１を挿入した構成である。トランジスタＴ１１１のベース端子に電流を流さないことで補助電源部５５からの出力を遮断する。
【００６２】
図１２（ｂ）は、制御スイッチ部を有した補助電源部５５の具体例を示す回路図である。補助電源部５５に備えられた制御スイッチ部ＣＳ１は、電流遮断用のフォトカプラＰＣ１やフォトカプラＰＣ１への論理積出力素子ＡＮ１、フォトカプラ制御用信号ＳＧ１等で構成される。また制御スイッチ部ＣＳ１は、ダイオードＤ１１７、抵抗Ｒ１１７とコンデンサＣ１１２で構成された制御スイッチ部用補助電源ＣＳ２を有している。プラズマディスプレイ装置１００の通常の動作時には、電源回路４６からダイオードＤ１１７、抵抗Ｒ１１７を経由し、コンデンサＣ１１２に電流が流れ、コンデンサＣ１１２が充電される。このコンデンサＣ１１２が対地電位に重畳された制御スイッチ部用補助電源ＣＳ２として動作する。プラズマディスプレイ装置１００の電源スイッチ４７をオフした後、電源回路４６の電位が十分に低下するまでの間、制御スイッチ部用補助電源ＣＳ２が動作するようにコンデンサＣ１１２の容量を選定する。
【００６３】
フォトカプラ制御用信号ＳＧ１は、電源スイッチ４７がオンのときにはＨｉ信号を出力し、オフのときにはＬｏ信号を出力する。電源スイッチ４７がオンのとき、ＳＧ１から出力されたＨｉ信号は論理積出力素子ＡＮ１を経由して、フォトカプラＰＣ１の入力側ダイオードのカソード端子側をＨｉ状態にする。また、電源ＶＣＳから供給される電圧によりフォトカプラＰＣ１の入力側ダイオードのアノード端子側をＨｉ状態にすることで、フォトカプラＰＣ１をオフ状態にする。電源スイッチ４７がオフのとき、ＳＧ１から出力されたＬｏ信号は論理積出力素子ＡＮ１を経由して、フォトカプラＰＣ１の入力側ダイオードのカソード端子側をＬｏ状態にする。電源ＶＣＳから電圧は供給されない。制御スイッチ部用補助電源ＣＳ２から、論理積出力素子ＡＮ１には動作用電力を供給し、フォトカプラＰＣ１の入力側ダイオードのアノード端子側をＨｉ状態にする。つまり、電源スイッチ４７がオフ後にのみ、フォトカプラＰＣ１が動作する。
【００６４】
抵抗Ｒ１１４は、トランジスタＴ１１２のベース端子とトランジスタＴ１１３のベース端子を接続しており、フォトカプラＰＣ１がオフ状態のときにトランジスタＴ１１２のベース端子の電位が不安定になることを防止している。また、これにより、走査パルス出力回路５２が異常動作することなく画像表示動作を安全に終了させることが可能となる。
【００６５】
また、制御スイッチＳＷ１１１の挿入位置は、図１２（ａ）中のＡ点で示すようなトランジスタＴ１１１のエミッタ端子側や、同図（ａ）中のＢ点で示すようなトランジスタＴ１１１のコレクタ端子側でもよい。フォトカプラＰＣ１の挿入位置は、同図（ｂ）中のＣ点で示すようなトランジスタＴ１１２のエミッタ端子側や、同図（ｂ）中のＤ点で示すようなトランジスタＴ１１３のエミッタ端子側、同図（ｂ）中のＥ点で示すようなトランジスタＴ１１３のベース端子側、同図（ｂ）中のＦ点で示すようなダイオードＤ１１６のカソード側でもよい。
【００６６】
図１３は、本発明の実施の形態における補助電源部５５の動作の説明図である。時刻ｔ１において、プラズマディスプレイ装置１００の電源スイッチ４７をオフにすると、電源回路４６から供給される各電圧は低下を始め、例えば走査電極群ＳＣｇ１印加用電源ＶＳＣＦ１の電圧Ｖｓｃｆ１および第１の制御用電源ＶＣＮＴＡの電圧Ｖｃｎｔ１も低下し始める。ここで、走査電極群ＳＣｇ１印加用電源ＶＳＣＦ１として働くブートストラップ回路５８のコンデンサＣ５１の容量は比較的大きいので、電圧Ｖｓｃｆ１が低下するまでにある程度の時間を要する。一方、第１の制御用電源ＶＣＮＴＡの電圧は比較的速く低下する。
【００６７】
このとき、仮に補助電源部５５が設けられていなかったと仮定すると、図１３に破線で示したように、走査電極群ＳＣｇ１印加用電源ＶＳＣＦ１の電圧Ｖｓｃｆ１が低下する前に第１の制御用電源ＶＣＮＴＡの電圧Ｖｃｎｔ１が低下することになる。そして第１の制御用電源ＶＣＮＴＡの電圧がある程度低下すると、スイッチング素子ＱＨ１、ＱＨ３、…、ＱＨｎ−１、ＱＬ１、ＱＬ３、…、ＱＬｎ−１の制御が不安定になる。そして、このときスイッチング素子ＱＨｉとスイッチング素子ＱＬｉとが同時にオンになるとスイッチング素子ＱＨｉとスイッチング素子ＱＬｉとに過大な貫通電流が流れて走査ＩＣが破壊する恐れがある。
【００６８】
しかしながら本実施の形態では、時刻ｔ２から時刻ｔ３までの期間において、第１の制御用電源ＶＣＮＴＡの電圧Ｖｃｎｔ１が補助電源部５５の出力電圧１２（Ｖ）以下に低下すると補助電源部５５が動作を始める。すなわち、第１の制御用電源ＶＣＮＴＡから供給される電圧が補助電源部５５の出力電圧よりも低くなるので、逆流防止用のダイオードＤ４１、ダイオードＤ４２がオンになり、電極印加用電源ＶＳＣＦ１の電圧Ｖｓｃｆ１を降圧した電圧１２（Ｖ）が第１スイッチ制御部５３１に供給される。このように、第１の制御用電源ＶＣＮＴＡの電圧Ｖｃｎｔ１が低下した後も第１スイッチ制御部５３１に電圧が供給され続けるので、スイッチング素子ＱＨ１、ＱＨ３、…、ＱＨｎ−１、ＱＬ１、ＱＬ３、…、ＱＬｎ−１の制御が不安定になることはない。また時刻ｔ３以降において、ブートストラップ回路５８の電圧Ｖｓｃｆ１が１２（Ｖ）より低下するとスイッチング素子ＱＨ１、ＱＨ３、…、ＱＨｎ−１、ＱＬ１、ＱＬ３、…、ＱＬｎ−１の制御が不安定になるが、このときはブートストラップ回路５８の電圧が十分に低下しているため、スイッチング素子ＱＨｉとスイッチング素子ＱＬｉとが同時にオンになったとしても大きな貫通電流が流れる恐れはない。この制御動作は、スイッチング素子ＱＨ２、ＱＨ４、…、ＱＨｎ、ＱＬ２、ＱＬ４、…、ＱＬｎに関しても同様である。
【００６９】
ここで、第１の電極印加用電源ＶＳＣＦ１および第２の電極印加用電源ＶＳＣＦ２をオフにした後、第１の電極印加用電源ＶＳＣＦ１および第２の電極印加用電源ＶＳＣＦ２の電圧が少なくとも４０Ｖ以下に低下するまで補助電源部５５を動作させることにより、電源オフ時に異常動作を起こす恐れがなく、走査電極駆動回路の動作を安全に終了することができる。
【００７０】
以上のように本実施の形態によれば、プラズマディスプレイ装置１００の電源スイッチ４７をオフにすることで第１の電極印加用電源ＶＳＣＦ１、第２の電極印加用電源ＶＳＣＦ２、第１の制御用電源ＶＣＮＴＡおよび第２の制御用電源ＶＣＮＴＢをオフにした後、第１の電極印加用電源ＶＳＣＦ１および第２の電極印加用電源ＶＳＣＦ２の残留電力を第１スイッチ制御部および第２スイッチ制御部に供給するように動作する補助電源部５５を備えているので、電源オフ時に異常動作を起こす恐れがなく、走査電極駆動回路の動作を安全に終了することができる。
【００７１】
また本実施の形態においては、第１走査パルス出力部５１１のスイッチング素子を制御する第１スイッチ制御部５３１に電力を供給する補助電源部と、第２走査パルス出力部５１２のスイッチング素子を制御する第２スイッチ制御部５３２に電力を供給する補助電源部とを１つに統合して設けており、走査電極群ＳＣｇ１に対応する第１走査パルス出力回路５２１、および走査電極群ＳＣｇ２に対応する第２走査パルス出力回路５２２のそれぞれに補助電源部を設ける必要がない。このため、回路を簡素化することができる。
【００７２】
なお、本実施の形態においては、第１の電極印加用電源が放電経路電位Ｖｆ１に重畳された走査電極群ＳＣｇ１印加用電源ＶＳＣＦ１であり、第２の電極印加用電源が放電経路電位Ｖｆ２に重畳された走査電極群ＳＣｇ２印加用電源ＶＳＣＦ２であり、第１走査電極群制御部は制御用電源が基準電位に１５（Ｖ）を供給する第１の制御用電源ＶＣＮＴＡである場合について説明したが、本実施の形態はこれに限定されるものではない。例えば駆動波形発生部が基準電位Ｖｆ１を電圧Ｖａｄに設定するスイッチング素子Ｑ６１であり、電極印加用電源が電源ＶＡＤまたは電源ＶＳＣＮ等であっても、同様に補助電源部を構成することができる。
【００７３】
なお、本実施の形態において用いた具体的な各数値は、単に一例を挙げたに過ぎず、パネルの特性やプラズマディスプレイ装置の仕様等に合わせて、適宜最適な値に設定することが望ましい。
【産業上の利用可能性】
【００７４】
本発明は、任意の走査電極群にそれぞれの走査電極群補助電源を必要とすることなく、少なくとも２つ走査電極群補助電源を１つに統合し、電源オフ時に異常動作を起こす恐れがなく、走査電極群駆動回路の動作を安全に終了するプラズマディスプレイ装置として有用である。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施の形態に用いるプラズマディスプレイパネルの構造を示す分解斜視図
【図２】同プラズマディスプレイパネルの電極配列図
【図３】本発明の実施の形態におけるプラズマディスプレイ装置の回路ブロック図
【図４】同プラズマディスプレイパネルの各電極に印加する駆動電圧波形を示す図
【図５】本発明の実施の形態における走査電極駆動回路の構成図
【図６】同走査電極駆動回路の詳細を示す回路図
【図７】同走査電極駆動回路の詳細を示す回路図
【図８】（ａ）、（ｂ）は本発明の実施の形態における走査パルス出力回路の回路ブロック図
【図９】（ａ）、（ｂ）は本発明の実施の形態における出力制御部の制御を示す図
【図１０】本発明の実施の形態における走査パルス出力回路とそれに供給する電源とを含む回路図
【図１１】（ａ）、（ｂ）は本発明の実施の形態における補助電源部の具体例を示す回路図
【図１２】（ａ）、（ｂ）は本発明の実施の形態における制御スイッチ部を有する補助電源部の具体例を示す回路図
【図１３】本発明の実施の形態における補助電源部の動作を説明するための図
【符号の説明】
【００７６】
１０  プラズマディスプレイパネル（ＰＤＰ）
１５  第１走査電極群制御部
１６  第２走査電極群制御部
２２  走査電極
２３  維持電極
２４  表示電極対
３２  データ電極
４２  データ電極駆動回路
４３  走査電極駆動回路
４４  維持電極駆動回路
４６  電源回路
５５  補助電源部
５３１  第１スイッチ制御部
５３２  第２スイッチ制御部
【図１】
2008275749.tif 000003
【図２】
2008275749.tif 000004
【図３】
2008275749.tif 000005
【図４】
2008275749.tif 000006
【図５】
2008275749.tif 000007
【図６】
2008275749.tif 000008
【図７】
2008275749.tif 000009
【図８】
2008275749.tif 000010
【図９】
2008275749.tif 000011
【図１０】
2008275749.tif 000012
【図１１】
2008275749.tif 000013
【図１２】
2008275749.tif 000014
【図１３】
2008275749.tif 000015