(57)【要約】【課題】強誘電体キャパシタが備えるキャパシタ誘電体膜の特性を向上させることが可能な半導体装置とその製造方法を提供すること。【解決手段】第１導電膜２３の上に、少なくともゾル・ゲル法による成膜ステップを含む成膜方法により第１強誘電体膜２４ｂを形成する工程と、第１強誘電体膜２４ｂの上に、スパッタ法により第２強誘電体膜２４ｃを形成する工程と、第２強誘電体膜２４ｃの上に第２導電膜２５を形成する工程と、第１導電膜２３、第１、第２強誘電体膜２４ｂ、２４ｃ、及び第２導電膜２５をパターニングして、下部電極２３ａ、キャパシタ誘電体膜２４ａ、及び上部電極２５ａを備えたキャパシタQを形成する工程とを有する半導体装置の製造方法による。【選択図】図６
2008124331.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された層間絶縁膜と、
前記層間絶縁膜の上に形成され、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を備えたキャパシタとを有し、
前記キャパシタ誘電体膜が、第１強誘電体膜と、添加元素がドープされた第２強誘電体膜とを順に形成してなり、前記第２強誘電体膜が前記第１強誘電体膜よりも薄く、且つ、前記第２強誘電体膜と前記上部電極との界面が実質的に平坦であることを特徴とする半導体装置。
【請求項２】
前記第１強誘電体膜は、前記添加元素がドープされていない主強誘電体膜と、前記主強誘電体膜の上面の凹凸を埋め込み、且つ該主強誘電体膜よりも薄い副強誘電体膜とを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記副強誘電体膜の上面の凹凸は、前記主強誘電体膜の前記凹凸よりも小さいことを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板の上方に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜の上に第１導電膜を形成する工程と、
前記第１導電膜の上に、少なくともゾル・ゲル法による成膜ステップを含む成膜方法により第１強誘電体膜を形成する工程と、
前記第１強誘電体膜の上に、スパッタ法により第２強誘電体膜を形成する工程と、
前記第２強誘電体膜の上に第２導電膜を形成する工程と、
前記第１導電膜、前記第１、第２強誘電体膜、及び前記第２導電膜をパターニングして、下部電極、キャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記第２強誘電体膜を形成する工程において、前記第１強誘電体膜よりも薄く前記第２強誘電体膜を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１強誘電体膜を形成する工程は、
MOCVD(Metal Organic CVD)法又はMOD(Metal Organic Deposition)法により主強誘電体膜を形成する工程と、
前記主強誘電体膜の上にゾル・ゲル法により副強誘電体膜を形成する工程とを更に有する請求項４に記載の半導体装置の製造方法。
【請求項７】
前記主強誘電体膜を形成する工程の前に、前記半導体基板を昇温し、溶媒ガスの雰囲気中に前記第１導電膜を曝すことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記副強誘電体膜を形成する工程において、前記主強誘電体膜よりも薄く前記副強誘電体膜を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記第２導電膜を形成する工程は、
前記第２強誘電体膜の上に、酸素を含むスパッタガスを使用するスパッタ法により、成膜の時点で結晶化した第１導電性酸化金属膜を形成する工程と、
酸化性ガス雰囲気中において、前記第１導電性酸化金属膜に対してアニールを行う工程と、
前記第１導電性酸化金属膜の上に、酸素を含むスパッタガスを使用するスパッタ法により、第２導電性酸化金属膜を形成する工程とを有することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項１０】
前記第２導電性酸化金属膜を形成する工程において、前記スパッタガスにおける酸素の流量比を、前記第１導電性酸化金属膜を形成する工程におけるよりも大きくすることを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを高速に保存したり保存したりすることが可能な不揮発性メモリの開発が進められている。
【０００３】
そのような不揮発性メモリとしては、フラッシュメモリや強誘電体メモリが知られている。
【０００４】
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
【０００５】
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeARMにはある。この利点を活かし、FeRAMとロジック回路とを混載してなる混載チップ（SOC: System On Chip）がICカード等への用途として検討されている。
【０００６】
その強誘電体キャパシタが備えるキャパシタ誘電体膜は例えばPZT(Lead Zirconate Titanate: PbZrTiO3)膜よりなり、その成膜方法には種々ある。
【０００７】
例えば、特許文献１では、ブタノール等の有機溶媒に有機金属化合物を溶解してなる溶液を用い、ゾル・ゲル法によりPZT膜を形成している。ゾル・ゲル法は、スパッタやMOCVD(Metal Organic Chemical Vapor Deposition)法等に比べて成膜コストが安いという利点があるので、広く研究開発されている。
【０００８】
また、強誘電体キャパシタを形成する際には、強誘電体膜に生じた損傷や欠陥を回復させる目的で、酸素雰囲気中で熱処理を行うのが普通である。このため、強誘電体キャパシタの上部電極としては、酸素雰囲気中でも酸化し難い酸化イリジウム膜を使うことがある。
【０００９】
ところが、酸化イリジウム膜の表面には、異常成長した酸化イリジウムよりなる巨大結晶が生じ易いことが知られている。その巨大結晶は強誘電体キャパシタの電気的特性を劣化させ、ひいては半導体装置の歩留まりを低下させる恐れがある。
【００１０】
このような問題を解決するために、特許文献２では、低スパッタパワーによる成膜と高スパッタパワーによる成長とを順に行う２ステップのスパッタ法を採用することにより、上記のような巨大結晶の発生を抑制している（段落番号００２５）。
【００１１】
また、特許文献３では、酸化イリジウム膜とイリジウム膜とをこの順に形成してなる積層膜を上部電極としている。特許文献３によれば、下層の酸化イリジウム膜によって容量特性の劣化が防止され、上層のイリジウム膜によって上部電極の抵抗が低減されるとある（段落番号００２７）。
【００１２】
また、特許文献４では、スパッタ法により形成されたPZT膜に対して１回目のアニールを行い、PZT膜を結晶化している（段落番号００３５）。そして、PZT膜の上に酸化イリジウムよりなる上部電極を形成した後、その上部電極に対して２回目のアニールを行っている（段落番号００３８）。
【００１３】
そして、特許文献５では、共に酸化イリジウムよりなる第１の導電性酸化金属膜と第２の導電性酸化金属膜との積層膜を上部電極としている（段落番号００３５〜００３７）。
【００１４】
同様に、特許文献６でも、上部電極として二層の酸化イリジウム膜を形成している（段落番号００３３）。
【００１５】
一方、特許文献７では、PVD(Physical Vapor Deposition)法、CVD法、及びゾル・ゲル法等でPZT膜を形成し、下部電極と上部電極としてイリジウム膜や酸化イリジウム膜を使用している（段落番号００２０、００２１）。
【００１６】
また、特許文献８では、スパッタ法によりアモルファス状態の第１のPZT膜を形成し、そのPZT膜をアニールして結晶化した後、第１のPZT膜の上にMOCVD法により第２のPZT膜を形成している（段落番号００２４〜００２７）。
【００１７】
特許文献９では、下部電極を構成する酸化イリジウム膜と、PZT膜との間に、酸化プラチナ膜を形成することにより、PZT膜を結晶化させるときのアニールにより下部電極のイリジウムがPZT膜に拡散するのを防いでいる（段落番号００７４）。
【００１８】
特許文献１０では、PZT膜の上に酸素含有膜とバリア膜とを形成し、PZT膜に対するアニール時に酸素含有膜からPZT膜に酸素を供給すると共に、その酸素が上方に逃げるのをバリア膜で防いでいる（段落番号００４６）。
【００１９】
そして、特許文献１１によれば、MOCVD法により形成されたPZT膜と、スパッタ法により形成されたPZT膜とをこの順に積層することで、キャパシタのスイッチング電荷量の減少が緩和されるとある（段落番号００４９、００６０）。
【００２０】
一方、特許文献１２では、SBT膜、SBTN膜、及びSBT膜をこの順に積層してなるキャパシタ誘電体膜により、残留自発分極とスイッチング電荷量とを維持しつつ、抗電界とリーク電流とを低く抑えている（段落番号００５９）。
【００２１】
また、特許文献１３−１５では、キャパシタ誘電体膜として、結晶性の第１の強誘電体膜とアモルファスな第２の強誘電体膜とをこの順に形成している（例えば、特許文献１３の段落番号０００７を参照）。
【特許文献１】特開平１１−２９２６２６号公報
【特許文献２】特開２００１−１２７２６２号公報
【特許文献３】特開２０００−９１２７０号公報
【特許文献４】特開２００２−２４６５６４号公報
【特許文献５】特開２００５−１８３８４２号公報
【特許文献６】特開２００６−７３６４８号公報
【特許文献７】特開２００１−２３７３９２号公報
【特許文献８】特開２００３−２１８３２５号公報
【特許文献９】特開２００４−１５３００６号公報
【特許文献１０】特開２００４−２９６７３５号公報
【特許文献１１】特開２００４−２１４５６９号公報
【特許文献１２】特開平９−２６０６１２号公報
【特許文献１３】特開平５−３４７３９１号公報
【特許文献１４】特開２０００−８２７９２号公報
【特許文献１５】特開２０００−３１４０３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明の目的は、強誘電体キャパシタが備えるキャパシタ誘電体膜の特性を向上させることが可能な半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００２３】
本発明の一観点によれば、半導体基板と、前記半導体基板の上方に形成された層間絶縁膜と、前記層間絶縁膜の上に形成され、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を備えたキャパシタとを有し、前記キャパシタ誘電体膜が、第１強誘電体膜と、添加元素がドープされた第２強誘電体膜とを順に形成してなり、前記第２強誘電体膜が前記第１強誘電体膜よりも薄く、且つ、前記第２強誘電体膜と前記上部電極との界面が実質的に平坦である半導体装置が提供される。
【００２４】
また、本発明の別の観点によれば、半導体基板の上方に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜の上に第１導電膜を形成する工程と、前記第１導電膜の上に、少なくともゾル・ゲル法による成膜ステップを含む成膜方法により第１強誘電体膜を形成する工程と、前記第１強誘電体膜の上に、スパッタ法により第２強誘電体膜を形成する工程と、前記第２強誘電体膜の上に第２導電膜を形成する工程と、前記第１導電膜、前記第１、第２強誘電体膜、及び前記第２導電膜をパターニングして、下部電極、キャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程とを有する半導体装置の製造方法が提供される。
【００２５】
次に、本発明の作用について説明する。
【００２６】
本発明では、ゾル・ゲル法による成膜ステップを含む成膜方法により第１強誘電体膜を形成する。ゾル・ゲル法は成膜コストが安いため、半導体装置の製造コストを安価にすることが可能となる。
【００２７】
また、この第１強誘電体膜の上にスパッタ法で第２強誘電体膜を形成すると、第２強誘電体膜と上部電極との界面が実質的に平坦となる。これにより、第２強誘電体膜と上部電極のそれぞれの構成元素が拡散して上記の界面に形成される常誘電体層が薄くなる。その結果、キャパシタ誘電体膜の大部分を強誘電体で構成することが可能となり、キャパシタの強誘電体特性を向上させることが可能となる。
【００２８】
上記の第１強誘電体膜として、MOCVD法又はMOD法により形成された主強誘電体膜と、該主強誘電体膜の上にゾル・ゲル法により形成された副強誘電体膜との積層膜を採用してもよい。
【００２９】
MOCVD法又はMOD法を用いると、主強誘電体膜を薄膜化してもその強誘電体特性が低下しないので、半導体装置の高集積化に有利となる。
【００３０】
一方、ゾル・ゲル法により形成された副強誘電体膜によって、強誘電体の結晶粒を反映して主強誘電体膜の上面に形成された凹凸が埋め込まれるので、上部電極からキャパシタ誘電体膜に均一に電圧を印加することができるようになる。
【発明の効果】
【００３１】
本発明によれば、ゾル・ゲル法による成膜ステップを含む成膜方法で第１強誘電体膜を形成するので半導体装置をコストダウンすることができると共に、スパッタ法で第２強誘電体膜を形成することでキャパシタの強誘電体特性を向上させることができる。
【発明を実施するための最良の形態】
【００３２】
（１）第１実施形態
図１〜図６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。
【００３３】
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
【００３４】
まず、n型又はp型のシリコン（半導体）基板１の表面を熱酸化することにより素子分離絶縁膜２を形成し、この素子分離絶縁膜２でトランジスタの活性領域を画定する。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれるが、これに代えてSTI(Shallow Trench Isolation)を採用してもよい。
【００３５】
次いで、シリコン基板１の活性領域にp型不純物、例えばボロンを導入してpウェル３を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜４となる熱酸化膜を約６〜７nmの厚さに形成する。
【００３６】
続いて、シリコン基板１の上側全面に、厚さ約５０nmの非晶質シリコン膜と厚さ約１５０nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィによりこれらの膜をパターニングして、シリコン基板１上にゲート電極５を形成する。
【００３７】
そのゲート絶縁膜５は、pウェル３上に互いに平行に二つ形成され、その各々はワード線の一部を構成する。
【００３８】
更に、ゲート電極５をマスクにするイオン注入により、ゲート電極５の横のシリコン基板１にn型不純物としてリンを導入し、第１、第２ソース／ドレインエクステンション６ａ、６ｂを形成する。
【００３９】
その後に、シリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極５の横に絶縁性サイドウォール７として残す。その絶縁膜として、例えばCVD(Chemical Vapor Deposition)法により酸化シリコン膜を形成する。
【００４０】
続いて、この絶縁性サイドウォール７とゲート電極５をマスクにしながら、シリコン基板１に砒素等のn型不純物を再びイオン注入することにより、ゲート電極５の側方のシリコン基板１に第１、第２ソース／ドレイン領域（第１、第２不純物拡散領域）８ａ、８ｂを形成する。
【００４１】
更に、シリコン基板１の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第１、第２ソース／ドレイン領域８ａ、８ｂにおけるシリコン基板１上にコバルトシリサイド層等の高融点金属シリサイド層９を形成し、各ソース／ドレイン領域８ａ、８ｂを低抵抗化する。
【００４２】
その後に、素子分離絶縁膜２の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
【００４３】
ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜４、ゲート電極５、及び第１、第２ソース／ドレイン領域８ａ、８ｂ等によって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
【００４４】
次に、図１（ｂ）に示すように、シリコン基板１０の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約２００nmに形成し、それをカバー絶縁膜１０とする。
【００４５】
更に、TEOS(tetra ethoxy silane)ガスを使用するプラズマCVD法により、このカバー絶縁膜１０の上に第１層間絶縁膜１１として酸化シリコン(SiO2)膜を厚さ約６００nmに形成する。この第１層間絶縁膜１１を形成する際、ゲート絶縁膜４の水素劣化はカバー絶縁膜１０によって防止される。
【００４６】
その後、CMP(Chemical Mechanical Polishing)法で第１層間絶縁膜１１を約２００nm程度研磨し、第１層間絶縁膜１１の上面を平坦化する。
【００４７】
次いで、基板温度を６５０℃とするアニールを第１層間絶縁膜１１に対して３０分間行うことにより第１層間絶縁膜１１の脱ガスを行う。
【００４８】
更に、第１層間絶縁膜１１の上に、下部電極密着膜１２としてスパッタ法によりアルミナ（Al2O3）膜を２０nm程度の厚さに形成する。なお、アルミナ膜に代えて、チタン膜又は酸化チタン膜を下部電極密着膜１２として形成してもよい。このうち、チタン膜は、基板温度を１５０℃として形成することができる。
【００４９】
続いて、図１（ｃ）に示すように、下部電極密着膜１２の上に、スパッタ法により第１導電膜２３としてプラチナ膜を形成する。この第１導電膜２３は、後でパターニングされてキャパシタ下部電極になり、１００℃又は３５０℃の成膜温度で約１５０nmの厚さに形成される。
【００５０】
なお、下部電極密着膜１２として厚さが約２０nmのチタン膜を形成する場合は、プラチナよりなる第１導電膜２３の厚さは約１８０nmとされる。
【００５１】
また、第１導電膜２３を形成する前に下部電極密着膜１２を形成したので、第１導電膜２３と第１層間絶縁膜１１との密着力が高められる。
【００５２】
次に、図２（ａ）に示すように、ゾル・ゲル法を用いて、PZT膜にLaをドープしてなるPLZT膜を第１導電膜２３上に第１強誘電体膜２４ｂとして形成する。
【００５３】
そのゾル・ゲル法は次のようにして行われる。
【００５４】
まず、湿度が４０％の大気中において、回転数を５０００rpmとするスピンコート法により第１導電膜２３上にPLZT溶液（強誘電体溶液）を３０秒間塗布し、PLZT塗膜を形成する。
【００５５】
そのPLZT溶液は特に限定されないが、本実施形態ではPb、La、Zr、及びTiの各前駆体を１０重量％の濃度でブタノール溶媒に溶解してなる溶液を使用する。そのような溶液は材料メーカから購入することができ、例えば、成膜後の組成比がPb:La:Zr:Ti=110:2:40:60になるように調節された三菱マテリアル製のものを使用すればよい。
【００５６】
次いで、そのPLZT塗膜に対し、常圧（大気圧）の酸素雰囲気中において基板温度を２００〜４５０℃、例えば２４０℃とするアニールを約５分間行う。
【００５７】
これにより、PLZT塗膜中のブタノール溶媒が蒸発し、PLZT塗膜の堆積が収縮して強誘電体を構成する分子も含めたゲルの密度が上がり、PLZT塗膜が後で結晶化しやすくなる。このように溶媒を蒸発させるために行われるアニールはベークとも呼ばれる。
【００５８】
そして、このようなPLZT塗膜の形成とベークとを所定回数、例えば３回繰り返すことにより、PLZTよりなる強誘電体膜２４が１００nmの厚さに形成される。
【００５９】
なお、ゾル・ゲル法により形成される強誘電体膜２４はPLZT膜に限定されない。
【００６０】
ABO3型ペロブスカイト構造（A＝Bi、Pb、Ba、Sr、Ca、Na、K、及び希土類元素のいずれか一つ、B＝Ti、Zr、Nb、Ta、W、Mn、Fe、Co、及びCrのいずれか一つ）を有する強誘電性材料で第１強誘電体膜２４ｂを構成してもよい。
【００６１】
更に、(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状構造化合物も、結晶の一単位としてみればABO3型ペロブスカイト構造となるため、第１強誘電体膜２４ｂの構成材料として適用し得る。
【００６２】
なお、この第１強誘電体膜２４ｂの結晶性を向上させるには、第１強誘電体膜２４ｂを構成するPLZTと格子定数が近い材料で第１導電膜２３を構成するのが好ましい。そのような材料としては、上記のプラチナの他に、パラジウムや、PLZTと同じペロプスカイト構造を持つSrRuO3及びLaSrCoO3がある。
【００６３】
更に、第１導電膜２３は単層膜に限定されず、上記のプラチナ、パラジウム、SrRuO3、及びLaSrCoO3のいずれかが上面に表出する積層膜であってもよい。
【００６４】
一方、ルテニウムやイリジウム、及びこれらの酸化物はPLZTと格子定数が離れているため、これらの材料で第１導電膜２３を構成すると、格子不整合によって第１強誘電体膜２４ｂの結晶性が悪くなる恐れがある。
【００６５】
ここで、ゾル・ゲル法により形成された第１強誘電体膜２４ｂは、成膜の時点では結晶化していない。
【００６６】
そこで、次に酸化性ガス含有雰囲気中で第１強誘電体膜２４ｂに対して常圧RTA(Rapid Thermal Anneal)を行い、分極電荷量が最も大きくなる（１１１）方向に第１強誘電体膜２４ｂを結晶化させる。このようなアニールは結晶化アニールと呼ばれる。
【００６７】
結晶化アニールの雰囲気は酸化性ガス含有雰囲気であれば特に限定されない。本実施形態では１００％の酸素雰囲気中で結晶化アニールを行う。なお、酸素ガスに代えて、オゾンガスや二酸化窒素ガスを酸化性ガスとして用いてもよい。また、これらのガスをアルゴンガス等の不活性ガスで希釈してもよい。
【００６８】
また、結晶化アニールの昇温速度も特に限定されないが、本実施形態では昇温速度を４０〜１５０℃／分とする。第１強誘電体膜２４ｂの結晶性を向上させるためには、その昇温速度はなるべく速く、例えば１２５℃／分とするのが好ましい。
【００６９】
また、この結晶化アニールにおける最高基板温度が高すぎると、第１強誘電体膜２４ｂの上面から結晶化が進み、その上面付近にPZT結晶粒が不連続となる界面が形成される恐れがある。この界面よりも上側の層はSurface Layerと呼ばれる。Surface Layerの上面には結晶粒を反映した凹凸が形成され、その凹凸は第１強誘電体膜２４ｂに対して電圧を均一に印加することができない一因となる。
【００７０】
従って、Surface Layerの形成を抑えるために、上記の結晶化アニールの最高基板温度の下限を第１強誘電体膜２４ｂの結晶化温度とし、且つその上限を結晶化温度よりも６０℃高い温度とするのが好ましい。本実施形態では最高基板温度を５００〜５６０℃、例えば５５０℃とする。
【００７１】
このように最高基板温度の上限を比較的低温にすることで、第１強誘電体膜２４ｂの下面から結晶化が進むようになるので、第１強誘電体膜２４ｂの結晶粒が第１導電膜２３の結晶性を引継ぐようになり、上記したsurface layerが発生し難くなると共に、強誘電体膜２４の凹凸も抑えられるようになる。
【００７２】
なお、この結晶化アニールにより、第１導電膜２３を構成するプラチナ膜が緻密化し、第１導電膜２３と第１強誘電体膜２４ｂとの界面近傍におけるプラチナと酸素との相互拡散が抑制されるという利点も得られる。
【００７３】
また、常圧RTAに代えて減圧RTAによりこの結晶化アニールを行ってもよい。減圧RTAでは、常圧RTAよりも第１強誘電体膜２４ｂを結晶化させ易いので、常圧RTAにおけるよりも最高基板温度の上限を１０度程度低く、そして下限を５℃程度低く抑えることができる。
【００７４】
次いで、図２（ｂ）に示すように、第１強誘電体膜２４ｂの上にPZT膜をスパッタ法で１〜５０nm、より好ましくは１０〜３０nm程度の厚さに形成し、そのPZT膜を第２強誘電体膜２４ｃとする。
【００７５】
ここで、スパッタ法には、第２強誘電体膜２４ｃに添加元素を微量にドープするのが容易であるという利点もある。
【００７６】
この利点を活かし、第２強誘電体膜２４ｃの成膜時に、ストロンチウム、カルシウム、ニオブ、イリジウム、及びランタンのいずれかを添加元素として０．１〜５mol%の濃度でPZTに添加するのが好ましい。これらの元素がドープされた第２強誘電体膜２４ｃを後述のキャパシタに適用することで、キャパシタの耐疲労特性やインプリント特性の向上、リーク電流の低減、及び動作電圧の低電圧化等の効果を得ることができる。
【００７７】
本実施形態では、カルシウム、ランタン、及びストロンチウムをそれぞれ５mol%、２mol%、及び２mol%の濃度でPZTにドープすることで、第２強誘電体膜２４ｃのスイッチング電荷量を高める。なお、このようにカルシウム、ランタン、及びストロンチウムが添加されたPZTはCSPLZTと書かれることもある。
【００７８】
また、第１強誘電体膜２４ｂと同様に、第２強誘電体膜２４ｃの材料は、ABO3型ペロブスカイト構造（A＝Bi、Pb、Ba、Sr、Ca、Na、K、及び希土類元素のいずれか一つ、B＝Ti、Zr、Nb、Ta、W、Mn、Fe、Co、及びCrのいずれか一つ）を有する強誘電性材料であればPZTに限定されない。
【００７９】
更に、(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状構造化合物で第２強誘電体膜２４ｃを構成してもよい。
【００８０】
以上により、第１強誘電体膜２４ｂと第２強誘電体膜２４ｃとで構成される強誘電体膜２４が第１導電膜２３の上に形成されたことになる。
【００８１】
そのうち、第１強誘電体膜２４ｂは、成膜コストが安価なゾル・ゲル法により形成されるため、半導体装置のコストダウンに寄与する。
【００８２】
一方、第２強誘電体膜２４ｃは、PZT結晶粒を反映して第１強誘電体膜２４ｂの上面に形成された凹凸を埋め込み、強誘電体膜２４の全体としての上面を平坦化することに寄与する。このように、第２強誘電体膜２４ｃは、強誘電体膜２４の膜厚を稼ぐというよりは平坦化の目的で形成されるため、第１強誘電体膜２４ｂよりも薄く形成して、大半の強誘電体特性については第１強誘電体膜２４ｂに担わせるのが好ましい。
【００８３】
次に、図２（ｃ）に示す断面構造を得るまでの工程について説明する。
【００８４】
まず、酸素とアルゴンとの混合ガスをスパッタガスとし、且つイリジウムターゲットを使用するスパッタ法により、上記の強誘電体膜２４の上に成膜の時点で既に結晶化している酸化イリジウム膜を厚さ約２５nmに形成し、この酸化イリジウム膜を第１導電性酸化金属膜２５ｄとする。
【００８５】
ここで、既述のように第２強誘電体膜２４ｃをスパッタ法により形成することで、第１導電性酸化金属膜２５ｄとの界面が実質的に平坦になることが明らかとなった。そのため、これらの膜２４ｃ、２４ｄの相互拡散による常誘電体層が該界面に形成され難く、強誘電体膜２４において強誘電体が占める割合が低下するのを防止することができる。
【００８６】
更に、第１導電性酸化金属膜２５ｄが成膜の時点で既に結晶化しているため、第１導電性酸化金属膜２５ｄと第２強誘電体膜２４ｃとの界面が明瞭に形成され、その界面付近に上記の常誘電体層が形成され難くなる。
【００８７】
このように成膜の時点で確実に結晶化している酸化イリジウム膜を形成するには、基板温度を３００℃以上とすればよい。これより低い温度で酸化イリジウム膜を成膜すると、成膜時に結晶化が十分に進行せず、アモルファス状態の酸化イリジウム膜となる恐れがある。
【００８８】
本実施形態では、この酸化イリジウム膜を形成する際、アルゴン流量を１４０sccmにすると共に、酸素流量を６０sccmとする。また、スパッタパワーは１kW〜２kWとする。
【００８９】
この後に、酸素ガスとアルゴンガスとの混合雰囲気中において、基板温度を７２５℃、処理時間を６０秒とする条件で、第１導電性酸化金属膜２５ｄに対してRTAを行う。このRTAにおけるガス流量は特に限定されないが、本実施形態では酸素流量を２０sccmにし、アルゴン流量を２０００sccmにする。
【００９０】
このようなRTAにより、強誘電体膜２４が完全に結晶化すると共に、スパッタ法により第１導電性酸化金属膜２５ｄを形成する際に強誘電体膜２４が受けたダメージが回復する。また、強誘電体膜２４の酸素欠損もこのRTAによって補われ、強誘電体膜２４の強誘電体特性が高められる。
【００９１】
特に、このように強誘電体膜２４の全面を第１導電性酸化金属膜２５ｄで覆った状態でアニールすることにより、強誘電体膜２４の強誘電体特性の維持に必須の鉛原子が強誘電体膜２４からアニール雰囲気に逃げ難くなるので、キャパシタをパターニングした後にアニールする場合よりもアニールの効果が高まる。
【００９２】
また、第１導電性酸化金属膜２５ｄと強誘電体膜２４との界面がフラットになり、後述の上部電極から強誘電体膜２４に均一に電圧を印加できるという利点もこのアニールによって得られる。
【００９３】
なお、このときのアニール雰囲気は、酸化性ガス含有雰囲気であれば特に限定されない。その酸化性ガスとしては、上記の酸素ガスの他に、オゾンガスや二酸化窒素ガスもある。
【００９４】
その後に、第１導電性酸化金属膜２５ｄの上に第２導電性酸化金属膜２５ｅとしてスパッタ法で酸化イリジウム膜を約２００nmの厚さに形成する。そのスパッタ法では、イリジウムターゲットが使用されると共に、スパッタガスとして酸素とアルゴンとの混合ガスが使用される。
【００９５】
第１導電性酸化金属膜２５ｄと異なり、第２導電性酸化金属膜２５ｅを構成する酸化イリジウム膜は成膜の時点で結晶化している必要はない。本実施形態では、第２導電性酸化金属膜２５ｅを形成する際の基板温度を室温（２０℃）にし、アモルファス状態の酸化イリジウム膜を形成するようにする。
【００９６】
ところで、上記した酸化イリジウムのスパッタでは、イリジウムターゲットから飛来したイリジウム原子がスパッタ雰囲気中で酸化されることで基板上に酸化イリジウムが堆積する。そのため、堆積した酸化イリジウムの中には、雰囲気中における酸化が不十分なものも含まれ、酸化イリジウム膜全体としては化学量論組成（IrO2）よりも酸素が少ない状態になり易い。
【００９７】
ところが、第２導電性酸化金属膜２５ｅにおいて酸素が不足すると、第２導電性酸化金属膜２５ｅの触媒作用が高まるため、外部の水分が第２導電性酸化金属膜２５ｅに触れて水素が発生するようになる。水素は、強誘電体膜２４を還元してその強誘電体特性を劣化させるという問題があるため、FeRAMの製造工程では水素の発生を極力抑える必要がある。
【００９８】
従って、水素の発生を防止するという観点からすると、第２導電性酸化金属膜２５ｅの酸化数は、第１導電性酸化金属膜２５ｄの酸化数よりも大きいのが好ましい。
【００９９】
そこで、本実施形態では、第２導電性酸化金属膜２５ｅの成膜時に、第１導電性酸化金属膜２５ｄの成膜時よりも酸素の流量比を多くすることで、酸化イリジウムの組成を化学量論組成（IrO2）に近づけ、第２導電性酸化金属膜２４ｅの触媒作用を抑えるようにする。
【０１００】
なお、本明細書における酸素の流量比とは、スパッタガスの全流量において酸素流量が占める割合を言う。
【０１０１】
以上により、第１導電性酸化金属膜２５ｄと第２導電性酸化金属膜２５ｅとで構成される第２導電膜２５が強誘電体膜２４上に形成されたことになる。
【０１０２】
なお、第１、第２導電性酸化金属膜２５ｄ、２５ｅの構成材料は酸化イリジウムに限定されない。第１、第２導電性酸化金属膜２５ｄ、２５ｅは、イリジウム、ルテニウム、ロジウム、レニウム、及びオスミウムのいずれかの酸化物で構成され得る。更に、これらの酸化物を積層して第２導電膜２５としてもよい。
【０１０３】
次いで、図３（ａ）に示すように、シリコン基板１の裏面を洗浄した後、フォトリソグラフィとエッチングにより上部電極用導電膜２５をパターニングして上部電極２５ａを形成する。そして、このパターニングにより強誘電体膜２４が受けたダメージを回復させるために、強誘電体膜２４に対する回復アニールを縦型炉内で行う。この回復アニールは酸素含有雰囲気において行われ、その条件は、例えば、基板温度６５０℃、処理時間６０分である。
【０１０４】
続いて、図３（ｂ）に示すように、フォトリソグラフィとエッチングにより強誘電体膜２４をパターニングし、PLZT等の強誘電体材料で構成されるキャパシタ誘電体膜２４ａを形成する。このパターニングでキャパシタ誘電体膜２４ａが受けたダメージは回復アニールによって回復される。この回復アニールは、上記と同様に縦型炉を用いて酸素含有雰囲気中で行われ、その条件として基板温度３５０℃、処理時間６０分が採用される。
【０１０５】
次に、図３（ｃ）に示すように、シリコン基板１の上側全面に、水素や水分等の還元性物質からキャパシタ誘電体膜２４ａを保護するための第１アルミナ膜３１をスパッタ法で厚さ約５０nmに形成する。
【０１０６】
ここで、図３（ｂ）で説明した回復アニールを予め行ったことにより、第１アルミナ膜３１に膜剥がれが発生し難くなる。
【０１０７】
そして、第１アルミナ膜３１の形成時にキャパシタ誘電体膜２４ａが受けたダメージを回復させるために、酸素含有雰囲気中で基板温度を５５０℃とする回復アニールを約６０分間行う。この回復アニールは、例えば縦型炉を用いて行われる。
【０１０８】
次いで、図４（ａ）に示すように、フォトリソグラフィとエッチングにより、第１導電膜２３と第１アルミナ膜３１とをパターニングし、キャパシタ誘電体膜２４ａの下の下部第１導電膜２３を下部電極２３ａにすると共に、この下部電極２３ａを覆うように第１アルミナ膜３１を残す。
【０１０９】
また、下部電極２３ａは、キャパシタ誘電体膜２４ａからはみ出したコンタクト領域CRを有し、このコンタクト領域CRにおいて、後述の金属配線と下部電極２３ａとが電気的に接続されることになる。
【０１１０】
その後に、プロセス中にキャパシタ誘電体２４ａが受けたダメージを回復させるために、縦型炉において、基板温度５５０℃、処理時間６０分の条件で、酸素含有雰囲気中においてキャパシタ誘電体膜２８ａに回復アニールを施す。
【０１１１】
ここまでの工程により、シリコン基板１のセル領域には、下部電極２３ａ、キャパシタ誘電体膜２４ａ、及び上部電極２５ａをこの順に積層してなるキャパシタQが形成されたことになる。
【０１１２】
続いて、図４（ｂ）に示すように、シリコン基板１の上側全面に、キャパシタ誘電体膜２４ａを保護するための第２アルミナ膜３２をスパッタ法で約２０nmの厚さに形成する。この第２アルミナ膜３２は、その下の第１アルミナ膜３２と協同して、水素や水分等の還元性物質がキャパシタ誘電体膜２４ａに至るのを防止し、キャパシタ誘電体膜２４ａが還元されてその強誘電体特性が劣化するのを抑えるように機能する。
【０１１３】
その後に、基板温度５５０℃、処理時間６０分の条件で、酸素含有雰囲気となっている縦型炉内においてキャパシタ誘電体膜２４ａに対して回復アニールを施す。
【０１１４】
この回復アニールにより、キャパシタQのリーク電流が低減するという利点も得られる。
【０１１５】
更に、図４（ｃ）に示すように、シラン（SiH4）ガスを使用するHDPCVD(High Density Plasma CVD)法により、上記の第２アルミナ膜３２上に酸化シリコン膜を厚さ約１５００nmに形成し、その酸化シリコン膜を第２層間絶縁膜４１とする。この後に、第２層間絶縁膜４１の上面をCMP法で研磨して平坦化する。
【０１１６】
その後に、第２層間絶縁膜４１に対してN2Oプラズマ処理を行うことにより、第２層間絶縁膜４１を脱水すると共に、第２層間絶縁膜４１の上面を僅かに窒化して水分の再吸着を防止する。
【０１１７】
次に、図５（ａ）に示す断面構造を得るまでの工程について説明する。
【０１１８】
まず、フォトリソグラフィとドライエッチングにより、各絶縁膜１０〜１２、３１、３２、４１をパターニングして、第１、第２ソース／ドレイン領域８ａ、８ｂの上のこれらの膜に第１、第２ホール４１ａ、４１ｂを形成する。
【０１１９】
その後、第１、第２コンタクトホール４１ａ、４１ｂのそれぞれの内面と第２層間絶縁膜４１の上面に、スパッタ法によりチタン膜と窒化チタン膜をそれぞれ厚さ２０nm、５０nmに形成し、これらの膜をグルー膜（密着膜）とする。次いで、このグルー膜の上に、六フッ化タングステンガスを使用するCVD法でタングステン膜を形成し、このタングステン膜で第１、第２コンタクトホール４１ａ、４１ｂを完全に埋め込む。
【０１２０】
その後に、第２層間絶縁膜４１上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を第１、第２コンタクトホール４１ａ、４１ｂ内のみに第１、第２導電性プラグ６１ａ、６１ｂとして残す。各導電性プラグ６１ａ、６１ｂは、それぞれ第１、第２ソース／ドレイン領域８ａ、８ｂと電気的に接続される。
【０１２１】
ここで、第１、第２導電性プラグ６１ａ、６１ｂは、非常に酸化され易いタングステンを主に構成されているため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こす恐れがある。
【０１２２】
そこで、次の工程では、図５（ｂ）に示すように、シリコン基板１の上側全面に酸化防止絶縁膜５５としてCVD法により酸窒化シリコン膜を厚さ約１００nmに形成し、この酸化防止絶縁膜５５により第１、第２導電性プラグ６１ａ、６１ｂの酸化を防止する。
【０１２３】
その後、フォトリソグラフィとエッチングにより、酸化防止絶縁膜５５から第１アルミナ膜３１までをパターニングする。これにより、下部電極２３ａのコンタクト領域CR上のこれらの絶縁膜に第３ホール４１ｃが形成されると共に、上部電極２５ａの上に第４ホール４１ｄが形成される。
【０１２４】
その後に、ここまでの工程でキャパシタ誘電体膜２４ａが受けたダメージを回復させるために、酸素含有雰囲気となっている縦型炉にシリコン基板１を入れ、基板温度５００℃、処理時間６０分の条件で、キャパシタ誘電体膜２４ａに対して回復アニールを施す。
【０１２５】
次に、図６に示す断面構造を得るまでの工程について説明する。
【０１２６】
まず、第２層間絶縁膜４１と第１、第２導電性プラグ６１ａ、６１ｂのそれぞれの上面に、スパッタ法により金属積層膜を形成する。本実施形態では、その金属積層膜として、約１５０nmの厚さの窒化チタン膜、約５５０nmの厚さの銅含有アルミニウム膜、約５nmの厚さのチタン膜、及び約１５０nmの厚さの窒化チタン膜をこの順に形成する。この金属積層膜は、キャパシタQ上の第３、第４ホール４１ｃ、４１ｄ内にも形成される。
【０１２７】
そして、フォトリソグラフィとエッチングでこの金属積層膜をパターニングすることにより、キャパシタQや導電性プラグ６１ａ、６１ｂに電気的に接続された金属配線６２を形成する。
【０１２８】
その後、例えば窒素雰囲気となっている縦型炉を用いて、基板温度３５０℃、N2流量２０リットル／分、及び処理時間３０分の条件で第２層間絶縁膜４１をアニールして脱水する。
【０１２９】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【０１３０】
上記した本実施形態では、図２（ｂ）に示したように、第２強誘電体膜２４ｃとしてスパッタ法によりPZT膜を形成した。
【０１３１】
これにより、図６の点線円内に示されるように、第２強誘電体膜２４ｃと第１導電性酸化金属膜２５ｄとの界面が実質的に平坦になるため、各膜２４ｃ、２５ｄの相互拡散による常誘電体層が該界面に形成され難くなる。その結果、上記の常誘電体層がキャパシタ強誘電体膜２４ａにおいて占める割合を低減でき、キャパシタ強誘電体膜２４ａの大部分を強誘電体で構成することができる。これにより、キャパシタQのスイッチング電荷量を大きくすることができ、低電圧で動作することが可能な次世代のFeRAMに極めて有効なキャパシタQを形成することができる。
【０１３２】
しかも、第２強誘電体膜２４ｃの上に形成される第１導電性酸化金属膜２５ｄが成膜の時点で結晶化しているので、第２強誘電体膜２４ｃと第１導電性酸化金属膜２５ｄとの界面が安定し、各膜２４ｃ、２５ｄの相互拡散に伴う界面層の形成をより効果的に防止することが可能となる。
【０１３３】
（２）第２実施形態
図７〜図１８は、本実施形態に係る半導体装置の製造途中の断面図である。
【０１３４】
この半導体装置は、微細化に有利なスタック型のFeRAMであり、以下のようにして作成される。
【０１３５】
最初に、図７（ａ）に示す断面構造を得るまでの工程について説明する。
【０１３６】
まず、n型又はp型のシリコン基板１表面に、トランジスタの活性領域を画定するSTI用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜２とする。なお、素子分離構造はSTIに限られず、LOCOS法で素子分離絶縁膜２を形成してもよい。
【０１３７】
次に、第１実施形態の図１（ａ）と同じ工程を行うことにより、シリコン基板１の活性領域に、ゲート絶縁膜４、ゲート電極５、及び第１、第２ソース／ドレイン領域８ａ、８ｂ等によって構成される第１、第２MOSトランジスタTR1、TR2を形成する。
【０１３８】
続いて、プラズマCVD法により、シリコン基板１の上側全面に窒化シリコン（SiN）膜を厚さ約８０nmに形成し、それをカバー絶縁膜１０とする。次いで、このカバー絶縁膜１０の上に、TEOSガスを使用するプラズマCVD法により第１層間絶縁膜１１として酸化シリコン膜を厚さ約１０００nmに形成する。
【０１３９】
次いで、第１層間絶縁膜１１の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。このCMPの結果、第１層間絶縁膜１１の厚さは、シリコン基板１の平坦面上で約７００nmとなる。
【０１４０】
そして、フォトリソグラフィによりカバー絶縁膜１０と第１層間絶縁膜１１とをパターニングして第１、第２ソース／ドレイン領域８ａ、８ｂの上に直径が０．２５μmのコンタクトホールを形成する。更に、このコンタクトホール内にグルー膜とタングステン膜とを順に形成した後、第１層間絶縁膜１１上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール内にのみ第１、第２導電性プラグ３２ａ、３２ｂとして残す。
【０１４１】
これらの第１、第２導電性プラグ３２ａ、３２ｂは、それぞれ第１、第２ソース／ドレイン領域８ａ、８ｂと電気的に接続される。
【０１４２】
なお、上記のグルー膜は、厚さ約３０nmのチタン膜と厚さ約２０nmの窒化チタン膜とをこの順に形成してなる。また、CMP前のタングステン膜は、第１層間絶縁膜１１上で約３００nmの厚さを有する。
【０１４３】
ここで、第１、第２導電性プラグ３２ａ、３２ｂは、酸化され易いタングステンを主にして構成され、プロセス中で酸化されるとコンタクト不良を起こす恐れがある。
【０１４４】
そこで、各導電性プラグ３２ａ、３２ｂの酸化を防ぐ酸化防止絶縁膜１４として、これらのプラグ３２ａ、３２ｂと第１層間絶縁膜１１の上にプラズマCVD法により酸窒化シリコン膜を厚さ約１３０nmに形成する。
【０１４５】
なお、酸窒化シリコン膜に代えて、窒化シリコン膜やアルミナ膜を酸化防止絶縁膜１４として形成してもよい。
【０１４６】
その後に、TEOSガスを使用するプラズマCVD法により、酸化防止絶縁膜１４の上に酸化シリコン膜を厚さ約３００nmに形成し、この酸化シリコン膜を下地絶縁膜１５とする。
【０１４７】
次に、図７（ｂ）に示す断面構造を得るまでの工程について説明する。
【０１４８】
まず、下地絶縁膜１５と酸化防止絶縁膜１４とをパターニングすることにより、第１導電性プラグ３２ａの上方のこれらの絶縁膜に第１ホール１５ａを形成する。
【０１４９】
次いで、この第１ホール１５ａ内と下地絶縁膜１５の上にスパッタ法によりグルー膜３５として窒化チタン膜を形成する。
【０１５０】
更に、CVD法を用いて、このグルー膜３５の上にプラグ用導電膜３６としてタングステン膜を形成し、このプラグ用導電膜３６で第１ホール１５ａを完全に埋め込む。
【０１５１】
続いて、図７（ｃ）に示すように、下地絶縁膜１５の上の余分なグルー膜３５とプラグ用導電膜３６とをCMP法により研磨して除去する。これにより、グルー膜３５とプラグ用導電膜３６は、第１導電性プラグ３２ａと電気的に接続された第３導電性プラグ３６ａとして第１ホール１５ａ内に残される。
【０１５２】
このCMPでは、研磨対象であるグルー膜３５とプラグ用導電膜３６の研磨速度が下地の下地絶縁膜１５よりも速くなるようなスラリ、例えばCabot Microelectronics Corporation製のW2000を使用する。そして、下地絶縁膜１５上に研磨残を残さないために、このCMPの研磨量は各膜３５、３６の合計膜厚よりも厚く設定され、このCMPはオーバー研磨となる。
【０１５３】
次に、図８（ａ）に示すように、酸化シリコンよりなる下地絶縁膜１５を窒素含有プラズマ、例えばアンモニア（NH3）プラズマに曝し、下地絶縁膜１５の表面の酸素原子にNH基を結合させる。
【０１５４】
このアンモニアプラズマ処理では、例えば、シリコン基板１に対して約９mm（３５０mils）だけ離れた位置に対向電極を有する平行平板型のプラズマ処理装置が使用される。そして、２６６Pa（２Torr）の圧力下において基板温度を４００℃に保持しながら、チャンバ内にアンモニアガスを３５０sccmの流量で供給し、シリコン基板１側に１３．５６MHzの高周波電力を１００Wのパワーで、また上記の対向電極に３５０kHzの高周波電力を５５Wのパワーで６０秒間供給することにより処理が行われる。
【０１５５】
続いて、図８（ｂ）に示すように、下地絶縁膜１５と第３導電性プラグ３６ａのそれぞれの上にチタン膜を厚さ約２０nmに形成し、このチタン膜を導電性密着膜１６とする。
【０１５６】
この導電性密着膜１６の成膜条件は特に限定されないが、本実施形態では、シリコン基板１とチタンターゲットとの距離が６０mmに設定されたスパッタチャンバを用いて、０．１５Paのアルゴン雰囲気中で基板温度を２０℃にする。そして、２．６kWのDC電力をチャンバに５秒間供給することにより、チタンよりなる導電性密着膜１６を形成する。
【０１５７】
ここで、アンモニアプラズマ処理（図８（ａ）参照）を予め行い、下地絶縁膜１５の表面の酸素原子にNH基を結合させておいたので、下地絶縁膜１５上に堆積したチタン原子は下地絶縁膜１５表面の酸素原子に捕獲され難くい。そのため、チタン原子が下地絶縁膜１５の表面を自在に移動できるようになり、（００２）方向に強く自己配向したチタンよりなる導電性密着膜１６を形成することが可能となる。
【０１５８】
その後に、導電性密着膜１６に対し、窒素雰囲気中において基板温度を６５０℃、処理時間を６０秒とするRTA(Rapid Thermal Anneal)を行う。これにより、チタンよりなる導電性密着膜１６が窒化され、（１１１）方向に配向した窒化チタンで導電性密着膜１６が構成されることになる。
【０１５９】
なお、導電性密着膜１６の材料は窒化チタンに限定されない。導電性密着膜１６は、チタン、窒化チタン、プラチナ、イリジウム、レニウム、ルテニウム、パラジウム、ロジウム及びオスミウムのいずれか、又はこれらの合金で構成され得る。また、酸化プラチナ、酸化イリジウム、酸化ルテニウム、及び酸化パラジウムのいずれかで導電性密着膜１６を構成してもよい。
【０１６０】
次に、図９（ａ）に示すように、この導電性密着膜１６の上に導電性酸素バリア膜１７として窒化チタンアルミニウム（TiAlN）膜を反応性スパッタ法で１００nmの厚さに形成する。
【０１６１】
窒化チタンアルミニウムよりなる導電性酸素バリア膜１７は、酸素透過防止機能に優れており、その下の第３導電性プラグ３６ａが酸化してコンタクト不良が発生するのを防止する役割を担う。
【０１６２】
この導電性酸素バリア膜１７の成膜条件は特に限定されないが、本実施形態では、チタンとアルミニウムとの合金ターゲットを使用し、アルゴンガスと窒素ガスとの混合ガスをスパッタガスとして用いる。そして、アルゴンガスと窒素ガスのそれぞれの流量を４０sccm、１００sccmにし、２５３．３Paの圧力下、４００℃の基板温度、そして１．０ｋＷのスパッタパワーで導電性酸素バリア膜１７を形成する。
【０１６３】
更に、導電性酸素バリア膜１７の材料は窒化チタンアルミニウムに限定されない。導電性酸素バリア膜１７は、窒化チタンアルミニウム、酸窒化チタンアルミニウム（TiAlON）、窒化タンタルアルミニウム（TaAlN）、及び酸窒化タンタルアルミニウム（TaAlON）のいずれかで構成され得る。
【０１６４】
その導電性酸素バリア膜１７は、導電性密着膜１６によって下地との密着強度が高められる。なお、密着強度が問題にならないなら、導電性密着膜１６を省いてもよい。その場合は、第３導電性プラグ３６ａと下地絶縁膜１５のそれぞれの上面に導電性酸素バリア膜１７が直接形成されることになる。
【０１６５】
続いて、図９（ｂ）に示すように、導電性バリア膜１７の上に、スパッタ法により第１導電膜２３としてイリジウム膜を厚さ約１００nmに形成する。このイリジウム膜の成膜条件は特に限定されないが、本実施形態ではスパッタガスとしてアルゴンガスを用い、スパッタ雰囲気に０．５kWのスパッタパワーを印加しながら、０．１１Paの圧力の下で、基板温度を５００℃にしてイリジウム膜を形成する。
【０１６６】
その後に、アルゴン雰囲気中で基板温度を６５０℃以上にするRTAを第１導電膜２３に対して６０秒間行う。このRTAにより、第１導電膜２３と導電性酸素バリア膜１７との密着性が向上すると共に、第１導電膜２３の結晶性も改善される。なお、アルゴン雰囲気に代えて、窒素雰囲気でこのRTAを行ってもよい。
【０１６７】
次に、図１０（ａ）に示す断面構造を得るまでの工程について説明する。
【０１６８】
まず、次に、図１０（ａ）に示すように、第１導電膜２３の上にMOCVD法によりPZT膜を厚さ約８０nmに形成し、このPZT膜を主強誘電体膜２４ｄとする。
【０１６９】
そのMOCVD法は次のようにして行われる。
【０１７０】
まず、不図示の反応容器内のサセプタ上にシリコン基板１を載せる。
【０１７１】
次いで、反応容器内に酸素を導入すると共に、シリコン基板１を昇温し、基板温度を６２０℃程度に安定させる。
【０１７２】
そして、気化されたTHF溶媒を反応容器に導入する。これにより、第１導電膜２３は溶媒ガスの雰囲気に曝されることになる。
【０１７３】
このように、原料ガスの供給前に溶媒ガスを供給することで、気化器や配管等で原料ガスが固化するのを防止でき、配管詰まり等を回避することができる。なお、THFに代えて、気化した酢酸ブチルを溶媒ガスとして用いてもよい。
【０１７４】
更に、Pb、Zr、及びTiの各液体原料を気化器において気化して原料ガスを作製し、各原料ガスを反応容器内に導入することで、PZT膜の成膜を開始する。
【０１７５】
ここで、各液体原料は、例えば、Pb(DPM)2（化学式Pb(C11H19O2)2)）、Zr(dmhd)4（化学式Zr(C9H15O2)4）、及びTi(O−iOr)2(DPM)2（化学式Ti(C3H7O)2(C11H19O2)2）のそれぞれをTHF(Tetra Hydro Furan: C4H8O)溶媒中にいずれも０．３mol／lの濃度で溶解することで作製され得る。また、気化された原料ガスの流量は特に限定されないが、本実施形態では、上記核液体原料を気化器にそれぞれ０．３２６ml／分、０．２００ml／分、及び０．２００ml／分の流量で供給して気化させることにより、Pb、Zr、及びTiの原料ガスを得る。
【０１７６】
そして、圧力が６６５Pa（５Torr）の下で、このような状態を約６２０秒間維持することにより、上記したPZT膜が８０nmの厚さに形成される。
【０１７７】
このようにMOCVD法で形成された主強誘電体膜２４ｄは、成膜の時点で既に結晶化しており、その配向の向きが（１１１）方向に揃っているため、主強誘電体膜２４ｄを結晶化させるための結晶化アニールは不要である。
【０１７８】
また、MOCVD法を用いると、主強誘電体膜２４ｄを薄膜化してもその強誘電体特性が低下しないので、半導体装置の高集積化に有利となる。このような利点は、キャパシタの高集積化に有利な本実施形態のスタック型のFeRAMにおいて特に得られ易い。
【０１７９】
ここで、MOCVD法では、成膜のためにシリコン基板１を高温に加熱することが必要であるが、その熱によって第１導電膜２３の構成元素が主強誘電体膜２４ｄに熱拡散すると、スイッチング電荷量等の主強誘電体膜２４ｄの強誘電体特性が劣化してしまう。このような問題は、第１導電膜２３としてプラチナ膜を形成する場合に顕著に発生するので、プラチナ膜を第１導電膜２３として形成するのは避けた方がよい。
【０１８０】
一方、本実施形態のようにイリジウムで第１導電膜２３を構成すると、熱拡散による主強誘電体膜２４ｄの劣化は殆ど見られない。また、ルテニウムで第１導電膜２３を構成しても、熱拡散に伴う強誘電体膜２４ｄの劣化を防止できる。
【０１８１】
従って、MOCVD法で主強誘電体膜２４ｄを形成する場合は、イリジウム又はルテニウムのいずれかが上面に表出する導電膜を第１導電膜２３として形成するのが好ましい。或いは、SrRuO3及びLaSrCoO3のいずれかが上面に表出した導電膜を第１導電膜２３として形成しても、上記のような主強誘電体膜２４ｄの劣化を防止できる。
【０１８２】
ところで、上記のように主強誘電体膜２４ｄが結晶化していると、その結晶粒を反映した凹凸が主強誘電体膜２４ｄの上面に形成される。そのような凹凸が形成されたままだと、後述の上部電極から主強誘電体膜２４ｄに対して均一に電圧を印加できないという不都合がある。
【０１８３】
そこで、本実施形態では、主強誘電体膜２４ｄの上にゾル・ゲル法で副強誘電体膜２４ｅを約２０nmの厚さに形成し、主強誘電体膜２４ｄの上面の凹凸を副強誘電体膜２４ｅで埋め込むようにする。
【０１８４】
ゾル・ゲル法では、溶液の塗布により膜を形成するので、副強誘電体膜２４ｅの上面に形成される凹凸は、図示のようにMOCVD法で形成された主強誘電体膜２４ｄの上面の凹凸よりも小さくなる。典型的には、主強誘電体膜２４ｄのRMS（表面粗さ）は１０nm程度であるが、副強誘電体膜２４ｅのRMSは６〜７nm程度となる。
【０１８５】
また、ゾル・ゲル法による副強誘電体膜２４ｅの形成は、第１実施形態で説明した第１強誘電体膜２４ｂと同じ条件で行われ、Pb、La、Zr、及びTiの各前駆体を１０重量％の濃度でブタノール溶媒に溶解してなる溶液が使用される。そして、スピンコート法によりこの溶液を主強誘電体膜２４ｄ上に塗布してPLZT塗膜を一層だけ形成した後、常圧の酸素雰囲気中において基板温度を２００〜４５０℃、例えば２４０℃とするベークを約５分間行い、上記の副強誘電体膜２４ｅを得る。
【０１８６】
以上により、主強誘電体膜２４ｄと副強誘電体膜２４ｅとで構成される第１強誘電体膜２４ｂが第１導電膜２３の上に形成されたことになる。
【０１８７】
このうち、ゾル・ゲル法で形成された副強誘電体膜２４ｅは、主強誘電体膜２４ｄの上面の凹凸を埋め込む目的で形成されるため、その厚さを主強誘電体膜２４ｄよりも薄くし、主強誘電体膜２４ｄを主にして第１強誘電体膜２４ｂを構成するのが好ましい。
【０１８８】
なお、ゾル・ゲル法により形成される副強誘電体膜２４ｅはPLZT膜に限定されない。
【０１８９】
PLZTと同様のABO3型ペロブスカイト構造（A＝Bi、Pb、Ba、Sr、Ca、Na、K、及び希土類元素のいずれか一つ、B＝Ti、Zr、Nb、Ta、W、Mn、Fe、Co、及びCrのいずれか一つ）を有する強誘電性材料で副強誘電体膜２４ｅを構成してもよい。
【０１９０】
更に、(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）、SrBi2Ta2O9(SBT)、及びSrBi4Ti4O15等のBi層状構造化合物も副強誘電体膜２４ｅの構成材料として使用し得る。
【０１９１】
また、主強誘電体膜２４ｄについては、MOD(Metal Organic Deposition)法により形成してもよい。
【０１９２】
ここで、ゾル・ゲル法により形成された副強誘電体膜２４ｅは、成膜の時点では結晶化していないので、このままでは強誘電体特性に乏しい。
【０１９３】
そこで、次の工程では、図１０（ｂ）に示すように、酸素含有雰囲気中において副強誘電体膜２４ｅに対して結晶化アニールを行い、副強誘電体膜２４ｅを結晶化させる。
【０１９４】
その結晶化アニールは常圧RTAにより行われる。そして、流量が共に１０００sccmの酸素とアルゴンとをアニール雰囲気中に供給し、３０〜１２０秒、例えば９０秒の処理時間で結晶化アニールを行う。
【０１９５】
また、結晶化アニールの昇温速度も特に限定されないが、本実施形態では昇温速度を４０〜１５０℃／分とする。副強誘電体膜２４ｅの結晶性を向上させるためには、その昇温速度はなるべく速く、例えば１２５℃／分とするのが好ましい。
【０１９６】
また、この結晶化アニールにおける最高基板温度が高すぎると、第１実施形態で説明したSurface Layerが副強誘電体膜２４ｅに形成され、副強誘電体膜２４ｅと主強誘電体膜２４ｄのそれぞれの結晶粒が繋がらなくなる恐れがある。
【０１９７】
従って、Surface Layerの形成を抑えるために、上記の結晶化アニールの最高基板温度の下限を副強誘電体膜２４ｅの結晶化温度とし、且つその上限を結晶化温度よりも６０℃高い温度とするのが好ましい。本実施形態では最高基板温度を５００〜５６０℃、例えば５５０℃とする。
【０１９８】
このように最高基板温度の下限を比較的低温にすることで、副強誘電体膜２４ｅの下面から結晶化が進むようになるので、副強誘電体膜２４ｅの結晶粒が主強誘電体膜２４ｄの結晶粒を引継ぐようになり、各強誘電体膜２４ｄ、２４ｅの間に界面が発生し難くなると共に、副強誘電体膜２４ｅの凹凸も抑えられるようになる。
【０１９９】
続いて、図１１（ａ）に示すように、第１強誘電体膜２４ｂの上に、第２強誘電体膜２４ｃとしてスパッタ法によりPZT膜を形成する。この第２強誘電体膜２４ｃの厚さは、第１強誘電体膜２４ｃよりも薄い１〜５０nm、より好ましくは１０〜３０nmとするのが好ましい。
【０２００】
ここで、第１実施形態で説明したように、第２強誘電体膜２４ｃの成膜時にストロンチウム、カルシウム、ニオブ、イリジウム、及びランタンのいずれかを添加元素として０．１〜５mol%の濃度でPZTに添加することにより、第２強誘電体膜２４ｃの強誘電体特性を向上させるのが好ましい。本実施形態では、カルシウム、ランタン、及びストロンチウムをそれぞれ５mol%、２mol%、及び２．５mol%の濃度でPZTにドープする。
【０２０１】
以上により、第１強誘電体膜２４ｂと第２強誘電体膜２４ｃとで構成される強誘電体膜２４が第１導電膜２３の上に形成されたことになる。
【０２０２】
上記のように第２強誘電体膜２４ｃを第１強誘電体膜２４ｂよりも薄く形成する理由は、第１実施形態で説明したように、強誘電体膜２４の大半の強誘電体特性が第１強誘電体膜２４によって担われており、第２強誘電体膜２４ｃは強誘電体膜２４の上面を平坦化しさえすればよいからである。
【０２０３】
続いて、図１１（ｂ）に示すように、シリコン基板１を加熱しながら強誘電体膜２４の上に第１導電性酸化金属膜２５ｄとしてスパッタ法で酸化イリジウム膜を厚さ約２５nmに形成する。第１実施形態で説明したように、このようにシリコン基板１を加熱するスパッタ法で形成された酸化イリジウム膜は、結晶化のためのプロセスを行わなくても、成膜の時点で既に結晶化している。
【０２０４】
その第１導電性酸化金属膜２５ｄの成膜条件は特に限定されない。本実施形態では、基板温度を３００℃に保持しながら、イリジウムターゲットを用いて、流量が１４０sccmの酸素と流量が６０sccmのアルゴンガスとの混合ガスをスパッタガスとして用い、更にスパッタパワーを１kW〜２kWとする。
【０２０５】
ここで、強誘電体膜２４は、第１導電性酸化金属膜２５ｄをスパッタ法で形成した際に、スパッタガスによってダメージを受けていると共に膜中の酸素濃度が欠乏し、その強誘電体特性が劣化している恐れがある。
【０２０６】
そこで、上記の第１導電性酸化金属膜２５ｄを形成した後に、アルゴンと酸素との混合雰囲気中でRTAを行うことにより、スパッタにより受けた強誘電体膜２４のダメージを回復させると共に、第１強誘電体膜２４の酸素欠損を補償する。
【０２０７】
このRTAの条件は特に限定されない。本実施形態では、基板温度を７２５℃にし、処理時間を６０秒とする。また、アルゴンと酸素の流量をそれぞれ２０００sccm、２０sccmとする。第１実施形態と同様に、このRTAにおける酸化性ガスとしては、酸素ガスの他に、オゾンガス又は二酸化窒素ガスもある。
【０２０８】
ここで、第１導電性酸化金属膜２５ｄが成膜の時点で結晶化しているため、その結晶粒を反映して第１導電性酸化金属膜２５ｄと強誘電体膜２４との界面には凹凸が形成されているが、このRTAによってその凹凸が平坦化されるという利点も得られる。
【０２０９】
次に、基板温度を室温に維持しながら、スパッタ法により第１導電性酸化金属膜２５ｄの上に第２導電性酸化金属膜２５ｅとして酸化イリジウム膜を厚さ約１００〜３００nm、例えば２００nmに形成する。その第２導電性酸化金属膜２５ｅは、圧力が０．８Paのアルゴン雰囲気中、スパッタパワーを１．０kWにし、成膜時間を７９秒とすることで形成される。
【０２１０】
ここで、高い成膜温度で結晶化された第１導電性酸化金属膜２５ｄとは異なり、基板温度を室温とするスパッタ法で形成された第２導電性酸化金属膜２５ｅはアモルファス状態になる。
【０２１１】
この第２導電性酸化金属膜２５ｅは強誘電体膜２４の劣化を防止するために形成されるものであり、第２導電性酸化金属膜２５ｅを構成する酸化イリジウムの酸化数をなるべく大きくし、第２導電性酸化金属膜２５ｅの水分に対する還元作用を抑えるのが好ましい。このように酸化数を大きくするには、第１導電性酸化金属膜２５ｄの成膜時と比較して、スパッタガスにおける酸素の流量比を高めればよい。これにより、イリジウムターゲットから飛来したイリジウム粒がスパッタ雰囲気中において十分に酸化され、化学量論的組成（IrO2）に近い酸化数の酸化イリジウム膜を形成することができる。
【０２１２】
このような第２導電性酸化金属膜２５ｅと第１導電性酸化金属膜２５ｄにより、図示のように導電性酸化金属膜２５ｂが構成される。
【０２１３】
なお、第１、第２導電性酸化金属膜２５ｄ、２５ｅの構成材料は酸化イリジウムに限定されない。第１、第２導電性酸化金属膜２５ｄ、２５ｅは、イリジウム、ルテニウム、ロジウム、レニウム、及びオスミウムのいずれかの酸化物で構成され得る。更に、これらの酸化物を積層して導電性酸化金属膜２５ｂとしてもよい。
【０２１４】
続いて、図１２（ａ）に示すように、導電性酸化金属膜２５ｂの上に、導電性向上膜２５ｃとしてイリジウム膜をスパッタ法により厚さ５０nm〜１００nmに形成する。そのスパッタ法は、圧力が１Paのアルゴン雰囲気中で行われ、１．０kWのスパッタパワーがスパッタ雰囲気に投入される。
【０２１５】
導電性向上膜２５ｃは、その下の導電性酸化金属膜２５ｂと共に第２導電膜２５を構成し、導電性酸化金属膜２５ｂだけでは不足しがちな第２導電膜２５の導電性を補う役割を担う。
【０２１６】
導電性向上膜２５ｃはイリジウム膜に限定されない。導電性向上膜２５ｃは、イリジウム、プラチナ、ルテニウム、ロジウム、レニウム、オスミウム、及びパラジウムのいずれか、又はこれらの酸化物で構成され得る。
【０２１７】
この後に、シリコン基板１の背面を洗浄する。
【０２１８】
次に、図１２（ｂ）に示すように、第２導電膜２５の上にスパッタ法により窒化チタン膜を形成し、その窒化チタン膜を第１マスク材料層２６とする。
【０２１９】
更に、TEOSガスを使用するプラズマCVD法を用いて、第１マスク材料層２６の上に第２マスク材料層２７として酸化シリコン膜を形成する。
【０２２０】
次いで、図１３（ａ）に示すように、第２マスク材料層２７を島状にパターニングすることにより第２ハードマスク２７ａを形成する。
【０２２１】
次に、図１３（ｂ）に示す断面構造を得るまでの工程について説明する。
【０２２２】
まず、第２ハードマスク２７ａをマスクにして第１マスク材料層２６をエッチングすることにより第１ハードマスク２６ａを形成する。
【０２２３】
次いで、第１、第２ハードマスク２６ａ、２７ａで覆われていない部分の各膜２３〜２５をドライエッチングによりパターニングする。
【０２２４】
これにより、第１導電膜２３、強誘電体膜２４、及び第２導電膜２５はそれぞれ下部電極２３ａ、キャパシタ誘電体膜２４ａ、及び上部電極２５ａとなり、これらによって強誘電体キャパシタQが構成される。
【０２２５】
そのドライエッチングのガスは特に限定されないが、第１導電膜２３と第２導電膜２５に対するエッチングガスとしてはHBrと酸素との混合ガスが使用される。一方、強誘電体膜２４に対するエッチングガスとしては塩素とアルゴンとの混合ガスが使用される。なお、これらのガスにC4F8ガスを添加してもよい。
【０２２６】
また、この第１導電膜２３用のエッチングガスに対して導電性酸素バリア膜１７はエッチング耐性を有するので、キャパシタQを形成した後でも導電性密着膜１６の全面に導電性酸素バリア膜１７は残存する。
【０２２７】
このようにして形成されたキャパシタQは、導電性酸素バリア膜１７、導電性密着膜１６、及び第３導電性プラグ３６ａを介して第１導電性プラグ３２ａと電気的に接続される。
【０２２８】
続いて、図１４（ａ）に示すように、過酸化水素（H2O2）、アンモニア、及び水の混合溶液をエッチング液として用い、酸化シリコンよりなる第２ハードマスク２７ａをウエットエッチングにより除去する。なお、ドライエッチングにより第２ハードマスク２７ａを除去してもよい。
【０２２９】
次に、図１４（ｂ）に示す断面構造を得るまでの工程について説明する。
【０２３０】
まず、第１ハードマスク２６ａをマスクとして用いながら、導電性密着膜１６と導電性酸素バリア膜１７とをエッチングし、これらの膜をキャパシタQの下にのみ残す。このエッチングはドライエッチングにより行われ、そのエッチングガスとしては例えばアルゴンと塩素との混合ガスが使用される。
【０２３１】
また、このエッチングガスに対し第１ハードマスク２６ａもエッチングされるため、エッチングの終了時には第１ハードマスク２６ａは除去され、上部電極２５ａの上面が露出する。
【０２３２】
続いて、図１５（ａ）に示すように、キャパシタQを覆うアルミナ膜を厚さ約２０nmに形成し、そのアルミナ膜を第１キャパシタ保護絶縁膜３９とする。第１キャパシタ保護絶縁膜３９を構成するアルミナは、水素の透過防止能力に優れているため、外部の水素はこの第１キャパシタ保護絶縁膜３９によってブロックされ、水素によるキャパシタ誘電体膜２４ａの劣化を防止することができる。
【０２３３】
ここで、キャパシタ誘電体膜２４ａは、キャパシタQを形成する際のドライエッチング（図１３（ｂ）参照）や、スパッタ法による第１キャパシタ保護絶縁膜３９の成膜によってダメージを受けている。
【０２３４】
そこで、このダメージからキャパシタ誘電体膜２４ａを回復させる目的で、図１５（ｂ）に示すように、酸素含有雰囲気中においてキャパシタ誘電体膜２４ａに対して回復アニールを施す。この回復アニールの条件は特に限定されないが、本実施形態では、炉内において基板温度を５５０℃〜７００℃、例えば６５０℃とし、約６０分間行われる。
【０２３５】
続いて、図１６（ａ）に示すように、第１キャパシタ保護絶縁膜３９の上に、CVD法によりアルミナ膜を厚さ約２０nmに形成し、このアルミナ膜を第２キャパシタ保護絶縁膜４０とする。
【０２３６】
次に、図１６（ｂ）に示す断面構造を得るまでの工程について説明する。
【０２３７】
まず、TEOSガスを反応ガスとするプラズマCVDにより、第２キャパシタ保護絶縁膜４０の上に第２層間絶縁膜４１として酸化シリコン膜を形成する。その反応ガスには、酸素ガスとヘリウムガスも含まれる。また、第２層間絶縁膜４１の膜厚は特に限定されないが、本実施形態では、シリコン基板１の平坦面上での厚さを１５００nmとする。
【０２３８】
なお、酸化シリコン膜に代えて、絶縁性の無機膜を第２層間絶縁膜４１として形成してもよい。
【０２３９】
その後に、CMP法により第２層間絶縁膜４１の表面を研磨して平坦化する。
【０２４０】
更に、第２層間絶縁膜４１に対する脱水処理として、第２層間絶縁膜４１の表面をN2Oプラズマに曝す。このN2Oプラズマにより、第２層間絶縁膜４１内に残留する水分が除去されると共に、第２層間絶縁膜４１への水分の再吸収が防止される。
【０２４１】
なお、この脱水処理としてN2プラズマ処理を行ってもよい。
【０２４２】
続いて、第２層間絶縁膜４１の上に、スパッタ法により平坦なアルミナ膜を厚さ約２０nm〜１００nmに形成し、そのアルミナ膜を第３キャパシタ保護絶縁膜４２とする。この第３キャパシタ保護絶縁膜４２は、平坦化された第２層間絶縁膜４１上に形成されるため優れたカバレッジ特性が要求されず、上記のように安価なスパッタ法で形成される。但し、第３キャパシタ保護絶縁膜４２の成膜方法はスパッタ法に限定されず、CVD法であってもよい。
【０２４３】
その後に、図１７（ａ）に示すように、TEOSガスを使用するプラズマCVD法を用いて、第３キャパシタ保護絶縁膜４２の上に、キャップ絶縁膜４３として酸化シリコン膜を３００nm〜５００nm程度の厚さに形成する。なお、このキャップ絶縁膜４３として、酸窒化シリコン膜又は窒化シリコン膜を形成してもよい。
【０２４４】
次に、図１７（ｂ）に示す断面構造を得るまでの工程について説明する。
【０２４５】
まず、第１〜第３キャパシタ保護絶縁膜３９、４０、４２、第２層間絶縁膜４１、キャップ絶縁膜４３をパターニングすることにより、上部電極２５ａ上のこれらの膜に第２ホール４１ａを形成する。
【０２４６】
次いで、ここまでの工程でキャパシタ誘電体膜２４ａが受けたダメージを回復させるため、不図示の炉内にシリコン基板１を入れ、酸素雰囲気中で基板温度を５５０℃とする回復アニールを約４０分間行う。
【０２４７】
次に、第２導電性プラグ３２ｂの上の第１〜第３キャパシタ保護絶縁膜３９、４０、４２、第２層間絶縁膜４１、キャップ絶縁膜４３、下地絶縁膜１５、及び酸化防止絶縁膜１４をパターニングして、これらの膜に第３ホール４１ｂを形成する。
【０２４８】
なお、このパターニングの際、第２ホール４１ａは、レジストパターンで覆われており、そのレジストパターンによってエッチング雰囲気から保護されている。
【０２４９】
ここで、もし、これらのホール４１ａ、４１ｂを同時に形成しようとすると、深い第３ホール４１ｂが開口されるまで第２ホール４１ａ内の上部電極２５ａが長時間にわたってエッチング雰囲気に曝され、キャパシタ誘電体膜２４ａが劣化するという問題が発生する。
【０２５０】
本実施形態では、上記のように深さの異なる第２、第３ホール４１ａ、４１ｂを別々に形成するので、このような問題を回避することができる。
【０２５１】
更に、第２ソース／ドレイン領域８ｂ上の第２導電性プラグ３２ｂは、本工程が終了するまで、酸化防止絶縁膜１４によって覆われているので、第２導電性プラグ３２ｂを構成するタングステンが酸化してコンタクト不良を起こすのが防止される。
【０２５２】
続いて、キャップ絶縁膜４３上と第２、第３ホール４１ａ、４１ｂ内に、グルー膜としてスパッタ法によりチタン膜と窒化チタン膜とをこの順に形成する。
【０２５３】
なお、窒化チタン膜についてはMOCVD法で形成してもよい。その場合、窒化チタン膜から炭素を除去するため、窒素と水素とをプラズマ化してなる雰囲気中で窒化チタン膜をアニールするのが好ましい。このように水素含有雰囲気中でアニールを行っても、上部電極２５ａの最上層に形成されたイリジウムよりなる導電性向上膜２５ｃ（図１５（ａ）参照）が水素をブロックするので、水素によって導電性酸化金属膜２５ｂが還元されることは無い。
【０２５４】
更に、CVD法によりグルー膜の上にタングステン膜を形成し、このタングステン膜で第２、第３ホール４１ａ、４１ｂを完全に埋め込む。
【０２５５】
そして、キャップ絶縁膜４３上の不要なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第２、第３ホール４１ａ、４１ｂ内にのみ第４、第５導電性プラグ４７ａ、４７ｂとして残す。
【０２５６】
これらのプラグのうち、第４導電性プラグ４７ａは、キャパシタQの上部電極２５ａと電気的に接続される。一方、第５導電性プラグ４７ｂは、第２導電性プラグ３２ｂに電気的に接続され、その第２導電性プラグ３２ｂと共にビット線の一部を構成する。
【０２５７】
その後に、図１８に示すように、キャップ絶縁膜４３と各導電性プラグ４７ａ、４７ｂのそれぞれの上にスパッタ法で金属積層膜を形成し、この金属積層膜をパターニングして一層目金属配線４９ａとビット線用の導電性パッド４９ｂとを形成する。
【０２５８】
その金属積層膜として、厚さ６０nmのチタン膜、厚さ３０nmの窒化チタン膜、厚さ３６０nmの銅含有アルミニウム膜、厚さ５nmのチタン膜、及び厚さ７０nmの窒化チタン膜をこの順に形成する。
【０２５９】
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
【０２６０】
この後は、金属配線と層間絶縁膜とを積層し、五層目金属配線まで形成する工程を行うが、その詳細については省略する。
【０２６１】
上記した本実施形態では、図１８の点線円内に示したように、MOCVD法で形成された主強誘電体膜２４ｄの上に、ゾル・ゲル法により副強誘電体膜２４ｅを形成し、これらの膜で第１強誘電体膜２４ｂを構成した。
【０２６２】
このうち、MOCVD法で形成された主強誘電体膜２４ｄは、薄膜化してもスイッチング電荷量等の強誘電体特性が低下し難いのでFeRAMの微細化に寄与する。
【０２６３】
一方、ゾル・ゲル法で形成された副強誘電体膜２４ｅは、PZT結晶粒に起因して主強誘電体膜２４ｄの上面に形成された凹凸を埋め込むことで、上部電極２５ａからキャパシタ誘電体膜２４ａに均一に電圧が印加されるようにする役割を担う。
【０２６４】
更に、第１実施形態と同様に、第１強誘電体膜２４ｂの上にスパッタ法により第２強誘電体膜２４ｃを形成したため、第２強誘電体膜２４ｃと第１導電性酸化金属膜２５ｄとの界面が実質的に平坦になる。これにより、各膜２４ｃ、２４ｄの相互拡散による常誘電体層が該界面に形成され難くなるので、上記の常誘電体層が強誘電体膜２４において占める割合を低減でき、キャパシタQのスイッチング電荷量が大きくなる。
【０２６５】
しかも、第２強誘電体膜２４ｃの上に形成される第１導電性酸化金属膜２５ｄが成膜の時点で結晶化しているので、第２強誘電体膜２４ｃと第１導電性酸化金属膜２５ｄとの界面が安定する。これにより、各膜２４ｃ、２５ｄの相互拡散に伴う界面層の形成をより効果的に防止することができるため、キャパシタQのスイッチング電荷量を更に大きくし易くなる。
【０２６６】
本願発明者は、本実施形態に従って形成されたキャパシタQにおいて、スイッチング電荷量等の強誘電体特性が実際に向上することを確かめるべく、以下のような調査を行った。
【０２６７】
図１９は、一層目金属配線４９ａまで形成した場合におけるキャパシタQのスイッチング電荷量Qswを示すグラフである。
【０２６８】
なお、スイッチング電荷量Qswは次の式（１）で定義される。
【０２６９】
【数１】
2008124331.tif 000003
ここで、式（１）におけるP、U、N、Dは、図２０の強誘電体のヒステリシスループにおいて次のように定義される。
【０２７０】
P=Pmax−Prmin
U=Pmax−Prmax
N=Prmax−Pmin
D=Prmin−Pmin
但し、Pmax(Pmin)は最大（最小）分極電荷量、Prmax(Prmin)は最大（最小）残留分極電荷量である。
【０２７１】
図１９における調査では、本実施形態に従って、一辺の長さが０．７μmの正方形の平面形状のキャパシタを５１５２個集積形成した。図１９のグラフの各頂点は、シリコン基板の面内５６ポイントでの値を示している。
【０２７２】
更に、この調査では、比較例として、スパッタ法による第２強誘電体膜２４ｃを形成せずに、第１強誘電体膜２４ｂのみでキャパシタ誘電体膜２４ａを構成したサンプルについても調査した。
【０２７３】
図１９に示されるように、スパッタ法で第２強誘電体膜２４ｃを形成する本実施形態では、比較例よりもスイッチング電荷量が増加している。このことから、スパッタ法で第２強誘電体膜２４ｃを形成することが実際に強誘電体特性の向上に寄与していることが確認された。
【０２７４】
図２１は、図１９と同じサンプルについて、スイッチング電荷量のアシンメトリーASYMを調査して得られたグラフである。
【０２７５】
なお、アシンメトリーASYMは次の式（２）によって定義される。
【０２７６】
【数２】
2008124331.tif 000004
アシンメトリーは、ヒステリシスループの対称性を表す指標であって、０に近い程インプリント特性が良好であることを示す。
【０２７７】
図２１に示されるように、本実施形態では、比較例よりもアシンメトリーが０に近い。この結果より、スパッタ法で第２強誘電体膜２４ｃを形成することが、キャパシタQのヒステリシス特性を向上させることが分かった。
【０２７８】
図２２は、図１９と同じサンプルについて、各キャパシタのリーク電流密度を調査して得られたグラフである。
【０２７９】
なお、図２２における「LCAPF+3V」と「LCAPF-3V」は、それぞれ下部電極２３ａを基準にして上部電極２５ａに＋３Ｖと−３Ｖの電圧を印加したことを示す。
【０２８０】
図２２に示されるように、スパッタ法で第２強誘電体膜２４ｃを形成する本実施形態の方が、比較例よりもリーク電流密度が低くなる。これは、リークパスの一因となる第１強誘電体膜２４ｂの結晶粒界が、第２強誘電体膜２４ｃを形成する際にアモルファスなPZTにより埋め込まれるためであると考えられる。
【０２８１】
一方、図２３は、一辺の長さが５０μmである正方形の平面形状のキャパシタを孤立して複数形成した場合において、シリコン基板の面内５６ポイントにおけるリーク電流密度を調査して得られたグラフである。
【０２８２】
なお、同図の比較例は、第１強誘電体膜２４ｂのみを形成し、スパッタ法による第２強誘電体膜２４ｃを形成せずに、キャパシタを孤立して複数形成したサンプルでの値を示す。
【０２８３】
図２３に示されるように、このようにキャパシタを孤立して形成する場合であっても、比較例よりも本実施形態の方がリーク電流密度が低くなる。
【０２８４】
図２４は、図１９で説明したスイッチング電荷量についての調査を、五層目金属配線まで形成した場合に行って得られたグラフである。
【０２８５】
同図に示されるように、実際の製品に採用される五層目金属配線まで形成しても、比較例よりも本実施形態の方がスイッチング電荷量が大きくなる。
【０２８６】
また、図２５は、図２１で説明したスイッチング電荷量のアシンメトリーについての調査を、五層目金属配線まで形成した場合に行って得られたグラフである。
【０２８７】
これに示されるように、アシンメトリーについても、五層目金属配線まで形成するか否かによらず、本実施形態の方が比較例よりも０に近くなる。
【０２８８】
図２６は、図２３で説明したリーク電流密度についての調査を、五層目金属配線まで形成した場合に行って得られたグラフである。
【０２８９】
図２６に示されるように、キャパシタを孤立して形成する場合であっても、やはり本実施形態におけるリーク電流密度は比較例よりも小さくなる。
【０２９０】
図２７は、図２２で説明したリーク電流密度についての調査を、五層目金属配線まで形成した場合に行って得られたグラフである。
【０２９１】
図２７に示されるように、複数のキャパシタを集積形成する場合は、比較例よりもリーク電流密度が大きくなるポイントがある。これは、シリコン基板の周辺におけるキャパシタの一括エッチング（図１３（ｂ）参照）の不均一性によるものと考えられる。これらのポイント以外では、本実施形態の方が比較例よりもリーク電流密度が少なくなり、スパッタ法により第２強誘電体膜２４ｃを形成することによる効果が覗える。
【０２９２】
図２８は、五層目金属配線まで形成した場合における、キャパシタへの印加電圧とスイッチング電荷量との関係を調査して得られたグラフである。なお、キャパシタへの印加電圧とは、上部電極２５ａと下部電極２３ａとの間の電圧を指す。
【０２９３】
また、この調査は、孤立した複数のキャパシタを形成して行われた。そして、比較例として、第２強誘電体膜２４ｃを形成しないサンプルについての調査結果も併記した。
【０２９４】
図２８に示されるように、本実施形態では、低電圧から飽和電圧にわたって比較例よりも高いスイッチング電荷量が得られたと共に、グラフの勾配も大きくなった。このことから、本実施形態のようにスパッタ法により第２強誘電体膜２４ｃを形成することが、低電圧動作が可能な次世代のFeRAMに好適であることが確かめられた。
【０２９５】
一方、図２９は、図２８と同じ調査を、５１５２個のキャパシタが集積形成されたサンプルについて行って得られたグラフである。
【０２９６】
図２９に示されるように、キャパシタを集積形成する場合であっても、やはり本実施形態の方が比較例よりもスイッチング電荷量が大きくなる。
【０２９７】
図１９〜図２９を参照して説明したように、スパッタ法で第２強誘電体膜２４ｃを形成する本実施形態の方が比較例よりもキャパシタの特性が良好となった。この理由は次のように考えられる。
【０２９８】
すなわち、比較例では、ゾル・ゲル法で形成された副強誘電体膜２４ｅと第１導電性酸化金属膜２５ｄとの界面を制御することができない。そのため、これらの膜２４ｅ、２５ｄの相互拡散に伴う常誘電体層が上記の界面に厚く形成されるため、強誘電体膜２４に印加される電圧がその常誘電体層に印加されてしまい、強誘電体膜２４に印加される正味の電圧が低下してしまう。つまり、キャパシタ誘電体膜２４ａの最上層としてゾル・ゲル法により形成された膜を採用したのでは、上部電極２５ａとキャパシタ誘電体膜２４ａとの界面で不必要に電圧が吸収されてしまう。
【０２９９】
一方、本実施形態では、ゾル・ゲル法で形成された副強誘電体膜２４ｅをキャパシタ誘電体膜２４ａの最上層とせず、スパッタ法で形成された第２強誘電体膜２４ｃを最上層とした。これにより、上部電極２５ａとキャパシタ誘電体膜２４ａとの界面を制御することが可能となり、該界面に形成される常誘電体層が薄くなる。その結果、キャパシタに印加された電圧の大部分をキャパシタ誘電体膜２４ａに印加することが可能となり、図１９〜図２９の各調査結果のように、スイッチング電荷量、リーク電流密度、及びアシンメトリー等のキャパシタの強誘電体特性が良好となる。
【０３００】
（３）第３実施形態
図３０〜図３５は、本発明の第３実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第２実施形態で説明した要素には第２実施形態と同じ符号を付し、以下ではその説明を省略する。
【０３０１】
第２実施形態の図７（ｃ）の工程では、グルー膜３５とプラグ用導電膜３６とをCMP法により研磨することで第３導電性プラグ３６ａを形成した。
【０３０２】
しかしながら、そのCMPで使用されるスラリに対し、グルー膜３５とプラグ用導電膜３６の研磨速度は下地の下地絶縁膜１５よりも速いので、CMPを終了した時点で第３導電性プラグ３６ａと下地絶縁膜１５のそれぞれの上面の高さを合わせるのは難しい。
【０３０３】
そのため、実際には、図３０（ａ）に示されるように、上記のCMPの後には下地絶縁膜１５にリセス１５ｂが形成され、第３導電性プラグ３６ａの上面の高さが下地絶縁膜１５のそれよりも低くなる。そのリセス１５ｂの深さは２０〜５０nmであり、典型的には５０nm程度になる。
【０３０４】
ところが、このようなリセス１５ｂが存在すると、下部電極２３ａとキャパシタ誘電体膜２４ａの配向が乱れ、キャパシタ誘電体膜２４ａの強誘電体特性が劣化するという問題が発生する。
【０３０５】
この問題を解決するため、本実施形態では以下のような工程を行う。
【０３０６】
まず、図３０（ｂ）に示すように、下地絶縁膜１５に対してアンモニアプラズマ処理を行い、下地絶縁膜１５の表面の酸素原子にNH基を結合させる。
【０３０７】
このアンモニアプラズマ処理は、例えばシリコン基板１に対して約９mm（３５０mils）だけ離れた位置に対向電極を有する平行平板型のプラズマ処理装置が使用される。そして、２６６Pa（２Torr）の圧力下において基板温度を４００℃に保持しながら、チャンバ内にアンモニアガスを３５０sccmの流量で供給し、シリコン基板１側に１３．５６MHzの高周波電力を１００Wのパワーで、また上記の対向電極に３５０kHzの高周波電力を５５Wのパワーで６０秒間供給することにより処理が行われる。
【０３０８】
次に、図３１（ａ）に示すように、下地絶縁膜１５と第３導電性プラグ３６ａの上に平坦化用導電膜５０としてチタン膜を１００〜３００nm、例えば約１００nmに形成し、この平坦化用導電膜５０でリセス１５ｂを完全に埋め込む。
【０３０９】
この平坦化用導電膜５０の成膜条件は特に限定されないが、本実施形態では、シリコン基板１とチタンターゲットとの距離が６０mmに設定されたスパッタ装置を用い、圧力が０．１５Paのアルゴン雰囲気において、２．６kWのスパッタ用のDCパワーを３５秒間印加し、基板温度が室温（２０℃）の条件下において平坦化用導電膜５０を形成する。
【０３１０】
また、平坦化用導電膜５０を形成する前に、アンモニアプラズマ処理（図３０（ｂ））により下地絶縁膜１５の表面の酸素原子にNH基を結合させておいたので、下地絶縁膜１５上に堆積したチタン原子は酸素原子に捕獲され難くい。その結果、チタン原子が下地絶縁膜１５の表面を自在に移動できるようになり、（００２）方向に強く自己配向したチタンよりなる平坦化用導電膜５０を形成することが可能となる。
【０３１１】
なお、平坦化用導電膜５０はチタン膜に限定されず、タングステン膜、シリコン膜、及び銅膜のいずれかを平坦化用導電膜５０として形成してもよい。
【０３１２】
その後に、平坦化用導電膜５０に対し、窒素雰囲気中で基板温度を６５０℃とするRTAを行うことで、チタンよりなる平坦化用導電膜５０を窒化して、（１１１）方向に配向した窒化チタンで平坦化用導電膜５０を構成する。
【０３１３】
ここで、第３導電性プラグ３６ａの周囲の下地絶縁膜１５に既述のように形成されたリセス１５ｂを反映して、上記の平坦化用導電膜５０の上面には凹部が形成される。しかし、このような凹部が形成されていると、平坦化用導電膜５０の上方に後で形成される強誘電体膜の結晶性が劣化する恐れがある。
【０３１４】
そこで、本実施形態では、図３０（ｂ）に示すように、CMP法により平坦化用導電膜５０の上面を研磨して平坦化し、上記した凹部を除去する。このCMPで使用されるスラリは特に限定されないが、本実施形態ではCabot Microelectronics Corporation製のSSW2000を使用する。
【０３１５】
なお、CMP後の平坦化用導電膜５０の厚さは、研磨誤差に起因して、シリコン基板の面内や、複数のシリコン基板間でばらつく。そのばらつきを考慮して、本実施形態では、研磨時間を制御することにより、CMP後の平坦化用導電膜５０の厚さの目標値を５０〜１００nm、より好ましくは５０nmとする。
【０３１６】
ところで、上記のように平坦化用導電膜５０に対してCMPを行った後では、平坦化用導電膜５０の上面付近の結晶が研磨によって歪んだ状態となっている。しかし、このように結晶に歪が発生している平坦化用導電膜５０の上方にキャパシタの下部電極を形成すると、その歪みを下部電極が拾ってしまって下部電極の結晶性が劣化し、ひいてはその上の強誘電体膜の強誘電体特性が劣化することになる。
【０３１７】
このような不都合を回避するために、次の工程では、図３２（ａ）に示すように、平坦化用導電膜５０の上面をアンモニアプラズマに曝すことで、平坦化用導電膜５０の結晶の歪みがその上の膜に伝わらないようにする。
【０３１８】
次に、図３２（ｂ）に示すように、上記のアンモニアプラズマ処理によって結晶の歪みが解消された平坦化用導電膜５０の上に、スパッタ法で導電性密着膜５１としてイリジウム膜を形成する。その導電性密着膜５１は、上下の膜同士の密着強度を高める膜として機能し、その厚さはなるべく薄く、例えば２０nm以下、より好ましくは５nm〜１０nmの厚さに形成するのが望ましい。
【０３１９】
続いて、第２実施形態で説明した図８（ｂ）〜図１２（ａ）の工程を行うことにより、図３３（ａ）に示すように、各膜１６、１７、２３〜２５を積層する。
【０３２０】
なお、この工程では、第２実施形態と同じように、主強誘電体膜２４ｄと副強誘電体膜２４ｅとで第１強誘電体膜２４ｂを構成する。このうち、主強誘電体膜２４ｄはMOCVDにより形成され、副強誘電体膜２４ｅはゾル・ゲル法により形成される。
【０３２１】
そして、この第１強誘電体膜２４ｂの上にスパッタ法で第２強誘電体膜２４ｃを形成することで、図１９〜図２９に示したような良好な強誘電体特性を持った強誘電体膜２４を形成する。
【０３２２】
また、導電性酸化金属膜２５ｂとしては、スパッタ法により酸化イリジウムよりなる第１、第２導電性酸化金属膜２５ｄ、２５ｅ（図１１（ｂ）参照）の積層膜を形成する。このうち、第１導電性酸化金属膜２５ｄは成膜の時点で既に結晶化しており、その成膜後に、第２実施形態と同じ条件を用いて酸化性ガス含有雰囲気中でRTAを行うことにより、強誘電体膜２４ｃの酸素欠損を補う。
【０３２３】
続いて、図１２（ｂ）及び図１３（ａ）で説明した工程を行うことにより、図３３（ｂ）に示すように、第２導電膜２５の上に第１マスク材料層２６と第２ハードマスク２７ａとを形成する。
【０３２４】
次に、図３４（ａ）に示すように、第２ハードマスク２７ａをマスクにして第１マスク材料層２６をエッチングすることにより第１ハードマスク２６ａを形成する。
【０３２５】
その後、第１、第２ハードマスク２６ａ、２７ａで覆われていない部分の第２導電膜２５、強誘電体膜２４、及び第１導電膜２３をドライエッチングする。これにより、下部電極２５ａ、キャパシタ誘電体膜２４ａ、及び上部電極２３ａを備えたキャパシタQが形成される。
【０３２６】
そのエッチングでは、第１実施形態と同様に、第１導電膜２３と第２導電膜２５に対するエッチングガスとしてHBrと酸素との混合ガスを使用し、強誘電体膜２４に対するエッチングガスとして塩素とアルゴンとの混合ガスを使用する。
【０３２７】
続いて、図３４（ｂ）に示すように、過酸化水素、アンモニア、及び水の混合溶液をエッチング液とするウエットエッチングにより、酸化シリコンよりなる第２ハードマスク２７ａを除去する。なお、ドライエッチングにより第２ハードマスク２７ａを除去してもよい。
【０３２８】
次に、図３５（ａ）に示す断面構造を得るまでの工程について説明する。
【０３２９】
まず、第１ハードマスク２６ａをマスクとして用いながら、導電性酸素バリア膜１７、下地導電膜１６、導電性密着膜５１、及び平坦化用導電膜５０をエッチングし、これらの膜をキャパシタQの下にのみ残す。このエッチングはドライエッチングにより行われ、そのエッチングガスとしては例えばアルゴンと塩素との混合ガスが使用される。
【０３３０】
また、このエッチングガスに対し第１ハードマスク２６ａもエッチングされるため、エッチングの終了時には第１ハードマスク２６ａは除去され、上部電極２５ａの上面が露出する。
【０３３１】
この後は、第１実施形態で説明した図１５（ａ）〜図１８の工程を行うことにより、図３５（ｂ）に示すような本実施形態に係る半導体装置の基本構造を完成させる。
【０３３２】
以上説明した本実施形態によれば、図３１（ａ）を参照して説明したように、CMPにより第３導電性プラグ３６ａの周囲に発生したリセス１５ｂを平坦化用導電膜５０で埋め込み、更にCMPによりその平坦化用導電膜５０を平坦化した。
【０３３３】
これにより、平坦化導電膜５０の上方に形成される下部電極２３ａ（図３５（ｂ）参照）の平坦性が良好になり、下部電極２３ａの配向が良好になる。そして、下部電極２３ａの配向の作用によりキャパシタ誘電体膜２４ａの配向も向上し、スイッチング電荷量等のキャパシタ誘電体膜２４ａの強誘電体特性が高められる。
【０３３４】
（４）第４実施形態
図３６は、本実施形態に係る半導体装置の断面図である。
【０３３５】
本実施形態が第２実施形態と異なる点は、本実施形態では図３１（ｂ）のCMP工程において下地絶縁膜１５の上面から平坦化用導電膜５０を除去し、リセス１５ｂ内の第３導電性プラグ３６ａ上にのみ平坦化用導電膜５０を残す点である。これ以外の点は、本実施形態も第２実施形態も同じである。
【０３３６】
このようにCMPにより下地絶縁膜１５の上面から平坦化用導電膜５０を完全に除去しても、平坦化用導電膜５０の膜厚が薄いため、CMP時のオーバー研磨量は少なくて済み、リセス１５ｂ内に残された平坦化用導電膜５０の上面には凹部が殆ど形成されない。従って、平坦化用導電膜５０と下地絶縁膜１５のそれぞれの上面が平坦な連続面となるため、下部電極２３ａとキャパシタ誘電体膜２４ａの結晶性が良好になる。
【０３３７】
（５）第５実施形態
図３７〜図４４は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第２実施形態で説明した要素には第２実施形態と同じ符号を付し、以下ではその説明を省略する。
【０３３８】
最初に、図３７（ａ）に示す断面構造を得るまでの工程について説明する。
【０３３９】
まず、第２実施形態の図７（ａ）で説明した工程に従い、シリコン基板１の上にカバー絶縁膜１０と第１層間絶縁膜１１とを形成する。そして、これらの絶縁膜をパターニングすることにより、第１ソース／ドレイン領域８ａの上にコンタクトホールを形成する。
【０３４０】
更に、このコンタクトホール内にグルー膜とタングステン膜とを順に形成した後、第１層間絶縁膜１１上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール内にのみ第１導電性プラグ３２ａとして残す。
【０３４１】
次に、図３７（ｂ）に示すように、第１層間絶縁膜１１と第１導電性プラグ３２ａのそれぞれの上にチタン膜を厚さ約２０nmに形成し、このチタン膜を下地導電膜１６とする。
【０３４２】
なお、この下地導電膜１６を形成する前に、第１層間絶縁膜１１と第１導電性プラグ３２ａのそれぞれの上面に対しアンモニアプラズマ処理を予め行ってもよい。このアンモニアプラズマ処理を行うことで、第１層間絶縁膜１１上に堆積したチタン原子が絶縁膜１１表面の酸素原子に捕獲され難くなるので、チタン原子が第１層間絶縁膜１１の表面を自在に移動できるようになり、（００２）方向に強く自己配向したチタンよりなる下地導電膜１６を形成することが可能となる。
【０３４３】
その後に、下地絶縁膜１６に対し、窒素雰囲気中において基板温度を６５０℃、処理時間を６０秒とするRTAを行う。これにより、チタンよりなる下地導電膜１６が窒化され、（１１１）方向に配向した窒化チタンで下地導電膜１６が構成されることになる。
【０３４４】
更に、この下地導電膜１６の上に導電性酸素バリア膜１７として窒化チタンアルミニウム膜を反応性スパッタ法で１００nmの厚さに形成する。
【０３４５】
次に、図３７（ｃ）に示すように、導電性酸素バリア膜１７の上にスパッタ法によりイリジウム膜を厚さ約１００nmに形成し、このイリジウム膜を第１導電膜２３とする。なお、この第１導電膜２３の成膜条件については、第２実施形態において図９（ｂ）を参照して説明したので、ここでは省略する。
【０３４６】
続いて、図３８（ａ）に示すように、第２実施形態の図１０（ａ）と同じ工程を行うことにより、PZTよりなる主強誘電体膜２４ｄとPLZTよりなる副強誘電体膜２４ｅとを形成する。第２実施形態で説明したように、主強誘電体膜２４ｄはMOCVD法で８０nm程度の厚さに形成され、副強誘電体膜２４ｅは、主強誘電体膜２４ｄの上面の凹凸を埋め込むためにゾル・ゲル法で２０nm程度の厚さに形成される。
【０３４７】
そして、これら主強誘電体膜２４ｄと副強誘電体膜２４ｅとにより第１強誘電体膜２４ｂが構成される。
【０３４８】
次に、図３８（ｂ）に示すように、酸素含有雰囲気中において副強誘電体膜２４ｅに対して結晶化アニールを行い、副強誘電体膜２４ｅを結晶化させる。この結晶化アニールの条件は、第２実施形態において図１０（ｂ）を参照して説明したのでここでは省略する。
【０３４９】
続いて、図３９（ａ）に示すように、第１強誘電体膜２４ｂの上に、第２強誘電体膜２４ｃとしてスパッタ法によりPZT膜を１〜５０nmの厚さ、より好ましくは１０〜３０nmの厚さに形成する。
【０３５０】
ここまでの工程により、第１導電膜２３の上には、第１強誘電体膜２４ｂと第２強誘電体膜２４ｃとで構成される強誘電体膜２４が形成されたことになる。
【０３５１】
第１実施形態で説明したように、第２強誘電体膜２４ｃは強誘電体膜２４の上面の平坦化の目的で形成されるものであるから、その厚さを第１強誘電体膜２４ｂよりも薄くし、強誘電体特性の大半を第１強誘電体膜２４ｂに担わせるのが好ましい。
【０３５２】
次に、図３９（ｂ）に示すように、第２実施形態の図１１（ｂ）と同じ工程を行うことにより、強誘電体膜２４の上に導電性酸化金属膜２５ｂを形成する。第２実施形態で説明したように、その導電性酸化金属膜２５ｄは、成膜の時点で結晶化した第１導電性酸化金属膜２５ｄとアモルファスな第２導電性酸化金属膜２５ｅとで構成される。そして、第１導電性酸化金属膜２５ｄを形成した後には、酸化性ガス含有雰囲気中で該第１導電性酸化金属膜２５ｄに対してRTAを行うことにより、強誘電体膜２４の酸素欠損を補うと共に、第１導電性酸化金属膜２５ｄを完全に結晶化させる。このRTAの条件は第２実施形態で説明したので省略する。
【０３５３】
次に、図４０（ａ）に示すように、導電性酸化金属膜２５ｂの上に、導電性向上膜２５ｃとしてイリジウム膜をスパッタ法により厚さ５０nm〜１００nmに形成し、この導電性向上膜２５ｃと導電性酸化金属膜２５ｄとを第２導電膜２５とする。
【０３５４】
次に、図４０（ｂ）に示すように、スパッタ法で第２導電膜２５の上に窒化チタンよりなる第１マスク材料層２６を形成する。
【０３５５】
また、TEOSガスを使用するプラズマCVD法を用いて第１マスク材料層３６の上に酸化シリコン膜を形成し、その酸化シリコン膜をパターニングして第２ハードマスク２７ａを形成する。
【０３５６】
続いて、図４１（ａ）に示すように、第２ハードマスク２７ａをマスクにして第１マスク材料層２６をエッチングすることにより第１ハードマスク２６ａを形成する。
【０３５７】
次いで、第１、第２ハードマスク２６ａ、２７ａで覆われていない部分の第２導電膜２５、強誘電体膜２４、及び第１導電膜２３をドライエッチングする。これにより、下部電極２３ａ、キャパシタ誘電体膜２４ａ、及び上部電極２５ａを備えたキャパシタQが形成される。
【０３５８】
なお、このドライエッチングの条件は、第２実施形態で図１３（ｂ）を参照して説明したので省略する。
【０３５９】
また、上記のドライエッチングを行っても、導電性酸素バリア膜１７はエッチングされずに下地導電膜１６の全面に残存する。
【０３６０】
次に、図４１（ｂ）に示すように、ウエットエッチング又はドライエッチングにより第２ハードマスク２７ａを除去する。ウエットエッチングの場合は、過酸化水素、アンモニア、及び水の混合溶液がエッチング液として用いられる。
【０３６１】
続いて、図４２（ａ）に示す断面構造を得るまでの工程について説明する。
【０３６２】
まず、第１ハードマスク２６ａをマスクにしながら、アルゴンと塩素との混合ガスをエッチングガスとして用い、下地導電膜１６と導電性酸素バリア膜１７とをドライエッチングし、これらの膜をキャパシタQの下にのみ残す。
【０３６３】
なお、このエッチングガスに対し第１ハードマスク２６ａもエッチングされるため、エッチングの終了時には第１ハードマスク２６ａは除去され、上部電極２５ａの上面が露出する。
【０３６４】
次に、図４２（ｂ）に示すように、水素等の還元性物質からキャパシタQを保護するために、シリコン基板１の上側全面に、第１キャパシタ保護絶縁膜３９としてアルミナ膜を厚さ約２０nmに形成する。
【０３６５】
そして、キャパシタQを形成する際のドライエッチング（図４１（ａ）参照）や、スパッタ法による第１キャパシタ保護絶縁膜３９の成膜時にキャパシタ誘電体膜２４ａが受けたダメージを回復させるため、酸素含有雰囲気中においてキャパシタ誘電体膜２４ａに対して回復アニールを施す。この回復アニールの条件は、炉内において基板温度を５５０℃〜７００℃、例えば６５０℃とし、約６０分間行われる。
【０３６６】
その後に、第１キャパシタ保護絶縁膜３９の上に、CVD法によりアルミナ膜を厚さ約２０nmに形成し、このアルミナ膜を第２キャパシタ保護絶縁膜４０とする。
【０３６７】
次いで、図４３（ａ）に示すように、TEOSガスを反応ガスとするプラズマCVDにより、第２キャパシタ保護絶縁膜４０の上に第２層間絶縁膜４１として酸化シリコン膜を形成する。その反応ガスには、酸素ガスとヘリウムガスも含まれる。また、第２層間絶縁膜４１は、シリコン基板１の平坦面上で１５００nmの厚さを有する。
【０３６８】
なお、酸化シリコン膜に代えて、絶縁性の無機膜を第２層間絶縁膜４１として形成してもよい。
【０３６９】
その後に、CMP法により第２層間絶縁膜４１の表面を研磨して平坦化する。
【０３７０】
次に、図４３（ｂ）に示す断面構造を得るまでの工程について説明する。
【０３７１】
まず、第２層間絶縁膜４１の表面をN2Oプラズマに曝すことにより、第２層間絶縁膜４１内に残留する水分を除去すると共に、第２層間絶縁膜４１への水分の再吸収を防止する。
【０３７２】
なお、この脱水処理としてN2プラズマ処理を行ってもよい。
【０３７３】
次いで、カバー絶縁膜１０、第１、第２層間絶縁膜１１、４１、及び第１、第２キャパシタ保護絶縁膜３９、４０をパターニングすることにより、第２ソース／ドレイン領域８ｂの上のこれらの絶縁膜に第１ホール４１ｃを形成する。
【０３７４】
そして、この第１ホール４１ｃ内にグルー膜とタングステン膜とを順に形成した後、第２層間絶縁膜４１上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第１ホール４１ｃ内にのみ第２導電性プラグ５４として残す。
【０３７５】
その第２導電性プラグ５４は、ビット線の一部を構成し、第２ソース／ドレイン領域８ｂと電気的に接続される。
【０３７６】
ところで、第２導電性プラグ５４は、酸化され易いタングステンを主にして構成されるため、プロセス中で酸化されるとコンタクト不良を起こし易い。
【０３７７】
そこで、第２導電性プラグ５４の酸化を防止するため、第２層間絶縁膜４１と第２導電性プラグ５４のそれぞれの上面に酸窒化シリコン膜を厚さ約１００nmに形成し、この酸窒化シリコン膜を酸化防止絶縁膜５５とする。
【０３７８】
次に、図４４（ａ）に示すように、第１、第２キャパシタ保護絶縁膜３９、４０、第２層間絶縁膜４１、及び酸化防止絶縁膜５５をパターニングすることにより、上部電極２５ａの上のこれらの絶縁膜に第２ホール４１ｄを形成する。
【０３７９】
この第２ホール４１ｄを形成した後、ここまでの工程でキャパシタ誘電体膜２４ａが受けたダメージを回復させるため、酸素含有雰囲気中でアニールを行ってもよい。このようにアニールをしても、第２導電性プラグ５４の酸化は酸化防止絶縁膜５５によって防止される。
【０３８０】
この後に、酸化防止絶縁膜５５をエッチバックして除去する。
【０３８１】
続いて、図４４（ｂ）に示すように、第２層間絶縁膜４１と第２導電性プラグ５４のそれぞれの上面にスパッタ法で金属積層膜を形成し、この金属積層膜をパターニングして金属配線５７ａとビット線用の導電性パッド５７ｂとを形成する。
【０３８２】
その金属積層膜は、例えば、厚さ６０nmのチタン膜、厚さ３０nmの窒化チタン膜、厚さ４００nmの銅含有アルミニウム膜、厚さ５nmのチタン膜、及び厚さ７０nmの窒化チタン膜をこの順に形成してなる。
【０３８３】
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
【０３８４】
上記した本実施形態では、第２実施形態の第３導電性プラグ３６ａや下地絶縁膜１５を形成しないので、第２実施形態と比較して工程の簡略化が図られる。
【０３８５】
更に、第２ソース／ドレイン領域８ｂ上でビット線の一部を構成する第２導電性プラグ５４が一段しかないので、二段の導電性プラグ３２ｂ、４７ｂを形成する第２実施形態よりも簡単な構造となる。
【０３８６】
以下に、本発明の特徴を付記する。
【０３８７】
（付記１）  半導体基板と、
前記半導体基板の上方に形成された層間絶縁膜と、
前記層間絶縁膜の上に形成され、下部電極、強誘電体材料よりなるキャパシタ誘電体膜、及び上部電極を備えたキャパシタとを有し、
前記キャパシタ誘電体膜が、第１強誘電体膜と、添加元素がドープされた第２強誘電体膜とを順に形成してなり、前記第２強誘電体膜が前記第１強誘電体膜よりも薄く、且つ、前記第２強誘電体膜と前記上部電極との界面が実質的に平坦であることを特徴とする半導体装置。
【０３８８】
（付記２）  前記第１強誘電体膜は、前記添加元素がドープされていない主強誘電体膜と、前記主強誘電体膜の上面の凹凸を埋め込み、且つ該主強誘電体膜よりも薄い副強誘電体膜とを有することを特徴とする付記１に記載の半導体装置。
【０３８９】
（付記３）  前記副強誘電体膜の上面の凹凸は、前記主強誘電体膜の前記凹凸よりも小さいことを特徴とする付記２に記載の半導体装置。
【０３９０】
（付記４）  半導体基板の上方に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜の上に第１導電膜を形成する工程と、
前記第１導電膜の上に、少なくともゾル・ゲル法による成膜ステップを含む成膜方法により第１強誘電体膜を形成する工程と、
前記第１強誘電体膜の上に、スパッタ法により第２強誘電体膜を形成する工程と、
前記第２強誘電体膜の上に第２導電膜を形成する工程と、
前記第１導電膜、前記第１、第２強誘電体膜、及び前記第２導電膜をパターニングして、下部電極、キャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０３９１】
（付記５）  前記第２強誘電体膜を形成する工程において、前記第１強誘電体膜よりも薄く前記第２強誘電体膜を形成することを特徴とする付記４に記載の半導体装置の製造方法。
【０３９２】
（付記６）  前記第２強誘電体膜を形成する工程において、該第２強誘電体膜を１nm〜４０nmの厚さに形成することを特徴とする付記５に記載の半導体装置の製造方法。
【０３９３】
（付記７）  前記第２強誘電体膜を形成する工程において、ストロンチウム、カルシウム、ニオブ、イリジウム、及びランタンのいずれかの元素が添加元素としてドープされたPZT膜を前記第２強誘電体膜として形成することを特徴とする付記４に記載の半導体装置の製造方法。
【０３９４】
（付記８）  前記添加元素のドープ量は、前記元素毎に５mol％以下であることを特徴とする付記７に記載の半導体装置の製造方法。
【０３９５】
（付記９）  前記第１強誘電体膜を形成する工程において、ゾル・ゲル法により単層の前記第１強誘電体膜を形成することを特徴とする付記４に記載の半導体装置の製造方法。
【０３９６】
（付記１０）  前記第１導電膜を形成する工程において、プラチナ、パラジウム、SrRuO3、及びLaSrCoO3のいずれかが上面に表出する導電膜を前記第１導電膜として形成し、
前記第１強誘電体膜を形成する工程において、該第１強誘電体膜を前記第１導電膜の上に直接形成することを特徴とする付記９に記載の半導体装置。
【０３９７】
（付記１１）  前記第１強誘電体膜を形成する工程は、
MOCVD法又はMOD法により主強誘電体膜を形成する工程と、
前記主強誘電体膜の上にゾル・ゲル法により副強誘電体膜を形成する工程とを更に有する付記４に記載の半導体装置の製造方法。
【０３９８】
（付記１２）  前記主強誘電体膜を形成する工程の前に、前記半導体基板を昇温し、溶媒ガスの雰囲気中に前記第１導電膜を曝すことを特徴とする付記１１に記載の半導体装置の製造方法。
【０３９９】
（付記１３）  前記副強誘電体膜を形成する工程において、前記主強誘電体膜よりも薄く前記副強誘電体膜を形成することを特徴とする付記１１に記載の半導体装置の製造方法。
【０４００】
（付記１４）  前記第１導電膜を形成する工程において、イリジウム、ルテニウム、SrRuO3、及びLaSrCoO3のいずれかが上面に表出する導電膜を前記第１導電膜として形成し、
前記主強誘電体膜を形成する工程において、該主強誘電体膜を前記第１導電膜の上に直接形成することを特徴とする付記１１に記載の半導体装置の製造方法。
【０４０１】
（付記１５）  前記第２導電膜を形成する工程は、
前記第２強誘電体膜の上に、酸素を含むスパッタガスを使用するスパッタ法により、成膜の時点で結晶化した第１導電性酸化金属膜を形成する工程と、
酸化性ガス雰囲気中において、前記第１導電性酸化金属膜に対してアニールを行う工程と、
前記第１導電性酸化金属膜の上に、酸素を含むスパッタガスを使用するスパッタ法により、第２導電性酸化金属膜を形成する工程とを有することを特徴とする付記４に記載の半導体装置の製造方法。
【０４０２】
（付記１６）  前記第２導電性酸化金属膜を形成する工程において、前記スパッタガスにおける酸素の流量比を、前記第１導電性酸化金属膜を形成する工程におけるよりも大きくすることを特徴とする付記１５に記載の半導体装置の製造方法。
【０４０３】
（付記１７）  前記半導体基板に第１不純物拡散領域を形成する工程と、
前記第１不純物拡散領域の上方の前記第１層間絶縁膜に第１ホールを形成する工程と、
前記第１ホール内に、前記第１不純物拡散領域と電気的に接続された第１導電性プラグを形成する工程とを有し、
前記第１導電膜を形成する工程において、前記第１導電性プラグの上にも該第１導電膜を形成し、
前記キャパシタを形成する工程において、前記第１導電性プラグの上に該キャパシタを形成することを特徴とする付記４に記載の半導体装置の製造方法。
【０４０４】
（付記１８）  前記第１層間絶縁膜と前記第１導電性プラグの上に下地絶縁膜を形成する工程と、
前記第１導電性プラグの上の前記下地絶縁膜に第２ホールを形成する工程と、
前記第２ホールに、前記第１導電性プラグと電気的に接続された第２導電性プラグを形成する工程と、
前記第２導電性プラグと前記下地絶縁膜のそれぞれの上に平坦化用導電膜を形成する工程と、
前記平坦化用導電膜を平坦化する工程とを更に有し、
前記第１導電膜を形成する工程において、前記平坦化された平坦化用導電膜の上に該第１導電膜を形成することを特徴とする付記１７に記載の半導体装置の製造方法。
【０４０５】
（付記１９）  前記平坦化用導電膜を平坦化する工程において、該平坦化用導電膜を研磨することにより、前記第２導電性プラグの上にのみ該平坦化用導電膜を残すことを特徴とする付記１８に記載の半導体装置の製造方法。
【０４０６】
（付記２０）  前記半導体基板に第２不純物拡散領域を形成する工程と、
前記キャパシタを覆う第２層間絶縁膜を形成する工程と、
前記第２不純物拡散領域の上の前記第１層間絶縁膜及び前記第２層間絶縁膜に第３ホールを形成する工程と、
前記第３ホール内に、前記第２不純物拡散領域と電気的に接続された第３導電性プラグを形成する工程とを更に有することを特徴とする付記１７に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０４０７】
【図１】図１（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２】図２（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３】図３（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図４】図４（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図５】図５（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図６】図６は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図７】図７（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図８】図８（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図９】図９（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図１０】図１０（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図１１】図１１（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図１２】図１２（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図１３】図１３（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図１４】図１４（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図１５】図１５（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１６】図１６（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図１７】図１７（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図１８】図１８は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図１９】図１９は、一層目金属配線まで形成した場合におけるキャパシタのスイッチング電荷量を示すグラフである。
【図２０】図２０は、強誘電体のヒステリシスループを示す図である。
【図２１】図２１は、キャパシタのスイッチング電荷量のアシンメトリーを調査して得られたグラフである。
【図２２】図２２は、キャパシタのリーク電流密度を調査して得られたグラフである。
【図２３】図２３は、孤立した複数のキャパシタのリーク電流密度を調査して得られたグラフである。
【図２４】図２４は、五層目金属配線まで形成した場合におけるキャパシタのスイッチング電荷量を調査して得られたグラフである。
【図２５】図２５は、五層目金属配線まで形成した場合におけるキャパシタのスイッチング電荷量のアシンメトリーを調査して得られたグラフである。
【図２６】図２６は、五層目金属配線まで形成した場合におけるキャパシタのリーク電流密度を調査して得られたグラフである。
【図２７】図２７は、複数のキャパシタを集積形成した場合においてリーク電流密度を調査して得られたグラフである。
【図２８】図２８は、孤立した複数のキャパシタを形成した場合における、キャパシタへの印加電圧とスイッチング電荷量との関係を調査して得られたグラフである。
【図２９】図２９は、複数のキャパシタを集積形成した場合における、キャパシタへの印加電圧とスイッチング電荷量との関係を調査して得られたグラフである。
【図３０】図３０（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図３１】図３１（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３２】図３２（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図３３】図３３（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図３４】図３４（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図３５】図３５（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図３６】図３６は、本発明の第４実施形態に係る半導体装置の断面図である。
【図３７】図３７（ａ）〜（ｃ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図３８】図３８（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３９】図３９（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図４０】図４０（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図４１】図４１（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図４２】図４２（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図４３】図４３（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図４４】図４４（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その８）である。
【符号の説明】
【０４０８】
１…シリコン基板、２…素子分離絶縁膜、３…pウェル、４…ゲート絶縁膜、５…ゲート電極、６ａ、６ｂ…第１、第２ソース／ドレインエクステンション、７…絶縁性サイドウォール、８ａ、８ｂ…第１、第２ソース／ドレイン領域、１０…カバー絶縁膜、１１…第１層間絶縁膜、１２…下部電極密着膜、１４…酸化防止絶縁膜、１５…下地絶縁膜、１６…導電性密着膜、１７…導電性酸素バリア膜、２３…第１導電膜、２３ａ…下部電極、２４…強誘電体膜、２４ａ…キャパシタ誘電体膜、２４ｂ…第１強誘電体膜、２４ｃ…第２強誘電体膜、２４ｄ…主強誘電体膜、２４ｅ…副強誘電体膜、２５…第２導電膜、２５ａ…上部電極、２５ｂ…酸化金属膜、２５ｃ…導電性向上膜、２５ｄ…第１導電性酸化金属膜、２５ｅ…第２導電性酸化金属膜、２６…第１マスク材料層、２６ａ…第１ハードマスク、２７…第２マスク材料層、２７ａ…第２ハードマスク、３２ａ、３２ｂ…第１、第２導電性プラグ、３５…グルー膜、３６…プラグ用導電膜、３６ａ…第３導電性プラグ、３９…第１キャパシタ保護絶縁膜、４０…第２キャパシタ保護絶縁膜、４１…第２層間絶縁膜、４２…第３キャパシタ保護絶縁膜、４３…キャップ絶縁膜、４７ａ、４７ｂ…第４、第５導電性プラグ、４９ａ、５７ａ…金属配線、４９ｂ、５７ｂ…導電性パッド、５０…平坦化用導電膜、５１…導電性密着膜、５４…第２導電性プラグ、５５…酸化防止絶縁膜、６１ａ、６１ｂ…第１、第２導電性プラグ、６２…導電性プラグ。
【図１】
2008124331.tif 000005
【図２】
2008124331.tif 000006
【図３】
2008124331.tif 000007
【図４】
2008124331.tif 000008
【図５】
2008124331.tif 000009
【図６】
2008124331.tif 000010
【図７】
2008124331.tif 000011
【図８】
2008124331.tif 000012
【図９】
2008124331.tif 000013
【図１０】
2008124331.tif 000014
【図１１】
2008124331.tif 000015
【図１２】
2008124331.tif 000016
【図１３】
2008124331.tif 000017
【図１４】
2008124331.tif 000018
【図１５】
2008124331.tif 000019
【図１６】
2008124331.tif 000020
【図１７】
2008124331.tif 000021
【図１８】
2008124331.tif 000022
【図１９】
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【図２０】
2008124331.tif 000024
【図２１】
2008124331.tif 000025
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
2008124331.tif 000031
【図２８】
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【図２９】
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【図３０】
2008124331.tif 000034
【図３１】
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【図３２】
2008124331.tif 000036
【図３３】
2008124331.tif 000037
【図３４】
2008124331.tif 000038
【図３５】
2008124331.tif 000039
【図３６】
2008124331.tif 000040
【図３７】
2008124331.tif 000041
【図３８】
2008124331.tif 000042
【図３９】
2008124331.tif 000043
【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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