(57)【要約】【課題】低速から中速の伝送速度に対応するとともに実装面積や部品点数を少なくする。【解決手段】入射光を３色に相当する電気信号に変換し、各色毎に画像信号として出力するカラーリニアイメージセンサからの出力に対して、各色毎のセンサ出力信号の各画素の指定範囲をサンプル＆ホールドするサンプルホールド回路１２と、サンプルホールドされた信号を固定又は指定ゲインで増幅する可変ゲインアンプ１３と、増幅された信号を切り替えてＲＧＢの順番の点順次信号に変換するアナログマルチプレクス回路１４と、増幅され、アナログマルチプレクス回路１４から出力された信号をアナログ・デジタル変換するアナログデジタル変換回路１５とを備え、ＭＡＰ１７により色毎のデジタルデータの複数ビットをシリアル化し、複数のシリアル信号とするとともに、ＬＶＤＳ１８−１〜６によって低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力する。【選択図】図１
2008078796.tif 000002
【特許請求の範囲】
【請求項１】
入射光を３色に相当する電気信号に変換し、各色毎に画像信号として出力するカラーリニアイメージセンサからの出力に対して、各色毎のセンサ出力信号の各画素の指定範囲をサンプル＆ホールドする手段と、
サンプル＆ホールド後の信号を固定又は指定ゲインで増幅する手段と、
増幅された信号をアナログ・デジタル変換する手段と、
を備えた読み取り信号処理装置において、
各色毎のデジタルデータの複数ビットをシリアル化し、複数のシリアル信号とするとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力する手段を備えていることを特徴とする読み取り信号処理装置。
【請求項２】
請求項１記載の読み取り信号処理装置において、
前記出力する手段は、各色毎のデジタルデータを時間的にｎ重の多重化を行い、ｎ倍のデータレートで伝送することを特徴とする読み取り信号処理装置。
【請求項３】
請求項２記載の読み取り信号処理装置において、
前記出力する手段は、前記各色毎のデジタルデータ、及び当該各色毎のデジタルデータのデータレートに相当するクロックをシリアル化して複数のシリアル信号とするとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力することを特徴とする読み取り信号処理装置。
【請求項４】
請求項１記載の読み取り信号処理装置において、
前記出力する手段は、前記各色毎のデジタルデータをｎ個の複数ビット群に分割し、順次時分割のデータに変換し、ｎ倍のデータレートで複数のシリアル低振幅差動信号として伝送することを特徴とする読み取り信号処理装置。
【請求項５】
請求項４記載の読み取り信号処理装置において、
前記出力する手段は、ｎ個の複数ビット群に分割した各色毎のデジタルデータの各ビット群のラッチクロック又は識別信号を、各色毎のデジタルデータとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力することを特徴とする読み取り信号処理装置。
【請求項６】
入射光を３色に相当する電気信号に変換し、各色毎に画像信号として出力するカラーリニアイメージセンサからの出力に対して、各色毎のセンサ出力信号の各画素の指定範囲をサンプル＆ホールドする手段と、
サンプル＆ホールド後の信号を固定又は指定ゲインで増幅する手段と、
増幅された信号をアナログ・デジタル変換する手段と、
を備えた読み取り信号処理装置において、
各色毎にデジタルデータを複数ビット群に分割し、順次時分割で多ビット並列出力する手段を備えていることを特徴とする読み取り信号処理装置。
【請求項７】
請求項６記載の読み取り信号処理装置において、
前記多ビット並列出力する手段は、各色毎に複数ビット毎に分割し、順次時分割で多ビット並列出力するデジタルデータに対し、各々の複数ビット群に対応するラッチクロック又は識別信号を併せて出力することを特徴とする読み取り信号処理装置。
【請求項８】
請求項１ないし５のいずれか１項に記載の読み取り信号処理装置において、
各色毎にデジタルデータを複数ビット群に分割し、順次時分割で多ビット並列出力する手段を備えていることを特徴とする読み取り信号処理装置。
【請求項９】
請求項８記載の読み取り信号処理装置において、
前記多ビット並列出力する手段は、各色毎に複数ビット毎に分割し、順次時分割で多ビット並列出力するデジタルデータに対し、各々の複数ビット群に対応するラッチクロック又は識別信号を併せて出力することを特徴とする読み取り信号処理装置。
【請求項１０】
請求項８又は９記載の読み取り信号処理装置において、
複数のシリアル低振幅差動信号用出力端子と多ビット並列出力及びクロック出力端子を一部又は全部共用することを特徴とする読み取り信号処理装置。
【請求項１１】
請求項１ないし１０のいずれか１項に記載の読み取り信号処理装置がＩＣからなることを特徴とする読み取り信号処理装置。
【請求項１２】
請求項１ないし１１のいずれか１項に記載の読み取り信号処理装置を備えていることを特徴とする画像読み取り装置。
【請求項１３】
請求項１２記載の画像読み取り装置を備えていることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
カラーリニアイメージセンサからの読み取り信号を処理する読み取り信号処理装置、この読み取り信号処理装置を備えた画像読み取り装置、及び画像形成装置に関する。
【背景技術】
【０００２】
図２３は従来から実施されている画像読み取り装置の信号処理部の構成を示すブロック図である。同図において、この例では、赤（Ｒ）／緑（Ｇ）／青（Ｂ）の３つの出力（各々ＲＯ，ＧＯ，ＢＯ）を持つカラーリニアイメージセンサ１の各々の出力に対して、赤／緑／青の３つの入力（各々ＲＩＮ，ＧＩＮ，ＢＩＮ）を持つアナログ信号処理ＩＣを使用したものである。このアナログ信号処理ＩＣ１０は各々の入力に対し、交流結合後の入力端子電位を規定するためのクランプ回路（ＣＬＭＰ）１１、カラーリニアイメージセンサ出力信号の信号成分のみを取り出すサンプルホールド回路（ＳＨ）１２、指定した増幅率でサンプルホールド後の信号を増幅する可変ゲインアンプ（ＶＧＡ）１３を備え、各色の可変ゲインアンプ出力を切り替えてＲＧＢの順番の点順次信号に変換するためのアナログマルチプレクス回路（ＡＭＰＸ）１４及びアナログ・デジタル変換回路（ＡＤＣ）１５を介して点順次の画像データ（ＤＯ［９：０］）として出力するものである。
【０００３】
なお、タイミングジェネレータ＆インターフェース（ＴＧ＆ＩＦ）１６を介して入力される入力信号ＣＬＭＰＩＮはクランプ回路１１を制御するためのゲート信号、ＳＨは画像信号の信号領域をサンプルするためのサンプルクロック、ＭＣＬＫはＡＭＰＸ１４やＡＤＣ１５を制御するための基準クロック、ＲＭＢはＲＥＤデータのタイミングを示す識別信号である。可変ゲインアンプ１３はデータ・アドレスバスを通して設定されたゲイン設定値を保持するレジスタを持つものである。
【０００４】
図２４は従来例に係る図２３のアナログ処理ＩＣ１０のＲＩＮ，ＧＩＮ，ＢＩＮ、ＳＨ、ＭＣＬＫ、Ｍ１、Ｍ２、ＤＯ[９：０]及びＲＭＢの出力タイミングを示すタイミングチャートである。
【０００５】
一方、この種の技術として特許文献１又は２記載の発明が知られている。このうち、特許文献１には、奇数画素と偶数画素の出力差を低減させることが可能な画像読取装置を提供するため、原稿の画像を読み取る光学手段（ハロゲンランプ、レンズユニット等）と、該光学手段が読み取った光学データが入力されると、前記光学データを光電変換し、前記原稿の画像に対応する画像データを出力する固体イメージセンサ（ＣＣＤ）と、該固体イメージセンサから出力される画像信号をアナログ的に処理するアナログ信号処理部（サンプルホールド回路、黒レベル補正回路、増幅回路）と、ＲＧＢの各チャネル毎に２個ずつ用意され、前記アナログ信号処理部で処理した画像信号をＡ／Ｄ変換するＡ／Ｄ変換回路とを備え、前記２個のＡ／Ｄ変換回路には位相の異なる２種の入力クロックを与える発明が記載されている。
【０００６】
また、特許文献２には、ＲＧＢ３ラインリニアセンサにより画像データを読み取るカラー画像読取装置において、簡単な構造によってＲ/Ｂの画像データの入れ換えのため、ＲＧＢ３ラインリニアセンサにより読み取った画像データを信号処理できるカラー画像読取装置において、ＣＣＤ及びモータ、ランプ駆動信号及び画像データを信号処理するＡＳＩＣにＲ/Ｂの画像データを入れ換えるモードを内部機能として備え、該機能によりＲ/Ｂの画像データを入れ換える発明が記載されている。
【特許文献１】特開２００２−１９９２１３号公報
【特許文献２】特開２００２−２８１３２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
前記従来技術に係る信号処理ＩＣは、カラーリニアイメージセンサ出力が１色当り１ｃｈの比較的低速の画素レート（色当り〜１０ＭＨｚ程度まで）のカラーリニアイメージセンサに対しては有効であるが、それ以上の画素レートの場合や画像データを長距離（数１０ｃｍ以上）伝送する場合などは、別途ドライバが必要となるだけでなく、点順次の画像データを色毎に分解するなどの処理が必要となる。このため、実装面積・部品コストとも不利であった。また、前記特許文献記載の発明には、高い画素レートや画像データの長距離伝達についての対応については特に記載されていない。
【０００８】
そこで、本発明が解決すべき課題は、低速から中速の伝送速度に対応するとともに、実装面積や部品点数を少なくする。
【課題を解決するための手段】
【０００９】
前記課題を解決するため、第１の手段は、入射光を３色に相当する電気信号に変換し、各色毎に画像信号として出力するカラーリニアイメージセンサからの出力に対して、各色毎のセンサ出力信号の各画素の指定範囲をサンプル＆ホールドする手段と、サンプル＆ホールド後の信号を固定又は指定ゲインで増幅する手段と、増幅された信号をアナログ・デジタル変換する手段と、を備えた読み取り信号処理装置において、各色毎のデジタルデータの複数ビットをシリアル化し、複数のシリアル信号とするとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力する手段を備えていることを特徴とする。
【００１０】
第２の手段は、第１の手段において、前記出力する手段が各色毎のデジタルデータを時間的にｎ重の多重化を行い、ｎ倍のデータレートで伝送することを特徴とする。
【００１１】
第３の手段は、第２の手段において、前記出力する手段が前記各色毎のデジタルデータ、及び当該各色毎のデジタルデータのデータレートに相当するクロックをシリアル化して複数のシリアル信号とするとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力することを特徴とする。
【００１２】
第４の手段は、第１の手段において、前記出力する手段が前記各色毎のデジタルデータをｎ個の複数ビット群に分割し、順次時分割のデータに変換し、ｎ倍のデータレートで複数のシリアル低振幅差動信号として伝送することを特徴とする。
【００１３】
第５の手段は、第４の手段において、前記出力する手段がｎ個の複数ビット群に分割した各色毎のデジタルデータの各ビット群のラッチクロック又は識別信号を、各色毎のデジタルデータとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力することを特徴とする。
【００１４】
第６の手段は、入射光を３色に相当する電気信号に変換し、各色毎に画像信号として出力するカラーリニアイメージセンサからの出力に対して、各色毎のセンサ出力信号の各画素の指定範囲をサンプル＆ホールドする手段と、サンプル＆ホールド後の信号を固定又は指定ゲインで増幅する手段と、増幅された信号をアナログ・デジタル変換する手段と、を備えた読み取り信号処理装置において、各色毎にデジタルデータを複数ビット群に分割し、順次時分割で多ビット並列出力する手段を備えていることを特徴とする。
【００１５】
第７の手段は、第６の手段において、前記多ビット並列出力する手段は、各色毎に複数ビット毎に分割し、順次時分割で多ビット並列出力するデジタルデータに対し、各々の複数ビット群に対応するラッチクロック又は識別信号を併せて出力することを特徴とする。
【００１６】
第８の手段は、第１ないし第５のいずれかの手段において、各色毎にデジタルデータを複数ビット群に分割し、順次時分割で多ビット並列出力する手段を備えていることを特徴とする。
【００１７】
第９の手段は、第８の手段において、前記多ビット並列出力する手段は、各色毎に複数ビット毎に分割し、順次時分割で多ビット並列出力するデジタルデータに対し、各々の複数ビット群に対応するラッチクロック又は識別信号を併せて出力することを特徴とする。
【００１８】
第１０の手段は、第８又は第９の手段において、複数のシリアル低振幅差動信号用出力端子と多ビット並列出力及びクロック出力端子を一部又は全部共用することを特徴とする。
【００１９】
第１１の手段は、第１ないし第１０のいずれかの手段に係る読み取り信号処理装置がＩＣからなることを特徴とする。
【００２０】
第１２の手段は、第１ないし第１１のいずれかの手段に係る読み取り信号処理装置を画像読み取り装置が備えていることを特徴とする。
【００２１】
第１３の手段は、第１２の手段に係る画像読み取り装置を画像形成装置が備えていることを特徴とする。
【００２２】
なお、後述の実施形態では、カラーリニアイメージセンサは符号１に、サンプル＆ホールドする手段はサンプルホールド回路１２Ｒ，１２Ｇ，１２Ｂに、増幅する手段は可変ゲインアンプ１３Ｒ，１３Ｇ，１３Ｂに、アナログ・デジタル変換する手段はアナログ・デジタル変換回路１５に、複数のシリアル低振幅差動信号として出力する手段はＭＡＰ１７及びＬＶＤＳ１８−１〜６に、多ビット並列出力する手段はＭＡＰ１７に、画像読み取り装置は符号１００に、画像形成装置は符号ＰＲに、それぞれ対応する。
【発明の効果】
【００２３】
本発明によれば、複数のシリアル低振幅差動信号として出力する手段、あるいは順次時分割で多ビット並列出力する手段を備えているので、低速から中速の伝送速度に対応することが可能であるとともに、実装面積や部品点数を少なくすることができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照し、本発明の実施形態について説明する。なお、以下の実施例において、同等の構成、同等の信号には同一の符号を付し、重複する説明は省略する。
【実施例１】
【００２５】
図１は、本発明の実施例１に係るアナログ処理信号部の構成を示すブロック図である。
【００２６】
本実施例に係るアナログ信号処理部は各色毎のデジタルデータの複数ビットをシリアル化し、複数のシリアル信号とするとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力する機能を有するものである。本実施例に係るアナログ信号処理部はアナログ信号処理ＩＣ１０から構成され、従来例と同様に赤（Ｒ）／緑（Ｇ）／青（Ｂ）の３つの出力（各々ＲＯ，ＧＯ，ＢＯ）を持つカラーリニアイメージセンサ１の各々の出力に対して、赤／緑／青の３つの入力（各々ＲＩＮ，ＧＩＮ，ＢＩＮ）を持つ。カラーリニアイメージセンサ１の出力（ＲＯ／ＧＯ／ＢＯ）は、アナログ信号処理ＩＣ１０の入力（ＲＩＮ／ＧＩＮ／ＢＩＮ）にコンデンサ２を通して接続される。
【００２７】
このアナログ信号処理ＩＣ１０は各々の入力に対し、交流結合後の入力端子電位を規定するためのクランプ回路（ＣＬＭＰ）１１Ｒ，１１Ｇ，１１Ｂ、カラーリニアイメージセンサ出力信号の信号成分のみを取り出すサンプルホールド回路（ＳＨ）１２Ｒ，１２Ｇ，１２Ｂ、指定した増幅率でサンプルホールド後の信号を増幅する可変ゲインアンプ（ＶＧＡ）１３Ｒ，１３Ｇ，１３Ｂを各色の入力信号系統にそれぞれ備えている。可変ゲインアンプ（ＶＧＡ）１３Ｒ，１３Ｇ，１３Ｂの後段には、各色の可変ゲインアンプ出力を切り替えてＲＧＢの順番の点順次信号に変換するためのアナログマルチプレクス回路（ＡＭＰＸ）１４とアナログデジタル変換回路（ＡＤＣ）１５を備え、アナログマルチプレクス回路（ＡＭＰＸ）１４は各色毎のＶＧＡ出力を交互に選択し１系統の信号とし、アナログデジタル変換回路（ＡＤＣ）を通して１系統となった１０ｂｉｔ画像データ（ＤＯ［９：０］）を出力する。なお、可変ゲインアンプ１３Ｒ，１３Ｇ，１３Ｂはデータ・アドレスバスを通して設定されたゲイン設定値を保持するレジスタを備えたものである。
【００２８】
また、インターフェース１６を介して入力される入力信号ＣＬＭＰＩＮはクランプ回路１１Ｒ，１１Ｇ，１１Ｂを制御するためのゲート信号、ＳＨは画像信号の信号領域をサンプルするためのサンプルクロック、ＭＣＬＫはＡＭＰＸ１４やＡＤＣ１５を制御するための基準クロック、ＲＭＢはＲＥＤデータのタイミングを示す識別信号、Ｍ１，Ｍ２はアナログマルチプレクス回路１４の入力選択信号、ＳＣＬＫはシリアルクロック、ＳＤはシリアルデータ、ＣＳはチップセレクト信号である。
【００２９】
ＡＤＣ１５から出力される画像データＤＯ［９：０］は、点順次画像データを、色毎に分解すると共に、複数ｂｉｔ毎のブロックに分割するＭＡＰ１７ブロックに接続される。この例では、ＬＶＤＳ(low voltage differential signaling)として一般的な７ｂｉｔを考える。
【００３０】
ＭＡＰ１７では５つの７ｂｉｔのビット群（ＤＡ〜ＤＥ）に分割し、ＬＶＤＳブロック１８に出力する。ＬＶＤＳ１８ブロックでは、入力されたパラレル７ｂｉｔのデータをＭ１クロックから７逓倍されたＬＶＣＫに従い、シリアル７ｂｉｔの低振幅差動信号に変換し、端子ＴＸＡ〜ＴＸＥに出力する。この端子ＴＸＡ〜ＴＸＥからはそれぞれ低振幅差動信号ＴＸＡ＋，−〜ＴＸＥ＋，−が出力される。符号１９はＬＶＤに７逓倍されたクロックを供給するＰＬＬで、各ＬＶＤＳ１８−１〜５にはＬＶＤ１８−６からＬＶＣＫが供給される。ここでは、ＬＶＤＳ１８はデータ対が１８−１〜５の５系統、クロックが１８−６の１系統となっている。
【００３１】
図２は本実施例１における各信号の出力タイミングを示すタイミングチャートである。なお、このタイミングチャートにおいて、ＤＲＯ、ＤＧＯ、ＤＢＯは、１０ビットの画像データＤＯのうちの、Ｒ信号、Ｇ信号、及びＢ信号をそれぞれ示す。
【００３２】
このように構成すると、低振幅差動出力が可能となり、部品追加なしに長距離伝送と高画素レート伝送を行うことができる。
【実施例２】
【００３３】
図３は本発明の実施例２に係るアナログ信号処理部の構成を示すブロック図である。
【００３４】
本実施例は、各色毎のデジタルデータを時間的にｎ重の多重化を行い、ｎ倍のデータレートで伝送する例である。そこで、本実施例は、図１の実施例１に対してＬＶＤブロック１８の動作クロックをＭＡＰブロック１７からとり、図２と同様の構成で、画素レートの２倍のクロックＣＬＫを基準に動作するように構成したものである。その他の各部は図１に示した実施例１と同等に構成され、同等に機能するので説明は省略する。これにより、図４のタイミングチャートに示すように低振幅差動信号ＴＸＡ〜ＴＸＥは１画素期間中に２回画素データを繰返し出力する。同様に、伝送クロックＴＸＣＫも１画素中に２周期のクロックが出力される。なお、図４のタイミングチャートは図４Ａ及び図４Ｂの２つのタイミングチャートからなる。又、図４Ｂ中のレシーバ出力はこのアナログ信号処理ＩＣ１０の後段に設けられた図示しないレシーバから出力されるパラレル信号の出力タイミングを示す。
【００３５】
その他、特に説明しない各部は実施例１のアナログ信号処理部と同等に構成され、同等に機能する。
【００３６】
このように構成すると、画像データのｎ重の多重化により、低振幅差動信号の伝送周波数を高くすることが可能なので、低画素レートの場合に、図４Ｂのタイミングチャートに示すレシーバの動作周波数の下限の影響を軽減することができる。
【実施例３】
【００３７】
図５は本発明の実施例３に係るアナログ信号処理部の構成を示すブロック図である。
【００３８】
本実施例は、各色毎のデジタルデータ、及び各色毎のデジタルデータのデータレートに相当するクロックをシリアル化し、複数のシリアル信号とするとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力する例である。
【００３９】
本実施例の構成は実施例２の構成とほぼ同じであるが、低振幅差動信号の中に低振幅差動信号のレシーバ出力をラッチするためのラッチクロックＣＬＫ２が埋め込まれ、画像データと同時に伝送される点。
【００４０】
図６はこの実施例３に係るアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートで、図６Ａ及び図６Ｂのタイミングチャートからなる。同図から分かるようにＣＬＫ２に基づいてレシーバ出力ＣＫが出力される。
【００４１】
その他、特に説明しない各部は前述の実施例１及び２と同等に構成され、同等に機能する。
【００４２】
このように構成すると、実施例１及び２の効果に加え、画像データと共に、多重化、分割化の復元のための識別信号を伝送するので、この識別信号に基づいて多重化、分割化の復元を容易に行うことが可能となり、多重化、分割化に伴うコストアップを最小に抑えることができる。
【実施例４】
【００４３】
図７は本発明の実施例４に係るアナログ信号処理部の構成を示すブロック図である。
【００４４】
本実施例は、各色毎のデジタルデータをｎ個の複数ビット群に分割し、順次時分割のデータに変換し、ｎ倍のデータレートで複数のシリアル低振幅差動信号として伝送する例である。
【００４５】
本実施例の構成は実施例２の構成とほぼ同じであるが、ＭＡＰ１７ブロックからのデータ出力がＤＡ、ＤＢ、ＤＣの３出力である点が異なる。すなわち、ＭＡＰ１７ブロックではＡＤＣ１６からの点順次画像データを、色毎のデータに分解し、さらに、各色毎に上位ビット群、下位ビット群に分割し、上位、下位の順に時系列でＤＡ、ＤＢ、ＤＣとして出力する。ＤＡ、ＤＢ、ＤＣは各々７ｂｉｔであり、この例では色毎の上位、下位ビット群は各々５ｂｉｔであるが、残りのｂｉｔは“０”ｏｒ“１”で埋められる。これらは、ＬＶＤＳ１８ブロックにより３系統の低振幅差動信号として出力される。
【００４６】
図８はこの実施例４に係るアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートで、図８Ａ及び図８Ｂのタイミングチャートからなる。
【００４７】
その他、特に説明しない各部は前述の実施例１及び２と同等に構成され、同等に機能する。
【００４８】
このように構成すると、実施例１及び２の効果に加え、画像データをビット群に分割し時分割で低振幅差動伝送するので、必要とする伝送線路数を少なくすることが可能となり、これにより低コスト化を図ることができる。
【実施例５】
【００４９】
図９は本発明の実施例５に係るアナログ信号処理部の構成を示すブロック図である。
【００５０】
本実施例は、ｎ個の複数ビット群に分割した各色毎のデジタルデータの各ビット群のラッチクロック又は識別信号を、各色毎のデジタルデータとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力する例である。
【００５１】
この実施例は実施例４の構成とほぼ同じであるが、低振幅差動信号の中に、低振幅差動信号のレシーバ出力での上位ビット群を示す信号ＨＥＮが埋め込まれ、画像データと同時に伝送される。
【００５２】
図１０はこの実施例５に係るアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートで、図１０Ａ及び図１０Ｂのタイミングチャートからなる。
【００５３】
その他、特に説明しない各部は前述の実施例４と同等に構成され、同等に機能する。
【００５４】
このように構成すると、実施例４の効果に加え、画像データと共に、多重化、分割化の復元のための識別信号を伝送するので、多重化、分割化の復元が容易となり、多重化・分割化に伴うコストアップを最小に抑えることができる。
【実施例６】
【００５５】
図１１は本発明の実施例６に係るアナログ信号処理部の構成を示すブロック図である。
【００５６】
本実施例は、各色毎にデジタルデータを複数ビット群に分割し、順次、時分割で多ビット並列出力する例である。
【００５７】
この実施例は、実施例５の回路からＬＤＶＳ１８、ＰＬＬ１９を省略し、ＡＤＣ１５出力の点順次画像データ：ＤＯ［９：０］を、ＭＡＰ１７ブロックで色毎に分解すると共に、さらに、各色毎に上位ビット群、下位ビット群に分割し、上位・下位の順に時系列でＤＡ‘［４：０］、ＤＢ’［４：０］、ＤＣ’［４：０］の各５ビットのデータとして出力するものである。ＭＡＰ１７ブロックは、同時に、上位ビット群、下位ビット群をラッチするためのクロックＣＬＫも出力する。
【００５８】
図１２はこの実施例６に係るアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートである。
【００５９】
その他、特に説明しない各部は前述の実施例５と同等に構成され、同等に機能する。
【００６０】
このように構成すると、データを色毎に分け、複数ピット群に分割し、時分割で伝送するので、低画素レート、短距離伝送時の信号数を大幅に削減でき、点順次伝送時と比べ復元処理を簡略化することができる。
【実施例７】
【００６１】
図１３は本発明の実施例７に係るアナログ信号処理部の構成を示すブロック図である。
【００６２】
本実施例は、各色毎に複数ビット毎に分割し、順次時分割で多ビット並列出力するデジタルデータに対し、各々の複数ビット群に対応するラッチクロック又は識別信号を併せて出力する例である。
【００６３】
この実施例は、実施例６の回路に対してＤＡ‘［４：０］〜ＤＣ’［４：０］、ＣＬＫの他に、ＤＡ‘［４：０］〜ＤＣ’［４：０］での上位ビット群を示す信号ＨＥＮも併せて出力される。
【００６４】
図１４はこの実施例７に係るアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートである。
【００６５】
その他、特に説明しない各部は前述の実施例６と同等に構成され、同等に機能する。
【００６６】
このように構成すると、実施例６の効果に加え、画像データを色毎に分け、複数ピット群に分割し、さらにビット群識別信号を付加するので、ビット群分割の復元を容易に行うことができる。
【実施例８】
【００６７】
図１５は本発明の実施例８に係るアナログ信号処理部の構成を示すブロック図である。
【００６８】
本実施例は、実施例１と実施例６の構成を併せたものである。本実施例では、低振幅差動信号出力ＴＸＡ〜ＴＸＥ、ＴＸＣＫの他に、並列出力ＤＡ‘,ＤＢ’，〜ＤＣ’、上位ビット群識別信号ＨＥＮ、上位・下位ビット群ラッチクロックＣＬＫの出力端子を持っている。さらに、出力モードの切替端子ＬＶＥＮを備えている。このような回路では、出力モードの切替端子ＬＶＥＮが“Ｈ”のとき、低振幅差動信号ＴＸＡ〜ＴＸＥ、ＴＸＣＫが有効となり、並列出力ＤＡ‘〜ＤＣ’・ＨＥＮ・ＣＬＫはハイインピーダンス又はＨ／Ｌ固定出力となる。一方、出力モードの切替端子ＬＶＥＮが“Ｌ”のとき、並列出力ＤＡ‘〜ＤＣ’・ＨＥＮ・ＣＬＫが有効となり、低振幅差動信号ＴＸＡ〜ＴＸＥ、ＴＸＣＫはハイインピーダンス又はＨ／Ｌ固定出力となる。
【００６９】
図１６は出力モードの切替端子ＬＶＥＮが“Ｈ”のときのアナログ信号処理部の各信号の出力タイミングを示すタイミングチャート、図１７は出力モードの切替端子ＬＶＥＮが“Ｌ”のときのアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートである。
【００７０】
その他、特に説明しない各部は前述の実施例１及び実施例６と同等に構成され、同等に機能する。
【００７１】
このように構成すると、低振幅差動伝送と並列伝送の機能を併せ持つので、低コストでシステムにマッチしたデータ伝送形態を取ることができる。
【実施例９】
【００７２】
図１８は本発明の実施例９に係るアナログ信号処理部の構成を示すブロック図である。
【００７３】
本実施例は、実施例８の回路に対して低振幅差動出力端子ＴＸＡ〜ＴＸＥ、ＴＸＣＫと並列出力端子ＤＡ‘,〜ＤＣ’・ＨＥＮ・ＣＬＫを各々１つの端子で共用するようにした例である。本実施例では、出力モード切替端子の状態に応じて、ＬＶＥＮ＝Ｈのときは低振幅差動出力モード、ＬＶＥＮ＝Ｌのときは並列出力モードとなる。低振幅作動出力モードのときは、実施例８と同様に低振幅差動信号ＴＸＡ〜ＴＸＥ、ＴＸＣＫが有効となり、並列出力ＤＡ‘〜ＤＣ’・ＨＥＮ・ＣＬＫはハイインピーダンス又はＨ／Ｌ固定出力となる。一方、並列出力モードのときは、並列出力ＤＡ‘〜ＤＣ’・ＨＥＮ・ＣＬＫが有効となり、低振幅差動信号ＴＸＡ〜ＴＸＥ、ＴＸＣＫはハイインピーダンス又はＨ／Ｌ固定出力となる。
【００７４】
図１９は低振幅作動出力モードのときのアナログ信号処理部の各信号の出力タイミングを示すタイミングチャート、図２０は並列出力モードのときのアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートである。
【００７５】
その他、特に説明しない各部は前述の実施例８と同等に構成され、同等に機能する。
【００７６】
このように構成すると、実施例８の効果に加え、低振幅差動伝送と並列伝送の機能を少ない端子数で実現することが可能となり、信号処理ＩＣの小型・低コスト化を実現することができる。
【実施例１０】
【００７７】
図２１は本発明の実施例に係る画像読み取り装置の概略構成を示す図である。画像読み取り装置は例えばＰＣに接続され、あるいはカラーデジタル複写機に搭載されるスキャナ装置である。この種の画像読み取り装置は、原稿画像をカラーリニアイメージセンサ１で読み取り、画像信号をデジタル信号に変換して処理する。本実施例に係る画像読み取り装置は、図２１に示すように原稿１１２を載置するコンタクトガラス１０１、原稿露光用のハロゲンランプ１０２及び第１反射ミラー１０３を搭載した第１キャリッジ１０６、第２反射ミラー１０４及び第３反射ミラー１０５を搭載した第２キャリッジ１０７、入射した光を光電変換するカラーリニアイメージセンサ１、このカラーリニアイメージセンサ１に第３ミラー１０５から入射した読み取り光を結像するためのレンズユニット１０８、並びにスキャナ１００本体の上部に設けられ、読み取り光学系等による各種の歪みを補正するための白基準板１１３から構成される。カラーリニアイメージセンサ１はセンサボードユニット１１０に搭載され、センサボードユニット１１０上でカラーリニアイメージセンサ１により光電変換した信号に対して所定の処理が施される。すなわち、実施例１ないし９のアナログ信号処理ＩＣ１０は、このセンサボードユニット１１０上に搭載される。
【００７８】
原稿走査時は第１キャリッジ３及び第２キャリッジ７はステッピングモータ（不図示）によって図示しないレールに沿って２対１の速度比で副走査方向Ａに移動し、原稿を読み取る。
【００７９】
図２２は図２１に示した画像読み取り装置を搭載したタンデム方式の画像形成装置の全体の概略構成を示す図である。同図において、画像形成装置は給紙部ＰＳ、画像形成装置本体ＰＲ、スキャナ（原稿読み取り装置）１００及び自動原稿送り装置ＡＤＦから基本的に構成されている。画像形成装置本体ＰＲ内には、タンデム方式の作像部５０とこの作像部５０に給紙部ＰＳから搬送路５１１を介して記録紙を供給するレジストローラ５２と、光書き込み装置５７と、定着、搬送部５８と、両面トレイ５９とを備えている。作像部５０には、ＹＭＣＫ４色に対応して４本の感光体ドラム５４が並設され、各感光体ドラム５４の回りは帯電器、現像器５５、転写器、クリーナ、及び除電器を含む作像要素が配置されている。また、転写器と感光体ドラム５４との間には両者のニップに挟持された状態で駆動ローラと従動ローラとの間に張架された中間転写ベルト５３が配置されている。
【００８０】
このように構成されたタンデム方式の画像形成装置では、ＹＭＣＫの各色毎に各色に対応する感光体ドラム５４に光書き込みを行い、現像器５５で各色のトナー毎に現像し、中間転写ベルト５３上に例えばＹ，Ｍ，Ｃ，Ｋの順で１次転写する。そして、１次転写により４色重畳されたフルカラーの画像を記録紙に２次転写した後、定着して排紙することによりフルカラーの画像を記録紙上に形成する。
【００８１】
実施例１ないし９で説明した読み取り信号処理装置は、このようにして画像形成を行い、あるいはＰＣに画像を取り込む際の最前段として機能する。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施例１に係るアナログ処理信号部の構成を示すブロック図である。
【図２】本実施例１における各信号の出力タイミングを示すタイミングチャートである。
【図３】実施例２に係るアナログ信号処理部の構成を示すブロック図である。
【図４Ａ】実施例２における各信号の出力タイミングを示すタイミングチャート（その１）である。
【図４Ｂ】実施例２における各信号の出力タイミングを示すタイミングチャート（その２）である。
【図５】実施例３に係るアナログ信号処理部の構成を示すブロック図である。
【図６Ａ】実施例３における各信号の出力タイミングを示すタイミングチャート（その１）である。
【図６Ｂ】実施例３における各信号の出力タイミングを示すタイミングチャート（その２）である。
【図７】実施例４に係るアナログ信号処理部の構成を示すブロック図である。
【図８Ａ】実施例４における各信号の出力タイミングを示すタイミングチャート（その１）である。
【図８Ｂ】実施例４における各信号の出力タイミングを示すタイミングチャート（その２）である。
【図９】実施例５に係るアナログ信号処理部の構成を示すブロック図である。
【図１０Ａ】実施例５における各信号の出力タイミングを示すタイミングチャート（その１）である。
【図１０Ｂ】実施例５における各信号の出力タイミングを示すタイミングチャート（その２）である。
【図１１】実施例６に係るアナログ信号処理部の構成を示すブロック図である。
【図１２】実施例６における各信号の出力タイミングを示すタイミングチャートである。
【図１３】実施例７に係るアナログ信号処理部の構成を示すブロック図である。
【図１４】実施例７における各信号の出力タイミングを示すタイミングチャートである。
【図１５】実施例８に係るアナログ信号処理部の構成を示すブロック図である。
【図１６】実施例８における出力モードの切替端子ＬＶＥＮが“Ｈ”のときのアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートである。
【図１７】実施例８における出力モードの切替端子ＬＶＥＮが“Ｌ”のときのアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートである。
【図１８】実施例９に係るアナログ信号処理部の構成を示すブロック図である。
【図１９】実施例９における低振幅作動出力モードのときの各信号の出力タイミングを示すタイミングチャートである。
【図２０】実施例９における並列出力モードのときの各信号の出力タイミングを示すタイミングチャートである。
【図２１】本発明の実施例に係る画像読み取り装置の概略構成を示す図である。
【図２２】画像読み取り装置を搭載したタンデム方式の画像形成装置の全体の概略構成を示す図である。
【図２３】従来から実施されている画像読み取り装置の信号処理部の構成を示すブロック図である。
【図２４】図２３のアナログ処理ＩＣの各信号の出力タイミングを示すタイミングチャートである。
【符号の説明】
【００８３】
１  カラーリニアイメージセンサ
２  コンデンサ
１１Ｒ，１１Ｇ，１１Ｂ  クランプ回路
１２Ｒ，１２Ｇ，１２Ｂ  サンプルホールド回路
１３Ｒ，１３Ｇ，１３Ｂ  可変ゲインアンプ
１４  アナログマルチプレクス回路
１５  アナログ・デジタル変換回路
１６  インターフェース
１７  ＭＡＰ
１８，１８−１〜６  ＬＶＤＳ
１９  ＰＬＬ
１００  画像読み取り装置
ＰＲ  画像形成装置本体
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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