(57)【要約】【課題】低コストで製造可能で、信号電荷の完全転送を実現可能な半導体素子を提供し、更にはこの半導体素子を画素として複数個配列して、高い空間解像度を有する固体撮像装置を提供する。【解決手段】第１導電型の半導体領域１と、半導体領域１の上部の一部に埋め込まれ、光を入射する第２導電型の受光用表面埋込領域１１ａと、半導体領域１の上部の一部に埋め込まれ、受光用表面埋込領域１１ａよりもポテンシャル井戸の深さが深く、受光用表面埋込領域１１ａにより生成した信号電荷を蓄積する第２導電型の電荷蓄積領域１２ａと、電荷蓄積領域１２ａにより蓄積した信号電荷を受け入れる電荷読み出し領域１３と、受光用表面埋込領域１１ａから電荷蓄積領域１２ａへ信号電荷を転送する第１の電位制御手段３１と、電荷蓄積領域１２ａから電荷読み出し領域１３へ信号電荷を転送する第２の電位制御手段３２を備える。【選択図】      図３
2008103647.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域と、
前記半導体領域の上部の一部に埋め込まれ、光を入射する第２導電型の受光用表面埋込領域と、
前記半導体領域の上部の一部に埋め込まれ、前記受光用表面埋込領域よりもポテンシャル井戸の深さが深く、前記受光用表面埋込領域から前記光により生成された信号電荷が転送される第２導電型の電荷蓄積領域と、
前記電荷蓄積領域から前記信号電荷を受け入れる電荷読み出し領域と、
前記受光用表面埋込領域と前記電荷蓄積領域との間の前記半導体領域の上部に形成されるチャネルの電位を制御して、前記受光用表面埋込領域から前記電荷蓄積領域へ前記信号電荷を転送する第１の電位制御手段と、
前記電荷蓄積領域と前記電荷読み出し領域との間の前記半導体領域の上部に形成されるチャネルの電位を制御して、前記電荷蓄積領域から前記電荷読み出し領域へ前記信号電荷を転送する第２の電位制御手段
とを備えることを特徴とする半導体素子。
【請求項２】
前記受光用表面埋込領域から電荷を排出する排出ドレイン領域を更に備えることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記受光用表面埋込領域と前記排出ドレイン領域との間の前記半導体領域の上部に形成されるチャネルの電位を制御して、前記受光用表面埋込領域から前記排出ドレイン領域へ前記電荷を排出する第３の電位制御手段を更に備えることを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記受光用表面埋込領域が、互いに前記半導体領域の上部に埋め込まれた複数のストライプ状のパターンをなすことを特徴とする請求項１〜３のいずれか１項に記載の半導体素子。
【請求項５】
前記電荷蓄積領域が前記受光用表面埋込領域よりも高不純物密度であるか、又は前記電荷蓄積領域が前記受光用表面埋込領域よりも深さが深いことを特徴とする請求項１〜３のいずれか１項に記載の半導体素子。
【請求項６】
第１導電型の半導体領域と、
前記半導体領域の上部の一部に埋め込まれ、光を入射する第２導電型の受光用表面埋込領域と、
前記半導体領域の上部の一部に埋め込まれ、前記受光用表面埋込領域よりもポテンシャル井戸の深さが深く、前記受光用表面埋込領域から前記光により生成された信号電荷が転送される第２導電型の電荷蓄積領域と、
前記電荷蓄積領域から前記信号電荷を受け入れる電荷読み出し領域と、
前記受光用表面埋込領域と前記電荷蓄積領域との間の前記半導体領域の上部に形成されるチャネルの電位を制御して、前記受光用表面埋込領域から前記電荷蓄積領域へ前記信号電荷を転送する第１の電位制御手段と、
前記電荷蓄積領域と前記電荷読み出し領域との間の前記半導体領域の上部に形成されるチャネルの電位を制御して、前記電荷蓄積領域から前記電荷読み出し領域へ前記信号電荷を転送する第２の電位制御手段
とを備える画素を複数配列したことを特徴とする固体撮像装置。
【請求項７】
前記受光用表面埋込領域から電荷を排出する排出ドレイン領域を更に備えることを特徴とする請求項６に記載の固体撮像装置。
【請求項８】
前記受光用表面埋込領域と前記排出ドレイン領域との間の前記半導体領域の上部に形成されるチャネルの電位を制御して、前記受光用表面埋込領域から前記排出ドレイン領域へ前記電荷を排出する第３の電位制御手段を更に備えることを特徴とする請求項７に記載の固体撮像装置。
【請求項９】
前記受光用表面埋込領域が、互いに前記半導体基板の上部に埋め込まれた複数のストライプ状のパターンをなすことを特徴とする請求項６〜８のいずれか１項に記載の固体撮像装置。
【請求項１０】
前記電荷蓄積領域が前記受光用表面埋込領域よりも高不純物密度であるか、又は前記電荷蓄積領域が前記受光用表面埋込領域よりも深さが深いことを特徴とする請求項６〜８のいずれか１項に記載の固体撮像装置。
【請求項１１】
前記画素が、前記電荷読み出し領域に転送された前記信号電荷に依存した電圧を読み出す電圧読み出し用バッファアンプを更に備えることを特徴とする請求項６〜１０のいずれか１項に記載の固体撮像装置。
【請求項１２】
前記受光用表面埋込領域から前記電荷蓄積領域への前記信号電荷を前記すべての画素で一斉に転送することを特徴とする請求項６〜１１のいずれか１項に記載の固体撮像装置。
【請求項１３】
前記光が、対象物で反射した励起光パルスと、該励起光パルスを受けて前記対象物から発生した蛍光とを含み、前記励起光パルスの立ち下がり後の一定期間において前記信号電荷を選択的に前記受光用表面埋込領域から前記電荷蓄積領域へ転送し、
前記励起光照射時においては、前記受光用表面埋込領域から電荷を前記排出ドレイン領域に排出することを特徴とする請求項８に記載の固体撮像装置。
【請求項１４】
前記光が、対象物で反射した励起光パルスと、該励起光パルスを受けて前記対象物から発生した蛍光とを含み、前記励起光パルスの立ち下がり後の第１の期間内において前記信号電荷の一部を前記受光用表面埋込領域から前記電荷蓄積領域へ転送し、前記電荷蓄積領域に蓄積した前記信号電荷を第１の蓄積電荷量として読み出し、
前記第１の期間後の第２の期間において前記信号電荷の他の一部を前記受光用表面埋込領域から前記電荷蓄積領域へ転送し、前記電荷蓄積領域に蓄積した前記信号電荷を第２の蓄積電荷量として読み出し、
前記第１及び第２の蓄積電荷量の比から、前記蛍光の寿命を測定することを特徴とする請求項８に記載の固体撮像装置。
【請求項１５】
パルス変調光を受けて対象物で反射した反射光により生成した前記信号電荷を前記パルス変調光に同期して前記受光用表面埋込領域から前記電荷蓄積領域へ転送し、前記パルス変調光と逆位相で、前記排出ドレイン領域から電荷を排出し、前記電荷蓄積領域に蓄積した前記信号電荷を読み出し、
光を非照射時に、前記受光用表面埋込領域から前記電荷蓄積領域へ前記パルス変調光の変調に用いたパルスと同期して電荷を転送し、前記パルス変調光の変調に用いるパルスと逆位相で、前記受光用表面埋込領域から電荷を排出し、前記電荷蓄積領域に蓄積した前記信号電荷を読み出し、
前記パルス変調光を照射したときに読み出した前記信号電荷と、前記非照射時に読み出した前記信号電荷との差分を像として検出することを特徴とする請求項８に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、更には半導体素子を複数個配列した固体撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサにおいては、ローリングシャッタ動作が基本であるが、ＣＭＯＳ高速度イメージセンサ用の全画素同時電子シャッタ機能が開発されている。全画素同時電子シャッタ機能を有するＣＭＯＳイメージセンサとしては、フォトダイオードをスイッチ用ＭＯＳトランジスタを介してキャパシタに接続し、スイッチ用ＭＯＳトランジスタをオンにすることで、信号電荷をキャパシタに記憶させる手法が知られている（非特許文献１参照。）。しかしながら、フォトダイオードからキャパシタに信号電荷の完全転送を行うものではなく、フォトダイオードとキャパシタの容量比による増幅を行うことができない。このため、フォトダイオードの面積が大きくなると、電荷−電圧変換利得を高くすることができない。又、フォトダイオードやキャパシタを初期化した際のリセットノイズを除去することができないため、ノイズが大きいという問題がある。
【０００３】
又、他の手法として、信号電荷を２段で転送する画素構造が報告されている（特許文献１参照。）。しかしながら、一部ＣＣＤの動作が含まれるため、工程が複雑になるとともに、電荷一時蓄積部が半導体表面で信号電荷を蓄積する構造となっているために、暗電流が大きくなり、又、界面準位により電荷が捕獲されることによるノイズが発生する。
【０００４】
又、本発明者は、全画素同時電子シャッタ機能をもつ画素回路を既に提案した（特許文献２参照。）。特許文献２の図１５に示した回路では、内部アンプとこの内部アンプに並列接続された蓄積容量を用いてフォトダイオードで発生した信号電荷を検出し、内部アンプの出力側に接続された２つのサンプル容量で、信号レベルとリセットレベルをサンプルし、リセットノイズを低減しながら、電子シャッタ機能を持たせるものである。この回路の場合、内部アンプに、ｎチャネルＭＯＳトランジスタのゲートを入力として用い、内部アンプの入出力をショートすることで、内部アンプの入力、及び出力の動作点を決めている。
【０００５】
しかしながら、フォトダイオードとして埋め込みフォトダイオードを用いて信号電荷の完全転送を行おうとすると、内部アンプの入力の動作電圧が低すぎるために、完全転送ができない可能性がある。又、内部アンプのｐＭＯＳトランジスタのゲートを入力として用いることができるが、その場合、内部アンプの出力振幅が十分取れないという課題がある。又、サンプルホールド容量が２個必要なので、回路規模が増大する。
【特許文献１】米国特許第５９８６２９７号明細書（図１Ｂ）
【特許文献２】特開２００４−２６６５９７号公報（図１５）
【非特許文献１】Ｎ．ステヴァノヴィッチ（N. Stevanovic）他３名, 「高速度イメージング用ＣＭＯＳイメージセンサ（A CMOS image sensor for high-speed imaging）, 米国電子電気学会（IEEE） 国際固体素子回路会議（International Solid-State Circuits Conference）, ２０００年２月，第４３巻，ｐ．１０４−１０５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、低コストで製造可能で、信号電荷の完全転送を実現可能な半導体素子を提供し、更にはこの半導体素子を画素として複数個配列して、高い空間解像度を有する固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の第１の態様は、（イ）第１導電型の半導体領域と、（ロ）半導体領域の上部の一部に埋め込まれ、光を入射する第２導電型の受光用表面埋込領域と、（ハ）半導体領域の上部の一部に受光用表面埋込領域と離間して埋め込まれ、受光用表面埋込領域よりもポテンシャル井戸の深さが深く、受光用表面埋込領域により生成した信号電荷を蓄積する第２導電型の電荷蓄積領域と、（ニ）電荷蓄積領域により蓄積した信号電荷を受け入れる電荷読み出し領域と、（ホ）受光用表面埋込領域と電荷蓄積領域との間の半導体領域の上部に形成されるチャネルの電位を制御して、受光用表面埋込領域から電荷蓄積領域へ信号電荷を転送する第１の電位制御手段と、（ヘ）電荷蓄積領域と電荷読み出し領域との間の半導体領域の上部に形成されるチャネルの電位を制御して、電荷蓄積領域から電荷読み出し領域へ信号電荷を転送する第２の電位制御手段とを備える半導体素子であることを要旨とする。ここで、第１導電型と第２導電型とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。
【０００８】
本発明の第２の態様は、（イ）第１導電型の半導体領域と、（ロ）半導体領域の上部の一部に埋め込まれ、光を入射する第２導電型の受光用表面埋込領域と、（ハ）半導体領域の上部の一部に受光用表面埋込領域と離間して埋め込まれ、受光用表面埋込領域よりもポテンシャル井戸の深さが深く、受光用表面埋込領域により生成した信号電荷を蓄積する第２導電型の電荷蓄積領域と、（ニ）電荷蓄積領域により蓄積した信号電荷を受け入れる電荷読み出し領域と、（ホ）受光用表面埋込領域と電荷蓄積領域との間の半導体領域の上部に形成されるチャネルの電位を制御して、受光用表面埋込領域から電荷蓄積領域へ信号電荷を転送する第１の電位制御手段と、（ヘ）電荷蓄積領域と電荷読み出し領域との間の半導体領域の上部に形成されるチャネルの電位を制御して、電荷蓄積領域から電荷読み出し領域へ信号電荷を転送する第２の電位制御手段とを備える画素を複数配列した固体撮像装置であることを要旨とする。
【発明の効果】
【０００９】
本発明によれば、低コストで製造可能で、信号電荷の完全転送を実現可能な半導体素子を提供し、更にはこの半導体素子を画素として複数個配列して、高い空間解像度を有する固体撮像装置を実現できる。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１１】
又、以下に示す第１及び第２の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【００１２】
（第１の実施の形態）
本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）は、図１に示すように、画素アレイ部（Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnm）と周辺回路部（１０４，１０５，１０６，ＮＣ1〜ＮＣm）とを同一の半導体チップ上に集積化している。画素アレイ部には、２次元マトリクス状に多数の画素Ｘij（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）が配列されており、方形状の撮像領域を構成している。そして、この画素アレイ部の下辺部には、画素行Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnm方向に沿って水平シフトレジスタ１０６が設けられ、画素アレイ部の左辺部には画素列Ｘ11〜Ｘn1；Ｘ12〜Ｘn2；・・・・・；Ｘ1j〜Ｘnj；・・・・・；Ｘ1m〜Ｘnm方向に沿って垂直シフトレジスタ１０５が設けられている。垂直シフトレジスタ１０５及び水平シフトレジスタ１０６には、タイミング発生回路１０４が接続されている。
【００１３】
タイミング発生回路１０４、水平シフトレジスタ１０６及び垂直シフトレジスタ１０５によって画素アレイ部内の画素Ｘijが順次走査され、画素信号の読み出しや電子シャッタ動作が実行される。即ち、本発明の第１の実施の形態に係る固体撮像装置では、画素アレイ部を各画素行Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnm単位で垂直方向に走査することにより、各画素行Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnmの画素信号を各画素列Ｘ11〜Ｘn1；Ｘ12〜Ｘn2；・・・・・；Ｘ1j〜Ｘnj；・・・・・；Ｘ1m〜Ｘnm毎に設けられた垂直信号線によって画素信号を読み出す構成となっている。
【００１４】
第１の実施の形態に係る固体撮像装置のそれぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnm内の画素回路として機能する半導体素子の平面構造の一例を、図２に、対応する断面図を図３（ａ）に示す。
【００１５】
図３（ａ）は、図２に示した半導体素子のＡ−Ａ面から見た断面構造であり、先に図３（ａ）を説明する。図３（ａ）に示すように、半導体素子は、第１導電型（ｐ型）の半導体領域１と、半導体領域１の上部の一部に埋め込まれ、光を入射する第２導電型（ｎ型）の受光用表面埋込領域（受光カソード領域）１１ａと、半導体領域１の上部の一部に受光カソード領域１１ａと離間して埋め込まれ、受光カソード領域１１ａよりも高不純物密度であり、受光カソード領域１１ａにより生成した信号電荷を蓄積する第２導電型（ｎ+型）の電荷蓄積領域１２ａと、電荷蓄積領域１２ａにより蓄積した信号電荷を受け入れる電荷読み出し領域１３とを備える。図３（ａ）では「第１導電型の半導体領域」としては、第１導電型の半導体基板１を用いる場合を例示しているが、半導体基板１の代わりに、第１導電型の半導体基板上に形成した半導体基板よりも低不純物密度の第１導電型のシリコンエピタキシャル成長層を採用しても良い。
【００１６】
受光カソード領域１１ａと、受光カソード領域１１ａの直下の半導体基板（アノード領域）１とでフォトダイオードＤ１を構成している。電荷蓄積領域（カソード領域）１２ａと、電荷蓄積領域１２ａ直下の半導体基板１（アノード領域）とで電荷蓄積ダイオードＤ２を構成している。
【００１７】
受光カソード領域１１ａの上には、ｐ+型ピニング層１１ｂが配置されている。電荷蓄積領域１２ａの上には、ｐ+型ピニング層１２ｂが配置されている。ｐ+型ピニング層１１ｂ及びｐ+型ピニング層１２ｂは、ダーク時の表面でのキャリアの生成を抑制する層であり、ダーク電流削減のために好ましい層として用いている。ダーク電流が問題とならない用途（応用）等では、構造上、ｐ+型ピニング層１１ｂ及びｐ+型ピニング層１２ｂを省略しても構わない。
【００１８】
ｐ+型ピニング層１１ｂ及びｐ+型ピニング層１２ｂ上、更にはｐ+型ピニング層１１ｂとｐ+型ピニング層１２ｂとの間の半導体基板１上、及び受光カソード領域１１ａと電荷読み出し領域１３との間の半導体基板１上には絶縁膜２が形成されている。絶縁膜２としては、シリコン酸化膜（ＳｉＯ2膜）が好適であるが、シリコン酸化膜（ＳｉＯ2膜）以外の種々の絶縁膜を用いた絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）の絶縁ゲート構造をなしても良い。例えば、シリコン酸化膜（ＳｉＯ2膜）／シリコン窒化膜（Ｓｉ3Ｎ4膜）／シリコン酸化膜（ＳｉＯ2膜）の３層積層膜からなるＯＮＯ膜でもよい。更には、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等が絶縁膜２として使用可能である。
【００１９】
絶縁膜２上には、受光カソード領域１１ａと電荷蓄積領域１２ａとの間に形成される第１転送チャネルの電位を制御して、受光カソード領域１１ａから電荷蓄積領域１２ａへ信号電荷を転送する転送ゲート電極３１が配置され、第１の電位制御手段を構成している。更に、絶縁膜２上には、電荷蓄積領域１２ａと電荷読み出し領域１３との間に形成される第２転送チャネルの電位を制御して、電荷蓄積領域１２ａから電荷読み出し領域１３へ信号電荷を転送する読み出しゲート電極３２が配置され、第２の電位制御手段を構成している。
【００２０】
図２の平面では、図３（ａ）から分かるように、受光カソード領域１１ａの上に配置された矩形のｐ+型ピニング層１１ｂが配置され、電荷蓄積領域１２ａの上にｐ+型ピニング層１２ｂとの間に転送ゲート電極３１が延伸している。更に、ｐ+型ピニング層１２ｂとｎ+型電荷読み出し領域１３との間には読み出しゲート電極３２が延伸している。
【００２１】
図１に示した光源１０１から繰り返しパルス信号として照射された光は、対象物１０２で反射され、レンズ１０３を介して、それぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnmに入射する。即ち、図２に示したように、それぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnmの遮光膜４１の開口部４２を介して、それぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜ＸnmのフォトダイオードＤ１に入射する。フォトダイオードＤ１は、遮光膜の開口部４２を介して入射したパルス光を光信号として受光し、この光信号を信号電荷に変換する。
【００２２】
図３（ｂ）は、図３（ａ）において一点鎖線で示したＰ−Ｐ面で、受光カソード領域１１ａ、電荷蓄積領域１２ａ、電荷読み出し領域１３を切る断面におけるポテンシャル図であり、電荷（電子）を黒丸で示している。図３の左側に受光カソード領域１１ａの伝導帯端のポテンシャル井戸（第１のポテンシャル井戸）ＰＷ１を示す。更に、第１のポテンシャル井戸ＰＷ１の右側に、電荷蓄積領域１２ａの伝導帯端のポテンシャル井戸（第２のポテンシャル井戸）ＰＷ２を示す。第１のポテンシャル井戸ＰＷ１と、第２のポテンシャル井戸ＰＷ２との間の電位障壁は、転送ゲート電極３１直下の半導体基板１の伝導帯端のポテンシャル分布に相当する。更に、第２のポテンシャル井戸ＰＷ２の右側に、電荷読み出し領域１３のポテンシャル井戸を右上がりのハッチングで示す。第２のポテンシャル井戸ＰＷ２と、電荷読み出し領域１３のポテンシャル井戸との間の電位障壁は、読み出しゲート電極３２直下の半導体基板１の伝導帯端のポテンシャル分布に相当する。ここで、受光カソード領域１１ａの不純物密度が、電荷蓄積領域１２ａの不純物密度よりも高いので、第２のポテンシャル井戸ＰＷ２の深さが、第１のポテンシャル井戸ＰＷ１の深さよりも深い。
【００２３】
例えば、転送ゲート電極３１に制御信号ＧＳとして低い電圧（０Ｖ、又は負電圧）を与えると、図３（ｂ）に示すように、受光カソード領域１１ａと電荷蓄積領域１２ａとの間に電子に対する電位障壁が形成され、受光カソード領域１１ａから電荷蓄積領域１２ａには信号電荷は転送されない。一方、転送ゲート電極３１に制御信号ＧＳとして高い電圧（正の電圧）を与えると、図３（ｃ）に示すように、受光カソード領域１１ａと電荷蓄積領域１２ａとの間の電位障壁の高さが減少、もしくは消滅し、受光カソード領域１１ａから電荷蓄積領域１２ａへ信号電荷が転送される。既に説明したように、第２のポテンシャル井戸ＰＷ２の深さが、第１のポテンシャル井戸ＰＷ１の深さよりも深くなるように設定されているので、受光カソード領域１１ａから電荷蓄積領域１２ａにすべての信号電荷を転送する完全転送が実現できる。この完全転送により、残像を防止でき、残電荷によるランダムノイズの発生を防止できる。
【００２４】
一方、読み出しゲート電極３２は、第２転送チャネルの電位を絶縁膜２を介して静電的に制御する。例えば、読み出しゲート電極３２に制御信号ＴＸとして低い電圧（０Ｖ、又は負電圧）を与えると、図４（ａ）に示すように、電荷蓄積領域１２ａと電荷読み出し領域１３との間に電子に対する電位障壁が形成され、電荷蓄積領域１２ａから電荷読み出し領域１３へ信号電荷は転送されない。一方、読み出しゲート電極３２に制御信号ＴＸとして高い電圧（正の電圧）を与えると、図４（ｂ）に示すように、電荷蓄積領域１２ａと電荷読み出し領域１３との間の電位障壁の高さが減少、もしくは消滅し、電荷蓄積領域１２ａから電荷読み出し領域１３へ信号電荷が転送される。
【００２５】
図３（ａ）に示すように、電荷読み出し領域１３には、読み出し用バッファアンプ１０８を構成する信号読み出しトランジスタ（増幅トランジスタ）ＭＡ1のゲート電極が接続されている。信号読み出しトランジスタ（増幅トランジスタ）ＭＡ1のドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用のスイッチングトランジスタＭＳ1のドレイン電極に接続されている。画素選択用のスイッチングトランジスタＭＳ1のソース電極は、垂直信号線Ｂ1に接続され、ゲート電極には水平ラインの選択用制御信号Ｓが垂直シフトレジスタ１０５から与えられる。選択用制御信号Ｓをハイ（Ｈ）レベルにすることにより、スイッチングトランジスタＭＳ1が導通し、信号読み出しトランジスタ（増幅トランジスタ）ＭＡ1で増幅された電荷読み出し領域１３の電位に対応する電流が垂直信号線Ｂ1に流れる。更に、電荷読み出し領域１３には、読み出し用バッファアンプ１０８を構成するリセットトランジスタＴRのソース電極が接続されている。リセットトランジスタＴRのドレイン電極は電源ＶＤＤに接続され、ゲート電極にはリセット信号Ｒが与えられる。リセット信号をハイ（Ｈ）レベルにして、受光カソード領域１１ａ及び電荷蓄積領域１２ａに蓄積された信号電荷を吐き出し、受光カソード領域１１ａ及び電荷蓄積領域１２ａをリセットする。
【００２６】
半導体基板１は、不純物密度５×１０12ｃｍ-3程度以上、５×１０16ｃｍ-3程度以下程度が好ましい。特に、半導体基板１を不純物密度４×１０14ｃｍ-3程度以上、３×１０16ｃｍ-3程度以下のシリコン基板とすれば、通常のＣＭＯＳプロセスが採用でき、絶縁膜２としては、素子分離に用いられるＬＯＣＯＳ（Local oxidation of silicon）法と称される選択酸化法により形成された絶縁膜（フィールド酸化膜）が利用可能である。
【００２７】
受光カソード領域１１ａの不純物密度は、１×１０17ｃｍ-3程度以上、８×１０18ｃｍ-3程度以下、好ましくは２×１０17ｃｍ-3程度以上、１×１０18ｃｍ-3程度以下、代表的には、例えば８×１０17ｃｍ-3程度の比較的空乏化が容易な値が採用可能であり、その厚さは０．１〜３μｍ程度、好ましくは０．５〜１．５μｍ程度とすることが可能である。一方、電荷蓄積領域１２ａの不純物密度は、１×１０19ｃｍ-3程度以上、１×１０21ｃｍ-3程度以下、好ましくは２×１０19ｃｍ-3程度以上、５×１０20ｃｍ-3程度以下、代表的には、例えば３×１０19ｃｍ-3程度の値が採用可能であり、その厚さは０．１〜３μｍ程度、好ましくは０．５〜１．５μｍ程度とすることが可能である。電荷蓄積領域１２ａの不純物密度は、受光カソード領域１１ａの不純物密度の５〜１０００倍、好ましくは１０〜３００倍程度に設定しておけば良い。
【００２８】
絶縁膜２を熱酸化膜で形成する場合は、熱酸化膜の厚さは、１５０ｎｍ程度以上、１０００ｎｍ程度以下、好ましくは２００ｎｍ程度以上、４００ｎｍ程度以下とすれば良い。絶縁膜２を熱酸化膜以外の誘電体膜とする場合は、熱酸化膜の比誘電率εr（１ＭＨｚでεr＝３．８）で換算した等価な厚さとすれば良い。例えば、比誘電率εr＝４．４であるＣＶＤ酸化膜を用いるのであれば上記厚さを４．４／３．８＝１．１６倍した厚さを、比誘電率εr＝７であるシリコン窒化物（Ｓｉ3Ｎ4）膜を用いるのであれば上記厚さを７／３．８＝１．８４倍した厚さを採用すれば良い。但し、標準的なＣＭＯＳ技術で形成される酸化膜（ＳｉＯ2膜）を用いるのが好ましく、ＣＭＯＳ技術におけるフィールド酸化膜を用いるのが製造工程の簡略化に適している。
【００２９】
図３（ａ）に示すように、遮光膜４１の開口部４２は、光電荷の発生が、フォトダイオードＤ１を構成している受光カソード領域１１ａの直下の半導体基板１で生じるように選択的に設けられている。図３（ａ）では、絶縁膜２のみを示しているが、遮光膜４１は、図示を省略した多層配線構造をなす複数の層間絶縁膜のうちのいずれかの上部に設けられたアルミニウム（Ａｌ）等の金属薄膜で構成すれば良い。
【００３０】
＜固体撮像装置の動作＞
図１に概略構成を示した本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）の動作を図５に示したタイミングチャートを用いて説明する。
【００３１】
（イ）先ず、電子シャッタ時間ＴSHの前に、図１に示した画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnmのそれぞれに制御信号ＧＳ、制御信号ＴＸ（１）〜ＴＸ（Ｎ）、及びリセット信号Ｒ（１）〜Ｒ（Ｎ）のパルスを投入して、受光カソード領域１１ａ及び電荷蓄積領域１２ａの信号電荷を同時に排出してリセットしておく。
【００３２】
（ロ）その後、電子シャッタ時間ＴSHにおいて光源１０１からパルス光を出射し、対象物１０２で反射されたパルス光は、それぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnmの遮光膜４１の開口部４２を介して、それぞれの受光カソード領域１１ａに入射する。受光カソード領域１１ａは、入射したパルス光により生成された信号電荷を蓄積する。なお、電子シャッタ時間ＴSHは任意に設定することができる。
【００３３】
（ハ）電子シャッタ時間ＴSHが終了するときに、すべての画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnmのそれぞれに制御信号ＴＸ（１）〜ＴＸ（Ｎ）及びリセット信号のパルスを、図５に示すようなタイミングで一斉に与え、電荷蓄積領域１２ａに漏れこんだ光等により発生する電荷等、不要な電荷をすべての画素において排出する。なお、この漏れこみ光等による電子の排出は、省略することも可能である。
【００３４】
（ニ）電子シャッタ時間ＴSHの終了後、すべての画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnmにおいて、制御信号ＧＳを与えて受光カソード領域１１ａから電荷蓄積領域１２ａへ信号電荷を転送する。
【００３５】
（ホ）その後、信号読み出し時間ＴH(1)，ＴH(2)，・・・ＴH(N)では、垂直シフトレジスタの出力によって選択されたある１行分の画素信号に対して、画素内での電荷転送と同期して、読み出し動作が行われる。即ち、１水平ライン毎に、対応するカラムのノイズキャンセル回路ＮＣ1〜ＮＣmに電荷読み出し領域１３の蓄積した信号電荷に依存したレベルを読み出し、それぞれのノイズキャンセル回路ＮＣ1〜ＮＣmにおいてノイズキャンセルを行った後、水平走査を行う。先ず、リセット信号Ｒ（１）のパルスを与えて、電荷読み出し領域１３をリセットしたときのリセットレベルをφＲパルスによってノイズキャンセル回路ＮＣ1内のキャパシタＣ１にサンプルし、記憶する。次いで、制御信号ＴＸ（１）を与え、受光カソード領域１１ａから電荷蓄積領域１２ａを経て電荷読み出し領域１３に信号電荷の転送を行う。そのときの信号レベルを、φＳパルスによってノイズキャンセル回路ＮＣ1の別のキャパシタＣ２にサンプルし、記憶する。この動作は、１行分の画素に対して同時に行われ、ノイズキャンセル回路ＮＣ1〜ＮＣmの１行分の信号が記憶される。ノイズキャンセル回路ＮＣ1〜ＮＣmに記憶された信号を、水平選択制御信号ＳＨ（１）〜ＳＨ（Ｍ）を与えることで、順次読み出し、差動アンプ１０７に入力する。差動アンプ１０７が、ノイズキャンセル回路ＮＣ1〜ＮＣmに記憶されたリセットレベルと信号レベルとの差分を求めることにより、増幅トランジスタ等が発生する固定パターンノイズと、浮遊拡散層で発生するリセットノイズをキャンセルする。差動アンプ１０７からの画像信号を順次水平走査により外部に読み出す。このような処理を、１行目から、最終行まで行うことで、すべての画像信号が読み出される。１水平ラインの選択は、制御信号Ｓを画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnm内の電圧読み出し用バッファアンプ１０８の画素選択用のスイッチングトランジスタＭＳ1に与えることで行い、垂直信号に対応する水平ラインの信号が現れる。
【００３６】
以上説明したように、第１の実施の形態に係る半導体素子によれば、受光カソード領域１１ａから電荷蓄積領域１２ａへ信号電荷を完全転送することができる。したがって、半導体素子を画素として複数個配列した固体撮像装置において、高い空間解像度を実現可能となる。
【００３７】
＜半導体素子及び固体撮像装置の製造方法＞
次に、本発明の第１の実施の形態に係る半導体素子及び固体撮像装置の製造方法を、半導体素子（画素）に着目しながら、図６（ａ）〜図８を用いて説明する。尚、以下に述べる半導体素子及び固体撮像装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。
【００３８】
（イ）先ず、図示を省略するが、３０〜０．６５Ωｃｍ程度（不純物密度４×１０14ｃｍ-3程度以上、３×１０16ｃｍ-3程度以下）の（１００）面を主表面とするｐ型半導体基板を用意する。このｐ型半導体基板の主表面に１５０ｎｍ程度の熱酸化膜（ＳｉＯ2膜）を形成後、フォトレジスト膜を塗布し、これをフォトリソグラフィ技術によりパターニングしてｐウェル形成領域を開口する。次に、ｐウェル形成領域に熱酸化膜を通して１０12〜１０13ｃｍ-2程度のドーズ量でボロン（11Ｂ+）をイオン注入する。次に、熱酸化膜のウェル形成領域の部分をエッチング除去する。又、フォトレジスト膜も除去し、所定の清浄化工程を終えてから、約１２００℃でイオン注入されたボロンを熱拡散してｐウェルを形成する。このとき周辺回路部及びそれぞれの画素Ｘijの内部に配置される読み出し用バッファアンプ１０８にも、同時にｐウェルが形成される。又、周辺回路部には、同様にしてｎウェルも形成される。更に、ｐ型半導体基板の主表面の熱酸化膜をすべて除去して剥離してから、再び膜厚１００ｎｍ程度のパッド酸化膜（ＳｉＯ2膜）を半導体基板の主表面に熱酸化法で形成する。その後、ＣＶＤ法を用いて膜厚２００ｎｍ程度の窒化膜（Ｓｉ3Ｎ4膜）を成長させる。この窒化膜の上にフォトリソグラフィ技術によりパターニングされたフォトレジスト膜を形成し、これをマスクに反応性イオンエッチング（ＲＩＥ）を行って、選択酸化（ＬＯＣＯＳ）用の窒化膜のマスクを形成する。そして、ＬＯＣＯＳ法を用いて窒化膜の開口部４２に、厚さ１５０ｎｍ程度以上、１０００ｎｍ程度以下、２００ｎｍ程度以上、４００ｎｍ程度以下のフィールド酸化膜を形成する。素子形成領域を覆う窒化膜は、シリコンに比較して酸化速度が著しく遅いので酸化防止膜として用いられる。
【００３９】
（ロ）次に、図示を省略するが、窒化膜を除去してから、素子形成領域に膜厚が数１０ｎｍのダミー酸化膜を形成する。次に、ゲートしきい値電圧制御（Ｖth制御）イオン注入を行う。先ずフォトリソグラフィ技術により、周辺回路のｐウェルをフォトレジスト膜で被覆してからｐＭＯＳのゲートしきい値電圧制御用の不純物をイオン注入する。次に、フォトレジスト膜を除去してからｐウェル以外の領域上に、フォトリソグラフィ技術により、フォトレジスト膜のパターンを形成し、続いて周辺回路及び読み出し用バッファアンプ１０８のｐウェルと同時に、ｐウェルにｎＭＯＳのゲートしきい値電圧制御用の不純物をイオン注入する。その後、フォトレジスト膜を除去する。更に、Ｖth制御イオン注入イオン注入時の保護膜として使用されたダミー酸化膜を剥離する。
【００４０】
（ハ）次に、半導体基板１の表面を熱酸化し、図６（ａ）に示すようにゲート酸化膜２を形成する。更に、ゲート酸化膜２の上の全面にＣＶＤ法によりポリシリコン膜３を２００〜４００ｎｍ程度堆積する。そして、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜５１をポリシリコン膜３上に、図６（ｂ）に示すように形成する。そして、このフォトレジスト膜５１をマスクとして、ＲＩＥ等によりポリシリコン膜３をエッチングする。その後、フォトレジスト膜５１を除去すれば、図６（ｃ）に示すように、転送ゲート電極３１及び読み出しゲート電極３２のパターンが形成される。
【００４１】
（ニ）次に、フォトリソグラフィ技術を用いて、半導体基板１上にフォトレジスト膜５２を被覆する。そして、図７（ａ）に示すように転送ゲート電極３１及び読み出しゲート電極３２をマスクとして、自己整合的に、半導体基板１に燐（31Ｐ+）を１０15ｃｍ-2のオーダーでイオン注入する。同時に、周辺回路及び読み出し用バッファアンプ１０８のｐウェルにも同様に、ポリシリコンゲート電極をマスクとして、自己整合的にイオン注入する。このとき、ポリシリコンからなる転送ゲート電極３１及び読み出しゲート電極３２や図示を省略した周辺回路のｐウェル等の上のポリシリコンゲート電極にも燐（31Ｐ+）がイオン注入される。その後、フォトレジスト膜５２を除去する。
【００４２】
（ホ）次に、フォトリソグラフィ技術を用いて、半導体基板１上にフォトレジスト膜５３を被覆する。そして、図７（ｂ）に示すように転送ゲート電極３１及び読み出しゲート電極３２をマスクとして、自己整合的に、半導体基板１に砒素（75Ａｓ+）を８×１０15〜５×１０16ｃｍ-2のオーダーでイオン注入する。同時に、必要に応じて、周辺回路及び電圧読み出し用バッファアンプ１０８のｐウェルにも同様に、ポリシリコンゲート電極をマスクとして、自己整合的にイオン注入する。このとき、ポリシリコンからなる転送ゲート電極３１及び読み出しゲート電極３２や図示を省略した周辺回路のｐウェル等の上のポリシリコンゲート電極にも砒素（75Ａｓ+）がイオン注入される。その後、フォトレジスト膜５３を除去する。
【００４３】
（ヘ）次に、フォトリソグラフィ技術を用いて、半導体基板１上に他のフォトレジスト膜５４を被覆する。そして、図７（ｃ）に示すように転送ゲート電極３１及び読み出しゲート電極３２をマスクとして、自己整合的に、半導体基板１にホウ素（11Ｂ+）を３×１０15〜１×１０16ｃｍ-2のオーダーでイオン注入する。同時に、必要に応じて、周辺回路及び電圧読み出し用バッファアンプ１０８のｎウェルにも同様に、ポリシリコンゲート電極をマスクとして、自己整合的にイオン注入する。このとき、ポリシリコンからなる転送ゲート電極３１及び読み出しゲート電極３２や図示を省略した周辺回路のｐウェル等の上のポリシリコンゲート電極にもホウ素（11Ｂ+）がイオン注入される。その後、フォトレジスト膜５４を除去して、半導体基板１を活性化熱処理すれば、半導体基板１には、図８に示すように、ｎ型の受光カソード領域１１ａ、ｐ+型ピニング層１１ｂ、受光カソード領域１１ａより不純物密度が高いｎ+型の電荷蓄積領域１２ａ、ｐ+型ピニング層１２ｂ及びｎ+型の電荷読み出し領域１３が形成される。同様に、図示を省略した周辺回路のｐウェル等にｎ型ソース／ドレイン領域が形成される。このとき、転送ゲート電極３１及び読み出しゲート電極３２に注入された燐（31Ｐ+）、砒素（75Ａｓ+）及びホウ素（11Ｂ+）も活性化されるので、転送ゲート電極３１及び読み出しゲート電極３２が低抵抗化する。
【００４４】
（ト）次に、図示を省略するが、各画素を接続する垂直信号線や水平走査線、或いは周辺回路の各トランジスタ間を接続する金属配線層やゲート電極を形成するポリシリコン膜間の絶縁のため、層間絶縁膜を堆積させる。この層間絶縁膜は、ＣＶＤ法により堆積された膜厚０．５μｍ程度の酸化膜（ＣＶＤ−ＳｉＯ2）と、この酸化膜（ＣＶＤ−ＳｉＯ2）の上に、ＣＶＤ法により堆積された膜厚０．５μｍ程度のＰＳＧ膜又はＢＰＳＧ膜の２層構造から構成された複合膜等種々の誘電体膜が使用可能である。ＣＶＤ法で堆積後、熱処理することにより、この複合膜の上層のＢＰＳＧ膜は、リフローされて層間絶縁膜の表面が平坦化される。この上部に、フォトリソグラフィ技術を用いてパターニングされたフォトレジスト膜をマスクにして、ＲＩＥ若しくはＥＣＲイオンエッチング等により層間絶縁膜をエッチングし、金属配線層とトランジスタを接続するコンタクト孔を形成する。その後、このコンタクト孔を形成に用いたフォトレジスト膜を除去する。次に、スパッタリング法又は電子ビーム真空蒸着法等によりシリコン等を含有するアルミニウム合金膜（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）を形成する。この上に、フォトリソグラフィ技術を用いて、フォトレジスト膜のマスクを形成し、このマスクを用いて、ＲＩＥにより、アルミニウム合金膜をパターニングするという一連の処理を順次繰り返し、各画素を接続する垂直信号線や水平走査線、或いは周辺回路の各トランジスタ間を接続する金属配線層を形成する。更に、金属配線層の上に他の層間絶縁膜を堆積させ、フォトリソグラフィ技術を用いて、各画素の半導体領域の直上に開口部４２を有する金属膜を形成し、遮光膜４１とする。そして、機械的損傷防止と、水分や不純物の浸入の防止を目的とした膜厚１μｍ程度のパッシベーション膜を遮光膜の上にＣＶＤ法により積層すれば、本発明の第１の実施の形態に係る固体撮像装置が完成する。パッシベーション膜にはＰＳＧ膜や窒化膜等が利用される。
【００４５】
以上説明したように、本発明の第１の実施の形態に係る半導体素子及び固体撮像装置の製造方法によれば、受光カソード領域１１ａ、ｐ+型ピニング層１１ｂ、電荷蓄積領域１２ａ、ｐ+型ピニング層１２ｂ及び電荷読み出し領域１３の形成は、標準的なＣＭＯＳイメージセンサの製造工程に、図７（ｂ）に示すようなイオン注入等の簡単な工程を追加するだけで実現できる。したがって、標準ＣＭＯＳプロセスを基本としながら、２段転送による電子シャッタ機能を有し、空間解像度を得ることができる固体撮像装置を標準的なＣＭＯＳプロセスで実現可能となる。
【００４６】
<第１の実施の形態の第１変形例>
図３（ｂ）に示した第１のポテンシャル井戸ＰＷ１の深さを、第２のポテンシャル井戸ＰＷ２よりも浅くするには、受光カソード領域１１ａのみが空乏化しやすくなる構造を工夫しても良い。
【００４７】
第１の実施の形態の第１変形例に係る固体撮像装置では、それぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnm内の半導体素子の平面構造として、図９に示すように、受光カソード領域１１ａの信号電荷の転送方向の幅が、電荷蓄積領域１２ａの信号電荷の転送方向の幅よりも狭くして、受光カソード領域１１ａが空乏化しやすくしている。ｐ+型ピニング層１１ｂ直下の受光カソード領域１１ａは、ｐ+型ピニング層１１ｂと同様の平面パターンを有し、ｐ+型ピニング層１２ｂ直下の電荷蓄積領域１２ａは、ｐ+型ピニング層１２ｂと同様の平面パターンを有する。図９に示した半導体素子の断面構造は図３に示した構造と基本的には同様であるので、重複した説明を省略する。
【００４８】
ただし、現実には面積の効果だけで、第１のポテンシャル井戸ＰＷ１の深さを第２のポテンシャル井戸ＰＷ２の深さよりも浅くするのは容易ではないので、電荷蓄積領域１２ａの不純物密度を受光カソード領域１１ａの不純物密度よりも高くすることが好ましい。
【００４９】
<第１の実施の形態の第２変形例>
既に、図３（ａ）において、電荷蓄積領域１２ａの幾何学的（構造的）な底面レベルを、受光カソード領域１１ａの底面レベルと同じとして、電荷蓄積領域１２ａの不純物密度が、受光カソード領域１１ａの不純物密度よりも高くし、第２のポテンシャル井戸ＰＷ２の深さを第１のポテンシャル井戸ＰＷ１よりも深くする構造例を示した。
【００５０】
これに対し、第１の実施の形態の第２変形例に係る固体撮像装置では、それぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnm内の半導体素子の断面構造として、図１０に示すように、ｎ型の電荷蓄積領域１２ａが受光カソード領域１１ａと同様の不純物密度として、電荷蓄積領域１２ａの幾何学的（構造的）な底面レベルを受光カソード領域１１ａの底面レベルよりも深くして、第２のポテンシャル井戸ＰＷ２を第１のポテンシャル井戸ＰＷ１よりも深くし、完全転送を行うことができるようにしている。このように、第２のポテンシャル井戸ＰＷ２が第１のポテンシャル井戸ＰＷ１よりも深くなれば良いので、電荷蓄積領域１２ａが、受光カソード領域１１ａよりも必ずしも十分に高不純物濃度である必要はない。
【００５１】
<第１の実施の形態の第３変形例>
図９に示すように、ほぼ同様な矩形パターンを用いている場合には、面積の効果のみで第２のポテンシャル井戸ＰＷ２を第１のポテンシャル井戸ＰＷ１より深くするのは容易ではない。
【００５２】
第１の実施の形態の第３変形例に係る固体撮像装置では、それぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnm内の半導体素子の平面構造として、図１１（ａ）に示すように、縞状（ストライプ状）にｎ+型受光カソード領域１１ａのパターンが複数形成構造の採用により、第２のポテンシャル井戸ＰＷ２を第１のポテンシャル井戸ＰＷ１より深くする方法について述べる。
【００５３】
図１１（ａ）のＢ−Ｂ面から見た断面構造を図１１（ｂ）に示す。ｐ+型ピニング層１１ｂは、受光カソード領域１１ａと同様にストライプ状の複数のパターンとなっていても、連続したパターンとなっていても構わない。
【００５４】
電荷蓄積領域１２ａと受光カソード領域１１ａとを異なる不純物密度にする代わりに、受光カソード領域１１ａの平面パターンを細くすることにより、受光カソード領域１１ａは容易に空乏化する。このため、第１のポテンシャル井戸ＰＷ１の底（空乏化したときの電位）は、実効的、第２のポテンシャル井戸ＰＷ２の底よりも高くなり、信号電荷の完全転送を行うことができる。
【００５５】
第１の実施の形態の第３変形例に係る固体撮像装置によれば、受光カソード領域１１ａと電荷蓄積領域１２ａとの不純物密度は同一でよいので、図７（ｂ）に示したような追加の工程が不要で、工程が簡略化できる。
【００５６】
<第１の実施の形態の第４変形例>
第１の実施の形態の第４変形例に係る固体撮像装置では、それぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnm内の半導体素子の平面構造として、非常に明るい光を受けた場合の対策として、図１２に示すように、ｎ+型受光カソード領域１１ａに接した排出ドレイン領域１４を設けた構造について説明する。
【００５７】
図１３（ａ）に示すように、排出ドレイン領域１４は、半導体基板１に埋め込まれている。図１３（ｂ）に示すように、受光カソード領域１１ａからの信号電荷をオーバーフローさせ、排出ドレイン領域１４に排出することができる。
【００５８】
<第１の実施の形態の第５変形例>
第１の実施の形態の第５変形例に係る固体撮像装置では、それぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnm内の半導体素子の平面構造は、図１４に示すように、ｎ+型受光カソード領域１１ａの両側に、転送ゲート電極（第１転送ゲート電極）３１及び転送ゲート電極（第２転送ゲート電極）３３が配置されている構造について説明する。
【００５９】
更に、第５変形例に係る固体撮像装置では、転送ゲート電極３１の右側には読み出しゲート電極（第１読み出しゲート電極）３２及び電荷読み出し領域（第１電荷読み出し領域）１３が順に配置されている。転送ゲート電極３３の左側には読み出しゲート電極（第２読み出しゲート電極）３４及び電荷読み出し領域（第２電荷読み出し領域）１５が順に配置されている。即ち、図１４に示す構造は、フォトダイオードが生成した信号電荷が互いに反対方向（左右方向）に転送されるように、左右対称の平面パターンが構成された構造である。
【００６０】
図１５（ａ）に、図１４のＤ−Ｄから見た断面図を示す。電荷蓄積領域１４ａと、電荷蓄積領域１４ａ直下の半導体基板１（アノード領域）とで電荷蓄積ダイオードＤ３を構成している。電荷蓄積領域１４ａの上には、ｐ+型ピニング層１４ｂが形成されている。転送ゲート電極３３は、受光カソード領域１１ａと電荷蓄積領域１４ａとの間に形成される第３転送チャネルの電位を制御して、受光カソード領域１１ａから電荷蓄積領域１４ａへ信号電荷を転送する。読み出しゲート電極３４は、電荷蓄積領域１４ａと電荷読み出し領域１５との間に形成される第４転送チャネルの電位を制御して、電荷蓄積領域１４ａから電荷読み出し領域１３へ信号電荷を転送する。他の構成は、図３（ａ）に示した半導体素子と実質的に同様であるので、重複した説明を省略する。
【００６１】
図１５（ｂ）は、図１５（ａ）において一点鎖線で示したＰ−Ｐ面で、電荷読み出し領域１５、電荷蓄積領域１４ｂ、受光カソード領域１１ａ、電荷蓄積領域１２ａ、電荷読み出し領域１３を切る断面におけるポテンシャル図である。
【００６２】
図１５（ｂ）の第１のポテンシャル井戸ＰＷ１の左側に、電荷蓄積領域１４ａの伝導帯端のポテンシャル井戸（第３のポテンシャル井戸）ＰＷ３を示す。第１のポテンシャル井戸ＰＷ１と、第３のポテンシャル井戸ＰＷ３との間の電位障壁は、転送ゲート電極３３直下の半導体基板１の伝導帯端のポテンシャル分布に相当する。更に、第３のポテンシャル井戸ＰＷ３の左側に、電荷読み出し領域１５のポテンシャル井戸を右上がりのハッチングで示す。第３のポテンシャル井戸ＰＷ３と、電荷読み出し領域１５のポテンシャル井戸との間の電位障壁は、読み出しゲート電極３４直下の半導体基板１の伝導帯端のポテンシャル分布に相当する。
【００６３】
例えば、転送ゲート電極３１，３３に制御信号ＧＳとして低い電圧（０Ｖ、又は負電圧）を与えると、図１５（ｂ）に示すように、左右対称に、電子に対する電位障壁が形成され、受光カソード領域１１ａから電荷蓄積領域１２ａ，１４ａには信号電荷は転送されない。一方、転送ゲート電極３１，３３に制御信号ＧＳとして高い電圧（正の電圧）を与えると、図１５（ｃ）に示すように、受光カソード領域１１ａから電荷蓄積領域１２ａ，１４ａへ信号電荷が互いに反対方向に転送される。ここで、第１のポテンシャル井戸ＰＷ１の深さが、第２及び第３のポテンシャル井戸ＰＷ２，ＰＷ３の深さよりも浅いので、受光カソード領域１１ａから電荷蓄積領域１２ａ，１４ａへすべての信号電荷を転送する完全転送が実現できる。この完全転送により、残像を防止でき、又残電荷によるランダムノイズの発生を防止できる。
【００６４】
また、読み出しゲート電極３２，３４のそれぞれに制御信号ＴＸとして低い電圧（０Ｖ、又は負電圧）を与えると、図１６（ａ）に示すように、電子に対する電位障壁が形成され、電荷蓄積領域１２ａ，１４ａから電荷読み出し領域１３，１５へ信号電荷は転送されない。一方、読み出しゲート電極３２，３４のそれぞれに制御信号ＴＸとして高い電圧（正の電圧）を与えると、図１６（ｂ）に示すように、電荷蓄積領域１２ａ，１４ａから電荷読み出し領域１３，１５へ信号電荷が転送される。
【００６５】
（第２の実施の形態）
本発明の第２の実施の形態に係る固体撮像装置（２次元イメージセンサ）の全体構成は、図１にしたブロック図と同一であるため、重複した説明を省略する。第２の実施の形態に係る固体撮像装置のそれぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnm内の半導体素子の平面構造は、図１７に示すように、受光カソード領域１１ａと、排出ドレイン領域１４との間に、コの字状の排出ゲート電極３５が配置され、受光カソード領域１１ａと排出ドレイン領域１４との間の半導体領域１の上部に形成されるチャネルの電位を制御して、受光カソード領域１１ａから排出ドレイン領域１４へ信号電荷を転送する第３の電位制御手段を構成している点が、図１２に示した半導体素子の平面構造と異なる。
【００６６】
図１７に示した半導体素子のＥ−Ｅから見た断面構造を図１８（ａ）に示す。図１８（ａ）において、排出ゲート電極３５は、電荷蓄積領域１４ａと排出ドレイン領域１４との間に形成される転送チャネルの電位を制御して、電荷蓄積領域１４ａから排出ドレイン領域１５へ信号電荷を吐き出す。他の構成は、図３（ａ）に示した半導体素子と実質的に同様であるので、重複した説明を省略する。
【００６７】
図１８（ｂ）は、図１８（ａ）において一点鎖線で示したＰ−Ｐ面で、排出ドレイン領域１４、受光カソード領域１１ａ、電荷蓄積領域１２ａ、電荷読み出し領域１３を切る断面におけるポテンシャル図である。図１８（ｂ）に示すように、転送ゲート電極３１に制御信号ＧＳとして正の電圧を印加したときの受光カソード領域１１ａから電荷蓄積領域１２ａへ信号電荷を転送する動作と、図１８（ｃ）に示すように、排出ゲート電極３５に制御信号ＣＤとして正の電圧を印加したときの受光カソード領域１１ａから排出ドレイン領域１４に電荷を排出する動作とを行わせることができる。第１の実施の形態と異なり、受光カソード領域１１ａにおいて信号電荷を蓄積することなく、信号電荷の流れの方向を排出ゲート電極３５と転送ゲート電極３１で制御するデバイスと考えることができる。したがって、受光カソード領域１１ａで信号電荷をためる必要がないため、受光カソード領域１１ａの電位の深さを浅くしてもよく、信号電荷を高速に移動させる構造を作りやすい。
【００６８】
本発明の第２の実施の形態に係る固体撮像装置によれば、励起光との分離性を高めた蛍光撮像、蛍光寿命の測定、及び変調光による撮像等にも活用できる。
【００６９】
<第２の実施の形態の変形例>
第２の実施の形態に係る固体撮像装置のそれぞれの画素Ｘ11〜Ｘ1m；Ｘ21〜Ｘ2m；・・・・・；Ｘn1〜Ｘnm内の半導体素子の平面構造の他の一例として、図２３（ａ）に示すように、ｎ+型受光カソード領域１１ａの細いパターンがストライプ状に複数形成されていても良い。図２３（ａ）のＦ−Ｆから見た断面構造を図２３（ｂ）に示す。ｐ+型ピニング層１１ｂも、受光カソード領域１１ａと同様に平面パターンがストライプ状となっていても、連続していても構わない。受光カソード領域１１ａと電荷蓄積領域１２ａが同程度の不純物密度であっても、受光カソード領域１１ａが容易に空乏化するため、受光カソード領域１１ａのポテンシャル井戸の底（空乏化したときの電位）を電荷蓄積領域１２ａよりも高くすることができる。したがって、信号電荷の完全転送を行うことができる。
【００７０】
＜蛍光による信号電荷のみを選択的に蓄積する方法＞
次に、本発明の第２の実施の形態に係る固体撮影装置の応用例として、対象物が励起光を受けて蛍光を発生するときに、対象物の蛍光による信号電荷のみを選択的に蓄積する方法を図１９のタイミングチャートを用いて説明する。時間Ｔ１１，Ｔ１３，・・・において、繰り返しパルスの励起光を照射したとき、励起光が照射された対象物１０２からの蛍光は遅れて応答する。
【００７１】
（イ）時間Ｔ１２，Ｔ１４，・・・において、制御信号ＧＳと逆位相の制御信号ＣＤを排出ゲート電極３５に与え、励起光により発生した信号電荷を、受光カソード領域１１ａから排出ドレイン領域１４に排出する。
【００７２】
（ロ）時間Ｔ１２，Ｔ１４，・・・において、励起光のパルスと逆位相のパルスの制御信号ＧＳを転送ゲート電極３１に与え、蛍光により生成した信号電荷を、受光カソード領域１１ａから電荷蓄積領域１２ａへ転送する。このように、互いに逆位相の制御信号ＧＳ，ＣＤのパルスを与えることによって、電荷蓄積領域１２ａには、理想的には蛍光のみによる信号電荷を蓄積することができる。
【００７３】
（ハ）一定期間を経て、電荷蓄積領域１２ａに蓄積した蛍光による信号電荷Ｑｓを読み出す。
【００７４】
以上説明したように、励起光と分離して蛍光による発生信号電荷を選択的に蓄積して励起光による電荷から分離して計測することができる。
【００７５】
<蛍光の寿命を測定する方法>
次に、本発明の第２の実施の形態に係る固体撮影装置の応用例として、励起光としての繰り返しパルス光源１０１と組み合わせ、対象物１０２の蛍光の寿命を画像化する方法を図２０を用いて説明する。蛍光寿命の測定装置は、バイオイメージングにおいて有用なツールであり、その計測が半導体デバイスと簡単な光源１０１及び光学系で実現することができれば、蛍光寿命の測定装置の応用範囲を拡大することができる。
【００７６】
図２０は、制御信号ＧＳの取り込みパルスを短くし、そのパルスのタイミングを１フレーム毎に変化させることで蛍光の寿命を測定する場合のタイミングを示している。時間Ｔ２１，Ｔ２３，・・・において、繰り返しパルスの励起光を照射したとき、励起光が照射された対象物１０２からの蛍光は遅れて応答する。
【００７７】
（イ）あるタイミングにおいて、制御信号ＧＳ（Ａ）を与えて、対象物からの蛍光により発生した信号電荷の一部を、受光カソード領域１１ａから電荷蓄積領域１２ａへ転送する。また、制御信号ＧＳ（Ａ）と逆位相の制御信号ＣＤ（Ａ）を排出ゲート電極３５に与え、転送を行わないときの受光カソード領域１１ａの電荷を排出ドレイン領域１４へ排出する。
【００７８】
（ロ）更に、別のタイミングで信号電荷を取り込む。即ち、制御信号ＧＳ（Ｂ）を与えて、対象物からの蛍光により発生した信号電荷の一部を、受光カソード領域１１ａから電荷蓄積領域１２ａへ転送する。また、制御信号ＧＳ（Ｂ）と逆位相の制御信号ＣＤ（Ｂ）を排出ゲート電極３５に与え、転送を行わないときの受光カソード領域１１ａの電荷を排出ドレイン領域１４へ排出する。
【００７９】
蛍光は指数関数的に減衰するため、蛍光の強度をＰとすると、蛍光Ｐと時間との関係は、式（１）と表すことができる。
【数１】
2008103647.tif 000003
【００８０】
ここで、τは、蛍光の寿命である。
【００８１】
図２０のように、幅ΔＴを持った制御信号ＧＳ（Ａ）のパルスで、蛍光による信号電荷を電荷蓄積ダイオードＤ２に転送したとき、蛍光信号電荷の転送の遅れ時間を無視し、転送パルスがｔ1からｔ1＋ΔＴの期間に与えられているとすると、転送電荷Ｑ１は、式（２）と表すことができる。
【数２】
2008103647.tif 000004
【００８２】
この転送動作を何度も繰り返す。このとき、蛍光の寿命が変化せず、同じ蛍光を繰り返すとすれば、Ｎ回の繰り返しにより、その信号電荷はＮ倍になる。
【００８３】
制御信号ＣＤ（Ｂ）のパルスがｔ2からｔ2＋ΔＴの期間に与えられているとすると、その転送電荷Ｑ２は式（３）と表すことができる。
【数３】
2008103647.tif 000005
【００８４】
これらより、蛍光の寿命τは、式（４）と表すことができる。
【数４】
2008103647.tif 000006
【００８５】
したがって、蛍光により発生した信号電荷を読み出すことにより、蛍光の寿命を測定可能となる。尚、イメージセンサとしての全体的な動作タイミングは、図２１に示すとおりである。読み出しの動作は、図５を用いて説明した動作と実質的に同様であるので、重複した説明を省略する。
【００８６】
<パルス変調による同期検出する方法>
次に、本発明の第２の実施の形態に係る固体撮影装置の応用例として、パルス変調された光による像を同期検出する方法を図２２のタイミングチャートを用いて説明する。
【００８７】
（イ）まず、図２２において、パルス光（ＯＮ）として示したように、時間Ｔ３１，Ｔ３３，・・・において、パルス変調光を点灯し、測定対象に照射する。パルス変調光と位相を同期させた制御信号ＧＳを転送ゲート電極３１に与え、反射光により発生した信号電荷のみを受光カソード領域１１ａから電荷蓄積領域１２ａに繰り返し転送する。一方、時間Ｔ３２，Ｔ３４，・・・において、制御信号ＧＳと逆位相の制御信号ＣＤを排出ゲート電極に与え、電荷蓄積ダイオードに転送していないときの受光カソード領域１１ａの電荷を、排出ドレイン領域１４に排出する。その後、電荷蓄積領域１２ａに蓄積された信号電荷に依存した信号（画像Ａ）を読み出す。
【００８８】
（ロ）次に、図２２において、パルス光（ＯＦＦ）として示したように、パルス変調光の照射を止めておく。時間Ｔ３１，Ｔ３３，・・・において、パルス変調に用いた変調パルスと同一のタイミングで、仮想的にパルス変調光と位相を同期させた制御信号ＧＳを転送ゲート電極３１に与え、反射光以外の光により発生した信号電荷を、受光カソード領域１１ａから電荷蓄積領域１２ａに繰り返し転送する。一方、時間Ｔ３２，Ｔ３４，・・・において、パルス変調に用いた変調パルスと同一のタイミングで、制御信号ＧＳと逆位相の制御信号ＣＤを転送ゲート電極３１に与えて、電荷蓄積領域１２ａに転送していないときの受光カソード領域１１ａの電荷を、排出ドレイン領域１４に排出する。その後、電荷蓄積領域１２ａに蓄積された信号電荷に依存した信号（画像Ｂ）を読み出す。
【００８９】
（ハ）読み出しの動作は、図５を用いて説明した動作と実質的に同様である。差動アンプ１０７において、画像Ａと画像Ｂとの差分を画素毎に求めれば、パルス変調光のみによる画像を得ることができる。
【００９０】
この検出方法は、変調光が照射された領域だけの画像を取得したり、この変調光に情報を含めることで、イメージセンサによって情報の通信を行うことに利用できる。尚、画像信号全体の読み出しを含めた全体のタイミングについては、図５と同様であり、ここでは省略する。
【００９１】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００９２】
例えば、既に述べた第１及び第２の実施の形態の説明では、第１導電型をｐ型、第２導電型をｎ型として説明するが、第１導電型がｎ型、第２導電型をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。このとき、例えば、図３（ａ）に示した受光カソード領域１１ａは「受光アノード領域」になるように、対応して適宜極性や対応する名称を反転（変更）させれば良い。
【００９３】
第１及び第２の実施の形態の説明においては、２次元固体撮像装置（エリアセンサ）を例示的に説明したが、本発明の半導体素子は２次元固体撮像装置の画素のみに用いられるように限定して解釈するべきではない。例えば、図１に示した２次元マトリクスにおいて、ｊ＝ｍ＝１とした１次元固体撮像装置（ラインセンサ）の画素として複数の半導体素子を１次元に配列しても良いことは、上記開示の内容から、容易に理解できるはずである。
【００９４】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００９５】
【図１】本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）の半導体チップ上のレイアウトを説明する模式的平面図である。
【図２】本発明の第１の実施の形態に係る固体撮像装置の画素の一部となる半導体素子の構成を説明する概略的な平面図である。
【図３】図３（ａ）は、図２のＡ−Ａ面から見た模式的な断面図である。図３（ｂ）は、信号電荷の転送の様子を説明するポテンシャル図である。図３（ｃ）は、信号電荷の転送の様子を説明するポテンシャル図である。
【図４】図４（ａ）は、信号電荷の転送の様子を説明するポテンシャル図である。図４（ｂ）は、信号電荷の転送の様子を説明するポテンシャル図である。
【図５】図１に示した第１の実施の形態に係る固体撮像装置の読み出し方法を説明するタイミングチャートである。
【図６】図６（ａ）、図６（ｂ）、図６（ｃ）は、本発明の第１の実施の形態に係る半導体素子及び固体撮像装置の製造方法を説明する工程断面図である。
【図７】図７（ａ）、図７（ｂ）、図７（ｃ）は、本発明の第１の実施の形態に係る半導体素子及び固体撮像装置の製造方法を説明する工程断面図である。
【図８】本発明の第１の実施の形態に係る半導体素子及び固体撮像装置の製造方法を説明する工程断面図である。
【図９】本発明の第１の実施の形態の第１変形例に係る固体撮像装置の画素の一部となる半導体素子の構成を説明する概略的な平面図である。
【図１０】本発明の第１の実施の形態の第２変形例に係る固体撮像装置の画素の一部となる半導体素子の構成を説明する模式的な断面図である。
【図１１】図１１（ａ）は、本発明の第１の実施の形態の第３変形例に係る固体撮像装置の画素の一部となる半導体素子の構成を説明する概略的な平面図である。図１１（ｂ）は、図１１（ａ）のＢ−Ｂ面から見た模式的な断面図である。
【図１２】本発明の第１の実施の形態の第４変形例に係る固体撮像装置の画素の一部となる半導体素子の構成を説明する概略的な平面図である。
【図１３】図１３（ａ）は、図１２のＣ−Ｃ面から見た模式的な断面図である。図１３（ｂ）は、信号電荷の転送の様子を説明するポテンシャル図である。
【図１４】本発明の第１の実施の形態の第５変形例に係る固体撮像装置の画素の一部となる半導体素子の構成を説明する概略的な平面図である。
【図１５】図１５（ａ）は、図１４のＤ−Ｄ面から見た模式的な断面図である。図１５（ｂ）は、信号電荷の転送の様子を説明するポテンシャル図である。図１５（ｃ）は、信号電荷の転送の様子を説明するポテンシャル図である。
【図１６】図１６（ａ）は、信号電荷の転送の様子を説明するポテンシャル図である。図１６（ｂ）は、信号電荷の転送の様子を説明するポテンシャル図である。
【図１７】本発明の第２の実施の形態に係る固体撮像装置の画素の一部となる半導体素子の構成を説明する概略的な平面図である。
【図１８】図１８（ａ）は、図１７のＥ−Ｅ面から見た模式的な断面図である。図１８（ｂ）は、信号電荷の転送の様子を説明するポテンシャル図である。図１８（ｃ）は、信号電荷の転送の様子を説明するポテンシャル図である。
【図１９】発明の第２の実施の形態の変形例に係る蛍光による信号電荷を選択的に蓄積する方法を説明するタイミングチャートである。
【図２０】本発明の第２の実施の形態の変形例に係る固体撮像装置の蛍光寿命を測定する方法を説明するタイミングチャートである。
【図２１】本発明の第２の実施の形態の変形例に係る固体撮像装置の蛍光撮像を行う場合の全体の動作を説明するタイミングチャートである。
【図２２】本発明の第２の実施の形態の変形例に係る固体撮像装置のパルス変調による同期検出方法を説明するタイミングチャートである。
【図２３】図２３（ａ）は、本発明の第２の実施の形態の変形例に係る固体撮像装置の画素の一部となる半導体素子の構成を説明する概略的な平面図である。図２３（ｂ）は、図２３（ａ）のＦ−Ｆ面から見た模式的な断面図である。
【符号の説明】
【００９６】
Ｃ１，Ｃ２…キャパシタ
Ｄ１…フォトダイオード
Ｄ２…電荷蓄積ダイオード
Ｘij…画素
１…半導体領域（半導体基板）
２…絶縁膜（ゲート酸化膜）
３…ポリシリコン膜
１１ａ…受光用表面埋込領域（受光カソード領域）
１１ｂ，１２ｂ，１４ｂ…ピニング層
１２ａ，１４ａ…電荷蓄積領域
１３，１５…電荷読み出し領域
１４…排出ドレイン領域
３１，３３…第１の電位制御手段（転送ゲート電極）
３２，３４…第２の電位制御手段（読み出しゲート電極）
３５…第３の電位制御手段（排出ゲート電極）
４１…遮光膜
４２…開口部
５１〜５４…フォトレジスト膜
１０１…光源
１０２…対象物
１０３…レンズ
１０４…タイミング発生回路
１０５…垂直シフトレジスタ
１０６…水平シフトレジスタ
１０７…差動アンプ
１０８…電圧読み出し用バッファアンプ
【図１】
2008103647.tif 000007
【図２】
2008103647.tif 000008
【図３】
2008103647.tif 000009
【図４】
2008103647.tif 000010
【図５】
2008103647.tif 000011
【図６】
2008103647.tif 000012
【図７】
2008103647.tif 000013
【図８】
2008103647.tif 000014
【図９】
2008103647.tif 000015
【図１０】
2008103647.tif 000016
【図１１】
2008103647.tif 000017
【図１２】
2008103647.tif 000018
【図１３】
2008103647.tif 000019
【図１４】
2008103647.tif 000020
【図１５】
2008103647.tif 000021
【図１６】
2008103647.tif 000022
【図１７】
2008103647.tif 000023
【図１８】
2008103647.tif 000024
【図１９】
2008103647.tif 000025
【図２０】
2008103647.tif 000026
【図２１】
2008103647.tif 000027
【図２２】
2008103647.tif 000028
【図２３】
2008103647.tif 000029