(57)【要約】【課題】  非晶質シリコン膜をレーザー光により結晶化した多結晶シリコン膜を用いた薄膜トランジスタを備えた表示装置においては、表示品質の点で、基板面内における多結晶シリコン膜の粒径のばらつきを低減することが必要となる。しかし、多結晶シリコン膜の表面の凹凸を光学的に管理する方法では、ミクロレベルのばらつきしか把握できない。【解決手段】  本発明にかかる評価装置においては、複数の評価セル１０１と、評価セル１０１に電圧を印加する信号配線１０５と、評価セル１０１からの出力を信号取り出し配線１０６を介して測定するための信号取り出し配線用出力端子パッド１０４とを絶縁性基板１上に備えているので、電気特性の面内分布を容易に測定できる。また、多結晶シリコン膜の結晶粒径と関連する電気特性を評価することにより、多結晶シリコン膜の結晶粒径の面内ばらつきを管理できる。【選択図】  図２
2008153274.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板と、
前記絶縁性基板上に配置されて、薄膜トランジスタを各々備えた複数の評価セルと、
電気信号を前記の各素子に印加するための第１の配線と、
前記の各素子から電気出力を取り出すための第２の配線と、
走査配線とを備え、
前記複数の評価セルが各々、前記第１の配線と前記第２の配線と前記走査配線とに
電気的に接続されることにより前記複数の評価セルが各々接続され、
前記第２の配線から延在する端子パッドが前記絶縁性基板上に設けられている
ことを特徴とする評価装置。
【請求項２】
前記評価セルは、さらに容量素子を備えることを特徴とする請求項１に記載の評価装置。
【請求項３】
前記評価セルは、２次元配置されていることを特徴とする請求項１または２に記載の評価装置。
【請求項４】
前記評価セルは、多結晶半導体膜を用いて作製した前記薄膜トランジスタを備えることを特徴とする請求項１ないし３のいずれかに記載の評価装置。
【請求項５】
前記多結晶半導体膜は多結晶シリコン膜であることを特徴とする請求項４に記載の評価装置。
【請求項６】
前記多結晶半導体膜は、非晶質半導体膜にレーザー光を照射することにより多結晶化されたことを特徴とする請求項４または５に記載の評価装置。
【請求項７】
請求項１ないし６のいずれかに記載の評価装置を用いて、
前記第１の配線を介して前記薄膜トランジスタに電圧を印加する工程と、
前記走査配線を介して前記薄膜トランジスタに、複数の電圧値の電圧を印加する工程と、
前記複数の電圧値の電圧の印加に対して前記評価セルから各々出力される電気信号を前記第２の配線を介して測定する工程と、
を含むことを特徴とする評価方法。
【請求項８】
請求項１ないし６のいずれかに記載の評価装置を用いて、
前記走査配線に電圧を印加する工程と、
前記第１の配線を介して前記薄膜トランジスタに、複数の電圧値の電圧を印加する工程と、
前記複数の電圧の印加に対して前記評価セルから各々出力される電気信号を前記第２の配線を介して測定する工程と、
を含むことを特徴とする評価方法。
【請求項９】
請求項７または８に記載の評価方法において、前記評価セルから出力される電気信号とは、電流、キャパシタ容量のいずれかであることを特徴とする評価方法。
【請求項１０】
請求項１ないし６のいずれかに記載の評価装置を用いて、
前記第１の配線を介して前記薄膜トランジスタに電圧を印加する工程と、
前記走査配線を介して前記薄膜トランジスタに、複数の電圧値の電圧を印加する工程と、
前記複数の電圧値の電圧の印加に対して前記評価セルから各々出力される電流値を前記第２の配線を介して測定する工程と、
前記各々出力される電流値の差分を前記複数の電圧値の差分で除した値を算出する工程と、を含むことを特徴とする評価方法。
【請求項１１】
請求項１ないし６のいずれかに記載の評価装置を用いて、
前記走査配線を介して前記薄膜トランジスタに電圧を印加する工程と、
前記第１の配線を介して前記薄膜トランジスタに、複数の電圧値の電圧を印加する工程と、
前記複数の電圧の印加に対する前記容量素子の前記キャパシタ容量を前記第２の配線を介して測定する工程と、を含むことを特徴とする評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非晶質半導体膜にレーザー光を照射することにより得られた多結晶半導体膜の膜質を評価するための評価装置とその評価装置を用いた評価方法に関する。
【背景技術】
【０００２】
従来からの一般的な薄型パネルの一つである液晶表示装置（ＬＣＤ）は、低消費電力や軽量といった特徴がある。このような特徴を活かして、ＬＣＤは、パーソナルコンピュータのモニタや携帯情報端末機器のモニタなどに広く用いられている。また近年では、従来のブラウン管にとってかわり、ＴＶ用途としても広く用いられるようになっている。しかし、ＬＣＤは、視野角及びコントラストの制限や、動画対応の高速応答への追従が困難といった問題がある。このような問題をクリアした次世代の薄型パネル用デバイスとして、ＥＬ表示装置が用いられるようになってきている。これは、ＥＬ素子のような発光体を画素表示部に用いた電界発光型ＥＬ表示装置である。このように、ＥＬ表示装置は、自発光型で広視野角、高コントラスト、高速応答等、ＬＣＤにはない特徴がある。
【０００３】
これらの表示装置には、スイッチング素子として、薄膜トランジスタ（ＴＦＴ）が用いられる。ＴＦＴとしては、半導体膜を用いたＭＯＳ構造が多用される。ＴＦＴには、逆スタガ型やトップゲート型といった種類があり、半導体薄膜にも非晶質半導体膜や多結晶半導体膜がある。それらは、表示装置の用途や性能により適宜選択される。小型のパネルにおいては、多結晶半導体膜を使用することが多い。多結晶半導体膜を用いたＴＦＴは、非晶質半導体膜を用いたＴＦＴよりも、移動度が１００倍程度も高いという利点を有している。そこで、多結晶半導体膜を含むＴＦＴを画素スイッチング素子として用いるだけでなく、周辺駆動回路としても用いることにより、画素のＴＦＴと駆動回路のＴＦＴとを同一基板上に同時に形成した駆動回路一体型のＴＦＴ−ＬＣＤが開発されている。
【０００４】
多結晶半導体膜の作成方法としては、まず下地膜として形成されたシリコン酸化膜（ＳｉＯ２膜）等の上層に、非晶質半導体膜を形成した後、例えばレーザー光を照射することにより半導体膜を多結晶化する方法が知られている（例えば、特許文献１）。
【０００５】
このような多結晶半導体膜を作成した後に、ＴＦＴを製造する方法も知られている。具体的には、所望の形状にパターニングされた多結晶半導体膜上にＳｉＯ２等からなるゲート絶縁膜を形成し、ゲート電極を形成する。次に、ゲート絶縁膜を介して多結晶半導体膜にＰ（リン）やＢ（ボロン）等の不純物を導入することによりソース・ドレイン領域を形成する。また、ソース・ドレイン領域とは、多結晶半導体膜の不純物を含む導電性領域である。そして、後に、ソース領域にはソース電極が接続され、ドレイン領域にはドレイン電極が接続される。ここで、ソース・ドレイン領域に挟まれて、かつ不純物の導入が行われない領域がチャネル領域である。その後、ゲート電極とゲート絶縁膜とを覆うように層間絶縁膜を形成する。そして、多結晶半導体膜のソース・ドレイン領域に到達するコンタクトホールを層間絶縁膜とゲート絶縁膜とに開口する。層間絶縁膜上に金属膜を形成し、多結晶半導体膜に形成されたソース・ドレイン領域にコンタクトホールを介して接続するようにパターニングして、ソース・ドレイン電極を形成する。このようにしてＴＦＴが形成される。その後、ドレイン電極に接続されるように、画素電極やＥＬ素子などを形成することにより、表示装置が形成される。
【０００６】
多結晶半導体膜の結晶粒径と多結晶半導体膜を用いて形成したＴＦＴの特性には相関が見られ、例えば粒径が大きければ移動度が高くなるといった傾向が見られる。このため、結晶粒径を正確に把握することは重要である。従来、結晶粒径の大きさを知るためには、セコエッチングなどのエッチングにより結晶粒界を選択的に除去した後、走査型電子顕微鏡（ＳＥＭ）等を用いて粒径を測定したり、原子間力顕微鏡（ＡＦＭ）を用いて結晶粒径の観察や測定を行っている（例えば特許文献２）。これらの方法は実際の結晶を観察するものであり、形成された多結晶半導体膜の結晶粒径を正確に評価することができる。さらに多結晶半導体膜を用いて作成した単体ＴＦＴの電気特性を測定して、移動度やオン電流、急竣性といった電気特性を評価することにより、所望の多結晶半導体膜の膜質が得られているかどうかを評価している（例えば特許文献３）。
【特許文献１】特開２００３−１７５０５号公報（図１）
【特許文献２】特開２０００−３１２２９号公報（第２頁）
【特許文献３】特開２００１−３０８３３６号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、このような方法ではせいぜい数〜数十ｕｍ平方程度のミクロな領域における代表的な結晶粒径やＴＦＴ特性は分かっても、表示装置を作製するために必要となる数ｃｍ以上の広範囲な領域での結晶粒径や電気特性の安定性やばらつきの把握は困難である。
【０００８】
非晶質半導体膜へ公知のレーザー照射方法などを適用して、多結晶半導体膜を形成する場合、約０．１〜１．０ｕｍ程度の様々な大きさを有する結晶が配列した構造をとる。レーザーは光学系に使用されるレンズの収差や微小な研磨キズ、あるいはレーザー光の相互干渉、さらにはレーザー走査方向においても発振器の微小な出力変動などの影響を受けることによって、エネルギー照射密度に分布を持っていることが原因の一つであると考えられる。
【０００９】
このような様々な結晶粒径を有する多結晶半導体膜を用いてＴＦＴを形成する場合、これらの結晶粒径のばらつきは、ＴＦＴ特性のばらつきを発生させる要因となっていた。これは、ＴＦＴを配置する場所によって各ＴＦＴのチャネル内に存在する結晶粒のサイズや数が異なるためである。これにより、ＴＦＴ特性が左右されることとなる。このような特性のばらつきを有するＴＦＴを画素内や周辺駆動回路に使用した場合、各画素に書き込む電圧や電流にばらつきが発生する。これが表示ムラとなって視認されることとなり、表示特性を低下させることにつながる。
【００１０】
したがって、レーザー照射条件の決定を行うだけでなく、光学系調整などのレーザーアニール装置の管理を行うためには、従来のミクロな領域における結晶粒径やＴＦＴ特性を把握するとともに、広範囲な領域における多結晶半導体膜の膜質評価を行うための手段が必要である。
【００１１】
本発明は、上記のような問題を解決するためになされたものであり、絶縁性基板上に成膜した非晶質半導体膜へレーザー光を照射することにより作成した多結晶半導体膜の膜質を広範囲な領域で電気的に評価し、膜質の安定性やばらつきを評価することが可能な装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の評価装置とは、基板と、基板上に配置されて薄膜トランジスタを各々備えた複数の素子と、電気信号を前記の各素子に印加するための第１の配線と、前記の各素子から電気出力を取り出すための第２の配線と、走査配線とを備え、前記薄膜トランジスタが各々、第１の配線と第２の配線と走査配線とに接続されることにより各素子同士が接続され、前記第２の配線から延在する端子パッドが前記基板上に設けられていることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、電気信号を印加された素子から出力される電気出力を測定することにより、基板面内の各素子の特性分布を測定することができる。例えば、絶縁性基板上に形成した非晶質半導体膜にレーザー光を照射することにより多結晶化された半導体膜の膜質の安定性やばらつきを広範囲な領域にわたって電気的に評価することにも適用できる。
【発明を実施するための最良の形態】
【００１４】
実施の形態１．
以下に、本実施の形態１に係る評価装置について図を用いて説明する。図１は本実施の形態１に係る評価装置を示す構成図であり、図２は本実施の形態１に係る評価装置の構成を示す等価回路図である。また、図３は本実施の形態１に係る評価装置を構成する評価セルを示す等価回路図である。
【００１５】
まず、図１を用いて評価装置の説明を行う。本実施の形態１に係る評価装置は絶縁性基板１上に形成されており、素子である評価セルが配置された評価セル配置領域１０８と、評価セル配置領域１０８内の各評価セルに印加する信号電圧を出力する信号配線デコーダ１１０と、各評価セルから出力された電流を読み取る信号出力バッファ１０９と、電気特性を測定する評価セルを選択するための電圧を印加する走査配線デコーダ１１１とを備えたものである。
【００１６】
次に、評価セルが配置された評価セル配置領域１０８の詳細について、図２を用いて説明する。評価セル配置領域１０８内には、信号出力バッファ１０９と接続される信号取り出し配線用出力端子パッド１０４と、信号配線デコーダ１１０と接続される信号配線用入力パッド１０３と、走査配線デコーダ１１１と接続される走査配線用入力端子パッド１０２とが形成される。外部から任意の走査配線、信号配線を選択する回路などが各端子パッドに電気的に接続されるとともに、信号取り出し配線用出力端子パッド１０４には信号を読み出すための回路が接続されている。
【００１７】
そして、信号配線用入力パッド１０３から延在される第１の配線である信号配線１０５と、信号取り出し配線用出力端子パッド１０４から延在される第２の配線である信号取り出し配線１０６とが、評価セル配置領域１０８内を縦断するように形成されている。また、走査配線用入力端子パッド１０２から延在される走査配線１０７が評価セル配置領域１０８内を横断するように形成されている。すなわち、走査配線１０７、信号配線１０５および信号取り出し配線１０６には外部から信号を入出力するための端子パッドが各々設けられている。
【００１８】
したがって、走査配線１０７は、信号配線１０５と信号取り出し配線１０６と直交するように形成されている。直交部の近傍には各々、評価セル１０１が形成されており、各々の評価セルは走査配線１０７と信号配線１０５と信号取り出し配線１０６のいずれにも接続している。すなわち、各々の評価セルはこれらの配線により互いに接続されていることになる。また、図２において、評価セル１０１は複数行×複数列のマトリクス状に形成されているが、一列すなわち１次元配列であってもよい。
【００１９】
次に、評価セル１０１内の構成について図３を用いて説明する。本実施の形態１においては、評価セルとして薄膜トランジスタ１２０を用いることを特徴としている。図３において薄膜トランジスタ１２０はゲート端子１２０ａ、ソース端子１２０ｂ、ドレイン端子１２０ｃとを備えており、それぞれが走査配線１０７、信号配線１０５、信号取り出し配線１０６と接続されている。
【００２０】
したがって、走査配線デコーダ１１１から出力された電圧は走査配線用入力端子パッド１０２と走査配線１０７とを介して、評価セル１０１内のゲート端子１２０ａに印加されることになる。ゲート端子１２０ａに電圧が印加された薄膜トランジスタ１２０はオン状態となる。この時、信号配線デコーダ１１０から出力された電圧が信号配線１０５を介してソース端子１２０ｂに印加されている場合は、薄膜トランジスタ１２０の特性に応じた電圧が信号取り出し配線１０６を介して信号出力バッファ１０９に出力されることになる。
【００２１】
薄膜トランジスタ１２０としては、逆スタガ型、トップゲート型等いずれでもよい。以下にトップゲート型の薄膜トランジスタの構造について説明する。図４は、本実施の形態１において評価セル１０１として用いられる薄膜トランジスタ１２０の断面図である。
【００２２】
絶縁性基板１上にＳｉＮ膜２とＳｉＯ２膜３とが積層された上層にポリシリコン等の多結晶半導体膜４が形成されている。多結晶半導体膜４は、非結晶半導体膜を形成後に公知のレーザーアニール法により多結晶化されたものである。また、多結晶半導体膜４は、不純物が導入されて低抵抗化されているソース領域４ａとドレイン領域４ｂと、不純物の導入がなされておらずソース領域４ａとドレイン領域４ｂとに挟まれるチャネル領域４ｃとを含んでいる。
【００２３】
多結晶半導体膜４を覆うようにしてゲート絶縁膜５が形成され、さらにゲート絶縁膜５を介してチャネル領域４ｃと対向するようにゲート電極６が形成されている。このゲート電極６は走査配線１０７と電気的に接続されている。ゲート電極６上には層間絶縁膜７が形成されており、層間絶縁膜７はソース領域４ａ、ドレイン領域４ｂとに接続するようなコンタクトホール８、９を備える。層間絶縁膜７上にはソース電極９とドレイン電極１０とが形成され、それぞれコンタクトホール８、９を介してソース領域４ａとドレイン領域４ｂとに接続されている。なお、図示しないがゲート電極６とソース電極１０は、各々ゲート端子１２０ａ、ソース端子１２０ｂに相当し、走査配線１０７、信号配線１０５と接続されるものである。同様に、ドレイン電極１１はドレイン端子１２０ｃに相当し、信号取り出し配線１０６と電気的に接続されている。
【００２４】
本実施の形態１では、評価セル１０１を構成する素子としては絶縁性基板１上に形成した非晶質半導体膜４にレーザー光５を照射することにより多結晶化した半導体膜を用いて形成した薄膜トランジスタ１２０を評価セルの構成素子とした。本実施の形態１では、チャネル長が５ｕｍ、チャネル幅が１０ｕｍのサイズの薄膜トランジスタ１２０とした。ただし、薄膜トランジスタ１２０の大きさは前記のサイズに限られない。
【００２５】
本実施の形態１に係る評価装置は、絶縁性基板上に配置されて薄膜トランジスタを各々備えた複数の評価セルと、電気信号を評価セルに印加するための第１の配線と、評価セルから電気出力を取り出すための第２の配線と、走査配線とを備え、薄膜トランジスタが各々、第１の配線と第２の配線と走査配線とに接続されることにより評価セルが互いに接続されている。さらに、電気出力を取り出すための第２の配線から延在する端子パッドが絶縁性基板上に設けられている。
【００２６】
したがって、複数の評価セルの中から任意の評価セルを選択し、その電気特性を端子パッドを介して外部に取り出すことができるので、評価セル配置領域１０８内における評価セルの電気特性の面内分布を測定することができる。特に、評価セルを複数行×複数列のマトリクス状に配置した場合は、基板上の広範な範囲にわたって電気特性のばらつきを評価することができるので、得られた評価結果を元に設計や製造プロセスを最適化することにより、表示品質に優れた表示装置を得ることができる。
【００２７】
このような構成により、膜質評価を行いたい領域に位置する評価セルに接続されている走査配線および信号配線の信号入力端子パッドから電圧を印加すると信号取り出し配線に電流が流れる。この信号取り出し配線から出力される電流値を読み出すことによって、例えば、多結晶半導体膜の膜質およびその面内分布を評価するという方法にも適用することができる。
【００２８】
次に、この実施の形態１における評価装置を用いた評価方法の具体例について説明する。膜質評価を行いたい領域に位置する評価セル１０１に接続されている信号配線１０５に対して信号配線用入力端子パッド１０３からVd1（Ｖ）の電圧を印加する。さらに評価セル１０１の走査配線１０７に対して走査配線用入力端子パッド１０２からVg1（Ｖ）の電圧を印加することによって、評価セル１０１に形成した薄膜トランジスタ１２０がオンし、電流が流れることになる。
【００２９】
このとき、この電流値i1を接続された信号取り出し配線１０６から読み出す。さらに評価セル１０１の走査配線１０７へ走査配線用入力端子パッド１０２からVg2（Ｖ）の電圧を印加することにより、電流値i1と同様の方法により電流値i2を読み出す。すなわち、信号配線１０５を介して電圧を印加された薄膜トランジスタ１２０に対して、走査配線１０５を介して複数の電圧値の電圧を印加した時に、それぞれの電圧に対して評価セル１０１から出力される電流等の電気信号を信号取り出し配線１０６を介して測定する。この電流値の変化量（i2−i1）が、ゲート電圧Vg1〜Vg2（Ｖ）における薄膜トランジスタ１２０の急峻性を示す指標Skとなる。すなわち、評価セル配置領域１０８内に配置した各評価セルに対して、
【００３０】
【数１】
2008153274.tif 000003
【００３１】
を求め、隣接する評価セルのSkの差分ΔSkや配置した評価セルの均一性について比較および評価を行う。
【００３２】
本実施の形態１における評価装置を用いて得られたSkやΔSkの評価を行うことにより、例えば多結晶半導体膜の膜質およびその面内分布を評価するという方法にも適用することができる。図５（ａ）は、本実施の形態１にかかる評価セルから得られたSkの分布のグラフである。また、その領域における多結晶半導体膜の結晶粒の観察結果を比較するためにＳＥＭ写真を図５（ｂ）〜（ｄ）に示す。なお、図５（ａ）では横軸として、絶縁性基板１上に形成された評価セルの各々の位置関係を示す距離を用いたことでもわかるように
１次元方向に配置した評価セルから得られた評価結果を示しているが、これは簡単化した例であり、評価セルは２次元的に配置してもよい。
【００３３】
本実施の形態１においては、走査配線１０７へ印加した電圧値はVg1＝＋２Ｖ、Vg2=＋３．５Ｖである。それぞれの電圧に応じた電流値から各評価セルにおけるSk を計算し、図５（ａ）に示すグラフをプロットした。図５（ａ）と結晶粒の観察結果である図５（ｂ）〜（ｄ）とを比較すると、領域１１４のようにSkが大きい場合には図５（ｄ）に示すように結晶粒径が大きく、領域１１２のようにSkが小さい場合には図５（ｂ）に示すように結晶粒径が小さい傾向が見られる。また、図５（ｃ）で示す領域のように結晶粒径ばらつきが大きい場合には、領域１１３のようにΔSkが大きい傾向が見られ、この実施の形態１で示す評価装置にて電気的に評価した結果が、多結晶半導体膜の膜質を反映していることが分かる。
【００３４】
ここで、選択した評価セル１０１に接続していない走査配線１０７に対する走査配線用入力端子パッド１０２には、評価セル１０１を構成する薄膜トランジスタ１２０に対して逆バイアス（n型の場合はマイナス、ｐ型の場合はプラス）を印加しておくことが好ましい。こうすることによって、選択した評価セル１０１に接続されている他の評価セルからのリーク電流による影響を軽減でき、より正確な評価が可能となる。
【００３５】
また、評価セル１０１を構成する薄膜トランジスタ１２０の特性によって、選択した評価セル１０１の走査配線１０７へ印加する最適な電圧値は異なるが、略閾値電圧を挟む電圧値とすることが好ましい。このとき、評価セル１０１から出力される出力電流は１ｕＡ前後の値が得られるため、他の評価セルからのリーク電流の影響をほぼ無視することができる。さらに、走査配線１０７への印加電圧に対する出力電流の変化量が大きいので、多結晶半導体膜の膜質の安定性やばらつきに対する評価の感度を高くすることができる。
【００３６】
次に、この実施の形態１における評価装置の製造方法について図を用いて説明する。図６、図７は、本実施の形態に係る半導体薄膜の製造方法を示す断面模式図である。まず、図６（ａ）を参照して、ガラス基板や石英基板などの透過性を有する絶縁性基板１上に、ＣＶＤ法を用いて、下地膜を形成する。下地膜は、透過性絶縁膜であるシリコン窒化膜（ＳｉＮ膜）２やシリコン酸化膜（ＳｉＯ２膜）３である。これを、後に成膜される半導体薄膜の下地として成膜する。本実施の形態１では、ガラス基板である絶縁性基板１上に、ＳｉＮ膜２を４０〜６０ｎｍの膜厚に成膜し、その上にＳｉＯ２膜３を１８０〜２２０ｎｍの膜厚に成膜する。つまり、下地膜がＳｉＮ膜２とＳｉＯ２膜３の積層構造となっている。このような下地膜は、ガラス基板からのＮａなどの可動イオンが半導体薄膜へ拡散することを防止する目的で設けたものであり、上記の膜厚に限るものではない。また、上記の構成に限るものでもない。
【００３７】
次に、下地膜の上に非晶質半導体膜１２をＣＶＤ法により成膜する。本実施の形態では、非晶質半導体膜１２としてシリコン膜（Ｓｉ膜）を用いた。また、Ｓｉ膜は３０〜１００ｎｍ、好ましくは６０〜８０ｎｍの膜厚に成膜する。これら下地膜及び非晶質半導体膜１１は、同一装置あるいは同一チャンバ内にて連続的に成膜することが好ましい。これにより、大気雰囲気中に存在するボロンなどの汚染物質が各膜の界面に取り込まれることを防止することができ、特性ばらつきの要因の一つを取り除くことができるため、より正確な多結晶半導体膜の膜質評価が可能となる。
【００３８】
なお、非晶質半導体膜１２の成膜後に、高温中でアニールを行うことが好ましい。これは、ＣＶＤ法によって成膜した非晶質半導体膜１２の膜中に、多量に含有された水素を低減するために行う。本実施の形態では、窒素雰囲気の低真空状態で保持したチャンバ内を４８０℃程度に加熱し、非晶質半導体膜１２を成膜した基板１を４５分間保持した。このような処理を行っておくことにより、非晶質半導体膜１２を結晶化する際に、温度が上昇しても水素の急激な脱離が起こらず、非晶質半導体膜１２表面の荒れを抑制することが可能となる。以上の工程により、図６（ａ）に示す構成となる。
【００３９】
そして、非晶質半導体膜１２表面に形成された自然酸化膜をフッ酸などでエッチング除去する。次に、非晶質半導体膜１２に対して窒素などのガスを吹き付けながら、図６（ｂ）に示されるように、非晶質半導体膜１２の上からレーザー光１３を照射する。レーザー光１３は、所定の光学系を通して線状のビーム形状に変換された後、非晶質半導体膜１２に照射される。本実施の形態では、レーザー光１３としてＹＡＧレーザーの第２高調波（発振波長：５３２ｎｍ）を用いた。また、スポットを約６０ｕｍ×１００ｍｍの線状ビーム形状とした。そして、線状ビームの長方向に対して垂直に、送りピッチ２ｕｍとして、非晶質半導体膜１２の上を走査した。このようにして、非晶質半導体膜１２は多結晶化される。なお、ＹＡＧ−２ωレーザーの代わりに、エキシマレーザーを用いても本実施の形態１に示す評価装置にて多結晶半導体膜の評価ができることは言うまでもない。
【００４０】
そして、感光性樹脂であるレジストをスピンコートによって塗布し、塗布したレジストを露光、現像する公知の写真製版法を行う。これにより、各評価セルに評価素子としての薄膜トランジスタを構成するための形状にフォトレジストをパターニングする。その後、多結晶半導体膜をエッチングし、フォトレジストパターンを除去する。これにより、図６（ｃ）に示されるように所望の形状に多結晶半導体膜４がパターニングされる。
【００４１】
次に、ゲート絶縁膜５を基板表面全体を覆うように成膜する。つまり、多結晶半導体膜４の上にゲート絶縁膜５を成膜する。また、ゲート絶縁膜５としては、ＳｉＮ膜、ＳｉＯ２膜等が用いられる。本実施の形態では、ゲート絶縁膜５として、ＳｉＯ２膜を用い、ＣＶＤ法によって５０〜１００ｎｍの膜厚に成膜した。また、多結晶半導体膜４の表面粗さＲａを３ｎｍ以下、Ｒｍａｘを３０ｎｍ以下としており、さらに多結晶半導体膜４のパターン端部の断面がテーパー形状となるように加工している。従って、ゲート絶縁膜５の被覆性が高く、初期故障を大幅に低減することができるため、各評価セルの特性を歩留まり良く評価することが可能である。以上の工程により、図６（ｄ）に示す構成となる。
【００４２】
次に、評価セルを構成する薄膜トランジスタ用のゲート電極６および評価セルを電気的に接続する走査配線１０７を形成するための第１の導電膜を成膜する。第１の導電膜は、Ｍｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａやこれらを主成分とする合金膜であればよい。本実施の形態では、Ｍｏを膜厚２００〜４００ｎｍとして、ＤＣマグネトロンを用いたスパッタリング法により、第１の導電膜を形成した。次に、形成した第１の導電膜を公知の写真製版法を用いて、所望の形状にパターニングし、ゲート電極６及び走査配線１０７（図示せず）を形成する。本実施の形態１では、第１の導電膜のエッチングは、リン酸系のエッチング液を用いたウェットエッチング法により行った。
【００４３】
次に、形成したゲート電極６をマスクとして、多結晶半導体膜４のソース領域４ａとドレイン領域４ｂに不純物元素を導入する。ゲート電極６の下方には不純物元素が導入されないチャネル領域４ｃが形成される。ここで導入する不純物元素としてＰ、Ｂを用いることができる。Ｐを導入すればｎ型のＴＦＴを形成することができ、Ｂを導入すればｐ型のＴＦＴを形成することができる。また、ゲート電極６の加工をｎ型ＴＦＴ用ゲート電極とｐ型ＴＦＴ用ゲート電極の２回に分けて行えば、ｎ型とｐ型のＴＦＴを同一基板上に作り分けることができる。したがって、各走査配線１０７および各信号配線１０５を任意に選択するための駆動回路を評価装置と同じ絶縁性基板上に作成することも可能である。ここで、ＰやＢの不純物元素の導入には、イオンドーピング法を用いて行った。以上の工程により、ゲート電極６、ソース領域４ａ、ドレイン領域４ｂが形成され、図７（ａ）に示す構成となる。
【００４４】
次に、層間絶縁膜７を基板表面全体を覆うように成膜する。つまり、ゲート電極６および走査配線１０７（図示せず）の上に層間絶縁膜７を成膜する。本実施の形態では、ＳｉＯ２膜を膜厚５００〜１０００ｎｍとして、ＣＶＤ法により層間絶縁膜７を成膜した。そして、窒素雰囲気中で４５０℃程度に加熱したアニール炉の中に１時間程度保持した。これは、多結晶半導体膜４のソース領域４ａとドレイン領域４ｂに導入した不純物元素をさらに活性化させるためである。以上の工程により、図７（ｂ）に示す構成となる。
【００４５】
次に、形成したゲート絶縁膜５及び層間絶縁膜７を公知の写真製版法を用いて所望の形状にパターニングする。ここでは、多結晶半導体膜４のソース領域４ａ及びドレイン領域４ｂに到達するコンタクトホール８、コンタクトホール９をそれぞれ形成する。つまり、コンタクトホール８、９では、ゲート絶縁膜５及び層間絶縁膜７が除去され、多結晶半導体膜４が露出している。以上の工程により、図７（ｃ）に示す構成となる。なお、図７（ｃ）には図示しないが、走査配線１０７を介してゲート電極６と電気的に接続する走査配線用入力端子パッド１０２を形成する部位にもコンタクトホールを開口する。
【００４６】
次に、ソース電極１０とドレイン電極１１及び配線を形成するための第２の導電膜を成膜する。第２の導電膜は、Ｍｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａやこれらを主成分とする合金膜であればよい。また、これらを積層させた多層構造としてもよい。本実施の形態１では、Ｍｏ／Ａｌ／Ｍｏの積層させた構造とし、膜厚はＡｌ膜が２００〜４００ｎｍ、Ａｌ下層及び上層のＭｏ膜が５０〜１５０ｎｍとした。これらは、ＤＣマグネトロンを用いたスパッタリング法により形成した。次に、形成した第２の導電膜を公知の写真製版法を用いて所望の形状にパターニングして、ソース電極１０とドレイン電極１１及び信号配線１０５、信号取り出し配線１０６を形成する。同時に、信号配線用入力端子パッド１０３、信号取り出し配線用出力端子パッド１０４を形成してもよい。
【００４７】
以上の工程により、ソース領域４ａでは、コンタクトホール８を介して多結晶半導体膜４に接続されるソース電極１０および信号配線１０５（図示せず）が形成される。また、ドレイン領域４ｂでは、コンタクトホール９を介して多結晶半導体膜４に接続されるドレイン電極１１および信号取り出し配線１０６（図示せず）が形成される。これにより、図７（ｄ）に示す構成となる。また、図示しないが、走査配線用入力端子パッド１０２、信号配線用入力端子パッド１０３、信号取り出し配線用出力端子パッド１０４も形成される。
【００４８】
実施の形態２．
以下に、本実施の形態２に係る評価装置について説明する。本実施の形態２に係る評価装置においても、その構成は実施の形態１で示した図１と同様である。実施の形態１では、評価セルとして多結晶半導体膜を用いて作製した薄膜トランジスタを構成素子とした。一方、本実施の形態２においては、薄膜トランジスタをスイッチング素子として用い、これに直列に電気的に接続した容量素子も併せて評価セルの構成素子としたことを特徴とする。また、本実施の形態２にかかる評価装置においても、絶縁性基板上に形成した非晶質半導体膜にレーザー光を照射することにより多結晶化した半導体膜を薄膜トランジスタに適用することにより、多結晶半導体膜の結晶粒径やそのばらつき等を評価することが可能である。
【００４９】
図８は本実施の形態２に係る評価装置を構成する評価セル１０１を示す等価回路図である。本実施の形態２においては、評価セルとして薄膜トランジスタ１２０と容量素子１２１とを直列に接続した構造を用いることを特徴としている。図８において薄膜トランジスタ１２０はゲート端子１２０ａ、ソース端子１２０ｂを備えており、薄膜トランジスタ１２０と容量素子１２１との間にはドレイン容量接続部１２１ａがあり、容量素子１２１には信号取り出し端子１２１ｂが備えられている。実施の形態１と同様に、ゲート端子１２０ａとソース端子１２０ｂとはそれぞれが走査配線１０７、信号配線１０５と接続されている。また、容量素子１２１の出力側となる信号取り出し端子１２１ｂは信号取り出し配線１０６に接続されている。このようにして、評価セル１０１の各々は実施の形態１と同様、配線によって互いに接続されて配置される。配置は１列すなわち１次元配列でもいいし、マトリクス状に２次元配置されてもよい。
【００５０】
図９に示すのは、評価セル１０１の構成素子を薄膜トランジスタ１２０と容量素子１２１とで結合した場合の断面構造の一例を示したものである。図９において、薄膜トランジスタ１２０の構造は図４と同様であるので説明を省略する。図９において、容量素子１２１は、上部電極１４と下部電極４ｄとの間に誘電絶縁膜としてのゲート絶縁膜５が挟まれた構造からなっている。ここで、上部電極１４は薄膜トランジスタ１２０のゲート絶縁膜５上に形成される導電膜であり、ゲート電極６と同一材料を用いて形成されてもよい。また、下部電極４ｄとしては多結晶半導体膜４を用いている。なお、容量素子１２１の誘電絶縁膜としては薄膜トランジスタ１２０のゲート絶縁膜５を用いたが、容量素子１２１に適した誘電絶縁膜を別途形成してもよい。
【００５１】
容量素子１２１の上部には層間絶縁膜７が形成され、層間絶縁膜７にはコンタクトホール８、９、１５、１６が形成されている。コンタクトホール８、９、１６については層間絶縁膜７だけでなくゲート絶縁膜５にも形成されており多結晶半導体膜４に到達している。さらに、層間絶縁膜７上にはソース電極１０、ドレイン接続電極１７、信号取り出し電極１８が形成されている。ここで、ソース電極１０はコンタクトホール８を介してソース領域４ａと接続されている。また、ドレイン接続電極１７はコンタクトホール９を介してドレイン領域４ｂと接続されると共に、コンタクトホール１５を介して下部電極４ｄと接続される。すなわちドレイン領域４ｂと下部電極４ｄとは、ドレイン接続電極１７を介して接続されることになる。さらに、信号取り出し電極１８はコンタクトホール１６を介して容量素子１２１の下部電極４ｄと接続されている。
【００５２】
また、図９において図示しないが、ゲート電極６とソース電極１０は、各々ゲート端子１２０ａ、ソース端子１２０ｂに相当し、走査配線１０７、信号配線１０５と接続されるものである。さらに、信号取り出し電極１８は信号取り出し端子１２１ｂに相当し、信号取り出し配線１０６と電気的に接続されている。なお、ドレイン接続電極１７はドレイン容量接続部１２１ａに相当するものである。以上のように、薄膜トランジスタ１２０と容量素子１２１とが直列に接続されている。
【００５３】
図８及び、図９に示した評価セル１０１としての出力は、容量素子１２１の下部電極４ｄに接続されている信号取り出し電極１８を介して、実施の形態１と同様に信号取り出し配線用出力端子パッド１０４まで伝わる。したがって、本実施の形態２にかかる評価装置においても、実施の形態１と同様の効果を奏する。なお、本実施の形態２においては評価セルの構成素子として薄膜トランジスタに容量素子を追加したこと以外は、基本的に実施の形態１と同様であるため、評価装置の製造方法についての説明は省略する。
【００５４】
次に、この実施の形態２における評価方法について説明する。ここでは、実施の形態２にかかる評価装置を用いて、薄膜トランジスタ１２０に備えられる多結晶シリコン膜等の多結晶半導体膜４の膜質を評価する方法について説明する。まず、膜質評価を行いたい領域に位置する評価セル１０１に接続されている走査配線１０７に対して入力端子パッド１０２からVg1（Ｖ）の電圧を印加する。さらに評価セル１０１に接続する信号配線１０５に対して信号入力端子から測定周波数f1のもとで印加電圧Vd（Ｖ）を走査することによって、評価セル１０１に形成した薄膜トランジスタ１２０がオンし、これに接続される容量素子１２１に電荷が蓄えられ、容量が変化する。ここで、電圧を走査するとは、複数の異なる電圧値の電圧を印加することを指す。
【００５５】
このとき、容量素子１２１に接続された信号取り出し配線１０６から容量素子１２１のキャパシタ容量を読み出すことにより、評価素子である容量素子１２１のC−V特性を測定することができる。ここで、キャパシタ容量とは、導電膜／誘電体／多結晶半導体膜のMOS構造からなるキャパシタに電圧を印加した際に得られる容量値を指し、本実施の形態２の評価装置においては、上部電極１４、ゲート絶縁膜５、下部電極４ｄからなる構造がキャパシタに対応する。
【００５６】
評価セル１０１を構成する容量素子１２１の特性によって、選択した評価セルの信号配線１０５へ印加する最適な電圧範囲は異なるが、容量素子１２１が反転層を形成する電圧値を含む範囲とすることが好ましい。本実施の形態では電圧範囲を−2Ｖから＋2Ｖとし、0.1Ｖステップで電圧を走査させた。Ｃ−Ｖ特性図である図１０を参照して、選択した評価セルの信号配線１０５へ印加する電圧範囲において反転層を形成する電圧値を含むように設定することにより、出力されるキャパシタ容量値が走査電圧差に対して最大変化を示す点における接線と走査電圧軸との交点Vdij（i=1,2,…,p、j＝1,2,…,q）が、容量素子１２１が反転層の形成を示す指標となる。
【００５７】
すなわち、まずp×q個の２次元に配置した各評価セルに対して、最小の印加電圧である最小走査電圧Vdminから、最大の印加電圧である最大走査電圧Vdmaxまでを走査電圧ステップVdstepごとに、各走査電圧Vdkとして電圧を印加する。ここで、添字のkは１からｎの整数であり、ｎは以下の式から算出される数字であり、ステップ数に対応するものである。
【００５８】
【数２】
2008153274.tif 000004
【００５９】
本実施の形態２では、Vdstepとして０．１Vを用いたが、これに限定されるものではない。ここで、各走査電圧Vdkに対して得られるキャパシタ容量Ckの走査電圧差ΔCk、すなわち本実施の形態２においては走査電圧0.1Ｖの変化に対するキャパシタ容量Ckの走査電圧差ΔCkは以下の式から算出される。
【００６０】
【数３】
2008153274.tif 000005
【００６１】
ここで、図１０を参照して、キャパシタ容量Ckが走査電圧差に対して最大変化を示す点、つまりキャパシタ容量Ckの走査電圧差ΔCkの最大値を示す点、すなわちC-V特性最大変化点１１５を求め、C-V特性最大変化点１１５における接線と走査電圧軸との交点Vdijを求める。隣接する評価セルのVdijの差分や、配置した評価セルのVdijの均一性を比較、評価することによって、多結晶半導体膜の膜質の広範囲な領域における安定性やばらつきを電気的に評価することができる。
【００６２】
本実施の形態２における評価結果およびその領域における結晶粒の観察結果の一例を図１１に示す。図１１（ａ）は、本実施の形態２にかかる評価セルから得られたVdijの分布のグラフであり、該グラフ内においてマルで囲んだ領域１１６は、距離の変化に伴いVdijが急激に変化する領域である。すなわち、領域１１６は隣接する評価セルのVdijの差分が大きい領域を示している。一方、領域１１７で示した領域は、距離の変化に伴うVdijの変化が大きくない領域である。また、領域１１６、領域１１７の位置における多結晶半導体膜の結晶粒の観察結果であるＳＥＭ写真を各々、図１１（ｂ）、図１１（ｃ）に示している。ただし、図１１においては、簡単のため、実施の形態１と同様に１次元方向に配置した評価セルから得られた評価結果としているが、２次元的に配置してもよいのは当然である。
【００６３】
グラフ内の領域１１６、１１７と図１１（ｂ）、１１（ｃ）の比較から、図１１（ｂ）のように結晶粒径ばらつきが大きい場合には、領域１１６のように隣接する評価セルから得られたVdijの差分が大きい傾向が見られ、この実施の形態２で示す評価装置にて電気的に評価した結果が多結晶半導体膜の膜質を反映していることが分かる。これにより、例えば、線状やスリット状に集光されたレーザー光１３をある方向にスキャンすることによりシリコン等の半導体膜を多結晶化した場合には、そのスキャン方向と垂直な方向を含むように評価セルを配列することにより、線やスリットに沿った方向のレーザー光エネルギー分布等が結晶化のばらつき等に及ぼす影響を把握できるので、最適化に寄与させることも可能である。
【００６４】
本実施の形態２においては、評価セルとして薄膜トランジスタだけではなく容量素子を直列に接続したものである。そのため、薄膜トランジスタの短チャネル効果といったドレイン側からの電界の影響などの外乱要因を少なくして、多結晶半導体膜の評価を高精度に行うことができる。
【図面の簡単な説明】
【００６５】
【図１】実施の形態に係る評価装置を示す構成図である。
【図２】実施の形態に係る多結晶半導体薄膜の評価装置を示す等価回路図である。
【図３】実施の形態１に係る評価セルの構成を示す等価回路図である。
【図４】実施の形態１に係る評価セルを構成する薄膜トランジスタの断面図である。
【図５】実施の形態１により得られた評価結果を示す図である。
【図６】実施の形態１にかかる評価セルを構成する薄膜トランジスタの製造方法を示す断面模式図である。
【図７】実施の形態１にかかる評価セルを構成する薄膜トランジスタの製造方法を示す断面模式図である。
【図８】実施の形態２に係る評価セルの構成を示す等価回路図である。
【図９】実施の形態２に係る評価セルを構成する薄膜トランジスタと容量素子との断面図である。
【図１０】実施の形態２に係る評価方法を説明する図である。
【図１１】実施の形態２により得られた評価結果を示す図である。
【符号の説明】
【００６６】
１  絶縁性基板、２  ＳｉＮ膜、３  ＳｉＯ２膜、４  多結晶半導体膜、
５  ゲート絶縁膜、６  ゲート電極、７  層間絶縁膜、８  コンタクトホール、
９  コンタクトホール、１０  ソース電極、１１  ドレイン電極、
１２  非晶質半導体膜、１３  レーザー光、１４  上部電極、
１５  コンタクトホール、１６  コンタクトホール、
１７  ドレイン接続電極、１８  信号取り出し電極、
１０１  評価セル、１０２  走査配線用入力端子パッド、
１０３  信号配線用入力端子パッド、１０４  信号取り出し配線用出力端子パッド、
１０５  信号配線、１０６  信号取り出し配線、１０７  走査配線、
１０８  評価セル配置領域、１０９  信号出力バッファ、
１１０  信号配線デコーダ、１１１  走査配線デコーダ
１１２、１１３、１１４  領域
１１５  C-V特性最大変化点、１１６、１１７  領域、
１２０  薄膜トランジスタ
１２１  容量素子
【図１】
2008153274.tif 000006
【図２】
2008153274.tif 000007
【図３】
2008153274.tif 000008
【図４】
2008153274.tif 000009
【図５】
2008153274.tif 000010
【図６】
2008153274.tif 000011
【図７】
2008153274.tif 000012
【図８】
2008153274.tif 000013
【図９】
2008153274.tif 000014
【図１０】
2008153274.tif 000015
【図１１】
2008153274.tif 000016