(57)【要約】【課題】システムＬＳＩにおいて電源をオン・オフする際、ヒューズ素子を誤ってプログラムする可能性があった。【解決手段】ヒューズ素子１１に直列接続されたＭＯＳトランジスタ１２のゲートを、ヒューズ素子１１に接続された電源と同一の電源に接続されたＡＮＤ回路１３で制御し、このＡＮＤ回路１３の１つの入力をグラウンドにプルダウンする。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＬＳＩ上の電気ヒューズ回路であって、
ヒューズ素子とＭＯＳトランジスタとの直列回路と、
第１及び第２の入力と、前記ＭＯＳトランジスタのゲートを制御するための１つの出力とを有する論理回路と、
前記直列回路と前記論理回路とに共通の電源電圧を供給するプログラム電源と、
前記ＬＳＩの外部から入力されたヒューズプログラムイネーブル信号を受け取り、前記論理回路の前記第２の入力に応じて前記ＭＯＳトランジスタが導通した場合には前記プログラム電源から前記ヒューズ素子に電流が流れて当該ヒューズ素子の抵抗値が変化するように、前記ヒューズプログラムイネーブル信号を前記論理回路の前記第１の入力へ供給するパッドと、
前記ヒューズプログラムイネーブル信号の入力がない場合には前記論理回路の前記第２の入力の状態にかからわず前記ＭＯＳトランジスタが非導通状態を保持するように、前記パッドの電位を前記ヒューズプログラムイネーブル信号の非活性化レベルに固定するための電位固定手段とを備えたことを特徴とする電気ヒューズ回路。
【請求項２】
請求項１記載の電気ヒューズ回路において、
前記電位固定手段は、前記ヒューズプログラムイネーブル信号の入力がない場合に前記パッドの電位を固定するための抵抗素子を前記ＬＳＩの内部に有することを特徴とする電気ヒューズ回路。
【請求項３】
請求項２記載の電気ヒューズ回路において、
前記抵抗素子は、前記パッドとともに前記ＬＳＩの入出力セル領域に配置されたことを特徴とする電気ヒューズ回路。
【請求項４】
請求項１記載の電気ヒューズ回路において、
前記電位固定手段は、前記ヒューズプログラムイネーブル信号の入力がない場合に前記ＬＳＩを用いた機器の固定電位に前記パッドを接続するための手段を前記ＬＳＩの外部に有することを特徴とする電気ヒューズ回路。
【請求項５】
請求項１記載の電気ヒューズ回路において、
前記プログラム電源は、前記ＬＳＩの入出力セル領域におけるセル電源と共通であることを特徴とする電気ヒューズ回路。
【請求項６】
請求項１記載の電気ヒューズ回路において、
前記プログラム電源の電圧よりも低い電源電圧の供給を受ける制御回路と、
前記制御回路の出力を前記プログラム電源の電圧レベルの信号に変換して前記論理回路の前記第２の入力へ供給するレベルシフタとを更に備えたことを特徴とする電気ヒューズ回路。
【請求項７】
請求項６記載の電気ヒューズ回路において、
前記制御回路の電源接続を遮断するためのスイッチ手段を更に備え、
前記制御回路の電源接続の遮断の際及び遮断状態からの復帰の際にも前記論理回路の電源接続は遮断されないことを特徴とする電気ヒューズ回路。
【請求項８】
請求項６記載の電気ヒューズ回路において、
前記制御回路のグラウンド接続を遮断するためのスイッチ手段を更に備え、
前記制御回路のグラウンド接続の遮断の際及び遮断状態からの復帰の際にも前記論理回路のグラウンド接続は遮断されないことを特徴とする電気ヒューズ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズ素子の一部を電流で断線させることにより当該ヒューズ素子の抵抗値を低抵抗から高抵抗に変化させることでプログラム動作する電気ヒューズ回路に関するものである。
【背景技術】
【０００２】
従来、システムＬＳＩにおけるメモリの冗長救済等のプログラムデバイスとして電気ヒューズが活用されている。
【０００３】
ある従来技術によれば、システムＬＳＩ上にてヒューズ素子とＭＯＳトランジスタとの直列回路が、プログラム電源とグラウンド電位との間に接続される。プログラム電源は、当該システムＬＳＩの入出力セル領域におけるセル電源（ＶＤＤ＿ＩＯ、例えば３．３Ｖ）と共通である。これは、ヒューズ素子をプログラムするために流れる電流量を確保するために通常のロジック回路の電源（ＶＤＤ＿ＣＯＲＥ、例えば１．２Ｖ）よりも高い電圧であるＶＤＤ＿ＩＯを活用するためである。また、プログラム動作を行うためにはプログラムするヒューズ素子を選択するための制御回路が必要であり、これには通常のロジック回路の電源ＶＤＤ＿ＣＯＲＥが用いられる。したがって、制御回路のＶＤＤ＿ＣＯＲＥ電圧レベルの出力をＶＤＤ＿ＩＯ電圧レベルの信号へレベルシフタにて変換し、この変換後の信号でＭＯＳトランジスタを導通させることによりプログラム動作が行われる（特許文献１参照）。
【特許文献１】特開２００６−１１４８０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、システムＬＳＩの電源をオンする際に、ＶＤＤ＿ＩＯ電源とＶＤＤ＿ＣＯＲＥ電源とが同時に印加される保証はない。例えばＶＤＤ＿ＩＯがＶＤＤ＿ＣＯＲＥよりも先に印加された場合を考えると、ヒューズ素子には電源が印加され、制御回路には電源が印加されないこととなり、この場合、レベルシフタの出力は不定となり、ＭＯＳトランジスタが導通し、ヒューズ素子が誤ってプログラムされてしまう可能性がある。これは電源をオフする際も同様である。
【０００５】
また近年、携帯商品の普及に伴って、機器の動作が休止している間にブロック単位で電源又はグラウンドを遮断する機能をシステムＬＳＩ内部の回路に付加して、当該システムＬＳＩのリーク電流を抑制することが行われている。この場合にも、例えば電源やグラウンドが遮断する際、ヒューズ素子側の電源又はグラウンドがわずかに遅れて遮断された場合にはレベルシフタの出力が不定となり、ＭＯＳトランジスタが導通してヒューズ素子が誤ってプログラムされてしまうことになる。遮断状態から復帰する際にも同様である。
【０００６】
本発明は、かかる点に鑑み、ＬＳＩの電源のオン・オフの際や、電源又はグラウンドの一部遮断の際及び遮断状態からの復帰の際等に、ヒューズ素子を誤ってプログラムしてしまうことのない電気ヒューズ回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明によれば、ＬＳＩ上の電気ヒューズ回路において、ヒューズ素子とＭＯＳトランジスタとの直列回路と、第１及び第２の入力と前記ＭＯＳトランジスタのゲートを制御するための１つの出力とを有する論理回路と、前記直列回路と前記論理回路とに共通の電源電圧を供給するプログラム電源と、前記ＬＳＩの外部から入力されたヒューズプログラムイネーブル信号を受け取り、前記論理回路の前記第２の入力に応じて前記ＭＯＳトランジスタが導通した場合には前記プログラム電源から前記ヒューズ素子に電流が流れて当該ヒューズ素子の抵抗値が変化するように、前記ヒューズプログラムイネーブル信号を前記論理回路の前記第１の入力へ供給するパッドと、前記ヒューズプログラムイネーブル信号の入力がない場合には前記論理回路の前記第２の入力の状態にかからわず前記ＭＯＳトランジスタが非導通状態を保持するように、前記パッドの電位を前記ヒューズプログラムイネーブル信号の非活性化レベルに固定するための電位固定手段とを備えた構成を採用する。
【発明の効果】
【０００８】
本発明によれば、ＬＳＩの電源のオン・オフの際や、電源又はグラウンドの一部遮断の際及び遮断状態からの復帰の際にヒューズ素子を誤ってプログラムすることのない、優れた電気ヒューズ回路を実現できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１０】
図１は、本発明に係る電気ヒューズ回路を備えたシステムＬＳＩの平面図である。図１において、１はシステムＬＳＩ、２は入出力セル領域（以下「Ｉ／Ｏセル領域」という。）、３は電気ヒューズ回路である。システムＬＳＩ１では、多数の入出力セルを備えたＩ／Ｏセル領域２がチップの周囲に配置され、通常ロジック回路はＩ／Ｏセル領域２の内側に配置される。微細化のために通常ロジック回路の電源（ＶＤＤ＿ＣＯＲＥ）は６５ｎｍプロセス世代で１〜１．２Ｖ程度となっているが、Ｉ／Ｏセル領域２の電源（ＶＤＤ＿ＩＯ）は機器の電圧に依存してＶＤＤ＿ＣＯＲＥよりも高い電圧である３．３Ｖ、２．５Ｖ、１．８Ｖ等が主に使われている。
【００１１】
図２は、図１中の電気ヒューズ回路３の構成例を示している。図２において、１１はヒューズ素子、１２はヒューズ素子１１に直列接続されたＮＭＯＳトランジスタ、１３はインバータ１４とＮＡＮＤ回路１５とで構成されてＮＭＯＳトランジスタ１２のゲートを制御するＡＮＤ回路、１６はインバータ１７及び１８で構成されてＡＮＤ回路１３の一方の入力に接続されたバッファ回路、１９はバッファ回路１６の入力であるヒューズプログラムイネーブル（ＦＰＥＮ）信号とグラウンドとの間に挿入された抵抗素子、２０はバッファ回路１６の入力に接続されたパッド（ＰＡＤ）である。抵抗素子１９は、パッド２０とともにＩ／Ｏセル領域２に配置されている。２１はＡＮＤ回路１３の入力に接続されたレベルシフタ、２２はプログラムするヒューズ素子１１を選択するための制御回路である。
【００１２】
制御回路２２は通常のロジック回路で構成されており、ＶＤＤ＿ＣＯＲＥ電源（例えば１．２Ｖ）が使用される。ヒューズ素子１１をプログラムするための電源は、このヒューズ素子１１に流す電流を確保するためにＶＤＤ＿ＣＯＲＥよりも高い電圧であるＶＤＤ＿ＩＯ（例えば３．３Ｖ）が接続され、したがってヒューズ素子１１をプログラムするＮＭＯＳトランジスタ１２を直接制御するためのＡＮＤ回路１３及びバッファ回路１６にもまたＶＤＤ＿ＩＯ電源が使用される。
【００１３】
図３は、図２中のレベルシフタ２１の内部構成例を示している。図３において、３１はインバータ、３２及び３３はＰＭＯＳトランジスタ、３４及び３５はＮＭＯＳトランジスタである。インバータ３１はＶＤＤ＿ＣＯＲＥ電源に、ＰＭＯＳトランジスタ３２，３３のソースはＶＤＤ＿ＩＯ電源にそれぞれ接続される。
【００１４】
図２中のヒューズ素子１１をプログラムする際には、パッド２０にシステムＬＳＩ１の外部からＦＰＥＮ信号としてＶＤＤ＿ＩＯ電圧を印加するとともに、制御回路２２にて所望のヒューズ素子１１を選択する。制御回路２２の出力信号をレベルシフタ２１にてＶＤＤ＿ＩＯ電圧に変換することで、ＡＮＤ回路１３によりＮＭＯＳトランジスタ１２を導通させてヒューズ素子１１をプログラムすることができる。すなわち、ＶＤＤ＿ＩＯ電源からヒューズ素子１１に電流が流れてその一部が断線することにより、その抵抗値が不可逆的に変化する。
【００１５】
一方、プログラム動作以外の場合には、外部からパッド２０に電圧を与えなくても、抵抗素子１９のはたらきによりＦＰＥＮ信号がグラウンド電位に固定されるため、制御回路２２の出力状態にかかわらず、ＡＮＤ回路１３によってＮＭＯＳトランジスタ１２をオフさせることができ、ヒューズ素子１１が誤ってプログラムされることはない。
【００１６】
同様のことは、システムＬＳＩ１の電源をオン・オフする際にも当てはまる。システムＬＳＩ１は複数の電圧を使用する。電源をオン・オフする際、それら複数の電圧は同時にオン・オフされる訳ではなく、例えばＶＤＤ＿ＩＯ、ＶＤＤ＿ＣＯＲＥの順番に印加される。この際、ＶＤＤ＿ＩＯが印加された状態でヒューズ素子１１には電圧が印加され、制御回路２２には電圧が印加されないため、図３に示すＮＭＯＳトランジスタ３４，３５の相補入力はどちらもグラウンドのためレベルシフタ２１の出力は不定状態となり、ＡＮＤ回路１３の１つの入力が不定となる。しかし、抵抗素子１９によりグラウンド電位にプルダウンされたＦＰＥＮ信号によりＡＮＤ回路１３の他の入力がグラウンドレベルとなっているため、制御回路２２の電圧印加状態にかかわらず、ＮＭＯＳトランジスタ１２が導通することはない。これにより、ヒューズ素子１１が誤ってプログラムされることが防止される。電源オフの際も同様である。
【００１７】
このように、プログラムするための制御回路２２とは別に、ヒューズ素子１１と同一の電源を使用するＡＮＤ回路１３の１つの入力をプルダウンした構成により、電源オン・オフの際にもヒューズ素子１１が誤ってプログラムされることのない、優れた電気ヒューズ回路を実現できる。
【００１８】
なお、図２ではバッファ回路１６がある場合を説明したが、バッファ回路１６がなくてＦＰＥＮ信号がＡＮＤ回路１３に直接入力されても同様である。
【００１９】
図４は、図１中の電気ヒューズ回路３の他の構成例を示している。図４において、２３はヒューズ素子１１に直列接続されたＰＭＯＳトランジスタであり、その他図２と同じものには同一の符号を付している。図４の場合、ヒューズ素子１１をプログラムする素子がＰＭＯＳトランジスタ２３であるので、このＰＭＯＳトランジスタ２３のゲートに、ＶＤＤ＿ＩＯ電源を使用するＮＡＮＤ回路１５の出力が直接接続されている。これにより、ヒューズ素子１１をプログラムする際にはパッド２０にＶＤＤ＿ＩＯ電圧を印加し、制御回路２２で所望のヒューズ素子１１を選択することでＮＡＮＤ回路１５の入力を両方ハイレベルにしてＰＭＯＳトランジスタ２３を導通させ、ヒューズ素子１１をプログラムする。
【００２０】
プログラム動作以外の場合には、パッド２０に電圧を与えなくてもプルダウンのための抵抗素子１９によりＦＰＥＮ信号はグラウンドレベルになり、制御回路２２の動作にかかわらず、ＰＭＯＳトランジスタ２３を非導通状態に保持することができ、誤ったプログラム動作を防止することができる。電源オン・オフの際も同様で、ＶＤＤ＿ＣＯＲＥの電源印加状態にかかわらず、ＶＤＤ＿ＩＯ電源が印加された状態でヒューズ素子１１を誤ってプログラムすることを防止することができる。
【００２１】
図５は、図１中の電気ヒューズ回路３の更に他の構成例を示している。図５の例は、図２中のＡＮＤ回路１３とバッファ回路１６との素子数を減らした構成であり、２４はＮＯＲ回路である。図２の場合と同様に、ＶＤＤ＿ＣＯＲＥ電源の印加状態にかかわらず、ＦＰＥＮ信号をグラウンドレベルにすることでＮＯＲ回路２４の出力をグラウンドレベルに固定し、ＮＭＯＳトランジスタ１２を非導通状態にして、ヒューズ素子１１が誤ってプログラムされることを防止する。
【００２２】
図６は、図１中の電気ヒューズ回路３の更に他の構成例を示している。図６の例ではＦＰＥＮ信号の活性化レベルがグラウンド電位であるので、抵抗素子１９によりパッド２０におけるＦＰＥＮ信号をＶＤＤ＿ＩＯ電源へプルアップしている。この例においても、プログラム動作以外の場合にはＦＰＥＮ信号をＶＤＤ＿ＩＯ電圧に固定することにより、ＶＤＤ＿ＣＯＲＥ電源の印加状態にかかわらず、ＮＯＲ回路２４の出力をグラウンドレベルに固定し、ＮＭＯＳトランジスタ１２を非導通状態にして、ヒューズ素子１１が誤ってプログラムされることを防止することができる。
【００２３】
図７は、図１中の電気ヒューズ回路３の更に他の構成例を示している。図７において、２５はシステムＬＳＩ１上のパッド２０と外部の機器グラウンド（ＥＸＴ＿ＧＮＤ）とを接続するワイヤを示している。ヒューズ素子１１の誤ったプログラム動作を防止するにはシステムＬＳＩ１の内部でプルダウンされていることが望ましいが、Ｉ／Ｏセル領域２の面積削減等の理由でプルダウン抵抗素子がＩ／Ｏセル領域２に挿入できない場合、システムＬＳＩ１を実装する機器のグラウンド（ＥＸＴ＿ＧＮＤ）とパッド２０とを接続することで、ヒューズ素子１１が誤ってプログラムされることを防止することができる。なお、図６において抵抗素子１９をＩ／Ｏセル領域２に挿入できない場合には、パッド２０を当該システムＬＳＩ１の外部でプルアップするようにしてもよい。
【００２４】
図８は、図１中の電気ヒューズ回路３の更に他の構成例を示している。図８において、２６は制御回路２２等とＶＤＤ＿ＣＯＲＥ電源との接続を遮断するスイッチの役割を有するＰＭＯＳトランジスタである。制御回路２２がＶＤＤ＿ＣＯＲＥ電源から遮断される結果、低消費電力を実現することができる。しかも、ＮＭＯＳトランジスタ１２を直接制御するＡＮＤ回路１３及びバッファ回路１６とＶＤＤ＿ＩＯ電源との接続を遮断しない構成とすることにより、制御回路２２の電源接続の遮断の際及び遮断状態からの復帰の際にもヒューズ素子１１が誤ってプログラムされることを防止することができる。
【００２５】
図９は、図１中の電気ヒューズ回路３の更に他の構成例を示している。図９において、２７は制御回路２２等とグラウンドとの接続を遮断するスイッチの役割を有するＮＭＯＳトランジスタである。制御回路２２がグラウンドから遮断される結果、低消費電力を実現することができる。しかも、ＮＭＯＳトランジスタ１２を直接制御するＡＮＤ回路１３及びバッファ回路１６とグラウンドとの接続を遮断しない構成とすることにより、制御回路２２のグラウンド接続の遮断の際及び遮断状態からの復帰の際にもヒューズ素子１１が誤ってプログラムされることを防止することができる。
【産業上の利用可能性】
【００２６】
以上説明してきたとおり、本発明に係る電気ヒューズ回路は、ＬＳＩにおけるプログラムデバイスとして広く有用である。
【図面の簡単な説明】
【００２７】
【図１】本発明に係る電気ヒューズ回路を備えたシステムＬＳＩの平面図である。
【図２】図１中の電気ヒューズ回路の構成例を示す回路図である。
【図３】図２中のレベルシフタの内部構成例を示す回路図である。
【図４】図１中の電気ヒューズ回路の他の構成例を示す回路図である。
【図５】図１中の電気ヒューズ回路の更に他の構成例を示す回路図である。
【図６】図１中の電気ヒューズ回路の更に他の構成例を示す回路図である。
【図７】図１中の電気ヒューズ回路の更に他の構成例を示す回路図である。
【図８】図１中の電気ヒューズ回路の更に他の構成例を示す回路図である。
【図９】図１中の電気ヒューズ回路の更に他の構成例を示す回路図である。
【符号の説明】
【００２８】
１  システムＬＳＩ
２  Ｉ／Ｏセル領域
３  電気ヒューズ回路
１１  ヒューズ素子
１２，２７，３４，３５  ＮＭＯＳトランジスタ
１３  ＡＮＤ回路
１４，１７，１８，３１  インバータ
１５  ＮＡＮＤ回路
１６  バッファ回路
１９  抵抗素子
２０  パッド
２１  レベルシフタ
２２  制御回路
２３，２６，３２，３３  ＰＭＯＳトランジスタ
２４  ＮＯＲ回路
２５  ワイヤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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