(57)【要約】【課題】相変化層で電流経路が増加して相変化メモリ領域の体積が減少した相変化メモリ素子とその製造方法及び動作方法を提供する。【解決手段】スイッチング素子とそれに連結されたストレージノードを備える相変化メモリ素子において、ストレージノードは、下部積層物、下部積層物上に形成された相変化層及び相変化層上に形成された上部積層物を備え、相変化層内に相変化層を通過する電流の経路を増加させて相変化メモリ領域の体積を減少させる手段が備えられたことを特徴とする相変化メモリ素子。前記手段の下部積層物との対向面の広さは、下部積層物の相変化層との接触面の広さと同一であるか、またはさらに広い。前記手段は、電気伝導度が相変化層に形成される非晶質領域の電気伝導度より低い物質層であり得る。【選択図】図１
2008153664.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子とこれに連結されたストレージノードを備える相変化メモリ素子において、
前記ストレージノードは、
下部積層物と、
前記下部積層物上に形成された相変化層と、
前記相変化層上に形成された上部積層物と、を備え、
前記相変化層内に前記相変化層を通過する電流の経路を増加させ、相変化メモリ領域の体積を減少させる手段が備えられたことを特徴とする相変化メモリ素子。
【請求項２】
前記手段の前記下部積層物との対向面の広さは、前記下部積層物の前記相変化層との接触面の広さと同一であるか、またはさらに広いことを特徴とする請求項１に記載の相変化メモリ素子。
【請求項３】
前記手段は、電気伝導度が前記相変化層に形成される非晶質領域の電気伝導度より低い物質層であることを特徴とする請求項２に記載の相変化メモリ素子。
【請求項４】
前記物質層は、絶縁層及び導電層のうちいずれか１つであり、前記電流のトンネリングを防止できる厚さを有することを特徴とする請求項１に記載の相変化メモリ素子。
【請求項５】
前記物質層は、垂直に離隔して積層された複数の物質層を備えることを特徴とする請求項３に記載の相変化メモリ素子。
【請求項６】
前記複数の物質層のうち一部の幅は、残りと異なることを特徴とする請求項５に記載の相変化メモリ素子。
【請求項７】
前記複数の物質層間に二つの物質層がさらに備えられているが、前記二つの物質層は、同じ層に存在し、直下の前記物質層上で離隔されており、前記二つの物質層の電気伝導度が前記相変化層に形成される非晶質領域の電気伝導度より低いことを特徴とする請求項５に記載の相変化メモリ素子。
【請求項８】
前記上部積層物は、
順次に積層された付着層及び上部電極を備えることを特徴とする請求項１に記載の相変化メモリ素子。
【請求項９】
スイッチング素子とこれに連結されたストレージノードを備える相変化メモリ素子において、
前記ストレージノードは、
下部積層物と、
前記下部積層物上に形成されており、トレンチを有する相変化層と、
前記トレンチを充填した物質層と、
前記相変化層及び前記物質層上に形成された上部積層物と、を備え、
前記物質層は、前記下部積層物と対向する位置で、前記下部積層物の前記相変化層との接触面と同一であるか、あるいは広く形成されており、前記相変化層に形成される非晶質領域より低い電気伝導度を有することを特徴とする相変化メモリ素子。
【請求項１０】
前記物質層と離隔された状態で前記下部積層物の前記面と前記物質層とを取り囲み、前記相変化層に形成される非晶質領域より電気伝導度の低いシリンダー型物質層がさらに備えられたことを特徴とする請求項９に記載の相変化メモリ素子。
【請求項１１】
前記トレンチを充填した物質層は、前記シリンダー型物質層を越えて拡張されたことを特徴とする請求項１０に記載の相変化メモリ素子。
【請求項１２】
前記物質層は、絶縁層であることを特徴とする請求項９に記載の相変化メモリ素子。
【請求項１３】
前記物質層は、導電層であることを特徴とする請求項９に記載の相変化メモリ素子。
【請求項１４】
前記シリンダー型物質層は、前記トレンチを充填した物質層と異なる電気伝導度を有することを特徴とする請求項１０に記載の相変化メモリ素子。
【請求項１５】
前記物質層は、絶縁層であることを特徴とする請求項１０に記載の相変化メモリ素子。
【請求項１６】
前記物質層は、導電層であることを特徴とする請求項１０に記載の相変化メモリ素子。
【請求項１７】
スイッチング素子とこれに連結されたストレージノードを備える相変化メモリ素子の製造方法において、
前記ストレージノードを形成する段階は、
層間絶縁層上に下部電極コンタクト層の露出面を覆う第１相変化層を形成する第１段階と、
前記第１相変化層の前記下部電極コンタクト層の露出面を覆う領域上に第１物質層を形成する第２段階と、
前記第１相変化層上に前記第１物質層を覆う第２相変化層を形成する第３段階と、を含むが、
前記第１物質層の電気伝導度は、前記第１相変化層に形成される非晶質領域より低いことを特徴とする相変化メモリ素子の製造方法。
【請求項１８】
前記第１物質層は、絶縁層及び導電層のうち、いずれか１つからなることを特徴とする請求項１７に記載の相変化メモリ素子の製造方法。
【請求項１９】
前記第２相変化層上に第２物質層を形成する第４段階と、
前記第２相変化層上に前記第２物質層を覆う第３相変化層を形成する第５段階と、をさらに含むが、
前記第２物質層の電気伝導度は、前記第１ないし第３相変化層より低いことを特徴とする請求項１７に記載の相変化メモリ素子の製造方法。
【請求項２０】
前記第２物質層を、二部分に離隔して形成するが、前記離隔された部分が前記第１物質層上に位置するように形成することを特徴とする請求項１９に記載の相変化メモリ素子の製造方法。
【請求項２１】
前記第２物質層は、前記第１物質層より広く形成することを特徴とする請求項１９に記載の相変化メモリ素子の製造方法。
【請求項２２】
前記第１及び第２物質層の電気伝導度は同じであることを特徴とする請求項１９に記載の相変化メモリ素子の製造方法。
【請求項２３】
前記第２物質層は、絶縁層及び導電層のうち、いずれか１つからなることを特徴とする請求項１９に記載の相変化メモリ素子の製造方法。
【請求項２４】
スイッチング素子とこれに連結されたストレージノードを備える相変化メモリ素子の製造方法において、
前記ストレージノードを形成する段階は、
層間絶縁層上に下部電極コンタクト層の露出面を覆う相変化層を形成する第１段階と、
前記下部電極コンタクト層の露出面上に位置して底面積が少なくとも前記露出面と同一であるトレンチを前記相変化層に形成する第２段階と、
前記トレンチを物質層で充填する第３段階と、
前記相変化層と前記物質層上に上部積層物を形成する第４段階と、を含み、
前記物質層の電気伝導度は、前記相変化層に形成される非晶質領域の電気伝導度より低いことを特徴とする相変化メモリ素子の製造方法。
【請求項２５】
前記第１段階以前に前記層間絶縁層上に前記露出面を取り囲み、前記トレンチを取り囲むシリンダー型物質層を形成することを特徴とする請求項２４に記載の相変化メモリ素子の製造方法。
【請求項２６】
前記第３段階で、前記トレンチを充填する物質層を前記シリンダー型物質層を越えて拡張させることを特徴とする請求項２５に記載の相変化メモリ素子の製造方法。
【請求項２７】
前記シリンダー型物質層の電気伝導度は、前記相変化層の電気伝導度より低いことを特徴とする請求項２５に記載の相変化メモリ素子の製造方法。
【請求項２８】
前記トレンチを充填した物質層と前記シリンダー型物質層の電気伝導度は、異なることを特徴とする請求項２５に記載の相変化メモリ素子の製造方法。
【請求項２９】
前記シリンダー型物質層は、絶縁層及び導電層のうち、いずれか１つであることを特徴とする請求項２５に記載の相変化メモリ素子の製造方法。
【請求項３０】
スイッチング素子とこれに連結されたストレージノードを備える相変化メモリ素子の動作方法において、
前記スイッチング素子をオン状態に保持する第１段階と、
前記ストレージノードに動作電圧を印加する第２段階と、を含むが、
前記ストレージノードは、
請求項１または９のストレージノードであることを特徴とする相変化メモリ素子の動作方法。
【請求項３１】
前記動作電圧は、書込み電圧、読取り電圧及び消去電圧のうち、いずれか１つであることを特徴とする請求項３０に記載の相変化メモリ素子の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子及びその製造方法に係り、より詳細には、相変化層で電流経路が増加され、メモリ領域（プログラム領域）の体積が縮小した相変化メモリ素子とその製造及び動作方法に関する。
【背景技術】
【０００２】
相変化メモリ素子は、基本的に相変化物質層を備えるストレージノードとこれに連結されたトランジスタを備える。このような相変化メモリ素子にリセット電流が印加されれば、相変化物質層の下部電極コンタクト層との接触領域の温度は、瞬間的に相変化物質層の融点以上となる。これにより、前記接触領域は、非晶質領域となる。前記非晶質領域は、ストレージノードにセット電流を印加して結晶領域に変化させうる。相変化物質層に非晶質領域が存在する場合、前記非晶質領域が存在する領域の抵抗は、相変化物質層の他の領域に比べて抵抗が高い。したがって、相変化物質層に非晶質領域が存在する時と存在しない時では、前記相変化物質層に流れる電流が変わる。したがって、相変化物質層に非晶質領域が存在して相変化物質層を通じて流れる電流が基準電流より小さい場合、相変化メモリ素子からデータ１を読出したものと見なすことができる。そして、逆の場合、相変化メモリ素子からデータ０を読出したものと見なすことができる。データ１と０とを読出したと見なす基準は、逆になりうる。
【０００３】
半導体メモリ素子の集積度が高まるにつれてトランジスタが小型化される。これにより、トランジスタが収容可能な最大電流も低くなる。相変化メモリ素子で、リセット電流とセット電流は、トランジスタを通じて印加される。リセット電流は、セット電流に比べてはるかに大きい。したがって、トランジスタが小型化される場合、前記リセット電流の大きさは、小型化されたトランジスタが耐えられる程度に低くならねばならない。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、リセット電流を低めて集積度を高め、外部熱によるデータの消失を防止しうる相変化メモリ素子を提供するところにある。
【０００５】
本発明が解決しようとする他の技術的課題は、このような相変化メモリ素子の製造方法を提供するところにある。
【０００６】
本発明が解決しようとするさらに他の技術的課題は、そのような相変化メモリ素子の動作方法を提供するところにある。
【課題を解決するための手段】
【０００７】
前記技術的課題を達成するために本発明は、スイッチング素子とこれに連結されたストレージノードを備える相変化メモリ素子において、前記ストレージノードは下部積層物、前記下部積層物上に形成された相変化層及び前記相変化層上に形成された上部積層物を備え、前記相変化層内部に前記相変化層を通過する電流の経路を増加させて相変化メモリ領域の体積を減少させる手段が備えられたことを特徴とする相変化メモリ素子を提供する。
【０００８】
前記手段の前記下部積層物との対向面の広さは、前記下部積層物の前記相変化層との接触面の広さと同一であるか、またはさらに広い。
【０００９】
前記手段は、電気伝導度が前記相変化層に形成される非晶質領域の電気伝導度より低い物質層でありうる。前記物質層は、絶縁層及び導電層のうちいずれか１つであり、前記電流のトンネリングを防止できる厚さを有することができる。
【００１０】
前記物質層は、垂直に離隔して積層された複数の物質層を備えうる。この際、前記複数の物質層のうち一部の幅は、残りのそれと異なりうる。また、前記複数の物質層間に二つの物質層がさらに備えられているが、前記二つの物質層は、同じ層に存在し、直下の前記物質層上で離隔して配置されうる。
【００１１】
また、本発明は、前記技術的課題を達成するために、スイッチング素子とこれに連結されたストレージノードを備える相変化メモリ素子において、前記ストレージノードは、下部積層物と、前記下部積層物上に形成されており、トレンチを有する相変化層と、前記トレンチを充填した物質層と、前記相変化層及び前記物質層上に形成された上部積層物を備え、前記物質層は前記下部積層物と対向する位置で、前記下部積層物の前記相変化層との接触面と同一であるか、あるいは広く形成されており、電気伝導度が前記相変化層に形成される非晶質領域の電気伝導度より低いことを特徴とする相変化メモリ素子を提供する。
【００１２】
前記物質層と離隔された状態で、前記下部積層物の前記面と前記物質層とを取り囲み、前記相変化層に形成される非晶質領域より電気伝導度の低いシリンダー型物質層をさらに備えられうる。
【００１３】
前記トレンチを充填した物質層は、前記シリンダー型物質層を越えて拡張されうる。
【００１４】
前記他の技術的課題を達成するために本発明は、スイッチング素子とこれに連結されたストレージノードを備える相変化メモリ素子の製造方法において、前記ストレージノードを形成する段階は、層間絶縁層上に下部電極コンタクト層の露出面を覆う第１相変化層を形成する第１段階と、前記第１相変化層の前記下部電極コンタクト層の露出面を覆う領域上に第１物質層を形成する第２段階と、前記第１相変化層上に前記第１物質層を覆う第２相変化層を形成する第３段階と、を含むが、前記第１物質層の電気伝導度は、前記第１相変化層に形成される非晶質領域より低いことを特徴とする相変化メモリ素子の製造方法を提供する。
【００１５】
本発明の実施例によれば、前記第２相変化層上に第２物質層を形成する第４段階と、前記第２相変化層上に前記第２物質層を覆う第３相変化層を形成する第５段階をさらに含むことができ、前記第２物質層の電気伝導度は、前記第１ないし第３相変化層より低くなりうる。また、前記第２物質層を、二部分に離隔して形成するが、前記離隔された部分が前記第１物質層上に位置するように形成しうる。また、前記第２物質層は、前記第１物質層より広く形成されうる。
【００１６】
また本発明は、他の技術的課題を達成するために、スイッチング素子とこれに連結されたストレージノードを備える相変化メモリ素子の製造方法において、前記ストレージノードを形成する段階は、層間絶縁層上に下部電極コンタクト層の露出面を覆う相変化層を形成する第１段階と、前記下部電極コンタクト層の露出面上に位置し、底面積が少なくとも前記露出面と同一であるトレンチを前記相変化層に形成する第２段階と、前記トレンチを物質層で充填する第３段階と、前記相変化層と前記物質層上に上部積層物を形成する第４段階と、を含み、前記物質層の電気伝導度は、前記相変化層に形成される非晶質領域の電気伝導度より低いことを特徴とする相変化メモリ素子の製造方法を提供する。
【００１７】
前記第１段階以前に前記層間絶縁層上に前記露出された面を取り囲み、前記トレンチを取り囲むシリンダー型物質層を形成しうる。この場合、前記第３段階で、前記トレンチを充填する物質層を、前記シリンダー型物質層を越えて拡張させうる。
【００１８】
前記さらに他の技術的課題を達成するために本発明は、スイッチング素子とこれに連結されたストレージノードを備える相変化メモリ素子の動作方法において、前記スイッチング素子をオン状態に保持する第１段階と、前記ストレージノードに動作電圧を印加する第２段階を含むが、前記ストレージノードは、本発明によるいずれかのストレージノードであることを特徴とする相変化メモリ素子の動作方法を提供する。
【００１９】
前記動作電圧は、書込み電圧、読取り電圧及び消去電圧のうち、いずれか１つでありうる。
【発明の効果】
【００２０】
本発明によれば、相変化メモリ素子のリセット電流を減して、集積度を高めることができる。また、相変化層に内在された絶縁層により相変化層のプログラム領域、すなわち、非晶質領域が外部環境により任意に結晶領域に変化すること、すなわち、記録されたデータが消失または変形されることを防止しうる。
【００２１】
本発明の相変化メモリ素子は、下部電極コンタクト層と対向すべく相変化層内に絶縁層を含む。前記絶縁層の存在によって相変化層から非晶質領域に変化されうるプログラム領域が縮小するので、前記プログラム領域で電流密度が高まる。このような原因で従来よりも小さなリセット電流でも、前記プログラム領域を非晶質化しうる。
【００２２】
また、前記絶縁層の存在によって下部電極コンタクト層と上部電極との間の電流の経路は長くなる。これにより、前記電流の経路上で抵抗が高まるので、従来よりも低いリセット電流で相変化層に非晶質領域を形成しうる。
【００２３】
したがって、プログラム領域の減少と電流経路の増加を共に考慮する場合、本発明の相変化メモリ素子でリセット電流はさらに減らせる。
【００２４】
このように本発明の相変化メモリ素子は、相変化層に内在された絶縁層によってリセット電流を減らせ、特に絶縁層の直径及び／または下部電極コンタクト層と絶縁層との相対的位置調節を通じてリセット電流をさらに減らせるので、集積度を高めうる。
【００２５】
また、相変化層に内在された絶縁層は、外部環境から伝えられる熱が相変化層内のプログラム領域、すなわち、非晶質領域に伝えられることを遮断できる。したがって、本発明は、外部熱によるデータの変形または消失を防止しうる。このような事実は、熱を含む劣悪な外部環境でも、本発明の相変化メモリ素子の信頼性が十分に確保できるということを意味する。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施例による相変化層での電流経路が増加した相変化メモリ素子とその製造及び動作方法を添付した図面を参照して詳細に説明する。この過程で、図面に示された層や領域の厚さは、明細書の明確性のために誇張して図示されている。
【００２７】
まず、本発明の実施例による相変化メモリ素子について説明する。
【実施例１】
【００２８】
図１を参照すれば、基板１０には、第１及び第２不純物領域１２、１４が離隔して形成されている。第１及び第２不純物領域１２、１４は、所定の導電性不純物、例えば、ｎ型不純物がドーピングされて形成されうる。第１及び第２不純物領域１２、１４のうち１つは、ソース、残りはドレインでありうる。第１及び第２不純物領域１２、１４間の基板１０上にゲート積層物２０が存在する。ゲート積層物２０の下にチャンネル領域１６が存在する。ゲート積層物２０は、順次に積層されたゲート絶縁膜１８とゲート電極１９とを備える。第１及び第２不純物領域１２、１４が形成された基板１０とゲート積層物２０は、トランジスタを構成する。基板１０上に前記トランジスタを覆う第１層間絶縁層２２が形成されている。第１層間絶縁層２２に第２不純物領域１４が露出される第１コンタクトホールｈ１が形成されている。第１コンタクトホールｈ１は、導電性プラグ２４で充填されている。第１層間絶縁層２２上に導電性プラグ２４の露出面を覆う下部電極（Ｂｏｔｔｏｍ  Ｅｌｅｃｔｒｏｄｅ）３０が存在する。第１層間絶縁層２２上に下部電極３０を覆う第２層間絶縁層３２が積層されている。第２層間絶縁層３２に下部電極３０の一部領域が露出される第２コンタクトホールｈ２が形成されている。第２コンタクトホールｈ２は、下部電極コンタクト層３４で充填されている。下部電極３０と下部電極コンタクト層３４は、下部積層物をなす。下部電極コンタクト層３４は、ＴｉＮ層またはＴｉＡｌＮ層でありうる。第２層間絶縁層３２は、第１層間絶縁層２２と同じ物質層でありうる。第２層間絶縁層３２上に下部電極コンタクト層３４の露出面を覆う相変化層３６が存在する。相変化層３６は、ＧｅＳｂＴｅ（ＧＳＴ）層であり得るが、２元系、３元系あるいは４元系のカルコゲナイド（ｃｈａｌｃｏｇｅｎｉｄｅ）層でもあり得る。相変化層３６内に所定厚さの絶縁層３８が存在する。
【００２９】
絶縁層３８は、例えば、シリコン酸化膜であり得るが、窒化物層でもよく、他の絶縁物質からなる層でも良い。絶縁層３８は、相変化層３６を通過し流れる電流の経路を増加させる（拡張させる）手段となりうる。このような手段は、絶縁層３８に限定されない。すなわち、相変化層３６より電気伝導度の低い物質層であれば、絶縁層３８と同等な役割が行えるので、こうした物質層も前記手段になりうる。したがって、絶縁層３８の代りに相変化層３６より電気伝導度の低い物質層を備えることもできる。
【００３０】
一方、リセット電流が印加された後、相変化層３６に非晶質領域が形成されることを勘案すれば、前記物質層の電気伝導度は、相変化層３６の非晶質領域の電気伝導度より低いことが望ましい。絶縁層３８の存在によって相変化層３６で非晶質に変化されうる相変化メモリ領域、すなわち、プログラム領域（ｐｒｏｇｒａｍ  ｖｏｌｕｍｅ）は、絶縁層３８と下部電極コンタクト層３４との間の領域に狭まる。このように相変化層３６でプログラム領域が狭まるので、この領域を通過する電流の密度は、絶縁層３８が存在しない時より高くなる。したがって、メモリ動作に必要な電流、例えば、リセット電流は、むしろ低くなる。
【００３１】
次いで、絶縁層３８は、下部電極コンタクト層３４はもとより、その周辺の第２層間絶縁層３２とも対向すべく備えられている。絶縁層３８は、下部電極コンタクト層３４と隣接している。絶縁層３８は、相変化メモリ素子に印加されるリセット電流のトンネリングを遮断できる程度の厚さ（以下、最小厚さ）であるか、それ以上の厚さである。したがって、リセット電流が小さくなれば、絶縁層３８の厚さは、さらに薄くなりうる。絶縁層３８は、後続工程で発生する熱により相変化層３８の前記プログラム領域、すなわち、リセット電流の印加時、結晶状態から非晶質状態に変化する領域、例えば、絶縁層３８と下部電極コンタクト層３４との間の領域が損傷することを防止する。
【００３２】
図２を参照すれば、絶縁層３８により相変化層３６で非晶質領域に変化する領域Ａ１は、絶縁層３８と下部電極コンタクト層３４との間の領域へと狭くなる。また、下部電極コンタクト層３４から上部電極４２に流れる電流は、絶縁層３８を迂回して相変化層３６を通過せねばならないので、電流の経路は、絶縁層３８のない時よりは増加する。このように非晶質領域に変化される領域Ａ１が狭く制限され、電流の経路は増加するので、領域Ａ１で、電流密度と抵抗はいずれも高まる。したがって、従来よりも低い電流でも、領域Ａ１で発生するエネルギー量は、従来と同一であるか、高くなる。したがって、相変化層３６に印加されるリセット電流を従来よりも減らせる。図２において、Ａ２は、リセット電流により結晶格子が面心立方（Ｆａｃｅ−Ｃｅｎｔｅｒｅｄ  Ｃｕｂｉｃ：ＦＣＣ）から六方最密構造（Ｈｅｘａｇｏｎａｌ  Ｃｌｏｓｅ−Ｐａｃｋｅｄ：ＨＣＰ）に変化した領域を示す。
【００３３】
引き続き図１を参照すれば、相変化層３６上に上部積層物が存在する。前記上部積層物は、順次に積層された付着層４０及び上部電極４２を含みうる。付着層４０は、Ｔｉ層であって、上部電極４２は、ＴｉＮ電極であり得る。前記下部積層物、相変化層３６及び前記上部積層物は、ストレージノード（Ｓ）をなす。
【実施例２】
【００３４】
図３を参照すれば、相変化層３６に所定深さのトレンチ３７が形成されている。トレンチ３７は、絶縁層３８で充填されている。相変化層３６上に絶縁層３８を覆う付着層４０が形成されており、付着層４０上には、上部電極４２が形成されている。残りの部分は、第１実施例と同一であり得る。
【実施例３】
【００３５】
図４を参照すれば、相変化層３６に垂直に与えられた間隔に積層された絶縁層３８、３９、４１、４３が存在する。絶縁層３８、３９、４１、４３は、下部電極コンタクト層３４から上部電極４２に流れる電流の経路を拡張させる配列をなしている。二つの第１絶縁層３９は、絶縁層３８上で互いに離隔されている。この際、第１絶縁層３９の離隔された部分は、絶縁層３８の中央に位置する。第２絶縁層４１は、第１絶縁層３９上で絶縁層３８と同一位置に存在する。二つの第３絶縁層４３は、第１絶縁層３９と同じ配列をなしている。残りの部分は、第１実施例と同一である。絶縁層３８、３９、４１、４３によって相変化層３６を通過する電流Ｉは、示したように絶縁層３８を迂回して第１絶縁層３９の間を通過した後、第２絶縁層４１を迂回して第３絶縁層４３の間を通過して流れる。
【００３６】
このように相変化層３６を通過する電流Ｉの経路は、絶縁層３８、３９、４１、４３が存在していない時の直線経路に比べてはるかに長くなるので、電流Ｉが流れる経路の抵抗は、電流の経路が直線である時より高くなる。さらに相変化層３６の絶縁層３８と下部電極コンタクト層３４との間の領域は、絶縁層３８の存在によって狭くなったために、この領域での電流密度は増加する。したがって、相変化層３６に従来のような電圧を印加した時、相変化層３８の絶縁層３８と下部電極コンタクト層３４との間の領域に非晶質領域が形成されるリセット電流は、従来に比べてはるかに低くなる。
【実施例４】
【００３７】
図５を参照すれば、下部電極コンタクト層３４を備える第２層間絶縁層３２と付着層４０との間に第１及び第２絶縁層５２、５４が存在する。第１絶縁層５２は、下部電極コンタクト層３４と離隔された位置で下部電極コンタクト層３４を取り囲むシリンダー型絶縁層である。第２絶縁層５４は、非接触状態で第１絶縁層５２にわたって形成されている。第２絶縁層５４は、シリンダー型第１絶縁層５２の内側に突出して下部電極コンタクト層３４と近接して対向する突出部分５４ａを含む。第２絶縁層５４の残りの部分は、突出部分５４ａから第１絶縁層５２の外側に拡張された後、第１絶縁層５２の外側面に平行に第２層間絶縁層３２に向けて拡張されている。第２絶縁層５４の上面は、付着層４０に接触されている。第１及び第２絶縁層５２、５４の周辺は、相変化層３６で取り囲まれている。また、第１及び第２絶縁層５２、５４の間は、相変化層３６で充填されている。第１及び第２絶縁層５２、５４は、第１実施例の絶縁層３８と同じ物質で形成しうる。また、第１及び第２絶縁層５２、５４は、相異なる絶縁物質層であり得る。図５において、Ｉ１は、下部電極コンタクト層３４から上部電極４２に流れる電流の経路を示す。
【００３８】
前述した実施例で説明したような理由によって、図５において、下部電極コンタクト層３４の縁部とこれに近接した第２絶縁層５４の突出部分５４ａとの間の領域Ａ３は、従来よりも低いリセット電流で非晶質領域に変化する。
【００３９】
次いで、前述した本発明の実施例による相変化メモリ素子の製造方法を説明する。
【実施例５】
【００４０】
図１に示された相変化メモリ素子の製造方法に関するものである。
【００４１】
図６を参照すれば、基板１０の与えられた領域上にゲート積層物２０を形成する。ゲート積層物２０は、ゲート絶縁膜１８とゲート電極１９とを順次に積層して形成しうる。ゲート積層物２０をマスクとして使用して基板１０に導電性不純物をイオン注入する。前記導電性不純物は、例えば、ｎ型不純物でありうる。前記導電性不純物注入の結果、ゲート積層物２０を介在して基板１０に第１及び第２不純物領域１２、１４が形成される。第１及び第２不純物領域１２、１４のうち１つはソース、残りはドレインであり得る。第１及び第２不純物領域１２、１４とゲート積層物２０は、スイッチング素子の１つのトランジスタをなす。基板１０のゲート絶縁膜１８の直下領域、すなわち、第１及び第２不純物領域１２、１４間の領域は、チャンネル領域１６となる。
【００４２】
引続き、基板１０上に前記トランジスタを覆う第１層間絶縁層２２を形成する。第１層間絶縁層２２は、ＳｉＯｘまたはＳｉＯｘＮｙのような誘電体物質で形成してもよく、他の絶縁物質で形成しても良い。第１層間絶縁層２２に第２不純物領域１４が露出される第１コンタクトホールｈ１を形成する。第１コンタクトホールｈ１に導電性物質を充填して導電性プラグ２４を形成する。第１層間絶縁層２２上に導電性プラグ２４の露出面を覆う下部電極３０を形成する。下部電極３０は、ＴｉＮまたはＴｉＡｌＮで形成しうる。また、下部電極３０は、金属イオンとしてＡｇ、Ａｕ、Ａｌ、Ｃｕ、Ｃｒ、Ｃｏ、Ｎｉ、Ｔｉ、Ｓｂ、Ｖ、Ｍｏ、Ｔａ、Ｎｂ、Ｒｕ、Ｗ、Ｐｔ、Ｐｄ、Ｚｎ及びＭｇからなる群から選択されたいずれか１つを含むシリサイドで形成しうる。
【００４３】
図７を参照すれば、第１層間絶縁層２２上に下部電極３０を覆う第２層間絶縁層３２を形成する。第２層間絶縁層３２は、ＳｉＯｘまたはＳｉＯｘＮｙのような誘電体物質で形成しうる。第２層間絶縁層３２に下部電極３０の上面の一部が露出される第２コンタクトホールｈ２を形成する。第２コンタクトホールｈ２をＴｉＮまたはＴｉＡｌＮ物質で充填して下部電極コンタクト層３４を形成する。
【００４４】
図８を参照すれば、第２層間絶縁層３２上に下部電極コンタクト層３４の上面を覆う第１相変化層３６ａを形成する。第１相変化層３６ａは、ＧＳＴ層で形成しうる。しかし、第１相変化層３６ａは、他の相変化物質、例えば、２元系、３元系、４元系のカルコゲナイド物質で形成しうる。第１相変化層３６ａは、数ｎｍ〜数十ｎｍの厚さに形成しうる。次いで、第１相変化層３６ａ上に下部電極コンタクト層３４とその周辺の第２層間絶縁層３２の一部領域を覆う第１相変化層３６ａの領域が露出される感光膜パターン５０を形成する。感光膜パターン５０上に第１相変化層３６ａの露出された領域を覆う絶縁層３８を形成する。絶縁層３８は、シリコン酸化膜で形成しうるが、窒化物層のような他の絶縁物質層で形成しうる。絶縁層３８は、前記最小厚さまたはそれ以上の厚さに形成しうる。したがって、印加されるリセット電流を考慮して絶縁層３８の厚さは、さらに薄く形成することもできる。また、絶縁層３８の代わりに、第１相変化層３６ａより電気伝導度の低い物質層を形成することもできる。したがって、前記物質層は、絶縁層でもよく、導電層でも良い。さらに望ましくは、前記物質層は、第１相変化層３６ａに形成される非晶質領域の電気伝導度より低くなりうる。このような内容は、後述する相変化層に内在されるあらゆる絶縁層にも該当されうる。
【００４５】
絶縁層３８を形成した後、リフトオフ（ｌｉｆｔ  ｏｆｆ）方式で感光膜パターン５０を除去しつつ、感光膜パターン５０上に形成された絶縁層３８も共に除去する。その結果、図９に示されたように、第１相変化層３６ａの一部領域上にのみ絶縁層３８が残る。残っている絶縁層３８は、第１相変化層３６ａを挟んで下部電極コンタクト層３４とその周辺の第２層間絶縁層３２の一部と対向する。
【００４６】
図１０を参照すれば、第１相変化層３６ａ上に絶縁層３８を覆う第２相変化層３６ｂを形成する。第２相変化層３６ｂは、第１相変化層３６ａと同じ相変化物質で形成しうる。第２相変化層３６ｂの上面を平坦化した後、平坦化された第２相変化層３６ｂの上面上に付着層４０及び上部電極４２を順次に形成する。付着層４０はＴｉ層からなり、上部電極４２はＴｉＮ、ＴｉＡｌＮからなりうる。上部電極４２上に感光膜パターン６０を形成する。この際、感光膜パターン６０は、絶縁層３８はもとより、その周辺の第１相変化層３６ａと対向する（限定された）位置に形成する。このような感光膜パターン６０をエッチングマスクとして感光膜パターン６０周辺の上部電極４２をエッチングする。このエッチングは、第２層間絶縁層３２が露出されるまで順次に実施する。前記エッチングの結果、図１１に示したように、感光膜パターン６０と類似している、ストレージノードの形成に使われる相変化層３６、付着層４０及び上部電極４２が第２層間絶縁層３２上に形成される。これらは、下部積層物３０、３４と共にストレージノードをなす。前記エッチングが完了した後、感光膜パターン６０を除去する。これにより、図１に示した相変化メモリ素子が完成する。
【実施例６】
【００４７】
図１に示した相変化メモリ素子の他の製造方法に関するものである。
【００４８】
第２層間絶縁層３２に第２コンタクトホールｈ２を形成し、第２コンタクトホールｈ２に下部電極コンタクト層３４を形成する過程は、第１実施例による。
【００４９】
図１２を参照すれば、第２層間絶縁層３２上に下部電極コンタクト層３４の露出面を覆う第１相変化層６８を形成する。このときの第１相変化層６８は、第１実施例の相変化層３６ａより厚く形成されうる。下部電極コンタクト層３４とその周辺の第２層間絶縁層３２に対応する、第１相変化層６８の所定領域が露出される感光膜パターン７０を第１相変化層６８上に形成する。
【００５０】
図１３を参照すれば、感光膜パターン７０をエッチングマスクとして使用して第１相変化層６８の露出領域をエッチングして、第１相変化層６８に所定深さのトレンチ６９を形成する。以後、感光膜パターン７０上にトレンチ６９を充填する絶縁層３８を形成する。絶縁層３８は、前述したような物質で形成しうる。リフトオフ方式を用いて感光膜パターン７０を除去しつつ、その上に形成された絶縁層３８も共に除去する。その結果、図１４に示したように、第１相変化層６８にトレンチ６９を充填し、その上に所定厚さほど突出した絶縁層３８のみが残る。この状態で、絶縁層３８の上面を平坦化する。この平坦化は、第１相変化層６８が露出されるまで実施する。
【００５１】
図１５を参照すれば、第１相変化層６８の上に絶縁層３８の平坦化された上面を覆う第２相変化層７１を形成する。第２相変化層７１は、第１相変化層６８と同じ相変化物質で形成できるが、相異なる相変化物質で形成することもできる。第２相変化層７１が形成されることによって、絶縁層３８は、第１及び第２相変化層６８、７１からなる相変化層に内在するようになる。引続き、第２相変化層７１上に付着層４０及び上部電極４２を形成する。以後、前述した図１０及び図１１に示したような感光膜パターン６０を形成する工程と感光膜パターン６０をエッチングマスクとして使用して第２層間絶縁層３２上に形成された積層物をエッチングする工程を実施する。
【００５２】
その結果、図１６に示したように、下部電極コンタクト層３４の露出面と接触して絶縁層３８が内在された相変化層６８＋７１、付着層４０及び上部電極４２からなる積層物が第２層間絶縁層３２上に形成される。この積層物と下部電極コンタクト層３４は、ストレージノードをなす。
【００５３】
このようにして、図１に示した相変化メモリ素子が完成する。
【実施例７】
【００５４】
図３に示した相変化メモリ素子の製造方法についてのものである。
【００５５】
図１７を参照すれば、第２層間絶縁層３２に下部電極コンタクト層３４を形成する工程までは、第１実施例に従う。第２層間絶縁層３２上に下部電極コンタクト層３４の上部面を覆う第１相変化層６８を形成する。第１相変化層６８に所定深さのトレンチ６９を形成する。トレンチ６９は、下部電極コンタクト層３４及びその周辺の第２層間絶縁層３２と上下に対向する位置に形成する。トレンチ６９を、絶縁層３８で充填する。
【００５６】
図１８を参照すれば、第１相変化層６８上に絶縁層３８を覆う付着層４０を形成し、付着層４０上に上部電極４２を形成する。上部電極４２上にストレージノードが形成される領域を限定する感光膜パターン８０を形成する。感光膜パターン８０をエッチングマスクとして上部電極４２、付着層４０及び第１相変化層６８を順次にエッチングする。このエッチングは、２層間絶縁層３２が露出されるまで実施する。このようなエッチングの後、感光膜パターン８０を除去する。
【００５７】
これにより、図３の相変化メモリ素子が完成する。
【実施例８】
【００５８】
図４に示した相変化メモリ素子の製造方法についてのものである。
【００５９】
図１９を参照すれば、第２層間絶縁層３２に下部電極コンタクト層３４を形成する工程は、第１実施例に従う。第２層間絶縁層３２上に第１相変化層３６ａを形成する。第１相変化層３６ａの所定領域上に絶縁層３８を形成する。この際、絶縁層３８は、前記最小厚さ以上に形成する。また、絶縁層３８は、下部電極コンタクト層３４上に中心が位置するように形成し、下部電極コンタクト層３４の周辺の第２層間絶縁層３２の一部領域上に拡張されるように形成する。
【００６０】
図２０を参照すれば、第１相変化層３６ａ上に絶縁層３８を覆う第２相変化層３６ｂを形成し、その上面を平坦化する。このような第２相変化層３６ｂ上に第１絶縁層３９を形成する。第１絶縁層３９は、絶縁層３８上で所定間隔に離隔して形成する。第１絶縁層３９の離隔程度は、絶縁層３８の範囲を外れない程度で調節しうる。第１絶縁層３９上に第１絶縁層３９の離隔された部分を充填する第３相変化層３６ｃを形成する。
【００６１】
図２１を参照すれば、第３相変化層３６ｃの与えられた領域上に第２絶縁層４１を形成する。第２絶縁層４１は、絶縁層３８と同じ形態及び同じ厚さに形成し、水平に絶縁層３８と同じ位置に形成しうる。しかし、第１絶縁層３９の離隔部分の位置によって第２絶縁層４１の水平位置は、絶縁層３８と異なりうる。第３相変化層３６ｃ上に第２絶縁層４１を覆う第４相変化層３６ｄを形成し、その表面を平坦化する。
【００６２】
図２２を参照すれば、上面が平坦化された第４相変化層３６ｄ上に第３絶縁層４３を形成する。第３絶縁層４３は、所定間隔に離隔されているが、第３絶縁層４３の離隔部分は、第２絶縁層４１上にある。第３絶縁層４３の離隔部分が第２絶縁層４１を外れない範囲で第３絶縁層４３の離隔程度は調節しうる。絶縁層３８と第１ないし第３絶縁層３９、４１、４３は、ＳｉＯ２で形成しうるが、これと異なる絶縁物質、例えば、窒化物のような絶縁物質で形成しうる。また絶縁層３８と第１ないし第３絶縁層３９、４１、４３は、いずれも異なる絶縁物質、あるいは部分的に異なる絶縁物質で形成することもできる。例えば、絶縁層３８及び第２絶縁層４１は、ＳｉＯ２で、第１及び第３絶縁層３９、４３は、ＳｉＯ２と異なる絶縁物質で形成しうる。
【００６３】
引続き、図２３を参照すれば、第３絶縁層４３上に第３絶縁層４３の離隔部分を充填する第５相変化層３６ｅを形成し、その上面を平坦化する。第１ないし第５相変化層３６ａ−３６ｅは、いずれも同じ相変化物質、例えば、ＧＳＴまたは他のカルコゲナイド物質で形成することが望ましいが、一部の相変化層は、異なる相変化物質で形成しうる。上面が平坦化された第５相変化層３６ｅ上に付着層４０及び上部電極４２を順次に形成する。上部電極４２上にストレージノード領域を限定する感光膜パターン９０を形成する。この際、感光膜パターン９０は、絶縁層３８とその周辺の第１及び第２相変化層３６ａ、３６ｂ、第２絶縁層４１とその周辺の第３及び第４相変化層３６ｃ、３６ｄを限定する位置に形成する。絶縁層３８と第１絶縁層３９の位置関係と第２絶縁層４１と第３絶縁層４３の位置関係とを考慮すると、感光膜パターン９０で限定された領域には、第１絶縁層３９の離隔部分とその部分に接した第１絶縁層３９の一部が含まれ、第３絶縁層３９の離隔部分とその部分に接した第３絶縁層４３の一部が含まれている。
【００６４】
感光膜パターン９０をエッチングマスクとして使用して第２層間絶縁層３２上に形成された積層物を逆順でエッチングする。このエッチングは、第２層間絶縁層３２が露出されるまで実施する。このようなエッチングの結果、図２４に示したように、相変化層３６と、相変化層３６内に垂直に積層されているが、下部電極コンタクト層３４で上部電極４２に流れる電流の経路が拡張されるように配列された絶縁層３８、３９、４１、４３と、付着層４０と、上部電極４２とを含む積層物が下部電極コンタクト層３４及びその周辺の第２層間絶縁層３２上に形成される。前記エッチングの後、感光膜パターン９０を除去する。
【００６５】
これにより、図４の相変化メモリ素子が完成する。
【００６６】
次いで、前述した本発明の相変化メモリ素子の動作方法を簡略に説明する。
【００６７】
図１の第１実施例による相変化メモリ素子を例として動作方法を説明する。しかし、下記の説明は、第２ないし第４実施例による相変化メモリ素子の動作にもそのまま適用しうる。
【００６８】
図１において、ゲート電極１９にスレショルド電圧以上の電圧を印加してトランジスタをオン状態に保持する。次いで、上部電極４２と下部電極３０との間に動作電圧を印加する。この際、前記動作電圧は、リセット電流を印加するための電圧、すなわち、書込み電圧でありうる。また、前記動作電圧は、セット電流を印加するための電圧、すなわち、消去電圧でありうる。また、前記動作電圧は、前記リセット電流と前記セット電流との間の電流を印加するための電圧、すなわち、読取り電圧でありうる。
【００６９】
下記本発明者のシミュレーション結果を通じても分かるが、前記動作電圧が書込み電圧である時、相変化層３６の絶縁層３８と下部電極コンタクト層３４との間の領域を非晶質状態に変化させるリセット電流は、従来よりもはるかに低くなる。
【００７０】
一方、前記動作電圧が読取り電圧である場合、測定された相変化層３６の電流は、基準電流と比較される。前記測定された電流が前記基準電流より小さければ、電流経路上にある相変化層３６の一部領域は、非晶質状態であることを意味するので、図１の相変化メモリ素子にデータ１が記録されたと判断する。逆に、前記測定された電流が前記基準電流より大きい時は、図１の相変化メモリ素子にデータ０が記録されたと判断する。図１の相変化メモリ素子に記録されたデータが１か０かの判断は、反対である場合もある。
【００７１】
次いで、前述した本発明の相変化メモリ素子に対して本発明者が実施したシミュレーションとその結果について説明する。
【００７２】
本発明者は、本発明の相変化メモリ素子において、相変化層に内在された絶縁層によって相変化層に非晶質領域を形成するためのリセット電流の変化とリセット電流を印加した時の温度分布についてのシミュレーションを実施した。
【００７３】
図２５は、前記シミュレーションに使用した相変化メモリ素子のストレージノードの平面図である。
【００７４】
図２６は、図２５を２６−２６’方向に切った後、その断面を前に向け、相変化層９９を右側に向けるように切った結果物を、横にした状態を示す図面であるが、便宜上、横にした状態の断面で上部のみ図示したものである。図２６を矢印方向から見たのが図２５である。
【００７５】
図２５及び図２６を参照すれば、前記シミュレーションで相変化層９９、絶縁層９３及び下部電極コンタクト層９５は、いずれも円筒形に加工されたことが分かる。
【００７６】
前記シミュレーションで、相変化層９９はＧＳＴ層、下部電極コンタクト層９５はＴｉＡｌＮ層、絶縁層９３はＳｉＯ２層に各々形成されたものとした。参照番号９７は、層間絶縁層を示し、ＳｉＯ２で形成しうる。
【００７７】
前記シミュレーションは、２つの場合に分けて実施した。
【００７８】
第１の場合は、絶縁層９３と下部電極コンタクト層９５との間隔は、一定に保持し、絶縁層９３の直径Ｗ２を５０ｎｍと１００ｎｍとに各々異ならせた。
【００７９】
第２の場合は、絶縁層９３の直径Ｗ２は、下部電極コンタクト層９５の直径Ｗ１より大きくして固定する代わりに、絶縁層９３と下部電極コンタクト層９５との間隔Ｓ１を３０ｎｍと１０ｎｍとに各々異ならせた。
【００８０】
前記第２の場合において、相変化層９９の直径Ｗ３は、２５０ｎｍ、下部電極コンタクト層９５の直径Ｗ１は、５０ｎｍに固定した。また、前記シミュレーションで本発明と比較するための対象として相変化層９９に絶縁層９３を含まない従来の相変化メモリを使用した。
【００８１】
図２７ないし図２９は、前記第１の場合についてのシミュレーションの結果を示す。
【００８２】
図２７は、従来の相変化メモリ素子についてのシミュレーション結果である。そして、図２８及び図２９は、本発明の相変化メモリ素子に関するものであるが、図２８は、絶縁層９３の直径Ｗ２が下部電極コンタクト層９５の直径Ｗ１と同じ５０ｎｍである時のシミュレーション結果であり、図２９は、絶縁層９３の直径Ｗ２が１００ｎｍである時のシミュレーション結果である。
【００８３】
図２７ないし図２９を比較すれば、従来の相変化メモリ素子と本発明の相変化メモリ素子とがいずれも相変化層９９の下部電極コンタクト層９５と接触された領域の温度は、前記領域を非晶質領域に変化させうるほどに十分に高まることが分かった。
【００８４】
しかし、リセット電流Ｉｒｅｓｅｔを比較すると、従来の相変化メモリ素子（図２７）は、２．０４ｍＡである一方、本発明の相変化メモリ素子（図２８、図２９）のリセット電流は、１．９４ｍＡと１．８８ｍＡであって、従来よりも低いことが分かった。
【００８５】
特に、本発明の相変化メモリ素子の場合、絶縁層９３の直径Ｗ２が下部電極コンタクト層９５の直径Ｗ１と同一であっても、リセット電流は、従来よりも小さいことが分かり、絶縁層９３が相変化層９９に内在する場合は、絶縁層９３の直径Ｗ２が下部電極コンタクト層９５の直径Ｗ１より大きいほどリセット電流は低くなることが分かった。
【００８６】
図３０及び図３１は、前記第２の場合についてのシミュレーション結果を示す。
【００８７】
図３０は、絶縁層９３と下部電極コンタクト層９５との間隔Ｓ１が３０ｎｍである時であり、図３１は、前記間隔Ｓ１が１０ｎｍである時である。
【００８８】
図３０を参照すれば、絶縁層９３の直径Ｗ２が下部電極コンタクト層９５の直径Ｗ１より大きい条件で、絶縁層９３と下部電極コンタクト層９５との間隔Ｓ１が３０ｎｍである時、リセット電流は、１．８８ｍＡであり、下部電極コンタクト層９５に接触した相変化層９９の領域全体が非晶質領域に変化することが分かった。
【００８９】
図３１を参照すれば、絶縁層９３と下部電極コンタクト層９５との間隔Ｓ１が１０ｎｍである時、リセット電流は１．４７２ｍＡであり、相変化層９９で非晶質領域に変化する領域は、下部電極コンタクト層９５の縁部に接触した領域に限定されることが分かった。
【００９０】
図３０及び図３１の結果から絶縁層９３の直径Ｗ２が下部電極コンタクト層９５の直径Ｗ１より大きい状態で、絶縁層９３と下部電極コンタクト層９５との間隔Ｓ１が狭くなるほど、リセット電流は小さくなり、非晶質領域は、下部電極コンタクト層９５の縁部と絶縁層９３とを連結する領域へと狭くなることが分かる。
【００９１】
上述の説明で多くの事項が具体的に記載されているが、それらは発明の範囲を限定するものというより、望ましい実施例の例示であると解釈されたい。例えば、当業者ならば、相変化層に絶縁層が内在された状態でストレージノードの構成を多様に変形できる。また、本発明の出願前に出願されたものであって、本発明が属する技術分野の発明に本発明の技術的思想を結合することもできる。従って、本発明の範囲は、説明された実施例によって決まるものではなく、特許請求の範囲に記載された技術的思想により定まるものである。
【産業上の利用可能性】
【００９２】
本発明は、半導体メモリ素子が使われるあらゆる電子製品に使われうる。例えば、携帯電話、カムコーダ、ＭＰ３プレーヤー、ＰＤＡ、ＧＰＳ、ＤＭＢフォン、デジタルカメラのようなデジタル機器、各種映像ディスプレイ、家電製品などに適用されうる。
【図面の簡単な説明】
【００９３】
【図１】本発明の第１実施例による相変化メモリ素子の断面図である。
【図２】図１の相変化メモリ素子で相変化層に非晶質領域が形成された場合を示す面図である。
【図３】本発明の第２実施例による相変化メモリ素子の断面図である。
【図４】本発明の第３実施例による相変化メモリ素子の断面図である。
【図５】本発明の第４実施例による相変化メモリ素子の断面図である。
【図６】図１の相変化メモリ素子を製造するための本発明の第１実施例による製造方法を段階別に示す断面図である。
【図７】図１の相変化メモリ素子を製造するための本発明の第１実施例による製造方法を段階別に示す断面図である。
【図８】図１の相変化メモリ素子を製造するための本発明の第１実施例による製造方法を段階別に示す断面図である。
【図９】図１の相変化メモリ素子を製造するための本発明の第１実施例による製造方法を段階別に示す断面図である。
【図１０】図１の相変化メモリ素子を製造するための本発明の第１実施例による製造方法を段階別に示す断面図である。
【図１１】図１の相変化メモリ素子を製造するための本発明の第１実施例による製造方法を段階別に示す断面図である。
【図１２】図１の相変化メモリ素子を製造するための本発明の第２実施例による製造方法を段階別に示す断面図である。
【図１３】図１の相変化メモリ素子を製造するための本発明の第２実施例による製造方法を段階別に示す断面図である。
【図１４】図１の相変化メモリ素子を製造するための本発明の第２実施例による製造方法を段階別に示す断面図である。
【図１５】図１の相変化メモリ素子を製造するための本発明の第２実施例による製造方法を段階別に示す断面図である。
【図１６】図１の相変化メモリ素子を製造するための本発明の第２実施例による製造方法を段階別に示す断面図である。
【図１７】図３の相変化メモリ素子の製造方法の一部を示す断面図である。
【図１８】図３の相変化メモリ素子の製造方法の一部を示す断面図である。
【図１９】図４の相変化メモリ素子の製造方法の一部を示す断面図である。
【図２０】図４の相変化メモリ素子の製造方法の一部を示す断面図である。
【図２１】図４の相変化メモリ素子の製造方法の一部を示す断面図である。
【図２２】図４の相変化メモリ素子の製造方法の一部を示す断面図である。
【図２３】図４の相変化メモリ素子の製造方法の一部を示す断面図である。
【図２４】図４の相変化メモリ素子の製造方法の一部を示す断面図である。
【図２５】本発明の実施例による相変化メモリ素子のシミュレーションに使われたストレージノードの平面図である。
【図２６】図２５を２６−２６’方向に切開した断面の左側部分を横にした状態で示す断面図である。
【図２７】従来技術による相変化メモリ素子に対するシミュレーション結果であって、リセット電流の変化と相変化層の温度分布とを示す画像である。
【図２８】本発明の実施例による相変化メモリ素子に対するシミュレーション結果であって、相変化層内部に絶縁層が備えられた条件によるリセット電流の変化と相変化層の温度分布とを示す画像である。
【図２９】本発明の実施例による相変化メモリ素子に対するシミュレーション結果であって、相変化層内部に絶縁層が備えられた条件によるリセット電流の変化と相変化層の温度分布とを示す画像である。
【図３０】本発明の実施例による相変化メモリ素子に対するシミュレーション結果であって、相変化層内部に絶縁層が備えられた条件によるリセット電流の変化と相変化層の温度分布とを示す画像である。
【図３１】本発明の実施例による相変化メモリ素子に対するシミュレーション結果であって、相変化層内部に絶縁層が備えられた条件によるリセット電流の変化と相変化層の温度分布とを示す画像である。
【符号の説明】
【００９４】
１０  基板
１２  第１不純物領域
１４  第２不純物領域
１６  チャンネル領域
１８  ゲート絶縁膜
１９  ゲート電極
２０  ゲート積層物
２２  第１層間絶縁層
２４  導電性プラグ
３０  下部電極
３２  第２層間絶縁層
３４  下部電極コンタクト層
３６  相変化層
３８  絶縁層
４０  付着層
４２  上部電極
ｈ１  第１コンタクトホール
ｈ２  第２コンタクトホール
Ｓ  ストレージノード
【図１】
2008153664.tif 000003
【図２】
2008153664.tif 000004
【図３】
2008153664.tif 000005
【図４】
2008153664.tif 000006
【図５】
2008153664.tif 000007
【図６】
2008153664.tif 000008
【図７】
2008153664.tif 000009
【図８】
2008153664.tif 000010
【図９】
2008153664.tif 000011
【図１０】
2008153664.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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