(57)【要約】【課題】正孔の移動を十分に抑制することが可能な半導体装置を提供する。【解決手段】この半導体装置（ｎｐｎ型のバイポーラトランジスタ１００）は、ｎ型コレクタ層２と、ｐ＋拡散層４、ＳｉＧｅ層５およびｐ型シリコン膜６からなるベース層と、ｎ型エミッタ層８と、ｎ型コレクタ層２とｎ型エミッタ層８との間に形成され、電子または正孔のいずれか一方に対する電位障壁としての効果を有する電荷移動防止膜７とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型のコレクタ層と、
第２導電型のベース層と、
第１導電型のエミッタ層と、
前記コレクタ層と前記ベース層との境界、前記ベース層中、前記ベース層と前記エミッタ層との境界、および、前記エミッタ層中の少なくともいずれかに形成され、電子または正孔のいずれか一方に対する電位障壁としての効果を有する電荷移動防止体とを備えた、半導体装置。
【請求項２】
前記電荷移動防止体は、前記ベース層と前記エミッタ層との境界に層状に形成された電荷移動防止膜を含む、請求項１に記載の半導体装置。
【請求項３】
前記電荷移動防止体は、前記ベース層中、前記ベース層と前記エミッタ層との境界、および、前記エミッタ層中の少なくともいずれかに、部分的に形成されている、請求項１に記載の半導体装置。
【請求項４】
前記電荷移動防止体は、結晶を含む微小面積をもつ小片の集合体が部分的に形成されることにより構成されている、請求項３に記載の半導体装置。
【請求項５】
前記電荷移動防止体は、比誘電率が３０以上の材料からなる、請求項２〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記電荷移動防止体は、前記正孔に対する電位障壁としての効果を有するＳｉよりバンドギャップの大きな半導体を含む、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記電荷移動防止体は、ＴｉＯ２膜を含む、請求項６に記載の半導体装置。
【請求項８】
前記電荷移動防止体には、炭素が不純物として含有されている、請求項７に記載の半導体装置。
【請求項９】
前記コレクタ層、前記ベース層、前記エミッタ層および前記電荷移動防止体を含むバイポーラトランジスタが形成される半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極を含む電界効果型トランジスタとをさらに備え、
前記ゲート絶縁膜は、前記電荷移動防止体と異なる材料から形成されている、請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記ゲート絶縁膜は、比誘電率が３０未満の材料からなる、請求項９に記載の半導体装置。
【請求項１１】
半導体基板と、
前記半導体基板上に形成される層間絶縁膜とをさらに備え、
前記コレクタ層、前記ベース層、前記エミッタ層および前記電荷移動防止体を含むバイポーラトランジスタは、前記層間絶縁膜上に形成されている、請求項１に記載の半導体装置。
【請求項１２】
前記第２導電型のベース層は、多結晶膜または非晶質膜のいずれかにより形成されている、請求項１〜１１のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置の一例として、電流駆動型のバイポーラトランジスタが知られている。図２７は、従来のバイポーラトランジスタのエミッタ層−ベース層間のエネルギバンドを示した図である。従来のバイポーラトランジスタでは、エミッタ層およびベース層の不純物の濃度差によって拡散電流が生じ、エミッタ層からベース層に電子電流（エミッタ電流）が流れ、ベース層からエミッタ層に正孔電流（ベース電流）が流れる。一般に、バイポーラトランジスタの電流の増幅率は、コレクタ電流をベース電流によって割った値により表されるが、コレクタ電流とエミッタ電流とは、ほぼ同じ大きさなので、バイポーラトランジスタの電流の増幅率は、エミッタ電流をベース電流によって割った値と考えてもよい。従来のバイポーラトランジスタでは、エミッタ層およびベース層の不純物濃度に差を設け、エミッタ電流とベース電流との差を生じさせることによって、バイポーラトランジスタの電流の増幅を行っている。また、近年では、バイポーラトランジスタの高速応答性（高周波特性）を向上させるために、ベース層の抵抗を低くすることが求められており、そのため、ベース層により多くの不純物の注入が行われている。しかし、多くの不純物を注入するとベース電流が大きくなってしまうので、バイポーラトランジスタの電流の増幅率が低下するという不都合がある。
【０００３】
そこで、従来、バイポーラトランジスタのベース層の不純物濃度を高くしてベース層の抵抗を低くしながら、バイポーラトランジスタの電流の増幅率の低下を小さくすることが可能な構造が提案されている（たとえば、特許文献１参照）。この特許文献１に記載の半導体装置では、ＳｉＧｅからなるベース層を用いている。Ｇｅのバンドギャップは、シリコンのバンドギャップよりも小さいので、ＳｉＧｅのバンドギャップは、シリコンとＧｅの中間の値となる。これにより、ベース層のバンドギャップは、Ｓｉからなるエミッタ層やコレクタ層のバンドギャップよりも小さくなる。これにより、エミッタ層−ベース層の境界領域の価電子帯側のエネルギ差が大きくなるので、シリコンからなるベース層を用いた場合に比べてベース層からエミッタ層への正孔の移動（正孔電流）はある程度減少する。その結果、ベース層の抵抗を下げるためにベース層の不純物濃度を高くしても、正孔の移動は、ある程度減少するので、バイポーラトランジスタの電流の増幅率の低下を小さくすることが可能になる。
【０００４】
【特許文献１】特開２００６−５４４０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に記載の半導体装置では、エミッタ層およびベース層の正孔の移動を十分に抑制することは困難であるという問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、正孔の移動を十分に抑制することが可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
この発明の一の局面による半導体装置は、第１導電型のコレクタ層と、第２導電型のベース層と、第１導電型のエミッタ層と、コレクタ層とベース層との境界、ベース層中、ベース層とエミッタ層との境界、および、エミッタ層中の少なくともいずれかに形成され、電子または正孔のいずれか一方に対する電位障壁としての効果を有する電荷移動防止体とを備える。
【発明の効果】
【０００８】
この一の局面による半導体装置では、上記のように、コレクタ層とベース層との境界、ベース層中、ベース層とエミッタ層との境界、および、エミッタ層中の少なくともいずれかに、電子または正孔のいずれか一方に対する電位障壁としての効果を有する電荷移動防止体を備えることによって、電子または正孔のいずれか他方は、電荷移動防止体を越えて移動することができるが、電子または正孔のいずれか一方は、電荷移動防止体の電位障壁としての効果により、電荷移動防止体を越えて移動するのを十分に抑制することができる。たとえば、電荷移動防止体として、正孔に対する電位障壁としての効果を有する電荷移動防止体を用いた場合では、電子の移動を抑制しないか、または少しのみ抑制しながら、正孔の移動を十分に抑制することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図面に基づいて説明する。
【００１０】
（第１実施形態）
図１は、本発明の第１実施形態による電荷移動防止膜を備えたｎｐｎ型のバイポーラトランジスタ１００の構造を示した断面図である。
【００１１】
バイポーラトランジスタ１００では、ｐ型シリコン基板１の表面には、ｎ型コレクタ層２が形成されている。また、ｎ型コレクタ層２の表面の素子形成領域を取り囲むように、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いた素子分離領域３が形成されている。また、ｎ型コレクタ層２の表面上には、所定の間隔を隔てて、一対のｐ＋拡散層４が形成されている。また、ｎ型コレクタ層２の上面上の一対のｐ＋拡散層４に挟まれる領域には、約４０ｎｍの厚みを有するシリコンゲルマニウム（ＳｉＧｅ）からなるＳｉＧｅ層５が形成されている。また、ＳｉＧｅ層５の上面上には、約４０ｎｍの厚みを有するｐ型シリコン膜６が形成されている。なお、ｐ＋拡散層４、ＳｉＧｅ層５およびｐ型シリコン膜６によってベース層が形成されている。
【００１２】
ｐ型シリコン膜６の上面上には、約３ｎｍ〜約１０ｎｍの厚みを有するＴｉＯ２膜からなる電荷移動防止膜７が形成されている。この電荷移動防止膜７は、ほとんど電子の移動は抑制しないが、正孔の移動を十分に抑制する機能を有する。電荷移動防止膜７は、シリコンの比誘電率（約１１．９）に比べて高い比誘電率を有する材料により形成される必要があるが、好ましくは、比誘電率が約３０以上の材料を用いて形成することが望ましい。「高誘電体ゲート絶縁膜の開発と材料科学」、電子情報通信学会論文誌、Ｃ、Ｖｏｌ．Ｊ８４−Ｃ、Ｎｏ．２、ｐｐ．７６−８９、鳥海明、２００１年２月、に示されるように、比誘電率が３０以上の材料では、電子に対する電位障壁の高さが１ｅＶ以下となる。一般に、電子に対する電位障壁の高さが１ｅＶ以下になると、電子電流を抑制する効果が小さくなる。電荷移動防止膜７を構成するＴｉＯ２膜の比誘電率は約５０であり、シリコンの比誘電率（約１１．９）に比べて高い比誘電率を有する。電荷移動防止膜７の上面上には、約２００ｎｍの厚みを有するｎ型エミッタ層８が形成されている。ｎ型エミッタ層８および一対のｐ＋拡散層４の上面上には、コバルトシリサイド膜９ａおよび９ｂがそれぞれ形成されている。ｐ型シリコン膜６、電荷移動防止膜７、ｎ型エミッタ層８およびコバルトシリサイド膜９ａの側面には、シリコン窒化膜１０ａが形成されている。シリコン窒化膜１０ａの側面には、サイドウォール絶縁膜１１ａが形成されている。これらシリコン窒化膜１０ａおよびサイドウォール絶縁膜１１ａによって側壁絶縁膜１２が形成されている。
【００１３】
図２は、本発明の第１実施形態によるバイポーラトランジスタ１００のエミッタ層−ベース層間のエネルギバンドを示した図である。
【００１４】
電荷移動防止膜７は、電子に対する障壁高さ（ΔＥＣ）がほぼ０で、正孔に対する障壁高さ（ΔＥＶ）が大きいエネルギバンドを有する。これにより、電子は、ｎ型エミッタ層８から電荷移動防止膜７を超えてＳｉＧｅ層５およびｐ型シリコン膜６からなるベース層に拡散により移動する一方、正孔は、電荷移動防止膜７の障壁に阻まれ、ＳｉＧｅ層５およびｐ型シリコン膜６からなるベース層からｎ型エミッタ層８に移動することが十分に抑制される。なお、図２において、ＥＣは、伝導帯の底のエネルギを表し、ＥＶは価電子帯の頂上のエネルギを表す。また、ＥＦは、フェルミエネルギを表す。
【００１５】
図３〜図１２は、本発明の第１実施形態によるバイポーラトランジスタ１００の製造プロセスを説明するための断面図である。
【００１６】
図３に示すように、ｐ型シリコン基板１の所定の領域にリン（Ｐ）をイオン注入することによって、ｎ型コレクタ層２を形成する。次に、ｐ型シリコン基板１上に、ＳＴＩを用いた素子分離領域３を形成する。
【００１７】
次に、図４に示すように、減圧ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、ｎ型コレクタ層２および素子分離領域３の上面上に、約４０ｎｍの厚みを有するＳｉＧｅ層５および約４０ｎｍの厚みを有するｐ型シリコン膜６を形成する。なお、ＳｉＧｅ層５およびｐ型シリコン膜６には、ホウ素（Ｂ）が約１．０×１０１９ｃｍ−３の濃度でドープされている。また、ＳｉＧｅ層５のＧｅの濃度は、ＳｉＧｅ層５内において一定であってもよいし、ＳｉＧｅ層５がｐ型シリコン膜６と接する側からｎ型コレクタ層２に向かってＧｅの濃度が徐々に増加する傾斜型のプロファイルにしてもよい。このとき、Ｇｅの濃度は、ｐ型シリコン膜６と接する側において実質的に０％程度にするとともに、ｎ型コレクタ層２と接する側において約１５％〜約２０％程度とするのが好ましい。Ｇｅの濃度を傾斜型のプロファイルにすることによって、電子を加速できるポテンシャルのスロープが形成されるので、ＳｉＧｅ層５を移動する電子の移動時間を短縮することが可能になる。その結果、バイポーラトランジスタ１００を高速に動作させることが可能になる。
【００１８】
次に、減圧ＣＶＤ法を用いて、ｐ型シリコン膜６の上面上に、約３ｎｍ〜約１０ｎｍの厚みを有するＴｉＯ２膜からなる電荷移動防止膜７を形成する。このとき、電荷移動防止膜７は、平坦な上面を有するように非晶質で形成してもよいし、結晶の粒径が約５ｎｍ〜約２０ｎｍ程度の結晶粒により構成される多結晶膜で形成してもよい。また、電荷移動防止膜７をＴＤＭＡＴ（Ｔｅｔｒａｋｉｓ  Ｄｉｍｅｔｈｙｌａｍｉｎｏ  Ｔｉｔａｎｉｕｍ）やＴＤＥＡＴ（Ｔｅｔｒａｋｉｓ  Ｄｉｅｔｈｙｌａｍｉｎｏ  Ｔｉｔａｎｉｕｍ）のような、有機金属を原料ガスとして用いて形成してもよい。この場合、不純物として含まれている炭素（Ｃ）は、後述する熱処理を施す際に、ＳｉＧｅ層５の中に拡散する。
【００１９】
次に、図５に示すように、リソグラフィ法を用いて、ＳｉＧｅ層５、ｐ型シリコン膜６および電荷移動防止膜７の所定の領域を除去する。
【００２０】
次に、図６に示すように、素子分離領域３および電荷移動防止膜７の上面上に多結晶シリコン膜２０およびシリコン窒化膜３０を順次形成する。なお、多結晶シリコン膜２０は、ｎ型に形成されている。
【００２１】
次に、図７に示すように、リソグラフィ法を用いて、ドライエッチングによって、シリコン窒化膜３０、多結晶シリコン膜２０およびｐ型シリコン膜６をパターニングする。このとき、シリコン窒化膜３０の下面下の多結晶シリコン膜２０は、ｎ型エミッタ層８として形成されるとともに、ＳｉＧｅ層５とｐ型シリコン膜６との側面に側壁導電膜８ａが形成される。また、ドライエッチングは、ｐ型シリコン膜６を完全に除去するまでは行わず、ＳｉＧｅ層５の上面上にもｐ型シリコン膜６が残る状態において終了する。これにより、ｐ型シリコン膜６は、断面が凸部を有する形状に形成される。
【００２２】
次に、図８に示すように、全面を覆うように、シリコン窒化膜１０を形成する。シリコン窒化膜１０の上面上にシリコン酸化膜１１を形成する。
【００２３】
次に、図９に示すように、ドライエッチングを用いて、シリコン酸化膜１１の全面をエッチバックすることによって、ｐ型シリコン膜６の凸部、電荷移動防止膜７、ｎ型エミッタ層８およびシリコン窒化膜３０がシリコン窒化膜１０に囲まれる側面にシリコン酸化膜からなるサイドウォール絶縁膜１１ａを形成する。
【００２４】
次に、図１０に示すように、イオン注入法を用いて、シリコン窒化膜１０およびサイドウォール絶縁膜１１ａの上面上からホウ素（Ｂ）を注入することにより、ｐ型シリコン膜６、ＳｉＧｅ層５、側壁導電膜８ａおよびｎ型コレクタ層２のうち、ホウ素が注入された個所が、ＳｉＧｅ層５を挟むように一対のｐ＋拡散層４を形成する。このとき、ｎ型エミッタ層８上のシリコン窒化膜３０によりホウ素イオン（Ｂ＋）が通過しないために、ｎ型エミッタ層８にホウ素イオン（Ｂ＋）が注入されることはない。
【００２５】
次に、図１１に示すように、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を用いて、熱処理を行うことによって、ｎ型エミッタ層８のｎ型の不純物を活性化する。
【００２６】
次に、図１２に示すように、リン酸を用いて、素子分離領域３、ｐ＋拡散層４および図１１に示すシリコン窒化膜３０の所定の上面上のシリコン窒化膜１０を除去する。同様に、シリコン窒化膜３０と、図示しないコレクタ電極上のシリコン窒化膜１０とを除去することによって、シリコン窒化膜１０ａおよびサイドウォール絶縁膜１１ａからなる側壁絶縁膜１２を形成する。これにより、サイドウォール絶縁膜１１ａと、ｐ型シリコン膜６、電荷移動防止膜７およびｎ型エミッタ層８との間にのみシリコン窒化膜１０ａが形成される。このように、シリコン窒化膜１０ａが、サイドウォール絶縁膜１１ａとｐ型シリコン膜６との間に位置していることによって、熱処理が施されたとき、ｐ型シリコン膜６に含まれる不純物であるホウ素（Ｂ）がサイドウォール絶縁膜１１ａに拡散するのを防止することが可能になる。これにより、ｐ型シリコン膜６において所定のホウ素（Ｂ）の不純物濃度を維持することが可能になるので、設計通りの特性を有するバイポーラトランジスタ１００を得ることが可能になる。
【００２７】
次に、図１に示したように、ｎ型エミッタ層８およびｐ＋拡散層４の上面上に、図示しないコバルト（Ｃｏ）層を形成した後、熱処理を行うことによって、コバルトシリサイド膜９ａおよび９ｂを形成する。これにより、内部ベース層（ＳｉＧｅ層５およびｐ型シリコン膜６のうち、ｎ型エミッタ層８と同じ幅を有する、ｎ型エミッタ層８の下部に位置する部分）と、外部ベース層（内部ベース層以外のベース層）とにつながる図示しないベース電極との間に発生する寄生抵抗を下げることが可能になる。
【００２８】
この後、図示はしないが、プラズマＴＥＯＳ膜などの層間絶縁膜をバイポーラトランジスタ１００の表面上に堆積した後、コレクタ電極部、ベース電極部およびエミッタ電極部のコンタクト部を開口する。そして、Ｔｉなどからなるバリアメタル層、およびＡｌまたはＡｌ合金からなる導電層を形成することによって、第１実施形態によるｎｐｎ型のバイポーラトランジスタ１００が形成される。
【００２９】
第１実施形態では、上記のように、ＳｉＧｅ層５とｎ型エミッタ層８との間に、正孔に対する電位障壁としての効果を有する電荷移動防止膜７を備える。よって、電子は、ｎ型エミッタ層８からＳｉＧｅ層５に移動することができる一方、正孔は、ＳｉＧｅ層５からｎ型エミッタ層８へ移動するのを十分に抑制することができる。これにより、ＳｉＧｅ層５に過度の不純物の注入を行っても正孔の移動が電荷移動防止膜７によって十分に抑制されるので、ＳｉＧｅ層５の抵抗を低くするとともに、バイポーラトランジスタ１００の増幅率が低下するのを抑制することができる。また、ＳｉＧｅ層５の抵抗を低くできることによって、ＳｉＧｅ層５を低抵抗にしながら薄膜化できることにより、ベース走行時間を短縮することができるので、バイポーラトランジスタ１００の最大周波数を向上させることができるとともに、バイポーラトランジスタ１００自身で発生する雑音の特性であるＮＦ（Ｎｏｉｓｅ  Ｆｉｇｕｒｅ）も向上させることができる。
【００３０】
また、第１実施形態では、上記のように、電荷移動防止膜７を、Ｓｉよりバンドギャップの大きな半導体であるＴｉＯ２膜により形成している。半導体であるＴｉＯ２膜は、正孔に対する電位障壁としての効果を有する一方、電子に対しては実質的に電位障壁とならない。また、ＴｉＯ２膜は、金属原子の拡散を抑制するので、ＴｉＯ２膜によって金属原子がｎ型エミッタ層８の下のｐ型シリコン膜６に拡散することが抑制される。この効果によって、ｎ型エミッタ層８を多結晶シリコン膜で形成した従来のエミッタ層に代えて、シリサイドプロセスを用いて、容易に金属エミッタを製造することができる。また、ＴｉＯ２膜の下に、ｎ型エミッタ層８を備えた構造としてもよい。この構造により、ｎ型エミッタ層８の膜厚を確保することが容易となり、簡便な増幅率の制御が可能となる。これにより、ｎ型エミッタ層８の抵抗を低減することができるので、遮断周波数を大きくすることができる。
【００３１】
また、第１実施形態では、上記のように、電荷移動防止膜７に炭素が不純物として含有されることによって、ｎｐｎ型のバイポーラトランジスタ１００に熱処理を施したときに、不純物として含有される炭素がＳｉＧｅ層５の中に拡散する。炭素がＳｉＧｅ層５に導入されることにより、ＳｉＧｅ層５の歪みが緩和され、結晶欠陥を形成することなくＳｉＧｅ層５のＧｅ濃度を高くすることが可能となる。さらに、炭素が導入されたＳｉＧｅ層５では、ＳｉＧｅ層５に含まれる不純物であるホウ素（Ｂ）の濃度を高くしても、ｎ型コレクタ層２にホウ素（Ｂ）が拡散するのを抑制することができる。
【００３２】
また、第１実施形態では、上記のように、電荷移動防止膜７としてシリコンに比べて誘電率が高いＴｉＯ２膜を用いることによって、電荷移動防止膜７にかかる電界が小さくなるので、電荷移動防止膜７の電位障壁の勾配が小さくなる。これにより、容易に、電子が電荷移動防止膜７の電位障壁を超えて移動することができる。その結果、電子の移動が速くなるので、バイポーラトランジスタ１００の最大周波数を向上させることができる。
【００３３】
（第２実施形態）
図１３は、本発明の第２実施形態による電荷移動防止膜を備えたｎｐｎ型のバイポーラトランジスタの構造を示した断面図である。バイポーラトランジスタ２００では、ｐ型シリコン膜６とｎ型エミッタ層８との間に電荷移動防止膜７が設けられていることに加えて、上記第１実施形態と異なり、ＳｉＧｅ層５とｎ型コレクタ層２との間にも電荷移動防止膜１７が形成されている。これにより、電荷移動防止膜１７が存在しない場合と比較してｎ型コレクタ層２に大量の電子流を流入させる動作状態にしてもＳｉＧｅ層５から正孔がｎ型コレクタ層２に流入することを防ぐので、実効ベース幅がｎ型コレクタ層２側に広がるベース広がり効果を抑制できる。その結果、電流値をより大きくすることができる。また、電荷移動防止膜１７によって正孔がｎ型コレクタ層２からＳｉＧｅ層５に移動することが抑制されるので、半導体にある閾値以上の高い電場をかけると、加速された電子が別の原子に衝突し、なだれのように次々に新しい電子・正孔対を形成する現象であるアバランシェ効果を抑制することができる。なお、電荷移動防止膜１７にシリコンよりも低い誘電率を持つ材料を用いれば、電荷移動防止膜１７に加わる電界が大きくなるのでＳｉＧｅ層５からｎ型コレクタ層２への電子の移動がより加速される。これにより、バイポーラトランジスタ２００の最大周波数を向上させることができる。
【００３４】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００３５】
（第３実施形態）
図１４は、本発明の第３実施形態による電荷移動防止体を備えたｎｐｎ型のバイポーラトランジスタ３００の構造を示した断面図である。バイポーラトランジスタ３００では、上記第１実施形態と異なり、電荷移動防止体２８がｎ型拡散層２７（エミッタ層）中に部分的に形成されている。
【００３６】
バイポーラトランジスタ３００では、図１４に示すように、ｐ型シリコン膜６の上面上には、ｎ型拡散層２７が形成されている。また、ｎ型拡散層２７の中には、結晶粒からなる電荷移動防止体２８が点在するように部分的に形成されている。この電荷移動防止体２８は、層状ではなく、隣接する電荷移動防止体２８間に隙間を有するように形成されている。また、電荷移動防止体２８は、ＴｉＯ２からなるとともに、約５ｎｍ〜約２０ｎｍの粒径を有する。この電荷移動防止体２８は、ほとんど電子の移動は抑制しない一方、正孔の移動を十分に抑制する機能を有する。また、電荷移動防止体２８を構成するＴｉＯ２の比誘電率は約５０であり、シリコンの比誘電率（約１１．９）に比べて高い比誘電率を有する。また、ｎ型拡散層２７の上面上には、約２００ｎｍの厚みを有するｎ型エミッタ層２９が形成されている。なお、ｎ型拡散層２７およびｎ型エミッタ層２９は、本発明の「エミッタ層」の一例である。また、ｎ型エミッタ層２９および一対のｐ＋拡散層４の上面上には、コバルトシリサイド膜９ａおよび９ｂがそれぞれ形成されている。また、ｐ型シリコン膜６、ｎ型拡散層２７、電荷移動防止体２８、ｎ型エミッタ層２９およびコバルトシリサイド膜９ａの側面には、シリコン窒化膜１０ａが形成されている。また、シリコン窒化膜１０ａの側面には、サイドウォール絶縁膜１１ａが形成されている。これらシリコン窒化膜１０ａおよびサイドウォール絶縁膜１１ａによって側壁絶縁膜１２が形成されている。
【００３７】
図１５〜図２０は、本発明の第３実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【００３８】
まず、第１実施形態の図３に示す製造プロセスの後、図１５に示すように、減圧ＣＶＤ法を用いて、ｎ型コレクタ層２および素子分離領域３の上面上に、約４０ｎｍの厚みを有するＳｉＧｅ層５および約４０ｎｍの厚みを有するｐ型シリコン膜６を形成する。
【００３９】
次に、減圧ＣＶＤ法を用いて、ｐ型シリコン膜６の表面上に、ＴｉＯ２からなる電荷移動防止体２８を形成する。この電荷移動防止体２８は、ｐ型シリコン膜６の表面上に所定の数密度でＴｉＯ２を分散させて、このＴｉＯ２の結晶を成長させることにより、約５ｎｍ〜約２０ｎｍの粒径を有する結晶粒またはアモルファスの粒状物になるように形成される。また、電荷移動防止体２８は、隣接する電荷移動防止体２８間に隙間を有するように形成される。なお、この隣接する電荷移動防止体２８間の隙間は、後述する熱処理をする際に、ｎ型エミッタ層２９のｎ型の不純物が多結晶シリコン膜４０およびｐ型シリコン膜６に拡散するための通路となる。
【００４０】
次に、図１６に示すように、リソグラフィ法を用いて、ドライエッチングすることによって、ＳｉＧｅ層５、ｐ型シリコン膜６および電荷移動防止体２８の所定の領域を除去する。
【００４１】
次に、図１７に示すように、素子分離領域３、ｐ型シリコン膜６および電荷移動防止体２８の上面上に約１０ｎｍの厚みを有する不純物を含有しない多結晶シリコン膜４０、ｎ型不純物をドーピングした多結晶シリコン膜４１およびシリコン窒化膜４２を順次形成する。
【００４２】
次に、図１８に示すように、リソグラフィ法を用いて、ドライエッチングによって、シリコン窒化膜４２、多結晶シリコン膜４１、電荷移動防止体２８および多結晶シリコン膜４０をパターニングする。このとき、多結晶シリコン膜４１は、ｎ型エミッタ層２９と、ＳｉＧｅ層５とｐ型シリコン膜６との側面に形成される側壁導電膜２９ａとして加工される。また、ドライエッチングは、ｐ型シリコン膜６を完全に除去するまでは行わず、ＳｉＧｅ層５の上面上にもｐ型シリコン膜６が残る状態において終了する。これにより、ｐ型シリコン膜６は、断面が凸部を有する形状に形成される。
【００４３】
次に、第１実施形態の図８〜図１０に示す製造プロセスと同様のプロセスを経ることにより図１９のようになる。
【００４４】
図２０に示すように、ＲＴＡを用いて、約１０５０℃の熱処理を約５秒〜約３０秒間行うことによって、ｎ型エミッタ層２９のｎ型の不純物を多結晶シリコン膜４０およびｐ型シリコン膜６に拡散させて、ｎ型拡散層２７を形成する。
【００４５】
次に、第１実施形態における図１２および図１３に示す製造プロセスと同様のプロセスを経ることにより、図１４に示したようになる。ｎ型エミッタ層２９およびｐ＋拡散層４の上面上に、図示しないコバルト（Ｃｏ）層を形成した後、熱処理を行うことによって、コバルトシリサイド膜９ａおよび９ｂを形成する。
【００４６】
この後、図示はしないが、プラズマＴＥＯＳ膜などの層間絶縁膜をバイポーラトランジスタ３００の表面上に堆積した後、コレクタ電極部、ベース電極部およびエミッタ電極部のコンタクト部を開口する。そして、Ｔｉなどからなるバリアメタル層、およびＡｌまたはＡｌ合金からなる導電層を形成することによって、バイポーラトランジスタ３００が形成される。
【００４７】
第３実施形態では、上記のように、電荷移動防止体２８をｎ型拡散層２７（エミッタ層）中に部分的に形成することによって、ｐ型シリコン膜６（ベース層）とｎ型拡散層２７（エミッタ層）とに含まれる不純物の濃度差によって電流の増幅を起こす部分と、電荷移動防止体２８により電荷の移動が抑制される部分とが形成される。電荷移動防止体２８が存在しない部分では、ｐ型シリコン膜６（ベース層）とｎ型拡散層２７（エミッタ層）とに含まれる不純物の濃度差に応じた正孔電流が生じ、電荷移動防止体２８が存在する部分では、正孔電流は、電荷移動防止体２８の電位障壁によって抑制される。その結果、ｎ型拡散層２７（エミッタ層）の全体の正孔電流の流れは、電荷移動防止体２８を備えない場合に比べて抑制されている。これにより、正孔電流と電子電流との比で決められるバイポーラトランジスタ３００の増幅率は、電荷移動防止体２８を備えない場合に比べて大きくすることができる。また、電荷移動防止体２８の存在する部分の面積を変化させることにより、正孔電流の流れを制御することができるので、バイポーラトランジスタの増幅率を制御することができる。なお、電荷移動防止体２８の存在する部分の面積を変化させることによりバイポーラトランジスタの増幅率を制御することができる点は、後述する本願発明者によるシミュレーションにより確認済みである。
【００４８】
なお、第３実施形態のその他の効果は、上記第１実施形態と同様である。
【００４９】
次に、上記した第３実施形態の効果を確認するために行った図２１に示すシミュレーション結果について説明する。このシミュレーションでは、部分的に形成される電荷移動防止体の形成表面における占有率に対する、正孔電流量およびバイポーラトランジスタの増幅率を計算した。また、このシミュレーションでは、電荷移動防止体の数密度を１ｃｍ２当たり５×１０１１とし、電荷移動防止体の結晶の粒径を１ｎｍ〜１５ｎｍまで変化させた。
【００５０】
横軸は、部分的に形成される電荷移動防止体のたとえばベース層上の占有率を表し、縦軸は、正孔電流量（右側の縦軸）とバイポーラトランジスタの増幅率（左側の縦軸）とを表している。このシミュレーションでは、電荷移動防止体が形成されない場合（占有率が０の場合）にバイポーラトランジスタの増幅率が５０であると仮定して数値計算を行った。具体的には、電荷移動防止体が形成されない場合、コレクタ電流量は１μＡであり、ベース電流量は２０ｎＡであると仮定した。図２１に示すように、占有率が増加するに従って、正孔電流は直線的に減少している。また、占有率が増加するに従って、バイポーラトランジスタの増幅率は増加しており、増幅の仕方は、占有率が増加するに従って大きくなっている。バイポーラトランジスタの増幅率を１００に設定する場合には、電荷移動防止体のベース層上における占有率を約０．５弱にすればよいことが分かる。このように、電荷移動防止体の占有率を変化させることにより、バイポーラトランジスタの増幅率が変化させることが可能であることをこのシミュレーション結果により確認することができた。
【００５１】
（第４実施形態）
図２２は、本発明の第４実施形態による電荷移動防止膜を備えたｎｐｎ型のバイポーラトランジスタと同一基板上に電界効果型トランジスタが形成された半導体装置の断面図である。第４実施形態における半導体装置４００では、上記第１実施形態におけるバイポーラトランジスタ１００に隣接するようにｎ型の電界効果型トランジスタ１５０が形成されている。また、第４実施形態におけるバイポーラトランジスタ１００の電荷移動防止膜７は、結晶の粒径が約５ｎｍ〜約２０ｎｍ程度の結晶粒により構成される多結晶膜により形成されている。
【００５２】
電界効果型トランジスタ１５０では、ｐ型シリコン基板１の表面に、バイポーラトランジスタ１００と電界効果型トランジスタ１５０とを分離するための、ＳＴＩを用いた素子分離領域３が形成されている。また、ｐ型シリコン基板１の表面には、チャネル領域を挟むように所定の間隔を隔てて、電界効果型トランジスタ１５０のｎ型のソース／ドレインとして機能する不純物領域５１および５２が形成されている。
【００５３】
また、電界効果型トランジスタ１５０が形成される領域のｐ型シリコン基板１の表面には、ＳｉＯ２からなるゲート絶縁膜５３が形成されている。また、ゲート絶縁膜５３の表面上には、ポリシリコンからなるゲート電極５４が形成されている。また、ゲート電極５４の側面には、サイドウォール絶縁膜５５が形成されている。
【００５４】
なお、バイポーラトランジスタ１００におけるその他の構成については第１実施形態と同様である。
【００５５】
図２３および図２４は、本発明の第４実施形態による半導体装置４００の製造プロセスを説明するための断面図である。
【００５６】
まず、第１実施形態の図３〜図５におけるプロセスと同様のプロセスを行う。この際に、図２３に示すように、ｐ型シリコン基板１上におけるバイポーラトランジスタ１００と隣接する位置に、ＳＴＩを用いた素子分離領域３を形成するとともに、ｎ型不純物をイオン注入することによりｎ型の不純物領域５１および５２を形成する。次に、スパッタリングなどによりｐ型シリコン膜６の表面の所定の領域にＴｉからなる多結晶膜を形成する。
【００５７】
次に、図２４に示すように、素子形成領域の表面に熱酸化法を用いてシリコン酸化膜５３ａを形成する。このときの熱酸化により、ｐ型シリコン膜６上に形成されたＴｉからなる多結晶膜はＴｉＯ２に酸化され、電荷移動防止膜７が形成される。次に、リソグラフィ法により、所定の位置におけるシリコン酸化膜５３ａを除去してゲート絶縁膜５３を形成する。これにより、Ｔｉの酸化工程およびゲート絶縁膜５３の形成における酸化工程は同一プロセスにより行うことが可能である。また、ゲート絶縁膜５３は、比誘電率が３０未満になるような材料により形成される。たとえば、Ｓｉ、Ｈｆ、Ｚｒ、Ｃｅ、Ｐｒ、Ｌａ、Ａｌなどを含む材料が挙げられる。
【００５８】
次に、ゲート絶縁膜５３の表面上および側面に、順次ゲート電極５４およびサイドウォール絶縁膜５５を形成することにより図２２のような形状が形成される。
【００５９】
第４実施形態では、上記のように、それぞれ異なる材料からゲート絶縁膜５３および電荷移動防止膜７を同一酸化工程により形成することによって、工程数の増加を抑制することができる。また、正孔に対する電位障壁としての効果を有するＴｉＯ２からなる電荷移動防止膜７と同一酸化工程により形成されるゲート絶縁膜５３は、比誘電率が３０未満の材料により形成されるので、電子に対する電位障壁としての効果を有する。これにより、ゲート電極５４とｐ型シリコン基板１（のチャネル領域）との間に発生するリーク電流を抑制することができる。その結果、消費電力の増加を抑制することができる。
【００６０】
（第５実施形態）
図２５は、本発明の第５実施形態による層間絶縁膜上に電荷移動防止膜を含むバイポーラトランジスタが形成された半導体装置５００の断面図である。第５実施形態では、図２２に示した第４実施形態における半導体装置４００上に形成された層間絶縁膜６０上に、バイポーラトランジスタ２５０が形成されている。
【００６１】
バイポーラトランジスタ２５０では、ポリシリコンからなるエミッタ層６１、ベース層６２およびコレクタ層６３が形成されている。エミッタ層６１とベース層６２との間、および、ベース層６２とコレクタ層６３との間には、それぞれ、ＴｉＯ２からなる電荷移動防止膜６４が形成されている。
【００６２】
また、バイポーラトランジスタ１００のｎ型コレクタ層２、バイポーラトランジスタ２５０のエミッタ層６１、ベース層６２およびコレクタ層６３には、それぞれ、出力信号の伝送のためのコンタクトプラグ６５ａ、６５ｂ、６５ｃおよび６５ｄが接続されている。
【００６３】
なお、バイポーラトランジスタ１００、および、電界効果型トランジスタ１５０におけるその他の構成については、第４実施形態と同様である。
【００６４】
第５実施形態では、上記のように、エミッタ層６１およびベース層６２の間と、ベース層６２およびコレクタ層６３の間とに、それぞれ、正孔に対する電位障壁としての機能を有する電荷移動防止膜６４を形成することによって、エミッタ層６１とベース層６２との間、および、ベース層６２とコレクタ層６３との間に発生するリーク電流を抑制することができる。これにより、ベース層６２を形成する材料としてポリシリコンなどの多結晶の材料を用いることができるので、層間絶縁膜６０上にベース層６２を形成することができる。したがって、層間絶縁膜６０上にバイポーラトランジスタ２５０を形成することができる。
【００６５】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６６】
たとえば、上記第１実施形態では、ゲート絶縁膜が、電荷移動防止膜（ＴｉＯ２）とは異なる材料（ＳｉＯ２）により形成される例を示したが、本発明はこれに限らず、ゲート絶縁膜を、ＴｉＯ２層と絶縁膜との積層構造にしてもよい。この場合、ＴｉＯ２層は電子に対する電位障壁としての機能をほとんど有していないために、絶縁膜を、シリコン基板表面とゲート電極との間に形成する必要がある。なお、この構成の場合では、電荷移動防止膜とゲート絶縁膜におけるＴｉＯ２層との形成プロセスを同一工程において行うことが可能である。
【００６７】
また、上記第１実施形態〜第５実施形態では、ＴｉＯ２膜からなる電荷移動防止体を用いた例を示したが、本発明はこれに限らず、ＳｒＴｉＯ３またはＢａＴｉＯ３からなる電荷移動防止体を用いてもよい。また、これらの電荷移動防止体は、上記第１実施形態および第３実施形態で示すように、減圧ＣＶＤで形成してもよいが、減圧ＣＶＤに代わる方法、たとえばスパッタや蒸着法を用いて形成してもよい。
【００６８】
また、上記第１実施形態〜第５実施形態では、ｎｐｎ型のバイポーラトランジスタに電荷移動防止体を形成した例を示したが、本発明はこれに限らず、ｐｎｐ型のバイポーラトランジスタに電荷移動防止体を形成してもよい。このとき、正孔に対しては実質的に電位障壁としての効果がないか、または小さい一方、電子に対しては電位障壁としての効果が大きい電荷移動防止体を用いる必要がある。
【００６９】
また、上記第１実施形態〜第５実施形態では、ｐ型シリコン基板の上面上に素子分離領域を形成した後、コレクタ層を形成した例を示したが、本発明はこれに限らず、ｐ型シリコン基板の上面上にコレクタ層としてｎ型不純物を注入したシリコンからなるエピタキシャル層を形成した後、素子分離領域を形成してもよい。
【００７０】
また、上記第１実施形態〜第５実施形態では、ｎ型のコレクタ層の上面上にＳｉＧｅからなるベース層を形成した例を示したが、本発明はこれに限らず、ＳｉＧｅからなるベース層の形成の前に、ホウ素（Ｂ）を含まないシリコン膜またはホウ素（Ｂ）を含まないＳｉＧｅからなる膜を減圧ＣＶＤ法によってエピタキシャル成長させてもよい。
【００７１】
また、上記第１実施形態および第２実施形態では、電荷移動防止膜を、エミッタ層−ベース層間、および、エミッタ層−ベース層間とベース層−コレクタ層間とに形成した例を示したが、本発明はこれに限らず、電荷移動防止膜をベース層−コレクタ層間のみに形成してもよい。
【００７２】
また、上記第２実施形態では、電荷移動防止膜を、エミッタ層−ベース層間、および、ベース層−コレクタ層間とに形成した例を示したが、本発明はこれに限らず、エミッタ層−ベース層間に電荷移動防止膜が形成されていれば、ベース層を多結晶または非晶質などで形成してもよい。これは、エミッタ層−ベース層間に電荷（正孔）移動防止膜が形成されていれば、増幅率を非常に高く保ちながらベース層のドーピング濃度（キャリア濃度）を高くできる。したがって、ベース層内では電界のかかるところがほとんどなく、欠陥によるキャリアの生成消滅が起こりにくい。また、電荷移動防止膜とポリシリコンとの界面もシリコンのグレインバウンダリやダングリングボンドは、隣の酸化物との界面では酸素終端を受けやすく、リーク電流の発生源となりにくい。以上より、エミッタ層とベース層とにおける接合がｎ+ポリシリコンとｐ+ポリシリコンとにおける接合となっても、介在するＴｉＯ２の存在によりｐｎ接合近傍からのリーク電流は十分に抑制しながらベース層の低抵抗化と高い増幅率が実現できる。
【００７３】
また、上記第３実施形態では、ＲＴＡを用いて、約１０５０℃の熱処理を約５秒〜約３０秒間行うことによって、ｎ型エミッタ層２９のｎ型の不純物を多結晶シリコン膜４０およびｐ型シリコン膜６に拡散させて、ｎ型拡散層２７を形成する例を示したが、本発明はこれに限らず、図２６に示す第３実施形態の変形例のように、多結晶シリコン膜４０を形成せずに、ｎ型エミッタ層２９のｎ型の不純物をｐ型シリコン膜６に拡散させて、ｎ型拡散層２７ｂを形成してもよい。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１実施形態によるバイポーラトランジスタの構造を示した断面図である。
【図２】本発明の第１実施形態によるバイポーラトランジスタのエミッタ層−ベース層間のエネルギバンドを示した図である。
【図３】本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【図４】本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【図５】本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【図６】本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【図７】本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【図８】本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【図９】本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【図１０】本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【図１１】本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【図１２】本発明の第１実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【図１３】本発明の第２実施形態によるバイポーラトランジスタの構造を示した断面図である。
【図１４】本発明の第３実施形態によるバイポーラトランジスタの構造を示した断面図である。
【図１５】本発明の第３実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【図１６】本発明の第３実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【図１７】本発明の第３実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【図１８】本発明の第３実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【図１９】本発明の第３実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【図２０】本発明の第３実施形態によるバイポーラトランジスタの製造プロセスを説明するための断面図である。
【図２１】部分的に形成される電荷移動防止体の占有率に対する、正孔電流量およびバイポーラトランジスタの増幅率の関係を表す図である。
【図２２】本発明の第４実施形態による半導体装置の構造を示した断面図である。
【図２３】本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２４】本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２５】本発明の第５実施形態による半導体装置の構造を示した断面図である。
【図２６】本発明の第３実施形態の変形例によるバイポーラトランジスタの断面図である。
【図２７】従来のバイポーラトランジスタのエミッタ層−ベース層間のエネルギバンドを示した図である。
【符号の説明】
【００７５】
１  ｐ型シリコン基板
２  ｎ型コレクタ層（コレクタ層）
４  ｐ＋拡散層（ベース層）
５  ＳｉＧｅ層（ベース層）
６  ｐ型シリコン膜（ベース層）
７、７ａ  電荷移動防止膜
８  ｎ型エミッタ層（エミッタ層）
２７、２７ｂ  ｎ型拡散層（エミッタ層）
２８  電荷移動防止体
【図１】
2008153613.tif 000003
【図２】
2008153613.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2008153613.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2008153613.tif 000017
【図１６】
2008153613.tif 000018
【図１７】
2008153613.tif 000019
【図１８】
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【図１９】
2008153613.tif 000021
【図２０】
2008153613.tif 000022
【図２１】
2008153613.tif 000023
【図２２】
2008153613.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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