(57)【要約】【課題】高速かつ低ノイズのプリチャージ動作を実現し、さらにセンスアンプのレイアウトサイズを小さくできる半導体記憶装置を提供する。【解決手段】ＤＲＡＭにおいて、セルアレイ選択回路１１１，１１２と、セルアレイビット線プリチャージ回路１２１，１２２と、センスアンプビット線プリチャージ回路１３とを具備し、リード／ライト動作のスタンドバイ時には、セルアレイ選択回路は非活性状態、各ビット線プリチャージ回路は活性状態に制御され、リード／ライト動作のアクティブ時には、選択対象となるセルアレイ選択回路は活性状態、各ビット線プリチャージ回路は非活性状態に制御される。セルアレイ選択トランジスタとセンスアンプビット線プリチャージトランジスタとそれらのゲートに供給される制御信号は、各トランジスタの状態が遷移する時にセルアレイビット線対に及ぼす電位変動を相殺するように設定されている。【選択図】    図１
2008140529.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルが行列状に配設されたメモリセルアレイと、
前記メモリセルアレイのカラムに対応して接続されたセルアレイビット線対と、
ビット線電位検知増幅用のトランジスタを有するビット線センスアンプと、
前記ビット線センスアンプに接続されたセンスアンプビット線対と、
前記セルアレイビット線対と前記センスアンプビット線対とを選択的に接続するセルアレイ選択用のトランジスタを有するセルアレイ選択回路と、
前記セルアレイ選択用のトランジスタと同じ導電型であって、前記セルアレイビット線対をプリチャージ・イコライズするトランジスタを有するセルアレイビット線プリチャージ回路と、
前記セルアレイ選択用のトランジスタと同じ導電型であって、前記センスアンプビット線対をプリチャージ・イコライズするトランジスタを有するセンスアンプビット線プリチャージ回路とを具備し、
前記メモリセルアレイに対するリード／ライト動作のスタンドバイ時には、前記セルアレイ選択回路は非活性状態、前記セルアレイビット線プリチャージ回路およびセンスアンプビット線プリチャージ回路は活性状態に制御され、前記メモリセルアレイに対するリード／ライト動作のアクティブ時には、前記セルアレイ選択回路は活性状態、前記セルアレイビット線プリチャージ回路およびセンスアンプビット線プリチャージ回路は非活性状態に制御され、
前記セルアレイビット線プリチャージ回路のプリチャージ・イコライズ用トランジスタ、前記センスアンプビット線プリチャージ回路のプリチャージ・イコライズ用トランジスタ、セルアレイ選択用のトランジスタ、および、それらのゲートに供給される制御信号は、前記セルアレイビット線プリチャージ回路のプリチャージ・イコライズ用トランジスタおよび前記センスアンプビット線プリチャージ回路のプリチャージ・イコライズ用トランジスタが非活性状態に遷移する時に前記セルアレイビット線対および前記センスアンプビット線対に及ぼす電位変動を、前記セルアレイ選択用のトランジスタが活性状態に遷移する時に前記セルアレイビット線対および前記センスアンプビット線対に及ぼす電位変動により相殺するように設定されていることを特徴とする半導体記憶装置。
【請求項２】
前記セルアレイ選択用のトランジスタの活性状態時における当該トランジスタのゲート電位と、前記セルアレイビット線プリチャージ・イコライズ用のトランジスタの活性状態時における当該トランジスタのゲート電位と、前記センスアンプビット線プリチャージ・イコライズ用のトランジスタの活性状態時における当該トランジスタのゲート電位とが等しく、
前記セルアレイ選択用のトランジスタの非活性状態時における当該トランジスタのゲート電位と、前記セルアレイビット線プリチャージ・イコライズ用のトランジスタの非活性状態時における当該トランジスタのゲート電位と、前記センスアンプビット線プリチャージ・イコライズ用のトランジスタの非活性状態時における当該トランジスタのゲート電位とが等しいことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記センスアンプビット線プリチャージ回路のイコライズ用のトランジスタのサイズは、前記セルアレイビット線プリチャージ回路のイコライズ用のトランジスタのサイズよりも小さいことを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
前記セルアレイ選択用のトランジスタ、前記セルアレイビット線プリチャージ・イコライズ用のトランジスタおよび前記センスアンプビット線プリチャージ・イコライズ用のトランジスタの各ゲート絶縁膜の膜厚は、互いに等しく、前記ビット線電位検知増幅用のＭＯＳトランジスタのゲート絶縁膜の膜厚よりも厚いことを特徴とする請求項１または２記載の半導体記憶装置。
【請求項５】
前記セルアレイビット線プリチャージ回路、前記セルアレイ選択回路、前記センスアンプビット線プリチャージ回路は、それぞれ対応する配置領域が順に隣接しており、さらに、前記センスアンプビット線プリチャージ回路の配置領域に前記ビット線センスアンプの配置領域が隣接していることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特にビット線センスアンプ周辺回路に関するもので、例えば汎用ＤＲＡＭ、混載ＤＲＡＭ等に使用されるものである。
【背景技術】
【０００２】
半導体メモリ、例えばＤＲＡＭ（Dynamic Random Access Memory）においては、高性能化（高速動作、消費パワーの抑制）が常に求められており、ランダムアクセスの高速化が要求される。ランダムアクセスを高速化するためには、ビット線のプリチャージ時間の高速化も必要となり、ビット線プリチャージトランジスタのサイズを大きくする必要がある。それに伴って、ビット線センスアンプの読み出し動作に与える影響が大きくなり、誤動作の要因となることが予想される。この点について以下に説明する。
【０００３】
図４は、従来のＤＲＡＭにおいて、ビット線センスアンプＳＡを左右両側のセルアレイで共有する、いわゆる折り返しビット線方式のシェアードセンスアンプを採用した場合における構成の一部（左右１対のカラム）を概略的に示している。図５は、図４のＤＲＡＭにおけるデータ読み出し動作時のタイミングの一例を概略的に示している。図５では、ワード線の“Ｈ”レベル電位をＶＰＰ、ビット線の“Ｈ”レベル電位をＶＢＬＨ、ビット線の“Ｌ”レベル電位をＶＢＬＬ（通常はＶＳＳ）、ビット線プリチャージ電位をＶＢＬ（通常はＶＢＬＨ／２）、周辺ロジック電源電位をＶＤＤで表している。
【０００４】
図４の回路において、スタンドバイ状態（ビット線プリチャージ期間）では、セルアレイ選択信号ＭＵＸＬ、ＭＵＸＲはそれぞれＶＰＰであり、セルアレイ選択用のトランジスタＱＳＬ，／ＱＳＬ、ＱＳＲ，／ＱＳＲはそれぞれオン状態である。次に、センスアンプＳＡの例えば左側のセルアレイの読み出し動作を行う場合、セルアレイ選択信号ＭＵＸＲの電位をＶＰＰからＶＳＳにすることにより、右側のセルアレイはセンスアンプＳＡから電気的に切り離され、左側のセルアレイが選択された状態となる。そして、選択された左側のセルアレイのビット線対ＢＬＬ，／ＢＬＬをＶＢＬにプリチャージしているプリチャージ・イコライズ用トランジスタＱ１１〜Ｑ１３の制御信号ＢＬＰＬの電位をＶＰＰからＶＳＳにする。これにより、ビット線対ＢＬＬ，／ＢＬＬのプリチャージが解除される。この後、ワード線ＷＬＬの電位がＶＳＳからＶＰＰとなり、左側のセルアレイのメモリセルに記憶されたデータがビット線対ＢＬＬ，／ＢＬＬに読み出される。ある時間をおいた後、センスアンプＳＡのＮＭＯＳドライバトランジスタ活性化信号ＳＥＮの電位をＶＳＳからＶＢＬＨに、センスアンプＳＡのＰＭＯＳドライバトランジスタ活性化信号ＳＥＰの電位をＶＢＬＨからＶＳＳにする。これにより、ビット線対ＢＬＬ，／ＢＬＬに読み出されたデータが増幅され、ビット線対ＢＬＬ，／ＢＬＬのうちの“Ｈ”側のビット線の電位はＶＢＬＨに、“Ｌ”側のビット線の電位はＶＳＳに遷移する。その後、ＣＳＬゲートのカラム選択信号ＣＳＬの電位をＶＳＳからＶＤＤに活性化し、センスアンプビット線対ＳＢＬ，／ＳＢＬのデータをデータ線対ＤＱ，／ＤＱに転送することによって読み出しを行う。上記とは逆に、データ線対ＤＱ，／ＤＱのデータをセンスアンプビット線対ＳＢＬ，／ＳＢＬに転送することによって書き込みを行う。
【０００５】
図６は、図５に示したランダムアクセス動作を高速化するためにビット線プリチャージ・イコライズ用トランジスタのサイズを大きくした場合に読み出し動作に与える影響を説明するために示すタイミング波形図である。ビット線のプリチャージを解除する際、ワード線ＷＬＬが活性化される直前のビット線対ＢＬＬ，／ＢＬＬの電位は、ビット線プリチャージ信号ＢＬＰＬの立ち下り時に発生するノイズの影響によりビット線プリチャージ電位ＶＢＬよりも低くなる。ビット線プリチャージ・イコライズ用トランジスタのサイズを大きくすると、ビット線プリチャージ信号ＢＬＰＬの立ち下り時に発生するノイズも当然大きくなるので、ワード線ＷＬＬが活性化される直前のビット線対ＢＬＬ，／ＢＬＬの電位が著しく低下する。すると、メモリセルの“０”データを読み出す際にビット線対ＢＬＬ，／ＢＬＬ間に生じる電位差が小さくなり、誤動作の要因となる。
【０００６】
図６中に示したビット線プリチャージ信号ＢＬＰＬの立ち下り時に発生するノイズを、それとは逆向きの立ち上がりノイズを与えることで軽減することが考えられる。即ち、例えば図７の回路図に示すように、セルアレイのビット線イコライズ用トランジスタにＰＭＯＳトランジスタＱＰを併用し、図８に示す動作タイミングのように、ビット線のプリチャージ・イコライズを解除する際、制御信号ＢＬＰＬａによってＰＭＯＳトランジスタＱＰをオン状態からオフ状態に変化させることによって、ビット線対ＢＬＬ，／ＢＬＬに立ち上がりノイズを与える。
【０００７】
しかし、この場合には下記のような問題がある。即ち、センスアンプＳＡのトランジスタは、高速化の目的からゲート酸化膜が薄いトランジスタが使用される。これに対し、ビット線プリチャージ・イコライズ用トランジスタは、ゲート電位として“ビット線プリチャージ電位ＶＢＬ＋トランジスタの閾値”以上の高い電圧を与える必要があるので、ゲート酸化膜の厚いトランジスタが使用される。また、セルアレイ選択トランジスタは、ゲート電位として、ビット線のハイレベルを確実に転送するために“ビット線ハイレベル電位ＶＢＬＨ＋トランジスタの閾値”以上の高い電圧を与える必要があるので、ゲート酸化膜の厚いトランジスタが使用される。つまり、従来のセンスアンプ内には、ゲート酸化膜の厚いＰＭＯＳトランジスタは使用されていないので、ノイズ対策としてビット線イコライズ用トランジスタにゲート酸化膜の厚いＰＭＯＳトランジスタを併用する場合は、ＰＭＯＳトランジスタの配置領域を新たに設ける必要があり、ビット線プリチャージ回路の占有面積が増加することが懸念される。
【０００８】
また、低電圧化が進むと、ビット線をプリチャージ・イコライズする際、ビット線イコライズ用ＰＭＯＳトランジスタＱＰは、そのゲート・ソース間電位“ＶＢＬ−ＶＳＳ”が低下する為、ビット線イコライズ動作自体へ寄与することは期待できなくなり、前述したようにビット線にノイズをのせるためだけに使用されることになり、効率が非常に悪い。
【０００９】
なお、特許文献１の図１３および図１４には、階層化ビット線方式のメモリ回路を備えた半導体集積回路装置において、簡単な構成により、動作の高速化と低消費電力化を実現する点が開示されている。このメモリ回路は、ＣＭＯＳラッチ回路を含むセンスアンプ回路ＳＡと、四対の相補ビット線との間にシェアード選択ＭＯＳＦＥＴが設けられる。そして、第１乃至第４メモリマットのうちのいずれか１つのメモリマットのワード線選択に対応して第１乃至第４選択信号のいずれか１つを選択レベルにして第１乃至第４選択スイッチＭＯＳＦＥＴのいずれかをオン状態にして、センスアンプの一対の入出力ノードに第１乃至第４相補ビット線対のうちのいずれかを接続させてダイナミック型メモリセルからの読み出し信号の増幅動作を行う。この場合、プリチャージ期間に、センスアンプの入出力ノードにプリチャージ電圧を供給する一対のプリチャージ・イコライズ用ＭＯＳＦＥＴを接続している。しかし、特許文献１には、セルアレイに対するアクティブ動作時におけるノイズを軽減するための方策は言及されていない。
【特許文献１】特開２００４−８７０７４号公報（図１３、図１４）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は前記した従来の問題点を解決すべくなされたもので、高速かつ低ノイズのプリチャージ動作を実現でき、さらにセンスアンプのレイアウトサイズを小さくできる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体記憶装置は、メモリセルが行列状に配設されたメモリセルアレイと、前記メモリセルアレイのカラムに対応して接続されたセルアレイビット線対と、ビット線電位検知増幅用のトランジスタを有するビット線センスアンプと、前記ビット線センスアンプに接続されたセンスアンプビット線対と、前記セルアレイビット線対と前記センスアンプビット線対とを選択的に接続するセルアレイ選択用のトランジスタを有するセルアレイ選択回路と、前記セルアレイ選択用のトランジスタと同じ導電型であって、前記セルアレイビット線対をプリチャージ・イコライズするトランジスタを有するセルアレイビット線プリチャージ回路と、前記セルアレイ選択用のトランジスタと同じ導電型であって、前記センスアンプビット線対をプリチャージ・イコライズするトランジスタを有するセンスアンプビット線プリチャージ回路とを具備し、前記メモリセルアレイに対するリード／ライト動作のスタンドバイ時には、前記セルアレイ選択回路は非活性状態、前記セルアレイビット線プリチャージ回路およびセンスアンプビット線プリチャージ回路は活性状態に制御され、前記メモリセルアレイに対するリード／ライト動作のアクティブ時には、前記セルアレイ選択回路は活性状態、前記セルアレイビット線プリチャージ回路およびセンスアンプビット線プリチャージ回路は非活性状態に制御され、前記セルアレイビット線プリチャージ回路のプリチャージ・イコライズ用トランジスタ、前記センスアンプビット線プリチャージ回路のプリチャージ・イコライズ用トランジスタ、セルアレイ選択用のトランジスタ、および、それらのゲートに供給される制御信号は、前記セルアレイビット線プリチャージ回路のプリチャージ・イコライズ用トランジスタおよび前記センスアンプビット線プリチャージ回路のプリチャージ・イコライズ用トランジスタが非活性状態に遷移する時に前記セルアレイビット線対および前記センスアンプビット線対に及ぼす電位変動を、前記セルアレイ選択用のトランジスタが活性状態に遷移する時に前記セルアレイビット線対および前記センスアンプビット線対に及ぼす電位変動により相殺するように設定されていることを特徴とする。
【発明の効果】
【００１２】
本発明の半導体記憶装置によれば、高速かつ低ノイズのプリチャージ動作を実現でき、さらにセンスアンプのレイアウトサイズを小さくすることができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１４】
図１は、本発明の半導体記憶装置の一実施形態に係るＤＲＡＭの回路図である。このＤＲＡＭは、１トランジスタ・１キャパシタ構成のメモリセルからなるセルアレイを有し、ビット線センスアンプを左右（図中）両側のセルアレイで共有する、いわゆる折り返しビット線方式のシェアードセンスアンプを採用したものであり、図ではその構成の一部（左右１対のカラム）を概略的に示している。
【００１５】
このＤＲＡＭにおいて、ビット線電位検知増幅用のビット線センスアンプＳＡの左右両側に対応して第１のメモリセルアレイ（サブアレイ）１０１および第２のメモリセルアレイ（サブアレイ）１０２が配置されている。ここでは、図示の簡単化のため、各メモリセルアレイではそれぞれ１カラムの１メモリセルだけ示している。
【００１６】
上記各メモリセルアレイ１０１および１０２は、情報記憶用のキャパシタＣと電荷転送用のトランジスタＱとが直列に接続されてなるメモリセルが行列状に配設されている。メモリセルアレイの各行は、同一行のトランジスタＱのゲートに共通にワード線が接続されている。メモリセルアレイの各列は、同一列のトランジスタＱの一端に共通にビット線が接続されている。各キャパシタＣの一端はソース線（図示せず）に接続されている。ワード線にはワード線用のロウデコーダ（図示せず）からワード線信号が供給される。
【００１７】
ＷＬＬは第１のメモリセルアレイ１０１に接続された第１のワード線であり、ＷＬＲは第２のメモリセルアレイ１０２に接続された第２のワード線である。
【００１８】
ＢＬＬ，／ＢＬＬは第１のメモリセルアレイ１０１のカラムに対応して接続された第１のセルアレイビット線対である。ＢＬＲ，／ＢＬＲは第２のメモリセルアレイ１０２のカラムに対応して接続された第２のセルアレイビット線対である。ＳＢＬ，／ＳＢＬはビット線センスアンプＳＡの一対の入出力ノードに接続されたセンスアンプビット線対である。
【００１９】
１１１は第１のセルアレイビット線対ＢＬＬ，／ＢＬＬとセンスアンプビット線対ＳＢＬ，／ＳＢＬとを選択的に接続する第１のセルアレイ選択用のＭＯＳトランジスタＱＳＬ，／ＱＳＬを有する第１のセルアレイ選択回路である。ＭＯＳトランジスタＱＳＬ，／ＱＳＬのゲートにはセルアレイ選択信号ＭＵＸＬが供給される。
【００２０】
１１２は第２のセルアレイビット線対ＢＬＲ，／ＢＬＲとセンスアンプビット線対ＳＢＬ，／ＳＢＬとを選択的に接続する第２のセルアレイ選択用のＭＯＳトランジスタＱＳＲ，／ＱＳＲを有する第２のセルアレイ選択回路である。ＭＯＳトランジスタＱＳＲ，／ＱＳＲのゲートにはセルアレイ選択信号ＭＵＸＲが供給される。
【００２１】
１２１は第１のセルアレイビット線対ＢＬＬ，／ＢＬＬを所定期間に所定電位にプリチャージする第１のセルアレイビット線プリチャージ回路である。この第１のセルアレイビット線プリチャージ回路１２１は、一対のプリチャージ用のＭＯＳトランジスタＱ１１，Ｑ１２およびビット線対イコライズ用のトランジスタＱ１３を有する。一対のプリチャージ用のＭＯＳトランジスタＱ１１，Ｑ１２は、ＶＢＬ電位線とセルアレイビット線ＢＬＬ，／ＢＬＬとの間にそれぞれ接続され、ゲートにビット線プリチャージ信号ＢＬＰＬが供給される。第１のセルアレイビット線プリチャージ回路１２１のビット線対イコライズ用のトランジスタＱ１３は、セルアレイビット線対ＢＬＬ，／ＢＬＬ間に接続され、ゲートにセルアレイビット線プリチャージ信号ＢＬＰＬが供給される。本例では、プリチャージ用のＭＯＳトランジスタＱ１１，Ｑ１２及びイコライズ用のＭＯＳトランジスタＱ１３は、セルアレイ選択用のＭＯＳトランジスタＱＳＬ，／ＱＳＬと同じ導電型であり、Ｎチャネルトランジスタである。
【００２２】
１２２は第２のセルアレイビット線対ＢＬＲ，／ＢＬＲを所定期間に所定電位にプリチャージする第２のセルアレイビット線プリチャージ回路である。この第２のセルアレイビット線プリチャージ回路１２２は、一対のプリチャージ用のＭＯＳトランジスタＱ２１，Ｑ２２およびビット線対イコライズ用のトランジスタＱ２３を有する。一対のプリチャージ用のＭＯＳトランジスタＱ２１，Ｑ２２は、ＶＢＬ電位線とセルアレイビット線ＢＬＲ，／ＢＬＲとの間にそれぞれ接続され、ゲートにセルアレイビット線プリチャージ信号ＢＬＰＲが供給される。第２のセルアレイビット線プリチャージ回路１２２のビット線対イコライズ用のトランジスタＱ２３は、セルアレイビット線対ＢＬＲ，／ＢＬＲ間に接続され、ゲートにビット線プリチャージ信号ＢＬＰＲが供給される。本例では、プリチャージ用のＭＯＳトランジスタＱ２１，Ｑ２２及びイコライズ用のＭＯＳトランジスタＱ２３は、セルアレイ選択用のＭＯＳトランジスタＱＳＲ，／ＱＳＲと同じ導電型であり、Ｎチャネルトランジスタである。
【００２３】
さらに、センスアンプビット線プリチャージ回路１３が設けられている。センスアンプビット線プリチャージ回路１３は、センスアンプビット線対ＳＢＬ，／ＳＢＬを所定期間に所定電位にプリチャージするプリチャージ用のＭＯＳトランジスタＱ３１，Ｑ３２およびビット線対イコライズトランジスタＱ３３を有する。一対のプリチャージ用のＭＯＳトランジスタＱ３１，Ｑ３２は、ＶＢＬ電位線とセンスアンプビット線ＳＢＬ，／ＳＢＬとの間にそれぞれ接続され、ゲートにセンスアンプビット線プリチャージ信号ＳＢＬＰが供給される。センスアンプビット線プリチャージ回路１３のビット線対イコライズトランジスタＱ３３は、センスアンプビット線対ＳＢＬ，／ＳＢＬ間に接続され、ゲートにセンスアンプビット線プリチャージ信号ＳＢＬＰが供給される。本例では、プリチャージ用のＭＯＳトランジスタＱ３１，Ｑ３２及びイコライズ用のＭＯＳトランジスタＱ３３は、セルアレイ選択用のＭＯＳトランジスタＱＳＬ，／ＱＳＬ，ＱＳＲ，／ＱＳＲと同じ導電型であり、Ｎチャネルトランジスタである。
【００２４】
ビット線センスアンプＳＡは、一対の入出力ノードが一対のセンスアンプビット線ＳＢＬ，／ＳＢＬに接続されたビット線電位センス増幅用のＮチャネルセンスアンプＮＳＡおよびＰチャネルセンスアンプＰＳＡを有する。ＮチャネルセンスアンプＮＳＡは、センスアンプビット線対ＳＢＬ，／ＳＢＬの電位差をセンス増幅する２個のＮＭＯＳトランジスタＱ１、Ｑ２と、駆動制御用のＮＭＯＳトランジスタＱ３を有する。センス増幅用のＮＭＯＳトランジスタＱ１、Ｑ２は、各一端が対応してセンスアンプビット線ＳＢＬ，／ＳＢＬに接続され、各他端が共通に接続され、ゲートは各一端が接続されている側とは反対側のセンスアンプビット線に接続されている。また、駆動制御用のＮＭＯＳトランジスタＱ３は、センス増幅用の２個のＮＭＯＳトランジスタＱ１、Ｑ２の共通接続ノードとＶＢＬＬノードとの間に接続され、Ｎチャネルセンスアンプ駆動信号ＳＥＮによりスイッチ駆動される。
【００２５】
ＰチャネルセンスアンプＰＳＡは、２個のＰＭＯＳトランジスタＱ４、Ｑ５と、駆動制御用のＰＭＯＳトランジスタＱ６を有する。センス増幅用のＰＭＯＳトランジスタＱ４、Ｑ５は、各一端が対応してセンスアンプビット線ＳＢＬ，／ＳＢＬに接続され、各他端が共通に接続され、ゲートは各一端が接続されている側とは反対側のセンスアンプビット線に接続されている。また、駆動制御用のＰＭＯＳトランジスタＱ６は、ＶＢＬＨノードとＰＭＯＳトランジスタＱ３、Ｑ４の共通接続ノードとの間に接続され、Ｐチャネルセンスアンプ駆動信号ＳＥＰによりスイッチ駆動される。
【００２６】
制御信号ＭＵＸＬ、ＭＵＸＲ、ＢＬＰＬ、ＢＬＰＲ、ＳＢＬＰ等は、制御回路（図示せず）から出力される。メモリセルアレイに対するリード／ライト動作のスタンドバイ時は、制御信号ＭＵＸＬ、ＭＵＸＲはセルアレイ選択回路１１１，１１２をそれぞれ非活性状態（オフ状態）に制御し、制御信号ＢＬＰＬ、ＢＬＰＲはセルアレイビット線プリチャージ回路１２１，１２２をそれぞれ活性状態（プリチャージ状態）に制御し、制御信号ＳＢＬＰはセンスアンプビット線プリチャージ回路１３を活性状態（プリチャージ状態）に制御する。これに対して、メモリセルアレイに対するリード／ライト動作のアクティブ時は、制御信号ＭＵＸＬ、ＭＵＸＲの一方が選択するセルアレイ側のセルアレイ選択回路１１１または１１２を活性状態（オン状態）に遷移させるように制御し、制御信号ＢＬＰＬ、ＢＬＰＲの一方は選択するセルアレイ側のプリチャージ回路１２１または１２２を非活性状態（オフ状態、プリチャージ解除状態）に遷移させるように制御し、制御信号ＳＢＬＰはセンスアンプビット線プリチャージ回路１３を非活性状態（オフ状態、プリチャージ解除状態）に遷移させるように制御する。なお、セルアレイ選択トランジスタＱＳＬ，／ＱＳＬまたはＱＳＲ，／ＱＳＲをオン状態に遷移させるタイミングｔｓは、セルアレイビット線プリチャージ・イコライズ用のトランジスタ及びセンスアンプビット線プリチャージ・イコライズ用のトランジスタをオフ状態に遷移させるタイミングｔｃとほぼ同時であればよいが、厳密に言えば、ｔｓはｔｃよりも遅らせることが望ましい。
【００２７】
そして、本実施形態においては、セルアレイビット線プリチャージ回路１２１，１２２のプリチャージ・イコライズ用トランジスタＱ１１〜Ｑ１３、Ｑ２１〜Ｑ２３、センスアンプビット線プリチャージ回路１３のプリチャージ・イコライズ用トランジスタＱ３１〜Ｑ３３と、それらの制御信号ＢＬＰＬ，ＢＬＰＲ，ＳＢＬＰ、および、セルアレイ選択用のＭＯＳトランジスタＱＳＬ，／ＱＳＬ、ＱＳＲ，／ＱＳＲとそれらの制御信号ＭＵＸＬ，ＭＵＸＲの関係が、選択されたセルアレイビット線プリチャージ・イコライズ用トランジスタ及びセンスアンプビット線プリチャージ・イコライズ用トランジスタが非活性状態に遷移する時に選択されたセルアレイ側のセルアレイビット線対及びセンスアンプビット線対に及ぼす電位変動（立ち下がりノイズ）を、選択されたセルアレイ選択用のＭＯＳトランジスタが活性状態に遷移する時に選択されたセルアレイ側のセルアレイビット線対及びセンスアンプビット線対に及ぼす電位変動（立ち上がりノイズ）により低減または相殺（キャンセル）するように設定されている。
【００２８】
具体例として、セルアレイビット線プリチャージ・イコライズ用のトランジスタＱ１１〜Ｑ１３、Ｑ２１〜Ｑ２３、セルアレイ選択用のトランジスタＱＳＬ，／ＱＳＬ、ＱＳＲ，／ＱＳＲ、センスアンプビット線プリチャージ・イコライズ用のトランジスタＱ３１〜Ｑ３３は、同じ導電型であって、それぞれのゲート絶縁膜が同じ膜厚を有するように形成されている。また、セルアレイ選択用のトランジスタＱＳＬ，／ＱＳＬ、ＱＳＲ，／ＱＳＲの活性状態時における当該トランジスタのゲート電位と、セルアレイビット線プリチャージ・イコライズ用のトランジスタＱ１１〜Ｑ１３、Ｑ２１〜Ｑ２３及びセンスアンプビット線プリチャージ・イコライズ用のトランジスタＱ３１〜Ｑ３３の活性状態時における当該トランジスタのゲート電位とが等しく設定されている。また、セルアレイ選択用のトランジスタＱＳＬ，／ＱＳＬ、ＱＳＲ，／ＱＳＲの非活性状態時における当該トランジスタのゲート電位と、セルアレイビット線プリチャージ・イコライズ用のトランジスタＱ１１〜Ｑ１３、Ｑ２１〜Ｑ２３及びセンスアンプビット線プリチャージ・イコライズ用のトランジスタＱ３１〜Ｑ３３の非活性状態時における当該トランジスタのゲート電位とが等しく設定されている。なお、センスアンプビット線ＳＢＬ，／ＳＢＬの容量はセルアレイビット線ＢＬＬ，／ＢＬＬまたはＢＬＲ，／ＢＬＲの容量よりも小さいので、センスアンプビット線容量を駆動するセンスアンプビット線プリチャージ・イコライズ用のトランジスタＱ３１〜Ｑ３３の駆動能力は、セルアレイビット線容量を駆動するセルアレイビット線プリチャージ・イコライズ用のＭＯＳトランジスタＱ１１〜Ｑ１３またはＱ２１〜Ｑ２３の駆動能力よりも小さくてよい。
【００２９】
さらに、ＣＳＬゲート回路１４が設けられている。ＣＳＬゲート回路１４は、カラム選択信号ＣＳＬによりスイッチ駆動され、センスアンプビット線対ＳＢＬ，／ＳＢＬとデータ線対ＤＱ，／ＤＱとを選択的に接続する２個のＮＭＯＳトランジスタＱ７、Ｑ８を有する。
【００３０】
図２は、図１のＤＲＡＭにおけるデータ読み出し動作のタイミングの一例を概略的に示している。図２では、ワード線の“Ｈ”レベル電位をＶＰＰ、ビット線の“Ｈ”レベル電位をＶＢＬＨ、ビット線の“Ｌ”レベル電位をＶＢＬＬ（通常はＶＳＳ）、ビット線のプリチャージ電位をＶＢＬ（通常はＶＢＬＨ／２）、周辺ロジック電源電位をＶＤＤで表している。
【００３１】
まず、図１のＤＲＡＭにおけるデータ読み出し動作の概要を説明する。スタンドバイ時（プリチャージ期間）には、セルアレイ選択用トランジスタＱＳＬ，／ＱＳＬ、ＱＳＲ，／ＱＳＲの制御信号ＭＵＸＬ，ＭＵＸＲを“Ｌ”レベルにして、セルアレイ選択用トランジスタＱＳＬ，／ＱＳＬ、ＱＳＲ，／ＱＳＲをオフ状態にしておく。また、セルアレイビット線プリチャージ回路１２１，１２２の制御信号ＢＬＰＬ，ＢＬＰＲ及びセンスアンプビット線プリチャージ回路１３の制御信号ＳＢＬＰを“Ｈ”レベルにして、セルアレイビット線ＢＬＬ，／ＢＬＬ，ＢＬＲ，／ＢＬＲ及びセンスアンプビット線ＳＢＬ，／ＳＢＬをプリチャージ状態にしておく。
【００３２】
次に、アクティブ時には、選択される側のセルアレイ選択用トランジスタＱＳＬ，／ＱＳＬまたはＱＳＲ，／ＱＳＲの制御信号ＭＵＸＬまたはＭＵＸＲを“Ｌ”レベルから“Ｈ”レベルにして、セルアレイ選択用トランジスタＱＳＬ，／ＱＳＬまたはＱＳＲ，／ＱＳＲをオン状態にする。これとともに、セルアレイビット線プリチャージ・イコライズ用トランジスタＱ１１〜Ｑ１３またはＱ２１〜Ｑ２３の制御信号ＢＬＰＬまたはＢＬＰＲ及びセンスアンプビット線プリチャージ・イコライズ用トランジスタＱ３１〜Ｑ３３の制御信号ＳＢＬＰを“Ｈ”レベル（プリチャージ状態）から“Ｌ”レベル（プリチャージ解除状態）にする。これにより、セルアレイビット線プリチャージ・イコライズ用トランジスタの制御信号ＢＬＰＬまたはＢＬＰＲ及びセンスアンプビット線プリチャージ・イコライズ用トランジスタの制御信号ＳＢＬＰの立ち下りに伴ってセルアレイビット線ＢＬＬ，／ＢＬＬまたはＢＬＲ，／ＢＬＲ及びセンスアンプビット線ＳＢＬ，／ＳＢＬに発生する立ち下りノイズを、セルアレイ選択用トランジスタＱＳＬ，／ＱＳＬまたはＱＳＲ，／ＱＳＲの制御信号ＭＵＸＬまたはＭＵＸＲの立ち上りに伴ってセルアレイビット線ＢＬＬ，／ＢＬＬまたはＢＬＲ，／ＢＬＲ及びセンスアンプビット線ＳＢＬ，／ＳＢＬに発生する立ち上りノイズによってキャンセルする。
【００３３】
以下、図１のＤＲＡＭにおけるデータ読み出し動作の一例について、図２を参照しながら詳細に説明する。例えば、図１中の左側のセルアレイ１０１の読み出し動作を行う場合、セルアレイビット線対ＢＬＬ，／ＢＬＬをＶＢＬにプリチャージ・イコライズしているプリチャージ・イコライズ用トランジスタＱ１１〜Ｑ１３の制御信号ＢＬＰＬの電位をＶＰＰからＶＳＳにすることにより、ＢＬＬ，／ＢＬＬのプリチャージが解除される。また、センスアンプビット線対ＳＢＬ，／ＳＢＬをＶＢＬにプリチャージしているプリチャージ・イコライズ用トランジスタＱ３１〜Ｑ３３の制御信号ＳＢＬＰの電位をＶＰＰからＶＳＳにすることにより、ＳＢＬ，／ＳＢＬのプリチャージが解除される。そして、セルアレイ選択信号ＭＵＸＲの電位をＶＳＳのまま維持し、セルアレイ選択信号ＭＵＸＬの電位をＶＳＳからＶＰＰにすることにより、右側のセルアレイ１０２はセンスアンプＳＡから電気的に切り離されたままで、左側のセルアレイ１０１を選択した状態となる。
【００３４】
この後、ワード線ＷＬＬの電位がＶＳＳからＶＰＰとなり、左側のセルアレイ１０１のメモリセルに記憶されたデータがセルアレイビット線対ＢＬＬ，／ＢＬＬ及びセンスアンプビット線対ＳＢＬ，／ＳＢＬに読み出される。ある時間をおいた後、センスアンプＳＡのＮＭＯＳドライバトランジスタ活性化信号ＳＥＮの電位をＶＳＳからＶＢＬＨへ、センスアンプＳＡのＰＭＯＳドライバトランジスタ活性化信号ＳＥＰの電位をＶＢＬＨからＶＳＳにする。これにより、セルアレイビット線対ＢＬＬ，／ＢＬＬ及びセンスアンプビット線対ＳＢＬ，／ＳＢＬに読み出されたデータが増幅され、ビット線対ＢＬＬ，／ＢＬＬ及びセンスアンプビット線対ＳＢＬ，／ＳＢＬのうちの“Ｈ”側のビット線の電位はＶＢＬＨに、“Ｌ”側のビット線の電位はＶＳＳへ遷移する。その後、ＣＳＬゲート回路１４のカラム選択信号ＣＳＬの電位をＶＳＳからＶＤＤに活性化し、センスアンプビット線対ＳＢＬ，／ＳＢＬのデータをデータ線対ＤＱ，／ＤＱに転送することによって読み出しを行う。なお、上記とは逆に、データ線対ＤＱ，／ＤＱのデータをセンスアンプビット線対ＳＢＬ，／ＳＢＬに転送することによって書き込みを行う。
【００３５】
以上のような動作において、スタンドバイ状態ではセルアレイ選択信号ＭＵＸＬ、ＭＵＸＲはＶＳＳとなっている。アクティブ状態になると、制御信号ＢＬＰＬとＳＢＬＰが同時に立ち下がり、セルアレイビット線対ＢＬＬ，／ＢＬＬおよびセンスアンプビット線対ＳＢＬ，／ＳＢＬのプリチャージ動作が解除され、それとほぼ同時にセルアレイ選択信号ＭＵＸＬが立ち上がる。したがって、セルアレイビット線対ＢＬＬ，／ＢＬＬ及びセンスアンプビット線対ＳＢＬ，／ＳＢＬには、制御信号ＢＬＰＬ及びＳＢＬＰによる立ち下がりノイズと、セルアレイ選択信号ＭＵＸＬによる立ち上がりノイズの両方が乗ることになり、ワード線ＷＬが活性化される直前の電位がビット線プリチャージ電位ＶＢＬから大幅に低下することはない。つまり、高速化のために、大きいサイズのビット線プリチャージ・イコライズ用トランジスタを使用しても、“０”データの読み出しマージンが悪化することはない。
【００３６】
なお、センスアンプＳＡの近傍にセンスアンプビット線プリチャージ・イコライズ用トランジスタＱ３１〜Ｑ３３を配置することになるが、センスアンプビット線プリチャージ回路１３のトランジスタと２組のセルアレイビット線プリチャージ回路１２１，１２２のトランジスタのトータルのゲート幅（チャネル幅）が、従来例の図４中における２組のビット線プリチャージ回路のトランジスタのトータルのゲート幅（チャネル幅）に比べて著しく大きくなることがなければ問題にはならない。
【００３７】
表１は、図１に示した本実施形態におけるビット線プリチャージ回路１２１，１２２，１３のビット線イコライズ用のトランジスタＱ１３，Ｑ２３，Ｑ３３のゲート幅（チャネル幅）サイズ(Tr Size) 、プリチャージ時間、立ち下がりノイズを、図４に示した従来回路におけるそれらと対比したシミュレーション結果を示した。ここでは、ビット線プリチャージ回路１２１，１２２，１３のプリチャージ用トランジスタＱ１１，Ｑ１２，Ｑ２１，Ｑ２２，Ｑ３１，Ｑ３２のゲート幅（チャネル幅）は０．２μｍ、ＶＰＰ＝２．８Ｖ、ＶＢＬＨ＝１．２Ｖ、ＶＢＬ＝０．６Ｖ（＝ＶＢＬＨ／２）、ＶＳＳ＝０Ｖであることを想定している。
【００３８】
【表１】
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【００３９】
表１から分かるように、従来では、ビット線イコライズ用トランジスタのゲート幅（チャネル幅）が４．０μｍの場合に、プリチャージ時間が１．６ｎＳ、立ち下がりノイズが１７０ｍＶであった。これに対して、本実施形態では、セルアレイビット線イコライズ用トランジスタＱ１３，Ｑ２３のゲート幅（チャネル幅）が１．５μｍ／センスアンプビット線イコライズ用トランジスタＱ３３のゲート幅（チャネル幅）が０．５μｍの場合に、プリチャージ時間が１．０ｎＳ、立ち下がりノイズが３０ｍＶと激減した。したがって、本実施形態によれば、高速かつ低ノイズのプリチャージ動作が可能である。また、本実施形態におけるトランジスタＱ１３，Ｑ２３，Ｑ３３のゲート幅（チャネル幅）は、従来におけるトランジスタのゲート幅（チャネル幅）よりも小さい。従来では、セルアレイ選択用トランジスタを介してセンスアンプビット線をプリチャージする必要があったが、本実施例では、セルアレイビット線、センスアンプビット線ともに直接にプリチャージしているので、それぞれのトランジスタのサイズはそれほど大きくなくても高速なプリチャージ制御が可能である。
【００４０】
したがって、図１の構成によれば、高速かつ低ノイズのプリチャージ動作を実現でき、さらにセンスアンプのレイアウトサイズを小さくすることができる。
【００４１】
＜ＤＲＡＭの回路配置＞
図３は、本実施形態に係るＤＲＡＭの回路配置の一例を概略的に示したものである。センスアンプビット線プリチャージ回路１３のトランジスタの配置領域は、図示のように左側のセルアレイ選択回路１１１のトランジスタの配置領域に隣接している。もしくは右側のセルアレイ選択回路１１２のトランジスタの配置領域に隣接してもよい。
【００４２】
前述したように、センスアンプＳＡ（ＮＳＡ，ＰＳＡ）を構成するトランジスタと、ＣＳＬゲート回路１４を構成するトランジスタには高速化の観点からゲート酸化膜の薄いトランジスタを使用し、セルアレイ選択回路１１１，１１２を構成するトランジスタ及びビット線プリチャージ回路１２１，１２２を構成するトランジスタにはゲート酸化膜の厚いトランジスタを使用している。
【００４３】
レイアウト的な観点から考えると、ゲート酸化膜厚が互いに異なるトランジスタを隣接配置する場合には、ゲート酸化膜厚が同じトランジスタを隣接配置する場合の相互間のスペース（分離領域）よりも広いスペースが必要になる。したがって、センスアンプビット線プリチャージ回路１３を構成するトランジスタをＣＳＬゲート回路１４とＰＭＯＳセンスアンプＰＳＡの相互間等に配置すると、その両側に広いスペースが必要になる。これに対して、図３に示すように、センスアンプビット線プリチャージ回路１３を構成するトランジスタをセルアレイ選択回路１１１または１１２を構成するトランジスタの隣接領域に配置すれば、ゲート酸化膜厚が互いに異なるトランジスタの相互間の境界（図中、符号２００で示している）の数が増えることがないので、センスアンプビット線プリチャージ回路１３を構成するトランジスタの配置に伴う面積の増加を最低限に抑えることができる。
【００４４】
なお、本実施形態では本発明をＤＲＡＭに実施した場合を説明したが、ビット線をある電位にプリチャージしておき、データの読み出し時にメモリセルからビット線対に伝わったデータを差動増幅器（センスアンプ）で増幅及びラッチする構成の半導体記憶装置ものであれば、同様に実施可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の半導体記憶装置の一実施形態に係るＤＲＡＭの回路図。
【図２】図１のＤＲＡＭにおけるデータ読み出し動作時のタイミング波形図。
【図３】第１のＤＲＡＭにおける回路配置の一例を示す平面図。
【図４】従来のＤＲＡＭの回路図。
【図５】図４のＤＲＡＭにおけるデータ読み出し動作時のタイミング波形図。
【図６】図４のＤＲＡＭにおけるデータ読み出し動作時の他のタイミング波形図。
【図７】図４とは異なる従来のＤＲＡＭの回路図。
【図８】図７のＤＲＡＭにおけるデータ読み出し動作時のタイミング波形図。
【符号の説明】
【００４６】
１０１…第１のメモリセルアレイ、１０２…第２のメモリセルアレイ、ＷＬＬ、ＷＬＲ…ワード線、ＢＬＬ，／ＢＬＬ…第１のセルアレイビット線対、ＢＬＲ，／ＢＬＲ…第２のセルアレイビット線対、ＳＢＬ，／ＳＢＬ…センスアンプビット線対、１１１…第１のセルアレイ選択回路、１１２…第２のセルアレイ選択回路、１２１…第１のセルアレイビット線プリチャージ回路、１２２…第２のセルアレイビット線プリチャージ回路、１３…センスアンプビット線プリチャージ回路、ＳＡ…ビット線センスアンプ、１４…ＣＳＬゲート回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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