(57)【要約】【課題】トレンチゲート構造の半導体装置及びその製造方法の提供を課題とする。【解決手段】本発明の半導体装置は、半導体基板に形成された溝と、前記溝の内部側にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の近傍に前記ゲート絶縁膜を介して配置されたソース及びドレインとを具備してなるトレンチゲートトランジスタを備え、該トレンチゲートトランジスタが半導体基板に複数整列形成されてなり、前記トレンチゲートトランジスタが複数整列形成された半導体基板に、前記各トレンチゲートトランジスタの個々の活性領域のみに対応するように前記溝が単独穴型に形成されている。【選択図】図１
2008078381.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された溝と、前記溝の内部側にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の近傍に前記ゲート絶縁膜を介して配置されたソース及びドレインとを具備してなるトレンチゲートトランジスタを備え、該トレンチゲートトランジスタが半導体基板に複数整列形成されてなり、前記トレンチゲートトランジスタが複数整列形成された半導体基板に、前記各トレンチゲートトランジスタの個々の活性領域に対応するように前記溝が単独穴型に形成されたことを特徴とする半導体装置。
【請求項２】
前記半導体基板に複数整列形成されたトレンチゲートトランジスタが１つまたは複数の組毎にトレンチ分離絶縁膜により絶縁分離されてなり、前記溝が前記各トレンチゲートトランジスタのチャネル領域となる位置に対応して、形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板に複数整列形成されたトレンチゲートトランジスタが１つまたは複数の組毎にトレンチ分離絶縁膜により絶縁分離されてなり、前記溝が前記トレンチゲートトランジスタを構成するソースとドレインの間にのみ形成され、他の部分には形成されていないことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体基板に複数整列形成された、少なくとも一つのトレンチゲートトランジスタを有する活性領域が前記トレンチ分離絶縁膜により絶縁分離されてなり、前記溝が前記各トレンチゲートトランジスタのチャネル領域となる位置に対応して形成され、前記溝を形成する平面パターンは相互に隣接する前記活性領域間の中央に位置する前記トレンチ分離絶縁膜と重ならないことを特徴とする請求項１乃至３記載の半導体装置。
【請求項５】
半導体基板にトレンチ分離絶縁膜で絶縁分離され、整列配置された複数の活性領域を形成する工程と、前記活性領域に単独穴型の溝を形成する工程と、前記溝にゲート絶縁膜を形成する工程と、前記溝にゲート電極を形成する工程と、前記ゲート電極の両側の半導体基板に不純物拡散処理を行ってソース、ドレインを形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項６】
前記活性領域に形成する単独穴型の溝パターンは、相互に隣接する前記活性領域間の中央に位置する前記トレンチ分離絶縁膜と重ならないことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記半導体基板に単独穴型の溝を形成した後、水素雰囲気中にて加熱する水素ベーク処理を施すことを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記半導体基板としてＳｉ基板を用い、前記水素ベーク処理によって前記溝加工時の溝開口周縁に残存する残渣部の凹凸をＳｉの原子移動により滑らかにすることを特徴とする請求項５〜７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲートトランジスタを備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などのメモリセルは、選択用のトランジスタとキャパシタとから構成されているが、半導体素子の微細化に伴い、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタの寸法も縮小化され、この寸法縮小によりＭＯＳトランジスタ（以下トランジスタをＴｒと記載する。）のショートチャネル効果が顕著になってきている。大容量のＤＲＡＭではメモリセル寸法とともにトランスファーゲートＴｒのチャネル長も縮小されるが、このためトランスファーゲートＴｒのパフォーマンスが低下し、ＤＲＡＭメモリセルのリテンションや書き込み特性の悪化が問題となってきている。なお、以下の説明ではトランスファーゲートＴｒをメモリセルＴｒと記載する。
【０００３】
Ｔｒのショートチャネル対策の１つとして、チャネルを３次元構造としたトレンチゲートＴｒが開発されている。このトレンチゲートＴｒとは、半導体基板に溝を形成し、３次元の溝界面をチャネルとして有効利用することでチャネル長を長くしたものである。このトレンチゲートＴｒ（ＲＣＡＴ＝Recess Channel Access Transistorとも呼ばれている）を用いたＤＲＡＭの一例構造について、図１５、図１６を参照して以下に説明する。図１５はメモリセルの平面構造を示す概念図、図１６は図１５のラインＡ-Ａ'に沿うメモリセルの断面の概念図である。
【０００４】
図１５に示すメモリセル部１０１は、１つの活性領域に２ビットのメモリセルが配置された構造の一例である。
この例のメモリセル部１０１においてその領域の半導体基板に図１５に示す平面視若干斜めに傾斜した細長い活性領域１０２が複数、所定の間隔で横(Ｘ)方向及び縦(Ｙ)方向に整列形成され、各活性領域１０２の中央部にビット線コンタクトを有し、その左右にメモリセルＴｒと基板コンタクト１０５に接続された図示略のキャパシタが設けられてメモリセル部１０１が大略構成される。この図の構成では横(Ｘ)方向に折れ線状に複数配線されたビット線１０６、縦(Ｙ)方向に複数配線されたワード線(ゲート電極を含む)１０７を共通配線とし、多数のメモリセルが行列状に繰り返し配列されている。また、ソース、ドレインとなる半導体基板表面には選択エピタキシャル層１０３が形成され、ワード線１０７の側壁にはＬＤＤサイドウォール１０８が形成されている。
図１６に示すメモリセル部の断面構造は、トレンチ分離絶縁膜１１０、溝１１１、ゲート酸化膜１１２、ゲート電極１１３、第１の基板コンタクト内導電膜層１１４、低濃度不純物拡散層１１５、高濃度不純物拡散層１１６、ゲート電極上絶縁層マスク１１７、第２の基板コンタクト内導電膜層１１９、ゲート電極側壁酸化膜１２０、ＬＤＤサイドウオール１０８を備えて構成されている。
【０００５】
このようなトレンチゲートＴｒに関する先行文献として下記特許文献が知られている。
特許文献１（特開２００４−３３５８６６号公報）には、半導体基板上に形成されたドレイン領域と、該ドレイン領域の上側に配置されたチャネル領域と、該チャネル領域の上側に配置されたソース領域と、該ソース領域に電気的に接続されたソース電極と、絶縁層を介して配置されたゲート部と、該ゲート部に電気的に接続されたゲート電極を有し、該ゲート電極は、表層部を覆うように平面的に配置されている半導体装置において、トレンチ型ゲート部の形状例として、平面視ストライプ状のゲート、八角形メッシュ型のゲート、梯子状のゲートが開示されている。
特許文献２（特開２００２−２３１９４５号公報）には、トレンチ内にゲート酸化膜を介してゲート電極を形成するトレンチゲート型のパワーＭＯＳＦＥＴにおいて、トレンチ形成後、水素アニール処理してトレンチ側壁面やトレンチ近傍に生成した結晶欠陥を修復する技術が開示されている。
特許文献３（特開２００５−１８３９７６号公報）には、リセスチャンネルアレイＴｒにおいて基板上にバッファ絶縁膜とマスク層を形成し、選択的エッチングによりパターンを形成し、露出した部分からエッチングを行い、基板にリセスチャネルトレンチを形成したトランジスタの構成が開示されている。
【特許文献１】特開２００４−３３５８６６号公報
【特許文献２】特開２００２−２３１９４５号公報
【特許文献３】特開２００５−１８３９７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１５と図１６を基に先に説明したトレンチゲートＴｒの溝１１１と選択エピタキシャル層１０３と基板コンタクト１０５とビット線１０６の平面視相対位置関係を図１７に示す。従来のトレンチゲートＴｒの溝１１１はメモリセル部１０１において平面視配列形成されている選択エピタキシャル層１０３を順次横切るように縦（Ｙ）方向に連続して形成されている。
そして、先の溝１１１を形成するには、メモリセル部１０１を製造する工程において、図１８（図１７のＢ−Ｂ’断面に相当）に示す如く半導体基板１３０にＳＴＩ（Shallow Trench Isolation）法によりトレンチ分離絶縁膜１１０を形成した後、必要な膜を積層成膜してパターニング形成した熱酸化膜１３１、シリコン窒化膜１３２に、ＳｉＮ膜のサイドウオール１３３を形成後、ＲＩＥ（Reactive Ion Etching）により異方性ドライエッチングすることで、溝１１１を形成していた。その際、ＲＩＥによりトレンチ分離絶縁膜１１０の上部にも溝１１１ａが形成される。これらの溝１１１、１１１ａを形成後、シリコン窒化膜１３２、ＳｉＮ膜のサイドウオール１３３および熱酸化膜１３１を除去し、溝部分を覆うようにワード（ゲート）配線のパターニングを行い、次いで図１６の断面構造に示す各膜を成膜し、図１５、図１６に示すメモリセル部１０１を得ていた。
【０００７】
しかし、図１５、図１６に示す構造では、溝のエッチング時に元々存在していたトレンチ分離絶縁膜１１０の一部も掘ってしまい、溝１１１ａを形成していたために、拡散層１１５、１１６と溝１１１ａとの間に寄生容量が発生してしまう問題を有していた。ゲート長を縮小することによりメモリセル部の回路を微細化できるトレンチゲートＴｒを有するＤＲＡＭは、リフレッシュ特性の向上効果を得られる反面、寄生容量の発生により、情報の書き込み時に必要な電流値が増加し、消費電力が上昇してしまう、という問題を有していた。特に、整列形成されているトランジスタに跨るように溝を連続形成しているので、必要なトランジスタ領域とは別に、溝に沿って隣接する他のトランジスタ領域の拡散層がゲート絶縁膜を介して近接してしまい、そのような近接エリアが、溝に沿って多数形成されてしまうので、ワード線に沿って複数の寄生容量が付いてしまうこととなり、それが信号遅延の原因ともなっている。
【０００８】
また、トレンチ分離絶縁膜１１０の一部分が掘られて溝１１１ａが形成されてしまうために、トレンチ分離絶縁膜１１０の深部側に成膜時の埋設不良箇所（ボイド等）が生じていた場合、溝の加工時に埋設不良箇所が露出することとなり、後のゲート配線加工時に配線材料を全面成膜し、フォトリソ工程によりパターニングしたとしても、トレンチ分離絶縁膜１１０の埋設不良箇所に配線材料が残留し、ゲート配線（ワード線）加工時に、隣接ワード線がショートしてしまうという虞があった。
本発明は、このような事情に鑑みてなされたもので、トレンチゲートＴｒにおいて、チャネル長を長くするための溝加工を行った構成を採用しても、寄生容量の増加を招くことがなく、仮にトレンチ分離絶縁膜の深部にボイド等の埋設不良箇所を生じていてもトランジスタ回路をショートさせる虞がない構成の半導体装置およびその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００９】
（１）本発明の半導体装置は、半導体基板に形成された溝と、前記溝の内部側にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の近傍に前記ゲート絶縁膜を介して配置されたソース及びドレインとを具備してなるトレンチゲートトランジスタを備え、該トレンチゲートトランジスタが半導体基板に複数整列形成されてなり、前記トレンチゲートトランジスタが複数整列形成された半導体基板に、前記各トレンチゲートトランジスタの個々の活性領域に対応するように前記溝が単独穴型に形成されたことを特徴とする。
【００１０】
（２）本発明の半導体装置は、（１）に記載の半導体基板に複数整列形成されたトレンチゲートトランジスタが１つまたは複数の組毎にトレンチ分離絶縁膜により絶縁分離されてなり、前記溝が前記各トレンチゲートトランジスタのチャネル領域となる位置に対応して、形成されたことを特徴とする。
（３）本発明の半導体装置は、（１）に記載の半導体基板に複数整列形成されたトレンチゲートトランジスタが１つまたは複数の組毎にトレンチ分離絶縁膜により絶縁分離されてなり、前記溝が前記トレンチゲートトランジスタを構成するソースとドレインの間にのみ形成され、他の部分には形成されていないことを特徴とする請求項１に記載の半導体装置。
（４）本発明の半導体装置は、前記半導体基板に複数整列形成された、少なくとも一つのトレンチゲートトランジスタを有する活性領域が前記トレンチ分離絶縁膜により絶縁分離されてなり、前記溝が前記各トレンチゲートトランジスタのチャネル領域となる位置に対応して形成され、前記溝を形成する平面パターンは相互に隣接する前記活性領域間の中央に位置する前記トレンチ分離絶縁膜と重ならないことを特徴とする。
【００１１】
（５）本発明の半導体装置の製造方法は、半導体基板にトレンチ分離絶縁膜で絶縁分離され、整列配置された複数の活性領域を形成する工程と、前記活性領域に単独穴型の溝を形成する工程と、前記溝にゲート絶縁膜を形成する工程と、前記溝にゲート電極を形成する工程と、前記ゲート電極の両側の半導体基板に不純物拡散処理を行ってソース、ドレインを形成する工程とを具備することを特徴とする。
（６）本発明の半導体装置の製造方法において、前記活性領域に形成する単独穴型の溝パターンは、相互に隣接する前記活性領域間の中央に位置する前記トレンチ分離絶縁膜と重ならないことを特徴とする。
（７）本発明の半導体装置の製造方法は、（５）または（６）に記載の半導体基板に単独穴型の溝を形成した後、水素雰囲気中にて加熱する水素ベーク処理を施すことを特徴とする。
（８）本発明の半導体装置の製造方法は、（５）〜（７）のいずれかに記載の半導体基板としてＳｉ基板を用い、前記水素ベーク処理によって前記溝加工時の溝開口周縁に残存する残渣部の凹凸をＳｉの原子移動により滑らかにすることを特徴とする。
【発明の効果】
【００１２】
以上説明したように、本発明構造であるならば、ドレインとソースとの距離を短くして微細化を図ったトレンチゲートＴｒの構造においても、Ｔｒの短チャネル効果によるＶｔバラツキの発生を抑制することができる。
しかも本発明によれば、従来構造のトレンチゲートＴｒにおいてトレンチゲートを構成するための溝加工をライン状にチャネル領域以外にも形成していたのを改め、単独穴型の溝としてチャネル領域に形成したので、チャネル領域以外のトレンチ分離絶縁膜にも溝を形成していた従来構造に比べ、溝の加工時にチャネル領域以外の他の余計な部分に溝を形成してしまうことが抑制され、ワード配線に沿って余計な寄生容量が付加される虞が軽減される。
よって、トレンチゲートＴｒ構造とすることによって必然的に発生していた寄生容量の増加分を従来構造よりも少なくすることができ、信号遅延の問題、信号遅延に伴う動作速度遅延の問題を解消することができる。
また、従来構造では活性領域以外の部分もライン状に溝として掘っていたので、トレンチ分離絶縁膜の部分も一部溝が掘られていたが、トレンチ分離絶縁膜の内深部に仮にボイド等の絶縁材料埋設不良部分が存在していた場合、従来構造ではこの部分にワード配線及びゲート電極形成時の配線材料が同時に積層され、これによって埋設不良部分に配線材料の堆積がなされると、後工程のエッチング後もトレンチ分離絶縁膜内に配線材料が残留することとなり、ワード配線あるいはゲート電極のショートが発生する虞を有していた。これに対し本発明構造では、トレンチ分離絶縁膜の部分に溝は形成されないので、ワード配線あるいはゲート電極のショートが発生する虞はない。
また、本発明によれば、溝を単独穴型として必要最低限の加工面積とすることにより、エッチングなどの残渣を発生し難くすることができる。
【００１３】
本発明の製造方法においては、前記種々の特徴を有するトレンチゲートＴｒを得ることができる。
また、本発明の製造方法では、単独穴型の溝を形成した後、水素雰囲気中にて加熱する水素ベーク処理を施すことにより、前記溝を形成した後の溝の開口周縁部の部分にエッチングのバリ等の残渣を生じていても、残渣部分の水素原子を移動させて残渣に伴う凹凸を小さくするか解消することができる。これにより、トレンチゲートＴｒのための溝加工を行っても、残渣に起因する問題を生じない。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の一実施形態による半導体装置を図面を参照して説明するが、本発明は以下に説明する実施形態に制限されるものでないことは勿論である。
図１は本発明に係る半導体装置の第１実施形態の平面構造を示す概念図、図２は図１のＣ−Ｃ’線に沿う断面の概念図である。
これらの図において、半導体基板１は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。
トレンチ分離絶縁膜２は、上記半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）法により、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋを絶縁分離する。この実施形態では１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の一例構造を示す。
【００１５】
本実施形態では図１に示す平面構造の如く、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列形成され、各活性領域Ｋの両端部と中央部に個々に不純物拡散層が配置され、この形態では中央部にドレイン３、両端部にソース４ａ、４ｂが形成され、それらの真上に配置される形で基板コンタクト部５ｃ、５ａ、５ｂが規定される。
なお、この図のような平面形状の活性領域Ｋが規定されているのは、本実施形態に特有の形状であるが、活性領域Ｋの形状や方向は特に規定されるべきものではないので図１に示す活性領域Ｋの形状はその他一般的なトレンチゲートＴｒに適用される活性領域の形状で良いのは勿論であり、本発明の形状に規定されるものではない。
【００１６】
次に、図１の横（Ｘ）方向に折れ線状にビット配線６が延設され、このビット配線６が図１の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図１の縦（Ｙ）方向に直線状のワード配線７が延出配線され、これらのワード配線７が図１の横（Ｘ）方向に所定の間隔で複数配置され、ワード線７は各活性領域Ｋと交差する部分において、図２に示されるゲート電極８を含むように構成されている。
【００１７】
図２に示す断面構造に示す如く、半導体基板１においてトレンチ分離絶縁膜２に区画された活性領域Ｋにソース４ａ、ドレイン３、ソース４ｂが離間して形成され、ソース４ａとドレイン３との間に半導体基板１を掘り下げて形成した単独穴型の溝１１が形成され、ドレイン３とソース４ｂとの間の位置に半導体基板１を掘り下げて形成した溝１２が形成されている。
これらの溝１１、１２はワード配線７に沿って連続形成されている訳ではなく、ワード配線７に沿って間欠的に配列形成された活性領域Ｋに対応し、ソース４ａとドレイン３との間に位置するＴｒのチャネル領域およびドレイン３とソース４ｂに位置するＴｒのチャネル領域に形成されている。従って図１に示す如くワード配線７に沿って見ると間欠的に飛び飛びに形成され、ワード配線７に沿って隣接する溝１１、１１の間に位置するトレンチ分離絶縁膜２には溝が形成されていない。
従って、溝１１は図１の縦（Ｙ）方向に隣接する活性領域Ｋ毎に独立形成され、活性領域Ｋの縁端部１１ｃ１および１１ｃ２の若干外側に位置する内壁部１１ａ１、１１ａ２と、それらの内壁部に略直交して連続する形に形成される内壁部１１ｂ１、１１ｂ２とからなる平面視略平行四辺形状に形成され、更に底壁部１１ｄが形成されて単独穴型に形成されている。なお、前記溝１１の内壁部１１ｂ１はソース４ａ側に隣接する位置に形成され、内壁部１１ｂ２はドレイン３側に隣接する位置に形成されている。また、溝１２も同様に内壁部１２ａ１、１２ａ２、１２ｂ１、１２ｂ２と底壁部１２ｄから単独穴型に構成されている。
図１には、トレンチ分離絶縁膜２の埋設不良箇所の位置が点線Ｌで示されている。埋設不良箇所は、隣接する活性領域Ｋ間の中央に発生する。埋設不良箇所が表面に露出することを回避するためには、溝１１の輪郭を構成する内壁部１１ａ１、１１ａ２および１１ａ３と溝１２の輪郭を構成する内壁部１２ａ１、１２ａ２および１２ａ３の各々の位置が点線Ｌで示された埋設不良箇所の位置に重ならないようにすることが必要である。逆に言えば、上記内壁部の位置は活性領域Ｋの縁端部１１ｃ１、１１ｃ２および１２ｃ１、１２ｃ２から点線Ｌに重ならない範囲で調整可能である。
【００１８】
この形態のトレンチゲートＴｒの構造においては、ドレイン３、ソース４ａおよび４ｂとの対比位置関係やチャネル形状に応じて溝の内壁部の形状を形成するので、本実施形態では図１に示す平面視平行四辺形状に形成されているが、トレンチゲートＴｒの形状は図に示すものに限らないので、形成する溝の内壁部の形状も平面状に限らず、トレンチゲートＴｒの適用形状に応じて内壁部の形状は曲面であっても採用可能である。従って溝１１、１２の形状は平面視丸形や楕円型あるいは平行四辺形に近い他の形状など、種々の形状を採用できるのは勿論である。
【００１９】
前記ドレイン３、ソース４ａおよび４ｂにおいては、それらの周縁部側が低濃度不純物拡散領域１５とされ、中央部側が高濃度不純物拡散領域１６とされている。前記溝１１の内周面と溝１１の周縁部に所定距離はみ出す位置までゲート絶縁膜１７が形成され、ゲート絶縁膜１７の内側であって溝１１の内側にはゲート絶縁膜１７に接するようにゲート電極８が溝１１から上方にまで突出するように形成され、ゲート電極８上には絶縁膜ハードマスク２２が形成されている。
即ち、ゲート絶縁膜１７はゲート電極８とドレイン３との間、ゲート電極８とソース４ａとの間、あるいは、ゲート電極８とソース４ｂとの間にそれぞれ形成されている。
また、各ゲート電極８の上部側がワード配線７と共通化されている。
【００２０】
前記ドレイン３、ソース４ａおよび４ｂの上方側には基板コンタクト用の導体部１８が形成され、これらの導体部１８の上部側に更に導体部２０が積層されてこれらの導体部１８、２０により基板コンタクト５ａ、５ｂ、５ｃが構成されて後述するＤＲＡＭとしてのキャパシタ構造に接続できるように構成されている。
また、ゲート電極８および絶縁膜ハードマスク２２の側面にはＬＤＤサイドウオール２１が形成されている。
【００２１】
本実施形態の構造においては、前記溝１１に形成されたゲート絶縁膜１７とゲート電極８とその両側に配置されているソース４ａ、ドレイン３により１つのトレンチゲートＴｒ１が構成され、前記溝１２に形成されたゲート絶縁膜１７とゲート電極８とその両側に配置されているドレイン３、ソース４ｂにより他の１つのトレンチゲートＴｒ２が構成されている。そしてそれらのトレンチゲートＴｒ１、Ｔｒ２が図１の横（Ｘ）方向と縦（Ｙ）方向に複数整列形成されることによりメモリセル用の選択トランジスタ部が構成される。
前記トレンチゲート構造において、一例として、ゲート絶縁膜１７は熱酸化によりシリコン酸化膜として形成され、ゲート電極８は多結晶シリコン膜あるいはそれと金属膜との積層構造として形成され、サイドウオール２１は窒化シリコンなどの絶縁膜から形成されている。
【００２２】
図３はＤＲＡＭの周辺回路Ｔｒの平面形状の一例を模式的に示すもので、この例の周辺回路Ｔｒは、活性領域３０にゲート電極となるワード配線３１とソース及びドレイン用の拡散領域をそれぞれ備え、拡散層上には選択エピタキシャル層３３が堆積されている。それぞれの拡散層は選択エピタキシャル層３３上の基板コンタクト３５により他の素子と接続されている。また、ゲート電極配線３１の側壁にはＬＤＤサイドウオール３６が形成されている。周辺回路Ｔｒもメモリセル領域と同様にトレンチゲートＴｒで構成することもできるが、従来のプレーナＴｒで構成することもできる。
【００２３】
以上説明した本実施形態構造のトレンチゲートＴｒを備えたメモリセル構造であるならば、ドレイン３とソース４ａもしくは４ｂとの距離を短くして微細化を図ったトレンチゲートＴｒの構造においても、Ｔｒの短チャネル効果によるＶｔバラツキの発生を抑制することができる。その上、溝１１、１２を間欠的に活性領域Ｋ内のチャネル領域に形成することにより、活性領域Ｋ以外のトレンチ分離絶縁膜部分に溝を形成してしまうことを無くし、それによって活性領域Ｋとトレンチ分離絶縁膜に形成される溝との間に生じる寄生容量を削減し、活性領域Ｋ以外の部分に溝を形成してしまう従来のトレンチゲートＴｒに比べてワード配線７に寄生する容量を削減することができる。例えば、一般的に溝を活性領域Ｋ以外に連続形成した構造の場合、トレンチゲートＴｒではない、通常のゲート構造のトランジスタに比べて寄生容量が１.８倍にもなると試算されているが、本発明の実施形態によればこの寄生量を１.４倍とすることが出来る。
【００２４】
従来のトレンチゲートＴｒが溝をライン状に長く形成し、活性領域以外にも溝を形成していたのに比べ、活性領域ＫにおいてＴｒのチャネル領域のみに溝１１、１２を形成しているので、溝１１、１２の加工時に活性領域以外の他の余計な部分に溝を形成してしまうことが無くなる。これにより、ワード線７に沿って余計な寄生容量が付加される虞が無くなる。例えば、溝をライン状に長く、活性領域以外にも形成すると、その溝内に形成されるワード線によって複数の離間したＴｒの活性領域を近接配置した構造となり易く、その構造の場合に拡散領域とワード線との間に寄生容量が発生してしまう問題がある。
【００２５】
一方、トレンチ分離絶縁膜２の部分を微視的に見ると、ＳＴＩ法により半導体基板１にトレンチ分離絶縁膜２を形成する場合、半導体基板１に溝を形成し、この溝に絶縁膜を成膜して溝を埋め込み、トレンチ分離絶縁膜２とするが、溝の内深部において材料が十分に充填されないと、ボイドなどの充填欠陥を生じていることがある。この充填欠陥が形成されている状態のトレンチ分離絶縁膜２にトレンチゲートＴｒを採用し、溝をライン状に連続形成すると、ゲート電極あるいはワード配線の成膜時に露出しているトレンチゲートＴｒの欠陥部分に導電材料を充填してしまうこととなり、この導電材料がそのまま残留していると、後の工程にて配線加工時にショートしてしまうおそれがあるが、本実施形態では先に説明の如く溝１１、１２をトレンチ分離絶縁膜２の部分に形成しないので、前記ショートを生じることがない。
【００２６】
ところで、溝１１、１２を形成した場合、ワード配線７の方向に位置する溝１１，１２の活性領域Ｋの縁端部１１ｃ１、１１ｃ２および１２ｃ１、１２ｃ２においては、エッチング加工時にバリ等の残渣を生じるおそれがあるが、この残渣については水素雰囲気中において高温のベーク処理を行えば、半導体基板１がＳｉである場合にＳｉの表面の原子の拡散移動によりバリなどの残渣の凹凸を無くするか、解消することができる。なお、ベーク処理の工程については後に詳述する。
【００２７】
次に、本発明構造に係るメモリセル部のトレンチゲートＴｒ部分の製造方法の一例について、図４〜図１４を参照して工程順に説明する。
図４に示すように、シリコン基板４０にＳＴＩ法によりトレンチ分離絶縁膜４１を形成し、各々の活性領域を絶縁分離する。シリコン基板全面に熱酸化法により７５０〜１１００℃程度の温度で熱酸化膜を形成し、更にその上にＣＶＤ（Chemical Vapor Deposition）法でシリコン窒化膜（ＳｉＮ膜）を積層し、これらをパターニングしてメモリセルの所望の領域に熱酸化膜４２とＳｉＮ膜４３の積層パターンを残す。
【００２８】
次に、熱酸化膜４２とＳｉＮ膜４３の積層パターンを覆うようにＣＶＤ法でＳｉＮ膜を堆積し、ＲＩＥ（Reactive Ion Etching）による異方性ドライエッチングを行い、積層パターンの側壁にサイドウオール４５を形成する。
次に、図５に示すようにメモリセル内の熱酸化膜４２とＳｉＮ膜４３とサイドウオール４５により覆われていないシリコン基板４０を異方性ドライエッチングすることでトレンチゲートＴｒのチャネル領域となる単独穴型の溝４６を形成する。
この溝４６は先に説明した如く、間欠的に配列形成された活性領域内のＴｒのチャネル領域に対応し、ソースとドレインとの間に位置するように形成する。ここではサイドウオール４５を形成しているが、このサイドウオール４５を形成せずに、熱酸化膜４２とＳｉＮ膜４３の積層膜だけで溝４６を形成することも可能である。
【００２９】
また、この溝形成後、必要に応じて水素雰囲気中において高温のベークを行うことが好ましい。
この高温ベーク処理において採用する条件として、例えば、水素の分圧が１０００ｐｐｍ〜１００％の雰囲気中で、１０ｍＴｏｒｒ〜７６０Ｔｏｒｒの圧力で、９５０〜１０５０℃の温度で１〜１０分間の水素アニール処理を行うという条件を例示できる。
この水素雰囲気中での高温ベーク処理により、仮に、溝４６の周縁部分（図１に示した活性領域Ｋの縁端部１１ｃ１、１１ｃ２および１２ｃ１、１２ｃ２）にバリ等の残渣が生成していたとしても、シリコン原子の表面拡散作用により、溝４６の周縁部分のバリなどの突き出た部分を丸めることができる。この処理により、溝４６の周縁部分の形を整えることができ、バリや残渣等の不定形の形状が残ることによる積層膜の形状不安定性の解消、配線ショート、膜切れなどを起こすことがないようにできる。
また、溝４６は単独穴型に必要部分のみ形成するので、例えば、図５の状態においてトレンチ分離絶縁膜４１の上には凹部が形成されない。これに対して溝４６を仮に連続的にライン状に形成すると、トレンチ分離絶縁膜４１の上部にも凹部が形成されてしまい、この凹部が原因となって寄生容量を増大させるおそれがあったが、本発明構造を採用することにより、前述の問題は生じない。
【００３０】
次に、溝４６を形成するときのマスクに使ったＳｉＮ膜４３とサイドウオール４５を１００〜２００℃程度の燐酸溶液で除去し、その後露出した熱酸化膜４２をフッ酸（ＨＦ）溶液で除去する。酸及びアルカリ液での前処理を行った後、７５０〜１１００℃で膜厚１０ｎｍ以下の熱酸化を行い、ＨＦ溶液で除去する。再び酸及びアルカリ液での前処理を行った後、７５０〜１１００℃で熱酸化し、ゲート酸化膜４８を形成する。さらに連続して不純物をドーピングしたシリコン膜からなるゲート導電膜４４を５００から６００℃程度の温度でＣＶＤ法にて堆積する。
メモリセル部の所望の領域のゲート導電膜４４上に絶縁膜ハードマスク４９を形成し、その上にレジストパターンを形成し、レジストパターンをマスクとして絶縁膜ハードマスク４９およびゲート導電膜４４を順次異方性ドライエッチングする。次に、絶縁膜ハードマスク４９およびゲート導電膜４４をマスクとして１×１０１２〜５×１０１４ｃｍ−２程度の不純物をイオン注入し、９００〜１１００℃の温度でアニールを行い、不純物拡散層を活性化する。これによりソース、ドレインとなる低濃度不純物拡散層５０を図６に示すように形成する。
【００３１】
続いて、ＳｉＮ膜からなるＬＤＤサイドウォール５２をゲート電極側面に形成する。
さらにその後このＬＤＤサイドウォール５２とトレンチ分離絶縁膜４１に囲まれたシリコン基板表面のゲート酸化膜４８を除去してシリコン基板表面を露出させた後、選択エピタキシャル法によりシリコン層５３を成膜する。続いて、シリコン酸化膜及びボロン（Ｂ）、リン（Ｐ）をドーピングしたシリコン酸化膜（ＢＰＳＧ：ＢｏｒｏｎＰｈｏｓｐｈｏｒｏｕｓＳｉｌｉｃａｔｅＧｌａｓｓ）からなる層間絶縁膜５５をＣＶＤ法により図７に示すように堆積する。その後、熱処理を行うことによりＢＰＳＧ膜を流動させて平坦化し、さらにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法による研磨処理を追加して図７に示すように表面を平坦化する。メモリセル内の所望の領域にレジストパターンをマスクにＲＩＥによる異方性ドライエッチングをすることで、基板コンタクトホール５６を選択エピタキシャル層上に開口する。その後、マスクとして用いたレジストパターンを除去する。
基板コンタクトホール５６内の選択エピタキシャル層表面に接触するようにｎ型不純物をドーピングしたシリコンからなる導電膜５７をシリコン基板全面に図８に示すように堆積する。ＲＩＥによる異方性ドライエッチング、ＣＭＰあるいはそれらの組み合わせプロセスによってエッチバックし、導電膜５７をメモリセル内の基板コンタクト内部に図９に示す如くコンタクトプラグ５８として残す。
【００３２】
次に、シリコン酸化膜からなる層問絶縁膜６０をシリコン基板全面にＣＶＤ法により堆積する。メモリセルＴｒで挟まれたコンタクトプラグ５８にビット線コンタクトホール６１を、ＲＩＥによる異方性ドライエッチングで開口する。メモリセルＴｒのソースドレインには、不純物をドーピングしたコンタクトプラグ５８からの不純物拡散により高濃度不純物拡散層６２を図１０に示すように形成する。
【００３３】
ＤＲＡＭメモリセルのビットラインとなるＷ、Ｔｉ、ＴｉＮ等からなるメタル配線６３をメモリセル内に図１１に示すように各々形成する。その際、メタル配線６３とメモリセル部基板コンタクトプラグ５８の界面にはコバルトシリサイド、チタンシリサイド、タングステンシリサイド等のメタルシリサイド膜６５が形成される場合もある。さらにシリコン基板全面を覆うようにＳｉＮ膜やシリコン酸化膜及びそれらの積層膜からなる層間絶縁膜６６をＣＶＤ法で堆積し、ＣＭＰで平坦化する。
次に、レジストパターン６７をマスクとして、メモリセル部のコンタクトプラグの他方に接するようにコンタクトホール６８をＲＩＥによる異方性ドライエッチングで図１１に示すように開口する。更に、コンタクトホール６８内部に不純物をドーピングしたシリコン膜、あるいはＴｉ、ＴｉＮ、Ｗ等のメタル膜、メタル窒化膜及びこれらの複合膜からなる導電プラグ６９を形成する。メタル系の導電プラグ６９を形成する場合には、予めコンタクトプラグ５８の表面にメタルシリサイド膜を形成しておく。その後、この導電プラグ６９と同じような材質からなり、且つ、導電プラグ６９の中心に対して、位置がずれるように導電プラグ引出しパッド７０を形成する。さらにこの導電プラグ引出しパッド７０を覆うようにＳｉＮ膜７１及びシリコン酸化膜からなる層間絶縁膜７２を図１２に示すようにＣＶＤ法により堆積する。
【００３４】
更に、キャパシタを形成するためのコンタクトホール７３をメモリセルの層間絶縁膜７２に図１３に示すように開口する。コンタクトホール７３は、コンタクトホール７３の中心と導電膜パッド７０の中心がほぼ一致する位置に形成する（図１３参照）。コンタクトホール７３の内壁面を覆うように、かつ、導電膜パッド７０と接するようにキャパシタの下部電極７５を図１３に示すように形成する。下部電極７５の材質として、シリコン膜やＷ、Ｔｉ、Ｐｔ、Ｒｕ等のメタル膜、さらにこれらメタルの窒化膜、あるいはこれらの積層膜をＣＶＤ法にて堆積する。その後、ＲＩＥによる異方性ドライエッチングやＣＭＰにてコンタクト内部にキャパシタ下部電極７５を形成する。キャパシタ下部電極７５上に酸化タンタル、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウムやこれらの積層及び混合膜からなるキャパシタ絶縁膜７７を堆積する。さらにＷ、Ｔｉ、Ｐｔ、Ｒｕ等のメタル膜、これらメタルの窒化膜、あるいはこれらの積層膜からなるキャパシタ上部電極７８を図１４に示すように形成する。
【００３５】
以上の製造工程を順次実施することにより、トレンチゲートＴｒとキャパシタを有するメモリセル部ＭＳを形成することができる。
また、以上の工程により製造されたトレンチゲートＴｒでは、先に図１と図２に基づいて説明した実施形態に記載の如く、優れた特徴を有するトレンチゲートＴｒを有するメモリセル部ＭＳを得ることが出来る。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１実施形態に係る半導体装置の平面構造を示す概念図である。
【図２】本発明の第１実施形態に係る半導体装置の断面構造を示す概念図である。
【図３】前記半導体装置の周辺回路部分の平面構造を示す概念図である。
【図４】前記半導体装置の製造方法について説明するもので、半導体基板上にトレンチ分離絶縁膜を形成後、ＳｉＮ膜とサイドウオールを形成した状態を示す断面概念図。
【図５】前記半導体装置の製造方法について説明するもので、ＳｉＮ膜とサイドウオールをマスクとして溝を形成した状態を示す断面概念図。
【図６】前記半導体装置の製造方法について説明するもので、ゲート絶縁膜を形成後、ゲート導電膜と低濃度不純物拡散層を形成した状態を示す断面概念図。
【図７】前記半導体装置の製造方法について説明するもので、サイドウオールと選択エピタキシャル層と層間絶縁層を形成した状態を示す断面概念図。
【図８】前記半導体装置の製造方法について説明するもので、絶縁膜ハードマスクとサイドウオール上の層間絶縁層にコンタクトホールを形成して導電膜を形成した状態を示す断面概念図。
【図９】前記半導体装置の製造方法について説明するもので、前記導電膜をエッチバックしてコンタクトプラグを形成した状態を示す断面概念図。
【図１０】前記半導体装置の製造方法について説明するもので、前記コンタクトプラグ上に層間絶縁膜を形成しビット線コンタクトホールを形成した状態を示す断面概念図。
【図１１】前記半導体装置の製造方法について説明するもので、層間絶縁膜とレジストパターンを積層し、コンタクトホールを形成した状態を示す断面概念図。
【図１２】前記半導体装置の製造方法について説明するもので、導電プラグ引出パッドを形成し層間絶縁膜で覆った状態を示す断面概念図。
【図１３】前記半導体装置の製造方法について説明するもので、層間絶縁膜にコンタクトホールを開口し、下部電極を形成した状態を示す断面概念図。
【図１４】前記半導体装置の製造方法について説明するもので、下部電極上に絶縁膜と上部電極を形成してキャパシタを形成した状態を示す断面概念図。
【図１５】従来のトレンチゲートＴｒの一例の平面構造を示す概念図である。
【図１６】従来のトレンチゲートＴｒの一例の断面構造を示す概念図である。
【図１７】従来のトレンチゲートＴｒの一例の溝形状を示すための平面概念図である。
【図１８】従来のトレンチゲートＴｒの一例の溝形状を示すための断面概念図である。
【符号の説明】
【００３７】
Ｔｒ１、Ｔｒ２  トレンチゲートトランジスタ、
Ｋ    活性領域、
ＭＳ  メモリセル部、
１    半導体基板、
２  トレンチ分離絶縁膜、
３    ドレイン、
４ａ  ソース、
４ｂ  ソース、
６    ビット配線、
７    ワード配線、
８    ゲート電極、
１１、１２    溝、
１７    ゲート絶縁膜、
１８    導体部、
２０    導体部、
２１    サイドウオール、
【図１】
2008078381.tif 000003
【図２】
2008078381.tif 000004
【図３】
2008078381.tif 000005
【図４】
2008078381.tif 000006
【図５】
2008078381.tif 000007
【図６】
2008078381.tif 000008
【図７】
2008078381.tif 000009
【図８】
2008078381.tif 000010
【図９】
2008078381.tif 000011
【図１０】
2008078381.tif 000012
【図１１】
2008078381.tif 000013
【図１２】
2008078381.tif 000014
【図１３】
2008078381.tif 000015
【図１４】
2008078381.tif 000016
【図１５】
2008078381.tif 000017
【図１６】
2008078381.tif 000018
【図１７】
2008078381.tif 000019
【図１８】
2008078381.tif 000020