(57)【要約】【課題】  周波数が高い発振パルスを発生させずに、周波数低い発振パルスで当該高い周波数での動作と同等の動作を行うことができるアナログ・デジタル変換回路、同じく上記の高い周波数に基づきタイミング信号を発生するタイミング信号発生回路、およびこれら回路とを用いた制御装置を提供する。【解決手段】  アナログ・デジタル変換回路１は、周期信号出力回路１１が、Ｎ系列の周期信号を、順次、  [周期信号の１周期（Ｔ）の概略値]÷Ｎ（個）の遅れ時間間隔で生成することで、サンプル周期の間に、Ｎ個のパルス計数装置のうち第１〜第ｊのパルス計数装置（カウンタ１２）に計数値Ｘを、残りのパルス計数装置に計数値（Ｘ−１）をそれぞれ計数させ、デジタル信号発生回路は、Ｎ個のパルス計数装置の計数状態から、サンプル周期でＡ／Ｄ変換するときのＮ倍の分解能で、アナログ信号をデジタル信号に変換することを特徴とする。【選択図】    図１
2008092387.tif 000002
【特許請求の範囲】
【請求項１】
時間変化するアナログ信号を入力し当該アナログ信号をその大きさに対応する周波数のＮ系列の周期信号に置き換えて出力する周期信号出力回路と、
前記Ｎ系列の周期信号のパルス数をそれぞれ計数するＮ個のパルス計数装置と、
前記Ｎ系列の周期信号を入力しこれらの周期信号から、前記アナログ信号の大きさに対応するデジタル信号を、サンプル周期ごとに生成するデジタル信号発生回路と、
を備えたアナログ・デジタル変換回路であって、
前記周期信号出力回路は、前記Ｎ系列の周期信号を、順次、
[周期信号の１周期（Ｔ）の概略値]÷Ｎ（個）
の遅れ時間間隔で生成することで、サンプル周期の間に、前記Ｎ個のパルス計数装置のうち第１〜第ｊのパルス計数装置に計数値Ｘを、残りのパルス計数装置に計数値（Ｘ−１）をそれぞれ計数させ、
前記デジタル信号発生回路は、前記Ｎ個のパルス計数装置の計数状態から、前記サンプル周期でＡ／Ｄ変換するときのＮ倍の分解能で、前記アナログ信号を前記デジタル信号に変換することを特徴とするアナログ・デジタル変換回路。
【請求項２】
前記周期信号出力回路は、Ｎ個の電気信号の大きさを周波数に変換する変換器からなり、これら変換器が周期信号を発生することを特徴とする請求項１に記載のアナログ・デジタル変換回路。
【請求項３】
前記変換器が積分回路からなり、前記変換器が発生する周期信号は、
入力電圧により前記積分回路が動作を開始してから終了するまで、
を一周期とすることを特徴とする請求項２に記載のアナログ・デジタル変換回路。
【請求項４】
周波数のＭ系列の周期信号を出力する周期信号出力回路と、
デジタル信号の大きさに対応する前記Ｍ系列の周期信号を入力し計数値が前記セットした値に達したときに所定信号を出力するＭ個の比較パルス計数装置と、
前記Ｍ個の比較パルス計数装置からＭ個の前記所定信号を入力しこれらの所定信号から、基準周期ごとに、デジタル信号の大きさに対応する時間間隔のタイミング信号を生成する信号生成回路と、
を備えたタイミング信号発生回路であって、
前記Ｍ個の比較パルス計数装置のうち第１〜第ｋのパルス計数装置に計数値を、残りのパルス計数装置に計数値をそれぞれセットし、
前記Ｍ系列の周期信号を、順次、
[周期信号の１周期（Ｔ）の概略値]÷Ｍ（個）
の遅れ時間間隔で入力することで、
前記信号生成回路は、前記Ｍ個のパルス計数装置の出力状態から、１個のパルス計数装置によりタイミング信号を発生するときのＮ倍の精度のタイミング信号を発生することを特徴とするタイミング信号発生回路。
【請求項５】
前記Ｍ個の比較パルス計数装置に前記計数値をセットする分配回路を備えたことを特徴とする請求項に記載のタイミング信号発生回路。
【請求項６】
前記周期信号出力回路は、Ｍ個の、電気信号の大きさを周波数に変換する変換器からなり、これら変換器が周期信号を発生することを特徴とする請求項５に記載のタイミング信号発生回路。
【請求項７】
前記変換器は積分回路からなり、前記変換器が発生する周期信号は、
入力電圧により前記積分回路が動作を開始してから終了するまで、
を一周期とすることを特徴とする請求項４から６の何れかに記載のタイミング信号発生回路。
【請求項８】
請求項１から３の何れかに記載のアナログ・デジタル変換回路と、
請求項４から７の何れかに記載のタイミング信号発生回路と、
デジタル信号処理回路と、
からなる制御装置であって、
前記アナログ・デジタル変換回路は制御対象からのアナログ出力をデジタル化し、
前記デジタル信号処理回路は前記デジタル化した信号をにより処理してデジタルタイミング値を生成し、
前記タイミング信号発生回路は前記デジタルタイミング値に基づき制御用タイミング信号を発生する、
ことを特徴とする制御装置。
【請求項９】
前記アナログ・デジタル変換回路において使用する周期信号出力回路と、前記タイミング信号発生回路において使用する周期信号出力回路とを共用することを特徴とする請求項８に記載の制御装置。
【請求項１０】
前記デジタル信号処理回路は、デジタルフィルタ、またはＰ制御、Ｉ制御、Ｄ制御またはこれらを組み合わせた処理を行うことを特徴とする請求項８または９に記載の制御装置。
【請求項１１】
前記制御対象はスイッチ素子を含む電力変換回路であり、
前記アナログ・デジタル変換回路が前記電力変換回路の出力電圧を入力し、
前記タイミング信号発生回路が前記電力変換回路の前記スイッチ素子にオン・オフのタイミング信号を出力する、
ことを特徴とする請求項８から１０の何れかに記載の制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数が高い発振パルスを発生させずに、周波数低い発振パルスで当該高い周波数での動作と同等の動作を行うことができるアナログ・デジタル変換回路、同じく上記の高い周波数に基づきタイミング信号を発生するタイミング信号発生回路、および前記アナログ・デジタル変換回路と前記タイミング信号発生回路とを用いた制御装置に関する。
【背景技術】
【０００２】
電力変換装置のデジタル制御においては、Ａ／Ｄ変換し、デジタル信号処理回路によるフィルタ処理等の後、前記タイミング信号発生回路によりタイミング信号を発生してこれに基づきトランジスタ等のスイッチング素子のオン・オフ駆動を行っている。デジタル制御においては、Ａ／Ｄ変換に際して、分解能を高くすることで品質が高い制御を行うことができる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、高い周波数の発振パルスを発生できる発振装置は価格が高くなる。たとえば、安価な２５ＭＨｚ程度の発振器を用いて、この発振器出力を逓倍してＧＨｚオーダの発振周波数を得ることも行われているが回路が大掛かりになり、また、必ずしも安価には製造できないという問題がある。
【０００４】
また、アナログ・デジタル変換回路等の発振器で動作する機器は、一般には周波数が高くなるほど消費電力が加速度的に増大するため、経済効率が悪くなったり、放熱等の対処が必要となったりするなどの問題もある。
【０００５】
本発明の目的は、高い発振パルスを発生させずに、低い発振パルスで当該高い発振パルスでの動作と同等の動作を行うことができるアナログ・デジタル変換回路、タイミング信号発生回路、これらを用いた制御装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明のアナログ・デジタル変換回路は、
時間変化するアナログ信号を入力し当該アナログ信号をその大きさに対応する周波数のＮ系列の周期信号に置き換えて出力する周期信号出力回路と、
前記Ｎ系列の周期信号のパルス数をそれぞれ計数するＮ個のパルス計数装置と、
前記Ｎ系列の周期信号を入力しこれらの周期信号から、前記アナログ信号の大きさに対応するデジタル信号を、サンプル周期ごとに生成するデジタル信号発生回路と、
を備え、
前記周期信号出力回路は、前記Ｎ系列の周期信号を、順次、
[周期信号の１周期（Ｔ）の概略値]÷Ｎ（個）
の遅れ時間間隔で生成することで、サンプル周期の間に、前記Ｎ個のパルス計数装置のうち第１〜第ｊのパルス計数装置に計数値Ｘを、残りのパルス計数装置に計数値（Ｘ−１）をそれぞれ計数させ、
前記デジタル信号発生回路は、前記Ｎ個のパルス計数装置の計数状態から、前記サンプル周期でＡ／Ｄ変換するときのＮ倍の分解能で、前記アナログ信号を前記デジタル信号に変換することを特徴とする。
【０００７】
本発明のアナログ・デジタル変換回路では、前記周期信号出力回路を、Ｎ個の電気信号の大きさを周波数に変換する変換器から構成し、これら変換器が周期信号を発生するようにできる。
本発明において、「パルス計数装置」は、典型的にはカウンタであるが、シフトレジスタさらにＣＰＵを含む回路により構成することもできる。
【０００８】
また、本発明において「電気信号の大きさを周波数に変換する変換器」は、電圧制御発振器であるが、変換対象となる電圧・電流値の振幅等を、周波数（具体的には周期パルス）に変できるものであれば、電圧制御発振器には限定されない。
【０００９】
本発明のアナログ・デジタル変換回路では、前記変換器を積分回路から構成し、前記変換器が発生する周期信号が、入力電圧により前記積分回路が動作を開始してから終了するまで（たとえば、積分回路がＣＲ回路であるときは、基準電圧によりキャパシタの充電を開始し、充電電圧がしきい値に達したときに当該キャパシタの充電を終了するとともに放電を開始し、当該充電電圧が初期電圧に戻るまで）、を一周期とするようにできる。
【００１０】
本発明のタイミング信号発生回路は、
周波数のＭ系列の周期信号を出力する周期信号出力回路と、
デジタル信号の大きさに対応する前記Ｍ系列の周期信号を入力し計数値が前記セットした値に達したときに所定信号（フル計数信号）を出力するＭ個の比較パルス計数装置と、
前記Ｍ個の比較パルス計数装置からＭ個の前記所定信号（フル計数信号）を入力しこれらの所定信号から、基準周期ごとに、デジタル信号の大きさに対応する時間間隔のタイミング信号を生成する信号生成回路と、
を備え、
前記Ｍ個の比較パルス計数装置のうち第１〜第ｋのパルス計数装置に計数値を、残りのパルス計数装置に計数値をそれぞれセットし、
前記Ｍ系列の周期信号を、順次、
[周期信号の１周期（Ｔ）の概略値]÷Ｍ（個）
の遅れ時間間隔で入力することで、
前記信号生成回路は、前記Ｍ個のパルス計数装置の出力状態から、１個のパルス計数装置によりタイミング信号を発生するときのＮ倍の精度のタイミング信号を発生することを特徴とする。
【００１１】
本発明のタイミング信号発生回路では、前記Ｍ個の比較パルス計数装置に前記計数値をセットする分配回路を備えることができる。
【００１２】
また、本発明のタイミング信号発生回路では、前記周期信号出力回路を、Ｍ個の、電気信号の大きさを周波数に変換する変換器から構成し、これら変換器が周期信号を発生するように構成できる。
【００１３】
さらに、本発明のタイミング信号発生回路では、前記変換器を積分回路から構成し、前記変換器が発生する周期信号が、入力電圧により前記積分回路が動作を開始してから終了するまで（基準電圧によりキャパシタの充電を開始し、充電電圧がしきい値に達したときに当該キャパシタの充電を終了するとともに放電を開始し、当該充電電圧が初期電圧に戻るまで）を一周期とするようにできる。
【００１４】
本発明の制御装置は、
上記した何れかに記載のアナログ・デジタル変換回路と、
上記した何れかに記載のタイミング信号発生回路と、
デジタル信号処理回路と、
からなり、
前記アナログ・デジタル変換回路は制御対象からのアナログ出力をデジタル化し、
前記デジタル信号処理回路は前記デジタル化した信号をにより処理してデジタルタイミング値を生成し、
前記タイミング信号発生回路は前記デジタルタイミング値に基づき制御用タイミング信号を発生する、
ことを特徴とする。
【００１５】
本発明の制御装置では、前記アナログ・デジタル変換回路において使用する周期信号出力回路と、前記タイミング信号発生回路において使用する周期信号出力回路とを共用することができる。
【００１６】
また、本発明の制御装置では、前記デジタル信号処理回路は、デジタルフィルタ、またはＰ制御、Ｉ制御、Ｄ制御またはこれらを組み合わせた処理を行うことができる。
【００１７】
さらに、本発明の制御装置では、前記制御対象をスイッチ素子を含む電力変換回路から構成し、前記アナログ・デジタル変換回路が前記電力変換回路の出力電圧を入力し、前記タイミング信号発生回路が前記電力変換回路の前記スイッチ素子にオン・オフのタイミング信号を出力するように構成できる。
【発明の効果】
【００１８】
本発明では、高い発振パルスのパルスを発生させずに、低い発振パルスを用いて当該高い発振パルスでの動作と同等の動作を行うことができるので、同等性能の従来のアナログ・デジタル変換回路、タイミング信号発生回路、制御装置に比べて、製造コストの低減、消費電力の低減等が可能となる。
【００１９】
すなわち、本発明のアナログ・デジタル変換回路およびタイミング信号発生回路では、低い周波数の発振パルスを用いてその数倍から数十倍の発振パルスでの動作と同等の高速動作が可能となる。また、本発明の制御装置では、これらを組み合わせて制御装置を構成することで低コストかつ高性能の制御システムを構築できる。
【発明を実施するための最良の形態】
【００２０】
図１は本発明のアナログ・デジタル変換回路の基本的実施形態（第１実施形態）を示す説明図である。図１において、アナログ・デジタル変換回路１は、周期信号出力回路１１と、カウンタ１２と、デジタル信号発生回路１３とを備えている。
周期信号出力回路１１は、時間変化するアナログ信号ＡINを入力し、このアナログ信号ＡINをその大きさに対応する周波数ｆSのＮ系列の周期信号Ｐ1〜ＰNに置き換えて出力する。
【００２１】
カウンタ１２は、Ｎ系列の周期信号Ｐ1〜ＰNのパルス数をそれぞれ計数するＮ個のカウンタＣＮＴＲ1〜ＣＮＴＲNからなる。デジタル信号発生回路１３は、Ｎ系列の周期信号Ｐ1〜ＰNを入力しこれらの周期信号Ｐ1〜ＰNから、アナログ信号ＡINの大きさに対応するデジタル信号ＤOUTを、サンプル周期ＴSMPLごとに生成する。
【００２２】
本発明において、周期信号出力回路１１は、Ｎ系列の周期信号Ｐ1〜ＰNを、順次、
[周期信号Ｐ1〜ＰNの１周期（Ｔ）の概略値]÷Ｎ（個）
の遅れ時間間隔で生成する。たとえば、Ｐ2はＰ1より（１／Ｎ）遅れた信号であり、Ｐ3はＰ2よりさらに（１／Ｎ）遅れた信号である。
【００２３】
これにより、サンプル周期ＴSMPLの間に、Ｎ個のカウンタ１２のうち第１〜第ｊのカウンタＣＮＴＲ1〜ＣＮＴＲjが計数値Ｘを、残りのカウンタが計数値（Ｘ−１）をそれぞれカウントすることになる。ただし、ｊ＝Ｎのときは「残りのカウンタ」は存在しない。すなわち、総てのカウンタＣＮＴＲ1〜ＣＮＴＲNの計数値はＸである。
【００２４】
カウンタＣＮＴＲ1〜ＣＮＴＲNの精度がａビットである場合には、周期信号出力回路１１の出力信号の精度（分解能）は２a×Ｎとなる。すなわち、デジタル信号発生回路１３は、Ｎ個のカウンタ１２（カウンタＣＮＴＲ1〜ＣＮＴＲN）の計数状態から、サンプル周期ＴSMPLでＡ／Ｄ変換するときのＮ倍の精度で、アナログ信号ＡINをデジタル信号（デジタル数値）ＤOUTに変換する。
【００２５】
たとえば、ＣＮＴＲ1〜ＣＮＴＲjの計数値がＸであり、ＣＮＴＲj+1〜ＣＮＴＲNの計数値がＸ−１であるときは、計数値は（Ｘ−１）＋（ｊ／Ｎ）となる。
【００２６】
図２は本発明のアナログ・デジタル変換回路の基本的実施形態（第２実施形態）に示すように、周期信号出力回路１１は、Ｎ個の電圧・周波数変換回路ＶＦ1〜ＶＦNから構成できる。図２では、ＶＦ1がＰ1，Ｐ2，・・・，ＰNの動作開始タイミング信号を生成しているが（図２の点線参照）、次に述べる第３実施形態に示すように動作開始タイミング信号をコントローラが生成するようにもできる。
【００２７】
図３は本発明のアナログ・デジタル変換回路の具体的実施形態（第３実施形態）を示す説明図である。図３において、アナログ・デジタル変換回路１は、周期信号出力回路１１と、カウンタ１２と、デジタル信号発生回路１３と、コントローラ１４を備えている。図３では、カウンタ１２は、ＣＮＴＲ1〜ＣＮＴＲ8により構成されている。本実施形態ではカウンタＣＮＴＲ1〜ＣＮＴＲ8の分解能は５ビットであり、カウンタ１２が８（２3）個のカウンタＣＮＴＲ1〜ＣＮＴＲ8により構成されることから、アナログ・デジタル変換回路１は全体で８ビットの分解能を持っている。
【００２８】
周期信号出力回路１１は、時間変化するアナログ信号として電圧ｅOを入力しこの電圧ｅOをその大きさに対応する周波数ｆSの８系列の周期信号Ｐ1〜Ｐ8に置き換えて出力する。具体的には、周期信号出力回路１１は、電圧制御発振器（ＶＣＯ1〜ＶＣＯN）により構成される。コントローラ１４は、ＶＣＯ1〜ＶＣＯNの動作開始タイミング信号ＳＶ1〜ＳＶ8およびアナログ・デジタル変換回路１の動作周期信号Ｒを生成している。
【００２９】
図４に示すように、周期信号出力回路１１は、８系列の周期信号Ｐ1〜Ｐ8を、順次、
[周期信号Ｐ1〜Ｐ8の１周期（Ｔ）の概略値]÷８（個）
の遅れ時間間隔で生成する。
【００３０】
カウンタＣＮＴＲ1〜ＣＮＴＲ8は、サンプル周期ＴSMPLごとに周期信号Ｐ1〜Ｐ8を入力して計数する。カウンタＣＮＴＲ1〜ＣＮＴＲ8は、サンプル周期ＴSMPLの期間が満了した場合において、カウンタＣＮＴＲ1〜ＣＮＴＲ3の計数値が２２であり、残りのカウンタＣＮＴＲ4〜ＣＮＴＲ8の計数値が２１である場合を示している。
【００３１】
デジタル信号発生回路１３は、サンプル周期ＴSMPLが満了したときの、カウンタＣＮＴＲ1〜ＣＮＴＲNの計数状態から、サンプル周期ＴSMPLでＡ／Ｄ変換するときの８倍の分解能で、電圧ｅOをデジタル信号ＤOUTに変換することができる。デジタル信号発生回路１３は、各カウンタＣＮＴＲ4〜ＣＮＴＲ8の値を合計してデジタル数値を出力することができる。たとえば、上記の例では、ＣＮＴＲ1〜ＣＮＴＲ3の計数値が２２であり、残りのカウンタＣＮＴＲ4〜ＣＮＴＲ8の計数値が２１なので、出力数値を２２×３＋２１×５＝１７１とすることができる。なお、フルカウント値は、全体が８ビットなので２５６である。
【００３２】
本実施形態では、ＶＣＯ1〜ＶＣＯ8はＣＲ回路を備え、ＶＣＯ1〜ＶＣＯ8が発生する周期信号Ｐ1〜Ｐ8は、図５に示すように、入力電圧によりＣ（キャパシタ）の充電を開始し、充電電圧がしきい値に達したときに当該キャパシタＣの充電を終了するとともに放電を開始し、当該充電電圧が初期電圧に戻るまでを一周期としている。
【００３３】
図５により図３のＶＣＯ1〜ＶＣＯ8の動作を説明する。ＶＣＯ1は、コントローラ１４が生成する動作開始タイミング信号ＳＶ1により動作を開始し、入力電圧がしきい値ＶTに達したときにＶＣＯ1は周期信号Ｐ1を生成する。
【００３４】
一方、コントローラ１４は、ＶＣＯ1のＣＲ回路のＣの電圧上昇時の充電電圧ＶT／４，２ＶT／４，３ＶT／４，ＶTおよび電圧下降時の充電電圧３ＶT／４，２ＶT／４，ＶT／４のタイミングを検出している。そして、コントローラ１４は充電電圧がＶT／４，２ＶT／４，３ＶT／４，ＶT，３ＶT／４，２ＶT／４，ＶT／４となるタイミングで動作開始タイミング信号ＳＶ2，ＳＶ3，ＳＶ4，ＳＶ5，ＳＶ6，ＳＶ7，ＳＶ8を生成する（図５ではＳＶ2，ＳＶ3のみを示す）。これらの動作開始タイミング信号によりＶＣＯ2〜ＶＣＯ8が駆動して入力電圧がそれぞれのしきい値ＶTに達したときに周期信号Ｐ2〜Ｐ8（図５ではＰ2，Ｐ3のみを示す）を生成する。なお、ＶＣＯ1〜ＶＣＯ8の電圧上昇は、それぞれの動作時の入力電圧の値に依存する。図５では、ＶＣＯ1〜ＶＣＯ3の電圧上昇の傾きをα1〜α3で示してある。
【００３５】
図６は本発明のアナログ・デジタル変換回路の他の具体的実施形態（第４実施形態）を示す説明図である。図６の周期信号出力回路１１は、１つの電圧制御発振器ＶＣＯと、複数のディレイ回路（ＤＬＹ1〜ＤＬＹ7）により構成されている。電圧制御発振器ＶＣＯの出力は順次ＤＬＹ1〜ＤＬＹ7により遅延されて周期信号Ｐ2〜Ｐ8が生成される。
【００３６】
図７は、本発明のタイミング信号発生回路の基本的実施形態（第１実施形態）を示す説明図である。図７において、タイミング信号発生回路２は、周期信号出力回路２１と、比較カウンタ２２と、信号生成回路２３と、分配回路２４とを備えている。
【００３７】
なお、上記したアナログ・デジタル変換回路では、周期信号として大文字符号「Ｐ」を用いたが、以下のタイミング信号発生回路では周期信号として小文字符号「ｐ」を用る。また、上記したアナログ・デジタル変換回路では、カウンタを大文字「ＣＮＴＲ」で、周波数変換回路を大文字「ＶＦ」で、周波数変換回路を大文字「ＶＣＯ」で表示したが、以下のタイミング信号発生回路ではそれぞれ小文字「ｃｎｔｒ」で、周波数変換回路を大文字「ｖｆ」で、周波数変換回路を大文字「ｖｃｏ」を用いて表示する。
【００３８】
周期信号出力回路２１は、周波数ｆSのＭ系列の周期信号ｐ1〜ｐMを出力する。
比較カウンタ２２は、Ｍ個の比較カウンタｃｎｔｒ1〜ｃｎｔｒMからなり、ｃｎｔｒ1〜ｃｎｔｒMは、デジタル信号ＤINの大きさに対応するＭ系列の周期信号ｐ1〜ｐMを入力し計数値がセットした値に達したときにフルカウント信号を出力する。
【００３９】
信号生成回路２３は、Ｍ個の比較カウンタ２２からＭ個のフルカウント信号ｆｃ1〜ｆｃMを入力しこれらのフルカウント信号ｆｃ1〜ｆｃMから、基準周期ＴREFごとに、デジタル信号ＤINの大きさに対応する時間間隔のタイミング信号ＴOUTを生成する。
【００４０】
分配回路２４は、Ｍ個の比較カウンタに計数値Ｙ，（Ｙ−１）をセットすることができる。分配回路２４が、Ｍ個の比較カウンタ２２のうち第１〜第ｋのカウンタｃｎｔｒ1〜ｃｎｔｒkに計数値Ｙを、残りのカウンタに計数値（Ｙ−１）をそれぞれセットしが場合、Ｍ系列の周期信号ｐ1〜ｐMが、順次、
[周期信号ｐ1〜ｐMの１周期（Ｔ）の概略値]÷Ｍ（個）
の遅れ時間間隔で入力される。信号生成回路２３は、Ｍ個のカウンタ２２（カウンタｃｎｔｒ1〜ｃｎｔｒM）の出力状態から、１個のカウンタによりタイミング信号を発生するときのＮ倍の精度のタイミング信号を発生する。
【００４１】
図８の基本的実施形態（第２実施形態）に示すように、周期信号出力回路２１は、Ｎ個の電圧・周波数変換回路ｖｆ1〜ｖｆNから構成できる。図８では、ｖｆ1がｐ1，ｐ2，・・・，ｐNの動作開始タイミング信号を生成しているが（図８の点線参照）、次に述べる第３実施形態に示すように動作開始タイミング信号をコントローラが生成するようにもできる。
【００４２】
図９は本発明のタイミング信号発生回路の基本的実施形態（第３実施形態）を示す説明図である。図９において、タイミング信号発生回路２は、周期信号出力回路２１と、比較カウンタ２２と、信号生成回路２３と、分配回路２４と、コントローラ２５とを備えている。
【００４３】
図９では、カウンタ２２は、ｃｎｔｒ1〜ｃｎｔｒ8により構成される。本実施形態ではカウンタｃｎｔｒ1〜ｃｎｔｒ8の分解能は５ビットであり、カウンタ２２が８（２3）個のカウンタｃｎｔｒ1〜ｃｎｔｒ8により構成されることから、アナログ・デジタル変換回路１は全体で８ビットの分解能を持っている。
【００４４】
周期信号出力回路２１は、時間変化するアナログ信号として基準電圧ｅrefを入力しこの電圧ｅrefをその大きさに対応する周波数ｆSの８系列の周期信号ｐ1〜ｐ8に置き換えて出力する。具体的には、周期信号出力回路２１は、電圧制御発振器（ｖｃｏ1〜ｖｃｏ8）により構成される。コントローラ２５は、ｖｃｏ1〜ｖｃｏ8の動作開始タイミング信号Ｓ1〜Ｓ8およびタイミング信号発生回路２の動作周期信号Ｒを生成している。
【００４５】
図１０に示すように、周期信号出力回路２１は、８系列の周期信号ｐ1〜ｐ8を、順次、
[周期信号ｐ1〜ｐ8の１周期（Ｔ）の概略値]÷８（個）
の遅れ時間間隔で生成する。
【００４６】
８個のカウンタ２２（カウンタｃｎｔｒ1〜ｃｎｔｒ8）は、サンプル周期ＴSMPLごとに周期信号ｐ1〜ｐ8を入力して計数する。カウンタｃｎｔｒ1〜ｃｎｔｒ8は、サンプル周期ＴSMPLの期間が満了した場合において、８個のカウンタ１２のうちｃｎｔｒ1〜ｃｎｔｒ6の計数値が２２であり、残りのカウンタＣＮＴＲ7，ＣＮＴＲ8の計数値が２１である場合を示している。
【００４７】
カウンタｃｎｔｒ1〜ｃｎｔｒ8は計数値がセットした値に達したときにフルカウント信号を出力する。信号生成回路２３は全てのｃｎｔｒ1〜ｃｎｔｒ8からフルカウント信号を入力するとタイミング信号を出力する。上記の例では、ｃｎｔｒ1〜ｃｎｔｒ6にセットされた値が２２であり、残りのカウンタｃｎｔｒ7，ｃｎｔｒ8にセットされた値が２１なので、信号生成回路２３は、２２×６＋２１×２＝１７４の数値に対応するタイミング信号（たとえばデューティ）を出力することができる。
【００４８】
本実施形態では、ｖｃｏ1〜ｖｃｏ8はＣＲ回路を備え、ｖｃｏ1〜ｖｃｏ8が発生する周期信号ｐ1〜ｐ8は、図１１に示すように、入力電圧によりＣ（キャパシタ）の充電を開始し、充電電圧がしきい値に達したときに当該キャパシタＣの充電を終了するとともに放電を開始し、当該充電電圧が初期電圧に戻るまでを一周期としている。
【００４９】
図１１により図９のｖｃｏ1〜ｖｃｏ8の動作を説明する。ｖｃｏ1は、コントローラ２５が生成する動作開始タイミング信号Ｓ1により動作を開始し、入力電圧がしきい値ＶTに達したときにｖｃｏ1は周期信号ｐ1を生成する。
【００５０】
一方、コントローラ２５は、ｖｃｏ1のＣＲ回路のＣの電圧上昇時の充電電圧ＶT／４，２ＶT／４，３ＶT／４，ＶTおよび電圧下降時の充電電圧３ＶT／４，２ＶT／４，ＶT／４のタイミングを検出している。そして、コントローラ２５は充電電圧がＶT／４，２ＶT／４，３ＶT／４，ＶT，３ＶT／４，２ＶT／４，ＶT／４となるタイミングで動作開始タイミング信号Ｓ2，Ｓ3，Ｓ4，Ｓ5，Ｓ6，Ｓ7，Ｓ8を生成する（図１１ではＶ2，Ｓ3のみを示す）。これらの動作開始タイミング信号によりｖｃｏ2〜ｖｃｏ8が駆動して入力電圧がそれぞれのしきい値ＶTに達したときに周期信号Ｐ2〜Ｐ8（図５ではＰ2，Ｐ3のみを示す）を生成する。なお、ｖｃｏ1〜ｖｃｏ8の電圧上昇は、それぞれの動作時の入力電圧の値に依存する。図１１では、ｖｃｏ1〜ｖｃｏ3の電圧上昇の傾きをβ1〜β3で示してある。
【００５１】
図１２は本発明のタイミング信号発生回路２の他の具体的実施形態（第４実施形態）を示す説明図である。図１２の周期信号出力回路２１は、１つの電圧制御発振器ｖｃｏと、複数のディレイ回路（ｄｌｙ1〜ｄｌｙ7）により構成されている。電圧制御発振器ｖｃｏの出力は順次ｄｌｙ1〜ｄｌｙ7により遅延されて周期信号ｐ2〜ｐ8が生成される。
【００５２】
図１３は本発明の制御装置の基本的実施形態（第１実施形態）を示す説明図である。図１３において、制御装置４は上述したアナログ・デジタル変換回路１と、上述したタイミング信号発生回路２と、デジタル信号処理回路３とからなる。
【００５３】
アナログ・デジタル変換回路１は、制御対象５からのアナログ信号ＡINを入力し、これをデジタル化する。デジタル信号処理回路３はデジタル化した信号にデジタルフィルタ、またはＰ制御、Ｉ制御、Ｄ制御またはこれらを組み合わせた処理を施し、デジタルタイミング値ＱTMNGを生成する。
タイミング信号発生回路２はデジタルタイミング値ＱTMNGに基づき制御用タイミング信号ＴＭＮＧを発生する。
【００５４】
図１４は本発明の制御装置の他の基本的実施形態（第２実施形態）を示す説明図である。図１４では、アナログ・デジタル変換回路１において使用する周期信号出力回路１１と、前記タイミング信号発生回路２において使用する周期信号出力回路２１とが共用されている。
【００５５】
図１５は本発明の制御装置の具体的実施形態（第３実施形態）を示す説明図である。図１５において、制御対象５はスイッチ素子ＳＷを含む電力変換回路であり、入力側に電源６１が接続され、出力側に付加６２が接続されている。アナログ・デジタル変換回路１は、オン・オフ信号生成回路５１を含み、電力変換回路の出力電圧を入力とする。タイミング信号発生回路２は電力変換回路５のスイッチ素子ＳＷにオン・オフのタイミング信号ＴＭＮＧを出力することができる。
【図面の簡単な説明】
【００５６】
【図１】本発明のアナログ・デジタル変換回路の基本的実施形態（第１実施形態）を示す説明図である。
【図２】本発明のアナログ・デジタル変換回路の基本的実施形態（第２実施形態）に示す説明図である。
【図３】本発明のアナログ・デジタル変換回路の具体的実施形態（第３実施形態）を示す説明図である。
【図４】図３の周期信号出力回路が生成する信号のタイミング図である。
【図５】図３の電圧制御発振器の動作を説明図である。
【図６】本発明のアナログ・デジタル変換回路の他の具体的実施形態（第４実施形態）を示す説明図である。
【図７】本発明のタイミング信号発生回路の基本的実施形態（第１実施形態）を示す説明図である。
【図８】本発明のタイミング信号発生回路の基本的実施形態（第２実施形態）を示す説明図である。
【図９】本発明のタイミング信号発生回路の基本的実施形態（第３実施形態）を示す説明図である。
【図１０】図９の周期信号出力回路の出力信号を示すタイミング図である。
【図１１】図９の電圧制御発振器の動作を説明図である。
【図１２】本発明のタイミング信号発生回路の他の具体的実施形態（第４実施形態）を示す説明図である。
【図１３】本発明の制御装置の基本的実施形態（第１実施形態）を示す説明図である。
【図１４】本発明の制御装置の他の基本的実施形態（第２実施形態）を示す説明図である。
【図１５】本発明の制御装置の具体的実施形態（第３実施形態）を示す説明図である。
【符号の説明】
【００５７】
１  アナログ・デジタル変換回路
２  タイミング信号発生回路
３  デジタル信号処理回路
４  制御装置
５  制御対象
１１  周期信号出力回路
１２  カウンタ
１３  デジタル信号発生回路
２１  周期信号出力回路
２２  比較カウンタ
２３  信号生成回路
２４  分配回路
５１  オン・オフ信号生成回路
６１  電源
６２  負荷
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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