(57)【要約】【課題】低ノイズと低消費電力を両立できるアナログ回路、電子機器等の提供。【解決手段】アナログ回路３００は、増幅対象信号の周波数が第１の周波数である第１型のオペアンプＯＰ１を有する第１の回路３１０と、増幅対象信号の周波数が前記第１の周波数よりも低い第２の周波数である第２型のオペアンプＯＰ２を有する第２の回路３２０を含む。第１型のオペアンプＯＰ１の差動部の差動段トランジスタのチャネル幅をＷ１ａとし、チャネル長をＬ１ａとし、差動部に流れるバイアス電流をＩａとし、第２型のオペアンプＯＰ２の差動部の差動段トランジスタのチャネル幅をＷ１ｂとし、チャネル長をＬ１ｂとし、差動部に流れるバイアス電流をＩｂとした場合に、Ｗ１ｂ×Ｌ１ｂ＞Ｗ１ａ×Ｌ１ａ、Ｉａ＞Ｉｂとなる。【選択図】図１
2008124700.tif 000002
【特許請求の範囲】
【請求項１】
増幅対象信号の周波数が第１の周波数である第１型のオペアンプを有する第１の回路と、
増幅対象信号の周波数が前記第１の周波数よりも低い第２の周波数である第２型のオペアンプを有する第２の回路とを含み、
前記第１型のオペアンプの差動部の差動段トランジスタのチャネル幅をＷ１ａとし、チャネル長をＬ１ａとし、前記第１型のオペアンプの差動部に流れるバイアス電流をＩａとし、前記第２型のオペアンプの差動部の差動段トランジスタのチャネル幅をＷ１ｂとし、チャネル長をＬ１ｂとし、前記第２型のオペアンプの差動部に流れるバイアス電流をＩｂとした場合に、Ｗ１ｂ×Ｌ１ｂ＞Ｗ１ａ×Ｌ１ａ、Ｉａ＞Ｉｂであることを特徴とするアナログ回路。
【請求項２】
請求項１において、
前記第１の周波数をｆ１とし、前記第２の周波数をｆ２とし、周波数−ノイズ特性におけるフリッカノイズと熱ノイズのコーナ周波数をｆｃｒとした場合に、前記第１型のオペアンプでは、ｆ１−ｆｃｒ＜ｆｃｒ−ｆ２であり、前記第２型のオペアンプでは、ｆｃｒ−ｆ２＜ｆ１−ｆｃｒであることを特徴とするアナログ回路。
【請求項３】
請求項１又は２において、
所望信号を含む信号に対して所与の周波数の信号をミキシングするミキサを含み、
前記第１の回路は、前記ミキサの前段側に設けられる回路であり、
前記第２の回路は、前記ミキサの後段側に設けられる回路であることを特徴とするアナログ回路。
【請求項４】
請求項３において、
前記第１の回路は、
入力信号を増幅する第１の増幅回路であり、
前記第１の増幅回路が、前記第１型のオペアンプにより構成されていることを特徴とするアナログ回路。
【請求項５】
請求項３又は４において、
前記第２の回路は、
前記ミキサからのミキシング後の信号を増幅する第２の増幅回路又はミキシング後の信号のフィルタ処理を行うフィルタ部であり、
前記第２の増幅回路又は前記フィルタ部が、前記第２型のオペアンプにより構成されていることを特徴とするアナログ回路。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記第２型のオペアンプの差動部の能動負荷段トランジスタのチャネル長をＬ３ｂとした場合に、Ｌ１ｂ＜Ｌ３ｂであることを特徴とするアナログ回路。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記第１型のオペアンプの前記差動段トランジスタのＷＬ比をＲＴ１ａとし、前記第１型のオペアンプの能動負荷段トランジスタのＷＬ比をＲＴ３ａとした場合に、ＲＴ１ａ＞ＲＴ３ａであることを特徴とするアナログ回路。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記第２型のオペアンプの前記差動段トランジスタの実効ゲート電圧をＶｅｆｆとし、ドレイン・ソース間に流れる電流をＩｄｓとし、移動度をμとし、単位面積あたりのゲート容量をＣｏｘとし、ＷＬ比をＲＴ１ｂとし、ボルツマン定数をｋとし、絶対温度をＴとし、電子電荷量をｑとし、プロセス変動パラメータをＰ（Ｐ＞１）とした場合に、Ｐ×（ｋ×Ｔ／ｑ）＞Ｖｅｆｆ＝｛２×Ｉｄｓ／（μ×Ｃｏｘ×ＲＴ１ｂ）｝１／２＞ｋ×Ｔ／ｑの関係を満たす比に、前記ＷＬ比ＲＴ１ｂが設定されていることを特徴とするアナログ回路。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記第２型のオペアンプを構成する素子のうち前記差動段トランジスタの配置領域の面積をＳｄｆとし、前記第２型のオペアンプを構成する素子のうち前記差動段トランジスタ以外の素子の配置領域の面積をＳｒｅとした場合に、Ｓｄｆ＞Ｓｒｅであることを特徴とするアナログ回路。
【請求項１０】
請求項９において、
前記第２型のオペアンプの前記差動段トランジスタは並列接続されたＪ個（Ｊ＞２）のトランジスタにより構成され、前記差動段トランジスタの前記配置領域には、並列接続された前記Ｊ個のトランジスタが配置されることを特徴とするアナログ回路。
【請求項１１】
請求項１０において、
前記第２型のオペアンプの前記能動負荷段トランジスタは並列接続されたＩ個（Ｊ＞Ｉ＞２）のトランジスタにより構成され、
前記差動負荷段トランジスタを構成する前記Ｊ個のトランジスタがＸ方向に沿って並んで配置されると共に、前記Ｊ個のトランジスタのＹ方向側には、前記能動負荷段トランジスタを構成する前記Ｉ個のトランジスタがＸ方向に沿って並んで配置されることを特徴とするアナログ回路。
【請求項１２】
請求項１乃至１１のいずれかにおいて、
前記ミキサは、第３型のオペアンプを含み、
前記第３型のオペアンプの差動部の差動段トランジスタのチャネル幅をＷ１ｃとし、チャネル長をＬ１ｃとし、前記第３型のオペアンプの差動部に流れるバイアス電流をＩｃとした場合に、Ｗ１ｃ×Ｌ１ｃ＞Ｗ１ａ×Ｌ１ａ、Ｉｃ＞Ｉｂであることを特徴とするアナログ回路。
【請求項１３】
請求項１乃至１２のいずれかにおいて、
アナログ基準電圧を供給する基準電圧供給回路を含み、
前記基準電圧供給回路は、
基準電圧用の第１型のオペアンプを有し、前記第１の回路に対してアナログ基準電圧を供給する第１の供給回路と、
基準電圧用の第２型のオペアンプを有し、前記第２の回路に対してアナログ基準電圧を供給する第２の供給回路を含み、
前記基準電圧用の第１型のオペアンプの差動部の差動段トランジスタのチャネル幅をＷ１ｄとし、チャネル長をＬ１ｄとし、前記基準電圧用の第１型のオペアンプの差動部に流れるバイアス電流をＩｄとし、前記基準電圧用の第２型のオペアンプの差動部の差動段トランジスタのチャネル幅をＷ１ｅとし、チャネル長をＬ１ｅとし、前記基準電圧用の第２型のオペアンプの差動部に流れるバイアス電流をＩｅとした場合に、Ｗ１ｅ×Ｌ１ｅ＞Ｗ１ｄ×Ｌ１ｄ、Ｉｄ＞Ｉｅであることを特徴とするアナログ回路。
【請求項１４】
請求項１乃至１３のいずれかにおいて、
前記第１の周波数は、キャリア信号の周波数であり、前記第２の周波数は、前記キャリア信号により搬送される所望信号の周波数であることを特徴とするアナログ回路。
【請求項１５】
請求項１乃至１４のいずれかに記載のアナログ回路と、
前記アナログ回路からの情報に基づいて処理を行う処理部と、
を含むことを特徴とする電子機器。
【請求項１６】
差動部と、
前記差動部の出力ノードに接続される出力部とを含み、
前記差動部は、差動段トランジスタと、能動負荷段トランジスタを含み、
オペアンプを構成する素子のうち前記差動段トランジスタの配置領域の面積をＳｄｆとし、オペアンプを構成する素子のうち前記差動段トランジスタ以外の素子の配置領域の面積をＳｒｅとし、前記差動段トランジスタのチャネル長をＬ１とし、実効ゲート電圧をＶｅｆｆとし、ドレイン・ソース間に流れる電流をＩｄｓとし、移動度をμとし、単位面積あたりのゲート容量をＣｏｘとし、ＷＬ比をＲＴ１とし、前記能動負荷段トランジスタのチャネル長をＬ３とし、ボルツマン定数をｋとし、絶対温度をＴとし、電子電荷量をｑとし、プロセス変動パラメータをＰ（Ｐ＞１）とした場合に、Ｓｄｆ＞Ｓｒｅであり、Ｌ１＜Ｌ３であると共に、Ｐ×（ｋ×Ｔ／ｑ）＞Ｖｅｆｆ＝｛２×Ｉｄｓ／（μ×Ｃｏｘ×ＲＴ１）｝１／２＞ｋ×Ｔ／ｑの関係を満たす比に、前記ＷＬ比ＲＴ１が設定されていることを特徴とするオペアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ回路、電子機器及びオペアンプに関する。
【背景技術】
【０００２】
アナログ回路を構成するトランジスタのノイズには、熱ノイズとフリッカノイズがある。このうち熱ノイズは、高い周波数帯域で支配的なノイズであり、絶対温度に比例する。一方、フリッカノイズは、低い周波数領域で支配的なノイズであり、信号周波数が低くなるにつれてノイズレベルが大きくなる。
【０００３】
一方、電波時計の受信装置やジャイロセンサの検出装置などのアナログ回路では、ミキサ等により周波数の変換が行われる。具体的には、例えばキャリア信号の周波数から所望信号の周波数への変換が行われる。このため、アナログ回路を構成するオペアンプの小振幅増幅の対象となる信号周波数として、高い信号周波数と低い信号周波数が混在する。
【０００４】
ところが、これまでの電波時計の受信装置やジャイロセンサの検出装置などのアナログ回路では、このような信号周波数の違いを考慮したオペアンプの最適なサイジング設計は行われていなかった。また低ノイズと低消費電力の両立に関しても、考慮されていなかった。
【特許文献１】特開平４−２１４０５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、低ノイズと低消費電力を両立できるアナログ回路、電子機器及びオペアンプを提供することにある。
【課題を解決するための手段】
【０００６】
本発明は、増幅対象信号の周波数が第１の周波数である第１型のオペアンプを有する第１の回路と、増幅対象信号の周波数が前記第１の周波数よりも低い第２の周波数である第２型のオペアンプを有する第２の回路とを含み、前記第１型のオペアンプの差動部の差動段トランジスタのチャネル幅をＷ１ａとし、チャネル長をＬ１ａとし、前記第１型のオペアンプの差動部に流れるバイアス電流をＩａとし、前記第２型のオペアンプの差動部の差動段トランジスタのチャネル幅をＷ１ｂとし、チャネル長をＬ１ｂとし、前記第２型のオペアンプの差動部に流れるバイアス電流をＩｂとした場合に、Ｗ１ｂ×Ｌ１ｂ＞Ｗ１ａ×Ｌ１ａ、Ｉａ＞Ｉｂであるアナログ回路に関係する。
【０００７】
本発明によれば、アナログ回路の第１の回路は第１型のオペアンプを含み、第２の回路は第２型のオペアンプを含む。そして第１型のオペアンプの差動段トランジスタのＷＬ積Ｗ１ａ×Ｌ１ａと、第２型のオペアンプの差動段トランジスタのＷＬ積Ｗ１ｂ×Ｌ１ｂの間には、Ｗ１ｂ×Ｌ１ｂ＞Ｗ１ａ×Ｌ１ａの関係が成り立つ。従って、第２型のオペアンプのＷＬ積Ｗ１ｂ×Ｌ１ｂを大きくできるため、第２型のオペアンプのフリッカノイズを低減でき、アナログ回路のＳＮＲ（Signal-to-Nose Ratio）を向上できる。一方、第１型のオペアンプのＷＬ積Ｗ１ａ×Ｌ１ａについては小さくできるため、第１型のオペアンプの回路面積が無駄に大きくなる事態を防止でき、アナログ回路の小規模化を図れる。
【０００８】
また第１型のオペアンプの差動部のバイアス電流Ｉａと第２型のオペアンプの差動部のバイアス電流Ｉｂの間には、Ｉａ＞Ｉｂの関係が成り立つ。従って、第１型オペアンプのバイアス電流Ｉａを大きくできるため、第１型のオペアンプの熱ノイズを低減でき、アナログ回路のＳＮＲを向上できる。一方、第２型のオペアンプのバイアス電流Ｉｂについては小さくできるため、第２型のオペアンプの消費電流が無駄に大きくなる事態を防止でき、アナログ回路の低消費電力化を図れる。
【０００９】
また本発明では、前記第１の周波数をｆ１とし、前記第２の周波数をｆ２とし、周波数−ノイズ特性におけるフリッカノイズと熱ノイズのコーナ周波数をｆｃｒとした場合に、前記第１型のオペアンプでは、ｆ１−ｆｃｒ＜ｆｃｒ−ｆ２であり、前記第２型のオペアンプでは、ｆｃｒ−ｆ２＜ｆ１−ｆｃｒであってもよい。
【００１０】
このようにｆ１−ｆｃｒ＜ｆｃｒ−ｆ２の関係が成り立てば、周波数ｆ１側にコーナ周波数ｆｃｒを近づけることができ、オペアンプの低ノイズ化と低消費電力化を両立できる。またｆｃｒ−ｆ２＜ｆ１−ｆｃｒの関係が成り立てば、周波数ｆ２側にコーナ周波数ｆｃｒを近づけることができ、オペアンプの低ノイズ化と小面積化を両立できる。
【００１１】
また本発明では、所望信号を含む信号に対して所与の周波数の信号をミキシングするミキサを含み、前記第１の回路は、前記ミキサの前段側に設けられる回路であり、前記第２の回路は、前記ミキサの後段側に設けられる回路であってもよい。
【００１２】
このようなミキサを設けると、ミキサの前段側の第１の回路での信号周波数とミキサの後段側の第２の回路での信号周波数が異なるようになる。この場合にも本発明によれば、ミキサの前段側と後段側で第１型のオペアンプと第２型のオペアンプを使い分けることで、低ノイズ化と低消費電力化を両立できる。
【００１３】
また本発明では、前記第１の回路は、入力信号を増幅する第１の増幅回路であり、前記第１の増幅回路が、前記第１型のオペアンプにより構成されてもよい。
【００１４】
このようにすれば、第１の増幅回路での熱ノイズを低減でき、アナログ回路のノイズを低減できる。
【００１５】
また本発明では、前記第２の回路は、前記ミキサからのミキシング後の信号を増幅する第２の増幅回路又はミキシング後の信号のフィルタ処理を行うフィルタ部であり、前記第２の増幅回路又は前記フィルタ部が、前記第２型のオペアンプにより構成されてもよい。
【００１６】
このようにすれば、第２の増幅回路又はフィルタ部でのフリッカノイズを低減でき、アナログ回路のノイズを低減できる。
【００１７】
また本発明では、前記第２型のオペアンプの差動部の能動負荷段トランジスタのチャネル長をＬ３ｂとした場合に、Ｌ１ｂ＜Ｌ３ｂであってもよい。
【００１８】
このようにすれば、第２型のオペアンプでのフリッカノイズを更に低減できる。
【００１９】
また本発明では、前記第１型のオペアンプの前記差動段トランジスタのＷＬ比をＲＴ１ａとし、前記第１型のオペアンプの能動負荷段トランジスタのＷＬ比をＲＴ３ａとした場合に、ＲＴ１ａ＞ＲＴ３ａであってもよい。
【００２０】
このようにすれば、第１型のオペアンプでの熱ノイズを更に低減できる。
【００２１】
また本発明では、前記第２型のオペアンプの前記差動段トランジスタの実効ゲート電圧をＶｅｆｆとし、ドレイン・ソース間に流れる電流をＩｄｓとし、移動度をμとし、単位面積あたりのゲート容量をＣｏｘとし、ＷＬ比をＲＴ１ｂとし、ボルツマン定数をｋとし、絶対温度をＴとし、電子電荷量をｑとし、プロセス変動パラメータをＰ（Ｐ＞１）とした場合に、Ｐ×（ｋ×Ｔ／ｑ）＞Ｖｅｆｆ＝｛２×Ｉｄｓ／（μ×Ｃｏｘ×ＲＴ１ｂ）｝１／２＞ｋ×Ｔ／ｑの関係を満たす比に、前記ＷＬ比ＲＴ１ｂが設定されていてもよい。
【００２２】
このようにすれば、第２型のオペアンプの差動段トランジスタが弱反転領域や弱反転領域と強反転領域の境界で動作するのを防止できるため、ＷＬ比ＲＴ１ｂを大きくしすぎることによるフリッカノイズの増加を最小限に抑えることができる。
【００２３】
また本発明では、前記第２型のオペアンプを構成する素子のうち前記差動段トランジスタの配置領域の面積をＳｄｆとし、前記第２型のオペアンプを構成する素子のうち前記差動段トランジスタ以外の素子の配置領域の面積をＳｒｅとした場合に、Ｓｄｆ＞Ｓｒｅであってもよい。
【００２４】
このようにすれば、ＷＬ積が大きな差動段トランジスタを、Ｓｄｆの面積の配置領域に配置することができ、フリッカノイズを低減できる。
【００２５】
また本発明では、前記第２型のオペアンプの前記差動段トランジスタは並列接続されたＪ個（Ｊ＞２）のトランジスタにより構成され、前記差動段トランジスタの前記配置領域には、並列接続された前記Ｊ個のトランジスタが配置されてもよい。
【００２６】
このようにすれば、差動段トランジスタのＷＬ積を大きくしながらＷＬ比も大きくできるようになり、フリッカノイズを効率的に低減できる。
【００２７】
また本発明では、前記第２型のオペアンプの前記能動負荷段トランジスタは並列接続されたＩ個（Ｊ＞Ｉ＞２）のトランジスタにより構成され、前記差動負荷段トランジスタを構成する前記Ｊ個のトランジスタがＸ方向に沿って並んで配置されると共に、前記Ｊ個のトランジスタのＹ方向側には、前記能動負荷段トランジスタを構成する前記Ｉ個のトランジスタがＸ方向に沿って並んで配置されてもよい。
【００２８】
このようにすれば、差動段トランジスタを構成するＪ個のトランジスタや能動負荷段トランジスタを構成するＩ個のトランジスタを、効率良く対称配置できるため、レイアウト効率を向上できる。
【００２９】
また本発明では、前記ミキサは、第３型のオペアンプを含み、前記第３型のオペアンプの差動部の差動段トランジスタのチャネル幅をＷ１ｃとし、チャネル長をＬ１ｃとし、前記第３型のオペアンプの差動部に流れるバイアス電流をＩｃとした場合に、Ｗ１ｃ×Ｌ１ｃ＞Ｗ１ａ×Ｌ１ａ、Ｉｃ＞Ｉｂであってもよい。
【００３０】
このようにＷ１ｃ×Ｌ１ｃ＞Ｗ１ａ×Ｌ１ａの関係が成り立てば、第３型のオペアンプのＷＬ積Ｗ１ｃ×Ｌ１ｃを大きくできるため、第３型のオペアンプのフリッカノイズを低減できる。またＩｃ＞Ｉｂの関係が成り立てば、第３型のオペアンプのバイアス電流Ｉｃを大きくできるため、第３型のオペアンプの熱ノイズを低減できる。これらによりアナログ回路のＳＮＲを向上できる。
【００３１】
また本発明では、アナログ基準電圧を供給する基準電圧供給回路を含み、前記基準電圧供給回路は、基準電圧用の第１型のオペアンプを有し、前記第１の回路に対してアナログ基準電圧を供給する第１の供給回路と、基準電圧用の第２型のオペアンプを有し、前記第２の回路に対してアナログ基準電圧を供給する第２の供給回路を含み、前記基準電圧用の第１型のオペアンプの差動部の差動段トランジスタのチャネル幅をＷ１ｄとし、チャネル長をＬ１ｄとし、前記基準電圧用の第１型のオペアンプの差動部に流れるバイアス電流をＩｄとし、前記基準電圧用の第２型のオペアンプの差動部の差動段トランジスタのチャネル幅をＷ１ｅとし、チャネル長をＬ１ｅとし、前記基準電圧用の第２型のオペアンプの差動部に流れるバイアス電流をＩｅとした場合に、Ｗ１ｅ×Ｌ１ｅ＞Ｗ１ｄ×Ｌ１ｄ、Ｉｄ＞Ｉｅであってもよい。
【００３２】
このようにＩｄ＞Ｉｅの関係が成り立てば、第１の供給回路から供給されるアナログ基準電圧に重畳される熱ノイズを最小限に抑えることができ、アナログ回路の第１の回路での熱ノイズの増加を防止をできる。またＷ１ｅ×Ｌ１ｅ＞Ｗ１ｄ×Ｌ１ｄの関係が成り立てば、第２の供給回路から供給されるアナログ基準電圧に重畳されるフリッカノイズを最小限に抑えることができ、アナログ回路の第２の回路でのフリッカノイズの増加を防止できる。
【００３３】
また本発明では、前記第１の周波数は、キャリア信号の周波数であり、前記第２の周波数は、前記キャリア信号により搬送される所望信号の周波数であってもよい。
【００３４】
また本発明は、上記のいずれかに記載のアナログ回路と、前記アナログ回路からの情報に基づいて処理を行う処理部とを含む電子機器に関係する。
【００３５】
また本発明は、差動部と、前記差動部の出力ノードに接続される出力部とを含み、前記差動部は、差動段トランジスタと、能動負荷段トランジスタを含み、オペアンプを構成する素子のうち前記差動段トランジスタの配置領域の面積をＳｄｆとし、オペアンプを構成する素子のうち前記差動段トランジスタ以外の素子の配置領域の面積をＳｒｅとし、前記差動段トランジスタのチャネル長をＬ１とし、実効ゲート電圧をＶｅｆｆとし、ドレイン・ソース間に流れる電流をＩｄｓとし、移動度をμとし、単位面積あたりのゲート容量をＣｏｘとし、ＷＬ比をＲＴ１とし、前記能動負荷段トランジスタのチャネル長をＬ３とし、ボルツマン定数をｋとし、絶対温度をＴとし、電子電荷量をｑとし、プロセス変動パラメータをＰ（Ｐ＞１）とした場合に、Ｓｄｆ＞Ｓｒｅであり、Ｌ１＜Ｌ３であると共に、Ｐ×（ｋ×Ｔ／ｑ）＞Ｖｅｆｆ＝｛２×Ｉｄｓ／（μ×Ｃｏｘ×ＲＴ１）｝１／２＞ｋ×Ｔ／ｑの関係を満たす比に、前記ＷＬ比ＲＴ１が設定されているオペアンプに関係する。
【００３６】
本発明では、Ｓｄｆ＞Ｓｒｅが成り立つため、ＷＬ積が大きな差動段トランジスタを、Ｓｄｆの面積の配置領域に配置することができ、フリッカノイズを低減できる。またＬ１＜Ｌ３とすることで、フリッカノイズを更に低減できる。そして、Ｓｄｆ＞Ｓｒｅ、Ｌ１＜Ｌ３の関係を成り立たせるためには、ＷＬ比ＲＴ１を大きくすることが効率的である。しかしながら、ＷＬ比ＲＴ１を大きくしすぎると、差動段トランジスタが弱反転領域で動作してしまい、かえってフリッカノイズが増加するおそれがある。この点、本発明では、実効ゲート電圧がＰ×（ｋ×Ｔ／ｑ）Ｖｅｆｆ＞ｋ×Ｔ／ｑになるようにＷＬ比ＲＴ１が設定される。このようにすれば、第２型のオペアンプの差動段トランジスタが弱反転領域や弱反転領域と強反転領域の境界で動作するのを防止できるため、ＷＬ比ＲＴ１を大きくしすぎることによるフリッカノイズの増加を最小限に抑えることができる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。例えば以下では、本発明が適用されるアナログ回路として電波時計の受信装置やジャイロセンサの検出装置を例にとり説明するが、本発明はこれに限定されない。
【００３８】
１．アナログ回路の構成
図１に本実施形態のアナログ回路（アナログフロントエンド回路）３００の構成例を示す。このアナログ回路３００は、第１の回路３１０と第２の回路３２０を含む。
【００３９】
ここで第１の回路３１０は、増幅対象信号（オペアンプの小信号増幅の対象となる信号）の周波数が第１の周波数である第１型のオペアンプＯＰ１を含む。即ち第１の回路３１０は、少なくとも１つの第１型のオペアンプＯＰ１により構成される。
【００４０】
また第２の回路３２０は、増幅対象信号の周波数が第１の周波数よりも低い第２の周波数である第２型のオペアンプＯＰ２を含む。即ち第２の回路３２０は、少なくとも１つの第２型のオペアンプＯＰ２により構成される。
【００４１】
例えば第１の回路３１０には、アンテナ、センサ等からの第１の周波数の入力信号（受信信号、センサ信号）が入力される。第１の回路３１０は、例えば増幅回路を含み、この増幅回路は、第１型のオペアンプＯＰ１により入力信号の増幅を行う。この場合、増幅対象信号である入力信号（キャリア信号）は、高い第１の周波数の信号となる。
【００４２】
第１の回路３１０と第２の回路３２０の間には、ミキサ（周波数変換回路）３２２を設けることができる。即ち第１の回路３１０は、ミキサ３２２の前段側に設けられる回路とすることができ、第２の回路３２０は、ミキサ３２２の後段側に設けられる回路とすることができる。そしてミキサ３２２は、所望信号を含む信号に対して所与の周波数の信号（例えば局周波数信号、同期信号）をミキシングする。
【００４３】
第２の回路３２０には、ミキサ３２２によるミキシング（周波数変換）により第２の周波数に変換された信号が入力される。第２の回路３２０の増幅回路、フィルタ部又は出力回路は、増幅対象信号である第２の周波数の信号についての小振幅増幅を行う。
【００４４】
第１型のオペアンプＯＰ１は、例えば第２型のオペアンプＯＰ２に比べて第１の周波数（例えばキャリア周波数、変調周波数、共振周波数）での熱ノイズが低いオペアンプとなっている。一方、第２型のオペアンプＯＰ２は、第１型のオペアンプＯＰ１に比べて第２の周波数（例えばキャリア信号により搬送される所望信号の周波数、所望信号の周波数帯域の最大周波数）でのフリッカノイズが低いオペアンプとなっている。
【００４５】
具体的には、第１型のオペアンプＯＰ１の信号周波数である第１の周波数（例えば数十ＫＨｚ〜数百ＫＨｚ）をｆ１とし、第２型のオペアンプＯＰ２の信号周波数である第２の周波数（例えば数Ｈｚ〜数百Ｈｚ）をｆ２とし、フリッカノイズと熱ノイズのコーナ周波数をｆｃｒとしたとする。この場合に、第１型のオペアンプＯＰ１では、例えばｆ１−ｆｃｒ＜ｆｃｒ−ｆ２の関係が成り立つようになっている。即ちコーナ周波数ｆｃｒの近傍の周波数にｆ１が設定されるように、第１型のオペアンプＯＰ１のサイジングが行われる。また第２型のオペアンプＯＰ２では、例えばｆｃｒ−ｆ２＜ｆ１−ｆｃｒの関係が成り立つようになっている。即ちコーナ周波数ｆｃｒの近傍の周波数にｆ２が設定されるように、第２型のオペアンプＯＰ２のサイジングが行われる。
【００４６】
また、第１型のオペアンプＯＰ１の差動部の差動段トランジスタのチャネル幅をＷ１ａとし、チャネル長をＬ１ａとし、差動部に流れるバイアス電流（電流値）をＩａとしたとする。また第２型のオペアンプＯＰ２の差動部の差動段トランジスタのチャネル幅をＷ１ｂとし、チャネル長をＬ１ｂとし、差動部に流れるバイアス電流をＩｂとしたとする。この場合に、例えばＷ１ｂ×Ｌ１ｂ＞Ｗ１ａ×Ｌ１ａ、Ｉａ＞Ｉｂの関係が成り立つようになっている。
【００４７】
なお第１の回路３１０と第２の回路３２０の間にミキサ３２２（周波数変換回路）を設けた場合には、このミキサ３２２は例えば第３型のオペアンプＯＰ３を含むことができる。この第３型のオペアンプＯＰ３は、第２型のオペアンプＯＰ２（或いはＯＰ１）に比べて周波数ｆ１での熱ノイズが低く、第１型のオペアンプＯＰ１（或いはＯＰ２）に比べて周波数ｆ２でのフリッカノイズが低いオペアンプとなっている。例えば第３型のオペアンプＯＰ３の差動部の差動段トランジスタのチャネル幅をＷ１ｃとし、チャネル長をＬ１ｃとし、差動部に流れるバイアス電流をＩｃとした場合に、Ｗ１ｃ×Ｌ１ｃ＞Ｗ１ａ×Ｌ１ａ、Ｉｃ＞Ｉｂの関係が成り立つ。或いはＷ１ｃ×Ｌ１ｃ＞Ｗ１ｂ×Ｌ１ｂ、Ｉｃ＞Ｉａの関係が成り立ってもよい。
【００４８】
図２、図３にアナログ回路３００の例として電波時計の受信装置の構成例を示す。なお受信装置は図２、図３の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００４９】
図２の受信装置はダイレクトコンバージョン方式の例である。現在、各国（日本、ドイツ、イギリス等）において、時刻データであるタイムコード入りの長波標準電波が送出されている。日本では、２つの送信所から、タイムコードで振幅変調された４０ＫＨｚ及び６０ＫＨｚの長波標準電波が送出されている。即ち６０秒を１サイクルとして時刻データがバイナリデータとして送出される。電波時計は、このようなタイムコードの電波を受信し、計時回路の時刻データを修正する。このため電波時計の受信装置は、受信した電波を検波及び復調することで、所望の周波数の信号を抽出して、タイムコードを取得する。
【００５０】
具体的には図２において、バーアンテナ等で構成されるアンテナ３３０が長波標準電波を受信し、受信された電波は電気信号に変換されて出力される。増幅回路（ＲＦ増幅回路）３３２は、アンテナ３３０からの信号を増幅して出力する。フィルタ部３３４は、例えばハイパスフィルタの周波数特性を有し、増幅回路３３２からの信号のフィルタ処理を行う。
【００５１】
ミキサ（周波数変換回路）３３６は、フィルタ部３３４からの信号に対して、局部発振回路３４４からの局部発振周波数の信号をミキシングすることで、直接にベースバンド信号（数Ｈｚ)に変換するダイレクトコンバージョンを行う。
【００５２】
増幅回路３３８は、ミキサ３３６からの信号を増幅する。フィルタ部３４０は、例えばローパスフィルタの周波数特性を有し、増幅回路３３８からの信号のフィルタ処理を行う。復調部３４２は、フィルタ部３４０からの信号の復調を行い、復調により得られたタイムコードを出力する。電波時計では、このタイムコードにより時刻データの修正が行われる。
【００５３】
図３の受信装置はスーパーヘテロダイン方式の例である。増幅回路３５２はアンテナ３５０からの信号を増幅する。フィルタ部３５４は、例えばバンドパスフィルタの周波数特性を有し、増幅回路３５２からの信号のフィルタ処理を行う。
【００５４】
ミキサ３５６は、フィルタ部３５４からの信号に対して、局部発振回路３６４からの局部発振周波数の信号をミキシングすることで、中間周波数（数百Ｈｚ）の信号を生成するスーパーヘテロダイン方式の変換を行う。
【００５５】
フィルタ部３５８は、例えばバンドパスフィルタの周波数特性を有し、ミキサ３５６からの信号に対して中間周波数を中心とした所定範囲の周波数成分を通過させて、範囲外の周波数成分を遮断する。検波回路３６０は、フィルタ部３５８からの信号の検波（例えば包絡線検波）を行う。復調部３６２は、検波回路３６０からの検波信号の復調を行い、復調により得られたタイムコードを出力する。
【００５６】
そして図２では、例えば増幅回路３３２（第１の増幅回路）やフィルタ部３３４が図１の第１の回路３１０になり、この増幅回路３３２やフィルタ部３３４を第１型のオペアンプＯＰ１により構成することができる。
【００５７】
また図２では、例えば増幅回路３３８（第２の増幅回路）やフィルタ部３４０が図１の第２の回路３２０になり、この増幅回路３３８やフィルタ部３４０を、第２型のオペアンプＯＰ２により構成することができる。
【００５８】
また図３では、例えば増幅回路３５２やフィルタ部３５４が図１の第１の回路３１０になり、この増幅回路３５２やフィルタ部３５４を、第１型のオペアンプＯＰ１により構成することができる。
【００５９】
また図３では、例えばフィルタ部３５８や検波回路３６０が図１の第２の回路３２０になり、このフィルタ部３５８や検波回路３６０を、第２型のオペアンプＯＰ２により構成することができる。
【００６０】
なお本実施形態の手法を適用できるアナログ回路３００は、図２、図３のような電波時計の受信装置に限定されない。例えば赤外線リモコンにおける受信装置に適用したり、後述するジャイロセンサなどの各種センサの検出装置に適用してもよい。
【００６１】
２．低ノイズ化手法
２．１  ノイズ解析
図４（Ａ）に本実施形態で使用されるオペアンプの構成例を示す。このオペアンプは差動部２００と出力部２１０を含む。
【００６２】
差動部２００は、差動段トランジスタＭ１、Ｍ２と能動負荷段トランジスタＭ３、Ｍ４を含む。またバイアス段トランジスタＭ５を含む。差動段トランジスタＭ１、Ｍ２は、ノードＮ１とノードＮ２、Ｎ３との間に設けられ、そのゲートに差動の入力信号ＩＭ、ＩＰが入力される。能動負荷段Ｍ３、Ｍ４は、ノードＮ２、Ｎ３とＡＧＮＤ（第１の電源）との間に設けられ、そのゲートにノードＮ２が接続される。バイアス段トランジスタＭ５は、ＶＤＤ（第２の電源）とノードＮ１との間に設けられる。このバイアス段トランジスタＭ５のゲートには、トランジスタＭ８及び電流源ＩＳにより構成されるバイアス回路２１２のバイアスノードＮ４が接続される。これにより、バイアス回路２１２のバイアス電流ＩＢＳに応じたバイアス電流ＩＢＤが差動部２００に流れる。
【００６３】
出力部２１０は、ＶＤＤとＡＧＮＤの間に設けられる駆動段トランジスタＭ６とバイアス段トランジスタＭ７を含む。駆動段トランジスタＭ６のゲートには差動部２００の出力ノードＮ３が接続され、バイアス段トランジスタＭ７のゲートにはバイアスノードＮ４が接続される。またノードＮ３、Ｎ５間には位相補償用キャパシタＣＦや抵抗ＲＦが設けられる。
【００６４】
なお本実施形態のオペアンプの構成は図４（Ａ）に限定されない。例えば図４（Ａ）では差動段トランジスタＭ１、Ｍ２やバイアス段トランジスタＭ５がＰ型トランジスタであり、能動負荷段トランジスタＭ３、Ｍ４がＮ型トランジスタである場合の例を示しているが、Ｍ１、Ｍ２、Ｍ５がＮ型トランジスタとなり、Ｍ３、Ｍ４がＰ型トランジスタとなる構成であってもよい。また図４（Ａ）の素子（トランジスタ、キャパシタ）の一部を省略したり、他の素子を追加するなどの変形実施も可能である。
【００６５】
次に図４（Ａ）のオペアンプのノイズ解析について説明する。図４（Ｂ）にトランジスタ単体の小信号振幅の等価回路を示す。ノイズはＶ２の単位（Ｖ２／Ｈｚ）で扱われるため、図４（Ｂ）の等価回路もＶ２の単位で扱うことにする。図４（Ｂ）の等価回路では、トランジスタの入力換算ノイズ（ゲート換算ノイズ）を計算するために、トランジスタのゲートにノイズＳｖｇ＝Ｖｎ２の電圧源が設けられている。またドレイン・ソース間には、ｇｍ２（Ｖｇｓ２＋Ｖｎ２）の電流源や１／ｇｄｓ２の抵抗が設けられている。
【００６６】
図５（Ａ）に示すようにノイズにはフリッカノイズ（１／ｆノイズ）と熱ノイズがある。フリッカノイズは、ゲート酸化膜とシリコン基板の界面にあるダングリングボンドに電子が捕獲・放出されることで生じるノイズであり、周波数が低くなるほど大きくなる。一方、熱ノイズは、トランジスタのチャネル領域を抵抗と見なした場合に、電子のランダムな動きにより生じるノイズであり、絶対温度に比例する。
【００６７】
図４（Ｂ）の入力換算ノイズの等価回路において、フリッカノイズ、熱ノイズは、各々、下式（１）（２）のように求められる。
【００６８】
【数１】
2008124700.tif 000003
【００６９】
上式（１）において、Ｃｏｘはトランジスタの単位面積あたりのゲート容量、Ｗはチャネル幅、Ｌはチャネル長、ｆは周波数、Ｋは製造プロセスに依存したフリッカノイズの定数である。また上式（２）において、ｇｍはトランス（相互）コンダクタンス、ｋはボルツマン定数、Ｔは絶対温度である。
【００７０】
本実施形態では、図４（Ａ）のオペアンプの回路を図４（Ｂ）の等価回路で置換して、伝達関数を算出する。その際に、オペアンプの全トランジスタのサイズ（Ｗ、Ｌ）、ノイズレベル、ドレイン・ソース間電流が同じであると仮定し、数値解析により全体の９９パーセントを占める上位の項だけを導き出す。すると、オペアンプのノイズＳｖｇ（ノイズスペクトラム）は下式（３）のように求められる。
【００７１】
【数２】
2008124700.tif 000004
【００７２】
上式（３）において、Ｖｎ１、Ｖｎ２、Ｖｎ３、Ｖｎ４は、図４（Ａ）のトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のゲート・ノイズ電圧であり、ｇｍ１、ｇｍ２、ｇｍ３、ｇｍ４は、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のトランスコンダクタンスである。
【００７３】
上式（３）の数値解析の結果から明らかなように、オペアンプのノイズＳｖｇは、図４（Ａ）の差動部２００の差動段トランジスタＭ１、Ｍ２と能動負荷段トランジスタＭ３、Ｍ４のノイズにより、全体のほとんどが占められていることが理解される。従って、オペアンプのサイジングの際には、これらのトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４についてのチャネル幅Ｗ、チャネル長Ｌの適正化を図ればよい。
【００７４】
まず、フリッカノイズについて解析する。フリッカノイズについてのゲート・ノイズ電圧Ｖｎ１、Ｖｎ２、Ｖｎ３、Ｖｎ４は、上式（１）より下式（４）（５）（６）（７）のように求められる。
【００７５】
【数３】
2008124700.tif 000005
【００７６】
上式（４）〜（７）において、Ｗ１、Ｌ１は差動段トランジスタＭ１、Ｍ２のチャネル幅、チャネル長であり、Ｗ３、Ｌ３は能動負荷段トランジスタＭ３、Ｍ４のチャネル幅、チャネル長である。ここでＭ２のチャネル幅Ｗ２、チャネル長Ｌ２は、Ｍ１のＷ１、Ｌ１と同じであり、Ｍ４のチャネル幅Ｗ４、チャネル長Ｌ４は、Ｍ３のＷ３、Ｌ３と同じであるとしている。またＫｐ，Ｋｎは、Ｐ型トランジスタ、Ｎ型トランジスタのプロセス依存定数である。
【００７７】
また差動段トランジスタＭ１、Ｍ２のトランスコンダクタンスｇｍ１（＝ｇｍ２）、能動負荷段トランジスタＭ３、Ｍ４のトランスコンダクタンスｇｍ３（＝ｇｍ４）は、下式（８）（９）のように求められる。
【００７８】
【数４】
2008124700.tif 000006
【００７９】
上式（８）（９）において、μｐ、μｎはＰ型トランジスタ、Ｎ型トランジスタの移動度であり、Ｉｄｓはトランジスタのドレイン・ソース間電流であり、全てのトランジスタＭ１〜Ｍ４においてＩｄｓは同じであるとしている。
【００８０】
上式（４）〜（９）を上式（３）に代入することで、オペアンプのフリッカノイズＳｖｇＦｌｃは下式（１０）のように求められる。
【００８１】
【数５】
2008124700.tif 000007
【００８２】
次に、熱ノイズについて解析する。熱ノイズについてのゲート・ノイズ電圧Ｖｎ１、Ｖｎ２、Ｖｎ３、Ｖｎ４は、上式（２）より下式（１１）（１２）（１３）（１４）のように求められる。
【００８３】
【数６】
2008124700.tif 000008
【００８４】
上式（１１）〜（１４）を上式（３）に代入すると、オペアンプの熱ノイズＳｖｇＴｈｍは下式（１５）のようになる。
【００８５】
【数７】
2008124700.tif 000009
【００８６】
上式（１５）に上式（８）（９）を代入することで、オペアンプの熱ノイズＳｖｇＴｈｍは下式（１６）のように求められる。
【００８７】
【数８】
2008124700.tif 000010
【００８８】
フリッカノイズＳｖｇＦｌｃに関する上式（１０）や熱ノイズＳｖｇＴｈｍに関する上式（１６）において、自然界で決定される定数や、プロセスのみに依存する定数を排除すると、Ｗ１、Ｗ３、Ｌ１、Ｌ３、Ｉｄｓが、設計上管理できる変数になる。従って上式（１０）より、フリッカノイズＳｖｇＦｌｃを低減するためには、下記が成り立つ。
（Ｐ１）差動段トランジスタＭ１、Ｍ２のＷＬ積Ｗ１×Ｌ１（ゲート面積）をできるだけ大きくする。これにより上式（１０）の第１項が小さくなり、ＳｖｇＦｌｃが小さくなる。
（Ｐ２）Ｌ１／Ｌ３の比率をなるべく小さくする。即ち例えばＬ１＜Ｌ３とする。これにより、上式（１０）の第２項が小さくなり、ＳｖｇＦｌｃが小さくなる。また結果的に、能動負荷段トランジスタＭ３、Ｍ４のＷＬ積Ｗ３×Ｌ３も大きくなる。
（Ｐ３）フリッカノイズＳｖｇＦｌｃはＩｄｓには依存しない。従って、フリッカノイズだけを考慮するならば、Ｉｄｓを小さくすることで、低消費電力化を図れる。
【００８９】
以上より、フリッカノイズＳｖｇＦｌｃの低減と低消費電力化を両立するためには、差動段トランジスタのＷＬ積Ｗ１×Ｌ１を大きくすると共に、差動部に流れるバイアス電流ＩＢＤ（Ｉｄｓ）を小さくすればよいことがわかる。
【００９０】
また上式（１６）より、熱ノイズＳｖｇＴｈｍを低減するためには、下記が成り立つ。
（Ｑ１）電流Ｉｄｓ（ＩＢＤ）をできるだけ大きくする。これにより上式（１６）の第１項及び第２項が小さくなり、ＳｖｇＴｈｍが小さくなる。
（Ｑ２）差動段トランジスタＭ１、Ｍ２のＷＬ比ＲＴ１＝Ｗ１／Ｌ１をできるだけ大きくし、能動負荷段トランジスタＭ３、Ｍ４のＷＬ比ＲＴ３＝Ｗ３／Ｌ３をできるだけ小さくする。即ち例えばＲＴ１＞ＲＴ３とする。
（Ｑ３）熱ノイズＳｖｇＴｈｍはＷＬ積Ｗ１×Ｌ１やＷ３×Ｌ３には依存しない。従って、熱ノイズだけを考慮するならば、Ｗ１×Ｌ１やＷ３×Ｌ３を小さくすることで、オペアンプの小面積化を図れる。
【００９１】
以上より、熱ノイズＳｖｇＴｈｍの低減とオペアンプの小面積化を両立するためには、差動部に流れるバイアス電流ＩＢＤを大きくすると共に、Ｗ１×Ｌ１やＷ３×Ｌ３を小さくしてサイズを抑えたオペアンプを設計すればよいことがわかる。
【００９２】
２．２  オペアンプの使い分け
上述の（Ｐ１）（Ｑ１）から明らかなように、オペアンプのノイズを低減するためには、差動段トランジスタのＷＬ積Ｗ１×Ｌ１を大きくしてフリッカノイズを低減し、差動部のバイアス電流ＩＢＤを大きくして熱ノイズを低減すればよい。
【００９３】
しかしながら、ＷＬ積Ｗ１×Ｌ１を大きくすると、オペアンプのレイアウト面積が大きくなり、回路が大規模化してしまう。一方、バイアス電流ＩＢＤを大きくすると、オペアンプの消費電流が大きくなり、低消費電力化の妨げとなる。
【００９４】
そこで本実施形態では、低ノイズ化と、回路の小面積化及び低消費電力化とを両立するために、第１型、第２型のオペアンプＯＰ１、ＯＰ２を用意し、これらのオペアンプを使い分ける手法を採用している。
【００９５】
例えば図５（Ａ）に示すようにトランジスタのノイズは、低周波数領域ではフリッカノイズが支配的であり、高周波数領域では熱ノイズが支配的である。
【００９６】
一方、図５（Ａ）に示すように、図１の第１の回路３１０の増幅対象信号（オペアンプの小信号増幅の対象となる信号）の周波数ｆ１（第１の周波数）は高く、第２の回路３２０の増幅対象信号の周波数ｆ２（第２の周波数）は低い。
【００９７】
具体的には、周波数ｆ１は、キャリア信号の周波数に相当し、例えば数十ＫＨｚ〜数百ＫＨｚの帯域（ＡＣ帯域）の周波数である。
【００９８】
これに対して、周波数ｆ２は、キャリア信号により搬送される所望信号の周波数（所望信号の周波数帯域の最大周波数）に相当し、例えば数Ｈｚ〜数百Ｈｚの帯域（ＤＣ帯域）の周波数である。
【００９９】
そこで本実施形態では、キャリア信号から所望信号を抽出するミキサ３２２の前段側の第１の回路３１０では、第２型のオペアンプＯＰ２よりも熱ノイズ低減重視のオペアンプである第１型のオペアンプＯＰ１を使用する。具体的には、第２型のオペアンプＯＰ２よりもキャリア信号の周波数ｆ１での熱ノイズが低いオペアンプを使用する。
【０１００】
一方、ミキサ３２２の後段側の回路では、第１型のオペアンプＯＰ１よりもフリッカノイズ低減重視のオペアンプである第２型のオペアンプＯＰ２を使用する。具体的には、第１型のオペアンプＯＰ１よりも所望信号の周波数ｆ２でのフリッカノイズが低いオペアンプを使用する。
【０１０１】
例えば図５（Ｂ）において、第１型のオペアンプＯＰ１の差動段トランジスタのＷＬ積はＷ１×Ｌ１＝Ｗ１ａ×Ｌ１ａと表され、差動部に流れるバイアス電流はＩＢＤ＝Ｉａと表される。また第１型のオペアンプＯＰ１の増幅対象信号の周波数（動作周波数）はｆｏｐ＝ｆ１と表される。また差動段トランジスタのＷＬ比はＲＴ１＝ＲＴ１ａ＝Ｗ１ａ／Ｌ１ａと表され、能動負荷段トランジスタのＷＬ比はＲＴ３＝ＲＴ３ａ＝Ｗ３ａ／Ｌ３ａと表される。
【０１０２】
一方、第２型のオペアンプＯＰ２の差動段トランジスタのＷＬ積は、Ｗ１×Ｌ１＝Ｗ１ｂ×Ｌ１ｂと表され、差動部に流れるバイアス電流はＩＢＤ＝Ｉｂと表される。また第２型のオペアンプＯＰ２の増幅対象信号の周波数はｆｏｐ＝ｆ２と表される。また差動段トランジスタと能動負荷段トランジスタのチャネル長の比はＬ１／Ｌ３＝Ｌ１ｂ／Ｌ３ｂと表される。なお第３型のオペアンプＯＰ３のＷＬ積はＷ１×Ｌ１＝Ｗ１ｃ×Ｌ１ｃと表され、差動部に流れるバイアス電流はＩＢＤ＝Ｉｃと表される。
【０１０３】
この場合に本実施形態では図５（Ｃ）に示すように、第１型、第２型のオペアンプＯＰ１、ＯＰ２の間では、Ｗ１ｂ×Ｌ１ｂ＞Ｗ１ａ×Ｌ１ａ、Ｉａ＞Ｉｂ、ｆ１＞ｆ２の関係が成り立つ。また第１型のオペアンプＯＰ１についてはＲＴ１ａ＞ＲＴ３ａの関係が成り立ち、第２型のオペアンプＯＰ２についてはＬ１ｂ＜Ｌ３ｂの関係が成り立つ。また第３型のオペアンプＯＰ３については、Ｗ１ｃ×Ｌ１ｃ＞Ｗ１ａ×Ｌ１ａ、Ｉｃ＞Ｉｂの関係が成り立つ。なおＷ１ｃ×Ｌ１ｃ＞Ｗ１ｂ×Ｌ１ｂ、Ｉｃ＞Ｉａの関係が成り立つようにしてもよい。
【０１０４】
例えば図６（Ａ）や前述の（Ｐ１）に示すように、差動段トランジスタのＷＬ積Ｗ１×Ｌ１を大きくすれば、フリッカノイズを低減でき、図６（Ａ）や前述の（Ｑ１）に示すように、差動部のバイアス電流ＩＢＤを大きくすれば、熱ノイズを低減できる。一方、第１型のオペアンプＯＰ１の信号周波数ｆ１は高く、第２型のオペアンプＯＰ２の信号周波数ｆ２は低い。
【０１０５】
そこで本実施形態では図６（Ｂ）に示すように、信号周波数ｆ１が高い第１型のオペアンプＯＰ１では、バイアス電流ＩＢＤ＝Ｉａを大きくすることで、高い周波数ｆ１において支配的な熱ノイズを効果的に低減して、システム全体のノイズを低減している。具体的には第１型のオペアンプＯＰ１のバイアス電流Ｉａを第２型のオペアンプＯＰ２のバイアス電流Ｉｂの例えば２倍〜１０倍程度に設定し、更に望ましくは４倍〜７倍程度に設定する。一方、高い周波数ｆ１ではフリッカノイズの影響は少ないため、第１型のオペアンプＯＰ１のＷＬ積Ｗ１×Ｌ１＝Ｗ１ａ×Ｌ１ａを大きくしても、オペアンプのレイアウト面積が無駄に大きくなるだけであり、システム全体のノイズ低減には貢献しない。この点、本実施形態では、Ｗ１ａ×Ｌ１ａについてはＷ１ｂ×Ｌ１ｂよりも小さくしているため、レイアウト面積が無駄に大きくなる事態を防止できる。
【０１０６】
また本実施形態では図６（Ｃ）に示すように、信号周波数ｆ２が低い第２型のオペアンプＯＰ２では、ＷＬ積Ｗ１×Ｌ１＝Ｗ１ｂ×Ｌ１ｂを大きくすることで、低い周波数ｆ２において支配的なフリッカノイズを効果的に低減して、システム全体のノイズを低減している。具体的には、第２型のオペアンプＯＰ２のＷＬ積Ｗ１ｂ×Ｌ１ｂを第１型のオペアンプＯＰ１のＷＬ積Ｗ１ａ×Ｌ１ａの例えば１０倍〜１００倍程度に設定し、更に望ましくは３０倍〜６０倍程度に設定する。一方、低い周波数ｆ２では熱ノイズの影響は少ないため、バイアス電流ＩＢＤ＝Ｉｂを大きくしても、オペアンプの消費電流が無駄に大きくなるだけであり、システム全体の低消費電力化にはそれほど貢献しない。この点、本実施形態では、ＩｂについてはＩａよりも小さくしているため、消費電流が無駄に大きくなる事態を防止できる。
【０１０７】
また、熱ノイズ低減重視の第１型のオペアンプＯＰ１においては、前述の式（１６）や（Ｑ２）から明らかなように、ＷＬ比ＲＴ１ａ＝Ｗ１ａ／Ｌ１ａをできるだけ大きくする一方で、ＷＬ比ＲＴ３ａ＝Ｗ３ａ／Ｌ３ａをできるだけ小さくすることで、熱ノイズを低減できる。そこで第１型のオペアンプＯＰ１においては、ＲＴ１ａ＞ＲＴ３ａの関係が成り立つように、トランジスタのサイジングを行う。具体的にはＲＴ１ａをＲＴ３ａの例えば２倍〜８倍程度に設定し、更に望ましくは３倍〜６倍程度に設定する。これにより、システム全体のノイズを更に低減できる。
【０１０８】
一方、フリッカノイズ低減重視の第２型のオペアンプＯＰ２においては、前述の式（１０）や（Ｐ２）から明らかなように、Ｌ１ｂ／Ｌ３ｂの比率をなるべく小さくすることで、フリッカノイズを低減できる。
【０１０９】
そこで第２型のオペアンプＯＰ２においては、Ｌ１ｂ＜Ｌ３ｂの関係が成り立つように、トランジスタのサイジングを行う。具体的にはＬ１ｂをＬ３ｂの例えば０．４倍〜０．８倍程度に設定する。これにより、システム全体のノイズを更に低減できる。
【０１１０】
２．３  コーナ周波数
本実施形態では、周波数ｆ１、ｆ２、コーナ周波数ｆｃｒが例えば図６（Ｂ）、図６（Ｃ）のような関係になるように、第１型、第２型のオペアンプＯＰ１、ＩＰ２のトランジスタのサイジングを行っている。
【０１１１】
即ち、第１型のオペアンプＯＰ１では図６（Ｂ）に示すようにｆ１−ｆｃｒ＜ｆｃｒ−ｆ２の関係が成り立つようにする。一方、第２型のオペアンプＯＰ２では図６（Ｃ）に示すようにｆｃｒ−ｆ２＜ｆ１−ｆｃｒの関係が成り立つようにする。
【０１１２】
なおコーナ周波数ｆｃｒは、図６（Ａ）〜図６（Ｃ）の周波数−ノイズの特性において、フリッカノイズの特性ラインと熱ノイズの特性ラインの交点に対応する周波数である。
【０１１３】
例えば図７（Ａ）の第１型のオペアンプＯＰ１において、コーナ周波数ｆｃｒがＥ１に示す位置に設定されると、周波数ｆ１におけるノイズが大きくなってしまい、熱ノイズを効果的に低減できない。一方、コーナ周波数ｆｃｒがＥ２に示す位置に設定されると、バイアス電流ＩＢＤが無駄に大きくなってしまい、低消費電力化の妨げとなる。
【０１１４】
このため本実施形態では、第１型のオペアンプＯＰ１については、周波数ｆ１の近傍にコーナ周波数ｆｃｒが設定されるように、オペアンプのトランジスタのサイジングを行う。この場合に、理想的には図７（Ａ）のＥ３に示すようにｆｃｒ＝ｆ１に設定することで、オペアンプの熱ノイズと消費電力を最適に小さくできる。しかしながら、ｆｃｒ＝ｆ１に設定すると、プロセス変動があった場合に、熱ノイズのレベルが、所望するノイズレベルよりも大きくなってしまうおそれがある。
【０１１５】
そこで図６（Ｂ）では、ｆ１−ｆｃｒ＜ｆｃｒ−ｆ２の関係が成り立つようにして、周波数ｆ１側にコーナ周波数ｆｃｒをなるべく近づけるようにしている。これにより、プロセス変動も考慮しながら、オペアンプのノイズ低減と低消費電力化を両立できる。
【０１１６】
また図７（Ｂ）の第２型のオペアンプＯＰ２において、コーナ周波数ｆｃｒがＥ４に示す位置に設定されると、周波数ｆ２におけるノイズが大きくなってしまい、フリッカノイズを効果的に低減できない。一方、コーナ周波数ｆｃｒがＥ５に示す位置に設定されると、ＷＬ積Ｗ１×Ｌ１が無駄に大きくなってしまい、回路の小面積化の妨げとなる。
【０１１７】
このため本実施形態では、第２型のオペアンプＯＰ２については、周波数ｆ２の近傍にコーナ周波数ｆｃｒが設定されるように、オペアンプのトランジスタのサイジングを行う。この場合に、理想的には図７（Ｂ）のＥ６に示すようにｆｃｒ＝ｆ２に設定することで、オペアンプのフリッカノイズとレイアウト面積を最適に小さくできる。しかしながら、ｆｃｒ＝ｆ２に設定すると、プロセス変動があった場合に、フリッカノイズのレベルが、所望するノイズレベルよりも大きくなってしまうおそれがある。
【０１１８】
そこで図６（Ｃ）では、ｆｃｒ−ｆ２＜ｆ１−ｆｃｒの関係が成り立つようにして、周波数ｆ２側にコーナ周波数ｆｃｒをなるべく近づけるようにしている。これにより、プロセス変動も考慮しながら、オペアンプのノイズ低減と小面積化を両立できる。
【０１１９】
２．４  実効ゲート電圧
図５（Ｃ）や前述の式（１０）に示すように、差動段トランジスタのＷＬ積Ｗ１ｂ×Ｌ１ｂをなるべく大きくすると共に、チャネル長Ｌ１ｂをなるべく小さくすることで、フリッカノイズ低減できる。従って、ＷＬ比Ｗ１ｂ／Ｌ１ｂが大きくなるようなサイジングを行えば、フリッカノイズを効率的に低減できると考えられる。
【０１２０】
しかしながら、ＷＬ比Ｗ１ｂ／Ｌ１ｂを大きくしすぎると、実効ゲート電圧Ｖｅｆｆが小さくなり、かえってフリッカノイズが増加してしまうことが判明した。なお実効ゲート電圧Ｖｅｆｆは下式（１７）のように表される。
【０１２１】
【数９】
2008124700.tif 000011
【０１２２】
ここで、Ｖｇｓはトランジスタのゲート・ソース間電圧、Ｖｔｈはしきい値電圧、Ｉｄｓはドレイン・ソース間電流、μは移動度、Ｃｏｘは単位面積当たりのゲート容量、ＲＴ１ｂは差動段トランジスタのＷＬ比であり、ＲＴ１ｂ＝Ｗ１ｂ／Ｌ１ｂである。
【０１２３】
例えば図８（Ａ）、図８（Ｂ）に、実効ゲート電圧Ｖｅｆｆとノイズ（ノイズレベルＳｖｇ）の関係についての測定結果を示す。図８（Ａ）はＮ型トランジスタの例であり、図８（Ｂ）はＰ型トランジスタの例である。図８（Ａ）、図８（Ｂ）では、Ｖｇｓを変化させることで実効ゲート電圧Ｖｅｆｆを変化させている。なおドレイン・ソース間電圧Ｖｄｓはゲート・ソース間電圧Ｖｇｓと等しくなっている。
【０１２４】
図８（Ａ）のＥ７、図８（Ｂ）のＥ８に示すように、実効ゲート電圧Ｖｅｆｆが小さくなると、ノイズが急峻に増加している。これは、小信号振幅の基準電圧となる実効ゲート電圧Ｖｅｆｆが小さくなると、トランジスタが弱反転領域で動作するようになり、フリッカノイズが急激に増加することに起因する。例えば図８（Ａ）、図８（Ｂ）ではＶｅｆｆ＝１０ｍＶ〜１００ｍＶからフリッカノイズが急激に増加している。従って、弱反転領域での動作に起因するフリッカノイズの増加を抑えるためには、実効ゲート電圧Ｖｅｆｆを１０ｍＶ〜１００ｍＶよりも大きくすることが望ましい。
【０１２５】
図９（Ａ）は、実効ゲート電圧Ｖｅｆｆを変化させたときのオペアンプの面積と消費電流とノイズの関係を示すシミュレーション結果であり、Ｘ軸が面積（オペアンプを正方形とした場合の一辺の長さ）を表し、Ｙ軸が消費電流を表し、Ｚ軸がノイズレベルを表す。
【０１２６】
図９（Ａ）ではＷＬ積Ｗ１ｂ×Ｌ１ｂが一定の条件で、ＷＬ比ＲＴ１ｂ＝Ｗ１ｂ／Ｌ１ｂを変化させることで、実効ゲート電圧Ｖｅｆｆを変化させている。例えば図９（Ａ）のＦ１、Ｆ２に示す矢印の方向が、実効ゲート電圧Ｖｅｆｆが小さくなる方向であり、ＷＬ比ＲＴ１ｂ＝Ｗ１ｂ／Ｌ１ｂを大きくすることで、実効ゲート電圧Ｖｅｆｆを小さくしている。
【０１２７】
図９（Ａ）のＦ１に示すように、実効ゲート電圧Ｖｅｆｆが小さくなると、オペアンプの面積が小さくなると共に消費電流も小さくなるが、ノイズについてはほとんど変化しない。
【０１２８】
ところが図９（Ａ）のＦ３においてノイズが急激に増加している。即ちＷＬ比ＲＴ１ｂ＝Ｗ１ｂ／Ｌ１ｂが所定値よりも大きくなると、図８（Ａ）、図８（Ｂ）で説明したようにトランジスタが弱反転領域で動作することでフリッカノイズが急激に増加し、オペアンプのノイズも急激に増加する。
【０１２９】
この場合、図９（Ａ）のＦ４のポイントでは、ノイズは小さいものの、オペアンプの面積や消費電流は大きいため、面積や電流が無駄に消費されている。
【０１３０】
そこで本実施形態では、図９（Ａ）のＦ３のポイントに設定されるように、差動段トランジスタのＷＬ比ＲＴ１ｂ＝Ｗ１ｂ／Ｌ１ｂを決める（値を絞り込む）。例えばＷＬ比ＲＴ１ｂは５０〜２００の範囲の中の値とすることができる。そしてこのようにして決められたＲＴ１ｂの条件の下で、図５（Ｃ）のようにＷ１ｂ×Ｌ１ｂが大きくなると共にＬ１ｂ／Ｌ３ｂが小さくなるように、オペアンプのトランジスタのサイジングを行う。
【０１３１】
具体的にはトランジスタが弱反転領域で動作しないようにするためには、下式（１８）が成り立てばよい。
【０１３２】
【数１０】
2008124700.tif 000012
【０１３３】
ここで、ｋはボルツマン定数、Ｔは絶対温度、ｑ（＝１．６０２×１０−１９クーロン）は電子電荷量であり、室温（２５度）では、ｋ×Ｔ／ｑ＝２５．７ｍＶになる。
【０１３４】
但し図８（Ａ）、図８（Ｂ）に示すように、弱反転領域と強反転領域の境界においてもフリッカノイズが上昇しており、プロセス変動を考慮する必要がある。そこでプロセス変動パラメータ（プロセス依存パラメータ）をＰ（Ｐ＞１）とした場合に、下式（１９）が成り立つようにする。
【０１３５】
【数１１】
2008124700.tif 000013
【０１３６】
ここで、プロセス変動パラメータは例えばＰ＝３．０とすることができ、更に望ましくはＰは１．５〜２．０の範囲の値とすることができる。
【０１３７】
本実施形態では上式（１９）を満たす範囲の実効ゲート電圧Ｖｅｆｆになるように、差動段トランジスタのＷＬ比ＲＴ１ｂ＝Ｗ１ｂ／Ｌ１ｂを決める。そして、決められたＲＴ１ｂの範囲の下で、Ｗ１ｂ×Ｌ１ｂが大きくなると共にＬ１ｂ／Ｌ３ｂが小さくなるように、オペアンプのトランジスタのサイジングを行う。なお、Ｗ１ｂ／Ｌ１ｂを決めて、Ｗ１ｂ×Ｌ１ｂやＬ１ｂ／Ｌ３ｂを決めた後に、再度、ＲＴ１ｂを変化させて、微調整を行うことが望ましい。
【０１３８】
なお図９（Ｂ）は、差動段トランジスタのゲート長Ｌ１ｂと能動負荷段トランジスタのゲート長Ｌ３ｂの比であるＬ１ｂ／Ｌ３ｂ（別の言い方をすればＬ３ｂ／Ｌ１ｂ）を変化させたときのオペアンプの面積と消費電流とノイズの関係を示すシミュレーション結果である。
【０１３９】
図９（Ｂ）のＦ５に示すようにＬ１ｂ／Ｌ３ｂを大きくして行くと（Ｌ３ｂ／Ｌ１ｂを小さくして行くと）、Ｆ６に示すポイントからＦ７に示すようにノイズが急激に増加する。この場合、Ｌ１ｂ／Ｌ３ｂを大きくして行くと、オペアンプの面積は小さくなるが、消費電流はほとんど変化しないことがわかる。
【０１４０】
図９（Ｂ）の結果から、Ｌ１ｂ／Ｌ３ｂを最適に設定するためには、Ｆ６に示すポイントになるようにＬ１ｂ／Ｌ３ｂを設定すればよいことがわかる。具体的にはＬ１ｂ／Ｌ３ｂの比は、例えば０．４〜０．８の範囲内の値にすることができる。
【０１４１】
本実施形態では以上のようにオペアンプのトランジスタのサイジングを行うことで、ノイズ低減と回路の小規模化や低消費電力化との両立に成功している。
【０１４２】
例えば図１０に、本実施形態の手法によりオペアンプのトランジスタのサイジングを行った場合の各回路のノイズレベルと、本実施形態の手法によるサイジングを行わない比較例の場合の各回路のノイズレベルを、棒グラフにより示す。
【０１４３】
図１０は、後述するジャイロセンサの検出装置に本実施形態の手法を適用した場合の結果であり、ＱＶＡＭＰ、ＤＩＦＦ、ＰＧＡ、ＳＹＮＣＤ、ＦＬＴは、各々、Ｑ／Ｖ変換回路、差動増幅回路、感度調整回路、同期検波回路、フィルタ部のノイズレベルを示す。
【０１４４】
図１０に示すように本実施形態によれば、ＡＣ信号を扱う回路とＤＣ信号を扱う回路のそれぞれについて、オペアンプを使い分け、最適な低ノイズ設計を行った結果、システム全体を効率良く低ノイズ化することに成功している。
【０１４５】
２．５  レイアウト
次に、第１型、第２型のオペアンプＯＰ１、ＯＰ２のレイアウト手法について説明する。図１１（Ａ）は第１型のオペアンプＯＰ１のレイアウト例であり、図１１（Ｂ）は第２型のオペアンプＯＰ２のレイアウト例である。
【０１４６】
図１１（Ｂ）において、Ｈ２は、第２型のオペアンプＯＰ２を構成する素子（トランジスタ、キャパシタ又は抵抗等）のうち差動段トランジスタＭ１、Ｍ２の配置領域を示している。このＨ２の配置領域の面積をＳｄｆとし、第２型のオペアンプを構成する素子のうち差動段トランジスタＭ１、Ｍ２以外の素子の配置領域の面積をＳｒｅとする。なお差動段トランジスタＭ１、Ｍ２以外の素子とは、例えば図４（Ａ）のＭ１、Ｍ２以外のトランジスタＭ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７や、キャパシタＣＦ、抵抗ＲＦなどである。この場合に図１１（Ｂ）では、Ｓｄｆ＞Ｓｒｅの関係が成り立つ。このような関係が成り立てば、ＷＬ積Ｗ１ｂ×Ｌ１ｂを大きくすることができ、フリッカノイズを低減できる。
【０１４７】
一方、図１１（Ａ）の第１型のオペアンプＯＰ１では、Ｈ１に示すように差動段トランジスタＭ１、Ｍ２の配置領域は小さいため、Ｓｄｆ＞Ｓｒｅの関係は成り立たない。その代わりに、バイアス電流ＩＢＤ＝Ｉａが大きくなるようなトランジスタのサイジングを行うことで、熱ノイズを低減している。
【０１４８】
また図１１（Ｂ）では、第２型のオペアンプＯＰ２の差動段トランジスタＭ１は、並列接続された複数（Ｊ個）のトランジスタＴＲ１１、ＴＲ１２、ＴＲ１３、ＴＲ１４により構成される。同様にＯＰ２の差動段トランジスタＭ２は、並列接続された複数のトランジスタＴＲ２１、ＴＲ２２、ＴＲ２３、ＴＲ２４により構成される。そしてＨ２に示す差動段トランジスタＭ１、Ｍ２の配置領域には、このように並列接続された複数のトランジスタＴＲ１１〜ＴＲ１４やＴＲ２１〜ＴＲ２４が配置される。
【０１４９】
図１１（Ｂ）ではＸ方向がチャネル長の方向となり、Ｙ方向がチャネル幅の方向になる。そして並列接続されたＴＲ１１〜ＴＲ１４やＴＲ２１〜ＴＲ２４の各トランジスタのチャネル長はＬ１ｂになる。一方、並列接続されたＴＲ１１〜ＴＲ１４やＴＲ２１〜ＴＲ２４のトランジスタの個数をＪ個（図１１（Ｂ）ではＪ＝４）とすると、ＴＲ１１〜ＴＲ１４やＴＲ２１〜ＴＲ２４の各トランジスタのチャネル幅はＷ１１ｂ＝Ｗ１ｂ／Ｊになる。
【０１５０】
図１１（Ｂ）のように並列接続されたトランジスタＴＲ１１〜ＴＲ１４やＴＲ２１〜ＴＲ２４を配置するようにすれば、ＷＬ積Ｗ１ｂ×Ｌ１ｂを大きくしながらＷＬ比Ｗ１ｂ／Ｌ１ｂも大きくできるようになり、フリッカノイズを効率的に低減できる。
【０１５１】
なお図１１（Ｂ）では、能動負荷段トランジスタＭ３やＭ４も、並列接続された複数（Ｉ個）のトランジスタＴＲ３１、ＴＲ３２やＴＲ４１、ＴＲ４２により構成される。そして並列接続されたＴＲ３１、ＴＲ３２やＴＲ４１、ＴＲ４２の各トランジスタのチャネル長はＬ３ｂになる。一方、並列接続されたトランジスタＴＲ３１、ＴＲ３２やＴＲ４１、ＴＲ４２の個数をＩ個（図１１（Ｂ）ではＩ＝２）とすると、ＴＲ３１、ＴＲ３２やＴＲ４１、ＴＲ４２の各トランジスタのチャネル幅はＷ３３ｂ＝Ｗ３ｂ／Ｉとなる。
【０１５２】
そして図１１（Ｂ）では、差動段トランジスタＭ１やＭ２の配置領域では、Ｘ方向にＪ個（例えばＪ＝４）のトランジスタＴＲ１１〜ＴＲ１４やＴＲ２１〜ＴＲ２４が配置される一方で、能動負荷段トランジスタＭ３やＭ４の配置領域では、Ｘ方向にＩ個（Ｉ＜Ｊ。例えばＩ＝２）のトランジスタＴＲ３１、ＴＲ３２やＴＲ４１、ＴＲ４２が配置される。このようにすれば、図５（Ｃ）で説明したＬ１ｂ＜Ｌ３ｂの関係を満たしながら、Ｍ１、Ｍ２を構成するトランジスタＴＲ１１〜ＴＲ１４、ＴＲ２１〜ＴＲ２４や、Ｍ３、Ｍ４を構成するトランジスタＴＲ３１〜ＴＲ３２、ＴＲ４１〜ＴＲ４２を、矩形の配置領域に効率良く対称配置できる。これにより、レイアウト効率を向上できる。
【０１５３】
図１２に第３型のオペアンプＯＰ３のレイアウト例を示す。図１２においてＨ３は、差動段トランジスタＭ１、Ｍ２の配置領域を示している。図１２においても図１１（Ｂ）と同様にＳｄｆ＞Ｓｒｅの関係が成り立っており、ＷＬ積Ｗ１ｃ×Ｌ１ｃを大きくすることができるため、フリッカノイズを低減できる。
【０１５４】
また図１２においても、差動段トランジスタＭ１やＭ２は、並列接続された複数のトランジスタＴＳ１１〜ＴＳ１４やＴＳ２１〜ＴＳ２４により構成される。そしてＨ３に示す差動段トランジスタＭ１、Ｍ２の配置領域には、このように並列接続された複数（Ｊ個）のトランジスタＴＳ１１〜ＴＳ１４やＴＳ２１〜ＴＳ２４が配置されている。
【０１５５】
そして並列接続されたＴＳ１１〜ＴＳ１４やＴＳ２１〜ＴＳ２４の各トランジスタのチャネル長はＬ１ｃになり、チャネル幅はＷ１１ｃ＝Ｗ１ｃ／Ｊとなる。
【０１５６】
図１２と図１１（Ｂ）を比較すれば明らかなように、図１２の第３型のオペアンプＯＰ３では、Ｈ３に示す差動段トランジスタＭ１、Ｍ２の配置領域の面積が図１１（Ｂ）よりも更に大きくなっている。これにより、フリッカノイズを図１１（Ｂ）よりも更に低減できるオペアンプを実現できる。
【０１５７】
３．変形例
図１３に本実施形態の変形例を示す。図１３では図１の構成に対して更に基準電圧供給回路２０の構成が加わっている。
【０１５８】
この基準電圧供給回路２０は、第１の回路３１０に対してＡＧＮＤ（広義にはアナログ基準電圧）を供給する。このＡＧＮＤ（アナロググランド）はアナログ回路の基準となる電圧であり、オペアンプの信号増幅はこのＡＧＮＤを基準として行われる。従って、基準電圧供給回路２０は、安定した電位のＡＧＮＤを第１の回路３１０に供給する必要がある。
【０１５９】
基準電圧供給回路２０は第１の供給回路２１と第２の供給回路２２を含む。第１の供給回路２１は、第１の回路３１０に対してＡＧＮＤ（アナログ基準電圧）を供給する。第２の供給回路２２は、第２の回路３２０に対してＡＧＮＤを供給する。また第１の供給回路２１は、基準電圧用の第１型のオペアンプＯＰ１を有し、第２の供給回路２２は、基準電圧用の第２型のオペアンプＯＰ２を有する。
【０１６０】
ここで基準電圧用の第１型のオペアンプＯＰ１の差動部の差動段トランジスタのチャネル幅をＷ１ｄとし、チャネル長をＬ１ｄとし、差動部に流れるバイアス電流をＩｄとしたとする。また基準電圧用の第２型のオペアンプＯＰ２の差動部の差動段トランジスタのチャネル幅をＷ１ｅとし、チャネル長をＬ１ｅとし、差動部に流れるバイアス電流をＩｅとしたとする。この場合に、Ｗ１ｅ×Ｌ１ｅ＞Ｗ１ｄ×Ｌ１ｄ、Ｉｄ＞Ｉｅの関係が成り立つようになっている。
【０１６１】
即ち基準電圧用の第１型のオペアンプＯＰ１では、図４（Ａ）〜図１２で説明した第１の回路３１０が含む第１型のオペアンプと同様のトランジスタのサイジングが行われている。また基準電圧用の第２型のオペアンプＯＰ２でも、図４（Ａ）〜図１２で説明した第２の回路３２０が含む第２型のオペアンプと同様のトランジスタのサイジングが行われている。具体的には、例えば基準電圧用の第１型のオペアンプＯＰ１の差動段トランジスタのサイジングについては、Ｗ１ｄ＝Ｗ１ａ、Ｌ１ｄ＝Ｌ１ａとすることができる。また基準電圧用の第２型のオペアンプＯＰ２の差動段トランジスタのサイジングについても、Ｗ１ｅ＝Ｗ１ｂ、Ｌ１ｅ＝Ｌ１ｂとすることができる。能動負荷段トランジスタのサイジングについても同様である。
【０１６２】
例えば第１の供給回路２１からのＡＧＮＤが供給されて動作する第１の回路３１０では、増幅対象信号の周波数ｆ１は図５（Ａ）に示すように高い周波数になっており、この周波数ｆ１では前述のように熱ノイズが支配的になっている。従って、第１の回路３１０を第１型のオペアンプで構成したとしても、ＡＧＮＤに熱ノイズが重畳されてしまうと、結局、第１の回路３１０の熱ノイズが増加する。
【０１６３】
この点、図１３では、第１の供給回路２１が、基準電圧用の第１型のオペアンプＯＰ１を有し、このＯＰ１を用いてＡＧＮＤを供給している。そしてこの基準電圧用の第１型のオペアンプＯＰ１は、図５（Ｃ）等で説明したように、熱ノイズ低減重視のオペアンプとなっている。従って、ＡＧＮＤ線ＡＧＬ１に重畳される熱ノイズを最小限に抑えることができ、第１の回路３１０での熱ノイズの増加を防止できる。
【０１６４】
また第２の供給回路２２からのＡＧＮＤが供給されて動作する第２の回路３２０では、増幅対象信号の周波数ｆ２は図５（Ａ）に示すように低い周波数になっており、この周波数ｆ２では前述のようにフリッカノイズが支配的になっている。従って、第２の回路３２０を第２型のオペアンプで構成したとしても、ＡＧＮＤにフリッカノイズが重畳されてしまうと、結局、第２の回路３２０のフリッカノイズが増加する。
【０１６５】
この点、図１３では、第２の供給回路２２が、基準電圧用の第２型のオペアンプＯＰ２を有し、このＯＰ２を用いてＡＧＮＤを供給している。そしてこの基準電圧用の第２型のオペアンプＯＰ２は、図５（Ｃ）等で説明したように、フリッカノイズ低減重視のオペアンプとなっている。従って、ＡＧＮＤ線ＡＧＬ２に重畳されるフリッカノイズを最小限に抑えることができ、第２の回路３２０でのフリッカノイズの増加を防止できる。
【０１６６】
なお第１の供給回路２１からのＡＧＮＤはＡＧＮＤ線ＡＧＬ１（広義には第１のアナログ基準電圧線）を介して供給される。一方、第２の供給回路２２からのＡＧＮＤはＡＧＮＤ線ＡＧＬ２（広義には第２のアナログ基準電圧線）を介して供給される。この場合に、ＡＧＮＤ線ＡＧＬ１とＡＧＬ２とが、基準電圧供給回路２０から第１、第２の回路３１０、３２０に対して分離されて配線される。即ち２本のＡＧＮＤ線ＡＧＬ１、ＡＧＬ２が、レイアウト的に分離されて、第１の回路３１０、第２の回路３２０に接続される。このようにすることで、ＡＧＮＤ線ＡＧＬ１からのノイズがＡＧＮＤ線ＡＧＬ２に伝達されたり、ＡＧＮＤ線ＡＧＬ２からのノイズがＡＧＮＤ線ＡＧＬ１に伝達される事態を防止できる。
【０１６７】
例えばＡＧＮＤ線ＡＧＬ２からの熱ノイズがＡＧＮＤ線ＡＧＬ１に伝達されてしまうと、第１の供給回路２１に熱ノイズ低減重視の第１型のオペアンプＯＰ１を使用したとしても、ＡＧＬ２からの熱ノイズが第１の回路３１０に伝達されてしまい、ＳＮＲが劣化する。同様に、ＡＧＮＤ線ＡＧＬ１からのフリッカノイズがＡＧＮＤ線ＡＧＬ２に伝達されてしまうと、第２の供給回路２２にフリッカノイズ低減重視の第２型のオペアンプＯＰ２を使用したとしても、ＡＧＬ１からのフリッカノイズが第２の回路３２０に伝達されてしまい、ＳＮＲが劣化する。
【０１６８】
この点、図１３のようにＡＧＮＤ線ＡＧＬ１、ＡＧＬ２をレイアウト的に分離して配線すれば、上記のような事態の発生を防止でき、システム全体のＳＮＲを向上できる。
【０１６９】
図１４に基準電圧供給回路２０の詳細な構成例を示す。なお基準電圧供給回路２０は図１４の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１７０】
基準電圧供給回路２０は第１、第２、第３の供給回路２１、２２、２３を含む。また基準電圧発生回路２６を含む。
【０１７１】
第１の供給回路２１（第１のインピーダンス変換回路）は、例えば基準電圧用の第１型のオペアンプＯＰ１を用いて、電圧のインピーダンス変換を行う。即ち、第１の供給回路２１が含む第１型のオペアンプＯＰ１は、その反転入力端子（広義には第２の入力端子）が出力端子に接続されたボルテージフォロワ接続のオペアンプになっており、ＯＰ１の出力端子はＡＧＮＤ線ＡＧＬ１に接続されている。
【０１７２】
また第２の供給回路２２（第２のインピーダンス変換回路）は、例えば基準電圧用の第２型のオペアンプＯＰ２を用いて、電圧のインピーダンス変換を行う。即ち、第２の供給回路２２が含む第２型のオペアンプＯＰ２は、その反転入力端子（第２の入力端子）が出力端子に接続されたボルテージフォロワ接続のオペアンプになっており、ＯＰ２の出力端子はＡＧＮＤ線ＡＧＬ２に接続されている。
【０１７３】
第３の供給回路２３は、第１、第２の供給回路２１、２２の前段側に設けられ、第１、第２の供給回路２１、２２に対して電圧Ｖ３Ｑを供給する。第１、第２の供給回路２１、２２は、第３の供給回路２３からの出力電圧Ｖ３Ｑのインピーダンス変換を行って、ＡＧＮＤを出力する。
【０１７４】
第３の供給回路２３は、図５（Ｃ）、図１２で説明した第３型のオペアンプＯＰ３を含む。また抵抗ＲＪ１、ＲＪ２、ＲＪ３により構成される電圧分割回路を含むことができる。
【０１７５】
基準電圧発生回路２６は、ＡＧＮＤを生成するための基準電圧ＶＲを発生する。この基準電圧発生回路２６としては、例えばバンドギャップにより基準電圧ＶＲを発生する回路を採用できる。
【０１７６】
例えば図１４において、ノードＮＪ１の電圧は、第３型のオペアンプＯＰ３のイマジナリーショートにより、基準電圧ＶＲと等しくなる。従って、抵抗ＲＪ２、ＲＪ３の抵抗値をＲ２、Ｒ３とすると、第３の供給回路２３の出力電圧はＶ３Ｑ＝ＶＲ×｛（Ｒ２＋Ｒ３）／Ｒ３｝となる。第１、第２の供給回路２１、２２は、この出力電圧Ｖ３Ｑ＝ＡＧＮＤ＝ＶＲ×｛（Ｒ２＋Ｒ３）／Ｒ３｝の電圧のインピーダンス変換を行う。これによりＡＧＮＤの電位安定化が図られる。
【０１７７】
さて、基準電圧用の第３型のオペアンプＯＰ３の差動部の差動段トランジスタのチャネル幅をＷ１ｆとし、チャネル長をＬ１ｆとし、差動部に流れるバイアス電流をＩｆとしたとする。この場合に、Ｗ１ｆ×Ｌ１ｆ＞Ｗ１ｄ×Ｌ１ｄ、Ｉｆ＞Ｉｅの関係が成り立つようになっている。
【０１７８】
即ち基準電圧用の第３型のオペアンプＯＰ３では、図４（Ａ）〜図１２で説明したミキサ３２２が含む第３型のオペアンプと同様のトランジスタのサイジングが行われている。具体的には、例えば基準電圧用の第３型のオペアンプＯＰ３の差動段トランジスタのサイジングについては、Ｗ１ｆ＝Ｗ１ｃ、Ｌ１ｆ＝Ｌ１ｃとすることができる。能動負荷段トランジスタのサイジングについても同様である。
【０１７９】
例えば第１の供給回路２１は、第３の供給回路２３からの出力電圧Ｖ３Ｑを受けて、ＡＧＮＤを第１の回路３１０に供給する。従って、第３の供給回路２３の出力電圧Ｖ３Ｑに熱ノイズが重畳されると、第１の供給回路２１として熱ノイズ低減重視の第１型のオペアンプＯＰ１を用いたとしても、Ｖ３Ｑに重畳された熱ノイズが第１の回路３１０に伝達されてしまう。この結果、システム全体のＳＮＲが劣化する。
【０１８０】
また第２の供給回路２２は、第３の供給回路２３からの出力電圧Ｖ３Ｑを受けて、ＡＧＮＤを第２の回路３２０に供給する。従って、第３の供給回路２３の出力電圧Ｖ３Ｑにフリッカノイズが重畳されると、第２の供給回路２２としてフリッカノイズ低減重視の第２型のオペアンプＯＰ２を用いたとしても、Ｖ３Ｑに重畳されたフリッカノイズが第２の回路３２０に伝達されてしまう。この結果、システム全体のＳＮＲが劣化する。
【０１８１】
この点、図１４の第３の供給回路２３の第３型のオペアンプＯＰ３では、Ｗ１ｆ×Ｌ１ｆ＞Ｗ１ｄ×Ｌ１ｄ、Ｉｆ＞Ｉｅ（Ｗ１ｃ×Ｌ１ｃ＞Ｗ１ａ×Ｌ１ａ、Ｉｃ＞Ｉｂ）の関係が成り立つ。更に望ましくは、Ｗ１ｆ×Ｌ１ｆ＞Ｗ１ｅ×Ｌ１ｅ、Ｉｆ＞Ｉｄ（Ｗ１ｃ×Ｌ１ｃ＞Ｗ１ｂ×Ｌ１ｂ、Ｉｃ＞Ｉａ）の関係が成り立つ。従って、第３型のオペアンプＯＰ３は、熱ノイズ及びフリッカノイズの両方が低いオペアンプとなる。例えば第３の型のオペアンプＯＰ３は、図１２のレイアウト例に示すように、ＷＬ積も大きく、バイアス電流も大きい。従って、熱ノイズ及びフリッカノイズの両方において非常に低ノイズなオペアンプになる。
【０１８２】
このように、第３の供給回路２３として熱ノイズ及びフリッカノイズの両方において低ノイズな第３型のオペアンプＯＰ３を用いれば、第３の供給回路２３の出力電圧Ｖ３Ｑの熱ノイズ及びフリッカノイズを最小限に抑えることができる。従って、出力電圧Ｖ３Ｑの熱ノイズが第１の供給回路２１を介して第１の回路３１０に伝達したり、出力電圧Ｖ３Ｑのフリッカノイズが第２の供給回路２２を介して第２の回路３２０に伝達する事態を、最小限に抑えることが可能になり、システム全体のＳＮＲを大幅に向上できる。
【０１８３】
４．ジャイロセンサの検出装置
次に、本実施形態の手法をジャイロセンサの検出装置に適用した場合について説明する。図１５に検出装置３０の構成例を示す。この検出装置３０は駆動回路４０と検出回路６０を含む。なお検出装置３０は図１５の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば、振動子１０からの検出信号に基づいて同期信号を抽出できる場合等には、駆動回路４０の構成を省略してもよい。
【０１８４】
物理量トランスデューサである振動子１０（振動ジャイロ）は、例えば水晶などの圧電材料により形成される圧電振動子である。図１６（Ａ）に、振動子１０の一例として音叉型圧電振動子を示す。この振動子１０は、駆動用振動子１１、１２と検出用振動子１６、１７を含む。駆動用振動子１１、１２には駆動端子２、４が設けられ、検出用振動子１６、１７には検出端子６、８が設けられている。なお図１６（Ａ）では、振動子１０が音叉型である場合の例を示しているが、本実施形態の振動子１０はこのような構造に限定されない。例えばＴ字型やダブルＴ字型等であってもよい。また振動子１０の圧電材料は水晶以外であってもよい。また物理量トランスデューサである振動子１０は、静電容量による駆動・検出動作を同様に行う静電型ＭＥＭＳ（Micro Electro Mechanical Systems）であってもよい。また物理量トランスデューサとは物理量（物の性質の度合いを表す量であり、その単位が定義されているもの）を他の物理量に変換するための素子である。変換対象となる物理量としては、コリオリ力以外にも重力などの力や、加速度、質量などが考えられる。また変換により得られる物理量としては、電流（電荷）以外にも電圧等であってもよい。
【０１８５】
駆動回路４０は、駆動信号（駆動電圧）ＶＤを出力して振動子１０（広義には物理量トランスデューサ）を駆動し、振動子１０からフィードバック信号ＶＦを受ける。これにより振動子１０を励振させる。検出回路６０は、駆動信号ＶＤにより駆動される振動子１０から検出信号（検出電流、電荷）ＩＳＰ、ＩＳＭを受け、検出信号から所望信号（コリオリ力信号）を検出（抽出）する。
【０１８６】
具体的には、駆動回路４０からの交流の駆動信号（駆動電圧）ＶＤが図１６（Ａ）の駆動用振動子１１の駆動端子２に印加される。すると逆電圧効果によって駆動用振動子１１が振動を開始し、音叉振動により駆動用振動子１２も振動を開始する。この時、駆動用振動子１２の圧電効果によって発生する電流（電荷）が、駆動端子４からフィードバック信号ＶＦとして駆動回路４０にフィードバックされる。これにより振動子１０を含む発振ループが形成される。
【０１８７】
駆動用振動子１１、１２が振動すると、検出用振動子１６、１７が図１６（Ａ）に示す方向に振動速度ｖで振動する。すると、検出用振動子１６、１７の圧電効果によって発生する電流（電荷）が、検出信号ＩＳＰ、ＩＳＭとして検出端子６、８から出力される。検出回路６０は、これらの検出信号ＩＳＰ、ＩＳＭを受け、コリオリ力に応じた信号である所望信号（所望波）を検出する。
【０１８８】
即ち、図１６（Ａ）の検出軸１９を中心に振動子１０（ジャイロセンサ）が回転すると、振動速度ｖの振動方向と直交する方向にコリオリ力Ｆｃが発生する。例えば図１６（Ｂ）に、図１６（Ａ）の検出軸１９を上側から見た図を模式的に示す。図１６（Ｂ）において、検出軸１９を中心に回転したときの角速度をωとし、振動子の質量をｍとし、振動子の振動速度をｖとすると、コリオリ力はＦｃ＝２ｍ・ｖ・ωと表される。従って検出回路６０が、コリオリ力に応じた信号である所望信号を検出（抽出）することで、ジャイロセンサ（振動子）の回転角速度ωを求めることができる。
【０１８９】
なお振動子１０には、駆動側共振周波数ｆｄと検出側共振周波数ｆｓがある。具体的には、駆動用振動子１１、１２の固有共振周波数（駆動振動モードの固有共振周波数）がｆｄであり、検出用振動子１６、１７の固有共振周波数（検出振動モードの固有共振周波数）がｆｓである。この場合に、駆動用振動子１１、１２と検出用振動子１６、１７とが検出動作可能で、且つ、不要な共振結合を起こさない適度なモード間結合を持つ範囲で、ｆｄとｆｓの間に一定の周波数差を持たせている。この周波数差である離調周波数Δｆ＝｜ｆｄ−ｆｓ｜は、ｆｄ、ｆｓに比べて十分に小さな周波数に設定されている。
【０１９０】
駆動回路（発振回路）４０は、増幅回路４２と、自動ゲイン制御を行うＡＧＣ（Automatic Gain Control）回路４４と、２値化回路（コンパレータ）４６を含む。駆動回路４０では、ジャイロセンサの感度を一定に保つために、振動子１０（駆動用振動子）に供給する駆動電圧の振幅を一定に保つ必要がある。このため、駆動振動系の発振ループ内に、ゲインを自動調整するためのＡＧＣ回路４４が設けられる。具体的にはＡＧＣ回路４４は、フィードバック信号ＦＤの振幅（振動子の振動速度ｖ）が一定になるように、ゲインを可変に自動調整する。なお、発振ループでの位相シフトが０度（０deg）になるように位相が調整される。また発振起動時には、高速な発振起動を可能にするために、発振ループのゲインは１よりも大きなゲインに設定される。
【０１９１】
増幅回路４２は、振動子１０からのフィードバック信号ＦＤを増幅する。具体的には増幅回路４２が含むＩ／Ｖ変換回路が、振動子１０からのフィードバック信号ＦＤである電流（電荷）を、電圧に変換して増幅し、駆動側増幅信号ＶＤ２として出力する。
【０１９２】
ＡＧＣ回路４４は、駆動側の増幅回路４２により増幅された後の信号である駆動側増幅信号ＶＤ２を監視して、発振ループのゲインを制御する。このＡＧＣ回路４４は、発振ループ内の発振振幅を制御するためのゲインコントロールアンプ（ＧＣＡ）や、発振振幅に応じてゲインコントロールアンプのゲインを調整するための制御電圧を出力するゲイン制御回路を含むことができる。また、このゲイン制御回路は、増幅回路４２からの交流の信号ＶＤ２を直流信号に変換する整流回路（全波整流回路）や、整流回路からの直流信号の電圧と基準電圧との差分に応じた制御電圧を出力する回路などを含むことができる。
【０１９３】
２値化回路４６は、正弦波である駆動側増幅信号ＶＤ２の２値化処理を行い、２値化処理により得られた同期信号（参照信号）ＣＬＫを、検出回路６０の同期検波回路１００に出力する。この２値化回路４６は、増幅回路４２からの正弦波（交流）の信号ＶＤ２が入力されて、矩形波の同期信号ＣＬＫを出力するコンパレータにより実現できる。なお増幅回路４２と２値化回路４６の間や２値化回路４６と同期検波回路１００の間に他の回路を設けてもよい。例えばハイパスフィルタや移相回路（位相シフタ）などを設けてもよい。
【０１９４】
検出回路６０は、増幅回路７０、同期検波回路１００、フィルタ部１１０を含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加してもよい。
【０１９５】
増幅回路７０は、振動子１０からの検出信号ＩＳＰ、ＩＳＭを増幅する。具体的には増幅回路７０が含むＱ／Ｖ変換回路（Ｉ／Ｖ変換回路）が、振動子１０からの信号ＩＳＰ、ＩＳＭを受け、振動子１０で発生した電荷（電流）を電圧に変換して増幅する。
【０１９６】
同期検波回路（検波回路、検波器）１００は、同期信号（同期クロック、参照信号）ＣＬＫに基づいて同期検波を行う。この同期検波により、機械振動漏れの不要信号の除去が可能になる。
【０１９７】
同期検波回路１００の後段側に設けられるフィルタ部１１０は、同期検波後の信号ＶＳ６のフィルタ処理を行う。具体的には、高周波成分を除去するローパスフィルタ処理を行う。
【０１９８】
振動子１０からの検出信号（センサ信号）には、所望信号（所望波）と不要信号（不要波）が混在している。不要信号の振幅は一般的に所望信号の振幅の１００〜５００倍程度となるため、検出装置３０に対する要求性能は高くなる。この不要信号には、機械振動漏れや、静電結合漏れや、離調周波数Δｆや、２ｆｄ（２ωｄ）や、ＤＣオフセットなどに起因するものがある。機械振動漏れの不要信号は、振動子１０の形状のアンバランス等に起因して発生する。また静電結合漏れの不要信号は、図１５の駆動信号ＶＤが、寄生キャパシタＣＰ、ＣＭを通じてＩＳＰ、ＩＳＭの入力端子等に漏洩することで発生する。
【０１９９】
図１７（Ａ）〜図１７（Ｃ）は、不要信号の除去について説明するための周波数スペクトラムである。図１７（Ａ）は同期検波前の周波数スペクトラムである。図１７（Ａ）に示すように、同期検波前の検出信号では、ＤＣの周波数帯域にはＤＣオフセットの不要信号が存在する。またｆｄの周波数帯域には、機械振動漏れの不要信号と所望信号が存在する。
【０２００】
図１７（Ｂ）は同期検波後の周波数スペクトラムである。図１７（Ａ）のｆｄの周波数帯域の所望信号は、図１７（Ｂ）に示すように同期検波後はＤＣ及び２ｆｄの周波数帯域に現れる。また図１７（Ａ）のＤＣの周波数帯域の不要信号（ＤＣオフセット）は、図１７（Ｂ）に示すように同期検波後はｆｄの周波数帯域に現れる。また図１７（Ａ）のｆｄの周波数帯域の不要信号（機械振動漏れ）は、図１７（Ｂ）に示すように同期検波後は２ｆｄの周波数帯域に現れる。
【０２０１】
図１７（Ｃ）はフィルタ処理後の周波数スペクトラムである。同期検波後の信号をフィルタ部１１０で平滑化（ＬＰＦ）することで、ｆｄ、２ｆｄ等の周波数帯域の不要信号の周波数成分を除去できる。
【０２０２】
そして本実施形態では、増幅回路７０が第１型のオペアンプＯＰ１を含み、フィルタ部１１０が第２型のオペアンプＯＰ２を含む。
【０２０３】
ここで第１型のオペアンプＯＰ１は、例えば第２型のオペアンプＯＰ２に比べてキャリア信号の周波数（例えば振動子の共振周波数、駆動側共振周波数）での熱ノイズが低いオペアンプとなっている。一方、第２型のオペアンプＯＰ２は、第１型のオペアンプＯＰ１に比べて所望信号の周波数（例えば所望信号の周波数帯域の最大周波数）でのフリッカノイズが低いオペアンプとなっている。
【０２０４】
そして前述したように、第１型のオペアンプＯＰ１では、ｆ１−ｆｃｒ＜ｆｃｒ−ｆ２の関係が成り立ち、第２型のオペアンプＯＰ２では、ｆｃｒ−ｆ２＜ｆ１−ｆｃｒの関係が成り立つ。更に、Ｗ１ｂ×Ｌ１ｂ＞Ｗ１ａ×Ｌ１ａ、Ｉａ＞Ｉｂの関係が成り立つ。また同期検波回路１００は例えば第３型のオペアンプＯＰ３を含むことができ、この場合には、Ｗ１ｃ×Ｌ１ｃ＞Ｗ１ａ×Ｌ１ａ、Ｉｃ＞Ｉｂの関係が成り立つ。或いはＷ１ｃ×Ｌ１ｃ＞Ｗ１ｂ×Ｌ１ｂ、Ｉｃ＞Ｉａの関係が成り立ってもよい。
【０２０５】
図１８に検出回路６０の詳細な構成例を示す。図１８の検出回路６０は、増幅回路７０、感度調整回路８０、同期検波回路１００、フィルタ部１１０を含む。
【０２０６】
増幅回路７０は、Ｑ／Ｖ変換回路７２、７４、差動増幅回路７６を含む。Ｑ／Ｖ（Ｉ／Ｖ）変換回路７２、７４は、振動子１０で発生した電荷（電流）を電圧に変換する。差動増幅回路７６は、Ｑ／Ｖ変換回路７２、７４からの出力信号ＶＳ１Ｐ、ＶＳ１Ｍの差動増幅を行う。
【０２０７】
Ｑ／Ｖ変換回路７２は、ノードＮＡ１とＮＡ２の間に設けられるキャパシタＣＡ１及び抵抗ＲＡ１と、オペアンプ（演算増幅器）ＯＰＡ１を含み、ローパスフィルタの周波数特性を有する。オペアンプＯＰＡ１の反転入力端子（第１の入力端子）には入力ノードＮＡ１が接続され、非反転入力端子（第２の入力端子）にはＡＧＮＤ（基準電源電圧）が接続される。Ｑ／Ｖ変換回路７４も同様の構成となる。
【０２０８】
差動増幅回路７６は、抵抗ＲＢ１、ＲＢ２、ＲＢ３、ＲＢ４とオペアンプＯＰＢを含む。ＲＢ１、ＲＢ２の抵抗比とＲＢ３、ＲＢ４の抵抗比を等しくすることで、差動増幅回路７６は、互いに逆相の信号である入力信号ＶＳ１Ｐ、ＶＳ１Ｍの差分を増幅する差動増幅を行う。この差動増幅により、振動子１０からＱ／Ｖ変換回路７２、７４に入力されるコモンモードノイズや静電結合漏れ等の不要信号の除去が可能になる。
【０２０９】
そして本実施形態では、Ｑ／Ｖ変換回路７２、７４（第１、第２の電荷／電圧変換回路又は第１、第２の電流／電圧変換回路）と差動増幅回路７６が、図５（Ｃ）や図１１（Ａ）で説明した第１型のオペアンプＯＰ１により構成される。即ち図１８のオペアンプＯＰＡ１、ＯＰＡ２、ＯＰＢとして第１型のオペアンプＯＰ１を用いる。
【０２１０】
このようにすれば、熱ノイズが支配的な高い周波数帯域（駆動側共振周波数の帯域）の信号を増幅するＱ／Ｖ変換回路７２、７４、差動増幅回路７６のオペアンプＯＰＡ１、ＯＰＡ２、ＯＰＢとして、熱ノイズ低減重視の第１型のオペアンプＯＰ１が用いられるようになる。この結果、Ｑ／Ｖ変換回路７２、７４、差動増幅回路７６の熱ノイズを最小限に抑えることが可能になり、システム全体のＳＮＲを向上できる。
【０２１１】
感度調整回路８０は、ゲインを可変に制御して感度（出力電圧の単位角速度当たりの変化量）の調整を行う。
【０２１２】
そして図１８では、この感度調整回路８０が同期検波回路１００の前段側に設けられる。このように同期検波回路１００の前段側に感度調整回路８０（Programmable Gain Amp）を設ければ、ＤＣ信号ではなく、周波数ｆｄの信号の状態で感度調整が行われるようになる。従って、周波数が高いほど小さくなるフリッカノイズの悪影響を最小限に抑えることができる。またフィルタ部１１０の後段側に感度調整回路を設ける手法に比べて、感度調整回路８０の前段側の回路ブロックの数が減るため、これらの回路ブロックのノイズを感度調整回路８０が増幅することによるＳＮＲの劣化を、最小限に抑えることができる。
【０２１３】
図１８の感度調整回路８０は非反転増幅型の例である。なお感度調整回路８０として反転増幅型の回路を用いてもよい。
【０２１４】
この感度調整回路８０では、出力ノードＮＤ３と出力タップＱＴの間の可変抵抗ＲＤ２の抵抗値と、出力タップＱＴとＡＧＮＤのノードの間の可変抵抗ＲＤ１の抵抗値が、感度調整データＤＰＧＡに基づいて可変に制御される。これにより、感度調整回路８０のゲインが調整されて、感度調整が行われる。例えば可変抵抗ＲＤ１、ＲＤ２の抵抗値をＲ１、Ｒ２とすると、ＰＧＡである感度調整回路８０のゲインはＧ＝（Ｒ１＋Ｒ２）／Ｒ１になる。
【０２１５】
また図１８の感度調整回路８０は、可変ゲインアンプとして動作すると共に、例えばハイパスフィルタとして動作する。具体的には、キャパシタＣＤ１、抵抗ＲＤ３、オペアンプＯＰＤにより、ハイパスのアクティブフィルタが構成される。即ちオペアンプＯＰＤは、キャパシタＣＤ１、抵抗ＲＤ３で構成されるハイパスフィルタのバッファとして機能する。また、可変抵抗ＲＤ１、ＲＤ２、オペアンプＯＰＤにより、可変ゲインアンプが構成される。即ち、オペアンプＯＰＤが、ハイパスのアクティブフィルタと可変ゲインアンプとで共用されている。
【０２１６】
感度調整回路８０をハイパスフィルタとして動作させれば、ＤＣ成分をカットでき、可変ゲインアンプ（ＰＧＡ）によりＤＣ信号が増幅されてしまう事態を防止できる。従って、感度調整回路８０の可変ゲインアンプや後段側のオペアンプ（例えば同期検波回路のオペアンプ）が、過入力により飽和動作状態になり、出力がオーバフローしてしまうなどの事態を防止できる。またこのハイパスフィルタによりＤＣノイズも除去でき、ＳＮＲの向上を図ることも可能になる。
【０２１７】
また感度調整回路８０では、ハイパスのアクティブフィルタと可変ゲインアンプとでオペアンプＯＰＤが共用される。従って、アクティブフィルタ用のオペアンプと可変ゲインアンプ用のオペアンプを別々に設ける場合に比べて、オペアンプの個数を減らすことができる。従って、回路の小規模化を図れると共に、ノイズ源となる回路ブロックの数も減るため、ＳＮＲを向上できる。
【０２１８】
そして本実施形態では図１８の感度調整回路８０が、第１型のオペアンプＯＰ１により構成される。即ち感度調整回路８０においてハイパスフィルタと可変ゲインアンプに共用されるオペアンプＯＰＤが、第１型のオペアンプＯＰ１により構成される。
【０２１９】
このようにすれば、熱ノイズが支配的な高い周波数帯域（駆動側共振周波数の帯域）の信号を扱う感度調整回路８０のオペアンプＯＰＤとして、熱ノイズ低減重視の第１型のオペアンプＯＰ１が用いられるようになる。この結果、感度調整回路８０の熱ノイズを最小限に抑えることが可能になり、システム全体のＳＮＲを向上できる。
【０２２０】
同期検波回路１００は、駆動回路４０からの同期信号ＣＬＫに基づいて同期検波を行う。この同期検波回路１００は、同期信号ＣＬＫでオン・オフ制御されるスイッチング素子ＳＥ１と、反転同期信号ＣＬＫＮでオン・オフ制御されるスイッチング素子ＳＥ２を含み、シングルバランス・ミキサ方式で同期検波を行う。スイッチング素子ＳＥ１には信号ＶＳ５が入力され、スイッチング素子ＳＥ２には、信号ＶＳ５の反転信号ＶＳ５Ｎが入力される。
【０２２１】
図１９に、同期検波を説明するための信号波形例を示す。図１９に示すように、同期信号ＣＬＫがＨレベルとなる第１の期間Ｔ１では、入力信号ＶＳ５が信号ＶＳ６として出力端子に出力され、同期信号ＣＬＫがＬレベルとなる第２の期間Ｔ２では、入力信号ＶＳ５の反転信号ＶＳ５Ｎが信号ＶＳ６として出力端子に出力される。この同期検波により、所望信号であるジャイロ出力信号を検出して抽出できる。なお同期検波回路１００としてダブルバランス・ミキサ方式を採用してもよい。
【０２２２】
図１８では、同期検波回路１００がオフセット調整回路９０（０点調整回路）を含む。このオフセット調整回路９０は、検出装置３０の出力信号ＶＳＱの初期オフセット電圧（オフセット電圧）を除去する調整を行う。例えばティピカル温度である２５℃の時に、出力信号ＶＳＱの電圧が基準出力電圧と一致するようにオフセットの調整処理を行う。
【０２２３】
オフセット調整回路９０は、Ｄ／Ａ変換回路９２と加算回路（加減算回路）９４を含む。Ｄ／Ａ変換回路９２は、初期オフセットの調整データＤＤＡをアナログの初期オフセット調整電圧ＶＡに変換する。
【０２２４】
加算回路９４は、入力信号ＶＳ５の電圧に対して、Ｄ／Ａ変換回路９２からの調整電圧ＶＡを加算する。この加算回路９４は、ノードＮＥ５とＮＥ６、ＮＥ１、ＮＥ２の間にそれぞれ設けられた抵抗ＲＥ１、ＲＥ２、ＲＥ３を含む。また、その反転入力端子にノードＮＥ５が接続され、その非反転入力端子にＡＧＮＤのノードが接続されるオペアンプＯＰＥを含む。
【０２２５】
そして本実施形態では同期検波回路１００が、図５（Ｂ）、図５（Ｃ）や図１２で説明した第３型のオペアンプＯＰ３により構成される。つまり、同期検波回路１００のオフセット調整回路９０のオペアンプＯＰＥとして第３型のオペアンプＯＰ３を用いる。
【０２２６】
例えば同期検波回路１００は、周波数変換回路であるミキサとして機能する。従って、同期検波回路１００には、低い周波数の信号と高い周波数の信号が混在している。例えば信号ＶＳ５、ＶＳ５Ｎは高い周波数のＡＣ信号である一方で、オフセット調整回路９０の調整電圧ＶＡはＤＣ信号である。従って、同期検波回路１００のオペアンプＯＰＥは、増幅対象信号として低い周波数の信号と高い周波数の信号の両方を扱う。このため、オペアンプＯＰＥでは熱ノイズ及びフリッカノイズの両方を考慮する必要がある。
【０２２７】
この点、本実施形態では、オペアンプＯＰＥとして、熱ノイズ及びフリッカノイズの両方において低ノイズである第３型のオペアンプＯＰ３が使用される。従って、増幅対象信号として低い周波数の信号と高い周波数の信号が混在している場合にも、低ノイズの信号増幅を実現でき、システム全体のＳＮＲを向上できる。
【０２２８】
なお図１８においてオフセット調整回路９０を同期検波回路１００内に設けない変形実施も可能である。この場合には、入力信号ＶＳ５の反転信号ＶＳ５Ｎを生成するための反転増幅器に、第３型のオペアンプＯＰ３を用いればよい。
【０２２９】
さて、図１７（Ａ）〜図１７（Ｃ）で説明した不要信号のうち、離調周波数Δｆ＝｜ｆｄ−ｆｓ｜に起因する不要信号は、ジャイロの検出信号に検出側共振周波数ｆｓの信号が混入し、この検出信号が同期検波回路１００により同期検波されることにより発生する。例えばジャイロセンサの応答を良くするために、検出用振動子をアイドリング的に微少振幅で固有共振周波数ｆｓにて振動させる場合がある。或いは、ジャイロセンサの外部からの外部振動が振動子に加わることで、検出用振動子が固有共振周波数ｆｓにて振動してしまう場合がある。そしてこのように検出用振動子が周波数ｆｓで振動すると、同期検波回路１００に入力される信号ＶＳ５に周波数ｆｓの信号が混入される。そして同期検波回路１００は、周波数ｆｄの同期信号ＣＬＫに基づき同期検波を行うため、周波数ｆｄとｆｓの差に相当する離調周波数Δｆ＝｜ｆｄ−ｆｓ｜の不要信号が生成されてしまう。
【０２３０】
ここで、離調周波数Δｆ＝｜ｆｄ−ｆｓ｜は、ｆｄ、ｆｓに比べて十分に小さい。従って、この離調周波数Δｆの成分の不要信号を除去するためには、図２０に示すような急峻な減衰特性が必要になる。従って、連続時間型のローパスフィルタだけでは、このような離調周波数Δｆの成分の不要信号の除去が難しいという課題がある。
【０２３１】
このような課題を解決するために図１８では、フィルタ部１１０に、離散時間型フィルタであるＳＣＦ（スイッチト・キャパシタ・フィルタ）１１４を設けている。このＳＣＦ１１４は、振動子の駆動側共振周波数ｆｄと検出側共振周波数ｆｓとの差に対応する離調周波数Δｆ＝｜ｆｄ−ｆｓ｜の成分を除去し、所望信号の周波数成分（ＤＣ成分）を通過させる周波数特性を有する。またフィルタ部１１０は、ＳＣＦ１１４の前段側に設けられたプリフィルタ（前置フィルタ）１１２と、ＳＣＦ１１４の後段側に設けられ、出力バッファ及びポストフィルタ（後置フィルタ）として機能する出力回路１１６を含む。これらのプリフィルタ１１２、出力回路１１６は連続時間型フィルタになっている。
【０２３２】
図１８に示すように、フィルタ部１１０にＳＣＦ１１４（広義には離散時間型フィルタ）を設ければ、図２０に示すような急峻な減衰特性の実現も容易になる。従って、離調周波数Δｆが、周波数ｆｄに比べて極めて小さい場合にも、離調周波数Δｆの周波数帯の不要信号の成分を、通過帯域の所望信号に悪影響を与えることなく、確実且つ容易に除去できる。
【０２３３】
なおＳＣＦ１１４は、図１８に示すようにスイッチト・キャパシタ回路２１０、２１２、２１４と、キャパシタＣＧ４、ＣＧ５、ＣＧ６、ＣＧ７と、オペアンプＯＰＧ１、ＯＰＧ２を含む。なおＳＣＦ１１４の構成は図１８に限定されず、公知の種々の構成を用いることができる。
【０２３４】
図１８のようにフィルタ部１１０にＳＣＦ１１４を設けた場合、ＳＣＦ１１４では離散時間で信号をサンプリングするため、サンプリングによる周波数の折り返し現象であるエイリアシングが生じる。
【０２３５】
このようなエイリアシングの悪影響を防止するために、図１８では、ＳＣＦ１１４の前段側にアンチエイリアシング用のプリフィルタ１１２（広義には連続時間型フィルタ）を設けている。即ちサンプリング周波数をｆｓｐ（＝ｆｄ）とした場合に、プリフィルタ１１２に、ｆｓｐ／２（＝ｆｄ／２）以上の周波数成分を除去するアンチエイリアシングの周波数特性を持たせている。
【０２３６】
この場合、所望信号の周波数帯域は図２０に示すように例えばｆａ０以下であり、周波数が低い。一方、ＳＣＦ１１４のサンプリング周波数ｆｓｐは、ｆａ０の例えば５０倍〜５００倍程度であり、周波数が高い。従って、一般的なアンチエイリアシング用のプリフィルタであれば、それほど急峻な減衰特性は必要ない。
【０２３７】
しかしながら、ジャイロセンサのように微少信号を扱うセンサでは、一般的なアンチエイリアシングの減衰特性では、不要信号を除去できないことが判明した。即ちジャイロセンサの検出信号では、不要信号の振幅は所望信号の振幅の例えば１００〜５００倍程度となる。従って、一般的なアンチエイリアシングの減衰特性では、不要信号の振幅が所望信号（ＤＣ成分）の振幅よりも大きくなってしまい、ＳＣＦ１１４のサンプリングによるＤＣ成分への折り返し等により、ＳＮＲが劣化してしまう。
【０２３８】
そこで、連続時間型フィルタであるプリフィルタ１１２に対して、同期検波回路１００による同期検波により周波数ｋ×ｆｄ（ｋは自然数）の周波数帯域に現れる不要信号の振幅を、所望信号（最小分解能）の振幅以下に減衰する周波数特性（フィルタ特性、減衰特性）を持たせることが望ましい。なお所望信号の振幅は、所望信号の最小分解能に対応する振幅であり、ｄｐｓ（degree per second）に対応する振幅である。また所望信号の振幅は、ＤＣの周波数領域での所望信号の振幅である。
【０２３９】
このようにすれば、所望信号の例えば１００〜５００倍程度の振幅の不要信号が周波数ｋ×ｆｄに現れた場合にも、この不要信号の周波数成分をプリフィルタ１１２により確実に除去できるようになる。
【０２４０】
そして本実施形態では図１８のフィルタ部１１０が、図５（Ｂ）、図５（Ｃ）や図１１（Ｂ）で説明した第２型のオペアンプＯＰ２により構成される。具体的にはフィルタ部１１０のオペアンプＯＰＨ、ＯＰＧ１、ＯＰＧ２、ＯＰＩとして第２型のオペアンプＯＰ２を用いる。
【０２４１】
即ち図１８では、離調周波数に起因する不要信号を除去するために、急峻な減衰特性を持つＳＣＦ１１４を用いており、このＳＣＦ１１４を実現するためには、オペアンプＯＰＧ１、ＯＰＧ２が必要になる。
【０２４２】
また図１８では、アンチエイリアシング用のプリフィルタ１１２を、同期検波により周波数ｋ×ｆｄに現れる不要信号を除去するフィルタとして兼用している。このため、プリフィルタ１１２として例えば２次のアクティブのローパスフィルタを用いており、このアクティブのローパスフィルタを実現するためには、オペアンプＯＰＨが必要になる。
【０２４３】
更に図１８では、出力回路１１６を、出力信号ＶＳＱのインピーダンス変換を行う出力バッファとして機能させると共にＳＣＦ１１４のポストフィルタとしても機能させている。そして、このような出力バッファの機能とポストフィルタの機能を実現するためには、オペアンプＯＰＩが必要になる。
【０２４４】
このようにフィルタ部１１０には、多数のオペアンプＯＰＨ、ＯＰＧ１、ＯＰＧ２、ＯＰＩが設けられており、これらのオペアンプのノイズレベルが高いと、システム全体のＳＮＲが大幅に劣化する。
【０２４５】
この点、本実施形態では、これらのオペアンプＯＰＨ、ＯＰＧ１、ＯＰＧ２、ＯＰＩとして、フリッカノイズの低い第２型のオペアンプＯＰ２を用いている。この結果、このように多数のオペアンプを用いた場合にも、フィルタ部１１０のフリッカノイズを最小限に抑えることができ、システム全体のＳＮＲを向上できる。
【０２４６】
また第２型のオペアンプＯＰ２では、差動部に流れるバイアス電流Ｉｂが第１型のオペアンプＯＰ１のバイアス電流Ｉａに比べて小さい（Ｉｂ＜Ｉａ）。従って、図１８のように多数のオペアンプＯＰＨ、ＯＰＧ１、ＯＰＧ２、ＯＰＩをフィルタ部１１０に設けた場合にも、システム全体の消費電力の増加を最小限に抑えることができる。
【０２４７】
５．電子機器
図２１に本実施形態の検出装置３０を含むジャイロセンサ５１０（広義にはセンサ）と、ジャイロセンサ５１０を含む電子機器５００の構成例を示す。なお電子機器５００、ジャイロセンサ５１０は図２１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器５００としては、デジタルカメラ、ビデオカメラ、携帯電話機、カーナビゲーションシステム、ロボット、ゲーム機、携帯型情報端末等の種々のものが考えられる。
【０２４８】
電子機器５００はジャイロセンサ５１０と処理部５２０を含む。またメモリ５３０、操作部５４０、表示部５５０を含むことができる。処理部（ＣＰＵ、ＭＰＵ等）５２０はジャイロセンサ５１０等の制御や電子機器５００の全体制御を行う。また処理部５２０は、ジャイロセンサ５１０により検出された情報（角速度情報、物理量）に基づいて処理を行う。例えば検出された角速度情報に基づいて、手ぶれ補正、姿勢制御、ＧＰＳ自律航法などのための処理を行う。メモリ（ＲＯＭ、ＲＡＭ等）５３０は、制御プログラムや各種データを記憶したり、ワーク領域やデータ格納領域として機能する。操作部５４０はユーザが電子機器５００を操作するためのものであり、表示部５５０は種々の情報をユーザに表示する。本実施形態の検出装置３０によれば、電子機器５００に組み込まれるジャイロセンサ５１０として、小型のセンサを採用できる。これにより、電子機器５００のコンパクト化、低コスト化を実現できる。
【０２４９】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（物理量トランスデューサ、センサ、アナログ基準電圧、離散時間型フィルタ等）と共に記載された用語（振動子、ジャイロセンサ、ＡＧＮＤ、ＳＣＦ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またアナログ回路、受信装置、検出装置、電子機器の構成も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【０２５０】
【図１】本実施形態のアナログ回路の構成例。
【図２】電波時計の受信装置の構成例。
【図３】電波時計の受信装置の他の構成例。
【図４】図４（Ａ）、図４（Ｂ）はオペアンプのノイズ解析の説明図。
【図５】図５（Ａ）〜図５（Ｃ）は本実施形態のノイズ低減手法の説明図。
【図６】図６（Ａ）〜図６（Ｃ）は周波数ｆ１、ｆ２とコーナ周波数ｆｃｒとの関係の説明図。
【図７】図７（Ａ）、図７（Ｂ）は第１型、第２型のオペアンプにおけるコーナ周波数ｆｃｒの設定手法の説明図。
【図８】図８（Ａ）、図８（Ｂ）は実効ゲート電圧とノイズの関係の説明図。
【図９】図９（Ａ）、図９（Ｂ）は本実施形態のシミュレーション結果の説明図。
【図１０】本実施形態と比較例のノイズレベルを比較するための棒グラフ図。
【図１１】図１１（Ａ）、図１１（Ｂ）は第１型、第２型のオペアンプのレイアウト例。
【図１２】第３型のオペアンプのレイアウト例。
【図１３】本実施形態の変形例。
【図１４】基準電圧供給回路の詳細な構成例。
【図１５】ジャイロセンサの検出装置の構成例。
【図１６】図１６（Ａ）、図１６（Ｂ）は振動子の説明図。
【図１７】図１７（Ａ）〜図１７（Ｃ）は周波数スペクトラムの説明図。
【図１８】検出回路の詳細な構成。
【図１９】同期検波を説明するための信号波形例。
【図２０】離調周波数の説明図。
【図２１】電子機器、ジャイロセンサの構成例。
【符号の説明】
【０２５１】
２０  基準電圧供給回路、２１  第１の供給回路、２２  第２の供給回路、
２３  第３の供給回路、２６  基準電圧発生回路、
３００  アナログ回路、３１０  第１の回路、３２０  第２の回路、３２２  ミキサ、
３３０  アンテナ、３３２  増幅回路、３３４  フィルタ部、３３６  ミキサ、
３３８  増幅回路、３４０  フィルタ部、３４２  復調部、３４４  局部発振回路、
３５０  アンテナ、３５２  増幅回路、３５４  フィルタ部、３５６  ミキサ、
３５８  フィルタ部、３６０  検波回路、３６２  復調部、３６４  局部発振回路、
５００  電子機器、５１０  ジャイロセンサ、５２０  処理部、５３０  メモリ、
５４０  操作部、５５０  表示部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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