(57)【要約】【課題】      ＳｉＣ半導体層に接する、コンタクト抵抗の低いオーミック電極を形成する半導体装置の製造方法を提供する。【解決手段】  ＳｉＣ半導体層に接するＴｉ層を形成し、ＳｉＣ半導体層とＴｉ層の温度を、ＴｉとＡｌが反応してＡｌ３Ｔｉが生成される第１基準温度（６８６℃）よりも高く、そのＡｌ３ＴｉとＳｉＣが反応してＴｉ３ＳｉＣ２が生成される第２基準温度（９７０℃）よりも低い温度に上げた状態で、Ｔｉ層の上にＡｌ層を形成する工程を備えている。【選択図】  図７
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【特許請求の範囲】
【請求項１】
ＳｉＣ半導体層に接するＴｉ層を形成する第１工程と、
前記ＳｉＣ半導体層と前記Ｔｉ層の温度を、ＴｉとＡｌが反応してＡｌ３Ｔｉが生成する第１基準温度よりも高く、そのＡｌ３ＴｉとＳｉＣが反応してＴｉ３ＳｉＣ２が生成する第２基準温度よりも低い温度に上げ、前記Ｔｉ層の上にＡｌ層を形成する第２工程を備えており、
第２工程では、前記Ｔｉ層のＴｉと前記Ａｌ層のＡｌが反応してＳｉＣ半導体層に接するＡｌ３Ｔｉが生成し、Ａｌ層の形成に伴う凝縮熱とＡｌ３Ｔｉ層の生成に伴う反応熱が加わることで前記ＳｉＣ半導体層とＡｌ３Ｔｉの界面の温度が前記第２基準温度よりも上昇し、前記ＳｉＣ半導体層のＳｉＣとＡｌ３Ｔｉが反応してＴｉ３ＳｉＣ２が生成し、前記ＳｉＣ半導体層とオーミック接触をするＴｉ３ＳｉＣ２層が形成されることを特徴とする半導体装置の製造方法。
【請求項２】
前記Ｔｉ３ＳｉＣ２層の膜厚が、２ｎｍ〜３０ｎｍであることを特徴とする請求項１の半導体装置の製造方法。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳｉＣ半導体層に、ＳｉＣ半導体層とのコンタクト抵抗が低いオーミック電極を形成する技術に関する。
【背景技術】
【０００２】
ＳｉＣ半導体は、高温で動作する半導体装置に求められる特性を多く備えている。また、ＳｉＣ半導体は、優れた耐絶縁破壊電圧を有する。このため、近年、ＳｉＣ半導体層を用いた半導体装置の研究開発が活発に進められている。一方、ＳｉＣ半導体層に接する金属電極を形成すると、その界面においてエネルギー障壁が発生する。エネルギー障壁の高さは、ＳｉＣ半導体の電子親和力と禁制帯エネルギー幅ならびに金属電極材料の仕事関数により定まる。ＳｉＣ半導体は非常に広い禁制帯エネルギー幅を有することから、特にｐ型ＳｉＣ半導体層に接する金属電極を形成する場合に、その界面におけるエネルギー障壁が高くなる。ＳｉＣ半導体層と金属電極の界面でのエネルギー障壁が高いほど、両者間のコンタクト抵抗が高くなる。したがって、ＳｉＣ半導体層に、ＳｉＣ半導体層とのコンタクト抵抗が低いオーミック電極を形成することは困難であることが知られている。
【０００３】
非特許文献１には、ＳｉＣ半導体層の表面にＴｉ膜とＡｌ膜を順に形成し、あるいはＴｉとＡｌの合金膜を形成し、本明細書に添付する図１０に示すように、１０００度で２分程度の熱処理を行なう方法が記載されている。この方法により、ＳｉＣ半導体層の表面に、ＴｉとＳｉＣの反応層（Ｔｉ３ＳｉＣ２層）が形成される。この反応層は、ＳｉＣ半導体層とオーミック接触をする。したがって、反応層を用いてコンタクト抵抗の低い電極を形成することができる。
【０００４】
【非特許文献１】クロフトン（J.Crofton）、外５名、「ＴｉおよびＡｌ−Ｔｉによるｐ型ＳｉＣ用オーミック電極（Titanium and aluminium-titanium ohmic contacts to p-type SiC.）」、ソリッドステートエレクトロニクス（Solid-State Electronics）、（英国)、エルゼビア（Elsevier Science Ltd.）、１９９７年、第４１巻、ｐ．１７２５−１７２９
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記した製造方法により形成された反応層は、複数の種類の金属膜をＳｉＣ半導体層の表面に形成し、１０００℃の高温で一気に熱処理を行なうため、種々の副生成物を含んでいる。
例えば、ＳｉＣ半導体層の表面にＴｉ膜とＡｌ膜を順に形成し、１０００度程度の熱処理を行なうと、反応層はＴｉ３ＳｉＣ２のみから成る一様な膜にはならず、Ａｌ４Ｃ３やＴｉ５Ｓｉ３ＣＸやＴｉＣ等の副生成物を含んだ膜となる。
Ｔｉ３ＳｉＣ２以外の副生成物が存在する膜を用いて電極を形成すると、コンタクト抵抗が高くなり、特性の良いオーミック電極を形成することができない。
また、良好なコンタクト抵抗を実現するＴｉ３ＳｉＣ２層も、厚く形成してしまうと、Ｔｉ３ＳｉＣ２層でのバルク抵抗が増大する。このため、ＳｉＣ半導体層に接するＴｉ３ＳｉＣ２層を、できるだけ薄く均一に形成する必要がある。
本発明は、上記の問題点を解決するために創案された。
【課題を解決するための手段】
【０００６】
（請求項１に記載の発明）
本発明は、ＳｉＣ半導体層に接するオーミック電極が形成されている半導体装置を製造する方法に用いられる。
本発明の半導体装置の製造方法は、ＳｉＣ半導体層に接するＴｉ層を形成する第１工程と、ＳｉＣ半導体層とＴｉ層の温度を、ＴｉとＡｌが反応してＡｌ３Ｔｉが生成する第１基準温度よりも高く、そのＡｌ３ＴｉとＳｉＣが反応してＴｉ３ＳｉＣ２が生成する第２基準温度よりも低い温度に上げ、Ｔｉ層の上にＡｌ層を形成する第２工程を備えている。
第２工程では、Ｔｉ層の上にＡｌが蒸着されると直ちにＴｉ層のＴｉとＡｌが反応してＳｉＣ半導体層に接するＡｌ３Ｔｉが生成する。このとき、Ｔｉ層の上にＡｌが蒸着されることで発生する凝縮熱ＥＣと、このＴｉとＡｌが反応してＡｌ３Ｔｉが生成される際に発生する反応熱ＥＲが加わることで、ＳｉＣ半導体層とＡｌ３Ｔｉの界面の温度が上記した第２基準温度よりも上昇する。これにより、ＳｉＣ半導体層のＳｉＣとＡｌ３Ｔｉが反応してＴｉ３ＳｉＣ２が生成し、ＳｉＣ半導体層とオーミック接触をするＴｉ３ＳｉＣ２層が形成される。
【０００７】
発明者らは、ＳｉＣとＴｉとＡｌについて、その温度と各物質間の反応状況との関連を研究した。これによれば、ＳｉＣ半導体層に接するように形成したＴｉ層のＴｉと、Ｔｉ層の上に形成したＡｌ層のＡｌが反応し、Ａｌ３Ｔｉが生成される始める温度（第１基準温度）は、Ａｌの融解温度（約６６０℃）よりも高い約６８６℃である。また、生成されたＡｌ３ＴｉとＳｉＣ半導体層のＳｉＣが反応し、Ｔｉ３ＳｉＣ２（反応層）が生成され始める温度（第２基準温度）は、約９７０℃である。
第２工程の期間に、ＳｉＣ半導体層とＴｉ層及びこの期間に形成されるＡｌ層を含む基板は、結果的に所望の厚みのＴｉ３ＳｉＣ２層を形成することができる温度に上げられればよい。
基板の温度が、第１基準温度と第２基準温度の範囲内において、上記凝縮熱ＥＣのみでは第２基準温度以上に温度が上がることがなく、なおかつ、凝縮熱ＥＣと反応熱ＥＲにより、ＳｉＣ半導体層とＡｌ３Ｔｉの界面の温度が第２基準温度以上に上昇するような温度に設定されていれば、結果的に、ＳｉＣ半導体層とＡｌ３Ｔｉの界面の温度が第２基準温度以上に上昇し、Ｔｉ３ＳｉＣ２層が形成される。ＳｉＣ半導体層のＳｉＣは生成されたＡｌ３Ｔｉのみと反応することが可能となるため、副生成物は生じない。このため、良好な特性のオーミック電極を形成することができる。
【０００８】
この方法で製造すると、ＳｉＣ半導体層と電極との界面には、未反応のＴｉが存在しない。また、未反応のＴｉが存在していたとしても、Ｔｉ単体とＳｉＣは直接的には反応しない。（Ｔｉは、Ａｌと反応してＡｌ３Ｔｉとなると同時に、凝縮熱ＥＣと反応熱ＥＲを得て温度が上昇することで、ＳｉＣと反応する。）界面に形成されるＴｉ３ＳｉＣ２層は一様であり、Ａｌ４Ｃ３やＴｉ５Ｓｉ３ＣＸやＴｉＣ等の副生成物が少ない。この反応層を用いると、コンタクト抵抗の低いオーミック電極を形成することができる。
【０００９】
（請求項２に記載の発明）
Ｔｉ３ＳｉＣ２層の膜厚は、２ｎｍ〜３０ｎｍの範囲内で、電極領域全域に一様に形成できる最も薄い厚さであることが好ましい。
本発明の半導体装置の製造方法によれば、２ｎｍ〜３０ｎｍの間の膜厚のＴｉ３ＳｉＣ２層により、コンタクト抵抗の低い電極を形成することができる。
【発明の効果】
【００１０】
本発明によれば、ＳｉＣ半導体層に対するコンタクト抵抗が低いオーミック電極を形成することができる。
【発明を実施するための最良の形態】
【００１１】
以下に説明する実施例の主要な特徴を列記しておく。
（第１特徴）
オーミック電極を形成するＳｉＣ半導体層は、ｐ型半導体層である。
（第２特徴）
第１基準温度は、６８６℃である。
（第３特徴）
第２基準温度は、９７０℃である。
（第４特徴）
ＳｉＣ半導体層とＴｉ層の温度を、ＴｉとＡｌが反応してＡｌ３Ｔｉが生成する第１基準温度よりも高く、そのＡｌ３ＴｉとＳｉＣが反応してＴｉ３ＳｉＣ２が生成する第２基準温度よりも低い８５０℃に上げ、Ｔｉ層の上にＡｌ層を形成する工程を備えている。
【実施例】
【００１２】
本発明を具現化した半導体装置とその製造方法の実施例を、図１〜図７を参照して説明する。本実施例では、本発明の半導体装置が、ＳｉＣ基板を用いて形成されたｐチャネルＭＯＳＦＥＴである場合について説明する。
図１は、本実施例の半導体装置１の断面図である、図２〜図５は、半導体装置１が備えるオーミック電極（ソース電極）の製造工程を説明する図である。図６は、ＳｉＣとＴｉとＡｌが温度に対応して反応する状況を示すＤＳＣ（示差走査熱量測定）曲線である。図７は、ＳｉＣ半導体層と形成中の電極との界面の温度を示す。
【００１３】
まず、図１の断面図を参照して半導体装置１の概略構成を説明する。
半導体装置１は、ｎ型のＳｉＣ半導体層１０の表面側の両端に、対を成すｐ＋型ＳｉＣ半導体層２０ａ，２０ｂを備えている。
ｐ＋型ＳｉＣ半導体層２０ａの表面の左端から半導体装置１の中心側に向けて、反応層３１（請求項でいうＴｉ３ＳｉＣ２層）が伸びている。反応層３１は、厚みが２ｎｍから３０ｎｍのＴｉ３ＳｉＣ２で形成されている。詳しくは後述するが、反応層３１には、Ａｌ４Ｃ３及びＴｉ５Ｓｉ３ＣＸ及びＴｉＣ等の副生成物は含まれていない。反応層３１は、ｐ＋型ＳｉＣ半導体層２０ａとオーミック接触をしている。なお、ｐ＋型ＳｉＣ半導体層２０ａの表面の半導体装置１の中心側には、反応層３１によって覆われていない領域がある。
反応層３１の上には表面層３２が形成されている。表面層３２はＡｌで形成されている。反応層３１と表面層３２により、オーミック電極であるソース電極３０が形成されている。
【００１４】
同様に、ｐ＋型ＳｉＣ半導体層２０ｂの表面の右端から半導体装置１の中心側に向けて、反応層４１が伸びている。反応層４１は、厚みが２ｎｍから３０ｎｍのＴｉ３ＳｉＣ２で形成されている。反応層４１には、Ａｌ４Ｃ３及びＴｉ５Ｓｉ３ＣＸ及びＴｉＣ等の副生成物は含まれていない。反応層４１はｐ＋型ＳｉＣ半導体層２０ｂとオーミック接触をしている。なお、ｐ＋型ＳｉＣ半導体層２０ｂの表面の半導体装置１の中心側には、反応層４１によって覆われていない領域がある。
反応層４１の上には表面層４２が形成されている。表面層４２はＡｌで形成されている。反応層４１と表面層４２により、オーミック電極であるドレイン電極４０が形成されている。
【００１５】
反応層３１で覆われていないｐ＋型ＳｉＣ半導体層２０ａの表面から、反応層４１で覆われていないｐ＋型ＳｉＣ半導体層２０ｂの表面に亘って、ゲート絶縁膜６０が、ｎ型のＳｉＣ半導体層１０の表面に伸びている。
ゲート絶縁膜６０の上には、ゲート電極５０が形成されている。
【００１６】
このように構成された半導体装置１は、ソース電極３０とドレイン電極４０間に所定のソース・ドレイン間電圧が印加されるとともに、ゲート電極５０に所定のゲート電圧が印加されるとオン状態になる。すなわち、ｐ＋型ＳｉＣ半導体層２０ａとｐ＋型ＳｉＣ半導体層２０ｂの間の半導体領域であり、ｎ型の表面の領域（絶縁膜６０を介してゲート電極５０と対向している領域）に、キャリアが移動することができるｐ型のチャネルが形成される。このチャネルを介してソース電極３０とドレイン電極４０間をキャリアが移動することで、ソース電極３０とドレイン電極４０間に電流が流れ、半導体装置１がオン状態となる。ゲート電極５０に印加する電圧が、半導体装置１がオンすることができるゲート電圧未満になるとチャネルが消滅する。すると、ソース電極３０とドレイン電極４０間をキャリアが移動できなくなり、半導体装置１がオフ状態となる。
半導体装置１がオン状態となる動作やオフ状態となる動作については、周知の事項なので詳細な説明は省略する。
【００１７】
次に、図１〜図５、図７を参照しながら、半導体装置１の製造工程の一部を説明する。ここでは、ソース電極３０を形成する際の主要な工程を説明する。ソース電極３０は、前述したように、ｐ＋型ＳｉＣ半導体層２０ａの表面に形成される。従来の技術で記載したように、ｐ＋型ＳｉＣ半導体層に接するコンタクト抵抗の低いオーミック電極を形成することは、困難であった。本実施例のソース電極３０を形成する工程では、所望の生成物以外の種々の副生成物が生成されることを防止する。副生成物は、結果的に形成された電極のコンタクト抵抗を高くする原因となる。これにより、コンタクト抵抗の低いオーミック電極のソース電極３０を形成する。
【００１８】
まず、ｎ型のＳｉＣ基板を準備する（図１参照）。
そして、通常のｐチャネルＭＯＳＦＥＴの形成プロセスに従い、順次、基板に酸化工程やフォトリソグラフィー工程やエッチング工程やイオン打ち込み工程等を組み合わせて行なう。これにより、基板に絶縁膜６０とポリシリコンにより成るゲート電極５０と、ｐ＋型ＳｉＣ半導体層２０ａ，２０ｂを形成する。その後、ゲート電極５０等を絶縁する酸化膜（特に図示していない。）を、ＣＶＤ法（化学気相成長法）を用いて堆積する。
そして、ｐ＋型ＳｉＣ半導体層２０ａの表面を覆っている酸化膜に、フォトリソグラフィーにより、ソース電極３０を形成するためのコンタクトホールを形成する。また、ｐ＋型ＳｉＣ半導体層２０ｂの表面を覆っている酸化膜に、フォトリソグラフィーにより、ドレイン電極４０を形成するためのコンタクトホールを形成する。次に、コンタクトホールを形成したｐ＋型ＳｉＣ半導体層２０ａの表面にソース電極３０を形成する。また、コンタクトホールを形成したｐ＋型ＳｉＣ半導体層２０ｂの表面にドレイン電極４０を形成する。
以下に、ｐ＋型ＳｉＣ半導体層２０ａの表面にソース電極３０を形成する工程について詳しく説明する。なお、以下では、ソース電極３０を形成する工程のみについて説明するが、実際は、ドレイン電極４０も、ｐ＋型ＳｉＣ半導体層２０ｂの表面にソース電極３０と同時に形成する。
【００１９】
なお、図２〜図５には、図１に示す半導体装置１のｐ＋型ＳｉＣ半導体層２０ａ部分を拡大して示してある。
まず、ｐ＋型ＳｉＣ半導体層２０ａの表面の一部であり、ソース電極３０を形成する位置に、Ｔｉ膜３４（図２参照）を蒸着させる（請求項でいう第１工程）。
次に、ｐ＋型ＳｉＣ半導体層２０ａとＴｉ膜３４を含む基板が８５０℃になるように加熱する。図７では、基板の温度が上昇し、時刻ｔ１で、ｐ＋型ＳｉＣ半導体層２０ａとＴｉ膜３４の界面が８５０℃に達している。この８５０℃という温度については、詳細を後述する。Ｔｉ膜３４が蒸着されているだけの状態では、８５０℃まで昇温しても、Ｔｉ膜３４のＴｉとｐ＋型ＳｉＣ半導体層２０ａのＳｉＣが反応することはない。
【００２０】
基板の温度を８５０℃に維持している状態で、時刻ｔ１からＴｉ膜３４の上にＡｌ膜３６（併せて図３参照）を蒸着させる（請求項でいう第２工程）。ここでは、Ａｌ膜３６は液状であると思われる。
８５０℃は、ＴｉとＡｌが反応しＡｌ３Ｔｉが生成し始める温度である第１基準温度（６８６℃）よりも高い。したがって、８５０℃でＴｉ膜３４の上にＡｌ膜３６を蒸着している最中にも、Ｔｉ膜３４のＴｉと、蒸着されつつあるＡｌが反応し、Ａｌ３Ｔｉ層３９が形成され始める（併せて図４参照）。
この反応により反応熱が発生する。反応熱ＥＲと、蒸着されつつあるＡｌの凝縮熱ＥＣにより、ｐ＋型ＳｉＣ半導体層２０ａとＡｌ３Ｔｉ層３９の界面３９ａの温度が、図７に示すように、８５０℃から上昇する。なお、ＳｉＣとＡｌ３Ｔｉの反応挙動に対するＡｌの凝縮熱ＥＣの影響は小さいので、以降の説明では反応熱についてのみ説明する。図７に示すように、時刻ｔ２で界面３９ａの温度が９７０℃以上に達すると、ｐ＋型ＳｉＣ半導体層２０ａのＳｉＣとＡｌ３Ｔｉ層３９のＡｌ３Ｔｉが反応して反応層（Ｔｉ３ＳｉＣ２層）３１が形成され始める（併せて図５参照）。界面３９ａの温度が９７０℃以上の間（図７に示す期間Ｓ２）は、反応層３１の形成が進行する。
Ｔｉ膜３４のＴｉとＡｌからＡｌ３Ｔｉ層３９が形成される反応が終了すると（例えば、Ｔｉ膜３４のＴｉが反応によってなくなった場合）、この反応熱が発生しなくなる。これにより、ｐ＋型ＳｉＣ半導体層２０ａとＡｌ３Ｔｉ層３９の界面３９ａの温度が、９７０℃から下降する。時刻ｔ３で、界面３９ａの温度が９７０℃未満となると、ｐ＋型ＳｉＣ半導体層２０ａのＳｉＣとＡｌ３Ｔｉ層３９のＡｌ３Ｔｉの反応が終了する。実際には、界面３９ａの温度が９７０℃以上になっている間は、瞬間に近い短い期間であり、非常に薄い反応層３１を界面３９ａに形成することができる。
例えば、時刻ｔ４でＡｌの蒸着を停止するとともに（したがって、時刻ｔ１から時刻ｔ４の期間Ｓ１の間Ａｌを蒸着している。）、基板の加熱を停止し、冷却する。
【００２１】
上記説明では、説明の便宜上、ほとんど同時に進行する連鎖的な反応の進捗状況を、図３、図４、図５に分割して説明した。
図３では、Ｔｉ膜３４の上にＡｌ膜３７が蒸着されつつある状態を示している。図４では、Ｔｉ膜３４のＴｉとその上に蒸着されつつあるＡｌが反応してＡｌ３Ｔｉ膜３９が形成され、その間もＡｌの蒸着が継続されており、Ａｌ膜３７がＡｌ３Ｔｉ膜３９の上部に存在する状態を示している。図５では、界面３９ａにＴｉ３ＳｉＣ２が生成され、その上に未反応のＡｌ３Ｔｉ膜３９、その上にＡｌ膜３７が存在している状態を示している。
ただし、上記反応は、ほとんど同時に進行するので、必ずしも図３〜図５に示す状態が存在するわけではない。実際には、図３に示すように、８５０℃でＡｌが蒸着し始めると、ほぼ同時に図４に示すＡｌ３Ｔｉが生成する反応が始まる。このとき、Ａｌ膜３７は、図４に示すように余っている場合も、余っていない場合もある。また、Ａｌ３Ｔｉが生成する反応が始まると、ほぼ同時に図５に示すＴｉ３ＳｉＣ２が生成する反応が始まる。なお、Ａｌ３Ｔｉ膜３９やＡｌ膜３７は、図５に示すように余っている場合もあるし、余っていない場合もある。
Ｔｉ膜３４は、ｐ＋型ＳｉＣ半導体層２０ａの上に一様な厚さの膜として形成できる最も薄い膜厚で形成する。。
【００２２】
そして、図５に示すように、反応層３１の上に、未反応のＡｌ３Ｔｉ膜３９やＡｌ膜３７が存在する場合には、これらを除去する。
基板の温度が少なくともアルミニウムの融点（６６０℃程度）以下に戻るまで放置しておく。
ついて、反応層３１の上部にＡｌの表面層３２を形成し、ソース電極３０を形成する（併せて図１参照）。前述したように、ドレイン電極４０もソース電極３０と同様の構成であり、ソース電極３０と同時に形成される。
【００２３】
本実施例の半導体装置の製造方法では、基板の温度を８５０℃に上げた状態で、Ｔｉ膜３４の上にＡｌ膜３７を蒸着させる工程を実施する。この８５０℃という温度について以下に説明する。
発明者らは、図６に示すように、ＳｉＣとＴｉとＡｌが温度に対応して反応する状況を示すＤＳＣ（示差走査熱量測定）曲線を実測して得た。
これによれば、Ａｌは、６６０℃で融解する。Ａｌは、６８０度付近では吸熱が終了して全て融解している。
融解したＡｌは、６８６℃（請求項でいう第１基準温度）で、発熱をしながらＴｉと反応し始める。ＡｌとＴｉが反応するとＡｌ３Ｔｉが生成する。そして、Ａｌ３Ｔｉは、９７０℃（請求項でいう第２基準温度）付近で、発熱をしながらＳｉＣと反応し始める。Ａｌ３ＴｉとＳｉＣが反応するとＴｉ３ＳｉＣ２が生成する。
したがって、前述した工程により、界面３９ａの温度が９７０℃より高くなっている間は、Ａｌ３ＴｉとＳｉＣが反応してＴｉ３ＳｉＣ２が生成される。
【００２４】
ＳｉＣ半導体層に対するコンタクト抵抗の低いオーミック電極を形成するためには、Ｔｉ３ＳｉＣ２層に、Ａｌ４Ｃ３やＴｉ５Ｓｉ３ＣＸやＴｉＣ等の副生成物が含まれていないことが好ましい。本実施例の半導体装置の製造方法では、Ｔｉ３ＳｉＣ２は、ＴｉとＡｌの反応熱により、ｐ＋型ＳｉＣ半導体層２０ａとＡｌ３Ｔｉ膜３９の界面３９ａの温度が９７０℃以上の状態である期間にのみ生成される。界面３９ａの温度が９７０℃未満に下がるとＳｉＣとＡｌ３Ｔｉの反応は停止する。この反応が開始してから停止するまでの期間は、前述したように瞬間に近い短い期間９７０℃であるので、非常に薄いＴｉ３ＳｉＣ２層３１を形成することができる。また、界面３９ａには未反応のＴｉが存在しない。また、Ｔｉ単体が存在しているとしても、Ｔｉ単体とＳｉＣは直接的には反応しない。（Ｔｉは、Ａｌと反応してＡｌ３Ｔｉとなると同時に凝縮熱ＥＣと反応熱ＥＲを得て温度が上がることで、ＳｉＣと反応する。）界面に形成された薄いＴｉ３ＳｉＣ２層は一様であり、Ａｌ４Ｃ３やＴｉ５Ｓｉ３ＣＸやＴｉＣ等の副生成物が少ない。
これにより、薄くて一様なＴｉ３ＳｉＣ２の反応層３１を形成することができ、この反応層３１を用いてコンタクト抵抗の低いオーミック電極のソース電極３０を形成することができる。
【００２５】
また、本実施例のソース電極３０を形成する工程では、反応層３１（Ｔｉ３ＳｉＣ２層）の形成が可能となる時間がわずかであるため、２ｎｍ〜３０ｎｍの薄い反応層３１を形成することができる。反応層は薄いほど、電極部の総合抵抗（コンタクト抵抗と電極のバルク抵抗の和）を低減することができることから、本実施例で形成されるオーミック電極は、良好な特性を発現する。
【００２６】
本実施例では、図３に示すように、Ｔｉ膜３４の上にＡｌ膜３７を蒸着する工程で、基板の温度を８５０℃に維持している。しかしながら、要は、この温度で、Ｔｉ膜３４の上にＡｌ膜３７を蒸着することにより、Ｔｉは、Ａｌと反応してＡｌ３Ｔｉとなると同時に凝縮熱ＥＣと反応熱ＥＲを得て温度が上がることで、界面３９ａの温度が９７０℃以上に達し、２〜３０ｎｍの薄い反応層３１（Ｔｉ３ＳｉＣ２層）が形成されればよく、この温度は８５０℃に限定されるものではない。また、この温度は、期間内で一定温度に維持されていなくてもよい。
【００２７】
本実施例では、本発明の半導体装置をｐチャネルＭＯＳＦＥＴに適用した場合について説明したが、半導体装置はｐチャネルＦＥＴに限定されるものではなく、本発明は種々の半導体装置に適用される。例えば、本発明の半導体装置は、図８に示すｎチャネルの縦型パワーＭＯＳＦＥＴにも適用することができる。
ｎチャネルの縦型パワーＭＯＳＦＥＴである半導体装置２は、ｎ＋型のＳｉＣ半導体層７０の上部にｎ−型のＳｉＣ半導体層７２を備えている。
半導体装置２は、ｎ−型のＳｉＣ半導体層７２の表面側の両端に、対を成すｐ型ＳｉＣ半導体層７４ａ，７４ｂを備えている。ｐ型ＳｉＣ半導体層７４ａ，７４ｂの表面側の一部の領域に、ｎ＋型ソース領域（ＳｉＣ半導体層）７６ａ，７６ｂが形成されている。
ｐ型ＳｉＣ半導体層７４ａの表面の左端からｎ＋型ＳｉＣ半導体層７４ａに亘り、反応層７８ａが伸びている。反応層７８ａは、Ｔｉ３ＳｉＣ２で形成されている。反応層７８ａには、Ａｌ４Ｃ３及びＴｉ５Ｓｉ３ＣＸ及びＴｉＣ等の副生成物は含まれていない。反応層７８ａは、ｐ型ＳｉＣ半導体層７４ａとオーミック接触をしている。なお、ｐ型ＳｉＣ半導体層７４ａとｎ＋型ソース領域７６ａの半導体装置２の中心側には、反応層７８ａによって覆われていない領域がある。
同様に、ｐ型ＳｉＣ半導体層７４ｂの表面の右端からｎ＋型ソース領域７６ｂに亘り、反応層７８ｂが伸びている。
【００２８】
反応層７８ａで覆われていないｎ＋型ソース領域７６ａの表面から、反応層７８ｂで覆われていないｎ＋型ソース領域７６ｂの表面に亘って、ゲート絶縁膜８０が形成されている。ゲート絶縁膜８０に包まれるようにゲート電極８２が形成されている。
反応層７８ａと反応層７８ｂとゲート絶縁膜８０を覆うように、ＮｉあるいはＮｉ／Ａｌより成る表面層８４が形成されている。反応層７８ａ，７８ｂと表面層８４により、オーミック電極であるソース電極８５が形成されている。
ｎ＋型のＳｉＣ半導体層７０の裏面にはＮｉのドレイン電極８６が形成されている。
【００２９】
このように構成された半導体装置２は、ソース電極８５とドレイン電極８６の間に所定のソース・ドレイン間電圧が印加されるとともに、ゲート電極８２に所定のゲート電圧が印加されるとオン状態になる。すなわち、ｐ型ＳｉＣ半導体層７４ａ及びｐ型ＳｉＣ半導体層７４ｂの、絶縁膜８０を介してゲート電極８２と対向している領域に、キャリアが移動できるｎ型のチャネルが形成される。このチャネルを介して、キャリアが、ソース電極８５と接しているｎ＋型ソース領域７６ａとｎ＋型ソース領域７６ｂからｎ−型のＳｉＣ半導体層７２に移動する。そして、キャリアが、ｎ＋型のＳｉＣ半導体層７０を通ってドレイン電極８６に移動することで、ソース電極８５とドレイン電極８６の間に電流が流れ、半導体装置２がオン状態となる。ゲート電極８２に印加する電圧が、半導体装置２がオンすることができるゲート電圧未満になるとチャネルが消滅する。すると、ソース電極８５とドレイン電極８６の間をキャリアが移動できなくなり、半導体装置２がオフ状態となる。
半導体装置２がオンする動作やオフする動作については周知の事項なので詳細な説明は省略する。
【００３０】
上記した半導体装置２の反応層７８ａ，７８ｂも、半導体装置１の反応層３１，４１と同様の製造方法によって形成される。これにより、薄くて一様なＴｉ３ＳｉＣ２の反応層７８ａ，７８ｂを形成することができる。反応層７８ａ，７８ｂを用いてコンタクト抵抗の低いオーミック電極のソース電極８５を形成することができる。
【００３１】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３２】
【図１】ｐチャネルＭＯＳＦＥＴである半導体装置１の断面図である。
【図２】半導体装置１が備えるソース電極３０の製造工程の１を示す。
【図３】半導体装置１が備えるソース電極３０の製造工程の２を示す。
【図４】半導体装置１が備えるソース電極３０の製造工程の３を示す。
【図５】半導体装置１が備えるソース電極３０の製造工程の４を示す。
【図６】ＳｉＣとＴｉとＡｌの熱処理による反応特性を示すＤＳＣ（示差走査熱量測定）曲線である。
【図７】ｐ＋型ＳｉＣ半導体層２０ａと形成中のソース電極３０との界面の温度を示す。
【図８】ｎチャネルの縦型パワーＭＯＳＦＥＴである半導体装置２の断面図である。
【符号の説明】
【００３３】
１，２  半導体装置
１０  ｎ型ＳｉＣ半導体層
２０ａ，２０ｂ  ｐ＋型ＳｉＣ半導体層
３０，８５  ソース電極
３１，４１，７８ａ，７８ｂ  反応層
３２，４２，８４  表面層
４０，８６  ドレイン電極
５０，８２  ゲート電極
６０，８０  絶縁膜
７０  ｎ＋型ＳｉＣ半導体層
７２  ｎ−型ＳｉＣ半導体層
７４ａ，７４ｂ  ｐ型ＳｉＣ半導体層
７６ａ，７６ｂ  ｎ＋型ソース領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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