(57)【要約】【課題】大規模な半導体素子を高精度に測定できる半導体評価回路を提供する。【解決手段】トランジスタ特性を評価するための半導体評価回路であって、評価セルを行及び列方向にマトリックス状に配列してなる評価セルアレイと、評価セルアレイの各行に属する評価セル用のグローバルドレイン線と、評価セルアレイの各行に属する評価セル用のグローバルソース線と、を備え、評価セルは、行方向に配列された被測定トランジスタと、そのドレインを接続するローカルドレイン線と、そのソースを接続するローカルソース線と、を備え、当該半導体評価回路は、ローカルドレイン線とグローバルドレイン線とを接続、開放する第１スイッチと、ローカルソース線とグローバルソース線とを接続、開放する第２スイッチと、評価セルアレイの各列に属する評価セル内の対応する被測定トランジスタのゲートを列方向に各々接続する共通ゲート線と、を備える。【選択図】図２
2008140863.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタ特性を評価するための半導体評価回路であって、
評価セルを行及び列方向にマトリックス状に配列してなるｎ行ｍ列（ｎ，ｍは正の整数）の評価セルアレイと、
前記評価セルアレイの各行に属する前記評価セル用のグローバルドレイン線と、
前記評価セルアレイの各行に属する前記評価セル用のグローバルソース線と、を備え、
前記評価セルは、
行方向に配列されたｋ（正の整数）個の被測定トランジスタと、
前記ｋ個の被測定トランジスタのドレインを接続するローカルドレイン線と、
前記ｋ個の被測定トランジスタのソースを接続するローカルソース線と、を備え、
当該半導体評価回路は、
各々の前記評価セルに対応して設けられ、制御信号に応じて前記ローカルドレイン線と前記グローバルドレイン線とを接続、開放する第１スイッチと、
各々の前記評価セルに対応して設けられ、前記制御信号に応じて前記ローカルソース線と前記グローバルソース線とを接続、開放する第２スイッチと、
前記評価セルアレイの各列に属する前記評価セル内の対応するｎ個の前記被測定トランジスタのゲートを列方向に各々接続するｋ×ｍ本の共通ゲート線と、を備え、
評価対象の前記被測定トランジスタに接続される前記グローバルドレイン線にドレイン電圧が印加され、該評価対象の被測定トランジスタに接続される前記グローバルソース線にソース電圧が印加され、該評価対象の被測定トランジスタに接続される前記共通ゲート線にゲート電圧が印加される事を特徴とする半導体評価回路。
【請求項２】
トランジスタ特性を評価するための半導体評価回路であって、
評価セルを行及び列方向にマトリックス状に配列してなるｎ行ｍ列（ｎ，ｍは正の整数）の評価セルアレイと、
前記評価セルアレイの各行に属する前記評価セル用のｎ本のグローバルドレイン線と、
前記評価セルアレイの各行に属する前記評価セル用のｎ本のグローバルソース線と、を備え、
前記評価セルは、
行方向に配列されたｋ（正の整数）個の被測定トランジスタと、
前記ｋ個の被測定トランジスタのドレインを接続するローカルドレイン線と、
前記ｋ個の被測定トランジスタのソースを接続するローカルソース線と、を備え、
当該半導体評価回路は、
各々の前記評価セルに対応して設けられ、制御信号に応じて前記ローカルドレイン線と前記グローバルドレイン線とを接続、開放する第１スイッチと、
各々の前記評価セルに対応して設けられ、前記制御信号に応じて前記ローカルソース線と前記グローバルソース線とを接続、開放する第２スイッチと、
前記評価セルアレイの各列に属する前記評価セル内の対応するｎ個の前記被測定トランジスタのゲートを列方向にｊ（正の整数）分割して各々接続するｋ×ｍ×ｊ本の共通ゲート線と、
前記評価セルアレイの各列に属する前記評価セル内の対応する前記被測定トランジスタ用のｋ×ｍ本のグローバルゲート線と、
各々の前記共通ゲート線に対応して設けられ、前記制御信号に応じて前記共通ゲート線と前記グローバルゲート線とを接続、開放する第３スイッチと、を備え、
評価対象の前記被測定トランジスタに接続される前記グローバルドレイン線にドレイン電圧が印加され、該評価対象の被測定トランジスタに接続される前記グローバルソース線にソース電圧が印加され、該評価対象の被測定トランジスタに接続される前記グローバルゲート線にゲート電圧が印加される事を特徴とする半導体評価回路。
【請求項３】
前記評価セルアレイの各行に属する前記評価セル用のグローバルドレインセンス線と、
前記評価セルアレイの各行に属する前記評価セル用のグローバルソースセンス線と、
各々の前記評価セルに対応して設けられ、前記制御信号に応じて前記ローカルドレイン線と前記グローバルドレインセンス線とを接続、開放する第４スイッチと、
各々の前記評価セルに対応して設けられ、前記制御信号に応じて前記ローカルソース線と前記グローバルソースセンス線とを接続、開放する第５スイッチと、
を更に備える事を特徴とする請求項１に記載の半導体評価回路。
【請求項４】
隣接する２つの行毎に１本の前記グローバルドレイン線と１本の前記グローバルソース線とを共用する事を特徴とする請求項１に記載の半導体評価回路。
【請求項５】
前記第１スイッチは、前記ローカルドレイン線の一端に接続され、
前記第２スイッチは、前記ローカルソース線の一端であって前記第１スイッチと行方向に反対側に接続されることを特徴とする請求項１から請求項４までの何れか１項に記載の半導体評価回路。
【請求項６】
前記第１スイッチは、前記ローカルドレイン線の一端に接続され、前記第４スイッチは、該ローカルドレイン線の他端に接続され、
前記第２スイッチは、前記ローカルソース線の一端であって前記第１スイッチと行方向に反対側に接続され、前記第５スイッチは、該ローカルソース線の他端に接続されることを特徴とする請求項３に記載の半導体評価回路。
【請求項７】
ドレイン電圧が印加されるｘ（ｎ以下の正の整数）本のドレインフォース線と、
一端が前記グローバルドレイン線の各々に接続され、他端が前記ｘ本のドレインフォース線の何れかに接続された第６スイッチと、
ソース電圧が印加されるｙ（ｎ以下の正の整数）本のソースフォース線と、
一端が前記グローバルソース線の各々に接続され、他端が前記ｙ本のソースフォース線の何れかに接続された第７スイッチと、
を更に備える事を特徴とする請求項１から請求項６までの何れか１項に記載の半導体評価回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体評価回路に関し、特に多数の半導体素子の特性を評価するための技術に関するものである。
【背景技術】
【０００２】
半導体の微細プロセスを開発する場合、微細素子（トランジスタ、抵抗素子等）の特性の評価解析を行うため、種々の寸法の素子からなるＴＥＧ(Test Element Group)を半導体ウェハー中に作製し、その評価解析結果を基にプロセス条件等を設定することで大量生産に耐えうる素子を開発している。
【０００３】
これまでのプロセス開発では、ＴＥＧ中に作製された個々のトランジスタの特性を評価、解析することで最適なプロセス条件とトランジスタ構造を設定できたが、微細化が進むにつれて複数のトランジスタ間の特性ばらつきが無視できなくなってきた。
また、トランジスタ周辺の状態によってトランジスタに加えられるストレスが変わり、トランジスタの特性が変化するという現象も無視できなくなってきている。
【０００４】
このような状況から、例えば加工レベルが４５ｎｍの微細プロセスでは、隣接したトランジスタであっても両者の特性がばらついてしまうので、ＳＲＡＭ（Static Random Access Memory）等の微小信号をペアトランジスタ（隣接した２つのトランジスタ）で検知するような検知回路、増幅回路は動作マージンが低下するか、あるいは動作不能になることが予測されている。
【０００５】
この場合、個々のトランジスタの評価のみでは十分なデータが得られないため、大量のトランジスタの特性を評価し、統計処理して分析を行ない、システマティックな特性差とばらつきによる特性差とを分離して解析できるような大規模なＴＥＧが必要である。
【０００６】
従来、大規模な素子評価を行うＴＥＧとして、例えば図１（ａ）に示すように複数個のトランジスタをマトリックス状に配置して評価できるＤＭＡ（Device Matrix Array）−ＴＥＧがある（非特許文献１参照）。
【０００７】
同図を参照して従来技術に係るＤＭＡ−ＴＥＧの構成を以下に説明する。ＤＵＴ１１〜ＤＵＴｎｍは被測定トランジスタである。被測定トランジスタＤＵＴ１１〜ＤＵＴ１ｍのドレインは、共通ドレイン線Ｄ１に接続され、ソースは共通ソース線Ｓ１に接続される。共通ドレイン線Ｄ１はスイッチＳＷ２を介してドレイン電圧が供給される共通のドレインフォース線(Drain Force)に接続される。また、共通ドレイン線Ｄ１の電圧をモニターするために、ドレイン電圧センス線ＤＳ１がスイッチＳＷ１を介してドレインセンス線(Drain Sense)に接続される。
【０００８】
また、共通ソース線Ｓ１は共通のソース電源(Source Force)に接続される。さらに、この共通ソース線Ｓ１の電圧をモニターするために、共通ソース線Ｓ１はスイッチＳＷ３を介してソースセンス線(Source Sense)に接続される。なお、上記のスイッチＳＷ１〜ＳＷ３は、図示しないデコーダの出力信号によって制御される。
【０００９】
これらのセットを一組として、上述と同様な接続でｎ番目のセットである被測定トランジスタＤＵＴｎ１〜ＤＵＴｎｍまで設けられている。また、被測定トランジスタＤＵＴ１１〜ＤＵＴｎ１のゲートは共通ゲート線Ｇ１に接続され、同様にして被測定トランジスタＤＵＴ１ｍ〜ＤＵＴｎｍのゲートは共通ゲート線Ｇｍに接続される。
【００１０】
また、共通ゲート線Ｇ１にはゲート選択回路１００を介してゲート電圧ＶＧ１またはゲート非選択電圧ＶＧＸの何れかが供給される。選択信号ＥＮ１がハイレベル（選択）になるとゲート電圧ＶＧ１がゲート線Ｇ１に供給され、選択信号ＥＮ１がローレベル（非選択）になると、ゲート非選択電圧ＶＧＸがゲート線Ｇ１に供給される。ゲート非選択電圧ＶＧＸは通常はゼロボルトであるが、必要に応じてマイナス電圧も設定できる。
このような構成のＤＭＡ−ＴＥＧにより、ｍ×ｎ個の被測定トランジスタＤＵＴ１１〜ＤＵＴｎｍの特性が評価できる。
【００１１】
ここで、上記共通ドレイン線Ｄ１にはｍ個の被測定トランジスタＤＵＴ１１〜ＤＵＴ１ｍが並列接続されているため、各被測定トランジスタにオフリーク電流（トランジスタが完全にオフできずに流れる電流）があると、非選択の被測定トランジスタを通じてリーク電流が流れるため、測定したい被測定トランジスタの特性が正確に評価できなくなる。この場合には、例えばゲート非選択電圧ＶＧＸを−０．２Ｖ程度にして、オフリーク電流を抑えるようにする。
なお、図１（ｂ）はスイッチＳＷ１〜ＳＷ３の回路図である。
【非特許文献１】Yoshiyuki Shimizu, Mitsuo Nakamura, Toshimasa Matsuoka, and Kenji Taniguchi, ``Test structure for precise statistical characteristics measurement of MOSFETs,'' IEEE 2002 Int. Conference on Microelectronic Test Structure ( ICMTS 2002 ), pp. 49-54, April 2002
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述の従来技術に係るＤＭＡ−ＴＥＧによれば、大規模なＤＭＡ−ＴＥＧ（例えばｍ＝ｎ＝１０２４、すなわち１Ｍ個のトランジスタ評価が出来るＴＥＧ）を構成した場合、共通ドレイン線Ｄ１には１０２４個のトランジスタが接続される。ここで、微細トランジスタにオフリーク電流が１０ｐＡ程度流れる場合には、非選択のトランジスタに流れるリーク電流の総和は１０ｐＡ×１０２３個＝１０．２ｎＡとなり、選択されたトランジスタに流れるドレイン電流に対して無視できないので、高精度な測定が出来ないという問題があった。
【００１３】
この場合、非選択ゲート電圧ＶＧＸに−０．３Ｖを印加するとリーク電流は１桁〜２桁減少するため、リーク電流対策として有効である。しかし、例えばドレイン電圧が１．０Ｖであるとドレイン−ゲート間の電圧差は１．３Ｖとなり、ＧｉＤＬ(Gate induced Drain Leakage)と呼ばれるリーク電流が生じる。すなわち、ドレイン近傍の空乏層がゲート電圧で変調され、表面付近の空乏層に高電界が印加され、Band to Band（半導体のエネルギーバンド間）のリーク電流がドレインから基板に流れてしまい、測定精度が悪化するという問題があった。
【００１４】
また、共通ソース線Ｓ１〜Ｓｎにはソース電圧センス端子（Source Sense）が設けられており、共通ソース線Ｓ１〜Ｓｎの電圧を測定できるが、共通ソース線Ｓ１〜Ｓｎに１本設けられているだけである。従って、例えばＴＥＧの両端に位置するＤＵＴ１１とＤＵＴ1ｍのソース電位は共通ソース線Ｓ１〜Ｓｎの抵抗によって電位差が生じてしまうので、高精度な測定が出来ないという問題もあった。
【００１５】
さらに、微細トランジスタは酸化膜が非常に薄いため、ゲートリーク電流がドレイン、ソースに流れる。ここで、共通ゲート線Ｇ１〜Ｇｍにはそれぞれ１０２４個のトランジスタのゲートが並列に接続されているため、上記ゲートリーク電流が無視できず高精度な測定が出来ないという問題もあった。
【００１６】
本発明は上記事情を考慮してなされたもので、その目的は、大規模な半導体素子を高精度に測定できる半導体評価回路を提供する事である。
【課題を解決するための手段】
【００１７】
本発明は上記の課題を解決するためになされたもので、本発明に係る半導体評価回路は、トランジスタ特性を評価するための半導体評価回路であって、評価セルを行及び列方向にマトリックス状に配列してなるｎ行ｍ列（ｎ，ｍは正の整数）の評価セルアレイと、前記評価セルアレイの各行に属する前記評価セル用のグローバルドレイン線と、前記評価セルアレイの各行に属する前記評価セル用のグローバルソース線と、を備え、前記評価セルは、行方向に配列されたｋ（正の整数）個の被測定トランジスタと、前記ｋ個の被測定トランジスタのドレインを接続するローカルドレイン線と、前記ｋ個の被測定トランジスタのソースを接続するローカルソース線と、を備え、当該半導体評価回路は、各々の前記評価セルに対応して設けられ、制御信号に応じて前記ローカルドレイン線と前記グローバルドレイン線とを接続、開放する第１スイッチと、各々の前記評価セルに対応して設けられ、前記制御信号に応じて前記ローカルソース線と前記グローバルソース線とを接続、開放する第２スイッチと、前記評価セルアレイの各列に属する前記評価セル内の対応するｎ個の前記被測定トランジスタのゲートを列方向に各々接続するｋ×ｍ本の共通ゲート線と、を備え、評価対象の前記被測定トランジスタに接続される前記グローバルドレイン線にドレイン電圧が印加され、該評価対象の被測定トランジスタに接続される前記グローバルソース線にソース電圧が印加され、該評価対象の被測定トランジスタに接続される前記共通ゲート線にゲート電圧が印加される事を特徴とする。
本発明によれば、１つの行に属する被測定トランジスタを分割して複数の評価セルとし、評価対象の被測定トランジスタが属する評価セルのみをグローバルドレイン線とグローバルソース線に接続するようにしたので、グローバルドレイン線とグローバルソース線にオフリーク電流を流す評価対象外の被測定トランジスタの数を減らせる。従って、オフリーク電流を削減でき、測定精度が高くなる。
【００１８】
また、本発明に係る半導体評価回路は、トランジスタ特性を評価するための半導体評価回路であって、評価セルを行及び列方向にマトリックス状に配列してなるｎ行ｍ列（ｎ，ｍは正の整数）の評価セルアレイと、前記評価セルアレイの各行に属する前記評価セル用のｎ本のグローバルドレイン線と、前記評価セルアレイの各行に属する前記評価セル用のｎ本のグローバルソース線と、を備え、前記評価セルは、行方向に配列されたｋ（正の整数）個の被測定トランジスタと、前記ｋ個の被測定トランジスタのドレインを接続するローカルドレイン線と、前記ｋ個の被測定トランジスタのソースを接続するローカルソース線と、を備え、当該半導体評価回路は、各々の前記評価セルに対応して設けられ、制御信号に応じて前記ローカルドレイン線と前記グローバルドレイン線とを接続、開放する第１スイッチと、各々の前記評価セルに対応して設けられ、前記制御信号に応じて前記ローカルソース線と前記グローバルソース線とを接続、開放する第２スイッチと、前記評価セルアレイの各列に属する前記評価セル内の対応するｎ個の前記被測定トランジスタのゲートを列方向にｊ（正の整数）分割して各々接続するｋ×ｍ×ｊ本の共通ゲート線と、前記評価セルアレイの各列に属する前記評価セル内の対応する前記被測定トランジスタ用のｋ×ｍ本のグローバルゲート線と、各々の前記共通ゲート線に対応して設けられ、前記制御信号に応じて前記共通ゲート線と前記グローバルゲート線とを接続、開放する第３スイッチと、を備え、評価対象の前記被測定トランジスタに接続される前記グローバルドレイン線にドレイン電圧が印加され、該評価対象の被測定トランジスタに接続される前記グローバルソース線にソース電圧が印加され、該評価対象の被測定トランジスタに接続される前記グローバルゲート線にゲート電圧が印加される事を特徴とする。
この発明によれば、１つの行に属する被測定トランジスタを分割して複数の評価セルとし、評価対象の被測定トランジスタが属する評価セルのみをグローバルドレイン線とグローバルソース線に接続するようにしたので、グローバルドレイン線とグローバルソース線にオフリーク電流を流す評価対象外の被測定トランジスタの数を減らせる。従って、オフリーク電流を削減でき、測定精度が高くなる。
また、共通ゲート線を分割し、評価対象の被測定トランジスタに接続される共通ゲート線のみをグローバルゲート線に接続するようにしたので、グローバルゲート線にゲートリーク電流を流す評価対象外の被測定トランジスタの数を減らせる。従って、ゲートリーク電流を削減でき、測定精度が高くなる。
【００１９】
上記半導体評価回路において、前記評価セルアレイの各行に属する前記評価セル用のグローバルドレインセンス線と、前記評価セルアレイの各行に属する前記評価セル用のグローバルソースセンス線と、各々の前記評価セルに対応して設けられ、前記制御信号に応じて前記ローカルドレイン線と前記グローバルドレインセンス線とを接続、開放する第４スイッチと、各々の前記評価セルに対応して設けられ、前記制御信号に応じて前記ローカルソース線と前記グローバルソースセンス線とを接続、開放する第５スイッチと、を更に備える事を特徴とする。
この発明によれば、ローカルソース線とローカルドレイン線の電圧をグローバルソースセンス線とグローバルドレインセンス線によって測定できるので、被測定トランジスタのドレイン電圧とソース電圧を正確に知ることができる。従って、測定精度が高くなる。
【００２０】
上記半導体評価回路において、隣接する２つの行で１本の前記グローバルドレイン線と１本の前記グローバルソース線とを共用する事を特徴とする事を特徴とする。
この発明によれば、２つの評価セルが１本のグローバルドレイン線と１本のグローバルソース線を共用できるので、レイアウト面積を縮小できる。また、空いたスペースを利用してグローバルドレイン線とグローバルソース線の幅を太くできるので、配線抵抗を減らせる。従って、配線抵抗による電圧降下が減らせるため、測定精度が高くなる。
【００２１】
上記半導体評価回路において、前記第１スイッチは、前記ローカルドレイン線の一端に接続され、前記第２スイッチは、前記ローカルソース線の一端であって前記第１スイッチと行方向に反対側に接続されることを特徴とする。
この発明によれば、被測定トランジスタの何れが評価対象として選択された場合であっても、第１スイッチから選択された被測定トランジスタのドレインまでの配線の抵抗値と、そのソースから第２スイッチまでの配線の抵抗値との和が等しくできるので、配線抵抗に起因する測定結果の誤差を小さくでき、測定精度が高くなる。
【００２２】
上記半導体評価回路において、前記第１スイッチは、前記ローカルドレイン線の一端に接続され、前記第４スイッチは、該ローカルドレイン線の他端に接続され、
前記第２スイッチは、前記ローカルソース線の一端であって前記第１スイッチと行方向に反対側に接続され、前記第５スイッチは、該ローカルソース線の他端に接続されることを特徴とする。
この発明によれば、被測定トランジスタの何れが選択された場合であっても、第１スイッチから選択された被測定トランジスタのドレインまでの配線の抵抗値と、そのソースから第２スイッチまでの配線の抵抗値との和が等しくできるので、配線抵抗に起因する測定結果の誤差を小さくでき、測定精度が高くなる。
また、被測定トランジスタの何れが評価対象として選択された場合であっても、ローカルソース線とローカルドレイン線に電流が流れない位置でグローバルソースセンス線とグローバルドレインセンス線によって電圧を測定する事ができる。従って、測定精度が高くなる。
【００２３】
上記半導体評価回路において、ドレイン電圧が印加されるｘ（ｎ以下の正の整数）本のドレインフォース線と、一端が前記グローバルドレイン線の各々に接続され、他端が前記ｘ本のドレインフォース線の何れかに接続された第６スイッチと、ソース電圧が印加されるｙ（ｎ以下の正の整数）本のソースフォース線と、一端が前記グローバルソース線の各々に接続され、他端が前記ｙ本のソースフォース線の何れかに接続された第７スイッチと、を更に備える事を特徴とする。
この発明によれば、各々のドレインフォース線とソースフォース線に接続されるスイッチの数を減らせるので、各々のドレインフォース線とソースフォース線に流れるスイッチのオフリーク電流を減らす事が出来る。従って、測定精度が高くなる。
【発明の効果】
【００２４】
本発明によれば、被測定トランジスタを複数の評価セルに分割したので、評価対象の被測定トランジスタと共通するグローバルドレイン配線、グローバルソース配線に接続される評価対象外の被測定トランジスタの数を減らせる。従って、オフリーク電流を低減させることができ、大規模な半導体素子を高精度に測定できる半導体評価回路を実現出来る。
【発明を実施するための最良の形態】
【００２５】
＜第１の実施形態＞
以下、図２を参照して本発明の第１の実施形態について説明する。
図２は、本発明の第１の実施形態に係るＤＭＡ−ＴＥＧの回路図である。
同図において、ＳＷ１ａ−１〜ＳＷ１ａ−１０２４，ＳＷ１ｂ−１〜ＳＷ１ｂ−１０２４，ＳＷ８ａ−１〜ＳＷ８ａ−１０２４，ＳＷ８ｂ−１〜ＳＷ８ｂ−１０２４はスイッチ、ＤＵＴ１−１〜ＤＵＴ１０２４−１０２４は被測定トランジスタ、Ｃｅｌｌ１−１〜Ｃｅｌｌ１−８，Ｃｅｌｌ２−１〜Ｃｅｌｌ２−８，Ｃｅｌｌ１０２４−１〜Ｃｅｌｌ１０２４−８は評価セル、Ｂｌｏｃｋ１〜Ｂｌｏｃｋ８は評価ブロックである。
【００２６】
このＤＭＡ−ＴＥＧは、被測定トランジスタＤＵＴ１−１〜ＤＵＴ１０２４−１０２４が１０２４×１０２４個のマトリックスを構成するが、理解を容易にするためにその一部のみを図示している。また、被測定トランジスタＤＵＴ１−１〜ＤＵＴ１０２４−１０２４は耐圧の低い微細トランジスタであり、これら以外は例えば３Ｖの耐圧を有するトランジスタから構成される。
【００２７】
評価セルＣｅｌｌ１−１は、行方向に配列された１２８（＝ｋ）個の被測定トランジスタＤＵＴ１−１〜ＤＵＴ１−１２８から構成される。これらの被測定トランジスタＤＵＴ１−１〜ＤＵＴ１−１２８のドレインはローカルドレイン線（Local Drain1）に接続され、スイッチＳＷ１ａ−１（第１スイッチ）を介してグローバルドレイン線（Global Drain1）に接続される。また、被測定トランジスタＤＵＴ１−１〜ＤＵＴ１−１２８のソースはローカルソース線（Local Source1）に接続され、スイッチＳＷ１ｂ−１（第２スイッチ）を介してグローバルソース線（Global Source1）に接続される。
【００２８】
また、スイッチＳＷ１ａ−１は被測定トランジスタＤＵＴ１−１側に接続され、スイッチＳＷ１ｂ−１は被測定トランジスタＤＵＴ１−１２８側に接続される。
つまり、第１スイッチはローカルドレイン線の一端に接続され、第２スイッチはローカルソース線の一端であって第１スイッチと行方向に反対側に接続される。
【００２９】
さらに、評価セルＣｅｌｌ２−１〜Ｃｅｌｌ１０２４−１も上述の評価セルＣｅｌｌ１−１と同様に構成される。
つまり、第１スイッチは各々の評価セルに対応して設けられ、制御信号に応じてローカルドレイン線とグローバルドレイン線とを接続、開放する。また、第２スイッチは各々の評価セルに対応して設けられ、制御信号に応じてローカルソース線とグローバルソース線とを接続、開放する。
【００３０】
また、各評価セルＣｅｌｌ１−１〜Ｃｅｌｌ１０２４−１に属する被測定トランジスタＤＵＴ１−１，ＤＵＴ２−１，・・・，ＤＵＴ１０２４−１のゲートは共通ゲート線（Gate1）に共通接続される。同様にして被測定トランジスタＤＵＴ１−１２８，ＤＵＴ２−１２８，・・・，ＤＵＴ１０２４−１２８のゲートは共通ゲート線（Gate128）に共通接続される。即ち、評価ブロックＢｌｏｃｋ１は、１０２４個の評価セルＣｅｌｌ１−１〜Ｃｅｌｌ１０２４−１により構成され、１２８本の共通ゲート線（Gate1〜Gate128）が接続される。
つまり、共通ゲート線は、評価セルアレイの各列に属する評価セル内の対応するｎ個の被測定トランジスタのゲートを列方向に各々接続する。
【００３１】
また、評価ブロックＢｌｏｃｋ２〜Ｂｌｏｃｋ８も上述の評価ブロックＢｌｏｃｋ１と同様に構成される。そして、各評価セルＣｅｌｌ１−１〜Ｃｅｌｌ１−８のグローバルドレイン線（Global Drain1）は相互に接続され、グローバルソース線（Global Source1）も相互に接続される。同様に、各評価セルＣｅｌｌ１０２４−１〜Ｃｅｌｌ１０２４−８のグローバルドレイン線（Global Drain1024）は相互に接続され、グローバルソース線（Global Source1024）も相互に接続される。
つまり、評価セルを行及び列方向にマトリックス状に配列して１０２４（＝ｎ）行８（＝ｍ）列の評価セルアレイが構成される。
【００３２】
即ち、このＤＭＡ−ＴＥＧは１０２４（＝ｋ×ｍ）本の共通ゲート線（Gate1〜Gate1024）と、評価セルアレイの各行に属する評価セル用の１０２４本のグローバルドレイン線（Global Drain1〜Global Drain1024）と、評価セルアレイの各行に属する評価セル用の１０２４本のグローバルソース線（Global Source1〜Global Source1024）を有する。
【００３３】
また、それぞれのグローバルドレイン線（Global Drain1〜Global Drain1024）は、図示しない１０２４個のスイッチ（第６スイッチ）を介して、ドレイン電圧が印加されるドレインフォース線（Drain Force）に接続される。
つまり、１０２４個の第６スイッチは、一端が１０２４本のグローバルドレイン線の各々に接続され、他端が１（＝ｘ）本のドレインフォース線に接続される。
【００３４】
また、それぞれのグローバルソース線（Global Source1〜Global Source1024）は、図示しない１０２４個のスイッチ（第７スイッチ）を介して、ソース電圧が印加されるソースフォース線（Source Force）に接続される。
つまり、１０２４個の第７スイッチは、一端が１０２４本のグローバルソース線の各々に接続され、他端が１（＝ｙ）本のソースフォース線に接続される。
さらに、それぞれの共通ゲート線（Gate1〜Gate1024）は、図示しないゲート選択回路によって、ゲート電圧又は接地電圧の何れかが印加される。
【００３５】
上記のスイッチとゲート選択回路は、図示しないデコーダの出力信号によって制御される。つまり、評価対象の被測定トランジスタに接続されるグローバルドレイン線にドレイン電圧が印加され、評価対象の被測定トランジスタに接続されるグローバルソース線にソース電圧が印加され、評価対象の被測定トランジスタに接続される共通ゲート線にゲート電圧が印加される様に制御される。
【００３６】
また、スイッチＳＷ１ａ−１〜ＳＷ１ａ−１０２４，ＳＷ１ｂ−１〜ＳＷ１ｂ−１０２４，・・・，ＳＷ８ａ−１〜ＳＷ８ａ−１０２４，ＳＷ８ｂ−１〜ＳＷ８ｂ−１０２４は、図示しないデコーダの出力信号によって制御される。
【００３７】
次に、このＤＭＡ−ＴＥＧの動作を説明する。ここでは、一例として被測定トランジスタＤＵＴ１−１が評価対象として選択された場合について説明する。
まず、図示しないデコーダの制御に基づいてスイッチＳＷ１ａ−１，ＳＷ１ｂ−１がオンし、この２つ以外のスイッチは全てオフする。また、図示しないデコーダの制御に基づいてドレインフォース線（Drain Force）とグローバルドレイン線（Global Drain1）とを接続するスイッチがオンしてグローバルドレイン線（Global Drain1）にドレイン電圧が印加される。また、図示しないデコーダの制御に基づいてソースフォース線（Source Force）とグローバルソース線（Global Source1）とを接続するスイッチがオンしてグローバルソース線（Global Source1）にソース電圧が印加される。さらに、図示しないデコーダの制御に基づいて共通ゲート線（Gate1）にゲート電圧が印加され、その他の共通ゲート線（Gate2〜Gate1024）は接地される。これにより、被測定トランジスタＤＵＴ１−１のソースにはソース電圧が印加され、ドレインにはドレイン電圧が印加され、ゲートにはゲート電圧が印加されるため、測定が行える。
【００３８】
一方、評価ブロックＢｌｏｃｋ１の評価セルＣｅｌｌ２−１〜Ｃｅｌｌ１０２４−１、及び評価ブロックＢｌｏｃｋ２〜Ｂｌｏｃｋ８に属する被測定トランジスタには電圧が全く印加されないため、評価対象である被測定トランジスタＤＵＴ１−１の測定結果には全く影響しない。
【００３９】
ここで、評価セルＣｅｌｌ１−１に属する評価対象外の被測定トランジスタＤＵＴ１−２〜ＤＵＴ１−１２８は、ゲートは接地されているがドレイン電圧とソース電圧が印加されるため、オフリーク電流を生じる可能性がある。ここで、１つの被測定トランジスタのオフリーク電流を１０ｐＡとすると、グローバルソース線（Global Source1）に流れるリーク電流は１０ｐＡ×１２７＝１．２７ｎＡとなる。
【００４０】
被測定トランジスタの閾値を測定する場合、通常はグローバルソース線（Global Source1）に１００ｎＡの電流が流れた時のゲート電圧を閾値と定義する。この場合、上述した例では測定結果の誤差は約１％であるため、問題とならない。
【００４１】
つまり、被測定トランジスタを８つの評価ブロックに８分割しているので、グローバルドレイン線及びグローバルソース線に接続されオフリーク電流を生ずる評価対象外の被測定トランジスタの数が８分の１になるため、測定結果にほとんど影響を与えない。
また、このような構成により、ローカルドレイン線、ローカルソース線の配線長は従来の8分の１になるので、配線抵抗の影響が大幅に軽減されて測定結果の精度が向上する。
【００４２】
なお、評価セルＣｅｌｌ１−１において、スイッチＳＷ１ａ−１は被測定トランジスタＤＵＴ１−１側に接続され、スイッチＳＷ１ｂ−１は被測定トランジスタＤＵＴ１−１２８側に接続されている。この接続により、被測定トランジスタＤＵＴ１−１〜ＤＵＴ１−１２８の何れが選択された場合であっても、スイッチＳＷ１ａ−１から選択された被測定トランジスタのドレインまでの配線の抵抗値と、そのソースからスイッチＳＷ１ｂ−１までの配線の抵抗値との和が等しくできるので、配線抵抗に起因する測定結果の誤差を小さくできる。
【００４３】
大規模なＤＭＡ−ＴＥＧの場合はスイッチの数が多くなり、前述してきた１０２４×１０２４個の被測定トランジスタから構成されるＤＭＡ−ＴＥＧでは、ドレインフォース線（Drain Force）、ソースフォース線（Source Force）へ接続されるスイッチの数はそれぞれの線に対して１０２４個となる。スイッチにはトランジスタの測定電流が流れるため、スイッチの抵抗、即ちスイッチを構成するトランジスタの抵抗は小さく設定する必要がある。このスイッチを構成するトランジスタは被測定トランジスタと同様に微細化されたプロセスで構成しても良いが、微細化プロセスは特性がばらつく場合があるので、前述の様に本発明では３Ｖ系の安定したプロセスのトランジスタを用いる。
【００４４】
ここで補足をしておくと、本発明のＤＭＡ−ＴＥＧは例えば標準ＣＭＯＳロジックプロセスの４５ｎｍトランジスタの開発に用いられるものであるが、通常、標準ＣＭＯＳロジックプロセスは最先端の１V系の４５ｎｍトランジスタのほかに、インターフェース用の３V系のＩ／Ｏ（入出力）用トランジスタも同時に形成する。所謂、１Ｖプロセスと３Ｖプロセスが混成されたプロセスとなる。
【００４５】
従って、本ＤＭＡ−ＴＥＧも３Ｖ系のトランジスタを用いることができる。詳細な３Ｖ系のトランジスタの特性は示さないが、代表的な３Ｖトランジスタの抵抗を考慮すると、例えばＮＭＯＳトランジスタの場合、ゲ−ト電圧が３．３Ｖ、ドレイン電圧が１．２Ｖ、ソース電圧が１．０Ｖの条件で電流を１ｍＡ流すためには、Ｌ（ゲート長）／Ｗ（ゲート幅）＝０．６／２０μｍの寸法が必要である。
ドレインフォース線（Drain Force）には、このスイッチ用のトランジスタが１０２４個接続されているので、全体でのスイッチ用のトランジスタの寸法はＷ＝２０×１０２４＝２０４８０μｍとなる。
【００４６】
一般に、３Ｖ系のトランジスタのオフリーク電流は、Ｗ＝１μｍ当たり、１０−１３Ａ〜１０−１４Ａ程度とばらつきがあり、リークの多いプロセスでは数ｎＡ程度のオフリーク電流が流れてしまう場合がある。被測定トランジスタの閾値を測定する場合、通常１００ｎＡの電流が流れた時のゲート電圧を閾値と定義するので、リークが多いプロセスの場合には測定結果に数％の誤差が含まれてしまい、測定精度が悪くなる問題がある。この問題を解決するためには、後述する第５の実施形態の構成を用いれば良い。
【００４７】
＜第２の実施形態＞
次に、図３を参照して本発明の第２の実施形態について説明する。
図３は、本発明の第２の実施形態に係るＤＭＡ−ＴＥＧの回路図である。
同図において、ＳＷ１ａ−１〜ＳＷ１ａ−１０２４，ＳＷ１ｂ−１〜ＳＷ１ｂ−１０２４，ＳＷ８ａ−１〜ＳＷ８ａ−１０２４，ＳＷ８ｂ−１〜ＳＷ８ｂ−１０２４，ＳＷ１−１〜ＳＷ１−１０２４，ＳＷ８−１〜ＳＷ８−１０２４はスイッチ、ＤＵＴ１−１〜ＤＵＴ１−１２８は被測定トランジスタ、Ｃｅｌｌ１−１は評価セル、Ｂｌｏｃｋ１−１〜Ｂｌｏｃｋ８−８は評価ブロックである。
【００４８】
このＤＭＡ−ＴＥＧは、被測定トランジスタＤＵＴ１−１〜ＤＵＴ１０２４−１０２４が１０２４×１０２４個のマトリックスを構成するが、理解を容易にするためにその一部のみを図示している。また、被測定トランジスタＤＵＴ１−１〜ＤＵＴ１０２４−１０２４は耐圧の低い微細トランジスタであり、これら以外は例えば３Ｖの耐圧を有するトランジスタから構成される。
【００４９】
評価ブロックＢｌｏｃｋ１−１は、第１の実施形態と同じ構成の評価セルＣｅｌｌ１−１を列方向に１２８個配列した構成を有している。即ち、評価ブロックＢｌｏｃｋ１−１は１２８×１２８個の被測定トランジスタＤＵＴ１−１〜ＤＵＴ１２８−１２８に１２８本のグローバルドレイン線（Global Drain1〜Global Drain128）と、１２８本のグローバルソース線（Global Source1〜Global Source128）と、１２８本の共通ゲート線（Local Gate1〜Local Gate128）からなる。
【００５０】
また、評価ブロックＢｌｏｃｋ１−１の共通ゲート線（Gate1〜Gate128）は、それぞれスイッチＳＷ１−１〜ＳＷ１−１２８（第３スイッチ）を介してグローバルゲート線（Global Gate1〜Global Gate128）に接続される。
つまり、第３スイッチは各々の共通ゲート線に対応して設けられ、制御信号に応じて共通ゲート線とグローバルゲート線とを接続、開放する。
【００５１】
このＤＭＡ−ＴＥＧは、行方向に８個、列方向に８個配列された評価ブロックＢｌｏｃｋ１−１〜Ｂｌｏｃｋ８−８から構成される。
つまり、共通ゲート線は、評価セルアレイの各列に属する評価セル内の対応するｎ個の被測定トランジスタのゲートを列方向にｊ（正の整数）分割して各々接続し、ｋ×ｍ×ｊ本からなる。
【００５２】
また、このＤＭＡ−ＴＥＧは評価セルアレイの各列に属する評価セル内の対応する被測定トランジスタ用の１０２４（ｋ×ｍ）本のグローバルゲート線（Global Gate1〜Global Gate1024）と、評価セルアレイの各行に属する評価セル用の１０２４（ｎ）本のグローバルドレイン線（Global Drain1〜Global Drain1024）と、評価セルアレイの各行に属する評価セル用の１０２４（ｎ）本のグローバルソース線（Global Source1〜Global Source1024）を有する。
【００５３】
また、それぞれのグローバルドレイン線（Global Drain1〜Global Drain1024）は、図示しない１０２４個のスイッチ（第６スイッチ）を介して、ドレイン電圧が印加されるドレインフォース線（Drain Force）に接続される。
つまり、１０２４個の第６スイッチは、一端が１０２４本のグローバルドレイン線の各々に接続され、他端が１（＝ｘ）本のドレインフォース線に接続される。
【００５４】
また、それぞれのグローバルソース線（Global Source1〜Global Source1024）は、図示しない１０２４個のスイッチ（第７スイッチ）を介して、ソース電圧が印加されるソースフォース線（Source Force）に接続される。
つまり、１０２４個の第７スイッチは、一端が１０２４本のグローバルソース線の各々に接続され、他端が１（＝ｙ）本のソースフォース線に接続される。
さらに、それぞれのグローバルゲート線（Global Gate1〜Global Gate1024）は、図示しないゲート選択回路によって、ゲート電圧又は接地電圧の何れかが印加される。
【００５５】
上記のスイッチとゲート選択回路は、図示しないデコーダの出力信号によって制御される。つまり、評価対象の被測定トランジスタに接続されるグローバルドレイン線にドレイン電圧が印加され、評価対象の被測定トランジスタに接続されるグローバルソース線にソース電圧が印加され、評価対象の被測定トランジスタに接続されるグローバルゲート線にゲート電圧が印加される様に制御される。
【００５６】
また、スイッチＳＷ１ａ−１〜ＳＷ１ａ−１０２４，ＳＷ１ｂ−１〜ＳＷ１ｂ−１０２４，ＳＷ１−１〜ＳＷ１−１０２４，・・・，ＳＷ８ａ−１〜ＳＷ８ａ−１０２４，ＳＷ８ｂ−１〜ＳＷ８ｂ−１０２４，ＳＷ８−１〜ＳＷ８−１０２４は、図示しないデコーダの出力信号によって制御される。
【００５７】
次に、このＤＭＡ−ＴＥＧの動作を説明する。ここでは、一例として被測定トランジスタＤＵＴ１−１が評価対象として選択された場合について説明する。
まず、図示しないデコーダの制御に基づいてスイッチＳＷ１ａ−１，ＳＷ１ｂ−１，ＳＷ１−１〜ＳＷ１−１２８がオンし、これ以外のスイッチは全てオフする。また、図示しないデコーダの制御に基づいてドレインフォース線（Drain Force）とグローバルドレイン線（Global Drain1）とを接続するスイッチがオンしてグローバルドレイン線（Global Drain1）にドレイン電圧が印加される。
【００５８】
また、図示しないデコーダの制御に基づいてソースフォース線（Source Force）とグローバルソース線（Global Source1）とを接続するスイッチがオンしてグローバルソース線（Global Source1）にソース電圧が印加される。さらに、図示しないデコーダの制御に基づいて共通ゲート線（Gate1）にゲート電圧が印加され、その他の共通ゲート線（Gate2〜Gate1024）は接地される。これにより、被測定トランジスタＤＵＴ１−１のソースにはソース電圧が印加され、ドレインにはドレイン電圧が印加され、ゲートにはゲート電圧が印加されるため、測定が行える。
【００５９】
ここで、評価ブロックＢｌｏｃｋ１−１に属する評価対象外の被測定トランジスタのうち、共通ゲート線（Gate1）に接続される被測定トランジスタＤＵＴ２−１，ＤＵＴ３−１，・・・，ＤＵＴ１２８−１は、ゲート電圧が印加された場合にゲートリーク電流を生じる可能性がある。
【００６０】
しかし、グローバルゲート線と共通ゲート線との間にスイッチを設け、グローバルゲート線に接続されてゲートリーク電流を生ずる評価対象外の被測定トランジスタの数を８分の１に減らしたため、評価結果にほとんど影響を与えない。
このような構成により、ゲートリーク電流が多く流れる微細トランジスタを精度良く評価できるようになる。
【００６１】
また、第１の実施形態で述べた様に、ドレインフォース線とソースフォース線に接続されるスイッチのリーク電流が問題となる場合であっても、評価ブロックＢｌｏｃｋ１−１に属さない被測定トランジスタのゲートにはゲート電圧が印加されないのでリーク電流を流さない。従って、リーク電流が８分の１となり約１桁改善する事ができる。
【００６２】
＜第３の実施形態＞
次に、図４を参照して本発明の第３の実施形態について説明する。
図４は、本発明の第３の実施形態に係るＤＭＡ−ＴＥＧの回路図である。
同図において、ＳＷ１ａ−１〜ＳＷ１ａ−１０２４，ＳＷ１ｂ−１〜ＳＷ１ｂ−１０２４，ＳＷ１ｃ−１〜ＳＷ１ｃ−１０２４，ＳＷ１ｄ−１〜ＳＷ１ｄ−１０２４，ＳＷ８ａ−１〜ＳＷ８ａ−１０２４，ＳＷ８ｂ−１〜ＳＷ８ｂ−１０２４，ＳＷ８ｃ−１〜ＳＷ８ｃ−１０２４，ＳＷ８ｄ−１〜ＳＷ８ｄ−１０２４はスイッチ、ＤＵＴ１−１〜ＤＵＴ１−１０２４は被測定トランジスタ、Ｃｅｌｌ１−１〜Ｃｅｌｌ１−８，Ｃｅｌｌ２−１〜Ｃｅｌｌ２−８，Ｃｅｌｌ１０２４−１〜Ｃｅｌｌ１０２４−８は評価セル、Ｂｌｏｃｋ１〜Ｂｌｏｃｋ８は評価ブロックである。
【００６３】
このＤＭＡ−ＴＥＧは、被測定トランジスタＤＵＴ１−１〜ＤＵＴ１０２４−１０２４が１０２４×１０２４個のマトリックスを構成するが、理解を容易にするためにその一部のみを図示している。また、被測定トランジスタＤＵＴ１−１〜ＤＵＴ１０２４−１０２４は耐圧の低い微細トランジスタであり、これら以外は例えば３Ｖの耐圧を有するトランジスタから構成される。
【００６４】
評価セルＣｅｌｌ１−１は、１２８（＝ｋ）個の被測定トランジスタＤＵＴ１−１〜ＤＵＴ１−１２８から構成される。これらの被測定トランジスタＤＵＴ１−１〜ＤＵＴ１−１２８のドレインはローカルドレイン線（Local Drain1）に接続され、スイッチＳＷ１ａ−１（第１スイッチ）を介してドレイン電圧が印加されるグローバルドレイン線（Global Drain Force1）に接続されると共に、スイッチＳＷ１ｄ−１（第４スイッチ）を介してドレイン電圧を検出するためのグローバルドレインセンス線（Global Drain Sense1）にも接続される。
【００６５】
また、被測定トランジスタＤＵＴ１−１〜ＤＵＴ１−１２８のソースはローカルソース線（Local Source1）に接続され、スイッチＳＷ１ｂ−１（第２スイッチ）を介してソース電圧が印加されるグローバルソース線（Global Source Force1）に接続されると共に、スイッチＳＷ１ｃ−１（第５スイッチ）を介してソース電圧を検出するためのグローバルソースセンス線（Global Source Sense1）にも接続される。
【００６６】
なお、スイッチＳＷ１ａ−１は被測定トランジスタＤＵＴ１−１側に接続され、スイッチＳＷ１ｂ−１は被測定トランジスタＤＵＴ１−１２８側に接続される。また、スイッチＳＷ１ｃ−１は被測定トランジスタＤＵＴ１−１側に接続され、スイッチＳＷ１ｄ−１は被測定トランジスタＤＵＴ１−１２８側に接続される。
つまり、第１スイッチはローカルドレイン線の一端に接続され、第４スイッチはローカルドレイン線の他端に接続される。また、第２スイッチはローカルソース線の一端であって第１スイッチと行方向に反対側に接続され、第５スイッチはローカルソース線の他端に接続される。
【００６７】
さらに、評価セルＣｅｌｌ２−１〜Ｃｅｌｌ１０２４−１も上述の評価セルＣｅｌｌ１−１と同様に構成される。
つまり、第１スイッチは各々の評価セルに対応して設けられ、制御信号に応じてローカルドレイン線とグローバルドレイン線とを接続、開放する。また、第２スイッチは各々の評価セルに対応して設けられ、制御信号に応じてローカルソース線とグローバルソース線とを接続、開放する。
さらに、第４スイッチは各々の評価セルに対応して設けられ、制御信号に応じてローカルドレイン線とグローバルドレインセンス線とを接続、開放する。また、第５スイッチは各々の評価セルに対応して設けられ、制御信号に応じてローカルソース線とグローバルソースセンス線とを接続、開放する。
【００６８】
また、各評価セルＣｅｌｌ１−１〜Ｃｅｌｌ１０２４−１に属する被測定トランジスタＤＵＴ１−１，ＤＵＴ２−１，・・・，ＤＵＴ１０２４−１のゲートは共通ゲート線（Gate1）に共通接続され、同様にして被測定トランジスタＤＵＴ１−１２８，ＤＵＴ２−１２８，・・・，ＤＵＴ１０２４−１２８のゲートは共通ゲート線（Gate128）に共通接続される。即ち、評価ブロックＢｌｏｃｋ１は、１０２４個の評価セルＣｅｌｌ１−１〜Ｃｅｌｌ１０２４−１により構成され、１２８本の共通ゲート線（Gate1〜Gate128）が接続される。
【００６９】
また、評価ブロックＢｌｏｃｋ２〜Ｂｌｏｃｋ８も上述の評価ブロックＢｌｏｃｋ１と同様に構成される。そして、各評価セルＣｅｌｌ１−１〜Ｃｅｌｌ１−８のグローバルドレイン線（Global Drain Force1）と、グローバルドレインセンス線（Global Drain Sense1）と、グローバルソース線（Global Source Force1）と、グローバルソースセンス線（Global Source Sense1）は、それぞれ相互に接続される。各評価セルＣｅｌｌ１０２４−１〜Ｃｅｌｌ１０２４−８も同様に接続される。
【００７０】
即ち、このＤＭＡ−ＴＥＧは、それぞれ１０２４本の共通ゲート線（Gate1〜Gate1024）と、評価セルアレイの各行に属する評価セル用のグローバルドレイン線（Global Drain Force1〜Global Drain Force1024）と、評価セルアレイの各行に属する評価セル用のグローバルドレインセンス線（Global Drain Sense1〜Global Drain Sense1024）と、評価セルアレイの各行に属する評価セル用のグローバルソース線（Global Source Force1〜Global Source Force1024）と、評価セルアレイの各行に属する評価セル用のグローバルソースセンス線（Global Source Sense1〜Global Source Sense1024）を有する。
【００７１】
また、それぞれのグローバルドレイン線（Global Drain Force1〜Global Drain Force1024）は、図示しない１０２４個のスイッチ（第６スイッチ）を介して、ドレイン電圧が印加されるドレインフォース線（Drain Force）に接続される。
つまり、１０２４個の第６スイッチは、一端が１０２４本のグローバルドレイン線の各々に接続され、他端が１（＝ｘ）本のドレインフォース線に接続される。
【００７２】
また、それぞれのグローバルソース線（Global Source Force1〜Global Source Force1024）は、図示しない１０２４個のスイッチ（第７スイッチ）を介して、ソース電圧が印加されるソースフォース線（Source Force）に接続される。
つまり、１０２４個の第７スイッチは、一端が１０２４本のグローバルソース線の各々に接続され、他端が１（＝ｙ）本のソースフォース線に接続される。
さらに、それぞれの共通ゲート線（Gate1〜Gate1024）は、図示しないゲート選択回路によって、ゲート電圧又は接地電圧の何れかが印加される。
【００７３】
上記のスイッチとゲート選択回路は、図示しないデコーダの出力信号によって制御される。つまり、評価対象の被測定トランジスタに接続されるグローバルドレイン線にドレイン電圧が印加され、評価対象の被測定トランジスタに接続されるグローバルソース線にソース電圧が印加され、評価対象の被測定トランジスタに接続される共通ゲート線にゲート電圧が印加される様に制御される。
【００７４】
なお、スイッチＳＷ１ａ−１〜ＳＷ１ａ−１０２４，ＳＷ１ｂ−１〜ＳＷ１ｂ−１０２４，ＳＷ１ｃ−１〜ＳＷ１ｃ−１０２４，ＳＷ１ｄ−１〜ＳＷ１ｄ−１０２４，・・・，ＳＷ８ａ−１〜ＳＷ８ａ−１０２４，ＳＷ８ｂ−１〜ＳＷ８ｂ−１０２４，ＳＷ８ｃ−１〜ＳＷ８ｃ−１０２４，ＳＷ８ｃ−１〜ＳＷ８ｃ−１０２４は、図示しないデコーダの出力信号によって制御される。
【００７５】
次に、このＤＭＡ−ＴＥＧの動作を説明する。ここでは、一例として被測定トランジスタＤＵＴ１−１が評価対象として選択された場合について説明する。
まず、図示しないデコーダの制御に基づいてスイッチＳＷ１ａ−１，ＳＷ１ｂ−１，ＳＷ１ｃ−１，ＳＷ１ｄ−１がオンし、この４つ以外のスイッチは全てオフする。また、図示しないデコーダの制御に基づいてドレインフォース線（Drain Force）とグローバルドレイン線（Global Drain Force1）とを接続するスイッチがオンしてグローバルドレイン線（Global Drain Force1）にドレイン電圧が印加される。
【００７６】
また、図示しないデコーダの制御に基づいてソースフォース線（Source Force）とグローバルソース線（Global Source Force1）とを接続するスイッチがオンしてグローバルソース線（Global Source Force1）にソース電圧が印加される。さらに、図示しないデコーダの制御に基づいて共通ゲート線（Gate1）にゲート電圧が印加され、その他の共通ゲート線（Gate2〜Gate1024）は接地される。これにより、被測定トランジスタＤＵＴ１−１のソースにはソース電圧が印加され、ドレインにはドレイン電圧が印加され、ゲートにはゲート電圧が印加されるため、測定が行える。
【００７７】
また、図示しないデコーダの制御に基づいて、グローバルドレインセンス線（Global Drain Sense1）とグローバルソースセンス線（Global Source Force1）に図示しない電圧計がそれぞれ接続され、被測定トランジスタＤＵＴ１−１のドレイン電圧とソース電圧が検知される。この検知されたドレイン電圧とソース電圧に基づいて、グローバルドレイン線（Global Drain Force1）に印加するドレイン電圧とグローバルソース線（Global Source Force1）に印加するソース電圧を調整することによって、被測定トランジスタＤＵＴ１−１に所望の電圧を印加することができる（ケルビン測定）。
【００７８】
また、グローバルドレインセンス線（Global Drain Sense1）とグローバルソースセンス線（Global Source Sense1）は、それぞれ１２８個の被測定トランジスタ（ＤＵＴ１−１〜ＤＵＴ１−１２８）で共通になるが、ローカルドレイン線、ローカルソース線が分割されているので、配線抵抗による電圧降下の場所依存性は極小に抑えられ、高精度な測定が実現できる。
【００７９】
さらに、スイッチＳＷ１ａ−１とスイッチＳＷ１ｂ−１は被測定トランジスタＤＵＴ１１−１〜ＤＵＴ１−１２８を挟んで対向してローカルドレイン線に接続され、スイッチＳＷ１ｃ−１とスイッチＳＷ１ｄ−１は被測定トランジスタＤＵＴ１−１〜１−１２８を挟んで対向してローカルソース線に接続されるため、被測定トランジスタの何れが選択された場合であっても、ローカルソース線とローカルドレイン線に電流が流れない位置で電圧を測定する事ができる。従って、測定精度が高くなる。
【００８０】
一方、評価ブロックＢｌｏｃｋ２〜Ｂｌｏｃｋ８に属する被測定トランジスタには電圧が全く印加されないため、評価対象である被測定トランジスタＤＵＴ１−１の評価結果には全く影響しない。
【００８１】
ここで、評価セルＣｅｌｌ１−１に属する評価対象外の被測定トランジスタＤＵＴ１−２〜ＤＵＴ１−１２８は、ドレイン電圧とソース電圧が印加され、ゲートは接地されているため、リーク電流が生じる場合がある。
しかし、被測定トランジスタを８つの評価ブロックに８分割しているので、グローバルドレイン線及びグローバルソース線に接続されオフリーク電流を生ずる評価対象外の被測定トランジスタの数が８分の１になるため、評価結果にほとんど影響を与えない。
【００８２】
＜第４の実施形態＞
次に、図５を参照して本発明の第４の実施形態について説明する。
図５は、本発明の第４の実施形態に係るＤＭＡ−ＴＥＧの回路図である。
同図において、ＳＷ１ａ−１〜ＳＷ１ａ−１０２４，ＳＷ１ｂ−１〜ＳＷ１ｂ−１０２４，ＳＷ８ａ−１〜ＳＷ８ａ−１０２４，ＳＷ８ｂ−１〜ＳＷ８ｂ−１０２４はスイッチ、ＤＵＴ１−１〜ＤＵＴ１０２４−１０２４は被測定トランジスタ、Ｃｅｌｌ１−１〜Ｃｅｌｌ１−８，Ｃｅｌｌ２−１〜Ｃｅｌｌ２−８，Ｃｅｌｌ１０２３−１〜Ｃｅｌｌ１０２３−８，Ｃｅｌｌ１０２４−１〜Ｃｅｌｌ１０２４−８は評価セル、Ｂｌｏｃｋ１〜Ｂｌｏｃｋ８は評価ブロックである。
【００８３】
このＤＭＡ−ＴＥＧは、被測定トランジスタＤＵＴ１−１〜ＤＵＴ１０２４−１０２４が１０２４×１０２４個のマトリックスを構成するが、理解を容易にするためにその一部のみを図示している。また、被測定トランジスタＤＵＴ１−１〜ＤＵＴ１０２４−１０２４は耐圧の低い微細トランジスタであり、これら以外は例えば３Ｖの耐圧を有するトランジスタから構成される。
【００８４】
評価セルＣｅｌｌ１−１は、１２８（＝ｋ）個の被測定トランジスタＤＵＴ１−１〜ＤＵＴ１−１２８から構成される。これらの被測定トランジスタＤＵＴ１−１〜ＤＵＴ１−１２８のドレインはローカルドレイン線（Local Drain1）に接続され、スイッチＳＷ１ａ−１（第１スイッチ）を介してグローバルドレイン線ＧＤ1に接続される。また、被測定トランジスタＤＵＴ１−１〜ＤＵＴ１−１２８のソースはローカルソース線（Local Source1）に接続され、スイッチＳＷ１ｂ−１（第２スイッチ）を介してグローバルソース線ＧＳ1に接続される。
【００８５】
さらに、評価セルＣｅｌｌ２−１は１２８個の被測定トランジスタＤＵＴ２−１〜ＤＵＴ２−１２８から構成される。これらの被測定トランジスタＤＵＴ２−１〜ＤＵＴ２−１２８のドレインは共通接続され、スイッチＳＷ１ａ−２を介して上記グローバルドレイン線ＧＤ1に接続される。また、被測定トランジスタＤＵＴ２−１〜ＤＵＴ２−１２８のソースは共通接続され、スイッチＳＷ１ｂ−２を介して上記グローバルソース線ＧＳ1に接続される。
つまり、隣接する２つの行毎に１本のグローバルドレイン線と１本のグローバルソース線とが共用される。
【００８６】
また、評価セルＣｅｌｌ３−１とＣｅｌｌ４−１，・・・，Ｃｅｌｌ１０２３−１とＣｅｌｌ１０２４−１もそれぞれ上述の評価セルＣｅｌｌ１−１とＣｅｌｌ１−２と同様に構成される。また、各評価セルＣｅｌｌ１−１〜Ｃｅｌｌ１０２４−１に属する被測定トランジスタＤＵＴ１−１，ＤＵＴ２−１，・・・，ＤＵＴ１０２４−１のゲートは共通ゲート線（Gate1）に共通接続され、同様にして被測定トランジスタＤＵＴ１−１２８，ＤＵＴ２−１２８，・・・，ＤＵＴ１０２４−１２８のゲートは共通ゲート線（Gate128）に共通接続される。即ち、評価ブロックＢｌｏｃｋ１は、１０２４個の評価セルＣｅｌｌ１−１〜Ｃｅｌｌ１０２４−１により構成され、１２８本の共通ゲート線（Gate1〜Gate128）が接続される。
【００８７】
また、評価ブロックＢｌｏｃｋ２〜Ｂｌｏｃｋ８も上述の評価ブロックＢｌｏｃｋ１と同様に構成される。そして、各評価セルＣｅｌｌ１−１〜Ｃｅｌｌ１−８のグローバルドレイン線ＧＤ１は共通接続され、グローバルソース線ＧＳ１も共通接続される。同様に、各評価セルＣｅｌｌ１０２４−１〜Ｃｅｌｌ１０２４−８のグローバルドレイン線ＧＤ５１２は共通接続され、グローバルソース線ＧＤ５１２も共通接続される。
【００８８】
即ち、このＤＭＡ−ＴＥＧは１０２４本の共通ゲート線（Gate1〜Gate1024）と、５１２本のグローバルドレイン線ＧＤ１〜ＧＤ５１２と、５１２本のグローバルソース線ＧＳ１〜ＧＳ５１２を有する。
【００８９】
また、グローバルドレイン線ＧＤ１とグローバルソース線ＧＳ１は、スイッチＭＳＷ１（第６スイッチ、第７スイッチ）を介してそれぞれドレイン電圧が印加されるドレインフォース線（Drain Force）と、ソース電圧が印加されるソースフォース線（Source Force）に接続される。同様にして、グローバルドレイン線ＧＤ２〜ＧＤ５１２とグローバルソース線ＧＳ２〜ＧＳ５１２は、スイッチＭＳＷ２〜ＭＳＷ５１２を介してそれぞれ上記ドレインフォース線（Drain Force）とソースフォース線（Source Force）に接続される。
【００９０】
つまり、５１２個の第６スイッチは、一端が５１２本のグローバルドレイン線の各々に接続され、他端が１（＝ｘ）本のドレインフォース線に接続される。
また、５１２個の第７スイッチは、一端が５１２本のグローバルソース線の各々に接続され、他端が１（＝ｙ）本のソースフォース線に接続される。
さらに、それぞれの共通ゲート線（Gate1〜Gate1024）は、図示しないゲート選択回路によって、ゲート電圧又は接地電圧の何れかが印加される。
【００９１】
これらのスイッチＭＳＷ１〜ＭＳＷ５１２は、それぞれメインデコーダ１〜メインデコーダ５１２によって制御される。また、ゲート選択回路は図示しないデコーダの出力信号によって制御される。つまり、評価対象の被測定トランジスタに接続されるグローバルドレイン線にドレイン電圧が印加され、評価対象の被測定トランジスタに接続されるグローバルソース線にソース電圧が印加され、評価対象の被測定トランジスタに接続される共通ゲート線にゲート電圧が印加される様に制御される。
【００９２】
また、奇数番目のスイッチＳＷ１ａ−１，・・・，ＳＷ１ａ−１０２３及びスイッチＳＷ１ｂ−１，・・・，ＳＷ１ｂ−１０２３は、サブデコーダ１によりそれぞれ独立に制御され、偶数番目のスイッチＳＷ１ａ−２，・・・，ＳＷ１ａ−１０２４及びスイッチＳＷ１ｂ−２，・・・，ＳＷ１ｂ−１０２４は、サブデコーダ２によりそれぞれ独立に制御される。
【００９３】
次に、このＤＭＡ−ＴＥＧの動作を説明する。ここでは、一例として被測定トランジスタＤＵＴ１−１が評価対象として選択された場合について説明する。
まず、サブデコーダ１、２の制御に基づいてスイッチＳＷ１ａ−１，ＳＷ１ｂ−１がオンし、この２つ以外のスイッチは全てオフする。また、メインデコーダ１の制御に基づいてスイッチＭＳＷ１がオンし、グローバルドレイン線ＧＤ１にドレインフォース線（Drain Force）を介してドレイン電圧が印加され、グローバルソース線ＧＳ１にソースフォース線（Source Force）を介してソース電圧が印加される。さらに、図示しないデコーダの制御に基づいて共通ゲート線（Gate1）にゲート電圧が印加され、その他の共通ゲート線は接地される。これにより、被測定トランジスタＤＵＴ１−１のソースにはソース電圧が印加され、ドレインにはドレイン電圧が印加され、ゲートにはゲート電圧が印加されるため、測定が行える。
【００９４】
一方、評価ブロックＢｌｏｃｋ２〜Ｂｌｏｃｋ８に属する被測定トランジスタには電圧が全く印加されないため、評価対象である被測定トランジスタＤＵＴ１−１の評価結果には全く影響しない。
【００９５】
ここで、評価セルＣｅｌｌ１に属する評価対象外の被測定トランジスタＤＵＴ１−２〜ＤＵＴ１−１２８は、ドレイン電圧とソース電圧が印加され、ゲートは接地されているため、リーク電流が生じる。
しかし、被測定トランジスタを８つの評価ブロックに８分割しているので、グローバルドレイン線及びグローバルソース線に接続されオフリーク電流を生ずる評価対象外の被測定トランジスタの数が８分の１になるため、評価結果にほとんど影響を与えない。
【００９６】
なお、評価セルＣｅｌｌ１−１において、スイッチＳＷ１ａ−１は被測定トランジスタＤＵＴ１−１側に接続され、スイッチＳＷ１ｂ−１は被測定トランジスタＤＵＴ１−１２８側に接続されている。この接続により、被測定トランジスタＤＵＴ１−１〜ＤＵＴ１−１２８の何れが選択された場合であっても、スイッチＳＷ１ａ−１から選択された被測定トランジスタのドレインまでの配線の抵抗値と、そのソースからスイッチＳＷ１ｂ−１までの配線の抵抗値との和が等しくでき、配線抵抗に起因する測定結果の誤差を小さくできる。
【００９７】
このＤＭＡ−ＴＥＧでは、２つの評価セルＣｅｌｌ１−１と評価セルＣｅｌｌ２−１が１組のグローバルドレイン線ＧＤ１とグローバルソース線ＧＳ１を共用できるので、レイアウト面積を縮小でき、効率的なレイアウトが可能となる。さらに、空いたスペースを利用して配線（例えばグローバルドレイン線ＧＤ１とグローバルソース線ＧＳ１）の幅を太く出来るので、配線抵抗を減らすことが出来る。従って、配線抵抗による電圧降下が減らせるため、測定精度が向上する。
【００９８】
＜第５の実施形態＞
次に、図６を参照して本発明の第５の実施形態について説明する。
図６は、本発明の第５の実施形態に係るＤＭＡ−ＴＥＧの回路図である。
同図において、ＳＷＤＳ１〜ＳＷＤＳ１０２４，ＳＷＤＦ１〜ＳＷＤＦ１０２４，ＳＷＳＳ１〜ＳＷＳＳ１０２４，ＳＷＳＦ１〜ＳＷＳＦ１０２４はスイッチ、ＤＰ１〜ＤＰ８はドレインフォースパッド、ＳＰ１〜ＳＰ８はソースフォースパッドである。その他の構成要素は図４と同一であるため、説明を省略する。
【００９９】
グローバルドレイン線ＧＤＦ１は、スイッチＳＷＤＦ１（第６スイッチ）とドレインフォース線（Drain Force1）を介してドレインフォースパッドＤＰ１に接続される。また、グローバルドレイン線ＧＤＦ２は、スイッチＳＷＤＦ２（第６スイッチ）とドレインフォース線（Drain Force1）を介してドレインフォースパッドＤＰ１に接続される。同様にして、グローバルドレイン線ＧＤＦ３〜ＧＤＦ１２８は、スイッチＳＷＤＦ３〜ＳＷＤＦ１２８（第６スイッチ）とドレインフォース線（Drain Force1）を介してドレインフォースパッドＤＰ１に接続される。
【０１００】
この様に、１０２４本のグローバルドレイン線ＧＤＦ１〜ＧＤＦ１０２４は、それぞれスイッチＳＷＤＦ１〜ＳＷＤＦ１０２４とドレインフォース線（Drain Force1〜Drain Force8）を介して１２８本ずつドレインフォースパッドＤＰ１〜ＤＰ８に接続される。
同様に、グローバルソース線ＧＳＦ１〜ＧＳＦ１０２４は、それぞれスイッチＳＷＳＦ１〜ＳＷＳＦ１０２４（第７スイッチ）とソースフォース線（Source Force1〜Source Force8）を介して１２８本ずつソースフォースパッドＳＰ１〜ＳＰ８に接続される。
【０１０１】
つまり、１０２４個の第６スイッチは、一端が１０２４本のグローバルドレイン線の各々に接続され、他端が８（＝ｘ）本のドレインフォース線の何れかに接続される。
また、１０２４個の第７スイッチは、一端が１０２４本のグローバルソース線の各々に接続され、他端が８（＝ｙ）本のソースフォース線の何れかに接続される。
【０１０２】
さらに、それぞれの共通ゲート線（Gate1〜Gate1024）は、図示しないゲート選択回路によって、ゲート電圧又は接地電圧の何れかが印加される。
その他の構成は、図４と同一である。
【０１０３】
上記のスイッチＳＷＳＦ１〜ＳＷＳＦ１０２４，ＳＷＤＦ１〜ＳＷＤＦ１０２４とゲート選択回路は、図示しないデコーダの出力信号によって制御される。つまり、評価対象の被測定トランジスタに接続されるグローバルドレイン線にドレイン電圧が印加され、評価対象の被測定トランジスタに接続されるグローバルソース線にソース電圧が印加され、評価対象の被測定トランジスタに接続される共通ゲート線にゲート電圧が印加される様に制御される。
【０１０４】
この様な構成によれば、例えばドレインフォースパッドＤＰ１に接続されるスイッチＳＷＤＦ１〜ＳＷＤＦ１２８を構成するトランジスタの全体の幅Ｗは、２０μｍ×１２８個＝２５６０μｍとなる。従って、スイッチを構成するトランジスタのオフリーク電流が０．１ｐＡ流れてもドレインフォースパッドＤＰ１に流れるオフリーク電流は２５６ｐＡであり、測定精度に影響を与える事はない。
【０１０５】
即ち、本実施形態の構成によれば、分割数を増やす事で１つのドレインフォースパッドまたはソースフォースパッドに接続されるスイッチの数を減らせるので、スイッチを構成するトランジスタに起因するオフリーク電流の測定に対する影響を低減できる。
【０１０６】
以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
例えば、被測定トランジスタの個数は上述した例に限られない。また、行と列の関係を入れ替えても良い。また、各実施形態の構成を組み合わせても良い。
さらに、共通ゲート線、グローバルゲート線、グローバルドレイン線、グローバルソース線、グローバルドレインセンス線、グローバルソースセンス線、ドレインフォース線、ソースフォース線の本数は上述した例に限られない。
【図面の簡単な説明】
【０１０７】
【図１】従来技術に係るＤＭＡ−ＴＥＧの回路図である。
【図２】本発明の第１の実施形態に係るＤＭＡ−ＴＥＧの回路図である。
【図３】本発明の第２の実施形態に係るＤＭＡ−ＴＥＧの回路図である。
【図４】本発明の第３の実施形態に係るＤＭＡ−ＴＥＧの回路図である。
【図５】本発明の第４の実施形態に係るＤＭＡ−ＴＥＧの回路図である。
【図６】本発明の第５の実施形態に係るＤＭＡ−ＴＥＧの回路図である。
【符号の説明】
【０１０８】
ＳＷ１ａ−１〜ＳＷ１ａ−１０２４，ＳＷ１ｂ−１〜ＳＷ１ｂ−１０２４，ＳＷ８ａ−１〜ＳＷ８ａ−１０２４，ＳＷ８ｂ−１〜ＳＷ８ｂ−１０２４  スイッチ、ＤＵＴ１−１〜ＤＵＴ１０２４−１０２４  被測定トランジスタ、Ｃｅｌｌ１−１〜Ｃｅｌｌ１−８，Ｃｅｌｌ２−１〜Ｃｅｌｌ２−８，Ｃｅｌｌ１０２４−１〜Ｃｅｌｌ１０２４−８  評価セル、Ｂｌｏｃｋ１〜Ｂｌｏｃｋ８  評価ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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