(57)【要約】【課題】動作電圧の低い電圧発生回路を提供する。【解決手段】高レベルの第１電源ＶＡＡの電圧を分圧し、第１基準電圧Ｖｒｅｆ１および第１基準電圧Ｖｒｅｆ１より低い第２基準電圧Ｖｒｅｆ２を生成する基準電圧発生回路１１と、直列接続されたＭＯＳトランジスタＰ１とＭＯＳトランジスタＮ１とを有する出力回路１２と、一対のｐＭＯＳトランジスタを有し、反転入力端子１５に第２基準電圧Ｖｒｅｆ２が供給され、非反転入力端子１６に出力電圧Ｖｏｕｔが供給され、出力端子１７からＭＯＳトランジスタＰ１のゲートに第１制御信号Ｖ１を供給する第１オペアンプ１３と、一対のｎＭＯＳトランジスタを有し、反転入力端子１８に第１基準電圧Ｖｒｅｆ１が供給され、非反転入力端子１９に出力電圧Ｖｏｕｔが供給され、出力端子２０からＭＯＳトランジスタＮ１のゲートに第２制御信号Ｖ２を供給する第２オペアンプ１４と、を具備する。【選択図】  図１
2008152706.tif 000002
【特許請求の範囲】
【請求項１】
高レベルの第１電源電圧を分圧し、第１基準電圧および前記第１基準電圧より低い第２基準電圧を生成する基準電圧発生回路と、
前記第１電源ラインと低レベルの第２電源ラインとの間に直列接続されたｐチャネル第１絶縁ゲート電界効果トランジスタとｎチャネル第１絶縁ゲート電界効果トランジスタとを有する出力回路と、
一対のｐチャネル絶縁ゲート電界効果トランジスタを有し、反転入力端子と非反転入力端子と出力端子とを備え、一方の入力端子に前記第２基準電圧が供給され、他方の入力端子に前記出力回路の出力電圧が供給され、前記出力端子から前記出力回路の前記ｐチャネル第１絶縁ゲート電界効果トランジスタのゲートに第１制御信号を供給する第１オペアンプと、
一対のｎチャネル絶縁ゲート電界効果トランジスタを有し、反転入力端子と非反転入力端子と出力端子とを備え、一方の入力端子に前記第１基準電圧が供給され、他方の入力端子に前記出力回路の出力電圧が供給され、出力端子から前記出力回路の前記ｎチャネル第１絶縁ゲート電界効果トランジスタのゲートに第２制御信号を供給する第２オペアンプと、
を具備することを特徴とする電圧発生回路。
【請求項２】
前記基準電圧発生回路が、前記第１電源ラインと前記第２電源ラインとの間に直列接続された第１乃至第３抵抗を有し、第１抵抗と第２抵抗との接続ノードから前記第１基準電圧を出力し、第２抵抗と第３抵抗との接続ノードから前記第２基準電圧を出力し、
前記第１オペアンプが、ソースが前記第１電源ラインに共通接続された前記一対のｐチャネル第２および第３絶縁ゲート電界効果トランジスタと、ソースが前記第２電源ラインに共通接続されたｎチャネル第２および第３絶縁ゲート電界効果トランジスタを有するカレントミラー回路とを備え、前記ｐチャネル第２絶縁ゲート電界効果トランジスタのゲートを前記反転入力端子とし、前記ｐチャネル第３絶縁ゲート電界効果トランジスタのゲートを前記非反転入力端子とし、前記ｐチャネル第２絶縁ゲート電界効果トランジスタのドレインと前記ｎチャネル第２絶縁ゲート電界効果トランジスタのドレインとの接続ノードを出力端子とし、
前記第２オペアンプが、ソースが前記第２電源ラインに共通接続された前記一対のｎチャネル第４および第５絶縁ゲート電界効果トランジスタと、ソースが前記第１電源ラインに共通接続されたｐチャネル第４および第５絶縁ゲート電界効果トランジスタを有するカレントミラー回路とを備え、前記ｎチャネル第４絶縁ゲート電界効果トランジスタのゲートを前記反転入力端子とし、前記ｎチャネル第５絶縁ゲート電界効果トランジスタのゲートを前記非反転入力端子とし、前記ｎチャネル第４絶縁ゲート電界効果トランジスタのドレインと前記ｐチャネル第４絶縁ゲート電界効果トランジスタのドレインとの接続ノードを出力端子としたことを特徴とする請求項１に記載の電圧発生回路。
【請求項３】
前記第１オペアンプの前記出力端子と前記出力回路の前記ｐチャネル第１絶縁ゲート電界効果トランジスタのゲートとの間に接続された第１反転増幅器と、前記第２オペアンプの前記出力端子と前記出力回路の前記ｎチャネル第１絶縁ゲート電界効果トランジスタのゲートとの間に接続された第２反転増幅器とを具備し、
前記第１オペアンプの前記反転入力端子に前記出力回路の前記出力電圧が供給され、前記第１オペアンプの前記非反転入力端子に前記第２基準電圧が供給され、前記第２オペアンプの前記反転入力端子に前記出力回路の前記出力電圧が供給され、前記第２オペアンプの前記非反転入力端子に前記第１基準電圧が供給されていることを特徴とする請求項１に記載の電圧発生回路。
【請求項４】
前記第１基準電圧または前記第２基準電圧を選択し、前記選択された基準電圧を前記第１オペアンプの前記反転入力端子に供給する第１スイッチと、
前記第１基準電圧または前記第２基準電圧を選択し、前記選択された基準電圧を前記第２オペアンプの前記反転入力端子に供給する第２スイッチと、
前記第１制御信号または前記第２制御信号を選択し、前記選択された信号を前記出力回路の前記ｐチャネル第１絶縁ゲート電界効果トランジスタのゲートに供給する第３スイッチと、
前記第１制御信号または前記第２制御信号を選択し、前記選択された信号を前記出力回路の前記ｎチャネル第１絶縁ゲート電界効果トランジスタのゲートに供給する第４スイッチと、
を具備することを特徴とする請求項１に記載の電圧発生回路。
【請求項５】
前記出力電圧または前記第１基準電圧を選択し、前記選択された電圧を前記第１オペアンプの前記反転入力端子に供給する第１スイッチと、
前記出力電圧または前記第２基準電圧を選択し、前記選択された電圧を前記第１オペアンプの前記非反転入力端子に供給する第２スイッチと
前記出力電圧または前記第２基準電圧を選択し、前記選択された電圧を前記第２オペアンプの前記反転入力端子に供給する第３スイッチと、
前記出力電圧または前記第１基準電圧を選択し、前記選択された電圧を前記第２オペアンプの前記非反転入力端子に供給する第４スイッチと、
前記第１制御信号または前記第２電源電圧を選択し、前記選択された方を前記第１反転増幅器に供給する第５スイッチと、
前記第２制御信号または前記第１電源電圧を選択し、前記選択された方を前記第２反転増幅器に供給する第６スイッチと、
前記第１制御信号または前記第１反転増幅器の出力信号を選択し、前記選択された信号を前記出力回路の前記ｐチャネル第１絶縁ゲート電界効果トランジスタのゲートに供給する第７スイッチと、
前記第２制御信号または前記第２反転増幅器の出力信号を選択し、前記選択された信号を前記出力回路の前記ｎチャネル第１絶縁ゲート電界効果トランジスタのゲートに供給する第８スイッチと、
を具備することを特徴とする請求項３に記載の電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧発生回路に係り、特に半導体集積装置に内蔵される電圧発生回路に関する。
【背景技術】
【０００２】
半導体集積装置に内蔵される電圧発生回路、例えばＤＲＡＭ（Dynamic Random Access memory）に代表されるメモリ回路の電源として、チップ内部で電源電圧を降圧して得た内部電圧ＶＡＡを、更に１／２にする電圧発生回路、所謂１／２ＶＡＡ Ｇｅｎｅｒａｔｏｒが用いられている（たとえば特許文献１参照。）。
【０００３】
近年、メモリ回路の動作電圧の低電圧化に伴い、より低い内部電圧ＶＡＡおよびハーフ電圧ＶＡＡ／２に対応できる電圧発生回路が要求されている。
【０００４】
特許文献１に開示された電圧発生回路は、一対のｐチャネルＭＯＳトランジスタを有する第１オペアンプと、一対のｎチャネルＭＯＳトランジスタを有する第２オペアンプと、電源電圧供給ラインと接地ラインとの間に直列接続されたｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを有する出力回路とを具備している。
【０００５】
第１オペアンプは、反転入力端子（−）に第１基準電圧が供給され、非反転入力端子（＋）にハーフ電圧が供給され、出力電圧がｎチャネルＭＯＳトランジスタのゲートに供給されている。
【０００６】
第２オペアンプは、反転入力端子（−）に第１基準電圧より低い第２基準電圧が供給され、非反転入力端子（＋）にハーフ電圧が供給され、出力電圧がｐチャネルＭＯＳトランジスタのゲートに供給されている。
【０００７】
然しながら、特許文献１に開示された電圧発生回路は、内部電圧ＶＡＡを低電圧化していくと、第１オペアンプの一対のｐチャネルＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓｐが閾値電圧Ｖｔｈｐより低くなるかまたは、第２オペアンプの一対のｎチャネルＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓｎが閾値電圧Ｖｔｈｎより低くなるところでトランジスタが正常に動作しなくなり、電圧発生回路が誤動作という問題がある。
【０００８】
これに対して、第１オペアンプの一対のｐチャネルＭＯＳトランジスタおよび第２オペアンプの一対のｎチャネルＭＯＳトランジスタの閾値電圧をそれぞれ低くすることが考えられる。然し、閾値電圧を下げると、ＭＯＳトランジスタのリーク電流が増大するという問題がある。
【特許文献１】特開２００３−２２１３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、動作電圧の低い電圧発生回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様の電圧発生回路は、高レベルの第１電源電圧を分圧し、第１基準電圧および前記第１基準電圧より低い第２基準電圧を生成する基準電圧発生回路と、前記第１電源ラインと低レベルの第２電源ラインとの間に直列接続されたｐチャネル第１絶縁ゲート電界効果トランジスタとｎチャネル第１絶縁ゲート電界効果トランジスタとを有する出力回路と、一対のｐチャネル絶縁ゲート電界効果トランジスタを有し、反転入力端子と非反転入力端子と出力端子とを備え、一方の入力端子に前記第２基準電圧が供給され、他方の入力端子に前記出力回路の出力電圧が供給され、前記出力端子から前記出力回路の前記ｐチャネル第１絶縁ゲート電界効果トランジスタのゲートに第１制御信号を供給する第１オペアンプと、一対のｎチャネル絶縁ゲート電界効果トランジスタを有し、反転入力端子と非反転入力端子と出力端子とを備え、一方の入力端子に前記第１基準電圧が供給され、他方の入力端子に前記出力回路の出力電圧が供給され、出力端子から前記出力回路の前記ｎチャネル第１絶縁ゲート電界効果トランジスタのゲートに第２制御信号を供給する第２オペアンプと、を具備することを特徴としている。
【発明の効果】
【００１１】
本発明によれば、動作電圧の低い電圧発生回路が得られる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１３】
本発明の実施例１に係る電圧発生回路を、図１を用いて説明する。図１は本実施例の電圧発生回路を示す回路図である。
【００１４】
図１に示すように、本実施例の電圧発生回路１０は、半導体チップの内部で電源電圧を降圧して得た電圧ＶＡＡ（第１電源電圧）を分圧し、第１基準電圧Ｖｒｅｆ１および第１基準電圧Ｖｒｅｆ１より低い第２基準電圧Ｖｒｅｆ２を生成する基準電圧発生回路１１と、第１電源ライン（図示せず）と接地電位Ｖｓｓレベルの第２電源ライン（図示せず）との間に直列接続されたｐチャネル第１絶縁ゲート電界効果トランジスタ（以後、ＭＯＳトランジスタＰ１という）と、ｎチャネル第１絶縁ゲート電界効果トランジスタ（以後、ＭＯＳトランジスタＮ１という）とを有する出力回路１２と、一対のｐチャネル絶縁ゲート電界効果トランジスタを有し、反転入力端子１５に第２基準電圧Ｖｒｅｆ２が供給され、非反転入力端子１６に出力回路１２の出力電圧Ｖｏｕｔ（ハーフ電圧ＶＡＡ／２）が供給され、出力端子１７から出力回路１２のＭＯＳトランジスタＰ１のゲートに第１制御信号Ｖ１を供給する第１オペアンプ１３と、一対のｎチャネル絶縁ゲート電界効果トランジスタを有し、反転入力端子１８に第１基準電圧Ｖｒｅｆ１が供給され、非反転入力端子１９に出力回路１２の出力電圧Ｖｏｕｔが供給され、出力端子２０から出力回路１２のＭＯＳトランジスタＮ１のゲートに第２制御信号Ｖ２を供給する第２オペアンプ１４と、を具備している。
【００１５】
基準電圧発生回路１１は、第１電源ラインと第２電源ラインとの間に直列接続された第１乃至第３抵抗Ｒ１、Ｒ２、Ｒ３を有し、第１抵抗Ｒ１と第２抵抗Ｒ２との接続ノード２１から第１基準電圧Ｖｒｅｆ１を出力し、第２抵抗Ｒ２と第３抵抗Ｒ３との接続ノード２２から第２基準電圧Ｖｒｅｆ２を出力する。
【００１６】
第１乃至第３抵抗Ｒ１、Ｒ２、Ｒ３は、第１基準電圧Ｖｒｅｆ１および第２基準電圧Ｖｒｅｆ２が下記式で表わされるように設定される。  
Ｖｒｅｆ１＝ＶＡＡ／２＋ΔＶ／２          （１）
Ｖｒｅｆ２＝ＶＡＡ／２−ΔＶ／２          （２）
ここで、ΔＶは第１基準電圧Ｖｒｅｆ１と第２基準電圧Ｖｒｅｆ２との差で、電圧発生回路１０の出力電圧Ｖｏｕｔの不感帯の幅を示している。
【００１７】
第１オペアンプ１３は、一対のｐチャネル第２絶縁ゲート電界効果トランジスタ（以後、ＭＯＳトランジスタＰ２という）およびｐチャネル第３絶縁ゲート電界効果トランジスタ（以後、ＭＯＳトランジスタＰ３という）と、ｎチャネル第２絶縁ゲート電界効果トランジスタ（以後、ＭＯＳトランジスタＮ２という）およびｎチャネル第３絶縁ゲート電界効果トランジスタ（以後、ＭＯＳトランジスタＮ３という）を有するカレントミラー回路とを備えた、所謂カレントミラー型差動増幅器である。
【００１８】
第１オペアンプ１３において、ＭＯＳトランジスタＰ２のゲートが反転入力端子１５であり、ＭＯＳトランジスタＰ３のゲートが非反転入力端子１６であり、ＭＯＳトランジスタＰ２のドレインとＭＯＳトランジスタＮ２のドレインとの接続ノードが出力端子１７である。
【００１９】
第２オペアンプ１４は、一対のｎチャネル第４絶縁ゲート電界効果トランジスタ（以後、ＭＯＳトランジスタＮ４という）およびｎチャネル第５絶縁ゲート電界効果トランジスタ（以後、ＭＯＳトランジスタＮ５という）と、ｐチャネル第４絶縁ゲート電界効果トランジスタ（以後、ＭＯＳトランジスタＰ４という）およびｐチャネル第５絶縁ゲート電界効果トランジスタ（以後、ＭＯＳトランジスタＰ５という）を有するカレントミラー回路とを備えている。
【００２０】
第２オペアンプ１４において、ＭＯＳトランジスタＮ４のゲートが反転入力端子１８であり、ＭＯＳトランジスタＮ５のゲートが非反転入力端子１９であり、ＭＯＳトランジスタＮ４のドレインとＭＯＳトランジスタＰ４のドレインとの接続ノードが出力端子２０である。
【００２１】
本実施例では、第１オペアンプ１３は、第１オペアンプ１３に流れる電流を調節するためのｐチャネル第６絶縁ゲート電界効果トランジスタ（以後、ＭＯＳトランジスタＰ６という）を介して第１電源ラインと第２電源ラインとの間に接続されている。  
具体的には、ＭＯＳトランジスタＰ６のソースが第１電源ラインに接続され、ＭＯＳトランジスタＰ２、Ｐ３のソースが、ＭＯＳトランジスタＰ６のドレインに共通接続され、ＭＯＳトランジスタＮ２、Ｎ３のソースが第２電源ラインに共通接続されている。
【００２２】
ＭＯＳトランジスタＰ６のゲートにレギュレート信号Ｖｒｅｇ１を供給して、ＭＯＳトランジスタＰ６のオン抵抗を変化させることにより、第１オペアンプ１３に流れる電流が調節され、例えば０．１〜０．２μＡ程度まで絞る事ができる。
【００２３】
同様に、第２オペアンプ１４は、第２オペアンプ１４に流れる電流を調節するためのｎチャネル第６絶縁ゲート電界効果トランジスタ（以後、ＭＯＳトランジスタＮ６という）を介して第１電源ラインと第２電源ラインとの間に接続されている。  
具体的には、ＭＯＳトランジスタＮ６のソースが第２電源ラインに接続され、ＭＯＳトランジスタＮ４、Ｎ５のソースが、ＭＯＳトランジスタＮ６のドレインに共通接続され、ＭＯＳトランジスタＰ４、Ｐ５のソースが第１電源ラインに共通接続されている。
【００２４】
ＭＯＳトランジスタＮ６のゲートにレギュレート信号Ｖｒｅｇ２を供給して、ＭＯＳトランジスタＮ６のオン抵抗を変化させることにより、第２オペアンプ１４に流れる電流が調節され、例えば０．１〜０．２μＡ程度まで絞る事ができる。
【００２５】
次に、第１オペアンプ１３および第２オペアンプ１４の動作について説明する。  
第１オペアンプ１３は、出力回路１２の出力電圧Ｖｏｕｔが第２基準電圧Ｖｒｅｆ２に比べて高くなったときに、ハイレベルの第１制御信号Ｖ１を出力し、出力電圧Ｖｏｕｔが第２基準電圧Ｖｒｅｆ２に比べて低くなったときに、ローレベルの第１制御信号Ｖ１を出力する。
【００２６】
第２オペアンプ１４は、出力回路１２の出力電圧Ｖｏｕｔが第１基準電圧Ｖｒｅｆ１に比べて高くなったときに、ハイレベルの第２制御信号Ｖ２を出力し、出力電圧Ｖｏｕｔが第１基準電圧Ｖｒｅｆ１に比べて低くなったときに、ローレベルの第２制御信号Ｖ２を出力する。
【００２７】
ここで、出力電圧Ｖｏｕｔが第１基準電圧Ｖｒｅｆ１より高い場合には、第１および第２のオペアンプ１３、１４から、それぞれハイレベルの第１および第２制御信号Ｖ１、Ｖ２が出力され、ＭＯＳトランジスタＮ１がオン状態になる。
【００２８】
これにより、出力電圧Ｖｏｕｔが第１基準電圧Ｖｒｅｆ１に等しくなるように、電荷が引き抜かれ、出力電圧Ｖｏｕｔが降下する。  
このとき、ＭＯＳトランジスタＰ１のゲートには、ハイレベルの第１制御信号Ｖ１が供給されるため、ＭＯＳトランジスタＰ１はオフ状態に保持される。
【００２９】
一方、出力電圧が第２基準電圧Ｖｒｅｆ２より低い場合には、第１および第２オペアンプ１３、１４から、それぞれローレベルの第１および第２制御信号Ｖ１、Ｖ２が出力され、ＭＯＳトランジスタＰ１がオン状態になる。
【００３０】
これにより、出力電圧Ｖｏｕｔが第２基準電圧Ｖｒｅｆ２に等しくなるように、電荷が注入され、出力電圧Ｖｏｕｔが上昇する。  
このとき、ＭＯＳトランジスタＮ１のゲートには、ローレベルの第２制御信号Ｖ２が供給されるためＭＯＳトランジスタＮ１はオフ状態に保持される。
【００３１】
ここで、ＭＯＳトランジスタＰ２、Ｐ３、Ｎ４、Ｎ５のゲート・ソース間電位に着目すると、電源電圧の低電圧化に伴って、第１電源電圧ＶＡＡが低下すると、必然的にハーフ電圧ＶＡＡ／２も低下してくるため、ゲート・ソース間電位差と閾値電位の差も小さくなる。
【００３２】
従来例では、ＭＯＳトランジスタＰ２、Ｐ３、Ｎ４、Ｎ５のゲート・ソース間電位差Ｖｇｓは、式（１）、（２）を用いて、それぞれ下記の式で表わされる。
【００３３】
ＶｇｓＰ２＝ＶＡＡ／２−ΔＶ／２−ＶｄｓＰ６        （３）
ＶｇｓＰ３＝ＶＡＡ／２−ＶｄｓＰ６                  （４）
ＶｇｓＮ４＝ＶＡＡ／２−ΔＶ／２−ＶｄｓＮ６        （５）
ＶｇｓＮ５＝ＶＡＡ／２−ＶｄｓＮ６                  （６）
ここで、ＶｄｓＰ６は第１オペアンプ１３の電流調整用のＭＯＳトランジスタＰ６のソース・ドレイン間電位差、ＶｄｓＮ６は第２オペアンプ１４の電流調整用のＭＯＳトランジスタＮ６のソース・ドレイン間電位差である。
【００３４】
これに対して、本実施例では、ＭＯＳトランジスタＰ２、Ｐ３、Ｎ４、Ｎ５のゲート・ソース間電位差はそれぞれ、以下の式で表わされる。  
ＶｇｓＰ２＝ＶＡＡ／２＋ΔＶ／２−ＶｄｓＰ６        （７）
ＶｇｓＰ３＝ＶＡＡ／２−ＶｄｓＰ６                  （８）
ＶｇｓＮ４＝ＶＡＡ／２＋ΔＶ／２−ＶｄｓＮ６        （９）
ＶｇｓＮ５＝ＶＡＡ／２−ＶｄｓＮ６                  （１０）
これから、本実施例では、ＭＯＳトランジスタＰ２、Ｎ４において、ゲート・ソース間電位差は不感帯の幅ΔＶだけ増加することが分かる。
【００３５】
ＭＯＳトランジスタＰ２、Ｐ３、Ｎ４、Ｎ５のいずれかのソース・ドレイン間電位差Ｖｄｓが閾値電圧Ｖｔｈを下回ると、ＭＯＳトランジスタが動作しなくなり、電圧発生回路１０に誤動作が生じる。従って、電圧発生回路１０に誤動作が生じないための条件は、下記式で表わされる。  
ＶｇｓＰ２＞ＶｔｈＰ２                              （１１）
ＶｇｓＰ３＞ＶｔｈＰ３                              （１２）
ＶｇｓＮ４＞ＶｔｈＮ４                              （１３）
ＶｇｓＮ５＞ＶｔｈＮ５                              （１４）
【００３６】
ＭＯＳトランジスタＰ２、Ｎ４においては、ＶｇｓＰ２、ＶｇｓＮ４は不感帯の幅ΔＶだけ高くなるので、それに応じて第１電源電圧ＶＡＡを低減することができる。  
従って、電圧発生回路１０は、従来の電圧発生回路より低い電源電圧で動作させることが可能である。
【００３７】
即ち、従来例では、動作下限の第１電源電圧ＶＡＡ０は式（３）と式（１１）から、下記の式で表わされる。  
ＶｇｓＰ２＝ＶＡＡ０／２−ΔＶ／２−ＶｄｓＰ６＝ＶｔｈＰ２      （１５）
ＶＡＡ０＝２×（ＶｔｈＰ２＋ＶｄｓＰ６）＋ΔＶ                  （１６）
【００３８】
これに対して、本実施例では、動作下限の第１電源電圧ＶＡＡ１は式（７）と式（１１）から、下記の式で表わされる。  
ＶｇｓＰ２＝ＶＡＡ１／２＋ΔＶ／２−ＶｄｓＰ６＝ＶｔｈＰ２      （１７）
ＶＡＡ１＝２×（ＶｔｈＰ２＋ＶｄｓＰ６）−ΔＶ                  （１８）
【００３９】
これにより、最大で、不感帯の幅ΔＶの２倍（２ΔＶ）だけ第１電源電圧ＶＡＡを低減することが可能である。  
図２は電圧発生回路１０が半導体集積回路に内蔵されて、同一チップ上にモノリシックに集積された半導体集積装置を示す図である。
【００４０】
図２に示すように、本実施例の半導体集積装置３０は、第１電源電圧ＶＡＡを分圧し、第１基準電圧Ｖｒｅｆ１および第１基準電圧Ｖｒｅｆ１より低い第２基準電圧Ｖｒｅｆ２を生成する基準電圧発生回路１１と、第１電源ラインと第２電源ラインとの間に直列接続されたＭＯＳトランジスタＰ１とＭＯＳトランジスタＮ１とを有する出力回路１２と、反転入力端子１５に第２基準電圧Ｖｒｅｆ２が供給され、非反転入力端子１６に出力回路１２の出力電圧Ｖｏｕｔが供給され、出力端子１７から出力回路１２のＭＯＳトランジスタＰ１のゲートに第１制御信号Ｖ１を供給する第１オペアンプ１３と、反転入力端子１８に第１基準電圧Ｖｒｅｆ１が供給され、非反転入力端子１９に出力回路１２の出力電圧Ｖｏｕｔが供給され、出力端子２０から出力回路１２のＭＯＳトランジスタＮ１のゲートに第２制御信号Ｖ２を供給する第２オペアンプ１４とを備えた電圧発生回路１０と、ＤＲＡＭメモリセルアレイと、メモリセルにデータを書き込み・読み出しするための周辺回路と、外部電源電圧を降圧して第１電源電圧ＶＡＡを生成する電源回路などを備えたメモリ回路３１と、が同一チップ３２上にモノリシックに集積して形成されている。  
また、半導体チップ３２上には、データを入出力し、電源を接続するために必要なボンディングパッド３３ａ、３３ｂ、３３ｃなどが形成されている。
【００４１】
電圧発生回路１０の出力電圧Ｖｏｕｔはメモリ回路３１に供給され、セルアレイにハーフ電圧ＶＡＡ／２を供給する。  
ＭＯＳトランジスタＰ１〜Ｐ６、Ｎ１〜Ｎ６は、メモリ回路３１内のＭＯＳトランジスタと同様に、周知のＣＭＯＳプロセスにより形成される。
【００４２】
以上説明したように、本実施例の電圧発生回路１０は、不感帯の下限である第２基準電圧Ｖｒｅｆ２を第１オペアンプ１３のＭＯＳトランジスタＰ２のゲートに供給し、不感帯の上限である第１基準電圧Ｖｒｅｆ１を第２オペアンプ１４のＭＯＳトランジスタＮ４のゲートに供給している。
【００４３】
その結果、ＭＯＳトランジスタＰ２、Ｎ４において、ゲート・ソース間電位差は不感帯の幅ΔＶだけ増加するので、ΔＶに応じて第１電源電圧ＶＡＡを下げることができる。従って、動作電圧の低い電圧発生回路１０が得られる。
【００４４】
ここでは、電圧発生回路１０が第１および第２オペアンプ１３、１４の動作電流を調整するためのＭＯＳトランジスタＰ６、Ｎ６を有する場合について説明したが、動作電流の調整を行わない場合は、ＭＯＳトランジスタＰ６、Ｎ６は不要である。  
これによれば、ＭＯＳトランジスタＰ６、Ｎ６のドレイン・ソース間の電位差ＶｄｓＰ６、ＶｄｓＮ６分だけ、動作電圧を更に下げることができる利点がある。
【実施例２】
【００４５】
図３は本発明の実施例２に係る電圧発生回路を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
【００４６】
本実施例が実施例１と異なる点は、第１および第２制御信号を増幅するための第１および第２反転増幅器を有することにある。
【００４７】
即ち、図３に示すように、本実施例の電圧発生回路４０は、第１オペアンプ１３の出力端子１７と出力回路１２のＭＯＳトランジスタＰ１のゲートとの間に接続された第１反転増幅器４１と、第２オペアンプ１４の出力端子２０と出力回路１２のＭＯＳトランジスタＮ１のゲートとの間に接続された第２反転増幅器４２とを具備している。
【００４８】
第１反転増幅器４１は、第１電源ラインと第２電源ラインとの間に直列接続されたｐチャネル第７絶縁ゲート電界効果トランジスタ（以後、ＭＯＳトランジスタＰ７という）とｎチャネル第７絶縁ゲート電界効果トランジスタ（以後、ＭＯＳトランジスタＮ７という）とを有している。
【００４９】
ＭＯＳトランジスタＰ７のゲートには、レギュレータ制御信号Ｖｒｅｇ１が供給されている。ＭＯＳトランジスタＰ７はレギュレータ制御信号Ｖｒｅｇ１により、常に弱反転状態に保たれているので、電流を０．１〜０．２μＡに絞ることができる。  
ＭＯＳトランジスタＮ７のゲートには、第１制御信号Ｖ１が供給されている。ＭＯＳトランジスタＮ７は、第１制御信号Ｖ１を反転した出力信号Ｖ３を出力回路１２のＭＯＳトランジスタＰ１のゲートに供給している。
【００５０】
これにより、第１制御信号Ｖ１が“Ｌ”レベルのときに、出力信号Ｖ３は第１電源電圧ＶＡＡレベルとなり、出力回路１２のＭＯＳトランジスタＰ１を確実にオフさせることができるようになる。
【００５１】
同様に、第２反転増幅器４２は、第１電源ラインと第２電源ラインとの間に直列接続されたｐチャネル第８絶縁ゲート電界効果トランジスタ（以後、ＭＯＳトランジスタＰ８という）とｎチャネル第８絶縁ゲート電界効果トランジスタ（以後、ＭＯＳトランジスタＮ８という）とを有している。
【００５２】
ＭＯＳトランジスタＮ８のゲートには、レギュレータ制御信号Ｖｒｅｇ２が供給されている。ＭＯＳトランジスタＮ８は、レギュレータ制御信号Ｖｒｅｇ２１により、常に弱反転状態に保たれている。  
ＭＯＳトランジスタＰ８のゲートには第２制御信号Ｖ２が供給されている。ＭＯＳトランジスタＰ８は第２制御信号Ｖ２を反転した制御信号Ｖ４を出力回路１２のＭＯＳトランジスタＮ１のゲートに供給している。
【００５３】
これにより、第２制御信号Ｖ２が“Ｈ”レベルのときに、出力信号Ｖ４は接地電位レベルとなり、出力回路１２のＭＯＳトランジスタＮ１を確実にオフさせることができるようになる。
【００５４】
本実施例における、ＭＯＳトランジスタＰ２、Ｐ３、Ｎ４、Ｎ５のゲート・ソース間電位差Ｖｇｓは、ＶｇｓＰ２とＶｇｓＰ３、ＶｇｓＮ４とＶｇｓＮ５は、下記の式で表わされる。  
ＶｇｓＰ２＝ＶＡＡ／２−ＶｄｓＰ６                  （１９）
ＶｇｓＰ３＝ＶＡＡ／２＋ΔＶ／２−ＶｄｓＰ６        （２０）
ＶｇｓＮ４＝ＶＡＡ／２−ＶｄｓＮ６                  （２１）
ＶｇｓＮ５＝ＶＡＡ／２＋ΔＶ／２−ＶｄｓＮ６        （２２）
これから、ＭＯＳトランジスタＰ３、Ｎ５において、ゲート・ソース間電位差は不感帯の幅ΔＶだけ増加するので、ΔＶに応じて第１電源電圧ＶＡＡを下げることができる。
【００５５】
以上説明したように、本実施例の電圧発生回路４０は、第１および第２反転増幅器４１、４２により、第１および第２制御信号Ｖ１、Ｖ２を反転増幅している。  
その結果、動作電圧の低い電圧発生回路４０が得られるとともに、Ｖ１が“Ｌ”レベルまたはＶ２が“Ｈ”レベルの時は確実にＭＯＳトランジスタＰ１またはＭＯＳトランジスタＮ１をオフにできる利点がある。
【実施例３】
【００５６】
図４は本発明の実施例３に係る電圧発生回路を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
【００５７】
本実施例が実施例１と異なる点は、第１および第２オペアンプの反転入力端子に供給される基準電圧を選択できるようにしたことにある。
【００５８】
即ち、図４に示すように、本実施例の電圧発生回路５０は、第１基準電圧Ｖｒｅｆ１または第２基準電圧Ｖｒｅｆ２を選択し、選択された基準電圧を第１オペアンプ１３の反転入力端子１５に供給する第１スイッチ５１と、第１基準電圧Ｖｒｅｆ１または第２基準電圧Ｖｒｅｆ２を選択し、選択された基準電圧を第２オペアンプの反転入力端子１６に供給する第２スイッチ５２とを具備している。
【００５９】
更に、第１制御信号Ｖ１または第２制御信号Ｖ２を選択し、選択された信号を出力回路１２のＭＯＳトランジスタＰ１のゲートに供給する第３スイッチ５３と、第１制御信号Ｖ１または第２制御信号Ｖを選択し、選択された信号を出力回路１２のＭＯＳトランジスタＮ１のゲートに入力する第４スイッチ５４とを具備している。
【００６０】
第１スイッチ５１が第２基準電圧Ｖｒｅｆ２を選択した場合に、第２スイッチ５２は第１基準電圧Ｖｒｅｆ１を選択し、第１スイッチ５１が第１基準電圧Ｖｒｅｆ１を選択した場合に、第２スイッチ５２は第２基準電圧Ｖｒｅｆ２を選択する。
【００６１】
第１スイッチ５１が第２基準電圧Ｖｒｅｆ２を選択した場合に、第３スイッチ５３は第１制御信号Ｖ１を選択し、且つ第４スイッチ５４は第２制御信号Ｖ２を選択する。  
第１スイッチ５１が第１基準電圧Ｖｒｅｆ１を選択した場合に、第３スイッチ５３は第２制御信号Ｖ２を選択し、且つ第４スイッチ５４は第１制御信号Ｖ１を選択する。
【００６２】
図５に示すように、第１乃至第４スイッチ５１〜５４は、端子ａが常に接点ｂまたは接点ｃに接続されている双投スイッチ６０で、例えばｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタが対称形に接続されたトランスミッションゲート６１、６２の並列回路と、インバータ６３とを有している。
【００６３】
双投スイッチ６０の切換えは端子ｄに、“Ｈ”または“Ｌ”レベルのスイッチング信号Ｖｓｗを供給することにより行なう。
【００６４】
トランスミッションゲート６１、６２は、ｐチャネルＭＯＳトランジスタに“Ｌ”レベルの信号を印加し、ｎチャネルＭＯＳトランジスタにＨ”レベルの信号を印加することにより双方向に導通する。  
スイッチング信号Ｖｓｗが“Ｈ”レベルのときに、トランスミッションゲート６１は導通し、トランスミッションゲート６２は非導通になるので、端子ａは接点ｂに接続される。スイッチング信号Ｖｓｗが“Ｌ”レベルのときに、トランスミッションゲート６１は非導通になり、トランスミッションゲート６２は導通するので、端子ａは接点ｃに接続される。
【００６５】
第１電源電圧ＶＡＡが低い場合に、第１スイッチ５１は第２基準電圧Ｖｒｅｆ２を選択し、第２スイッチ５２は第１基準電圧Ｖｒｅｆ１を選択することにより、電圧発生回路５０は図１の電圧発生回路１０と等価になる。
【００６６】
これにより、ＭＯＳトランジスタＰ２、Ｎ４のゲート・ソース間電圧ＶｇｓＰ２、ＶｇｓＮ４が閾値電圧ＶｔｈＰ２、ＶｔｈＮ４より小さくなることに起因した電圧発生回路５０の誤動作を防止することができる。
【００６７】
一方、第１電源電圧ＶＡＡが高い場合に、第１スイッチ５１は第１基準電圧Ｖｒｅｆ１を選択し、第２スイッチ５２は第２基準電圧Ｖｒｅｆ２を選択することにより、電圧発生回路５０は従来例の電圧発生回路と等価になる。
【００６８】
これにより、ＭＯＳトランジスタＰ２、Ｎ４のゲート・ソース間電圧ＶｇｓＰ２、ＶｇｓＮ４が大きくなりすぎて５極管動作しなくなることに起因した電圧発生回路５０の誤動作を防止することができる。  
従って、広い範囲の第１電源電圧ＶＡＡで動作する電圧発生回路５０を得ることが可能である。
【００６９】
以上説明したように、本実施例の電圧発生回路５０は、第１基準信号Ｖｒｅｆ１または第２基準信号Ｖｒｅｆ２を選択する第１および第２スイッチ５１、５２と、第１制御信号Ｖ１または第２制御信号Ｖ２を選択する第３および第４スイッチ５３、５４を具備しているので、第１電源電圧ＶＡＡのレベルに応じて、第１乃至第４スイッチ５１〜５４を切換えることにより、広い範囲の第１電源電圧ＶＡＡで動作する電圧発生回路５０が得られる利点がある。
【００７０】
ここでは、第１乃至第４スイッチ５１〜５４が、トランスミッションゲートを有する双投スイッチ６０である場合について説明したが、ＰＭＯＳトランジスタまたはＮＭＯＳトランジスタ１個を有するスイッチであっても構わない。
【実施例４】
【００７１】
図６は本発明の実施例４に係る電圧発生回路を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
【００７２】
本実施例が実施例１と異なる点は、第１および第２制御信号を増幅するための第１および第２反転増幅器と、各種入出力信号を選択するスイッチとを有することにある。
【００７３】
即ち、図６に示すように、本実施例の電圧発生回路７０は、出力電圧Ｖｏｕｔまたは第１基準電圧Ｖｒｅｆ１を選択し、選択された電圧を第１オペアンプ１３の反転入力端子１５に供給する第１スイッチ７１と、出力電圧Ｖｏｕｔまたは第２基準電圧Ｖｒｅｆ２を選択し、選択された電圧を第１オペアンプ１３の非反転入力端子１６に供給する第２スイッチ７２とを具備している。
【００７４】
出力電圧Ｖｏｕｔまたは第２基準電圧Ｖｒｅｆ２を選択し、選択された電圧を第２オペアンプ１４の反転入力端子１８に供給する第３スイッチ７３と、出力電圧Ｖｏｕｔまたは第１基準電圧Ｖｒｅｆ１を選択し、選択された電圧を第２オペアンプ１４の非反転入力端子１９に供給する第４スイッチ７４とを具備している。
【００７５】
第１制御信号Ｖ１または第２電源電位Ｖｓｓを選択し、選択された方を第１反転増幅器４１に供給する第５スイッチ７５と、第２制御信号Ｖ２または第１電源電圧ＶＡＡを選択し、選択された方を第２反転増幅器４２に供給する第６スイッチ７６とを具備している。
【００７６】
第１制御信号Ｖ１または第１反転回路４１の出力信号Ｖ３を選択し、選択された信号を出力回路１２のＭＯＳトランジスタＰ１のゲートに供給する第７スイッチ７７と、第２制御信号Ｖ２または第２反転回路４２の出力信号Ｖ４を選択し、選択された信号を出力回路１２のＭＯＳトランジスタＮ１のゲートに供給する第８スイッチ７８とを具備している。
【００７７】
第１電源電圧ＶＡＡに応じて、第１スイッチ７１乃至と第８スイッチ７８は、それぞれ端子ａが接点ｂまたは接点ｃに接続される。
【００７８】
第１電源電圧ＶＡＡが低い場合に、第１スイッチ７１乃至第８スイッチ７８の端子ａはそれぞれ接点ｂに接続される。  
これにより、電圧発生回路７０は図３に示す電圧発生回路４０と等価になり、ＭＯＳトランジスタＰ３、Ｎ５のゲート・ソース間電位差ＶｇｓＰ３、ＶｇｓＮ５を、不感帯の幅ΔＶだけ増やすことができるので、ＭＯＳトランジスタＰ３、Ｎ５のゲート・ソース間電圧ＶｇｓＰ３、ＶｇｓＮ５が閾値電圧ＶｔｈＰ３、ＶｔｈＮ５より小さくなることに起因した電圧発生回路７０の誤動作を防止することができる。
【００７９】
第１電源電圧ＶＡＡが高い場合に、第１スイッチ７１乃至第８スイッチ７８の端子ａはそれぞれ接点ｃに接続される。  
これにより、電圧発生回路７０は従来の電圧発生回路と等価になり、ＭＯＳトランジスタＰ３、Ｎ５のゲート・ソース間電圧ＶｇｓＰ３、ＶｇｓＮ５が大きくなりすぎて５極管動作しなくなることに起因した電圧発生回路７０の誤動作を防止することができる。
【００８０】
従って、広い範囲の第１電源電圧ＶＡＡで動作する電圧発生回路７０を得ることが可能である。
【００８１】
以上説明したように、本実施例の電圧発生回路７０は、第１および第２反転増幅器４１、４２と、各種入出力信号を選択する第１乃至第８スイッチ７１〜７８とを具備している。その結果、ＭＯＳトランジスタＰ３、Ｎ５の入力電位幅を増やし、且つ第１電源電圧ＶＡＡのレベルに応じて、広い範囲の第１電源電圧ＶＡＡで動作する電圧発生回路７０が得られる利点がある。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施例１に係る電圧発生回路を示す回路図。
【図２】本発明の実施例１に係る電圧発生回路が同一チップ上に集積して形成された半導体集積装置を示す図。
【図３】本発明の実施例２に係る電圧発生回路を示す回路図。
【図４】本発明の実施例３に係る電圧発生回路を示す回路図。
【図５】本発明の実施例３に係るスイッチを示す回路図。
【図６】本発明の実施例４に係る電圧発生回路を示す回路図。
【符号の説明】
【００８３】
１０、４０、５０、７０  電圧発生回路
１１  基準電圧発生回路
１２  出力回路
１３  第１オペアンプ
１４  第２オペアンプ
３０  半導体集積装置
３１  メモリ回路
３２  半導体チップ
３３ａ、３３ｂ、３３ｃ  ボンディングパッド
４１  第１反転増幅器
４２  第２反転増幅器
５１〜５４、７１〜７４  第１〜第４スイッチ
６０  双投スイッチ
６１、６２  トランスミッションゲート
６３  インバータ
７５〜７８  第５〜第８スイッチ
Ｒ１、Ｒ２、Ｒ３  抵抗
Ｐ１〜Ｐ８  ｐチャネル第１〜第８ＭＯＳトランジスタ
Ｎ１〜Ｎ８  ｎチャネル第１〜第８ＭＯＳトランジスタ
Ｖｏｕｔ  出力電圧
Ｖｒｅｆ１  第１基準電圧
Ｖｒｅｆ２  第２基準電圧
ΔＶ  不感帯の幅
Ｖ１  第１制御信号
Ｖ２  第２制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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