(57)【要約】【課題】ヘテロ構造をもつ半導体基板の評価方法で、評価完了までに長時間を要することなく、従来のような金属配線同士を絶縁する分離酸化膜や金属配線のための設備及び技術を用いることなく簡便に半導体基板のＧＯＩ特性を評価できる方法を提供する。【解決手段】少なくとも支持基板上に該支持基板の導電型とは異なる導電型の半導体層が形成された半導体基板の評価方法であって、少なくとも、前記半導体層上にゲート酸化膜を形成し、該ゲート酸化膜上に電極を形成した後、前記半導体層側が蓄積側になるように前記電極に電圧を印加するとともに、前記半導体基板に光を照射することによって、前記半導体層と前記支持基板との間に形成される空乏層中にキャリアを注入して、寄生抵抗を低減して発生する電流を測定し、該測定した電流から半導体基板を評価する半導体基板の評価方法。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも支持基板上に該支持基板の導電型とは異なる導電型の半導体層が形成された半導体基板の評価方法であって、少なくとも、前記半導体層上にゲート酸化膜を形成し、該ゲート酸化膜上に電極を形成した後、前記半導体層側が蓄積側になるように前記電極に電圧を印加するとともに、前記半導体基板に光を照射することによって、前記半導体層と前記支持基板との間に形成される空乏層中にキャリアを注入して、寄生抵抗を低減して発生する電流を測定し、該測定した電流から半導体基板を評価することを特徴とする半導体基板の評価方法。
【請求項２】
前記電極をポリシリコンからなるものとすることを特徴とする請求項１に記載の半導体基板の評価方法。
【請求項３】
前記半導体層をシリコンからなるものとすることを特徴とする請求項１または請求項２に記載の半導体基板の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ベースとなる支持基板上に該支持基板の導電型とは異なる導電型の半導体層が形成された半導体基板を評価するための評価方法であり、詳しくは、半導体基板の上記半導体層品質の電気特性を評価する方法に関するものである。
【背景技術】
【０００２】
半導体基板として、例えば集積回路として汎用的に使用されているものにシリコン基板があるが、システムの高速化・高集積化や携帯端末の発展に伴い、デバイスには高速かつ低消費電力のものがより一層求められている。このような中で、ヘテロ構造をもつシリコン基板はＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などの用途で用いられる。
【０００３】
一方、このようなデバイスが作製される半導体基板の品質を評価することができる評価方法も求められており、一例として、上述のような各種デバイスの基本構造を単純化し、半導体基板の評価に応用したもので、ヘテロ構造を持たない、通常バルクウエーハの品質評価方法として、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタのＧＯＩ（Ｇａｔｅ  Ｏｘｉｄｅ  Ｉｎｔｅｇｒｉｔｙ）特性評価がある。
【０００４】
この評価方法は、図３に示す平面図および断面図のように、まず、例えばシリコン基板等の被評価基板１０１の表面を酸化してゲート酸化膜１０４を形成し、このゲート酸化膜１０４上に金属電極１０５（またはポリシリコン電極）を形成し、ＭＯＳ構造を有するＭＯＳキャパシタを評価用素子１０６として作製する。こうして作製したＭＯＳキャパシタに対して、シリコン基板１０１が蓄積側になるように電圧を金属電極１０５に印加する。例えばシリコン基板１０１の導電型がＰ型の場合は、負電圧を印加することでシリコン基板１０１が蓄積側となる。このように電圧を印加してゲート酸化膜１０４の絶縁破壊挙動を測定することによりシリコン基板１０１の特性を評価する方法である。
【０００５】
シリコン基板１０１にＣＯＰ（Ｃｒｙｓｔａｌ  Ｏｒｉｇｉｎａｔｅｄ  Ｐａｒｔｉｃｌｅｓ）のような欠陥ないしは不純物等が存在しなければ、絶縁破壊は酸化膜１０４そのものがもつ真性破壊挙動となるが、欠陥が存在する場合は、その欠陥の存在により本来の絶縁膜としての絶縁性が劣化する。
【０００６】
しかしながら、ベースとなる支持基板上に該支持基板の導電型と異なる導電型の半導体層が形成されたヘテロ構造をもつウエーハにおいては、前記異なる導電型の半導体層が存在しているために、ウエーハ裏面からの電気的コンタクトを取ることができず、ウエーハ表面側に電気的コンタクトを形成しなければならない。このような問題を解決する方法としては、一例として図４に示されるような構造をもつＭＯＳキャパシタとしなければならない（特許文献１参照）。
【０００７】
この評価方法では、図４に示すように、例えばシリコン基板２０１（支持基板２０２、支持基板２０２の導電型と異なる導電型の半導体層２０３）の表面にゲート酸化膜２０４および金属電極２０５の他に、基板表面側で電気的コンタクトを可能にするための金属配線２０９およびこれらの金属配線同士を絶縁する分離酸化膜２０８を形成して、ＭＯＳキャパシタを評価用素子２０６として作製している。
そして、金属電極２０５をゲート電極とし、金属配線２０９をソースおよびドレインに接続し、ＭＯＳＦＥＴ測定を行い、シリコン基板２０１を評価することができる。
【０００８】
しかしながら、図４に示すようなＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）構造は複雑な構造をしており、評価するためのＭＯＳキャパシタ作製には複雑で長時間を要する工程が必要であり、評価完了までには時間がかかる。また、設備的にも、図３のような評価用素子１０６の作製に必要な装置以外に、基板表面の金属配線同士を絶縁するための分離酸化膜２０８を形成するための設備（ＣＶＤ装置等）や金属（主にＡｌ）配線２０９のための技術および設備が必要になってしまう。
【０００９】
【特許文献１】特開２００２−３５９３６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上記問題点を鑑みてなされたものであり、ヘテロ構造をもつ半導体基板の評価方法で、評価完了までに長時間を要することなく、従来のような金属配線同士を絶縁する分離酸化膜や金属配線のための設備及び技術を用いることなく簡便に半導体基板のＧＯＩ特性を評価できる方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
少なくとも支持基板上に該支持基板の導電型とは異なる導電型の半導体層が形成された半導体基板の評価方法であって、少なくとも、前記半導体層上にゲート酸化膜を形成し、該ゲート酸化膜上に電極を形成した後、前記半導体層側が蓄積側になるように前記電極に電圧を印加するとともに、前記半導体基板に光を照射することによって、前記半導体層と前記支持基板との間に形成される空乏層中にキャリアを注入して、寄生抵抗を低減して発生する電流を測定し、該測定した電流から半導体基板を評価することを特徴とする半導体基板の評価方法を提供する（請求項１）。
【００１２】
このように、本発明の評価方法では、支持基板の導電型とは異なる導電型の半導体層の上にゲート酸化膜、電極を順次形成した後、前記半導体層側が蓄積側になるように電極に電圧を印加するとともに、半導体基板に光を照射する。この光照射によって、前記電極への電圧の印加で形成される半導体層と支持基板との間の空乏層中にキャリアを注入することができ、その結果、寄生抵抗を低減して電流を発生させることが可能である。そして、発生した電流を測定し、その測定結果から半導体基板の評価を行う。
【００１３】
すなわち、評価用素子の作製時に、図４に示すような複雑な構造とする必要がなく、従来行われていた金属配線同士の絶縁性を得るための層間絶縁膜やアルミ等の金属配線を形成するための工程及び装置、並びにパターン化に必要な工程が短縮でき、そのための設備導入や維持のための投資が不要となり、また、評価工程を短縮できるので、低価格で迅速な評価を行うことが可能である。しかも、評価用素子は単純な構造とすることができ、電圧印加時に光を基板に照射するだけなので極めて簡単である。
【００１４】
このとき、前記電極をポリシリコンからなるものとするのが好ましい（請求項２）。
このように、前記電極をポリシリコンからなるものとすれば、加工が容易であり、電極を形成し易い。また、光を透過させることが可能であり好ましい。
【００１５】
そして、前記半導体層をシリコンからなるものとするのが好ましい（請求項３）。
このように、半導体層をシリコンからなるものとすることにより、半導体素子が汎用的に形成される素材であり、その素材の部分を被評価対象とすることができ、この評価結果を種々の半導体素子の調査、保証等に幅広く有効に活用することができる。
【発明の効果】
【００１６】
本発明によって、従来では必要とされた金属配線同士を絶縁するための分離酸化膜形成に要するＣＶＤ装置等の設備や、金属配線のためのスパッタ及びエッチングシステム等の設備および技術を用いずに、簡単なＭＯＳ構造でヘテロ構造をもつ半導体基板のＧＯＩ評価を行うことが可能になり、かつ評価に要する時間およびコストを改善することができる。
【発明を実施するための最良の形態】
【００１７】
以下では、本発明の実施の形態について図面を参照しながら説明するが、本発明はこれに限定されるものではない。
図１は、本発明の半導体基板の評価方法を説明するための説明図である。図１には、本発明の評価方法に用いることができる半導体基板評価用素子の一例を示している。
ここでは、半導体評価用素子６（半導体基板１）において、支持基板２、および該支持基板２上に積層する、支持基板２の導電型とは異なる導電型の半導体層３がシリコンからなるものである場合について述べるが、本発明はこれに限定されない。なお、このようにこれらがシリコンからなるものであれば、シリコンは半導体素子製造用に汎用的に用いられている素材であるため、このような評価用素子の評価結果は種々の半導体素子の製品品質の調査、保証等に有効に役立てることが可能である。
また、以下では、支持基板２の導電型がＮ型、半導体層３の導電型がＰ型の場合について述べるが、これに限定されず、当然逆の場合であっても良い。
【００１８】
そして、図１に示すように、この半導体基板評価用素子６は、上記支持基板２および上記半導体層３からなるヘテロ構造の半導体基板１、該半導体基板１の表面（すなわち半導体層３上）に形成されたゲート酸化膜４、該ゲート酸化膜４上に形成された電極５からなっている。
電極５は、例えば、ポリシリコンからなるものとすることができる。ポリシリコンであれば、加工が容易であるし、光を透過させることができ、後述する本発明の評価方法での光の照射工程において、電極５の位置における半導体基板１の部分であっても光を十分に到達させることが可能である。
【００１９】
これらの支持基板２、半導体層３、ゲート酸化膜４、電極５等の形成方法は特に限定されず、従来と同様の方法で形成されたものとすることができる。また、それぞれの厚さ等も特に限定されることなく、評価条件等により、適宜決定することができる。
【００２０】
次に、上記のような半導体基板評価用素子６を作製して半導体基板を評価する本発明の評価方法について述べる。
まず、前工程として、支持基板２上に該支持基板２の導電型とは異なる導電型の半導体層３が形成されたヘテロ構造の半導体基板１を用意する。前に述べたように、これらのそれぞれの形成方法は特に限定されず、例えば、支持基板２であれば、チョクラルスキー法により引上げたシリコン単結晶から切り出すことができる。また、半導体層３は、上記支持基板２上に、所望のドーパントとともにシリコンをエピタキシャル成長させて積層して形成することができる。評価目的、評価条件やコスト、時間等により、適切な形成方法で形成したものを用意すれば良い。
【００２１】
次に、上記の半導体基板（シリコン基板）１に対し、例えば熱酸化等の通常用いられる方法で酸化処理して、シリコン基板１の表面にゲート酸化膜４を形成する。当然、このゲート酸化膜４の形成方法も熱酸化やＣＶＤに限定されず、その都度、適切な形成方法を選択することができる。
【００２２】
さらに、このゲート酸化膜４の上に、ゲート電極となる電極５を形成する。例えば、導電膜をＣＶＤ法等により積層し、フォトリソグラフィ技術とエッチングとにより電極５を形成することができる。
なお、前述したように、この電極５は特に限定されず、例えばポリシリコンからなるものとすることができる。このようにポリシリコンを用いれば、加工しやすいために容易に所望の形状に電極を形成することができる。また、このポリシリコンを用いて電極を形成する場合、ポリシリコンの堆積時に、同時にリンもドープするＤｏｐｅｄ  Ｐｏｌｙ−Ｓｉ法を用いることができ、抵抗を下げることができる。
当然他の材質からなるものとすることも可能である。後に、半導体基板１に光を照射する際に、光を透過させることができるものであれば良い。この点においても、ポリシリコンの使用は有効である。
【００２３】
以上のようにして、半導体基板評価用素子６を作製した後、半導体層３側が蓄積側になるように電極５に電圧を印加するとともに、半導体基板１（半導体評価用素子６）に光を照射する。
ここで、まず、上記のように半導体層３側が蓄積側になるように電極５に電圧を印加したとき、すなわち、ここでは、支持基板２の導電型がＮ型、半導体層３の導電型がＰ型であるので、電極５に負電圧を印加したときについて述べる。
【００２４】
支持基板２と、その上に形成された半導体層３とでは異なる導電型で、ここにＰＮ接合が生じており、上記のように電極５に負電圧を印加することにより、ゲート酸化膜４直下の半導体層３（Ｐ型）は蓄積型となる。そして、このＰＮ接合の界面、すなわち、半導体層３（Ｐ型）と支持基板２（Ｎ型）の間には空乏層７が形成され、この空乏層７は電気的に抵抗成分となる。
【００２５】
ところが、本発明の評価方法では、このように電極５に、半導体層３側が蓄積側になるように電圧を印加するときに、同時に半導体基板１（半導体基板評価用素子６）に光を照射する。電圧印加時に光が照射されていることで、上記の電気的に抵抗成分である空乏層７にキャリアを注入することができる。したがって、空乏層７による抵抗を減少させることができ、電流を発生させることが可能である。そして、この発生した電流を測定し、その測定結果から半導体基板１の電気特性を評価することができる。
【００２６】
なお、上記例とは逆の場合で、半導体層３がＮ型、支持基板２がＰ型である場合は、半導体層３側（Ｎ型）が蓄積側となるように、電極５には正電圧を印加すれば良い。
そして、この電圧の印加および電流の測定は、従来と同様の手法および一般に市販されている装置を用いて行うことができる。ノイズ対策を施したプローブやテスターを用いて行うのが好ましい。
【００２７】
また、光の照射方法や、照射する光は、例えば、ハロゲンランプ等を用い、測定用のプローバに装着されている実体顕微鏡の落射光によって、半導体基板１の表面側（ゲート酸化膜４が形成されている側）から照射することにより実施することができる。
これ以外に、プローバに専用の光源を設置しても良い。
上記の電圧印加方法、電流測定方法、光の照射方法等は特に限定されず、種々の評価条件等により、適宜決定することができる。
【００２８】
先に述べたように、従来では、ヘテロ構造を有する半導体基板の場合、図４に示すような複雑でコスト等がかかる評価用素子を作製する必要があり、評価を得るには長時間を要していた。しかし、上述の本発明の評価方法を行えば、従来のような手間のかかる作業を行わずに済み、コストもかけずに簡単で効率良くヘテロ構造の半導体基板の電気特性（例えばＧＯＩ特性）を測定して評価することができる。
【実施例】
【００２９】
以下に本発明の実施例を挙げて、本発明を詳細に説明するが、これらは本発明を限定するものではない。
（実施例）
試料としてＰ型、直径１５０ｍｍ、ＩＧＢＴ用のシリコンウエーハを用意し、本発明の評価方法を用いてその電気特性を評価した。
このサンプルウエーハは、Ｐ型基板上にＮ＋層、ついでＮ−層を逐次エピタキシャル成長により堆積させたものであり、埋め込み層（Ｎ＋層）を有するものである。このときのＰ型のドーパントとしてボロン、Ｎ型のドーパントとしてＡｓを用いた。
【００３０】
このようなサンプルウエーハに対し、まず９００℃の乾燥雰囲気中で熱酸化を行い、２５ｎｍのゲート酸化膜を形成した。
さらに、ＣＶＤによって、リンをドープしたＰｏｌｙ−Ｓｉ層を積層した。なお、このときのＰｏｌｙ−Ｓｉ層の厚さはおよそ３００ｎｍ、リンドープ量は、シート抵抗にして２５ｏｈｍ／ｓｑ．程度となるようにした。
【００３１】
このＰｏｌｙ−Ｓｉ層にフォトリソグラフィ工程およびエッチング工程を施し、ＭＯＳキャパシタをサンプルウエーハ面内に作製した。フォトリソグラフィ工程後のＰｏｌｙ−Ｓｉ層のエッチングは、フッ硝酸を用い、ウェット工程にて処理した。
最後にサンプルウエーハ裏面についているＳｉＯ２の除去のために、表面にレジストを塗布し、希ＨＦによるウェットエッチングによって裏面処理を行った。
【００３２】
以上のようにして作製された評価用素子に対し、電極に正電圧を印加するとともに表面から光を照射し、発生した電流を測定した。
測定には、フルオートプローバに接続したテスタを用いた（テスタ：アジレントテクノロジー社製  ４１４２Ｂ、プローバ：ＴＥＬ製  ７８Ｓ）。プローバおよび配線はノイズ対策を施したものを使用した。また、光源としてハロゲンランプを用い、サンプルウエーハ表面からハロゲンランプにて光を照射するため、プローバに装着されている実体顕微鏡の落射光を使用した。なお、この照射する光の照度は、例えば２００ルクス以上であれば良く、特に限定されない。ここでは、２００ルクスであった。
【００３３】
以上のようにして、図１のような構造にて最表面層のＧＯＩ評価を実施する。このときの測定条件は、電圧ランプアップ法により行い、アベレージング時間が２０ｍｓｅｃ．、ステップ電圧高さは０．２５ＭＶ／ｃｍ、電圧ステップ上昇後のアベレージング時間は２００ｍｓｅｃ．とした。
このとき得られたＩ−Ｖカーブを図２に示す。
【００３４】
このように、本発明の評価方法によって、従来のように、図４に示すような手間および時間のかかるＭＯＳＦＥＴ構造をわざわざ作製しなくとも、たとえ評価するサンプルウエーハがヘテロ構造を有する半導体基板であっても、図１に示すような単純なＭＯＳ構造を作製し、支持基板の導電型とは異なる導電型の半導体層側が蓄積側となるようにしてゲート電極に電圧を印加するとともに、サンプルウエーハに光を照射し、抵抗成分である空乏層にキャリアを注入する。これによって、寄生抵抗（基板抵抗）を低減させて電流を発生させることができ、図２に示すようなＩ−Ｖカーブを測定することが可能である。しかも、簡単で時間をかけずに測定して電気特性の評価を行うことができる。
このように、Ｉ−Ｖ特性が取得できれば、ウエーハの絶縁破壊特性（ＧＯＩ）評価、例えばＣＯＰのような結晶欠陥起因のブレイクダウンなどの検出が可能になり、ウエーハ品質向上に役立てることが可能になる。
【００３５】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【図面の簡単な説明】
【００３６】
【図１】本発明の半導体基板の評価方法を説明するための説明図である。
【図２】実施例で測定されたＩ−Ｖカーブを示すグラフである。
【図３】バルクウエーハ評価用ＭＯＳキャパシタの一例を示す概略図である。
【図４】ＭＯＳＦＥＴ構造の一例を示す概略図である。
【符号の説明】
【００３７】
１…半導体基板、  ２…支持基板、
３…支持基板の導電型とは異なる導電型の半導体層、
４…ゲート酸化膜、  ５…電極、  ６…半導体基板評価用素子、
７…空乏層。
【図１】
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【図２】
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【図３】
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【図４】
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