(57)【要約】【課題】素子分離膜に対するフローティングゲートの位置ずれを小さくすることができる半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１を熱酸化することにより、不揮発メモリのトンネル酸化膜１１ａを形成する工程と、トンネル酸化膜１１ａ上に導電パターン１２ａを形成する工程と、導電パターン１２ａの表面上及び側面上に保護膜を形成する工程と、前記保護膜及び導電パターン１２ａをマスクとして半導体基板１を熱酸化することにより、半導体基板１に素子分離膜２を形成する工程と、前記保護膜を除去する工程と、導電パターン１２ａを選択的に除去することにより、不揮発メモリのフローティングゲートを形成する工程とを具備する。【選択図】図２
2008153433.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を熱酸化することにより、不揮発メモリのトンネル酸化膜を形成する工程と、
前記トンネル酸化膜上に導電パターン、及び該シリコンパターンの表面上に位置する第１の保護膜を形成する工程と、
前記導電パターンの側面上に第２の保護膜を形成する工程と、
前記第１及び第２の保護膜並びに前記導電パターンをマスクとして前記半導体基板を熱酸化することにより、前記半導体基板に素子分離膜を形成する工程と、
前記第１及び第２の保護膜を除去する工程と、
前記導電パターンを部分的に除去し、該導電パターン一方の端部、該一方の端部とは反対側の端部、及びこれら２つの端部の間に位置する部分を残すことにより、前記不揮発メモリのフローティングゲートを形成する工程と、
を具備する半導体装置の製造方法。
【請求項２】
前記フローティングゲートを形成する工程は、
前記導電パターンの一部上に熱酸化膜を形成する工程と、
前記熱酸化膜をマスクとして前記導電パターンを除去することにより、前記熱酸化膜を上面に有する前記フローティングゲートを形成する工程と、
を具備する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記素子分離膜を形成する工程において、トランジスタが形成される素子領域を前記素子分離膜により他の領域から分離し、
前記フローティングゲートを形成する工程の後に、
前記素子領域に位置する前記半導体基板を熱酸化することにより、前記トランジスタのゲート酸化膜を形成する工程と、
前記フローティングゲートの上方及び前記ゲート酸化膜上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜上にマスクパターンを形成し、該マスクパターンをマスクとして前記ポリシリコン膜をエッチングすることにより、前記不揮発メモリのコントロールゲート、及び前記ゲート酸化膜上に位置するゲート電極を形成する工程と、
を更に具備する請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記フローティングゲートを形成する工程の後に、
前記導電パターンが除去された領域に位置する前記半導体基板に、前記不揮発メモリへの書き込み及び読み出しに用いられるソース及びドレインを、前記ソース及び前記ドレインが前記フローティングゲートを挟んで対向するように形成する工程を有する請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記不揮発メモリはスプリットゲート型である請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発メモリを有する半導体装置の製造方法に関する。特に本発明は、素子分離膜に対するフローティングゲートの位置ずれを小さくすることができる半導体装置の製造方法に関する。
【背景技術】
【０００２】
図６（Ａ）〜（Ｄ）は、従来の半導体装置の製造方法を説明するための断面図である。図６（Ｅ）は図６（Ｄ）の一点鎖線の断面を示す図である。本方法により製造される半導体装置は、スプリットゲート型の不揮発メモリを有する。
【０００３】
まず図６（Ａ）の断面図に示すように、シリコン基板１００にウェル（図示せず）を形成し、さらにシリコン基板１００を熱酸化する。これにより、シリコン基板１００にはトンネル酸化膜１０３が形成される。次いで、トンネル酸化膜１０３上にパターニングされたＳｉＮ膜（図示せず）を形成し、このＳｉＮ膜をマスクとしてシリコン基板１００を熱酸化する。これにより、シリコン基板１００には素子分離膜１０２が形成される。その後、ＳｉＮ膜を除去する。
【０００４】
次いで図６（Ｂ）の断面図に示すように、トンネル酸化膜１０３上を含む全面上にポリシリコン膜１０４を形成する。次いでポリシリコン膜１０４上にＳｉＮ膜１２０を形成する。次いでＳｉＮ膜１２０上にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜を露光及び現像する。これにより、ＳｉＮ膜１２０上にはレジストパターンが形成される。次いでこのレジストパターンをマスクとしてＳｉＮ膜１２０をエッチングする。これにより、ＳｉＮ膜１２０には開口部が形成される。
【０００５】
次いで、ＳｉＮ膜１２０をマスクとしてポリシリコン膜１０４のうちフローティングゲートとなる領域に不純物を導入する。次いで、ＳｉＮ膜１２０をマスクとしてポリシリコン膜１０４を選択的に酸化する。これにより、ポリシリコン膜１０４上には選択酸化膜１０５が形成される。
【０００６】
次いで図６（Ｃ）に示すように、ＳｉＮ膜１２０を除去し、さらに選択酸化膜１０５をマスクとしてポリシリコン膜１０４をエッチングする。これにより、フローティングゲート１０４ａが形成される（例えば特許文献１参照）。
【０００７】
フローティングゲート１０４ａは、トンネル酸化膜１０３の周囲に位置する素子分離膜１０２の端部を均等に覆うように形成される。ただし、ＳｉＮ膜１２０上のフォトレジスト膜の露光ずれに起因して、一方側（図６（Ｃ）の例では図中右側）の素子分離膜１０２側にずれる場合もある。この場合、フローティングゲート１０４ａの端部は、他方の素子分離膜１０２のバーズビークに近づく。
【０００８】
その後、図６（Ｄ）及び図６（Ｅ）の断面図に示すように、トンネル酸化膜１０６、コントロールゲート１０７、ソース１０８、及びドレイン１０９を形成する。
【特許文献１】特開平１１−２３３７４２号公報（図７〜図９）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図６（Ｃ）を用いて説明したように、フォトレジスト膜の露光ズレに起因して、素子分離膜に対するフローティングゲートの位置ずれが生じ、フローティングゲートの一方の端部が素子分離膜のバーズビークに近づくことがある。この場合、フローティングゲートに電荷が注入されている場合においても所定電圧未満でソース／ドレイン間電流が流れ、その結果、不揮発メモリから誤読み出しが行われることがある。
【００１０】
また、コントロールゲートの位置はフローティングゲートを基準にして設定されるため、フローティングゲートの位置がずれていた場合、コントロールゲートの位置もずれてしまう。
【００１１】
また、不揮発メモリとトランジスタが同一の半導体基板に形成されることがある。この場合、不揮発メモリのコントロールゲートとトランジスタのゲート電極が同一工程で形成されるが、ゲート電極の位置もフローティングゲートを基準にして設定されるため、フローティングゲートの位置がずれていた場合、トランジスタのゲート電極の位置もずれてしまう。
【００１２】
本発明は上記のような事情を考慮してなされたものであり、その目的は、素子分離膜に対するフローティングゲートの位置ずれを小さくすることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板を熱酸化することにより、不揮発メモリのトンネル酸化膜を形成する工程と、
前記トンネル酸化膜上に導電パターン、及び該シリコンパターンの表面上に位置する第１の保護膜を形成する工程と、
前記導電パターンの側面上に第２の保護膜を形成する工程と、
前記第１及び第２の保護膜並びに前記導電パターンをマスクとして前記半導体基板を熱酸化することにより、前記半導体基板に素子分離膜を形成する工程と、
前記第１及び第２の保護膜を除去する工程と、
前記導電パターンを部分的に除去し、該導電パターン一方の端部、該一方の端部とは反対側の端部、及びこれら２つの端部の間に位置する部分を残すことにより、前記不揮発メモリのフローティングゲートを形成する工程と、
を具備する。
【００１４】
この半導体装置の製造方法によれば、前記導電パターン並びに前記第１及び第２の保護膜は、熱酸化法により素子分離膜を形成するときのマスク膜である。また前記導電パターンは、選択的に除去されることにより前記フローティングゲートになる。従って、前記素子分離膜に対する前記フローティングゲートの位置ずれは、前記導電パターンの一方の端部及び反対側の端部を結ぶ方向において、略無くなる。また、前記フローティングゲートの両端部は、必ず前記素子分離膜の端部を互いに略同じ幅ほど覆うため、不揮発メモリからの誤読み出しを抑制できる。
【００１５】
前記フローティングゲートを形成する工程は、前記導電パターンの一部上に熱酸化膜を形成する工程と、前記熱酸化膜をマスクとして前記導電パターンを除去することにより、前記熱酸化膜を上面に有する前記フローティングゲートを形成する工程とを具備してもよい。
【００１６】
前記素子分離膜を形成する工程において、トランジスタが形成される素子領域を前記素子分離膜により他の領域から分離し、前記フローティングゲートを形成する工程の後に、
前記素子領域に位置する前記半導体基板を熱酸化することにより、前記トランジスタのゲート酸化膜を形成する工程と、前記フローティングゲートの上方及び前記ゲート酸化膜上にポリシリコン膜を形成する工程と、前記ポリシリコン膜上にマスクパターンを形成し、該マスクパターンをマスクとして前記ポリシリコン膜をエッチングすることにより、前記不揮発メモリのコントロールゲート、及び前記ゲート酸化膜上に位置するゲート電極を形成する工程と、を更に具備してもよい。
【００１７】
前記フローティングゲートを形成する工程の後に、前記導電パターンが除去された領域に位置する前記半導体基板に、前記不揮発メモリへの書き込み及び読み出しに用いられるソース及びドレインを、前記ソース及び前記ドレインが前記フローティングゲートを挟んで対向するように形成する工程を有するのが好ましい。
【００１８】
前記不揮発メモリは、例えばスプリットゲート型であるが、他の型の不揮発メモリであってもよい。
【発明を実施するための最良の形態】
【００１９】
以下、図１〜図５を参照して本発明の実施形態に係る半導体装置の製造方法について説明する。本方法によって製造される半導体装置は、第１素子領域１ａに不揮発メモリを有し、第２素子領域１ｂにトランジスタを有する。各図において（Ａ）は平面図であり、（Ｂ）は（Ａ）のＡ−Ａ´断面図である。
【００２０】
まず図１の各図に示すように、シリコン基板１にウェル（図示せず）を形成する。次いでシリコン基板１を熱酸化する。これにより、第１素子領域１ａに位置するシリコン基板１には、不揮発メモリのトンネル酸化膜１１ａが形成される。また第２素子領域１ｂに位置するシリコン基板１にも熱酸化膜１１ｂが形成される。
【００２１】
次いでトンネル酸化膜１１ａ及び熱酸化膜１１ｂを含む全面上にポリシリコン膜を形成し、さらにこのポリシリコン膜上にＳｉＮ膜を形成する。次いでこのＳｉＮ膜上にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜を露光及び現像する。これにより、ＳｉＮ膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＳｉＮ膜及びポリシリコン膜をエッチングする。これにより、トンネル酸化膜１１ａ上にはＳｉＮパターン１３ａ及びポリシリコンパターン１２ａが形成され、熱酸化膜１１ｂ上にはＳｉＮパターン１３ｂ及びポリシリコンパターン１２ｂが形成される。
【００２２】
ＳｉＮパターン１３ａ及びポリシリコンパターン１２ａは、不揮発メモリが形成される領域、ソース（配線を含む）が形成される領域、及びドレイン（配線を含む）が形成される領域を覆っている。ポリシリコンパターン１２ａは、後述するように選択的に除去されることにより、不揮発メモリのコントロールゲートになる。またＳｉＮパターン１３ｂ及びポリシリコンパターン１２ｂは、トランジスタが形成される領域を覆っている。
【００２３】
次いで、ＳｉＮパターン１３ａ，１３ｂを含む全面上にＳｉＮ膜を形成し、このＳｉＮ膜をエッチバックする。これにより、ポリシリコンパターン１２ａ，１２ｂの側面はサイドウォール１４ａ，１４ｂで覆われる。
【００２４】
次いで図２の各図に示すように、ＳｉＮパターン１３ａ，１３ｂ、ポリシリコンパターン１２ａ，１２ｂ、及びサイドウォール１４ａ，１４ｂをマスクとしてシリコン基板１を熱酸化する。これにより、シリコン基板１には素子分離膜２が形成される。その後、ＳｉＮパターン１３ａ，１３ｂ及びサイドウォール１４ａ，１４ｂをウェットエッチングにより除去する。
【００２５】
上記したように、ポリシリコンパターン１２ａは不揮発メモリのコントロールゲートになるが、素子分離膜２を形成するときのマスクも兼ねている。このため、ポリシリコンパターン１２ａの幅方向の両端部（図中左右の端部）は、必ず素子分離膜２の端部を互いに略同じ幅ほど覆う。
【００２６】
次いで図３の各図に示すように、ポリシリコンパターン１２ａ，１２ｂ上を含む全面上にＳｉＮ膜１５を形成する。次いでＳｉＮ膜１５上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてＳｉＮ膜１５をエッチングする。これにより、ポリシリコンパターン１２ａのうちフローティングゲートとなる部分は露出する。次いでＳｉＮ膜１５をマスクとして、ポリシリコンパターン１２ａのうちフローティングゲートとなる部分に不純物を導入する。
【００２７】
次いで図４の各図に示すように、図３に示したＳｉＮ膜１５をマスクとしてポリシリコンパターン１２ａを熱酸化する。これにより、ポリシリコンパターン１２ａには選択酸化膜１６が形成される。その後、ＳｉＮ膜１５をウェットエッチングにより除去する。次いで選択酸化膜１６をマスクとして、ポリシリコンパターン１２ａをエッチングする。これによりフローティングゲート１２ｃが形成される。なお、本工程においてポリシリコンパターン１２ｂ及び熱酸化膜１１ｂが除去される。
【００２８】
上記したように、ポリシリコンパターン１２ａの幅方向の両端部（図中左右の端部）は、必ず素子分離膜２の端部を互いに略同じ幅ほど覆っている。このため、フローティングゲート１２ｃの両端部も、必ず素子分離膜２の端部を互いに略同じ幅ほど覆っている。
【００２９】
次いで図５の各図に示すように、フローティングゲート１２ｃの側面上及び選択酸化膜１６上を含む全面上に酸化膜を形成し、この酸化膜を選択的に除去する。これにより、フローティングゲート１２ｃの側面上及び選択酸化膜１６上に位置するトンネル酸化膜１７が形成される。さらに第２素子領域１ｂに位置するシリコン基板１を熱酸化し、トランジスタのゲート酸化膜３を形成する。
【００３０】
次いでトンネル酸化膜１７及びゲート酸化膜３を含む全面上に、ポリシリコン膜を形成する。次いで、このポリシリコン膜上にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜を露光及び現像する。これにより、ポリシリコン膜にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜をエッチングする。これによりポリシリコン膜は選択的に除去され、コントロールゲート１８及びゲート電極４が形成される。その後、フォトレジスト膜を除去する。
【００３１】
次いで、コントロールゲート１８、選択酸化膜１６、フローティングゲート１２ｃ、ゲート電極４、及び素子分離膜２をマスクとしてシリコン基板１に不純物を導入する。これにより、不揮発メモリのソース１９及びドレイン２０、並びにトランジスタのソース及びドレインとなる不純物領域５，６が形成される。
【００３２】
以上、本発明の実施形態によれば、ポリシリコンパターン１２ａは不揮発メモリのフローティングゲート１２ｃになるが、ＳｉＮパターン１３ａ，１３ｂ及びサイドウォール１４ａ，１４ｂとともに素子分離膜２を形成するときのマスクも兼ねている。このため、素子分離膜２に対するフローティングゲート１２ｃの位置ずれは、ソース１９、フローティングゲート１２ｃ及びドレイン２０の並びに対して直角な方向においては、略無くなる。そして、フローティングゲート１２ｃの両端部は、必ず素子分離膜２の端部を互いに略同じ幅ほど覆う。従って、フローティングゲートに電荷が注入されている場合において、所定電圧未満でソース／ドレイン間電流が流れて誤読み出しが行われることを抑制できる。
【００３３】
また、フローティングゲートとトランジスタのゲート電極が同一工程で形成しており、フローティングゲート及びゲート電極の位置が、コントロールゲートを基準にして設定されている。しかし、コントロールゲートに位置ずれが生じることを抑制できる為、トランジスタのゲート電極の位置ずれも小さくすることができる。
【００３４】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えばコントロールゲート１８及びゲート電極４を形成する工程の後、かつソース１９、ドレイン２０、及び不純物領域５，６を形成する工程の前に、低濃度不純物領域を形成する工程、及びゲート電極４の側面を覆うサイドウォールを形成する工程を設けても良い。また、ポリシリコンパターン１２ａ，１２ｂを形成する為のポリシリコン膜を成膜するときに、不純物ガスを用いることにより、ポリシリコン膜に不純物を導入しても良い。この場合、図３の各図を用いて説明した不純物導入工程を省略することができる。
【図面の簡単な説明】
【００３５】
【図１】（Ａ）は本発明の実施形態に係る半導体装置の製造方法を説明するための平面図、（Ｂ）は（Ａ）のＡ−Ａ´断面図。
【図２】（Ａ）は図１の次の工程を説明するための平面図、（Ｂ）は（Ａ）のＡ−Ａ´断面図。
【図３】（Ａ）は図２の次の工程を説明するための平面図、（Ｂ）は（Ａ）のＡ−Ａ´断面図。
【図４】（Ａ）は図３の次の工程を説明するための平面図、（Ｂ）は（Ａ）のＡ−Ａ´断面図。
【図５】（Ａ）は図４の次の工程を説明するための平面図、（Ｂ）は（Ａ）のＡ−Ａ´断面図。
【図６】（Ａ）〜（Ｄ）は従来の半導体装置の製造方法を説明するための断面図、（Ｅ）は（Ｄ）の一点鎖線の断面を示す図。
【符号の説明】
【００３６】
１…シリコン基板、２，１０２…素子分離膜、３…ゲート酸化膜、４…ゲート電極、５，６…不純物領域、１１ａ，１７，１０３，１０６…トンネル酸化膜、１１ｂ…熱酸化膜、１２ａ，１２ｂ…ポリシリコンパターン、１２ｃ，１０４ａ…フローティングゲート、１３ａ，１３ｂ…ＳｉＮパターン、１４ａ，１４ｂ…サイドウォール、１５，１２０…ＳｉＮ膜、１６，１０５…選択酸化膜、１８，１０７…コントロールゲート、１９，１０８…ソース、２０，１０９…ドレイン、１０４…ポリシリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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