(57)【要約】【課題】低電流書換えを可能とする相変化メモリの構造、およびその製造方法を提供する。【解決手段】相変化メモリは、シリコン基板１の一主面側に形成された層間絶縁膜９およびプラグ１３と、プラグ１３上に形成された相変化膜１５と、相変化膜１５上に形成された上部電極膜１６とを有し、プラグ１３の上面を上部電極膜１６の下面を有する平面に投影した領域で、相変化膜１５と絶縁膜１７が接している。【選択図】図１
2008103541.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された絶縁膜およびプラグと、
前記プラグ上に形成された相変化膜と、
前記相変化膜上に形成された電極膜とを有する相変化メモリであって、
前記プラグの上面を前記電極膜の下面を有する平面に投影した領域で、前記相変化膜と前記絶縁膜が接していることを特徴とする相変化メモリ。
【請求項２】
請求項１記載の相変化メモリにおいて、
平面方向において、前記電極膜は、前記絶縁膜の全周囲を囲んでいることを特徴とする相変化メモリ。
【請求項３】
請求項１記載の相変化メモリにおいて、
前記プラグの上面を前記電極膜の下面を有する平面に投影した領域の一部に前記電極膜を有することを特徴とする相変化メモリ。
【請求項４】
半導体基板上に絶縁膜およびプラグを形成する工程と、
前記プラグ上に相変化膜を形成する工程と、
前記相変化膜上に電極膜を形成する工程と、
前記プラグの上面を前記電極膜の下面を有する平面に投影した領域の前記電極膜を、前記相変化膜が露出するまでエッチングする工程と、
前記電極膜上に絶縁膜を形成する工程とを有することを特徴とする相変化メモリの製造方法。
【請求項５】
半導体基板上の一主面側に形成された層間絶縁膜およびプラグと、
前記層間絶縁膜および前記プラグの表面に形成され、相変化によって相異なる比抵抗値をとりうる相変化膜と、
前記相変化膜の上面に形成された電極膜とを有する相変化メモリであって、
前記プラグの表面を前記電極膜の方向に投影した領域の前記相変化膜の上面に絶縁膜を有することを特徴とする相変化メモリ。
【請求項６】
請求項５記載の相変化メモリにおいて、
前記絶縁膜は、前記プラグの表面の一部を覆い、前記電極膜まで延びていることを特徴とする相変化メモリ。
【請求項７】
半導体基板上の一主面側に層間絶縁膜およびプラグを形成する工程と、
前記層間絶縁膜および前記プラグの表面に、相変化によって相異なる比抵抗値をとりうる相変化膜を形成する工程と、
前記相変化膜の上面に電極膜を形成する工程と、
前記プラグの表面を前記電極膜の方向に投影した領域の前記電極膜を、前記相変化膜が露出するまでエッチングする工程と、
前記相変化膜の上面に絶縁膜を形成する工程とを有することを特徴とする相変化メモリの製造方法。
【請求項８】
半導体基板上の一主面側に層間絶縁膜およびプラグを形成する工程と、
前記層間絶縁膜および前記プラグの表面に、相変化によって相異なる比抵抗値をとりうる相変化膜を形成する工程と、
前記相変化膜の上面に電極膜を形成する工程と、
前記プラグの表面を前記電極膜の方向に投影した領域の前記電極膜と前記相変化膜を、前記プラグの表面が露出するまでエッチングする工程と、
前記プラグの表面の一部を覆い、前記電極膜まで延びている絶縁膜を形成する工程とを有することを特徴とする相変化メモリの製造方法。
【請求項９】
半導体基板上に形成された絶縁膜およびプラグと、
前記プラグ上に形成された相変化膜と、
前記相変化膜上に形成された電極膜とを有する相変化メモリであって、
前記プラグの上面を前記電極膜の下面を有する平面に投影した領域で、前記電極膜が開孔され、その開孔部に絶縁膜が充填されていることを特徴とする相変化メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化メモリ（相変化型不揮発性メモリ）の製造技術に関し、特に、相変化メモリの構造、およびその製造方法に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、次世代不揮発性半導体メモリとして相変化カルコゲナイド材料を用いた相変化型不揮発性メモリ（Ｐｈａｓｅ−ｃｈａｎｇｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＰＲＡＭ）が提案されている。ＰＲＡＭは、不揮発性ながらＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と同程度のメモリの書き込み・読出しの高速動作が可能であると予想され、またＦＬＡＳＨメモリと同程度のセル面積に集積化可能であることから、次世代不揮発性メモリとして最有力と考えられている。
【０００３】
ＰＲＡＭの相変化膜を構成するカルコゲナイド材料は、すでにＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）で使用されている。ＤＶＤは、カルコゲナイド材料がアモルファス状態と結晶状態とで光の反射率が異なることを利用するのに対し、ＰＲＡＭは相変化材料のアモルファス状態と結晶状態とで電気抵抗が数桁違うことを利用して、メモリとして動作させる素子である。
【０００４】
相変化メモリのスイッチング、すなわち相変化材料のアモルファス状態から結晶状態への相変化、およびその逆の変化は、相変化材料にパルス電圧を印加させ、その際に発生するジュール発熱を用いる。相変化材料のアモルファス状態から結晶状態への相変化では、結晶化温度以上で融点以下となる電圧を印加する。また、結晶状態からアモルファス状態への相変化では、融点以上となる短パルスの電圧を加え、急冷することで行う。
【０００５】
相変化メモリに要求される特性として、低消費電力化が挙げられる。これには、上記に示した相変化材料を相変化させるのに必要な電流を少なくする低電流書換え構造が求められる（例えば特許文献１）。一般的に考えられている相変化メモリの低電流書換え構造は、相変化膜に電流を流すプラグ面積を縮小化する構造である。また、プラグ面積の縮小化では、プラグ表面をドーナツ型とする構造が提案されており、例えば非特許文献１にその構造が記載されている。
【特許文献１】特開２００６−１２０８１０号公報
【非特許文献１】ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ、２００５．Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ、ｐｐ９８−９９
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、前記のような相変化メモリの技術においては、プラグ面積の縮小化により相変化メモリの書換え電流を低減させることは可能ではあるが、プラグ面積の縮小化が進むにつれ、その加工が困難となる。また、上記に示したドーナツ型のプラグにおいても加工が困難である。すなわち、プラグ面積の縮小化だけでは、さらなる低電流化を実現する構造は得られないという問題がある。
【０００７】
そこで、本発明の目的は、低電流書換えを可能とする相変化メモリの構造、およびその製造方法を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明による相変化メモリは、半導体基板の一主面側に形成された層間絶縁膜およびプラグと、前記プラグ上に形成された相変化膜と、前記相変化膜上に形成された電極膜とを有し、前記プラグの上面を前記電極膜の下面を有する平面に投影した領域で、前記相変化膜と前記絶縁膜が接していることを特徴とする。
【００１１】
また、本発明による相変化メモリの製造方法は、半導体基板の一主面側に層間絶縁膜およびプラグを形成する工程と、前記プラグ上に相変化膜を形成する工程と、前記相変化膜上に電極膜を形成する工程と、前記プラグの上面を前記電極膜の下面を有する平面に投影した領域の前記電極膜を、前記相変化膜が露出するまでエッチングする工程と、前記電極膜上に絶縁膜を形成する工程とを有することを特徴とする。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
本発明によれば、プラグの上面を電極膜の下面を有する平面に投影した領域で、相変化膜と絶縁膜が接していることで、セル中心の過剰な温度上昇を抑制し、効率良い抵抗変化が得られる結晶／アモルファス相の相分布を得ることでき、相変化メモリの低電流書換えが可能である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
（実施の形態１）
本発明の実施の形態１を、図１〜図１９により説明する。
【００１６】
まず、本発明における実施の形態１である相変化メモリの主要部分の断面構造を図１に示す。本実施の形態の相変化メモリは、図１に示すように、シリコン基板１の上に拡散層２，３が形成され、この上にゲ−ト絶縁膜４およびゲ−ト電極５が形成されることによってＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ６が構成されている。ゲート絶縁膜４は、例えばシリコン酸化膜あるいは窒化珪素膜であり、ゲート電極５は、例えば多結晶シリコン膜や金属薄膜、あるいは金属シリサイド膜、あるいはこれらの積層構造である。ＭＯＳトランジスタ６は、例えばシリコン酸化膜からなる素子分離膜７によって分離されている。
【００１７】
前記ゲート電極５の上部および側壁には、例えばシリコン酸化膜からなる絶縁膜８が形成されている。ＭＯＳトランジスタ６の上部全面には、例えばＢＰＳＧ（Ｂｏｒｏｎ−Ｄｏｐｅｄ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜やＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜、あるいは化学気相蒸着法やスパッタ法で形成したシリコン酸化膜や窒化膜等からなる第一の層間絶縁膜９が形成されている。
【００１８】
第一の層間絶縁膜９にはコンタクトホール１０，１１が形成されており、拡散防止用の例えば窒素化チタン（ＴｉＮ）からなる隣接導電体膜に被覆された導電体からなるプラグ１２およびプラグ１３が形成され、それぞれ拡散層２，３に接続されている。また、プラグ１２はグランドに繋がっている配線１４に接続されている。
【００１９】
プラグ１３の表面上と、第一の層間絶縁膜９の表面上の一部には、例えばゲルマニウム−アンチモン−テルル化合物（Ｇｅ2Ｓｂ2Ｔｅ5）を主成分とする相変化膜１５、タングステン（Ｗ）からなる上部電極膜１６、シリコン酸化膜（ＳｉＯ2）からなる絶縁膜１７が形成されている。
【００２０】
第一の層間絶縁膜９の表面と、上記相変化膜１５、上部電極膜１６、絶縁膜１７の積層体表面には、第二の層間絶縁膜２０が形成されており、第二の層間絶縁膜２０にはコンタクトホール２１が形成されており、拡散防止用の例えば窒素化チタン（ＴｉＮ）からなる隣接導電体膜に被覆された導電体からなるプラグ２２が形成され、上部電極膜１６に接続されている。さらに、第二の層間絶縁膜２０の表面にはプラグ２２と電気的に接続されている配線２３が形成されており、さらに配線２３上には第三の層間絶縁膜２４が形成されている。
【００２１】
ここで、プラグ１３上の上部電極膜１６には、穴２５が形成されており、プラグ１３から上部電極膜１６による電極への垂直な電流の流れ、あるいは電極からプラグ１３への垂直な電流の流れは遮断されている。図１では、穴２５は、絶縁膜１７で埋められているが、必ずしも埋められている必要はない。ただし、穴２５が絶縁膜１７で埋められている方が、書換えに際して相変化膜１５の流動性を抑制することが出来、相変化膜１５が安定化される。以上のような構成で、相変化メモリセルの記録部が構成されている。
【００２２】
図２は、本実施の形態である相変化メモリのメモリセルアレイの回路図である。本実施の形態の相変化メモリのメモリセルアレイは、複数のワード線１０１および複数のビット線１０２がマトリックス状に配線され、それぞれにメモリセル１１０が接続されている。メモリセル１１０は、トランジスタ１０３、相変化膜１０４を有し、またグランド１０６に接地されている。また、ワード線１０１とビット線１０２に接続されたドライバ回路１０７，１０８が設けられている。このドライバ回路１０７，１０８により、メモリセル１１０のいずれかが選択され、情報の読み込みおよび書き込みが行われる。
【００２３】
図３は、図１における相変化膜付近の拡大図であり、平面図の図４に示すＢ−Ｂ’切断線による断面図である。また、図４は、図３の電極を厚さ方向に分けるＡ−Ａ’切断線による平面の断面図を示している。ここで、図４に示すように、上部電極膜１６には穴２５が形成されており、この穴２５は絶縁膜１７で埋められている。また、プラグ１３の外周２６で囲まれる領域２７と、上記穴２５の外周で囲まれる領域２８は、少なくとも一部は重なる配置となっている。
【００２４】
これにより、電流がプラグ１３から相変化膜１５を通り上部電極膜１６へ流れ込む際に、プラグ１３中央付近から電極中央付近へ流れ込む電流が遮断されている。あるいは、電流が電極付近から相変化膜１５を通りプラグ１３へ流れ込む際に、電極中央からプラグ１３中央へ流れ込む電流が遮断されている。ここで、電極中央付近とは、プラグ１３中央から電極方向へ伸ばした垂線が、電極を形成する平面と交わる点付近を示す。上記に示すように電極に穴２５が形成されていることにより、穴２５が無い構造に比べ、書換えに必要な電流が少なくて済む。すなわち、低電流で書換えが可能な相変化メモリを得ることが出来る。
【００２５】
次に、この低電流書換えについて説明する。図５は、図４における上部電極膜１６に形成した穴２５の直径ｄと、リセット書換えに必要な電流値との関係を示している。ここで、リセット書換えとは、低抵抗である結晶状態の相変化膜１５をジュール熱で融点以上まで加熱し、急冷することで、高抵抗のアモルファス状態にする書換え動作である。この書換え動作は、相変化メモリの書換え動作において最も大きい電流値を必要とする書換えである。また、図５は、プラグ径が１８０ｎｍ、相変化膜厚が５０ｎｍの場合であり、上部電極の電圧値となるビット線電圧を１．５Ｖとし、トランジスタのゲート電圧となるワード電圧を１．０Ｖから１．５Ｖまで変化させた場合のシミュレーション結果である。
【００２６】
図５の凡例の●印は、リセット書換えが成功した場合、×印はリセット書換えが失敗した場合を示し、成功／失敗の判定基準は書換えにより１０００倍以上の抵抗変化が得られた場合を●印、得られなかった場合を×印としている。図５に示すように、上部電極膜に穴が形成されていない場合（ｄ＝０の場合）には、リセット書換えに必要な電流は１２５μＡ程度である。これに対し、例えば上部電極膜に直径ｄ＝１６０ｎｍの穴を設けることで、リセット書換えに必要な電流は１１２μＡ程度まで減少していることが分かる。すなわち、穴を設けることで、約１割の低電流化が実現できたことを示している。
【００２７】
同様に、図６は、プラグ径が１８０ｎｍ、相変化膜厚が３０ｎｍの場合であり、上部電極の電圧値となるビット線電圧を１．５Ｖとし、トランジスタのゲート電圧となるワード電圧を１．０Ｖから１．５Ｖまで変化させた場合のシミュレーション結果である。凡例は、図５と同じ意味を示す。相変化膜厚が３０ｎｍの場合には、上部電極膜に穴が形成されていない場合（ｄ＝０の場合）には、リセット書換えに必要な電流は１３５μＡ程度である。これに対し、例えば上部電極膜に直径ｄ＝１８０ｎｍの穴を設けることで、リセット書換えに必要な電流は１０２μＡ程度まで減少していることが分かる。すなわち、穴を設けることで、約２割以上もの低電流化が実現できたことを示している。
【００２８】
次に、図７〜図９を用いて、上部電極膜の穴による低電流化のメカニズムについて説明する。図７は、書換え時の相変化膜の温度分布を示しており、（ａ）は上部電極膜に穴が無い場合、（ｂ）は上部電極膜に穴が有る場合である。また、図８（ａ）は、上部電極膜に穴が無い場合（（ｂ）従来構造）と有る場合（（ｃ）本発明構造）の、相変化膜におけるプラグ／層間絶縁膜界面付近の温度分布を示している。また、図９は、書換え後の相変化膜の相分布を示している（（ａ）従来構造、（ｂ）本発明構造）。
【００２９】
図７、図８に示すように上部電極膜に穴を設けることで、高温領域は、相変化膜の中央付近からプラグの周囲付近に移動している。これは、上部電極膜に穴があるために、電極中央付近（あるいはプラグ中央付近）からダイレクトにプラグ中央付近（あるいは電極中央付近）へ流れる電流が遮断されているために、中央付近のジュール発熱が弱まり、温度上昇が低く抑えられているためである。
【００３０】
この温度分布に従い、書換え後の相分布は図９のようになる。上部電極膜に穴の無い場合（ａ）は、プラグ上中央付近の相変化膜は、融点以上に加熱されアモルファス化しているが、電流を１３５μＡほど流しているにも関わらず、プラグ周囲のアモルファス化が不完全である。このため、書換えは成功していない。一方、上部電極膜に穴が有る場合（ｂ）には、プラグ周辺の温度が集中的に上がるため、プラグ周辺の相変化膜のアモルファス化が完了している。また、プラグ中央付近は、相変化膜の温度が融点以上には上昇せず結晶のままであるが、電極中央付近に穴があるために、中央の結晶相が高抵抗アモルファスと絶縁膜に囲まれている。このため、メモリセルの読み出し時に、上記のアモルファス化しなかった結晶相を、読み出し電流が通ることはなく、メモリセルとしては高抵抗値を得ることができる。すなわち、電極に穴を設けることで低電流化が実現できたのは、書換え前後で抵抗比を効率よく変化させる温度分布が得られたためである。
【００３１】
このように、本実施の形態によれば、メモリセル中心の過剰な温度上昇を抑制し、効率良い抵抗変化が得られる結晶／アモルファス相の相分布を得ることできる。この結果、相変化メモリの低電流書換えを可能とすることができる。
【００３２】
次に、本実施の形態である相変化メモリの主要部分の製造方法について、図１０〜図１７を用いて説明する。
【００３３】
本実施の形態の相変化メモリは、まず図１０に示す通り、従来と同様の方法により、シリコン基板１の上に拡散層２，３を形成し、この上にゲ−ト絶縁膜４およびゲ−ト電極５を形成することによってＭＯＳトランジスタを構成する。ゲート絶縁膜４は、例えばシリコン酸化膜であり、ゲート電極５は、例えば多結晶シリコン膜や金属薄膜、あるいは金属シリサイド膜あるいはこれらの積層構造である。ＭＯＳトランジスタは、例えばシリコン酸化膜からなる素子分離膜７によって分離する。
【００３４】
前記ゲート電極５の側壁には、例えばシリコン酸化膜（ＳｉＯ2）からなる絶縁膜８を形成する。ＭＯＳトランジスタの上部全面には、例えばＢＰＳＧ膜やＳＯＧ膜、あるいは化学気相蒸着法やスパッタ法で形成したシリコン酸化膜や窒化膜等からなる第一の層間絶縁膜９を形成する。
【００３５】
第一の層間絶縁膜９には、コンタクトホール１０，１１を形成し、拡散防止用の例えば窒素化チタンからなる隣接導電体膜に被覆された主導電体からなるプラグ１２および、隣接導電体膜に被覆された主導電体からなるプラグ１３を形成して、それぞれ拡散層２，３に接続する。プラグ１２は、配線１４に接続する。ここで、第一の層間絶縁膜９およびプラグ１３の表面は、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法等で平坦にする（図１０）。
【００３６】
そして、図１１に示すように、例えばスパッタ法により、第一の層間絶縁膜９およびプラグ１３の表面上に、例えばゲルマニウム−アンチモン−テルル化合物（Ｇｅ2Ｓｂ2Ｔｅ5）からなる相変化膜１５を成膜する。さらに、図１２に示すように、相変化膜１５の表面上に、例えばスパッタ法によりタングステン（Ｗ）からなる上部電極膜１６、ＣＶＤ法によりシリコン酸化膜（ＳｉＯ2）からなる絶縁膜１７を形成する。
【００３７】
続いて、図１３に示すよう、ドライエッチングにより絶縁膜１７、上部電極膜１６をパターニングする。この際、プラグ１３上の上部電極膜１６の中央付近もエッチングし、穴２５を形成する。そして、図１４に示すよう、ＣＶＤ法により層間絶縁膜２９を成膜する。また同時に、穴２５を絶縁膜で埋める。層間絶縁膜２９の表面はＣＭＰ法等で平坦にする。さらに、図１５に示すように、層間絶縁膜２９および相変化膜１５をパターニングしてメモリ書込み部を形成する。
【００３８】
続いて、図１６に示すように、第二の層間絶縁膜２０を形成し、層間絶縁膜２０表面はＣＭＰ法等で平坦にする。引き続き、層間絶縁膜２９と絶縁膜１７の一部をエッチングすることでコンタクトホール２１を形成し、スパッタにより例えばタングステンからなるプラグ２２を形成する。このプラグ２２は、上部電極膜１６と電気的に接続されている。第二の層間絶縁膜２０およびプラグ２２の表面はＣＭＰ法等で平坦にする（図１７）。
【００３９】
そして、第二の層間絶縁膜２０およびプラグ２２表面上に、例えばスパッタ法によりアルミニウムからなる配線２３を形成し、さらにＣＶＤ法により、第三の層間絶縁膜２４を形成することで、前記図１に示す相変化メモリのメモリセル主要部を形成することができる。なお、図１では、層間絶縁膜２９は層間絶縁膜２０と一体化して記載している。
【００４０】
次に、本実施の形態である相変化メモリの動作原理について、図１８、図１９を用いて説明する。相変化メモリは、ＤＶＤ記録メディアで用いられている相変化材料を半導体メモリに応用したデバイスである。ＤＶＤ記録メディアは、レーザパルスにより相変化材料をアモルファスまたは結晶状態に変化させ、アモルファス状態と結晶状態との屈折率の違いにより、情報を記録する。一方、ＰＲＡＭは、メモリセルにパルス電圧を印加し、その電圧とパルス時間を調節することでアモルファス状態か結晶状態かを選択する。その際、電気抵抗がアモルファス状態と結晶状態とで約１０００倍以上異なるため、電気抵抗の違いで情報を記録する。
【００４１】
図１８に示すように、メモリセルの結晶状態からアモルファス状態へのスイッチング（リセット）では比較的大きな電流の短時間パルス（リセットパルス）を流し、アモルファス状態から結晶状態へのスイッチング（セット）では、比較的少ない電流の長時間パルス（セットパルス）を流す。また、読み出し時には、メモリセルに少電流短時間パルス（リードパルス）を流し、メモリセルの抵抗値からメモリの情報を読み出す。
【００４２】
図１９に示すように、リセットパルスでは、大きな電流が流れることによりメモリセルは融解し、パルス幅が短いために冷却は急峻に行なわるため、メモリセルは結晶状態からアモルファス化する。一方、セットパルスでは、メモリセルの温度が結晶化温度を超える程度の電流を流すことで、メモリセルがアモルファスから結晶状態へと変化する。
【００４３】
以上説明したように、本実施の形態である相変化メモリによれば、プラグ１３の上面を上部電極膜１６の下面を有する平面に投影した領域で相変化膜１５と絶縁膜１７が接している構造、言い換えれば、プラグ１３の表面を上部電極膜１６の方向に投影した相変化膜１５上面に絶縁膜１７を有することで、セル中心の過剰な温度上昇を抑制し、効率良い抵抗変化が得られる結晶／アモルファス相の相分布を得ることでき、この結果、相変化メモリの低電流書換えが可能である。
【００４４】
（実施の形態２）
本発明の実施の形態２を、図２０〜図２３により説明する。
【００４５】
本発明における実施の形態２として、前記図１に示した相変化メモリの主要部分の他の製造方法について、図２０〜図２３を用いて説明する。
【００４６】
本実施の形態の相変化メモリの製造方法は、前記実施の形態１における製造方法の図１２の工程までは同様に進める。
【００４７】
続いて、図２０に示すように、ドライエッチングにより絶縁膜１７、上部電極膜１６、相変化膜１５をパターニングする。そして、図２１に示すように、ＣＶＤ法により層間絶縁膜２０を成膜する。
【００４８】
続いて、図２２に示すように、プラグ１３上の第二の層間絶縁膜２０、絶縁膜１７および上部電極膜１６をエッチングし、穴２５を設け、引き続きＣＶＤにより、上記穴２５を絶縁膜で埋める。さらに、第二の層間絶縁膜２０の表面はＣＭＰ法等で平坦にする。
【００４９】
続いて、図２３に示すように、第二の層間絶縁膜２０と絶縁膜１７の一部をエッチングすることでコンタクトホール２１を形成し、スパッタにより例えばタングステンからなるプラグ２２を形成する。このプラグ２２は、上部電極膜１６と電気的に接続されている。第二の層間絶縁膜２０およびプラグ２２の表面はＣＭＰ法等で平坦にする。
【００５０】
そして、第二の層間絶縁膜２０およびプラグ２２表面上に、例えばスパッタ法によりアルミニウムからなる配線２３を形成し、さらにＣＶＤ法により、第三の層間絶縁膜２４を形成することで、前記図１に示す相変化メモリのメモリセル主要部を形成することができる。
【００５１】
本実施の形態である相変化メモリにおいても、前記実施の形態１と同様に、セル中心の過剰な温度上昇を抑制し、効率良い抵抗変化が得られる結晶／アモルファス相の相分布を得ることでき、この結果、相変化メモリの低電流書換えが可能である。
【００５２】
（実施の形態３）
本発明の実施の形態３を、図２４〜図２９により説明する。
【００５３】
本発明における実施の形態３として、図２４〜図２６に低電流書換えを実現する相変化メモリの他の構造について説明する。図２４は、本実施の形態である相変化メモリの主要部分の断面図である。図２５は、図２４の相変化膜付近の拡大図であり、図２６に示す平面図のＢ−Ｂ’切断線による断面図である。また、図２６は、図２５のＡ−Ａ’切断線による平面の断面図である。
【００５４】
前記図１に示した相変化メモリとの違いは、図１で上部電極膜に設けた穴が相変化膜を貫通してプラグ表面まで達していることである。ただし、上部電極膜１６と相変化膜１５とプラグ１３との電気的導通を取るために、上記穴２５の径はプラグ１３の表面の径より小さくなっている。上記構造では、電極から相変化膜を通りプラグ周辺のみ電流が流れるため、あるいは、プラグ周辺のみから相変化膜を通り電極に電流が流れるため、無駄な電流が相変化膜を流れることが無く、効率よく相変化膜の書換えが行われるため、低電流書換えが可能である。
【００５５】
次に、本実施の形態である相変化メモリの主要部分の製造方法について、図２７〜図２９を用いて説明する。
【００５６】
本実施の形態の相変化メモリの製造方法は、前記実施の形態１における製造方法の図１２の工程までは同様に進める。
【００５７】
続いて、図２７に示すように、ドライエッチングにより絶縁膜１７、上部電極膜１６、相変化膜１５をパターニングする。ここで、同時に、上部電極膜１６と相変化膜１５に穴２５を設け、この穴２５はプラグ１３表面まで貫通させる。そして、図２８に示すように、ＣＶＤ法により第二の層間絶縁膜２０を成膜する。また、同時に、先程あけた穴２５を絶縁膜で埋める。さらに、第二の層間絶縁膜２０の表面はＣＭＰ法等で平坦にする。
【００５８】
続いて、図２９に示すように、第二の層間絶縁膜２０と絶縁膜１７の一部をエッチングすることでコンタクトホール２２を形成し、スパッタにより例えばタングステンからなるプラグ２２を形成する。このプラグ２２は、上部電極膜１６と電気的に接続されている。第二の層間絶縁膜２０およびプラグ２２の表面はＣＭＰ法等で平坦にする。
【００５９】
そして、第二の層間絶縁膜２０およびプラグ２２表面上に、例えばスパッタ法によりアルミニウムからなる配線２３を形成し、さらにＣＶＤ法により、第三の層間絶縁膜２４を形成することで、図２４に示す相変化メモリのメモリセル主要部を形成することができる。
【００６０】
本実施の形態である相変化メモリにおいても、前記実施の形態１と同様に、セル中心の過剰な温度上昇を抑制し、効率良い抵抗変化が得られる結晶／アモルファス相の相分布を得ることでき、この結果、相変化メモリの低電流書換えが可能である。
【００６１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６２】
本発明による相変化メモリの製造技術は、低電流書換えを可能とする相変化メモリの構造、およびその製造方法に利用可能である。
【図面の簡単な説明】
【００６３】
【図１】本発明における実施の形態１である相変化メモリの主要部分を示す断面図である。
【図２】本発明における実施の形態１である相変化メモリのメモリセルアレイを示す回路図である。
【図３】本発明における実施の形態１である相変化メモリにおいて、図１における相変化膜付近を示す拡大断面図である。
【図４】本発明における実施の形態１である相変化メモリにおいて、図３のＡ−Ａ’切断線による平面を示す断面図である。
【図５】本発明における実施の形態１である相変化メモリにおいて、上部電極膜の穴の直径とリセット書換えに必要な電流値との関係（相変化膜厚５０ｎｍ）を示す図である。
【図６】本発明における実施の形態１である相変化メモリにおいて、上部電極膜の穴の直径とリセット書換えに必要な電流値との関係（相変化膜厚３０ｎｍ）を示す図である。
【図７】本発明における実施の形態１である相変化メモリにおいて、上部電極膜に穴が無い場合（ａ）と有る場合（ｂ）の書換え時の相変化膜の温度分布を示す図である。
【図８】本発明における実施の形態１である相変化メモリにおいて、上部電極膜に穴が無い場合（ｂ）と有る場合（ｃ）の相変化膜におけるプラグ／層間絶縁膜界面付近の温度分布（ａ）を示す図である。
【図９】本発明における実施の形態１である相変化メモリにおいて、上部電極膜に穴が無い場合（ａ）と有る場合（ｂ）の書換え後の相変化膜の相分布を示す図である。
【図１０】本発明における実施の形態１である相変化メモリの主要部分の製造方法を示す断面図である。
【図１１】本発明における実施の形態１である相変化メモリの主要部分の製造方法（図１０に続く）を示す断面図である。
【図１２】本発明における実施の形態１である相変化メモリの主要部分の製造方法（図１１に続く）を示す断面図である。
【図１３】本発明における実施の形態１である相変化メモリの主要部分の製造方法（図１２に続く）を示す断面図である。
【図１４】本発明における実施の形態１である相変化メモリの主要部分の製造方法（図１３に続く）を示す断面図である。
【図１５】本発明における実施の形態１である相変化メモリの主要部分の製造方法（図１４に続く）を示す断面図である。
【図１６】本発明における実施の形態１である相変化メモリの主要部分の製造方法（図１５に続く）を示す断面図である。
【図１７】本発明における実施の形態１である相変化メモリの主要部分の製造方法（図１６に続く）を示す断面図である。
【図１８】本発明における実施の形態１である相変化メモリの動作原理（動作パルス）を示す図である。
【図１９】本発明における実施の形態１である相変化メモリの動作原理（温度履歴）を示す図である。
【図２０】本発明における実施の形態２である相変化メモリの主要部分の製造方法を示す断面図である。
【図２１】本発明における実施の形態２である相変化メモリの主要部分の製造方法（図２０に続く）を示す断面図である。
【図２２】本発明における実施の形態２である相変化メモリの主要部分の製造方法（図２１に続く）を示す断面図である。
【図２３】本発明における実施の形態２である相変化メモリの主要部分の製造方法（図２２に続く）を示す断面図である。
【図２４】本発明における実施の形態３である相変化メモリの主要部分を示す断面図である。
【図２５】本発明における実施の形態３である相変化メモリにおいて、図２４における相変化膜付近を示す拡大断面図である。
【図２６】本発明における実施の形態３である相変化メモリにおいて、図２５のＡ−Ａ’切断線による平面を示す断面図である。
【図２７】本発明における実施の形態３である相変化メモリの主要部分の製造方法を示す断面図である。
【図２８】本発明における実施の形態３である相変化メモリの主要部分の製造方法（図２７に続く）を示す断面図である。
【図２９】本発明における実施の形態３である相変化メモリの主要部分の製造方法（図２８に続く）を示す断面図である。
【符号の説明】
【００６４】
１…シリコン基板、２，３…拡散層、４…ゲート絶縁膜、５…ゲート電極、６…ＭＯＳトランジスタ、７…素子分離膜、８…絶縁膜、９…第一の層間絶縁膜、１０，１１…コンタクトホール、１２，１３…プラグ、１４…配線、１５…相変化膜、１６…上部電極膜、１７…絶縁膜、２０…第二の層間絶縁膜、２１…コンタクトホール、２２…プラグ、２３…配線、２４…第三の層間絶縁膜、２５…穴、２６…プラグの外周、２７…プラグの外周で囲まれる領域、２８…穴の外周で囲まれる領域、２９…層間絶縁膜、１０１…ワード線、１０２…ビット線、１０３…トランジスタ、１０４…相変化膜、１０６…グランド、１０７，１０８…ドライバ回路、１１０…メモリセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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