(57)【要約】【課題】シェアードコンタクト領域での過剰なエッチングを防止する。【解決手段】ＤＳＬで使用するＳｉＮライナをシェアードコンタクト領域において順次に堆積させて積層体として残す。【選択図】図２
2008124133.tif 000002
【特許請求の範囲】
【請求項１】
主表面に形成された素子分離絶縁膜で囲まれる第一乃至第三の素子領域を有する基板と、
前記第一乃至第三の素子領域にそれぞれ設けられ、ゲート絶縁膜を介して前記基板上に形成されたゲート電極と、このゲート電極を間に挟むように前記基板の表面層に形成されてソースおよびドレインとなる不純物拡散層と、をそれぞれが含む第一乃至第三のトランジスタと、
前記第一のトランジスタ上に成膜された第一のライナ膜と、
前記第二のトランジスタ上に成膜された第二のライナ膜と、
ゲート電極と不純物拡散層とを同一コンタクトで接続するシェアードコンタクトと、
を備え、
前記第一のライナ膜および前記第二のライナ膜は、シェアードコンタクトの領域において重なるように成膜されて積層体をなすことを特徴とする、半導体装置。
【請求項２】
前記第一のトランジスタのゲート電極は、前記第三の素子領域へ延在する延伸部を有し、
前記延伸部と前記第三のトランジスタのソースまたはドレインとなる不純物拡散層とはシェアードコンタクトで接続されることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第三のトランジスタのゲート電極と前記第三のトランジスタのソースまたはドレインとなる不純物拡散層とはシェアードコンタクトで接続されることを特徴とする、請求項１に記載の半導体装置。
【請求項４】
前記第一の素子領域およびシェアードコンタクトの領域において前記第一のライナ膜上に成膜された第三のライナ膜をさらに備えることを特徴とする、請求項２または３に記載の半導体装置。
【請求項５】
主表面に形成された素子分離絶縁膜で囲まれる第一乃至第三の素子領域にそれぞれ形成され、ゲート絶縁膜を介して前記基板上に形成されたゲート電極と、このゲート電極を間に挟むように前記基板の表面層に形成されてソースおよびドレインとなる不純物拡散層と、を含む第一乃至第三のトランジスタと、前記トランジスタのいずれかのゲート電極といずれかの不純物拡散層とを接続するシェアードコンタクトを形成するためのシェアードコンタクト領域とを有する基板上に、第一の絶縁膜を成膜する工程と、
前記第一の絶縁膜を前記第二の素子領域において選択的に除去して第一のライナ膜を形成する工程と、
第二の絶縁膜を全面に成膜する工程と、
前記第二の絶縁膜を前記第一の素子領域において選択的に除去して第二のライナ膜を形成する工程と、
全面に層間膜を成膜する工程と、
前記層間膜を選択的に除去して、前記ゲート電極と前記不純物拡散層と前記シェアードコンタクト領域にそれぞれ到達するコンタクトホールを形成する工程と、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えばＤＳＬ（Dual Stress Liner）を用いた半導体装置およびその製造方法を対象とする。
【背景技術】
【０００２】
ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備える半導体装置については、パターンの微細化に伴って不純物拡散層とゲート電極とをコンタクトホールで接続するシェアードコンタクト構造が採用されてきている。この一方、９０ｎｍ世代以降、チャネルに応力をかけることでトランジスタの性能を向上させる技術が使用されるようになり、例えばストレス窒化膜（ＳｉＮ）ライナが使用されている。さらに、同一基板上のＮ型ＦＥＴとＰ型ＦＥＴとで互いに異なるストレス窒化膜（ＳｉＮ）ライナを用いることでＮ型およびＰ型のトランジスタ性能をそれぞれに向上させるＤＳＬが試みられている。以下、図１７を参照しながら従来の技術における問題点を簡単に説明する。なお、以下の各図において、同一の部分には同一の参照番号を付し、その重複説明は適宜省略する。
【０００３】
図１７は、従来の技術によるシェアードコンタクト構造を有する半導体装置の一例を示す断面図である。同図に示す例では、Ｎ型半導体層とＰ型半導体層との境界部（以下、「Ｎ／Ｐ境界部」という）上に設けられた電極であって、紙面の手前側または奥側の（図示しない）いずれかの素子領域でゲート電極として機能する電極ＧＤに対して素子分離絶縁膜ＳＴＩ上の位置でコンタクトホールを取る状態が示されている。紙面左側の素子領域ＲＥ１に設けられたトランジスタには第一窒化膜（ＳｉＮ）ライナＮＬ１が成膜され、紙面右側の素子領域ＲＥ２に設けられたトランジスタには第二窒化膜（ＳｉＮ）ライナＮＬ２が成膜されている。
【０００４】
このようなＤＳＬ構造を有する半導体装置において、その集積度を高めるためには、電極ＧＤの真上にコンタクトホールを形成する必要がある。このため、Ｎ／Ｐ境界部ではエッチングストッパとして２つの窒化膜（ＳｉＮ）ライナをオーバーラップさせた構造を採用せざるを得なかった。このオーバーラップ部にコンタクトホールを形成するように加工すると、他の単層部分で過剰なオーバーエッチングがなされることになる。ゲート電極の側壁ＷＬよりも外側の領域では不純物拡散層ＩＤＬの表面にシリサイドＭＳが形成されているために、シリサイドＭＳの位置でエッチングがストップする。このため、不純物拡散層ＩＤＬの手前でエッチングがストップし、基板Ｓまで掘られることはない。
【０００５】
しかしながら、例えば図１７の円ＯＥで囲む領域のように、側壁ＷＬの一方にシェアードコンタクトＳＣが重なる領域では、側壁ＷＬに対してオーバーエッチングがかかる上、側壁ＷＬの下にはシリサイドがないため、エッチング加工が止まらない。このため、側壁ＷＬと基板Ｓとの界面を超えてエッチングが進行してシリコン基板Ｓを掘ってしまい、その結果、ウェル等の半導体層ＳとコンタクトＳＣとが導通してしまうという問題があった。さらに、最近ではストレスの効果をより上げるために側壁を除去してストレスライナをチャネルに近づけることも検討されており、その場合はシェアードコンタクト領域ＲＳＣに側壁もないため、さらにオーバーエッチングされることになり、深刻な問題になる可能性があった。
【特許文献１】特開２００６−１００３７８
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、シェアードコンタクト領域での過剰なエッチングを防止することにある。
【課題を解決するための手段】
【０００７】
本発明の第一の態様によれば、
主表面に形成された素子分離絶縁膜で囲まれる第一乃至第三の素子領域を有する基板と、
前記第一乃至第三の素子領域にそれぞれ設けられ、ゲート絶縁膜を介して前記基板上に形成されたゲート電極と、このゲート電極を間に挟むように前記基板の表面層に形成されてソースおよびドレインとなる不純物拡散層と、をそれぞれが含む第一乃至第三のトランジスタと、
前記第一のトランジスタ上に成膜された第一のライナ膜と、
前記第二のトランジスタ上に成膜された第二のライナ膜と、
ゲート電極と不純物拡散層とを同一コンタクトで接続するシェアードコンタクトと、
を備え、
前記第一のライナ膜および前記第二のライナ膜は、前記シェアードコンタクトの領域において重なるように成膜されて積層体をなすことを特徴とする、半導体装置が提供される。
【０００８】
また、本発明の第二の態様によれば、
主表面に形成された素子分離絶縁膜で囲まれる第一乃至第三の素子領域にそれぞれ形成され、ゲート絶縁膜を介して前記基板上に形成されたゲート電極と、このゲート電極を間に挟むように前記基板の表面層に形成されてソースおよびドレインとなる不純物拡散層と、を含む第一乃至第三のトランジスタと、前記トランジスタのいずれかのゲート電極といずれかの不純物拡散層とを接続するシェアードコンタクトを形成するためのシェアードコンタクト領域とを有する基板上に、第一の絶縁膜を成膜する工程と、
前記第一の絶縁膜を前記第二の素子領域において選択的に除去して第一のライナ膜を形成する工程と、
第二の絶縁膜を全面に成膜する工程と、
前記第二の絶縁膜を前記第一の素子領域において選択的に除去して第二のライナ膜を形成する工程と、
全面に層間膜を成膜する工程と、
前記層間膜を選択的に除去して、前記ゲート電極と前記不純物拡散層と前記シェアードコンタクト領域にそれぞれ到達するコンタクトホールを形成する工程と、
を備える半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、シェアードコンタクト領域での過剰なエッチングを防止することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照しながら本発明の実施の形態のいくつかについて説明する。
【００１１】
（１）第１の実施の形態
図１は、本発明の第１の実施の形態にかかる半導体装置の要部を示す平面図であり、図２は、図１のＡ−Ａ線およびＢ−Ｂ線に沿った断面図を重ね合わせた図である。なお、以下の断面図においては、図１６を除き、同様の切断線に沿った断面図を重ね合わせた図を示す。
【００１２】
後に図２を参照して説明するように、本実施形態の半導体装置１の特徴は、シェアードコンタクト領域ＲＳＣにおけるライナ膜の積層構造にある。
【００１３】
図１に示す半導体装置１は、半導体基板Ｓと、半導体基板Ｓの主表面に形成された素子分離絶縁膜ＳＴＩにより素子分離された素子領域ＲＥ１〜ＲＥ３を有し、これらの素子領域ＲＥ１〜ＲＥ３にそれぞれ形成されたトランジスタＴＲ１〜ＴＲ３を備える。素子領域ＲＥ１〜ＲＥ３は、本実施形態において例えば第一乃至第三の素子領域に対応する。この点は後述する第２乃至第４の実施の形態において同様である。トランジスタＴＲ１〜ＴＲ３は、本実施形態において、例えば第一乃至第三のトランジスタに対応する。この点も後述する第２乃至第４の実施の形態において同様である。各トランジスタＴＲ１〜ＴＲ３は、ゲート絶縁膜（図示せず）を介して半導体基板Ｓ上に形成されたゲート電極（制御電極）Ｇ１〜Ｇ３と、これらのゲート電極Ｇ１〜Ｇ３のそれぞれを間に挟むように半導体基板Ｓの主表面の表面層に形成されソース／ドレインとなる不純物拡散層ＩＤＬとを含む。なお、素子領域ＲＥ１とＲＥ２との間の素子分離絶縁膜ＳＴＩ上には、電極ＧＤが形成され、図１の紙面上方の図示しない素子領域において他のトランジスタのゲート電極として機能している。
【００１４】
図２に示すように、素子領域ＲＥ１におけるトランジスタＴＲ１の上には、窒化膜（ＳｉＮ）でなるライナ膜ＮＬ１が成膜され、また、素子領域ＲＥ２におけるトランジスタＴＲ２の上には、窒化膜（ＳｉＮ）でなるライナ膜ＮＬ２が成膜される。本実施形態において、ライナ膜ＮＬ１は、例えば第一のライナ膜に対応し、また、ライナ膜ＮＬ２は、例えば第二のライナ膜に対応する。ここで、トランジスタＴＲ１がＮ型ＭＩＳＦＥＴである場合、ライナ膜ＮＬ１として引っ張り応力を持つライナ膜を用いる。これにより、Ｎ型ＭＩＳＦＥＴの性能が向上する。一方、トランジスタＴＲ２がＰ型ＭＩＳＦＥＴである場合には、ライナ膜ＮＬ２として圧縮応力を持つストレスライナ膜を用いることにより、Ｐ型ＭＩＳＦＥＴの性能を向上させることができる。この点は、以下の各実施形態において同様である。
【００１５】
図１に示す例では、トランジスタＴＲ３の不純物拡散層ＩＤＬの一方とトランジスタＴＲ１のゲート電極Ｇ１の延伸部とが近接する領域がシェアードコンタクト領域ＲＳＣであり、半導体装置１は、このシェアードコンタクト領域ＲＳＣに形成されトランジスタＴＲ１のゲート電極Ｇ１とトランジスタＴＲ３の不純物拡散層ＩＤＬとを同一コンタクトで接続するシェアードコンタクトＳＣ（図２参照）をさらに備える。図２を参照しながらシェアードコンタクト領域ＲＳＣにおけるライナ膜の積層構造について説明する。
【００１６】
図２に示すように、シェアードコンタクト領域ＲＳＣにおいては、シェアードコンタクトＳＣの形成前に素子分離絶縁膜ＳＴＩと素子領域ＲＥ３との境界線上に残存していた側壁の上にライナ膜ＮＬ１とライナ膜ＮＬ２が順次に堆積されて積層体をなしている。つまり、Ｎ／Ｐ境界にある電極ＧＤ上の積層ライナ膜と同構造の積層体となる。このように、２つのライナ膜ＮＬ１，ＮＬ２で構成される積層体がシェアードコンタクト領域ＲＳＣに形成されていることにより、シェアードコンタクトＳＣにおける過剰なオーバーエッチングを防止することができる。
【００１７】
図１に示す半導体装置１の製造方法の要部について、図３乃至図６の略示断面図を参照しながら説明する。
【００１８】
まず、半導体基板Ｓ上に素子分離絶縁膜ＳＴＩと電極ＧＤとゲート電極Ｇ１〜Ｇ３と側壁ＷＬとを形成し、不純物注入と活性化のアニールを行って不純物拡散層ＩＤＬを形成した後、電極ＧＤおよびゲート電極Ｇ１〜Ｇ３の頂面とソース／ドレイン領域の不純物拡散層ＩＤＬの頂面をシリサイド化する（図３参照）。
【００１９】
続いて、図３に示すように、ライナ膜ＮＬ１となる窒化膜１１を全面に成膜する。
【００２０】
次に、レジストを用いたパターニングにより、素子領域ＲＥ２内の窒化膜１１を選択的に除去して図４に示すように、トランジスタＴＲ１上とシェアードコンタクト領域ＲＳＣに窒化膜１１を残してライナ膜ＮＬ１とする。
【００２１】
次いで、図５に示すように、ライナ膜ＮＬ２となる窒化膜２１を全面に成膜する。
【００２２】
さらに、レジストを用いたパターニングにより、素子領域ＲＥ１内の窒化膜２１を選択的に除去し、図６に示すように、トランジスタＴＲ２上とシェアードコンタクト領域ＲＳＣに窒化膜２１を残してライナ膜ＮＬ２とする。
【００２３】
以上の工程の結果、Ｎ／Ｐ境界部上の電極ＧＤ上のみならず、シェアードコンタクト領域ＲＳＣにも２層の窒化（ＳｉＮ）ライナ膜ＮＬ１，ＮＬ２が残ることになる。その後は、全面に層間膜を成膜し、ＣＭＰ(Chemical Mechanical Polishing)で平坦化した後、コンタクトホールを形成して図２に示す半導体装置１を得る。
【００２４】
本実施形態によれば、電極ＧＤの上と同様に、シェアードコンタクト領域ＲＳＣにも２つのライナ膜ＮＬ１，ＮＬ２で構成される積層体が形成されているので、シェアードコンタクトＳＣを形成するためのエッチングにおいて、これらの積層体が全体としてエッチングストッパとして機能し、側壁ＷＬと半導体基板Ｓとの界面でエッチング加工が止まる。これにより、例えば図１７に示した従来例（領域ＯＥ）に見られるようなウェル等の半導体層とコンタクトホールとが導通してしまうという事態を回避することができる。
【００２５】
図７に本実施形態の一変形例を示す。同図に示す半導体装置３は、ストレスライナ膜による圧縮応力の効果をより高めるために、各トランジスタＴＲ１〜ＴＲ３のゲート電極Ｇ１〜Ｇ３に側壁を設けないことにより、ストレスライナ膜をより一層チャネルに近づけるようにしたものである。このように、シェアードコンタクト領域ＲＳＣに元々側壁が存在しない場合でも、２つのライナ膜ＮＬ１，ＮＬ２の積層体によりオーバーエッチングが抑制されるので、シェアードコンタクトＳＣの底面が半導体基板Ｓ内に入り込むという事態を回避することができる。
【００２６】
（２）第２の実施の形態
図８は、本発明の第２の実施の形態による半導体装置の略示断面図である。本実施形態の半導体装置５の特徴は、ライナ膜ＮＬ１の上に薄い酸化膜ライナＳＬを成膜している点にある。酸化膜ライナＳＬは、後述するとおり、ライナ膜ＮＬ２となる窒化膜２１の選択的除去の工程において、ライナ膜ＮＬ１へのオーバーエッチングを抑制するためのエッチングストッパ材として機能する。本実施形態において、ライナ膜ＮＬ１は例えば第一のライナ膜に応答し、酸化膜ライナＳＬは例えば第三のライナ膜に対応し、さらに、ライナ膜ＮＬ２は例えば第二のライナ膜に対応する。
【００２７】
以下、半導体装置５の製造方法の要部について図９乃至図１２を参照しながら説明する。なお、本実施形態の半導体装置５の平面図は図１と実質的に同一であるため省略する。
【００２８】
即ち、まず、半導体基板Ｓ上に素子分離絶縁膜ＳＴＩとゲート電極Ｇ１〜Ｇ３と側壁ＷＬとを形成し、不純物注入および活性化アニールにより不純物拡散層ＩＤＬを形成した後、電極ＧＤおよびゲート電極Ｇ１〜Ｇ３の頂面とソース／ドレイン領域の不純物拡散層ＩＤＬの頂面をシリサイド化する。
【００２９】
次いで、図９に示すように、ライナ膜ＮＬ１となる窒化膜１１を全面に成膜し、さらに、窒化膜１１の上に薄い酸化膜３１を成膜する。
【００３０】
続いて、レジストを用いたパターニングにより、素子領域ＲＥ２内の窒化膜１１および酸化膜３１を選択的に除去して図１０に示すように、トランジスタＴＲ１上とシェアードコンタクト領域ＲＳＣに窒化膜１１および酸化膜３１を残してそれぞれライナ膜ＮＬ１および酸化膜ライナＳＬとする。
【００３１】
次いで、図１１に示すように、ライナ膜ＮＬ２となる窒化膜２１を全面に成膜する。
【００３２】
さらに、レジストを用いたパターニングにより、素子領域ＲＥ１内の窒化膜２１を選択的に除去し、図１２に示すように、トランジスタＴＲ２上とシェアードコンタクト領域ＲＳＣに窒化膜２１を残してライナ膜ＮＬ２とする。このとき、ライナ膜ＮＬ１上の酸化膜ライナＳＬがエッチングストッパ材として機能し、ライナ膜ＮＬ１へのオーバーエッチングが抑制される。
【００３３】
以上の工程の結果、シェアードコンタクト領域ＲＳＣには３層のライナ膜ＮＬ１，ＳＬ，ＮＬ２が残ることになる。
【００３４】
その後は、全面に層間膜を成膜し、ＣＭＰで平坦化した後、コンタクトホールを形成して図８に示す半導体装置５を得る。
【００３５】
本実施形態によれば、シェアードコンタクト領域ＲＳＣには３つのライナ膜ＮＬ１，ＳＬ，ＮＬ２で構成される積層体が形成されているので、シェアードコンタクトＳＣを形成するためのエッチングにおいて、これらの積層体が全体としてエッチングストッパとして機能し、側壁ＷＬと半導体基板Ｓとの界面でエッチング加工が止まる。これにより、従来例で見られたようなウェル等の半導体層とコンタクトホールとが導通してしまうという事態を回避することができる。
【００３６】
（３）第３の実施の形態
図１３は、本発明の第３の実施の形態にかかる半導体装置の要部を示す略示断面図である。本実施形態の半導体装置の平面図は図１と実質的に同一であるため省略する。
【００３７】
図１３に示す半導体装置７は、図６を用いて説明した第１の実施の形態の製造工程において、ライナ膜ＮＬ２となる窒化膜２１の選択的除去の際に、エッチングを途中で停止して素子領域ＲＥ１内にライナ膜ＮＬ２が薄い膜厚で残るように形成したものである。本実施形態において、ライナ膜ＮＬ１は例えば第一のライナ膜に応答し、また、ライナ膜ＮＬ２は例えば第二のライナ膜に対応する。
【００３８】
このように、素子領域ＲＥ１内でライナ膜ＮＬ２を意図的に薄い膜厚で残すことにより、下地のライナ膜ＮＬ１がオーバーエッチングされることを防止することができる。素子領域ＲＥ１内でのライナ膜ＮＬ２の膜厚は、素子領域ＲＥ２内のライナ膜ＮＬ２の膜厚の１／２以下である。本実施形態の半導体装置７のその他の構成は図２に示す半導体装置１と実質的に同一であるので、その重複説明は省略する。
【００３９】
（４）第４の実施の形態
図１４は、本発明の第４の実施の形態にかかる半導体装置の要部を示す略示断面図である。本実施形態の半導体装置の平面図は図１と実質的に同一であるため省略する。
【００４０】
図１４に示す半導体装置９は、図１２を用いて説明した第２の実施の形態の製造工程において、ライナ膜ＮＬ２となる窒化膜２１の選択的除去の際に、エッチングを途中で停止して素子領域ＲＥ１内にライナ膜ＮＬ２が薄い膜厚で残るように形成したものである。本実施形態において、ライナ膜ＮＬ１は例えば第一のライナ膜に応答し、また、酸化膜ライナＳＬは第三のライナ膜に対応し、さらに、ライナ膜ＮＬ２は例えば第二のライナ膜に対応する。
【００４１】
このように、素子領域ＲＥ１内でライナ膜ＮＬ２を意図的に薄い膜厚で残すことにより、下地の酸化膜ライナＳＬがエッチングで削られることを防止できる。素子領域ＲＥ１内でのライナ膜ＮＬ２の膜厚は、上述した第３の実施の形態と同様に、素子領域ＲＥ２内のライナ膜ＮＬ２の膜厚の１／２以下である。本実施形態の半導体装置９のその他の構成は図８に示す半導体装置５と実質的に同一であるので、その重複説明は省略する。
【００４２】
（４）第５の実施の形態
図１５は、本発明の第５の実施の形態にかかる半導体装置の要部を示す平面図であり、図１６は、図１５に示す半導体装置のＣ−Ｃ線に沿った断面図である。本実施形態の特徴は、同一のトランジスタのゲート・ソース間、または、ゲート・ドレイン間でシェアードコンタクトを取る点にある。
【００４３】
図１５に示すように、本実施形態の半導体装置５１は、図１に示す半導体装置１の構成に加え、素子領域ＲＥ４に形成されたトランジスタＴＲ４を含む。本実施形態において、素子領域ＲＥ４は例えば第三の素子領域に対応し、また、トランジスタＴＲ４は例えば第三のトランジスタに対応する。
【００４４】
図１６に示すように、トランジスタＴＲ４上には、第一のライナ膜ＮＬ１が成膜され、第一のライナ膜ＮＬ１の上には第二のライナ膜ＮＬ２がさらに成膜されている。このように、トランジスタＴＲ４上に第一のライナ膜ＮＬ１と第二のライナ膜ＮＬ２とが積層して成膜されているので、ゲート電極Ｇ４の領域とソースまたはドレインの不純物拡散層ＩＤＬの領域とで同一のエッチングレートを取ることができる。従って、図１６に示すように、ゲート電極Ｇ４とソースまたはドレインの不純物拡散層ＩＤＬとの間でシェアードコンタクトを取ることができる。
【００４５】
本実施形態の半導体装置５１の製造方法は、第一の実施の形態の半導体装置１の製造工程において、素子領域ＲＥ４にも第一のライナ膜ＮＬ１と第二のライナ膜ＮＬ２との積層体が形成されるように、フォトマスクを製作すれば良い。
【００４６】
以上、本発明の実施の形態について説明したが、本発明は上記形態に限られるものでは決して無く、その技術的範囲内で種々変形して適用できることは勿論である。例えば、上述した第一の実施の形態では、素子領域ＲＥ１のトランジスタＴＲ１をＮ型ＭＩＳＦＥＴとする例を取り上げたが、これとは逆に、素子領域ＲＥ１のトランジスタＴＲ１をＰ型ＭＩＳＦＥＴとし、素子領域ＲＥ２のトランジスタＴＲ２をＮ型ＭＩＳＦＥＴとする場合にも勿論適用可能である。この場合は、ライナ膜ＮＬ１が圧縮応力を有し、ライナ膜ＮＬ２が引っ張り応力を有するように選択される。また、上記実施形態では、半導体基板Ｓ上に半導体装置を形成する場合について説明したが、本発明の半導体装置は、これに限ることなく、例えばガラス基板やセラミック基板上に形成することも可能である。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施の形態にかかる半導体装置の要部を示す平面図である。
【図２】図１のＡ−Ａ線およびＢ−Ｂ線に沿った断面図を重ね合わせた図である。
【図３】図１に示す半導体装置の製造方法を説明する略示断面図である。
【図４】図１に示す半導体装置の製造方法を説明する略示断面図である。
【図５】図１に示す半導体装置の製造方法を説明する略示断面図である。
【図６】図１に示す半導体装置の製造方法を説明する略示断面図である。
【図７】図１に示す半導体装置の一変形例を示す略示断面図である。
【図８】本発明の第２の実施の形態にかかる半導体装置の概略構造を示す断面図である。
【図９】図８に示す半導体装置の製造方法を説明する略示断面図である。
【図１０】図８に示す半導体装置の製造方法を説明する略示断面図である。
【図１１】図８に示す半導体装置の製造方法を説明する略示断面図である。
【図１２】図８に示す半導体装置の製造方法を説明する略示断面図である。
【図１３】本発明の第３の実施の形態にかかる半導体装置の要部を示す略示断面図である。
【図１４】本発明の第４の実施の形態にかかる半導体装置の要部を示す略示断面図である。
【図１５】本発明の第５の実施の形態にかかる半導体装置の要部を示す平面図である。
【図１６】図１５に示す半導体装置のＣ−Ｃ線に沿った略示断面図である。
【図１７】来の技術によるシェアードコンタクト構造を有する半導体装置の一例を示す断面図である。
【符号の説明】
【００４８】
１，３，５，７，９，５１：半導体装置
１１，２１：窒化膜
３１：酸化膜
Ｇ１〜Ｇ３：ゲート電極（制御電極）
ＩＤＬ：不純物拡散層
ＮＬ１，ＮＬ２：ライナ膜
ＲＥ１〜ＲＥ４：素子領域
ＲＳＣ：シェアードコンタクト領域
ＳＴＩ：素子分離絶縁膜
Ｓ：半導体基板
ＳＬ：酸化膜ライナ
ＳＣ：シェアードコンタクト
【図１】
2008124133.tif 000003
【図２】
2008124133.tif 000004
【図３】
2008124133.tif 000005
【図４】
2008124133.tif 000006
【図５】
2008124133.tif 000007
【図６】
2008124133.tif 000008
【図７】
2008124133.tif 000009
【図８】
2008124133.tif 000010
【図９】
2008124133.tif 000011
【図１０】
2008124133.tif 000012
【図１１】
2008124133.tif 000013
【図１２】
2008124133.tif 000014
【図１３】
2008124133.tif 000015
【図１４】
2008124133.tif 000016
【図１５】
2008124133.tif 000017
【図１６】
2008124133.tif 000018
【図１７】
2008124133.tif 000019