(57)【要約】      （修正有）【課題】複数のフラットパネル型マルチアノード光電子増倍管をＸＹ平面内に複数連結して配置した場合に、中性子入射位置および入射時刻を高精度で演算し記憶する。【解決手段】中性子入射位置検出装置は中性子入射位置検出器、および接続チャネル信号受信記憶手段と隣接チャネル信号送信手段と隣接チャネル信号受信記憶手段と中性子入射位置演算記憶手段とを有する複数の中性子入射位置演算記憶回路基板Ｆとを備える。中性子入射位置検出器は中性子シンチレータＳと複数のフラットパネル型マルチアノード光電子増倍管Ｐとを有する。複数の各フラットパネル型マルチアノード光電子増倍管Ｐと対応する複数の各中性子入射位置演算記憶回路基板Ｆとは、それぞれが接続される複数の接続チャネル信号伝送路４で接続し、隣接チャネル信号送信路と隣接チャネル信号受信路とを有する隣接チャネル信号伝送路６で中性子入射位置演算記憶回路基板Ｆどうしを接続する。【選択図】図２
2008008675.tif 000002
【特許請求の範囲】
【請求項１】
次の構成要件（Ａ01）〜（Ａ05）を備えた中性子入射位置検出装置。
（Ａ01）中性子が入射する平板状の中性子入射面を有し、前記中性子入射面に中性子が入射した時に光電子を放出する中性子シンチレータと、前記光電子が入射した時に前記入射した光電子量に応じた電流を出力する複数のチャネルが直交するＸ軸およびＹ軸を含むＸＹ平面内に碁盤目状に並んで密接して配置された長方形の光電子検出領域を有し且つ前記ＸＹ平面内に並んで密接して配置された複数のフラットパネル型マルチアノード光電子増倍管とを有する中性子入射位置検出器、
（Ａ02）前記複数の各フラットパネル型マルチアノード光電子増倍管に対応してそれぞれ設けられ、前記複数の各フラットパネル型マルチアノード光電子増倍管に入射した光電子量に応じて前記中性子の入射位置を演算して記憶する中性子入射位置演算記憶手段を有する複数の各中性子入射位置演算記憶回路基板、
（Ａ03）前記複数の各フラットパネル型マルチアノード光電子増倍管と前記対応する複数の各中性子入射位置演算記憶回路基板とをそれぞれ接続する複数の各接続チャネル信号伝送路であって、前記各フラットパネル型マルチアノード光電子増倍管の複数の各チャネルの出力信号である接続チャネル信号を前記各中性子入射位置演算記憶回路基板にそれぞれ伝送する前記複数の各接続チャネル信号伝送路、
（Ａ04）前記ＸＹ平面内に互いに密接して配置された前記複数の各フラットパネル型マルチアノード光電子増倍管に前記各接続チャネル信号伝送路を介して接続された中性子入射位置演算記憶回路基板どうしを接続する隣接チャネル信号伝送路であって、一方の中性子入射位置演算記憶回路基板に接続された前記フラットパネル型マルチアノード光電子増倍管の前記接続チャネル信号のうちの他方のフラットパネル型マルチアノード光電子増倍管に隣接するチャネルが出力する隣接チャネル信号を前記一方の中性子入射位置演算記憶回路基板から前記他方の中性子入射位置演算記憶回路基板に送信する隣接チャネル信号送信路と、前記他方の中性子入射位置演算記憶回路基板に接続されたフラットパネル型マルチアノード光電子増倍管の前記接続チャネル信号のうちの前記一方のフラットパネル型マルチアノード光電子増倍管に隣接するチャネルが出力する隣接チャネル信号を前記一方の中性子入射位置演算記憶回路基板が前記他方の中性子入射位置演算記憶回路基板から受信する隣接チャネル信号受信路とを有する前記隣接チャネル信号伝送路、
（Ａ05）前記接続チャネル信号を対応する前記各接続チャネル信号伝送路から受信して記憶する接続チャネル信号受信記憶手段と、前記隣接チャネル信号送信路から前記隣接チャネル信号を送信する隣接チャネル信号送信手段と、前記隣接チャネル信号受信路から受信した前記隣接チャネル信号を記憶する隣接チャネル信号受信記憶手段と、前記接続チャネル信号と前記隣接チャネル信号とから、最大の出力信号を出力するチャネルを特定し、前記特定したチャネルである最大チャネルと前記最大チャネルの周囲に隣接する複数のチャネルである周囲チャネルの出力信号から、前記中性子入射面に入射した中性子の入射位置である中性子入射位置信号を演算して記憶する前記中性子入射位置演算記憶手段とを有する前記複数の各中性子入射位置演算記憶回路基板。
【請求項２】
次の構成要件（Ａ06）〜（Ａ08）を備えた請求項１記載の中性子入射位置検出装置。
（Ａ06）前記複数の各フラットパネル型マルチアノード光電子増倍管と前記対応する複数の各中性子入射位置演算記憶回路基板とをそれぞれ接続する複数の各ラストダイノード信号伝送路であって、前記各フラットパネル型マルチアノード光電子増倍管の複数の各チャネルの出力信号の総和であるラストダイノード信号を前記各中性子入射位置演算記憶回路基板にそれぞれ伝送する前記複数の各ラストダイノード信号伝送路、
（Ａ07）前記一方の中性子入射位置演算記憶回路基板と前記他方の中性子入射位置演算記憶回路基板とを接続する記憶送信指示信号伝送路であって、前記ラストダイノード信号を受信したときに、受信中の前記接続チャネル信号を記憶し且つ記憶させた前記接続チャネル信号のうちの前記隣接チャネル信号を送信する指示をするための信号である記憶送信指示信号を前記一方の中性子入射位置演算記憶回路基板から前記他方の中性子入射位置演算記憶回路基板に送信する記憶送信指示信号送信路と、前記記憶送信指示信号を前記一方の中性子入射位置演算記憶回路基板が前記他方の中性子入射位置演算記憶回路基板から受信する隣接記憶送信指示信号受信路とを有する前記記憶送信指示信号伝送路、
（Ａ08）前記ラストダイノード信号を対応する前記各ラストダイノード信号伝送路から受信して記憶するラストダイノード信号受信記憶手段と、前記記憶送信指示信号送信路から前記記憶送信指示信号を送信する記憶送信指示信号送信手段と、前記隣接記憶送信指示信号受信路から前記記憶送信指示信号を受信する記憶送信指示信号受信手段と、前記ラストダイノード信号または前記記憶送信指示信号を受信したときに、受信中の前記接続チャネル信号の記憶を開始する接続チャネル信号記憶開始手段とを有する前記複数の各中性子入射位置演算記憶回路基板。
【請求項３】
次の構成要件（Ａ09）を備えた請求項２記載の中性子入射位置検出装置。
（Ａ09）対応する前記各ラストダイノード信号伝送路から受信した前記ラストダイノード信号の値のうち、直前の値と直後の値よりも大きい値であるピーク値を検出して一定期間記憶するラストダイノード信号ピーク値検出記憶手段と、予め設定された期間ごとに受信した前記ラストダイノード信号の値のうちの最小値を検出して前記予め設定された期間まで記憶するラストダイノード信号最小値検出記憶手段とを有する前記ラストダイノード信号受信記憶手段であって、前記ピーク値と最小値との差分値が予め設定された閾値よりも大きいときに、前記差分値を前記ラストダイノード信号の値として記憶する前記ラストダイノード信号受信記憶手段と、前記ラストダイノード信号受信記憶手段によって記憶する前記差分値を受信したときに、前記受信中の前記接続チャネル信号の記憶を開始する前記接続チャネル信号記憶開始手段。
【請求項４】
次の構成要件（Ａ010）を備えた請求項３記載の中性子入射位置検出装置。
（Ａ010）前記ラストダイノード信号の最小値を検出して予め設定された期間だけラストダイノード信号用第１記憶媒体に記憶する第１ラストダイノード信号最小値検出記憶手段と、前記ラストダイノード信号の最小値を検出して前記予め設定された期間だけラストダイノード信号用第２記憶媒体に記憶する第２ラストダイノード信号最小値検出記憶手段とを有する前記ラストダイノード信号最小値検出記憶手段であって、前記第１ラストダイノード信号最小値検出記憶手段が予め設定された期間が経過して前記検出を再開する時間と前記第２ラストダイノード信号最小値検出記憶手段が予め設定された期間が経過して前記検出を再開する時間との差が常に前記予め設定された期間の半分の時間である状態で並列に実施し且つ前記第１ラストダイノード信号最小値検出記憶手段によって検出された前記最小値を第１ラストダイノード信号最小値とし、前記第２ラストダイノード信号最小値検出記憶手段によって検出された前記最小値を第２ラストダイノード信号最小値としたときに、前記第１ラストダイノード信号最小値と前記第２ラストダイノード信号最小値とを比較してより小さい値を前記最小値として検出して記憶する前記ラストダイノード信号最小値検出記憶手段。
【請求項５】
次の構成要件（Ａ011）〜（Ａ013）を備えた請求項１ないし請求項４のいずれかに記載の中性子入射位置検出装置。
（Ａ011）基本クロックを発振する基本クロック発振回路Ｃ１５と、前記基本クロックの周期の３以上の整数倍の周期で隣接チャネル信号伝送用クロックＣ１６を発振する隣接チャネル信号伝送用クロック発振回路とを有する前記複数の各中性子入射位置演算記憶回路基板、
（Ａ012）前記一方の中性子入射位置演算記憶回路基板と前記他方の中性子入射位置演算記憶回路基板とを接続する隣接チャネル信号伝送用クロック伝送路であって、前記隣接チャネル信号伝送用クロック発振回路が発振する前記隣接チャネル信号伝送用クロックを前記一方の中性子入射位置演算記憶回路基板から前記他方の中性子入射位置演算記憶回路基板に送信する隣接チャネル信号伝送用クロック送信路と、前記隣接チャネル信号伝送用クロックを前記一方の中性子入射位置演算記憶回路基板が前記他方の中性子入射位置演算記憶回路基板から受信する隣接チャネル信号伝送用クロック受信路とを有する前記隣接チャネル信号伝送用クロック伝送路、
（Ａ013）前記隣接チャネル信号伝送用クロック送信路から前記隣接チャネル信号伝送用クロックを送信する隣接チャネル信号伝送用クロック送信手段と、前記隣接チャネル信号伝送用クロック受信路から前記隣接チャネル信号伝送用クロックを受信する隣接チャネル信号伝送用クロック受信手段と、前記隣接チャネル信号伝送用クロック送信路から送信する前記隣接チャネル信号伝送用クロックと前記隣接クロック受信路から受信する前記隣接チャネル信号伝送用クロックとの同期が可能な範囲の周期で前記隣接チャネル信号送信路から前記隣接チャネル信号を送信する前記隣接チャネル信号送信手段と、前記隣接チャネル信号伝送用クロック送信路から送信する前記隣接チャネル信号伝送用クロックと前記隣接クロック受信路から受信する前記隣接チャネル信号伝送用クロックとの同期が可能な範囲の周期で前記隣接チャネル信号受信路から前記隣接チャネル信号を受信して記憶する前記隣接チャネル信号受信記憶手段とを有する前記複数の各中性子入射位置演算記憶回路基板。
【請求項６】
次の構成要件（Ａ014）を備えた請求項１ないし請求項５のいずれかに記載の中性子入射位置検出装置。
（Ａ014）対応する前記各接続チャネル信号伝送路から受信した前記接続チャネル信号のうちの最大値を検出して予め設定された期間だけ記憶する接続チャネル信号最大値検出記憶手段と、予め設定された期間内に受信した前記接続チャネル信号のうちの最小値を検出して予め設定された期間だけ記憶する接続チャネル信号最小値検出記憶手段とを有する前記接続チャネル信号受信記憶手段であって、前記接続チャネル信号の前記最大値と前記最小値との差分値を前記接続チャネル信号の値として記憶する前記接続チャネル信号受信記憶手段。
【請求項７】
次の構成要件（Ａ015）を備えた請求項６記載の中性子入射位置検出装置。
（Ａ015）前記接続チャネル信号の最小値をそれぞれ検出して予め設定された期間だけ接続チャネル信号用第１記憶媒体に記憶する第１接続チャネル信号最小値検出記憶手段と、前記接続チャネル信号の最小値をそれぞれ検出して前記予め設定された期間だけ各接続チャネル信号用第２記憶媒体に記憶する第２接続チャネル信号最小値検出記憶手段とを有する前記接続チャネル信号最小値検出記憶手段であって、前記第１接続チャネル信号最小値検出記憶手段が前記予め設定された期間を経過して前記検出を再開する時間と前記第２接続チャネル信号最小値検出記憶手段が前記予め設定された期間を経過して前記検出を再開する時間との差が常に前記予め設定された期間の半分の時間である状態で並列に実施し且つ前記第１接続チャネル信号最小値検出記憶手段によって検出された前記最小値を第１接続チャネル信号最小値とし、前記第２接続チャネル信号最小値検出記憶手段によって検出された前記最小値を第２接続チャネル信号最小値としたときに、前記第１接続チャネル信号最小値と前記第２接続チャネル信号最小値とを比較してより小さい値を前記最小値として検出して記憶する前記接続チャネル信号最小値検出記憶手段。
【請求項８】
次の構成要件（Ａ016）を備えた請求項１ないし請求項７のいずれかに記載の中性子入射位置検出装置。
（Ａ016）対応する前記各接続チャネル信号伝送路から受信した前記接続チャネル信号を記憶開始してから、予め設定された時間内に記憶する前記接続チャネル信号受信記憶手段と、前記隣接チャネル信号送信路から前記隣接チャネル信号を予め設定された時間内に送信する前記隣接チャネル信号送信手段と、前記隣接チャネル信号受信路から受信した前記隣接チャネル信号を予め設定された時間内に記憶する前記隣接チャネル信号受信記憶手段。
【請求項９】
次の構成要件（Ａ017）を備えた請求項１ないし請求項８のいずれかに記載の中性子入射位置検出装置。
（Ａ017）対応する前記各接続チャネル信号伝送路から受信した前記接続チャネル信号を記憶するときに、前記接続チャネル信号を補正する接続チャネル信号補正手段を有する前記接続チャネル信号受信記憶手段。
【請求項１０】
次の構成要件（Ａ018）を備えた請求項１ないし請求項９のいずれかに記載の中性子入射位置検出装置。
（Ａ018）対応する前記各接続チャネル信号伝送路から受信した前記接続チャネル信号を記憶するときに、前記隣接チャネル信号送信路から前記隣接チャネル信号を演算し易い状態に再配置してから記憶する前記接続チャネル信号受信記憶手段。
【請求項１１】
次の構成要件（Ａ019）を備えた請求項１ないし請求項１０記載の中性子入射位置検出装置。
（Ａ019）前記接続チャネル信号と前記隣接チャネル信号とによって特定した前記最大チャネルおよび前記周囲チャネルから前記中性子入射位置信号である重心位置信号を演算して記憶する前記中性子入射位置演算記憶手段であって、前記最大チャネルを中心にＸ方向および−Ｘ方向に隣接する周囲チャネルをＸ方向周囲チャネルとし、前記最大チャネルを中心にＹ方向および−Ｙ方向に隣接する周囲チャネルをＹ方向周囲チャネルとし、前記最大チャネルおよび前記Ｘ方向周囲チャネルの各出力信号から重心位置を求めることで得られるＸ方向重心位置信号と、前記最大チャネルおよび前記Ｙ方向周囲チャネルの各出力信号から重心位置を求めることで得られるＹ方向重心位置信号とを有する前記重心位置信号を演算して記憶する前記中性子入射位置演算記憶手段。
【請求項１２】
次の構成要件（Ａ020），（Ａ021）を備えた請求項１ないし請求項１１記載の中性子入射位置検出装置。
（Ａ020）前記複数の各中性子入射位置演算記憶回路基板と接続された表示制御装置および前記表示制御装置に接続された表示器を有する中性子入射位置表示装置、
（Ａ021）前記中性子入射面と前記中性子入射面上の中性子の入射位置とを前記表示器に表示する前記表示制御装置。
【請求項１３】
次の構成要件（Ａ022）を備えた請求項１ないし請求項１２記載の中性子入射位置検出装置。
（Ａ022）前記複数の各接続チャネル信号伝送路を形成する複数の各接続チャネル信号伝送ケーブル。
【請求項１４】
次の構成要件（Ａ023）を備えた請求項１ないし請求項１３記載の中性子入射位置検出装置。
（Ａ023）前記隣接チャネル信号伝送路を形成する隣接チャネル信号伝送ケーブル。
【請求項１５】
次の構成要件（Ａ024），（Ａ025）を備えた請求項２ないし請求項１４記載の中性子入射位置検出装置。
（Ａ024）前記複数の各ラストダイノード信号伝送路を形成する複数の各ラストダイノード信号伝送ケーブル、
（Ａ025）前記記憶送信指示信号伝送路を形成する記憶送信指示信号伝送伝送ケーブル。
【請求項１６】
次の構成要件（Ａ026）を備えた請求項４ないし請求項１５記載の中性子入射位置検出装置。
（Ａ026）前記隣接チャネル信号伝送用クロック伝送路を形成する隣接チャネル信号伝送用クロック伝送ケーブル。
【請求項１７】
次の構成要件（Ａ027）を備えた請求項１ないし請求項１６記載の中性子入射位置検出装置。
（Ａ027）複数の前記中性子シンチレータを有する前記中性子入射位置検出器。
【請求項１８】
次の構成要件（Ａ028）を備えた請求項１ないし請求項１７記載の中性子入射位置検出装置。
（Ａ028）前記平板状の中性子入射面に入射する中性子を発生する中性子発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、中性子が入射したときに光電子を放出する平板状の中性子シンチレータおよび前記光電子量に応じた電流を出力する複数のフラットパネル型マルチアノード光電子増倍管とを有する中性子入射位置検出器と、前記中性子入射位置検出器の検出信号に基づいて前記中性子シンチレータにおける中性子入射位置を演算して中性子入射時刻と共に記憶する中性子入射位置演算記憶装置とを備えた中性子入射位置検出装置に関する。
【背景技術】
【０００２】
前記フラットパネル型のマルチアノード光電子増倍管は、光電子増倍管における四角形（正方形）の各チャネルが碁盤目状に複数配置されており、前記各チャネルごとに入射した光電子数に応じた前記電流積分値および前記各チャネルの前記電流積分値の総和であるラストダイノード信号を出力する機能を有する。前記フラットパネル型のマルチアノード光電子増倍管は広く市販され、小型で且つ高位置分解能（前記チャネルの面積が小さく、中性子入射位置の範囲をより詳細に特定できること）や高い検出効率（前記チャネル同士が隣接することにより生じるデッドスペースが小さいこと）を持つものが比較的安価で入手することができるようになった。
【０００３】
また、前記中性子入射位置検出器のフラットパネル型のマルチアノード光電子増倍管に接続された前記中性子入射位置演算記憶装置は、前記ラストダイノード信号を受信した時に、前記中性子シンチレータの中性子入射面に中性子が入射したことを識別し、前記各チャネルの電流積分値を受信し、前記各チャネルの電流積分値の大小に応じて、前記中性子入射面に中性子が入射した位置を特定することができる。
【０００４】
前記フラットパネル型マルチアノード光電子増倍管を使用した中性子入射位置検出装置として、下記の従来技術（Ｊ01）が従来公知である。
（Ｊ01）非特許文献１記載の技術
従来技術（Ｊ01）の中性子位置検出装置は、中性子シンチレータと６４ｃｈＦＰＭＴ（６４チャネルフラットパネル型マルチアノード光電子増倍管）との間に光拡散用のガラスを挟んだアンガーカメラ方式を採用している。
【０００５】
図２３は従来技術（Ｊ01）の中性子検出器のアンガーカメラ方式の説明図である。
図２３において、従来技術（Ｊ01）の中性子検出器０１は、平板状の中性子シンチレータ０２と、前記中性子シンチレータ０２の下方に配置された平板状のアクリルガラス０３と、前記アクリルガラス０３の下方に配置された前記６４ｃｈＦＰＭＴ０４とを有している。
中性子０６を前記中性子シンチレータ０２に照射すると、前記中性子シンチレータ０２から放出された光電子のうち、下方向に放出した複数の光電子０６は、前記アクリルガラス０３によって屈折され、拡散される（前記アクリルガラス０３内の点線０７参照）。前記拡散された光電子０６は、前記６４ｃｈＦＰＭＴ０４の複数のチャネルで増倍された電流積分値として検出される（前記６４ｃｈＦＰＭＴ０４内を下方向に延びる３本の点線０８参照）。なお、前記アクリルガラス０３は省略可能であり、前記中性子シンチレータ０２を前記６４ｃｈＦＰＭＴ０４に直接貼り付けることもできる。前記アクリルガラス０３を省略したときは、前記光電子０６の拡散される度合が小さくなるが、前記光電子０６を複数のチャネルで検出することは可能である。
【０００６】
また、従来技術（Ｊ01）の中性子位置検出装置は、６４ｃｈＦＰＭＴで前記光電子を検出した時に、読み出し回路（中性子入射位置演算記憶回路基板）は、６４ｃｈ全体の信号の総和である前記ラストダイノード信号が通知されることによって中性子を検出したことを識別し、前記中性子入射位置演算記憶回路基板に接続された前記６４ｃｈＦＰＭＴの各チャネルの各電流積分値（以降、接続チャネル信号と記載する）をそれぞれ読み出す。このとき、前記各接続チャネル信号および前記ラストダイノード信号は、中性子入射位置演算記憶回路基板のＡＤ変換回路に通知されてデジタル変換され、タイムスタンプ（中性子入射時刻）と共に前記中性子入射位置演算記憶回路基板内に記憶される。前記読み出し回路に記憶されたデータは、接続ケーブルで接続された制御コンピュータに転送されて中性子の入射位置が演算される。また、前記制御コンピュータは、中性子の入射位置を二次元画像化してモニタに表示する。
【０００７】
さらに、前記従来技術（Ｊ01）には、全６４個の各チャネルのうちの前記接続チャネル信号の値が最大のチャネルである最大チャネルおよび前記最大チャネルに隣接するチャネルである４隣チャネル（周囲チャネル）の前記接続チャネル信号の値を用いて、制御コンピュータが前記最大チャネルにおける重心位置を演算することにより、中性子入射位置をさらに高精度に特定できる技術について記載されている。ここで、前記４隣チャネルとは、直交するＸ軸およびＹ軸を含むＸＹ平面上の前記光電子検出領域において、前記最大チャネルを中心として、Ｘ方向、Ｙ方向、−Ｘ方向、−Ｙ方向に隣接する４つのチャネルのことをいう。
【０００８】
図２４は従来技術（Ｊ01）記載の重心位置の演算処理の説明図であり、図２４Ａは６４ｃｈＦＰＭＴが有する全６４個の各チャネルのうち最大チャネルおよび４隣チャネルの位置関係を例示する図であり、図２４Ｂは最大チャネルと４隣チャネルの接続チャネル信号の値による最大チャネルにおける重心位置の演算方法の説明図であり、図２４Ｃは最大チャネルが外周位置のチャネルであったときの最大チャネルに隣接するチャネルの配置状態の説明図である。
図２４Ａにおいて、従来技術（Ｊ01）の前記中性子位置検出装置は、全６４個のチャネルのうち前記接続チャネル信号の値が最大であったチャネルである最大チャネル０１１を検出したときに、前記最大チャネル０１１を中心として、前記４隣チャネルとしてのＹ方向隣接チャネル０１２と、−Ｙ方向隣接チャネル０１３と、Ｘ方向隣接チャネル０１４と、−Ｘ方向隣接チャネル０１６とを検出する。
【０００９】
図２４Ｂにおいて、前記最大チャネル２１の前記接続チャネル信号の値をｚｃとし、
前記Ｙ方向隣接チャネル０１２の前記接続チャネル信号の値をｚｒとし、前記−Ｙ方向隣接チャネル０１３の前記接続チャネル信号の値をｚｌとし、前記Ｘ方向隣接チャネル０１４の前記接続チャネル信号の値をｚｆとし、前記−Ｘ方向隣接チャネル０１６の前記接続チャネル信号の値をｚｂとし、αおよびβは拡大率としての係数であって、出力調整のために予め設定された値としたときに、前記中性子入射位置は、前記最大チャネル２１の重心からＹ軸方向重心位置ＰｙおよびＸ軸方向重心位置Ｐｘだけ離れた位置を演算することで求めることができる。なお、前記Ｙ軸方向重心位置Ｐｙとは、（α（ｚｒ−ｚｌ））／（ｚｌ＋ｚｃ＋ｚｒ）の演算結果であり、前記Ｘ軸方向重心位置Ｐｘとは、（β（ｚｆ−ｚｂ））／（ｚｂ＋ｚｃ＋ｚｆ）の演算結果である。
【００１０】
したがって、従来技術（Ｊ01）記載の前記中性子位置検出装置は、中性子入射位置の位置分解能をさらに向上させることができる。また、前記重心計算を行うときに使用するデータを前記最大チャネルおよび前記４隣チャネルの前記接続チャネル信号の値に限定することにより、前記中性子位置演算記憶装置は、中性子入射位置演算記憶処理を高速化することができる。
【００１１】
【非特許文献１】佐藤節夫著、「中性子検出器の読み出し回路の開発」、日本中性子科学会誌「波紋」、2005年1月、第15巻、第1号、p.78ー80
【発明の開示】
【発明が解決しようとする課題】
【００１２】
（従来技術（Ｊ01）の問題点）
前記中性子位置検出装置において、入射する中性子を検出する検出領域の拡大や、様々な用途に合わせた前記検出領域の形状の変更を行うためには、複数の前記フラットパネル型マルチアノード光電子増倍管を直交するＸ軸およびＹ軸を含むＸＹ平面内に連結した状態で配置する方法が考えられている。
しかし、前記従来技術（Ｊ01）記載の技術では、前記フラットパネル型マルチアノード光電子増倍管の外周位置のチャネルが前記最大チャネルとなる場合には、隣接するフラットパネル型マルチアノード光電子増倍管の外周位置のチャネルの出力信号を使用しなければ、前記重心位置の演算処理（中性子入射位置演算記憶処理）に用いる前記４隣チャネルの前記接続チャネル信号の値が全て揃わないため（図２４Ｃの最大チャネル０１７参照）、前記外周位置のチャネルの位置分解能は、外周位置ではないチャネルの位置分解能よりも低くなるという問題がある。
したがって、前記従来技術（Ｊ01）を前記複数のフラットパネル型マルチアノード光電子増倍管をＸＹ平面内に碁盤目状に並べて連結した状態で配置する中性子位置検出装置に適用した場合に、前記４隣チャネルの前記接続チャネル信号の値を全て揃えて前記重心位置の演算処理（中性子入射位置演算記憶処理）を行わなければ前記フラットパネル型マルチアノード光電子増倍管同士で連結した継ぎ目となる前記外周位置のチャネル（以降、連結チャネルと記載する）の中性子入射位置の位置分解能の悪さが目立つことになる。
【００１３】
前記連結チャネルの位置分解能を向上させる為には、前記連結チャネルが前記最大チャネルとなったときに必要となる他方の前記フラットパネル型マルチアノード光電子増倍管の接続チャネル信号（以降、隣接チャネル信号と記載する）を利用しなければならない。しかし、従来技術（Ｊ01）の構成では、前記制御コンピュータが前記複数の中性子入射位置演算記憶回路基板から全チャネルの接続チャネル信号やタイムスタンプ等の全データを受信してから前記中性子入射位置演算記憶処理を実行しなければならないため、ＣＰＵのデータ処理速度やメモリ容量等の制約により、前記フラットパネル型マルチアノード光電子増倍管の台数が増えるほど、前記制御コンピュータの演算負荷が大きくなる。また、前記複数の中性子入射位置演算記憶回路基板から前記全データを受信するため、前記接続ケーブルの転送速度や転送効率等の制約によって、前記フラットパネル型マルチアノード光電子増倍管の台数が増えるほど、前記制御コンピュータと前記複数の中性子入射位置演算記憶回路基板との間の転送負荷が大きくなる。
【００１４】
したがって、前記従来技術（Ｊ01）を前記複数のフラットパネル型マルチアノード光電子増倍管を前記ＸＹ平面内に碁盤目状に並べて連結した状態で配置する中性子位置検出装置に適用した場合には、前記複数のフラットパネル型マルチアノード光電子増倍管および対応する前記読み出し回路（中性子入射位置演算記憶回路基板）の台数が多くなるほど転送されるデータ量が増大して転送負荷および演算負荷が増加するため、全体としての前記中性子入射位置演算記憶処理の速度が低下し、前記制御コンピュータは、スーパーコンピュータ等の特殊な処理装置でなければ前記中性子入射位置演算記憶処理の速度を維持できなくなるという問題があった。
【００１５】
本発明は前記事情に鑑み、中性子が入射したときに光電子を放出する平板状の中性子シンチレータおよび前記光電子量に応じた電流を出力する複数のフラットパネル型マルチアノード光電子増倍管とを有する中性子入射位置検出器と、前記中性子入射位置検出器の検出信号に基づいて前記中性子シンチレータにおける中性子入射位置および中性子入射時刻を演算して記憶する中性子入射位置演算記憶装置とを備えた中性子入射位置検出装置において、次の記載内容（Ｏ01）〜（Ｏ04）を技術的課題とする。
【００１６】
（Ｏ01）複数のフラットパネル型マルチアノード光電子増倍管をＸＹ平面内に複数連結して配置した場合に（複数密着状態で配置した場合に）、処理速度の高いコンピュータを使用しなくても、中性子入射位置を高精度で演算し中性子入射時刻と共に記憶できるようにすること。
（Ｏ02）ＸＹ平面内に複数密着状態で配置したフラットパネル型マルチアノード光電子増倍管にそれぞれ接続された中性子入射位置演算記憶回路基板であって前記密着状態で配置したフラットパネル型マルチアノード光電子増倍管に接続された前記中性子入射位置演算記憶回路基板同士を接続し、接続された前記中性子入射位置演算記憶回路基板間で中性子入射位置および入射時刻を演算するためのデータを伝送することにより、前記中性子入射位置演算記憶回路基板ごとに中性子入射位置を高精度で演算して中性子入射時刻と共に記憶できるようにすること。
（Ｏ03）複数のフラットパネル型マルチアノード光電子増倍管をＸＹ平面内で連結した状態で配置して、高位置分解能および高い検出効率を維持しつつ、検出領域を自由に変更できる中性子位置検出装置を構築すること。
（Ｏ04）フラットパネル型マルチアノード光電子増倍管に接続された中性子入射位置演算記憶回路基板の台数が多くなった場合にも、中性子が入射した位置を高速で演算して記憶することができる実用的な中性子位置検出装置を低コストで構築すること。
【課題を解決するための手段】
【００１７】
次に、前記課題を解決した本発明を説明するが、本発明の構成要素には、後述の実施例の構成要素との対応を容易にするため、実施例の構成要素の符号をカッコで囲んだものを付記する。
なお、本発明を後述の実施例の符号と対応させて説明する理由は、本発明の理解を容易にするためであり、本発明の範囲を実施例に限定するためではない。
【００１８】
（本発明）
前記技術的課題を解決するために本発明の中性子入射位置検出装置（Ｕ）は、次の構成要件（Ａ01）〜（Ａ05）を備えたことを特徴とする。
（Ａ01）中性子（Ｎ）が入射する平板状の中性子入射面（１）を有し、前記中性子入射面（１）に中性子（Ｎ）が入射した時に光電子を放出する中性子シンチレータ（Ｓ）と、前記光電子が入射した時に前記入射した光電子量に応じた電流を出力する複数のチャネルが直交するＸ軸およびＹ軸を含むＸＹ平面内に碁盤目状に並んで密接して配置された長方形の光電子検出領域（２）を有し且つ前記ＸＹ平面内に並んで密接して配置された複数のフラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）とを有する中性子入射位置検出器（Ｕ１）、
（Ａ02）前記複数の各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）に対応してそれぞれ設けられ、前記複数の各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）に入射した光電子量に応じて前記中性子の入射位置を演算して記憶する中性子入射位置演算記憶手段（Ｃ１２）を有する複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）、
（Ａ03）前記複数の各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）と前記対応する複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）とをそれぞれ接続する複数の各接続チャネル信号伝送路（４ａ，４ｂ）であって、前記各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）の複数の各チャネルの出力信号である接続チャネル信号を前記各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）にそれぞれ伝送する前記複数の各接続チャネル信号伝送路（４ａ，４ｂ）、
（Ａ04）前記ＸＹ平面内に互いに密接して配置された前記複数の各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）に前記各接続チャネル信号伝送路（４ａ，４ｂ）を介して接続された中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）どうしを接続する隣接チャネル信号伝送路（６）であって、一方の中性子入射位置演算記憶回路基板（Ｆ１）に接続された前記フラットパネル型マルチアノード光電子増倍管（Ｐ１）の前記接続チャネル信号のうちの他方のフラットパネル型マルチアノード光電子増倍管（Ｐ２）に隣接するチャネルが出力する隣接チャネル信号を前記一方の中性子入射位置演算記憶回路基板（Ｆ１）から前記他方の中性子入射位置演算記憶回路基板（Ｆ２）に送信する隣接チャネル信号送信路（６）と、前記他方の中性子入射位置演算記憶回路基板（Ｆ２）に接続されたフラットパネル型マルチアノード光電子増倍管（Ｐ２）の前記接続チャネル信号のうちの前記一方のフラットパネル型マルチアノード光電子増倍管（Ｐ１）に隣接するチャネルが出力する隣接チャネル信号を前記一方の中性子入射位置演算記憶回路基板（Ｆ１）が前記他方の中性子入射位置演算記憶回路基板（Ｆ２）から受信する隣接チャネル信号受信路（６）とを有する前記隣接チャネル信号伝送路（６）、
（Ａ05）前記接続チャネル信号を対応する前記各接続チャネル信号伝送路（４ａ，４ｂ）から受信して記憶する接続チャネル信号受信記憶手段（Ｃ５）と、前記隣接チャネル信号送信路（６）から前記隣接チャネル信号を送信する隣接チャネル信号送信手段（Ｃ１０）と、前記隣接チャネル信号受信路（６）から受信した前記隣接チャネル信号を記憶する隣接チャネル信号受信記憶手段（Ｃ１１）と、前記接続チャネル信号と前記隣接チャネル信号とから、最大の出力信号を出力するチャネルを特定し、前記特定したチャネルである最大チャネル（５１，６１，７１）と前記最大チャネル（５１，６１，７１）の周囲に隣接する複数のチャネルである周囲チャネル（５２，５３，５４，５６，６２，６３，６４，６６，７２，７３，７４，７６）の出力信号から、前記中性子入射面（１）に入射した中性子の入射位置である中性子入射位置信号を演算して記憶する前記中性子入射位置演算記憶手段（Ｃ１２）とを有する前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）。
【００１９】
（本発明の作用）
前記構成要件（Ａ01）〜（Ａ05）を備えた本発明の中性子入射位置検出装置（Ｕ）では、中性子入射位置検出器（Ｕ１）は、中性子シンチレータ（Ｓ）と複数のフラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）とを有する。前記複数のフラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）は、Ｘ軸およびＹ軸を含むＸＹ平面内に並んで密接して配置されている。前記中性子シンチレータ（Ｓ）は、中性子（Ｎ）が入射する平板状の中性子入射面（１）に中性子（Ｎ）が入射した時に光電子を放出する。前記複数のフラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）は、前記光電子が入射した時に前記入射した光電子量に応じた電流を出力する複数のチャネルが直交する前記ＸＹ平面内に碁盤目状に並んで密接して配置された長方形の光電子検出領域（２）を有している。
前記複数の各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）に対応してそれぞれ設けられた複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の中性子入射位置演算記憶手段（Ｃ１２）は、前記複数の各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）に入射した光電子量に応じて前記中性子の入射位置を演算して記憶する。
【００２０】
前記複数の各接続チャネル信号伝送路（４ａ，４ｂ）は、前記複数の各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）と前記対応する複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）とをそれぞれ接続する。また、前記複数の各接続チャネル信号伝送路（４ａ，４ｂ）は、前記各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）の複数の各チャネルの出力信号である接続チャネル信号を前記各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）にそれぞれ伝送する。
隣接チャネル信号送信路（６）と隣接チャネル信号受信路（６）とを有する前記隣接チャネル信号伝送路（６）は、前記ＸＹ平面内に互いに密接して配置された前記複数の各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）に前記各接続チャネル信号伝送路（４ａ，４ｂ）を介して接続された中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）どうしを接続する。前記隣接チャネル信号送信路（６）は、一方の中性子入射位置演算記憶回路基板（Ｆ１）に接続された前記フラットパネル型マルチアノード光電子増倍管（Ｐ１）の前記接続チャネル信号のうちの他方のフラットパネル型マルチアノード光電子増倍管（Ｐ２）に隣接するチャネルが出力する隣接チャネル信号を前記一方の中性子入射位置演算記憶回路基板（Ｆ１）から前記他方の中性子入射位置演算記憶回路基板（Ｆ２）に送信する。前記隣接チャネル信号受信路（６）は、前記他方の中性子入射位置演算記憶回路基板（Ｆ２）に接続されたフラットパネル型マルチアノード光電子増倍管（Ｐ２）の前記接続チャネル信号のうちの前記一方のフラットパネル型マルチアノード光電子増倍管（Ｐ１）に隣接するチャネルが出力する隣接チャネル信号を前記一方の中性子入射位置演算記憶回路基板（Ｆ１）が前記他方の中性子入射位置演算記憶回路基板（Ｆ２）から受信する。
【００２１】
前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の接続チャネル信号受信記憶手段（Ｃ５）は、前記接続チャネル信号を対応する前記各接続チャネル信号伝送路（４ａ，４ｂ）から受信して記憶する。前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の隣接チャネル信号送信手段（Ｃ１０）は、前記隣接チャネル信号送信路（６）から前記隣接チャネル信号を送信する。前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の隣接チャネル信号受信記憶手段（Ｃ１１）は、前記隣接チャネル信号受信路（６）から受信した前記隣接チャネル信号を記憶する。前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の前記中性子入射位置演算記憶手段（Ｃ１２）は、前記接続チャネル信号と前記隣接チャネル信号とから、最大の出力信号を出力するチャネルを特定し、前記特定したチャネルである最大チャネル（５１，６１，７１）と前記最大チャネル（５１，６１，７１）の周囲に隣接する複数のチャネルである周囲チャネル（５２，５３，５４，５６，６２，６３，６４，６６，７２，７３，７４，７６）の出力信号から、前記中性子入射面（１）に入射した中性子の入射位置である中性子入射位置信号を演算して記憶する。
【００２２】
したがって、本発明の中性子位置検出装置（Ｕ）は、前記一方の中性子入射位置演算記憶回路基板（Ｆ１）と前記他方の中性子入射位置演算記憶回路基板（Ｆ２）との間で、高位置分解能を維持するために必要な前記隣接チャネル信号を送受信して補完できるため、複数のフラットパネル型マルチアノード光電子増倍管をＸＹ平面内に碁盤目状に並べて連結した状態で配置しても、高位置分解能を維持することができる。
また、前記複数のフラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）をＸＹ平面内に碁盤目状に並べて連結した状態で配置し、前記中性子入射面（１）の無効な領域を極力小さくするため、前記検出効率を維持することができる。また、前記複数のフラットパネル型マルチアノード光電子増倍管をＸＹ平面内に碁盤目状に並べて連結した状態で配置すればよいため、検出領域を自由に変更することができる。
【００２３】
また、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）は、前記隣接チャネル信号送信路（６）と前記隣接チャネル信号受信路（６）とを有する前記隣接チャネル信号伝送路（６）によって前記隣接チャネル信号を双方向同時に送受信が可能である。したがって、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）は、全て同時に前記中性子入射位置演算記憶処理を実行することが可能である。この結果、同時に複数の前記中性子（Ｎ）が前記中性入射面（１）に入射した時に、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１）がそれぞれ前記光電子を検出して中性子入射位置を演算することが可能であり、前記フラットパネル型マルチアノード光電子増倍管と対応する前記中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の数が多いほど検出できる可能性が高くなる。したがって、本発明の中性子位置検出装置（Ｕ）は、フラットパネル型マルチアノード光電子増倍管の連結する台数を増やすことで、前記検出効率をより高めることができる。
【００２４】
さらに、前記中性子位置検出装置（Ｕ）は、フラットパネル型マルチアノード光電子増倍管（Ｆ１，Ｆ２）に接続された中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の数が多くなった場合にも、複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）自体がそれぞれ中性子が入射した位置を高速で演算して記憶することができるため、高性能コンピュータ等の特殊な演算記憶装置が必要とならない。また、前記中性子位置検出装置（Ｕ）は、前記中性子入射位置検出器（Ｕ１）を拡張する場合（すなわち、フラットパネル型マルチアノード光電子増倍管の連結する台数を増やす場合）には、前記中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の数を増やすだけでよい。したがって、本発明の中性子位置検出装置（Ｕ）は実用的であり且つ低コストで構築することができる。
【００２５】
（本発明の形態１）
本発明の形態１の中性子入射位置検出装置（Ｕ）は、前記本発明において次の構成要件（Ａ06）〜（Ａ08）を備えたことを特徴とする。
（Ａ06）前記複数の各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）と前記対応する複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）とをそれぞれ接続する複数の各ラストダイノード信号伝送路（４ａ，４ｂ）であって、前記各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）の複数の各チャネルの出力信号の総和であるラストダイノード信号（３１）を前記各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）にそれぞれ伝送する前記複数の各ラストダイノード信号伝送路（４ａ，４ｂ）、
（Ａ07）前記一方の中性子入射位置演算記憶回路基板（Ｆ１）と前記他方の中性子入射位置演算記憶回路基板（Ｆ２）とを接続する記憶送信指示信号伝送路（６）であって、前記ラストダイノード信号を受信したときに、受信中の前記接続チャネル信号を記憶し且つ記憶させた前記接続チャネル信号のうちの前記隣接チャネル信号を送信する指示をするための信号である記憶送信指示信号（３５）を前記一方の中性子入射位置演算記憶回路基板（Ｆ１）から前記他方の中性子入射位置演算記憶回路基板（Ｆ２）に送信する記憶送信指示信号送信路（６）と、前記記憶送信指示信号（３５）を前記一方の中性子入射位置演算記憶回路基板（Ｆ１）が前記他方の中性子入射位置演算記憶回路基板（Ｆ２）から受信する記憶送信指示信号受信路（６）とを有する前記記憶送信指示信号伝送路（６）、
（Ａ08）前記ラストダイノード信号（３１）を対応する前記各ラストダイノード信号伝送路（４ａ，４ｂ）から受信して記憶するラストダイノード信号受信記憶手段（Ｃ３）と、前記記憶送信指示信号送信路（６）から前記記憶送信指示信号（３５）を送信する記憶送信指示信号送信手段（Ｃ６）と、前記記憶送信指示信号受信路（６）から前記記憶送信指示信号（３５）を受信する記憶送信指示信号受信手段（Ｃ７）と、前記ラストダイノード信号（３１）または前記記憶送信指示信号（３５）を受信したときに、受信中の前記接続チャネル信号の記憶を開始する接続チャネル信号記憶開始手段（Ｃ４）とを有する前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）。
【００２６】
（本発明の形態１の作用）
前記構成要件（Ａ06）〜（Ａ08）を備えた本発明の形態１では、複数の各ラストダイノード信号伝送路（４ａ，４ｂ）は、前記複数の各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）と前記対応する複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）とをそれぞれ接続する。また、前記複数の各ラストダイノード信号伝送路（４ａ，４ｂ）は、前記各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）の複数の各チャネルの出力信号の総和であるラストダイノード信号（３１）を前記各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）にそれぞれ伝送する。
【００２７】
記憶送信指示信号送信路（６）と、記憶送信指示信号受信路（６）とを有する記憶送信指示信号伝送路（６）は、前記一方の中性子入射位置演算記憶回路基板（Ｆ１）と前記他方の中性子入射位置演算記憶回路基板（Ｆ２）とを接続する。前記記憶送信指示信号送信路（６）は、前記ラストダイノード信号を受信したときに、受信中の前記接続チャネル信号を記憶し且つ記憶させた前記接続チャネル信号のうちの前記隣接チャネル信号を送信する指示をするための信号である記憶送信指示信号（３５）を前記一方の中性子入射位置演算記憶回路基板（Ｆ１）から前記他方の中性子入射位置演算記憶回路基板（Ｆ２）に送信する。前記記憶送信指示信号受信路（６）は、前記記憶送信指示信号（３５）を前記一方の中性子入射位置演算記憶回路基板（Ｆ１）が前記他方の中性子入射位置演算記憶回路基板（Ｆ２）から受信する。
【００２８】
前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）のラストダイノード信号受信記憶手段（Ｃ３）は、前記ラストダイノード信号（３１）を対応する前記各ラストダイノード信号伝送路（４ａ，４ｂ）から受信して記憶する。前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の記憶送信指示信号送信手段（Ｃ６）は、前記記憶送信指示信号送信路（６）から前記記憶送信指示信号（３５）を送信する。前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の記憶送信指示信号受信手段（Ｃ７）は、前記記憶送信指示信号受信路（６）から前記記憶送信指示信号（３５）を受信する。前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の接続チャネル信号記憶開始手段（Ｃ４）は、前記ラストダイノード信号（３１）または前記記憶送信指示信号（３５）を受信したときに、受信中の前記接続チャネル信号の記憶を開始する。
【００２９】
したがって、前記一方の中性子入射位置演算記憶回路基板（Ｆ１）は、対応する前記各ラストダイノード信号伝送路（４ａ，４ｂ）から前記ラストダイノード信号（３１）を受信したときに、前記他方の中性子入射位置演算記憶回路基板（Ｆ２）に前記記憶送信指示信号（３５）を送信して、前記一方の中性子入射位置演算記憶回路基板（Ｆ１）と前記他方の中性子入射位置演算記憶回路基板（Ｆ２）とがそれぞれ受信中の前記接続チャネル信号を記憶開始する。この結果、本発明の形態１の中性子入射位置検出装置（Ｕ）では、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）は、前記ラストダイノード信号（３１）の受信を起点として、中性子入射位置演算記憶処理を開始することができるため、効率よく中性子入射位置を演算して記憶することができる。
【００３０】
（本発明の形態２）
本発明の形態２の中性子入射位置検出装置（Ｕ）は、本発明の形態１において次の構成要件（Ａ09）を備えたことを特徴とする。
（Ａ09）対応する前記各ラストダイノード信号伝送路（４ａ，４ｂ）から受信した前記ラストダイノード信号（３１）の値のうち、直前の値と直後の値よりも大きい値であるピーク値を検出して一定期間記憶するラストダイノード信号ピーク値検出記憶手段（Ｃ３Ａ）と、予め設定された期間ごとに受信した前記ラストダイノード信号の値のうちの最小値を検出して前記予め設定された期間まで記憶するラストダイノード信号最小値検出記憶手段（Ｃ３Ｂ）とを有する前記ラストダイノード信号受信記憶手段（Ｃ３）であって、前記ピーク値と最小値との差分値が予め設定された閾値（ＳＫ）よりも大きいときに、前記差分値を前記ラストダイノード信号（３１）の値として記憶する前記ラストダイノード信号受信記憶手段（Ｃ３）と、前記ラストダイノード信号受信記憶手段（Ｃ３）によって記憶する前記差分値を受信したときに、前記受信中の前記接続チャネル信号の記憶を開始する前記接続チャネル信号記憶開始手段（Ｃ４）。
【００３１】
（本発明の形態２の作用）
前記構成要件（Ａ09）を備えた本発明の形態２では、ラストダイノード信号ピーク値検出記憶手段（Ｃ３Ａ）は、対応する前記各ラストダイノード信号伝送路（４ａ，４ｂ）から受信した前記ラストダイノード信号（３１）の値のうち、直前の値と直後の値よりも大きい値であるピーク値を検出して一定期間記憶する。ラストダイノード信号最小値検出記憶手段（Ｃ３Ｂ）は、予め設定された期間ごとに受信した前記ラストダイノード信号の値のうちの最小値を検出して前記予め設定された期間まで記憶する。前記ラストダイノード信号受信記憶手段（Ｃ３）は、前記ラストダイノード信号ピーク値検出記憶手段（Ｃ３Ａ）と、前記ラストダイノード信号最小値検出記憶手段（Ｃ３Ｂ）とを有し、前記ピーク値と最小値との差分値が予め設定された閾値（ＳＫ）よりも大きいときに、前記差分値を前記ラストダイノード信号（３１）の値として記憶する。前記接続チャネル信号記憶開始手段（Ｃ４）は、前記ラストダイノード信号受信記憶手段（Ｃ３）によって記憶する前記差分値を受信したときに、前記受信中の前記接続チャネル信号の記憶を開始する。
【００３２】
したがって、本発明の形態２の中性子入射位置検出装置（Ｕ）では、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）は、前記閾値（ＳＫ）を超える前記ラストダイノード信号の値を受信しなければ、受信中の前記接続チャネル信号の記憶を開始せず、前記中性子入射位置演算記憶処理を開始しない。この結果、前記中性子入射位置検出装置（Ｕ）は、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）が精度の高い中性子入射位置のみ演算して記憶することができる。
【００３３】
（本発明の形態３）
本発明の形態３の中性子入射位置検出装置（Ｕ）は、本発明の形態２において次の構成要件（Ａ010）を備えたことを特徴とする。
（Ａ010）前記ラストダイノード信号の最小値を検出して予め設定された期間だけラストダイノード信号用第１記憶媒体（ＶＬR1）に記憶する第１ラストダイノード信号最小値検出記憶手段（Ｃ３B1）と、前記ラストダイノード信号の最小値を検出して前記予め設定された期間だけラストダイノード信号用第２記憶媒体（ＶＬR2）に記憶する第２ラストダイノード信号最小値検出記憶手段（Ｃ３B2）とを有する前記ラストダイノード信号最小値検出記憶手段（Ｃ３Ｂ）であって、前記第１ラストダイノード信号最小値検出記憶手段（Ｃ３B1）が予め設定された期間が経過して前記検出を再開する時間と前記第２ラストダイノード信号最小値検出記憶手段（Ｃ３B2）が予め設定された期間が経過して前記検出を再開する時間との差が常に前記予め設定された期間の半分の時間である状態で並列に実施し且つ前記第１ラストダイノード信号最小値検出記憶手段（Ｃ３B1）によって検出された前記最小値を第１ラストダイノード信号最小値とし、前記第２ラストダイノード信号最小値検出記憶手段（Ｃ３B2）によって検出された前記最小値を第２ラストダイノード信号最小値としたときに、前記第１ラストダイノード信号最小値と前記第２ラストダイノード信号最小値とを比較してより小さい値を前記最小値として検出して記憶する前記ラストダイノード信号最小値検出記憶手段（Ｃ３Ｂ）。
【００３４】
（本発明の形態３の作用）
前記構成要件（Ａ010）を備えた本発明の形態３では、第１ラストダイノード信号最小値検出記憶手段（Ｃ３B1）は、前記ラストダイノード信号の最小値を検出して予め設定された期間だけラストダイノード信号用第１記憶媒体（ＶＬR1）に記憶する。第２ラストダイノード信号最小値検出記憶手段（Ｃ３B2）は、前記ラストダイノード信号の最小値を検出して前記予め設定された期間だけラストダイノード信号用第２記憶媒体（ＶＬR2）に記憶する。前記ラストダイノード信号最小値検出記憶手段（Ｃ３Ｂ）は、前記第１ラストダイノード信号最小値検出記憶手段（Ｃ３B1）と、前記第２ラストダイノード信号最小値検出記憶手段（Ｃ３B2）とを有しており、前記第１ラストダイノード信号最小値検出記憶手段（Ｃ３B1）が予め設定された期間が経過して前記検出を再開する時間と前記第２ラストダイノード信号最小値検出記憶手段（Ｃ３B2）が予め設定された期間が経過して前記検出を再開する時間との差が常に前記予め設定された期間の半分の時間である状態で並列に実施する。また、前記ラストダイノード信号最小値検出記憶手段（Ｃ３Ｂ）は、前記第１ラストダイノード信号最小値検出記憶手段（Ｃ３B1）によって検出された前記最小値を第１ラストダイノード信号最小値とし、前記第２ラストダイノード信号最小値検出記憶手段（Ｃ３B2）によって検出された前記最小値を第２ラストダイノード信号最小値としたときに、前記第１ラストダイノード信号最小値と前記第２ラストダイノード信号最小値とを比較してより小さい値を前記最小値として検出して記憶する。
【００３５】
したがって、本発明の形態３の中性子入射位置検出装置（Ｕ）では、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１）は、前記第１ラストダイノード信号最小値検出記憶手段（Ｃ３B1）の再開の時点と前記第２ラストダイノード信号最小値検出記憶手段（Ｃ３B2）の再開の時点との差が常に前記予め設定された期間の半分の時間である状態で並列に実施し、いずれかの最小値を採用することにより、前記ラストダイノード信号の最小値の精度をより高くすることができる。この結果、前記中性子入射位置検出装置（Ｕ）は、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）における中性子入射位置の演算結果の精度を高くすることができる。
【００３６】
（本発明の形態４）
本発明の形態４の中性子入射位置検出装置（Ｕ）は、本発明および本発明の形態１ないし３のいずれかにおいて次の構成要件（Ａ011）〜（Ａ013）を備えたことを特徴とする。
（Ａ011）基本クロック（４１，４３）を発振する基本クロック発振回路（Ｃ１５）と、前記基本クロック（４１，４３）の周期の３以上の整数倍の周期で隣接チャネル信号伝送用クロック（４２，４４）を発振する隣接チャネル信号伝送用クロック発振回路（Ｃ１６）とを有する前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）、
（Ａ012）前記一方の中性子入射位置演算記憶回路基板（Ｆ１）と前記他方の中性子入射位置演算記憶回路基板（Ｆ２）とを接続する隣接チャネル信号伝送用クロック伝送路（６）であって、前記隣接チャネル信号伝送用クロック発振回路が発振する前記隣接チャネル信号伝送用クロック（４２）を前記一方の中性子入射位置演算記憶回路基板（Ｆ１）から前記他方の中性子入射位置演算記憶回路基板（Ｆ２）に送信する隣接チャネル信号伝送用クロック送信路（６）と、前記隣接チャネル信号伝送用クロック（４４）を前記一方の中性子入射位置演算記憶回路基板（Ｆ１）が前記他方の中性子入射位置演算記憶回路基板（Ｆ２）から受信する隣接チャネル信号伝送用クロック受信路（６）とを有する前記隣接チャネル信号伝送用クロック伝送路（６）、
（Ａ013）前記隣接チャネル信号伝送用クロック送信路（６）から前記隣接チャネル信号伝送用クロック（４２）を送信する隣接チャネル信号伝送用クロック送信手段（Ｃ８）と、前記隣接チャネル信号伝送用クロック受信路（６）から前記隣接チャネル信号伝送用クロック（４４）を受信する隣接チャネル信号伝送用クロック受信手段（Ｃ９）と、前記隣接チャネル信号伝送用クロック送信路（６）から送信する前記隣接チャネル信号伝送用クロック（４２）と前記隣接クロック受信路（６）から受信する前記隣接チャネル信号伝送用クロック（４４）との同期が可能な範囲（４８）の周期で前記隣接チャネル信号送信路（６）から前記隣接チャネル信号を送信する前記隣接チャネル信号送信手段（Ｃ１０）と、前記隣接チャネル信号伝送用クロック送信路（６）から送信する前記隣接チャネル信号伝送用クロック（４２）と前記隣接クロック受信路（６）から受信する前記隣接チャネル信号伝送用クロック（４４）との同期が可能な範囲（４８）の周期で前記隣接チャネル信号受信路（６）から前記隣接チャネル信号を受信して記憶する前記隣接チャネル信号受信記憶手段（Ｃ１１）とを有する前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）。
【００３７】
（本発明の形態４の作用）
前記構成要件（Ａ011）〜（Ａ013）を備えた本発明の形態４では、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の基本クロック発振回路（Ｃ１５）は、基本クロック（４１，４３）を発振する。前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の隣接チャネル信号伝送用クロック発振回路（Ｃ１６）は、前記基本クロック（４１，４３）の周期の３以上の整数倍の周期で隣接チャネル信号伝送用クロック（４２，４４）を発振する。
【００３８】
隣接チャネル信号伝送用クロック送信路（６）と、隣接チャネル信号伝送用クロック受信路（６）とを有する隣接チャネル信号伝送用クロック伝送路（６）は、前記一方の中性子入射位置演算記憶回路基板（Ｆ１）と前記他方の中性子入射位置演算記憶回路基板（Ｆ２）とを接続する。前記隣接チャネル信号伝送用クロック送信路（６）は、前記隣接チャネル信号伝送用クロック発振回路（Ｃ１６）が発振する前記隣接チャネル信号伝送用クロック（４２）を前記一方の中性子入射位置演算記憶回路基板（Ｆ１）から前記他方の中性子入射位置演算記憶回路基板（Ｆ２）に送信する。前記隣接チャネル信号伝送用クロック受信路（６）は、前記隣接チャネル信号伝送用クロック（４４）を前記一方の中性子入射位置演算記憶回路基板（Ｆ１）が前記他方の中性子入射位置演算記憶回路基板（Ｆ２）から受信する。
【００３９】
また、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の隣接チャネル信号伝送用クロック送信手段（Ｃ８）は、前記隣接チャネル信号伝送用クロック送信路（６）から前記隣接チャネル信号伝送用クロック（４２）を送信する。前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の隣接チャネル信号伝送用クロック受信手段（Ｃ９）は、前記隣接チャネル信号伝送用クロック受信路（６）から前記隣接チャネル信号伝送用クロック（４４）を受信する。前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の前記隣接チャネル信号送信手段（Ｃ１０）は、前記隣接チャネル信号伝送用クロック送信路（６）から送信する前記隣接チャネル信号伝送用クロック（４２）と前記隣接クロック受信路（６）から受信する前記隣接チャネル信号伝送用クロック（４４）との同期が可能な範囲（４８）の周期で前記隣接チャネル信号送信路（６）から前記隣接チャネル信号を送信する。前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の前記隣接チャネル信号受信記憶手段（Ｃ１１）は、前記隣接チャネル信号伝送用クロック送信路（６）から送信する前記隣接チャネル信号伝送用クロック（４２）と前記隣接クロック受信路（６）から受信する前記隣接チャネル信号伝送用クロック（４４）との同期が可能な範囲（４８）の周期で前記隣接チャネル信号受信路（６）から前記隣接チャネル信号を受信して記憶する。
【００４０】
したがって、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）は、前記隣接チャネル信号を送受信するときに、前記同期が可能な範囲（４８）の周期で前記隣接チャネル信号伝送路（６）から前記隣接チャネル信号を送受信するため、１周期あたりの前記隣接チャネル信号を受信する時間間隔が長くなる。この結果、本発明の形態４の中性子入射位置検出装置（Ｕ）は、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）における前記隣接チャネル信号の送受信をより確実に行うことができる。
【００４１】
（本発明の形態５）
本発明の形態５の中性子入射位置検出装置（Ｕ）は、本発明および本発明の形態１ないし４のいずれかにおいて次の構成要件（Ａ014）を備えたことを特徴とする。
（Ａ014）対応する前記各接続チャネル信号伝送路から受信した前記接続チャネル信号のうちの最大値を検出して予め設定された期間だけ記憶する接続チャネル信号最大値検出記憶手段（Ｃ５Ａ）と、予め設定された期間内に受信した前記接続チャネル信号のうちの最小値を検出して予め設定された期間だけ記憶する接続チャネル信号最小値検出記憶手段（Ｃ５Ｂ）とを有する前記接続チャネル信号受信記憶手段（Ｃ５）であって、前記接続チャネル信号の前記最大値と前記最小値との差分値を前記接続チャネル信号の値として記憶する前記接続チャネル信号受信記憶手段（Ｃ５）。
【００４２】
（本発明の形態５の作用）
前記構成要件（Ａ014）を備えた本発明の形態５では、接続チャネル信号最大値検出記憶手段（Ｃ５Ａ）は、対応する前記各接続チャネル信号伝送路から受信した前記接続チャネル信号のうちの最大値を検出して予め設定された期間だけ記憶する。接続チャネル信号最小値検出記憶手段（Ｃ５Ｂ）は、予め設定された期間内に受信した前記接続チャネル信号のうちの最小値を検出して予め設定された期間だけ記憶する。前記接続チャネル信号受信記憶手段（Ｃ５）は、前記接続チャネル信号最大値検出記憶手段（Ｃ５Ａ）と、前記接続チャネル信号最小値検出記憶手段（Ｃ５Ｂ）とを有し、前記接続チャネル信号の前記最大値と前記最小値との差分値を前記接続チャネル信号の値として記憶する。
したがって、本発明の形態５の中性子入射位置検出装置（Ｕ）は、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）が前記接続チャネル信号の値（前記差分値）を用いて中性子入射位置を演算して精度の高い前記演算結果を記憶することができる。
【００４３】
（本発明の形態６）
本発明の形態６の中性子入射位置検出装置（Ｕ）は、本発明の形態５において次の構成要件（Ａ015）を備えたことを特徴とする。
（Ａ015）前記接続チャネル信号の最小値をそれぞれ検出して予め設定された期間だけ接続チャネル信号用第１記憶媒体（ＶＲ１）に記憶する第１接続チャネル信号最小値検出記憶手段（Ｃ５B1）と、前記接続チャネル信号の最小値をそれぞれ検出して前記予め設定された期間だけ各接続チャネル信号用第２記憶媒体（ＶＲ２）に記憶する第２接続チャネル信号最小値検出記憶手段（Ｃ５B2）とを有する前記接続チャネル信号最小値検出記憶手段（Ｃ５Ｂ）であって、前記第１接続チャネル信号最小値検出記憶手段（Ｃ５B1）が前記予め設定された期間を経過して前記検出を再開する時間と前記第２接続チャネル信号最小値検出記憶手段（Ｃ５B2）が前記予め設定された期間を経過して前記検出を再開する時間との差が常に前記予め設定された期間の半分の時間である状態で並列に実施し且つ前記第１接続チャネル信号最小値検出記憶手段（Ｃ５B1）によって検出された前記最小値を第１接続チャネル信号最小値とし、前記第２接続チャネル信号最小値検出記憶手段（Ｃ５B2）によって検出された前記最小値を第２接続チャネル信号最小値としたときに、前記第１接続チャネル信号最小値と前記第２接続チャネル信号最小値とを比較してより小さい値を前記最小値として検出して記憶する前記接続チャネル信号最小値検出記憶手段（Ｃ５Ｂ）。
【００４４】
（本発明の形態６の作用）
前記構成要件（Ａ015）を備えた本発明の形態６では、第１接続チャネル信号最小値検出記憶手段（Ｃ５B1）は、前記接続チャネル信号の最小値をそれぞれ検出して予め設定された期間だけ接続チャネル信号用第１記憶媒体（ＶＲ１）に記憶する。第２接続チャネル信号最小値検出記憶手段（Ｃ５B2）は、前記接続チャネル信号の最小値をそれぞれ検出して前記予め設定された期間だけ各接続チャネル信号用第２記憶媒体（ＶＲ２）に記憶する。前記接続チャネル信号最小値検出記憶手段（Ｃ５Ｂ）は、前記第１接続チャネル信号最小値検出記憶手段（Ｃ５B1）と、前記第２接続チャネル信号最小値検出記憶手段（Ｃ５B2）とを有しており、前記第１接続チャネル信号最小値検出記憶手段（Ｃ５B1）が前記予め設定された期間を経過して前記検出を再開する時間と前記第２接続チャネル信号最小値検出記憶手段（Ｃ５B2）が前記予め設定された期間を経過して前記検出を再開する時間との差が常に前記予め設定された期間の半分の時間である状態で並列に実施する。また、前記接続チャネル信号最小値検出記憶手段（Ｃ５Ｂ）は、前記第１接続チャネル信号最小値検出記憶手段（Ｃ５B1）によって検出された前記最小値を第１接続チャネル信号最小値とし、前記第２接続チャネル信号最小値検出記憶手段（Ｃ５B2）によって検出された前記最小値を第２接続チャネル信号最小値としたときに、前記第１接続チャネル信号最小値と前記第２接続チャネル信号最小値とを比較してより小さい値を前記最小値として検出して記憶する。
【００４５】
したがって、本発明の形態６の中性子入射位置検出装置（Ｕ）では、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）は、前記第１接続チャネル信号最小値検出記憶手段（Ｃ５B1）の再開の時点と前記第２接続チャネル信号最小値検出記憶手段（Ｃ５B2）の再開の時点との差が常に前記予め設定された期間の半分の時間である状態で並列に実施し、いずれかの最小値を採用することにより、前記ラストダイノード信号の最小値の精度をより高くすることができる。この結果、前記中性子入射位置検出装置（Ｕ）は、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）における中性子入射位置の演算結果の精度を高くすることができる。
【００４６】
（本発明の形態７）
本発明の形態７の中性子入射位置検出装置（Ｕ）は、本発明および本発明の形態１ないし６のいずれかにおいて次の構成要件（Ａ016）を備えたことを特徴とする。
（Ａ016）対応する前記各接続チャネル信号伝送路から受信した前記接続チャネル信号を記憶開始してから、予め設定された時間内に記憶する前記接続チャネル信号受信記憶手段（Ｃ５）と、前記隣接チャネル信号送信路（６）から前記隣接チャネル信号を予め設定された時間内に送信する前記隣接チャネル信号送信手段（Ｃ１０）と、前記隣接チャネル信号受信路（６）から受信した前記隣接チャネル信号を予め設定された時間内に記憶する前記隣接チャネル信号受信記憶手段（Ｃ１１）。
【００４７】
（本発明の形態７の作用）
前記構成要件（Ａ016）を備えた本発明の形態７では、前記接続チャネル信号受信記憶手段（Ｃ５）は、対応する前記各接続チャネル信号伝送路から受信した前記接続チャネル信号を記憶開始してから、予め設定された時間内に記憶する。前記隣接チャネル信号送信手段（Ｃ１０）は、前記隣接チャネル信号送信路（６）から前記隣接チャネル信号を予め設定された時間内に送信する。
前記隣接チャネル信号受信記憶手段（Ｃ１１）は、前記隣接チャネル信号受信路（６）から受信した前記隣接チャネル信号を予め設定された時間内に記憶する。
【００４８】
したがって、本発明の形態７の中性子入射位置検出装置（Ｕ）では、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）は、前記接続チャネル信号を予め設定された時間内に記憶し、前記隣接チャネル信号を予め設定された時間内に送受信して記憶する。この結果、前記中性子入射位置検出装置（Ｕ）は、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）における中性子入射位置演算記憶処理を連続で実行してから次の中性子入射位置演算記憶処理までのデッドタイムを前記予め設定された時間に対応した期間に設定することができる。
【００４９】
（本発明の形態８）
本発明の形態８の中性子入射位置検出装置（Ｕ）は、本発明および本発明の形態１ないし７のいずれかにおいて次の構成要件（Ａ017）を備えたことを特徴とする。
（Ａ017）対応する前記各接続チャネル信号伝送路（４ａ，４ｂ）から受信した前記接続チャネル信号を記憶するときに、前記接続チャネル信号を補正する接続チャネル信号補正手段（Ｃ５Ｃ）を有する前記接続チャネル信号受信記憶手段（Ｃ５）。
【００５０】
（本発明の形態８の作用）
前記構成要件（Ａ017）を備えた本発明の形態８では、前記接続チャネル信号受信記憶手段（Ｃ５）の接続チャネル信号補正手段（Ｃ５Ｃ）は、対応する前記各接続チャネル信号伝送路（４ａ，４ｂ）から受信した前記接続チャネル信号を記憶するときに、前記接続チャネル信号を補正する。
したがって、本発明の形態８の中性子入射位置検出装置（Ｕ）では、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）は、対応する前記複数の各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）の各チャネル毎の光電子の増倍率に誤差がある場合、前記各チャネルが出力する前記接続チャネル信号をそれぞれ補正してから記憶することができる。この結果、前記中性子入射位置検出装置（Ｕ）は、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）における中性子入射位置の演算結果の精度を高くすることができる。
【００５１】
（本発明の形態９）
本発明の形態９の中性子入射位置検出装置（Ｕ）は、本発明および本発明の形態１ないし８のいずれかにおいて次の構成要件（Ａ018）を備えたことを特徴とする。
（Ａ018）対応する前記各接続チャネル信号伝送路（４ａ，４ｂ）から受信した前記接続チャネル信号を記憶するときに、前記隣接チャネル信号送信路（６）から前記隣接チャネル信号を演算し易い状態に再配置してから記憶する前記接続チャネル信号受信記憶手段（Ｃ５）。
【００５２】
（本発明の形態９の作用）
前記構成要件（Ａ018）を備えた本発明の形態９では、前記接続チャネル信号受信記憶手段（Ｃ５）は、対応する前記各接続チャネル信号伝送路（４ａ，４ｂ）から受信した前記接続チャネル信号を記憶するときに、前記隣接チャネル信号送信路（６）から前記隣接チャネル信号を演算し易い状態に再配置してから記憶する。
したがって、本発明の形態９の中性子入射位置検出装置（Ｕ）では、前記一方の中性子入射位置演算記憶回路基板（Ｆ１）は、前記他方の中性子入射位置演算記憶回路基板（Ｆ２）に対して前記隣接チャネル信号をそれぞれ演算し易い状態に再配置してから記憶するため、前記隣接チャネル信号をすぐに演算できる正しい配置に並べることができる。また、前記他方の中性子入射位置演算記憶回路基板（Ｆ２）についても同様に、前記一方の中性子入射位置演算記憶回路基板（Ｆ１）に対して前記隣接チャネル信号をそれぞれ演算し易い状態に再配置してから記憶するため、前記隣接チャネル信号をすぐに演算できる正しい配置に並べることができる。この結果、前記中性子入射位置検出装置（Ｕ）は、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）における中性子入射位置演算記憶処理を高速化することができる。
【００５３】
（本発明の形態１０）
本発明の形態１０の中性子入射位置検出装置（Ｕ）は、本発明および本発明の形態１ないし９のいずれかにおいて次の構成要件（Ａ019）を備えたことを特徴とする。
（Ａ019）前記接続チャネル信号と前記隣接チャネル信号とによって特定した前記最大チャネル（５１，６１，７１）および前記周囲チャネル（５２，５３，５４，５６，６２，６３，６４，６６，７２，７３，７４，７６）から前記中性子入射位置信号である重心位置信号（Ｐｘ，Ｐｙ）を演算して記憶する前記中性子入射位置演算記憶手段（Ｃ１２）であって、前記最大チャネル（５１，６１，７１）を中心にＸ方向および−Ｘ方向に隣接する周囲チャネルをＸ方向周囲チャネル（５２，５３，６２，６３，７２，７３）とし、前記最大チャネルを中心にＹ方向および−Ｙ方向に隣接する周囲チャネルをＹ方向周囲チャネル（５４，５６，６４，６６，７４，７６）とし、前記最大チャネル（５１，６１，７１）および前記Ｘ方向周囲チャネル（５２，５３，６２，６３，７２，７３）の各出力信号から重心位置を求めることで得られるＸ方向重心位置信号（Ｐｘ）と、前記最大チャネル（５１，６１，７１）および前記Ｙ方向周囲チャネル（５４，５６，６４，６６，７４，７６）の各出力信号から重心位置を求めることで得られるＹ方向重心位置信号（Ｐｙ）とを有する前記重心位置信号（Ｐｘ，Ｐｙ）を演算して記憶する前記中性子入射位置演算記憶手段（Ｃ１２）。
【００５４】
（本発明の形態１０の作用）
前記構成要件（Ａ019）を備えた本発明の形態１０では、前記中性子入射位置演算記憶手段（Ｃ１２）は、前記接続チャネル信号と前記隣接チャネル信号とによって特定した前記最大チャネル（５１，６１，７１）および前記周囲チャネル（５２，５３，５４，５６，６２，６３，６４，６６，７２，７３，７４，７６）から前記中性子入射位置信号である重心位置信号（Ｐｘ，Ｐｙ）を演算して記憶する。また、前記中性子入射位置演算記憶手段（Ｃ１２）は、前記最大チャネル（５１，６１，７１）を中心にＸ方向および−Ｘ方向に隣接する周囲チャネルをＸ方向周囲チャネル（５２，５３，６２，６３，７２，７３）とし、前記最大チャネルを中心にＹ方向および−Ｙ方向に隣接する周囲チャネルをＹ方向周囲チャネル（５４，５６，６４，６６，７４，７６）とし、前記最大チャネル（５１，６１，７１）および前記Ｘ方向周囲チャネル（５２，５３，６２，６３，７２，７３）の各出力信号から重心位置を求めることで得られるＸ方向重心位置信号（Ｐｘ）と、前記最大チャネル（５１，６１，７１）および前記Ｙ方向周囲チャネル（５４，５６，６４，６６，７４，７６）の各出力信号から重心位置を求めることで得られるＹ方向重心位置信号（Ｐｙ）とを有する前記重心位置信号（Ｐｘ，Ｐｙ）を演算して記憶する。
【００５５】
したがって、本発明の形態１０の中性子入射位置検出装置（Ｕ）では、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）は、図２４Ａおよび図２４Ｂに示す前記重心位置の演算処理によって中性子入射位置演算記憶処理をそれぞれ実行することができる。また、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）は、前記隣接チャネル信号を受信して記憶するため、前記最大チャネル（５１，６１，７１）の位置が前記周囲チャネル（５２，５３，５４，５６，６２，６３，６４，６６，７２，７３，７４，７６）が全て揃わない位置であった場合でも、補完して精度の高い前記中性子入射位置を演算して記憶することができる。したがって、本発明の形態１０の中性子入射位置検出装置（Ｕ）は、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）における中性子入射位置の演算結果の精度を高くすることができる。
【００５６】
（本発明の形態１１）
本発明の形態１１の中性子入射位置検出装置（Ｕ）は、本発明および本発明の形態１ないし１０のいずれかにおいて次の構成要件（Ａ020），（Ａ021）を備えたことを特徴とする。
（Ａ020）前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）と接続された表示制御装置（Ｕ３ａ）および前記表示制御装置（Ｕ３ａ）に接続された表示器（Ｕ３ｂ）を有する中性子入射位置表示装置（Ｕ３）、
（Ａ021）前記中性子入射面（１）と前記中性子入射面上の中性子の入射位置とを前記表示器（Ｕ３ｂ）に表示する前記表示制御装置（Ｕ３ａ）。
【００５７】
（本発明の形態１１の作用）
前記構成要件（Ａ020），（Ａ021）を備えた本発明の形態１１では、中性子入射位置表示装置（Ｕ３）は、表示制御装置（Ｕ３ａ）および前記表示制御装置（Ｕ３ａ）に接続された表示器（Ｕ３ｂ）を有し、前記中性子入射位置表示装置（Ｕ３）の表示制御装置（Ｕ３ａ）は、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）と接続されている。
また、前記表示制御装置（Ｕ３ａ）は、前記中性子入射面（１）と前記中性子入射面上の中性子の入射位置とを前記表示器（Ｕ３ｂ）に表示する。
したがって、本発明の形態１１の中性子入射位置検出装置（Ｕ）は、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の前記中性子入射位置演算記憶処理の演算結果を中性子入射位置表示装置（Ｕ３）の表示制御装置（Ｕ３ａ）で制御して、前記中性子入射面（１）と前記中性子入射面上の中性子の入射位置とを前記表示器（Ｕ３ｂ）に表示することができる。
【００５８】
（本発明の形態１２）
本発明の形態１２の中性子入射位置検出装置（Ｕ）は、本発明および本発明の形態１ないし１１のいずれかにおいて次の構成要件（Ａ022）を備えたことを特徴とする。
（Ａ022）前記複数の各接続チャネル信号伝送路（４ａ，４ｂ）を形成する複数の各接続チャネル信号伝送ケーブル（４ａ，４ｂ）。
【００５９】
（本発明の形態１２の作用）
前記構成要件（Ａ022）を備えた本発明の形態１２では、複数の各接続チャネル信号伝送ケーブル（４ａ，４ｂ）は、前記複数の各接続チャネル信号伝送路（４ａ，４ｂ）を形成する。
【００６０】
（本発明の形態１３）
本発明の形態１３の中性子入射位置検出装置（Ｕ）は、本発明および本発明の形態１ないし１２のいずれかにおいて次の構成要件（Ａ023）を備えたことを特徴とする。
（Ａ023）前記隣接チャネル信号伝送路（６）を形成する隣接チャネル信号伝送ケーブル（６）。
【００６１】
（本発明の形態１３の作用）
前記構成要件（Ａ023）を備えた本発明の形態１３では、隣接チャネル信号伝送ケーブル（６）は、前記隣接チャネル信号伝送路（６）を形成する。
【００６２】
（本発明の形態１４）
本発明の形態１４の中性子入射位置検出装置（Ｕ）は、本発明の形態１ないし１３において次の構成要件（Ａ024），（Ａ025）を備えたことを特徴とする。
（Ａ024）前記複数の各ラストダイノード信号伝送路（４ａ，４ｂ）を形成する複数の各ラストダイノード信号伝送ケーブル（４ａ，４ｂ）、
（Ａ025）前記記憶送信指示信号伝送路（６）を形成する記憶送信指示信号伝送伝送ケーブル（６）。
【００６３】
（本発明の形態１４の作用）
前記構成要件（Ａ024），（Ａ025）を備えた本発明の形態１４では、複数の各ラストダイノード信号伝送ケーブル（４ａ，４ｂ）は、前記複数の各ラストダイノード信号伝送路（４ａ，４ｂ）を形成する。
記憶送信指示信号伝送伝送ケーブル（６）は、前記記憶送信指示信号伝送路（６）を形成する。
【００６４】
（本発明の形態１５）
本発明の形態１５の中性子入射位置検出装置（Ｕ）は、本発明の形態３ないし１４において次の構成要件（Ａ026）を備えたことを特徴とする。
（Ａ026）前記隣接チャネル信号伝送用クロック伝送路（６）を形成する隣接チャネル信号伝送用クロック伝送ケーブル（６）。
【００６５】
（本発明の形態１５の作用）
前記構成要件（Ａ026）を備えた本発明の形態１５では、隣接チャネル信号伝送用クロック伝送ケーブル（６）は、前記隣接チャネル信号伝送用クロック伝送路（６）を形成する。
【００６６】
（本発明の形態１６）
本発明の形態１６の中性子入射位置検出装置（Ｕ）は、本発明および本発明の形態１ないし１５において次の構成要件（Ａ041）を備えたことを特徴とする。
（Ａ027）複数の前記中性子シンチレータ（Ｓ）を有する前記中性子入射位置検出器（Ｕ１）。
【００６７】
（本発明の形態１６の作用）
前記構成要件（Ａ027）を備えた本発明の形態１６では、前記中性子入射位置検出器（Ｕ１）は、複数の前記中性子シンチレータ（Ｓ）を有する。
したがって、前記中性子入射位置検出器（Ｕ１）を拡張する時に、必ずしも１つの前記中性子シンチレータを使用する必要がない。したがって、本発明の形態１０の中性子入射位置検出装置（Ｕ）は、前記中性子入射位置検出器（Ｕ１）を容易に拡張することができる。
【００６８】
（本発明の形態１７）
本発明の形態１６の中性子入射位置検出装置（Ｕ）は、本発明および本発明の形態１ないし１６において次の構成要件（Ａ028）を備えたことを特徴とする。
（Ａ028）前記平板状の中性子入射面（１）に入射する中性子を発生する中性子発生器（Ｕ４）。
【００６９】
（本発明の形態１７の作用）
前記構成要件（Ａ028）を備えた本発明の形態１７では、中性子発生器（Ｕ４）は、前記平板状の中性子入射面（１）に入射する中性子を発生する。
【発明の効果】
【００７０】
前述の本発明は、下記の効果（Ｅ01）〜（Ｅ05）を奏する。
（Ｅ01）複数のフラットパネル型マルチアノード光電子増倍管をＸＹ平面内に複数連結して配置した場合に（複数密着状態で配置した場合に）、処理速度の高いコンピュータを使用しなくても、中性子入射位置を高精度で演算し中性子入射時刻と共に記憶できるようにすることができる。
（Ｅ02）ＸＹ平面内に複数密着状態で配置したフラットパネル型マルチアノード光電子増倍管にそれぞれ接続された中性子入射位置演算記憶回路基板であって前記密着状態で配置したフラットパネル型マルチアノード光電子増倍管に接続された前記中性子入射位置演算記憶回路基板同士を接続し、接続された前記中性子入射位置演算記憶回路基板間で中性子入射位置および入射時刻を演算するためのデータを伝送することにより、前記中性子入射位置演算記憶回路基板ごとに中性子入射位置を高精度で演算して中性子入射時刻と共に記憶できるようにすることができる。
（Ｅ03）複数のフラットパネル型マルチアノード光電子増倍管をＸＹ平面内で連結した状態で配置して、高位置分解能および高い検出効率を維持しつつ、検出領域を自由に変更できる中性子位置検出装置を構築することができる。
（Ｅ04）フラットパネル型マルチアノード光電子増倍管に接続された中性子入射位置演算記憶回路基板の台数が多くなった場合にも、中性子が入射した位置を高速で演算して記憶することができる実用的な中性子位置検出装置を低コストで構築することができる。
（Ｅ05）中性子入射位置検出器の台数を多くするほど、同時に入射した複数の中性子を検出する可能性を高くすることができる。
【発明を実施するための最良の形態】
【００７１】
次に図面を参照しながら、本発明の実施の形態の具体例（実施例）を説明するが、本発明は以下の実施例に限定されるものではない。
なお、以後の説明の理解を容易にするために、図面において、前後方向をＸ軸方向、左右方向をＹ軸方向、上下方向をＺ軸方向とし、矢印Ｘ，−Ｘ，Ｙ，−Ｙ，Ｚ，−Ｚで示す方向または示す側をそれぞれ、前方、後方、右方、左方、上方、下方、または、前側、後側、右側、左側、上側、下側とする。
また、図中、「○」の中に「・」が記載されたものは紙面の裏から表に向かう矢印を意味し、「○」の中に「×」が記載されたものは紙面の表から裏に向かう矢印を意味するものとする。
なお、以下の図面を使用した説明において、理解の容易のために説明に必要な部材以外の図示は適宜省略されている。
【実施例１】
【００７２】
図１は本発明の実施例１の中性子入射位置検出装置の全体説明図である。
図１において、中性子入射位置検出装置Ｕは、中性子検出器Ｕ１（中性子入射位置検出器）と、前記中性子検出器Ｕ１に接続された中性子入射位置演算記憶装置Ｕ２と、前記中性子入射位置演算記憶装置Ｕ２に接続された中性子入射位置表示用の制御コンピュータＵ３（中性子入射位置表示装置）および中性子発生器Ｕ４とを有している。
【００７３】
前記中性子検出器Ｕ１は、リチウムを含む硫化亜鉛（ZnS/6Li）によって形成された０．２５ｍｍ厚の平板状の中性子シンチレータＳと、前記中性子シンチレータの後方に配置された平板状のアクリルガラスＬＤと、前記アクリルガラスＬＤの後方に左右に並んだ状態で互いに密着して配置された６４ｃｈフラットパネル型マルチアノード光電子増倍管である左側増倍管Ｐ１（一方のフラットパネル型マルチアノード光電子増倍管）と右側増倍管Ｐ２（他方のフラットパネル型マルチアノード光電子増倍管）とを有している。
前記中性子シンチレータＳの前面には、中性子入射面１が形成されている。また、前記左側増倍管Ｐ１および前記右側増倍管Ｐ２の上面には、それぞれが６４個のチャネルを有しており、前記左側増倍管Ｐ１および前記右側増倍管Ｐ２の各６４個のチャネルをあわせた合計１２８個のチャネルによって光電子検出領域２が形成されている。
【００７４】
前記中性子入射位置演算記憶装置Ｕ２は、FA64モジュール（中性子入射位置演算記憶回路基板）である左側演算記憶回路基板Ｆ１（一方の中性子入射位置演算記憶回路基板）および右側演算記憶回路基板Ｆ２（他方の中性子入射位置演算記憶回路基板）とを有している。前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、収容フレーム（ＶＭＥ電源クレート）ＦＬに収容されている。前記基板収容フレームＦＬは、ＶＭＥコントローラＦＣを有している。また、前記基板収容フレームＦＬは、最大で２０枚の前記FA64モジュールを収容するスロットを有しており、前記ＶＭＥコントローラＦＣによって収容された前記FA64モジュールの電源等を管理する。
前記制御コンピュータＵ３は、前記制御コンピュータＵ３本体としての表示制御装置Ｕ３ａおよび前記表示制御装置Ｕ３ａに接続されたディスプレイ（表示器）Ｕ３ｂを有している。前記表示制御装置Ｕ３ａは、ＵＳＢケーブル３によって前記基板収容フレームＦＬと接続されている。また、前記中性子発生器Ｕ４は、中性子発生信号伝送用ケーブル５によって前記基板収容フレームＦＬと接続されている。よって、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、前記基板収容フレームＦＬの前記ＶＭＥコントローラＦＣを経由して前記制御コンピュータＵ３および前記中性子発生器Ｕ４に接続されている。
【００７５】
図２は２枚のFA64モジュールの接続を説明する拡大図である。
なお、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２において、前記左側演算記憶回路基板Ｆ１の構成要素に対応する前記右側演算記憶回路基板Ｆ２の構成要素には同一の符号を付して、以降については、その詳細な説明を省略する。
図２において、前記左側演算記憶回路基板Ｆ１は、前記左側演算記憶回路基板Ｆ１本体としてのＶＭＥバス規格のFA-VME基板Ｖを有している。前記FA-VME基板Ｖの右面には、１６個の信号の同時処理が可能なアナログデジタル変換回路を有するアナログデジタル変換器である第1層上側ＡＤ変換基板Ａ１ａと第１層下側ＡＤ変換基板Ａ１ｂとが上下方向（Ｚ軸方向）に並んで積載されている。前記第1層上側ＡＤ変換基板Ａ１ａおよび前記第１層下側ＡＤ変換基板Ａ１ｂの右面には、それぞれ第２層上側ＡＤ変換基板Ａ２ａおよび第２層下側ＡＤ変換基板Ａ２ｂが上下方向（Ｚ軸方向）に並んで積載されている。前記第２層上側ＡＤ変換基板Ａ２ａおよび前記第２層下側ＡＤ変換基板Ａ２ｂの右面には、それぞれ３３個の信号の同時処理が可能なチャージアンプ（電荷型アンプ）としての機能を有する上側ＦＡＭＰ３３基板Ｃａおよび下側ＦＡＭＰ３３基板Ｃｂが上下方向（Ｚ軸方向）に並んで積載されている。
【００７６】
また、前記FA-VME基板Ｖの後部には、前方向接続用ケーブル挿入口ＣＮ１と、後方向接続用ケーブル挿入口ＣＮ２と、左方向接続用ケーブル挿入口ＣＮ３と、右方向接続用ケーブル挿入口ＣＮ４とが配置されている。
前記第1層上側ＡＤ変換基板Ａ１ａ、前記第１層下側ＡＤ変換基板Ａ１ｂ、前記第２層上側ＡＤ変換基板Ａ２ａおよび第２層下側ＡＤ変換基板Ａ２ｂによってＡＤ変換基板Ａ（Ａ１ａ＋Ａ１ｂ＋Ａ２ａ＋Ａ２ｂ）が構成されている。
【００７７】
図３は実施例１の中性子入射位置検出装置のブロック線図であり、２枚のFA64モジュールの構成の説明図である。
図３において、前記左側演算記憶回路基板Ｆ１の前記FA-VME基板Ｖは、中性子入射位置演算記憶処理用のコントローラＣと、メモリ容量が６４ＭバイトのメモリＭ（中性子入射位置記憶用メモリ）と、ＡＤ変換回路素子Ａ３とを有している。前記コントローラＣは、全体の制御処理を行うメインFPGA（Field Programable Gate Array）１１と、前記中性子入射位置演算記憶処理を行う上側FPGA１２ａと下側FPGA１２ｂとを有している。
【００７８】
前記上側FPGA１２ａは、前記第1層上側ＡＤ変換基板Ａ１ａおよび前記第２層上側ＡＤ変換基板Ａ２ａと接続されており、前記下側FPGA１２ｂは、前記第1層下側ＡＤ変換基板Ａ１ｂおよび前記第２層下側ＡＤ変換基板Ａ２ｂと接続されている。また、前記ＡＤ変換回路素子Ａ３は、前記上側ＦＡＭＰ３３基板Ｃａと接続されている。
また、前記上側ＦＡＭＰ３３基板Ｃａは、前記第1層上側ＡＤ変換基板Ａ１ａおよび前記第２層上側ＡＤ変換基板Ａ２ａと接続されており、前記下側ＦＡＭＰ３３基板Ｃｂは、前記第1層下側ＡＤ変換基板Ａ１ｂおよび前記第２層下側ＡＤ変換基板Ａ２ｂと接続されている。
【００７９】
図１および図２において、前記上側ＦＡＭＰ３３基板Ｃａおよび前記下側ＦＡＭＰ３３基板Ｃｂには、上側接続用ケーブル４ａおよび下側接続用ケーブル４ｂ（接続チャネル信号伝送路、ラストダイノード信号伝送路、接続チャネル信号伝送ケーブル、ラストダイノード信号伝送ケーブル）が接続されており、前記上側接続用ケーブル４ａおよび前記下側接続用ケーブル４ｂは前記左側増倍管Ｐ１に接続されている。したがって、前記左側増倍管Ｐ１と前記左側演算記憶回路基板Ｆ１とは互いに接続されている（同様に、前記右側増倍管Ｐ２と前記右側演算記憶回路基板Ｆ２とは互いに接続されている）。
【００８０】
また、図２において、前記左側演算記憶回路基板Ｆ１の右方向接続用ケーブル挿入口ＣＮ４と前記右側演算記憶回路基板Ｆ２の左方向接続用ケーブル挿入口ＣＮ３とは隣接基板間接続用ケーブル６（隣接チャネル信号伝送路、隣接チャネル信号送信路、隣接チャネル信号受信路、記憶送信指示信号伝送路、記憶送信指示信号送信路、記憶送信指示信号受信路、隣接チャネル信号伝送用クロック伝送路、隣接チャネル信号伝送用クロック送信路、隣接チャネル信号伝送用クロック受信路、隣接チャネル信号伝送ケーブル、記憶送信指示信号伝送伝送ケーブル、隣接チャネル信号伝送用クロック伝送ケーブル）によって接続されている。したがって、前記左側演算記憶回路基板Ｆ１と前記右側演算記憶回路基板Ｆ２とは互いに接続されている。
【００８１】
図１〜図３において、前記左側増倍管Ｐ１から出力される（送信される）の各チャネルの電流積分値である全６４個の接続チャネル信号および全６４チャネルの総和の電流積分値であるラストダイノード信号は、前記上側接続用ケーブル４ａおよび前記下側接続用ケーブル４ｂによって並列に送信される。すなわち、前記上側接続用ケーブル４ａおよび下側接続用ケーブル４ｂはそれぞれ少なくとも３３本の信号伝送路を有しており、前記左側増倍管Ｐ１は、図示しない上側ケーブル用接続孔および下側ケーブル用接続孔のピン配置で全６５個の信号を分割することにより、前記上側接続用ケーブル４ａにはラストダイノード信号を含む全３３個の出力信号を並列に送信し、前記下側接続用ケーブル４ａには全３２個の出力信号を並列に送信する。
【００８２】
また、前記左側演算記憶回路基板Ｆ１に受信された前記全６４個の接続チャネル信号および前記ラストダイノード信号についても、前記上側ＦＡＭＰ３３基板Ｃａおよび前記下側ＦＡＭＰ３３基板Ｃｂは、前記ＡＤ変換基板Ａ（Ａ１ａ＋Ａ１ｂ＋Ａ２ａ＋Ａ２ｂ）の各基板を識別して各信号を振り分けており、本体の前記FA-VME基板Ｖと各基板の接続路ついても、前記ＡＤ変換基板Ａとの接続路にはＶＭＥバス規格を用いて、各信号の経路は前記コントローラＣの前記上側FPGA１２ａおよび前記下側FPGA１２ｂがそれぞれ内臓している経路セレクタによって決められている。
したがって、前記左側増倍管Ｐ１から前記左側演算記憶回路基板Ｆ１の前記コントローラＣまで、全６５個の各信号の経路は、全６５本の信号伝送路によって全て予め設定されているため、前記コントローラＣは、全６５個の出力信号をそれぞれを並列に処理することができる。
【００８３】
図４はラストダイノード信号のピーク値およびペデスタルの検出方法の説明図として、横軸に読み出しを開始してからの時間をとり、縦軸に電圧値を取ったグラフであり、図４Ａはラストダイノード信号のピーク値の検出結果の説明図であり、図４Ｂはラストダイノード信号用の第１レジスタに記録された最小値の検出結果の説明図であり、図４Ｃはラストダイノード信号用の第２レジスタに記録された最小値の検出結果の説明図である。
図５はラストダイノード信号のピーク値およびペデスタルの検出方法の説明図として、横軸に読み出しを開始してからの時間をとり、縦軸に電圧値を取ったグラフであり、図５Ａはラストダイノード信号のペデスタルの検出結果の説明図であり、図５Ｂはラストダイノード信号の値である最大値とペデスタルの差分値の説明図である。
【００８４】
実施例１の前記中性子入射位置検出装置Ｕにおいて、図４Ａの様な特徴を有する前記ラストダイノード信号および前記接続チャネル信号を送信する（出力する）のは、特に記載がない限り、前記左側増倍管Ｐ１のみの場合を説明する。なお、実施例１の前記中性子入射位置検出装置Ｕでは、図４Ａの様な特徴を有する前記ラストダイノード信号が前記左側増倍管Ｐ１および前記右側増倍管Ｐ２の両方で同時に送信される場合もあるが、その場合の詳細な説明は省略する。
【００８５】
図４Ａにおいて、前記中性子検出器Ｕ１が中性子の入射を検出した時に、前記左側増倍管Ｐ１が出力するラストダイノード信号は、３マイクロ秒程度のパルス幅で山型のパルス波２１，２２を含む電流積分値のアナログ信号である。
図３において、前記ラストダイノード信号は、前記上側ＦＡＭＰ３３基板Ｃａで受信されて出力調節された後、電圧値（すなわち、前記電流積分値に比例した値）として前記FA-VME基板Ｖに設けたＡＤ変換回路素子Ａ３に送信される。
【００８６】
前記ＡＤ変換回路素子Ａ３は、前記ラストダイノード信号を含む前記上側ＦＡＭＰ３３基板Ｃａからの入力信号を電源投入時から常時アナログデジタル変換しており、前記入力信号は、サンプリング周波数３２ＭＨｚ、データ長１４ビットでサンプリングされて順次読み出されている。すなわち、前記ＡＤ変換回路素子Ａ３は、１マイクロ秒間に３２回の頻度で前記入力信号の電圧値を１４ビットのサンプリング値としてアナログデジタル変換し続けている。
図４Ａにおいて、前記パルス波２１，２２を含むラストダイノード信号を前記ＡＤ変換回路素子Ａ３が受信した時に、前記ＡＤ変換回路素子Ａ３では、前記コントローラＣのメインFPGA１１は、前記サンプリング値がその前後に読み出したサンプリング値よりも大きい値であるピーク値を検出し、ラストダイノード信号用の第３レジスタＶＬR3に記憶する（詳細は後述の図２０のフローチャート参照）。
したがって、前記ＡＤ変換回路素子Ａ３が読み出したサンプリング値から得られる前記パルス波２１，２２の第１頂点２３ａと、第２頂点２３ｂと、第３頂点２３ｃとが前記ピーク値となる可能性がある。
【００８７】
図４Ｂ，図４Ｃおよび図５Ａにおいて、前記ＡＤ変換回路素子Ａ３で前記コントローラＣのメインFPGA１１が前記上側ＦＡＭＰ３３基板Ｃａから読み出した前記ラストダイノード信号のサンプリング値から前記パルス波２１，２２を受信していないときの電圧値であるペデスタルを検出して記憶する時に、前記メインFPGA１１は、読み出し開始から２マイクロ秒間隔で順次検出した最小値を記憶して第１レジスタＶＬR1（ラストダイノード信号用第１記憶媒体）に記憶し且つ２マイクロ秒が経過した時点ごとに前記第１レジスタＶＬR1に記憶した値をリセットする処理と、前記読み出し開始から順次検出した最小値を第２レジスタＶＬR2（ラストダイノード信号用第２記憶媒体）に記憶して、１マイクロ秒経過した時点で前記第２レジスタＶＬR2に記憶した値を一旦リセットした後、２マイクロ秒間隔で順次検出した最小値を前記第２レジスタＶＬR2に記憶し且つ２マイクロ秒が経過した時点ごとに前記第２レジスタＶＬR2に記憶した値をリセットする処理とを並列に実行して、読み出しタイミングごとに前記第１レジスタＶＬR1に記憶した値と、前記第２レジスタＶＬR2に記憶した値とを比較して、小さい値を前記ペデスタルとして採用している（詳細は後述の図１９および図２０のフローチャート参照）。
【００８８】
したがって、前記パルス波２１，２２を含むラストダイノード信号を前記ＡＤ変換回路素子Ａ３が受信した時に、読み出し開始から前記第１レジスタＶＬR1に記憶した値は、２点鎖線で示す値２４ａ，２４ｂ，２４ｃが設定される（図４Ｂ参照）。また、読み出し開始から前記第２レジスタＶＬR2に記憶した値は、１点鎖線で示す値２４ｄ，２４ｅ，２４ｆ，２４ｇ，２４ｈが設定される（図４Ｃ参照）。
この結果、前記ペデスタルとして検出される値は、前記２点鎖線で示す値２４ａおよび前記１点鎖線で示す値２４ｆ，２４ｇ，２４ｈとなる（図５Ａの太い実線参照）。
【００８９】
また、図４Ａおよび図５Ｂにおいて、前記ピーク値を検出した時に、前記ピーク値と前記ペデスタルとの差分値を前記ピーク値を検出した時に、前記ピーク値と前記ペデスタルとの差分値を演算した結果をラストダイノード信号用の第４レジスタＶＬR4に記憶する。
前記差分値が予め設定された閾値ＳＫよりも大きい場合、前記差分値を前記コントローラＣの前記メインFPGA１１に送信し、３マイクロ秒間経過した後で、前記第３レジスタＶＬR3に記憶した値をリセットする。前記差分値が前記閾値ＳＫよりも小さい場合、３マイクロ秒間経過するのを待たずに次のピーク値を検出する処理を行う（詳細は後述の図２０のフローチャート参照）。
【００９０】
図５Ｂにおいて、前記ピーク値が前記第１頂点２３ａ、前記第２頂点２３ｂ、前記第３頂点２３ｃであった場合、前記差分値は、それぞれ第１差分値２５ａ，第２差分値２５ｂ，第３差分値２５ｃとなる。ここで、前記差分値のうち、最小の値となる前記第３差分値２５ｃが前記閾値ＳＫを超えるラストダイノード信号の値として検出される時には、前記第１最小値２５ａが前記閾値ＳＫを超えるラストダイノード信号の値として検出され且つ３マイクロ秒間は前記ピーク値の検出処理を実行しないため、前記第２最小値２５ｂが前記閾値ＳＫを超えるラストダイノード信号の値として検出されないことになる（図４Ａ参照）。また、逆に、前記第２差分値２５ｂが前記閾値ＳＫを超えるラストダイノード信号の値として検出される時には、前記第３差分値２５ｃより大きい前記第１差分値２５ａが前記閾値ＳＫを超えないため、前記第３差分値２５ｃが前記閾値ＳＫを超えるラストダイノード信号の値として検出されないことになる。
【００９１】
図６は接続チャネル信号の最大値およびペデスタルの検出方法の説明図として、横軸に読み出しを開始してからの時間をとり、縦軸に電圧値を取ったグラフであり、図６Ａは接続チャネル信号の説明図であり、図６Ｂは接続チャネル信号の最大値の検出結果の説明図である。
図７は接続チャネル信号の最大値およびペデスタルの検出方法の説明図として、横軸に読み出しを開始してからの時間をとり、縦軸に電圧値を取ったグラフであり、図７Ａは接続チャネル信号のペデスタルの検出結果の説明図であり、図７Ｂは接続チャネル信号の値である最大値とペデスタルの差分値の説明図である。
【００９２】
図６Ａにおいて、前記中性子検出器Ｕ１が中性子の入射を検出した時に、前記左側増倍管Ｐ１が出力する全６４個の接続チャネル信号のうち、光電子を検出した各チャネルがそれぞれ出力する（送信する）前記接続チャネル信号は、３マイクロ秒程度のパルス幅で山型のパルス波２１′，２２′を含む電流積分値のアナログ信号である（すなわち、前記光電子を検出した各チャネル以外が出力する前記接続チャネル信号は、前記パルス波２１′，２２′を含まない）。
図３において、前記左側増倍管Ｐ１および前記右側増倍管Ｐ２がそれぞれ出力する全６４個の前記接続チャネル信号は、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２の前記上側ＦＡＭＰ３３基板Ｃａまたは前記下側ＦＡＭＰ３３基板Ｃｂにそれぞれ受信されて出力調節された後、電圧値として前記ＡＤ変換基板Ａ（Ａ１ａ＋Ａ１ｂ＋Ａ２ａ＋Ａ２ｂ）のいずれかにそれぞれ送信される。
【００９３】
前記ＡＤ変換基板Ａ（Ａ１ａ＋Ａ１ｂ＋Ａ２ａ＋Ａ２ｂ）は、受信した前記接続チャネル信号を含む前記上側ＦＡＭＰ３３基板Ｃａおよび前記下側ＦＡＭＰ３３基板Ｃｂからの全６４個の入力信号を同時に電源投入時から常時アナログデジタル変換しており、前記入力信号は、サンプリング周波数１６ＭＨｚ、データ長１２ビットでサンプリングされて順次読み出される。すなわち、前記ＡＤ変換基板Ａは、１マイクロ秒間に１６回の頻度で全６４個の前記入力信号の電圧値をそれぞれ１２ビットのサンプリング値としてアナログデジタル変換し続けている。
図６Ｂにおいて、前記ＡＤ変換基板Ａが前記上側ＦＡＭＰ３３基板Ｃａおよび前記下側ＦＡＭＰ３３基板Ｃｂから読み出した前記接続チャネル信号のサンプリング値から最大値を検出して記憶する時に、前記ＡＤ変換基板Ａは、読み出し開始から順次検出した最大値を第３レジスタＶＲ３に記憶し、同じ最大値を保持したまま１マイクロ秒間経過すると、前記第３レジスタＶＲ３に記憶した値をリセットする処理を繰り返している（詳細は後述の図２２のフローチャート参照）。
したがって、前記パルス波２１′，２２′を含む前記接続チャネル信号を前記ＡＤ変換基板Ａが受信した時に、読み出し開始から前記第３レジスタＶＲ３に記憶した値は、太い実線で示す値２６ａ，２６ｂ，２６ｃ，２６ｄが設定される。
【００９４】
図７Ａにおいて、前記ＡＤ変換基板Ａが前記接続チャネル信号のサンプリング値から前記ペデスタルを検出して記憶する時に、前記ＡＤ変換基板Ａにおいて、前記コントローラＣのメインFPGA１１は、前記ラストダイノード信号の前記ペデスタルを検出する処理（図４Ｂ，図４Ｃおよび図５Ａ参照）のときと同様の処理を行う。すなわち、読み出し開始から２マイクロ秒間隔で順次検出した最小値を記憶して第１レジスタＶＲ１（接続チャネル信号用第１記憶媒体）に記憶し且つ２マイクロ秒が経過した時点ごとに前記第１レジスタＶＲ１に記憶した値をリセットする処理と、前記読み出し開始から順次検出した最小値を第２レジスタＶＲ２（接続チャネル信号用第２記憶媒体）に記憶して、１マイクロ秒経過した時点で前記第２レジスタＶＲ２に記憶した値を一旦リセットした後、２マイクロ秒間隔で順次検出した最小値を前記第２レジスタＶＲ２に記憶し且つ２マイクロ秒が経過した時点ごとに前記第２レジスタＶＲ２に記憶した値をリセットする処理とを並列に実行して、読み出しタイミングごとに前記第１レジスタＶＲ１に記憶した値と、前記第２レジスタＶＲ２に記憶した値とを比較して、小さい値を前記ペデスタルとして採用している（詳細は後述の図２１および図２２のフローチャート参照）。
【００９５】
したがって、前記パルス波２１，２２を含む接続チャネル信号を前記ＡＤ変換基板Ａが受信した時に、読み出し開始から前記第１レジスタＶＲ１に記憶した値は、２点鎖線で示す値２４ａ′，２４ｂ′，２４ｃ′が設定される。また、読み出し開始から前記第２レジスタＶＲ２に記憶した値は、１点鎖線で示す値２４ｄ′，２４ｅ′，２４ｆ′，２４ｇ′，２４ｈ′（２４ｄ′については図示せず）が設定される。
この結果、前記ペデスタルとして検出される値は、前記２点鎖線で示す値２４ａ′および前記１点鎖線で示す値２４ｆ′，２４ｇ′，２４ｈ′となる（図５Ａの太い実線参照）。
【００９６】
また、図７Ｂにおいて、前記ＡＤ変換基板Ａ（Ａ１ａ＋Ａ１ｂ＋Ａ２ａ＋Ａ２ｂ）は、前記コントローラＣに送信する前記接続チャネル信号の値として、前記最大値と前記ペデスタルとの差分値を演算した結果を接続チャネル信号用の第４レジスタＶＬR4に記憶する（詳細は後述の図２２のフローチャート参照）。
したがって、前記第４レジスタＶＬR4に記憶する前記差分値は、例えば、第１差分値２７ａ、第２差分値２７ｂなどが設定される。なお、前記差分値は、前記コントローラＣが送信を要求する（受信する）タイミングによって異なるため、前記コントローラＣが要求するタイミングに応じた前記第１差分値２７ａおよび前記第２差分値２７ｂが送信される。
【００９７】
図８はラストダイノード信号を検出した中性子入射位置演算記憶回路基板が出力するＬＳＹＮＣ信号と前記ラストダイノード信号との相関関係の説明図である。
図９は中性子入射位置演算記憶回路基板が接続チャネル信号を各ＡＤ変換基板から読み出してコントローラのレジスタに記憶するときの処理の説明図である。
図１０は非同期で動作する左側演算記憶回路基板（互いに接続された一方の中性子入射位置演算記憶回路基板）と右側演算記憶回路基板（他方の中性子入射位置演算記憶回路基板）における基本クロックと隣接チャネル信号伝送用クロックとの関係を示す図であり、左側演算記憶回路基板が右側演算記憶回路基板から隣接チャネル信号を受信して記憶する処理の説明図である。
【００９８】
図８において、前記中性子検出器Ｕ１が中性子の入射を検出した時に、前記左側演算記憶回路基板Ｆ１は、３マイクロ秒程度のパルス幅で山型のラストダイノード信号３１を受信する。
また、前記左側演算記憶回路基板Ｆ１の前記上側FPGA１２ａおよび前記下側FPGA１２ｂが前記右側演算記憶回路基板Ｆ２の前記上側FPGA１２ａおよび前記下側FPGA１２ｂに送信する同期信号としてのＬＳＹＮＣ信号３５（記憶送信指示信号）は、オン・オフの状態を示すデジタル信号であり、通常オフの状態で送信されている。
【００９９】
前記左側演算記憶回路基板Ｆ１の前記ＡＤ変換回路素子Ａ３が受信した前記ラストダイノード信号３１において、前記コントローラＣのメインFPGA１１がピーク値３２（図８参照）を読み出したときに（検出したときに）、前記ピーク値３２とペデスタル３３との差分値が予め設定された閾値ＳＫを超えていれば、前記左側演算記憶回路基板Ｆ１の前記ＡＤ変換回路素子Ａ３は、前記左側演算記憶回路基板Ｆ１の前記メインFPGA１１に前記差分値を送信する。なお、図８における、前記最大値３２および前記ペデスタル３３は、図４Ａ〜図４Ｃおよび図５Ａにおける前記ラストダイノード信号のピーク値およびペデスタルの検出処理で取得した値である。
【０１００】
前記差分値を受信した前記左側演算記憶回路基板Ｆ１のメインFPGA１１は、ラストダイノード信号の値（前記差分値）の発生頻度をラストダイノード信号発生頻度記憶用レジスタＲ１に記憶する。また、前記左側演算記憶回路基板Ｆ１のメインFPGA１１は、前記左側演算記憶回路基板Ｆ１の前記上側FPGA１２ａおよび前記下側FPGA１２ｂに対して、前記中性子入射位置演算記憶処理を開始するよう指示する（図８の矢印３４参照）。
前記左側演算記憶回路基板Ｆ１の前記上側FPGA１２ａおよび前記下側FPGA１２ｂは、それぞれが前記左側演算記憶回路基板Ｆ１の前記メインFPGA１１から指示された時点であるトリガー受信時点３６から１マイクロ秒が経過した時点である同期開始時点３７（図８参照）まで待機した後、前記右側演算記憶回路基板Ｆ２の前記上側FPGA１２ａおよび前記下側FPGA１２ｂに対して、前記同期開始時点３７から１マイクロ秒後の時点である同期中間時点３８を経過して、さらに１マイクロ秒が経過した時点である同期終了時点３９まで前記ＬＳＹＮＣ信号３５をオンの状態にして送信する。したがって、前記左側演算記憶回路基板Ｆ１の前記上側FPGA１２ａおよび前記下側FPGA１２ｂは、前記同期開始時点３７から前記同期終了時点３９までの２マイクロ秒間だけ前記ＬＳＹＮＣ信号３５をオンの状態にして、前記同期終了時点３９から前記ＬＳＹＮＣ信号３５を再びオフの状態にする（詳細は後述の図１３および図１４のフローチャート参照）。
【０１０１】
前記トリガー受信時点３６から前記同期開始時点３７までの１マイクロ秒が経過するまで、前記左側演算記憶回路基板Ｆ１のコントローラＣ（図３参照）は、前記ＡＤ変換基板Ａが前記接続チャネル信号の値を最新の状態に更新するのを促すために待機する（図４Ａおよび図４Ｂ参照）。なお、このとき、前記左側演算記憶回路基板Ｆ１の前記ＡＤ変換基板Ａが前記コントローラＣに送信する全６４個の前記接続チャネル信号の値を最新の状態に更新するのと同時に、前記右側演算記憶回路基板Ｆ２の前記ＡＤ変換基板Ａも全６４個の前記接続チャネル信号の値を最新の状態に更新することになる。
また、前記同期開始時点３７から前記同期中間時点３８までの１マイクロ秒が経過するまでに、前記左側演算記憶回路基板Ｆ１のコントローラＣは、前記左側演算記憶回路基板Ｆ１の前記ＡＤ変換基板Ａから全６４個の接続チャネル信号の値を受信して記憶するのと同時に、前記ＬＳＹＮＣ信号をオンの状態にすることで前記右側演算記憶回路基板Ｆ２のコントローラＣにも前記右側演算記憶回路基板Ｆ２の前記ＡＤ変換基板Ａから全６４個の接続チャネル信号を１マイクロ秒間で受信して記憶することを指示して待機する。
さらに、前記同期中間時点３８から前記同期終了時点３９までの１マイクロ秒が経過するまでに、前記左側演算記憶回路基板Ｆ１のコントローラＣは、前記右側演算記憶回路基板Ｆ２から８個の隣接チャネル信号（前記右側演算記憶回路基板Ｆ２が記憶する全６４個の接続チャネル信号のうち、前記左側演算記憶回路基板Ｆ１と隣接する８個のチャネルの接続チャネル信号）の値を受信して記憶する（詳細は後述の図１３〜図１８のフローチャート参照）。
【０１０２】
前記同期終了時点３９から、前記左側演算記憶回路基板Ｆ１のコントローラＣは、全６４個の接続チャネル信号と８個の隣接チャネル信号との値から中性子入射位置を演算する（詳細は後述の図１８のフローチャート参照）。
なお、本発明の実施例１では、前記同期終了時点３９までは（前記トリガー受信時点３６から３マイクロ秒が経過するまでは）、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２のコントローラＣは、次の中性子が検出されても中性子入射位置を演算しないことになっている。また、前記同期終了時点３９から、前記左側演算記憶回路基板Ｆ１のコントローラＣは、前記中性子入射位置を演算するのと同時に並列で閾値ＳＫを超える次のラストダイノード信号を受信することができる。したがって、本発明の実施例１の中性子入射位置検出装置Ｕの中性子入射位置の演算間隔は最短で３マイクロ秒である。すなわち、中性子入射位置検出装置Ｕの中性子入射位置演算記憶処理を開始してから、次の中性子入射位置演算記憶処理が実行可能となるまでの時間（デッドタイム）は３マイクロ秒である。
【０１０３】
図９において、前記ＡＤ変換基板Ａは、１２ビットの前記各接続チャネル信号の値（すなわち、図６Ｂおよび図７Ａにおける接続チャネル信号の最大値とペデスタルの検出処理によって得られた前記最大値と前記ペデスタルの差分値（図７Ｂの前記第１差分値２７ａおよび前記第２差分値２７ｂを参照）を記憶するレジスタである各接続チャネル信号用の前記第４レジスタＶＲ４を有している。前記第４レジスタＶＲ４に保持された値は、前記各チャネルごとに発生する前記光電子の増倍率の誤差を修正するために、全６４個の各チャネルそれぞれに予め設定された８ビットのＡＤＣ補正係数Ｈを乗算して、前記コントローラＣの１６ビットのバッファＢに保存される（詳細は後述の図１６のフローチャート参照）。なお、実施例１の前記ＡＤＣ補正係数Ｈは前記第４レジスタＶＲ４に保持された値を乗算した結果が前記バッファＢの１６ビットを超えないよう（桁溢れしないよう）予め設定されている。
【０１０４】
前記接続チャネル信号の補正値記憶処理は次のように行う。すなわち、図６の（１）〜（３）において次の処理を行う。
（１）前記コントローラＣの上側FPGA１２ａおよび下側FPGA１２ｂにおいて、前記ＡＤ変換基板Ａの前記第４レジスタＶＲ４の値は、最上位ビットから１ビットずつ読み出す。
（２）前記読み出した１ビットの値が‘１’であれば、前記バッファＢに前記ＡＤＣ補正係数Ｈを加算して、前記バッファＢの値を１ビット左に論理シフトし、前記読み出した１ビットの値が‘０’であれば、前記バッファＢを１ビット左に論理シフトのみ行う。
（３）前記コントローラＣの上側FPGA１２ａおよび下側FPGA１２ｂは、前記（１）および（２）の処理を前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２がそれぞれ有する基本クロック発振回路（Ｃ１５）が発振する基本クロック１回ごとに行い、合計８回繰り返した後で、前記バッファＢの上位８ビットに記憶された値だけを前記接続チャネル信号の値（補正値）として、レジスタＶＣＲにそれぞれ記憶される。
【０１０５】
なお、前記接続チャネル信号の補正値記憶処理は前記ＡＤ変換基板Ａに記憶された全６４個の前記各接続チャネル信号でそれぞれ実施され、前記ＡＤＣ補正係数Ｈは全６４個の前記各接続チャネル信号に対応する値が予め設定されている。また、前記ＡＤ変換基板Ａの前記第４レジスタＶＲ４は、前記接続チャネル信号の最大値とペデスタルとの差分値である１２ビットの値を記憶しており、実施例１のコントローラＣでは、前記１２ビットの値のうち、下位４ビットを切り捨てた上位８ビットのみ受信して記憶している。
【０１０６】
図１０において、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、クロック周波数が３２ＭＨｚの前記基本クロック発振回路Ｃ１５と、前記基本クロック発振回路Ｃ１５と同期し且つクロック周波数を８ＭＨｚまで低くした隣接チャネル信号用クロック発振回路Ｃ１６とをそれぞれ有している。前記左側演算記憶回路基板Ｆ１では、前記基本クロック発振回路（左側基本クロック発振回路）Ｃ１５が左側基本クロック４１を発振し、前記隣接チャネル信号伝送用クロック発振回路（左側隣接チャネル信号伝送用クロック発振回路）Ｃ１６が隣接チャネル信号伝送用クロックである左側隣接チャネル信号伝送用クロック４２を発振している。前記左側演算記憶回路基板Ｆ１は、前記右側演算記憶回路基板Ｆ２に前記左側隣接チャネル信号伝送用クロック４２を常に送信している。
【０１０７】
また、前記右側演算記憶回路基板Ｆ２では、前記基本クロック発振回路（右側基本クロック発振回路）Ｃ１５が右側基本クロック４３（図１０参照）を発振し、隣接チャネル信号伝送用クロック発振回路（右側隣接チャネル信号伝送用クロック発振回路）Ｃ１６が前記隣接チャネル信号伝送用クロックである右側隣接チャネル信号伝送用クロック４４を発振している。前記右側演算記憶回路基板Ｆ２は、前記左側演算記憶回路基板Ｆ１に前記右側隣接チャネル信号伝送用クロック４４を常に送信している。
【０１０８】
実施例１の前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、それぞれが非同期で動作しているため、前記左側基本クロック４１と前記右側基本クロック４３との立上りに時間差４６（図１０参照）が生じることがある。したがって、前記時間差４６がある時に、前記左側基本クロック４１と前記右側基本クロック４３とが共に立ち上がった状態の基本クロック同期タイミング４７と、前記左側隣接チャネル信号伝送用クロック４２と前記右側隣接チャネル信号伝送用クロック４４とが共に立ち上がった状態の隣接チャネル信号伝送用クロック同期タイミング４８（同期が可能な範囲）とが周期的に発生する。
【０１０９】
図８および図１０において、前記同期開始時点３７から前記同期中間時点３８までの１マイクロ秒が経過するまでに（すなわち、１マイクロ秒間で前記隣接チャネル信号伝送用クロックが８回発振したときに）、前記右側演算記憶回路基板Ｆ２のコントローラＣは、前記ＬＳＹＮＣ信号３５をオンの状態を受信し、前記右側演算記憶回路基板Ｆ２の前記ＡＤ変換基板Ａから全６４個の接続チャネル信号の値を受信して記憶する（図８および図９参照）。
よって、前記同期中間時点３８から前記同期終了時点３９までの１マイクロ秒が経過するまでに、前記右側演算記憶回路基板Ｆ２では、８回の前記左側隣接チャネル信号伝送用クロック４２を受信するため、８回の前記隣接チャネル信号伝送用クロック同期時間４８（図１０参照）が発生する。この結果、前記左側演算記憶回路基板Ｆ１は、前記８回の隣接チャネル信号伝送用クロック同期時間４８の間に、前記右側演算記憶回路基板Ｆ２から８個の前記隣接チャネル信号の値を受信することができる。
【０１１０】
すなわち、前記同期中間時点３８から前記同期終了時点３９までの１マイクロ秒が経過するまでに、前記右側演算記憶回路基板Ｆ２は前記左側演算記憶回路基板Ｆ１に対して前記隣接チャネル信号伝送用クロック同期タイミング４８ごとに８個の隣接チャネル信号の値をそれぞれ１ビットずつ送信する。したがって、前記左側演算記憶回路基板Ｆ１は、前記隣接チャネル信号伝送用クロックが８回分の発振間隔で（１マイクロ秒間で）前記右側演算記憶回路基板Ｆ２からそれぞれ８ビットの値である８個の前記隣接チャネル信号を全て受信することができる。
【０１１１】
図２〜図１０において、前記左側演算記憶回路基板Ｆ１は、少なくとも前記ＬＳＹＮＣ信号３５、前記左側隣接チャネル信号伝送用クロック４２および８個の前記隣接チャネル信号の合計１０個の信号を同時に送受信可能でなければならない。また、前記右側演算記憶回路基板Ｆ２も同時に前記ラストダイノード信号３１を受信していたときは、前記左側演算記憶回路基板Ｆ１と同様の動作を、前記左側演算記憶回路基板Ｆ１と同時に実行できなければならない。したがって、前記左側演算記憶回路基板Ｆ１と前記右側演算記憶回路基板Ｆ２とを接続する前記隣接基板間接続用ケーブル６（図２参照）は、少なくとも２０本の信号伝送路を有していなければならない。よって、実施例１の前記隣接基板間接続用ケーブル６は３０本のシールド付き超小型フラットケーブルによって構成されている。
【０１１２】
図１１は中性子入射位置の演算を行うときの左側増倍管および右側増倍管の各チャネルに対する接続チャネル信号の値の位置関係についての説明図であり、図１１Ａは左側増倍管に全１２８チャネルのうち、接続チャネル信号の最大値が検出されたときの図であり、図１１Ｂは全１２８チャネルのうち、接続チャネル信号の最大値が検出されたのが左側増倍管の外周位置にあるチャネルであり且つ右側増倍管と接するチャネルであったときの図であり、図１１Ｃは全１２８チャネルのうち、接続チャネル信号の最大値が検出されたのが右側増倍管の外周位置にあるチャネルであり且つ左側増倍管と接するチャネルであったときの図である。
【０１１３】
前記左側演算記憶回路基板Ｆ１は、前記左側増倍管Ｐ１から出力される全６４個の前記各接続チャネル信号を受信し、前記コントローラＣの前記上側FPGA１２ａおよび前記下側FPGA１２ｂの各レジスタに全６４個の接続チャネル信号の値を記憶するときに、全６４個の各チャネルの位置関係（図１１Ａ〜図１１Ｃに示す位置関係）が把握可能となるように、前記上側FPGA１２ａと前記下側FPGA１２ｂとが互いに受信した前記接続チャネル信号の値を互いに交換して（送受信して）、再配置しながら記憶する。また、前記左側演算記憶回路基板Ｆ１は、全６４個の前記接続チャネル信号を記憶するときに、前記８個の隣接チャネル信号を含む延べ３２個の外周位置にあるチャネルの接続チャネル信号については、前記経路セレクタの割り当てを予め適切に設定して、前記右側演算記憶回路基板Ｆ２が直接読み出し易いように記憶している（また、前記左側演算記憶回路基板Ｆ２についても同様の処理を実行してから記憶している）。例えば、前記上側ＦＰＧＡ１２ａおよび前記上側ＦＰＧＡ１２ｂの制御で全６４個の前記各レジスタＶＣＲのアドレス番号に対する前記経路セレクタの割り当てを予め設定することにより、前記左側演算記憶回路基板Ｆ１は、前記右側演算記憶回路基板Ｆ２（Ｘ軸方向およびＹ軸方向の最大４枚の他方の中性子入射位置演算記憶回路基板のときにも対応可能である）が前記隣接チャネル信号を読み出すための８本の隣接チャネル信号伝送路（前記隣接チャネル信号伝送ケーブル６内の信号伝送路も含む）から読み出す時に、各隣接チャネル信号伝送路（ＶＭＥバス）に対応する各経路セレクタに割り当てられたアドレス番号の前記レジスタＶＣＲに記憶された値を速やかに送信できる。
【０１１４】
前記左側演算記憶回路基板Ｆ１のコントローラＣは、前記同期終了時点３９以降から（図８参照）、中性子入射位置を重心計算により演算する（図２４Ａおよび図２４Ｂ参照）。まず、前記コントローラＣは、全６４個のチャネルのうち、前記接続チャネル信号の値が最大であった最大チャネルを検出する。前記最大チャネルを検出するときに、前記コントローラＣは、全６４個のチャネルを互いが隣接する４個のチャネルごとに１６ブロックに分割する（図１１Ａ〜図１１Ｃの太線枠参照）。前記コントローラＣは、１６個の各ブロックを並列に操作することができるため、前記１６分割した各ブロックについて前記接続チャネル信号の値が最大であった代表チャネルを検出した後で、１６個の前記代表チャネルから前記最大チャネルを検出する。したがって、前記コントローラＣは、前記最大チャネルを効率よく検出することができる（詳細は後述の図１８のフローチャート参照）。
【０１１５】
次に、前記コントローラＣは、前記最大チャネルと、前記最大チャネルのＸ軸方向（前方向および後方向）およびＹ軸方向（右方向および左方向）に隣接するチャネルである４隣チャネル（周囲チャネル）の前記各接続チャネル信号の値が有効であるか（予め設定された許容範囲の値であるか）否かを判定する。また、前記コントローラＣは、前記最大チャネルの前記接続チャネル信号の値が前記４隣チャネルの前記各接続チャネル信号のいずれの値よりも大きいか否かを判定する（詳細は後述の図１８のフローチャート参照）。
【０１１６】
さらに、前記コントローラＣは、前記最大チャネルと前記４隣チャネルの前記各接続チャネル信号の値の合計値が予め設定された閾値Ｚを超えているかどうか確認する。前記最大チャネルと前記４隣チャネルの前記接続チャネルの合計値が閾値Ｚを超えていれば、前記コントローラＣは、前記合計値の発生頻度を接続チャネル信号発生頻度記憶用レジスタＲ２に記憶する。また、前記コントローラＣは、前記重心計算によって前記最大チャネルおよび前記４隣チャネルの前記接続チャネル信号の値から前記中性子入射位置演算記憶処理を実行する。なお、前記中性子入射位置演算記憶処理の演算結果である中性子入射位置は、前記中性子発生器が中性子を発生させたときから計測している演算タイミングＴと共に前記メモリＭに記憶される（詳細は後述の図１７および図１８のフローチャート参照）。
前記最大チャネルと前記４隣チャネルの前記各接続チャネル信号の値が上記の条件を満たさない場合、前記中性子入射位置を演算しない。したがって、前記閾値Ｚは、実際に中性子が入射したときの前記合計値を検出することができる適切な値が予め設定されている。
【０１１７】
図１１Ａにおいて、前記左側演算記憶回路基板Ｆ１では、前記最大チャネル５１と、前記最大チャネル５１に隣接する前記４隣チャネル５２，５３，５４，５６とが検出されている。よって、前記左側演算記憶回路基板Ｆ１は、前記閾値ＳＫを超える前記ラストダイノード信号の値を受信していることになる。
また、前記最大チャネル５１および前記４隣チャネル５２，５３，５４，５６の前記各接続チャネル信号の値が全て有効な値であり、前記最大チャネル信号５１の前記接続チャネル信号の値が前記４隣チャネル５２，５３，５４，５６の前記各接続チャネル信号のいずれの値よりも大きく、前記最大チャネル５１および前記４隣チャネル５２，５３，５４，５６の前記各接続チャネル信号の合計値が前記閾値Ｚを超える場合には、前記中性子入射位置演算記憶処理（重心位置の演算処理）が実行される。
また、図１１Ａにおいて、前記右側演算記憶回路基板Ｆ２では、特に目立った前記接続チャネル信号の値がないため、前記閾値ＳＫを越える前記ラストダイノード信号の値を受信していない。
【０１１８】
図１１Ｂにおいて、前記左側演算記憶回路基板Ｆ１では、前記最大チャネル６１と、前記４隣チャネルのうち、前記最大チャネル６１の前方向（＋Ｘ方向）に隣接する前方向４隣チャネル６２と、前記最大チャネル６１の後方向（−Ｘ方向）に隣接する後方向４隣チャネル６３と、前記最大チャネル６１の左方向（−Ｙ方向）に隣接する左方向４隣チャネル６４とが検出されている。また、前記右側演算記憶回路基板Ｆ２では、前記４隣チャネルのうち、前記最大チャネル６１の右方向（＋Ｙ方向）に隣接する右方向４隣チャネル６６が検出されている。
【０１１９】
前記閾値ＳＫが小さい場合、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２が共に前記閾値ＳＫを超えるラストダイノード信号の値を受信したものとして動作することがある。前記左側演算記憶回路基板Ｆ１は、前記右側演算記憶回路基板Ｆ２から前記右方向４隣チャネル６６の前記接続チャネル信号の値を前記隣接チャネル信号の値として受信するため、前記最大チャネル６１および前記４隣チャネル６２，６３，６４，６６の前記各接続チャネル信号の値が揃うことになる。したがって、前記左側演算記憶回路基板Ｆ１は、前記中性子入射位置演算記憶処理を実行する。一方、前記右側演算記憶回路基板Ｆ２は、前記左側演算記憶回路基板Ｆ１から前記最大チャネル６１の前記接続チャネル信号の値を前記隣接チャネル信号の値として受信するため、前記右側演算記憶回路基板Ｆ２の受信した全６４個のうちの最大チャネルである前記右方向４隣チャネル６６の前記接続チャネル信号の値が前記隣接チャネル信号の値（前記最大チャネル６１の前記接続チャネル信号の値）よりも小さいことになる。したがって、前記右側演算記憶回路基板Ｆ２は、前記中性子入射位置演算記憶処理を実行しない（詳細は後述の図１８のフローチャート参照）。
【０１２０】
図１１Ｃにおいて、前記右側演算記憶回路基板Ｆ２では、前記最大チャネル７１と、前記４隣チャネルのうち、前記最大チャネル７１の前方向（＋Ｘ方向）に隣接する前方向４隣チャネル７２と、前記最大チャネル７１の後方向（−Ｘ方向）に隣接する後方向４隣チャネル７３と、前記最大チャネル７１の右方向（＋Ｙ方向）に隣接する右方向４隣チャネル７４とが検出されている。また、前記左側演算記憶回路基板Ｆ１では、前記４隣チャネルのうち、前記最大チャネル７１の右方向（−Ｙ方向）に隣接する左方向４隣チャネル７６が検出されている。
【０１２１】
図１１Ｃにおいても図１１Ｂと同様に、前記閾値ＳＫが小さい場合、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２が共に前記閾値ＳＫを超えるラストダイノード信号の値を受信したものとして動作することがある。このとき、図１１Ｂのときと同様の内容であるため詳細な説明は省略するが、前記右側演算記憶回路基板Ｆ２は、前記最大チャネル７１および前記４隣チャネル７２，７３，７４，７６の前記各接続チャネル信号の値を用いて、前記中性子入射位置演算記憶処理を実行する。また、前記左側演算記憶回路基板Ｆ１は、前記中性子入射位置演算記憶処理を実行しない。
【０１２２】
したがって、前記左側演算記憶回路基板Ｆ１と前記右側演算記憶回路基板Ｆ２とが前記閾値ＳＫを超えるラストダイノード信号の値を受信したものとして動作することがあっても、前記中性子入射位置演算記憶処理を適切に行うことができる。なお、前記閾値ＳＫが適切に設定されている場合、図１１Ｂおよび図１１Ｃにおいても、前記左側演算記憶回路基板Ｆ１と前記右側演算記憶回路基板Ｆ２とが共に前記閾値ＳＫを超えるラストダイノード信号の値を受信したものとして前記中性子入射位置演算記憶処理を実行することはない。
【０１２３】
図１２は実施例１の中性子入射位置検出装置のブロック線図（機能ブロック図）である。
図１２において、前記中性子入射位置演算記憶装置Ｕ２の前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、本体である前記FA-VME基板ＶのコントローラＣおよび前記ＡＤ変換回路素子Ａ３、並びに前記ＡＤ変換基板Ａによって、外部との信号の入出力および入出力信号レベルの調節等を行うＩ／Ｏ（入出力インタフェース）、必要な処理を行うためのプログラムおよびデータ等が記憶されたＲＯＭ（リードオンリーメモリ）、必要なデータを一時的に記憶するためのＲＡＭ（ランダムアクセスメモリ）およびレジスタ（前記バッファＢ等を含む）、前記ＲＯＭに記憶されたプログラムに応じた処理を行うFPGA（前記メインFPGA１１，前記上側FPGA１２ａ，前記下側FPGA１２ｂ）、ならびに前記基本クロック発振回路Ｃ１５および前記隣接チャネル信号伝送用クロック発振回路Ｃ１６等を有するコンピュータにより構成されており、前記ＲＯＭに記憶されたプログラムを実行することにより種々の機能を実現することができる。
【０１２４】
（前記中性子入射位置演算記憶装置Ｕ２に接続された信号入力要素）
前記中性子入射位置演算記憶装置Ｕ２には、前記中性子検出器Ｕ１および前記中性子発生器Ｕ４の出力信号が入力されている。
Ｕ１：中性子検出器
中性子検出器Ｕ１は、前記左側増倍管Ｐ１および前記右側増倍管Ｐ２を有しており、前記ラストダイノード信号と前記接続チャネル信号とを出力する。
Ｕ３：制御コンピュータ
制御コンピュータＵ３は、前記中性子入射位置演算記憶装置Ｕ２に対して、演算記憶開始信号および演算記憶終了信号を出力する。また、前記中性子入射位置演算記憶装置Ｕ２に記憶された演算結果（前記中性子入射位置等）の転送を要求する演算結果要求信号を送信する。
Ｕ４：中性子発生器
中性子発生器Ｕ４は、前記中性子検出器Ｕ１の前記中性子入射面１に中性子Ｎを入射させ（図１参照）、前記中性子入射位置演算記憶装置Ｕ２には中性子発生を知らせる信号を前記中性子発生信号伝送用ケーブル５（図１参照）から出力する。
【０１２５】
（前記中性子入射位置演算記憶装置Ｕ２に接続された信号出力要素）
Ｕ３：制御コンピュータ
制御コンピュータＵ３は、前記表示制御装置Ｕ３ａおよび前記ディスプレイＵ３ｂを有しており、前記中性子入射位置演算記憶装置Ｕ２に記憶された演算結果（前記中性子入射位置等）を受信して、前記表示制御装置Ｕ３ａによって前記演算結果を制御して前記ディスプレイＵ３ｂに表示する。
【０１２６】
（前記中性子入射位置演算記憶装置Ｕ２の機能）
前記中性子入射位置演算記憶装置Ｕ２は、前記各信号入力要素からの出力信号に応じた中性子入射位置演算記憶処理を実行して、前記信号出力要素に演算結果を出力する機能を実現するプログラム（機能実現手段）を有している。前記中性子入射位置演算記憶装置Ｕ２の前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２が有する各種機能を実現するプログラム（機能実現手段）を次に説明する。なお、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２とは同一の機能を有することから、前記左側演算記憶回路基板Ｆ１の機能についてのみ説明し、前記右側演算記憶回路基板Ｆ２の機能についての説明は省略する。
【０１２７】
Ｃ１：中性子発生信号受信手段
中性子発生信号受信手段Ｃ１は、前記中性子発生器Ｕ４から前記中性子発生信号伝送用ケーブル５（図１参照）を経由して送信される中性子発生を知らせる信号を受信する。なお、前記中性子発生を知らせる信号とは、前記中性子発生器Ｕ４において、陽子ビームを重金属（パルス中性子源）に照射した時に、前記重金属の核破砕によりそれぞれ異なるエネルギーの複数の中性子が同時発生したことを知らせる信号であり、実施例１の中性子発生器Ｕ４では、５０ミリ秒ごとに送信される。
Ｃ２：演算タイミング設定記憶手段
演算タイミング設定記憶手段Ｃ２は、前記中性子発生を知らせる信号を受信したときに、演算タイミングＴを０に設定して記憶した後、タイミング更新間隔ｔ０ごとにカウントした値を前記演算タイミングＴ（０〜１０２３）に設定して記憶する。なお、前記中性子発生器Ｕ４から前記中性子発生を知らせる信号が５０ミリ秒ごとに送信されるため、前記タイミング更新間隔ｔ０には、前記演算タイミングＴの値を０から１０２３までカウント可能なタイミングとして適当な値（例えば５０／１０２４秒）が予め設定されている。
【０１２８】
Ｃ３：ラストダイノード信号受信記憶手段
ラストダイノード信号受信記憶手段Ｃ３は、ラストダイノード信号ピーク値検出記憶手段Ｃ３Ａと、ラストダイノード信号最小値検出記憶手段Ｃ３Ｂと、ラストダイノード信号用度数分布情報記憶手段Ｃ３Ｂとを有しており、前記ラストダイノード信号を受信して記憶する。
Ｃ３Ａ：ラストダイノード信号ピーク値検出記憶手段
ラストダイノード信号ピーク値検出記憶手段Ｃ３Ａは、前記ラストダイノード信号の最大値を検出して前記ラストダイノード信号用の第３レジスタＶＬR3に記憶する（図４Ｃ参照）。
Ｃ３Ｂ：ラストダイノード信号最小値検出記憶手段
ラストダイノード信号最小値検出記憶手段Ｃ３Ｂは、第１ラストダイノード信号最小値検出記憶手段Ｃ３B1と、第２ラストダイノード信号最小値検出記憶手段とを有しており、前記ラストダイノード信号の最小値を検出して記憶する（図４Ａ参照）。
【０１２９】
Ｃ３B1：第１ラストダイノード信号最小値検出記憶手段
第１ラストダイノード信号最小値検出記憶手段Ｃ３B1は、前記ラストダイノード信号の最小値を検出して前記ラストダイノード信号用の第１レジスタＶＬR1に記憶する。
Ｃ３B2：第２ラストダイノード信号最小値検出記憶手段
第２ラストダイノード信号最小値検出記憶手段Ｃ３B2は、前記ラストダイノード信号の最小値を検出して前記ラストダイノード信号用の第２レジスタＶＬR2に記憶する。
Ｃ３Ｃ：ラストダイノード信号用度数分布情報記憶手段
ラストダイノード信号用度数分布情報記憶手段はＣ３Ｃは、受信した前記ラストダイノード信号の値の発生頻度を前記ラストダイノード信号発生頻度記憶用レジスタＲ１に記憶する。
【０１３０】
Ｃ４：接続チャネル信号記憶開始手段
接続チャネル信号記憶開始手段Ｃ４は、前記コントローラＣのメインFPGA１１がラストダイノード信号を受信したときに、前記メインFPGA１１が前記上側FPGA１２および前記下側FPGA１２ｂに対して、前記ＡＤ変換基板Ａが受信して記憶した全６４個の前記各接続チャネル信号の値の記憶を開始させる（図８の矢印３４参照）。また、前記隣接基板間接続用ケーブル６で接続された他方の中性子入射位置演算記憶回路基板（前記右側演算記憶回路基板Ｆ２を含む）に対しても前記ＬＳＹＮＣ信号を送信することにより同時に全６４個の前記各接続チャネル信号の値の記憶を開始させる。
Ｃ５：接続チャネル信号受信記憶手段
接続チャネル信号受信記憶手段Ｃ５は、接続チャネル信号最大値検出記憶手段Ｃ５Ａと、接続チャネル信号最小値検出記憶手段Ｃ５Ｂと、接続チャネル信号補正手段Ｃ５Ｃと、最大値用度数分布情報記憶手段Ｃ５Ｄとを有しており、全６４個の前記各接続チャネル信号をそれぞれ同時に（並列に）受信して記憶する。
【０１３１】
Ｃ５Ａ：接続チャネル信号最大値検出記憶手段
接続チャネル信号最大値検出記憶手段Ｃ５Ａは、全６４個の前記各接続チャネル信号の最小値をそれぞれ同時に（並列に）受信して記憶する（図４Ｂ参照）
Ｃ５Ｂ：接続チャネル信号最小値検出記憶手段
接続チャネル信号最小値検出記憶手段Ｃ５Ｂは、第１接続チャネル信号最小値検出記憶手段Ｃ５B1と、第２接続チャネル信号最小値検出記憶手段Ｃ５B2とを有しており、全６４個の前記各接続チャネル信号の最小値をそれぞれ同時に（並列に）受信して記憶する（図４Ａ参照）。
【０１３２】
Ｃ５B1：第１接続チャネル信号最小値検出記憶手段
第１接続チャネル信号最小値検出記憶手段Ｃ５B1は、全６４個の前記各接続チャネル信号の最小値をそれぞれ検出して前記各接続チャネル信号用の第１レジスタＶＲ１に記憶する（６４個の第１レジスタＶＲ１にそれぞれ記憶する）。
Ｃ５B2：第２接続チャネル信号最小値検出記憶手段
第２接続チャネル信号最小値検出記憶手段Ｃ５B2は、全６４個の前記各接続チャネル信号の最小値をそれぞれ検出して前記各接続チャネル信号用の第２レジスタＶＲ２に記憶する（６４個の第２レジスタＶＲ２にそれぞれ記憶する）。
【０１３３】
Ｃ５Ｃ：接続チャネル信号補正手段
接続チャネル信号補正手段Ｃ５Ｃは、前記ＡＤ変換基板Ａに記憶された全６４個の前記各接続チャネル信号の値を前記コントローラＣが読み出して記憶するときに、全６４個の前記各接続チャネル信号の値ごとに予め設定された前記ＡＤＣ補正係数Ｈによって、全６４個の前記各接続チャネル信号の値をそれぞれ補正する（図９参照）。
Ｃ５Ｄ：最大値用度数分布情報記憶手段
最大値用度数分布情報記憶手段Ｃ５Ｄは、前記最大チャネルおよび前記４隣チャネル（図１１Ａ〜図１１Ｃ参照）の前記各接続チャネル信号の合計値の発生頻度を前記接続チャネル信号発生頻度記憶用レジスタＲ２に記憶する。
【０１３４】
Ｃ６：記憶送信指示信号送信手段
記憶送信指示信号送信手段Ｃ６は、前記左側演算記憶回路基板Ｆ１が前記閾値ＳＫを超える前記ラストダイノード信号を受信して記憶したときに、前記隣接基板間接続用ケーブル６で接続された他方の中性子入射位置演算記憶回路基板（前記右側演算記憶回路基板Ｆ２を含む）に対して前記ＬＳＹＮＣ信号を送信する（図８参照）。
Ｃ７：記憶送信指示信号受信手段
記憶送信指示信号受信手段Ｃ７は、前記右側演算記憶回路基板Ｆ２が前記閾値ＳＫを超える前記ラストダイノード信号を受信して記憶したときに、前記隣接基板間接続用ケーブル６で接続された他方の中性子入射位置演算記憶回路基板（前記右側演算記憶回路基板Ｆ２を含む）から前記ＬＳＹＮＣ信号を受信する。
【０１３５】
Ｃ８：隣接チャネル信号伝送用クロック送信手段
隣接チャネル信号伝送用クロック送信手段Ｃ８は、前記隣接基板間接続用ケーブル６で接続された他方の中性子入射位置演算記憶回路基板（前記右側演算記憶回路基板Ｆ２を含む）に対して前記隣接チャネル信号伝送用クロックを送信する。
Ｃ９：隣接チャネル信号伝送用クロック受信手段
隣接チャネル信号伝送用クロック受信手段Ｃ９は、前記隣接基板間接続用ケーブル６で接続された他方の中性子入射位置演算記憶回路基板（前記右側演算記憶回路基板Ｆ２を含む）から前記隣接チャネル信号伝送用クロックを受信する。
Ｃ１０：隣接チャネル信号送信手段
隣接チャネル信号送信手段Ｃ１０は、前記右側演算記憶回路基板Ｆ２が前記閾値ＳＫを超える前記ラストダイノード信号を受信して記憶したときに、前記隣接基板間接続用ケーブル６で接続された他方の中性子入射位置演算記憶回路基板（前記右側演算記憶回路基板Ｆ２を含む）に対してそれぞれ８個の前記隣接チャネル信号を送信する（図１０参照）。
【０１３６】
Ｃ１１：隣接チャネル信号受信記憶手段
隣接チャネル信号受信記憶手段Ｃ１１は、前記左側演算記憶回路基板Ｆ１が前記閾値ＳＫを超える前記ラストダイノード信号を受信して記憶したときに、前記隣接基板間接続用ケーブル６で接続された他方の中性子入射位置演算記憶回路基板（前記右側演算記憶回路基板Ｆ２を含む）からそれぞれ８個の前記隣接チャネル信号を受信して記憶する。
Ｃ１２：中性子入射位置演算記憶手段
中性子入射位置演算記憶手段Ｃ１２は、全６４個の接続チャネル信号および８個の前記隣接チャネル信号から前記中性子入射位置を演算する（図１１Ａ〜図１１Ｃおよび図２４Ａ，図２４Ｂ参照）。また、前記中性子入射位置演算記憶手段Ｃ１２は、前記メモリＭに演算結果である前記中性子入射位置および前記演算タイミングＴの発生頻度を記憶する。
Ｃ１３：演算結果要求信号受信手段
演算結果要求信号受信手段Ｃ１３は、前記制御コンピュータＵ３から前記演算結果要求信号を受信する。
Ｃ１４：演算結果送信手段
演算結果送信手段Ｃ１４は、前記制御コンピュータＵ３から前記演算結果要求信号を受信したときに、前記ラストダイノード信号発生頻度記憶用レジスタＲ１と、前記接続チャネル信号発生頻度記憶用レジスタＲ２と、前記メモリＭとに記憶された演算結果を前記制御コンピュータＵ３に送信する。
【０１３７】
Ｃ１５：基本クロック発振回路
基本クロック発振回路Ｃ１５は前記基本クロックを発振する。
Ｃ１６：隣接チャネル信号伝送用クロック発振回路
隣接チャネル信号伝送用クロック発振回路Ｃ１６は前記隣接チャネル信号伝送用クロックを発振する。
Ｃ１７：演算記憶開始信号受信手段
演算記憶開始信号受信手段Ｃ１７は、前記制御コンピュータＵ３から演算記憶開始信号を受信する（詳細な説明は図１３のフローチャート参照）。
Ｃ１８：演算記憶開始手段
演算記憶開始手段Ｃ１８は、前記制御コンピュータＵ３から演算記憶開始信号を受信したときに、中性子入射位置演算記憶処理を実行するためのメイン処理を開始する（詳細な説明は図１３のフローチャート参照）。
Ｃ１９：演算記憶終了信号受信手段
演算記憶終了信号受信手段Ｃ１９は、前記制御コンピュータＵ３から演算記憶終了信号を受信する（詳細な説明は図１３のフローチャート参照）。
Ｃ２０：演算記憶終了手段
演算記憶終了手段Ｃ２０は、前記制御コンピュータＵ３から演算記憶終了信号を受信したときに、中性子入射位置演算記憶処理を実行するためのメイン処理を終了する（詳細な説明は図１３のフローチャート参照）。
【０１３８】
（実施例１のFA-VME基板のコントローラにおけるメイン処理のフローチャートの説明）
図１３は実施例１のFA-VME基板のコントローラにおけるメイン処理のフローチャートである。
図１３のフローチャートの各ＳＴ（ステップ）の処理は、前記コントローラＣのＲＯＭ等に記憶されたプログラムに従って行われる。また、この処理は中性子入射位置演算記憶装置Ｕ２の他の各種処理と並行してマルチタスクで実行される。
図１３に示すフローチャートは中性子入射位置検出装置Ｕの電源投入時に開始される。
【０１３９】
図１３のＳＴ１において、制御コンピュータＵ３からＵＳＢケーブル３およびＶＭＥコントローラＦＣを経由して演算記憶開始信号を受信したか否かを判定する。イエス（Ｙ）の場合はＳＴ２に進み、ノー（Ｎ）の場合はＳＴ１を繰り返す。
ＳＴ２において、次の値を設定して、ＳＴ３に進む。
（１）前記６４ＭバイトのメモリＭの値を０で初期化する（Ｍ＝０）。
（２）前記ラストダイノード信号発生頻度記憶用レジスタＲ１の値を０で初期化する（Ｒ１＝０）。
（３）前記接続チャネル信号発生頻度記憶用レジスタＲ２の値を０で初期化する（Ｒ２＝０）。
ＳＴ３において、ＡＤ変換回路素子Ａ３から閾値ＳＫを超えるラストダイノード信号を受信したか否かを判別する。イエス（Ｙ）の場合はＳＴ４に進み、ノー（Ｎ）の場合はＳＴ５に進む。
【０１４０】
ＳＴ４において、ラストダイノード信号受信時の処理を実行して、前記ＳＴ１に戻る。
ＳＴ５において、ＬＳＹＮＣ信号がオンの状態を隣接基板間接続用ケーブル６から受信したか否かを判別する。イエス（Ｙ）の場合はＳＴ６に進み、ノー（Ｎ）の場合は前記ＳＴ７に進む。
ＳＴ６において、ＬＳＹＮＣ信号受信時の処理を実行して、前記ＳＴ７に進む。
ＳＴ７において、制御コンピュータＵ３からＵＳＢケーブル３およびＶＭＥコントローラＦＣを経由して演算記憶終了信号を受信したか否かを判定する。イエス（Ｙ）の場合はＳＴ１に戻り、ノー（Ｎ）の場合はＳＴ３に戻る。
【０１４１】
（実施例１のFA-VME基板のコントローラにおけるラストダイノード信号受信時の処理のフローチャートの説明）
図１４は実施例１のFA-VME基板のコントローラにおけるラストダイノード信号受信時の処理のフローチャートであり、図１３のＳＴ４のサブルーチンである。
図１４のＳＴ１１において、Ｒ１（ＶＬR4）を前記ラストダイノード信号発生頻度記憶用レジスタＲ１における前記ラストダイノード信号の値（前記第４レジスタＶＬR4に記憶された値）に対応するアドレス番号で記憶する値としたときに、Ｒ１（ＶＬR4）の値を＋１だけ加算する（Ｒ１（ＶＬR4）＝Ｒ１（ＶＬR4）＋１）。次にＳＴ１２に進む。
【０１４２】
ＳＴ１２において、タイマＴＭに１マイクロ秒をセットする。次にＳＴ１３に進む。
ＳＴ１３において、タイマＴＭがタイムアップしたか否かを判別する。イエス（Ｙ）の場合はＳＴ１４に進み、ノー（Ｎ）の場合はＳＴ１３を繰り返す。
ＳＴ１４において、ＬＳＹＮＣ信号をオンの状態にして隣接基板間接続用ケーブル６に送信する。次にＳＴ１５に進む。
【０１４３】
ＳＴ１５において、タイマＴＭに１マイクロ秒をセットする。次にＳＴ１６に進む。
ＳＴ１６において、全６４個の接続チャネル信号補正値記憶処理を実行する。次にＳＴ１７に進む。
ＳＴ１７において、タイマＴＭがタイムアップしたか否かを判別する。イエス（Ｙ）の場合はＳＴ１８に進み、ノー（Ｎ）の場合はＳＴ１７を繰り返す。
【０１４４】
ＳＴ１８において、タイマＴＭに１マイクロ秒をセットする。次にＳＴ１９に進む。
ＳＴ１９において、ＬＳＹＮＣ信号がオンの状態を隣接基板間接続用ケーブル６から受信したか否かを判別する。イエス（Ｙ）の場合はＳＴ２１に進み、ノー（Ｎ）の場合はＳＴ２０に進む。
ＳＴ２０において、８個の隣接チャネル信号を隣接基板間接続用ケーブル６から受信して記憶する。次にＳＴ２２に進む。
ＳＴ２１において、次の処理を同時に実行する。次にＳＴ２３に進む。
（１）８個の隣接チャネル信号を隣接基板間接続用ケーブル６から受信して記憶する。
（２）８個の隣接チャネル信号（前記他方のFA-VME基板からみた隣接チャネル信号）を隣接基板間接続用ケーブル６に送信する
【０１４５】
ＳＴ２２において、タイマＴＭがタイムアップしたか否かを判別する。イエス（Ｙ）の場合はＳＴ２４に進み、ノー（Ｎ）の場合はＳＴ２２を繰り返す。
ＳＴ２３において、タイマＴＭがタイムアップしたか否かを判別する。イエス（Ｙ）の場合はＳＴ２４に進み、ノー（Ｎ）の場合はＳＴ２３を繰り返す。
ＳＴ２４において、ＬＳＹＮＣ信号をオフの状態にして隣接基板間接続用ケーブル６に送信して図１４のラストダイノード信号受信時の処理を終了して、図１３のメイン処理に戻る。
【０１４６】
（実施例１のFA-VME基板のコントローラにおけるＬＳＹＮＣ信号受信時の処理のフローチャートの説明）
図１５は実施例１のFA-VME基板のコントローラにおけるＬＳＹＮＣ信号受信時の処理のフローチャートであり、図１３のＳＴ６のサブルーチンである。
図１５のＳＴ３１において、タイマＴＭに１マイクロ秒をセットする。次にＳＴ３２に進む。
ＳＴ３２において全６４個の接続チャネル信号補正値記憶処理を実行する。次にＳＴ３３に進む。
ＳＴ３３において、タイマＴＭがタイムアップしたか否かを判別する。イエス（Ｙ）の場合はＳＴ３４に進み、ノー（Ｎ）の場合はＳＴ３３を繰り返す。
【０１４７】
ＳＴ３４において、タイマＴＭに１マイクロ秒をセットする。次にＳＴ３５に進む。
ＳＴ３５において、８個の隣接チャネル信号を隣接基板間接続用ケーブル６に送信する。次にＳＴ３６に進む。
ＳＴ３６において、タイマＴＭがタイムアップしたか否かを判別する。ノー（Ｎ）の場合はＳＴ３６を繰り返し、イエス（Ｙ）の場合は図１５のＬＳＹＮＣ信号受信時の処理を終了して、図１３のメイン処理に戻る。
【０１４８】
（実施例１のFA-VME基板のコントローラにおける全６４個の各接続チャネル信号補正値記憶処理のフローチャートの説明）
図１６は実施例１のFA-VME基板のコントローラにおける全６４個の各接続チャネル信号補正値記憶処理のフローチャートであり、図１４のＳＴ１６および図１５のＳＴ３２のサブルーチンである。なお、図１６に示すフローチャートは、前記ＡＤ変換基板Ａに設定された（記憶された）全６４個の各接続チャネル信号のうちの１個の接続チャネル信号補正値記憶処理のみ示しているが、前記接続チャネル信号補正値記憶処理は、全６４個についても同様に、並行してマルチタスクで実行されているものとする。
【０１４９】
図１６のＳＴ４１において、Ｂを前記コントローラＣの１６ビット長バッファとし、ｒを８ビットシフト用カウンタとしたときに、次の値を設定して、ＳＴ３２に進む。
（１）８ビットシフト用カウンタｒの値を１で初期化する（ｒ＝１）
（２）バッファＢの値を０で初期化する（Ｂ＝０）
ＳＴ４２において、前記ＡＤ変換基板Ａの前記第４レジスタＶＲ４（１２ビット）の上位ｒビット目の値を読み出す。次にＳＴ４３に進む。
【０１５０】
ＳＴ４３において、前記第４レジスタＶＲ４の上位ｒビット目の値は‘１’であったか否かを判定する。イエス（Ｙ）の場合はＳＴ４４に進み、ノー（Ｎ）の場合はＳＴ４５に進む。
ＳＴ４４において、前記バッファＢに各接続チャネル信号ごとに設定された前記ＡＤＣ補正係数Ｈを加算する（Ｂ＝Ｂ＋Ｈ）。次にＳＴ４５に進む。
ＳＴ４５において、前記バッファＢを左に１ビット論理シフトする。次にＳＴ４６に進む。
ＳＴ４６において、８ビットシフト用カウンタｒの値が８であるか否かを判定する（ｒ＝８）。イエス（Ｙ）の場合はＳＴ４８に進み、ノー（Ｎ）の場合はＳＴ４７に進む。
【０１５１】
ＳＴ４７において、前記８ビットシフト用カウンタｒの値を＋１だけ加算する（ｒ＝ｒ＋１）。次に前記ＳＴ４２に戻る。
ＳＴ４８において、前記コントローラＣの各接続チャネル信号用のレジスタをレジスタＶＣＲ（８ビット）としたときに、レジスタＶＣＲにＢの上位８ビットだけ記憶して図１６の接続チャネル信号補正値記憶処理を終了して、図１４および図１５の各処理に戻る。なお、図１６のフローチャートが終了した時には、全６４個の各接続チャネル信号の補正値が全て前記コントローラＣに記憶されている。
【０１５２】
（実施例１のFA-VME基板のコントローラにおける演算タイミング設定処理のフローチャートの説明）
図１７は実施例１のFA-VME基板のコントローラにおける演算タイミング設定処理のフローチャートである。
図１７のフローチャートの各ＳＴ（ステップ）の処理は、前記コントローラＣのＲＯＭやハードディスク等に記憶されたプログラムに従って行われる。また、この処理は中性子入射位置検出装置Ｕの他の各種処理と並行してマルチタスクで実行される。
図１７に示すフローチャートは中性子入射位置検出装置Ｕの電源投入時に開始される。
【０１５３】
図１７のＳＴ５１において、演算タイミングＴの値を０で初期化する（Ｔ＝０）。次にＳＴ５２に進む。
ＳＴ５２において、中性子発生器Ｕ４から中性子発生信号伝送用ケーブル５およびＶＭＥコントローラＦＣ経由で中性子発生を知らせる信号を受信したか否かを判定する。イエス（Ｙ）の場合はＳＴ５３に進み、ノー（Ｎ）の場合はＳＴ５２を繰り返す。
ＳＴ５３において、タイマＴＭ０に予め設定された前記タイミング更新間隔ｔ０（例えば５０／１０２４ミリ秒）をセットする。次にＳＴ５４に進む。
ＳＴ５４において、タイマＴＭ０がタイムアップしたか否かを判定する。イエス（Ｙ）の場合はＳＴ５５に進み、ノー（Ｎ）の場合はＳＴ５４を繰り返す。
【０１５４】
ＳＴ５５において、演算タイミングＴの値が演算タイミングＴの最大値である１０２３であるか否かを判定する（Ｔ＝１０２３）。ノー（Ｎ）の場合はＳＴ５６に進み、イエス（Ｙ）の場合はＳＴ５１に戻る。
ＳＴ５６において、演算タイミングＴの値を＋１だけ加算する（Ｔ＝Ｔ＋１）。次にＳＴ５７に進む。
ＳＴ５７において、中性子発生器Ｕ４から中性子発生信号伝送用ケーブル５およびＶＭＥコントローラＦＣ経由で新たに中性子発生を知らせる信号を受信したか否かを判定する。イエス（Ｙ）の場合はＳＴ５８に進み、ノー（Ｎ）の場合はＳＴ５３に戻り、演算タイミングＴの値のカウントアップ処理を繰り返す。
ＳＴ５８において、演算タイミングＴの値を０にリセットする（Ｔ＝０）。次にＳＴ５３に戻り、演算タイミングＴの値のカウントアップ処理を繰り返す。
【０１５５】
（実施例１のFA-VME基板のコントローラにおける中性子入射位置演算記憶処理のフローチャートの説明）
図１８は実施例１のFA-VME基板のコントローラにおける中性子入射位置演算記憶処理のフローチャートである。
図１８のフローチャートの各ＳＴ（ステップ）の処理は、前記コントローラＣのＲＯＭ等に記憶されたプログラムに従って行われる。また、この処理は中性子入射位置検出装置Ｕの他の各種処理と並行してマルチタスクで実行される。
図１８に示すフローチャートは中性子入射位置検出装置Ｕの電源投入時に開始される。
【０１５６】
図１８のＳＴ１０１において、ＬＳＹＮＣ信号をオンの状態からオフの状態に変更したか否かを判定する。イエス（Ｙ）の場合はＳＴ１０２に進み、ノー（Ｎ）の場合はＳＴ１０１を繰り返す。
ＳＴ１０２において、全６４個の接続チャネル信号を１６個の前記ブロックに分割する（図１１Ａ〜図１１Ｃ参照）。次にＳＴ１０３に進む。
ＳＴ１０３において、前記各ブロックごとのチャネルのうち接続チャネル信号の最大値をもつチャネルを代表チャネルとし、全６４個のチャネルにおける各代表チャネルの位置を示す値を代表チャネル番号とし、周り４チャネルを前記代表チャネルの前方向（＋Ｘ方向）後方向（−Ｘ方向）左方向（−Ｙ方向）右方向（＋Ｙ方向）に隣接したチャネル（とした時に、各ブロックごとに代表チャネル番号を検出し、代表チャネル番号と代表チャネルおよびその周り４チャネルの接続チャネル信号の値とをそれぞれ記憶する。次にＳＴ１０４に進む。
【０１５７】
ＳＴ１０４において、全６４個のチャネルにおける最大チャネルの位置を示す値を最大チャネル番号Ｐとし、ｚｃを最大チャネルの接続チャネル信号の値とし、ｚｆを最大チャネルの前方向（＋Ｘ方向）に隣接するチャネルの接続チャネル信号の値とし、ｚｂを最大チャネルの後方向（−Ｘ方向）に隣接するチャネルの接続チャネル信号の値とし、ｚｌを最大チャネルの左方向（−Ｙ方向）に隣接するチャネルの接続チャネル信号の値とし、ｚｒを最大チャネルの右方向（＋Ｙ方向）に隣接するチャネルの接続チャネル信号の値とした時に、全１６ブロックの各代表チャネルとその周り４チャネルの接続チャネル信号の合計値から最大チャネルを検出し、最大チャネル番号Ｐとｚｃ，ｚｆ，ｚｂ，ｚｌ，ｚｒとを記憶する。次にＳＴ１０５に進む。
【０１５８】
ＳＴ１０５において、ｚｃ，ｚｆ，ｚｂ，ｚｒのうち値が有効なもの（例えば、０以外の値であるもの）が３つ以上あるか否かを判定する。イエス（Ｙ）の場合はＳＴ１０６に進み、ノー（Ｎ）の場合はＳＴ１０１に戻る。
ＳＴ１０６において、ｚｃがｚｆ，ｚｂ，ｚｌ，ｚｒのいずれよりも大きいか否かを判定する（ｚｃ＞ｚｆかつ、ｚｃ＞ｚｂかつ、ｚｃ＞ｚｌかつ、ｚｃ＞ｚｌ）。イエス（Ｙ）の場合はＳＴ１０７に進み、ノー（Ｎ）の場合はＳＴ１０１に戻る。
ＳＴ１０７において、ｚｃ，ｚｆ，ｚｂ，ｚｌ，ｚｒの合計値は前記閾値Ｚより大きいか否かを判別する（（ｚｃ＋ｚｆ＋ｚｂ＋ｚｌ＋ｚｒ）＜Ｚ）。イエス（Ｙ）の場合はＳＴ１０８に進み、ノー（Ｎ）の場合はＳＴ１０１に戻る。
【０１５９】
ＳＴ１０８において、Ｒ２（ｚｃ＋ｚｆ＋ｚｂ＋ｚｌ＋ｚｒ）を前記接続チャネル信号発生頻度記憶用レジスタＲ２における前記合計値に対応するアドレス番号で記憶する値としたときに、Ｒ２（ｚｃ＋ｚｆ＋ｚｂ＋ｚｌ＋ｚｒ）の値を＋１だけ加算する（Ｒ２（ｚｃ＋ｚｆ＋ｚｂ＋ｚｌ＋ｚｒ）＝Ｒ２（ｚｃ＋ｚｆ＋ｚｂ＋ｚｌ＋ｚｒ）＋１）。次にＳＴ１０９に進む。
ＳＴ１０９において、Ｐxを最大チャネルにおけるＸ方向重心位置（Ｘ方向重心位置信号）とし、Ｐｙを最大チャネルにおけるＹ方向重心位置（Ｙ方向重心位置信号）とし、αおよびβを予め設定された拡大率としての定数（なお、各チャネルの形状が正方形のときはα＝βで問題ない）としたときに、次の演算処理を実行する。次にＳＴ１０７に進む。
（１）Ｐｘ＝（α（ｚｒ−ｚｌ））／（ｚｌ＋ｚｃ＋ｚｒ）
（２）Ｐｙ＝（β（ｚｆ−ｚｂ））／（ｚｂ＋ｚｃ＋ｚｆ）
【０１６０】
ＳＴ１１０において、Ｑｘを全６４個のチャネル全体についてＸ軸方向に１２８分割したときのＸ方向重心位置ＰｘのＸ軸方向座標位置とし、Ｑｙを全６４個のチャネル全体でＹ軸方向を１２８分割したときのＹ方向重心位置ＰｙのＹ軸方向座標位置としたときに、最大チャネルの位置Ｐと、Ｘ方向重心位置Ｐｘと、Ｙ方向重心位置ＰｙからＸ軸方向座標位置ＱｘおよびＹ軸方向座標位置Ｑｙを演算する。次にＳＴ１１１に進む。
ＳＴ１１１において、Ｍ（Ｔ，Ｑｘ，Ｑｙ）をメモリＭにおける前記演算タイミングＴ（０〜１０２３の１０ビットの値）と、前記Ｘ軸方向座標位置Ｑｘ（０〜１２７の７ビットの値）と、Ｙ軸方向座標位置Ｑｙ（０〜１２７の７ビットの値）との値を同時に示すことができる合計２４ビットの値に対応するアドレス番号で記憶する値としたときに、Ｍ（Ｔ，Ｑｘ，Ｑｙ）の値を＋１だけ加算する（Ｍ（Ｔ，Ｑｘ，Ｑｙ）＝Ｍ（Ｔ，Ｑｘ，Ｑｙ）＋１）。次にＳＴ１０１に戻る。
【０１６１】
（実施例１のFA-VME基板のＡＤ変換回路素子におけるラストダイノード信号のペデスタル（最小値）検出処理のフローチャートの説明）
図１９は実施例１のFA-VME基板のＡＤ変換回路素子におけるラストダイノード信号のペデスタル（最小値）設定処理のフローチャートである。
図１９のフローチャートの各ＳＴ（ステップ）の処理は、前記コントローラＣのＲＯＭ等に記憶されたプログラムに従って行われる。また、この処理は中性子入射位置演算記憶装置Ｕ２の他の各種処理と並行してマルチタスクで実行される。
図１９に示すフローチャートは中性子入射位置検出装置Ｕの電源投入時に開始される。
【０１６２】
図１９のＳＴ２０１において、ｉをラストダイノード信号の第１レジスタ用カウンタとし、ｊをラストダイノード信号の第２レジスタ用のカウンタとしたときに、次の値を設定し、次にＳＴ２０２に進む。
（１）第１レジスタ用カウンタｉの値を１で初期化する（ｉ＝１）
（２）第１レジスタ用カウンタｊの値をｉ＋３２で初期化する（ｊ＝ｉ＋３２）
（３）ラストダイノード信号用の第１レジスタＶＬR1の値を０で初期化する（ＶＬR1＝０）
（４）ラストダイノード信号用の第２レジスタＶＬR2の値を０で初期化する（ＶＬR2＝０）
【０１６３】
ＳＴ２０２において、ラストダイノード信号のサンプリング値ＶＬを読み出す。次にＳＴ２０３に進む。なお、サンプリング値ＶＬは０以上の符号なし整数値（１４ビット）である。
ＳＴ２０３において、第１レジスタＶＬR1の値が初期値ではないか否かを０より大きいか否かにより判定する（ＶＬR1＞０）。イエス（Ｙ）の場合はＳＴ２０４に進み、ノー（Ｎ）の場合はＳＴ２０５に進む。
ＳＴ２０４において、サンプリング値ＶＬが第１レジスタＶＬR1の値より小さいか否かを判定する（ＶＬ＜ＶＬR1）。イエス（Ｙ）の場合はＳＴ２０５に進み、ノー（Ｎ）の場合はＳＴ２０６に進む。
ＳＴ２０５において、第１レジスタＶＬR1の値にサンプリング値ＶＬを設定する（ＶＬR1＝ＶＬ）。次にＳＴ２０６に進む。
【０１６４】
ＳＴ２０６において、第２レジスタＶＬR2の値が初期値ではないか否かを０より大きいか否かにより判定する（ＶＬR2＞０）。イエス（Ｙ）の場合はＳＴ２０７に進み、ノー（Ｎ）の場合はＳＴ２０８に進む。
ＳＴ２０７において、サンプリング値ＶＬが第２レジスタＶＬR2の値より小さいか否かを判定する（ＶＬ＜ＶＬR2）。イエス（Ｙ）の場合はＳＴ２０８に進み、ノー（Ｎ）の場合はＳＴ２０９に進む。
ＳＴ２０８において、第２レジスタＶＬR2の値にサンプリング値ＶＬを設定する（ＶＬR2＝ＶＬ）。次にＳＴ２０９に進む。
ＳＴ２０９において、第１レジスタ用カウンタｉが最大値である６４（サンプリング値ＶＬを２マイクロ秒間読み出したときの値）であるか否かを判定する（ｉ＝６４）。イエス（Ｙ）の場合はＳＴ２１１に進み、ノー（Ｎ）の場合はＳＴ２１０に進む。
ＳＴ２１０において、第２レジスタ用カウンタｊが最大値である６４であるか否かを判定する（ｊ＝６４）。イエス（Ｙ）の場合はＳＴ２１２に進み、ノー（Ｎ）の場合はＳＴ２１３に進む。
【０１６５】
ＳＴ２１１において、次の値を設定して、次にＳＴ２１３に進む。
（１）第１レジスタ用カウンタｉの値を初期値である０にリセットする（ｉ＝０）
（２）第１レジスタＶＬR1の値を初期値である０にリセットする（ＶＬR1＝０）
ＳＴ２１２において、次の値を設定して、次にＳＴ２１３に進む。
（１）第２レジスタ用カウンタｊの値を０にリセットする（ｊ＝０）
（２）第２レジスタＶＬR2の値を０にリセットする（ＶＬR2＝０）
ＳＴ２１３において、次の値を設定して、次にＳＴ２０２に戻る。
（１）第１レジスタ用カウンタｉの値を＋１だけ加算する（ｉ＝ｉ＋１）
（２）第２レジスタ用カウンタｊの値を＋１だけ加算する（ｊ＝ｊ＋１）
【０１６６】
（実施例１のFA-VME基板のＡＤ変換回路素子におけるラストダイノード信号の閾値を超える値（ピーク値とペデスタルとの差分値）検出処理のフローチャートの説明）
図２０は実施例１のFA-VME基板のＡＤ変換回路素子におけるラストダイノード信号の閾値を超える値（ピーク値とペデスタルとの差分値）検出処理のフローチャートである。
図２０のフローチャートの各ＳＴ（ステップ）の処理は、前記コントローラＣのＲＯＭ等に記憶されたプログラムに従って行われる。また、この処理は中性子入射位置演算記憶装置Ｕ２の他の各種処理と並行してマルチタスクで実行される。
図２０に示すフローチャートは中性子入射位置検出装置Ｕの電源投入時に開始される。
【０１６７】
図２０のＳＴ２５１において、次の値を設定する。次にＳＴ２５２に進む。
（１）ラストダイノード信号用の第３レジスタＶＬR3の値を０で初期化する（ＶＬR3＝０）
（２）ラストダイノード信号用の第４レジスタＶＬR4の値を０で初期化する（ＶＬR4＝０）
（３）ピーク値連続更新回数用カウンタｃｎｔの値を０で初期化する（ｃｎｔ＝０）
【０１６８】
ＳＴ２５２において、サンプリング値ＶＬを読み出す。次にＳＴ２５３に進む。
ＳＴ２５３において、第３レジスタＶＬR3の値が初期値ではないか否かを０より大きいか否かにより判定する（ＶＬR3＞０）。イエス（Ｙ）の場合はＳＴ２５４に進み、ノー（Ｎ）の場合はＳＴ２５６に進む。
ＳＴ２５４において、サンプリング値ＶＬが第３レジスタＶＬR3の値より大きいか否かを判定する（ＶＬ＞ＶＬR3）。イエス（Ｙ）の場合はＳＴ２５５に進み、ノー（Ｎ）の場合はＳＴ２５６に進む。
ＳＴ２５５において、ピーク値連続更新回数用カウンタｃｎｔはピーク値連続更新回数の閾値ＺＫ（例えば８回）より大きいか否かを判定する。イエス（Ｙ）の場合はＳＴ２５８に進み、ノー（Ｎ）の場合はＳＴ２５７に進む。
ＳＴ２５６において、次の値を設定する。次にＳＴ２５２に戻る。
（１）第３レジスタＶＬR3の値をサンプリング値ＶＬに設定する（ＶＬR3＝ＶＬ）。
（２）ピーク値連続更新回数用カウンタｃｎｔの値を＋１だけ加算する（ｃｎｔ＝ｃｎｔ＋１）
【０１６９】
ＳＴ２５７において、ピーク値連続更新回数用カウンタｃｎｔの値を０でリセットする（ｃｎｔ＝０）。次にＳＴ２５８に進む。
ＳＴ２５８において、第１レジスタＶＬR1の値が初期値ではないか否かを０より大きいか否かにより判定する（ＶＬR1＞０）。イエス（Ｙ）の場合はＳＴ２５９に進み、ノー（Ｎ）の場合はＳＴ２６２に進む。
ＳＴ２５９において、第２レジスタＶＬR2の値が初期値ではないか否かを０より大きいか否かにより判定する（ＶＬR2＞０）。イエス（Ｙ）の場合はＳＴ２６０に進み、ノー（Ｎ）の場合はＳＴ２６１に進む。
ＳＴ２６０において、第１レジスタＶＬR1の値が第２レジスタＶＬR2の値よりも小さいか否かを判定する（ＶＬR1＜ＶＬR2）。イエス（Ｙ）の場合はＳＴ２６１に進み、ノー（Ｎ）の場合はＳＴ２６２に進む。
ＳＴ２６１において、第４レジスタＶＬR4の値に最大値である第３レジスタＶＬR3の値からペデスタルとして採用された最小値である第１レジスタＶＬR1の値を減算した値を設定する（ＶＬR4＝ＶＬR3−ＶＬR1）。次にＳＴ２６３に進む。
【０１７０】
ＳＴ２６２において、第４レジスタＶＬR4の値に最大値である第３レジスタＶＬR3の値からペデスタルとして採用された最小値である第２レジスタＶＬR2の値を減算した値を設定する（ＶＬR4＝ＶＬR3−ＶＬR2）。次にＳＴ２６３に進む。
ＳＴ２６３において、第４レジスタＶＬR4の値が閾値ＳＫより大きいか否かを判定する。イエス（Ｙ）の場合はＳＴ２６４に進み、ノー（Ｎ）の場合はＳＴ２６５に進む。
ＳＴ２６４において、閾値ＳＫを超えるラストダイノード信号の値である第４レジスタＶＬR4の値をコントローラＣのメインFPGA１１に通知する。次にＳＴ２６５に進む。
ＳＴ２６５において、タイマＴＭ２に３マイクロ秒をセットする。次にＳＴ２６６に進む。
ＳＴ２６６において、タイマＴＭ２がタイムアップしたか否かを判定する。イエス（Ｙ）の場合はＳＴ２５２に戻り、ノー（Ｎ）の場合はＳＴ２６６を繰り返す。
【０１７１】
（実施例１の各ＡＤ変換基板における全６４個の各接続チャネル信号ごとのペデスタル（最小値）設定処理のフローチャートの説明）
図２１は実施例１の各ＡＤ変換基板における全６４個の各接続チャネル信号ごとのペデスタル（最小値）検出処理のフローチャートである。
図２１のフローチャートの各ＳＴ（ステップ）の処理は、前記ＡＤ変換基板Ａ（Ａ１ａ＋Ａ１ｂ＋Ａ２ａ＋Ａ２ｂ）のＲＯＭ等に記憶されたプログラムに従って行われる。また、この処理は中性子入射位置演算記憶装置Ｕ２の他の各種処理と並行してマルチタスクで実行される。
図２１に示すフローチャートは中性子入射位置検出装置Ｕの電源投入時に開始される。なお、図２１に示すフローチャートは、前記ＡＤ変換基板Ａに設定される（記憶される）全６４個の各接続チャネル信号のうちの１個の接続チャネル信号のペデスタル設定処理のみ示しているが、前記接続チャネル信号のペデスタル設定処理は、全６４個についても同様に、並行してマルチタスクで実行されているものとする。
【０１７２】
図２１のＳＴ３０１において、ｎを接続チャネル信号の第１レジスタ用カウンタとし、ｍを接続チャネル信号の第２レジスタ用カウンタとしたときに、次の値を設定する。次にＳＴ３０２に進む。
（１）第１レジスタ用カウンタｎの値を１で初期化するｎ＝１
（２）第２レジスタ用カウンタｍの値をｎ＋１６で初期化する（ｍ＝ｎ＋１６）
（３）各接続チャネル信号用の第１レジスタＶＲ１の値を０で初期化する（ＶＲ１＝０）
（４）各接続チャネル信号用の第２レジスタＶＲ２の値を０で初期化する（ＶＲ２＝０）
【０１７３】
ＳＴ３０２において、接続チャネル信号のサンプリング値Ｖｓを読み出す。次にＳＴ３０３に進む。なお、サンプリング値Ｖｓは０以上の符号なし整数値（１２ビット）である。
ＳＴ３０３において、第１レジスタＶＲ１の値が初期値ではないか否かを０より大きいか否かにより判定する（ＶＲ１＞０）。イエス（Ｙ）の場合はＳＴ３０４に進み、ノー（Ｎ）の場合はＳＴ３０５に進む。
ＳＴ３０４において、サンプリング値Ｖｓが第１レジスタＶＲ１の値よりも小さいか否かを判定する（Ｖｓ＜ＶＲ１）。イエス（Ｙ）の場合はＳＴ３０５に進み、ノー（Ｎ）の場合はＳＴ３０６に進む。
ＳＴ３０５において、第１レジスタＶＲ１の値にサンプリング値Ｖｓを設定する（ＶＲ１＝Ｖｓ）。次にＳＴ３０６に進む。
【０１７４】
ＳＴ３０６において、第２レジスタＶＲ２の値が初期値ではないか否かを０より大きいか否かにより判定する（ＶＲ２＞０）。イエス（Ｙ）の場合はＳＴ３０７に進み、ノー（Ｎ）の場合はＳＴ３０８に進む。
ＳＴ３０７において、サンプリング値Ｖｓが第２レジスタＶＲ２の値よりも小さいか否かを判定する（Ｖｓ＜ＶＲ２）であるか否かを判定する。イエス（Ｙ）の場合はＳＴ３０８に進み、ノー（Ｎ）の場合はＳＴ３０９に進む。
ＳＴ３０８において、第２レジスタＶＲ２の値にサンプリング値Ｖｓを設定する（ＶＲ２＝Ｖｓ）。次にＳＴ３０９に進む。
ＳＴ３０９において、第１レジスタ用カウンタｎの値が最大値である３２（サンプリング値Ｖｓを２マイクロ秒間読み出したときの値）であるか否かを判定する（ｎ＝３２）。イエス（Ｙ）の場合はＳＴ３１１に進み、ノー（Ｎ）の場合はＳＴ３１０に進む。
ＳＴ３１０において、第２レジスタ用カウンタｍの値が最大値である３２であるか否かを判定する（ｍ＝３２）。イエス（Ｙ）の場合はＳＴ３１２に進み、ノー（Ｎ）の場合はＳＴ３１３に進む。
【０１７５】
ＳＴ３１１において、次の値を設定する。次にＳＴ３１３に進む。
（１）第１レジスタ用カウンタｎの値を０にリセットする（ｎ＝０）
（２）第１レジスタＶＲ１の値を初期値である０にリセットする（ＶＲ１＝０）
ＳＴ３１２において、次の値を設定する。次にＳＴ３１３に進む。
（１）第２レジスタ用カウンタｍの値を０にリセットする（ｍ＝０）
（２）第２レジスタＶＲ２の値を初期値である０にリセットする（ＶＲ２＝０）
ＳＴ３１３において、次の値を設定する。次にＳＴ３０２に戻る。
（１）第１レジスタ用カウンタｎの値を＋１だけ加算する（ｎ＝ｎ＋１）
（２）第２レジスタ用カウンタｍの値を＋１だけ加算する（ｍ＝ｍ＋１）
【０１７６】
（実施例１の各ＡＤ変換基板における全６４個の各接続チャネル信号ごとの値（最大値とペデスタルとの差分値）設定処理のフローチャートの説明）
図２２は実施例１の各ＡＤ変換基板における全６４個の各接続チャネル信号ごとの値（最大値とペデスタルとの差分値）設定処理のフローチャートである。
図２２のフローチャートの各ＳＴ（ステップ）の処理は、前記ＡＤ変換基板Ａ（Ａ１ａ＋Ａ１ｂ＋Ａ２ａ＋Ａ２ｂ）それぞれのＲＯＭ等に記憶されたプログラムに従って行われる。また、この処理は中性子入射位置演算記憶装置Ｕ２の他の各種処理と並行してマルチタスクで実行される。
図２２に示すフローチャートは中性子入射位置検出装置Ｕの電源投入時に開始される。なお、図２２に示すフローチャートは、前記ＡＤ変換基板Ａに設定される（記憶される）全６４個の各接続チャネル信号のうちの１個の接続チャネル信号の値設定処理のみ示しているが、前記接続チャネル信号の値設定処理は、全６４個についても同様に、並行してマルチタスクで実行されているものとする。
【０１７７】
図２２のＳＴ３５１において、ｋを接続チャネル信号の第３レジスタ用カウンタとしたときに、次の値を設定する。次にＳＴ３５２に進む。
（１）第３レジスタ用カウンタｋの値を１で初期化する（ｋ＝１）
（２）接続チャネル信号用の第３レジスタＶＲ３の値を０で初期化する（ＶＲ３＝０）
（３）接続チャネル信号用の第４レジスタＶＲ４の値を０で初期化する（ＶＲ４＝０）
ＳＴ３５２において、サンプリング値Ｖｓを読み出す。次にＳＴ３５３に進む。
ＳＴ３５３において、第３レジスタＶＲ３の値が初期値ではないか否かを０より大きいか否かにより判定する（ＶＲ３＞０）。イエス（Ｙ）の場合はＳＴ３５４に進み、ノー（Ｎ）の場合はＳＴ３５５に進む。
【０１７８】
ＳＴ３５４において、サンプリング値Ｖｓが第３レジスタＶＲ３の値より大きいか否かを判定する（Ｖｓ＞ＶＲ３）。イエス（Ｙ）の場合はＳＴ３５５に進み、ノー（Ｎ）の場合はＳＴ３５６に進む。
ＳＴ３５５において、次の値を設定する。次にＳＴ３５６に進む。
（１）第３レジスタ用カウンタｋの値を１にリセットする（ｋ＝１）
（２）第３レジスタＶＲ３の値をサンプリング値Ｖｓに設定する（ＶＲ３＝Ｖｓ）
ＳＴ３５６において、第１レジスタＶＲ１の値が初期値ではないか否かを０より大きいか否かにより判定する（ＶＲ１＞０）。イエス（Ｙ）の場合はＳＴ３５７に進み、ノー（Ｎ）の場合はＳＴ３６０に進む。
【０１７９】
ＳＴ３５７において、第２レジスタＶＲ２の値が初期値ではないか否かを０より大きいか否かにより判定する（ＶＲ２＞０）。イエス（Ｙ）の場合はＳＴ３５８に進み、ノー（Ｎ）の場合はＳＴ３５９に進む。
ＳＴ３５８において、第１レジスタＶＲ１の値が第２レジスタＶＲ２の値より小さいか否かを判定する（ＶＲ１＜ＶＲ２）。イエス（Ｙ）の場合はＳＴ３５９に進み、ノー（Ｎ）の場合はＳＴ３６０に進む。
ＳＴ３５９において、第４レジスタＶＲ４の値に最大値である第３レジスタＶＲ３の値からペデスタルとして採用された最小値である第１レジスタＶＲ１の値を減算した値を設定する（ＶＲ４＝ＶＲ３−ＶＲ１）。次にＳＴ３６１に進む。
ＳＴ３６０において、第４レジスタＶＲ４の値に最大値である第３レジスタＶＲ３の値からペデスタルとして採用された最小値である第２レジスタＶＲ２の値を減算した値を設定する（ＶＲ４＝ＶＲ３−ＶＲ２）。次にＳＴ３６１に進む。
【０１８０】
ＳＴ３６１において、第１レジスタ用カウンタｋが最大値である１６（同じサンプリング値Ｖｓを最大値として１マイクロ秒間設定し続けたときの値）であるか否かを判定する（ｋ＝１６）。イエス（Ｙ）の場合はＳＴ３６２に進み、ノー（Ｎ）の場合はＳＴ３６３に進む。
ＳＴ３６２において、次の値を設定する。次にＳＴ３６３に進む。
（１）第３レジスタ用カウンタｋの値を０にリセットする（ｋ＝０）
（２）第３レジスタＶＲ３の値を０にリセットする（ＶＲ３＝０）
ＳＴ３６３において、第３レジスタ用カウンタｋの値を＋１だけ加算する（ｋ＝ｋ＋１）。次にＳＴ３５２に戻る。
【０１８１】
（実施例１の作用）
前述の構成を備えた本発明の実施例１の中性子入射位置検出装置Ｕでは、前記中性子発生器Ｕ４で発生した中性子Ｎ（図１参照）が前記中性子検出器Ｕ１の前記中性子入射面１に入射したときに、前記中性子検出器Ｕ１は、前記パルス波２１，２２の様な波形を有する前記ラストダイノード信号３１および接続チャネル信号を出力する（図４Ａ〜図４Ｃ参照）。前記中性子入射位置演算記憶装置Ｕ２の前記左側演算記憶回路基板Ｆ１が前記ラストダイノード信号３１を受信した時に、前記左側演算記憶回路基板Ｆ１は、前記右側演算記憶回路基板Ｆ２に対して前記ＬＳＹＮＣ信号３５を送信した後で、前記コントローラＣに全６４個の前記各接続チャネル信号の値と、前記右側演算記憶回路基板Ｆ２が送信する８個の隣接チャネル信号とを記憶する（図８〜図１０参照）。
【０１８２】
また、前記左側演算記憶回路基板Ｆ１は、記憶した全６４個の前記各接続チャネル信号の値から、前記最大チャネルを検出して、前記最大チャネル信号および前記４隣チャネルの前記接続チャネル信号の値から前記中性子入射位置演算記憶処理（重心位置の演算処理）することにより、前記中性子入射面１に入射した位置（前記中性子入射位置）を演算して記憶する（図１１Ａ〜図１１Ｃおよび図２４Ａ，図２４Ｂ参照）。前記左側演算記憶回路基板Ｆ１で中性子入射位置を演算する時に、検出した前記最大チャネルが前記右側演算記憶回路基板Ｆ２と連結した位置（密接して配置された位置、隣接した位置）のチャネル（連結チャネル）であった場合（図１１Ｂおよび図１１Ｃ参照）、前記右側演算記憶回路基板Ｆ２から８個の前記隣接チャネル信号を受信しているため、前記左側演算記憶回路基板Ｆ１は、前記連結チャネルも前記外周位置ではないチャネルと同等の位置分解能で中性子入射位置を演算することができる。
さらに、前記中性子入射位置演算記憶装置Ｕ２は、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２に記憶した前記演算結果を前記制御コンピュータＵ３に送信し、前記制御コンピュータＵ３は前記演算結果を制御して表示する。
【０１８３】
よって、実施例１の前記中性子入射位置検出装置Ｕは、前記中性子入射位置演算記憶装置Ｕ２の前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２自体がそれぞれ前記中性子入射位置を演算して記憶することができる。また、前記中性子入射位置検出装置Ｕは、前記中性子入射位置演算記憶装置Ｕ２が前記制御コンピュータＵ３に対して前記各接続チャネル信号および前記演算タイミングＴ等の大容量の中間情報を送信しなくても前記中性子入射位置を演算することができる。したがって、前記中性子入射位置検出装置Ｕは、複数の前記フラットパネル型マルチアノード光電子増倍管を連結しても、中性子入射位置を高位置分解能を維持しつつ、高速で演算して記憶することができる。
【０１８４】
また、実施例１の前記中性子入射位置演算記憶装置Ｕ２では、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２が前記閾値ＳＫを超えるラストダイノード信号の値を受信しても動作することができる。したがって、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２が同時にそれぞれ１つの前記中性子を検出して中性子入射位置演算記憶処理をすることができる。この結果、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２とに同時に且つ別々に入射した２つの中性子を検出することができるため、前記中性子入射位置検出装置Ｕは、前記中性子の検出効率を向上させることができる。
【０１８５】
図２において、前記FA-VME基板の上部には、前記前方向接続用ケーブル挿入口ＣＮ１と、前記後方向接続用ケーブル挿入口ＣＮ２と、前記左方向接続用ケーブル挿入口ＣＮ３と、前記右方向接続用ケーブル挿入口ＣＮ４とが配置されている。実施例１において、Ｙ軸方向に連結している前記左側演算記憶回路基板Ｆ１と前記右側演算記憶回路基板Ｆ２とを接続する場合には、前記隣接基板間接続用ケーブル６で前記左側演算記憶回路基板Ｆ１の前記右方向接続用ケーブル挿入口ＣＮ４と、前記右側演算記憶回路基板Ｆ２の前記左方向接続用ケーブル挿入口ＣＮ３とを接続する。また、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２には、合計６個の空き状態のケーブル挿入口がある。
【０１８６】
前記空き状態のケーブル挿入口は、新たな前記フラットパネル型マルチアノード光電子増倍管を連結する時のために予約されている。例えば、前記右側増倍管Ｐ１の前方向（＋Ｘ方向）に新たに前記フラットパネル型マルチアノード光電子増倍管を連結したい場合には、前記フラットパネル型マルチアノード光電子増倍管に接続された前記FA64モジュールの前記後方向接続用ケーブル挿入口ＣＮ２と前記右側演算記憶回路基板Ｆ１の前記前方向接続用ケーブル挿入口ＣＮ１とを隣接基板間接続用ケーブルで接続することにより、前記追加されたフラットパネル型マルチアノード光電子増倍管と前記右側増倍管Ｐ１との間においても前記隣接チャネル信号の送受信が可能となる。
【０１８７】
なお、図１３〜図１８に示した実施例１の前記FA-VME基板の前記コントローラＣの各種処理は、前方向（＋Ｘ方向）、後方向（−Ｘ方向）、左方向（−Ｙ方向）および右方向（＋Ｙ方向）の最大４台の前記FA-VME基板が接続された場合でも、並列で同時に実行することが可能である。すなわち、互いが接続された前記FA64モジュール（中性子入射位置演算記憶回路基板）同士で、図１３〜図１８に示した全ての処理がそれぞれ同時に実行される。
【０１８８】
したがって、前記中性子入射位置検出装置Ｕは、複数の前記フラットパネル型マルチアノード光電子増倍管をＸ軸方向またはＹ軸方向、若しくはＸ軸方向およびＹ軸方向に密接した状態で配置して前記中性子検出器Ｕ１を拡張し、対応する複数の前記FA64モジュールを適切に接続して前記中性子入射位置演算記憶装置Ｕ２を拡張することによって、前記中性子入射面１の形状および面積を自由に拡張したり、変更したりすることができる。
【０１８９】
また、実施例１の前記中性子入射位置演算記憶装置Ｕ２では、複数の前記FA64モジュールが同時に前記中性子入射位置演算記憶処理を実行することが可能である。したがって、前記中性子検出器Ｕ１および前記中性子入射位置演算記憶装置Ｕ２を拡張するほど、複数の中性子が同時に入射した時に多くの数を検出する可能性が高くなる。この結果、前記中性子検出器Ｕ１および前記中性子入射位置演算記憶装置Ｕ２を拡張することで、前記中性子入射位置検出装置Ｕとしての検出効率をさらに向上させることができる。
【０１９０】
図３において、前記FA64モジュールである左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、本体である前記FA-VME基板と、４枚のＡＤ変換基板と、２枚のＦＡＭＰ３３基板とによって構成されており、従来の中性子入射位置演算記憶装置と比較しても特殊な装置等の構成要素を用いておらず且つ構成がシンプルである。したがって、前記中性子入射位置検出装置Ｕは、前記中性子入射位置演算記憶装置Ｕ２を実用的な前記各基板で構成することにより、低コストで構築することができる。
【０１９１】
図４Ｂ、図４Ｃ、図５Ａにおいて、前記ＡＤ変換回路素子Ａ３では、前記コントローラＣのメインFPGA１１が不定期に発生する３マイクロ秒幅程度のパルス幅の前記パルス波２１，２２について、それぞれ異なる前記ペデスタルを検出しなければならない。よって、前記ペデスタルの検索処理の時間間隔を３マイクロ秒より大きくすることができない。しかし、３マイクロ秒以下の間隔で検索処理を繰り返し実行するだけでは、正確な前記ペデスタルの値が記憶できない期間が長くなる場合がある（図５Ａの１点鎖線で示す値２４ｅおよび２点鎖線で示す値２４ｂ，２４ｃ参照）。
よって、実施例１の前記ＡＤ変換回路素子Ａ３において、前記コントローラＣのメインFPGA１１は、前記ラストダイノード信号の前記ペデスタルの検索処理を２マイクロ秒間隔で実施し且つ１マイクロ秒間ずらした状態で前記検索処理を２重化して並列処理を実行する。この結果、前記ペデスタルの値を正確に記憶している期間を長くすることができる（図５Ａ参照）。また、図１９および図２０におけるフローチャートの処理はシンプルであるため、ＡＤ変換回路素子Ａ３は、前記ペデスタルの検索処理を高速に実行することができる。
【０１９２】
また、実施例１の前記ＡＤ変換基板Ａの前記接続チャネル信号のペデスタル検出処理についても同様であり、前記ペデスタルの値を正確に記憶している期間を長くすることができる（図７Ａ参照）。なお、前記ＡＤ変換基板Ａは、図２０および図２１におけるフローチャートの処理を全６４個の前記接続チャネル信号についてそれぞれ並列で実行することが可能であり、且つ前記ＡＤ変換回路素子Ａ３における前記コントローラＣのメインFPGA１１の処理と同様に、図２０および図２１のフローチャートはシンプルである。したがって、前記ＡＤ変換基板Ａは、前記ペデスタルの検索処理（並列処理）を高速に実行することができる。
【０１９３】
この結果、前記ＡＤ変換回路素子Ａ３では、前記コントローラＣのメインFPGA１１は、前記ラストダイノード信号の正確な値で前記閾値ＳＫと比較し、前記閾値ＳＫを超えた前記ラストダイノード信号の値を前記コントローラＣに送信することができる（図５Ｂ参照）。また、前記コントローラＣが前記閾値ＳＫを超える前記ラストダイノード信号を受信した後、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、共に前記トリガー受信時点３６のから前記同期開始時点３７までの１マイクロ秒間だけ、前記ＡＤ変換基板Ａが前記接続チャネル信号の値を最新の状態に更新するのを促すために待機する（図８、図１３および図１４参照）。前記ＡＤ変換基板Ａは、前記最大値を検出して記憶してから１マイクロ秒経過するまでリセットしないので、前記コントローラＣが前記接続チャネル信号の値を受信するタイミングが多少ずれた場合にも、全６４個の前記各接続チャネル信号の正確な値（図７Ｂ参照）を送信することができる。なお、前記ラストダイノード信号の前記ピーク値が全６４個の前記各接続チャネル信号の前記最大値よりも早く検出されるため、前記ＡＤ変換基板は、前記トリガー受信時点３６のから前記同期開始時点３７までの１マイクロ秒間が経過した時に、前記最大値がリセットされた状態とならないよう設計されている。
【０１９４】
図９および図１４〜図１６において、前記コントローラＣが前記ＡＤ変換基板Ａから全６４個の前記各接続チャネル信号の値を受信するときに、前記差分値（前記接続チャネル信号用の第４レジスタＶＲ４に記憶された値）に前記ＡＤＣ補正係数Ｈを乗算した値の上位８ビットを前記補正値として記憶する。したがって、前記コントローラＣは、前記各チャネルごとに設定された前記ＡＤＣ補正係数Ｈを増幅率として、前記ＡＤ変換基板が記憶する全６４個の前記各接続チャネル信号の値をそれぞれ補正することができる。この結果、前記コントローラＣは、前記各チャネル毎に発生する前記接続チャネル信号の誤差をそれぞれ補正することができる。
【０１９５】
また、前記コントローラＣは、前記ＡＤ変換基板Ａから全６４個の前記各接続チャネル信号の値を１ビットずつ読み出しながら、前記補正値の演算を前記ＡＤＣ補正係数Ｈの加算と左論理シフトのみで行う。したがって、前記コントローラＣは、演算時間および処理内容（演算ロジック）等の演算コストを効率的に利用して、全６４個の前記各接続チャネル信号の値の受信記憶と同時進行で前記補正値の演算処理を高速に実行することができる。
【０１９６】
図１０において、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、それぞれ非同期で動作しており、前記時間差４６が発生した時には、前記基本クロック同期タイミング４７と、前記隣接チャネル信号伝送用クロック同期タイミング４８とが周期的に発生する。前記コントローラＣは、前記隣接チャネル信号伝送用クロック同期タイミング４８のとき、すなわち前記左側隣接チャネル信号伝送用クロック４２と前記右側隣接チャネル信号伝送用クロック４４とが共に立ち上がった時に、８個の前記隣接チャネル信号の値をそれぞれ１ビットずつ送信する。したがって、前記コントローラＣは、前記隣接チャネル信号伝送用クロック同期タイミング４８で８個の前記各隣接クロックの値をそれぞれ送信することで、前記基本クロック同期タイミング４７で前記隣接チャネル信号の値を送信するよりも十分な時間が確保できるため、確実に送受信を行うことができる。この結果、前記コントローラＣは、前記隣接基板間接続用ケーブル６の長さや、前記入出力インタフェースの転送速度等による制限を影響を受けることなく、前記隣接チャネル信号の送受信を確実に行うことができる。
【０１９７】
図１、図１２および図１７において、実施例１の前記中性子入射位置演算記憶装置Ｕ２では、前記中性子発生器Ｕ４から送信される中性子発生を知らせる信号を受信した時に、前記コントローラＣは、前記演算タイミングＴを前記タイミング更新間隔ｔ０ごとに０から１０２３までカウントする処理を他の処理と並列に繰り返し実行している。したがって、前記コントローラＣは、前記中性子入射位置演算記憶処理を実行した時に、中性子が発生した時点から経過したタイミング（中性子入射時刻）を取得することができる。また、前記コントローラＣは、前記演算タイミングＴを０からカウントして、新たに前記中性子発生を知らせる信号を受信するか、前記演算タイミングＴが１０２３までカウントした後、新たに前記中性子発生を知らせる信号を受信するのを待機する処理を他の処理と並列に繰り返し実行している。したがって、前記コントローラＣは、前記タイミング更新間隔ｔ０の設定値を調節することで前記中性子発生を知らせる信号を送信される周期と前記演算タイミングＴのカウントとを調節することができる。また、図１７のフローチャートでは、次の前記中性子発生を知らせる信号を受信した時に、前記演算タイミングＴを０にリセットすることも可能であり、且つ前記演算タイミングＴが１０２３までカウントした後、次の前記中性子発生を知らせる信号を受信するまで中性子の測定を一時停止し、待機している。したがって、前記コントローラＣは、前記タイミング更新間隔ｔ０の設定値が適切に設定されていなくても、図１７におけるフローチャートの演算タイミング設定処理で前記演算タイミングＴを適切にカウントし続けることができる。
【０１９８】
図１１Ａ〜図１１Ｃおよび図１８において、実施例１の前記中性子入射位置演算記憶装置Ｕ２では、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２にそれぞれ前記演算結果として、前記ラストダイノード信号発生頻度記憶用レジスタＲ１に前記閾値ＳＫを超えた前記ラストダイノード信号の値の発生頻度と、前記接続チャネル信号発生頻度記憶用レジスタＲ２に前記最大チャネルおよび前記４隣チャネルの前記接続チャネル信号の合計値の発生頻度と、前記メモリＭに前記中性子が前記中性子入射位置（前記Ｘ軸方向座標位置Ｑｘおよび前記Ｙ軸方向座標位置Ｑｙ）で前記演算タイミングＴの時点で検出された頻度を記憶している。また、前記ラストダイノード信号発生頻度記憶用レジスタＲ１、前記接続チャネル信号発生頻度記憶用レジスタＲ２、および前記メモリＭは、それぞれ取得した値を階級値として対応するアドレスを割り当て、発生頻度を度数値として前記対応するアドレスの値として割り当てている。したがって、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、前記演算結果を効率良く記憶することができる。この結果、前記中性子入射位置検出装置Ｕを長時間動作させても、記憶容量を超えることなく前記演算結果を全て記憶することができる。
【０１９９】
なお、実施例１の前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、それぞれ６４Ｍバイトの前記メモリＭについて、前記メモリＭ内で１６メガ（２の２４乗）種類の各アドレスに対してそれぞれ４バイト（３２ビット）の値が割り当てられるように使用する。前記１６メガ種類の各アドレス番号は２４ビットで全て表現できるため、前記Ｘ軸方向座標位置Ｑｘ（７ビット）と、前記Ｙ軸方向座標位置Ｑｙ（７ビット）、前記演算タイミングＴ（１０ビット）を表現できる値（合計２４ビット）を前記アドレス番号で対応付けすることができる。
【０２００】
（変更例）
以上、本発明の実施例を詳述したが、本発明は、前記実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内で、種々の変更を行うことが可能である。本発明の変更例（Ｈ01）〜（Ｈ025）を下記に例示する。
（Ｈ01）本発明の実施例１の中性子入射位置検出装置Ｕは、２台の前記フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）と対応する２枚の前記FA64モジュール（Ｆ１，Ｆ２）とを有しているが、これに限定されず、２台以上の前記フラットパネル型マルチアノード光電子増倍管と対応する２枚以上の前記FA64モジュール（中性子入射位置演算記憶回路基板）とを有することも可能である。なお、このとき、複数の前記フラットパネル型マルチアノード光電子増倍管を密接して配置して、前記中性子検出器Ｕ１の前記中性子入射面１の形状を自由に設定することができる。
【０２０１】
（Ｈ02）本発明の実施例１の中性子入射位置検出装置Ｕは、前記中性子検出器Ｕ１と、前記中性子入射位置演算記憶装置Ｕ２と、前記制御コンピュータＵ３と、前記中性子発生器Ｕ４とがケーブルによって別々の装置として構成されているが、この状態に限定されず、例えば、前記中性子入射位置検出装置Ｕのうちの複数の装置をケーブルなしで接続して一体的に構成することも可能であり、全ての装置をケーブルによる接続なしで接続して一体的に構成することも可能である。
（Ｈ03）本発明の実施例１の中性子入射位置検出装置Ｕは、前記中性子検出器Ｕ１の前記各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）および前記各中性子入射位置演算記憶装置Ｕ２の中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）は、６４チャネルを取扱うものに限定されず、例えば２５６チャネルを取扱うことも可能である。なお、このとき、図１２における各種手段については、全２５６個の前記接続チャネル信号と、前記他方の中性子入射位置演算記憶回路基板１台につき１６個の前記隣接チャネル信号を取扱うように図１３〜図２２の処理およびケーブルや基板内の信号経路等といった前記中性子入射位置演算記憶回路基板の仕様を適宜変更する必要がある。
【０２０２】
（Ｈ04）本発明の実施例１の中性子入射位置検出装置Ｕは、前記中性子検出器Ｕ１の前記中性子シンチレータＳは、リチウムを含む硫化亜鉛（ZnS/6Li）によって形成された０．２５ｍｍ厚の平板状のものを使用しているが、これに限定されず、異なる材料、板厚、形状で形成された中性子シンチレータを使用することも可能である。また、前記中性子シンチレータの数についても１つに限定されず、複数の中性子シンチレータを使用して、前記中性子入射面１を覆うことも可能である。
（Ｈ05）本発明の実施例１の中性子入射位置検出装置Ｕでは、前記中性子検出器Ｕ１は、前記アクリルガラスＬＤを使用しているが、省略することも可能である。また、前記アクリルガラスＬＤに限定されず、その他の光拡散用部材、板厚、形状に置き換えることも可能である。さらに、前記アクリルガラスＬＤの枚数も１枚に限定されず、複数枚のガラスを使用することも可能である。
【０２０３】
（Ｈ06）本発明の実施例１の中性子入射位置検出装置Ｕは、前記中性子入射位置演算記憶装置Ｕ２の前記左側演算記憶回路基板Ｆ１と前記右側演算記憶回路基板Ｆ２とを非同期で動作させているが、これに限定されず、前記左側演算記憶回路基板Ｆ１と前記右側演算記憶回路基板Ｆ２とを完全に同期させて動作させることも可能である。
（Ｈ07）本発明の実施例１の中性子入射位置検出装置Ｕは、前記パルス波２１，２２のような３マイクロ秒のパルス幅を特徴とする前記ラストダイノード信号および前記接続チャネル信号に限定されず、図１２〜図２２における各種手段で使用するタイマ等の各種設定値を適宜変更することで、他の特徴を有するパルス波に対しても対応させることが可能である。
【０２０４】
（Ｈ08）本発明の実施例１の中性子入射位置検出装置Ｕは、前記閾値ＳＫを超える前記ラストダイノード信号の値を受信した時点を起点として、前記中性子入射位置の演算を開始しているが、これに限定されず、前記ラストダイノード信号を受信せずに前記中性子入射位置を演算することも可能である。
（Ｈ09）本発明の実施例１の中性子入射位置検出装置Ｕは、前記左側演算記憶回路基板Ｆ１から前記右側演算記憶回路基板Ｆ２に前記ＬＳＹＮＣ信号を送信しているが、これに限定されず、前記ＬＳＹＮＣ信号を送受信せずに前記左側演算記憶回路基板Ｆ１と前記右側演算記憶回路基板Ｆ２とが、それぞれ必要な前記隣接チャネル信号を送受信し、前記中性子入射位置を演算することも可能である。また、前記ＬＳＹＮＣ信号の用途についても限定されず、例えば、前記トリガー受信時点３６、前記同期開始時点３７、前記同期中間時点３８、前記同期終了時点３９の各時間設定を延長、短縮などの変更を適宜行うことも可能である。さらに、ＬＳＹＮＣ信号を省略したり、用途を変更することにより、３マイクロ秒間の前記デッドタイムは、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２の性能の限りにおいて、延長することも短縮することも可能となる。
【０２０５】
（Ｈ010）本発明の実施例１の中性子入射位置演算記憶装置Ｕ２は、２０枚の前記FA64モジュールを前記基板収容フレームＦＬに収容して電源管理等を行っているが、これに限定されず、２１枚以上の前記FA64モジュールが収容可能な前記基板収容フレームＦＬに置き換えることも可能である。また、前記基板収容フレームＦＬを複数台用いることが可能である。この結果、前記中性子入射位置検出装置Ｕは、前記FA64モジュールの枚数について、前記基板収容フレームＦＬの収容制限の影響を受けることなく前記中性子検出器Ｕ１（前記フラットパネル型マルチアノード光電子増倍管）と前記中性子入射位置演算記憶装置Ｕ２（対応する前記FA64モジュール）を拡張することが可能となる。
（Ｈ011）本発明の実施例１の中性子入射位置演算記憶装置Ｕ２の前記中性子入射位置演算記憶回路基板であるFA64モジュールは、複数の基板（FA-VME基板、４枚のＡＤ変換基板、２枚のＦＡＭＰ３３基板）によって構成されているが、これに限定されず、例えば、前記複数の基板の全ての機能を搭載した１枚の基板を使用することも可能である。また、FA64モジュール自体についてもFPGAやVME規格等に限定されず、その他の規格を使用することも可能である。このときケーブル等の規格も適宜変更する必要がある。
【０２０６】
（Ｈ012）本発明の実施例１の中性子入射位置演算記憶装置Ｕ２は、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２のＡＤ変換基板Ａがそれぞれ前記ラストダイノード信号の値を記憶する時に、前記パルス波２１，２２の前記ピーク値とペデスタル（最小値）の差分値を記憶しているが、これに限定されず、例えば、一定期間内の平均値を前記ラストダイノード信号の値とすることも可能である。また、前記ピーク値および前記ペデスタルの各検出処理もこれに限定されず、別の検出処理で前記各検出処理と置き換えることも可能である。
（Ｈ013）本発明の実施例１の中性子入射位置演算記憶装置Ｕ２は、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２のＡＤ変換基板Ａがそれぞれ全６４個の前記各接続チャネル信号の値の値を記憶する時に、前記パルス波２１，２２の前記最大値とペデスタル（最小値）の差分値で取得しているが、これに限定されず、例えば、一定期間内のそれぞれの平均値を全６４個の前記各接続チャネル信号の値とすることも可能である。また、前記最大値および前記ペデスタルの各検出処理もこれに限定されず、別の検出処理で前記各検出処理と置き換えることも可能である。
【０２０７】
（Ｈ014）本発明の実施例１の中性子入射位置演算記憶装置Ｕ２において、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２のコントローラＣは、前記ＡＤＣ補正係数Ｈによって補正された前記補正値を記憶しているが、これに限定されず、例えば、前記コントローラＣが前記ＡＤ変換基板Ａに記憶された前記各接続チャネル信号の値をそのまま記憶したり、前記ＡＤ変換基板Ａが前記コントローラＣに送信する値を予め補正して記憶しておくことも可能である。
（Ｈ015）本発明の実施例１の中性子入射位置演算記憶装置Ｕ２において、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２のコントローラＣに全６４個（２枚の前記FA64モジュールで合計全１２８個）の前記各接続チャネル信号の値を記憶するときに、処理の高速化のため、１２ビットの値のうち下位４ビットの値を切り捨てているが、前記下位４ビットの値を切り捨てずに前記１２ビットの値を全て受信することも可能である。また、前記１２ビットの補正値を受信するためには、例えば、前記ＡＤＣ補正係数Ｈおよび前記バッファＢのサイズを拡張して（前記ＡＤＣ補正係数Ｈが８ビットのままならば前記バッファＢを２０ビット長に拡張する。前記ＡＤＣ補正係数Ｈを１２ビットに拡張すれば、前記バッファＢを２４ビットに拡張する）、１ビットごとの読み出し回数を現状の８回から１２回に増やし、前記バッファＢの上位１２ビットを保存すればよい。
【０２０８】
（Ｈ016）本発明の実施例１の中性子入射位置演算記憶装置Ｕ２の前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、前記隣接チャネル信号伝送用クロックによって、前記隣接チャネル信号の値を１クロックごとに１ビットずつ送信しているが、これに限定されず、例えば、１クロックごとに複数のビットを同時に送信することも可能である。また、１クロックで前記隣接チャネル信号の値を全て送信ことも可能である。
（Ｈ017）本発明の実施例１の前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２のコントローラＣは、前記左側隣接チャネル信号伝送用クロック４２と前記右側隣接チャネル信号伝送用クロック４４が共に立上ったときのみ隣接チャネル信号をそれぞれ１ビットずつ送信しているが、立上りの時みに限定されず、立上りおよび立下りが共に重なったときに隣接チャネル信号を送信することも可能である。
（Ｈ018）本発明の実施例１の中性子入射位置演算記憶装置Ｕ２の前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、前記隣接チャネル信号伝送用クロックは、前記基本クロックの４倍の周期で発振されているが、これに限定されず、３以上の整数倍で発振することも可能である。基本クロックの周期の３以上の整数倍（３倍、４倍、５倍、…）の周期で前記隣接チャネル信号伝送用クロックを発振することにより、前記隣接チャネル信号をより確実に送信することができる。
【０２０９】
（Ｈ019）本発明の実施例１の中性子入射位置演算記憶装置Ｕ２の前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、前記隣接チャネル信号伝送用クロック発振回路Ｃ１６を有しているが、省略することも可能である。なお、このとき、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、前記隣接チャネル信号伝送用クロックを送受信せずに、前記隣接チャネル信号を送信する方法が必要となる。
（Ｈ020）本発明の実施例１の中性子入射位置演算記憶装置Ｕ２は、前記左側演算記憶回路基板Ｆ１のコントローラＣにおいて、前記最大チャネルと前記４隣チャネルとによって、前記中性子入射位置演算記憶処理を実行しているが、前記５チャネルに限定されず、例えば、最大チャネルを中心に前後左右に隣接するチャネルをそれぞれ２つ以上（９チャネル、１３チャネル、…）使用して、前記中性子入射位置演算記憶処理を実行することも可能である。このとき、使用する隣接チャネルを増やすごとに、演算速度は低下するが、演算結果の精度（位置分解能）を向上することができる。また、前記中性子入射位置演算記憶処理も重心位置の演算処理に限定されず、前記最大チャネルとその周囲のチャネルを使用して位置分解能を向上させる別の中性子入射位置演算記憶処理と置き換えることも可能である。
【０２１０】
（Ｈ021）本発明の実施例１の中性子発生器Ｕ４は、パルス中性子源、中性子線源、原子炉等の中性子源を使用することができる。なお、実施例１の中性子入射位置演算記憶装置Ｕ２は、前記パルス中性子源のように異なるエネルギーを有する複数の中性子（パルス中性子）が同時発生する中性子発生器に対して最適に設計されており、前記中性子入射位置演算記憶装置Ｕ２が記憶する前記演算結果は、前記複数の中性子の飛行時間の測定にも利用できるよう設計されている。よって、前記中性子線源や原子炉のように中性子が定常発生している中性子発生器のみ想定した場合には、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２のコントローラＣは、前記演算タイミングＴを全く考慮せずに設計することも可能であり、メモリＭやレジスタ等の使用方法も適宜変更する必要がある。
【０２１１】
（Ｈ022）本発明の実施例１の中性子入射位置演算記憶装置Ｕ２は、前記中性子発生器Ｕ４から中性子発生を知らせる信号を受信しているが、これに限定されず、中性子発生器Ｕ４から前記中性子発生を知らせる信号を受信せずに動作することも可能である。例えば、中性子発生器Ｕ４が予め設定した中性子を発生する周期（例えば５０ミリ秒）ごとに前記演算タイミングＴをリセットすることも可能である。
（Ｈ023）本発明の実施例１の中性子入射位置演算記憶装置Ｕ２は、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２に前記演算結果を記憶しているが、これに限定されず、中性子入射位置の演算結果を種々の情報に変換して記憶することが可能である、また、記憶媒体も前記ラストダイノード信号発生頻度記憶用レジスタＲ１と、前記接続チャネル信号発生頻度記憶用レジスタＲ２と、前記メモリＭとに限定されず、種々の記憶媒体に記憶することが可能である。例えば、メモリの容量を１２８Ｍに倍増することも、ハードディスク等の基板外部の記憶装置を用いることも可能である。また、前記ハードディスクを使用する場合、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２の前記演算結果を複数の前記ハードディスクにそれぞれ記憶することも可能である。また、前記演算結果を１台の前記ハードディスクに一括して記憶することも可能である。
【０２１２】
（Ｈ024）本発明の実施例１の前記Ｘ軸方向座標位置Ｑｘ（７ビット）と、前記Ｙ軸方向座標位置Ｑｙ（７ビット）、前記演算タイミングＴ（１０ビット）のデータ長（合計２４ビット）は変更可能である。例えば、位置分解能を重視するときは、前記Ｘ軸方向座標位置Ｑｘ（１０ビット）と、前記Ｙ軸方向座標位置Ｑｙ（１０ビット）、前記演算タイミングＴ（４ビット）と割り当てることが可能である。また、時間分析の効率を重視するときは、前記Ｘ軸方向座標位置Ｑｘ（４ビット）と、前記Ｙ軸方向座標位置Ｑｙ（４ビット）、前記演算タイミングＴ（１６ビット）とすることも可能である。また、長時間動作が必要でなければ、前記階級値（２の２４乗個）および前記度数値（４バイト）の設計自体を変更して、例えば、前記階級値を６４メガ種類（２の２６乗種類）、前記度数値を１バイトとすることも可能である。
（Ｈ025）本発明の実施例１では、前記ＵＳＢケーブル３によって前記中性子入射位置演算記憶装置Ｕ２と前記制御コンピュータＵ３とを接続しているが、これに限定されず、別の規格のケーブルと置き換えることも可能である。
【産業上の利用可能性】
【０２１３】
現在、フラットパネル型マルチアノード光電子増倍管を用いた中性子入射位置検出装置は、医療等の各種産業分野や、高エネルギー物理学や放射線計測等の各種学術研究分野など最先端の高精度光計測を必要とする分野で広く利用されている。
【図面の簡単な説明】
【０２１４】
【図１】図１は本発明の実施例１の中性子入射位置検出装置の全体説明図である。
【図２】図２は２枚のFA64モジュールの接続を説明する拡大図である。
【図３】図３は実施例１の中性子入射位置検出装置のブロック線図であり、２枚のFA64モジュールの構成の説明図である。
【図４】図４はラストダイノード信号のピーク値およびペデスタルの検出方法の説明図として、横軸に読み出しを開始してからの時間をとり、縦軸に電圧値を取ったグラフであり、図４Ａはラストダイノード信号のピーク値の検出結果の説明図であり、図４Ｂはラストダイノード信号用の第１レジスタに記録された最小値の検出結果の説明図であり、図４Ｃはラストダイノード信号用の第２レジスタに記録された最小値の検出結果の説明図である。
【０２１５】
【図５】図５はラストダイノード信号のピーク値およびペデスタルの検出方法の説明図として、横軸に読み出しを開始してからの時間をとり、縦軸に電圧値を取ったグラフであり、図５Ａはラストダイノード信号のペデスタルの検出結果の説明図であり、図５Ｂはラストダイノード信号の値である最大値とペデスタルの差分値の説明図である。
【図６】図６は接続チャネル信号の最大値およびペデスタルの検出方法の説明図として、横軸に読み出しを開始してからの時間をとり、縦軸に電圧値を取ったグラフであり、図６Ａは接続チャネル信号の説明図であり、図６Ｂは接続チャネル信号の最大値の検出結果の説明図である。
【図７】図７は接続チャネル信号の最大値およびペデスタルの検出方法の説明図として、横軸に読み出しを開始してからの時間をとり、縦軸に電圧値を取ったグラフであり、図７Ａは接続チャネル信号のペデスタルの検出結果の説明図であり、図７Ｂは接続チャネル信号の値である最大値とペデスタルの差分値の説明図である。
【図８】図８はラストダイノード信号を検出した中性子入射位置演算記憶回路基板が出力するＬＳＹＮＣ信号と前記ラストダイノード信号との相関関係の説明図である。
【図９】図９は中性子入射位置演算記憶回路基板が接続チャネル信号を各ＡＤ変換基板から読み出してコントローラのレジスタに記憶するときの処理の説明図である。
【０２１６】
【図１０】図１０は非同期で動作する左側演算記憶回路基板（互いに接続された一方の中性子入射位置演算記憶回路基板）と右側演算記憶回路基板（他方の中性子入射位置演算記憶回路基板）における基本クロックと隣接チャネル信号伝送用クロックとの関係を示す図であり、左側演算記憶回路基板が右側演算記憶回路基板から隣接チャネル信号を受信して記憶する処理の説明図である。
【図１１】図１１は中性子入射位置の演算を行うときの左側増倍管および右側増倍管の各チャネルに対する接続チャネル信号の値の位置関係についての説明図であり、図１１Ａは左側増倍管に全１２８チャネルのうち、接続チャネル信号の最大値が検出されたときの図であり、図１１Ｂは全１２８チャネルのうち、接続チャネル信号の最大値が検出されたのが左側増倍管の外周位置にあるチャネルであり且つ右側増倍管と接するチャネルであったときの図であり、図１１Ｃは全１２８チャネルのうち、接続チャネル信号の最大値が検出されたのが右側増倍管の外周位置にあるチャネルであり且つ左側増倍管と接するチャネルであったときの図である。
【０２１７】
【図１２】図１２は実施例１の中性子入射位置検出装置のブロック線図（機能ブロック図）である。
【図１３】図１３は実施例１のFA-VME基板のコントローラにおけるメイン処理のフローチャートである。
【図１４】図１４は実施例１のFA-VME基板のコントローラにおけるラストダイノード信号受信時の処理のフローチャートであり、図１３のＳＴ４のサブルーチンである。
【図１５】図１５は実施例１のFA-VME基板のコントローラにおけるＬＳＹＮＣ信号受信時の処理のフローチャートであり、図１３のＳＴ６のサブルーチンである。
【図１６】図１６は実施例１のFA-VME基板のコントローラにおける全６４個の各接続チャネル信号補正値記憶処理のフローチャートであり、図１４のＳＴ１６および図１５のＳＴ３２のサブルーチンである。
【図１７】図１７は実施例１のFA-VME基板のコントローラにおける演算タイミング設定処理のフローチャートである。
【０２１８】
【図１８】図１８は実施例１のFA-VME基板のコントローラにおける中性子入射位置演算記憶処理のフローチャートである。
【図１９】図１９は実施例１のFA-VME基板のＡＤ変換回路素子におけるラストダイノード信号のペデスタル（最小値）設定処理のフローチャートである。
【図２０】図２０は実施例１のFA-VME基板のＡＤ変換回路素子におけるラストダイノード信号の閾値を超える値（ピーク値とペデスタルとの差分値）検出処理のフローチャートである。
【図２１】図２１は実施例１のFA-VME基板の各ＡＤ変換基板における全６４個の各接続チャネル信号ごとのペデスタル（最小値）検出処理のフローチャートである。
【図２２】図２２は実施例１の各ＡＤ変換基板における全６４個の各接続チャネル信号ごとの値（最大値とペデスタルとの差分値）設定処理のフローチャートである。
【０２１９】
【図２３】図２３は従来技術（Ｊ01）の中性子検出器のアンガーカメラ方式の説明図である。
【図２４】図２４は従来技術（Ｊ01）記載の重心位置の演算処理の説明図であり、図２４Ａは６４ｃｈＦＰＭＴが有する全６４個の各チャネルのうち最大チャネルおよび４隣チャネルの位置関係を例示する図であり、図２４Ｂは最大チャネルと４隣チャネルの接続チャネル信号の値による最大チャネルにおける重心位置の演算方法の説明図であり、図２４Ｃは最大チャネルが外周位置のチャネルであったときの最大チャネルに隣接するチャネルの配置状態の説明図である。
【符号の説明】
【０２２０】
１…中性子入射面
２…光電子検出領域
４ａ，４ｂ…接続チャネル信号伝送路、ラストダイノード信号伝送路、接続チャネル信号伝送ケーブル、ラストダイノード信号伝送ケーブル
６…隣接チャネル信号伝送路、隣接チャネル信号送信路、隣接チャネル信号受信路、記憶送信指示信号伝送路、記憶送信指示信号送信路、記憶送信指示信号受信路、隣接チャネル信号伝送用クロック伝送路、隣接チャネル信号伝送用クロック送信路、隣接チャネル信号伝送用クロック受信路、隣接チャネル信号伝送ケーブル、記憶送信指示信号伝送伝送ケーブル、隣接チャネル信号伝送用クロック伝送ケーブル
【０２２１】
３１…ラストダイノード信号
３５…記憶送信指示信号
４１，４３…基本クロック
４２，４４…隣接チャネル信号伝送用クロック
４８…同期が可能な範囲
５１，６１，７１…最大チャネル
５２，５３，５４，５６，６２，６３，６４，６６，７２，７３，７４，７６…周囲チャネル
５２，５３，６２，６３，７２，７３…Ｘ方向周囲チャネル
５４，５６，６４，６６，７４，７６…Ｙ方向周囲チャネル
【０２２２】
Ｃ３…ラストダイノード信号受信記憶手段
Ｃ３Ａ…ラストダイノード信号ピーク値検出記憶手段
Ｃ３Ｂ…ラストダイノード信号最小値検出記憶手段
Ｃ３B1…第１ラストダイノード信号最小値検出記憶手段
Ｃ３B2…第２ラストダイノード信号最小値検出記憶手段
Ｃ４…接続チャネル信号記憶開始手段
Ｃ５…接続チャネル信号受信記憶手段
Ｃ５Ａ…接続チャネル信号最大値検出記憶手段
Ｃ５Ｂ…接続チャネル信号最小値検出記憶手段
Ｃ５B1…第１接続チャネル信号最小値検出記憶手段
Ｃ５B2…第２接続チャネル信号最小値検出記憶手段
Ｃ５Ｃ…接続チャネル信号補正手段
【０２２３】
Ｃ６…記憶送信指示信号送信手段
Ｃ７…記憶送信指示信号受信手段
Ｃ８…隣接チャネル信号伝送用クロック送信手段
Ｃ９…隣接チャネル信号伝送用クロック受信手段
Ｃ１０…隣接チャネル信号送信手段
Ｃ１１…隣接チャネル信号受信記憶手段
Ｃ１２…中性子入射位置演算記憶手段
【０２２４】
Ｆ１，Ｆ２…中性子入射位置演算記憶回路基板
Ｆ１…一方の中性子入射位置演算記憶回路基板
Ｆ２…他方の中性子入射位置演算記憶回路基板
Ｎ…中性子
Ｐ１，Ｐ２…フラットパネル型マルチアノード光電子増倍管
Ｐ１…一方のフラットパネル型マルチアノード光電子増倍管
Ｐ２…他方のフラットパネル型マルチアノード光電子増倍管
Ｐｘ，Ｐｙ…重心位置信号
Ｐｘ…Ｘ方向重心位置信号
Ｐｙ…Ｙ方向重心位置信号
Ｓ…中性子シンチレータ
ＳＫ…閾値
【０２２５】
Ｕ…中性子入射位置検出装置
Ｕ１…中性子入射位置検出器
Ｕ３…中性子入射位置表示装置
Ｕ３ａ…表示制御装置
Ｕ３ｂ…表示器
Ｕ４…中性子発生器
【０２２６】
ＶＬR1…ラストダイノード信号用第１記憶媒体
ＶＬR2…ラストダイノード信号用第２記憶媒体
ＶＲ１…接続チャネル信号用第１記憶媒体
ＶＲ２…接続チャネル信号用第２記憶媒体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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