(57)【要約】【課題】  表示データ自体に異常が発生した場合であっても、画質の劣化を最小限に抑えることができる表示ドライバ、ブリッジ回路、電気光学装置及び電子機器を提供する。【解決手段】  アクティブマトリックス型の電気光学装置を駆動するための表示ドライバは、画像データを受信するためのインタフェース回路と、インタフェース回路で受信された画像データのエラー検出処理を行うエラー検出回路と、インタフェース回路で受信された画像データが格納される表示メモリと、表示メモリから読み出した画像データに基づいて、電気光学装置のソース線を駆動するソース線駆動回路とを含む。エラー検出回路によりエラーが検出された垂直走査期間の次の垂直走査期間において、該エラーが検出された画像データが表示されるドットを含む走査ラインを選択することなく電気光学装置の複数のゲート線を走査するようにゲート線駆動回路を制御する。【選択図】      図１５
2008152024.tif 000002
【特許請求の範囲】
【請求項１】
アクティブマトリックス型の電気光学装置を駆動するための表示ドライバであって、
画像データを受信するためのインタフェース回路と、
前記インタフェース回路で受信された画像データのエラー検出処理を行うエラー検出回路と、
前記インタフェース回路で受信された画像データが格納される表示メモリと、
前記表示メモリから読み出した画像データに基づいて、前記電気光学装置のソース線を駆動するソース線駆動回路とを含み、
前記エラー検出回路によりエラーが検出された垂直走査期間の次の垂直走査期間において、該エラーが検出された画像データが表示されるドットを含む走査ラインを選択することなく前記電気光学装置の複数のゲート線を走査するように、前記複数のゲート線を走査するゲート線駆動回路を制御することを特徴とする表示ドライバ。
【請求項２】
アクティブマトリックス型の電気光学装置を駆動するための表示ドライバであって、
画像データを受信するためのインタフェース回路と、
前記インタフェース回路で受信された画像データのエラー検出処理を行うエラー検出回路と、
前記インタフェース回路で受信された画像データが格納される表示メモリと、
前記表示メモリから読み出した画像データに基づいて、前記電気光学装置のソース線を駆動するソース線駆動回路とを含み、
前記エラー検出回路によりエラーが検出された画像データを前記表示メモリに書き込むことなく、エラーが検出された垂直走査期間の次の垂直走査期間において、前記表示メモリから読み出した画像データに基づいて前記ソース線を駆動することを特徴とする表示ドライバ。
【請求項３】
請求項１又は２において、
前記電気光学装置の複数のゲート線を選択するゲート線駆動回路を含むことを特徴とする表示ドライバ。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記インタフェース回路で受信される画像データの送信元に対し、前記エラー検出回路のエラー検出処理結果に基づいて画像データの再送要求を行う再送要求処理部を含み、
前記エラー検出回路によりエラーが検出されたとき、
前記再送要求処理部が前記送信元に対して当該垂直走査期間の画像データの再送要求を行うと共に、前記ゲート線駆動回路が当該垂直走査期間の走査を完了させ、前記再送要求に対応した画像データの再送の開始を条件に次の垂直走査期間の走査を開始することを特徴とする表示ドライバ。
【請求項５】
請求項１乃至３のいずれかにおいて、
前記インタフェース回路で受信される画像データの送信元に対し、前記エラー検出回路のエラー検出処理結果に基づいて画像データの再送要求を行う再送要求処理部を含み、
前記エラー検出回路によりエラーが検出されたとき、
前記再送要求処理部が前記送信元に対して当該垂直走査期間の画像データの再送要求を行うと共に、前記ゲート線駆動回路が当該垂直走査期間の走査を完了させることなく、前記再送要求に対応した画像データの再送の開始を条件に次の垂直走査期間の走査を開始することを特徴とする表示ドライバ。
【請求項６】
アクティブマトリックス型の電気光学装置を駆動するための表示ドライバであって、
画像データを受信するためのインタフェース回路と、
前記インタフェース回路で受信された画像データのエラー検出処理を行うエラー検出回路と、
前記インタフェース回路で受信された画像データに基づいて、前記電気光学装置のソース線を駆動するソース線駆動回路と、
前記電気光学装置の複数のゲート線を走査するゲート線駆動回路と、
前記インタフェース回路で受信される画像データの送信元に対し、前記エラー検出回路のエラー検出処理結果に基づいて画像データの再送要求を行う再送要求処理部とを含み、
前記エラー検出回路によりエラーが検出されたとき、
前記再送要求処理部が前記送信元に対して当該フレームの画像データの再送要求を行うと共に、前記ゲート線駆動回路が当該フレームの走査を完了させ、前記再送要求に対応した画像データの再送の開始を条件に次のフレームの走査を開始することを特徴とする表示ドライバ。
【請求項７】
アクティブマトリックス型の電気光学装置を駆動するための表示ドライバであって、
画像データを受信するためのインタフェース回路と、
前記インタフェース回路で受信された画像データのエラー検出処理を行うエラー検出回路と、
前記インタフェース回路で受信された画像データに基づいて、前記電気光学装置のソース線を駆動するソース線駆動回路と、
前記電気光学装置の複数のゲート線を走査するゲート線駆動回路と、
前記インタフェース回路で受信される画像データの送信元に対し、前記エラー検出回路のエラー検出処理結果に基づいて画像データの再送要求を行う再送要求処理部とを含み、
前記エラー検出回路によりエラーが検出されたとき、
前記再送要求処理部が前記送信元に対して当該垂直走査期間の画像データの再送要求を行うと共に、前記ゲート線駆動回路が当該垂直走査期間の走査を完了させることなく、前記再送要求に対応した画像データの再送の開始を条件に次の垂直走査期間の走査を開始することを特徴とする表示ドライバ。
【請求項８】
複数のゲート線と、
複数のソース線と、
各画素が各ゲート線及び各ソース線により特定される複数の画素と、
前記複数のゲート線を走査するゲートドライバと、
前記インタフェース回路で受信されたデータに基づいて前記複数のソース線を駆動する請求項１乃至７のいずれか記載の表示ドライバとを含むことを特徴とする電気光学装置。
【請求項９】
請求項１乃至７のいずれか記載の表示ドライバを含むことを特徴とする電気光学装置。
【請求項１０】
ホストと、
前記ホストからのデータを受信する請求項１乃至７のいずれか記載の表示ドライバとを含むことを特徴とする電子機器。
【請求項１１】
請求項８又は９記載の電気光学装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示ドライバ、電気光学装置及び電子機器に関する。
【背景技術】
【０００２】
近年、液晶パネルに代表される表示パネル（広義には電気光学装置）の高精細化と大画面化とが進み、１画面分の表示データのデータサイズが急激に増大している。更に、１ピクセル当たりの表示データのビット数が増加する傾向にあるにもかかわらず、表示パネルが搭載される電子機器の小型化の要求により、表示パネルを実装する上で信号線数の増加が大きな課題となっている。
【０００３】
そこで、表示パネルを駆動する表示ドライバに対して表示データを供給する場合に、該表示データを低振幅信号に変換して高速に伝送させることが行われる。これにより、表示データのデータサイズの拡大や信号線数の増加に対応することができる。
【０００４】
ところが、表示データや表示制御信号を低振幅信号に変換して高速に伝送させる場合であっても、ノイズ等の影響を受け、異常な画像を表示する事態を招くことがある。そこで、特許文献１には、外部から水平同期信号、垂直同期信号やデータイネーブル信号が伝送される途中にノイズが混入して異常が発生した場合でも、内部で水平同期信号、垂直同期信号やデータイネーブル信号を生成する液晶表示装置が開示されている。これにより、特許文献１では異常な画像の表示を防止している。
【特許文献１】特開２００３−１６７５４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、表示データ自体に異常が発生した場合であっても、異常が発生した表示データを用いてそのまま画像表示が行われるという問題がある。液晶表示装置を駆動する表示ドライバは表示メモリを内蔵するものがあり、該表示メモリに表示データを一旦格納させる。そして、表示ドライバは、表示メモリから表示データを繰り返し読み出して液晶表示装置を駆動する。こうすることで、表示データを外部から供給するのに伴う消費電力の削減を図ることができる。
【０００６】
このように表示メモリを内蔵する場合であっても、異常が発生した表示データに起因した画質の劣化を防止できることが望ましい。これは、最近の画素数の増加に伴い画質の向上に対する市場の要求に応えるものである。
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、表示データ自体に異常が発生した場合であっても、画質の劣化を最小限に抑えることができる表示ドライバ、電気光学装置及び電子機器を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明は、
アクティブマトリックス型の電気光学装置を駆動するための表示ドライバであって、
画像データを受信するためのインタフェース回路と、
前記インタフェース回路で受信された画像データのエラー検出処理を行うエラー検出回路と、
前記インタフェース回路で受信された画像データが格納される表示メモリと、
前記表示メモリから読み出した画像データに基づいて、前記電気光学装置のソース線を駆動するソース線駆動回路とを含み、
前記エラー検出回路によりエラーが検出された垂直走査期間の次の垂直走査期間において、該エラーが検出された画像データが表示されるドットを含む走査ラインを選択することなく前記電気光学装置の複数のゲート線を走査するように、前記複数のゲート線を走査するゲート線駆動回路を制御する表示ドライバに関係する。
【０００９】
一般的に、連続する２つの垂直走査期間（フレーム）における画像の差異は少なく、エラーが検出された画像データが表示される画素を含む走査ラインに、敢えて白表示や黒表示を行うと却って当該走査ラインが目立ってしまう場合がある。これに対して、本発明によれば、エラーが検出された画像データが表示されるドットを含む走査ラインを選択することなく複数のゲート線を走査するように制御することで、当該走査ラインでは前回と同じ画素表示が行われる。そのため、次の垂直走査期間では表示メモリから再び画像データが読み出されて直ぐに次の画像に更新することができる。従って、画像データ自体にエラーが検出された場合であっても、画質への影響を最小限に抑えることができる。特に、１画面分に複数の走査ラインでエラーが検出された場合に、各走査ラインに白表示や黒表示を行う場合と比較して、画質の劣化への影響を大幅に低減させることができるようになる。
【００１０】
また本発明は、
アクティブマトリックス型の電気光学装置を駆動するための表示ドライバであって、
画像データを受信するためのインタフェース回路と、
前記インタフェース回路で受信された画像データのエラー検出処理を行うエラー検出回路と、
前記インタフェース回路で受信された画像データが格納される表示メモリと、
前記表示メモリから読み出した画像データに基づいて、前記電気光学装置のソース線を駆動するソース線駆動回路とを含み、
前記エラー検出回路によりエラーが検出された画像データを前記表示メモリに書き込むことなく、エラーが検出された垂直走査期間の次の垂直走査期間において、前記表示メモリから読み出した画像データに基づいて前記ソース線を駆動する表示ドライバに関係する。
【００１１】
本発明によれば、エラーが検出された画像データのみを表示メモリに書き込まないように制御することで、当該垂直走査期間における画像データを直前の垂直走査期間の画像データで代用するようにしたので、エラーが検出された画像データに対応したドットのみが前の垂直走査期間の画像データを用いて表示されるため、走査ラインを非選択する場合に比べて、より一層画質の劣化を防止できるようになる。
【００１２】
また本発明に係る表示ドライバでは、
前記電気光学装置の複数のゲート線を選択するゲート線駆動回路を含むことができる。
【００１３】
また本発明に係る表示ドライバでは、
前記インタフェース回路で受信される画像データの送信元に対し、前記エラー検出回路のエラー検出処理結果に基づいて画像データの再送要求を行う再送要求処理部を含み、
前記エラー検出回路によりエラーが検出されたとき、
前記再送要求処理部が前記送信元に対して当該垂直走査期間の画像データの再送要求を行うと共に、前記ゲート線駆動回路が当該垂直走査期間の走査を完了させ、前記再送要求に対応した画像データの再送の開始を条件に次の垂直走査期間の走査を開始することができる。
【００１４】
また本発明に係る表示ドライバでは、
前記インタフェース回路で受信される画像データの送信元に対し、前記エラー検出回路のエラー検出処理結果に基づいて画像データの再送要求を行う再送要求処理部を含み、
前記エラー検出回路によりエラーが検出されたとき、
前記再送要求処理部が前記送信元に対して当該垂直走査期間の画像データの再送要求を行うと共に、前記ゲート線駆動回路が当該垂直走査期間の走査を完了させることなく、前記再送要求に対応した画像データの再送の開始を条件に次の垂直走査期間の走査を開始することができる。
【００１５】
上記のいずれかの発明によれば、表示メモリに既に画像データが格納されているため、表示画像を周期的に更新できる。従って、エラーが検出された画像データの再送要求を行って、正常な表示データのみを用いて表示を行うことで、画質の劣化の防止を図ることができる。
【００１６】
また本発明は、
アクティブマトリックス型の電気光学装置を駆動するための表示ドライバであって、
画像データを受信するためのインタフェース回路と、
前記インタフェース回路で受信された画像データのエラー検出処理を行うエラー検出回路と、
前記インタフェース回路で受信された画像データに基づいて、前記電気光学装置のソース線を駆動するソース線駆動回路と、
前記電気光学装置の複数のゲート線を走査するゲート線駆動回路と、
前記インタフェース回路で受信される画像データの送信元に対し、前記エラー検出回路のエラー検出処理結果に基づいて画像データの再送要求を行う再送要求処理部とを含み、
前記エラー検出回路によりエラーが検出されたとき、
前記再送要求処理部が前記送信元に対して当該フレームの画像データの再送要求を行うと共に、前記ゲート線駆動回路が当該フレームの走査を完了させ、前記再送要求に対応した画像データの再送の開始を条件に次のフレームの走査を開始する表示ドライバに関係する。
【００１７】
また本発明は、
アクティブマトリックス型の電気光学装置を駆動するための表示ドライバであって、
画像データを受信するためのインタフェース回路と、
前記インタフェース回路で受信された画像データのエラー検出処理を行うエラー検出回路と、
前記インタフェース回路で受信された画像データに基づいて、前記電気光学装置のソース線を駆動するソース線駆動回路と、
前記電気光学装置の複数のゲート線を走査するゲート線駆動回路と、
前記インタフェース回路で受信される画像データの送信元に対し、前記エラー検出回路のエラー検出処理結果に基づいて画像データの再送要求を行う再送要求処理部とを含み、
前記エラー検出回路によりエラーが検出されたとき、
前記再送要求処理部が前記送信元に対して当該垂直走査期間の画像データの再送要求を行うと共に、前記ゲート線駆動回路が当該垂直走査期間の走査を完了させることなく、前記再送要求に対応した画像データの再送の開始を条件に次の垂直走査期間の走査を開始する表示ドライバに関係する。
【００１８】
また本発明は、
複数のゲート線と、
複数のソース線と、
各画素が各ゲート線及び各ソース線により特定される複数の画素と、
前記複数のゲート線を走査するゲートドライバと、
前記インタフェース回路で受信されたデータに基づいて前記複数のソース線を駆動する上記のいずれか記載の表示ドライバとを含む電気光学装置に関係する。
【００１９】
また本発明は、
上記のいずれか記載の表示ドライバを含む電気光学装置に関係する。
【００２０】
上記のいずれかの発明によれば、画像データ自体に異常が発生した場合であっても、画質の劣化を最小限に抑えることができる電気光学装置を提供できる。
【００２１】
また本発明は、
ホストと、
前記ホストからのデータを受信する上記のいずれか記載の表示ドライバとを含む電子機器に関係する。
【００２２】
また本発明は、
上記記載の電気光学装置を含む電子機器に関係する。
【００２３】
上記のいずれかの発明によれば、画像データ自体に異常が発生した場合であっても、画質の劣化を最小限に抑えることができる電子機器を提供できる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００２５】
１．  液晶表示装置
図１に、本実施形態におけるアクティブマトリックス型の液晶表示装置の構成の概要を示す。なお図１では、電気光学装置としてアクティブマトリクス型の液晶表示パネルが採用された液晶表示装置について説明するが、以下に述べる実施形態が液晶表示パネルに限定されるものではない。
【００２６】
液晶表示装置１０は、液晶表示パネル（広義には表示パネル、更に広義には電気光学装置）２０を含む。液晶表示パネル２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びるゲート線（走査線）ＧＬ１〜ＧＬＭ（Ｍは２以上の整数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線（データ線）ＳＬ１〜ＳＬＮ（Ｎは２以上の整数）とが配置されている。また、ゲート線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数、以下同様。）とソース線ＳＬｎ（１≦ｎ≦Ｎ、ｎは整数、以下同様。）との交差位置に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２ｍｎが配置されている。
【００２７】
ＴＦＴ２２ｍｎのゲートは、ゲート線ＧＬｎに接続されている。ＴＦＴ２２ｍｎのソースは、ソース線ＳＬｎに接続されている。ＴＦＴ２２ｍｎのドレインは、画素電極２６ｍｎに接続されている。画素電極２６ｍｎと、これに対向する対向電極２８ｍｎとの間に液晶（広義には電気光学物質）が封入され、液晶容量（広義には液晶素子）２４ｍｎが形成される。画素電極２６ｍｎと対向電極２８ｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｍｎには、対向電極電圧ＶＣＯＭが供給される。
【００２８】
このような液晶表示パネル２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学物質としての液晶を封入させることで形成される。
【００２９】
液晶表示装置１０は、表示ドライバ４０を含む。表示ドライバ４０は、液晶表示パネル２０を駆動する。表示ドライバ４０は、ソースドライバ（データドライバ）３０と、ゲートドライバ（ゲート線駆動回路、走査ドライバ）３２とを含む。ソースドライバ３０は、表示データ（画像データ、階調データ）に基づいて、液晶表示パネル２０のソース線ＳＬ１〜ＳＬＮを駆動する。ゲートドライバ３２は、一垂直走査期間内に、液晶表示パネル２０のゲート線ＧＬ１〜ＧＬＭを順次駆動（走査）する。
【００３０】
また、液晶表示装置１０は、電源回路１００を含むことができる。電源回路１００は、ソース線の駆動に必要な電圧を生成し、これらをソースドライバ３０に対して供給する。電源回路１００は、ゲート線の走査に必要な電圧を生成し、これをゲートドライバ３２に対して供給する。
【００３１】
更に電源回路１００は、対向電極電圧生成回路を含み、該対向電極電圧生成回路が対向電極電圧ＶＣＯＭを生成する。即ち電源回路１００は、ソースドライバ３０によって生成された極性反転信号ＰＯＬのタイミングに合わせて、高電位側電圧ＶＣＯＭＨと低電位側電圧ＶＣＯＭＬとを周期的に繰り返す対向電極電圧ＶＣＯＭを、液晶表示パネル２０の対向電極に出力する。
【００３２】
液晶表示装置１０は、ホスト３８を含むことができる。ホスト３８は、図示しない中央演算処理装置（Central Processing Unit：以下、ＣＰＵと略す。）及びメモリを含み、該メモリに格納されたプログラムを読み込んで実行したＣＰＵにより、表示ドライバ４０の各部、電源回路１００を制御する処理を実現する。例えば、ホスト３８は、ソースドライバ３０及びゲートドライバ３２に対し、動作モードの設定、極性反転駆動の設定、極性反転タイミングの設定、内部で生成した垂直同期信号や水平同期信号の供給等を行う。
【００３３】
なお図１では、液晶表示装置１０に電源回路１００又はホスト３８を含めて構成するようにしているが、これらのうち少なくとも１つを液晶表示装置１０の外部に設けて構成するようにしてもよい。
【００３４】
また、ソースドライバ３０は、ゲートドライバ３２及び電源回路１００のうち少なくとも１つを内蔵してもよい。
【００３５】
更にまた、表示ドライバ４０、ホスト３８及び電源回路１００の一部又は全部を液晶表示パネル２０上に形成してもよい。例えば図２では、液晶表示パネル２０上に、表示ドライバ４０が形成されている。このように液晶表示パネル２０は、複数のゲート線と、複数のソース線と、複数のゲート線の１つと複数のソース線の１つとにより特定される画素（画素電極）と、複数のゲート線を走査するゲートドライバと、複数のソース線を駆動するソースドライバとを含むように構成することができる。液晶表示パネル２０の画素形成領域７８に、複数の画素が形成されている。
【００３６】
図３に、図１又は図２の液晶表示装置の構成例を示す。
【００３７】
図３では、パネル基板９０上にゲート線やソース線が配設され画素が形成される画素形成領域９２が設けられる。そしてパネル基板９０の縁部に、表示ドライバ４０が実装される。パネル基板９０には、フレキシブル基板９４が接続され、フレキシブル基板９４には、表示ドライバ４０の設定情報を格納するＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）９６が搭載される。フレキシブル基板９４には、データ転送バスとして機能するシリアルバス９８が設けられる。表示ドライバ４０とＥＥＰＲＯＭ９６は、所与の信号線を介して電気的に接続される。表示ドライバ４０とホスト３８は、パケットデータを、シリアルバス９８を介してやり取りする。
【００３８】
２．  インタフェース回路
本実施形態では、ホスト３８と表示ドライバ４０とが、シリアルバスを介して接続される。シリアルバスは、２組の差動信号線により構成され、ホスト３８及び表示ドライバ４０間の転送信号が、２組の差動信号に変換されて伝送される。より具体的には、ホスト３８からの３種類以上の複数種類の送信信号が送信インタフェース（Interface：以下、Ｉ／Ｆ）回路によって２組の差動信号に変換されて、シリアルバスを介して転送される。そして、該シリアルバスに接続された受信Ｉ／Ｆ回路によって、元の複数種類の送信信号に変換されて表示ドライバ４０に供給される。
【００３９】
図４に、本実施形態におけるホスト３８及び表示ドライバ４０間の構成例のブロック図を示す。
【００４０】
図４において、ホスト３８は５種類の送信信号を出力し、該送信信号を受けて２組の差動信号に変換する送信Ｉ／Ｆ回路５０が設けられている。送信Ｉ／Ｆ回路５０は、ホスト３８からの送信信号を、最大振幅値が該送信信号より低い２組の差動信号に変換し、変換後の差動信号をシリアルバス（差動信号線）９８に出力する制御を行う。即ち、ホスト３８からの並列の送信信号は、パラレル／シリアル変換され、直列の差動信号として送信される。図４では、送信Ｉ／Ｆ回路５０がホスト３８の外部に設けられているが、ホスト３８の内部に設けてもよい。
【００４１】
一端に送信Ｉ／Ｆ回路５０が接続されるシリアルバス９８の他端には、受信Ｉ／Ｆ回路５４が接続される。受信Ｉ／Ｆ回路５４は、シリアルバス９８を介して受信した受信信号を、最大振幅値が該受信信号より高い元の信号に変換し、該信号を表示ドライバ４０の駆動部６０に供給する。駆動部６０は、図１又は図２のソースドライバ３０及びゲートドライバ３２を含む。図４では、受信Ｉ／Ｆ回路５４がホスト３８の内部に設けられているが、ホスト３８の外部に設けてもよい。
【００４２】
そして本実施形態では、受信Ｉ／Ｆ回路５４がホスト３８（より具体的には、送信Ｉ／Ｆ回路５０）からの受信信号のエラーを検出し、その検出結果をエラー検出フラグＦｌｇＥｒｒとして駆動部６０（より具体的には、ソースドライバ３０）に通知する。受信Ｉ／Ｆ回路５４は、シリアルバス９８を介した伝送されてきた受信信号のパリティエラー等を検出することができる。
【００４３】
図５に、ホスト３８が出力する送信信号の例を示す。
【００４４】
ホスト３８は、表示制御信号（ＶＳ、ＨＳ、ＤＥ、ＰＣＬＫ）（表示タイミング信号）及び表示データＤＢＵＳを出力する。例えば１ピクセルが３ドットで構成される場合、表示データＤＢＵＳは、例えば８ビットのＲ成分の階調データ、８ビットのＧ成分の階調データ及び８ビットのＢ成分の階調データを有する。即ち、表示データＤＢＵＳは、２４ビットのデータである。この表示データＤＢＵＳは、１ピクセル分の２４ビットのデータがピクセルクロック信号ＰＣＬＫに同期して順次転送される。
【００４５】
上記の表示制御信号のうち垂直同期信号（Vertical Synchronization signal）ＶＳは、１垂直走査期間を規定する信号であり、例えば１垂直走査期間が垂直同期信号ＶＳの立ち下がりエッジで規定される。また水平同期信号（Horizontal Synchronization signal）ＨＳは、１水平走査期間を規定する信号であり、例えば１水平走査期間が水平同期信号ＨＳの立ち下がりエッジで規定される。データイネーブル信号（Data Enable signal）ＤＥは、表示データＤＢＵＳが有効か否かを示す信号である。データイネーブル信号ＤＥがＨレベルの期間の表示データＤＢＵＳは有効であることを示し、データイネーブル信号ＤＥがＬレベルの期間の表示データＤＢＵＳは無効であることを示す。ピクセルクロック信号ＰＣＬＫは、１ピクセル毎に表示データＤＢＵＳを転送するための同期信号である。
【００４６】
このようにホスト３８は、４ビットの表示制御信号と２４ビットの表示データを出力する。送信Ｉ／Ｆ回路５０は、ホスト３８から合計２８ビットの信号を受けて、２組の差動信号に変換し、シリアルバス９８を介して表示ドライバ４０に差動信号を伝送する。
【００４７】
図６に、シリアルバス９８を介して伝送される差動信号の例を示す。
【００４８】
シリアルバス９８は、データ転送用の第１の差動信号線と、クロック転送用の第２の差動信号線とを含む。第１の差動信号線を構成する２つの信号線には、互いに位相が反転したデータ信号Ｄ及び反転データ信号ＤＸが出力される。第２の差動信号線を構成する２つの信号線には、互いに位相が反転したクロック信号ＣＬＫ及び反転クロック信号ＣＬＫＸが出力される。クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＸは、シリアルバス９８を介したシリアル転送の転送基準タイミングとなる。データ信号Ｄ及び反転データ信号ＤＸは、表示制御信号（ＶＳ、ＨＳ、ＤＥ、ＰＣＬＫ）をシリアルで転送するために変化する。
【００４９】
そして、クロック信号ＣＬＫがＬレベルの期間（反転クロック信号ＣＬＫＸがＨレベルの期間）に、予め決められたＲ（Ｒは２以上の整数）ビット数のデータ信号Ｄ及び反転データ信号ＤＸが伝送される。同様に、クロック信号ＣＬＫがＨレベルの期間（反転クロック信号ＣＬＫＸがＬレベルの期間）に、Ｒビット数のデータ信号Ｄ及び反転データ信号ＤＸが伝送される。
【００５０】
このように図４の送信Ｉ／Ｆ回路５０は、図５に示す表示制御信号及び表示データを図６に示す差動信号に変換する。これに対して、図４の受信Ｉ／Ｆ回路５４は、図６に示す差動信号を図５に示す表示制御信号及び表示データに変換すると共に、該表示制御信号及び表示データのパリティエラーの有無等を検出し、エラー検出フラグＦｌｇＥｒｒを出力する。そして、受信Ｉ／Ｆ回路５４の出力信号が、駆動部６０に供給される。
【００５１】
図７（Ａ）、図７（Ｂ）に、ホスト３８と表示ドライバ４０との間でやり取りされるパケットデータの説明図を示す。
【００５２】
ホスト３８と表示ドライバ４０との間では、図７（Ａ）又は図７（Ｂ）に示すパケット化されたコマンド又はデータが、シリアルバス９８を介してやり取りされる。図７（Ａ）に示すパケットデータにより、例えばホスト３８が表示ドライバ４０に対してコマンドを発行する。また、図７（Ｂ）に示すパケットデータにより、例えばホスト３８が、表示ドライバ４０の表示駆動処理対象の表示データを送信する。
【００５３】
図７（Ａ）、図７（Ｂ）に示すように、パケットデータは、パケットヘッダ部ＰＨ、データ部ＤＴ、パケットフッタ部ＰＦを有する。パケットヘッダ部ＰＨには、データの識別コードやデータタイプの他に、必要に応じてパケット長が設定される。データ部ＤＴには、コマンド発行用のデータ又は処理対象のデータが設定される。コマンド発行用のデータは、コマンドデータとパラメータデータとを含み、コマンドデータのデコード結果に基づいてパラメータデータが特定される。パケットフッタ部ＰＦには、エラー検出用データが設定される。ここで、エラー検出用データは、例えばパリティ符号、ＣＲＣデータ、チェックサムデータ、ＥＣＣデータ、ハッシュ関数データ等がある。
【００５４】
コマンドの例としては、表示ドライバ４０のソースドライバ３０及びゲートドライバ３２に対し、動作モードの設定、極性反転駆動の設定、極性反転タイミングの設定、１画面のサイズ、垂直走査期間や水平走査期間の設定を行うものがある。
【００５５】
データの例としては、静止画データや動画データ等の表示データ、垂直同期信号や水平同期信号、データイネーブル信号等の表示制御信号がある。
【００５６】
このようなパケットデータは、ショートパケット構造又はロングパケット構造を有する。
【００５７】
図８（Ａ）に、ショートパケット構造の一例を示す。図８（Ｂ）に、ロングパケット構造の一例を示す。
【００５８】
ショートパケット構造のパケットデータは、図８（Ａ）に示すように、パケットヘッダ部ＰＨ、データ部ＤＴ、パケットフッタ部ＰＦを有する。ショートパケット構造のパケットデータのパケットフッタ部ＰＦには、ＥＣＣ（Error Correcting Code）データが設定され、ＥＣＣデータに基づいてパケットデータの１ビットエラーが訂正され、２ビットエラーが検出される。
【００５９】
ロングパケット構造のパケットデータは、図８（Ｂ）に示すように、パケットヘッダ部ＰＨ、データ部ＤＴ、ＰＦ部を有する。ロングパケット構造のパケットデータのパケットヘッダ部ＰＨには、ＥＣＣデータが設定される。このＥＣＣデータに基づいて、パケットヘッダ部ＰＨ内の１ビットエラーが訂正され、２ビットエラーが検出される。また、ロングパケット構造のパケットデータのパケットフッタ部ＰＦには、チェックサムデータが設定される。このチェックサムデータに基づいて、データ部ＤＴの１ビット以上のエラーが検出される。
【００６０】
なお、図８（Ａ）、図８（Ｂ）ではエラー検出データとして、ＥＣＣデータやチェックサムデータを採用する例を説明したが、本発明がこれらのデータに限定されるものではない。
【００６１】
図９に、パケットデータによる１水平走査分の表示データのやり取りの説明図を示す。
【００６２】
パケットヘッダ部ＰＨに水平同期開始タイミングを示す識別子が設定されたＳＹＮＣパケットとパケットヘッダ部ＰＨに水平同期終了タイミングを示す識別子が設定されたＳＹＮＣパケットを、ホスト３８が表示ドライバ４０に対して送信することで、表示ドライバ４０内で水平同期信号ＨＳを生成できる。
【００６３】
ホスト３８は、上記のＳＹＮＣパケットを送信後、１ライン分の表示データがパケット化されたパケットデータを表示ドライバ４０に送信する。このパケットデータは、パケットヘッダ部ＰＨに画像フォーマットや表示データである旨の識別子が設定され、データ部ＤＴに表示データが設定され、パケットフッタ部ＰＦにエラー検出データが設定される。
【００６４】
その後、ホスト３８は、次の水平同期開始タイミングや水平同期終了タイミングを指定するためにＳＹＮＣパケットを送信する。
【００６５】
なお、図９では、２つのＳＹＮＣパケットにより水平同期信号の変化タイミングを指定するようにしたが、水平同期信号のアクティブ期間を指定して１つのＳＹＮＣパケットにより水平同期信号の変化タイミングを指定するようにしてもよい。
【００６６】
図１０に、パケットデータによる１垂直走査分の表示データのやり取りの説明図を示す。
【００６７】
パケットヘッダ部ＰＨに水平同期開始タイミングを示す識別子が設定されたＳＹＮＣパケットを、ホスト３８が表示ドライバ４０に対して送信することで、表示ドライバ４０内で垂直同期信号ＶＳを生成できる。同様に、ホスト３８からの水平同期開始タイミングを指定するＳＹＮＣパケットを受けた表示ドライバ４０は、水平同期信号ＨＳを生成できる。そして、ホスト３８は、上記のＳＹＮＣパケットを送信後、１ライン分の表示データがパケット化されたパケットデータを表示ドライバ４０に送信する。このパケットデータは、パケットヘッダ部ＰＨに画像フォーマットや表示データである旨の識別子が設定され、データ部ＤＴに表示データが設定され、パケットフッタ部ＰＦにエラー検出データが設定される。
【００６８】
それ以降では、１水平走査単位で同様のパケットの送受信が行われる。
【００６９】
３．  表示ドライバ
図１１に、本実施形態における表示ドライバ４０の構成の概要を示す。
【００７０】
表示ドライバ４０は、上述の受信Ｉ／Ｆ回路５４、ソースドライバ３０及びゲートドライバ３２を含むことができる。受信Ｉ／Ｆ回路５４で受信された信号は、ソースドライバ３０又はゲートドライバ３２に供給される。
【００７１】
３．１  第１の実施形態
図１２に、図１１の受信Ｉ／Ｆ回路５４の構成例のブロック図を示す。
【００７２】
受信Ｉ／Ｆ回路５４は、物理層回路２００、受信処理回路２１０、タイミング生成回路２２０を含む。物理層回路２００は、第１及び第２の差動レシーバＲｘ１、Ｒｘ２、シリアル／パラレル変換回路７０、ＰＬＬ（Phase Lock Loop）回路７２を含む。受信処理回路２１０は、パケット処理部２１２、エラー検出部２１４（広義には、エラー検出回路）、デコーダ２１６を含む。
【００７３】
送信Ｉ／Ｆ回路５０の第２の差動トランスミッタＴｘ２により駆動される第２の差動信号線に接続される第２の差動レシーバＲｘ２は、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＸを差動増幅することで、シリアルバス９８を介したシリアル転送の転送基準タイミングを生成する。ＰＬＬ回路７２は、第２の差動レシーバＲｘ２の出力信号に位相を同期させた基準クロックを、タイミング生成回路２２０に出力する。
【００７４】
タイミング生成回路２２０は、ＰＬＬ回路７２からの基準クロックに基づいて、シリアル／パラレル変換回路７０及び受信処理回路２１０の基準タイミング信号を生成する。
【００７５】
送信Ｉ／Ｆ回路５０の第１の差動トランスミッタＴｘ１により駆動される第１の差動信号線に接続される第１の差動レシーバＲｘ１は、データ信号Ｄ及び反転データ信号ＤＸを差動増幅することで、シリアルバス９８を介してシリアル転送される転送データを生成する。シリアル／パラレル変換回路７０は、タイミング生成回路２２０からの基準タイミング信号に同期して、第１の差動レシーバＲｘ１により差動増幅されたシリアル信号をパラレル信号に変換する。
【００７６】
受信処理回路２１０は、タイミング生成回路２２０からの基準タイミング信号に同期して、シリアル／パラレル変換回路７０の出力信号から垂直同期信号ＶＳ、水平同期信号ＨＳ、データイネーブル信号ＤＥ、ピクセルクロック信号ＰＣＬＫ、表示データＤＢＵＳ、及びエラー検出フラグＦｌｇＥｒｒを生成する。
【００７７】
より具体的には、パケット処理部２１２によりパケットデータの各部のデータが抽出され、デコーダ２１６によりＳＹＮＣパケットやデータパケットが解析された結果、受信処理回路２１０は、垂直同期信号ＶＳ、水平同期信号ＨＳ、データイネーブル信号ＤＥ、ピクセルクロック信号ＰＣＬＫ、及び表示データＤＢＵＳを生成する。エラー検出部２１４は、パケットデータのエラー検出データに基づいて、公知のエラー検出処理によりエラーが発生しているか否かを判別し、エラーが発生していると判別されたときエラー検出フラグＦｌｇＥｒｒをアクティブにする。
【００７８】
表示ドライバ４０は、ゲートドライバ３２によりゲート線を走査しながら、ソースドライバ３０のソース線駆動部３００により表示データに基づいてソース線を駆動する。ソースドライバ３０は、表示メモリ１２０を含み、該表示メモリ１２０に少なくとも１画面分の表示データが格納される。ソースドライバ３０は、受信処理回路２１０で抽出された表示データを、一旦、表示メモリ１２０に格納し、表示用の表示タイミング信号に同期して該表示メモリ１２０から表示データを読み出して液晶表示パネル２０の複数のソース線を駆動することを繰り返す。第１の垂直走査期間において表示メモリ１２０に格納された表示データは、第１の垂直走査期間の次の垂直走査期間である第２の垂直走査期間において表示メモリ１２０から読み出され、液晶表示パネル２０の駆動に供される。更に表示ドライバ４０は、エラー処理部３１０により、エラー検出フラグＦｌｇＥｒｒに基づいて、ホスト３８からの信号にエラーが発生したか否かを判別して、画質への影響を最小限に抑える制御を行う。
【００７９】
図１３に、第１の実施形態におけるエラー処理部の処理例の説明図を示す。
【００８０】
エラー処理部３１０は、エラー検出フラグＦｌｇＥｒｒに基づいて、エラー検出部２１４が表示データのエラーを検出したとき、エラーが検出された表示データが表示されるドットを含む走査ラインを選択することなく複数のゲート線を走査する制御を行う。
【００８１】
この結果、図１３に示すように、エラー検出フラグＦｌｇＥｒｒがアクティブになった表示データが表示される走査ラインでは、ゲート線が選択されない。即ち、当該ゲート線に接続される画素が選択されない。図１又は図２の液晶表示パネル２０はアクティブマトリックス型であるため、画素が選択されない場合には、前回書き込まれた電圧が画素に保存されることになる。
【００８２】
ソースドライバ３０は表示メモリ１２０に蓄積した表示データを、表示用の表示タイミング信号に同期して読み出して、周期的に液晶表示パネル２０のソース線を駆動する。一般的には、連続する２つの垂直走査期間（フレーム）における画像の差異は少なく、エラーが検出された表示データが表示される画素を含む走査ラインに、敢えて白表示や黒表示を行うと却って当該走査ラインが目立ってしまう場合がある。これに対して、第１の実施形態によれば、エラーが検出された表示データが表示されるドットを含む走査ラインを選択することなく複数のゲート線を走査するように制御することで、当該走査ラインでは前回と同じ画素表示が行われる。従って、表示ドライバ４０のソースドライバ３０は、次の垂直走査期間では表示メモリ１２０から再び表示データが読み出されて直ぐに次の画像を更新する。そのため、表示データ自体にエラーが検出された場合であっても、画質への影響を最小限に抑えることができる。特に、１画面分に複数の走査ラインでエラーが検出された場合に、各走査ラインに白表示や黒表示を行う場合と比較して、画質の劣化への影響を大幅に低減させることができるようになる。
【００８３】
３．１．１  ゲートドライバ
図１４に、図１１のゲートドライバ３２の構成例を示す。
【００８４】
ゲートドライバ３２は、シフトレジスタ８０、レベルシフタ８２、出力制御回路８４を含む。
【００８５】
シフトレジスタ８０は、各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ８０は、クロック信号ＶＣＫに同期してスタートパルス信号ＶＳＰをフリップフロップに保持すると、順次クロック信号ＶＣＫに同期して隣接するフリップフロップにスタートパルス信号ＶＳＰをシフトする。ここで入力されるクロック信号ＶＣＫは水平同期信号であり、スタートパルス信号ＶＳＰは垂直同期信号である。
【００８６】
レベルシフタ８２は、シフトレジスタ８０からの電圧のレベルを、液晶表示パネル２０の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。
【００８７】
出力制御回路８４は、レベルシフタ８２によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。出力制御回路８４は、ゲート線毎に設けられた論理積演算回路を含み、レベルシフタ８２によってシフトされた走査電圧と、出力イネーブル信号ＶＥＮＢとの論理積演算結果が、ゲート線の選択信号として出力される。従って、出力イネーブル信号ＶＥＮＢによりゲート線の選択期間を制御することができるようになっている。
【００８８】
３．１．２  ソースドライバ
図１５に、図１１のソースドライバ３０の構成例のブロック図を示す。
【００８９】
ソースドライバ３０は、表示メモリ１２０、ラインラッチ１２２、レベルシフタ１２４、基準電圧発生回路１２６、ＤＡＣ（Digital-to-Analog Converter）（広義には電圧選択回路）１２８、出力バッファ１３０を含む。
【００９０】
更にソースドライバ３０は、エラー処理部３１０（エラー処理回路）、表示タイミング生成回路１３６、レベルシフタ１３８を含む。
【００９１】
表示メモリ１２０には、受信Ｉ／Ｆ回路５４によって差動増幅後に生成された表示データＤＢＵＳが取り込まれる。受信Ｉ／Ｆ回路５４は、１ピクセル単位に表示データをシリアルにソースドライバ３０に供給し、該表示データが表示メモリ１２０に順次取り込まれていく。ソースドライバ３０は、図示しないメモリ制御回路を有し、該メモリ制御回路が、表示メモリ１２０の書き込みアドレスを更新しながら、表示データを表示メモリ１２０に書き込む制御を行う。また、メモリ制御回路は、表示用の読み出しタイミングに同期して読み出しアドレスを更新し、該読み出しアドレスに格納された表示データを読み出す制御を行う。
【００９２】
ラインラッチ１２２は、表示メモリ１２０から読み出された表示データを、水平同期信号ＨＳに基づいてラッチする。
【００９３】
レベルシフタ１２４は、ラインラッチ１２２から読み出した各ビットの信号の電圧レベルを変換する。
【００９４】
基準電圧発生回路１２６は、各基準電圧が、各表示データに対応した複数の基準電圧を発生させる。より具体的には、基準電圧発生回路１２６は、高電位側電源電圧ＶＤＤＨ及び低電位側電源電圧ＶＳＳＨの間の電圧を抵抗分割した複数種類の基準電圧を発生させ、ＤＡＣ１２８に供給する。
【００９５】
ＤＡＣ１２８は、各基準電圧が表示データに対応した複数の基準電圧の中から、ソース線ごとにレベルシフタ１２４からの表示データに対応する駆動電圧（階調電圧）を出力する。より具体的には、ＤＡＣ１２８は、レベルシフタ１２４からの１ドット分の表示データをデコードし、デコード結果に基づいて複数の基準電圧のいずれかを選択する。ＤＡＣ１２８において選択された基準電圧は、駆動電圧として出力バッファ１３０に出力される。
【００９６】
出力バッファ１３０は、各データ出力部が各ソース線に対応して設けられた複数のデータ出力部を有する。出力バッファ１３０の各データ出力部は、ＤＡＣ１２８からの駆動電圧に基づいて、ソース線を駆動する。各データ出力部は、ボルテージフォロワ接続された演算増幅器を含む。
【００９７】
エラー処理部３１０には、受信Ｉ／Ｆ回路５４からのエラー検出フラグＦｌｇＥｒｒ、垂直同期信号ＶＳ、水平同期信号ＨＳ及びピクセルクロック信号ＰＣＬＫが入力される。そしてエラー処理部３１０は、エラー検出フラグＦｌｇＥｒｒに基づいて、受信Ｉ／Ｆ回路５４の受信信号のエラーを検出し、エラー検出結果を表示タイミング生成回路１３６に出力する。
【００９８】
表示タイミング生成回路１３６は、垂直同期信号ＶＳ、水平同期信号ＨＳ、ピクセルクロック信号ＰＣＬＫ及びエラー処理部３１０のエラー検出結果に基づいて、ゲート線の選択タイミングとソース線の駆動タイミングとを制御する制御信号を生成する。レベルシフタ１３８は、表示タイミング生成回路１３６によって生成された該制御信号の各ビットの電圧レベルを変換する。例えばレベルシフタ１３８は、ゲートドライバ３２の表示タイミングを制御するためのクロック信号ＶＣＫ、スタートパルス信号ＶＳＰ、出力イネーブル信号ＶＥＮＢを出力する。
【００９９】
更に、ソースドライバ３０のソース線駆動部３００は、発振回路３８０を含むことができる。発振回路３８０は、受信Ｉ／Ｆ回路５４から表示タイミング信号とは非同期で、発振クロックを生成することができる。この発振クロックは表示タイミング生成回路１３６に供給される。表示タイミング生成回路１３６は、発振クロックに基づいて表示用の表示タイミング信号（水平同期信号、垂直同期信号）を生成し、表示用の読み出しタイミングを生成することができる。
【０１００】
図１６に、表示タイミング生成回路１３６の構成要部の一例を示す。
【０１０１】
図１６では、表示タイミング生成回路１３６のうち出力イネーブル信号ＶＥＮＢを生成する回路部分のブロックのみを示している。表示タイミング生成回路１３６は、フリップフロップ（Flip-flop：ＦＦ）３５０、ＲＡＭアドレスカウンタ３５２、カウンタ３５４と、ゲート出力制御部３５６とを含むことができる。
【０１０２】
ＦＦ３５０には、エラー検出フラグＦｌｇＥｒｒとインタフェースクロック（Ｉ／ＦＣＬＫ）が入力される。Ｉ／ＦＣＬＫは、例えば受信Ｉ／Ｆ回路５４のタイミング生成回路２２０で生成された基準クロックである。ＲＡＭアドレスカウンタ３５２は、Ｉ／ＦＣＬＫに同期して、表示メモリ１２０の書き込みアドレス及び読み出しアドレスを生成することができる。ＦＦ３５０は、Ｉ／ＦＣＬＫに同期して、エラー検出フラグＦｌｇＥｒｒがアクティブになったときの表示メモリ１２０の書き込みアドレスをラッチする。ＦＦ３５０にラッチされた書き込みアドレスは、ゲート出力制御部３５６に供給される。
【０１０３】
カウンタ３５４には、発振回路３８０からの発振クロックに基づいて表示タイミング生成回路１３６で生成された水平同期クロック１ＨＣＬＫが入力される。カウンタ３５４は、１垂直走査期間の開始タイミングを基準に水平同期クロック１ＨＣＬＫのクロック数をカウントし、そのカウント値をゲート出力制御部３５６に供給する。
【０１０４】
ＦＦ３５０にラッチされた表示メモリ１２０の書き込みアドレスは、当該垂直走査期間内の走査ラインに対応付けられる。ゲート出力制御部３５６は、ＦＦ３５０の書き込みアドレスとカウンタ３５４のカウント値とを比較する比較器３５７を有し、該比較器３５７によりエラー検出フラグＦｌｇＥｒｒがアクティブとなった走査ラインをエラーラインであるか否かを判別できる。この比較器３５７の出力が、出力イネーブル信号ＶＥＮＢとなる。
【０１０５】
以上のように、表示ドライバ４０は、エラーが検出された表示データが表示されるドットを含む走査ラインを選択しないようにゲートドライバ３２を制御することができる。
【０１０６】
図１７に、第１の実施形態におけるゲートドライバ３２の制御例を示す。
【０１０７】
図１７では、垂直同期信号ＶＳがＬレベルとなることで開始される１垂直走査期間内に、水平同期信号ＨＳにより規定される１水平走査期間毎に、データイネーブル信号ＤＥにより有効とされた表示データＤＢＵＳが供給されている。表示データＤＢＵＳが供給されると、次の水平走査期間において、該表示データＤＢＵＳに対応した階調電圧が液晶表示パネル２０のソース線に供給される。
【０１０８】
図１７では、３ライン目の表示データにエラーが検出されたとき（ＳＱ１）、次の水平走査期間においてエラー検出フラグＦｌｇＥｒｒがＨレベルに変化している（ＳＱ２）。この水平走査期間では、エラー検出フラグＦｌｇＥｒｒに基づいて出力イネーブル信号ＶＥＮＢがＬレベルのままとなり（ＳＱ３）、３ライン目のゲート線が選択されない。
【０１０９】
そして、４ライン目の表示データにエラーが検出されないときは、次の水平走査期間においてエラー検出フラグＦｌｇＥｒｒがＬレベルに変化し、４ライン目のゲート線が選択される。このように、エラー検出部２１４によりエラーが検出された水平走査期間の次の水平走査期間において、該エラーが検出された画像データが表示されるドットを含む走査ラインを選択することなく液晶表示パネル２０の複数のゲート線を走査するように、ゲートドライバ３２が制御される。
【０１１０】
なお、図１６及び図１７では、エラーが検出された表示データが表示されるドットを含む走査ラインを選択しないように制御することで画質の劣化を抑えていたが、本発明に係る実施形態はこれに限定されるものではない。例えば、エラーが検出された表示データのみを表示メモリ１２０に書き込まないように制御することで、当該垂直走査期間における表示データを直前の垂直走査期間の表示データで代用するようにしてもよい。こうすることで、エラーが検出された表示データに対応したドットのみが前の垂直走査期間の表示データを用いて表示されるため、走査ラインを非選択する場合に比べて、より一層画質の劣化を防止できるようになる。これは、メモリ制御回路が表示データを表示メモリ１２０に書き込む際に、エラーが検出された表示データのみを表示メモリ１２０に書き込まないようにすることで容易に実現できる。この場合、表示ドライバ４０は、エラー検出部２１４によりエラーが検出された表示データを表示メモリ１２０に書き込むことなく、エラーが検出された垂直走査期間の次の垂直走査期間において、表示メモリ１２０から読み出した画像データに基づいてソース線を駆動することになる。
【０１１１】
３．２  第２の実施形態
第１の実施形態では、表示データにエラーが検出されたとき、該表示データが表示される走査ラインを選択しないようにゲートドライバを制御していた。これに対して、第２の実施形態では、ソースドライバが表示メモリを内蔵し、該表示メモリから繰り返し表示データを読み出して液晶表示パネルを駆動することで周期的に表示画像を更新できることに着目し、エラーが検出された表示データの再送要求を行う。即ち、表示メモリを内蔵することで周期的に同じ表示画像を更新できる。従って、その間に、エラーが検出された表示データの再送要求を行って、正常な表示データのみを用いて表示を行うことで、画質の劣化の防止を図ることができる。
【０１１２】
図１８に、第２の実施形態におけるエラー処理例の説明図を示す。
【０１１３】
図１８では、縦軸方向に時間をとり、時間の流れに沿って、表示メモリに格納される表示データに対応した画像をメモリイメージと液晶表示パネル２０に表示される画像の表示イメージとを示している。
【０１１４】
垂直同期信号ＶＳで規定される垂直走査期間ＶＴ１において、ある画像が液晶表示パネル２０に表示されたものとする。そして、この垂直走査期間ＶＴ１において表示ドライバの表示メモリへの表示データの書き込み期間ＷＲＴ１中に、表示データにエラーが検出されたものとする。
【０１１５】
このとき、第２の実施形態では、エラー検出フラグＦｌｇＥｒｒをＨレベルとすると共に、上記の表示データの送信元であるホストに対して表示データの再送要求を行う。そして、書き込み期間ＷＲＴ２において表示メモリに書き込まれた、該ホストから再送されてきた表示データにエラーが検出されなかったことを条件に、エラー検出フラグＦｌｇＥｒｒをＬレベルに戻す。そして、垂直同期信号ＶＳのパルスを、エラー検出フラグＦｌｇＥｒｒがＬレベルに戻るタイミングまでシフトさせる。
【０１１６】
この垂直走査期間ＶＴ１では、ホストに対して当該垂直走査期間の表示データの再送要求が行われるが、ゲートドライバは、エラーの検出の有無にかかわらず当該垂直走査期間の走査を完了させてもよいし、エラーが検出されたときに当該垂直走査期間の走査を中断させてもよい（完了させなくてもよい）。いずれにしても、ゲートドライバは、ホストに対する再送要求に対応して表示データの再送の開始を条件に、次の垂直走査期間の走査を開始する。
【０１１７】
なお、当該垂直走査期間の走査を中断させる場合、例えば、エラーが検出されたことを条件にセットされ、次の垂直走査期間の開始タイミングでリセットされるゲート出力制御イネーブル信号を生成することで、第１の実施形態の構成で容易に実現できる。
【０１１８】
その後、当該垂直走査期間の走査を完了させる場合も中断させる場合も、エラーが検出された垂直走査期間ＶＴ１の次の垂直走査期間ＶＴ２において、書き込み期間ＷＲＴ２に表示メモリに書き込まれた表示データに基づいて液晶表示パネルを表示駆動する。
【０１１９】
このように、第２の実施形態によれば、表示メモリに既に表示データが格納されているため、表示画像を周期的に更新できる。従って、エラーが検出された表示データの再送要求を行って、正常な表示データのみを用いて表示を行うことで、第１の実施形態と同様に画質の劣化の防止を図ることができるようになる。
【０１２０】
以下、第２の実施形態における表示ドライバの構成例について説明する。なお、以下では、ホストに対して当該垂直走査期間の表示データの再送要求を行うと共に、ゲートドライバがエラーの検出の有無にかかわらず当該垂直走査期間の走査を完了させる場合の構成例について説明する。そして、第２の実施形態における表示ドライバの構成のうち、第１の実施形態における表示ドライバと異なる構成について説明する。
【０１２１】
図１９に、第２の実施形態におけるゲートドライバの構成例のブロック図を示す。図１９において、図１４と同一部分には同一符号を付し、適宜説明を省略する。
【０１２２】
図１９のゲートドライバ４００は、シフトレジスタ８０、レベルシフタ８２、出力制御回路８５を含む。出力制御回路８５は、レベルシフタ８２によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。出力制御回路８５は、ゲート線毎に設けられた出力バッファを含み、レベルシフタ８２によってシフトされた走査電圧をバッファリングして、ゲート線の選択信号として出力する。
【０１２３】
図２０に、第２の実施形態におけるホストと表示ドライバとのインタフェースの構成例の説明図を示す。但し、図２０において、図１２と同一部分には同一符号を付し、適宜説明を省略する。
【０１２４】
第２の実施形態における表示ドライバは、図１２の受信Ｉ／Ｆ回路５４に代えて図２０の受信Ｉ／Ｆ回路５００を含む。また、表示ドライバは、送信Ｉ／Ｆ回路６００を含む。またホスト３８は、受信Ｉ／Ｆ回路７００を含む。
【０１２５】
受信Ｉ／Ｆ回路５００が受信Ｉ／Ｆ回路５４と異なる点は、パケット処理部２１２に代えてパケット処理部５１０が設けられている点である。パケット処理部５１０は、再送要求処理部５１２を含む。再送要求処理部５１２は、受信Ｉ／Ｆ回路５４で受信される表示データの送信元であるホスト３８に対し、エラー検出部２１４のエラー検出処理結果に基づいて表示データの再送要求を行う。再送要求処理部５１２は、ホスト３８に対する表示データの再送要求を、シリアルバス９８を介した再送要求パケットにより行う。
【０１２６】
送信Ｉ／Ｆ回路６００は、物理層回路６１０を含む。物理層回路６１０は、第３の差動トランスミッタＴｘ３と、第４の差動トランスミッタＴｘ４と、パラレル／シリアル変換回路６１２と、送信クロック生成回路６１４とを含む。パラレル／シリアル変換回路６１２は、タイミング生成回路２２０が生成した基準タイミング信号に同期して、再送要求処理部５１２が生成した再送要求パケットデータのパラレルデータをシリアルデータに変換する。第３の差動トランスミッタＴｘ３は、パラレル／シリアル変換回路６１２によりシリアル化されたデータをデータ信号Ｄ及び反転データ信号ＤＸとしてシリアルバス９８を介して転送する。送信クロック生成回路６１４は、送信用のクロック信号を生成する。第４の差動トランスミッタＴｘ４は、送信クロック生成回路６１４によって生成されたクロック信号をクロック信号ＣＬＫ及び反転クロック信号ＣＬＫＸとしてシリアルバス９８を介して転送する。
【０１２７】
ホスト３８の受信Ｉ／Ｆ回路７００は、第３の差動レシーバＲｘ３、第４の差動レシーバＲｘ４を含む。第３の差動レシーバＲｘ３は、データ信号Ｄ及び反転データ信号ＤＸを差動増幅することで、シリアルバス９８を介してシリアル転送される転送データを生成する。第４の差動レシーバＲｘ４は、クロック信号ＣＬＫ及び反転クロック信号ＣＬＫＸを差動増幅することで、シリアルバス９８を介したシリアル転送の転送基準タイミングを生成する。
【０１２８】
図２１に、第２の実施形態におけるホスト及び表示ドライバ間のパケットの送受信シーケンスの一例を示す。
【０１２９】
表示ドライバは、ホスト３８からの表示データをデータパケットとして受信し（ＳＴ１）、上述のようにパケット処理を行って該表示データにエラーがあるか否かを判別する。その結果、ホスト３８からパケット化された表示データにエラーがあると判別されたとき（ＳＴ２）、検出されたエラーの種類を示すエラーレポートをパケット化してホスト３８に送信する（ＳＴ３）。
【０１３０】
エラーレポートを受信したホスト３８は、エラーレポートを解析して（ＳＴ４）、表示ドライバ側で検出されたエラーの種類を特定し、例えば表示データのエラーが検出されたときには予め指定されたように該表示データの再送データパケットとして送信する（ＳＴ５）。再送データパケットを受信した表示ドライバは、該再送データパケットにより再送された表示データにエラーがないと判別されたときに液晶表示パネルの表示駆動処理を再開する（ＳＴ６）。
【０１３１】
図２２に、第２の実施形態におけるホストによるデータパケットの再送処理の一例のフロー図を示す。ホスト３８は、図示しないメモリの格納されたプログラムを読み出し、該プログラムに対応した処理を実行することで図２２に示す処理を行うことができるようになっている。
【０１３２】
まず、ホスト３８は、表示ドライバからパケットを受信すると（ステップＳ１０：Ｙ）、パケットの内容を解析してエラーレポートか否かを判別する（ステップＳ１１）。該パケットがエラーレポートであると判別されたとき（ステップＳ１１：Ｙ）、表示ドライバ側でエラーが検出されたか否かを判別する（ステップＳ１２）。そして、そのエラーが表示ドライバ側で受信された表示データのエラーであると判別されたとき（ステップＳ１３：Ｙ）、表示ドライバ側でエラーが検出された表示データをパケット化して再送データパケットとして表示ドライバに再送する処理を行い（ステップＳ１４）、ステップＳ１０に戻る（リターン）。
【０１３３】
ステップＳ１０においてパケットが受信されないとき（ステップＳ１０：Ｎ）、ステップＳ１１において受信パケットがエラーレポートを含まないと判別されたとき（ステップＳ１１：Ｎ）、ステップＳ１２においてエラーレポートにエラーが検出されなかったことが示されているとき（ステップＳ１２：Ｎ）、又はステップＳ１３において表示ドライバ側で検出されたエラーが表示データではないと判別されたとき（ステップＳ１３：Ｎ）、送信タイミングか否かを監視する（ステップＳ１５：Ｎ）。
【０１３４】
ステップＳ１５において送信タイミングであると判別されたとき（ステップＳ１５：Ｙ）、垂直同期信号又は水平同期信号をパケット化したＳＹＮＣパケットの送信処理（ステップＳ１６）や表示データをパケット化したデータパケットの送信処理（ステップＳ１７）を行って、ステップＳ１０に戻る（リターン）。
【０１３５】
第２の実施形態におけるソースドライバは、エラーが検出された垂直走査期間における走査を一旦完了させると共に、エラーが検出された表示データの再送要求を行う。
【０１３６】
図２３に、第２の実施形態におけるソースドライバの構成例のブロック図を示す。
【０１３７】
図２３において、図１５と同一部分には同一符号を付し、適宜説明を省略する。図２３のソースドライバ８００が図１５のソースドライバ３０と異なる点は、表示タイミング生成回路１３６に代えて表示タイミング生成回路８１０が設けられている点である。表示タイミング生成回路８１０により、ソースドライバ８００は、エラーが検出された垂直走査期間における走査を一旦完了させることができる。
【０１３８】
図２４に、図２３の表示タイミング生成回路８１０の構成例を示す。
【０１３９】
表示タイミング生成回路８１０は、カウンタ８１２、カウントアップ値レジスタ８１４、比較器８１６、マスク回路８１８を含むことができる。
【０１４０】
カウンタ８１２には、発振回路３８０からの発振クロックに基づいて表示タイミング生成回路８１０で生成された水平同期クロック１ＨＣＬＫが入力される。カウンタ８１２は、１垂直走査期間の開始タイミングを基準に水平同期クロック１ＨＣＬＫのクロック数をカウントし、そのカウント値を比較器８１６に供給する。カウントアップ値レジスタ８１４には、事前にホスト３８から１垂直走査期間内の水平走査期間数に対応した設定値が設定される。比較器８１６は、カウンタ８１２のカウント値とカウントアップ値レジスタ８１４とを比較し、両者が一致したときに一致検出パルスを出力する。
【０１４１】
マスク回路８１８は、エラー検出フラグＦｌｇＥｒｒにより比較器８１６の出力をマスクする。マスク回路８１８の出力が、フレーム先頭フラグｅｎｄＬｎとして出力される。フレーム先頭フラグｅｎｄＬｎがアクティブになると、カウンタ８１２のカウント値が初期化される。なおカウンタ８１２は、水平同期クロック１ＨＣＬＫのクロック数のカウント動作を所定のカウント値（例えばカウントアップ値レジスタの設定値）までカウントし、フレーム先頭フラグｅｎｄＬｎがアクティブになるまでカウント動作を停止させる。
【０１４２】
このようにして生成されたフレーム先頭フラグｅｎｄＬｎがアクティブになると、表示用の垂直同期信号ＶＳのパルスが生成されるようになっている。
【０１４３】
図２５（Ａ）、図２５（Ｂ）に、図２４の表示タイミング生成回路８１０の動作例のタイミング図を示す。
【０１４４】
図２５（Ａ）は、エラー検出フラグＦｌｇＥｒｒがＬレベルであり表示データ等にエラーが検出されなかった場合の動作例を示している。ライン先頭フラグｅｎｄ１Ｈがアクティブになると、表示用の水平同期信号ＨＳのパルスが生成される。カウンタ８１２が水平同期クロック１ＨＣＬＫのクロック数をカウントして、カウント値ｃｎｔＬｎがカウントアップされる。そして、例えばカウント値ｃｎｔＬｎが３２８のときにフレーム先頭フラグｅｎｄＬｎがアクティブとなり、カウンタ８１２のカウント値ｃｎｔＬｎが初期化される。
【０１４５】
図２５（Ｂ）は、エラー検出フラグＦｌｇＥｒｒがＨレベルからＬレベルに変化し、表示データ等にエラーが検出された状態からエラーが検出されなかった状態に変化した場合の動作例を示している。ここで、エラー検出フラグディレイＦｌｇＥｒｒｄは、エラー検出フラグＦｌｇＥｒｒをライン先頭フラグｅｎｄ１Ｈに同期化させた信号である。この場合も、ライン先頭フラグｅｎｄ１Ｈがアクティブになると、表示用の水平同期信号ＨＳのパルスが生成される。カウンタ８１２が水平同期クロック１ＨＣＬＫのクロック数をカウントして、カウント値ｃｎｔＬｎがカウントアップされる。そして、例えばカウント値ｃｎｔＬｎが３２８のとき、エラー検出フラグＦｌｇＥｒｒ（エラー検出フラグディレイＦｌｇＥｒｒｄ）がＨレベルであるため、カウンタ８１２のカウント動作が停止される。そして、エラー検出フラグディレイＦｌｇＥｒｒｄがＨレベルからＬレベルに変化したタイミング後、次のライン先頭フラグｅｎｄ１Ｈがアクティブになったタイミングでフレーム先頭フラグｅｎｄＬｎがアクティブとなる。これにより、カウンタ８１２のカウント値ｃｎｔＬｎが初期化されると共に、次の垂直走査期間が開始される。
【０１４６】
以上のように、ソースドライバ８００は、表示データ等のエラーが検出された垂直走査期間における走査を一旦完了させることができる。そして、エラー検出と共にホストに対して表示データの再送要求を行い、エラー検出フラグＦｌｇＥｒｒがＬレベルに変化したときに再び走査を開始させることができる。従って、ホスト３８への再送要求に対応した表示データの再送の開始を条件に、次の垂直走査期間の走査を開始させることができる。
【０１４７】
図２６に、第２の実施形態におけるソースドライバ８００の制御例のタイミング図を示す。
【０１４８】
図２６では、スリープイン状態においてホスト３８からのコマンドパケットを受けて、表示ドライバがスリープアウト状態に移行した場合のタイミング例を示している。
【０１４９】
まず、スリープイン状態では、ＳＹＮＣパケット後のデータパケットでパケット化された表示データにエラーが検出されたものとする（ＳＱ１０）。このエラーは、エラー検出フラグＦｌｇＥｒｒをＬレベルからＨレベルに変化させるが、表示ドライバは、ホスト３８に対して表示データの再送要求を行わない。
【０１５０】
次に、スリープイン状態においてホスト３８からのコマンドパケットを受けた表示ドライバは、該コマンドパケットを解析してスリープアウト状態に移行させるものとする（ＳＱ１１）。これにより、表示ドライバ（ソースドライバ８００）内の制御信号ｓｌｐｏｕｔがＬレベルからＨレベルに変化する。
【０１５１】
スリープアウト状態に移行すると、表示ドライバは、液晶表示パネル２０の表示駆動処理を開始する。即ち、表示用に垂直同期信号ＶＳのパルスを発生させる。
【０１５２】
そして、スリープアウト状態で、ホスト３８からのＳＹＮＣパケット後のデータパケットでパケット化された表示データにエラーが検出されたものとする（ＳＱ１２）。このエラーは、エラー検出フラグＦｌｇＥｒｒをＬレベルからＨレベルに変化させる。そして、表示ドライバは、上述のようにホスト３８に対して表示ドライバの再送要求を行う。この再送要求を受けたホスト３８は、表示データの再送をデータパケットで行う（ＳＱ１３）。再送されたデータパケットを解析して表示ドライバが表示データにエラーがないと検出されるとエラー検出フラグＦｌｇＥｒｒをＨレベルからＬレベルに変化させる。これにより、フレーム先頭フラグｅｎｄＬｎがアクティブとなる（ＳＱ１４）。このアクティブとなったフレーム先頭フラグｅｎｄＬｎにより、表示用の垂直同期信号ＶＳのパルスが生成される（ＳＱ１５）。
【０１５３】
このように、第２の実施形態では、表示データにエラーが発生した場合にホストに対して表示データの再送要求を行うと共に、当該垂直走査期間を延長し、正常な表示データが受信されると次の垂直走査期間が開始される。
【０１５４】
４．  電子機器
図２７に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図２７において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。
【０１５５】
携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットでホスト３８に供給する。
【０１５６】
携帯電話機９００は、液晶表示パネル２０を含む。液晶表示パネル２０は、ソースドライバ３０及びゲートドライバ３２を含む表示ドライバ４０（又はソースドライバ８００及びゲートドライバ４００を含む第２の実施形態における表示ドライバ）によって駆動される。液晶表示パネル２０は、複数のソース線、複数のゲート線、複数の画素を含む。ソースドライバ３０（又はソースドライバ８００。以下同様）は、表示データに基づいてソース線の駆動制御を行う。
【０１５７】
ホスト３８は、表示ドライバ４０（又は第２の実施形態における表示ドライバ。以下同様）に接続され、ソースドライバ３０に対してＲＧＢフォーマットの表示データを供給する。
【０１５８】
電源回路１００は、表示ドライバ４０に接続され、各ドライバに対して、駆動用の電源電圧を供給する。また液晶表示パネル２０の対向電極に、対向電極電圧ＶＣＯＭを供給する。
【０１５９】
またホスト３８は、アンテナ９６０を介して受信された表示データを、変復調部９５０で復調した後、表示ドライバ４０に供給できる。ホスト３８は、このように表示データに基づき、表示ドライバ４０により液晶表示パネル２０に表示させる。
【０１６０】
ホスト３８は、カメラモジュール９１０で生成された表示データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。
【０１６１】
ホスト３８は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、液晶表示パネル２０の表示処理を行う。
【０１６２】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロルミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
【０１６３】
なお上述の実施形態では、表示ドライバのソースドライバに表示メモリが内蔵されている場合を例に説明したが、表示ドライバが表示メモリを内蔵しなくてもよく、表示ドライバの外部に表示メモリを設けることで同様の効果を得ることができる。
【０１６４】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【０１６５】
【図１】本実施形態におけるアクティブマトリックス型の液晶表示装置の構成の概要を示す図。
【図２】本実施形態におけるアクティブマトリックス型の液晶表示装置の他の構成の概要を示す図。
【図３】図１又は図２の液晶表示装置の構成例を示す図。
【図４】本実施形態におけるホスト及び表示ドライバ間の構成例のブロック図。
【図５】ホストが出力する送信信号の例を示す図。
【図６】シリアルバスを介して伝送される差動信号の例を示す図。
【図７】図７（Ａ）、図７（Ｂ）はホストと表示ドライバとの間でやり取りされるパケットデータの説明図。
【図８】図８（Ａ）はショートパケット構造の一例を示す図。図８（Ｂ）はロングパケット構造の一例を示す図。
【図９】パケットデータによる１水平走査分の表示データのやり取りの説明図。
【図１０】パケットデータによる１垂直走査分の表示データのやり取りの説明図。
【図１１】本実施形態における表示ドライバの構成の概要を示す図。
【図１２】図１１の受信Ｉ／Ｆ回路の構成例のブロック図。
【図１３】第一の実施形態におけるエラー処理部の処理例の説明図。
【図１４】図１１のゲートドライバの構成例のブロック図。
【図１５】図１１のソースドライバの構成例のブロック図。
【図１６】第１の実施形態の表示タイミング生成回路の構成要部の一例を示す図。
【図１７】第１の実施形態におけるゲートドライバの制御例を示す図。
【図１８】第２の実施形態におけるエラー処理例の説明図。
【図１９】第２の実施形態におけるゲートドライバの構成例のブロック図。
【図２０】第２の実施形態におけるホストと表示ドライバとのインタフェースの構成例の説明図。
【図２１】第２の実施形態におけるホスト及び表示ドライバ間のパケットの送受信シーケンスの一例を示す図。
【図２２】第２の実施形態におけるホストによるデータパケットの再送処理の一例のフロー図。
【図２３】第２の実施形態におけるソースドライバの構成例のブロック図。
【図２４】図２３の表示タイミング生成回路の構成例を示す図。
【図２５】図２５（Ａ）、図２５（Ｂ）は図２４の表示タイミング生成回路の動作例のタイミング図。
【図２６】第２の実施形態におけるソースドライバの制御例のタイミング図。
【図２７】本実施形態における電子機器の構成例のブロック図。
【符号の説明】
【０１６６】
１０  液晶表示装置、  ２０  液晶表示パネル、  ３０  ソースドライバ、
３２  ゲートドライバ、  ３８  ホスト、  ４０  表示ドライバ、
５０  送信Ｉ／Ｆ回路、  ５４  受信Ｉ／Ｆ回路、  ６０  駆動部、
７０  シリアル／パラレル変換回路、  ７２  ＰＬＬ回路、  ９８  シリアルバス、
１２０  表示メモリ、  １２２  ラインラッチ、  １２４  レベルシフタ、
１２６  基準電圧発生回路、  １２８  ＤＡＣ、  １３０  出力バッファ、
１３６  表示タイミング生成回路、  １３８  レベルシフタ、  ２００  物理層回路、
２１０  受信処理回路、  ２１２  パケット処理部、
２１４  エラー検出部、  ２１６  デコーダ、  ２２０  タイミング生成回路、
３００  ソース線駆動部、  ３１０  エラー処理部、  ３８０  発振回路、
ＤＥ  データイネーブル信号、  ＦｌｇＥｒｒ  エラー検出フラグ、
ＨＳ  水平同期信号、  ＰＣＬＫ  ピクセルクロック信号、  ＶＳ  垂直同期信号
【図１】
2008152024.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2008152024.tif 000010
【図９】
2008152024.tif 000011
【図１０】
2008152024.tif 000012
【図１１】
2008152024.tif 000013
【図１２】
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【図１３】
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【図１４】
2008152024.tif 000016
【図１５】
2008152024.tif 000017
【図１６】
2008152024.tif 000018
【図１７】
2008152024.tif 000019
【図１８】
2008152024.tif 000020
【図１９】
2008152024.tif 000021
【図２０】
2008152024.tif 000022
【図２１】
2008152024.tif 000023
【図２２】
2008152024.tif 000024
【図２３】
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【図２４】
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【図２５】
2008152024.tif 000027
【図２６】
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【図２７】
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