(57)【要約】【課題】アバランシェ耐量を向上させることができる半導体装置を提供する。【解決手段】半導体装置の中央部である素子形成領域Ｍでは、垂直方向Ｙにｎｐｎ接合された半導体素子が形成されているが、半導体装置の終端領域Ｅには、ｎ＋型ソース層が形成されておらず、ｎｐｎ接合を備えたトランジスタは存在しない。終端領域Ｅにｐ型ベース層４に接続されて形成されたｐ型カラム層３の体積ＶＥは、素子形成領域Ｍに形成されたｐ型カラム層３の体積ＶＭよりも大きく形成されており、終端領域Ｅにおけるｐ−ｎ間のネットチャージバランスは、素子形成領域Ｍのｐ−ｎ間のネットチャージバランスに比べアンバランスである。【選択図】図１
2008153620.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型基板上にカラム状に交互に隣接して繰り返し配置された第１導電型層及び第２導電型層と、
前記第１導電型層と前記第２導電型層との上に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面から前記第１導電型層に達するよう形成されたトレンチ溝と、
前記トレンチ溝の側面及び底面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチ溝の内側に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記第２導電型ベース層の表面に形成された第１導電型拡散層と、
前記第１導電型拡散層上に形成された第１主電極と、
前記第１導電型基板の底面に形成された第２主電極と
を備え、
前記第１導電型拡散層が形成された素子形成領域と、
該素子形成領域の外周に設けられ前記第１導電型拡散層が形成されていない終端領域を有し、
前記終端領域における前記第２導電型ベース層の下に形成されている前記第１導電型層と前記第１導電型層に隣接する前記第２導電型層との間の不純物のネットチャージ量のバランスは、前記素子形成領域における前記第１導電型層と前記第１導電型層に隣接する前記第２導電型層との間の不純物のネットチャージ量のバランスに比べてアンバランスである
ことを特徴とする半導体装置。
【請求項２】
前記終端領域における第１導電型層と前記第１導電型層に隣接する第２導電型層との間の、前記素子形成領域におけるバランスに比べた不純物のネットチャージ量のアンバランスは、前記終端領域の有する前記第２導電型層の幅と前記素子形成領域の有する前記第２導電型層の幅とを異ならせることにより決定されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記終端領域における第１導電型層と前記第１導電型層に隣接する第２導電型層との間の、前記素子形成領域におけるバランスに比べた不純物のネットチャージ量のアンバランスは、前記終端領域の有する前記第２導電型層の配列ピッチと前記素子形成領域の有する前記第２導電型層の配列ピッチとを異ならせることにより決定されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
第１導電型基板上にカラム状に交互に隣接して繰り返し配置された第１導電型層及び第２導電型層と、
前記第１導電型層と前記第２導電型層との上に形成された第２導電型ベース層と、
前記第２導電型ベース層の表面から前記第１導電型層に達するよう形成されたトレンチ溝と、
前記トレンチ溝の側面及び底面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチ溝の内側に形成されたゲート電極と、
前記ゲート電極上に形成された層間絶縁膜と、
前記第２導電型ベース層の表面に形成される第１導電型拡散層と、
前記第１導電型拡散層上に形成された第１主電極と、
前記第１導電型基板の底面に形成された第２主電極と
を備え、
前記第１導電型拡散層が形成された素子形成領域と、
該素子形成領域の外周に設けられ前記第１導電型拡散層が形成されていない終端領域を有し、
前記素子形成領域の第２導電型ベース層は、前記トレンチ溝の近傍よりも前記トレンチ溝から離れた位置において第２導電型の不純物濃度が高いことを特徴とする半導体装置。
【請求項５】
前記第２導電型ベース層の不純物濃度は、隣り合う前記トレンチ溝間の略中心を最大濃度とする濃度分布を有することを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、アバランシェ耐量を向上させる発明に関する。
【背景技術】
【０００２】
近年、パワーＭＯＳトランジスタは、高耐圧のスイッチング電源や移動通信機器等の省エネルギースイッチング分野において急速に市場を拡大している。このパワーＭＯＳトランジスタは、パワーマネージメント回路や、リチウムイオン電池の安全回路に使用されるため、高耐圧化、低電圧駆動化、低オン抵抗化、及びスイッチング損失の低減化が求められる。
【０００３】
ここで、パワーＭＯＳトランジスタのオン抵抗は、主にチャネル抵抗とドリフト抵抗からなり、従来より、このドリフト層の低抵抗化を実現するために、ドリフト層にｐ型層とｎ型層を交互に配置したスーパージャンクション構造が知られている。スーパージャンクション構造はｐ型カラム層とｎ型カラム層に含まれる不純物のネットチャージ量（正味電荷総量）を同等とすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型カラム層を通して電流を流すことで、材料限界を超えた低オン抵抗を実現するための構造である。耐圧を保持するためには、ｎ型カラム層とｐ型カラム層の不純物量を精度良く制御する必要がある。
【０００４】
しかしながら、このようなスーパージャンクション構造を有する半導体装置を誘導負荷のスイッチング装置として用いると、誘導負荷をターンオフさせる際に誘導負荷から生じる逆起電力がｐ型ベース層と高濃度のｎ型ドリフト層により構成されるダイオードを逆バイアス状態とし、更に、ｎ＋型ソース層、ｐ型ベース層、ｎ＋型半導体基板(ドレイン)をエミッタ、ベース、コレクタとする寄生のｎｐｎトランジスタがターンオンすることにより、素子形成部で局所的に電流が発生し、素子が破壊するというアバランシェ破壊が生じる（特許文献１）。
【特許文献１】特開２００４−３１９７３２
【発明の開示】
【発明が解決しようとする課題】
【０００５】
アバランシェ耐量を向上させることができる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体装置は、第１導電型基板上にカラム状に交互に隣接して繰り返し配置された第１導電型層及び第２導電型層と、前記第１導電型層と前記第２導電型層との上に形成された第２導電型ベース層と、前記第２導電型ベース層の表面から前記第１導電型層に達するよう形成されたトレンチ溝と、前記トレンチ溝の側面及び底面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチ溝の内側に形成されたゲート電極と、前記ゲート電極上に形成された層間絶縁膜と、前記第２導電型ベース層の表面に形成された第１導電型拡散層と、前記第１導電型拡散層上に形成された第１主電極と、前記第１導電型基板の底面に形成された第２主電極と、を備え、前記第１導電型拡散層が形成された素子形成領域と、該素子形成領域の外周に設けられ前記第１導電型拡散層が形成されていない終端領域を有し、前記終端領域における前記第２導電型ベース層の下に形成されている前記第１導電型層と前記第１導電型層に隣接する前記第２導電型層との間の不純物のネットチャージ量のバランスは、前記素子形成領域における前記第１導電型層と前記第１導電型層に隣接する前記第２導電型層との間の不純物のネットチャージ量のバランスに比べてアンバランスであることを特徴とする。
【０００７】
また、本発明の他の一態様に係る半導体装置は、第１導電型基板上にカラム状に交互に隣接して繰り返し配置された第１導電型層及び第２導電型層と、前記第１導電型層と前記第２導電型層との上に形成された第２導電型ベース層と、前記第２導電型ベース層の表面から前記第１導電型層に達するよう形成されたトレンチ溝と、前記トレンチ溝の側面及び底面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチ溝の内側に形成されたゲート電極と、前記ゲート電極上に形成された層間絶縁膜と、前記第２導電型ベース層の表面に形成される第１導電型拡散層と、前記第１導電型拡散層上に形成された第１主電極と、前記第１導電型基板の底面に形成された第２主電極と、を備え、前記第１導電型拡散層が形成された素子形成領域と、該素子形成領域の外周に設けられ前記第１導電型拡散層が形成されていない終端領域を有し、前記素子形成領域の第２導電型ベース層は、前記トレンチ溝の近傍よりも前記トレンチ溝から離れた位置において第２導電型の不純物濃度が高いことを特徴とする。
【発明の効果】
【０００８】
本発明の半導体装置によれば、アバランシェ耐量を向上させることができる。
【発明を実施するための最良の形態】
【０００９】
以下、添付した図面を参照して本発明の実施の形態について説明する。
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るトレンチＭＯＳトランジスタの構造を示す縦断面図である。
【００１１】
なお、この実施形態は、スーパージャンクション構造を有するｎチャネル型のトレンチＭＯＳトランジスタに本発明を適用させたものであり、この縦断面図は、ｎチャネル型のトレンチＭＯＳトランジスタの終端部を示している。ここで、以下に記載する「ｐ＋型」はｐ型不純物濃度が高い半導体を示し、「ｐ−型」はｐ型不純物濃度が低い半導体を示す。これと同様に、「ｎ＋型」、「ｎ−型」は、それぞれ、ｎ型不純物濃度が高い半導体、ｎ型不純物濃度が低い半導体を示す。
【００１２】
図１に示すように、本実施形態に係る半導体装置は、ｎ＋型半導体基板１上にｎ−型エピタキシャル層２が形成され、このｎ−型エピタキシャル層２にはカラム状に繰り返し形成されたｐ型カラム層３が設けられている。すなわち、ｐ型カラム層３とその間に形成されているｎ−型エピタキシャル層２とは、カラム状に交互に隣接して配置されている。また、繰り返し形成されたｐ型カラム層３及びその間に形成されたカラム状のｎ−型エピタキシャル層２の上には、これらｐ型カラム層３及びカラム状のｎ−型エピタキシャル層２に接続されてｐ型ベース層４が形成されている。更に、ｐ型ベース層４の表面には、ｐ型ベース層４を介してこれらｐ型カラム層３に接続されて、ｎ＋型ソース層５及びｐ＋型高濃度層６が選択的に形成されている。
【００１３】
また、ｐ型ベース層４の表面には、ｎ−型エピタキシャル層２内部まで届くトレンチ溝Ｔが形成されており、このトレンチ溝Ｔの側面及び底面にはゲート絶縁膜７が形成され、このゲート絶縁膜７の内側にはゲート電極Ｇが埋め込まれている。また、ゲート電極Ｇの上には層間絶縁膜８が形成されている。更に、ｐ型ベース層４の上には、ｎ＋型ソース層５及びｐ＋型高濃度層６に接続されると共に、ｐ型ベース層４を介してｐ型カラム層３と電気的にコンタクトするようにソース電極Ｓが形成され、ｎ＋型半導体基板１の底面にはドレイン電極Ｄが形成されている。
【００１４】
ここで、紙面左側に示す半導体装置の素子形成領域Ｍでは、ｎ＋型ソース層５がｐ型ベース層４の表面に形成され、垂直方向（Ｙ方向）にｎｐｎ接合された半導体素子が形成されている。また、素子形成領域Ｍにおいて、ｐ型カラム層３の正味不純物総量とこのｐ型カラム層３に隣接しているカラム状のｎ−型エピタキシャル層２の部分（ｎ型カラム層とも称される）の正味不純物総量とはほぼ等しくバランスするように形成されている。すなわち、ｐ型カラム層３とこのｐ型カラム層３に隣接しているカラム状のｎ−型エピタキシャル層２の部分（ｎ型カラム層）とは、ほぼチャージバランスするように形成されている。
【００１５】
一方、紙面右側の終端領域Ｅでは、ｎ＋型ソース層５は形成されておらず、垂直方向（Ｙ方向）にｎｐｎ接合を備えた半導体素子は存在しない。なお、終端領域Ｅに形成されたｐ型カラム層３のＸ方向の配列ピッチＰｓは、素子形成領域Ｍのカラム層３のＸ方向の配列ピッチＰｍと同一であり、終端領域Ｅに形成されたｐ型カラム層３のＸ方向の幅Ｗｓは、素子形成領域Ｍのカラム層３のＸ方向の幅Ｗｍに比べ長くなるよう構成されている。
【００１６】
また、この実施形態では素子形成領域Ｍと終端領域Ｅとの間で、ｐ型カラム層３同士の不純物濃度およびこのｐ型カラム層３に隣接しているｎ−型エピタキシャル層２同士の不純物濃度は同じである。すなわち、終端領域Ｅにおけるｐ型カラム層３とこのｐ型カラム層３に隣接しているｎ−型エピタキシャル層２の部分（ｎ型カラム層）とは、素子形成領域Ｍにおけるｐ型カラム層３とこのｐ型カラム層３に隣接しているｎ−型エピタキシャル層２の部分（ｎ型カラム層）のネットチャージバランスに比べて、不純物のネットチャージ量がアンバランスになっている。
【００１７】
次に、このように構成された半導体装置の製造方法について概説する。はじめに、高濃度基板ｎ＋型半導体基板１の上に、ｎ−型エピタキシャル層２をエピタキシャル成長法により形成する。
【００１８】
次に、ｎ−型エピタキシャル層２の表面に酸化膜を堆積させてパターニングを行い、エッチングを行ってトレンチｔ１を形成する。この際、トレンチｔ１の開口幅は、素子形成領域Ｍのトレンチの開口幅（Ｗｍに相当）より、終端領域Ｅのトレンチの開口幅（Ｗｓに相当）の方が大きくなるように形成し、このトレンチｔ１内部に、ｐ型エピタキシャル層を充填することによりｐ型カラム層３を形成する。
【００１９】
次に、ｐ型カラム層３が形成されたｎ−型エピタキシャル層２の表面に、ボロン等のｐ型不純物をイオン注入により導入してｐ型ベース層４を形成する。更に、ｐ型ベース層４の上面に酸化膜を堆積させてパターニングを行い、酸化膜の一部をシリコン表面が露面するまで除去し、このパターニングされた酸化膜をマスクとしてｎ−型エピタキシャル層２の内部まで達するトレンチＴを形成した後、ゲート絶縁膜７をプラズマＣＶＤ法等により形成する。
【００２０】
また、トレンチＴ内にゲート絶縁膜７を介してポリシリコンを埋め込みゲート電極Ｇを形成すると共に、ゲート電極Ｇの上面に、層間絶縁膜８を堆積させた後、ゲート電極Ｇ間に位置する層間絶縁膜８を除去する。次に、ｎ＋型ソース層５とｐ＋型高濃度層６をイオン注入により選択的に形成する。その後、ソースメタルをスパッタすることによりソース電極Ｓを形成し、裏面にはドレインメタルを形成することによりドレイン電極Ｄを設ける。以上のようにして図１に示す半導体装置を製造する。
【００２１】
次に、第１の実施形態に係る半導体装置の他の製造方法について、図面を参照して説明する。図２〜図７は第１の実施形態に係るトレンチＭＯＳトランジスタの製造方法を示す工程図である。
【００２２】
はじめに、高濃度のｎ＋型半導体基板１の上に、ｎ−型エピタキシャル層２をエピタキシャル成長法により形成する。次に、ｎ−型エピタキシャル層２の表面に選択的にマスク１０を形成する。本実施形態では素子形成領域Ｍ下と終端領域Ｅ下とでｎ−型エピタキシャル層２の不純物濃度は同じである（図２参照）。次に、ボロン等のｐ型不純物をマスク１０が形成されたｎ−型エピタキシャル層２の表面に注入する。その後、マスク１０を除去し、例えば熱によりボロンを拡散させてｐ型ベース層４を形成する（図３参照）。
【００２３】
更に、ｐ型ベース層４の上面に酸化膜を堆積させてパターニングを行い、酸化膜の一部をシリコン表面が露面するまで除去する。このパターニングされた酸化膜をマスクとしてｎ−型エピタキシャル層２の内部まで達するトレンチＴを形成する。トレンチＴを形成した後に酸化膜を除去し、トレンチＴの底面及び側壁にゲート絶縁膜７をプラズマＣＶＤ法等により形成する（図４参照）。
【００２４】
トレンチＴ内にゲート絶縁膜７を介してポリシリコンを埋め込みゲート電極Ｇを形成する。そして、ゲート電極Ｇの上面に層間絶縁膜８を堆積させた後、ゲート電極Ｇ間に位置する層間絶縁膜８を除去する（図５参照）。
【００２５】
次に、ｐ型ベース層４上を含むｎ−型エピタキシャル層２の表面全体に酸化膜１１を堆積させてパターニングを行い、エッチングを行って素子形成領域Ｍ上に開口部ａ１を、終端領域Ｅ上に開口部ａ２を形成する。本実施の形態に係る半導体装置の製造方法において、ａ１の開口幅Ｗａ１（素子形成領域Ｍのトレンチの開口幅Ｗｍに相当）より、開口部ａ２の開口幅Ｗａ２（終端領域Ｅのトレンチの開口幅Ｗｓに相当）の方が大きくなるように形成している。また、素子形成領域Ｍ上に形成された開口部ａ１の配列ピッチＰａ１と終端領域Ｅ上に形成された開口部ａ２の配列ピッチＰａ２は同一である。（図６参照）。
【００２６】
この酸化膜１１をマスクとしてｎ−型エピタキシャル層２内にイオン注入する。また、同一の酸化膜１１をマスクとしてｐベース層４内に速度を変化させてイオン注入する。酸化膜１１を除去した後、例えば熱によりイオンを拡散させてｎ−型エピタキシャル層２内にｐ型カラム層３を、ｐ型ベース層４内にｐ＋型高濃度層６を形成する。本実施形態では素子形成領域Ｍ下と終端領域Ｅ下とで、ｐ型カラム層３同士の不純物濃度は同じである。（図７参照）。
【００２７】
次に、素子形成領域Ｍのｐ型ベース層４中にイオン注入を行い、ｎ＋型ソース層５を選択的に形成する。その後、ｐ型ベース層４上にソース電極Ｓをスパッタした後エッチングを行い、ソース電極Ｓを形成する。またｎ＋型半導体基板１の裏面を研磨した後にドレイン電極Ｄを設ける。以上のようにしても図１に示す終端領域Ｅにおけるｐ型カラム層３とｎ−型エピタキシャル層２の部分（ｎ型カラム層）の不純物のネットチャージ量のバランスが、素子形成領域Ｍにおけるｐ型カラム層３とｎ−型エピタキシャル層２の部分（ｎ型カラム層）の不純物のネットチャージ量のバランスに比べて、アンバランスになっている半導体装置を製造することができる。
【００２８】
このように、本実施の形態に係る半導体装置の製造方法は、第１導電型基板上に第１導電型層をエピタキシャル成長により形成する工程と、第１導電型層の表面に第２導電型不純物を注入して拡散させ第２導電型ベース層を形成する工程と、第２導電型ベース層の表面から第１導電型層に達するようにトレンチ溝を形成する工程と、トレンチ溝の側面及び底面にゲート絶縁膜を形成する工程と、ゲート絶縁膜を介してトレンチ溝の内側にゲート電極を形成する工程と、ゲート電極上に層間絶縁膜を形成する工程と、第２導電型ベース層の形成された第１導電型層上に加工膜を堆積する工程と、素子形成領域上の加工膜に第１の開口部を形成すると共に素子形成領域の外周に設けられた終端領域上の加工膜に第２の開口部を形成する工程と、加工膜をマスクとして終端領域における第２導電型ベース層の下に形成される第２導電型層と第２導電型層に隣接する第１導電型層との間の不純物のネットチャージ量のバランスが、素子形成領域における第２導電型ベース層の下に形成される第２導電型層と第２導電型層に隣接する第１導電型層との間の不純物のネットチャージ量のバランスに比べてアンバランスとなるように第１導電型層にイオン注入を行う工程と、素子形成領域上の第２導電型ベース層にイオン注入を行い第１導電型拡散層を形成する工程と、第１導電型拡散層上に第１主電極を形成する工程と、第１導電型基板の底面に第２主電極を形成する工程とを備える。
【００２９】
この半導体装置の製造方法において、素子形成領域上の加工膜に形成された第１の開口部の有する第１の幅と終端領域上の加工膜に形成された第２の開口部の有する第２の幅とを異ならせることにより、終端領域における第２導電型層と第１導電型層との間の不純物のネットチャージ量のバランスを素子形成領域における第２導電型層と第１導電型層との間の不純物のネットチャージ量のバランスに比べてアンバランスとすることができる。
【００３０】
さて、このようにして得られたＭＯＳトランジスタをターンオフ動作させるときは、ゲート−ソース間を短絡させてゲート−ソース電圧ＶＧＳを０Ｖとし、ゲート−ソース電圧ＶＧＳをトランジスタのしきい値以下としてチャネルを消滅させる。
【００３１】
このとき、電流経路が遮断され、ドレイン電流は０Ａになるが、ＭＯＳトランジスタに誘導負荷が接続されていると、この電流変化によりインダクタンスを持つ負荷が逆起電力を発生する。これにより、この逆起電力がドレインに印加され、ｎ−型エピタキシャル層２と、ｐ型ベース層４とにより構成されるダイオードを逆バイアス状態とし、ブレイクダウンを引き起こす。
【００３２】
更に、ＭＯＳトランジスタには、ｎ＋型ソース層５、ｐ型ベース層４、ｎ＋型半導体基板１によって、これらをエミッタ、ベース、コレクタとする寄生的なｎｐｎ接合のバイポーラ型のトランジスタが構成されている。上述したようにターンオフ時に発生するブレイクダウンによる電子電流はｎ＋型半導体基板１に、ホール電流はｐ型ベース層４を経由してｐ＋型高濃度層６に流れ込むが、ホール電流がｐ型ベース層４を流れたときの電圧降下によりｐ型ベース層４の電位が高くなると、ｐ型ベース層４とｎ＋型ソース層５の接合が順バイアスされてホールがｎ＋型ソース層５に注入され、このｎｐｎ接合のバイポーラトランジスタをＯＮにする。
【００３３】
これにより、このバイポーラトランジスタにおいて局所的に電流が集中することにより、半導体素子が破壊されるアバランシェ破壊が生じるが、本実施形態では、終端領域Ｅには素子形成領域Ｍよりも幅が広いカラム層３がソース電極Ｓにｐ型ベース層４を介して接続されて形成されていることにより、終端領域Ｅのｐ−ｎネットチャージバランスが素子形成領域Ｍのｐ−ｎネットチャージバランスに比べてアンバランスであり、このため終端領域Ｅの耐圧は素子形成領域Ｍより低い。
【００３４】
そのため、ソース−ドレイン間に生じたブレイクダウン電圧は、ｐ−ｎネットチャージバランスが素子形成領域Ｍのｐ−ｎネットチャージバランスに比べてアンバランスな、ソース電極Ｓにｐ型ベース層４を介して接続されたｐ型カラム層３及びカラム状のｎ−型エピタキシャル層２の部分を有する低抵抗の終端領域Ｅに印加され、寄生のｎｐｎトランジスタが存在しないこの終端領域Ｅにのみに電流が流れる。
【００３５】
この結果、素子形成領域Ｍのｎｐｎバイポーラトランジスタに生じる局所的な電流の発生を防止することができ、アバランシェ破壊を抑制することができるため、半導体装置全体のアバランシェ耐量を向上させることができる。
【００３６】
なお、第１の実施形態では、ｎチャネル型のトレンチＭＯＳトランジスタを例にして説明したが、本発明は、ｐチャネル型のトレンチＭＯＳトランジスタについても同様に、ｐ型カラム層３の幅Ｗｍ、Ｗｓを異なるようにすることで、適用することができる。
【００３７】
また、第１の実施形態では、素子形成領域Ｍと終端領域Ｅとでカラム層３の幅を変えることにより、終端領域Ｅにおけるネットチャージバランスを素子形成領域Ｍのネットチャージバランスより崩すように構成したが、このように終端領域Ｅのネットチャージバランスを変えるものであれば、種種に構成を変更しても本願発明の効果を得ることができる。
【００３８】
例えば、ｐ型カラム層３におけるｐ型不純物濃度とｎ−型エピタキシャル層２におけるｎ型不純物濃度とがほぼ等しい場合であれば、終端領域Ｅにおけるｐ型カラム層３の幅を隣接するカラム状のｎ−型エピタキシャル層２の部分（ｎ型カラム層）の幅に比べて大きくしてもよいし、逆にｐ型カラム層３の幅を隣接するカラム状のｎ−型エピタキシャル層２の部分（ｎ型カラム層）の幅に比べて小さくしてもよい。
【００３９】
また、素子形成領域Ｍと終端領域Ｅとで不純物濃度を変化させることで終端領域Ｅにおけるネットチャージバランスを素子形成領域Ｍのネットチャージバランスより崩すことも可能である。この場合、不純物濃度は、ｐ型不純物濃度がｎ型不純物濃度に比べて大きくなるようにしてもよいし、逆にｐ型不純物濃度がｎ型不純物濃度に比べて大きくなるようにしてもよい。
【００４０】
また、図８に示すように、素子形成領域Ｍのｐ型カラム層３のピッチＰｍと終端領域Ｅのｐ型カラム層３のピッチＰｓを変化させることで終端領域Ｅにおけるネットチャージバランスを素子形成領域Ｍのネットチャージバランスより崩すことも可能である。
【００４１】
また、本実施形態で示したようなｐ型カラム層及びｎ型カラム層の構造に限らず、本願発明は、ｐ型カラム層とｎ型カラム層とが交互に隣接して繰り返し配置される構造を有するスーパージャンクション構造において適用可能であり、スーパージャンクション構造を有するＭＯＳトランジスタの一般的な製造方法と同様な工程で製造することが可能である。すなわち、素子形成領域Ｍと終端領域Ｅにおけるｐ型カラム層とｎ型カラム層のネットチャージバランスに関して、ソース層の形成されない終端領域Ｅにてベース層に接続されて形成されるｐ型カラム層とｎ型カラム層とのネットチャージバランスが、素子形成領域Ｍにおけるｐ型カラム層とｎ型カラム層とのネットチャージバランスに比べてアンバランスとなるように製造する限り、製造工程は種種変更が可能である。
【００４２】
例えば、素子形成領域Ｍと終端領域Ｅとで不純物濃度を変化させることで終端領域Ｅにおけるネットチャージバランスを素子形成領域Ｍのネットチャージバランスより崩すことも可能である。この場合、不純物濃度は、ｐ型不純物濃度がｎ型不純物濃度に比べて大きくなるようにイオン注入してもよいし、逆にｐ型不純物濃度がｎ型不純物濃度に比べて大きくなるようにイオン注入してもよい。
【００４３】
また、素子形成領域Ｍのｐ型カラム層３のピッチＰｍと終端領域Ｅのｐ型カラム層３のピッチＰｓを変化させることで終端領域Ｅにおけるネットチャージバランスを素子形成領域Ｍのネットチャージバランスより崩すことも可能である。これは図６に示すマスクに開口部を形成する工程において、開口部ａ１及び開口部ａ２の配列ピッチを調整することにより可能である。このように、本実施の形態の半導体装置の製造方法は、素子形成領域上の加工膜に形成された第１の開口部の配列ピッチと終端領域上の加工膜に形成された第２の開口部の配列ピッチとを異ならせることにより、終端領域における第２導電型層と第１導電型層との間の不純物のネットチャージ量のバランスを素子形成領域における第２導電型層と第１導電型層との間の不純物のネットチャージ量のバランスに比べてアンバランスとすることもできる。
【００４４】
（第２の実施形態）
次に、本発明の第２の実施の形態を、図９等を参照して説明する。この第２の実施形態は、第１の実施形態のｐ＋型高濃度層６がｐ型ベース層４上に設けられたトレンチｔ２内に埋め込まれて形成され、その上にソースメタルＳＭが配されている点において第１の実施形態と異なる。
【００４５】
図９は、第２の実施形態に係る半導体装置の縦断面図である。この縦断面図は、第１の実施形態と同様に半導体装置の終端領域Ｅを示す図である。
【００４６】
この半導体装置は、ｐ型ベース層４上にトレンチｔ２が形成され、その内部には、ｐ＋型高濃度層６が形成され、更に、ｐ型高濃度層６上にソースメタルＳＭが積層されている。なお、素子形成領域Ｍでは、ソースメタルＳＭの左右にｎ＋型ソース層５が位置し、ソースメタルＳＭとｎ＋型ソース層５とがコンタクトしている。なお、その他の構成については第１の実施形態と略同一であるため、同一符号を付すことによりその説明を省略する。
【００４７】
このように構成された半導体装置は、例えば、第１の実施形態に係る半導体装置の製造方法のうち、先に述べたものと同様にｐ型ベース層４まで形成した後に、このｐ型ベース層４の表面に酸化膜を堆積させてパターニングを行い、エッチングしてトレンチｔ２を形成する。その後、このトレンチｔ２の内部にｐ＋型高濃度層６をエピタキシャル成長法により形成させ、ｐ＋型高濃度層６上にスパッタによってソースメタルＳＭを堆積させることにより製造することができる。
【００４８】
次に、第２の実施形態に係る半導体装置の他の製造方法について、図面を参照して説明する。図１０は第２の実施形態に係るトレンチＭＯＳトランジスタの製造方法を示す工程図である。第２の実施の形態に係る半導体装置の製造方法は、図６に示す酸化膜１１を形成する工程までは第１の実施形態に係る半導体装置の製造方法と同様である。
【００４９】
酸化膜１１を形成した後、この酸化膜１１をマスクとしてｎ−型エピタキシャル層２内にイオン注入する。また、この酸化膜１１をマスクとしてｐベース層４内にトレンチｔ２を形成する。そして、このトレンチｔ２の底部からｐベース層４内にイオン注入する。酸化膜１１を除去した後、例えば熱によりイオンを拡散させてｎ−型エピタキシャル層２内にｐ型カラム層３を、ｐ型ベース層４内にｐ＋型高濃度層６を形成する（図１０参照）。
【００５０】
次に、素子形成領域Ｍのｐ型ベース層４中にイオン注入を行い、ｎ＋型ソース層５を選択的に形成する。その後、トレンチｔ２の内部を含むｐ型ベース層４上にソース電極をスパッタした後エッチングを行い、ソース電極Ｓ及びソースメタルＳＭを形成する。またｎ＋型半導体基板１の裏面を研磨した後にドレイン電極Ｄを設ける。以上のようにしても図９に示す半導体装置を製造することができる。
【００５１】
このように、トレンチｔ２の内部にもソースメタルＳＭを配することで、ｎ＋型ソース層５とソース電極Ｓとのコンタクト面積を大きくとることができ、これによりオン抵抗を削減することができる。
【００５２】
（第３の実施形態）
次に、本発明の第３の実施の形態を、図１１等を参照して説明する。第３の実施形態では、他のアバランシェ耐量を向上させる構成を有する半導体装置である。第３の実施形態に係る半導体装置は、素子形成領域Ｍにおいてｐ型ベース層４Ａの不純物濃度を変化させたことを特徴とする。
【００５３】
図１１は、素子形成領域Ｍの縦断面図である。また、図１２は、図１１のＸ−Ｘ’断面における不純物濃度を示す図である。
【００５４】
この半導体装置は、ｎ＋型半導体基板１上にｎ−型エピタキシャル層２が形成され、このｎ−型エピタキシャル層２にはカラム状に繰り返し形成されたｐ型カラム層３が設けられている。また、ｐ型カラム層３が形成されたｎ−型エピタキシャル層２上には、ｐ型ベース層４Ａが形成され、更に、ｐ型ベース層４Ａの表面には、ｎ型＋ソース層５及びｐ＋型高濃度層６が選択的に形成されている。また、ｐ型ベース層４Ａの表面には、エピタキシャル層２内部まで届くトレンチ溝Ｔが形成されており、このトレンチ溝Ｔの側面及び底面には、ゲート絶縁膜７が形成され、このゲート絶縁膜７の内側にはゲート電極Ｇが埋め込まれている。また、ゲート電極Ｇ上には、層間絶縁膜８が形成され、ｐ型ベース層４Ａの上には、ｎ＋型ソース層５とコンタクトするようにソース電極Ｓが形成され、ｎ＋半導体基板１の底面にはドレイン電極Ｄが形成されている。
【００５５】
また、２つのトレンチＴ間のｐ型ベース層４Ａの不純物濃度は、図１１の実線に示すように、トレンチＴから遠ざかるほど徐々に不純物濃度が高くなるように構成されている。すなわち、ｐ型ベース層４Ａの不純物濃度は、２つのトレンチＴ間の中心を頂点とした山状の濃度分布となっている。
【００５６】
このような半導体装置では、ターンオフ時に発生するブレイクダウンした電流が、トレンチＴから遠い不純物濃度の高い領域でインパクトイオン化が起こるため、発生したホールがｎ＋型ソース層５に注入されにくくなる。これにより、ｎ＋型ソース層５、ｐ型ベース層４、ｎ＋型半導体基板１によって、これらをエミッタ、ベース、コレクタとするｎｐｎ接合のバイポーラトランジスタがＯＮになりにくくなり、半導体装置のアバランシェ耐量を向上させることができる。
【００５７】
また、第３の実施形態は、独立してアバランシェ耐量を向上させることもできるが、第１の実施形態と組み合わせて半導体装置を構成することもできる。すなわち、終端領域Ｅではネットチャージバランスをアンバランスとするように構成し、素子形成領域ＭではトレンチＴ間のｐ型ベース層４の濃度をトレンチＴから遠ざかるほど濃くなるよう構成することができる。これにより、更に半導体装置全体のアバランシェ耐量を向上させることができる。
【００５８】
なお、第３の実施形態では、図１２の実線に示すように、ｐ型ベース層４Ａのｐ型の不純物濃度を山状に徐々に変化させるように構成しているが、図１２の点線に示すように、トレンチＴ間の中央を最大濃度として階段状にｐ型の不純物濃度を変化させることも可能である。
【図面の簡単な説明】
【００５９】
【図１】第１の実施形態に係る半導体装置の縦断面図である。
【図２】第１の実施形態に係る半導体装置の製造方法を表す工程図である。
【図３】第１の実施形態に係る半導体装置の製造方法を表す工程図である。
【図４】第１の実施形態に係る半導体装置の製造方法を表す工程図である。
【図５】第１の実施形態に係る半導体装置の製造方法を表す工程図である。
【図６】第１の実施形態に係る半導体装置の製造方法を表す工程図である。
【図７】第１の実施形態に係る半導体装置の製造方法を表す工程図である。
【図８】第１の実施形態に係る半導体装置の他の例の縦断面図である。
【図９】第２の実施形態に係る半導体装置の縦断面図である。
【図１０】第２の実施形態に係る半導体装置の製造方法を表す工程図である。
【図１１】第３の実施形態に係る半導体装置の縦断面図である。
【図１２】第３の実施形態に係る半導体装置のＸ−Ｘ’断面における不純物濃度を示す図である。
【符号の説明】
【００６０】
１…ｎ＋型半導体基板
２…ｎ−型エピタキシャル層
３…ｐ型カラム層
４…ｐ型ベース層
５…ｎ＋型ソース層
６…ｐ＋型高濃度層
７…ゲート絶縁膜
８…層間絶縁膜
Ｔ…トレンチ
Ｇ…ゲート電極
Ｓ…ソース電極
Ｄ…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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