(57)【要約】【課題】アナログ入力電圧値に対する変換誤差傾向を考慮して、Ａ／Ｄ変換精度の向上を図ることができるＡ／Ｄ変換器を得る。【解決手段】オフセット情報格納レジスタ５はビットｂ０，ｂ１に対応する形式でオフセット調整値を格納する。オフセット値生成部４はビットｂ０，ｂ１の値を読み出し可能に逐次近似レジスタ２に接続され、オフセット情報格納レジスタ５の格納内容を参照することができる。オフセット値生成部４は、ビットｂ０，ｂ１の決定後はビットｂ０，ｂ１の組合せに基づき、オフセット情報格納レジスタ５を参照して得られるオフセット調整値ＯＦを指示するオフセット調整信号Ｓ４を出力する。基準電圧生成部３ｂはオフセット調整信号Ｓ４及びビットｂ０〜ｂｉ（ｉ＝０〜９）に基づきラダー抵抗部３ａを用いて基準電圧ＶＲＥＦを生成する。【選択図】図１
2008103813.tif 000002
【特許請求の範囲】
【請求項１】
所定数ビットのデジタルデータを格納する逐次近似レジスタを備え、前記所定数ビットは少なくとも１ビットの上位ビットと前記上位ビット以外の下位ビットに分類され、
前記デジタルデータ決定用の基準電圧とアナログ入力電圧との比較結果に基づき、前記デジタルデータを上位から下位にかけてビット毎に逐次決定して前記逐次近似レジスタに格納するデジタルデータ逐次決定部をさらに備え、
前記デジタルデータ逐次決定部は、オフセット調整値を用いて前記基準電圧を補正するオフセット補正部を含み、前記デジタルデータの前記下位ビットの決定用の基準電圧に対応する前記オフセット調整値は前記デジタルデータの前記上位ビットの値に基づき決定されることを特徴する、
Ａ／Ｄ変換器。
【請求項２】
請求項１記載のＡ／Ｄ変換器であって、
前記オフセット補正部は、
前記上位ビットの値に対応する形式で前記オフセット調整値を不揮発に記憶する不揮発性記憶部を含む、
Ａ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、変換精度の向上を図ったＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
従来のＡ／Ｄ変換器において、真の値とのズレ量（ＬＳＢ）である変換誤差を改善する方策として、Ａ／Ｄ変換結果における変換誤差を少なくする方向にオフセット量で補正する方法がある。
【０００３】
例えば、特許文献１では、Ａ／Ｄ変換器から出力されたＡ／Ｄ変換結果に不揮発性メモリから読み出された補正値を加算して補正処理を行うことで、Ａ／Ｄ変換器の変換誤差を補正する半導体装置が開示されている。
【０００４】
【特許文献１】特開２００２−１１１４９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図６は従来のＡ／Ｄ変換器のＡ／Ｄ変換精度例を示すグラフである。同図に示すように、従来のＡ／Ｄ変換器において、アナログ入力電圧ＡＩＶに対応するＡ／Ｄ変換精度を示す変換誤差特性Ｌ１０が一定とならない。すなわち、変換誤差特性Ｌ１０は、アナログ入力電圧ＡＩＶの中間電位（２．５６Ｖ）の近辺である中間電位領域１２のＡ／Ｄ変換精度は＋２ビット（ＬＳＢ）を超える傾向を有している。一方、変換誤差特性Ｌ１０は、アナログ入力電圧ＡＩＶの最小電位（０Ｖ）の近辺である最小電位領域１１及び最大電位（５．１２Ｖ）の近辺である最大電位領域１３のＡ／Ｄ変換精度は−２ビットを下回る傾向を有している。このように、変換誤差特性Ｌ１０は最小電位領域１１及び最大電位領域１３で凹み、中間電位領域１２で盛り上がる傾向を有している場合がある。
【０００６】
図７は図６で示した変換誤差特性Ｌ１０を有するＡ／Ｄ変換器にプラス方向にオフセット補正を行った場合の変換誤差特性Ｌ１１を示すグラフである。同図に示すように、オフセット補正により、変換誤差特性Ｌ１１は、最小電位領域１１及び最大電位領域１３の変換誤差を−２ビット内に収めることができるが、中間電位領域１２ではプラス方向へのオフセット補正のため変換誤差は変換誤差特性Ｌ１０以上に強まり、＋２ビットを大幅に上回る結果となってしまう。
【０００７】
図８は図６で示した変換誤差特性Ｌ１０を有するＡ／Ｄ変換器にマイナス方向にオフセット補正を行った場合の変換誤差特性Ｌ１２を示すグラフである。同図に示すように、オフセット補正により、変換誤差特性Ｌ１２は、中間電位領域１２の変換誤差を＋２ビット内に収めることができるが、最小電位領域１１及び最大電位領域１３ではマイナス方向へのオフセット補正のため変換誤差は変換誤差特性Ｌ１０以上に強まり、−２ビットを大幅に下回る結果となってしまう。
【０００８】
Ａ／Ｄ変換器に要求される規格は、一般にプラス方向及びマイナス方向それぞれでの変換誤差の低減が要求され、２ビット（ＬＳＢ）が要求される場合、Ａ／Ｄ変換精度の規格は±２ビットとなる。
【０００９】
したがって、図６で示した変換誤差特性Ｌ１０を有するＡ／Ｄ変換器に対し、固定値でオフセット補正を行った場合、Ａ／Ｄ変換精度の向上を図ることが困難であるという問題点があった。
【００１０】
この発明は上記問題点を解決するためになされたもので、アナログ入力電圧値に対する変換誤差傾向を考慮して、Ａ／Ｄ変換精度の向上を図ることができるＡ／Ｄ変換器を得ることを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一実施の形態によれば、オフセット情報格納レジスタは上位ビットに対応する形式でオフセット調整値を格納している。
【００１２】
オフセット値生成部は上位ビットの値を読み出し可能に逐次近似レジスタに接続され、オフセット情報格納レジスタの格納内容を参照することができる。オフセット値生成部は、上位ビットの決定後は上位ビットの値の組合せに基づき、オフセット情報格納レジスタを参照して得られるオフセット調整値を指示するオフセット調整信号を出力する。
【００１３】
基準電圧生成部はオフセット調整信号及び上位ビットの値の組合せに基づきラダー抵抗部を用いて基準電圧を生成する。
【００１４】
コンパレータは上記基準電圧とアナログ入力電圧とを比較し、比較結果に基づき逐次近似レジスタに格納するデジタルデータを１ビット単位で決定する。
【発明の効果】
【００１５】
上記実施の形態によれば、オフセット値生成部、オフセット情報格納レジスタを含むオフセット補正部は、逐次近似レジスタが格納するデジタルデータの下位ビット決定用の基準電圧に対応するオフセット調整値をデジタルデータの上位ビットの値に基づき決定している。
【００１６】
このため、デジタルデータの下位ビットにおいてアナログ入力電圧の上位ビットに対応する値に対する変換誤差傾向を考慮することができ、その結果、Ａ／Ｄ変換精度の向上を図ることができる効果を奏する。
【発明を実施するための最良の形態】
【００１７】
＜前提技術＞
図５は一般的な逐次比較型Ａ／Ｄ変換器の構成を模試的に示す説明図である。同図に示すように、アナログ入力端子２１にアナログ入力電圧ＡＩＶである入力電圧Ｖ１が付与される。
【００１８】
Ｄ／Ａコンバータ３はラダー抵抗部３ａ及び基準電圧生成部３ｂから構成され、基準電圧生成部３ｂは逐次近似レジスタ２より受けるビットｂ０〜ｂｉ（ｉ＝０〜９，ビットｂ０がＭＳＢ）を入力部Ｂに受け、オフセット調整固定信号Ｓ６を入力部Ａより受ける。そして、基準電圧生成部３ｂはラダー抵抗部３ａを利用して、ビットｂ０〜ｂｉをＤ／Ａ変換して基準電圧ＶＲＥＦを生成する。
【００１９】
この際、基準電圧生成部３ｂはオフセット調整固定信号Ｓ６に基づき基準電圧ＶＲＥＦを補正している。すなわち、オフセット調整固定信号Ｓ６によって基準電圧ＶＲＥＦを補正することにより、最終的なＡ／Ｄ変換結果のオフセット補正を行っている。
【００２０】
コンパレータ１は一方入力及び他方入力に基準電圧ＶＲＥＦ及び入力電圧Ｖ１を受け、その比較結果を逐次近似レジスタ２に与える。逐次近似レジスタ２はコンパレータ１の比較結果に基づきビットｂｉの値を決定する。逐次近似レジスタ２は、ビットｂｉの値を仮設定して、ビットｂ０〜ｂｉを基準電圧生成部３ｂの入力部Ｂに入力する。この際、コンパレータ１の比較結果によってビットｂｉが決定した後は、ｉを“１”インクリメントする。
【００２１】
このような構成において、従来のＡ／Ｄ変換器は、逐次近似レジスタ２より、ビットｂ０〜ｂｉ（ｉ＝０〜９）をＤ／Ａコンバータ３に与える。すると、基準電圧生成部３ｂはビットｂ０〜ｂｉ及びオフセット調整固定信号Ｓ６に基づき、ラダー抵抗部３ａを用いて、ビットｂｉ決定用の基準電圧ＶＲＥＦを生成する。そして、コンパレータ１は上記基準電圧ＶＲＥＦと入力電圧Ｖ１との比較結果に基づきビットｂｉの値を決定する。以降、逐次近似レジスタ２によってｉを“１”インクリメントしながら、ビットｂ０〜ｂ９の順でビットｂｉを逐次決定して行き、決定したビットｂ０〜ｂ９をＡ／Ｄ変換されたデジタルデータとして得ることができる。
【００２２】
＜発明の原理＞
図４はこの発明の原理を示すグラフである。同図に示すように、図６で示したＡ／Ｄ変換器の変換誤差特性Ｌ１０をアナログ入力電圧ＡＩＶの値によって、アナログ入力電圧ＡＩＶの範囲を領域Ｒ００、領域Ｒ０１、領域Ｒ１０及び領域Ｒ１１に分類することが可能である。領域Ｒ００及び領域Ｒ１１では変換誤差はマイナス方向に現れ、領域Ｒ０１及び領域Ｒ１０では変換誤差はプラス方向に現れる。
【００２３】
したがって、領域Ｒ００及び領域Ｒ１１では変換誤差特性Ｌ１０をプラス方向にオフセット補正すれば変換誤差特性Ｌ１ａ及び変換誤差特性Ｌ１ｄを得ることができる。一方、領域Ｒ０１及び領域Ｒ１０では変換誤差特性Ｌ１０をマイナス方向にオフセット補正すれば変換誤差特性Ｌ１ｂ及び変換誤差特性Ｌ１ｃを得ることができる。
【００２４】
このように、アナログ入力電圧ＡＩＶの領域（Ｒ００、Ｒ０１、Ｒ１０、Ｒ１１）毎にオフセット内容を変えたオフセット補正を変換誤差特性Ｌ１０に対し行って変換誤差特性Ｌ１ａ〜Ｌ１ｄを得ることにより、アナログ入力電圧ＡＩＶの全範囲において±２ビット（ＬＳＢ）内に収めたＡ／Ｄ変換精度の高いＡ／Ｄ変換器を得ることができる。
【００２５】
アナログ入力電圧ＡＩＶが、上述した領域Ｒ００、領域Ｒ０１、領域Ｒ１０及び領域Ｒ１１のいずれの領域に該当するかの領域判断は、４領域の分類であるため、Ａ／Ｄ変換結果であるデジタルデータの最上位ビット（ＭＳＢ）とその次のビットの値から認識することができる。
【００２６】
すなわち、Ａ／Ｄ変換器において上位のビットｂ０及びビットｂ１（上位ビット）が決定した段階で、上記した領域判断が可能となり、その後は判断した領域に適合したオフセット調整値を決定することができる。
【００２７】
また、前述したように、図５の前提技術で示した逐次比較型Ａ／Ｄ変換器はＡ／Ｄ変換結果の最上位ビットから順次決定してＡ／Ｄ変換処理を行うため、上記領域判断をＡ／Ｄ変換処理の初期段階で行うことができ、大半のビット（上位ビット（ｂ０，ｂ１）を除く下位ビット（ｂ２〜ｂ９））のＡ／Ｄ変換処理時には最適なオフセット調整値を設定することが可能となる。
【００２８】
＜実施の形態＞
図１はこの発明の実施の形態であるＡ／Ｄ変換器の構成を模式的に示す説明図である。同図に示すように、新たにオフセット値生成部４、オフセット情報格納レジスタ５及び不揮発性記憶部７が設けられた点が、図５で示したＡ／Ｄ変換器と異なる。
【００２９】
オフセット情報格納レジスタ５はビットｂ０，ｂ１に対応する形式でオフセット調整値を格納しているレジスタである。図２はオフセット情報格納レジスタ５の格納内容を表形式で示す説明図である。
【００３０】
同図に示すように、ビットｂ０，ｂ１の組合せ（０，０）に対応してオフセット調整値ＯＦ“＋１”を格納し、ビットｂ０，ｂ１の組合せ（０，１）に対応してオフセット調整値ＯＦ“−１”を格納し、ビットｂ０，ｂ１の組合せ（１，０）に対応してオフセット調整値ＯＦ“−１”を格納し、ビットｂ０，ｂ１の組合せ（１，１）に対応してオフセット調整値ＯＦ“＋１”を格納している。
【００３１】
このように、オフセット情報格納レジスタ５は、ビットｂ０，ｂ１の組合せが（０，０）及び（１，１）の時は領域Ｒ００及び領域Ｒ１１と判断し、プラス方向へのオフセット補正（＋１）を指示するオフセット調整値ＯＦを格納し、ビットｂ０，ｂ１の組合せが（０，１）及び（１，０）の時は領域Ｒ０１及び領域Ｒ１０と判断し、マイナス方向へのオフセット補正（−１）を指示するオフセット調整値ＯＦを格納している。
【００３２】
オフセット情報格納レジスタ５へのオフセット調整値ＯＦの転送用に不揮発性記憶部７が設けられ、例えば、Ａ／Ｄ変換器の電源起動時において不揮発性記憶部７からオフセット情報格納レジスタ５にオフセット調整値ＯＦが転送される。その結果、オフセット情報格納レジスタ５は図２に示すように、ビットｂ０，ｂ１の組合せに対応させる形式でオフセット調整値ＯＦを格納する。
【００３３】
不揮発性記憶部７としては、Ａ／Ｄ変換器を含むマイコン内のチューニングデータ保持用のＲＯＭの領域の一部等が考えられ、不揮発メモリの種類としてはフラッシュ型のＰＲＯＭ等が考えられる。
【００３４】
オフセット値生成部４はビットｂ０，ｂ１の値を読み出し可能に逐次近似レジスタ２に接続され、オフセット情報格納レジスタ５の格納内容を参照することができる。
【００３５】
オフセット値生成部４は、逐次近似レジスタ２内のビットｂ０，ｂ１決定前は予め設定された初期値をオフセット調整値ＯＦとして指示するオフセット調整信号Ｓ４を出力する。オフセット値生成部４は、ビットｂ０，ｂ１の決定後はビットｂ０，ｂ１の組合せに基づき、オフセット情報格納レジスタ５を参照して得られるオフセット調整値ＯＦを指示するオフセット調整信号Ｓ４を出力する。
【００３６】
なお、他の構成は前提技術で示した図５の構成と同様であるため、説明は省略する。
したがって、実施の形態では、コンパレータ１、Ｄ／Ａコンバータ３、オフセット値生成部４、オフセット情報格納レジスタ５及び不揮発性記憶部７より、基準電圧ＶＲＥＦと入力電圧Ｖ１との比較結果に基づき、デジタルデータを上位から下位にかけてビット毎に逐次決定して逐次近似レジスタ２に格納するデジタルデータ逐次決定部を構成する。
【００３７】
図３は実施の形態のＡ／Ｄ変換器のＡ／Ｄ変換処理内容を示すフローチャートである。以下、同図を参照して、実施の形態のＡ／Ｄ変換器のＡ／Ｄ変換内容を説明する。
【００３８】
同図を参照して、ステップＳＴ１で、コンパレータ１は、仮設定されたビットｂ０に基づきＤ／Ａコンバータ３より出力される基準電圧ＶＲＥＦと入力電圧Ｖ１との比較結果に基づき、逐次近似レジスタ２内のビットｂ０を決定する。逐次近似レジスタ２は、ビットｂ０の決定後、ビットｂ１を仮設定する。
【００３９】
なお、ビットｂ０に対応する基準電圧ＶＲＥＦは以下のようにして得られる。Ｄ／Ａコンバータ３はオフセット値生成部４より得たオフセット調整信号Ｓ４が指示する初期値をオフセット調整値ＯＦとし、逐次近似レジスタ２より得たビットｂ０に基づきラダー抵抗部３ａを用いて基準電圧生成部３ｂより基準電圧ＶＲＥＦを生成する。
【００４０】
続いて、ステップＳＴ２で、コンパレータ１は、ビットｂ０，ｂ１（ビットｂ１は仮設定）に基づきＤ／Ａコンバータ３より出力される基準電圧ＶＲＥＦと入力電圧Ｖ１との比較結果に基づき、逐次近似レジスタ２内のビットｂ１を決定する。逐次近似レジスタ２は、ビットｂ１の決定後、ビットｂ２を仮設定する。
【００４１】
なお、ビットｂ０，ｂ１に対応する基準電圧ＶＲＥＦは以下のようにして得られる。Ｄ／Ａコンバータ３はオフセット値生成部４より得たオフセット調整信号Ｓ４が指示する初期値をオフセット調整値ＯＦとし、逐次近似レジスタ２より得たビットｂ０，ｂ１に基づきラダー抵抗部３ａを用いて基準電圧生成部３ｂより基準電圧ＶＲＥＦを生成する。
【００４２】
その後、ステップＳＴ３において、オフセット値生成部４はステップＳＴ１で決定したビットｂ０とステップＳＴ２で決定したビットｂ１とを逐次近似レジスタ２から読み出し、オフセット情報格納レジスタ５の内容を参照して、ビットｂ０，ｂ１の組合せに対応したオフセット調整値ＯＦを決定する。そして、オフセット値生成部４は決定したオフセット調整値ＯＦを指示するオフセット調整信号Ｓ４を出力する。その結果、Ｄ／Ａコンバータ３内の基準電圧生成部３ｂは、オフセット調整信号Ｓ４の指示するオフセット調整値ＯＦに基づきオフセット補正しながら、ビットｂ０〜ｂｊ（ｊ＝２〜９）をＤ／Ａ変換した基準電圧ＶＲＥＦを生成する。
【００４３】
すなわち、基準電圧生成部３ｂは、ビットｂ２以降のＡ／Ｄ変換処理段階では、図４で示した領域Ｒ００、領域Ｒ０１、領域Ｒ１０及び領域Ｒ１１に適合したオフセット調整値ＯＦによるオフセット補正を行って基準電圧ＶＲＥＦを生成する。
【００４４】
以降、ステップＳＴ４に示すように、コンパレータ１は、ビットｂ０〜ｂ２（ビットｂ２は仮設定）に基づきＤ／Ａコンバータ３より出力される基準電圧ＶＲＥＦと入力電圧Ｖ１との比較結果に基づき、逐次近似レジスタ２内のビットｂ２を決定する。逐次近似レジスタ２は、ビットｂ２の決定後、ビットｂ３を仮設定する。
【００４５】
その後、同様にして、コンパレータ１は、ｉをインクリメントしながら、ビットｂ０〜ｂｉ（ｉ＝３〜９）に基づきＤ／Ａコンバータ３より出力される基準電圧ＶＲＥＦと入力電圧Ｖ１との比較結果に基づき、逐次近似レジスタ２内のビットｂｉをビット毎に決定することにより、最終的にＡ／Ｄ変換結果であるデジタルデータビットｂ０〜ｂ９を得ることができる。
【００４６】
このように、実施の形態のＡ／Ｄ変換器内のオフセット値生成部４は、Ａ／Ｄ変換処理の上位ビット（ビットｂ０，ｂ１）決定段階で入力電圧Ｖ１の領域を判断し、判断した領域に適合した内容のオフセット調整値ＯＦを指示するオフセット調整信号Ｓ４をＤ／Ａコンバータ３内の基準電圧生成部３ｂに与えている。
【００４７】
その結果、基準電圧生成部３ｂは入力電圧Ｖ１に適したオフセット補正を行った基準電圧ＶＲＥＦを生成することができるため、この基準電圧ＶＲＥＦと入力電圧Ｖ１とのコンパレータ１による比較結果に基づくことにより、アナログ入力電圧値に対する変換誤差傾向を考慮した精度の良いＡ／Ｄ変換結果を得ることができる。
【００４８】
上記のように、実施の形態のＡ／Ｄ変換器は、オフセット値生成部４、オフセット情報格納レジスタ５及び不揮発性記憶部７で構成されるオフセット補正部は、逐次近似レジスタ２が格納するデジタルデータの下位ビット（ｂ２〜ｂ９）決定用の基準電圧に対応するオフセット調整値ＯＦをデジタルデータの上位ビット（ｂ０，ｂ１）の値に基づき決定している。このため、デジタルデータの下位ビットにおいてアナログの入力電圧Ｖ１の上位ビットに対応する値に対する変換誤差傾向を考慮することができ、その結果、Ａ／Ｄ変換精度の向上を図ることができる効果を奏する。
【００４９】
すなわち、実施の形態のＡ／Ｄ変換器では、図６で示したように、入力電圧が一律のオフセット調整では変換誤差の絶対精度の改善が難しいケースにおいても、上記オフセット補正部により、図４の変換誤差特性Ｌ１ａ〜Ｌ１ｄに示すように、変換誤差の絶対精度の改善が可能となるようなオフセット調整機能を有している。したがって、Ａ／Ｄ変換器内部のＡ／Ｄ変換機能の変換特性自体の直接の改善を要求することなく、Ａ／Ｄ変換精度の向上を図ることができる。
【００５０】
また、オフセット情報格納レジスタ５内にビットｂ０，ｂ１に対応づけてオフセット調整値ＯＦを格納することにより、ソフトウェア処理によって対応関係（ビットｂ０，ｂ１に対応するオフセット調整値ＯＦの値）を適宜変更することができる。
【００５１】
加えて、不揮発性記憶部７によってオフセット調整値ＯＦは保持されているため、電源遮断後においても内容が消滅することはない。
【図面の簡単な説明】
【００５２】
【図１】この発明の実施の形態であるＡ／Ｄ変換器の構成を模式的に示す説明図である。
【図２】図１のオフセット情報格納レジスタの格納内容を表形式で示す説明図である。
【図３】実施の形態のＡ／Ｄ変換器のＡ／Ｄ変換処理内容を示すフローチャートである。
【図４】この発明の原理を示すグラフである。
【図５】一般的な逐次比較型Ａ／Ｄ変換器の構成を模試的に示す説明図である。
【図６】従来のＡ／Ｄ変換器のＡ／Ｄ変換精度例を示すグラフである。
【図７】図６で示した変換誤差特性を有するＡ／Ｄ変換器にプラス方向にオフセット補正を行った場合の変換誤差特性を示すグラフである。
【図８】図６で示した変換誤差特性を有するＡ／Ｄ変換器にマイナス方向にオフセット補正を行った場合の変換誤差特性を示すグラフである。
【符号の説明】
【００５３】
１  コンパレータ、２  逐次近似レジスタ、３  Ｄ／Ａコンバータ、３ａ  ラダー抵抗部、３ｂ  基準電圧生成部、４  オフセット値生成部、５  オフセット情報格納レジスタ、７  オフセット情報格納ＲＯＭ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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