(57)【要約】【課題】半導体装置のキャパシタ層間絶縁膜に高いアスペクト比の孔を空けることで、キャパシタ電極の面積を増大させることが可能な半導体装置及びその製造方法を提供する。【解決手段】半導体基板１上に形成されたメモリセル選択用トランジスタＴｒ１と、メモリセル選択用トランジスタＴｒ１のソース・ドレインにコンタクトプラグ２５を介して接続された蓄積容量部２４とを具備してなり、メモリセル選択用トランジスタＴｒ１の半導体基板１と反対側に、少なくとも第１の酸化シリコン膜３２、ポリシリコン膜３３及び第２の酸化シリコン膜３４が順次積層されてなる積層膜３５が備えられ、積層膜３５にはコンタクトプラグ２５を露出させる貫通孔３５ａが形成され、蓄積容量部２４が貫通孔３５ａの内面に形成されていることを特徴とする半導体装置を採用する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたメモリセル選択用トランジスタと、前記メモリセル選択用トランジスタのソース・ドレインにコンタクトプラグを介して接続された蓄積容量部とを具備してなり、
前記メモリセル選択用トランジスタの前記半導体基板と反対側に、少なくとも第１の酸化シリコン膜、ポリシリコン膜及び第２の酸化シリコン膜が順次積層されてなる積層膜が備えられ、前記積層膜には前記コンタクトプラグを露出させる貫通孔が形成され、前記蓄積容量部が前記貫通孔の内面に形成されていることを特徴とする半導体装置。
【請求項２】
前記貫通孔の内面の少なくとも一部が、窒化シリコン絶縁膜または酸化シリコン絶縁膜で被覆されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記コンタクトプラグの前記貫通孔側に、リンまたは砒素がイオン注入されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
半導体基板上に形成された、ソース・ドレインに接続されるコンタクトプラグを有するメモリセル選択用トランジスタの上方に、少なくとも第１の酸化シリコン膜、ポリシリコン膜及び第２の酸化シリコン膜を積層して積層膜を形成する工程と、
前記積層膜に貫通孔を設けて、前記コンタクトプラグを露出させる工程と、
前記貫通孔の内面に、前記コンタクトプラグに接続される蓄積容量部を形成する工程と、を具備してなることを特徴とする半導体装置の製造方法。
【請求項５】
前記積層膜に前記貫通孔を設けるとともに、前記貫通孔の内面の少なくとも一部に、窒化シリコン絶縁膜または酸化シリコン絶縁膜を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２の酸化シリコン膜及び前記ポリシリコン膜をエッチングすることにより、前記第１の酸化シリコン膜のみを残した状態で前記積層膜に前記貫通孔の一部を形成し、次いで、少なくとも、エッチングにより形成された前記ポリシリコン膜の内面に、窒化シリコン絶縁膜または酸化シリコン絶縁膜を形成し、次いで残存した前記第１の酸化シリコン膜を除去することにより、前記貫通孔を完成させることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記積層膜に前記貫通孔を設けた後、前記コンタクトプラグの前記貫通孔側に、リンまたは砒素をイオン注入することを特徴とする請求項４乃至請求項６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記窒化シリコン絶縁膜または前記酸化シリコン絶縁膜をＣＶＤ法またはＡＬＤ法により形成することを特徴とする請求項４乃至請求項６に何れかに記載の半導体装置の製造方法。
【請求項９】
前記酸化シリコン絶縁膜を熱酸化法により形成することを特徴とする請求項４乃至請求項６に何れかに記載の半導体装置の製造方法。
【請求項１０】
前記ポリシリコン膜の形成後に、前記ポリシリコン膜を再結晶化させる熱処理を行うことを特徴とする請求項４乃至請求項９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものであり、特に、キャパシタを備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、コンピューターや電気機器の主要部分には、多数のＭＯＳトランジスタや抵抗等を一つのチップ上に集積化する大規模集積回路(以下、ＬＳＩという)が採用されている。ＬＳＩの中でも、例えば、ＤＲＡＭ（Dynamic Random Access Memory）などの素子においては、急速な微細化が進んでいる。
【０００３】
ＤＲＡＭのキャパシタには，トレンチ型やスタック型と呼ばれるものがある。トレンチ型のキャパシタは、シリコン基板に形成された溝の側壁を利用するキャパシタであり（非特許文献１）、一方、スタック型のキャパシタは、ＭＯＳＦＥＴの上に配置した積層型のキャパシタである（非特許文献２）。ＤＲＡＭでは、信号電圧を確保するために，微細化が進んでも２５乃至３０ｆＦ／ｂｉｔ程度のキャパシタ容量が必要とされている。そこで、従来から、キャパシタの電極面積を大きくすることで容量の増大が図られている。
【０００４】
積層型キャパシタでは、下部電極の多結晶シリコンの厚さを厚くし、下部電極の表面と側面を使うことでキャパシタ電極面積を大きくしてきた。その後、キャパシタをビット線の上に形成するＣＯＢ(Capacitor Over Bit line)構造が採用され（非特許文献３）、円筒(シリンダー)型のキャパシタが形成され、円筒の内と外の壁をキャパシタの電極面として利用できるようになってきた。
【０００５】
更には電極表面に凹凸を形成して面積を増大させるＨＳＧ(Hemi-Spherical Grain)と呼ばれる技術が採用され（非特許文献４）、これによる電極面積を２倍程度に増やせるようになってきた。このＨＳＧ技術は、非晶質シリコン上でシリコンが移動する現象を利用して、表面上に飛び出た領域とへこんだ領域を形成する方法である。しかしながら，微細化が進むとシリンダーの内壁と外壁の両方を利用することやシリンダ内壁に凹凸を形成することが難しくなる。
【０００６】
ＣＯＢ構造やＨＳＧ技術を利用可能にするためには、キャパシタを構成するシリンダの深さ(高さ)を大きくする必要がある。このようなシリンダは、例えば以下のような方法で形成される。
【０００７】
まず、トランジスタを形成後のウェーハ全面にＣＶＤ法でシリコン酸化膜を形成し、その上にホトリソグラフィー技術でマスクを形成する。次に，マスクで覆われていない領域のシリコン酸化膜をドライエッチング技術で除去してシリコン酸化膜に孔を形成し、その後、マスクや異物を除去する。このシリコン酸化膜が、キャパシタの層間絶縁膜となる。
ここから積層型のキャパシタを形成する工程が始まる。層間絶縁膜であるシリコン酸化膜にドライエッチングによって形成した孔はほぼ円筒形で、その底面および内側および外側の側面(壁)を覆うように下部電極、誘電体膜及び上部電極を形成する。その後、プレート電極を成膜し、フォトリソグラフィ技術でマスクを形成する。マスクに覆われていないプレート電極、上部電極、誘電体膜及び下部電極を一緒にドライエッチングで除去する。この方法ではシリコン酸化膜をドライエッチングして孔を形成するが、シリコン酸化膜に対して選択比(ドライエッチング速度比)の高いマスク材料がないため、深い孔を形成する途中でマスクが先にエッチングされてしまい、深い孔を形成することが難しくなってきている。
また、従来の半導体装置では，上述のようにキャパシタ層間絶縁膜に酸化シリコンを用いることが主であったが、この場合、高いアスペクト比の孔を形成しようとすると横方向の孔の拡がりの不均一が問題となる、いわゆるボーイングの問題が発生する。これによって隣接する孔とのショートが問題となり、シリコン酸化膜に対して高いアスペクト比の孔を空けることは難しい状況であった。
【０００８】
一方，トレンチ型キャパシタでは、シリコン基板をエッチングして溝を形成するが、シリコン酸化膜をエッチングする場合に比べて選択比が大きく相対的に深い溝を形成することができる。そのため、電極の表面積を大きくすることができる。しかしながら、この方法には二つの問題がある。
一つは、キャパシタに用いる誘電体膜の耐熱性である。トレンチ型ではキャパシタを形成した後にトランジスタのソース，ドレインを形成するためにドーパントをイオン注入し１０００℃以上で熱処理を行う。この熱処理によって誘電体膜が劣化しリーク電流が大きくなるおそれがある。また、電極に用いられる金属材料も劣化してしまう。現状では、この熱処理に耐えられるキャパシタ用の下部電極及び誘電体は、ＳｉＯ２／Ｓｉ３Ｎ４系、ＳｉＯ２／Ａｌ２Ｏ３系またはＳｉＯ２／ＨｆＳｉＯ系のみに限られてきた。つまり、下部電極は酸化シリコンでなければならず、実効的な誘電体厚さを薄くすることができないという問題があった。
二つ目の問題は、トレンチ型キャパシタでは積層型キャパシタのようにＣＯＢ構造を採用できないので、積層型に比べて隣接するトレンチとの干渉が問題となる。
以上のような理由から、積層型スタック構造で電極表面積を大きくできる技術の開発が望まれている。
【非特許文献１】Ｍ．Ｋｏｙａｎａｇｉ，Ｈ．Ｓｕｎａｍｉ，Ｎ．Ｈａｓｈｉｍｏｔｏ  ａｎｄ  Ｍ．Ａｓｈｉｋａｗａ，ＩＥＥＥ  Ｉｎｔ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，Ｔｅｃｈ．Ｄｉｇ．，ｐ．３４８（１９７８）
【非特許文献２】Ｈ．Ｓｕｎａｍｉ，Ｔ．Ｋｕｒｅ，Ｎ．Ｈａｓｈｉｍｏｔｏ，Ｋ．Ｉｔｏ，Ｔ．Ｔｏｙａｂｅ  ａｎｄ  Ｓ．Ａｓａｉ，ＩＥＥＥ  Ｉｎｔ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，Ｔｅｃｈ．Ｄｉｇ．，ｐ．８０６（１９８２）
【非特許文献３】Ｓ．Ｋｉｍｕｒａ，Ｙ．Ｋａｗａｍｏｔｏ，Ｔ．Ｋｕｒｅ，Ｎ．Ｈａｓｅｇａｗａ，Ｔ．Ｋｉｓｕ，Ｊ．Ｅｔｏｈ，Ｍ．Ａｏｋｉ，Ｅ．Ｔａｋｅｄａ，Ｈ．Ｓｕｎａｍｉ  ａｎｄ  Ｋ．Ｉｔｏｈ，ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  ３７  （１９９０）７３７
【非特許文献４】Ｈ．Ｗａｔａｎａｂｅ，Ｎ．Ａｏｔｏ，Ｓ．Ａｄａｃｈｉ，Ｔ．Ｉｓｈｉｊｉｍａ，Ｅ．Ｉｋａｗａ  ａｎｄ  Ｋ．Ｔｅｒａｄａ，Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔｓ  ｏｆ  ｔｈｅ  ２２ｔｈ  （１９９０  Ｉｎｔｅｒｎａｔｉｏｎａｌ）Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，Ｓｅｎｄａｉ，ｐ．８７３（１９９０）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記事情に鑑みてなされたものであって、半導体装置のキャパシタ層間絶縁膜に高いアスペクト比の孔を空けることで、キャパシタ電極の面積を増大させることが可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明は以下の構成を採用した。
本発明の半導体装置は、半導体基板上に形成されたメモリセル選択用トランジスタと、前記メモリセル選択用トランジスタのソース・ドレインにコンタクトプラグを介して接続された蓄積容量部とを具備してなり、前記メモリセル選択用トランジスタの前記半導体基板と反対側に、少なくとも第１の酸化シリコン膜、ポリシリコン膜及び第２の酸化シリコン膜が順次積層されてなる積層膜が備えられ、前記積層膜には前記コンタクトプラグを露出させる貫通孔が形成され、前記蓄積容量部が前記貫通孔の内面に形成されていることを特徴とする。
また、本発明の半導体装置においては、前記貫通孔の内面の少なくとも一部が、窒化シリコン絶縁膜または酸化シリコン絶縁膜で被覆されていることが好ましい。
更に、本発明の半導体装置においては、前記コンタクトプラグの前記貫通孔側に、リンまたは砒素がイオン注入されていることが好ましい。
【００１１】
上記の半導体装置によれば、第１の酸化シリコン膜、ポリシリコン膜及び第２の酸化シリコン膜からなる積層膜に貫通孔が形成され、この貫通孔に蓄積容量部が形成されており、ポリシリコン膜の厚みを大きくすることで貫通孔の内面の表面積が拡大され、これにより蓄積容量部の電極面積が拡大されて、静電容量部の静電容量を向上させることができる。
また、上記の半導体装置によれば、貫通孔の内面に、窒化シリコン絶縁膜または酸化シリコン絶縁膜が形成されているので、蓄積容量部の絶縁性を高めることができ、静電容量のロスを防止できる。更に、これら絶縁膜によって、蓄積容量部の構成材料のポリシリコン膜への拡散を防止できる。
また、上記の半導体装置によれば、コンタクトプラグの貫通孔側に、リンまたは砒素がイオン注入されているので、コンタクトプラグの抵抗率を低下させることができ、蓄積容量部の静電容量を更に高めることができる。
【００１２】
次に、本発明の半導体装置の製造方法は、半導体基板上に形成された、ソース・ドレインに接続されるコンタクトプラグを有するメモリセル選択用トランジスタの上方に、少なくとも第１の酸化シリコン膜、ポリシリコン膜及び第２の酸化シリコン膜を積層して積層膜を形成する工程と、前記積層膜に貫通孔を設けて、前記コンタクトプラグを露出させる工程と、前記貫通孔の内面に、前記コンタクトプラグに接続される蓄積容量部を形成する工程と、を具備してなることを特徴とする。
また、本発明の半導体装置の製造方法においては、前記積層膜に前記貫通孔を設けるとともに、前記貫通孔の内面の少なくとも一部に、窒化シリコン絶縁膜または酸化シリコン絶縁膜を形成することが好ましい。
更に、本発明の半導体装置の製造方法においては、前記第２の酸化シリコン膜及び前記ポリシリコン膜をエッチングすることにより、前記第１の酸化シリコン膜のみを残した状態で前記積層膜に前記貫通孔の一部を形成し、次いで、少なくとも、エッチングにより形成された前記ポリシリコン膜の内面に、窒化シリコン絶縁膜または酸化シリコン絶縁膜を形成し、次いで残存した前記第１の酸化シリコン膜を除去することにより、前記貫通孔を完成させることが好ましい。
更にまた、本発明の半導体装置の製造方法においては、前記積層膜に前記貫通孔を設けた後、前記コンタクトプラグの前記貫通孔側に、リンまたは砒素をイオン注入することが好ましい。
また、本発明の半導体装置の製造方法においては、前記窒化シリコン絶縁膜または前記酸化シリコン絶縁膜をＣＶＤ（Chemical Vapor Deposition）法またはＡＬＤ（Atomic layer CVD）法により形成することが好ましい。
更に、本発明の半導体装置の製造方法においては、前記酸化シリコン絶縁膜を熱酸化法により形成することが好ましい。
更にまた、本発明の半導体装置の製造方法においては、前記ポリシリコン膜の形成後に、前記ポリシリコン膜を再結晶化させる熱処理を行うことが好ましい。
【００１３】
上記の半導体装置の製造方法によれば、第１の酸化シリコン膜、ポリシリコン膜及び第２の酸化シリコン膜からなる積層膜を形成してからこの積層膜に貫通孔を形成し、この貫通孔に蓄積容量部を形成するので、ポリシリコン膜の厚みを大きくすることで貫通孔の内面の表面積が拡大され、これにより蓄積容量部の電極面積が拡大されて、静電容量部の静電容量を向上させることができる。
また、酸化シリコンに比べて、マスクに対するエッチング選択率が高い（マスクよりもエッチング速度が低い）ポリシリコン膜を用いることによって、マスクが完全にエッチングされる前にポリシリコン膜に深い貫通孔を形成することが可能になる。
また、ポリシリコン膜は従来の酸化シリコン膜に比べて、アスペクト比の高い貫通孔を形成できるので、隣接する貫通孔同士が相互に連通して、蓄積容量部同士がショートするおそれがない。なお、ポリシリコン膜にアスペクト比の高い貫通孔を形成できるのは、ポリシリコン膜は、貫通孔の経方向へのエッチング速度が、従来の酸化シリコン膜に比べて低いため、貫通孔の経方向への広がりが均一となり、いわゆるボーイングの問題が回避できるためである。
また、上記の半導体装置の製造方法によれば、第１の酸化シリコン膜を貫通孔形成の際のエッチングストッパとして利用できる。また、貫通孔の内面に、窒化シリコン絶縁膜または酸化シリコン絶縁膜を形成するので、蓄積容量部の絶縁性を高めることができ、これにより静電容量のロスを防止できる。更に、これら絶縁膜の形成によって、その後に形成する蓄積容量部の構成材料のポリシリコン膜への拡散を防止できる。また、第１の酸化シリコン膜を残した状態でこれら絶縁膜を形成し、その後にこれらの膜を除去することで、絶縁膜を貫通孔の側壁面のみに形成することができ、コンタクトプラグと蓄積容量部との導通を確保することができる。
また、上記の半導体装置の製造方法によれば、コンタクトプラグの貫通孔側に、リンまたは砒素をイオン注入するので、コンタクトプラグの抵抗率を低下させることができ、蓄積容量部の静電容量を更に高めることができる。
また、窒化シリコン絶縁膜または酸化シリコン絶縁膜をステップカバレッジ性に優れたＣＶＤ法またはＡＬＤ法で形成することにより、貫通孔の内面にこれらの絶縁膜を均一に形成することができる。
また、酸化シリコン絶縁膜を熱酸化法で形成することにより、ポリシリコン膜の内面に酸化シリコン絶縁膜を均一に形成することができる。
また、ポリシリコン膜の形成後に、ポリシリコン膜を再結晶化させる熱処理を行うことで、アスペクト比のより高い貫通孔を形成することができる。
【発明の効果】
【００１４】
本発明によれば、半導体装置のキャパシタ層間絶縁膜に高いアスペクト比の孔を空けることで、キャパシタ電極の面積を増大させることが可能な半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
「半導体装置」
以下、本発明の実施の形態を図面を参照して説明する。本実施形態では、半導体装置をＤＲＡＭ素子に適用した例について説明する。図１は、本実施形態の半導体装置であるＤＲＡＭ素子の断面構造を示す模式図であって、（ａ）がメモリセル部の断面構造を示す図であり、（ｂ）が周辺回路部の断面構造を示す模式図である。尚、以下の説明において参照する図面は、半導体装置及びその製造方法を説明する図面であり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【００１６】
本実施形態の半導体装置に係るＤＲＡＭ素子は、メモリセル部と周辺回路部とから概略構成されている。最初に、メモリセル部について図１（ａ）を用いて説明する。メモリセル部は、図１（ａ）に示すように、メモリセル選択用のＭＯＳトランジスタＴｒ１（メモリセル選択用トランジスタ）と、ＭＯＳトランジスタＴｒ１にコンタクトプラグ９Ａ及び容量コンタクトプラグ２５を介して接続された蓄積容量部２４とから概略構成されている。
図１（ａ）において、半導体基板１は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。この半導体基板１には、素子分離絶縁膜３が形成されている。素子分離絶縁膜３は、半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）法により、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋを絶縁分離している。本実施形態では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の一例構造を示している。
【００１７】
半導体基板１において素子分離絶縁膜３に区画された活性領域Ｋには、不純物拡散領域からなるソース８Ａ及びドレイン８Ｂが離間して形成され、ソース８Ａとドレイン８Ｂとの間にゲート電極５が形成されている。ソース８Ａ及びドレイン８Ｂは、例えば砒素などのＮ型不純物が拡散されて構成されている。
また、ゲート電極５は、多結晶シリコン膜と金属膜との多層膜により形成されており、多結晶シリコン膜はＣＶＤ法（Chemical Vapor Deposition）での成膜時に不純物を含有させて形成するドープド多結晶シリコン膜を用いることができる。金属膜は、タングステン（Ｗ）やタングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。更に、ゲート電極５と半導体基板１との間にはゲート絶縁膜５ａが形成されている。また、ゲート電極５は窒化シリコンなどの絶縁膜５ｂによって被覆されている。
【００１８】
また、図１（ａ）に示すように、半導体基板１上には第１の層間絶縁膜４が形成され、第１の層間絶縁膜４にはコンタクトホール４ａが設けられ、このコンタクトホール４ａにはソース８Ａ及びドレイン８Ｂに接続されるコンタクトプラグ９Ａが形成されている。コンタクトプラグ９Ａは、たとえば、リンドープドシリコン層から構成される。
更に、第１の層間絶縁膜４の上には第２の層間絶縁膜１０が積層され、第２の層間絶縁膜１０にはコンタクトプラグ９Ａに接続されるビット線コンタクトプラグ９Ｂが形成されている。ビット線コンタクトプラグ９Ｂは、Ｔｉ／ＴｉＮ膜１２と、タングステンからなる金属膜１３とが積層されて構成されている。このＴｉ膜はビット線コンタクトプラグ９Ｂを構成するシリコンと反応し、チタンシリサイドを形成する。
ビット線コンタクトプラグ９Ｂに接続するようにビット線１０６が形成されている。ビット線１０６は窒化タングステンおよびタングステンからなる積層膜で構成され、ビット線１０６は窒化シリコン等の絶縁膜１０６ａによって被覆されている。
【００１９】
第２の層間絶縁膜１０の上には、ビット線１０６を覆うように、第３の層間絶縁膜２１が形成されている。また、第２の層間絶縁膜１０および第３の層間絶縁膜２１を貫通してコンタクトプラグ９Ａに接続するように、容量コンタクトプラグ２５がポリシリコン等で形成されている。また、第３の層間絶縁膜２１上には、第１の窒化シリコン層間膜３１、第１の酸化シリコン膜３２、ポリシリコン膜３３及び第２の酸化シリコン膜３４が順次積層されている。第１の酸化シリコン膜３２、ポリシリコン膜３３及び第２の酸化シリコン膜３４によって本発明に係る積層膜３５が構成されている。そして、積層膜３５には、容量コンタクトプラグ２５に接続する蓄積容量部２４が形成されている。
第１の酸化シリコン膜３２及び第２の酸化シリコン膜３４の厚みは例えば０．０５μｍ乃至０．５μｍの範囲とされ、ポリシリコン膜３３の厚みは例えば１．５μｍ乃至３μｍの範囲とされている。
【００２０】
蓄積容量部２４は、積層膜３５に形成された貫通孔３５ａの内部に、下部電極膜２４ａ、誘電体膜２４ｂ及び上部電極２４ｃが順次形成されて構成されている。下部電極膜２４ａは、容量コンタクトプラグ２５を介してＭＯＳトランジスタＴｒ１に接続されている。容量コンタクトプラグ２５の貫通孔３５ａ側には、砒素、リン等のＮ型不純物がイオン注入法によって打ち込まれており、これにより容量コンタクトプラグ２５と下部電極膜２４ａとの間における抵抗率が低減されている。また、誘電体膜２４ｂは、隣接する貫通孔３５ａ同士の間で連続している。また、上部電極２４ｃも誘電体膜２４ｂと同様に、隣接する貫通孔３５ａ同士の間で連続しており、この上部電極２４ｃがプレート電極になっている。上部電極２４ｃには更にタングステン等からなる導電膜２６が積層され、更にその上には配線層２７が形成されている。配線層２７は、窒化タングステンおよびタングステンからなる積層膜で構成されている。
また、貫通孔３５ａの側壁面及び第２の酸化シリコン膜３４の上には、窒化シリコン絶縁膜２８が形成されている。
【００２１】
次に、図１（ｂ）を参照して周辺回路部について説明する。周辺回路部には、半導体基板１に埋め込まれた素子分離絶縁膜３と、半導体基板１上に形成されたゲート電極１０５と、ゲート電極１０５と半導体基板１との間に形成されたゲート絶縁膜１０５ａと、ゲート電極１０５を覆う窒化シリコン等からなる絶縁膜１０５ｂが形成されている。
【００２２】
また、図１（ｂ）に示すように、半導体基板１上には第１の層間絶縁膜４及び第２の層間絶縁膜１０が形成され、第１の層間絶縁膜４及び第２の層間絶縁膜１０にはコンタクトホール４ｂが設けられ、このコンタクトホール４ｂにはコンタクトプラグ９Ｃが形成されている。コンタクトプラグ９Ｃは、たとえば、リンドープドシリコン層から構成される。
更に、第２の層間絶縁膜１０の上には、コンタクトプラグ９Ｃに接続するようにビット線１０６が形成され、ビット線１０６は窒化シリコン等の絶縁膜１０６ａによって被覆されている。
【００２３】
更に図１（ｂ）に示すように、第２の層間絶縁膜１０の上には、ビット線１０６を覆う第３の層間絶縁膜２１が積層され、第３の層間絶縁膜２１の上には第１の窒化シリコン層間膜３１が形成され、第１の窒化シリコン層間膜３１上には酸化シリコンからなる第４の層間絶縁膜１３４が形成され、第４の層間絶縁膜１３４の上には第２の窒化シリコン層間膜１３５が形成され、更にその上には酸化シリコンからなる第５の層間絶縁膜１３６が形成されている。また、第５の層間絶縁膜１３６上には配線層１２７が形成されている。そして、配線層１２７とビット線１０６とが、コンタクトプラグ１４０によって接続されている。
【００２４】
「半導体装置の製造方法の一例」
次に、上記の半導体装置の製造方法の一例について図２乃至図９を参照して説明する。
本実施形態の半導体装置の製造方法は、ＭＯＳトランジスタＴｒ１等を形成後のメモリセル部の形成領域に、積層膜３５を形成する工程と、積層膜３５に貫通孔３５ａを形成する工程と、貫通孔３５ａ内の一部に窒化シリコン絶縁膜２８を形成する工程と、窒化シリコン絶縁膜２８を形成後の貫通孔３５ａ内に蓄積容量部２４を形成する工程とから概略構成されている。
【００２５】
「積層膜３５の形成工程」
本工程の前に、ＭＯＳトランジスタＴｒ１等を形成する。すなわち図２（ａ）に示すように、メモリセル部側の半導体基板１上に、ゲート電極５、ゲート絶縁膜５ａ、ソース８Ａ及びドレイン８ＢからなるＭＯＳトランジスタＴｒ１を形成し、半導体基板１上には第１、第２、第３の層間絶縁膜４、１０、２１を順次積層する。また、各層間絶縁膜４、１０、２１にはコンタクトプラグ９Ａ及び容量コンタクトプラグ２５並びにビット線コンタクトプラグ９Ｂを形成する。更に、第２の層間絶縁膜１０の上にはビット線コンタクトプラグ９Ｂに接続されるビット線１０６を形成する。
【００２６】
また、図２（ｂ）に示すように、周辺回路部側の半導体基板１上には、ゲート電極１０５及びゲート絶縁膜１０５ａを形成する。また、半導体基板１上には第１、第２、第３の層間絶縁膜４、１０、２１を順次積層し、各層間絶縁膜４、１０、２１にはコンタクトプラグ９Ｃを形成する。そして、第２の層間絶縁膜１０の上にはコンタクトプラグ９Ｃに接続されるビット線１０６を形成する。
【００２７】
そして、本工程では、図２（ａ）及び図２（ｂ）に示すように、第３の層間絶縁膜２１上に、厚さ５０ｎｍの第１の窒化シリコン層間膜３１と、厚さ２μｍの酸化シリコンからなる第４の層間絶縁膜１３４と、厚さ５０ｎｍの第２の窒化シリコン層間膜１３５とを順次積層する。次に、周辺回路部側の第２の窒化シリコン層間膜１３５上に、ハードマスク層Ｍ１及びフォトレジスト層Ｍ２を形成する。
ハードマスク層Ｍ１の材質は、例えばアモルファスカーボン等が好ましい。また、ハードマスク層Ｍ１の膜厚は、例えば０．３μｍ〜１．５μｍの範囲が好ましい。また、フォトレジスト層Ｍ２の膜厚は、例えば１００ｎｍ〜５００ｎｍの範囲が好ましく、例えば３００ｎｍがよい。
また、ハードマスク層Ｍ１とフォトレジスト層Ｍ２との間にＳｉＯ２／ＳｉＯＮの積層膜からなる反射防止膜を形成してもよい。
【００２８】
次に、図３（ａ）及び図３（ｂ）に示すように、ハードマスク層Ｍ１及びフォトレジスト層Ｍ２をマスクにして、メモリセル部側の第４の層間絶縁膜１３４及び第２の窒化シリコン層間膜１３５をドライエッチングで除去する。メモリセル部側の第１の窒化シリコン層間膜３１が、ドライエッチングの際のエッチングストッパとして機能する。また、このドライエッチングによって、フォトレジスト層Ｍ２のほとんど全部が同時にエッチングされる。
【００２９】
次に、図４（ａ）及び図４（ｂ）に示すように、メモリセル部側の第１の窒化シリコン層間膜３１上に、例えば厚さ０．１μｍ〜０．５μｍの第１の酸化シリコン膜３２、厚さ１．５μｍ〜３μｍのポリシリコン膜３３及び厚さ０．１μｍ〜０．５μｍの第２の酸化シリコン膜３４を順次積層する。これら第１の酸化シリコン膜３２、ポリシリコン膜３３及び第２の酸化シリコン膜３４は、周辺回路部側のハードマスク層Ｍ１上にも順次積層される。各膜の積層後に、ハードマスク層Ｍ１を除去する。このとき、ハードマスク層Ｍ１上の第１の酸化シリコン膜３２、ポリシリコン膜３３及び第２の酸化シリコン膜３４はリフトオフされてハードマスク層Ｍ１と同時に除去される。また、ポリシリコン膜３３の形成後に、ポリシリコン膜３３の結晶性を高めるために７００℃〜１１５０℃でアニール処理を行ってもよい。これにより、後の工程において形成する、貫通孔３５ａのアスペクト比をより高めることが可能になる。
そして、ＣＭＰ法によって、第２の酸化シリコン膜３４の上面を平坦化する。このときの平坦化は、好ましくは第２の酸化シリコン膜３４の上面が、周辺回路部側の窒化シリコン膜１３５の上面と同一面になるように行なうとよい。
【００３０】
「貫通孔３５ａの形成工程及び窒化シリコン絶縁膜２８の形成工程」
次に、図５（ａ）及び図５（ｂ）に示すように、貫通孔形成用のハードマスク層Ｍ３及びフォトレジスト層Ｍ４を、第２の酸化シリコン膜３４及び窒化シリコン膜１３５の全面に形成する。そして、メモリセル部側のハードマスク層Ｍ３及びフォトレジスト層Ｍ４に、貫通孔形成用の開口部Ｈを設ける。
ハードマスク層Ｍ３の材質は、ポリシリコンよりもエッチング速度が低い材質で形成することが好ましく、例えば、アモルファスカーボン、酸化シリコン、窒化シリコン等で形成することが好ましい。また、ハードマスク層Ｍ３の膜厚は、例えば３００ｎｍ〜１０００ｎｍの範囲が好ましい。また、フォトレジスト層Ｍ４の膜厚は、例えば１００ｎｍ〜５００ｎｍの範囲が好ましい。
【００３１】
次に、図６（ａ）及び図６（ｂ）に示すように、第２酸化シリコン膜３４及びポリシリコン膜３３の開口部Ｈに対応する位置に、異方性エッチングを行って、予備貫通孔３５ｂ（貫通孔の一部）を形成する。これにより、第１の酸化シリコン膜３２の一部が露出される。第１の酸化シリコン膜３２はエッチングの際のエッチングストッパ層として機能する。その後、ハードマスク層Ｍ３及びフォトレジスト層Ｍ４を除去する。
貫通孔形成用のハードマスク層Ｍ３は、ポリシリコン膜３３に比べてエッチング速度が遅いので、ポリシリコン膜３３に予備貫通孔３５ｂを設けた後にも、ハードマスク層Ｍ３は膜厚が薄くなった状態で残存する。このように、予備貫通孔３５ｂを形成する間にはハードマスク層Ｍ３が必ず存在することになるので、深い貫通孔３５ａを形成することが可能になる。
また、ポリシリコン膜３３を異方性エッチングすることによって、従来のように酸化シリコンをエッチングした場合に比べて、予備貫通孔３５ｂのアスペクト比が高められ、最終的に形成される貫通孔３５ａのアスペクト比も高められる。ここで、貫通孔３５ａのアスペクト比とは、貫通孔３５ａの深さを、貫通孔３５ａの開孔径で除した値である。
【００３２】
次に、図７（ａ）及び図７（ｂ）に示すように、ＣＶＤ法またはＡＬＤ法によって、予備貫通孔３５ｂの内部及び第２の酸化シリコン膜３４の上に、窒化シリコン絶縁膜２８を形成する。ステップカバレッジ性に優れたＣＶＤ法またはＡＬＤ法を用いることによって、予備貫通孔３５ｂの内部にも膜厚が均一な窒化シリコン絶縁膜２８が形成される。
次に、異方性エッチングによって、予備貫通孔３５ｂの底部に積層された窒化シリコン絶縁膜２８と、その下の第１の酸化シリコン膜３２及び第１の窒化シリコン層間膜３１とを除去する。これにより、容量コンタクトプラグ２５の上面が露出される。なお、予備貫通孔３５ｂの側壁面に形成された窒化シリコン絶縁膜２８はエッチングされずに残存する。このようにして、貫通孔３５ａが形成される。
更に、貫通孔３５ａの形成後に、貫通孔３５ａの底部に露出された容量コンタクトプラグ２５に対して、砒素、リン等のＮ型不純物をイオン注入してもよい。これにより容量コンタクトプラグ２５の抵抗率が低減され、後に形成する蓄積容量部２４と容量コンタクトプラグ２５との間の接続抵抗を低減できる。また、第２酸化シリコン膜３４がイオン注入する際のポリシリコン膜３３のマスク層となり、ポリシリコン膜３３に対するイオン注入が防止される。
【００３３】
「蓄積容量部２４の形成工程」
次に、メモリセル部側においては、図８（ａ）に示すように、窒化シリコン絶縁膜２８の一部を含む貫通孔３５ａの内面を覆うように、厚みが１０ｎｍ〜２０ｎｍ程度の下部電極膜２４ａをたとえばＣＶＤ法により形成する。下部電極膜２４ａの材質は例えば、ＴｉＮ、ＷＮ、Ｒｕ等を例示できる。
下部電極膜２４ａの形成後、下部電極膜２４ａ及び第１酸化シリコン膜上の窒化シリコン絶縁膜２８を覆うように、厚みが７ｎｍ〜１０ｎｍ程度の誘電体膜２４ｂをたとえばＡＬＤ法またはＣＶＤ法により形成する。誘電体膜２４ｂの材質は例えば、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２あるいはこれらの積層膜等を例示できる。
誘電体膜２４ｂの形成後、貫通孔３５ａを埋めるように、上部電極膜２４ｃをＣＶＤ法及びスパッタ法により形成する。すなわち、厚み１０ｎｍ〜２０ｎｍ程度のＴｉＮ、ＷＮまたはＲｕからなる膜をＣＶＤ法で形成してから、Ｗをスパッタ法で１５０ｎｍ程度に成膜することによって、上部電極膜２４ｃを形成する。
上部電極膜２４ｃの上にはタングステン等からなる導電膜２６を積層し、更にその上に配線層２７を形成する。
【００３４】
一方、周辺回路部側においては、図８（ｂ）に示すように、第２の窒化シリコン層間膜１３５上に、酸化シリコンからなる第５の層間絶縁膜１３６を形成する。第５の層間絶縁膜１３６については、その上面をＣＭＰ法等で平坦化することによって、メモリセル部側の導電膜２６の上面と同一面にするとよい。第５の層間絶縁膜１３６の形成後に、フォトリソグラフィ及びエッチングによって、第５の層間絶縁膜１３６から第３の層間絶縁膜２１の一部までを貫通して、ビット線１０６を露出させるコンタクトホールを形成する。次いで、コンタクトホール内にポリシリコン等を充填してコンタクトプラグ１４０を形成する。次いで、第５の層間絶縁膜１３６の上に配線層１２７を形成する。
以上の工程を経て、本実施形態の半導体装置が製造される。
【００３５】
上記の半導体装置によれば、第１の酸化シリコン膜３２、ポリシリコン膜３３及び第２の酸化シリコン膜３４からなる積層膜３５に貫通孔３５ａが形成され、この貫通孔３５ａに蓄積容量部２４が形成されており、ポリシリコン膜３４の厚みを大きくすることで貫通孔３５ａの内面の表面積が拡大され、これにより蓄積容量部２４の電極面積が拡大されて、静電容量部２４の静電容量を向上させることができる。
例えば、従来のように酸化シリコン膜に貫通孔を形成しようとした場合、貫通孔が形成可能な酸化シリコン膜の膜厚は３μｍ程度となるところ、貫通孔をポリシリコン膜に形成する場合は、貫通孔が形成可能なポリシリコン膜の膜厚は４．５μｍ程度になり、従来の１．５倍になる。これにより、貫通孔のアスペクト比も従来に比べて１．５倍に増大させることができ、蓄積容量部の静電容量もこれに比例して１．５倍程度に高めることができる。例えば、従来の静電容量が２５ｆＦ／ｂｉｔのところを、３７．５ｆＦ／ｂｉｔに増やすことができる。
【００３６】
また、上記の半導体装置によれば、貫通孔３５ａの内面に、窒化シリコン絶縁膜２８が形成されているので、蓄積容量部２４の絶縁性を高めることができ、静電容量のロスを防止できる。更に、窒化シリコン絶縁膜２８によって、蓄積容量部２４の構成材料のポリシリコン膜３３への拡散を防止できる。
また、上記の半導体装置によれば、容量コンタクトプラグ２５の貫通孔側に、リンまたは砒素がイオン注入されることによって、容量コンタクトプラグ２５の抵抗率を低下させることができ、蓄積容量部２４の静電容量を更に高めることができる。
【００３７】
また、上記の半導体装置の製造方法によれば、第１の酸化シリコン膜３２、ポリシリコン膜３３及び第２の酸化シリコン膜３４からなる積層膜３５を形成してからこの積層膜３５に貫通孔３５ａを形成し、この貫通孔３５ａに蓄積容量部２４を形成するので、ポリシリコン膜３３の厚みを大きくすることで貫通孔３５ａの内面の表面積が拡大され、これにより蓄積容量部２４の電極面積が拡大されて、静電容量部２４の静電容量を向上させることができる。
【００３８】
また、酸化シリコンに比べて、ハードマスクＭ３に対するエッチング選択率が高い（マスクよりもエッチング速度が低い）ポリシリコン膜３３を用いることによって、ハードマスクＭ３が完全にエッチングされる前にポリシリコン膜３３に深い貫通孔３５ａを形成することが可能になる。
また、ポリシリコン膜３３は従来の酸化シリコン膜に比べて、アスペクト比の高い貫通孔３５ａを形成できるので、隣接する貫通孔３５ａ同士が相互に連通して、蓄積容量部２４同士がショートするおそれがない。なお、ポリシリコン膜３３にアスペクト比の高い貫通孔３５ａを形成できるのは、ポリシリコン膜３３は、貫通孔３５ａの経方向へのエッチング速度が、従来の酸化シリコン膜に比べて低いため、貫通孔３５ａの経方向への広がりが均一となり、いわゆるボーイングの問題が回避できるためである。
これにより、上述したように、貫通孔３５ａのアスペクト比も従来に比べて１．５倍に増大させることができ、蓄積容量部２４の静電容量もこれに比例して１．５倍程度に高めることができる。
【００３９】
また、第１酸化シリコン膜３２を積層することで、予備貫通孔３５ｂの形成の際のエッチングストッパ層として利用できる。また、第２の酸化シリコン膜３４を積層することによって、容量コンタクトプラグ２５に砒素等をイオン注入する際のマスク層として利用することができ、これによりポリシリコン膜３３に対するイオン注入を防止できる。
【００４０】
また、貫通孔３５ａの内面に、窒化シリコン絶縁膜２８を形成するので、蓄積容量部２４の絶縁性を高めることができ、静電容量のロスを防止できる。更に、窒化シリコン絶縁膜２８の形成によって、その後に形成する蓄積容量部２４の構成材料のポリシリコン膜３３への拡散を防止できる。また、第１の酸化シリコン膜３２を残した状態で窒化シリコン絶縁膜２８を形成し、その後、これらの膜を除去することで、窒化シリコン絶縁膜２８を貫通孔３５ａの側壁面のみに形成することができ、容量コンタクトプラグ２５と蓄積容量部２４との導通を確保することができる。
また、上記の半導体装置の製造方法によれば、容量コンタクトプラグ２５の貫通孔側に、リンまたは砒素をイオン注入するので、容量コンタクトプラグ２５の抵抗率を低下させることができ、蓄積容量部２４の静電容量を更に高めることができる。
また、窒化シリコン絶縁膜２８をステップカバレッジ性に優れたＣＶＤ法またはＡＬＤ法で形成することにより、貫通孔３５ａの内面に窒化シリコン絶縁膜２８を均一に形成することができる。
また、ポリシリコン膜３３の形成後に、ポリシリコン膜３３を再結晶化させる熱処理を行うことで、アスペクト比のより高い貫通孔３５ａを形成することができる。
【００４１】
なお、上記の実施形態においては、窒化シリコン絶縁膜２８に代えて、酸化シリコン絶縁膜をＣＶＤ法またはＡＬＤ法で形成してもよい。
【００４２】
「半導体装置の製造方法の別の例」
次に、半導体装置の製造方法の別の例について説明する。
まず、先に説明した半導体装置の製造方法と同様にして、第３層間絶縁膜２１上に、第１の窒化シリコン層間膜３１、第１の酸化シリコン膜３２、ポリシリコン膜３３及び第２の酸化シリコン膜３４を積層する。
次に、図示しないハードマスク層及びレジスト層を第２の酸化シリコン膜３４に上に順次積層し、ハードマスク層及びレジスト層に開口部を形成することによって、貫通孔形成用のマスクを形成する。
そして、このマスクを用いて異方性エッチングを行い、窒化シリコン膜３１から第２の酸化シリコン膜３４までを貫通する貫通孔１３５ａを設ける。形成された貫通孔１３５ａの側壁面には、ポリシリコン膜３３の一部が露出された状態になっている。この状態で、ポリシリコンに対する熱酸化処理を行う。熱酸化処理によって、貫通孔１３５ａのポリシリコン膜３３が露出された部分に、酸化シリコン絶縁膜１２８が形成される。これにより、貫通孔１３５ａの内面の全面には、酸化シリコンが露出した状態になる。酸化シリコン絶縁膜１２８の膜厚は、熱酸化処理の条件によって調整可能だが、例えば４ｎｍ〜１０ｎｍの範囲が好ましい。
貫通孔１３５ａの形成後に、貫通孔１３５ａの底部に露出された容量コンタクトプラグ２５に対して、砒素、リン等のＮ型不純物をイオン注入してもよい。
【００４３】
その後、図１０に示すように、先に説明した半導体装置の製造方法と同様にして、下部電極膜２４ａ、誘電体膜２４ｂ及び上部電極膜２４ｃを順次形成することにより、蓄積容量部２４を形成する。更に、上部電極膜２４ｃの上にタングステン等からなる導電膜２６を積層し、更にその上に配線層２７を形成する。
このようにして、半導体装置が製造される。
【００４４】
上記の構成によれば、貫通孔１３５ａの内面に、熱酸化処理によって形成された酸化シリコン絶縁膜１２８が備えられているので、蓄積容量部２４の絶縁性を高めることができ、静電容量のロスを防止できる。更に、酸化シリコン絶縁膜１２８によって、蓄積容量部２４の構成材料のポリシリコン膜３３への拡散を防止できる。また、酸化シリコン絶縁膜１２８を形成することで、下部電極膜２４ａの下地となる貫通孔１３５ａの内面が全て酸化シリコンで構成され、これにより下部電極膜２４ａに欠陥等が発生するおそれが少なくなり、蓄積容量部２４の品質改善が図られる。
【００４５】
「半導体装置の製造方法の更に別の例」
次に、半導体装置の製造方法の更に別の例について説明する。
まず、先に説明した半導体装置の製造方法と同様にして、図１１に示すように、第３層間絶縁膜２１上に、第１の窒化シリコン層間膜３１、第１の酸化シリコン膜３２、ポリシリコン膜３３及び第２の酸化シリコン膜３４を積層する。
次に、第２の酸化シリコン膜３４上に、別のポリシリコン膜１３３及び第３の酸化シリコン膜１３４を積層する。
ポリシリコン膜１３３の厚みは、０．５μｍ〜２μｍの範囲でポリシリコン膜３３の厚みと同じでも異なっていてもよい。また、第３の酸化シリコン膜１３４の厚みは、０．０５μｍ〜０．５μｍの範囲で第１、第２の酸化シリコン膜３２、３４の厚みと同じでも異なっていてもよい。
また、各ポリシリコン膜３３、１３３の形成後に、結晶性向上のためのアニール処理を行ってもよい。
【００４６】
次に、図示しないハードマスク層及びレジスト層を第３の酸化シリコン膜１３４に上に順次積層し、ハードマスク層及びレジスト層に開口部を形成することによって、貫通孔形成用のマスクを形成する。
そして、このマスクを用いて異方性エッチングを行い、第１の酸化シリコン膜３２から第３の酸化シリコン膜１３４までを貫通する貫通孔２３５ａを設ける。
【００４７】
次に、ＣＶＤ法またはＡＬＤ法によって、貫通孔２３５ａの内部及び第３の酸化シリコン膜１３４の上に、窒化シリコン絶縁膜２２８を形成する。ステップカバレッジ性に優れたＣＶＤ法またはＡＬＤ法を用いることによって、貫通孔２３５ａの内部にも膜厚が均一な窒化シリコン絶縁膜２２８が形成される。
次に、異方性エッチングによって、貫通孔２３５ｂの底部に積層された窒化シリコン絶縁膜１２８と、その下の第１の酸化シリコン膜３２及び第１の窒化シリコン層間膜３１とを除去する。これにより、容量コンタクトプラグ２５の上面が露出される。なお、貫通孔２３５ｂの側壁面に形成された窒化シリコン絶縁膜２２８はエッチングされずに残存する。このようにして、貫通孔２３５ａが形成される。
貫通孔２３５ａの形成後に、貫通孔２３５ａの底部に露出された容量コンタクトプラグ２５に対して、砒素、リン等のＮ型不純物をイオン注入してもよい。
【００４８】
その後、図１２に示すように、先に説明した半導体装置の製造方法と同様にして、下部電極膜２２４ａ、誘電体膜２２４ｂ及び上部電極膜２２４ｃを順次形成することにより、蓄積容量部２２４を形成する。更に、上部電極膜２２４ｃの上にタングステン等からなる導電膜２６を積層し、更にその上に配線層２７を形成する。
このようにして、半導体装置が製造される。
【００４９】
上記の半導体装置及びその製造方法によれば、先に説明した半導体装置及びその製造方法の場合と同様な効果が得られる他に、以下の効果も得られる。
すなわち、上記の半導体装置によれば、第１の酸化シリコン膜３２から第３の酸化シリコン膜１３４までの多層膜に貫通孔２３５ａが形成され、この貫通孔２３５ａに蓄積容量部２２４が形成されており、例えば図１に示した半導体装置の場合に比べて貫通孔２３５ａの内面の表面積を更に拡大させることができる。これにより蓄積容量部２２４の電極面積が更に拡大されて、静電容量部２２４の静電容量を更に向上させることができる。
【図面の簡単な説明】
【００５０】
【図１】図１は本発明の実施形態である半導体装置を示す図であって、（ａ）はメモリセル部の要部を示す断面模式図であり、（ｂ）は周辺回路部の要部を示す断面模式図である。
【図２】図２は本発明の実施形態である半導体装置の製造方法における積層膜の形成工程を説明する工程図であって、（ａ）はメモリセル部の要部を示す断面模式図であり、（ｂ）は周辺回路部の要部を示す断面模式図である。
【図３】図３は本発明の実施形態である半導体装置の製造方法における積層膜の形成工程を説明する工程図であって、（ａ）はメモリセル部の要部を示す断面模式図であり、（ｂ）は周辺回路部の要部を示す断面模式図である。
【図４】図４は本発明の実施形態である半導体装置の製造方法における積層膜の形成工程を説明する工程図であって、（ａ）はメモリセル部の要部を示す断面模式図であり、（ｂ）は周辺回路部の要部を示す断面模式図である。
【図５】図５は本発明の実施形態である半導体装置の製造方法における貫通孔の形成工程を説明する工程図であって、（ａ）はメモリセル部の要部を示す断面模式図であり、（ｂ）は周辺回路部の要部を示す断面模式図である。
【図６】図６は本発明の実施形態である半導体装置の製造方法における貫通孔の形成工程を説明する工程図であって、（ａ）はメモリセル部の要部を示す断面模式図であり、（ｂ）は周辺回路部の要部を示す断面模式図である。
【図７】図７は本発明の実施形態である半導体装置の製造方法における絶縁膜の形成工程を説明する工程図であって、（ａ）はメモリセル部の要部を示す断面模式図であり、（ｂ）は周辺回路部の要部を示す断面模式図である。
【図８】図８は本発明の実施形態である半導体装置の製造方法における蓄積容量部の形成工程を説明する工程図であって、（ａ）はメモリセル部の要部を示す断面模式図であり、（ｂ）は周辺回路部の要部を示す断面模式図である。
【図９】図９は本発明の実施形態である半導体装置の製造方法における絶縁膜の形成工程の別の例を説明する工程図であって、（ａ）はメモリセル部の要部を示す断面模式図であり、（ｂ）は周辺回路部の要部を示す断面模式図である。
【図１０】図１０は本発明の実施形態である半導体装置の製造方法における蓄積容量部の形成工程の別の例を説明する工程図であって、（ａ）はメモリセル部の要部を示す断面模式図であり、（ｂ）は周辺回路部の要部を示す断面模式図である。
【図１１】図１１は本発明の実施形態である半導体装置の製造方法における絶縁膜の形成工程の更に別の例を説明する工程図であって、（ａ）はメモリセル部の要部を示す断面模式図であり、（ｂ）は周辺回路部の要部を示す断面模式図である。
【図１２】図１２は本発明の実施形態である半導体装置の製造方法における蓄積容量部の形成工程の更に別の例を説明する工程図であって、（ａ）はメモリセル部の要部を示す断面模式図であり、（ｂ）は周辺回路部の要部を示す断面模式図である。
【符号の説明】
【００５１】
１…半導体基板、８Ａ…ソース、８Ｂ…ドレイン、２４、２２４…蓄積容量部、２５…容量コンタクトプラグ（コンタクトプラグ）、２８、２２８…窒化シリコン絶縁膜、３２…第１の酸化シリコン膜、３３…ポリシリコン膜、３４…第２の酸化シリコン膜、３５…積層膜、３５ａ、１３５ａ、２３５ａ…貫通孔、１２８…酸化シリコン絶縁膜、Ｔｒ１…ＭＯＳトランジスタ（メモリセル選択用トランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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