(57)【要約】【課題】  本発明の目的は良好なｄＶ／ｄｔ−ＶＣＬ特性を得る。【解決手段】  第1導電型のエミッタ層２と、前記第1導電型と反対の第２導電型のベース層３と、前記第1導電型のバルク層５と、前記第２導電型の対面ベース層６とが順に平行的に配置され、前記ベース層および前記バルク層間に、該バルク層より高濃度の第1導電型の埋め込み層４が配置されたサイリスタ１において、前記埋め込み層は、前記ベース層と接する面を第1接合面および前記バルク層と接する面を第２接合面とするとき、該第２接合面の端が前記第1接合面に向かって傾斜を有して接し、かつ前記第1接合面の端が前記第２接合面の端に向かって所定の傾斜を有することを特徴とする。【選択図】      図１
2008124051.tif 000002
【特許請求の範囲】
【請求項１】
第1導電型のエミッタ層と、前記第1導電型と反対の第２導電型のベース層と、前記第1導電型のバルク層と、前記第２導電型の対面ベース層とが順に平行的に配置され、前記ベース層および前記バルク層間に、該バルク層より高濃度の第1導電型の埋め込み層が配置されたサイリスタにおいて、
前記埋め込み層は、前記ベース層と接する面を第1接合面および前記バルク層と接する面を第２接合面とするとき、該第２接合面の端が前記第1接合面に向かって傾斜を有して接し、かつ前記第1接合面の端が前記第２接合面の端に向かって所定の傾斜を有することを特徴とするサイリスタ。
【請求項２】
第1導電型のエミッタ層と、前記第1導電型と反対の第２導電型のベース層と、前記第1導電型のバルク層と、前記第２導電型の対面ベース層とが順に平行的に配置され、前記ベース層および前記バルク層間に、該バルク層より高濃度の第1導電型の埋め込み層が配置されたサイリスタにおいて、
前記埋め込み層は、前記ベース層と接する面を第1接合面および前記バルク層と接する面を第２接合面とするとき、該第２接合面の端が前記第1接合面に向かって傾斜を有して接し、かつ前記第1接合面および前記第２接合面が接して成る端部の濃度は当該埋め込み層における内部側の濃度より低いことを特徴とするサイリスタ。
【請求項３】
第1導電型のエミッタ層と、前記第1導電型と反対の第２導電型のベース層と、前記第1導電型のバルク層と、前記第２導電型の対面ベース層とが順に平行的に配置され、前記ベース層および前記バルク層間に、該バルク層より高濃度の第1導電型の埋め込み層が配置されたサイリスタにおいて、
前記埋め込み層は、前記ベース層と接する面を第1接合面および前記バルク層と接する面を第２接合面とするとき、該第２接合面の端が前記第1接合面に向かって傾斜を有して接し、かつ前記第1接合面の端が前記第２接合面の端に向かって所定の傾斜を有すると共に前記第1接合面および前記第２接合面が接して成る端部の濃度は当該埋め込み層における内部側の濃度より低いことを特徴とするサイリスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サイリスタに関するものである。
【背景技術】
【０００２】
従来のサイリスタは、特許文献１に開示されているように、順にエミッタ層としてのｎ＋＋層３（以降、エミッタ層と称する）、ベース層としてのｐ＋層２（以降、ベース層と称する）、バルク層としてのｎ−層１（以降、バルク層と称する）および対面ベース層としてのｐ＋＋層５（以降、対面ベース層と称する）が配置されており、更に埋め込み層としてのｎ層６（以降、埋め込み層と称する）を備えている。
【０００３】
埋め込み層はベース層およびバルク層間に配置されており、ベース層との接合面を第１接合面（ｐｎ接合面）およびバルク層との接合面を第２接合面として有している。すなわち埋め込み層は、第２接合面の端が第１接合面の端に向かって所定の傾斜を有するように、バルク層に埋め込まれており、第１接合面と第２接合面との成す角θにおいて、擬似的な鋭角のベベル角（θ＜９０度  但しθはベベル角）を有している。
【０００４】
ところで一般的なベベル角は、形成した溝の壁面と当該溝に接するｐｎ接合面とによって成す角を示すが、埋め込み層とバルク層とに濃度差がある場合、すなわち埋め込み層が高濃度でありバルク層が低濃度である場合、低濃度のバルク層を擬似的に溝とみなすことができる。これにより、埋め込み層におけける第１接合面および第２接合面の成す角θは、バルク層を擬似的に溝とみなすことにより、９０度より小さい鋭角のベベル角を有していると考えることができる。
【０００５】
ここで、ベベル角について、特にベベル角と空乏層の拡がりによる電流経路との関係について説明する。
図４に示すように、溝が形成されて、当該溝にｐｎ接合面が接するとき、溝の壁面とｐｎ接合面との成すベベル角θは、θ＞９０度の関係で示される鈍角のベベル角となる。このような場合、図４に示すように、溝の壁面で伸長する空乏層Ｗｓと、ｐｎ接合面を有する埋め込み層の内部で伸長する空乏層Ｗｃとの関係は、Ｗｓ＜Ｗｃで示される関係となり、埋め込み層の内部で空乏層が拡がりきるより先に、溝部側において電界集中を招き降伏する。これにより、電流は溝部側を迂回する経路を辿ることとなる。また、耐圧は主にｐｎ接合（ベース層３／埋め込み層４）によって決定されることが望ましいが、溝部での電界集中によって耐圧は大幅に低下する。鈍角のベベル角においては、半導体接合のみならず溝の形状によっても耐圧が左右される。
【０００６】
一方、図５に示すように、溝とｐｎ接合面が乖離するように埋め込み層が形成されているとき、前記したように埋め込み層における第１接合面および第２接合面の成すベベル角θは、θ＜９０度の関係で示される鋭角のベベル角となる。このような場合、図５に示すように、第２接合面で伸長する空乏層Ｗｓと、埋め込み層の内部で伸長する空乏層Ｗｃとの関係は、Ｗｓ＞Ｗｃで示される関係となり、第２接合面から拡がる空乏層が拡がりきるより先に、内部側において電界集中を招き、内部側の方が先に降伏する。これにより、電流は、埋め込み層の端部を迂回することなく、内部側の経路を辿ることとなる。つまり、鋭角のベベル角においては、溝の形状によらずｐｎ接合によって所望の高い耐圧を得ることができる。
【０００７】
前記したように、溝とｐｎ接合面が乖離するように埋め込み層が形成されて鋭角のベベル角を有するとき、電流経路は迂回することがなく、図６に示すｄＶ／ｄｔ−ＶＣＬ特性を得ることができる。
【特許文献１】米国特許４９６７２５６
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、最近では更なるｄＶ／ｄｔ−ＶＣＬ特性の改善が望まれており、そのための発明が望まれていた。
【０００９】
従って、本発明は上記した事情に鑑みてなされたものであり、本発明の目的は、良好なｄＶ／ｄｔ−ＶＣＬ特性を得ることができるサイリスタを提供することにある。
【課題を解決するための手段】
【００１０】
本発明は、前記目的を達成するために創案されたものであり、第1導電型のエミッタ層と、前記第1導電型と反対の第２導電型のベース層と、前記第1導電型のバルク層と、前記第２導電型の対面ベース層とが順に平行的に配置され、前記ベース層および前記バルク層間に、該バルク層より高濃度の第1導電型の埋め込み層が配置されたサイリスタにおいて、前記埋め込み層は、前記ベース層と接する面を第1接合面および前記バルク層と接する面を第２接合面とするとき、該第２接合面の端が前記第1接合面に向かって傾斜を有して接し、かつ前記第1接合面の端が前記第２接合面の端に向かって所定の傾斜を有することを特徴とする。
【００１１】
第1導電型のエミッタ層と、前記第1導電型と反対の第２導電型のベース層と、前記第1導電型のバルク層と、前記第２導電型の対面ベース層とが順に平行的に配置され、前記ベース層および前記バルク層間に、該バルク層より高濃度の第1導電型の埋め込み層が配置されたサイリスタにおいて、前記埋め込み層は、前記ベース層と接する面を第1接合面および前記バルク層と接する面を第２接合面とするとき、該第２接合面の端が前記第1接合面に向かって傾斜を有して接し、かつ前記第1接合面および前記第２接合面が接して成る端部の濃度は当該埋め込み層における内部側の濃度より低いことを特徴とする。
【００１２】
第1導電型のエミッタ層と、前記第1導電型と反対の第２導電型のベース層と、前記第1導電型のバルク層と、前記第２導電型の対面ベース層とが順に平行的に配置され、前記ベース層および前記バルク層間に、該バルク層より高濃度の第1導電型の埋め込み層が配置されたサイリスタにおいて、前記埋め込み層は、前記ベース層と接する面を第1接合面および前記バルク層と接する面を第２接合面とするとき、該第２接合面の端が前記第1接合面に向かって傾斜を有して接し、かつ前記第1接合面の端が前記第２接合面の端に向かって所定の傾斜を有すると共に前記第1接合面および前記第２接合面が接して成る端部の濃度は当該埋め込み層における内部側の濃度より低いことを特徴とする。
【発明の効果】
【００１３】
本発明のサイリスタは、埋め込み層の第１接合面の端が第２接合面の端に向かって所定の傾斜を有することにより、埋め込み層の内部に向かって電流経路が遷移することにより、
電流経路が埋め込み層の更に内部側を辿ることになり、電流経路をより短縮することができ、従来のサイリスタよりも良好なｄＶ／ｄｔ−ＶＣＬ特性を得ることができる。
【００１４】
更に、本発明の他のサイリスタは、埋め込み層の第１接合面および第２接合面の接する端部において、該端部の濃度が、当該埋め込み層の内部の濃度より低いことにより、ドナー（又はアクセプター）量が端部側より内部側で多くなる。空乏層の伸びはキャリア量に反比例するため、内部側よりも端部側が伸長する。これにより、端部側から内部側に向かって電流経路が遷移することにより、電流経路が埋め込み層の更に内部側を辿ることになり、電流経路をより短縮することができ、従来のサイリスタよりも良好なｄＶ／ｄｔ−ＶＣＬ特性を得ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を用いて、本発明のサイリスタの実施の形態を詳細に説明するが、以下の説明では、各実施の形態に用いる図面について同一の構成要素は同一の符号を付し、かつ重複する説明は可能な限り省略する。尚、実施例ではサージ防護サイリスタとして２方向性２端子のサイリスタを例に説明を行なう。
また、本実施例では第1導電型をｎ型および第２導電型をｐ型として説明を行なう。
【実施例１】
【００１６】
本発明のサイリスタ１は、図１に示すように表面から裏面に向かって順に、ｎ＋＋層として示されたエミッタ層２と、ｐ＋層として示されたベース層３と、ｎ＋層として示された埋め込み層４と、ｎ−層として示されたバルク層５と、ｐ＋層およびｐ＋＋層として示された対面ベース層６を備えている。
【００１７】
ところで、本発明のサイリスタ１は表面側および裏面側にそれぞれ電極を有しており、これらの電極間において相対する方向性で電気的な特性を得るべく、前記したエミッタ層２、ベース層３、埋め込み層４、バルク層５および対面ベース層６から成る構成を裏面側からも備えており、これらの各構成が隣接するように配置されている。更に本発明のサイリスタ１は、一方の構成のエミッタ層の電極および他方の構成の対面ベース層の電極が共通化されており、更に一方の構成の対面ベース層の電極および他方の構成のエミッタ層の電極も共通化されている。これにより、本発明のサイリスタ１は、いわゆる２方向性２端子構造のサイダック（商標登録）と称される種類のサイリスタ構造である。
【００１８】
ところで、２方向性２端子構造のサイリスタ１は、前記したようにエミッタ層、ベース層、埋め込み層、バルク層および対面ベース層から成る構成を２組備えているが、説明を簡便に行なうべく一方の構成を代表例に説明を行なう。尚、以降の説明では、図１における左側の構成、すなわち表面側から順にエミッタ層２、ベース層３、埋め込み層４、バルク層５および対面ベース層６を順に備えた構成を代表例に説明を行なう。
【００１９】
サイリスタ１は、図１に示すように表面の両端にｎ＋＋層として示されたチャネルストッパ７を備えており、該チャネルストッパによって、バルク層５のｐｎ反転を防ぎ、サイリスタの機能として望ましくない漏れ電流（チャネル電流）を抑制することができる。
【００２０】
各チャネルストッパが対向する表面の内側には溝が形成されており、該溝内に漏れ電流抑制と所望の耐圧確保のためのシリコンを主成分とするガラス８が埋設されており、この埋設された各ガラス８が対向する表面から順にエミッタ層２、ベース層３、埋め込み層４、バルク層５および対面ベース層６から成る構成が形成されており、当該構成が裏面側からも形成されている。
【００２１】
ところで、ｎ−層として示されるバルク層５は、ｎ型の不純物として例えばリン（P）を１４乗台（例、１Ｅ１４ｃｍ＾−３）の濃度で含む、いわゆる半導体ウェハであり、該半導体ウェハの裏面近傍には対面ベース層６が形成されている。
【００２２】
該対面ベース層６は、先ずバルク層５（半導体ウェハ）の裏面にＰ型の不純物として例えばホウ素（Ｂ）をドーピングして、濃度が１８乗台のｐ＋として示される領域を設け、更に当該領域に対しＰ型の不純物をドーピングして、濃度が２０乗台のｐ＋＋として示される領域（オーミック層）を設けることにより形成される。
【００２３】
一方、バルク層５の表面近傍にはベース層３が形成されている。
具体的にはバルク層５の表面にｐ型の不純物として例えばホウ素（Ｂ）をドーピングし、濃度が１８乗台のｐ＋として示される領域がベース層３として形成される。ベース層３は対面ベース層６と同時に形成することができる。尚、当該ベース層３の表面近傍にはエミッタ層２が形成される。
【００２４】
具体的には形成したベース層３の表面にｎ型の不純物として例えばリン（Ｐ）又は砒素（Ａｓ）などをドーピングして、濃度が２０乗台のｎ＋＋として示される領域がエミッタ層２として形成される。
【００２５】
エミッタ層２上には、メッキによってニッケル層９が施された後、該ニッケル層上に半田層１０が形成され、これらによってエミッタ層２のための電極が形成される。尚、前記したようにして形成される電極は、対面ベース層６上にも形成されている。
【００２６】
ところで、ベース層３の形成に先立ち、バルク層５に埋め込み層４が埋め込み形成されている。
具体的にはバルク層５に、例えばリン（Ｐ）又は砒素（Ａｓ）などをドーピングして、濃度が１５〜１６乗台のｎ＋として示される領域が埋め込み層４として形成される。このようにして埋め込み層４が形成された後、ベース層５、そしてエミッタ層のためのドーピングが順に行なわれ、ガラス８を埋め込むための溝が形成される。
【００２７】
形成される埋め込み層４において、その上面側でベース層に接する面を第1接合面とし、下面側でバルク層に接する面を第２接合面とするとき、第1接合面の端および第２接合面の端が互いにそれぞれ所定の傾斜角度を有して接している。尚、以降の説明では、埋め込み層４において、第1接合面の端および第２接合面の端が互いに接して成す部位を端部と称する。
【００２８】
ところで埋め込み層４は、図１に示すように、第１接合面と第２接合面との成す角θにおいて、擬似的な鋭角のベベル角を有している。
【００２９】
一般的なベベル角は、溝の壁面と当該溝に接するｐｎ接合面とによって成す角を示すが、本実施例において埋め込み層４はバルク層５より高濃度であることから、この濃度差により低濃度のバルク層５を擬似的に溝とみなすことができる。これによりバルク層５を擬似的に溝とみなすと、埋め込み層４における第１接合面の端および第２接合面の端が成す角θは、鋭角のベベル角を有していると考えることができる。
【００３０】
ところで、本発明の埋め込み層４における第２接合面は、従来と異なり第1接合面に向かって所定の傾斜を有している。これにより、エミッタ層２の電極および対面ベース層６の電極に電圧差が与えられて生じる空乏層は、図２に示すように広がる。
【００３１】
従って、第２接合面で伸長する空乏層Ｗｓと、埋め込み層の内部側で伸長する空乏層Ｗｃとの関係は、Ｗｓ＞Ｗｃ´＞Ｗｃとなり、第２接合面から広がる空乏層が広がりきるより先に、内部側において電界集中を招き、内部側が端部側より先に降伏する。つまり、溝の影響を受けずに所望の耐圧が得られる。これにより、従来のサイリスタでは電流経路が埋め込み層の端部を迂回していたが、本発明のサイリスタでは電流経路が端部を迂回することなく、端部より内側の内部側を電流が流れる。従って、電流経路が短縮されたことにより、本発明のサイリスタ１は、図３（ａ）に示すように従来と比較して良好なｄＶ／ｄｔ−ＶＣＬ特性を得ることができる。
【００３２】
また、図４および図５に示す従来のサイリスタでは、電流が埋め込み層の端を迂回するように流れていたことから埋め込み層の端に電界集中を招いていたが、本発明のサイリスタ１は埋め込み層４の端を迂回しないことから、電流経路の経路幅を一様な幅寸法にすることができ、電界集中を防止することができる。
【００３３】
更に、本発明のサイリスタの埋め込み層４は、図７に示すように内部側から端部に向かって次第に不純物濃度が低減するように設定されており、例えば内部側の濃度は１Ｅ１５ｃｍ＾−３に設定され、当該濃度が端部に向かって次第に低減し端部における濃度は１４乗台となるように設定されている。
【００３４】
従って、エミッタ層の電極および対面ベース層の電極に電圧差が与えられて生じる空乏層は、濃度分布に応じて内部側に拡がる。これにより、拡がる空乏層によって対面ベース側からエミッタ側に流れる電流経路が第1接合面および第２接合面が接する埋め込み層の端を迂回することない。これにより、本発明のサイリスタ１は、図３（ａ）に示すように従来のサイリスタと比較して良好なｄＶ／ｄｔ−ＶＣＬ特性を得ることができる。
【００３５】
以上説明したように本発明のサイリスタ１によれば、埋め込み層４の第１接合面の端が第２接合面の端に向かって所定の傾斜を有し、更に埋め込み層４の端部において該端部の濃度が当該埋め込み層の内部側の濃度より低いことにより、埋め込み層の内部に向かって電流経路が遷移することから、電流経路が埋め込み層の更に内部側を辿ることになり、電流経路をより短縮することができ、従来のサイリスタよりも良好なｄＶ／ｄｔ−ＶＣＬ特性を得ることができる。
【００３６】
実施例では第1導電型をｎ型および第２導電型をｐ型として説明を行なったが、これに限る必要はなく、第1導電型をｐ型および第２導電型をｎ型とするサイリスタに本発明を適用してもよい。
【００３７】
実施例では、埋め込み層４における不純物濃度の分布と、埋め込み層４における端部の形状とを組み合わせたサイリスタを例に説明を行なったが、良好なｄＶ／ｄｔ−ＶＣＬ特性を得るためには、少なくとも何れか一方の構成を満たしていればよい。
【００３８】
尚、埋め込み層４における不純物濃度の分布のみを変更したサイリスタのｄＶ／ｄｔ−ＶＣＬ特性を図３（ｂ）に示し、埋め込み層４における不純物濃度の分布のみを変更したサイリスタのｄＶ／ｄｔ−ＶＣＬ特性を図３（ｃ）に示す。
【００３９】
実施例では、ガラスを埋め込む溝が、ベース層３および埋め込み層４との接合面（主接合）より、浅く形成される例で説明を行なったが、これに限る必要はなく、図８に示すように、主接合の位置よりも深い溝を有するサイリスタにも本発明を適用することができる。また、溝は省略することもできる。
【００４０】
尚、この場合、主接合が溝に接すると図４に示す鈍角のベベル角になることから、これを避けるべく溝と主接合とが乖離する構造にすることが好ましい。
【００４１】
実施例では、２方向性２端子構造のサイリスタを例に説明を行なったが、これに限る必要は無く、単方向性２端子構造のサイリスタに本発明を適用してもよい。
【００４２】
実施例において開示した具体的な数値は、本発明の一形態を開示したに過ぎない。従って、本発明と同様な効果を奏功し得るならば、その値を適宜変更してもよい。
【図面の簡単な説明】
【００４３】
【図１】本発明のサイリスタを示す図である。
【図２】本発明のサイリスタにおける空乏層の広がりと、電流経路を示す図である。
【図３】本発明のサイリスタの特性を示すグラフである。
【図４】従来のサイリスタにおける空乏層の広がりと、電流経路を示す図である（溝あり）。
【図５】従来のサイリスタにおける空乏層の広がりと、電流経路を示す図である（溝無し）。
【図６】従来のサイリスタの特性を示すグラフである。
【図７】本発明のサイリスタの埋め込み層における不純物濃度の分布を示す図である。
【図８】主接合より深く溝が形成されたサイリスタに本発明を適用した図である。
【符号の説明】
【００４４】
１  サイリスタ
２  エミッタ層
３  ベース層
４  埋め込み層
５  バルク層
６  対面ベース層
７  チャネルストッパ
８  ガラス
９  ニッケル層
１０  半田層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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