(57)【要約】【課題】基板表面に対して大きな高さを有するＰＩＮダイオードを歩留りよく製造する。【解決手段】半導体基板１１０上に順次積層された、下部半導体層１１２、真性半導体層１２２および上部半導体層１２４を含むＰＩＮ構造体１２０と、下部電極１４０および上部電極１６０とを有するＰＩＮダイオード１００を製造する製造方法であって、半導体基板１１０の表面にＰＩＮ構造体１２０を形成する工程と、半導体基板１１０の表面にレジスト材料を塗布して、半導体基板１１０の表面に対してその表面がＰＩＮ構造体１２０より高くなる厚さを有するレジスト層１５０を形成する工程と、レジスト層１５０の一部を除去する工程と、レジスト層１５０から露出した領域に導体材料を堆積させる工程とを備える。【選択図】図９
2008124226.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面上に順次積層された、不純物を注入されてひとつの導電型を有する下部半導体層、不純物濃度が低い真性半導体層、および、不純物が注入されて他の導電型を有する上部半導体層を含むＰＩＮ構造体と、
前記下部半導体層に隣接する下部電極、および、前記上部半導体層に隣接する上部電極の一対の電極と
を有するＰＩＮダイオードを製造する製造方法であって、
前記半導体基板の表面に前記ＰＩＮ構造体を形成する工程と、
前記半導体基板の表面にレジスト材料を塗布して、前記基板の表面に対してその表面が前記ＰＩＮ構造体より高くなる厚さを有するレジスト層を形成する工程と、
前記レジスト層の一部を除去する工程と、
前記レジスト層から露出した領域に導体材料を堆積させる工程と
を備える製造方法。
【請求項２】
前記導体材料を堆積させる工程により、前記下部電極が形成される請求項１に記載の製造方法。
【請求項３】
前記導体材料を堆積させる工程により、前記上部電極が形成される請求項１に記載の製造方法。
【請求項４】
前記導体材料を堆積させる工程により、前記上部電極を介して前記ＰＩＮ構造体を他の素子または回路に接続するエアブリッジが形成される請求項１に記載の製造方法。
【請求項５】
前記レジスト層を形成する工程は、スピンコート法により前記レジスト材料を塗布する工程を含む請求項１に記載の製造方法。
【請求項６】
基板表面に対して起立する起立面を有する段差を含む半導体基板の表面に、レジスト層を形成するレジスト材料を塗布する塗布方法であって、
前記段差を含む前記半導体基板の表面に向かってレジスト材料を噴霧して前記起立面にレジスト材料を付着させる手順と、
前記段差を含む前記半導体基板に付着させたレジスト材料の表面に対して赤外線を照射して、前記レジスト材料を加熱する手順と
を含む塗布方法。
【請求項７】
前記レジスト材料を付着させる手順、および、前記レジスト材料を加熱する手順を同時に実施する請求項６に記載の塗布方法。
【請求項８】
前記レジスト材料を付着させる手順、および、前記レジスト材料を加熱する手順を交互に繰り返して、加熱した後のレジスト材料に重ねて、再びレジスト材料を前記半導体基板に向かって噴霧する手順を含む請求項６に記載の塗布方法。
【請求項９】
前記レジスト材料を付着させる手順、および、前記レジスト材料を加熱する手順を含む一連の手順を、前記起立面を含む前記半導体基板の表面が連続した前記レジスト層により被覆されるまで繰り返す請求項８に記載の塗布方法。
【請求項１０】
前記レジスト材料を加熱する手順は、前記半導体基板を裏面からも加熱する操作を含む請求項６に記載の塗布方法。
【請求項１１】
前記半導体基板を裏面から加熱する操作は、前記レジスト材料を付着させる手順に先立って開始される請求項１０に記載の塗布方法。
【請求項１２】
請求項１から請求項１１までのいずれか１項に記載の方法により製造され、前記半導体基板上に順次積層された、不純物が注入されてひとつの導電型を有する上部半導体層、真性半導体層、および、不純物が注入されて他の導電型を有する下部半導体層を有するＰＩＮ構造体と、前記下部半導体層に隣接する下部電極、および、前記上部半導体層に対して隣接する上部電極の一対の電極とを有するＰＩＮダイオード。
【請求項１３】
請求項１２に記載のＰＩＮダイオードを含む回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＩＮダイオード、ＰＩＮダイオードの製造方法、ＰＩＮダイオードを含む回路およびレジスト材料の塗布方法に関する。より詳細には、化合物半導体等の半導体基板上にさまざまな材料を順次積層させて製造されるＰＩＮダイオードの製造方法、それに用いるレジスト材料の塗布方法、および、これらの方法により製造されたＰＩＮダイオード、および、当該ＰＩＮダイオードを含む回路に関する。
【背景技術】
【０００２】
モノリシックマイクロ波集積回路（ＭＭＩＣ）は、マイクロ波回路技術と半導体集積回路製造技術とを融合して製造され、既に１００ＧＨｚ程度までの帯域に対応したＭＭＩＣが発表されてはいる。しかしながら、すでに高度に普及したディジタル集積回路、Ｓｉ集積回路等に比べると現在の集積規模はまだ小さく、より高密度な実装が試みられている。
【０００３】
ＭＭＩＣを形成する素子のひとつにＰＩＮダイオードがある。ＰＩＮダイオードは、不純物濃度が高いｐ型半導体により形成されたＰ層、不純物が添加されない真性半導体により形成されたＩ層、および、不純物濃度が高いｎ型半導体により形成されたＮ層を順次接合して形成されるＰＩＮ構造を含む。また、ＭＭＩＣにＰＩＮダイオードを集積回路に実装する場合は、Ｐ層、Ｉ層およびＮ層を基板表面から順次積層した縦型構造が好ましい。なお、積層の順序は、基板側からＰ−Ｉ−ＮであってもＮ−Ｉ−Ｐであってもよい。また、ＰＩＮダイオードを周辺の回路に接続する電極は、ＰＩＮ構造体の近傍において基板表面に形成されることが配線技術上好ましい。ただし、ＰＩＮ構造体の上部側電極は、エアブリッジ等の立体的な導体構造物により基板上の回路に接続される。
【０００４】
下記特許文献１には、半導体基板の表面にＰ型層を、裏面にＮ型層をそれぞれ形成して、基板自体をＩ型層とすることにより、縦型ＰＩＮ構造を形成することが記載される。また、下記特許文献２には、基板上に、ｐ型層、高抵抗層およびｎ型層が順次積層された構造が記載される。
【０００５】
ＰＩＮダイオードにおいては、電流の流れる方向に一致するＩ層の厚さＴを十分に厚くすることにより、少数キャリアのライフタイムτを長くすることができる。これにより、マイクロ波帯およびミリ波帯の回路に用いられる場合に、再結合時間を長くして高周波信号歪みを低減できることが知られる。このような目的で、高周波回路で用いられるＰＩＮダイオードではＩ層の厚さが５μｍを越える場合がある。
【０００６】
また、ＰＩＮダイオードは、最下層を基板自体に不純物を注入して形成する場合がある。この場合、基板上の素子領域をメサ構造として、暗電流および接合容量を減少させると共に、接合面積を制限して接合端部の不均一による局所的降伏を防止できる。ただし、前記した厚いＩ層を有するＰＩＮダイオードでは、メサ構造により形成された基板表面の段差と、ＰＩＮ構造自体の高さとを合わせると、基板のエピタキシャル面からＰＩＮ構造の頂面までの高さの差が１０μｍ以上にも及ぶ。
【特許文献１】特開昭６３−２０２９５８号公報
【特許文献２】特開平０９−２３２２３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
半導体集積回路の製造において、ＰＩＮ構造体およびメサ構造の形成は、製造工程の最終段階であるとは限らない。即ち、ＰＩＮ構造体が形成され、メサ構造が形成された後にも、電極、配線、エアブリッジ等を形成する工程が実施される。また、この種の工程では、レジスト膜を用いたフォトリソグラフィ技術が頻繁に利用される。
【０００８】
しかしながら、厚いＩ層を有するＰＩＮ構造体、段差を有するメサ構造上に形成されたＰＩＮ構造体に対して更に電極を形成する場合、素子の周囲には大きな段差が形成される。このため、フォトリソグラィ工程においてレジストを塗布した場合、段差部においてレジスト層が連続しない箇所が発生して、感光後に所望のパターンを有するレジストマスクが形成されない場合がある。これは、Ｉ層が厚く広帯域で動作するＰＩＮダイオードまたはそれを備えた半導体集積回路の工業的な生産において、製品の歩留りを低下させる原因のひとつとなっている。
【課題を解決するための手段】
【０００９】
そこで、上記課題の解決すことを目的として、半導体基板と、半導体基板上に順次積層された、不純物が注入されてひとつの導電型を有する下部半導体層、真性半導体層、および、不純物が注入されて他の導電型を有する上部半導体層を含むＰＩＮ構造体と、下部半導体層に隣接する下部電極、および、上部半導体層に隣接する上部電極の一対の電極とを有するＰＩＮダイオードを製造する製造方法であって、半導体基板の表面にＰＩＮ構造体を形成する工程と、半導体基板の表面にレジスト材料を塗布して、基板の表面に対してその表面がＰＩＮ構造体より高くなる厚さを有するレジスト層を形成する工程と、レジスト層の一部を除去する工程と、レジスト層から露出した領域に導体材料を堆積させる工程とを備える製造方法が提供される。
【００１０】
また、本発明の第２の形態として、基板表面に対して起立する起立面を有する段差を含む半導体基板の表面に、レジスト層を形成するレジスト材料を塗布する塗布方法であって、段差を含む半導体基板の表面に向かってレジスト材料を噴霧して起立面にレジスト材料を付着させる手順と、段差を含む半導体基板に付着させたレジスト材料の表面に対して赤外線を照射して、レジスト材料を加熱する手順とを含む塗布方法が提供される。
【００１１】
更に、本発明の第３の形態として、上記製造方法または上記塗布方法を含んで製造され、半導体基板上に順次積層された、不純物が注入されてひとつの導電型を有する上部半導体層、真性半導体層、および、不純物が注入されて他の導電型を有する下部半導体層を有するＰＩＮ構造体と、下部半導体層に隣接する下部電極、および、上部半導体層に対して隣接する上部電極の一対の電極とを有するＰＩＮダイオードが提供される。また更に、本発明の第４の形態として、上記のＰＩＮダイオードを含む回路が提供される。
【００１２】
上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。従って、これらの特徴群のサブコンビネーションもまた発明となり得る。
【発明を実施するための最良の形態】
【００１３】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１４】
図１は、縦型のＰＩＮ構造体１２０を含むＰＩＮダイオード１００を製造する過程のひとつの段階を示す断面図である。同図に示すように、この段階では、Ｓ、Ｓｅ、Ｓｉ、Ｓｎ等のｎ型不純物を注入して表面近傍をＮ型の導電型を有する下部半導体層１１２とされたＧａＡｓ等の化合物半導体による化合物半導体基板１１０と、上面にＺｎ等のｐ型不純物を注入して上端近傍にＰ型の導電型を有する上部半導体層１２４を形成された真性半導体層１２２とが積層されている。
【００１５】
なお、真性半導体層１２２は、例えば。ＭＯＣＶＤ法により半導体基板１１０上に半導体材料を堆積させることにより形成される。また、ＩＣＰ型反応性イオンエッチング（ＲＩＥ）によるドライエッチングでパターニングされ、最終的に素子となる領域が残されている。従って、下部半導体層１１２、真性半導体層１２２および上部半導体層１２４により、ＰＩＮ構造体１２０が既に形成されている。なお、この実施形態では、最終的に得られる素子の１００ＭＨｚ以上の信号帯域における動作特性を改善する目的で、真性半導体層１２２の厚さを５μｍとしている。従って、半導体基板１１０上に起立する真性半導体層１２２により形成される段差は、５μｍを越える高さを有する。
【００１６】
以下、図２および図５から図１２までを参照して、ＰＩＮ構造体１２０の下部半導体層１１２および上部半導体層１２４に対して、それぞれ下部電極１４０および上部電極１６０を形成する過程を説明する。なお、図２および図５から図８までは下部電極１４０を形成する過程を、図９から図１２までは上部電極１６０を形成する過程をそれぞれ示す。
【００１７】
図２は、ＰＩＮダイオード１００の製造における下部電極１４０を形成する過程のひとつの段階を示す図である。同図に示すように、この段階では、ＰＩＮ構造体１２０を形成された半導体基板１１０の表面全体に、レジスト層１３２が形成される。このレジスト層１３２は、例えば、スピンコート法により塗布される。塗布されたレジスト層１３２は、更に、加熱処理により分散媒体を揮発され、半導体基板１１０の表面に固着される。
【００１８】
なお、レジスト層１３２の形成に先立って、半導体基板１１０を、２００℃、１分間程度のプリベーキング処理に付して水分を除去した後、ＨＭＤＳ（ヘキサメチルジシラザン）処理により表面を疎水化してから、更に２００℃、２分間程度のプリベーキング処理を施して、水分を完全に除去した。また、レジスト層１３２は、この半導体基板１１０を後述するコータ２００にセットして形成した。まず、回転数５００〜２０００ｒｐｍにて回転させながら粘度５０〜７０Ｃｐを有する市販のポジ型フォトレジスト材料を滴下して塗布した。次に、１２０℃、２分間程度のポストベーキング処理によりレジスト材料の分散媒体を飛散させて、レジスト層１３２とした。こうして形成されたレジスト層１３２は、半導体基板１１０およびＰＩＮ構造体１２０の段差にならってほぼコンフォーマルに形成された。
【００１９】
図３は、上記の段階を実施する場合に、レジスト層１３２の形成に使用するコータ２００の構造を模式的に示す図である。同図に示すように、コータ２００は、その筐体２１４内に、加工の対象となる半導体基板１１０を収容するチャンバ２１６を備える。
【００２０】
チャンバ２１６の内部には、半導体基板１１０を保持するターンテーブル２２２と、回転駆動力をターンテーブル２２２に回転を伝達する伝達機構２２４が収容される。伝達機構２２４は、チャンバ２１６の外側に配置された駆動モータ２２６に結合され、駆動モータ２２６から得られた回転駆動力により、ターンテーブル２２２を回転させる。
【００２１】
また、チャンバ２１６の上部には、ターンテーブル２２２上に保持された半導体基板１１０の表面に塗布するレジスト材料を吐出するスプレーノズル２４６と、やはりターンテーブル２２２上に保持された半導体基板１１０の表面に対面する赤外線ヒータ２６２とがそれぞれ設けられる。また、ターンテーブル２２２上に保持された半導体基板１１０を中心にして、スプレーノズル２４６と反対の側には、ダクトファン２５２の一端がチャンバ２１６内に開口する。ダクトファン２５２の他端は、排気ダクト２５４を介して、コータ２００外部の排気処理施設に接続される。
【００２２】
一方、スプレーノズル２４６は、レギュレータ２４２およびバルブ２４４を介して圧力源に接続される。スプレーノズル２４６はまた、レギュレータ２３２、バルブ２３４、シリンジ２３６およびマスフローコントローラ２３８を介しても、圧力源に接続される。シリンジ２３６にはレジスト材料が装填され、バルブ２３４を開くことにより後方から加圧される。これにより、レジスト材料は、マスフローコントローラ２３８を介して量を制御されつつ、スプレーノズル２４６に供給される。
【００２３】
上記のような構造を有するコータ２００において、シリンジ２３６を含む系統に装着されたバルブ２３４を開くと、その開度に応じてシリンジ２３６から押し出されたレジスト材料が、スプレーノズル２４６から吐出される。更に、スプレーノズル２４６に直接に接続されたバルブ２４４を開くと、その開度に応じた流速で空気も吐出される。従って、バルブ２４４を開いた場合は、レジスト材料の吐出速度が高くなり、レジスト材料は微粒子状態で空気に搬送され、ターンテーブル２２２上に載置された半導体基板１１０に向かって吹きつけられる。換言すれば、バルブ２４４が閉じている場合は、レジスト材料は、液状のままスプレーノズル２４６から滴下される。
【００２４】
また、チャンバ２１６内では、赤外線ヒータ２６２を動作させることにより、半導体基板１１０に付着したレジスト材料をその表面から加熱できる。従って、このコータ２００では、半導体基板１１０の表面に付着したレジスト材料を、赤外線ヒータ２６２により、即座に加熱できる。
【００２５】
従って、このコータ２００では、レジスト材料を半導体基板１１０の中央に滴下した後にターンテーブル２２２を回転させることにより半導体基板１１０に付着したレジスト材料に遠心力を作用させるスピンコート法により、半導体基板１１０の表面に均一な厚さにレジスト材料を塗布できる。また、いったんレジスト材料を塗布した後、これを赤外線ヒータ２６２により加熱して乾燥、固化させた上で、改めてその上にレジスト層１３４を積層させる処理を連続して実行できる。更に、レジスト材料の吹きつけと赤外線ヒータ２６２による加熱を同時に実施してレジスト材料の塗布および乾燥、固化を同時進行させ、所望の厚さのレジスト層１３０が形成されるまでレジスト材料を連続的に堆積させることもできる。
【００２６】
図４は、コータ２００の他の構造を示す図である。同図に示すように、このコータ２００は、図３に示した構造に加えて、ターンテーブル２２２上の半導体基板１１０を下面から加熱する抵抗加熱ヒータ２６４を備えている。これにより、レジスト材料の吹きつけ中も、半導体基板１１０の温度低下を防止できる。従って、レジスト材料の連続吹きつけを効率よく実施できる。
【００２７】
また、上記のような構造を有するコータ２００を用いることにより、レジスト材料を加熱する手順において、半導体基板１１０を裏面からも加熱する操作を実施できる。これにより、投入される熱量が大きくなるので、レジスト層１３２を迅速に乾燥または硬化させることができる。また、同じ熱量を投入する場合も、熱源を表裏に分けることにより局部的な昇温が回避されるのでレジスト層１３２の品質を劣化させることがない。
【００２８】
なお、赤外線ヒータ２６２および抵抗加熱ヒータ２６４による加熱は、レジスト材料を付着させる手順に先立って開始させてもよい。これにより、レジスト材料が半導体基板１１０に付着したときから乾燥または硬化を開始させ、一層迅速にレジスト層１３２を形成できる。
【００２９】
このように、コータ２００を用いることにより、表面に対して起立する起立面を有する段差を含む半導体基板１１０の表面に、レジスト層１３２を形成するレジスト材料を塗布する塗布方法であって、段差を含む半導体基板１１０の表面に向かってレジスト材料を噴霧して起立面にレジスト材料を付着させる手順と、段差を含む半導体基板１１０に付着させたレジスト材料の表面に対して赤外線を照射して、レジスト材料を加熱する手順とを含む塗布方法が実施できる。
【００３０】
これにより、ＰＩＮ構造体１２０による段差を含む半導体基板１１０の表面に連続したレジスト層１３０を確実に形成できるので、半導体回路を歩留りよく製造できる。また、レジスト層１３２の表面から加熱するので、レジスト層１３２の乾燥または硬化がはやく、レジスト層１３２の形成に要する時間が短縮される。
【００３１】
図５は、ＰＩＮダイオード１００の製造における下部電極１４０を形成する過程の次の段階を示す図である。前記の通り、真性半導体層１２２が厚いＰＩＮ構造体１２０が形成された半導体基板１１０では、その表面上に大きな段差が形成されている。このため、図２に示すように１層のレジスト層１３２を形成した段階では、レジスト層１３２が完全に連続せず、段差部において切れ目が生じる場合がある。
【００３２】
そこで、レジスト層１３２の切れ目を埋めて連続したレジスト層１３０が形成されるように、上記したレジスト材料の塗布および加熱を繰り返す。図５に示した例では、レジスト材料の塗布および加熱を３回繰り返すことにより、３層のレジスト層１３２、１３４、１３６を重ねたレジスト層１３０が形成される。
【００３３】
こうして、レジスト材料を付着させる工程、および、レジスト材料を加熱する工程を交互に繰り返して、加熱した後のレジスト材料に重ねて、再びレジスト材料を半導体基板１１０に向かって塗布する手順を実施できる。これにより、付着させたレジスト材料を、その厚さにかかわらず確実に乾燥または固化させることができる。なお、積層されたレジスト層１３４、１３６は、図２について説明したレジスト層１３２の場合と略同じ条件で形成できる。
【００３４】
また、レジスト材料を付着させる手順、および、レジスト材料を加熱する手順を含む一連の手順を、半導体基板１１０の表面が連続したレジスト層１３０により被覆されるまで繰り返す工程を実施できる。これにより、半導体基板１１０または半導体回路の表面を確実に保護できる連続したレジスト層１３０を形成できる。また、換言すれば、段差により起伏のある半導体基板１１０または半導体回路の表面に、厚さが均一なレジスト層１３０を形成できるので、リソグラフィにおけるパターニングの精度を向上させることができる。
【００３５】
図６は、下部電極１４０を形成する過程の更に次の段階を示す図である。同図に示すように、この段階では、真性半導体層１２２の周囲においてレジスト層１３０の一部が取り除かれ、ホールパターン１３１が形成される。これにより、ホールパターン１３１の内部に、半導体基板１１０表面に形成された下部半導体層１１２が露出される。このような段階は、適切なパターンを有するマスクを用いて、フォトリソグラィ法により実施できる。
【００３６】
図７は、下部電極１４０を形成する過程のまた次の段階を示す図である。同図に示すように、レジスト層１３０のホールパターン１３１の内部に導体材料が堆積される。ホールパターン１３１内に堆積された導体材料は、下部半導体層１１２に対してオーミック結合して下部電極１４０となる。なお、導体材料としては、ＡｕＧｅ／Ｎｉ等を好ましく例示できる。
【００３７】
図８は、下部電極１４０を形成する過程のまた次の段階を示す図である。この段階では、残ったレジスト層１３０が取り除かれる。これにより、半導体基板１１０上の真性半導体層１２２の周囲に、下部半導体層１１２にオーミック結合された下部電極１４０が形成される。
【００３８】
このように、導体材料を堆積させる工程により下部電極１４０が形成される。前記の通り、レジスト層１３０は、ホールパターン１３１以外の領域では、半導体基板１１０の表面を切れ目なく覆っているので、これにより、比較的大きな高さを有するＰＩＮ構造体１２０の近傍に確実に下部電極１４０を形成できる。従って、この段階においてＰＩＮ構造体１２０を含む半導体回路製造の歩留りが低下することはない。
【００３９】
図９は、ＰＩＮダイオード１００の製造において、上部半導体層１２４に形成される上部電極１６０を形成する過程のひとつの段階を示す図である。同図に示すように、この段階では、ＰＩＮ構造体１２０を含む半導体基板１１０の表面を、レジスト材料で厚く覆い、これを加熱して固化させてレジスト層１５０を形成する。
【００４０】
ここで、レジスト層１５０は、上部電極１６０を含むＰＩＮ構造体１２０の高さよりも２μｍ程度大きな厚さを有する。これにより、半導体基板１１０上の要素が全てレジスト層１５０内に埋設されると共に、レジスト層１５０の表面は略平坦になる。このようなレジスト層１５０は、粘度の高いレジスト材料をスピンコート法で厚く塗布することにより、１回の塗布で形成できる。
【００４１】
このように、レジスト層１３２、１３４、１３６を形成する工程は、スピンコート法によりレジスト材料を塗布する工程が実施できる。これにより、容易且つ高速にレジスト材料を塗布して、均一な厚さのレジスト層１３０、１５０、１７０を形成できる。
【００４２】
また、図３または図４に示したコータ２００を用いることにより、レジスト材料を付着させる手順、および、レジスト材料を加熱する手順を同時にあるいは交互に連続的に実施できる。これにより、所望の厚さで連続したレジスト層１５０を形成して、段差を含む半導体基板１１０の表面をレジスト層１５０で確実に被覆できる。
【００４３】
図１０は、上部電極１６０を形成する過程の次の段階を示す図である。同図に示すように、この段階では、上部半導体層１２４の上方において、レジスト層１５０の一部が取り除かれ、ホールパターン１５１が形成される。これにより、ホールパターン１５１の内部に、上部半導体層１２４の頂面の一部が露出される。このような段階は、適切なパターンを有するマスクを用いて、フォトリソグラィ法により実施できる。
【００４４】
図１１は、ＰＩＮダイオード１００の製造における上部電極１６０を形成する過程の更に次の段階を示す図である。同図に示すように、レジスト層１５０のホールパターン１５１の内部に導体材料が堆積される。ホールパターン１５１内に堆積された導体材料は、上部半導体層１２４に対してオーミック結合して上部電極１６０となる。導体材料としては、下部電極１４０と同様のものを使用できる。
【００４５】
図１２は、上部電極１６０を形成する過程のまた次の段階を示す図である。同図に示すように、この段階では、残っていたレジスト層１５０が取り除かれる。これにより、上部半導体層１２４の上面には上部電極１６０が形成される。
【００４６】
このように、導体材料を堆積させる工程により上部電極１６０が形成される。これにより、比較的大きな高さを有するＰＩＮ構造体１２０の頂面に確実に上部電極１６０を形成できるので、ＰＩＮ構造体１２０を含む半導体回路を歩留りよく製造できる。次に、図１３から図１６までを参照して、ＰＩＮ構造体１２０を含むメサ構造１７２を形成する過程を段階毎に説明する。
【００４７】
図１３は、ＰＩＮダイオード１００の製造においてメサ構造１７２を形成する過程のひとつの段階を示す図である。同図に示すように、この段階では、まず、半導体基板１１０の表面を、レジスト材料で厚く覆い、これを加熱して固化させてレジスト層１７０を形成する。
【００４８】
ここで、レジスト層１７０は、上部電極１６０を含むＰＩＮ構造体１２０の高さよりも大きな厚さを有する。これにより、半導体基板１１０上の要素が全てレジスト層１７０内に埋設されると共に、レジスト層１７０の表面は略平坦になる。
【００４９】
このようなレジスト層１７０は、図３または図４に示したコータ２００を用いて形成できる。即ち、半導体基板１１０に対して、スピンコート法またはスプレー法によりレジスト材料を塗布する手順と、半導体基板１１０に塗布されたレジスト材料を、赤外線ヒータ２６２により加熱して分散媒体を揮発させ、半導体基板１１０に固着したレジスト層１７０とする手順とを、レジスト層１７０の表面が平坦になるまで交互に実行することにより、図１３に示すレジスト層１７０が形成される。
【００５０】
なお、図４に示したコータ２００を用いた場合は、ターンテーブル２２２の下方に配置した抵抗加熱ヒータ２６４も稼働させて、半導体基板１１０の温度を高く保つことも好ましい。これにより、基板にレジスト材料を塗布する手順の間隔を狭くして、レジスト層１７０を迅速に形成することかできる。
【００５１】
このように、レジスト材料を付着させる手順、および、レジスト材料を加熱する手順を含む一連の手順を、半導体基板１１０の表面が連続したレジスト層１７０により被覆されるまで繰り返す工程を実施できる。これにより、半導体基板１１０または半導体回路の表面を確実に保護できる連続したレジスト層１７０を形成できる。また、半導体基板１１０の表面の段差に関わりなく、また、用いるレジスト材料の粘性等に関わりなく、所望の厚さを有するレジスト層１７０を形成できる。
【００５２】
図１４は、ＰＩＮダイオード１００の製造においてメサ構造１７２を形成する過程の次の段階を示す図である。同図に示すように、この段階では、下部電極１４０を含むＰＩＮ構造体１２０の外側においてレジスト層１７０が除去される。レジスト層１７０が除去された領域では半導体基板１１０の表面が露出される一方、レジスト層１７０の側端面１７１に包囲された領域では、下部電極１４０、真性半導体層１２２、上部半導体層１２４および上部電極１６０は、レジスト層１７０の中に埋設される。
【００５３】
図１５は、メサ構造１７２を形成する過程の更に次の段階を示す図である。同図に示すように、この段階では、パターニングされたレジスト層１７０をマスクとして、下部半導体層１１２を含む半導体基板１１０の表面がエッチングされる。半導体基板１１０は、そのエピタキシャル層１１４が露出するまでエッチングされる。これにより、下部電極１４０の外側においては、下部半導体層１１２が除去され、アイソレーションが形成される。なお、このようなエッチングは、ＩＰＣ型反応性イオンエッチング等のドライエッチングにより好ましく実施できる。
【００５４】
図１６は、メサ構造１７２を形成する過程のまた次の段階を示す図である。同図に示すように、この段階では、マスクとして使用されたレジスト層１７０が除去される。こうして、半導体基板１１０上には、周囲から遮断された下部半導体層１１２を含むＰＩＮ構造体１２０を含むメサ構造１７２が形成される。
【００５５】
このような一連の工程により、半導体基板１１０と、半導体基板１１０上に順次積層された、不純物が注入されてひとつの導電型を有する下部半導体層１１２、真性半導体層１２２、および、不純物が注入されて他の導電型を有する上部半導体層１２４を含むＰＩＮ構造体１２０と、下部半導体層１１２に隣接する下部電極１４０、および、上部半導体層１２４に隣接する上部電極１６０の一対の電極とを有するＰＩＮダイオード１００を製造する製造方法であって、半導体基板１１０の表面にＰＩＮ構造体１２０を形成する工程と、半導体基板１１０の表面にレジスト材料を塗布して、半導体基板１１０の表面に対してその表面がＰＩＮ構造体１２０より高くなる厚さを有するレジスト層１５０を形成する工程と、レジスト層１５０の一部を除去する工程と、レジスト層１５０から露出した領域に導体材料を堆積させる工程とを備える製造方法が実施される。これにより、ＰＩＮ構造体１２０を形成された半導体基板１１０の表面に、途切れることなく連続したレジストマスクを確実に形成できるので、ＰＩＮ構造体１２０を含む半導体回路を歩留りよく製造できる。
【００５６】
ここで、例えば、ＧａＡｓ化合物により形成されたモノリシック化できるＰＩＮダイオード１００において、その動作帯域の下限周波数ｆｍｉｎを１００ＭＨｚにする場合に求められるキャリアライフタイムτは、下記の式１から求めることができる。
【００５７】
ｆｍｉｎ＝１０／２π・τ＝１．６／τ
【００５８】
一方、作製されたＰＩＮダイオード１００のキャリアライフタイムτは、下記の式を利用して逆回復時間特性から求められる。
【００５９】
Ｔｒｆ＝τ・ｌｏｇ（１＋Ｉｆ／Ｉｒ）
【００６０】
一方、図１７は、ＰＩＮダイオード１００における真性半導体層１２２の厚さと逆回復時間特性との関係を実測値および計算値で示すグラフである。同図において、曲線Ａ、ＢおよびＤは、それぞれ厚さが０．５μｍ、２μｍ、５μｍの真性半導体層１２２を有するＰＩＮダイオード１００における電流と逆回復時間の関係を実測値で示す。また、曲線Ｃは、真性半導体層１２２が５μｍの場合の計算値を示す。同図から判るように、真性半導体層１２２の厚さを５μｍ以上にすると、キャリアライフタイムτを１５ｎ秒以上にできる。図１７および前記の式から判るように、厚さ５μｍ以上の真性半導体層１２２を有するＰＩＮダイオード１００は、１００ＭＨｚを下限とする動作周波数で良好に動作する。
【００６１】
このように、上記の塗布方法を用いて、半導体基板１１０上に順次積層された、不純物が注入されてひとつの導電型を有する上部半導体層１２４、真性半導体層１２２、および、不純物が注入されて他の導電型を有する下部半導体層１１２を有するＰＩＮ構造体１２０と、下部半導体層１１２に隣接する下部電極１４０、および、上部半導体層１２４に対して隣接する上部電極１６０の一対の電極とを有するＰＩＮダイオード１００が製造される。これにより、高い歩留りにより製造された低コストなＰＩＮダイオード１００が提供される。
【００６２】
次に、図１８から図２０までを参照して、図１６までの一連の手順により形成されたＰＩＮダイオード１００に、更に、一対のエアブリッジ１９０を形成する過程を説明する。なお、ここで形成されるエアブリッジ１９０は、下部電極１４０および上部電極１６０を、それぞれ、メサ構造１７２の外側に配置された他の回路、素子、配線等に結合する。ただし、メサ構造１７２の外側の配線等については図示を省略した。
【００６３】
図１８は、ＰＩＮダイオード１００に、更に、一対のエアブリッジ１９０を形成する過程のひとつの段階を示す図である。同図に示すように、この段階では、まず、上部半導体層１２４を含む真性半導体層１２２、下部電極１４０、上部電極１６０および下部半導体層１１２を含む半導体基板１１０の表面全体に、厚いレジスト層１８０を形成する。
【００６４】
このとき、メサ構造１７２の外側に露出するエピタキシャル層１１４の表面と、上部電極１６０を含むＰＩＮ構造体１２０の頂面との間には、１０μｍに迫る大きな高低差を有する段差がある。そこで、レジスト層１８０は、図４に示したコータ２００を用いて、レジスト材料の噴霧と赤外線ヒータ２６２による加熱とを同時に実施する方法で形成した。また、レジスト材料の噴霧と加熱は、レジスト層１８０が所望の厚さになるまで連続して実施した。更に、レジスト材料の形成に先立って抵抗加熱ヒータ２６４を稼働させ、予め半導体基板１１０をある程度昇温させた状態でレジスト層１８０の形成を開始した。これら一連の方法により、上部半導体層１２４を含む真性半導体層１２２、下部電極１４０、上部電極１６０および下部半導体層１１２を含む半導体基板１１０の表面全体が連続したレジスト層１８０により覆われる。また、レジスト層１８０の表面は略平坦になる。
【００６５】
図１９は、エアブリッジ１９０を形成する過程の次の段階を示す図である。同図に示すように、この段階では、フォトリソグラィにより、４つのホールパターン１８１、１８２、１８３、１８４がレジスト層１８０に形成される。４つのホールパターン１８１、１８２、１８３、１８４のうち、ホールパターン１８１は上部電極１６０に達して、上部電極１６０の表面を露出させる。また、ホールパターン１８４は下部電極１４０に達して、下部電極１４０の表面を露出させる。更に、ホールパターン１８３、１８４は、半導体基板１１０のメサ構造１７２の外側に達して、エピタキシャル層１１４の表面を露出させる。
【００６６】
図２０は、エアブリッジ１９０を形成する過程のまた次の段階を示す図である。同図に示すように、この段階では、ホールパターン１８１、１８２、１８３、１８４の内部を含めて、図９に示した状態の半導体基板１１０上の表面全体に蒸着金属層１９１が形成される。本実施例では、スパッタ法により、ＴｉおよびＡｕを順次積層して蒸着金属層１９１を形成したが、他の蒸着法も選択できる。また、蒸着金属層１９１の材料も、後述するメッキ金属層１９３に対する付着性がよく、下部電極１４０、上部電極１６０およびエピタキシャル層１１４に対する接触抵抗が少ないものであれば、他の材料を任意に選択できる。
【００６７】
図２１は、エアブリッジ１９０を形成する過程のまた次の段階を示す図である。同図に示すように、この段階では、蒸着金属層１９１を形成した半導体基板１１０の表面全体にもうひとつのレジスト層１８５が形成される。このレジスト層１８５はホールパターン１８１、１８２、１８３、１８４の内部まで充填され、その表面は略平坦になる。
【００６８】
図２２は、エアブリッジ１９０を形成する過程のまた次の段階を示す図である。同図に示すように、この段階では、フォトリソグラィ法により、レジスト層１８５の一部が除去さされ、一対のホールパターン１８６、１８７が形成される。一方のホールパターン１８６は、レジスト層１８０のホールパターン１８２、１８４を含む領域に形成される。また、他方のホールパターン１８６は、レジスト層１８０のホールパターン１８１、１８３を含む領域に形成される。なお、レジスト層１８５は、下層のホールパターン１８１、１８２、１８３、１８４の内部まで除去され、各ホールパターン１８６、１８７の内部には、下部電極１４０、上部電極１６０またはエピタキシャル層１１４が露出される。
【００６９】
図２３は、エアブリッジ１９０を形成する過程のまた次の段階を示す図である。同図に示すように、この段階では、ホールパターン１８６、１８７の内部にメッキ金属層１９３が形成される。メッキ金属層１９３は、蒸着金属層１９１を一方の電極とした電気メッキにより、ホールパターン１８６、１８７の内部に選択的に形成できる。なお、メッキ金属層１９３の材料としてはＡｕを好ましく例示できるが、これに限定されるわけではない。
【００７０】
図２４は、エアブリッジ１９０を形成する過程のまた次の段階を示す図である。同図に示すように、この段階では、上層のレジスト層１８５が除去される。ただし、下層のレジスト層１８０は、蒸着金属層１９１により覆われているので、この段階では除去されない。
【００７１】
図２５は、エアブリッジ１９０を形成する過程のまた次の段階を示す図である。同図に示すように、この段階では、イオンミリングにより、蒸着金属層１９１およびメッキ金属層１９３の表面が全体に除去される。除去量は、表面に露出された蒸着金属層１９１が除去される量とする。これにより、メッキ金属層１９３の間においてレジスト層１８０が露出する。
【００７２】
なお、上記の処理では、メッキ金属層１９３の表面も併せて除去される。従って、メッキ金属層１９３を形成する工程では、この工程で除去されるメッキ金属層１９３の厚さを見込んだ厚さで成膜することが好ましい。
【００７３】
図２６は、エアブリッジ１９０を備えたＰＩＮダイオード１００の構造を示す図である。同図に示すように、図２５に示した状態から下層のレジスト層１８０を除去することにより、下部電極１４０および上部電極１６０とエピタキシャル層１１４の表面とを各々接続する一対のエアブリッジ１９０が形成される。
【００７４】
このように、導体材料を堆積させる工程により、下部電極１４０および上部電極１６０を介してＰＩＮ構造体１２０を他の素子または回路に接続するエアブリッジ１９０が形成される。これにより、ＰＩＮ構造体１２０の上部電極１６０と他の素子または回路を接続するエアブリッジ１９０を確実に形成できるので、ＰＩＮ構造体１２０を含む複雑な半導体回路を歩留りよく製造できる。
【００７５】
また、上記のようにして形成されたエアブリッジ１９０を利用することにより、ＰＩＮダイオード１００を含む回路を製造できる。これにより、高い歩留りにより低コストに製造されたＰＩＮダイオード１００を含む回路が提供される。
【００７６】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加え得ることは当業者に明らかである。また、その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることは、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００７７】
【図１】下部電極１４０の形成におけるひとつの段階を示す図である。
【図２】下部電極１４０の形成における次の段階を示す図である。
【図３】レジスト材料の塗布に用いるコータ２００の構造を示す模式図である。
【図４】コータ２００の他の構造を示す模式図である。
【図５】下部電極１４０の形成における更に次の段階を示す図である。
【図６】下部電極１４０の形成におけるまた次の段階を示す図である。
【図７】下部電極１４０の形成におけるまた次の段階を示す図である。
【図８】下部電極１４０の形成におけるまた次の段階を示す図である。
【図９】上部電極１６０の形成におけるひとつの段階を示す図である。
【図１０】上部電極１６０の形成における次の段階を示す図である。
【図１１】上部電極１６０の形成における更に次の段階を示す図である。
【図１２】上部電極１６０の形成におけるまた次の段階を示す図である。
【図１３】メサ構造１７２の形成におけるひとつの段階を示す図である。
【図１４】メサ構造１７２の形成における次の段階を示す図である。
【図１５】メサ構造１７２の形成における更に次の段階を示す図である。
【図１６】メサ構造１７２の形成におけるまた次の段階を示す図である。
【図１７】真性半導体層１２２の厚さと逆回復時間特性との関係を示すグラフである。
【図１８】エアブリッジ１９０の形成におけるひとつの段階を示す図である。
【図１９】エアブリッジ１９０の形成における次の段階を示す図である。
【図２０】エアブリッジ１９０の形成におけるまた次の段階を示す図である。
【図２１】エアブリッジ１９０の形成におけるまた次の段階を示す図である。
【図２２】エアブリッジ１９０の形成におけるまた次の段階を示す図である。
【図２３】エアブリッジ１９０の形成におけるまた次の段階を示す図である。
【図２４】エアブリッジ１９０の形成におけるまた次の段階を示す図である。
【図２５】エアブリッジ１９０の形成におけるまた次の段階を示す図である。
【図２６】エアブリッジ１９０が完成した状態を示す図である。
【符号の説明】
【００７８】
１００  ＰＩＮダイオード、１１０  半導体基板、１１２  下部半導体層、１１４  エピタキシャル層、１２０  ＰＩＮ構造体、１２２  真性半導体層、１２４  上部半導体層、１３０、１３２、１３４、１３６、１５０、１７０、１８０、１８５  レジスト層、１３１、１５１、１８１、１８２、１８３、１８４、１８６、１８７  ホールパターン、１４０  下部電極、１６０  上部電極、１７１  側端面、１７２  メサ構造、１９０  エアブリッジ、１９１  蒸着金属層、１９３  メッキ金属層、２００  コータ、２１４  筐体、２１６  チャンバ、２２２  ターンテーブル、２２４  伝達機構、２２６  駆動モータ、２３２、２４２  レギュレータ、２３４、２４４  バルブ、２３６  シリンジ、２３８  マスフローコントローラ、２４６  スプレーノズル、２５２  ダクトファン、２５４  排気ダクト、２６２  赤外線ヒータ、２６４  抵抗加熱ヒータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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