(57)【要約】【課題】異なる高さのゲート電極を有するＭＩＳＦＥＴを用いた半導体装置において、ゲート加工寸法制度を向上させる。【解決手段】半導体基板１上に堆積された第１絶縁膜ＧＩ１と第１導電膜ＧＭ１の一部に、側壁ＳＷが順テーパ状になるように開口部を形成し、前記側壁ＳＷ表面にスペーサＳＰ１を形成することで、開口部の急峻な段差が緩和される。その後、前記第１ゲート絶縁膜ＧＩ１および第１ゲート導電膜ＧＭ１とは厚さの異なる第２ゲート絶縁膜ＧＩ２および第２ゲート導電膜ＧＭ２を堆積し、バーク３およびフォトレジスト４を塗布後、フォトリソグラフィ加工により、メモリアレイ形成領域Ｍの第１ゲート電極Ｇ１を形成する。【選択図】図４
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【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面上に、第１絶縁膜および第１導電膜を順に形成する工程と、
（ｂ）前記第１導電膜および前記第１絶縁膜の一部に開口部を形成する工程と、
（ｃ）前記（ｂ）工程後、前記開口部内および前記第１導電膜上に、第２絶縁膜および第２導電膜を順に形成する工程と、
（ｄ）前記（ｃ）工程後、前記第２導電膜および前記第２絶縁膜をパターニングすることにより、前記開口部内に第１ゲート電極を形成する工程と、
（ｅ）前記（ｄ）工程後、前記第１導電膜および前記第１絶縁膜をパターニングすることにより、第２ゲート電極を形成する工程とを有し、
前記第１ゲート電極の高さと、前記第２ゲート電極の高さは異なっており、
前記（ｂ）工程で形成した開口部の側壁は、順テーパ状に加工されることを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）半導体基板の主面上に、第１絶縁膜および第１導電膜を順に形成する工程と、
（ｂ）前記第１導電膜および前記第１絶縁膜の一部に開口部を形成する工程と、
（ｃ）前記工程（ｂ）により形成した開口部の側壁に、スペーサを形成する工程と、
（ｄ）前記（ｃ）工程後、前記開口部内および前記第１導電膜上に、第２絶縁膜および第２導電膜を順に形成する工程と、
（ｅ）前記（ｄ）工程後、前記第２導電膜および前記第２絶縁膜をパターニングすることにより、前記開口部内に第１ゲート電極を形成する工程と、
（ｆ）前記（ｅ）工程後、前記第１導電膜および前記第１絶縁膜をパターニングすることにより、第２ゲート電極を形成する工程とを有し、
前記第１ゲート電極の高さと、前記第２ゲート電極の高さは異なっており、
前記（ｂ）工程で形成した開口部の側壁は、順テーパ状に加工されることを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）半導体基板の主面上に、第１絶縁膜および第１導電膜を順に形成する工程と、
（ｂ）前記第１導電膜および前記第１絶縁膜の一部に開口部を形成する工程と、
（ｃ）前記工程（ｂ）により形成した開口部の側壁に、スペーサを形成する工程と、
（ｄ）前記（ｃ）工程後、前記開口部内および前記第１導電膜上に、第２絶縁膜および第２導電膜を順に形成する工程と、
（ｅ）前記（ｄ）工程後、前記第２導電膜および前記第２絶縁膜をパターニングすることにより、前記開口部内に第１ゲート電極を形成する工程と、
（ｆ）前記（ｅ）工程後、前記第１導電膜および前記第１絶縁膜をパターニングすることにより、第２ゲート電極を形成する工程とを有し、
前記第１ゲート電極の高さと、前記第２ゲート電極の高さが異なっていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１、請求項２または請求項３記載の半導体装置の製造方法において、
前記第１ゲート電極の高さが、前記第２ゲート電極よりも高くなるような厚さに、前記第１絶縁膜および第１導電膜、ならびに前記第２絶縁膜および第２導電膜、それぞれを形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項２または請求項３記載の半導体製造装置の製造方法において、
前記スペーサを、シリコン酸化膜、シリコン窒化膜または多結晶シリコン膜のいずれかを用いて形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ゲート高さの異なるＭＩＳ型電界効果トランジスタ（以下、ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的にデータの書き換えが可能な不揮発性メモリの一種として、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）積層構造を用いたメモリセル構造が知られている。
【０００３】
ＭＯＮＯＳ型不揮発性メモリは、前記積層構造中の窒化シリコン膜（Nitride）に電荷を注入することで書き込みを行う。そして、窒化シリコン膜を挟んだ２層の酸化シリコン膜（Oxide）がポテンシャルバリアとなり、注入された電荷が半導体基板（Semiconductor）や電極（Metal）へ抜け出すのを防ぐことによって、電荷蓄積状態が保持されるという特徴を持つ。ＭＯＮＯＳ型不揮発性メモリはデータ保持の信頼性に優れ、かつ低い書き込み・消去電圧で動作できるといった利点を備えている。
【０００４】
ＭＯＮＯＳ型不揮発性メモリの製造方法は、例えば特開２００６−１５６６２６号公報（特許文献１）などで公示されている。
【０００５】
一方、上記のような半導体不揮発性メモリセルを、論理用ロジック回路と同一基板上に混載した半導体集積回路は、プログラマブルな組み込み型マイクロコンピュータとして、産業用機器、家電品、自動車搭載装置などに広く利用されている。
【０００６】
上記のようなメモリ／ロジック混載集積回路は、書き換え可能な状態でデータを格納することが可能な不揮発性メモリセルを含むメモリ領域と、メモリ制御や論理演算を行うための周辺回路を含むロジック領域とが１チップ上に混載されているのが特徴である。
【０００７】
例えば、ＭＯＮＯＳ型不揮発性メモリセルを含むメモリ領域と、ロジック回路領域とを同一基板上に形成する技術が、特開２００６−５４２９２号公報（特許文献２）などに記載されている。
【０００８】
メモリ／ロジック混載集積回路では、不揮発性メモリセルで用いるＭＩＳＦＥＴのほか、メモリ制御のための高電圧ＭＩＳＦＥＴや、高性能ロジック回路のための低電圧ＭＩＳＦＥＴが、同一半導体チップ上に集積される。これは、メモリ領域とロジック領域で異なる特性のＭＩＳＦＥＴを有することを意味する。即ち、メモリ／ロジック混載集積回路では、形状の異なるＭＩＳＦＥＴを１チップ上に作り分けるという特有の製造プロセスを有する。
【特許文献１】特開２００６−１５６６２６号公報
【特許文献２】特開２００６−５４２９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明者は、メモリ領域とロジック領域で、特にゲート電極の高さが異なるＭＩＳＦＥＴを有する半導体装置を製造する場合に、以下の課題があることを見出した。
【００１０】
メモリ領域において、ロジック領域のＭＩＳＦＥＴに比べてゲート幅が広く、ゲート長が長いＭＩＳＦＥＴを用いる場合がある。このようなＭＩＳＦＥＴは、そのスケーリング則から、ゲート高さが高いものとなる。即ち、上記のような半導体装置は、ロジック領域のＭＩＳＦＥＴよりもゲート電極の高いＭＩＳＦＥＴを、メモリ領域で用いるという特徴を持っている。
【００１１】
メモリ領域とロジック領域とで異なるゲート高さのＭＩＳＦＥＴを作り分ける一般的な手法を図１および図２に示す。
【００１２】
図１（ａ）に示すように、半導体基板１上において、メモリセルアレイ用ＭＩＳＦＥＴを形成する領域をＭ（メモリアレイ形成領域）、周辺ロジックを形成する領域をＬ（ロジック回路形成領域）とする。ロジック回路形成領域Ｌには、トレンチアイソレーション法で形成したＳＴＩ（Shallow Trench Isolation）２により絶縁分離された各活性領域１０ａを設け、ここにロジック用ＭＩＳＦＥＴが形成される。ここでは特に、ロジック回路形成領域Ｌに比して、高いゲート電極をメモリアレイ形成領域Ｍに形成する工程を説明する。
【００１３】
まず、図１（ｂ）に示すように、酸化シリコンからなる第１ゲート絶縁膜ＧＩ１および多結晶シリコンからなる第１ゲート導電膜ＧＭ１を順に堆積した後、その堆積膜のメモリアレイ形成領域Ｍにフォトリソグラフィによって開口部１０ｂを形成する。続いて、図１（ｃ）に示すように、酸化シリコンからなる第２ゲート絶縁膜ＧＩ２および多結晶シリコンからなる第２ゲート導電膜ＧＭ２を順に堆積する。ここで堆積した第２ゲート絶縁膜ＧＩ２と第２ゲート導電膜ＧＭ２は、その合計膜厚が、先に堆積した第１ゲート絶縁膜ＧＩ１と第１ゲート導電膜ＧＭ１の合計膜厚よりも厚くなるように堆積する。
【００１４】
次に、図２（ａ）に示すように、フォトリソグラフィ加工のため、下地反射防止膜（以下、バーク（ＢＡＲＣ：Bottom Anti Reflection Coating）と記す）３およびフォトレジスト４を、スピンコート法により塗布する。そして、図２（ｂ）に示すように、メモリアレイ形成領域Ｍの第２ゲート導電膜ＧＭ２および第２ゲート絶縁膜ＧＩ２を加工し、メモリアレイ形成領域Ｍに第１ゲート電極Ｇ１を形成する。その後、図２（ｃ）に示すように、ロジック回路形成領域Ｌの第１ゲート導電膜ＧＭ１および第１ゲート絶縁膜ＧＩ１をフォトリソグラフィ加工し、ロジック回路形成領域Ｌに第２ゲート電極Ｇ２を形成する。
【００１５】
ここで、本発明者が見出した課題は、ロジック回路形成領域Ｌとメモリアレイ形成領域Ｍとの境界部における、急峻な段差に起因している。
【００１６】
前述のように、本発明者が検討した技術の場合、ロジック回路形成領域Ｌにおける半導体基板１の主面上にロジック回路を形成するＭＩＳＦＥＴのゲート電極用導電膜（以下、ロジック用ゲート導電膜と記す）を、初めにパターン形成する。即ち、図１（ｂ）に示すように、メモリを形成するＭＩＳＦＥＴのゲート電極用導電膜（以下、メモリ用ゲート導電膜と記す）を堆積する前の段階で、既にロジック回路形成領域Ｌとメモリアレイ形成領域Ｍとの境界部に、ロジック用ゲート導電膜厚分の段差Ｓ１が生じているのである。
【００１７】
このため、メモリ用ゲート導電膜を堆積すると、その導電膜の表面においてロジック回路形成領域Ｌとメモリアレイ形成領域Ｍとの境界部に、図１（ｃ）に示すような、下地の段差を反映した急峻な段差Ｓ２が形成される。このため、メモリ用ゲート導電膜をパターニングするためにバーク３およびフォトレジスト４をスピンコートにより塗布すると、図２（ａ）中の指示部１００のように、上記段差Ｓ２においてバーク３の膜厚が相対的に薄くなってしまう。この状態で露光処理を行うと、急峻な段差Ｓ２が形成されていることに加え、反射防止用のバーク３に部分的に薄い箇所が存在する結果、入射露光光ＬＰ１が段差部で乱反射（以下、ハレーションと記す）を起こす。その反射露光光ＬＰ２により本来感光されないようになっている部分のフォトレジストが感光されてしまい、段差Ｓ２周辺部のメモリ用のゲート電極が、同じメモリ回路の他のゲート電極に比べて細ってしまうという課題がある。
【００１８】
これまで本発明者は、メモリアレイ形成領域Ｍの加工の前に、ロジック回路形成領域Ｌに堆積したメモリ用ゲート導電膜を選択的に除去し、図２（ａ）中の指示部１００における急峻な段差による、前記ハレーションを回避していた。しかし、このようなフォトリソグラフィ工程の導入によるマスク数の増加は製造コストの増加を招く。
【００１９】
本発明の目的は、ゲート高さの異なるＭＩＳＦＥＴを同じ半導体基板上に有する半導体装置の製造方法において、ゲート電極の加工寸法精度を向上させることのできる技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２２】
本発明は、半導体基板上に堆積された第１絶縁膜と第１導電膜の一部に、側壁が順テーパ状になるように開口部を形成し、前記側壁表面にスペーサを形成した後、第１絶縁膜と第１導電膜の合計膜厚よりも厚くなるように第２絶縁膜および第２導電膜を堆積し、その後、前記第２導電膜および前記第２絶縁膜をパターニングすることにより第１ゲート電極を、前記第１導電膜および前記第１絶縁膜をパターニングすることにより第２ゲート電極を、それぞれ形成する工程を含むものである。
【発明の効果】
【００２３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２４】
半導体基板上に堆積した第１導電膜を第１領域に残し、第２領域を開口する工程において、開口部の側壁を順テーパ状にすることで、ゲート高さの異なるＭＩＳＦＥＴを有する半導体装置の、ゲート電極の加工寸法精度を向上させることができる。
【発明を実施するための最良の形態】
【００２５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、細く説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２６】
本実施の形態による、ＭＯＮＯＳ型半導体不揮発性メモリ／周辺ロジック混載集積回路の製造方法を、図３〜図６を用いて工程順に説明する。全図中、単結晶シリコンからなる半導体基板（以下、単に基板という）１上において、メモリセルアレイを形成する領域をＭ（メモリアレイ形成領域）、周辺ロジックを形成する領域をＬ（ロジック回路形成領域）と表記する。
【００２７】
まず、図３に示すように、半導体基板１の主面上に、トレンチアイソレーション法で形成した、酸化シリコンなどからなる素子分離用のＳＴＩ２により絶縁分離された各活性領域１０ａを形成する。その後、酸化シリコンからなる第１ゲート絶縁膜（第１絶縁膜）ＧＩ１および多結晶シリコンからなる第１ゲート導電膜（第１導電膜）ＧＭ１を順に堆積する。これらは、ロジック回路を形成するために必要なＭＩＳＦＥＴのゲート電極の性能として要求される分の膜厚を有する。その後、メモリアレイ形成領域Ｍの堆積膜ＧＭ１およびＧＩ１を選択的に除去し、メモリアレイ形成領域Ｍを開口する。
【００２８】
このとき、図３（ａ）に示すように、開口部の側壁ＳＷは、半導体基板１表面から上方に向かうに従って開口部が広がる、いわゆる順テーパ状に加工する。
【００２９】
前記工程の後、図３（ｂ）に示すように、前記側壁ＳＷからなるステップを完全に被覆する厚さの酸化シリコンＩ３を、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法で堆積する。続いて、図３（ｃ）に示すように、前記シリコン酸化膜Ｉ３をエッチバックすることで、前記側壁ＳＷの側壁に第１スペーサ（スペーサ）ＳＰ１を形成する。
【００３０】
続いて、図４（ａ）に示すように、酸化シリコンからなる第２ゲート絶縁膜（第２絶縁膜）ＧＩ２および多結晶シリコンからなる第２ゲート導電膜（第２導電膜）ＧＭ２を堆積する。これらは、ＭＯＮＯＳ型不揮発性メモリを構成するコントロールゲート電極の性能として要求される分の膜厚を有する。このとき、ロジック回路形成領域Ｌにおいてこれらの堆積膜下には、前記順テーパ状の側壁ＳＷ表面に形成された第１スペーサＳＰ１を備えた第１導電膜ＧＭ１および第１絶縁膜ＧＩ１が埋め込まれた構造となっている。
【００３１】
ここで、ＭＯＮＯＳ型メモリ用コントロールゲートとなる第２ゲート絶縁膜ＧＩ２と第２ゲート導電膜ＧＭ２の合計膜厚は、先の工程で堆積したロジック回路用ＭＩＳＦＥＴのゲート電極となる第１ゲート絶縁膜ＧＩ１と第１ゲート導電膜ＧＭ１の合計膜厚よりも厚く堆積する。
【００３２】
続いて、図４（ｂ）に示すように、前記第２ゲート導電膜ＧＭ２を、バーク３を介してフォトレジスト４で被覆する。その後、図４（ｃ）に示すように、メモリアレイ形成領域Ｍの第２ゲート導電膜ＧＭ２を、ＭＯＮＯＳ型不揮発性メモリのコントロールゲート幅となるサイズにフォトリソグラフィ法によって加工する。従って、この時点では、それ以外の部分では第２ゲート絶縁膜ＧＩ２が露出した状態となる（図示しない）。そして、残ったフォトレジスト（図示しない）をマスクとして、イオン注入法により不純物をドーピングし、後の工程で形成されるＭＯＮＯＳ型メモリのメモリゲートＭＧのチャネル領域となる不純物拡散領域５ａを形成する。注入するイオン種は形成すべき不純物拡散領域の極性によって、例えばｎ型領域を形成するならば、Ｖ族またはＶＩ族元素のイオンをドーピングする。以後の不純物拡散工程においても、イオン注入時のイオン種に関して同様である。
【００３３】
次に、露出している部分の前記第２ゲート絶縁膜ＧＩ２をエッチング除去することで、第１ゲート電極Ｇ１を形成する。そして、残ったバーク３およびフォトレジスト４を除去した後の構造が、図４（ｃ）である。前記第１ゲート電極Ｇ１は、後にＭＯＮＯＳ型メモリのコントロールゲートとなる。
【００３４】
続いて、図５（ａ）に示すように、ＭＯＮＯＳ型メモリの電荷蓄積層となるシリコン窒化膜をバリア層で挟んだ構造の積層絶縁膜ＯＮＯ（シリコン酸化膜（oxide）／シリコン窒化膜（nitride）／シリコン酸化膜（oxide））をＣＶＤ法により堆積する。ここで、下層のシリコン酸化膜を半導体基板１上に、ＩＳＳＧ（In-Situ Steam Generation）酸化法によって形成することもできる。また、上層のシリコン酸化膜をシリコン窒化膜上に、ＩＳＳＧ酸化法によって形成することもできる。
【００３５】
次に、図５（ｂ）に示すように、メモリアレイ形成領域Ｍに形成した第１ゲート電極Ｇ１の側壁に、積層絶縁膜ＯＮＯへの電荷注入を行うためのメモリゲートＭＧを形成する。メモリゲートＭＧは、ＣＶＤ法により、第１ゲート電極Ｇ１を十分被覆するように多結晶シリコンを堆積し、その多結晶シリコンおよびその下の積層絶縁膜ＯＮＯをエッチバックすることで、第１ゲート電極Ｇ１の側壁スペーサ状に形成する。更に、前記エッチバックの後、二つの第１ゲート電極Ｇ１を一対として、その間に向かい合って形成されたメモリゲートおよび積層絶縁膜ＯＮＯをフォトリソグラフィ法により選択的に除去し、図５（ｂ）に示す構造となる。
【００３６】
次に、図５（ｃ）に示すように、通常のフォトリソグラフィ法により、ロジック回路形成領域Ｌの第１ゲート導電膜ＧＭ１および第１ゲート絶縁膜ＧＩ１をパターニングすることで、ロジック用ＭＩＳＦＥＴの第２ゲート電極Ｇ２を形成する。このとき、同図中のロジック回路形成領域Ｌとメモリアレイ形成領域Ｍの境界に示されるように、第１スペーサＳＰ１を備えた側壁ＳＷに由来する、ＭＩＳＦＥＴとしては機能しない、いわゆるダミーゲートＧ２１が残ることになる。そして、電荷蓄積用の積層絶縁膜ＯＮＯを介してメモリゲートＭＧを備えたメモリ用第１ゲート電極Ｇ１の両側の半導体基板１表面、および周辺ロジック用ＭＩＳＦＥＴの第２ゲート電極Ｇ２の両側の半導体基板１表面のそれぞれに、イオン注入法により不純物をドーピングし、不純物拡散領域５ｂ，６ａを形成する。これらは、ロジック用とメモリ用とで要求される性能が異なるため、フォトレジスト（図示しない）などをマスクとして別々に形成する。また、メモリアレイ形成領域Ｍの不純物拡散領域５ｂは前記不純物拡散領域５ａと同じ極性であり、かつ前記不純物拡散領域５ａよりも高濃度である。
【００３７】
続いて、図６（ａ）に示すように、各領域に形成した第１ゲート電極Ｇ１、第２ゲート電極Ｇ２およびメモリゲートＭＧの側壁に、絶縁体からなる第２スペーサＳＰ２を形成する。これらは、絶縁膜を基板表面にＣＶＤ法などで堆積し、エッチバックすることで形成する。例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造などを、前記第２スペーサＳＰ２用の絶縁膜として用いる。そして、これまでの工程で形成したＭＯＮＯＳ型メモリやＭＩＳＦＥＴなどの素子と、後に形成する配線とのコンタクト領域を形成するために、イオン注入法により不純物をドーピングし、不純物拡散領域５ｃ，６ｂを、それぞれメモリアレイ形成領域Ｍおよびロジック回路形成領域Ｌに形成する。これらは、以前の工程で形成されている不純物拡散領域５ａ，５ｂ，６ａなどよりも高濃度にドーピングされる。また、メモリアレイ形成領域Ｍの不純物拡散領域５ｃは前記不純物拡散領域５ａ，５ｂと同じ極性であり、ロジック回路形成領域Ｌの不純物拡散領域６ｂは前記不純物拡散領域６ａと同じ極性である。
【００３８】
次の工程では、図６（ｂ）に示すように、まず、各素子と配線とのオーミック接続を目的としたシリサイド層の形成を行う。シリサイドの対象となる金属（例えばコバルト）をスパッタ法により、図６（ａ）の状態にある基板表面に堆積する。この状態で熱処理を施すことで、絶縁膜を介さずにシリコンと金属が接している不純物拡散領域５ｃ，６ａの表面、第１，第２ゲート電極Ｇ１，Ｇ２の表面、およびメモリゲートＭＧの表面に、シリサイド（それぞれ７ａ，７ｂおよび７ｃ）が形成される。その後、絶縁保護膜Ｉ４として、シリコン窒化膜をＣＶＤ法によって基板表面全体に堆積する。そして、基板上部に形成されることになる配線層の層間絶縁膜Ｉ５として、シリコン酸化膜をＣＶＤ法によって堆積する。
【００３９】
続いて、図６（ｃ）に示すように、前記層間絶縁膜にコンタクトホールを形成した後、金属（例えばタングステン）膜を堆積し、化学的・機械的研磨（ＣＭＰ：Chemical and Mechanical Polishing）法によって表面研磨することで、各素子への金属コンタクトプラグＭ３を形成する。その後、配線層を形成するための絶縁膜Ｉ６を堆積し、配線パターンをフォトリソグラフィ法により形成する。そして、スパッタ法などにより金属（例えば銅）を堆積し、ＣＭＰにより表面研磨することで、前記配線パターン中に金属配線Ｍ４を形成する。その後同様の工程を繰り返すことで、基板上部に金属配線を形成する。
【００４０】
このように、本実施の形態では、メモリアレイ形成領域Ｍとロジック回路形成領域Ｌで高さの異なるゲート電極を形成しなければならない場合でも、開口部１０ｂの側壁ＳＷを順テーパ状に加工し、その側壁ＳＷに第１スペーサＳＰ１を形成することで、急峻なステップが緩和され、フォトリソグラフィ用に塗布するバーク３の部分的な薄層化を抑制できる。従って、フォトレジスト感光のための入射露光光ＬＰ１がハレーションを起こしにくくなり、特にメモリ領域最外周におけるゲート寸法のばらつきの抑制に効果がある。
【００４１】
また、開口部側壁の順テーパ状加工はエッチング工程により行い、第１スペーサＳＰ１は絶縁膜の堆積とエッチバックのみで形成できる。即ち、フォトリソグラフィ工程を増やすことなく効果が得られることから、製造コスト増加の抑制にも効果がある。
【００４２】
また、本実施の形態では、開口部１０ｂの側壁ＳＷを順テーパ状に加工する工程と、その側壁ＳＷ表面に第１スペーサＳＰ１を形成する工程の両方を取り入れた半導体装置の製造工程を示したが、いずれか一方の工程を導入することでも、前記効果は得られる。
【００４３】
また、本実施の形態では、第１スペーサＳＰ１用の材料として、ＣＶＤ法で堆積したシリコン酸化膜を用いているが、同様にＣＶＤ法で堆積した多結晶シリコン膜、高密度プラズマＣＶＤ法で堆積したシリコン酸化膜、または減圧ＣＶＤ法で堆積したシリコン窒化膜を適用しても同様の効果が得られる。その場合、前記第１スペーサＳＰ１の形成工程（図３（ｂ）および（ｃ））において、シリコン酸化膜Ｉ３のかわりに前記材料を堆積し、同様にエッチバックすることで第１スペーサＳＰ１とすれば良い。
【００４４】
また、本実施の形態では、周辺ロジックで用いるＭＩＳＦＥＴのゲート電極高さに比して、ゲート高さの高い電極を用いるＭＯＮＯＳ型不揮発性メモリを用いた、メモリ／ロジック混載集積回路の製造方法を例示したが、ゲート高さの関係が逆である場合をはじめ、同一基板上に高さの異なるゲート電極を用いるＭＩＳＦＥＴが混載される集積回路の製造工程において、同様の効果が得られる。
【００４５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００４６】
本発明は、高さの異なるゲート電極を有する半導体装置、特にメモリ／ロジック混載集積回路の製造方法に適用して有効であり、とりわけＭＯＮＯＳ型不揮発性メモリ領域と周辺ロジック回路領域を混載した半導体装置の製造に効果的である。
【図面の簡単な説明】
【００４７】
【図１】（ａ）〜（ｃ）は本発明者が検討した半導体装置の製造工程中の要部断面図である。
【図２】（ａ）〜（ｃ）は図１に続く半導体装置の製造工程中の要部断面図である。
【図３】（ａ）〜（ｃ）は本発明の一実施の形態の半導体装置の製造工程中の要部断面図である。
【図４】（ａ）〜（ｃ）は図３に続く半導体装置の製造工程中における要部断面図である。
【図５】（ａ）〜（ｃ）は図４に続く半導体装置の製造工程中における要部断面図である。
【図６】（ａ）〜（ｃ）は図５に続く半導体装置の製造工程中における要部断面図である。
【符号の説明】
【００４８】
１  半導体基板
２  ＳＴＩ
３  バーク
４  フォトレジスト
Ｌ  ロジック回路形成領域
Ｍ  メモリアレイ形成領域
ＬＰ１  入射露光光
ＬＰ２  反射露光光
ＧＩ１  第１ゲート絶縁膜（第１絶縁膜）
ＧＩ２  第２ゲート絶縁膜（第２絶縁膜）
ＯＮＯ  積層絶縁膜
ＧＭ１  第１ゲート導電膜（第１導電膜）
ＧＭ２  第２ゲート導電膜（第２導電膜）
Ｇ１  第１ゲート電極
Ｇ２  第２ゲート電極
Ｇ２１  ダミーゲート
ＭＧ  メモリゲート
ＳＷ  側壁
ＳＰ１  第１スペーサ（スペーサ）
ＳＰ２  第２スペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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