(57)【要約】【課題】負荷電流の急激な増加に対する応答特性を損なうことなく、スイッチング周波数の変動を低減することが可能なコンパレータ方式ＤＣ−ＤＣコンバータを提供する。【解決手段】本発明の一実施形態に係るコンパレータ方式ＤＣ−ＤＣコンバータ１は、電圧変換部１００と制御部２００とを備える。制御部２００は、電圧変換部１００の出力電圧と基準電圧とを比較し、制御信号Ｓｓｗにおけるオンパルスの所定のオン幅又はオフパルスのオフ幅を決定するコンパレータ部２０，４０と、制御信号Ｓｓｗにおけるオンパルス及びオフパルスのうち少なくとも何れか一方をカウントすると共に基準クロックをカウントし、制御信号Ｓｓｗのカウント値と基準クロックのカウント値との比がＭ：Ｎ（Ｍ及びＮは自然数）となるように、所定のオン幅を調整するカウンタ部６０とを有する。【選択図】図１
2008092740.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子を有し、該スイッチング素子を制御信号に応じて制御することによって入力電圧を電圧変換した出力電圧を生成する電圧変換部と、
前記電圧変換部の前記出力電圧を安定化するための前記制御信号を生成する制御部と、
を備え、
前記制御部は、
前記電圧変換部の前記出力電圧と基準電圧とを比較し、前記制御信号におけるオンパルスの所定のオン幅又はオフパルス幅を決定するコンパレータ部と、
前記制御信号における前記オンパルス及びオフパルスのうち少なくとも何れか一方をカウントすると共に基準クロックをカウントし、前記制御信号のカウント値と前記基準クロックのカウント値との比がＭ：Ｎ（Ｍ及びＮは自然数）となるように、前記所定のオン幅を調整するカウンタ部と、
を有する、
コンパレータ方式ＤＣ−ＤＣコンバータ。
【請求項２】
前記コンパレータ部は、
前記電圧変換部の前記出力電圧が基準電圧より小さくなったことを検出し、当該検出時点を前記オンパルスの開始時点として決定する第１のコンパレータと、
前記オンパルスの開始時点から所定時間経過したことを検出し、当該検出時点を前記オンパルスの終了時点として決定する第２のコンパレータと、
を有し、
前記カウンタ部は、前記所定時間を調整することによって、前記所定のオン幅を調整する、
請求項１に記載のコンパレータ方式ＤＣ−ＤＣコンバータ。
【請求項３】
前記制御部は、定電流源に接続されたタイマー用容量素子を含み、前記オンパルスの開始時点から該タイマー用容量素子の充電を開始するタイマー部を更に有し、
前記第２のコンパレータは、前記タイマー部における前記タイマー用容量素子の電圧が所定電圧以上となったことを検出することによって、前記オンパルスの開始時点から所定時間経過したことを検出し、
前記カウンタ部は、前記タイマー部における前記タイマー用容量素子の充電電流を調整することによって、前記所定時間を調整する、
請求項２に記載のコンパレータ方式ＤＣ−ＤＣコンバータ。
【請求項４】
前記カウンタ部は、
前記制御信号における前記オンパルス及び前記オフパルスのうち少なくとも何れか一方をカウントし、当該カウント値が所定値となったときにパルス信号を生成する第１のカウンタと、
前記基準クロックをカウントし、当該カウント値が所定値となったときにパルス信号を生成する第２のカウンタと、
前記第１のカウンタからのパルス信号と前記第２のカウンタからのパルス信号とを受けるＮＡＮＤ回路と、
前記第１のカウンタからのパルス信号と前記第２のカウンタからのパルス信号とを受けるＮＯＲ回路と、
前記ＮＡＮＤ回路からの出力信号に応じて充電電流を供給し、前記ＮＯＲ回路からの出力信号に応じて放電電流を引き込むチャージポンプ回路と、
前記チャージポンプ回路に接続されたカウンタ用容量素子と、
を有し、
前記カウンタ用容量素子の端子間電圧に応じて前記タイマー用容量素子の充電電流を調整する、
請求項３に記載のコンパレータ方式ＤＣ−ＤＣコンバータ。
【請求項５】
前記カウンタ部は、
前記制御信号における前記オンパルス及び前記オフパルスのうち少なくとも何れか一方をカウントし、当該カウント値が所定値となったときにパルス信号を生成する第１のカウンタと、
前記基準クロックをカウントし、当該カウント値が所定値となったときにパルス信号を生成する第２のカウンタと、
前記第１のカウンタの出力端子及び前記第２のカウンタの出力端子に接続されたアップダウンカウンタと、
を有し、
前記アップダウンカウンタの出力信号に応じて前記タイマー用容量素子の充電電流を調整する、
請求項３に記載のコンパレータ方式ＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータ方式ＤＣ−ＤＣコンバータに関するものである。
【背景技術】
【０００２】
入力電圧から安定化した出力電圧を生成するＤＣ−ＤＣコンバータが知られている。ＤＣ−ＤＣコンバータにおいて出力電圧を安定化する手法としては、様々な方式が考案されている。例えば、特許文献１には、ＰＷＭ（パルス幅変調）方式を用いたスイッチングＤＣ−ＤＣコンバータが記載されている。ＰＷＭ方式では、スイッチング周波数を一定とし、オンパルス幅を調整することによって、出力電圧を安定化することができる。また、コンパレータ方式を用いたスイッチングＤＣ−ＤＣコンバータがある。コンパレータ方式では、コンパレータを用いてオンパルス幅を一定とし、オフパルス幅（すなわち、スイッチング周波数）を調整することによって、出力電圧を安定化することができる。
【０００３】
これらのＤＣ−ＤＣコンバータは、ＰＵ（ProcessorUnit）などの電圧源として用いられることがある。ＰＵでは、待機状態から処理状態へ移行するとき、消費電流が急激に増加する。負荷電流の急激な増加により、出力電圧が急激に低下すると、コンパレータ方式ＤＣ−ＤＣコンバータでは、即座にオンパルスを出力するので、所定のオフパルス期間中はパルスを出力できないＰＷＭ方式と比較して、出力電圧が早く安定化する。このように、コンパレータ方式は、ＰＷＭ方式と比較して、負荷電流の急激な増加に対する応答特性がよいという特徴を有する。
【特許文献１】特開２０００−２８７４３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、コンパレータ方式ＤＣ−ＤＣコンバータでは、スイッチングの周期Ｔｆは、オンパルス幅：Ｐｏｎ、オフパルス幅：Ｐｏｆｆ、入力電圧：Ｖｉｎ、出力電圧：Ｖｏｕｔとすると、Ｔｆ＝Ｐｏｎ＋Ｐｏｆｆ＝Ｖｏｕｔ／Ｖｉｎ×Ｔｆ＋（（Ｖｉｎ−Ｖｏｕｔ）／Ｖｉｎ）×Ｔｆ・・・（式（１））となる。したがって、オンパルス幅ＶｉｎおよびＶｏｕｔが定まる場合、Ｐｏｎは一定であるので、Ｐｏｆｆは一意に定まることになる。換言すれば、コンパレータ方式ＤＣ−ＤＣコンバータでは、Ｐｏｎが一定であるので、ＶｉｎおよびＶｏｕｔが定まれば、出力電圧を一定にするためのオンデューティが定まる。
【０００５】
ここで、例えば、環境温度が上昇すると、回路素子の内部抵抗が増加し、内部損失が増加する。このとき、コンパレータ方式ＤＣ−ＤＣコンバータでは、内部損失の増加による出力電圧の低下を補うために、オフパルス幅が短くなってオンデューティが増加する。このように、コンパレータ方式ＤＣ−ＤＣコンバータでは、環境温度の変動に起因して、スイッチング周波数が徐々に変動してしまう。その他入力電圧、出力電圧、及び出力電流の変動によってもオフパルス幅が変動しスイッチング周波数が変動してしまう。スイッチング周波数の変動によって、出力電圧のリップルが変動してしまい、ＰＵなどの後段回路が誤動作してしまう可能性がある。また、広帯域に渡るＥＭＩ対策が必要となる可能性がある。
【０００６】
そこで、本発明は、負荷電流の急激な増加に対する応答特性を損なうことなく、スイッチング周波数の変動を低減することが可能なコンパレータ方式ＤＣ−ＤＣコンバータを提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明のコンパレータ方式ＤＣ−ＤＣコンバータは、（１）スイッチング素子を有し、該スイッチング素子を制御信号に応じて制御することによって入力電圧を電圧変換した出力電圧を生成する電圧変換部と、（２）電圧変換部の出力電圧を安定化するための制御信号を生成する制御部とを備える。制御部は、（ａ）電圧変換部の出力電圧と基準電圧とを比較し、制御信号におけるオンパルスの所定のオン幅又はオフパルスのオフ幅を決定するコンパレータ部と、（ｂ）制御信号におけるオンパルス及びオフパルスのうち少なくとも何れか一方をカウントすると共に基準クロックをカウントし、制御信号のカウント値と基準クロックのカウント値との比がＭ：Ｎ（Ｍ及びＮは自然数）となるように、所定のオン幅を調整するカウンタ部とを有する。
【０００８】
このコンパレータ方式ＤＣ−ＤＣコンバータによれば、例えば、出力電流の増加により、オフパルスのオフ幅が短くなった場合でも、オンパルスの所定のオン幅はカウンタ部によって調整され、制御信号のカウント値と基準クロックのカウント値との比がＭ：Ｎとなる。すなわち、カウンタ部によって制御信号の周波数が一定に保持される。
【０００９】
したがって、このコンパレータ方式ＤＣ−ＤＣコンバータによれば、スイッチング周波数の変動を低減することができる。
【００１０】
上記したコンパレータ部は、電圧変換部の出力電圧が基準電圧より小さくなったことを検出し、当該検出時点をオンパルスの開始時点として決定する第１のコンパレータと、オンパルスの開始時点から所定時間経過したことを検出し、当該検出時点をオンパルスの終了時点として決定する第２のコンパレータとを有することが好ましく、上記したカウンタ部は、所定時間を調整することによって、所定のオン幅を調整することが好ましい。
【００１１】
また、上記した制御部は、定電流源に接続されたタイマー用容量素子を含み、オンパルスの開始時点から該タイマー用容量素子の充電を開始するタイマー部を更に有することが好ましい。この場合、上記した第２のコンパレータは、タイマー部におけるタイマー用容量素子の電圧が所定電圧以上となったことを検出することによって、オンパルスの開始時点から所定時間経過したことを検出することが好ましく、上記したカウンタ部は、タイマー部におけるタイマー用容量素子の充電電流を調整することによって、所定時間を調整することが好ましい。
【００１２】
また、上記したカウンタ部は、（１）制御信号におけるオンパルス及びオフパルスのうち少なくとも何れか一方をカウントし、当該カウント値が所定値となったときにパルス信号を生成する第１のカウンタと、（２）基準クロックをカウントし、当該カウント値が所定値となったときにパルス信号を生成する第２のカウンタと、（３）第１のカウンタからのパルス信号と第２のカウンタからのパルス信号とを受けるＮＡＮＤ回路と、（４）第１のカウンタからのパルス信号と第２のカウンタからのパルス信号とを受けるＮＯＲ回路と、（５）ＮＡＮＤ回路からの出力信号に応じて充電電流を供給し、ＮＯＲ回路からの出力信号に応じて放電電流を引き込むチャージポンプ回路と、（６）チャージポンプ回路に接続されたカウンタ用容量素子とを有し、（７）カウンタ用容量素子の端子間電圧に応じてタイマー用容量素子の充電電流を調整することが好ましい。
【００１３】
また、上記したカウンタ部は、（１）制御信号におけるオンパルス及びオフパルスのうち少なくとも何れか一方をカウントし、当該カウント値が所定値となったときにパルス信号を生成する第１のカウンタと、（２）基準クロックをカウントし、当該カウント値が所定値となったときにパルス信号を生成する第２のカウンタと、（３）第１のカウンタの出力端子及び第２のカウンタの出力端子に接続されたアップダウンカウンタとを有し、（４）アップダウンカウンタの出力信号に応じてタイマー用容量素子の充電電流を調整することが好ましい。
【発明の効果】
【００１４】
本発明によれば、スイッチング周波数の変動を低減することが可能なコンパレータ方式ＤＣ−ＤＣコンバータを得ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
［第１の実施形態］
【００１６】
図１は、本発明の第１の実施形態に係るコンパレータ方式ＤＣ−ＤＣコンバータを示す回路図である。図１に示すコンパレータ方式ＤＣ−ＤＣコンバータ１は、電圧変換部１００と制御部２００とから構成される。
【００１７】
電圧変換部１００は、同期整流回路を構成しており、制御部２００からのスイッチング制御信号Ｓｓｗに応じて、入力端子２に印加される入力電圧Ｖｉｎを電圧変換した出力電圧Ｖｏｕｔを出力端子３に発生する。電圧変換部１００は、２つのスイッチング素子１１，１２と、駆動回路１３と、インダクタ１４と、容量素子１５とを備えている。
【００１８】
スイッチング素子１１，１２はＮ型ＭＯＳＦＥＴである。スイッチング素子１１のドレインは入力端子２に接続されており、ソースはスイッチング素子１２のドレインに接続されている。スイッチング素子１２のソースはＧＮＤ５に接地されている。スイッチング素子１１，１２のゲートは、それぞれ駆動回路１３に接続されている。
【００１９】
駆動回路１３は、制御部２００からのスイッチング制御信号Ｓｓｗに応じて相補の駆動信号を生成し、これらの駆動信号をそれぞれスイッチング素子１１，１２のゲートに供給する。本実施形態では、駆動回路１３は、スイッチング素子１１に供給する駆動信号のための昇圧回路や、スイッチング素子１１，１２の同時オンを回避するためのデットタイム生成回路等を含む同期整流用駆動回路である。
【００２０】
スイッチング素子１１のソース及びスイッチング素子１２のドレインには、インダクタ１４の一端が接続されている。インダクタ１４の他端は、出力端子３に接続されている。インダクタ１４の他端及び出力端子３とＧＮＤ５との間には、出力電圧平滑化のための容量素子１５が接続されている。
【００２１】
制御部２００は、電圧変換部１００の出力電圧Ｖｏｕｔを安定化するためのスイッチング制御信号を生成する。制御部２００は、第１のコンパレータ２０と、タイマー部３０と、第２のコンパレータ４０と、ＳＲ−ＦＦ５０と、カウンタ部６０とを備えている。
【００２２】
第１のコンパレータ２０のプラス入力端子は電圧変換部１００の出力端子３に接続されており、マイナス入力端子には基準電圧Ｖｒｅｆが入力される。第１のコンパレータ２０の出力端子は、タイマー部３０及びＳＲ−ＦＦ５０のセット端子に接続されている。
【００２３】
タイマー部３０は、定電流生成回路３１と、タイマー用容量素子３２と、トランジスタ３３とを有している。定電流生成回路３１は、入力端子２とタイマー用容量素子３２との間に接続されており、タイマー用容量素子３２に一定値の充電電流を供給する。定電流生成回路３１は、この充電電流の値を、カウンタ部６０からの周波数制御信号Ｓｆに応じて変更することができる。
【００２４】
タイマー用容量素子３２は、定電流生成回路３１とＧＮＤ５との間に接続されている。タイマー用容量素子３２の端子間には、トランジスタ３３が並列に接続されている。すなわち、トランジスタ３３のドレインは定電流生成回路３１とタイマー用容量素子３２の一端との間のノードに接続されており、ソースはＧＮＤ５に接続されている。トランジスタ３３のゲートには、第１のコンパレータ２０からの出力電圧Ｖｏｎが入力される。
【００２５】
定電流生成回路３１とタイマー用容量素子３２の一端との間のノードは、第２のコンパレータ４０のプラス入力端子に接続されている。第２のコンパレータ４０のマイナス入力端子には、出力電圧Ｖｏｕｔが入力される。第２のコンパレータ４０の出力端子はＳＲ−ＦＦ５０のリセット端子に接続されている。
【００２６】
ＳＲ−ＦＦ５０は、第１のコンパレータ２０の出力電圧Ｖｏｎに応じてスイッチング制御信号Ｓｓｗにおけるオンパルスの生成を開始すると共にオフパルスの生成を終了し、第２のコンパレータ４０の出力電圧Ｖｏｆｆに応じてスイッチング制御信号Ｓｓｗにおけるオンパルスの生成を終了すると共にオフパルスの生成を開始する。
【００２７】
このように、第１のコンパレータ２０は、電圧変換部１００の出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより小さくなったことを検出し、ハイレベルのパルス電圧Ｖｏｎを発生することによってＳＲ−ＦＦ５０をセットし、この検出時点をスイッチング制御信号Ｓｓｗにおけるオンパルスの開始時点として決定する。
【００２８】
なお、本実施形態において、定電流生成回路３１は、入力端子２に接続されて入力電圧Ｖｉｎを受けるものとしたが、定電流生成回路３１の電力供給源は、ＧＮＤ５と所定の電位差を有し、定電流生成回路３１に必要とされる出力電流を供給できる電源であれば入力端子２の入力電圧Ｖｉｎに限られない。
【００２９】
また、タイマー部３０は、第１のコンパレータ２０のハイレベルのパルス電圧Ｖｏｎによってタイマー用容量素子３２の端子間電圧をリセットし、その後、定電流にてタイマー用容量素子３２を充電することによってタイマーとして機能する。
【００３０】
更に、第２のコンパレータ４０は、タイマー部３０のタイマー用容量素子３２の端子間電圧が出力電圧Ｖｏｕｔ以上となったことを検出し、すなわちオンパルスの開始時点から所定時間経過したことを検出し、ハイレベルのパルス電圧Ｖｏｆｆを発生することによってＳＲ−ＦＦ５０をリセットして、この検出時点をスイッチング制御信号Ｓｓｗにおけるオフパルスの終了時点として決定する。
【００３１】
換言すれば、第１のコンパレータ２０と第２のコンパレータ４０とが、スイッチング制御信号Ｓｓｗにおけるオンパルスの所定のオン幅を決定するコンパレータ部として機能する。
【００３２】
カウンタ部６０は、スイッチング制御信号Ｓｓｗを受けると共に基準クロックＣｒｅｆを受ける。カウンタ部６０は、スイッチング制御信号Ｓｓｗにおけるオンパルスをカウントすると共に基準クロックをカウントし、スイッチング制御信号Ｓｓｗのカウント値と基準クロックのカウント値とが等しくなるように、オンパルスの所定のオン幅を調整するための周波数制御信号Ｓｆを生成する。
【００３３】
次に、タイマー部３０及びカウンタ部６０について詳細に説明する。図２は、図１におけるタイマー部３０を示す回路図であり、図３は、図１におけるカウンタ部６０を示す回路図である。
【００３４】
まず、タイマー部３０について説明する。図２では、タイマー部３０における定電流生成回路３１が詳細に示されている。定電流生成回路３１は、入力電圧分割回路３４と、ボルテージホロワ３５と、抵抗素子３６と、カレントミラー回路３７と、ｇｍアンプ３８とを有している。
【００３５】
入力電圧分割回路３４は、入力端子２から入力される入力電圧Ｖｉｎを分圧する。本実施形態では、入力電圧分割回路３４は、入力端子２とＧＮＤ５との間に直列に接続された抵抗素子３４ａ，３４ｂによって構成されている。これらの抵抗素子３４ａ，３４ｂの間の分圧は、ボルテージホロワ３５に入力される。
【００３６】
ボルテージホロワ３５は、誤差増幅器３５ａとトランジスタ３５ｂとから構成されている。トランジスタ３５ｂのソースとＧＮＤ５との間には、抵抗素子３６が接続されている。また、トランジスタ３５ｂのドレインと入力端子２との間にはカレントミラー回路３７が接続されている。
【００３７】
カレントミラー回路３７は、ボルテージホロワ３５によって決定される基準電流を流すトランジスタ３７ａと、トランジスタ３７ａに流れる基準電流のミラー電流を生成するトランジスタ３７ｂとから構成されている。トランジスタ３７ｂは、このミラー電流をタイマー用容量素子３２に供給する。
【００３８】
ｇｍアンプ３８の一方の入力端子にはカウンタ部６０からの周波数制御信号Ｓｆが入力され、他方の入力端子には基準電圧Ｖｒｅｆ２が入力される。ｇｍアンプ３８の出力端子は、カレントミラー回路３７のトランジスタ３７ａとボルテージホロワ３５との間のノードに接続されている。
【００３９】
ｇｍアンプ３８は、プッシュプル型の電流源として機能し、例えば、周波数制御信号Ｓｆが基準電圧Ｖｒｅｆ２以上であるときにカレントミラー回路３７のトランジスタ３７ａから電流を引き込み、周波数制御信号Ｓｆが基準電圧Ｖｒｅｆ２より小さいときにはボルテージホロワ３５に電流を供給する。すなわち、ｇｍアンプ３８は、ＳｆがＶｒｅｆ２以上であるときにはタイマー用容量素子３２の充電電流を増加し、ＳｆがＶｒｅｆ２より小さいときにはタイマー用容量素子３２の充電電流を減少する。
【００４０】
次に、カウンタ部６０について説明する。図３に示すように、カウンタ部６０は、２つのカウンタ６１，６２と、ＮＯＲ回路６３と、ＮＡＮＤ回路６４と、２つのインバータ６５，６６と、チャージポンプ回路６７と、カウンタ用容量素子６８とを有している。
【００４１】
第１のカウンタ６１の入力端子にはスイッチング制御信号Ｓｓｗが入力され、リセット端子には第２のカウンタ６２の出力電圧が入力される。例えば、第１のカウンタ６１は、４ビットカウンタである。第１のカウンタ６１は、スイッチング制御信号Ｓｓｗのオンパルスをカウントし、カウント値が最大値「１１１１」となった場合に、ハイレベルのパルス電圧を出力すると共に、「１１１１」の次のカウント時に出力電圧をリセットする。また、第１のカウンタ６１は、第２のカウンタ６２の出力電圧がハイレベルとなったときにも出力電圧をリセットする。第１のカウンタ６１の出力端子は、インバータ６５を介してＮＯＲ回路６３の一方の入力端子に接続されている。
【００４２】
第２のカウンタ６２の入力端子には基準クロックＣｒｅｆが入力され、リセット端子には第１のカウンタ６１の出力電圧が入力される。例えば、第２のカウンタ６２は、４ビットカウンタである。第２のカウンタ６２は、基準クロックの周期をカウントし、カウント値が最大値「１１１１」となった場合に、ハイレベルのパルス電圧を出力すると共に、「１１１１」の次のカウント時に出力電圧をリセットする。また、第２のカウンタ６２は、第１のカウンタ６１の出力電圧がハイレベルとなったときにも出力電圧をリセットする。第２のカウンタ６２の出力端子は、ＮＡＮＤ回路６４の一方の入力端子に接続されている。
【００４３】
ＮＯＲ回路６３の他方の入力端子には、第２のカウンタ６２からの出力電圧が入力される。ＮＯＲ回路６３の出力端子は、チャージポンプ回路６７に接続されている。
【００４４】
ＮＡＮＤ回路６４の他方の入力端子には、インバータ６６を介して、第１のカウンタ６１からの出力電圧が入力される。ＮＡＮＤ回路６４の出力端子は、チャージポンプ回路６７に接続されている。
【００４５】
チャージポンプ回路６７は、ｎ型ＭＯＳＦＥＴからなるトランジスタ６７ａ，ｐ型ＭＯＳＦＥＴからなるトランジスタ６７ｂ及び２つの定電流源６７ｃ，６７ｄから構成されている。トランジスタ６７ａのソースは、定電流源６７ｃを介してＧＮＤ５に接続されており、ドレインは、トランジスタ６７ｂのドレインに接続されている。トランジスタ６７ｂのソースには、定電流源６７ｄを介して入力電圧Ｖｉｎが入力される。トランジスタ６７ａ，６７ｂのゲートは、それぞれ、ＮＯＲ回路６３の出力電圧、ＮＡＮＤ回路６４の出力電圧が入力される。トランジスタ６７ａ，６７ｂのドレインとＧＮＤ５との間には、カウンタ用容量素子６８が接続されている。
【００４６】
なお、本実施形態において、トランジスタ６７ｂのソースには、定電流源６７ｄを介して入力電圧Ｖｉｎが入力されるものとしたが、ＧＮＤ５と所定の電位差を有し、定電流源６７ｃ，６７ｄに必要とされる出力電流を供給できる電源であれば入力端子２の入力電圧Ｖｉｎに限られない。
【００４７】
次に、図１〜図５を参照しながら、コンパレータ方式ＤＣ−ＤＣコンバータ１の動作を説明する。図４は、図１に示すコンパレータ方式ＤＣ−ＤＣコンバータ１における各信号波形を示すタイミングチャートであり、図５は、図３に示すカウンタ部６０における各信号波形を示すタイミングチャートである。
【００４８】
まず、入力端子２に入力電圧Ｖｉｎが入力されると、制御部２００によってスイッチング制御信号Ｓｓｗが生成される。このスイッチング制御信号Ｓｓｗに応じて電圧変換部１００は、出力端子３に安定化した出力電圧Ｖｏｕｔを発生する。なお、定常状態において、スイッチング周波数が基準クロックＣｒｅｆの周波数に一致するように、Ｖｉｎ、オンタイム等が設定されている。
【００４９】
出力電圧Ｖｏｕｔが低下し基準電圧Ｖｒｅｆに達すると（図４（ａ））、第１のコンパレータ２０によってハイレベルのパルス電圧Ｖｏｎが生成され（図４（ｃ））、ＳＲ−ＦＦ５０によってスイッチング制御信号ＳｓｗにはオンパルスＰｏｎが開始時点Ｔａより発生すると共にオフパルスＰｏｆｆの発生が時点Ｔａで終了する（図４（ｅ））。すると、駆動回路１３によって相補の駆動信号が生成され、スイッチング素子１１がオン状態となると共にスイッチング素子１２がオフ状態となる。その結果、コイル１４に流れるコイル電流ＩＬが増加し、出力電圧Ｖｏｕｔが上昇する（図４（ａ），（ｂ））。
【００５０】
第１のコンパレータ２０によってハイレベルのパルス電圧Ｖｏｎが生成されると、トランジスタ３３が一時的にオン状態となり、タイマー用容量素子３２の端子間電圧がリセットされ、その後、定電流生成回路３１からの定電流によってタイマー用容量素子３２が徐々に充電される。タイマー用容量素子３２の端子間電圧が出力電圧Ｖｏｕｔに達すると、第２のコンパレータ４０によってハイレベルのパルス電圧Ｖｏｆｆが生成され（図４（ｄ））、ＳＲ−ＦＦ５０によってスイッチング制御信号ＳｓｗにはオフパルスＰｏｆｆが時点Ｔｂより発生すると共にオンパルスＰｏｎの発生が終了時点Ｔｂで終了する（図４（ｅ））。すると、駆動回路１３によって相補の駆動信号が反転され、スイッチング素子１１がオフ状態となると共にスイッチング素子１２がオン状態となる。その結果、出力電圧Ｖｏｕｔが低下すると共にコイル電流ＩＬが減少する。以上の動作が繰り返されることによって、出力電圧Ｖｏｕｔが安定化される。
【００５１】
ところで、例えば環境温度が低下すると、例えばスイッチング素子１１，１２やインダクタ１４などの内部抵抗値が低下し、内部損失が低下する。このとき、出力電圧Ｖｏｕｔの上昇を補うために、オフパルスＰｏｆｆのオフ幅が広くなり、オンデューティを減少させる。一方、オンパルスＰｏｎの所定のオン幅はカウンタ部６０によって調整される。
【００５２】
具体的には、スイッチング制御信号Ｓｓｗのスイッチング周波数が基準クロックＣｒｅｆの周波数より低いので（図５（ａ），（ｃ））、第２のカウンタ６２が第１のカウンタ６１より先にカウントを終了し、ハイレベルのパルス電圧を出力する。すると、ＮＡＮＤ回路６４がローレベルのパルス電圧Ｖｕｐを生成し（）、チャージポンプ回路６７におけるトランジスタ６７ｂが一時的にオン状態となる。一方、ＮＯＲ回路６３の出力電圧Ｖｄｏｗｎはローレベルのままであり（図５（ｄ））、チャージポンプ回路６７におけるトランジスタ６７ａはオフ状態のままである。その結果、カウンタ用容量素子６８が一時的に充電され、カウンタ用容量素子６８の端子間電圧、すなわち周波数制御信号Ｓｆが上昇する（図５（ｄ））。
【００５３】
すると、周波数制御信号Ｓｆと基準電圧Ｖｒｅｆ２との差分電圧に比例した電流をｇｍアンプ３８が引込み、タイマー用容量素子３２の充電電流を増加する。これによって、タイマー用容量素子３２の端子間電圧Ｖｔが出力電圧Ｖｏｕｔに達する時間が短くなり、オンパルスＰｏｎの終了時点Ｔｂが早まる。その結果、オンパルスＰｏｎのオン幅が狭くなり、ＶｉｎとＶｏｕｔによりオンデューティが定まるため、オフパルスＰｏｆｆのオフ幅も狭くなってスイッチング周波数は上昇する。このように、カウンタ部６０は、スイッチング周波数を基準クロックＣｒｅｆの周波数に近づけるように制御するため、スイッチング周波数の変動が低減される。
【００５４】
一方、例えば環境温度が上昇すると、例えばスイッチング素子１１，１２やインダクタ１４などの内部抵抗値が増加し、内部損失が増加する。このとき、出力電圧Ｖｏｕｔの低下を補うため、オフパルスＰｏｆｆのオフ幅が狭くなり、オンデューティを増加させる。一方、オンパルスＰｏｎの所定のオン幅はカウンタ部６０によって調整される。
【００５５】
具体的には、スイッチング制御信号Ｓｓｗのスイッチング周波数が基準クロックＣｒｅｆの周波数より高いので、第１のカウンタ６１が第２のカウンタ６２より先にカウントを終了し、ハイレベルのパルス電圧を出力する。すると、ＮＯＲ回路６３がハイレベルのパルス電圧Ｖｄｏｗｎを生成し、チャージポンプ回路６７におけるトランジスタ６７ａが一時的にオン状態となる。一方、ＮＡＮＤ回路６４の出力電圧Ｖｕｐはハイレベルのままであり、チャージポンプ回路６７におけるトランジスタ６７ｂはオフ状態のままである。その結果、カウンタ用容量素子６８が一時的に放電され、カウンタ用容量素子６８の端子間電圧、すなわち周波数制御信号Ｓｆが低下する。
【００５６】
すると、周波数制御信号Ｓｆと基準電圧Ｖｒｅｆ２との差分電圧に比例した電流をｇｍアンプ３８が出力し、タイマー用容量素子３２の充電電流を減少する。これによって、タイマー用容量素子３２の端子間電圧Ｖｔが出力電圧Ｖｏｕｔに達する時間が長くなり、オンパルスＰｏｎの終了時点Ｔｂが遅れる。その結果、オンパルスＰｏｎのオン幅が広くなり、ＶｉｎとＶｏｕｔによりオンデューティが定まるため、オフパルスＰｏｆｆのオフ幅も広くなって、スイッチング周波数は減少する。このように、カウンタ部６０は、スイッチング周波数を基準クロックＣｒｅｆの周波数に近づけるように制御するため、スイッチング周波数の変動が低減される。
【００５７】
このように、第１の実施形態のコンパレータ方式ＤＣ−ＤＣコンバータ１によれば、負荷電流の急激な増加に対する応答特性を損なうことなく、環境温度の変動等に起因する変換ロスの変動、入出力電圧の変動、出力電流の変動によって生じるスイッチング周波数の変動を低減することができる。その結果、出力電圧のリップルの変動を低減することができ、ＰＵなどの後段回路の誤動作を防止することができる。また、広帯域に渡るＥＭＩ対策が不要となり、ＥＭＩ対策を容易に、且つ安価に行うことができる。
【００５８】
また、第１の実施形態のコンパレータ方式ＤＣ−ＤＣコンバータ１によれば、カウンタ部６０の論理演算回路を、ＮＯＲ回路、ＮＡＮＤ回路及びインバータで構成しているので、高速動作が可能である。
【００５９】
また、第１の実施形態のコンパレータ方式ＤＣ−ＤＣコンバータ１のカウンタ部６０は、基準クロックＣｒｅｆの所定期間（例えば、基準クロックの周期の数百から数千カウント期間）に渡るパルスをカウントする。換言すれば、カウンタ部６０は基準クロックＣｒｅｆの平均周波数を検知している。したがって、図６に示すように入力基準クロックＣｒｅｆに大きなジッタが含まれる場合であっても、第１の実施形態のコンパレータ方式ＤＣ−ＤＣコンバータ１によれば、スイッチング制御信号Ｓｓｗは基準クロックＣｒｅｆのジッタの影響を受けず、スイッチング周波数の変動を低減することができる。
［第２の実施形態］
【００６０】
次に、本発明の第２の実施形態に係るコンパレータ方式ＤＣ−ＤＣコンバータ１Ａについて説明する。コンパレータ方式ＤＣ−ＤＣコンバータ１Ａは、コンパレータ方式ＤＣ−ＤＣコンバータ１においてタイマー部３０及びカウンタ部６０に代えてそれぞれタイマー部３０Ａ、カウンタ部６０Ａを備える構成で、第１の実施形態と異なる。コンパレータ方式ＤＣ−ＤＣコンバータ１Ａのその他の構成はコンパレータ方式ＤＣ−ＤＣコンバータ１と同一である。
【００６１】
図７は、本発明の第２の実施形態に係るカウンタ部６０Ａを示す回路図である。図７に示すカウンタ部６０Ａは、ディジタル回路である点で第１の実施形態と異なる。具体的には、カウンタ部６０Ａは、ＮＯＲ回路６３、ＮＡＮＤ回路６４、チャージポンプ回路６７及びカウンタ用容量素子６８に代えてアップダウンカウンタ６８Ａを備える構成で第１の実施形態と異なる。カウンタ部６０Ａのその他の構成は、カウンタ部６０と同一である。
【００６２】
アップダウンカウンタ６８Ａは、第１のカウンタ６１からのパルス電圧と第２のカウンタ６１からのパルス電圧とを受け、カウント値を増減する。アップダウンカウンタ６８Ａは、４ビットのディジタル周波数制御信号Ｓｆをタイマー部３０Ａへ出力する。
【００６３】
図８は、本発明の第２の実施形態に係るタイマー部３０Ａを示す回路図である。図８に示すタイマー部３０Ａは、タイマー部３０に加えて更にディジタル／アナログ変換部（以下、ＤＡＣという。）３９を備える構成で第１の実施形態と異なる。タイマー部３０Ａのその他の構成はタイマー部３０と同一である。
【００６４】
ＤＡＣ３９は、アップダウンカウンタ６８Ａからの４ビットのディジタル周波数制御信号Ｓｆをアナログ信号に変換する。ＤＡＣ３９の出力端子は、ｇｍアンプ３８の一方の入力端子に接続されている。
【００６５】
第２の実施形態のコンパレータ方式ＤＣ−ＤＣコンバータ１Ａでも、第１の実施形態と同様の利点を得ることができる。
［第３の実施形態］
【００６６】
次に、本発明の第３の実施形態に係るコンパレータ方式ＤＣ−ＤＣコンバータ１Ｂについて説明する。コンパレータ方式ＤＣ−ＤＣコンバータ１Ｂは、コンパレータ方式ＤＣ−ＤＣコンバータ１Ａにおいてタイマー部３０Ａに代えてタイマー部３０Ｂを備える構成で、第２の実施形態と異なる。コンパレータ方式ＤＣ−ＤＣコンバータ１Ｂのその他の構成はコンパレータ方式ＤＣ−ＤＣコンバータ１Ａと同一である。
【００６７】
図９は、本発明の第３の実施形態に係るタイマー部３０Ｂを示す回路図である。図９に示すタイマー部３０Ｂは、タイマー部３０Ａにおいて抵抗素子３６、ｇｍアンプ３８及びＤＡＣ３９に代えて可変抵抗部３６Ａを備える構成で第２の実施形態と異なる。タイマー部３０Ｂのその他の構成はタイマー部３０Ａと同一である。
【００６８】
可変抵抗部３６Ａは、抵抗素子とスイッチ素子とによって構成されており、アップダウンカウンタ６８Ａからの４ビットのディジタル周波数制御信号Ｓｆに応じてスイッチ素子を制御することによって抵抗値を変更し、ボルテージホロワ及びカレントミラー回路の電流を制御することができる。
【００６９】
第３の実施形態のコンパレータ方式ＤＣ−ＤＣコンバータ１Ｂでも、第１の実施形態と同様の利点を得ることができる。
【００７０】
また、第３の実施形態のコンパレータ方式ＤＣ−ＤＣコンバータ１Ｂによれば、軽負荷モード時であっても、アップダウンカウンタ６８Ａを停止することによって、オンパルスのオン幅が極端に短くなることを容易に防止することができる。
【００７１】
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。
【００７２】
本実施形態では、タイマー部３０は、オンタイム幅Ｐｏｎを制御するものとしたが、オフタイム幅Ｐｏｆｆを制御するものとしてもよい。この場合、駆動回路１３おいて、スイッチング制御信号Ｓｓｗがハイレベルのときに、スイッチング素子１１がオフ状態となると共にスイッチング素子１２がオン状態となる相補の駆動信号を生成する。
【００７３】
また、スイッチング制御信号ＳｗにおけるオンパルスＰｏｎのオン幅を変更する方法は、本実施形態に限られるものではなく、様々な態様が考えられる。例えば、ボルテージホロワ３５におけるトランジスタ３５ｂのパラ数を変更することによってタイマー用容量素子３２の充電電流を変更してもよいし、カレントミラー回路３７におけるトランジスタ３７ａ，３７ｂのパラ数を変更することによってタイマー用容量素子３２の充電電流を変更してもよいし、入力電圧分割回路３４における分割比を変更することによってタイマー用容量素子３２の充電電流を変更してもよい。
【００７４】
また、本実施形態では、カウンタ部６０における基準クロックＣｒｅｆの周波数はスイッチング制御信号Ｓｓｗの周波数と同様としたが、基準クロックＣｒｅｆの周波数とスイッチング制御信号Ｓｓｗの周波数との比はＮ：Ｍ（Ｍ及びＮは自然数）であってもよい。このとき、カウンタ部６０は、スイッチング制御信号Ｓｓｗのカウント値と基準クロックＣｒｅｆのカウント値との比がＭ：Ｎとなるように、スイッチング制御信号におけるオンパルスの所定のオン幅を調整する。特に、図１０に示すように、基準クロックＣｒｅｆの周波数がスイッチング制御信号Ｓｓｗの周波数より低いことが好ましい。これによれば、消費電流を低減することが可能である。
【００７５】
また、本実施形態では、第１のカウンタ６１は、スイッチング制御信号Ｓｓｗにおけるオンパルスのみをカウントしたが、スイッチング制御信号Ｓｓｗにおけるオンパルス及びオフパルスのうち少なくとも何れか一方をカウントしてもよい。
【００７６】
また、本実施形態では、第２のコンパレータのマイナス入力端子には出力電圧Ｖｏｕｔが入力されたが、第２のコンパレータのマイナス入力端子にはある基準電圧が入力されてもよい。
【００７７】
また、本実施形態では、電圧変換部１００が２つのスイッチング素子１１，１２を用いた同期整流回路であったが、スイッチング素子１２の代わりにダイオードが用いられてもよい。
【００７８】
また、本実施形態では、電圧変換部１００におけるスイッチング素子１１としてｎ型ＭＯＳＦＥＴが用いられたが、ｐ型ＭＯＳＦＥＴが用いられてもよい。更に、本実施形態におけるスイッチング素子やトランジスタには、ＦＥＴやバイポーラトランジスタといった様々なトランジスタが適用可能である。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１の実施形態に係るコンパレータ方式ＤＣ−ＤＣコンバータを示す回路図である。
【図２】図１におけるタイマー部を示す回路図である。
【図３】図１におけるカウンタ部６０を示す回路図である。
【図４】図１に示すコンパレータ方式ＤＣ−ＤＣコンバータにおける各信号波形を示すタイミングチャートである。
【図５】図３に示すカウンタ部における各信号波形を示すタイミングチャートである。
【図６】図４において基準クロックにジッタが発生した場合の各信号波形を示すタイミングチャートである。
【図７】本発明の第２の実施形態に係るカウンタ部を示す回路図である。
【図８】本発明の第２の実施形態に係るタイマー部を示す回路図である。
【図９】本発明の第３の実施形態に係るタイマー部を示す回路図である。
【図１０】図４において基準クロックの周波数がスイッチング制御信号の周波数より低い場合の各信号波形を示すタイミングチャートである。
【符号の説明】
【００８０】
１…コンパレータ方式ＤＣ−ＤＣコンバータ、１１，１２…スイッチング素子、１３…駆動回路、１４…インダクタ、１５…容量素子、２０…第１のコンパレータ（コンパレータ部）、３０…タイマー部、３１…定電流生成回路（定電流源）、３２…タイマー用容量素子、３３…トランジスタ、３４…入力電圧分割回路、３５…ボルテージホロワ、３６…抵抗素子、３６Ａ…可変抵抗部、３７…カレントミラー回路、３８…ｇｍアンプ、４０…第２のコンパレータ（コンパレータ部）、６０…カウンタ部、６１…第１のカウンタ、６２…第２のカウンタ、６３…ＮＯＲ回路、６４…ＮＡＮＤ回路、６５，６６…インバータ、６７…チャージポンプ回路、６８…カウンタ用容量素子、６８Ａ…アップダウンカウンタ、１００…電圧変換部、２００…制御部。
【図１】
2008092740.tif 000003
【図２】
2008092740.tif 000004
【図３】
2008092740.tif 000005
【図４】
2008092740.tif 000006
【図５】
2008092740.tif 000007
【図６】
2008092740.tif 000008
【図７】
2008092740.tif 000009
【図８】
2008092740.tif 000010
【図９】
2008092740.tif 000011
【図１０】
2008092740.tif 000012