(57)【要約】【課題】  半導体基板表面にトレンチゲート用の溝７２を形成した際に、溝７２のＳＴＩ埋め込み酸化膜２０と接する面に発生した半導体バリ７４を除去できる半導体装置の製造方法を提供する。【解決手段】  溝７２のワード線平行方向断面における深さ方向エッチレートＲ１よりも横方向エッチレートＲ２が大きい（Ｒ１／Ｒ２が１より小さい）エッチングガスを用いて、半導体バリ７４をドライエッチングにより除去することを特徴とする半導体装置の製造方法。【選択図】    図１２
2008153562.tif 000002
【特許請求の範囲】
【請求項１】
深さ方向のエッチレートよりも横方向のエッチレートが大きいエッチングガスを用いて半導体基板をドライエッチングするエッチング処理ステップを含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記半導体基板の表面にＳＴＩ(Shallow Trench Isolation)層を形成するステップと、前記半導体基板の表面の前記ＳＴＩ層に囲まれた領域にドライエッチングによりトレンチゲート用の溝を形成する溝形成ステップとを更に含み、
前記エッチング処理ステップは、前記溝が形成された状態の前記半導体基板を、前記エッチングガスを用いてドライエッチングするステップであることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記エッチング処理ステップは、前記半導体基板の表面に前記溝を形成した際に、前記溝の前記ＳＴＩ層と接する面に発生した半導体バリを除去するためのステップであり、前記エッチング処理ステップは、前記溝のワード線平行方向断面における深さ方向エッチレートＲ１の前記溝のワード線平行方向断面における横方向エッチレートＲ２に対する比Ｒ１／Ｒ２を１より小さくするようなガス流量比に混合された混合ガスを前記エッチングガスとして用いて、前記半導体バリをドライエッチングにより除去するステップであり、前記混合ガスはSF6とSiF4とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記エッチング処理ステップは、前記溝のワード線平行方向断面における深さ方向エッチレートＲ１の前記溝のワード線平行方向断面における横方向エッチレートＲ２に対する比Ｒ１／Ｒ２を１より小さくし、しかも前記溝のワード線垂直方向断面における深さ方向エッチレートＲ３の前記溝のワード線垂直方向断面における横方向エッチレートＲ４に対する比Ｒ３／Ｒ４を実質的に１に等しくするか１より大きくするようなガス流量比に混合された混合ガスを前記エッチングガスとして用いて、前記半導体バリをドライエッチングにより除去するステップであり、前記混合ガスはSF6とSiF4とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の表面にＳＴＩ(Shallow Trench Isolation)層を形成するステップと、前記半導体基板の表面の前記ＳＴＩ層に囲まれた領域にドライエッチングによりトレンチゲート用の溝を形成する溝形成ステップとを有する半導体装置の製造方法であって、前記溝形成ステップは、SF6とHBrとを含む混合ガスを用いたドライエッチングにより、前記領域に前記溝を、該溝の前記ＳＴＩ層と接する面に半導体バリを発生させることなく、形成するステップであることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、前記溝形成ステップは、前記混合ガスとして、SF6流量／HBr流量で表される流量比をＦＲとした時、
０．２＜ＦＲ＜０．４
のガス流量比に混合された混合ガスを用いることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にトレンチゲートを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
例えばＤＲＡＭ(Dynamic Random Access Memory)における最近の微細化はめざましく、ＤＲＡＭの微細化に伴い内部のメモリセルのトランジスタのゲートも微細化されている。そのようなゲートの微細化に伴い、トランジスタの短チャネル効果の問題が顕在化してきている。そこで、ゲート下に溝（トレンチ）を掘り、その溝底をチャネルとして利用することで必要十分なチャネル長を確保する技術（トレンチゲート）が本命となりつつある。この「トレンチゲート」では、溝加工時にワード線平行方向（ワード線に平行な方向、すなわちゲートに平行な方向）に溝に発生する高いSiバリが問題となる。具体的には、Siバリは溝のＳＴＩ(Shallow Trench Isolation)と接する面に発生する。
【０００３】
現存の技術では、以下に関連技術として説明するように、そのSiバリ部分を酸化し、その後に酸化膜ウェットエッチを入れることで除去してきたが、その方法ではバリの厚さに応じて酸化量、ウェットエッチ量を増やす必要があり、ウェットエッチを過剰に入れることによる表面段差の影響が大きくなってしまう。
【０００４】
図１〜図１０を参照して上記関連技術としてのトレンチゲート加工技術を説明する。
【０００５】
図１において、シリコン基板１０上にはSiO2からなるＳＴＩ埋め込み酸化膜２０が形成されている。後にメモリセルの活性領域が形成される活性領域形成部３０においてはシリコン基板１０上にSiO2からなる薄い酸化膜２１が形成されている。
【０００６】
シリコン基板１０の酸化膜２１上及びＳＴＩ埋め込み酸化膜２０上にはSi3N4からなるSiN（シリコン窒化）膜（後に図示）が形成される。このSiN膜のうち、後にメモリセルの通常ゲート領域が形成される通常ゲート形成領域５０のSiN膜はドライエッチングで選択的に除去され、シリコン基板１０上の酸化膜２１が露出される。この状態が図２に示されている。図２において、前述のドライエッチング後に残ったSiN膜が参照符号４０にて示されている。
【０００７】
図３において、シリコン基板１０上の露出した酸化膜２１上及びSiN膜４０上にはSi3N4からなるサイドウォール用SiN膜６０が形成される。
【０００８】
図４において、後にメモリセルのトレンチゲート領域が形成されるトレンチゲート形成領域７０上のサイドウォール用SiN膜６０のみがエッチングで選択的に除去され、残りのサイドウォール用SiN膜６０がサイドウォールとして残る。
【０００９】
図５において、SiN膜４０とSiN膜６０（サイドウォール）とをマスクとしてトレンチゲート形成領域７０の酸化膜２１及びシリコン基板１０をドライエッチングし、トレンチ（溝）７２を形成する。このとき、ワード線平行方向（すなわち、上述のようにゲートに平行な方向）にSiバリ７４が発生する。即ち、Siバリ７４はトレンチ（溝）７２のＳＴＩ埋め込み酸化膜２０と接する面に発生する。
【００１０】
ここで、Siバリ７４が生じる理由を説明する。
【００１１】
図４に戻って、Ａで示された部分に着目すると、この図では簡易的に書いているが、実際は活性領域形成部３０の表面の角は故意に丸められている（ラウンドされている）。この丸められたSi基板１０の上部にも酸化膜（SiO2膜）が被さるので、その酸化膜（SiO2膜）の直下のシリコンがSiバリ７４（図５）として残ってしまうわけである。
【００１２】
次に図４のＢで示された部分に着目すると、活性領域形成部３０のシリコンはテーパを引いている。このテーパは応力緩和のために必要な形状である。そのため、シリコン基板１０をドライエッチングにより真っ直ぐ切ってもこのテーパ分だけシリコンがSiバリ７４（図５）として残ることになる。
【００１３】
以上、二つの理由によりSiバリが残ってしまう。
【００１４】
Siバリはそのままにしておくと、寄生チャネルとなり、ハンプの原因となってしまうため、除去する必要がある。
【００１５】
図６において、Siバリ７４（図５）を除去するために、まず、トレンチ７２の内面を犠牲酸化することにより、Siバリを犠牲酸化する。これにより、トレンチ７２の内面にSiO2からなる犠牲酸化膜８０を形成する。続いて、SiN膜４０とSiN膜６０（サイドウォール）をウェットエッチにより除去し、図７の状態とする。
【００１６】
次に、図７において、犠牲酸化膜８０をウェットエッチにより除去し、図８に示されるようにトレンチ７２を露出させる。このとき、図８に示されるように、ＳＴＩ埋め込み酸化膜２０に削れにより段差２２が生じたりする。
【００１７】
次に、図９において、活性領域形成部３０のトレンチ７２表面にSiO2からなるゲート酸化膜９０を形成する。次に、図１０において、後に別々のゲート電極（ワード線）９５−１及び９５−２となるゲートDOPOS(Doped poly-silicon)９６を形成する。この際、ＳＴＩ埋め込み酸化膜２０に生じていた段差２２により、ゲートDOPOS９６にうねり９７が発生する。
【００１８】
上述したように既存の技術では、図５のようにトレンチ７２をドライエッチングにより形成した際に発生するSiバリ７４を酸化（熱酸化）で除去している。すると、発生したバリが大きいとその分酸化量増加する。酸化量が多いとその後の酸化膜ウェットエッチでSiO2エッチ量増加する。SiO2エッチ量が増えるとＳＴＩ上SiO2削れ部分（図８の段差２２）が広がる。ＳＴＩ上SiO2削れ部分（図８の段差２２）が広がるとワード線容量増大（図１０のＸ部分）などの問題が発生する。
【００１９】
特許文献１（特開２００４−０８７７３８号公報）は、その実施例２に、Ｓｉ基板のトレンチエッチングにエッチングガスとしてSF6/O2/SiF4混合ガスを用いることを開示している。
【００２０】
特許文献２（特開平０６−１６３４７８号公報）には、図４の比較例２に、シリコン基板のトレンチをエッチングで形成する際のエッチングガスとしてSF6/HBr混合ガスを用いることを開示している。
【００２１】
しかし、特許文献１及び特許文献２には、トレンチゲート用の溝を形成する際に溝のＳＴＩ埋め込み酸化膜と接する面にSiバリが発生すること、そのSiバリを除去するために深さ方向のエッチレートよりも横方向のエッチレートが大きいエッチングガスを用いること、及び深さ方向のエッチレートよりも横方向のエッチレートが大きくなるようなSF6/SiF4ガス流量比（混合比）のエッチングガスを用いることは開示がない。更に、特許文献１及び特許文献２にも、トレンチゲート用の溝を形成する際にSiバリの発生を防ぐこと、及びSiバリの発生を防ぐことができる具体的なSF6/HBrガス流量比は開示がない。
【００２２】
【特許文献１】特開２００４−０８７７３８号公報
【特許文献２】特開平０６−１６３４７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
上述のように、Siバリを除去するために、現存の技術では、Siバリの熱酸化及び酸化膜ウェットエッチという方法をとっているが、この方法で太く高いSiバリを完全に除去するには、熱酸化、酸化膜ウェットエッチを過剰に行わなければならない。その結果、ＳＴＩ酸化膜を後退させ、表面段差を生み、ワード線容量の増大という問題が発生する。そのため、他の手段によるSiバリ除去方法が望まれていた。
【００２４】
本発明の目的は、ワード線容量の増大を発生せずに半導体バリを除去することができる半導体装置の製造方法を提供することにある。
【００２５】
本発明の別の目的は、ワード線容量の増大を発生せずに半導体バリの発生を防ぐことができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２６】
本発明による半導体装置の製造方法は以下のとおりである。
【００２７】
（１）  深さ方向のエッチレートよりも横方向のエッチレートが大きいエッチングガスを用いて半導体基板をドライエッチングするエッチング処理ステップを含むことを特徴とする半導体装置の製造方法。
【００２８】
（２）  上記（１）項に記載の半導体装置の製造方法において、
前記半導体基板の表面にＳＴＩ(Shallow Trench Isolation)層を形成するステップと、前記半導体基板の表面の前記ＳＴＩ層に囲まれた領域にドライエッチングによりトレンチゲート用の溝を形成する溝形成ステップとを更に含み、
前記エッチング処理ステップは、前記溝が形成された状態の前記半導体基板を、前記エッチングガスを用いてドライエッチングするステップであることを特徴とする半導体装置の製造方法。
【００２９】
（３）  上記（２）項に記載の半導体装置の製造方法において、
前記エッチング処理ステップは、前記半導体基板の表面に前記溝を形成した際に、前記溝の前記ＳＴＩ層と接する面に発生した半導体バリを除去するためのステップであり、前記エッチング処理ステップは、前記溝のワード線平行方向断面における深さ方向エッチレートＲ１の前記溝のワード線平行方向断面における横方向エッチレートＲ２に対する比Ｒ１／Ｒ２を１より小さくするようなガス流量比に混合された混合ガスを前記エッチングガスとして用いて、前記半導体バリをドライエッチングにより除去するステップであり、前記混合ガスはSF6とSiF4とを含むことを特徴とする半導体装置の製造方法。
【００３０】
（４）  上記（３）項に記載の半導体装置の製造方法において、
前記エッチング処理ステップは、前記溝のワード線平行方向断面における深さ方向エッチレートＲ１の前記溝のワード線平行方向断面における横方向エッチレートＲ２に対する比Ｒ１／Ｒ２を１より小さくし、しかも前記溝のワード線垂直方向断面における深さ方向エッチレートＲ３の前記溝のワード線垂直方向断面における横方向エッチレートＲ４に対する比Ｒ３／Ｒ４を実質的に１に等しくするか１より大きくするようなガス流量比に混合された混合ガスを前記エッチングガスとして用いて、前記半導体バリをドライエッチングにより除去するステップであり、前記混合ガスはSF6とSiF4とを含むことを特徴とする半導体装置の製造方法。
【００３１】
（５）  半導体基板の表面にＳＴＩ(Shallow Trench Isolation)層を形成するステップと、前記半導体基板の表面の前記ＳＴＩ層に囲まれた領域にドライエッチングによりトレンチゲート用の溝を形成する溝形成ステップとを有する半導体装置の製造方法であって、前記溝形成ステップは、SF6とHBrとを含む混合ガスを用いたドライエッチングにより、前記領域に前記溝を、該溝の前記ＳＴＩ層と接する面に半導体バリを発生させることなく、形成するステップであることを特徴とする半導体装置の製造方法。
【００３２】
（６）  上記（５）項に記載の半導体装置の製造方法において、前記溝形成ステップは、前記混合ガスとして、SF6流量／HBr流量で表される流量比をＦＲとした時、
０．２＜ＦＲ＜０．４
のガス流量比に混合された混合ガスを用いることを特徴とする半導体装置の製造方法。
【発明の効果】
【００３３】
即ち、本発明では、等方性エッチング成分であるSF6にデポジション性ガスであるSiF4を添加した上述の系でドライエッチングすることにより、溝の形状を損なうことなく、溝のＳＴＩ層と接する面に発生したSiバリを除去することが出来る。従って、上記関連技術のようにワード線容量の増大は発生しない。
【００３４】
更に本発明では、等方性エッチング成分であるSF6に低蒸気圧エッチング生成物を発生させるHBrを添加した上述の系でドライエッチングすることにより、半導体基板表面に溝を、溝のＳＴＩ層と接する面に半導体バリを発生させることなく、形成することができる。これによっても、上記関連技術のようにワード線容量の増大を発生しない。
【発明を実施するための最良の形態】
【００３５】
次に本発明について図面を参照して説明する。
【００３６】
図１１を参照すると、本発明の第１の実施形態では、等方性エッチング成分であるSF6にデポジション性ガスであるSiF4を添加した系（具体的なガス流量の数値は後に述べる）で、深さ方向のエッチレートよりも横方向のエッチレートが大きいエッチングガスを生成する。そして、第１の実施形態では、このエッチングガスを用いて半導体基板をドライエッチングするエッチング処理ステップを行うことにより、溝７２やＳＴＩ埋め込み酸化膜２０の形状を損なうことなく、溝７２のＳＴＩ埋め込み酸化膜２０と接する面に、発生したSiバリ７４（図１１（ａ））を効率的に除去している（図１１（ｂ））。これは、SF6によるラジカルエッチ効果で等方的なエッチングを行いつつ、等方性エッチでありがちなラウンド形状をほぼフラットな形状にすることを実現している。等方的なエッチングを行いながら底面をほぼフラットな形状にすることが出来るのは、デポジション性ガスとして使用しているSiF4の吸着確率が比較的低いという物性とエッチングが進行しやすいところは、デポジションも入りやすいという性質をうまく利用しているからである。
【００３７】
すなわち、深さ方向のエッチレートよりも横方向のエッチレートが大きいエッチングガスを用いて半導体基板をドライエッチングするエッチング処理ステップを含むことを特徴とする半導体装置の製造方法。
【００３８】
具体的には、SF6にSiF4を添加した上述の系でのドライエッチングは、図５のステップに続く図１２に示したステップとして以下のように行われる。
【００３９】
図１２において、溝７２のワード線平行方向（すなわち、上述のようにゲートに平行な方向）断面における深さ方向エッチレートＲ１の溝７２のワード線平行方向断面における横方向エッチレートＲ２に対する比Ｒ１／Ｒ２を１より小さくするようなガス流量比に混合された、SF6とSiF4とを含む混合ガスを用いて、Siバリ７４をドライエッチングにより除去する。
【００４０】
好ましくは、溝７２のワード線平行方向断面における深さ方向エッチレートＲ１の溝７２のワード線平行方向断面における横方向エッチレートＲ２に対する比Ｒ１／Ｒ２を１より小さくし、しかも溝７２のワード線垂直方向（ワード線に垂直な方向、すなわちゲートに垂直な方向）断面における深さ方向エッチレートＲ３の溝７２のワード線垂直方向断面における横方向エッチレートＲ４に対する比Ｒ３／Ｒ４を１に等しいか、１より大きくするようなガス流量比に混合された、SF6とSiF4とを含む混合ガスを用いて、Siバリ７４をドライエッチングにより除去する。
【００４１】
図１２における上述のバリ除去ステップが終了すると、図９のゲート酸化膜形成ステップ及び図１０のステップが行われる。図１０において、後に別々のゲート電極（ワード線）９５−１及び９５−２となるゲートDOPOS(Doped poly-silicon)９６を形成されるが、本発明では、ＳＴＩ埋め込み酸化膜２０に段差２２が生じないので、ゲートDOPOS９６のうねり９７も発生せず、ワード線容量増大（図１０のＸ部分）も発生しない。
【００４２】
更に本発明の第２の実施形態では、等方性エッチング成分であるSF6に低蒸気圧エッチング生成物を発生させるHBrを添加した系（具体的なガス流量の数値は後に述べる）でドライエッチングすることにより、図１１（ｂ）のように、半導体基板表面に溝７２を、溝７２のＳＴＩ埋め込み酸化膜２０と接する面にSiバリを発生させることなく、形成することができる。このように、SF6にHBrを添加した前述の系を用いて溝７２を形成した結果、図１１（ｂ）のように、溝７２の底面はSiが構成するが、溝７２の側面はＳＴＩ埋め込み酸化膜２０が構成する。
【００４３】
具体的には、SF6にHBr を添加した上述の系でのドライエッチングは、図５のステップとして行われる。このドライエッチングの後に、図９のゲート酸化膜形成ステップ及び図１０のステップが行われる。この場合、Siバリが発生しないので、図１０における、ＳＴＩ埋め込み酸化膜２０への段差２２や、ゲートDOPOS９６のうねり９７や、ワード線容量増大（図１０のＸ部分）も発生しない。
【００４４】
次に、本発明の実施例について説明する。
【実施例１】
【００４５】
実施例１では、Siバリを効率的に除去できるSF6/SiF4ガス混合比を求める。
【００４６】
本実施例は第１の実施形態の実施に使用するものである。
【００４７】
バリ除去ステップは、（１）図１２において出来るだけ溝７２のワード線平行方向断面における深さ方向エッチレートＲ１より横方向エッチレートＲ２が高いこと、（２）マイクロローディングが大きく、微細なパターンに対してはエッチレートが小さいこと、などが要求される。これら要求を満たす条件を決めるための実験を行う。
【００４８】
基本条件は以下の通り。
【００４９】
SF6/SiF4/O2 = 50/180/5 (sccm), 4Pa, 15sec
SF6/SiF4流量と溝７２の深さ方向エッチレート/横方向エッチレート比の関係を調査した。溝７２のワード線平行方向断面における深さ方向エッチレートＲ１及び横方向エッチレートＲ２と、溝７２のワード線垂直方向断面における深さ方向エッチレートＲ３及び横方向エッチレートＲ４とを図１２に示す。また、得られた結果を図１３に示す。
【００５０】
図１３の結果から、溝７２のワード線平行方向断面におけるワード線平行レート比において、深さ方向レート/横方向レート比（Ｒ１／Ｒ２）が最も低い、すなわちSiバリ除去効率の最も高いガス比はSF6/SiF4=50/180(sccm)であった。ガス比がSF6/SiF4=40/180(sccm)である場合も、深さ方向レート/横方向レート比（Ｒ１／Ｒ２）は１より小さいので、具体例とした。しかし、ガス比がSF6/SiF4=50/135(sccm)である場合は、深さ方向レート/横方向レート比（Ｒ１／Ｒ２）は１より大きいので、比較例とした。溝７２のワード線垂直方向断面におけるワード線垂直レート比において、具体例では深さ方向レート/横方向レート比（Ｒ３／Ｒ４）が１．０５と１より大きい。本発明では、この比（Ｒ３／Ｒ４）は、１に等しくてもよい。すなわち本発明では、比（Ｒ３／Ｒ４）は１以上であればよい。なお、ワード線垂直方向断面における横方向エッチングレートが小さいのは、アスペクト比が高いため、エッチャントが入り難いためである。
【００５１】
なお、本実施例は60℃で処理したが、温度は下は−5℃、上は150℃まで変化させることでレート比をある程度自在にコントロールできることが分かっている。
【実施例２】
【００５２】
実施例２では、HBr/Cl2/O2ガス系の溝加工で発生したSiバリを、実施例１で決定した条件を用いたドライエッチングを用いて除去する。
【００５３】
本実施例も第１の実施形態の実施に使用するものである。
【００５４】
まず、フィールド（ＳＴＩ埋め込み酸化膜）形成後、ゲートパターンの反転マスクを用いて例えば、HBr/Cl2/O2ガス系でSi基板に深さ150nmの溝を掘る。エッチング装置は市販のICP(Inductive Coupled Plasma)プラズマエッチング装置である。エッチング条件は以下の通りである（一般的なＳＴＩシリコンエッチング条件）。
【００５５】
Cl2/HBr/O2=90/80/5(sccm), 4Pa, 15sec
このときワード線平行方向に発生するSiバリは高さ115nm、根元の太さ30nmである。実施例１にて最適化したSiバリ除去エッチングにて処理をしたところ、ワード線垂直方向の形状をほとんど崩すことなく、ワード線平行方向のSiバリを除去することができた。Siバリ除去後に溝底が若干ラウンド形状になるが、ゲート形成後にはほぼフラットになっており、ハンプ等トランジスタ特性を乱す要因になることはなかった。
【実施例３】
【００５６】
実施例３では、SF6/HBrガス系でSiバリの発生しない溝Siエッチングを行う。
【００５７】
本実施例は第２の実施形態の実施に使用するものである。
【００５８】
実施例２の結果より、SF6による等方性エッチングとSiF4等のデポジションによる溝底の形状調整機能が確認できたので、最初からSiバリを発生させずに溝Siエッチングを行う方法を検討した。SF6とペアで使うガスとしてSiF4では垂直方向のエッチングレートが不十分と考え、垂直方向のエッチングガスとして機能し、かつ比較的蒸気圧の低いエッチング生成物を発生するHBrガスをここでは採用することとした。エッチング条件は以下の通り。ガスの混合比の最適化のみ行った。
【００５９】
SF6/HBr = 40/140 (sccm), 1Pa, 20sec  （センター条件）
ここでは評価項目としてSiバリ厚とワード線垂直方向のボーイング量を選択している。実験結果を図１４に示す。ボーイングとは溝の真ん中部分がサイドエッチしてしまう現象であるが、これを間口寸法に対する比で表記したのがボーイング量である。Siバリ厚の定義と測定方法を図１５に示した。
【００６０】
図１４の結果から、Siバリ厚はSF6/HBr=30/150(sccm)で最薄となる。しかし、ワード線垂直方向のボーイングが著しく採用できず、比較例とした。
【００６１】
最適値はSF6/HBr=40/140(sccm)であると判断した。SF6/HBr=50/130(sccm)も採用でき、具体例とした。
【００６２】
上述の実験結果及び他の実験結果を流量比に関してまとめると、SF6流量／HBr流量で表される流量比をＦＲとした時、
０．２＜ＦＲ＜０．４
のガス流量比に混合された混合ガスを用いたドライエッチングにより、図１１（ｂ）のように、半導体基板表面に溝７２を、溝７２のＳＴＩ埋め込み酸化膜２０と接する面にSiバリを発生させることなく、形成することができる。
【００６３】
同様の実験をHBr の代りにSiF4を用いた場合についても行った。条件によっては使用可能だが、SiF4の場合、垂直方向のエッチレートが出ないためエッチング時間が長くなり、この方法には少し不利である。
【図面の簡単な説明】
【００６４】
【図１】既存のトレンチゲート加工技術の一ステップを説明するための図である。
【図２】前記既存のトレンチゲート加工技術の次のステップを説明するための図である。
【図３】前記既存のトレンチゲート加工技術の次のステップを説明するための図である。
【図４】前記既存のトレンチゲート加工技術の次のステップを説明するための図である。
【図５】前記既存のトレンチゲート加工技術の次のステップを説明するための図である。
【図６】前記既存のトレンチゲート加工技術の次のステップを説明するための図である。
【図７】前記既存のトレンチゲート加工技術の次のステップを説明するための図である。
【図８】前記既存のトレンチゲート加工技術の次のステップを説明するための図である。
【図９】前記既存のトレンチゲート加工技術の次のステップを説明するための図である。
【図１０】前記既存のトレンチゲート加工技術の次のステップを説明するための図である。
【図１１】本発明による第1の実施形態を説明するための図である。
【図１２】上記第1の実施形態を説明するための図である。
【図１３】上記第1の実施形態（実施例１）を説明するための図である。
【図１４】本発明による第２の実施形態（実施例３）を説明するための図である。
【図１５】本発明による第２の実施形態（実施例３）の説明に使用する図である。
【符号の説明】
【００６５】
１０    シリコン基板
２０    ＳＴＩ埋め込み酸化膜
２１    酸化膜
３０    活性領域形成部
４０    SiN膜
６０    サイドウォール用SiN膜
７２    溝（トレンチ）
７４    Siバリ
Ｒ１    溝のワード線平行方向断面における深さ方向エッチレート
Ｒ２    溝のワード線平行方向断面における横方向エッチレート
Ｒ３    溝のワード線垂直方向断面における深さ方向エッチレート
Ｒ４    溝のワード線垂直方向断面における横方向エッチレート
【図１】
2008153562.tif 000003
【図２】
2008153562.tif 000004
【図３】
2008153562.tif 000005
【図４】
2008153562.tif 000006
【図５】
2008153562.tif 000007
【図６】
2008153562.tif 000008
【図７】
2008153562.tif 000009
【図８】
2008153562.tif 000010
【図９】
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【図１０】
2008153562.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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