(57)【要約】【課題】ＩＣ実装上の制限を少なくし、性能的にも特性を確保し易く、かつ低コストの読取信号処理ＩＣを提供する。【解決手段】カラーリニア・イメージセンサ６が各色毎に出力するアナログ画像信号を入力し、それぞれサンプルホールド回路（ＳＨ）を有する入力信号処理系統を各色毎に２系統ずつ設けるとともに、そのサンプルホールドした１色当り２系統のアナログ画像信号をマルチプレクス回路（ＡＭＰＸ）によって１色当り１系統に統合し、その出力側の各系統に設けた可変ゲインアンプ（ＶＧＡ）で増幅し、その増幅したアナログ画像信号をＡ／Ｄ変換回路（ＡＤＣ）でデジタル画像データに変換して、１色当り１系統のデジタル画像データを出力する。【選択図】        図１
2008078771.tif 000002
【特許請求の範囲】
【請求項１】
カラーリニアイメージセンサが入射光を３色に相当する電気信号に変換して、各色毎に出力するアナログ画像信号を入力し、その各アナログ画像信号の指定範囲をサンプルホールドするサンプルホールド回路と、そのサンプルホールド後の信号を増幅する可変ゲインアンプと、その増幅したアナログ画像信号をデジタル画像データに変換するＡ／Ｄ変換回路とを有する画像読取信号処理ＩＣであって、
少なくとも前記サンプルホールド回路を有する入力信号処理系統を各色毎に２系統ずつ設けるとともに、その１色当り２系統の画像信号を１色当り１系統に統合するマルチプレクス回路を設け、該マルチプレクス回路の入力側又は出力側の各系統に前記可変ゲインアンプと前記Ａ／Ｄ変換回路を設けて、１色当り１系統のデジタル画像データを出力することを特徴とする画像読取信号処理ＩＣ。
【請求項２】
請求項１記載の画像読取信号処理ＩＣにおいて、設定された各色毎のゲイン設定値を保持するレジスタを設け、前記各系統の可変ゲインアンプは前記レジスタが保持する対応する色のゲイン設定値に応じた増幅率で画像信号を増幅することを特徴とする画像読取信号処理ＩＣ。
【請求項３】
請求項１又は２記載の画像読取信号処理ＩＣにおいて、各色毎の前記マルチプレクス回路に１色当り２系統の入力画像信号のうち常に一方の系統の画像信号のみを出力させるモードを選択する手段を有することを特徴とする画像読取信号処理ＩＣ。
【請求項４】
請求項３記載の画像読取信号処理ＩＣにおいて、前記マルチプレクス回路に常に前記一方の系統の画像信号のみを出力させるモードが選択されたき、前記各色ごとの他方の系統の能動回路の一部又は全ての動作電流を遮断又は低減する手段を有することを特徴とする画像読取信号処理ＩＣ。
【請求項５】
請求項１から４のいずれか一項に記載の画像読取信号処理ＩＣにおいて、前記各系統のアナログ画像信号をサンプルする前記各サンプルホールド回路のサンプル開始タイミングとホールド開始タイミングを、一つのサンプル開始信号と一つのホールド開始信号とによって制御する手段を有することを特徴とする画像読取信号処理ＩＣ。
【請求項６】
請求項５記載の画像読取信号処理ＩＣにおいて、前記サンプル開始信号と前記ホールド開始信号が、それぞれ有効な信号エッジで前記サンプル開始タイミングとホールド開始タイミングを決定する矩形波信号であり、該各矩形波信号の前記有効な信号エッジの極性を選択する手段を設けたことを特徴とする画像読取信号処理ＩＣ。
【請求項７】
請求項１記載の画像読取信号処理ＩＣにおいて、前記各色毎のマルチプレクス回路の入力側の各色毎に２系統の各系統に前記可変ゲインアンプと前記Ａ／Ｄ変換回路をそれぞれ設けるとともに、前記各可変ゲインアンプは各系統毎の独立したゲイン設定値を保持するレジスタを有し、前記各Ａ／Ｄ変換回路と前記マルチプレクス回路との間にはそれぞれ係数乗算器を設け、前記各可変ゲインアンプのゲイン設定値及び前記各係数乗算器の乗算係数を、前記各系統毎に独立して設定する手段を設けたことを特徴とする画像読取信号処理ＩＣ。
【請求項８】
請求項１から７のいずれか一項に記載の画像読取信号処理ＩＣにおいて、オフセット領域を指定する手段と、該手段によって指定された領域の各色の出力デジタル画像データが各色毎のオフセット指定値となるように前記各系統の可変ゲインアンプに入力する画像信号にオフセットを与える手段とを設けたことを特徴とする画像読取信号処理ＩＣ。
【請求項９】
請求項１から８のいずれか一項に記載の画像読取信号処理ＩＣにおいて、各色の出力画像データのデータレートと同じ周波数のクロックを供給し、該クロックに同期して前記各色のデジタル画像データを出力する同期出力手段を設けたことを特徴とする画像読取信号処理ＩＣ。
【請求項１０】
請求項９記載の画像読取信号処理ＩＣにおいて、外部からデジタルデータを入力する外部入力端子を設け、前記同期出力手段が前記外部入力端子から入力するデジタルデータと前記各色のデジタル画像データとを前記クロックに同期して出力することを特徴とする画像読取信号処理ＩＣ。
【請求項１１】
請求項１から１０のいずれか一項に記載の画像読取信号処理ＩＣにおいて、動作モードを決定するレジスタ又は端子と、該レジスタ又は端子の状態により、前記３色のデジタル画像データ中の２色のデジタル画像データを入替えて出力する手段とを設けたことを特徴とする画像読取信号処理ＩＣ。
【請求項１２】
請求項１から１１ののいずれか一項に記載の画像読取信号処理ＩＣにおいて、前記各色のデジタル画像データの複数ビットをシリアル化してシリアル信号とするとともに、低振幅の差動信号に変換し、各色毎に複数のシリアル低振幅差動信号として出力するＬＤＶＳ回路を設けたことを特徴とする画像読取信号処理ＩＣ。
【請求項１３】
請求項１２記載の画像読取信号処理ＩＣにおいて、前記ＬＤＶＳ回路によって前記各色のデジタル画像データをシリアル化する際に、そのシリアル化のパターンを選択又は指定する手段を設けたことを特徴とする画像読取信号処理ＩＣ。
【請求項１４】
請求項１から１３のいずれか一項に記載の画像読取信号処理ＩＣと、原稿のカラー画像情報を光学的に読み取って３色に対応する電気信号に変換し、その各アナログ画像信号を前記画像読取信号処理ＩＣに入力させるカラーリニア・イメージセンサとを備えたことを特徴とする画像読取装置。
【請求項１５】
請求項１４に記載の画像読取装置による画像読取部と、該画像読取部が出力するデジタル画像データを記録紙に印刷する画像形成部とを備えたことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、原稿の画像情報をカラーリニア・イメージセンサで光学的に読み取って３色に相当する電気信号に変換したアナログ画像信号を入力して、増幅した後デジタル画像データに変換して出力する画像読取信号処理ＩＣに関する。また、その画像読取信号処理ＩＣを使用するイメージスキャナ等の画像読取装置、さらにその画像読取装置を画像読取部として備えたデジタル複写機、ファクシミリ装置、あるいはこれらの機能を複合した複合機等の画像形成装置にも関する。
【背景技術】
【０００２】
上述のような画像読取装置や画像形成装置の画像読取部は、一般に原稿を光走査して縮小画像を結像する走査光学系と、その画像情報を一ラインずつ順次電気信号に変換するラインセンサであるＣＣＤと、そのＣＣＤから出力されるアナログ画像信号を増幅した後、デジタル画像データに変換するなどの処理を行う画像読取信号処理回路と、そのデジタル信号に対して、走査光学系における光源の光量分布とＣＣＤの１ラインを構成する各画素の感度のバラツキを補正するためのシェーディング補正回路などを備えている（例えば、特許文献１参照）。
【０００３】
また、例えば特許文献２に見られるように、原稿のカラー画像を読み取るために、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色に色分解した画像情報をそれぞれ電気信号に変換するカラーリニア・イメージセンサを使用し、その各色のアナログ画像信号をそれぞれ可変ゲインアンプで増幅し、Ａ／Ｄ変換器でデジタル画像信号に変換して、シェーディング補正回路へ送るようにした画像読取装置も多用されている。
【特許文献１】特許第３２６２６０９号公報
【特許文献２】特開２０００−１２２１８８号公報
【０００４】
このようなカラー画像読取装置に使用される従来の画像読取信号処理ＩＣの一例を図２５示す。この従来例では、原稿の画像情報を読み取るＣＣＤが、赤、緑、青の３原色の画像読取信号（アナログ画像信号）ＲＯ，ＧＯ，ＢＯを出力するカラーリニア・イメージセンサ６００である。そして、画像読取信号処理ＩＣ１００は、そのカラーリニア・イメージセンサ６００が出力する３色に相当するアナログ画像信号ＲＯ，ＧＯ，ＢＯをそれぞれコンデンサＣｒ，Ｃｇ，Ｃｂを介して入力する。
【０００５】
その画像読取信号処理ＩＣ１００は、入力端子１１Ｒ，１１Ｇ，１１Ｂから入力する各色の入力信号ＲＩＮ，ＧＩＮ，ＢＩＮに対して、交流結合後の入力端子電位を規定するためのクランプ回路（ＣＬＭＰ）１２Ｒ，１２Ｇ，１２Ｂと、カラーリニア・イメージセンサ６００の出力信号中の指定範囲の信号成分のみを取り出すサンプルホールド回路（ＳＨ）１３Ｒ，１３Ｇ，１３Ｂと、その各出力信号を指定した増幅率で増幅する可変ゲインアンプ（ＶＧＡ）１４Ｒ，１４Ｇ，１４Ｂとを有する。
【０００６】
さらに、その可変ゲインアンプ（ＶＧＡ）１４Ｒ，１４Ｇ，１４Ｂで増幅された各色の出力信号をＡＭＰＸ制御信号Ｍ１とＭ２に応じて切り替えて、ＲＧＢの順番の点順次信号に変換するアナログマルチプレクス回路（ＡＭＰＸ）１７と、その点順次信号をデジタル信号に変換するＡ／Ｄ変換回路（ＡＤＣ）１５とを備え、それらを通して点順次のデジタル画像データＤＯを出力端子１６から出力する。
【０００７】
タイミングジェネレータ及びインタフェース（ＴＧ＆ＩＦ）回路１０１は、これらの各回路の動作タイミングをとるための回路であり、シリアルインタフェース（シリアルクロックＳＣＬＫ、シリアルデータＳＤ、チップセレクトＣＳ）により制御され、その入力信号ＣＬＭＰＩＮはクランプ回路１２Ｒ，１２Ｇ，１２Ｂを制御するためのゲート信号、ＳＨはサンプルホールド回路１３Ｒ，１３Ｇ，１３Ｂに画像信号の信号領域をサンプルさせるためのサンプルクロック、ＭＣＬＫはアナログマルチプレクス回路（ＡＭＰＸ）１７を制御するためのＡＭＰＸ制御信号Ｍ１，Ｍ２やＡ／Ｄ変換回路１５を制御するクロック信号ＡＤＣＫを生成するための基準クロックである。これらの信号は専用のタイミング発生ＡＳＩＣから、信号ＳＣＬＫ，ＳＤ，ＣＳは図示していない画像処理基板のＣＰＵからそれぞれ入力される。
【０００８】
また、可変ゲインアンプ（ＶＧＡ）１４Ｒ，１４Ｇ，１４Ｂは、データ・アドレスバスを通して設定されたゲイン設定値を保持するレジスタを持つものである。
図２６はその各信号の関係を示すタイミングチャートであり、（ａ）は各色の入力信号ＲＩＮ，ＧＩＮ，ＢＩＮ、（ｂ）はサンプルクロックＳＨ、（ｃ）は基準クロックＭＣＬＫ、（ｄ）と（ｅ）はＡＭＰＸ制御信号Ｍ１とＭ２、（ｆ）は出力画像データＤＯである。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、このような従来の読取信号処理ＩＣは、カラーリニアイ・メージセンサ６０の出力が１色当り１ｃｈの比較的低速の画素レート（１色当り２０〜３０ＭＨｚ程度まで）のカラーリニア・イメージセンサに対しては有効であるが、１色当り２ｃｈ又は４ｃｈのより高速な画素レートのカラーリニア・イメージセンサに対しては、このような読取信号処理ＩＣを２個又は４個使用しなければならず、実装面積および部品コストとも不利であった。また、性能的にも、同一色の信号が複数の読取信号処理ＩＣを通ることになるため、同一色内の処理系統の差が固定パターンノイズのようになってしまうという問題があった。
【００１０】
この発明は、このような問題を解決するためになされたものであり、画像読取信号処理ＩＣ実装上の制限を少なくし、性能的にも特性を確保し易く、かつ低コストの読取信号処理ＩＣ及び画像読取装置と、それを搭載した画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
この発明による画像読取信号処理ＩＣは、カラーリニア・イメージセンサが入射光を３色に相当する電気信号に変換して、各色毎に出力するアナログ画像信号を入力し、その各アナログ画像信号の指定範囲をサンプルホールドするサンプルホールド回路と、そのサンプルホールド後の信号を増幅する可変ゲインアンプと、その増幅したアナログ画像信号をデジタル画像データに変換するＡ／Ｄ変換回路とを有する画像読取信号処理ＩＣであって、上記の目的を達成するため次のように構成する。
少なくとも上記サンプルホールド回路を有する入力信号処理系統を各色毎に２系統ずつ設けるとともに、その１色当り２系統の画像信号を１色当り１系統に統合するマルチプレクス回路を設け、そのマルチプレクス回路の入力側又は出力側の各系統に上記可変ゲインアンプとＡ／Ｄ変換回路を設けて、１色当り１系統のデジタル画像データを出力する。
【００１２】
さらに、設定された各色毎のゲイン設定値を保持するレジスタを設け、上記各系統の可変ゲインアンプは上記レジスタが保持する対応する色のゲイン設定値に応じた増幅率で画像信号を増幅するようにすることができる。
また、各色毎の前記マルチプレクス回路に１色当り２系統の入力画像信号のうち常に一方の系統の画像信号のみを出力させるモードを選択する手段を設けるとよい。
その場合、上記マルチプレクス回路に常に上記一方の系統の画像信号のみを出力させるモードが選択されたき、上記各色ごとの他方の系統の能動回路の一部又は全ての動作電流を遮断又は低減する手段を有するのが望ましい。
【００１３】
これらの画像読取信号処理ＩＣにおいて、上記各系統のアナログ画像信号をサンプルする各サンプルホールド回路のサンプル開始タイミングとホールド開始タイミングを、一つのサンプル開始信号と一つのホールド開始信号とによって制御する手段を設けるとよい。
その場合、上記サンプル開始信号とホールド開始信号が、それぞれ有効な信号エッジでサンプル開始タイミングとホールド開始タイミングを決定する矩形波信号とし、その各矩形波信号の有効な信号エッジの極性を選択する手段を設けるとなおよい。
【００１４】
また、上記各色毎のマルチプレクス回路の入力側の各色毎に２系統の各系統に上記可変ゲインアンプとＡ／Ｄ変換回路をそれぞれ設けるとともに、その各可変ゲインアンプは各系統毎の独立したゲイン設定値を保持するレジスタを有し、上記各Ａ／Ｄ変換回路とマルチプレクス回路との間にはそれぞれ係数乗算器を設け、上記各可変ゲインアンプのゲイン設定値及び上記各係数乗算器の乗算係数を、各系統毎に独立して設定する手段を設けることもできる。
【００１５】
さらに、これらの画像読取信号処理ＩＣにおいて、オフセット領域を指定する手段と、それによって指定された領域の各色の出力デジタル画像データが各色毎のオフセット指定値となるように上記各系統の可変ゲインアンプに入力する画像信号にオフセットを与える手段とを設けるとよい。
【００１６】
あるいはまた、各色の出力画像データのデータレートと同じ周波数のクロックを供給し、そのクロックに同期して上記各色のデジタル画像データを出力する同期出力手段を設けてもよい。
その場合、さらに外部からデジタルデータを入力する外部入力端子を設け、上記同期出力手段がその外部入力端子から入力するデジタルデータと上記各色のデジタル画像データとを上記クロックに同期して出力するようにすることもできる。
【００１７】
これらの画像読取信号処理ＩＣにおいて、動作モードを決定するレジスタ又は端子と、そのレジスタ又は端子の状態により、上記３色のデジタル画像データ中の２色のデジタル画像データを入替えて出力する手段とを設けることもできる。
さらに、上記各色のデジタル画像データの複数ビットをシリアル化してシリアル信号とするとともに、低振幅の差動信号に変換し、各色毎に複数のシリアル低振幅差動信号として出力するＬＶＤＳ（Low Voltage Differential Signaling）回路を設けてもよい。
その場合、上記ＬＤＶＳ回路によって前記各色のデジタル画像データをシリアル化する際に、そのシリアル化のパターンを選択又は指定する手段を設けるとよい。
【００１８】
この発明による画像読取装置は、上述した画像読取信号処理ＩＣと、原稿のカラー画像情報を光学的に読み取って３色に対応する電気信号に変換し、その各アナログ画像信号を前記画像読取信号処理ＩＣに入力させるカラーリニア・イメージセンサとを備えたものである。
この発明による画像形成装置は、上記画像読取装置による画像読取部と、その画像読取部が出力するデジタル画像データを記録紙に印刷する画像形成部とを備えたものである。
【発明の効果】
【００１９】
この発明による画像読取信号処理ＩＣは、ＲＧＢ３色の読み取りができ、１色当り２系統のアナログ画像信号を出力するカラーリニア・イメージセンサに対して、１個の画像読取信号処理ＩＣで全ての画像信号のデジタル化を行えるので、プリント基板上の実装領域が少なくて済むなど実装上の制約も少なくなり、同一ＩＣ内で３色各２系統の画像信号を処理するため処理系統間の特性差が少なくなり、低コストで高性能な信号処理を行うことが可能になる。
【００２０】
各請求項の発明に特有の効果については、それに対応する各実施例の説明において述べるので、ここでは記載を省略する。
この発明による画像読取装置及び画像形成装置も、この発明による画像読取信号処理ＩＣを使用しているので、それによる種々の効果を奏し、小型で性能がよい画像読取装置及び画像形成装置を安価に提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、この発明を実施するための最良の形態を図面に基づいて具体的に説明する。
〔各実施形態に共通の走査光学系：図２〕
先ず、この発明の各実施形態に係る画像読取装置に共通の走査光学系の一例を図２によって説明する。図２はその走査光学系の構成図である。
【００２２】
図２において、１はコンタクトガラスであり、その下部に配置された光源７を有する照明光学系によって、その上面に載置された原稿２が照明される。原稿２によって反射された照明光は、第１の走行体３の第１ミラー３ａにより反射偏向された後、第２の走行体４の第１ミラー４ａ及び第２ミラー４ｂで順次反射偏向され、結像レンズ５に導かれ、その結像レンズ５によってカラーリニア・イメージセンサであるＣＣＤ６の受光面上に縮小結像される。
【００２３】
このＣＣＤ６は、受光面に結像されるカラー画像の赤色成分のみ、緑色成分のみ、青色成分のみをそれぞれ透過するカラーフィルタを備えた３種類の受光部（光電変換部）を備え、その各受光部から赤、緑、青の３原色に対応するアナログ画像信号をそれぞれ出力する。
原稿読み取り時には、原稿２の長手方向に沿って、第１の走行体３が速度Ｖで３′で示す位置まで移動し、同時にそれと連動して第２の走行体４が、第１の走行体３の半分の速度すなわち１／２Ｖで４′で示す位置まで移動して、原稿２の長手方向全体を読み取る。
【００２４】
また、図２でコンタクトガラス１の左端部にはシェーディングデータ生成及び自動ゲイン調整に使用する基準白板８が設けられている。この基準白板８はこの画像読取装置の白レベルの基準となるものであり、この基準白板８を読み取った場合の出力レベルが予め決められている。その出力レベルを、「白レベル目標値」と称す。
基準白板８の読み取りレベルが白レベル目標値になるように、後述する可変ゲインアンプ（ＶＧＡ）のゲインを調整する。これは、後述する画像読取信号処理ＩＣ内のＡ／Ｄ変換回路のダイナミックレンジの極力広い範囲を使いたい理由からである。
【００２５】
〔第１の実施形態：図１〕
次に、この発明による画像読取信号処理ＩＣの第１の実施形態について図１によって説明する。図１はその画像読取信号処理ＩＣの構成を示すブロック図である。
この例では、図２に示したＣＣＤ６が、画像読取信号として赤、緑、青の３原色に対して各々偶数画素信号と奇数画素信号の２つずつのアナログ画像信号ＲＥＯとＲＯＯ，ＧＥＯとＧＯＯ，ＢＥＯとＢＯＯを出力するカラーリニア・イメージセンサである。
【００２６】
そして、画像読取信号処理ＩＣ１０は、そのカラーリニア・イメージセンサ６が出力する画像読取信号である各色２つずつのアナログ画像信号ＲＥＯ，ＲＯＯ，ＧＥＯ，ＧＯＯ，ＢＥＯ，ＢＯＯを、それぞれコンデンサＣｒｅ，Ｃｒｏ，Ｃｇｅ，Ｃｇｏ，Ｃｂｅ，Ｃｂｏを介して交流結合入力する。その各入力端子１１ＲＥ，１１ＲＯ，１１ＧＥ，１１ＧＯ，１１ＢＥ，１１ＢＯから入力する各色の入力信号ＲＥＩＮ，ＲＯＩＮ，ＧＥＩＮ，ＧＯＩＮ，ＢＥＩＮ，ＢＯＩＮに対して、交流結合後の入力端子電位を規定するためのクランプ回路（ＣＬＭＰ）１２ＲＥ，１２ＲＯ，１２ＧＥ，１２ＧＯ，１２ＢＥ，１２ＢＯと、カラーリニア・イメージセンサ６の出力信号の指定範囲の信号成分のみを取り出すサンプルホールド回路（ＳＨ）１３ＲＥ，１３ＲＯ、１３ＧＥ，１３ＧＯ，１３ＢＥ，１３ＢＯとからなる各色毎に２系統ずつの信号処理系統を有する。この構成は、この発明の全ての実施形態に共通である。
【００２７】
さらに、その各信号処理系統のサンプルホールド回路からの各色毎に２つの出力信号を交互に選択して、１色当り１系統の信号に統合する３個のアナログマルチプレクス回路（ＡＭＰＸ）１７Ｒ，１７Ｇ，１７Ｂと、その各色毎に１系統となった出力側の各系統に各色の出力信号をそれぞれ固定又は指定した増幅率で増幅する可変ゲインアンプ（ＶＧＡ）１４Ｒ，１４Ｇ，１４Ｂと、その増幅された各色のアナログ画像信号をそれぞれデジタル信号に変換するＡ／Ｄ変換回路（ＡＤＣ）１５Ｒ，１５Ｇ，１５Ｂとを備えている。そして、各色毎に１系統のデジタル画像データＤＲＯ，ＤＧＯ，ＤＢＯを各出力端子１６Ｒ，１６Ｇ，１６Ｂから出力する。
【００２８】
タイミングジェネレータ及びインタフェース（ＴＧ＆ＩＦ）回路２０は、図２５におけるＴＧ＆ＩＦ回路１０１と同様に各回路の動作タイミングをとるための回路であり、その入力信号ＣＬＭＰＩＮ、ＳＨ、ＭＣＬＫ等も前述と同様の信号である。
たとえば、信号領域をサンプルするためのサンプルクロックＳＨを入力して内部サンプルクロックＳＨＩを生成し、各サンプルホールド回路（ＳＨ）１３ＲＥ，１３ＲＯ、１３ＧＥ，１３ＧＯ，１３ＢＥ，１３ＢＯを制御する。それによって、各サンプルホールド回路（ＳＨ）は、内部サンプルクロックＳＨＩが“Ｈ”の期間で信号をサンプルし“Ｌ”の期間はホールドする。
【００２９】
しかし、３個のアナログマルチプレクス回路（ＡＭＰＸ）１７Ｒ，１７Ｇ，１７Ｂは、１つのＡＭＰＸ制御信号Ｍ１だけによって、その“Ｈ”／“Ｌ”により２つの入力信号を交互に選択して出力する。
また、各可変ゲインアンプ（ＶＧＡ）１４Ｒ，１４Ｇ，１４Ｂは、それぞれＴＧ＆ＩＦ回路２０及びデータ・アドレスバスを通して設定されたゲイン設定値を保持するレジスタを持つものである。
この実施形態によれば、３色の画像読取信号を１色当り２系統出力するカラーリニア・イメージセンサに対して、１つの読取信号処理ＩＣで全画像信号のデジタル化を行えるため、プリント基板上の実装領域が少なくて済むなど、実装上の制約が少なくなり、同一ＩＣ内で３色各２系統の画像信号を処理するため、処理系統間の特性差が少なく、固定パターンノイズが発生するようなこともなく、低コストで信号処理が行える。
【００３０】
〔第２の実施形態：図３〜図５〕
次に、この発明による画像読取信号処理ＩＣの第２の実施形態について図３〜図５によって説明する。図３はその画像読取信号処理ＩＣの構成を示すブロック図であり、図１と同じ部分には同一の符号を付してあり、それらの説明は省略する。なお、画像読取信号処理ＩＣ１０は、図１に示した第１の実施形態のものとは異なっているが、便宜上同一の符号を使用する。以後に説明する各実施形態においても、この発明による画像読取信号処理ＩＣは全て「１０」とする。
【００３１】
また、カラーリニアイメージセンサ６および、その画像読取信号である各色２つずつのアナログ画像信号ＲＥＯ，ＲＯＯ，ＧＥＯ，ＧＯＯ，ＢＥＯ，ＢＯＯをそれぞれコンデンサＣｒｅ，Ｃｒｏ，Ｃｇｅ，Ｃｇｏ，Ｃｂｅ，Ｃｂｏを介して画像読取信号処理ＩＣ１０に交流結合入力すること、およびその画像読取信号処理ＩＣ１０の入力部に、各入力信号ＲＥＩＮ，ＲＯＩＮ，ＧＥＩＮ，ＧＯＩＮ，ＢＥＩＮ，ＢＯＩＮに対して、クランプ回路（ＣＬＭＰ）１２ＲＥ，１２ＲＯ，１２ＧＥ，１２ＧＯ，１２ＢＥ，１２ＢＯと、サンプルホールド回路（ＳＨ）１３ＲＥ，１３ＲＯ、１３ＧＥ，１３ＧＯ，１３ＢＥ，１３ＢＯからなる各色毎に２系統ずつの信号処理系統を有する点は、第１の実施形態と同様である。
【００３２】
この実施形態の画像読取信号処理ＩＣ１０では、各サンプルホールド回路（ＳＨ）１３ＲＥ，１３ＲＯ、１３ＧＥ，１３ＧＯ，１３ＢＥ，１３ＢＯの後にそれぞれ可変ゲインアンプ（ＶＧＡ）１４ＲＥ，１４ＲＯ，１４ＧＥ，１４ＧＯ，１４ＢＥ，１４ＢＯと、それによって増幅したアナログ画像信号をそれぞれデジタル信号に変換するＡ／Ｄ変換回路（ＡＤＣ）１５ＲＥ，１５ＲＯ，１５ＧＥ，１５ＧＯ，１５ＢＥ，１５ＢＯとを各色毎に２系統ずつ備えている。
【００３３】
そして、その後段に３個のマルチプレクス回路（ＭＰＸ）１９Ｒ，１９Ｇ，１９Ｂを設け、Ａ／Ｄ変換回路１５ＲＥ，１５ＲＯ，１５ＧＥ，１５ＧＯ，１５ＢＥ，１５ＢＯから出力される各色毎に２つのデジタル画像データを交互に選択して統合し、各色１系統のデジタル画像データＤＲＯ、ＤＧＯ、ＤＢＯとし、それを出力端子１６Ｒ，１６Ｇ，１６Ｂから出力する。すなわち、この例では各マルチプレクス回路（ＭＰＸ）１９Ｒ，１９Ｇ，１９Ｂの入力側の各系統にそれぞれ可変ゲインアンプ（ＶＧＡ）とＡ／Ｄ変換回路（ＡＤＣ）を設けている。
【００３４】
この実施例ではさらに、ＴＧ＆ＩＦ回路２０及びデータ・アドレスバスを通して設定された各色毎のゲイン設定値を保持するＲレジスタ１８Ｒ、Ｇレジスタ１８Ｇ、Ｂレジスタ１８Ｂを設け、可変ゲインアンプ（ＶＧＡ）１４ＲＥ，１４ＲＯ，１４ＧＥ，１４ＧＯ，１４ＢＥ，１４ＢＯは、対応する色のレジスタのゲイン設定値に応じた増幅率で画像信号を増幅する。
【００３５】
図４及び図５は、この第２の実施形態の異なる使用モードでの各信号の関係を示すタイミングチャートであり、（ａ）は各色の入力信号ＲＥＩＮ／ＲＯＩＮ，ＧＥＩＮ／ＧＯＩＮ，ＢＥＩＮ／ＢＯＩＮ、（ｂ）はサンプルクロックＳＨ、（ｃ）は基準クロックＭＣＬＫ、（ｄ）はＡＭＰＸ制御信号Ｍ１、（ｆ）は出力画像データＤＲＯ，ＤＧＯ，ＤＢＯを示す。
【００３６】
図４は通常の使用モードの場合であり、各色２系統の入力が有効になり、ＡＭＰＸ制御信号Ｍ１の“Ｈ”，“Ｌ”に応じて、マルチプレクス回路（ＭＰＸ）１９Ｒ，１９Ｇ，１９Ｂの出力であるＤＲＯ，ＤＧＯ，ＤＢＯにはＥＶＥＮ側入力とＯＤＤ側入力の画像データが交互に出力される。
図５は、１色当り２系統の画像信号のうち各色１系統の画像信号のみが有効となるモードが選択された場合であり、入力画像信号ＲＥＩＮ，ＧＥＩＮ，ＢＥＩＮの系統（一方の系統）のみが有効になり、入力画像信号ＲＯＩＮ，ＧＯＩＮ，ＢＯＩＮの系統（他方の系統）は無視される。具体的には、ＡＭＰＸ制御信号Ｍ１が“Ｈ”固定となり、各色毎のマルチプレクス回路（ＭＰＸ）１９Ｒ，１９Ｇ，１９Ｂの出力であるＤＲＯ，ＤＧＯ，ＤＢＯには一方の系統であるＥＶＥＮ（偶数）側入力の画像データのみが出力される。
【００３７】
この第２の実施形態によれば、３色の画像読取信号を１色当り２系統ずつ出力するカラーリニア・イメージセンサだけではなく、３色の画像読取信号を１色当り１系統ずつ出力するカラーリニア・イメージセンサに対しても同じ画像読取信号処理ＩＣ１０を使うことができるため、量産効果により画像読取信号処理ＩＣのコストを低減することができる。
【００３８】
〔第３の実施形態：図６〕
次に、この発明による画像読取信号処理ＩＣの第３の実施形態について図６によって説明する。図６はその画像読取信号処理ＩＣの構成を示すブロック図であり、図３と同じ部分には同一の符号を付してあり、それらの説明は省略する。
【００３９】
この第３の実施形態の画像読取信号処理ＩＣ１０の構成は、図３に示した第２の実施形態とほぼ同じであるが、赤、緑、青の各入力信号ＲＯＩＮ，ＧＯＩＮ，ＢＯＩＮの系統のサンプルホールド回路（ＳＨ）１３ＲＯ、１３ＧＯ，１３ＢＯ、可変ゲインアンプ（ＶＧＡ）１４ＲＯ，１４ＧＯ，１４ＢＯ、およびＡ／Ｄ変換回路（ＡＤＣ）１５ＲＯ，１５ＧＯ，１５ＢＯに、ＴＧ＆ＩＦ回路２０からの各ブロック動作制御信号ＤＩＳのラインが接続されている。
【００４０】
そして、１色当り２系統の画像信号のうち一方の系統の画像信号のみが有効となるモードが選択されると、前述した第２の実施形態の場合と同様に、マルチプレクス回路（ＭＰＸ）１９Ｒ，１９Ｇ，１９ＢのＡＭＰＸ制御信号Ｍ１が“Ｈ”に固定となり、出力画像データＤＲＯ，ＤＧＯ，ＤＢＯにＥＶＥＮ（偶数）側の入力データのみが出力されるようになる。これと同時に、制御信号ＤＩＳも有効になり、そのラインが接続されているＯＤＤ（奇数）側の各入力信号ＲＯＩＮ，ＧＯＩＮ，ＢＯＩＮの系統（他方の系統）の能動回路であるサンプルホールド回路（ＳＨ）１３ＲＯ、１３ＧＯ，１３ＢＯ、可変ゲインアンプ（ＶＧＡ）１４ＲＯ，１４ＧＯ，１４ＢＯ、およびＡ／Ｄ変換回路（ＡＤＣ）１５ＲＯ，１５ＧＯ，１５ＢＯは、動作電流をカットしたシャットダウンモードまたは消費電流を低減したローパワーモードになる。
【００４１】
この例では、各マルチプレクス回路（ＭＰＸ）１９Ｒ，１９Ｇ，１９Ｂの入力側に能動回路として各色２系統ずつのサンプルホールド回路（ＳＨ）と可変ゲインアンプ（ＶＧＡ）とＡ／Ｄ変換回路（ＡＤＣ）が設けられているので、各マルチプレクス回路（ＭＰＸ）で選択されない方の系統の全ての能動回路の動作電流を遮断又は低減するようにしたが、選択されない方の系統のサンプルホールド回路（ＳＨ）、可変ゲインアンプ（ＶＧＡ）、Ａ／Ｄ変換回路（ＡＤＣ）のうちの一部の能動回路の動作電流を遮断又は低減するようにしてもよい。
【００４２】
また、図１の第１の実施形態にこれを適用する場合には、各アナログマルチプレクス回路（ＡＭＰＸ）１７Ｒ，１７Ｇ，１７Ｂの入力側に各色毎に２個ずつの設けられている能動回路であるサンプルホールド回路（ＳＨ）のうち、選択されない方の系統の例えばサンプルホールド回路１３ＲＯ、１３ＧＯ，１３ＢＯの動作電流を遮断又は低減すればよい。
【００４３】
この第３の実施形態によれば、画像読取信号処理ＩＣ１０内の使用しない能動回路が電力を消費しないか消費電力を最小限にすることができるので、電力消費を抑えることができるとともに、ＩＣの温度上昇も最小限にすることができ、低消費電力化と高信頼化につながる。
【００４４】
〔第４の実施形態：図７〜図１０〕
次に、この発明による画像読取信号処理ＩＣの第４の実施形態について図７〜図１０によって説明する。図７はその画像読取信号処理ＩＣの構成を示すブロック図であり、図３と同じ部分には同一の符号を付してあり、それらの説明は省略する。
この第４の実施形態の画像読取信号処理ＩＣ１０の構成も、図３に示した第２の実施形態とほぼ同じであるが、ＴＧ＆ＩＦ回路２０に、信号領域をサンプルするためのサンプルクロックＳＨの代わりにサンプル開始信号ＳＡＭＰＬＥと、ホールド開始信号ＨＯＬＤを入力している。
【００４５】
そして、図８のタイミングチャートに示すように、ＴＧ＆ＩＦ回路２０が、外部から入力するサンプル開始信号ＳＡＭＰＬＥとホールド開始信号ＨＯＬＤの２つの矩形波信号から、サンプル開始信号ＳＡＭＰＬＥの立上りエッジで有効となりホールド開始信ＨＯＬＤの立上りエッジで無効となる内部サンプルクロックＳＨＩを生成し、図７の各サンプルホールド回路（ＳＨ）１３ＲＥ，１３ＲＯ、１３ＧＥ，１３ＧＯ，１３ＢＥ，１３ＢＯを制御する。それによって、各サンプルホールド回路（ＳＨ）は、内部サンプルクロックＳＨＩが“Ｈ”の期間で信号をサンプルし“Ｌ”の期間はホールドする。
【００４６】
すなわち、サンプル開始信号ＳＡＭＰＬの一方の信号エッジである立上りエッジとホールド開始信号ＨＯＬＤの一方の信号エッジである立上りエッジで、それぞれ各サンプルホールド回路（ＳＨ）のサンプル開始タイミングとホールド開始タイミングを決定することになる。
【００４７】
サンプルクロックＳＨによるサンプルホールド制御では、伝送線路により波形歪が発生し、その波形（立上り、立下り、デューティ等）により、実際のサンプル幅が変化してしまうことがあるが、この実施例ではサンプル開始信号ＳＡＭＰＬＥとホールド開始信号ＨＯＬＤを使用することより、そのサンプル開始信号とホールド開始信号の伝送路のマッチングを取ることが可能なので、図８に示したように両信号とも同様な波形にすることができ、信号波形によるサンプル幅の変化を抑えることができる。
【００４８】
図９と図１０は、上述した第４実施例の変形例として、サンプル開始信号ＳＡＭＰＬＥとホールド開始信号ＨＯＬＤから、ＴＧ＆ＩＦ回路２０が内部サンプルクロックＳＨＩを生成する際に使用するエクスクルーシブＯＲ回路である。
サンプル開始信号ＳＡＭＰＬＥは、図９に示すようにレジスタビット又は外部入力信号ＰＯＬ_ＳとのエクスクルーシブＯＲが取られ、内部信号ＳＡＭＰＬＥ_Ｉが生成される。また、ホールド開始信号ＨＯＬＤは、図１０に示すようにレジスタビット又は外部入力信号ＰＯＬ_ＨとのエクスクルーシブＯＲが取られ、内部信号ＨＯＬＤ_Ｉが生成される。
【００４９】
そして、内部信号ＳＡＭＰＬＥ_Ｉの立上りエッジで有効となり、内部信号ＨＯＬＤ_Ｉ信号の立上りエッジで無効となる内部サンプルクロックＳＨＩが生成され、それによって図７の各サンプルホールド回路（ＳＨ）１３ＲＥ，１３ＲＯ、１３ＧＥ，１３ＧＯ，１３ＢＥ，１３ＢＯを制御する。各サンプルホールド回路（ＳＨ）は、サンプルクロックＳＨＩが“Ｈ”の期間で信号をサンプルし“Ｌ”の期間はホールドする。
【００５０】
このようにすれば、サンプル開始信号ＳＡＭＰＬＥとホールド開始信号ＨＯＬＤの有効なエッジの極性（立上り／立下り）を任意に選択できるので、両信号を逆相信号とし不要輻射ノイズを低減したり、低速クロックで波形歪が問題とならない場合は、単一信号のサンプリングクロックをサンプル開始信号端子とホールド開始信号端子に供給し、各々の有効エッジの極性を逆に設定することによって伝送路エリアの削減、およびクロックドライバの削減を行える。
【００５１】
〔第５の実施形態：図１１〕
次に、この発明による画像読取信号処理ＩＣの第５の実施形態について図１１によって説明する。図１１はその画像読取信号処理ＩＣの構成を示すブロック図であり、図３と同じ部分には同一の符号を付してあり、それらの説明は省略する。
この第５の実施形態の画像読取信号処理ＩＣ１０の構成も、図３に示した第２の実施形態と似ているが、次の点が異なる。
【００５２】
各信号処理系統ごとのＡ／Ｄ変換回路（ＡＤＣ）１５ＲＥ，１５ＲＯ，１５ＧＥ，１５ＧＯ，１５ＢＥ，１５ＢＯの後に、それぞれ係数乗算器（ＭＵＬＴ）２１ＲＥ，２１ＲＯ，２１ＧＥ，２１ＧＯ，２１ＢＥ，２１ＢＯを設け、各可変ゲインアンプ（ＶＧＡ）１４ＲＥ，１４ＲＯ，１４ＧＥ，１４ＧＯ，１４ＢＥ，１４ＢＯはゲイン設定値を保持するレジスタを持ち、各係数乗算器（ＭＵＬＴ）もその乗算係数を保持するレジスタを持っている。
【００５３】
ここで、各可変ゲインアンプ（ＶＧＡ）１４ＲＥ，１４ＲＯ，１４ＧＥ，１４ＧＯ，１４ＢＥ，１４ＢＯ及び係数乗算器（ＭＵＬＴ）２１ＲＥ，２１ＲＯ，２１ＧＥ，２１ＧＯ，２１ＢＥ，２１ＢＯは、ＴＧ＆ＩＦ回路２０からデータ・アドレスバスを通してその各レジスタにそれぞれ設定される各系統毎のゲインの設定値及び乗算係数の設定値に応じて、各系統のアナログ画像信号を増幅し、Ａ／Ｄ変換回路（ＡＤＣ）１５ＲＥ，１５ＲＯ，１５ＧＥ，１５ＧＯ，１５ＢＥ，１５ＢＯでデジタルデータに変換された画像データに係数乗算する。
【００５４】
この第５の実施例によれば、色毎に可変ゲインアンプ（ＶＧＡ）のゲインや係数乗算器（ＭＵＬＴ）の乗算係数を決めるのではなく、各入力信号系統ごとにそれらを設定できるため、各入力系統毎の信号レベルのバラツキを吸収でき、出力画像データのレベルを正確に合せることができる。
【００５５】
〔第６の実施形態：図１２，図１３〕
次に、この発明による画像読取信号処理ＩＣの第６の実施形態について図１２によって説明する。図１２はその画像読取信号処理ＩＣの構成を示すブロック図であり、図３及びと図１１と同じ部分には同一の符号を付してあり、それらの説明は省略する。
この第５の実施形態の画像読取信号処理ＩＣ１０は、図３に示した第２の実施形態における各信号処理系統ごとに、各サンプルホールド回路（ＳＨ）１３ＲＥ，１３ＲＯ，１３ＧＥ，１３ＧＯ，１３ＢＥ，１３ＢＯと各可変ゲインアンプ（ＶＧＡ）１４ＲＥ，１４ＲＯ，１４ＧＥ，１４ＧＯ，１４ＢＥ，１４ＢＯとの間にそれぞれ加算回路２２を介挿している。
【００５６】
さらに、各色用のマルチプレクス回路（ＭＰＸ）１９Ｒ，１９Ｇ，１９Ｂの出力側にそれぞれ減算及び積算（ＳＵＢ＆ＩＮＴＧ）回路２３Ｒ，２３Ｇ，２３Ｂを接続している。その各ＳＵＢ＆ＩＮＴＧ回路２３Ｒ，２３Ｇ，２３Ｂは、マルチプレクス回路（ＭＰＸ）１９Ｒ，１９Ｇ，１９Ｂが出力する画像データＤＲＯ，ＤＧＯ，ＤＢＯをそのまま出力端子１６Ｒ，１６Ｇ１６Ｂに出力する。また、その各ＳＵＢ＆ＩＮＴＧ回路２３Ｒ，２３Ｇ，２３Ｂの処理結果のデジタルデータが、ＥＶＥＮ／ＯＤＤ（偶数／奇数）毎にアナログ信号に変換するＤ／Ａ変換回路（ＤＡＣ）２４ＲＥ，２４ＲＯ，２４ＧＥ，２４ＧＯ，２４ＢＥ，２４ＢＯを通してそれぞれアナログ信号に戻して、各加算回路２２によって各サンプルホールド回路（ＳＨ）１３ＲＥ，１３ＲＯ，１３ＧＥ，１３ＧＯ，１３ＢＥ，１３ＢＯの出力に加算して、各可変ゲインアンプ（ＶＧＡ）１４ＲＥ，１４ＲＯ，１４ＧＥ，１４ＧＯ，１４ＢＥ，１４ＢＯに入力される。
【００５７】
図１３は、その各色毎のＳＵＢ＆ＩＮＴＧ回路の動作を表す各信号のタイミングチャートである。
外部からＴＧ＆ＩＦ回路２０に入力されるトリガ信号ＢＫＣＬＰを基点として、そのトリガ信号ＢＫＣＬＰ後に、指定されたオフセット領域ＢＫＰＩＸだけ有効となる内部信号ＢＫＣＬＰＩを生成し、その内部信号ＢＫＣＬＰＩが有効な期間の各色用のマルチプレクス回路（ＭＰＸ）の出力をＥＶＥＮ／ＯＤＤに別け、ＥＶＥＮ／ＯＤＤ各々指定オフセットレベルとの差分を積算する。次に、差分加算値に対し差分平均化処理を行い、その結果を用いてＤ／Ａ変換回路（ＤＡＣ）の設定値を更新する。ＤＡＣ設定値更新の際はノイズによるオフセットレベルの変動や応答速度の最適化等のため、差分平均化の結果に適切な演算を行って現在のＤＡＣ設定値に加算する等の処理を行う。
【００５８】
この第６の実施形態によれば、各色毎の出力オフセットレベルを規定することができ、画像読取信号処理ＩＣ１０の内部の飽和を避けることができるため、動作の安定性を確保できるとともに、後段処理を簡素化できるので低コスト化を図れる。
【００５９】
〔第７の実施形態：図１４，図１５〕
次に、この発明による画像読取信号処理ＩＣの第７の実施形態について図１４，図１５によって説明する。図１４はその画像読取信号処理ＩＣの構成を示すブロック図であり、図１と同じ部分には同一の符号を付してあり、それらの説明は省略する。
この第７の実施形態の画像読取信号処理ＩＣ１０は、図１に示した第１の実施形態とほぼ同じ構成であるが、各出力系統ごとにＡ／Ｄ変換回路（ＡＤＣ）１５Ｒ，１５Ｇ，１５Ｂの出力をラッチするラッチ回路（ＬＨ）２５Ｒ，２５Ｇ，２５Ｂを設け、その各ラッチ回路（ＬＨ）でラッチした画像データＤＲＯ，ＤＧＯ，ＤＢＯを出力端子１６Ｒ，１６Ｇ，１６Ｂに出力するようにした点が相違する。
【００６０】
図１５がこの第７の実施形態の画像読取信号処理ＩＣ１０における各信号の関係を示すタイミングチャートである。
出力画像データのデータレートと同じ周波数の基準クロックＭＣＬＫによりＡ／Ｄ変換回路（ＡＤＣ）１５Ｒ，１５Ｇ，１５Ｂの変換クロックＡＤＣＫが生成されるが、このクロックは各Ａ／Ｄ変換回路の前段の可変ゲインアンプ（ＶＧＡ）１４Ｒ，１４Ｇ，１４Ｂ等の遅延を考慮したクロックとなる。
【００６１】
Ａ／Ｄ変換回路１５Ｒ，１５Ｇ，１５Ｂの出力は変換クロックＡＤＣＫから更に遅れて出力されるため、入力した基準クロックＭＣＬＫに対しては大きな遅延を持つことになる。出力直前のラッチ回路（ＬＨ）２５Ｒ，２５Ｇ，２５Ｂは、入力した基準クロックＭＣＬＫでデジタル画像データＤＲＯ，ＤＧＯ，ＤＢＯをラッチして出力するので、基準クロックＭＣＬＫに対する遅延は最小となる。
【００６２】
この第７の実施形態によれば、出力する各色のデジタル画像データを供給基準クロックと同期化することで遅延時間を把握できるとともに、遅延時間のばらつきも小さくできるためより高速な動作を行える。また、後段でのタイミング設計が容易になり、開発時間の短縮およびお信頼性の向上に繋がる
【００６３】
〔第８の実施形態：図１６、図１７〕
次に、この発明による画像読取信号処理ＩＣの第８の実施形態について図１６によって説明する。図１６はその画像読取信号処理ＩＣの構成を示すブロック図であり、図１及び図１４と同じ部分には同一の符号を付してあり、それらの説明は省略する。
この第７の実施形態の画像読取信号処理ＩＣ１０は、図１４に示した第７の実施形態とほぼ同じ構成であるが、デジタルデータＤＥＸＩを入力する外部入力端子２６を有し、ここに外部から入力するデジタルデータＤＥＸＩを各色の画像データと同様にラッチ回路（ＬＨ）２５ＥＸによってラッチして、出力端子１６ＥからデータＤＥＸＯとして出力するようにした点が相違する。
【００６４】
図１７は、この第８の実施形態の画像読取信号処理ＩＣ１０における各信号の関係を示すタイミングチャートである。
出力画像データのレートと同じ周波数の基準クロックＭＣＬＫにより、Ａ／Ｄ変換回路（ＡＤＣ）１５Ｒ，１５Ｇ，１５Ｂの変換クロックＡＤＣＫが生成されるが、このクロックＡＤＣＫは各Ａ／Ｄ変換回路の前段の可変ゲインアンプ（ＶＧＡ）１４Ｒ，１４Ｇ，１４Ｂ等の遅延を考慮したクロックとなる。Ａ／Ｄ変換回路（ＡＤＣ）１５Ｒ，１５Ｇ，１５Ｂの出力であるデジタル画像データＤＲＯ，ＤＧＯ，ＤＢＯは変換クロックＡＤＣＫから更に遅れて出力されるため、入力した基準クロックＭＣＬＫに対しては大きな遅延を持つことになる。
【００６５】
また、外部入力端子２６から入力するデジタルデータＤＥＸＩは外部回路により生成されるものであるため、Ａ／Ｄ変換回路（ＡＤＣ）１５Ｒ，１５Ｇ，１５Ｂの出力データとは異なった遅延となっている。これらのデジタル画像データＤＲＯ，ＤＧＯ，ＤＢＯと外部からのデジタルデータＤＥＸＩを、ラッチ回路（ＬＨ）２５Ｒ，２５Ｇ，２５Ｂ，２５ＥＸが基準クロックＭＣＬＫでラッチして出力するので、基準クロックＭＣＬＫに対する遅延は最小になると共に、デジタル画像データＤＲＯ，ＤＧＯ，ＤＢＯと外部からのデジタルデータＤＥＸＩのタイミングを合わせることができる。
この第８の実施形態によれば、前述した第７の実施形態の効果と合わせて、各色のデジタル画像データと外部から入力するデジタルデータとの出力タイミングの規定が容易となる。
【００６６】
〔第９の実施形態：図１８〕
次に、この発明による画像読取信号処理ＩＣの第９の実施形態について図１８によって説明する。図１８はその画像読取信号処理ＩＣの構成を示すブロック図であり、これまでに説明した各図と同じ部分には同一の符号を付してあり、それらの説明は省略する。
この第９の実施形態の画像読取信号処理ＩＣ１０は、この発明による前述した第４、第５、第６の実施形態を同時に実現したものである。したがって、これらの各実施形態の効果がすべて得られる。
【００６７】
すなわち、画像読取信号処理ＩＣ１０は、ＴＧ＆ＩＦ回路２０が、サンプル開始信号ＳＡＭＰＬＥとホールド開始信号ＨＯＬＤを入力して内部サンプルクロックＳＨＩを生成し、それぞれゲイン設定レジスタを持つ可変ゲインアンプ（ＶＧＡ）１４ＲＥ，１４ＲＯ，１４ＧＥ，１４ＧＯ，１４ＢＥ，１４ＢＯと、それぞれ係数設定レジスタを持つ係数乗算器（ＭＵＬＴ）２１ＲＥ，２１ＲＯ，２１ＧＥ，２１ＧＯ，２１ＢＥ，２１ＢＯにより増幅及び係数演算を実施する。
【００６８】
そして、ＳＵＢ＆ＩＮＴＧ回路２３Ｒ，２３Ｇ，２３ＢとＤ／Ａ変換回路（ＤＡＣ）２４ＲＥ，２４ＲＯ，２４ＧＥ，２４ＧＯ，２４ＢＥ，２４ＢＯと加算回路２２とによって指定したオフセットを持たせ、ラッチ回路（ＬＨ）２５Ｒ，２５Ｇ，２５Ｂと出力画像データのレートと同じ周波数の基準クロックＭＣＬＫにより、デジタル画像データＤＲＯ，ＤＧＯ，ＤＢＯと外部入力端子２６から入力するデジタルデータＤＥＸＩとの出力タイミングの同期を取ったものである。
【００６９】
〔第１０の実施形態：図１９〕
次に、この発明による画像読取信号処理ＩＣの第１０の実施形態について図１９によって説明する。図１９はその画像読取信号処理ＩＣの構成を示すブロック図であり、これまでに説明した各図と同じ部分には同一の符号を付してあり、それらの説明は省略する。
この第１０の実施形態の画像読取信号処理ＩＣ１０構成は、図１８に示したこの発明による第９の実施形態の構成とほぼ同じであるが、次の点が相違する。
【００７０】
図１９に示す画像読取信号処理ＩＣ１０は、図１８における入力信号ＲＥＩＮ／ＲＯＩＮの系統で画像データＤＲＯを出力する出力端子１６Ｒの直前のラッチ回路を、制御信号が“Ｌ”の時出力が“Ｈ”でハイインピーダンスになる出力制御付ラッチ回路（ＬＨＯＢ）２８Ｒとし、これと並列に、制御信号が“Ｈ”のとき出力が“Ｌ”でハイインピーダンスになる出力制御付ラッチ回路（ＬＨＯ）２９Ｒを接続し、その入力端子を、入力信号ＢＥＩＮ／ＢＯＩＮの系統のＳＵＢ＆ＩＮＴＧ回路２３Ｂの出力端子に接続する。
【００７１】
また、入力信号ＢＥＩＮ／ＢＯＩＮの系統で画像データＤＢＯを出力する出力端子１６Ｂの直前のラッチ回路を出力制御付ラッチ回路（ＬＨＯＢ）２８Ｂとし、これと並列に、出力制御付ラッチ回路（ＬＨＯ）２９Ｂを接続し、その入力端子を、入力信号ＲＥＩＮ／ＲＯＩＮの系統のＳＵＢ＆ＩＮＴＧ回路２３Ｒの出力端子に接続する。なお、出力制御付ラッチ回路（ＬＨＯＢ）２８Ｒ，２８Ｂおよび出力制御付ラッチ回路（ＬＨＯ）２９Ｒ，２９Ｂの制御端子は、外部端子ＲＢＥＸＧに接続されている。
【００７２】
したがって、外部端子ＲＢＥＸＧ端子を“Ｌ”にした場合は、デジタル画像データである出力画像データＤＲＯとして入力信号ＲＥＩＮ／ＲＯＩＮの系統のＳＵＢ＆ＩＮＴＧ回路２３Ｒの出力が出力制御付ラッチ回路（ＬＨＯＢ）２８Ｒを通して出力され、出力画像データＤＢＯとしては入力信号ＢＥＩＮ／ＢＯＩＮの系統のＳＵＢ＆ＩＮＴＧ回路２３Ｂ出力が出力制御付ラッチ回路（ＬＨＯＢ）２８Ｂを通して出力される。
【００７３】
また、外部端子ＲＢＥＸＧ端子を“Ｈ”にした場合は、出力画像データＤＲＯとして入力信号ＢＥＩＮ／ＢＯＩＮの系統のＳＵＢ＆ＩＮＴＧ回路２３Ｂ出力が出力制御付ラッチ回路（ＬＨＯ）２９Ｒを通して出力され、出力画像データＤＢＯとしては入力信号ＲＥＩＮ／ＲＯＩＮの系統のＳＵＢ＆ＩＮＴＧ回路２３Ｒの出力が出力制御付ラッチ回路（ＬＨＯ）２９Ｂを通して出力される。
したがって、外部端子ＲＢＥＸＧ端子を制御することによって、出力画像データＤＲＯとＤＢＯの内容を入替えて出力することができる。
【００７４】
この第１０の実施形態によれば、読取方式（キャリッジを移動させるフラットベットスキャンと原稿を送るシートスルースキャン）の違いによる３ラインカラーリニア・イメージセンサ特有のライン間補正、すなわちカラーリニア・イメージセンサによる赤（Ｒ）、緑（Ｇ），青（Ｂ）の読取ラインの順番が逆になることによるライン間の物理的な位置の違いの補正を、外付け部品無しに行える。
【００７５】
〔第１１の実施形態：図２０〕
次に、この発明による画像読取信号処理ＩＣの第１１の実施形態について図２０によって説明する。図２０はその画像読取信号処理ＩＣの構成を示すブロック図であり、これまでに説明した各図と同じ部分には同一の符号を付してあり、それらの説明は省略する。
この第１０の実施形態の画像読取信号処理ＩＣ１０の構成は、図１８に示したこの発明による第９の実施形態の構成とほぼ同じであるが、次の点が相違する。
【００７６】
図２０に示す画像読取信号処理ＩＣ１０は、図１８における出力端子１６Ｅ，１６Ｒ，１６Ｇ，１６Ｂの直前の各ラッチ回路（ＬＨ）２５Ｅ，２５Ｒ，２５Ｇ，２５Ｂのあとに、それぞれ入力されたパラレルデータをシリアルデータに変換し、低振幅（低電圧）の差動信号に変換するＬＶＤＳ（Low Voltage Differential Signaling）回路３０Ｅ，３０Ｒ，３０Ｇ，３０Ｂを接続している。その各ＬＶＤＳ回路３０Ｅ，３０Ｒ，３０Ｇ，３０Ｂの出力を、ＬＶＥＸ＋／ＬＶＥＸ−，ＬＶＲ＋／ＬＶＲ−，ＬＶＧ＋／ＬＶＧ−，ＬＶＢ＋／ＬＶＢ−の４系統の低振幅差動信号として出力するとともに、基準クロックＭＣＬＫも、シリアル化は行わないが、ＬＶＤＳ回路３０Ｋを通してＬＶＣＫ＋／ＬＶＣＫ−の低振幅差動信号として出力する。
【００７７】
なお、フェーズロックドループ（ＰＬＬ）回路３１は、ＬＶＤＳ回路３０Ｅ，３０Ｒ，３０Ｇ，３０Ｂでシリアル化する際に必要となるシリアル化クロックＬＶＣＫを基準クロックＭＣＬＫをｎ逓倍することで生成するものである。ここで「ｎ」はＬＶＤＳ回路でシリアル化する入力パラレルデータのビット数である。
【００７８】
この第１１の実施形態によれば、出力する画像データをシリアル化した低振幅差動信号にすることで、各色のパラレル画像データＤＲＯ，ＤＧＯ，ＤＢＯを出力するこれまでの各実施形態と比べて、画像読取信号処理ＩＣ１０の必要な端子数を大幅に削減でき、パッケージの小型化を実現できる。
【００７９】
〔第１２の実施形態：図２１〕
次に、この発明による画像読取信号処理ＩＣの第１２の実施形態について図２１によって説明する。図２１はその画像読取信号処理ＩＣの構成を示すブロック図であり、これまでに説明した各図と同じ部分には同一の符号を付してあり、それらの説明は省略する。
この第１２の実施形態の画像読取信号処理ＩＣ１０構成は、図２０に示したこの発明による第１１の実施形態の構成とほぼ同じであるが、次の点が相違する。
【００８０】
図２１に示す画像読取信号処理ＩＣ１０は、図２０における各系統のＳＵＢ＆ＩＮＴＧ回路２３Ｒ，２３Ｇ，２３Ｂの各出力をラッチするラッチ回路（ＬＨ）２５Ｒ，２５Ｇ，２５Ｂと、外部入力端子２６から入力される外部デジタル信号ＤＥＸＩをラッチするラッチ回路（ＬＨ）２５Ｅの各出力側に共通のマッピング回路（ＭＡＰ）３２を接続し、そのマッピング回路（ＭＡＰ）３２の６つの各出力を、６個のＬＶＤＳ処理回路３０ａ〜３０ｆにそれぞれ入力させている。
【００８１】
そして、その各ＬＶＤＳ回路３０ａ〜３０ｆの出力をそれぞれ、ＴＸ１Ａ＋／ＴＸ１Ａ−，ＴＸ１Ｂ＋／ＴＸ１Ｂ−，ＴＸ１Ｃ＋／ＴＸ１Ｃ−，ＴＸ２Ａ＋／ＴＸ２Ａ−，ＴＸ２Ｂ＋／ＴＸ２Ｂ−，ＴＸ２Ｃ＋／ＴＸ２Ｃ−の低振幅差動信号として出力し、基準クロックＭＣＬＫも２つのＬＶＤＳ回路３０ｇ、３０ｈによってＴＸ１ＣＫ＋／ＴＸ１ＣＫ−，ＴＸ２ＣＫ＋／ＴＸ２ＣＫ−の低振幅差動信号として出力する。  なお、この例では、外部デジタル信号ＤＥＸＩは５ｂｉｔ、各系統のＳＵＢ＆ＩＮＴＧ回路２３Ｒ，２３Ｇ，２３Ｂが出力するパラレル画像データは１０ｂｉｔとし、各ＬＶＤＳ処理回路３０ａ〜３０ｆのの入力は各々７ｂｉｔとしている。したがって、この場合のＰＬＬ回路３１は基準クロックＭＣＬＫを７逓倍するものである。
【００８２】
マッピング回路（ＭＡＰ）３２はＴＧ＆ＩＦ回路２０からのデータ・アドレスバスに接続されており、入力データ３５ｂｉｔ（５ｂｉｔ＋１０ｂｉｔ＊３）を出力データ４２ｂｉｔ（７ｂｉｔ＊６）に、データ・アドレスバスの内容に応じてマッピングを行う。
なお、入出力データのビット数が異なるが、出力には“Ｈ”／“Ｌ”や入力ビットの多重割付が含まれる。
【００８３】
この第１２の実施形態によれば、複数又は任意のシリアル化のパターンを選択あるいは指定できるため、後段の構成（低振幅差動信号のレシーバ）の自由度が増え、画像読取装置の低コスト化および高信頼化等を実現するために、必要に応じた後段の構成が可能になる。
【００８４】
〔第１３の実施形態：図２２〕
次に、この発明による画像読取信号処理ＩＣの第１３の実施形態について図２２によって説明する。図２２はその画像読取信号処理ＩＣの構成を示すブロック図であり、これまでに説明した各図と同じ部分には同一の符号を付してあり、それらの説明は省略する。
この第１３の実施形態の画像読取信号処理ＩＣ１０構成は、この発明による第１２の実施形態（図２１）の構成と第１０の実施形態（図１９）の構成を組み合わせたようになっている。
【００８５】
すなわち、図２１に示す画像読取信号処理ＩＣ１０は、図２１における入力信号ＲＥＩＮ／ＲＯＩＮの系統でマッピング回路（ＭＡＰ）３２の直前のラッチ回路を、制御信号が“Ｌ”の時出力が“Ｈ”でハイインピーダンスになるアクティブ“Ｌ”の出力制御付ラッチ回路（ＬＨＯＢ）２８Ｒとし、これと並列に、制御信号が“Ｈ”のとき出力が“Ｌ”でハイインピーダンスになるアクティブ“Ｈ”の出力制御付ラッチ回路（ＬＨＯ）２９Ｒを接続し、その入力端子を、入力信号ＢＥＩＮ／ＢＯＩＮの系統のＳＵＢ＆ＩＮＴＧ回路２３Ｂの出力端子に接続する。
【００８６】
また、入力信号ＢＥＩＮ／ＢＯＩＮの系統でマッピング回路（ＭＡＰ）３２の直前のラッチ回路をアクティブ“Ｌ”の出力制御付ラッチ回路（ＬＨＯＢ）２８Ｂとし、これと並列に、アクティブ“Ｈ”の出力制御付ラッチ回路（ＬＨＯ）２９Ｂを接続し、その入力端子を、入力信号ＲＥＩＮ／ＲＯＩＮの系統のＳＵＢ＆ＩＮＴＧ回路２３Ｒの出力端子に接続する。なお、出力制御付ラッチ回路（ＬＨＯＢ）２８Ｒ，２８Ｂおよび出力制御付ラッチ回路（ＬＨＯ）２９Ｒ，２９Ｂの制御端子は、外部端子ＰＢＥＸＧに接続されている。
したがって、この第１３の実施形態によれば、外部端子ＲＢＥＸＧを制御することにより、前述した第１２の実施形態（図２１）と同様な出力信号を、入力信号ＲＥＩＮ／ＲＯＩＮの系統と入力信号ＢＥＩＮ／ＢＯＩＮの系統の内容を入替えて出力することができる。
【００８７】
〔画像読取装置の実施形態：図２３〕
次に、この発明による画像読取装置の一実施形態を図２３によって説明する。
この図２３に示す画像読取装置６０において、原稿２のカラー画像情報をＣＣＤ６で３原色に対応する電気信号に変換する部分は、図２に示した走査光学系を使用する。そのＣＣＤ６から出力される３色の画像読取信号を処理する画像読取信号処理ＩＣ１０は、前述したこの発明によるいずれかの画像読取信号処理ＩＣである。
【００８８】
画像信号系としては、画像読取信号処理ＩＣ１０の後にさらにシェーディング補正回路６１とデジタル処理部６２が設けられている。シェーディング補正回路６１は、画像読取信号処理ＩＣ１０から出力されるデジタル画像データに対して、図２に示した光源７の光量分布とＣＣＤ６の各画素感度のバラツキを補正するために、基準白板８を読み取ったデータをシェーディング補正用データとしてメモリに記憶し、実際の原稿２を読み取るときに、その補正用データをメモリから読み出して、シェーディング補正を行う。
【００８９】
デジタル処理部６２では、変倍処理、γ変換、色変換等の画像処理を行って、その画像データをスキャナ出力として図示しないパーソナルコンピュータやプリンタなどへ送出する。さらに、ＣＰＵを中心とするスキャナ制御部６３と、図２に示した第１の走行体３及び第２の走行体４や冷却ファンなどを駆動するメカ駆動部６４と、蛍光灯やランプなどの光源７を点灯するランプ点灯回路６５と、走行体のホームポジションや光源の温度などを検知するセンサ部６６なども設けられている。スキャナ制御部６３は、上述した画像信号系とこれらの各部の動作及びそのタイミングを制御する。
【００９０】
この画像読取装置６０の構成および機能は、画像読取信号処理ＩＣ１０を除いては従来の画像読取装置と同様であるから、その詳細な説明は省略する。
この画像読取装置６０は、前述したこの発明による画像読取信号処理ＩＣ１０を使用することによって、画像読取信号処理ＩＣの各実施形態の説明に記載したように、プリント基板上の実装領域が少なくて済むなど実装上の制約も少なくなり、同一ＩＣ内で３色各２系統の画像信号を処理するため処理系統間の特性差が少なく、低コストで信号処理が行えるなどの効果が得られる。それによって、小型で性能がよい画像読取装置を安価に提供することができる。
【００９１】
〔画像形成装置の実施形態：図２４〕
次に、この発明による画像形成装置の一実施形態を図２４によって説明する。
図２４はその画像形成装置の概略構成を示すブロック図である。この画像形成装置７０は、この装置全体を制御するＣＰＵ７１と、そのＣＰＵ７１の動作プログラムを格納したＲＯＭ７２と、この装置の動作に関する各種のデータを格納するとともにＣＰＵ７１のワーキングメモリともなるＲＡＭ７３と、それらを接続するバス７９とを有し、これらによってマイクロコンピュータを構成している。
【００９２】
さらに、操作表示部７４、画像読取部７５、画像形成部７６、ページメモリ７７、および給紙部７８等を備えており、これらもバス７９を介してＣＰＵ７１と接続されるとともに相互に接続されている。
操作表示部７４は、この装置の動作状態等の情報を表示するＬＣＤ等のディスプレイと、オペレータが各種の入力操作を行うキーボード（タッチパネルも含む）等の入力装置を備えている。
【００９３】
画像読取部７５は、前述したこの発明による画像読取装置６０に相当し、前述した各実施形態のいずれかの画像読取信号処理ＩＣ１０を備えており、原稿のカラー画像を光学的に読み取って３原色に対応するデジタル画像データを出力し、それをＣＰＵ７１の制御によって各色毎のページメモリ７７にページ単位で蓄積する。
画像形成部７６は、その各ページメモリ７７に蓄積した画像データを記録紙にカラー印刷するレーザプリンタやインクジェットプリンタ等のプロッタである。給紙部７８は、その画像形成部７６へ記録紙を給送するための装置であり、給紙トレイ、給紙ローラ、および搬送機構などからなる。
【００９４】
この画像形成装置７０は、その画像読取部７５に前述したこの発明による画像読取信号処理ＩＣを使用しているので、それによる種々の効果を奏し、小型で性能がよい画像形成装置を安価に提供することができる。
この画像形成装置７０は、デジタル複写機、ファクシミリ装置、あるいはそれらの機能とプリンタ等の機能を複合化した複合機などのいずれでもよい。
【産業上の利用可能性】
【００９５】
以上説明してきたように、この発明による画像読取信号処理ＩＣは、原稿のカラー画像情報を読み取るイメージスキャナ等のカラー画像読取装置、さらにその画像読取装置を画像読取部として備えたデジタル複写機、ファクシミリ装置、あるいはこれらとプリンタ等の機能を複合化した複合機等のカラー画像形成装置に利用できる。
【図面の簡単な説明】
【００９６】
【図１】この発明による画像読取信号処理ＩＣの第１の実施形態の構成を示すブロック図である。
【図２】この発明の各実施形態に係る画像読取装置の走査光学系の一例を示す構成図である。
【図３】この発明による画像読取信号処理ＩＣの第２の実施形態の構成を示すブロック図である。
【図４】図３に示した画像読取信号処理ＩＣにおける通常の使用モードの場合の各信号の関係を示すタイミングチャートである。
【図５】同じく各色１系統の入力のみが有効となるモードが選択された場合の各信号の関係を示すタイミングチャートである。
【００９７】
【図６】この発明による画像読取信号処理ＩＣの第３の実施形態の構成を示すブロック図である。
【図７】この発明による画像読取信号処理ＩＣの第４の実施形態の構成を示すブロック図である。
【図８】図７に示した画像読取信号処理ＩＣにおける各信号の関係を示すタイミングチャートである。
【図９】第４の実施例の変形例として、サンプル開始信号ＳＡＭＰＬＥと外部入力信号ＰＯＬ＿Ｓとから内部信号ＳＡＭＰＬＥ＿Ｉを生成するエクスクルーシブＯＲ回路の図である。
【図１０】同じくホールド開始信号ＨＯＬＤと外部入力信号ＰＯＬ＿Ｓとから内部信号ＨＯＬＤ＿Ｉを生成するエクスクルーシブＯＲ回路の図である。
【００９８】
【図１１】この発明による画像読取信号処理ＩＣの第５の実施形態の構成を示すブロック図である。
【図１２】この発明による画像読取信号処理ＩＣの第６の実施形態の構成を示すブロック図である。
【図１３】その各ＳＵＢ＆ＩＮＴＧ回路ブロック動作を表す各信号のタイミングチャートである。
【図１４】この発明による画像読取信号処理ＩＣの第７の実施形態の構成を示すブロック図である。
【図１５】図１４に示した画像読取信号処理ＩＣにおける各信号の関係を示すタイミングチャートである。
【００９９】
【図１６】この発明による画像読取信号処理ＩＣの第８の実施形態の構成を示すブロック図である。
【図１７】図１６に示した画像読取信号処理ＩＣにおける各信号の関係を示すタイミングチャートである。
【図１８】この発明による画像読取信号処理ＩＣの第９の実施形態の構成を示すブロック図である。
【図１９】この発明による画像読取信号処理ＩＣの第１０の実施形態の構成を示すブロック図である。
【図２０】この発明による画像読取信号処理ＩＣの第１１の実施形態の構成を示すブロック図である。
【０１００】
【図２１】この発明による画像読取信号処理ＩＣの第１２の実施形態の構成を示すブロック図である。
【図２２】この発明による画像読取信号処理ＩＣの第１３の実施形態の構成を示すブロック図である。
【図２３】この発明による画像読取装置の一実施形態を示すブロック図である。
【図２４】この発明による画像形成装置の一実施形態を示すブロック図である。
【図２５】従来技術の画像読取信号処理ＩＣの構成例を示すブロック図である。
【図２６】図２３に示した画像読取信号処理ＩＣにおける各信号の関係を示すタイミングチャートである。
【符号の説明】
【０１０１】
１：コンタクトガラス    ２：原稿    ３：第１の走行体
３ａ：第１の走行体の第１ミラー    ４：第２の走行体
４ａ：第２の走行体の第１ミラー    ４ｂ：第２の走行体の第２ミラー
５：結像レンズ    ６：ＣＣＤ（カラーリニア・イメージセンサ）
７：光源    ８：基準白板    １０：画像読取信号処理ＩＣ
１１ＲＥ，１１ＲＯ，１１ＧＥ，１１ＧＯ，１１ＢＥ，１１ＢＯ：入力端子
１２ＲＥ，１２ＲＯ，１２ＧＥ，１２ＧＯ，１２ＢＥ，１２ＢＯ：クランプ回路（ＣＬＭＰ）
１３ＲＥ，１３ＲＯ，１３ＧＥ，１３ＧＯ，１３ＢＥ，１３ＢＯ：サンプルホールド回路
（ＳＨ）
１４Ｒ，１４Ｇ，１４Ｂ，１４ＲＥ，１４ＲＯ，１４ＧＥ，１４ＧＯ，１４ＢＥ，１４ＢＯ：可変ゲインアンプ（ＶＧＡ）
１５Ｒ，１５Ｇ，１５Ｂ，１５ＲＥ，１５ＲＯ，１５ＧＥ，１５ＧＯ，１５ＢＥ，１５ＢＯ：Ａ／Ｄ変換回路（ＡＤＣ）
１６Ｒ，１６Ｇ，１６Ｂ：出力端子
１７Ｒ，１７Ｇ，１７Ｂ：アナログマルチプレクス回路（ＡＭＰＸ）
１８Ｒ：Ｒレジスタ      １８Ｇ：Ｇレジスタ      １８Ｂ：Ｂレジスタ
１９Ｒ，１９Ｇ，１９Ｂ：マルチプレクス回路（ＭＰＸ）
２０：タイミングジェネレータ及びインタフェース（ＴＧ＆ＩＦ）回路
２１ＲＥ，２１ＲＯ，２１ＧＥ，２１ＧＯ，２１ＢＥ，２１ＢＯ：係数乗算器(ＭＵＬＴ)
２２：加算回路      ２３Ｒ，２３Ｇ，２３Ｂ：減算及び積算（ＳＵＢ＆ＩＮＴＧ）回路
２４ＲＥ，２４ＲＯ，２４ＧＥ，２４ＧＯ，２４ＢＥ，２４ＢＯ：Ｄ／Ａ変換回路（ＤＡＣ）
２５Ｒ，２５Ｇ，２５Ｂ，２５ＥＸ：ラッチ回路（ＬＨ）      ２６：外部入力端子
２８Ｒ，２８Ｂ：アクティブ“Ｌ”の出力制御付ラッチ回路（ＬＨＯＢ）
２９Ｒ，２９Ｂ：アクティブ“Ｈ”の出力制御付ラッチ回路（ＬＨＯ）
３０Ｅ，３０Ｒ，３０Ｇ，３０Ｂ，３０Ｅ，３０Ｋ，３０ａ〜３０ｈ：ＬＶＤＳ回路
３１：フェーズロックドループ（ＰＬＬ）回路
６０：画像読取装置    ７０：画像形成装置
７５：画像読取部    ７６：画像形成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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