(57)【要約】【課題】チャネル領域の両側からチャネル領域に応力を効果的に印加する半導体装置の製造方法および半導体装置を提供する。【解決手段】まず、シリコン基板１１上にゲート絶縁膜１２を介してゲート電極１３を形成する工程を行う。次に、ゲート電極１３をマスクにした異方性のリセスエッチングにより、シリコン基板１１を掘り下げて、リセス領域１８を形成する。リセス領域１８の表面に、ＳｉＧｅ層１９をエピタキシャル成長させる工程とを行うことを特徴とする半導体装置の製造方法およびこれにより得られる半導体装置である。【選択図】図２
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【特許請求の範囲】
【請求項１】
シリコン基板上にゲート絶縁膜を介してゲート電極を形成する第１工程と、
前記ゲート電極をマスクにした異方性のリセスエッチングにより、前記シリコン基板を掘り下げてリセス領域を形成する第２工程と、
前記リセス領域の表面に、シリコンとシリコンとは格子定数の異なる原子とからなる混晶層をエピタキシャル成長させる第３工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記半導体装置はｐ型の電界効果トランジスタであり、前記混晶層はシリコンとゲルマ
ニウムとからなる
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記シリコン基板の面方位は（１１０）である
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第１工程と前記第２工程との間に、前記ゲート電極の両側にサイドウォールを形成する工程を行い、
前記第２工程では、前記サイドウォールが設けられた前記ゲート電極をマスクにした異方性のリセスエッチングを行う
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記第２工程と前記第３工程との間に、
前記ゲート電極の両側にサイドウォールを形成する工程と、
前記サイドウォールが設けられた前記ゲート電極をマスクにした異方性のリセスエッチングにより、前記リセス領域を掘り下げる工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第３工程の後に、
前記ゲート電極を覆う状態で、前記混晶層上に、絶縁膜を形成し、当該ゲート電極の表面が露出するまで、当該絶縁膜を除去する工程と、
露出された前記ゲート電極と前記ゲート絶縁膜とをダミーとして除去することで、前記絶縁膜にシリコン基板を露出する凹部を形成する工程と、
前記凹部内に、新たにゲート絶縁膜を介してゲート電極を形成する工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項７】
シリコン基板上にゲート絶縁膜を介してゲート電極が設けられた半導体装置であって、
前記ゲート電極側の側壁が略垂直となるように、当該ゲート電極の両側の前記シリコン基板が掘り下げられたリセス領域に、シリコンとシリコンとは格子定数の異なる原子とからなる混晶層が設けられている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、さらに詳しくは、特にはゲート電極の両側のシリコン基板に埋め込まれたシリコンゲルマニウム（ＳｉＧｅ）層をソース／ドレインとして用いた構成の半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ型のトランジスタを備えた半導体装置においては、シリコン基板への応力印加によってキャリア移動度を向上させる技術が積極的に利用されている。このような技術の一つとして、例えばｐ型のＭＯＳトランジスタ（ＰＭＯＳ）においては、トランジスタのソース／ドレイン（Ｓ／Ｄ）として、シリコン（Ｓｉ）よりも格子定数の大きいシリコンゲルマニウム（ＳｉＧｅ）層をエピタキシャル成長によって形成し、チャネル領域に局所的に応力を与えて歪みを発生させる手法が提案されている（例えば、下記非特許文献１、２参照）。この方法は、現在の９０ｎｍ世代、６５ｎｍ世代の技術に利用されて、量産まで進められている。さらには、４５ｎｍ世代およびそれ以降に向けての技術開発の中でも、重要技術として検討されている。
【０００３】
一方、面方位（１１０）のＳｉ基板の正孔移動度が、従来から用いられている面方位（１００）のＳｉ基板の正孔移動度よりも高いことを利用する方法もある。この方法によれば、面方位を変えたＳｉ基板を用いるだけで、ＰＭＯＳの性能向上が図れる。
【０００４】
以上のことから、ＳｉＧｅ層によりチャネル領域に局所的な応力をかける方法と、面方位（１１０）のＳｉ基板を用いる方法とを組み合わせることが、次世代の高性能ＰＭＯＳに対して有望と考えられており、検討されている。
【０００５】
このような構成の半導体装置の製造方法について、図５の断面図を用いて説明する。まず、面方位（１１０）のシリコン基板１１の表面側に素子分離領域（図示省略）を形成し、シリコン基板１１上にゲート絶縁膜１２を介して上部にハードマスク１４、１５が順次積層されたゲート電極１３を形成する。その後、これらの側壁に絶縁性のオフセットスペーサー１６を介してサイドウォール１７を形成する。以上までは、通常のＭＯＳプロセスと同様に行う。
【０００６】
次に、ハードマスク１５およびサイドウォール１７をマスクにして、シリコン基板１１の表面をエッチングによって掘り下げる、いわゆるリセスエッチングを行い、リセス領域１８’を形成する。この際、等方性のリセスエッチングを行うことで、サイドウォール１７の下方にまでリセス領域１８’が広がるようにする。これにより、リセス領域１８’のゲート電極１３側の側壁は斜面を有した状態となり、この斜面に面方位（１００）面が自然に露出される。
【０００７】
以上の後、ここでの図示は省略したが、エッチングによって掘り下げたリセス領域１８’の表面に、ＳｉＧｅ層をエピタキシャル成長させてＳ／Ｄを形成する。
【０００８】
【非特許文献１】T.Ghani他，「A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors」,International Electron Devices Meeting Technical Digest, 2003年，p.978
【非特許文献２】S.Tyagi他，「An advanced low power, high performance, strained chanel 65nm technology」, International Electron Devices Meeting Technical Digest, 2005年，p.1070
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、上述したような半導体装置の製造方法では、図６（ａ）のＴＥＭ写真および図６（ｂ）の領域Ａの拡大ＴＥＭ写真に示すように、リセス領域１８'のゲート電極１３側の側壁に露出された面方位（１００）の面へのＳｉＧｅ層１９のエピタキシャル成長のレートは、面方位（１１０）の面へのＳｉＧｅ層１９のエピタキシャル成長のレートよりも速い。このため、面方位（１００）の面にＳｉＧｅ層１９が優先成長され、アクティブ領域のボトムとなるリセス領域１８’の底部には、ＳｉＧｅ層１９が成長し難くなる。このため、ゲート電極１３の直下のシリコン基板１１に形成されるチャネル領域Ｃｈに横方向からの応力がかかり難いという問題があった。
【００１０】
以上のような課題を解決するために、本発明は、チャネル領域に横方向から応力を効果的に印加する半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述したような目的を達成するために、本発明の半導体装置の製造方法は、次のような工程を順次行うことを特徴としている。まず、第１工程では、シリコン（Ｓｉ）基板上にゲート絶縁膜を介してゲート電極を形成する工程を行う。次に、第２工程では、ゲート電極をマスクにした異方性のリセスエッチングにより、Ｓｉ基板を掘り下げて、リセス領域を形成する。次いで、第３工程では、リセス領域の表面に、ＳｉとＳｉとは格子定数の異なる原子とからなる混晶層をエピタキシャル成長させる工程を行う。
【００１２】
このような半導体装置の製造方法によれば、第２工程において、ゲート電極をマスクにした異方性のリセスエッチングにより、Ｓｉ基板を掘り下げてリセス領域を形成するため、リセス領域のゲート電極側の側壁が略垂直に加工される。このため、この側壁が斜面を有する場合と比較して、リセス領域に埋め込まれる混晶層により、ゲート電極の直下のＳｉ基板に形成されるチャネル領域に横方向からの応力をかけ易い。また、面方位（１１０）のＳｉ基板を用いた場合であっても、リセス領域のゲート電極側の側壁が略垂直に加工されるため、面方位（１００）の面の露出が抑制される。これにより、リセス領域の表面に混晶層をエピタキシャル成長させることで、表面が平坦化された混晶層を形成することが可能となる。よって、チャネル領域に横方向からの応力を効果的にかけることができる。
【００１３】
また、本発明の半導体装置は、Ｓｉ基板上にゲート絶縁膜を介してゲート電極が設けられた半導体装置であって、ゲート電極側の側壁が略垂直となるように、ゲート電極の両側のシリコン基板が掘り下げられたリセス領域に、シリコンとシリコンとは格子定数の異なる原子とからなる混晶層が設けられていることを特徴としている。
【００１４】
このような半導体装置によれば、リセス領域のゲート電極側の側壁が略垂直に加工されているため、この側壁が斜面を有する場合と比較して、チャネル領域に横方向からの応力をかけ易い。したがって、チャネル領域に横方向からの応力を効果的にかけることができる。
【発明の効果】
【００１５】
以上、説明したように、本発明の半導体装置の製造方法および半導体装置によれば、チャネル領域に横方向からの応力を効果的にかけることができることから、キャリア移動度を高くすることができるため、半導体装置の高性能化、高品質化が図れる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１７】
本発明の半導体装置の製造方法に係わる実施の形態の一例を、図１〜図４の製造工程断面図によって説明する。なお、本実施形態においては、半導体装置の構成を製造工程順に説明する。また、背景技術で説明したものと同様の構成には、同一の番号を付して説明する。
【００１８】
まず、図１（ａ）に示すように、単結晶シリコンからなる面方位（１１０）のＳｉ基板１１を用意し、その表面側に素子分離領域（図示省略）を形成する。この際、例えば、Ｓｉ基板１１の表面側に溝を形成し、この溝内に例えば酸化シリコン（ＳｉＯ2）膜からなる絶縁膜を埋め込んだＳＴＩ（shallow trench isolation）構造の素子分離領域を形成する。
【００１９】
次に、素子分離領域で分離されたＳｉ基板１１上に、例えばＳｉＯ2からなるゲート絶縁膜１２を介して、例えばポリシリコンからなるゲート電極１３をパターン形成する。この際、ゲート電極１３を微細なパターンとするために、２層のハードマスク１４、１５を用い、シリコン基板１１上に、ゲート絶縁膜１２、ゲート電極１３、およびハードマスク１４、１５を構成する各材料膜を積層成膜した後に、これらの積層膜をパターンエッチングする。なお、このゲート絶縁膜１２とゲート電極１３とは、後工程で、ダミーとして除去される。
【００２０】
次いで、ゲート絶縁膜１２、ゲート電極１３、およびハードマスク１４、１５の側壁に、例えば窒化シリコン（ＳｉＮ）からなるスペーサー１６を介して、例えばＴＥＯＳ（Tetraethoky Silane）からなる絶縁性のサイドウォール１７ａを形成する。
【００２１】
次に、ゲート電極１３をマスクにしたリセスエッチングにより、Ｓｉ基板１１の表面を掘り下げて、リセス領域を形成する。ここで、本発明の特徴的な構成は、異方性のリセスエッチングを行うことであり、ここでは、２段階の異方性のリセスエッチングを行うこととする。
【００２２】
まず、ハードマスク１５およびサイドウォール１７ａをマスクにした異方性のリセスエッチングにより、Ｓｉ基板１１の表面を掘り下げて、５０ｎｍ以下の深さのリセス領域１８ａを形成する。これにより、リセス領域１８ａのゲート電極１３側の側壁は、略垂直に加工される。
【００２３】
次いで、図１（ｂ）に示すように、サイドウォール１７ａの両側のＳｉ基板１１上に、例えばＳｉＮからなるサイドウォール１７ｂを形成する。続いて、ハードマスク１５およびサイドウォール１７ｂをマスクとして、異方性のリセスエッチングにより、Ｓｉ基板１１の表面を掘り下げることで、リセス領域１８ａをさらに掘り下げてリセス領域１８ｂを形成する。これにより、リセス領域１８ａのゲート電極１３側の側壁は、略垂直に加工され、リセス領域１８ａ、１８ｂと順次掘り込まれたリセス領域１８となる。この際、リセス領域１８のゲート電極１３側の側壁は、上記サイドウォール１７ｂの膜厚分、段差を有して形成される。上記異方性のリセスエッチングは、ＮＦ3 Basedエッチングガスを用いて行われる。
【００２４】
上述したように、２段階の異方性のリセスエッチングにより形成されたリセス領域１８ａ、１８ｂのゲート電極１３側の側壁が略垂直に加工されることで、背景技術で図５を用いて説明したように、リセス領域１８’のゲート電極１３側の側壁が斜面を有する場合と比較して、リセス領域１８に埋め込まれるＳｉＧｅ層により、ゲート電極１３の直下のＳｉ基板１１に形成されるチャネル領域に、横方向からの応力をかけ易くなる。また、リセス領域１８のゲート電極１３側の側壁に斜面が露出しないことで、面方位（１００）の面の露出が抑制されるため、後述するように、ＳｉＧｅ層をほぼ均等なレートでエピタキシャル成長させることが可能となる。
【００２５】
ここで、リセス領域１８ａの深さｄ1は５ｎｍ以上で５０ｎｍより小さく（５ｎｍ≦ｄ1＜５０ｎｍ）、リセス領域１８の深さｄ2はｄ1以上で、１２０ｎｍよりも小さくなるように（ｄ1≦ｄ2＜１２０ｎｍ）形成される。また、リセス領域１８のゲート電極１３側の側壁の段差の肩部分の幅ｄ3は４０ｎｍより小さい幅で形成されることとする。これにより、リセス領域１８ｂに埋め込まれる第１のＳｉＧｅ層が近付きすぎることによる短チャネル効果が防止されるとともに、ゲート電極１３の直下のＳｉ基板１１に形成されるチャネル領域に横方向からの応力を効果的にかけることが可能となる。
【００２６】
なお、ここでは、サイドウォールの形成工程と異方性のリセスエッチング工程を２回繰り返すこととするが、本発明はこれに限定されず、１回のみの異方性のリセスエッチングにより、側壁に段差のないリセス領域１８を形成してもよく、上記工程を３回以上繰り返すことで、側壁に複数の段差が形成されるように、リセス領域を形成してもよい。ただし、上述したような短チャネル効果の防止と応力の印加の効果およびスループットの向上を考えると上記工程を２回繰り返すことが、最も好ましい。
【００２７】
また、ここでは、サイドウォール１７ａが設けられた状態で、１回目の異方性のリセスエッチングを行う例について説明するが、サイドウォール１７ａを設けずに、上記リセスエッチングを行う場合であっても、本発明は適用可能である。ただし、この場合には、不純物の拡散による短チャネル効果の悪化を防ぐために、後工程でリセス領域１８にＳｉＧｅ層をエピタキシャル成長させる際に、不純物イオンを含有させないで行うこととする。
【００２８】
次いで、図１（ｃ）に示すように、リセス領域１８ｂの表面、すなわち掘り下げられたＳｉ基板１１の表面に、ＳｉとＳｉとは格子定数の異なる原子との混晶層をエピタキシャル成長させる。ここでは、ＰＭＯＳＦＥＴを形成することから、この混晶層に挟まれるチャネル領域に圧縮応力を印加するため、シリコン（Ｓｉ）とシリコンよりも格子定数の大きいゲルマニウム（Ｇｅ）とからなるＳｉＧｅ層（混晶層）をエピタキシャル成長させる。また、この際、不純物としてボロンを含んだ状態でＳｉＧｅ層をエピタキシャル成長させる。
【００２９】
この際、まず、２回目のリセスエッチングにより掘り下げられたリセス領域１８ｂに、第１のＳｉＧｅ層１９ａをエピタキシャル成長させる。この際、リセス領域１８ｂのゲート電極１３側には、面方位（１００）の面が露出されていないことから、均等なレートでエピタキシャル成長されるため、リセス領域１８ｂは第１のＳｉＧｅ層１９ａで埋め込まれた状態となり、その表面は平坦に形成される。
【００３０】
上記第１のＳｉＧｅ層１９の成膜条件としては、成膜ガスとして、ジクロロシラン（Dichlorosilane（ＤＣＳ））、塩化水素（ＨＣｌ）、水素（Ｈ2）によりに希釈された水素化ゲルマニウム（ＧｅＨ4）、水素（Ｈ2）により希釈されたジボラン（Ｂ2Ｈ6）を用い、処理温度を６００℃〜９００℃、処理圧力を１．３ｋＰａ〜１３．３ｋＰａに設定する。
【００３１】
次に、図２（ｄ）に示すように、サイドウォール１７ｂ（前記図１（ｃ）参照）を除去することで、リセス領域１８ａの側壁側を露出させる。
【００３２】
続いて、図２（ｅ）に示すように、露出されたリセス領域１８ａの表面および第１のＳｉＧｅ層１９ａ上に第２のＳｉＧｅ層１９ｂをエピタキシャル成長させる。この際、リセス領域１８ａのゲート電極１３側の側壁には、面方位（１００）の面が露出されていないことから、均等なレートでエピタキシャル成長されるため、リセス領域１８ａは第１のＳｉＧｅ層１９ｂで埋め込まれた状態となり、その表面は平坦に形成される。上記第２のＳｉＧｅ層１９ｂの成膜条件としては、上記第１のＳｉＧｅ層１９ａの成膜条件と同様の条件で行うことができる。これにより、リセス領域１８が、第１のＳｉＧｅ層１９ａと第２のＳｉＧｅ層１９ｂとで構成されるＳｉＧｅ層１９（混晶層）で埋め込まれた状態となる。
【００３３】
ここで、チャネル領域に横方向からの応力を効果的にかけるため、第２のＳｉＧｅ層１９ｂの表面の高さは、マージンをとってシリコン基板１１の表面よりも高くなるように形成することが好ましい、高さは５０ｎｍ以下とする。また、これと同様の理由により、第１のＳｉＧｅ層１９ａよりも第２のＳｉＧｅ層１９ｂのＧｅ濃度が高い方が好ましい。この場合には、第１のＳｉＧｅ層１９ａの成膜条件よりも、ＧｅＨ4のガス流量を高くして、第２のＳｉＧｅ層１９ｂのＧｅ濃度を高濃度化する。
【００３４】
その後、第２のＳｉＧｅ層１９ｂ上にＳｉ層２０を成膜する。このＳｉ層２０には、後述するようにシリサイド層が形成される。
【００３５】
次いで、図２（ｆ）に示すように、ハードマスク１５とオフセットスペーサー１６をマスクに用いて、例えば斜め方向からｎ型の不純物を導入することで、空乏層を広げるとともに、ｐ型の不純物イオンを注入することで、ゲート電極１３の両側のＳｉ基板１１の表面にエクステンション領域（図示省略）を形成する。
【００３６】
その後、図３（ｇ）に示すように、ゲート電極１３の両側にオフセットスペーサー１６を介して例えばＳｉＮからなるサイドウォール１７ｃを形成するとともに、サイドウォール１７ｃの両側に、例えばＳｉＯ2からなるサイドウォール１７ｄを形成する。なお、ここでは、２層のサイドウォール１７ｃ、１７ｄを積層形成することとしたが、単層のサイドウォールを形成してもよい。ただし、この場合には、配線間容量を低減するために、ＳｉＮではなくＳｉＯ2からなるサイドウォールを形成することが好ましい。
【００３７】
次に、図３（ｈ）に示すように、ＳｉＧｅ層１９に導入したボロン濃度が十分でない場合には、ハードマスク１５およびサイドウォール１７ｄをマスクに用いて、ＳｉＧｅ層１９およびＳｉ層２０にボロンを導入しＳ／Ｄを形成する。次いで、サイドウォール１７ｄの両側のＳｉ層２０をシリサイド化し、シリサイド層２１を形成する。
【００３８】
続いて、図３（ｉ）に示すように、洗浄処理により、ＳｉＯ2からなるハードマスク１５（前記図３（ｈ）参照）を除去し、ハードマスク１４を露出させる。この際、ＳｉＯ2からなサイドウォール１７ｄの上部も除去される。
【００３９】
次に、図４（ｊ）に示すように、例えばＣＶＤ法により、Ｓｉ基板１１上の全域を覆う状態で、例えばＳｉＯ2からなる層間絶縁膜２２を形成する。続いて、例えば化学的機械的研磨（Chemical Mechanical Polishing（ＣＭＰ））法により、ハードマスク１４の表面が露出するまで、層間絶縁膜２２を平坦化する。
【００４０】
次いで、ハードマスク１４（前記図４（ｊ）参照）を除去することで、ポリシリコンからなるゲート電極１３（前記図４（ｊ）参照）の表面を露出する。この際、ハードマスク１４の両側のオフセットスペーサー１６とサイドウォール１７ｃの上部は、ハードマスク１４とともに除去される。続いて、ゲート電極１３とゲート絶縁膜１２（前記図４（ｊ）参照）を除去し、Ｓｉ基板１１の表面を露出する凹部２３を形成する。
【００４１】
次に、図４（ｍ）に示すように、凹部２３の内壁を覆う状態で、層間絶縁膜２２上に、例えば原子層蒸着（Atomic Layer Deposition（ＡＬＤ））法により、例えば、酸化ハフニウム（ＨfＯ2）等のｈｉｇｈ−ｋ材料からなるゲート絶縁膜２４を新たに成膜する。
【００４２】
続いて、凹部２３を埋め込む状態で、ゲート絶縁膜２４上に、例えばポリシリコンあるいは金属のゲート電極膜を成膜した後、ＣＭＰ法により、層間絶縁膜２２の表面が露出するまで、ゲート電極膜を除去することで、凹部２３に、ゲート絶縁膜２４を介して、ゲート電極２５を形成する。これにより、ゲート電極２５の直下のＳｉ基板１１がチャネル領域Ｃｈとなる。
【００４３】
このような半導体装置の製造方法およびこれにより得られる半導体装置によれば、異方性のリセスエッチングにより、面方位（１１０）のＳｉ基板１１を掘り下げてリセス領域１８を形成するため、リセス領域１８のゲート電極１３側の側壁が略垂直に加工される。このため、この側壁が斜面を有する場合と比較して、リセス領域１８に埋め込まれるＳｉＧｅ層により、ゲート電極１３の直下のＳｉ基板１１に形成されるチャネル領域に横方向からの応力をかけ易い。また、リセス領域１８のゲート電極１３側の側壁が略垂直に加工されるため、面方位（１００）の面の露出が抑制される。これにより、リセス領域１８の表面にＳｉＧｅ層１９をエピタキシャル成長させることで、表面が平坦化されたＳｉＧｅ層１９を形成することが可能となる。よって、チャネル領域Ｃｈに横方向からの応力を効果的にかけることができる。したがって、正孔移動度を高くすることができるため、半導体装置の高性能化、高品質化が図れる。
【００４４】
また、本実施形態の半導体装置の製造方法によれば、サイドウォールの形成工程と異方性のリセスエッチング工程を２回繰り返すことで、リセス領域１８のゲート電極１３側の側壁に段差が形成される。これにより、短チャネル効果の防止と応力の印加の効果の両方の効果を奏することができる。
【００４５】
なお、上記実施形態においては、ＰＭＯＳＦＥＴの製造方法を例にとり説明したが、本発明は、ＮＭＯＳＦＥＴの製造方法としても適用可能である。この場合には、面方位（１００）のＳｉ基板１１を用い、リセス領域１８を埋め込む混晶層としては、シリコンとシリコンよりも格子定数の小さい炭素（Ｃ）とからなるＳｉＣ層をエピタキシャル成長させる。また、不純物としてはｎ型の不純物を用いる。これにより、ゲート電極２５の直下のチャネル領域に引っ張り応力が印加される。この場合であっても、異方性のリセスエッチングにより、リセス領域のゲート電極側の側壁が略垂直に加工されるため、上記実施形態と同様の効果を奏する。
【図面の簡単な説明】
【００４６】
【図１】本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その１）である。
【図２】本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その２）である。
【図３】本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その３）である。
【図４】本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その４）である。
【図５】従来の半導体装置の製造方法を説明するための断面図である。
【図６】従来の半導体装置の製造方法を問題点を説明するための写真である。
【符号の説明】
【００４７】
１１…シリコン基板、１２、２４…ゲート絶縁膜、１３、２５…ゲート電極、１８，１８ａ、１８ｂ…リセス領域、１９…ＳｉＧｅ層(混晶層）、１９ａ…第１のＳｉＧｅ層、１９ｂ…第２のＳｉＧｅ層、２２…層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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