(57)【要約】【課題】アーリー電圧の低下を抑制する。【解決手段】第１導電型の半導体基板に設けられた、第１,第２の素子領域と、第２導電型の第１の不純物からなり第１の素子領域の深さ方向の奥深部位に設けられたレトログレードウェルと、第２導電型の第２の不純物からなり第１の素子領域の深さ方向の中間部位に設けられたエンハンスドドープ層と、第２導電型の第３の不純物からなり第１の素子領域の表面部位に設けられたパンチスルー抑制層と、第１の素子領域に接する第２のゲート絶縁膜と、第２の素子領域に接し第２のゲート絶縁膜よりも膜厚の厚い第１のゲート絶縁膜とを備える。第１の不純物のプロファイルと第３の不純物のプロファイルとが交差する領域に、第２の不純物が分布する。【選択図】図１
2008153621.tif 000002
【特許請求の範囲】
【請求項１】
ゲート絶縁膜の膜厚が互いに異なる少なくとも２つのＭＯＳＦＥＴを備えた半導体装置であって、
第１導電型の半導体基板と、
前記半導体基板に設けられた、第１の素子領域および第２の素子領域と、
第２導電型の第１の不純物からなり前記第１の素子領域の深さ方向の奥深部位に設けられたレトログレードウェルと、
第２導電型の第２の不純物からなり前記第１の素子領域の深さ方向の中間部位に設けられたエンハンスドドープ層と、
第２導電型の第３の不純物からなり前記第１の素子領域の表面部位に設けられたパンチスルー抑制層と、
前記半導体基板に設けられて前記第１の素子領域に接する第２のゲート絶縁膜と、
前記半導体基板に設けられて前記第２の素子領域に接する、前記第２のゲート絶縁膜よりも膜厚の厚い第１のゲート絶縁膜と、
を備え、
前記第１の不純物のプロファイルと前記第３の不純物のプロファイルとが交差する領域に、前記第２の不純物が分布する、
半導体装置。
【請求項２】
前記半導体基板に設けられて前記第１の素子領域と前記第２の素子領域素子とをそれぞれ囲む分離絶縁膜と、
前記半導体基板に設けられて前記第１のゲート絶縁膜に接する第１のゲート電極と、
前記半導体基板に設けられて前記第２のゲート絶縁膜に接する第２のゲート電極と、
をさらに備える、
請求項１の半導体装置。
【請求項３】
第１導電型の第４の不純物からなり前記半導体基板に設けられて前記第１の素子領域に接するチャネルドープ層を、
さらに備え、
前記第１の素子領域は埋め込みチャネル型のｐ型ＭＯＳＦＥＴを構成する、
請求項１の半導体装置。
【請求項４】
前記第１の不純物と第２の不純物とはリンであり、
前記第３の不純物はヒ素であり、
前記第４の不純物はボロンである、
請求項３の半導体装置。
【請求項５】
ゲート絶縁膜の膜厚が互いに異なる少なくとも２つのＭＯＳＦＥＴを備えた半導体装置の製造方法であって、
第１導電型の半導体基板に第１の素子領域と第２の素子領域とを形成する工程と、
前記第１の素子領域の深さ方向の奥深部位に第２導電型の第１の不純物を、前記第１の素子領域の深さ方向の中間部位に第２導電型の第２の不純物を、前記第１の素子領域の表面部位に第２導電型の第３の不純物を、それぞれイオン注入する工程と、
前記第１−第３の不純物をイオン注入した後、前記第１の素子領域と前記第２の素子領域とを含む前記半導体基板に第１のゲート絶縁膜を形成する工程と、
前記第１の素子領域の前記第１のゲート絶縁膜を選択的に除去したうえで、当該第１の素子領域に選択的に第２のゲート絶縁膜を形成する工程と、
前記第１の絶縁膜と前記第２のゲート絶縁膜とにゲート電極を形成する工程と、
を含み、
前記第１の不純物のプロファイルと前記第３の不純物のプロファイルとが交差する領域に前記第２の不純物が分布するように、前記第１−第３の不純物をイオン注入する、
半導体装置の製造方法。
【請求項６】
前記半導体基板に素子分離絶縁膜を形成したうえで、前記第１の素子領域と前記第２の素子領域とを、前記素子分離絶縁膜によって囲まれた状態で前記半導体基板に形成する、
請求項５の半導体装置の製造方法。
【請求項７】
前記第１の素子領域の表面部位に第１導電型の第４の不純物をイオン注入する工程を、
さらに含み、
前記第１の素子領域に、埋め込みチャネル型のｐ型ＭＯＳＦＥＴが形成される、
請求項５の半導体装置の製造方法。
【請求項８】
前記第１の不純物のピーク位置が前記第３の不純物のピーク位置よりも前記第１の素子領域の深さ方向で深くなるように、かつ、前記第２の不純物のピーク位置が前記第１の素子領域の深さ方向で前記第１の不純物のピーク位置と前記第２導電型の第３の不純物のピーク位置との間になるように、前記第１−第３の不純物をイオン注入し、
前記第４の不純物のピーク位置が前記第３の不純物のピーク位置よりも前記第１の素子領域の深さ方向で浅くなるように、前記第４の不純物をイオン注入する、
請求項７の製造方法。
【請求項９】
ゲート絶縁膜の膜厚が互いに異なる少なくとも２つのＭＯＳＦＥＴを備えた半導体装置の製造方法であって、
第１導電型の半導体基板に第１の素子領域と第２の素子領域とを形成する工程と、
前記第１の素子領域の内部に第２導電型の不純物を、前記第１の素子領域の表面部位に第１導電型の不純物を、それぞれイオン注入する工程と、
前記不純物群をイオン注入した後、前記第２の素子領域に第１のゲート絶縁膜を、前記第１の素子領域に第２のゲート絶縁膜を、それぞれ選択的に形成する工程と、
前記第１のゲート絶縁膜と第２のゲート絶縁膜とに、それぞれゲート電極を形成する工程と、
を含み、
前記第１の素子領域に、埋め込みチャネル型のｐ型ＭＯＳＦＥＴを形成する、
半導体装置の製造方法。
【請求項１０】
前記半導体基板に素子分離絶縁膜を形成したうえで、前記第１の素子領域と前記第２の素子領域とを、前記素子分離絶縁膜によって囲まれた状態で前記半導体基板に形成する、
請求項９の半導体装置の製造方法。
【請求項１１】
前記第１のゲート絶縁膜を選択的に形成する工程は、
前記第１の素子領域と前記第２の素子領域とに選択的にシリコン窒化膜を形成する工程と、
前記第２の素子領域に形成されたシリコン窒化膜を選択的に除去する工程と、
前記第２の素子領域に第１のゲート絶縁膜を選択的に形成したうえで、前記第１の素子領域に形成された前記シリコン窒化膜を選択的に除去する工程と、
を含む、
請求項９の半導体装置の製造方法。
【請求項１２】
前記第１のゲート絶縁膜を選択的に形成する工程は、
前記第１の素子領域と前記第２の素子領域とに選択的にポリシリコン膜を形成する工程と、
前記第２の素子領域に形成されたポリシリコン膜を選択的に除去する工程と、
前記第２の素子領域に第１のゲート絶縁膜を選択的に形成したうえで、前記第１の素子領域に形成された前記ポリシリコン膜を選択的に除去する工程と、
を含む、
請求項９の半導体装置の製造方法。
【請求項１３】
前記第１のゲート絶縁膜を選択的に形成する工程は、
前記第１の素子領域と前記第２の素子領域とに選択的に第１のゲート絶縁膜を形成する工程と、
前記第１の素子領域に形成された前記第１のゲート絶縁膜を選択的に除去する工程と、
を含み、
前記第１のゲート絶縁膜を形成する工程を、前記第１導電型の不純物をイオン注入する前に実施する、
請求項９の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特にゲート酸化膜が異なる２種類以上の半導体装置、いわゆる高電圧ＭＯＳＦＥＴと低電圧ＭＯＳＦＥＴとが共存する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
システムオンチップの需要拡大により、複数のＭＯＳＦＥＴ（例えば、ゲート酸化膜の膜厚が互いに異なる高電圧ＭＯＳＦＥＴと低電圧ＭＯＳＦＥＴ）を１チップ上に混載するＣＭＯＳ集積回路が実用化されている。これは、例えば、特許文献１,２を参照することができる。
【０００３】
近年の半導体集積回路装置の低消費電力化、微細化の進展に伴って、アナログ特性を重視した低電圧のＭＯＳＦＥＴと入出力回路等で用いる高電圧のＭＯＳＦＥＴとを同一基板上に混載したＣＭＯＳ集積回路の開発が進んでいる。
【０００４】
以下、低電圧のＭＯＳＦＥＴと高電圧のＭＯＳＦＥＴとを搭載した従来の半導体装置の製造方法を、図４３〜図５２の工程断面図を参照して説明する。まず、図４３に示すように、ｐ型シリコン基板１０１に素子分離絶縁膜１０２ａ,１０２ｂ,シリコン酸化膜１０５を形成する。次にｐ型シリコン基板１０１にｎ型拡散層１０３ａ,１０３ｂとｐ型拡散層１０４ａ,１０４ｂとを形成する。ｎ型拡散層１０３ａ,１０３ｂとｐ型拡散層１０４ａ,１０４ｂとはＣＭＯＳのウェルを構成する。その後、ｐ型ＭＯＳＦＥＴの表面不純物濃度を制御するｐ型拡散層１０６ａ,１０６ｂをｐ型シリコン基板１０１に形成する。
【０００５】
次に、図４４に示すように、ｐ型シリコン基板１０１からシリコン酸化膜１０５を除去したうえで、図４５に示すように、ｐ型シリコン基板１０１に高電圧用のゲート酸化膜１０７を形成する。次に、図４６に示すように、ｐ型シリコン基板１０１にフォトレジスト１０８を塗布したうえで、低電圧ＭＯＳＦＥＴ領域においてフォトレジスト１０８に開口を形成し、続いて図４７に示すように、開口を有するフォトレジスト１０８をマスクにして、高電圧用のゲート酸化膜１０７をエッチングする。
【０００６】
次に、図４８に示すように、フォトレジスト１０８を除去したうえで、ｐ型シリコン基板１０１に低電圧用のゲート酸化膜１０９を形成し、続いて図４９に示すように、ｐ型シリコン基板１０１にｎ型ポリシリコン膜１１０を成長させる。次に、図５０に示すように、図示しないフォトレジストをマスクにしてｎ型ポリシリコン膜をエッチングすることでポリシリコン電極１１０’を形成し、そのうえで、ポリシリコン電極１１０’の側面にサイドウォール膜１１１を形成する。
【０００７】
次に、図５１に示すように、図示しないフォトレジストをマスクにしてｐ型シリコン基板１０１に不純物イオンを注入したうえで、ｐ型シリコン基板１０１に熱処理を加えることで、ｎ型ＭＯＳＦＥＴのソース・ドレイン１１２ａ,１１２ｂとｐ型ＭＯＳＦＥＴのソース・ドレイン１１３ａ,１１３ｂとを形成する。最後に、図５２に示すように、層間絶縁膜１１４（酸化シリコン膜とＢＰＳＧ膜からなる）,Ｗプラグ１１５,及びＡＬ電極１１６を、ｐ型シリコン基板１０１に形成する。
【特許文献１】特開２００６−１９６５８０号
【特許文献２】特開２００３−４６０６２号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図４３〜５２に示す従来の半導体装置の製造方法においては、高電圧用のゲート酸化膜１０７が低電圧ＭＯＳＦＥＴ領域にも形成される。そのため、この酸化膜が表面不純物を取り込んでしまって、低電圧ＭＯＳＦＥＴ領域の表面不純物濃度が減少する。
【０００９】
この表面不純物濃度の減少を補うために、あらかじめ不純物イオンを多く注入することも実施されているが、そうすると、イオン注入及び活性化アニールにおいて不純物が深い位置まで形成される現象（深化）が生じる。特にｐ型ＭＯＳＦＥＴにおいては、表面不純物のボロン濃度の減少を補うために不純物の注入量を増加させた場合、ボロンの深化によりバルク側のｎ型不純物濃度が減少してアーリー電圧が低下する。
【００１０】
したがって、本発明は、高電圧ＭＯＳＦＥＴと低電圧ＭＯＳＦＥＴとが同一チップ上に共存するＣＭＯＳ集積回路において、アーリー電圧の低下を抑制することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、
ゲート絶縁膜の膜厚が互いに異なる少なくとも２つのＭＯＳＦＥＴを備えた半導体装置であって、
第１導電型の半導体基板と、
前記半導体基板に設けられた、第１の素子領域および第２の素子領域と、
第２導電型の第１の不純物からなり前記第１の素子領域の深さ方向の奥深部位に設けられたレトログレードウェルと、
第２導電型の第２の不純物からなり前記第１の素子領域の深さ方向の中間部位に設けられたエンハンスドドープ層と、
第２導電型の第３の不純物からなり前記第１の素子領域の表面部位に設けられたパンチスルー抑制層と、
前記半導体基板に設けられて前記第１の素子領域に接する第２のゲート絶縁膜と、
前記半導体基板に設けられて前記第２の素子領域に接する、前記第２のゲート絶縁膜よりも膜厚の厚い第１のゲート絶縁膜と、
を備え、
前記第１の不純物のプロファイルと前記第３の不純物のプロファイルとが交差する領域に、前記第２の不純物が分布する。
【００１２】
本発明の半導体装置の製造方法は、ゲート絶縁膜の膜厚が互いに異なる少なくとも２つのＭＯＳＦＥＴを備えた半導体装置の製造方法であって、
第１導電型の半導体基板に第１の素子領域と第２の素子領域とを形成する工程と、
前記第１の素子領域の深さ方向の奥深部位に第２導電型の第１の不純物を、前記第１の素子領域の深さ方向の中間部位に第２導電型の第２の不純物を、前記第１の素子領域の表面部位に第２導電型の第３の不純物を、それぞれイオン注入する工程と、
前記第１−第３の不純物をイオン注入した後、前記第１の素子領域と前記第２の素子領域とを含む前記半導体基板に第１のゲート絶縁膜を形成する工程と、
前記第１の素子領域の前記第１のゲート絶縁膜を選択的に除去したうえで、当該第１の素子領域に選択的に第２のゲート絶縁膜を形成する工程と、
前記第１の絶縁膜と前記第２のゲート絶縁膜とにゲート電極を形成する工程と、
を含み、
前記第１の不純物のプロファイルと前記第３の不純物のプロファイルとが交差する領域に前記第２の不純物が分布するように、前記第１−第３の不純物をイオン注入する。
【００１３】
本発明の半導体装置及び半導体装置の製造方法によると、第２の不純物が第１の不純物のプロファイルと第３の不純物のプロファイルとが交差する領域に分布させることにより、閾値制御用の表面不純物濃度の増加を抑えつつバルク側の不純物濃度を増加させることができる。そのため、アーリー電圧の低下を抑制できる。
【００１４】
なお、本発明の半導体装置の製造方法は、以下のように構成されてもよい。すなわち、本発明の半導体装置の製造方法は、
ゲート絶縁膜の膜厚が互いに異なる少なくとも２つのＭＯＳＦＥＴを備えた半導体装置の製造方法であって、
第１導電型の半導体基板に第１の素子領域と第２の素子領域とを形成する工程と、
前記第１の素子領域の内部に第２導電型の不純物を、前記第１の素子領域の表面部位に第１導電型の不純物を、それぞれイオン注入する工程と、
前記不純物群をイオン注入した後、前記第２の素子領域に第１のゲート絶縁膜を、前記第１の素子領域に第２のゲート絶縁膜を、それぞれ選択的に形成する工程と、
前記第１のゲート絶縁膜と第２のゲート絶縁膜とに、それぞれゲート電極を形成する工程と、
を含み、
前記第１の素子領域に、埋め込みチャネル型のｐ型ＭＯＳＦＥＴを形成する。
【００１５】
この半導体装置の製造方法によると、例えば高電圧ＭＯＳＦＥＴ用とする第１のゲート絶縁膜の形成時において、低電圧ＭＯＳＦＥＴ用とする第１の素子領域の表面不純物の濃度減少がなくなるので、当該濃度減少がある場合に比べて閾値制御用の表面不純物濃度のドーズ量を少なくできる。そのため、表面不純物の深化が生じず、したがって、アーリー電圧の低下が抑制される。
【００１６】
なお、前記第１のゲート絶縁膜を選択的に形成する工程は、
前記第１の素子領域と前記第２の素子領域とに選択的にシリコン窒化膜を形成する工程と、
前記第２の素子領域に形成されたシリコン窒化膜を選択的に除去する工程と、
前記第２の素子領域に第１のゲート絶縁膜を選択的に形成したうえで、前記第１の素子領域に形成された前記シリコン窒化膜を選択的に除去する工程と、
を含むのが好ましい。
【００１７】
この構成によれば、第１のゲート絶縁膜（例えば高電圧ＭＯＳＦＥＴ用となる）を第１の素子領域（例えば低電圧ＭＯＳＦＥＴ用となる）に意図的に形成しないので、第１の素子領域の表面不純物が、第１のゲート絶縁膜の形成時において酸化膜中に取り込まれることがなくなる。これにより、表面不純物濃度の減少を抑えることができて、当該濃度減少がある場合に比べて閾値制御用の表面不純物濃度のドーズ量を少なくすることができる。そのため、表面不純物の深化は生じず、したがって、アーリー電圧の低下が抑制される。
【００１８】
なお、前記第１のゲート絶縁膜を選択的に形成する工程は、
前記第１の素子領域と前記第２の素子領域とに選択的にポリシリコン膜を形成する工程と、
前記第２の素子領域に形成されたポリシリコン膜を選択的に除去する工程と、
前記第２の素子領域に第１のゲート絶縁膜を選択的に形成したうえで、前記第１の素子領域に形成された前記ポリシリコン膜を選択的に除去する工程と、
を含むのが好ましい。
【００１９】
この構成によれば、第１のゲート絶縁膜（例えば高電圧ＭＯＳＦＥＴ用となる）を第１の素子領域（例えば低電圧ＭＯＳＦＥＴ用となる）に意図的に形成しないので、第１の素子領域の表面不純物が、第１のゲート絶縁膜の形成時において酸化膜中に取り込まれることがなくなる。これにより、表面不純物濃度の減少を抑えることができて、当該濃度減少がある場合に比べて閾値制御用の表面不純物濃度のドーズ量を少なくできる。そのため、表面不純物の深化が生じず、したがって、アーリー電圧の低下が抑制される。
【００２０】
なお、前記第１のゲート絶縁膜を選択的に形成する工程は、
前記第１の素子領域と前記第２の素子領域とに選択的に第１のゲート絶縁膜を形成する工程と、
前記第１の素子領域に形成された前記第１のゲート絶縁膜を選択的に除去する工程と、
を含み、
前記第１のゲート絶縁膜を形成する工程を、前記第１導電型の不純物をイオン注入する前に実施するのが好ましい。
【００２１】
そうすれば、例えば高電圧ＭＯＳＦＥＴ用となる第１のゲート絶縁膜を形成したうえで、低電圧ＭＯＳＦＥＴ用となる閾値電圧制御のイオンを注入するので、低電圧ＭＯＳＦＥＴ用の閾値電圧を制御する表面不純物濃度が、第１のゲート絶縁膜の形成時において減少することがなくなる。従って、減少がある場合に比べて閾値制御用の表面不純物濃度のドーズ量を少なくできるため、表面不純物の深化は生じず、したがって、アーリー電圧の低下が抑制される。
【発明の効果】
【００２２】
発明の半導体装置及びその製造方法によると、低電圧ＭＯＳＦＥＴ領域の深さ方向の中間部にエンハンスドドープ層を形成することにより、閾値制御用の表面不純物濃度の増加を抑えつつバルク側の不純物濃度を増加させることができる。これにより、アーリー電圧の低下を抑制することができる。
【００２３】
また、高電圧用のゲート酸化膜の形成時における低電圧ＭＯＳＦＥＴ領域の表面不純物濃度の減少を抑えることができるので、閾値制御用の表面不純物濃度の注入量を少なくすることが可能となる。そのため、表面不純物の深化に起因するアーリー電圧の低下も抑制することができる。
【発明を実施するための最良の形態】
【００２４】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置の製造方法について、図１〜図１１を参照しながら説明する。なお、図中、低電圧ＭＯＳＦＥＴは、第１の素子領域に形成される素子を示し、高電圧ＭＯＳＦＥＴは、第２の素子領域に形成される素子を示す。また、本実施形態では第１導電型をｐ型とし、第２導電型をｎ型としたが、これは一例であって第１導電型をｎ型とし、第２導電型をｐ型としてもよい。
【００２５】
まず、図１に示すように、ｐ型シリコン基板（半導体基板）１に素子分離酸化膜（素子分離絶縁膜）２ａ,２ｂとシリコン酸化膜５とを形成する。次にｐ型シリコン基板１にｎ型拡散層３ａ,３ｂとｐ型拡散層４ａ,４ｂとを形成する。これらの拡散層はＣＭＯＳのウェルを構成する。さらにｐ型シリコン基板１に、ｐ型ＭＯＳＦＥＴの表面不純物濃度を制御するｐ型拡散層６ａ,６ｂを形成する。
【００２６】
次に、図２に示すように、ｐ型シリコン基板１にシリコン窒化膜７を成長させる。次に、図３に示すように、ｐ型シリコン基板１にフォトレジスト８を塗布し、そのうえで、高電圧ＭＯＳＦＥＴ領域においてフォトレジスト８に開口を形成し、続いて、開口を有するフォトレジスト８をマスクにしてシリコン窒化膜７をエッチングし、さらにシリコン酸化膜５をエッチングする。
【００２７】
次に、図４に示すように、ｐ型シリコン基板１からフォトレジスト８を除去する。次に、ｐ型シリコン基板１に高電圧用のゲート酸化膜（第１のゲート絶縁膜）９を形成する。次に、図５に示すように、ｐ型シリコン基板１にフォトレジスト１０を塗布する。次に、低電圧ＭＯＳＦＥＴ領域においてフォトレジスト１０に開口を形成する。さらに、図６に示すように、開口を有するフォトレジスト１０をマスクにして、シリコン窒化膜７とシリコン酸化膜５とをエッチングする。シリコン窒化膜７とシリコン酸化膜５とをエッチングする処理は、低電圧ＭＯＳＦＥＴ領域と高電圧ＭＯＳＦＥＴ領域とで同様になる。そのため、低電圧ＭＯＳＦＥＴ領域の素子分離絶縁膜の膜厚と高電圧ＭＯＳＦＥＴ領域の素子分離絶縁膜の膜厚とは同等になる。
【００２８】
本実施形態では、低電圧ＭＯＳＦＥＴ領域のフォトレジストに形成した開口と、高電圧ＭＯＳＦＥＴ領域のフォトレジストに形成した開口との間に重なり領域がある。これにより、低電圧ＭＯＳＦＥＴ領域と高電圧ＭＯＳＦＥＴ領域との境目にある素子分離絶縁膜には凹部α（図６参照）が形成され、凹部α上を含めてシリコン窒化膜７は完全に除去されて残存しなくなる。逆に、低電圧ＭＯＳＦＥＴ領域のフォトレジストに形成した開口と、高電圧ＭＯＳＦＥＴ領域のフォトレジストに形成した開口との間に間隔（隙間）を設けると、この隙間上に位置するシリコン窒化膜７は凸形状になって残存する。このように、電圧ＭＯＳＦＥＴ領域のフォトレジストに形成した開口と、高電圧ＭＯＳＦＥＴ領域のフォトレジストに形成した開口との間に重なり領域を設けることが、シリコン窒化膜７を除去するうえで重要となる。なお、シリコン酸化膜５のエッチングでは、ＢＨＦを用いたウエットエッチングを実施する。
【００２９】
次に、図７に示すように、フォトレジスト１０を除去した後、低電圧ＭＯＳＦＥＴ領域に低電圧用のゲート酸化膜（第２のゲート絶縁膜）１１を形成する。この時、高電圧ＭＯＳＦＥＴ領域も酸化されて高電圧用のゲート酸化膜９の厚みが厚くなる。したがって、電圧用のゲート酸化膜（第１のゲート絶縁膜）９の厚みは、低電圧用のゲート酸化膜（第２のゲート絶縁膜）１１の厚みより厚くなる。
【００３０】
次に、図８に示すようにｐ型シリコン基板１においてｎ型ポリシリコン膜１２を成長させる。次に、図９に示すように、フォトレジスト（図示省略）をマスクにしてｎ型ポリシリコン膜１２をエッチングすることでポリシリコン電極１２’を形成する。その後、図示していないがライトドープドドレイン層,オフセット注入層をｐ型シリコン基板１に形成することで、ポリシリコン電極１２’の側面にサイドウォール膜１３を形成する。
【００３１】
次に、図１０に示すように、フォトレジスト（図示省略）をマスクにして、ポリシリコン電極１２’の両側のｐ型シリコン基板１の表面にゲート不純物イオンを注入する。その後、ｐ型シリコン基板１に熱処理を加えることで、ｐ型シリコン基板１に、ｎ型ＭＯＳＦＥＴのソース・ドレイン１４ａ,１４ｂと、ｐ型ＭＯＳＦＥＴのソース・ドレイン１５ａ,１５ｂとを形成する。最後に、図１１に示すように、層間絶縁膜１６（酸化シリコン膜とＢＰＳＧ膜からなる）と、Ｗプラグ１７と、ＡＬ電極１８とを形成する。
【００３２】
本実施形態の半導体装置の製造方法によると、高電圧用のゲート酸化膜９が低電圧ＭＯＳＦＥＴ領域に形成されないので、高電圧用のゲート酸化膜の形成時において、低電圧ＭＯＳＦＥＴ領域の表面不純物が酸化膜中に取り込まれなくなる。そのため、表面不純物濃度の減少が抑えられて、閾値制御用の表面不純物濃度（ボロン）の注入量を少なくすることが可能となる。これにより、表面不純物の深化（不純物がｐ型シリコン基板１の深い部位まで到達する状態）が生じにくくなって、この不純物深化に起因するアーリー電圧の低下を抑制することができる。さらに、素子分離絶縁膜が露出した状態で、高電圧用のゲート酸化膜９を除去する工程を設ける必要がなくなるために、素子分離絶縁膜のエッチングを低減できて分離耐圧も向上する。
【００３３】
（第１の実施形態の変形例）
本発明の第１の実施形態の変形例に係る半導体装置の製造方法について、図１、図８〜図１７を参照しながら説明する。まず、図１に示すように、ｐ型シリコン基板１に素子分離絶縁膜２ａ,２ｂとシリコン酸化膜５とを形成する。次にｐ型シリコン基板１にｎ型拡散層３ａ,３ｂとｐ型拡散層４ａ,４ｂとを形成し、さらに、ｐ型ＭＯＳＦＥＴの表面不純物濃度を制御するためのｐ型拡散層６ａ,６ｂをｐ型シリコン基板１に形成する。その後、図１２に示すように、ｐ型シリコン基板１にポリシリコン膜７ａを成長させる。
【００３４】
次に、図１３に示すように、ｐ型シリコン基板１にフォトレジスト８を塗布したうえで、高電圧ＭＯＳＦＥＴ領域においてフォトレジスト８に開口を形成する。続いて、開口を有するフォトレジスト８をマスクにして、ポリシリコン膜７ａをエッチングし、さらにシリコン酸化膜５をエッチングする。
【００３５】
次に、図１４に示すように、ｐ型シリコン基板１からフォトレジスト８を除去し、その後、ｐ型シリコン基板１に高電圧用のゲート酸化膜９を形成する。このとき、低電圧ＭＯＳＦＥＴ領域の表面（ポリシリコン膜７ａ）にも、酸化膜（シリコン酸化膜９ａ）が形成されるが低電圧ＭＯＳＦＥＴ領域において酸化膜が形成される対象はポリシリコン膜７ａであって、この膜７ａを酸化させる処理においてシリコン基板側に加わる熱応力は、シリコン窒化膜を酸化させる処理においてシリコン基板側に加わる熱応力に比して小さくなる。
【００３６】
次に、図１５に示すように、ｐ型シリコン基板１にフォトレジスト１０を塗布し、その後、低電圧ＭＯＳＦＥＴ領域においてフォトレジスト１０に開口を形成する。その後、図１６に示すように開口を有するフォトレジスト１０をマスクにして、シリコン酸化膜９ａ,ポリシリコン膜７ａ,及びシリコン酸化膜５をエッチングする。なお、シリコン酸化膜９ａとシリコン酸化膜５とのエッチングでは、ＢＨＦを用いたウエットエッチングを実施し、ポリシリコン膜７ａのエッチングでは、ドライエッチングを実施する。
【００３７】
ポリシリコン膜７ａとシリコン酸化膜５とをエッチングする処理は、低電圧ＭＯＳＦＥＴ領域と高電圧ＭＯＳＦＥＴ領域とで同様となる。そのため、低電圧ＭＯＳＦＥＴ領域と高電圧ＭＯＳＦＥＴ領域とでは、形成される素子分離絶縁膜の膜厚が同等になる。
【００３８】
また、本変形例においても、低電圧ＭＯＳＦＥＴ領域のフォトレジストに形成した開口と、高電圧ＭＯＳＦＥＴ領域のフォトレジストに形成した開口との間に重なり領域がある。これにより、低電圧ＭＯＳＦＥＴ領域と高電圧ＭＯＳＦＥＴ領域との境目にある素子分離絶縁膜には凹部α（図６参照）が形成され、凹部α上を含めてシリコン窒化膜７は完全に除去されて残存しなくなる。逆に、低電圧ＭＯＳＦＥＴ領域のフォトレジストに形成した開口と、高電圧ＭＯＳＦＥＴ領域のフォトレジストに形成した開口との間に間隔（隙間）を設けると、この隙間上に位置するシリコン窒化膜７は凸形状になって残存する。このように、電圧ＭＯＳＦＥＴ領域のフォトレジストに形成した開口と、高電圧ＭＯＳＦＥＴ領域のフォトレジストに形成した開口との間に重なり領域を設けることが、シリコン窒化膜７を除去するうえで重要となる。
【００３９】
次に、図１７に示すように、ｐ型シリコン基板１からフォトレジスト１０を除去し、その後、低電圧ＭＯＳＦＥＴ領域に低電圧用のゲート酸化膜１１を形成する。この時、高電圧ＭＯＳＦＥＴ領域も酸化されて高電圧用のゲート酸化膜９の膜厚は、低電圧用のゲート酸化膜９の膜厚に比して厚くなる。
【００４０】
以降、第１の実施形態と同様に、図８に示すようにｐ型シリコン基板１においてｎ型ポリシリコン膜１２を成長させる。次に、図９に示すように、フォトレジスト（図示省略）をマスクにしてｎ型ポリシリコン膜をエッチングすることでｐ型シリコン基板１にポリシリコン電極１２’を形成する。その後、図示していないがライトドープドドレイン層とオフセット注入層とをｐ型シリコン基板１に形成することで、ポリシリコン電極１２’の側面にサイドウォール膜１３を形成する。
【００４１】
次に、図１０に示すように、図示しないフォトレジストをマスクにして、ｐ型シリコン基板１に不純物イオンを注入し、そのうえで、ｐ型シリコン基板１に熱処理を加えることで、ｎ型ＭＯＳＦＥＴのソース・ドレイン１４ａ,１４ｂと、ｐ型ＭＯＳＦＥＴのソース・ドレイン１５ａ,１５ｂとを、ｐ型シリコン基板１に形成する。最後に、図１１に示すように、層間絶縁膜１６（酸化シリコン膜とＢＰＳＧ膜とからなる）と、Ｗプラグ１７と、ＡＬ電極１８とをｐ型シリコン基板１に形成する。
【００４２】
本変形例の半導体装置の製造方法によると、第１の実施形態に記載した効果に加えて、高電圧用のゲート酸化膜の形成時に低電圧ＭＯＳＦＥＴ領域にかかる熱応力を低減でき、シリコン基板の結晶性の劣化もないので、より安定したＭＯＳＦＥＴを形成できる。
【００４３】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の製造方法について、図１８〜図２９を参照しながら説明する。まず、図１８に示すように、ｐ型シリコン基板１に素子分離絶縁膜２ａ,２ｂとシリコン酸化膜５とを形成する。次にｐ型シリコン基板１にｎ型拡散層３ａ,３ｂと、ｐ型拡散層４ａ,４ｂとを形成する。さらに、ｐ型シリコン基板１に、ｐ型ＭＯＳＦＥＴの表面不純物濃度を制御するｐ型拡散層６ｂを形成する。
【００４４】
次に、図１９に示すように、シリコン酸化膜５をエッチングにより除去する。その後、図２０に示すように、ｐ型シリコン基板１に高電圧用のゲート酸化膜９を形成する。次に、図２１に示すように、ｐ型シリコン基板１にフォトレジスト１０を塗布する。その後、低電圧Ｐ型ＭＯＳＦＥＴ領域において、フォトレジスト１０に開口を形成する。そのうえで、開口を有するフォトレジスト１０をマスクにしてｐ型シリコン基板１に閾値制御用のボロンイオンを注入することで、ｐ型シリコン基板１にｐ型拡散層６ａを形成する。次に、図２２に示すように、ｐ型シリコン基板１からフォトレジスト１０を除去する。その後、図２３に示すように、再度ｐ型シリコン基板１にフォトレジスト１９を塗布する。その後、低電圧ＭＯＳＦＥＴ領域においてフォトレジスト１９に開口を形成し、続いて図２４に示すように、開口を有するフォトレジスト１９をマスクにして高電圧用のゲート酸化膜９をエッチングする。次に、図２５に示すように、ｐ型シリコン基板１からフォトレジスト１９を除去する。その後、ｐ型シリコン基板１に低電圧用のゲート酸化膜１１を形成し、続いて図２６に示すように、ｐ型シリコン基板１においてｎ型ポリシリコン膜１２を成長させる。次に、図２７に示すように、図示しないフォトレジストをマスクにしてｎ型ポリシリコン膜１２をエッチングすることで、ポリシリコン電極１２’を形成する。その後、ポリシリコン電極１２’の側面にサイドウォール膜１３を形成する。次に、図２８に示すように、フォトレジスト（図示省略）をマスクにしてｐ型シリコン基板１に不純物イオンを注入し、その後、ｐ型シリコン基板１に熱処理を加えることで、ｐ型シリコン基板１にｎ型ＭＯＳＦＥＴのソース・ドレイン１４ａ,１４ｂと、ｐ型ＭＯＳＦＥＴのソース・ドレイン１５ａ,１５ｂとを形成する。最後に、図２９に示すように、ｐ型シリコン基板１に、層間絶縁膜１６（酸化シリコン膜とＢＰＳＧ膜からなる）と、Ｗプラグ１７と、ＡＬ電極１８とを形成する。
【００４５】
本実施形態の半導体装置の製造方法によると、高電圧用のゲート酸化膜９を形成した後に、低電圧ｐ型ＭＯＳＦＥＴにおける閾値電圧制御用のイオンを注入するので、低電圧ｐ型ＭＯＳＦＥＴにおける閾値電圧制御用の不純物が、高電圧用のゲート酸化膜中に取り込まれることが無くなる。その結果、低電圧ｐ型ＭＯＳＦＥＴにおける閾値電圧制御用の不純物が減少しなくなる。そのため、閾値制御用の表面不純物濃度（ボロン）のドーズ量を少なくすることが可能となる。これにより、表面不純物の深化に起因するアーリー電圧の低下を抑制することができる。
【００４６】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置の製造方法について、図３０〜図４０を参照しながら説明する。まず、図３０に示すように、ｐ型シリコン基板１に素子分離絶縁膜２ａ,２ｂとシリコン酸化膜５とを形成する。次に、ｐ型シリコン基板１にフォトレジスト２０を塗布したうえで、低電圧ｐ型ＭＯＳＦＥＴ領域（第１の素子領域）において、フォトレジスト２０に開口を形成する。そのうえで、開口を有するフォトレジスト２０をマスクにして７００ｋｅＶ,３００ｋｅＶ,１５０ｋｅＶ程度でｐ型シリコン基板１にリンイオンを多段注入し、さらに２５０ｋｅＶ程度で砒素イオンをｐ型シリコン基板１に注入する。これにより、ｐ型シリコン基板１にｎ型拡散層３ａを形成する。
【００４７】
ここで、ｎ型拡散層３ａの深さ方向（基板厚み方向）に沿った形状について説明する。７００ｋｅＶ,３００ｋｅＶ程度でリンイオン（第２導電型の第２の不純物）を多段注入することで、低電圧ｐ型ＭＯＳＦＥＴ領域の厚み方向の奥深部位にレトログレードウェルが形成される。１５０ｋｅＶ程度でリンイオン（第２導電型の第２の不純物）を注入することで、低電圧ｐ型ＭＯＳＦＥＴ領域の厚み方向の中間部位にエンハンスドドープ層が形成される。２５０ｋｅＶ程度で砒素イオン（第２導電型の第３の不純物）を注入することで、低電圧ｐ型ＭＯＳＦＥＴ領域の表面部位にパンチスルー抑制（バリア）層が形成される。
【００４８】
続いて、５ｋｅＶ程度で低電圧ｐ型ＭＯＳＦＥＴの表面不純物濃度を制御するボロンイオン（第１導電型の不純物）をｐ型シリコン基板１に注入することで、ｐ型シリコン基板１にｐ型拡散層（チャネルドープ層）６ａを形成する。
【００４９】
次に、図３１に示すように、ｐ型シリコン基板１からフォトレジスト２０を除去する。その後、高電圧ｐ型ＭＯＳＦＥＴ領域（第２の素子領域）にｎ型拡散層３ｂを形成することで、低電圧ｎ型ＭＯＳＦＥＴ領域と高電圧ｎ型ＭＯＳＦＥＴ領域とにそれぞれｐ型拡散層４ａ,４ｂを形成する。
【００５０】
ここで、ｎ型拡散層３ｂの深さ方向（基板厚み方向）に沿った形状について説明する。７００ｋｅＶ,３００ｋｅＶ程度で高電圧ｐ型ＭＯＳＦＥＴ領域（第２の素子領域）にリンイオンを多段注入することで、高電圧ｐ型ＭＯＳＦＥＴ領域の厚み方向の奥深部位にレトログレードウェルが形成される。２５０ｋｅＶ程度で高電圧ｐ型ＭＯＳＦＥＴ領域（第２の素子領域）に砒素イオンを注入することで、高電圧ｐ型ＭＯＳＦＥＴ領域の表面部位にパンチスルー抑制層が形成される。
【００５１】
次に、ｐ型拡散層４ａ,４ｂの深さ方向に沿った形状に付いて説明する。４００ｋｅＶ,１５０ｋｅＶ程度でｐ型ＭＯＳＦＥＴ領域にボロンイオンを多段注入することで、各ｐ型ＭＯＳＦＥＴ領域にレトログレードウェルとチャネルストッパー層とがそれぞれ形成される。レトログレードウェルは、ｐ型ＭＯＳＦＥＴ領域の厚み方向の奥深部位に形成される。３０ｋｅＶ程度でボロンイオンを注入することで、ｐ型拡散層４ａ,４ｂの表面部位の不純物濃度が調整される。そのうえで、続いて５ｋｅＶ程度で高電圧ｐ型ＭＯＳＦＥＴの表面不純物濃度を制御するためのボロンイオンをｐ型ＭＯＳＦＥＴ領域に注入することで、ｐ型拡散層４ａ,４ｂの表面部位にｐ型拡散層６ｂが形成される。
【００５２】
次に、図３２に示すように、シリコン酸化膜５をエッチングした後、図３３に示すように、ｐ型シリコン基板１に高電圧用のゲート酸化膜９を形成する。次に、図３４に示すように、ｐ型シリコン基板１にフォトレジスト１０を塗布する。その後、低電圧ＭＯＳＦＥＴ領域においてフォトレジスト１０に開口を形成し、続いて図３５に示すように、開口を有するフォトレジスト１０をマスクにして高電圧用のゲート酸化膜９をエッチングする。次に、図３６に示すように、フォトレジスト１０を除去する。その後、低電圧ＭＯＳＦＥＴ領域に低電圧用のゲート酸化膜１１を形成する。この時、高電圧ＭＯＳＦＥＴ領域も酸化されて高電圧用のゲート酸化膜９は、電圧用のゲート酸化膜１１より厚くなる。続いて図３７に示すように、ｐ型シリコン基板１にｎ型ポリシリコン膜１２を成長させる。
【００５３】
次に、図３８に示すように、図示しないフォトレジストをマスクにしてｎ型ポリシリコン膜１２をエッチングすることで、ポリシリコン電極１２’を形成する。その後、ポリシリコン電極１２’の側面にサイドウォール膜１３を形成する。次に、図３９に示すように、図示しないフォトレジストをマスクにしてｐ型シリコン基板１に不純物イオンを注入する。その後、ｐ型シリコン基板１に熱処理を加えることで、ｐ型シリコン基板１に、ｎ型ＭＯＳＦＥＴのソース・ドレイン１４ａ,１４ｂと、ｐ型ＭＯＳＦＥＴのソース・ドレイン１５ａ,１５ｂとを形成する。最後に、図４０に示すように、ｐ型シリコン基板１に、層間絶縁膜１６（酸化シリコン膜とＢＰＳＧ膜からなる）と、Ｗプラグ１７と、ＡＬ電極１８とを形成する。
【００５４】
本実施形態の半導体装置の製造方法によれば、低電圧ｐ型ＭＯＳＦＥＴ領域の深さ方向（基板厚み方向）に沿った形状は次のようになる。すなわち、低電圧ｐ型ＭＯＳＦＥＴ領域の表面部位にあるパンチスルー抑制層と奥深部位にあるレトログレードウェルとの間の境界に位置する中間部位にエンハンスドドープ層が形成される。このエンハンスドドープ層を含めて各層は、イオン注入を通じて３つの不純物プロファイルをｐ型シリコン基板１に分布ささせることで形成される。すなわち、レトログレードウェルとなるリンプロファイル（第２導電型の第１の不純物）を低電圧ｐ型ＭＯＳＦＥＴ領域の奥深部位に分布させ、パンチスルー抑制層となる砒素プロファイル（第２導電型の第３の不純物）を低電圧ｐ型ＭＯＳＦＥＴ領域の表面部位に分布させ、さらには、レトログレードウェルとパンチスルー抑制層とが交差する領域に、エンハンスドドープ層となるリン（第２導電型の第２の不純物）を分布させる。
【００５５】
ｎ型拡散層３ａの基板厚み方向中間部位には、ｎ型不純物濃度の低い交差部（コル部）が形成されるが、本実施の形態では、交差部（コル部）付近にエンハンスドドープ層のリンを選択的に注入することで不純物濃度を高める。そのため、ｎ型拡散層３ａの表面部位へのｎ型不純物の注入量を低減することが可能となる結果、閾値制御用の表面ｐ型不純物濃度の増加を抑えつつバルク側のｎ型不純物濃度を増加させることができる。これにより、アーリー電圧の低下を抑制できる。
【００５６】
本発明の第３の実施形態に係る半導体装置について、図４１,４２Ａ,４２Ｂを参照しながら説明する。なお、半導体装置の構成例は図４０に示すとおりである。図４１は、低電圧ｐ型ＭＯＳＦＥＴのゲート電極直下における不純物量のデプスプロファイルである。リン注入によるレトログレードウェルと、砒素注入によるパンチスルー抑制層とがそれぞれｐ型シリコン基板１に形成される。そして、レトログレードウェルとパンチスルー抑制層とが交差する領域である基板表面からの深さ０．２μｍ付近に位置する領域に、リン注入に基づいたエンハンスドドープ層が形成される。そのため、基板表面から深さ０．２μｍ付近に位置する領域におけるｎ型不純物濃度が増加される。これにより、閾値電圧制御用のｐ型不純物濃度（ボロン）の増加を抑えつつバルク側のｎ型不純物濃度（リン）を増加させることができて、アーリー電圧の低下を抑制できる。なお、エンハンスドドープ層は、リン注入の他、砒素注入によっても形成される。
【００５７】
図４２Ａは、図４１の不純物プロファイルを有する本発明の低電圧ｐ型ＭＯＳＦＥＴのアーリー電圧の特性を示す図である。図４２Ａから明らかなように、レトログレードウェルとパンチスルー抑制層とが交差する領域に設けられたエンハンスドドープ層がウェル側への空乏層の伸びを減少させている。これによりアーリー電圧の低下が抑制される。したがって、例えば、ゲート長０．６μｍ付近において、エンハンスドドープ層を有する本発明の構成を例にすると、アーリー電圧が、エンハンスドドープ層が無い従来構成に比べて約４Ｖ上昇する。
【００５８】
また、図４２Ｂに示すように、本発明の構成では、ゲート長０．５６μｍの低電圧ｐ型ＭＯＳＦＥＴにおいて、アーリー電圧をほぼ１５〜１９Ｖの電圧帯に分布させることができる。これにより、低電圧ＭＯＳＦＥＴと高電圧ＭＯＳＦＥＴとを搭載する半導体装置において、アナログ特性の優れた低電圧ＭＯＳＦＥＴを有するアナログ回路を実現することが可能となる。
【００５９】
本実施形態の半導体装置及びその製造方法によると、低電圧ｐ型ＭＯＳＦＥＴにおいて、表面付近へのｎ型不純物の注入量を低減して、閾値制御用の表面不純物濃度の増加を抑えつつバルク側の不純物濃度を増加させることができるので、アーリー電圧の低下を抑制することができる。
【００６０】
なお、本実施形態の半導体装置の製造方法において、ｎ型拡散層３ａとｎ型拡散層３ｂとをそれぞれ別工程で形成したが、これに代えて、以下の方法を実施してもよい。すなわち、低電圧ｐ型ＭＯＳＦＥＴ領域と高電圧ｐ型ＭＯＳＦＥＴ領域とで共通するレトログレードウェル及びパンチスルー抑制層を同一工程で形成した後、低電圧ｐ型ＭＯＳＦＥＴ領域にのみエンハンスドドープ層を形成する。この方法によれば、イオン注入の工程数を削減することができる。また同様に、低電圧ｐ型ＭＯＳＦＥＴ領域と高電圧ｐ型ＭＯＳＦＥＴ領域とで共通するチャネルドープ層を同一工程で形成してもよい。
【００６１】
また、低電圧ｐ型ＭＯＳＦＥＴ領域にのみエンハンスドドープ層を形成したが、低電圧ｐ型ＭＯＳＦＥＴ領域にエンハンスドドープ層を形成する際に、高電圧ｐ型ＭＯＳＦＥＴ領域にも、同時にエンハンスドドープ層を形成してもよい。こうすることで、ｎ型拡散層３ａ,３ｂの製造工程を簡略化することができる。
【産業上の利用可能性】
【００６２】
本発明は、高電圧ＭＯＳＦＥＴと低電圧ＭＯＳＦＥＴとが同一チップ上に共存する半導体集積回路において、アーリー電圧の低下を抑制する半導体装置及びその製造方法として有用である。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図２】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図３】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図４】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図５】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図６】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図７】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図８】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図９】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１０】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１１】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１２】本発明の第１の実施形態の変形例に係る半導体装置の製造工程を示す断面図。
【図１３】本発明の第１の実施形態の変形例に係る半導体装置の製造工程を示す断面図。
【図１４】本発明の第１の実施形態の変形例に係る半導体装置の製造工程を示す断面図。
【図１５】本発明の第１の実施形態の変形例に係る半導体装置の製造工程を示す断面図。
【図１６】本発明の第１の実施形態の変形例に係る半導体装置の製造工程を示す断面図。
【図１７】本発明の第１の実施形態の変形例に係る半導体装置の製造工程を示す断面図。
【図１８】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１９】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図２０】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図２１】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図２２】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図２３】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図２４】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図２５】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図２６】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図２７】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図２８】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図２９】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図３０】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図３１】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図３２】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図３３】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図３４】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図３５】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図３６】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図３７】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図３８】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図３９】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図４０】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図４１】本発明の第３の実施形態に係る半導体装置の不純物プロファイルを示す図。
【図４２Ａ】本発明の第３の実施形態に係る半導体装置のアーリー電圧特性を示す図。
【図４２Ｂ】本発明の第３の実施形態に係る半導体装置のアーリー電圧特性を示す図。
【図４３】従来例に係る半導体装置の製造工程を示す断面図。
【図４４】従来例に係る半導体装置の製造工程を示す断面図。
【図４５】従来例に係る半導体装置の製造工程を示す断面図。
【図４６】従来例に係る半導体装置の製造工程を示す断面図。
【図４７】従来例に係る半導体装置の製造工程を示す断面図。
【図４８】従来例に係る半導体装置の製造工程を示す断面図。
【図４９】従来例に係る半導体装置の製造工程を示す断面図。
【図５０】従来例に係る半導体装置の製造工程を示す断面図。
【図５１】従来例に係る半導体装置の製造工程を示す断面図。
【図５２】従来例に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【００６４】
１      ｐ型シリコン基板（第１導電型の半導体基板）
２ａ    低電圧部の素子分離酸化膜（第１の素子領域の素子分離絶縁膜）
２ｂ    高電圧部の素子分離酸化膜（第２の素子領域の素子分離絶縁膜）
３ａ    低電圧部のｎ型拡散層（第１の素子領域の第２導電型拡散層）
３ｂ    高電圧部のｎ型拡散層（第２の素子領域の第２導電型拡散層）
４ａ    低電圧部のｐ型拡散層（第１の素子領域の第１導電型拡散層）
４ｂ    高電圧部のｐ型拡散層（第２の素子領域の第１導電型拡散層）
５      シリコン酸化膜
６ａ    低電圧部のｐ型拡散層
６ｂ    高電圧部のｐ型拡散層
７      シリコン窒化膜
７ａ    ポリシリコン膜
８      フォトレジスト
９      高電圧用のゲート酸化膜（第１のゲート絶縁膜）
９ａ    シリコン酸化膜
１０    フォトレジスト
１１    低電圧用のゲート酸化膜（第２のゲート絶縁膜）
１２    n型ポリシリコン膜、ｎ型ポリシリコン電極
１３    サイドウォール膜
１４ａ  低電圧ｎ型ＭＯＳＦＥＴのソース・ドレイン
１４ｂ  高電圧ｎ型ＭＯＳＦＥＴのソース・ドレイン
１５ａ  低電圧ｐ型ＭＯＳＦＥＴのソース・ドレイン
１５ｂ  高電圧ｐ型ＭＯＳＦＥＴのソース・ドレイン
１６    層間絶縁膜
１７    Ｗプラグ
１８    ＡＬ電極
１９    フォトレジスト
２０    フォトレジスト
【図１】
2008153621.tif 000003
【図２】
2008153621.tif 000004
【図３】
2008153621.tif 000005
【図４】
2008153621.tif 000006
【図５】
2008153621.tif 000007
【図６】
2008153621.tif 000008
【図７】
2008153621.tif 000009
【図８】
2008153621.tif 000010
【図９】
2008153621.tif 000011
【図１０】
2008153621.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２Ａ】
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【図４２Ｂ】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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