(57)【要約】【課題】  改良されたＦＢＣ用センスアンプを有する半導体記憶装置を提供する。【解決手段】  半導体記憶装置は、ボディ領域内の多数キャリアの数に応じて互いに逆極性のデータを記憶する第１、第２メモリセルを含む。第１分離トランジスタ１は、第１メモリセルに接続される第１ノードＳＮ１を一端とし且つ他端を第２ノードＳＮ０とする。第２分離トランジスタ２は、第２メモリセルに接続される第３ノード／ＳＮ１を一端とし且つ他端を第４ノード／ＳＮ０とする。第１導電型の第１、第２増幅トランジスタ１３、１４は、第１、第３ノード間に直列接続され、ゲート電極をそれぞれ第３、第１ノードと接続される。第２導電型の第３、第４増幅トランジスタ２２、２３は、第２、第４ノード間に直列接続され、ゲート電極をそれぞれ第４、第２ノードと接続される。イコライズトランジスタ１５は、第１、第３ノード間に接続される。【選択図】      図３
2008140505.tif 000002
【特許請求の範囲】
【請求項１】
電気的に浮遊状態のボディ領域を含み、前記ボディ領域内の多数キャリアの数に応じてデータを記憶し、相互に逆極性のデータを記憶する第１メモリセルおよび第２メモリセルと、
前記第１メモリセルに接続される第１ノードを一端とし且つ他端を第２ノードとして接続される第１分離トランジスタと、
前記第２メモリセルに接続される第３ノードを一端とし且つ他端を第４ノードとして接続される第２分離トランジスタと、
一端を前記第１ノードと接続され、ゲート電極を前記第３ノードと接続された第１導電型の第１増幅トランジスタと、
一端を前記第３ノードと接続され、他端を前記第１増幅トランジスタの他端と接続され、ゲート電極を前記第１ノードと接続された第１導電型の第２増幅トランジスタと、
一端を前記第２ノードと接続され、ゲート電極を前記第４ノードと接続された第２導電型の第３増幅トランジスタと、
一端を前記第４ノードと接続され、他端を前記第２増幅トランジスタの他端と接続され、ゲート電極を前記第２ノードと接続された第２導電型の第４増幅トランジスタと、
前記第１ノードと前記第３ノードとの間に接続されたイコライズトランジスタと、
を具備することを特徴とする半導体記憶装置。
【請求項２】
第１時刻前に、オフ状態であった前記第１、第２増幅トランジスタがオンされ、オン状態であった前記イコライズトランジスタがオフされ、
前記第１時刻後の第２時刻に、オフ状態であった前記第１、第２分離トランジスタがオンされ、
前記第２時刻後の第３時刻に、オフ状態であった前記第３、第４増幅トランジスタがオンされ、
前記第３時刻後の第４時刻に、前記第１、第２分離トランジスタがオフされ、
前記第４時刻と同じまたは前記第４時刻後の第５時刻に、前記イコライズトランジスタがオンされる、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
第１転送トランジスタを介して前記第２ノードと接続された第１データ線と、
第２転送トランジスタを介して前記第４ノードと接続された第２データ線と、
一端を前記第１データ線と接続され、ゲート電極を前記第２データ線と接続された第１導電型の第５増幅トランジスタと、
一端を前記第２データ線と接続され、他端を前記第５増幅トランジスタの他端と接続され、ゲート電極を前記第１データ線と接続された第１導電型の第６トランジスタと、
をさらに具備し、
前記第３時刻と前記第４時刻の間の第６時刻に、オフ状態とされていた前記第１、第２転送トランジスタがオンされ、前記第６時刻と前記第４時刻の間の第７時刻に前記第５、第６増幅トランジスタがオンされる、
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
一端を前記第２ノードと接続され、ゲート電極を前記第４ノードと接続された第１導電型の第５増幅トランジスタと、
一端を前記第４ノードと接続され、他端を前記第５増幅トランジスタの他端と接続され、ゲート電極を前記第２ノードと接続された第１導電型の第６増幅トランジスタと、
をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
第１時刻前に、オフ状態であった前記第１、第２増幅トランジスタがオンされ、オン状態であった前記イコライズトランジスタがオフされ、
前記第１時刻後の第２時刻に、オフ状態であった前記第１、第２分離トランジスタがオンされ、
前記第２時刻後の第３時刻に、オフ状態であった前記第３、第４増幅トランジスタがオンされ、
前記第３時刻と同じまたは第３時刻後の第４時刻に、オフ状態であった前記第５、第６増幅トランジスタがオンされ、
前記第４時刻後の第５時刻に、前記第１、第２分離トランジスタがオフされ、
前記第５時刻と同じまたは前記第５時刻後の第６時刻に、前記イコライズトランジスタがオンされる、
ことを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、例えば、半導体記憶装置のセンスアンプ回路に関する。
【背景技術】
【０００２】
近時、半導体記憶装置のメモリセルとして、ＦＢＣ（floating body cell）というメモリセルが注目を集めている（例えば非特許文献１）。ＦＢＣは、ＳＯＩ（silicon on insulator）基板上に形成され、ＳＯＩのボディ領域に電荷を蓄え、電荷の有無を“１”および“０”データに対応させることにより情報を記憶する。ＳＯＩ技術においては、半導体記憶装置の微細化と共に信号量が減少しないので、半導体記憶装置の微細化を進めるに当たって有効である。
【０００３】
ＦＢＣは非破壊型読み出しが可能であるが、揮発性でありリフレッシュを必要とする。また、チャージポンプ（charge-pumping）現象等があるため、読み出したデータを書き戻す必要がある。このため、ＦＢＣセルを用いた半導体記憶装置では、これらの要件を満たすセンスアンプが必要であり、それに合致するものが提案されている。
【非特許文献１】Takashi Ohsawa et Al.、"An 18.5ns 128Mb SOI DRAM with a Floating Body Cell"、「ISSCC2005 Digest of Technical Papers」、pp.458-459
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、改良されたＦＢＣ用センスアンプを有する半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
本発明の一態様による半導体記憶装置は、電気的に浮遊状態のボディ領域を含み、前記ボディ領域内の多数キャリアの数に応じてデータを記憶し、相互に逆極性のデータを記憶する第１メモリセルおよび第２メモリセルと、前記第１メモリセルに接続される第１ノードを一端とし且つ他端を第２ノードとして接続される第１分離トランジスタと、前記第２メモリセルに接続される第３ノードを一端とし且つ他端を第４ノードとして接続される第２分離トランジスタと、一端を前記第１ノードと接続され、ゲート電極を前記第３ノードと接続された第１導電型の第１増幅トランジスタと、一端を前記第３ノードと接続され、他端を前記第１増幅トランジスタの他端と接続され、ゲート電極を前記第１ノードと接続された第１導電型の第２増幅トランジスタと、一端を前記第２ノードと接続され、ゲート電極を前記第４ノードと接続された第２導電型の第３増幅トランジスタと、一端を前記第４ノードと接続され、他端を前記第２増幅トランジスタの他端と接続され、ゲート電極を前記第２ノードと接続された第２導電型の第４増幅トランジスタと、前記第１ノードと前記第３ノードとの間に接続されたイコライズトランジスタと、を具備することを特徴とする半導体記憶装置。
【発明の効果】
【０００６】
本発明によれば、改良されたＦＢＣ用センスアンプを有する半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【０００７】
本発明者等は、本発明の開発の過程において、ＦＢＣ用のセンスアンプについて研究した。その結果、本発明者等は、以下に述べるような知見を得た。
【０００８】
図９は、ＦＢＣ用のセンスアンプを概略的に示している。図１０は、図９の各部の電位のタイミングチャートである。図９、図１０に示すように、互いに相補なビット線ＢＬＬ、／ＢＬＬは、トランジスタＴＧＬ１、ＴＧＬ２をそれぞれ介して、ノードＳＮ、／ＳＮにそれぞれ接続されている。ビット線ＢＬＬ、／ＢＬＬには、互いに相補なデータを保持するメモリセル（図示せぬ）が接続されている。センスアンプを含んだ半導体記憶装置に外部から供給された読み出しコマンドＲＥＡＤ１が時刻Ｔ１０にキャプチャされたことを受けて、時刻Ｔ１１において、このメモリセルのゲートと接続されたワード線が活性化される。
【０００９】
また、時刻Ｔ１１において、信号φｔＲが非活性化される。この結果、トランジスタＴＧＲ１、ＴＧＲ２がオフとされることにより、ノードＳＮ０、／ＳＮ０がビット線ＢＬＲ、／ＢＬＲから分離される。さらに、時刻Ｔ１１において、信号ＥＱが非活性化される。この結果、ノードＳＮ０、／ＳＮ０間に接続されたトランジスタＴＮ３がオフされることにより、ノードＳＮ０、／ＳＮ０が相互に分離される。
【００１０】
上記のような、時刻Ｔ１１における信号の変化の結果、メモリセルの電位が、ビット線ＢＬＬ、／ＢＬＬを介して、ノードＳＮ０、／ＳＮ０に読み出される。
【００１１】
また、時刻Ｔ１１において、信号ＳＡＰが活性化される。信号ＳＡＰは、ノードＳＮ０、／ＳＮ０間にクロスカップル接続されたトランジスタＴＰ１、ＴＰ２の接続ノードに供給される。この結果、トランジスタＴＰ１、ＴＰ２が増幅動作を開始し、ノードＳＮ０、／ＳＮ０の電位が上昇する。
【００１２】
ノードＳＮ０、／ＳＮ０の電位が十分に上昇した後、時刻Ｔ１２において、信号／ＳＡＮが活性化される。信号／ＳＡＮは、ノードＳＮ０、／ＳＮ０間にクロスカップル接続されたトランジスタＴＮ１、ＴＮ２の接続ノードに供給される。この結果、トランジスタＴＮ１、ＴＮ２が増幅動作を開始し、ノードＳＮ０、／ＳＮ０の電位がさらに上昇する。トランジスタＴＮ１、ＴＮ２によって、ノードＳＮ０、／ＳＮ０は、フルレンジまで上昇または下降し、その状態がラッチされる。
【００１３】
ノードＳＮ０、／ＳＮ０の電位がフルレンジまで変化した後、時刻Ｔ１３において、信号ＣＳが活性化される。この結果、ノードＳＮ０、／ＳＮ０の電位が、トランジスタＴＮ４、ＴＮ５を介してデータ線ＤＱ、／ＤＱに転送される。次いで、時刻Ｔ１４において、信号ＣＳが非活性化されることによって、ノードＳＮ０、／ＳＮ０がデータ線ＤＱ、／ＤＱからそれぞれ分離される。
【００１４】
ここで、半導体記憶装置からのデータ読み出し効率を上げるために、読み出しコマンドＲＥＡＤ１から２サイクル後（クロック信号の２周期後）にさらなる読み出しコマンドＲＥＡＤ２が供給される仕様とされている場合を考える。
【００１５】
２つ目の読み出しコマンドの供給を受けて、このコマンドによる読み出しに備えるために、データ線ＤＱ、／ＤＱに電位が十分に転送される時間の経過後のなるべく早い時刻Ｔ１５において、信号ＥＱが活性化される。この結果、ノードＳＮ０、／ＳＮ０のプリチャージが開始する。
【００１６】
また、時刻Ｔ１５において、信号ＳＡＰ、／ＳＡＮの非活性化によって増幅動作が終了するとともに、信号φｔＲ、φＴＬの活性化によってノードＳＮ０、／ＳＮ０は、ビット線ＢＬＬ、／ＢＬＬ、ＢＬＲ、／ＢＬＲと接続される。次いで、時刻Ｔ１６において、読み出しコマンドＲＥＡＤ２がキャプチャされる。
【００１７】
この後、時刻Ｔ１７において、再度、メモリセルからの電位を転送するために、時刻Ｔ１１での変化と同様に各信号が変化する。すなわち、信号ＥＱの非活性化によってノードＳＮ０、／ＳＮ０のプリチャージが終了し、信号φｔＲの非活性化によりノードＳＮ０、／ＳＮ０がビット線ＢＬＲ、／ＢＬＲからそれぞれ分離される。また、ワード線ＷＬが活性化される。
【００１８】
さらに、時刻Ｔ１７において、信号ＳＡＰの活性化によって、トランジスタＴＰ１、ＴＰ２による増幅動作が開始する。
【００１９】
ところが、２回目の読み出しについての、プリチャージの再開からトランジスタＴＰ１、ＴＰ２によるノードＳＮ０、／ＳＮ０の電位の増幅までの時間、すなわち、時刻Ｔ１５から時刻Ｔ１７までの時間が十分でない。具体的には、Ｔ１５からＴ１７までの時間が、読み出しコマンドが連続しない場合のプリチャージからノードの電位増幅開始までの時間よりも短い。この結果、読み出されたデータが反転してしまう恐れが生じる。
【００２０】
この現象は、以下の理由に起因する。すなわち、トランジスタＴＰ１、ＴＰ２によるデータの増幅は、セルトランジスタのサイズが小さいがために、サイズの大きなトランジスタを用いると、読み出しデータが反転することを防止するために行われる。トランジスタＴＰ１、ＴＰ２による増幅時間（信号発展時間）、すなわち時刻Ｔ１１からＴ１２までの時間は、セルトランジスタの閾値のばらつきに関わらずトランジスタＴＮ１、ＴＮ２による増幅によってデータが反転しない程度までノードＳＮ０、／ＳＮ０間に電位差が生じる長さに設定される。すなわち、信号発展時間を短くすると、読み出しデータの反転に繋がるため、信号発展時間をさらに短くすることはできない。
【００２１】
また、トランジスタＴＮ１、ＴＮ２によるデータの増幅およびデータ線ＤＱ、／ＤＱへのデータの転送時間も同様である。すなわち、トランジスタＴＮ１、ＴＮ２による増幅と、データ線ＤＱ、／ＤＱの充電にも所定の長さが必要である。このため、ある程度以下の長さにすることはできない。
【００２２】
この結果、これらの動作に続く２回目の読み出しのプリチャージ時間にしわ寄せがかかり、この２回目のプリチャージ時間が短くなる。プリチャージ時間が短いことにより、読み出しデータの反転が生じ得る。
【００２３】
以下に、このような知見に基づいて構成された本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２４】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の構成を示す回路図である。半導体記憶装置は、ｋ行ｍ列の行列上に配置された複数のセンスアンプＳＡ00乃至ＳＡmkを含んでいる。以下、どのセンスアンプかを特定する必要がない場合、または、ある特定のものに限られないセンスアンプを指す場合、包括的に、単にセンスアンプＳＡと記載する。
【００２５】
例えば図の左右方向に延びる複数のビット線対ＢＬ（0,0）、／ＢＬ（0,0）乃至ＢＬ（m-1,n）、／ＢＬ（m-1,n）が設けられる。同じ添え字を有するビット線は、１つの対を構成する。添え字の左側の数字ｘは、左から数えてｘ列目のセンスアンプＳＡとｘ＋１列目のセンスアンプＳＡの間に位置するビット線であることを示し、右側の数字ｙは上から数えてｙ行目のビット線対であることを示している。以下、どのビット線を特定する必要がない場合、または、ある特定のものに限られないビット線を指す場合、包括的に、単にビット線ＢＬ、／ＢＬと記載する。
【００２６】
各ビット線対ＢＬ、／ＢＬは、自身の左側と右側に位置する２つのセンスアンプＳＡの一方のみに接続される。より詳しくは、奇数列のセンスアンプＳＡが左側に位置し、偶数列のセンスアンプＳＡが右側に位置する２つのセンスアンプＳＡ間のビット線ＢＬ、／ＢＬに関しては、上から１行目のビット線対が右側のセンスアンプＳＡに接続され、上から２行目のビット線対が左側のセンスアンプＳＡに接続される。一方、偶数列のセンスアンプＳＡが左側に位置し、奇数列のセンスアンプＳＡが右側に位置する２つのセンスアンプＳＡ間のビット線ＢＬ、／ＢＬに関しては、上から１行目のビット線対が左側のセンスアンプＳＡに接続され、上から２行目のビット線対が右側のセンスアンプＳＡに接続される。この結果、１つのセンスアンプＳＡには、左右それぞれに１対のビット線対（計４本のビット線）が接続される。
【００２７】
具体的には、センスアンプＳＡ00、ＳＡ10間においては、ＢＬ（0,0）、／ＢＬ（0,0）は自身の左側のセンスアンプＳＡ１０に接続され、ＢＬ（0,1）、／ＢＬ（0,1）は自身の右側のセンスアンプＳＡ１０と接続される。
【００２８】
図の上下方向に延びる複数のワード線ＷＬ0乃至ＷＬm-1が設けられる。ワード線の添え字ｚは、ワード線が、左からｚ列目のセンスアンプＳＡとｚ＋１列目のセンスアンプＳＡとの間に位置することを示している。以下、どのワード線かを特定する必要がない場合、包括的に、単にワード線ＷＬと記載する。なお、ビット線ＢＬ、／ＢＬとワード線ＷＬの延びる方向は互いに入れ替わっていても良い
ビット線ＢＬ、／ＢＬとワード線ＷＬとの交点に、メモリセルＭＣが設けられる。よって、メモリセルＭＣは、行列状に配置される。メモリセルＭＣは、ＦＢＣから構成され、トランジスタによって実現される。各メモリセルのトランジスタの一端は、ビット線ＢＬ、／ＢＬと接続され、他端はソース線ＳＬと接続される。同じ列に属するメモリセルトランジスタのゲートは、同じワード線ＷＬと接続される。
【００２９】
本実施形態によるＦＢＣメモリ装置は、２セル／ビット方式を採用している。２セル／ 
ビット方式とは、ビット線対ＢＬ、／ＢＬに接続され、同一ワード線と接続される２つのメモリセルＭＣに逆極性のデータを書き込むことによって１ビットのデータを格納する方式である。逆極性のデータとは、データ“０”とデータ“１”との関係のように相補の関係を有するデータである。
【００３０】
データの読み出しの際は、逆極性のデータの一方のデータを他方のデータの基準とし、かつ、他方のデータを一方のデータの基準とする。したがって、ビット線対ＢＬ、／ＢＬは、互いに逆極性のデータを伝達する。
【００３１】
図２は、第１実施形態に適用可能なメモリセルＭＣを概略的に示す断面図である。メモリセルＭＣは、ＳＯＩ基板上に設けられる。ＳＯＩ基板は、積層された、支持基板１０１、ＢＯＸ層１０２、ＳＯＩ層（シリコン層）１０３を含んでいる。
【００３２】
ＳＯＩ層１０３内に、ソース領域１１１およびドレイン領域１１２が設けられている。ボディ領域１１３は、ソース領域１１１とドレイン領域１１２との間のＳＯＩ層１０３内の領域である。ボディ領域１１３は、ソース領域１１１およびドレイン領域１１２とは逆導電型である。ソース領域１１１はソース線ＳＬと接続され、ドレイン領域１１２はビット線ＢＬ、／ＢＬと接続されている。ソース線ＳＬは０ボルトとされている。
【００３３】
ボディ領域１１３上には、ゲート絶縁膜１１４が設けられ、ゲート絶縁膜１１４上にはゲート電極１１５が設けられる。ゲート電極１１５は、ワード線ＷＬと接続される。
【００３４】
本実施形態では、メモリセルＭＣはｎ型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）から構成される。ボディ領域１１３は、ソース領域１１１、ドレイン領域１１２、ＢＯＸ層１０２、ゲート絶縁膜１１４、例えばＳＴＩ（shallow trench isolation）構造の素子分離絶縁膜（図示せず）によって囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、ボディ領域１１３内の多数キャリアの数によってデータを記憶する。
【００３５】
例えば、ボディ領域１１３に蓄積されたホールが多い状態をデータ“１”の保持状態とし、ホールが少ない状態をデータ“０”の保持状態と定義する。データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。すなわち、例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。上記のように、ソース領域１１１には０ボルトが印加されている。これにより、ドレイン領域１１２近傍においてインパクトイオン化が生じ、電子とホールとの対が大量に発生する。生じた電子は、ドレイン領域１１２に流れ、生じたホールはポテンシャルの低いボディ領域１１３に蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ領域１１３とソース領域１１２との間のｐｎ接合における順方向電流が釣り合ったときに、ボディ領域１１４の電圧は平衡状態に達する。このボディ電圧は、約０．７Ｖである。
【００３６】
データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ビット線ＢＬの電位を−１．５Ｖに低下させる。この動作により、ボディ領域１１３とドレイン領域１１２との間のｐｎ接合が大きく順方向にバイアスされる。この結果、ボディ領域１１３に蓄積されていたホールはドレイン領域１１２へ排出され、データ“０”がメモリセルＭＣに記憶される。
【００３７】
データの読み出し動作では、ワード線ＷＬをデータ書き込み時と同様に活性にするが、ビット線ＢＬ、／ＢＬをデータ“１”の書き込み時と比べて低く設定する。例えば、ワード線ＷＬを１．５Ｖとし、ビット線ＢＬ、／ＢＬを０．２Ｖにする。この結果、メモリセルＭＣは線形領域で動作する。データ“０”を保持しているメモリセルＭＣとデータ“１”を保持しているメモリセルＭＣとは、ボディ領域１１３に蓄積されたホール数の違いにより、閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“１”とデータ“０”とを識別する。読み出し時にビット線ＢＬ、／ＢＬを低電圧にする理由は、ビット線ＢＬ、／ＢＬの電圧を高くしてメモリセルＭＣを飽和状態にバイアスしてしまうと、データ“０”を読み出す場合にインパクトイオン化によりデータ“０”がデータ“１”に変化してしまうからである。
【００３８】
次に、図３乃至図６を参照して第１実施形態に係るセンスアンプＳＡについて説明する。図３は、第１実施形態に係る半導体記憶装置のセンスアンプＳＡおよびその周辺を示す回路図である。図３に示すように、センスアンプＳＡの左側のビット線をビット線ＢＬＬ、／ＢＬＬとし、右側のビット線をビット線ＢＬＲ、／ＢＬＲと称する。例えば、図１のセンスアンプＳＡ１０を例に取った場合、図１のビット線ＢＬ（0,0）、／ＢＬ（0,0）、ＢＬ（1,0）、／ＢＬ（1,0）が、図３のビット線ＢＬＬ、／ＢＬＬ、ＢＬＲ、／ＢＬＲにそれぞれ対応する。
【００３９】
ビット線ＢＬＬ、／ＢＬＬは、それぞれトランジスタ１１、１２の各一端と接続される。トランジスタ１１、１２は、例えばｎ型のＭＯＳＦＥＴから構成される。トランジスタ１１、１２の各他端は、センスアンプノード（以下、単にノードと称する）ＳＮ１、／ＳＮ１とそれぞれ接続される。トランジスタ１１は信号φｔＬに応じてビット線ＢＬとノードＳＮ１の一端との接続または非接続を制御する。トランジスタ１２は信号φｔＬに応じてノード／ＢＬＬとノード／ＳＮ１の一端との接続または非接続を制御する。
【００４０】
ノードＳＮ１は、ｎ型のＭＯＳＦＥＴ４１を介してビット線ＢＬＲと接続される。ノード／ＳＮ１は、ｎ型のＭＯＳＦＥＴ４２を介してビット線／ＢＬＲと接続される。トランジスタ４１は信号φｔＲに応じてノードＳＮ１とビット線ＢＬＲとの接続または非接続を制御する。トランジスタ４２は信号φｔＲに応じてノード／ＳＮ１とビット線／ＢＬＲとの接続または非接続を制御する。
【００４１】
ノードＳＮ１とノード／ＳＮ１との間には、クロスカップル接続されたｐ型のＭＯＳＦＥＴ（増幅トランジスタ）１３、１４が接続されている。具体的には、トランジスタ１３、１４は、各一端同士を接続され、トランジスタ１３の他端はビット線ＳＮ１と接続され、トランジスタ１４の他端はノード／ＳＮ１と接続される。トランジスタ１３のゲート端子はノード／ＳＮ１と接続され、トランジスタ１４のゲート端子はノードＳＮ１と接続される。トランジスタ１３、１４の各他端（トランジスタ１３、１４の接続ノード）には、信号ＳＡＰが供給される。
【００４２】
トランジスタ１３、１４は、メモリセルトランジスタの信号差を増幅する機能を有する。このため、トランジスタ１３、１４は、小さな駆動能力（サイズ）を有している必要がある。具体的には、メモリセルトランジスタと同等のサイズを有する。メモリセルトランジスタは、半導体記憶装置の微細化を達成するために、サイズが小さく、よって、ビット線ＢＬ、／ＢＬに読み出す信号量が小さい。また、メモリセルトランジスタ相互間には、同じプロセスで形成されたとしても、通常、閾値のばらつきが生じる。このため、小さな信号を、メモリセルトランジスタに比して大きなサイズのトランジスタで増幅すると、閾値ばらつきに起因して、読み出しデータが反転する恐れが生じる。そこで、後述のトランジスタ２２、２３によるデータ信号の増幅に先立ち、閾値ばらつきの影響によって読み出しデータの反転が生じない程度まで、駆動能力の低いトランジスタ１３、１４で、ビット線ＢＬ、／ＢＬ上の小さな信号が増幅される。
【００４３】
ノードＳＮ１とノード／ＳＮ１との間には、例えばｎ型のＭＯＳＦＥＴ１５が接続されている。トランジスタ１５は、センスアンプＳＡを非活性化するとともにノードＳＮ１とノード／ＳＮ１をプリジャージする機能を有する。トランジスタ１５のゲート端子には、信号ＥＱ１が供給されている。トランジスタ１５は、信号ＥＱ１に応じて、ノードＳＮ１１とノード／ＳＮ１１とを短絡または分離する。
【００４４】
ノードＳＮ１、／ＳＮ１の他端は、それぞれ、例えばｎ型のＭＯＳＦＥＴ１、２の一端と接続されている。トランジスタ（分離トランジスタ）１、２の各他端は、センスアンプノード（以下、単にノードと称する）ＳＮ０、／ＳＮ０とそれぞれ接続されている。トランジスタ１、２のゲート端子には、信号φｔ２が供給される。トランジスタ１は、信号φｔ２に応じてノードＳＮ１とノードＳＮ０の一端との接続または非接続を制御する。トランジスタ２は、φｔ２に応じてノード／ＳＮ１とノード／ＳＮ０の一端との接続または非接続を制御する。
【００４５】
ノードＳＮ０とノード／ＳＮ０との間には、例えばｎ型のＭＯＳＦＥＴ（イコライズトランジスタ）１５が接続されている。トランジスタ２１は、ノードＳＮ０、／ＳＮ０をイコライズする機能を有する。トランジスタ２１のゲート端子には、信号ＥＱ０が供給されている。トランジスタ２１は、信号ＥＱ０に応じて、ノードＳＮ０とノード／ＳＮ０とを短絡または分離する。
【００４６】
ノードＳＮ０とノード／ＳＮ０との間には、クロスカップル接続された、ｎ型のＭＯＳＦＥＴ（増幅トランジスタ）２２、２３が接続されている。具体的には、トランジスタ２２、２３は、各一端同士を接続され、トランジスタ２２の他端はノードＳＮ０と接続され、トランジスタ２３の他端はノード／ＳＮ０と接続される。トランジスタ２２のゲート端子はノード／ＳＮ０と接続され、トランジスタ２３のゲート端子はノードＳＮ０と接続される。トランジスタ２２、２３の各他端（トランジスタ２２、２３の接続ノード）には、信号／ＳＡＮが供給される。トランジスタ２２、２３は、ノードＳＮ０、／ＳＮ０上の信号差を増幅する機能を有し、トランジスタ１３、１４よりも大きなサイズを有する。
【００４７】
ノードＳＮ０は、また、ｎ型のＭＯＳＦＥＴ２４を介してデータ線ＤＱと接続される。ノード／ＳＮ０は、また、ｎ型のＭＯＳＦＥＴ２５を介してデータ線／ＤＱと接続される。トランジスタ２４、２５のゲート端子には、カラム選択信号ＣＳが供給される。トランジスタ２４は、信号ＣＳに応じて、ノードＳＮ０とデータ線ＤＱとを接続する。トランジスタ２５は、信号ＣＳに応じて、ノード／ＳＮ０とデータ線／ＤＱとを接続する。
【００４８】
ＦＢＣ用のセンスアンプでは、リフレッシュ等の際に、読み出された信号と逆方向の極性のデータをビット線に印加する必要がある。センスアンプＳＡは、これを達成するためのトランジスタ３１乃至３４、４３乃至４６を有する。ｎ型のＭＯＳＦＥＴ３１は、ノードＳＮ１とビット線／ＢＬＬとの間に接続される。ｎ型のＭＯＳＦＥＴ３２は、ノード／ＳＮ１とビット線ＢＬＬとの間に接続される。トランジスタ３１、３２の各ゲート端子には、信号ＦＢＬが供給される。
【００４９】
ｐ型のＭＯＳＦＥＴ３３は、ビット線ＢＬＬと信号ＦＢＬの供給線と間に接続される。トランジスタ３３のゲート端子は、ノードＳＮ１と接続される。ｐ型のＭＯＳＦＥＴ３４は、ビット線／ＢＬＬと信号ＦＢＬの供給線との間に接続される。トランジスタ３４のゲート端子は、ノード／ＳＮ１と接続される。
【００５０】
ｎ型のＭＯＳＦＥＴ４３は、ノードＳＮ１とビット線／ＢＬＲとの間に接続される。ｎ型のＭＯＳＦＥＴ４４は、ノード／ＳＮ１とビット線ＢＬＲとの間に接続される。トランジスタ４３、４４の各ゲート端子には、信号ＦＢＲが供給される。
【００５１】
ｐ型のＭＯＳＦＥＴ４５は、ビット線ＢＬＲと信号ＦＢＲの供給線と間に接続される。トランジスタ４５のゲート端子は、ノードＳＮ１と接続される。ｐ型のＭＯＳＦＥＴ４６は、ビット線／ＢＬＲと信号ＦＢＲの供給線との間に接続される。トランジスタ４６のゲート端子は、ノード／ＳＮ１と接続される。
【００５２】
信号ＦＢＬを活性化することによって、ビット線ＢＬＬ、／ＢＬＬに読み出されたデータと逆の極性のデータが、ビット線ＢＬＬ、／ＢＬＬに印加される。この結果、ビット線ＢＬＬ、／ＢＬＬに接続されたメモリセルＭＣに、読み出されたデータと同じ極性のデータが書き込まれる。
【００５３】
同様に、信号ＦＢＲを活性化することによって、ビット線ＢＬＲ、／ＢＬＲに読み出されたデータと逆の極性のデータが、ビット線ＢＬＲ、／ＢＬＲに印加される。この結果、ビット線ＢＬＲ、／ＢＬＲに接続されたメモリセルＭＣに、読み出されたデータと同じ極性のデータが書き込まれる。
【００５４】
信号ＳＡＰ、／ＳＡＮ、φｔＬ、φｔＲ、φｔ２、ＥＱ０、ＥＱ１、ＣＳ、ＦＢＬ、ＦＢＲは、図４に示すように、コントローラＣＴから供給される。図４は、センスアンプＳＡに供給される各種信号とコントローラとの関係を示している。信号ＳＡＰ１については、第２実施形態で説明する。
【００５５】
また、データ線ＤＱ、／ＤＱは、図５に示すように、データバッファＤＱＢと接続される。図５は、データ線ＤＱ、／ＤＱを介した接続を示す図である。データバッファＤＱＢは、データ線ＤＱ、／ＤＱの電位を、さらに増幅し、半導体記憶装置の外部へと出力する。
【００５６】
データバッファＤＱＢは、データ線ＤＱ、／ＤＱ間との間に設けられた、クロスカップル接続されたｐ型のＭＯＳＦＥＴ５１、５２を有する。すなわち、トランジスタ５１、５２は、各一端同士を接続され、トランジスタ５１の他端はデータ線ＤＱと接続され、トランジスタ５２の他端はデータ線／ＤＱと接続される。トランジスタ５１のゲート端子はデータ線／ＤＱと接続され、トランジスタ５２のゲート端子はデータ線ＤＱと接続される。トランジスタ５１、５２の各他端（トランジスタ５１、５２の接続ノード）には、電源電位が供給される。
【００５７】
次に、図６を参照して、図３のセンスアンプＳＡの読み出し動作を説明する。図６は、第１実施形態のセンスアンプＳＡの読み出し時の各部の電位を示すタイミングチャートである。なお、図６は、センスアンプＳＡの左側のメモリセルＭＣからの読み出し、すなわちビット線ＢＬＬ、／ＢＬＬと接続されたメモリセルＭＣからの読み出しを例示している。
【００５８】
図６に示すように、スタンバイ状態において、信号φｔＬ、φｔＲは活性化されている。よって、ビット線ＢＬＬ、ノードＳＮ１、ビット線ＢＬＲは相互に接続されており、ビット線／ＢＬＬ、ノード／ＳＮ１、ビット線／ＢＬＲは相互に接続されている。一方、信号φｔ２は非活性化されているため、ノードＳＮ１、／ＳＮ１は、ノードＳＮ０、／ＳＮ０から、それぞれ分離している。
【００５９】
ここで、活性化とは、活性化の対象とされる信号の論理レベルが、この信号を供給されるトランジスタをオンさせるレベルであることを意味する。したがって、ある信号がｎ型のＭＯＳＦＥＴのゲート端子に供給されている場合は、この信号の活性レベルはハイレベルを意味し、ｐ型のＭＯＳＦＥＴのゲート端子に供給されている場合は、この信号の活性レベルはローレベルを意味する。
【００６０】
スタンバイ状態において、信号ＥＱ０、ＥＱ１は活性化されている。よって、ノードＳＮ０、／ＳＮ０は同電位とされ、ノードＳＮ１、／ＳＮ１は同電位とされている。
【００６１】
信号ＳＡＰ、／ＳＡＮは非活性化されており、トランジスタ１３、１４、２２、２３はオフしている。信号ＣＳも非活性であり、ノードＳＮ０、／ＳＮ０は、データ線ＤＱ、／ＤＱと、それぞれ分離している。
【００６２】
半導体記憶装置の外部から供給された読み出しコマンドＲＥＡＤ１が、時刻Ｔ０においてキャプチャされる。これを受けて、時刻Ｔ１において、信号ＥＱ１が非活性化されることにより、ノードＳＮ１、／ＳＮ１のイコライズが停止される。また、時刻Ｔ１において、信号φｔＲが非活性化されることにより、ビット線ＢＬＲ、／ＢＬＲが、ノードＳＮ０、／ＳＮ０から、それぞれ分離される。
【００６３】
また、時刻Ｔ１において、読み出し対象のメモリセルＭＣと接続されたワード線ＷＬが活性化される。この結果、メモリセルＭＣの保持データに応じた電位が、ビット線ＢＬＬ、／ＢＬＬに読み出される。なお、図示していないが、その他のワード線は非活性を維持する。
【００６４】
また、時刻Ｔ１において、信号ＳＡＰが活性化されることにより、トランジスタ１３、１４の増幅動作が開始する。これにより、ノードＳＮ１、／ＳＮ１上の電位に差が形成される（信号発展が行われる）。なお、信号ＳＡＰの活性化と、信号ＥＱ１の非活性化とは、順番が前後しても構わない。
【００６５】
時刻Ｔ１から所定時間経過後の時刻Ｔ２において、信号φｔ２が活性化されるとともに信号ＥＱ０が非活性化される。この結果、ノードＳＮ０、／ＳＮ０が、ノードＳＮ１、／ＳＮ１とそれぞれ接続されるとともに、ノードＳＮ０、／ＳＮ０が相互に分離される。よって、ノードＳＮ１、／ＳＮ１の電位が、ノードＳＮ０、／ＳＮ０にそれぞれ転送される。
【００６６】
次に、時刻Ｔ３において、信号φｔＬが非活性化されることにより、ビット線ＢＬＬ、／ＢＬＬが、ノードＳＮ１、／ＳＮ１からそれぞれ分離される。また、時刻Ｔ３において、信号／ＳＡＮが活性化されることにより、トランジスタ２２、２３の増幅動作が開始する。この結果、ノードＳＮ０、／ＳＮ０間の電位差（従って、ノードＳＮ１、／ＳＮ１間の電位差も）が、フルレンジまで増幅される。なお、時刻Ｔ３は、時刻Ｔ１から、メモリセルＭＣ相互間の閾値のばらつきの影響を排除してトランジスタ２２、２３の増幅動作の最中に読み出しデータの極性の反転が生じない程度までノードＳＮ１、／ＳＮ１間に電位差が生じるのに要する時間の経過後に設定される。
【００６７】
時刻Ｔ３後、適当な時間で、読み出し対象のメモリセルＭＣと接続されたワード線ＷＬが非活性化される。
【００６８】
次に、時刻Ｔ４において、信号ＣＳが活性化されることにより、ノードＳＮ０、／ＳＮ０の電位のデータ線ＤＱ、／ＤＱへの転送が開始される。時刻Ｔ４は、時刻Ｔ３から、トランジスタ２２、２３による十分な増幅に要する時間の経過後に設定される。データ線ＤＱ、／ＤＱへの読み出しデータの転送には、ある程度の時間を要する。
【００６９】
ここで、１つ目の読み出しコマンドの供給から２サイクル後に２つ目の読み出しコマンドが供給されている。この２つ目の読み出しに備えるために、データ線ＤＱ、／ＤＱへの読み出しデータの転送の完了を待たずに、時刻Ｔ５において、信号φｔ２が非活性化されることにより、ノードＳＮ１、／ＳＮ１が、ノードＳＮ０、／ＳＮ０から、それぞれ分離される。また、時刻Ｔ５に、またはこの後（直後）に、信号ＥＱ１が活性化されることにより、ノードＳＮ１、／ＳＮ１のプリチャージが開始される。
【００７０】
この分離によって、読み出しデータの転送と２回目の読み出し動作に備えたプリチャージを平行して行うことができる。すなわち、ノードＳＮ０、／ＳＮ０を用いてデータ線ＤＱ、／ＤＱへの読み出しデータの転送を行うと同時に、ノードＳＮ１、／ＳＮ１間ではプリチャージを行うことができる。
【００７１】
信号φｔ２の非活性化前は、ノードＳＮ０、／ＳＮ０上の電位は、トランジスタ１３、１４、２２、２３によってラッチされている。しかし、信号φｔ２の非活性化によって、トランジスタ１３、１４は、ノードＳＮ０、／ＳＮ０上の電位のラッチにもはや寄与しない。しかしながら、ノードＳＮ０、／ＳＮ０がデータ線ＤＱ、／ＤＱと接続されることにより、トランジスタ２２、２３に加えて、図５に示すトランジスタ５１、５２が代わってラッチに寄与する。このため、このため、ノードＳＮ０、／ＳＮ０上の電位が失われることはない。トランジスタ５１、５２は、データ線ＤＱ、／ＤＱへの電位の転送の開始後にオンする。
【００７２】
また、時刻Ｔ５において、信号φｔＲ、φｔＬが活性化されることにより、ビット線ＢＬＬ、ノードＳＮ１、ビット線ＢＬＲが相互に接続され、ビット線／ＢＬＬ、ノード／ＳＮ１、ビット線／ＢＬＲが相互に接続される。また、時刻Ｔ５において、信号ＳＡＰが非活性化されることによりトランジスタ１３、１４の増幅動作が終了する。なお、信号ＳＡＰの非活性化のタイミングは、時刻Ｔ５に限られず、ノードＳＮ１、／ＳＮ１のプリチャージ再開後、さらなる読み出しコマンドに応じた増幅動作再開までの任意のタイミングで行うことができる。
【００７３】
次に、時刻Ｔ４からデータ線ＤＱ、／ＤＱへのデータの転送が十分に行われる時間の経過後、時刻Ｔ６において、信号ＣＳが非活性化されることにより、ノードＳＮ０、／ＳＮ０が、データ線ＤＱ、／ＤＱから分離される。
【００７４】
次に、時刻Ｔ７において、２つ目の読み出しコマンドＲＥＡＤ２がキャプチャされることにより、時刻Ｔ８において２回目の読み出し動作の準備が開始する。より具体的には、時刻Ｔ８において、信号ＥＱ０が活性化されることにより、ノードＳＮ０、／ＳＮ０のプリチャージが開始する。また、時刻Ｔ７において、信号／ＳＡＮが非活性化されることによりトランジスタ２２、２３の増幅動作が終了する。
【００７５】
次に、時刻Ｔ９において、信号ＥＱ１の非活性化によってノードＳＮ１、／ＳＮ１のプリチャージが終了し、信号φｔＲの非活性化によってビット線ＢＬＬ、／ＢＬＬがノードＳＮ１、／ＳＮ１から分離される。また、読み出し対象のメモリセルＭＣと接続されたワード線ＷＬが活性化され、信号ＳＡＰの活性化によってノードＳＮ１、／ＳＮ１間の電位に差が形成される。この後の動作は、１回目の読み出しと同じである。
【００７６】
時刻Ｔ９は、ノードＳＮ０、／ＳＮ０のプリチャージが開始する時刻Ｔ８からすぐに到来することが多い。このため、ノードＳＮ０、／ＳＮ０のプリチャージが十分でないことが多い。これに対して、本実施形態では、データ線ＤＱ、／ＤＱへの読み出しデータの転送中にノードＳＮ０、／ＳＮ０をノードＳＮ１、／ＳＮ１から切り離している。この分離によって、読み出しデータの転送はノードＳＮ０、／ＳＮ０に担わせ、時刻Ｔ８に先立つ時刻Ｔ５でノードＳＮ１、／ＳＮ１のプリチャージが開始されている。このため、ビット線ＢＬＬ、／ＢＬＬ、ＢＬＲ、／ＢＬＲから読み出しデータが転送されるノードＳＮ１、／ＳＮ１のプリチャージに十分な時間を取ることができる。よって、２回目の読み出しについての信号展開の開始の時点で、プリチャージが完了していないことが回避される。このため、ある読み出しコマンドのすぐ後（例えば２サイクル後）にさらなる読み出しコマンドの供給を可能として読み出しサイクルの高速化を達成すると同時に、読み出しデータの反転を回避することができる。
【００７７】
第１実施形態に係る半導体記憶装置によれば、ＦＢＣ用のセンスアンプにおいて、ノードＳＮ０とノードＳＮ１との間、ノード／ＳＮ０とノード／ＳＮ１とが、分離可能な構成とされている。このため、読み出しデータのデータ線ＤＱ、／ＤＱへの転送と、次の読み出し動作に備えたプリチャージを平行して行うことができる。よって、高速読み出しと読み出しデータの反転の回避を両立可能な半導体記憶装置を実現できる。
【００７８】
（第２実施形態）
第１実施形態では、ノードＳＮ０、／ＳＮ０とノードＳＮ１、／ＳＮ１の分離後の読み出しデータのラッチが、センスアンプ中のｎ型ＭＯＦＥＴとデータバッファ中のｐ型ＭＯＳＦＥＴとによって行われる。これに対して、第２実施形態は、センスアンプ中のトランジスタのみでラッチ可能な構成を有する。
【００７９】
図７、図８を参照して、第２実施形態に係る半導体記憶装置について説明する。図７は、本発明の第２実施形態に係る半導体記憶装置のセンスアンプＳＡおよびその周辺を示す回路図である。
【００８０】
図７に示すように、第１実施形態の構成に加えて、ノードＳＮ０とノード／ＳＮ０との間には、クロスカップル接続されたｐ型のＭＯＳＦＥＴ６１、６２が設けられている。具体的には、トランジスタ６１、６２は、各一端同士を接続され、トランジスタ６１の他端はビット線ＳＮ０と接続され、トランジスタ６２の他端はノード／ＳＮ０と接続される。トランジスタ６１のゲート端子はノード／ＳＮ０と接続され、トランジスタ６２のゲート端子はノードＳＮ０と接続される。トランジスタ６１、６２の各他端（トランジスタ６１、６２の接続ノード）には、信号ＳＡＰ１が供給される。信号ＳＡＰ１は、図４に示すコントローラＣＴから供給される。その他の構成は、第１実施形態と同じである。
【００８１】
次に、図８を参照して、図７のセンスアンプの読み出し動作を説明する。図８は、第２実施形態のセンスアンプＳＡの読み出し時の各部の電位を示すタイミングチャートである。なお、図８は、センスアンプＳＡの左側のメモリセルＭＣからの読み出し、すなわちビット線ＢＬＬ、／ＢＬＬと接続されたメモリセルＭＣからの読み出しを例示している。第２実施形態での読み出し動作は、第１実施形態に、信号ＳＡＰ１の制御が加わる。また、信号φｔＬは、活性化された状態を維持している。
【００８２】
図８に示すように、時刻Ｔ２までの動作は、第１実施形態と同じである。信号ＳＡＰ１は、スタンバイ状態において、非活性化されている。時刻Ｔ３または時刻Ｔ３の後（直後）において、第１実施形態での制御に加えて、信号ＳＡＰ１が活性化されることによってトランジスタ６１、６２が動作を開始する。この結果、トランジスタ２２、２３によって増幅されたノードＳＮ０、／ＳＮ０上の電位が、トランジスタ２２、２３、６１、６２によってラッチされる。このため、ノードＳＮ０、／ＳＮ０がトランジスタ１３、１４と分離された後であっても、ノードＳＮ０、／ＳＮ０上の電位のラッチを行うのに、データバッファＤＱＢ内のトランジスタ５１、５２を用いる必要がない。よって、信号ＣＳの活性化を急ぐ必要がなく、信号ＣＳを含む各信号の活性化および非活性化のタイミングの設定の自由度が上がる。
【００８３】
時刻Ｔ３以降の動作は、時刻Ｔ８での制御において信号ＳＡＰ１を非活性化する制御が加わることを除いて、第１実施形態と同じとすることができる。しかしながら、上記のように、第２実施形態においては、信号ＣＳの活性化を急ぐ必要が無い。このため、図８では、信号ＣＳの活性化を、ノードＳＮ０、／ＳＮ０がトランジスタ１３、１４と分離された後に行う例を示している。換言すれば、第１実施形態の時刻Ｔ４での制御と時刻Ｔ５での制御が入れ替わっている。
【００８４】
具体的には、時刻Ｔ４において、信号φｔ２が非活性化されることにより、ノードＳＮ１、／ＳＮ１が、ノードＳＮ０、／ＳＮ０から、それぞれ分離される。また、時刻Ｔ４に、またはこの直後に、信号ＥＱ１が活性化されることにより、ノードＳＮ１、／ＳＮ１のプリチャージが開始される。この分離によって、読み出しデータの転送と２回目の読み出し動作に備えたプリチャージを平行して行うことができる。また、時刻Ｔ４において、信号ＳＡＰが非活性化されることによりトランジスタ１３、１４の増幅動作が終了する。また、時刻Ｔ４において、信号φｔＲが活性化されることによりノードＳＮ１とビット線ＢＬＲとが接続され、ノード／ＳＮ１とビット線／ＢＬＲとが相互に接続される。なお、信号ＳＡＰの非活性化のタイミングは、第１実施形態と同じく、時刻Ｔ４に限られない。
【００８５】
次に、時刻Ｔ５において、信号ＣＳが活性化されることにより、ノードＳＮ０、／ＳＮ０の電位のデータ線ＤＱ、／ＤＱへの転送が開始される。
【００８６】
この後、時刻Ｔ６、時刻Ｔ７での制御は、第１実施形態と同じである。次いで、時刻Ｔ８において、第１実施形態と同じ制御に加えて、信号ＳＡＰ１が非活性化される。続く時刻Ｔ９での制御も、第１実施形態と同じである。
【００８７】
第２実施形態に係る半導体記憶装置によれば、第１実施形態と同じく、ＦＢＣ用のセンスアンプにおいて、ノードＳＮ０とノードＳＮ１との間、ノード／ＳＮ０とノード／ＳＮ１とが、分離可能な構成とされている。このため、第１実施形態と同じ効果を得られる。
【００８８】
また、第２実施形態によれば、ノードＳＮ０、／ＳＮ上の電位のラッチに、センスアンプＳＡ内のトランジスタ６１、６２が用いられる。このため、ノードＳＮ０、／ＳＮ０がトランジスタ１３、１４と分離された後であっても、ノードＳＮ０、／ＳＮ０上の電位のラッチのために、ノードＳＮ０、／ＳＮ０をデータバッファＤＱＢと接続する必要がない。よって、信号の活性化および非活性化のタイミングの自由度が上がる。
【００８９】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００９０】
【図１】第１実施形態に係る半導体記憶装置の構成を示す回路図。
【図２】第１実施形態に適用可能なメモリセルを示す断面図。
【図３】第１実施形の半導体記憶装置のセンスアンプおよびその周辺を示す回路図。
【図４】センスアンプに供給される信号とコントローラとの関係を示す図。
【図５】データ線を介した接続を示す図。
【図６】第１実施形態のセンスアンプの読み出し時の各部の電位を示すタイミングチャート。
【図７】第２実施形態の半導体記憶装置のセンスアンプおよびその周辺を示す回路図。
【図８】第２実施形態のセンスアンプの読み出し時の各部の電位を示すタイミングチャート。
【図９】ＦＢＣ用センスアンプを概略的に示す回路図。
【図１０】図９のセンスアンプの読み出し時の各部の電位を示すタイミングチャート。
【符号の説明】
【００９１】
１、２、１１乃至１５、２１乃至２５、３１乃至３４、４１乃至４６…トランジスタ、
ＢＬＬ、／ＢＬＬ、ＢＬＲ、／ＢＬＲ…ビット線、ＳＮ０、／ＳＮ０、ＳＮ１、／ＳＮ１…センスアンプノード、ＦＢＬ、ＦＢＲ、φｔＬ、φｔＲ、φｔ２、ＳＡＰ、／ＳＡＮ、ＥＱ０、ＥＱ１、ＣＳ…制御信号、ＤＱ、／ＤＱ…データ線。
【図１】
2008140505.tif 000003
【図２】
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【図３】
2008140505.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2008140505.tif 000009
【図８】
2008140505.tif 000010
【図９】
2008140505.tif 000011
【図１０】
2008140505.tif 000012