(57)【要約】【課題】空洞部に対して熱酸化を行い、埋め込み絶縁層を形成した際に生じる隙間に起因する剥がれを確実に防止し、良好なＳＯＩ構造を形成することによってＳＯＩ構造を有する優れた半導体装置を製造することのできる、方法を提供する。【解決手段】埋め込み絶縁層１４を形成した後、半導体基板１の能動面側に非晶質半導体を堆積し、支持体１２の表面と埋め込み絶縁層１４の側面部とに非晶質半導体膜を形成するとともに、埋め込み絶縁層１４中に非晶質半導体を充填する。次いで、非晶質半導体膜及び非晶質半導体を共に結晶化し、多結晶半導体膜及び多結晶半導体１６ａにし、さらに多結晶半導体膜を熱酸化して熱酸化膜１７を形成する。その後、支持体１２とその表面の熱酸化膜１７とを除去し、第２半導体層６を露出させ、ＳＯＩ構造を得る。【選択図】図１１
2008140842.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の能動面側における半導体領域が露出している部分を覆うように、前記半導体基板よりエッチングの選択比が大きい第１半導体層を形成する工程と、
前記第１半導体層を覆って、該第１半導体層よりエッチングの選択比が小さい第２半導体層を形成する工程と、
前記第２半導体層の一部を用いて形成される素子領域部に隣接し、該素子領域部を挟むように位置する領域内の、前記第２半導体層及び前記第１半導体層を除去開口し、前記基板半導体層を露出させる支持体穴を形成する工程と、
前記素子領域部を覆い、かつ前記支持体穴の少なくとも一部を埋めるようにして前記半導体基板の能動面側に支持体を形成する工程と、
前記支持体をマスクにして前記第２半導体層及び前記第１半導体層をエッチングし、前記第１半導体層の端部を少なくとも一部露出させる端部露出面を形成する工程と、
前記端部露出面形成後、前記第１半導体層をウエットエッチングにより除去する工程と、
前記ウエットエッチングにより得られた空洞部に熱酸化を用いて酸化膜を充填し、埋め込み絶縁層を形成する工程と、
前記埋め込み絶縁層を形成した後、前記半導体基板の能動面側に非晶質半導体を堆積し、少なくとも前記支持体の表面と前記埋め込み絶縁層の側面部とに非晶質半導体膜を形成するとともに、前記埋め込み絶縁層中に前記非晶質半導体を充填する工程と、
前記非晶質半導体膜及び前記非晶質半導体を共に結晶化し、多結晶半導体膜及び多結晶半導体にする工程と、
前記多結晶半導体膜を熱酸化して熱酸化膜を形成する工程と、
前記支持体と該支持体表面の前記熱酸化膜とを、少なくとも前記素子領域部上から除去して前記第２半導体層を露出させる工程と、
前記第２半導体層に半導体装置を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の能動面側における半導体領域が露出している部分を覆うように、前記半導体基板よりエッチングの選択比が大きい第１半導体層を形成する工程と、
前記第１半導体層を覆って、該第１半導体層よりエッチングの選択比が小さい第２半導体層を形成する工程と、
前記第２半導体層の一部を用いて形成される素子領域部に隣接し、該素子領域部を挟むように位置する領域内の、前記第２半導体層及び前記第１半導体層を除去開口し、前記基板半導体層を露出させる支持体穴を形成する工程と、
前記素子領域部を覆い、かつ前記支持体穴の少なくとも一部を埋めるようにして前記半導体基板の能動面側に支持体を形成する工程と、
前記支持体をマスクにして前記第２半導体層及び前記第１半導体層をエッチングし、前記第１半導体層の端部を少なくとも一部露出させる端部露出面を形成する工程と、
前記端部露出面形成後、前記第１半導体層をウエットエッチングにより除去する工程と、
前記ウエットエッチングにより得られた空洞部に熱酸化を用いて酸化膜を充填し、埋め込み絶縁層を形成する工程と、
前記埋め込み絶縁層を形成した後、前記半導体基板の能動面側に非晶質半導体を堆積し、少なくとも前記支持体の表面と前記埋め込み絶縁層の側面部とに非晶質半導体膜を形成するとともに、前記埋め込み絶縁層中に前記非晶質半導体を充填する工程と、
前記非晶質半導体膜及び前記非晶質半導体を共に結晶化し、多結晶半導体膜及び多結晶半導体にする工程と、
前記多結晶半導体膜をドライエッチングによって選択的に除去する工程と、
前記支持体を少なくとも前記素子領域部上から除去して前記第２半導体層を露出させる工程と、
前記第２半導体層に半導体装置を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記半導体基板の能動面側に非晶質半導体を堆積し、前記支持体の表面と前記埋め込み絶縁層の側面部とに非晶質半導体膜を形成するとともに、前記埋め込み絶縁層中に前記非晶質半導体を充填する工程では、前記非晶質半導体の堆積を、化学気相蒸着法で行うことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
半導体基板の能動面側における半導体領域が露出している部分を覆うように、前記半導体基板よりエッチングの選択比が大きい第１半導体層を形成する工程と、
前記第１半導体層を覆って、該第１半導体層よりエッチングの選択比が小さい第２半導体層を形成する工程と、
前記第２半導体層の一部を用いて形成される素子領域部に隣接し、該素子領域部を挟むように位置する領域内の、前記第２半導体層及び前記第１半導体層を除去開口し、前記基板半導体層を露出させる支持体穴を形成する工程と、
前記素子領域部を覆い、かつ前記支持体穴の少なくとも一部を埋めるようにして前記半導体基板の能動面側に支持体を形成する工程と、
前記支持体をマスクにして前記第２半導体層及び前記第１半導体層をエッチングし、前記第１半導体層の端部を少なくとも一部露出させる端部露出面を形成する工程と、
前記端部露出面形成後、前記第１半導体層をウエットエッチングにより除去する工程と、
前記ウエットエッチングにより得られた空洞部に熱酸化を用いて酸化膜を充填し、埋め込み絶縁層を形成する工程と、
前記埋め込み絶縁層を形成した後、前記半導体基板の能動面側に非晶質半導体を堆積し、少なくとも前記支持体の表面と前記埋め込み絶縁層の側面部とに非晶質半導体膜を形成する工程と、
前記非晶質半導体膜を熱酸化して熱酸化膜を形成する工程と、
前記支持体と該支持体表面の前記熱酸化膜とを、少なくとも前記素子領域部上から除去して前記第２半導体層を露出させる工程と、
前記第２半導体層に半導体装置を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記半導体基板の能動面側に非晶質半導体を堆積し、少なくとも前記支持体の表面と前記埋め込み絶縁層の側面部とに非晶質半導体膜を形成する工程では、前記非晶質半導体の堆積を、スパッタリング法あるいはＣＶＤ法で行うことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記基板半導体層及び前記第２半導体層は単結晶シリコンからなり、前記第１半導体層は単結晶シリコンゲルマニウムからなることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記非晶質半導体は、非晶質シリコンであることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第１半導体層を形成する工程の前に、前記半導体基板上に単結晶シリコンからなるバッファー層を形成する工程を有していることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にＳＯＩ（Silicon On Insulator）構造を形成する技術を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＳＯＩ構造上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で低電圧駆動が容易なため、研究が盛んに行われている。
従来、バルクウエハ上にＳＯＩ構造を有する半導体装置の製造方法としては、例えば非特許文献１に記載されているように、ＳＢＳＩ（Separation by Bonding Si Islands）法を用いることにより、シリコン基板上にＳＯＩ層を部分的に形成し、このＳＯＩ層にＳＯＩトランジスタを形成する方法が知られている。
【０００３】
前記したＳＢＳＩ法を用いてＳＯＩ構造を形成する方法を説明する。まず、シリコン基板上にシリコンゲルマニウム（ＳｉＧｅ）層、シリコン（Ｓｉ）層を順次エピタキシャル成長させ、次に、シリコン層を支持するための支持体穴を形成する。次いで、その上から酸化膜などを成膜した後、素子形成領域及び支持体の形状を得るようにパターンニングする。その後、支持体の下側にあるシリコンゲルマニウム層をフッ硝酸で選択的にエッチングすることにより、シリコン層を支持体で支持するとともに、このシリコン層の下に空洞部を形成する。そして、この空洞部に対し、熱酸化法を用いてシリコン基板側とシリコン層側とからそれぞれ酸化膜を成長させることにより、シリコン基板とシリコン層との間にＢＯＸ（Buried Oxide）層を形成する。さらに、シリコン基板上を平坦化処理した後、フッ酸などのエッチング液を用いてエッチングを行いシリコン層を表面に露出させることにより、シリコン基板上にＳＯＩ構造を形成する。
【０００４】
【非特許文献１】Ｔ．Ｓａｋａｉ ｅｔ ａｌ．，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０− ２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、空洞部に対して熱酸化を行い、シリコン基板側とシリコン層側とからそれぞれ酸化膜を成長させても、空洞部を完全に埋め込むのは困難であり、現状ではシリコン基板側とシリコン層側との間に僅かながら隙間が残ってしまう。そして、例えばＣＭＰ法で平坦化処理し、さらにフッ酸などのエッチング液でエッチングを行ってシリコン層を表面に露出させた際、エッチング液の一部が前記の隙間に浸透し、この隙間を拡げてしまう。すると、その後の工程において種々の負荷が加わり、応力が生じることなどにより、前記の隙間において剥離が生じ、シリコン層側が剥がれてしまうおそれがある。
【０００６】
本発明は前記事情に鑑みてなされたもので、その目的とするところは、空洞部に対して熱酸化を行い、埋め込み絶縁層を形成した際に生じる隙間に起因する剥がれを確実に防止し、良好なＳＯＩ構造を形成することによってＳＯＩ構造を有する優れた半導体装置を製造することのできる、方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法は、半導体基板の能動面側における半導体領域が露出している部分を覆うように、前記半導体基板よりエッチングの選択比が大きい第１半導体層を形成する工程と、
前記第１半導体層を覆って、該第１半導体層よりエッチングの選択比が小さい第２半導体層を形成する工程と、
前記第２半導体層の一部を用いて形成される素子領域部に隣接し、該素子領域部を挟むように位置する領域内の、前記第２半導体層及び前記第１半導体層を除去開口し、前記基板半導体層を露出させる支持体穴を形成する工程と、
前記素子領域部を覆い、かつ前記支持体穴の少なくとも一部を埋めるようにして前記半導体基板の能動面側に支持体を形成する工程と、
前記支持体をマスクにして前記第２半導体層及び前記第１半導体層をエッチングし、前記第１半導体層の端部を少なくとも一部露出させる端部露出面を形成する工程と、
前記端部露出面形成後、前記第１半導体層をウエットエッチングにより除去する工程と、
前記ウエットエッチングにより得られた空洞部に熱酸化を用いて酸化膜を充填し、埋め込み絶縁層を形成する工程と、
前記埋め込み絶縁層を形成した後、前記半導体基板の能動面側に非晶質半導体を堆積し、少なくとも前記支持体の表面と前記埋め込み絶縁層の側面部とに非晶質半導体膜を形成するとともに、前記埋め込み絶縁層中に前記非晶質半導体を充填する工程と、
前記非晶質半導体膜及び前記非晶質半導体を共に結晶化し、多結晶半導体膜及び多結晶半導体にする工程と、
前記多結晶半導体膜を熱酸化して熱酸化膜を形成する工程と、
前記支持体と該支持体表面の前記熱酸化膜とを、少なくとも前記素子領域部上から除去して前記第２半導体層を露出させる工程と、
前記第２半導体層に半導体装置を形成する工程と、
を含むことを特徴としている。
【０００８】
この半導体装置の製造方法によれば、埋め込み絶縁層を形成した後、前記半導体基板の能動面側に非晶質半導体を堆積するので、例えばこの非晶質半導体の堆積を化学気相蒸着法（ＣＶＤ法）で行うことにより、支持体の表面や埋め込み絶縁層の側面部に非晶質半導体膜を形成するだけでなく、埋め込み絶縁層中に形成された隙間にも非晶質半導体を充填することができる。したがって、これら非晶質半導体膜及び前記非晶質半導体を共に結晶化して多結晶半導体膜及び多結晶半導体にし、さらに多結晶半導体膜を熱酸化して熱酸化膜を形成し、その後支持体と該支持体表面の熱酸化膜とを素子領域部上から除去して第２半導体層を露出させる際、フッ酸系の溶液を用いてウエットエッチングを行っても、前記の多結晶半導体が例えば多結晶シリコンである場合にフッ酸系溶液でエッチングされないことから、前記の埋め込み絶縁層中の隙間が多結晶半導体で充填された状態のままに保持される。
よって、その後の工程において種々の負荷が加わり、応力が生じても、前記の隙間が多結晶半導体で充填されていることから、ここに剥離が生じてしまうことが確実に防止され、これにより良好なＳＯＩ構造を形成することが可能になる。
【０００９】
また、本発明の別の半導体装置の製造方法は、半導体基板の能動面側における半導体領域が露出している部分を覆うように、前記半導体基板よりエッチングの選択比が大きい第１半導体層を形成する工程と、
前記第１半導体層を覆って、該第１半導体層よりエッチングの選択比が小さい第２半導体層を形成する工程と、
前記第２半導体層の一部を用いて形成される素子領域部に隣接し、該素子領域部を挟むように位置する領域内の、前記第２半導体層及び前記第１半導体層を除去開口し、前記基板半導体層を露出させる支持体穴を形成する工程と、
前記素子領域部を覆い、かつ前記支持体穴の少なくとも一部を埋めるようにして前記半導体基板の能動面側に支持体を形成する工程と、
前記支持体をマスクにして前記第２半導体層及び前記第１半導体層をエッチングし、前記第１半導体層の端部を少なくとも一部露出させる端部露出面を形成する工程と、
前記端部露出面形成後、前記第１半導体層をウエットエッチングにより除去する工程と、
前記ウエットエッチングにより得られた空洞部に熱酸化を用いて酸化膜を充填し、埋め込み絶縁層を形成する工程と、
前記埋め込み絶縁層を形成した後、前記半導体基板の能動面側に非晶質半導体を堆積し、少なくとも前記支持体の表面と前記埋め込み絶縁層の側面部とに非晶質半導体膜を形成するとともに、前記埋め込み絶縁層中に前記非晶質半導体を充填する工程と、
前記非晶質半導体膜及び前記非晶質半導体を共に結晶化し、多結晶半導体膜及び多結晶半導体にする工程と、
前記多結晶半導体膜をドライエッチングによって選択的に除去する工程と、
前記支持体を少なくとも前記素子領域部上から除去して前記第２半導体層を露出させる工程と、
前記第２半導体層に半導体装置を形成する工程と、
を含むことを特徴としている。
【００１０】
この半導体装置の製造方法によれば、埋め込み絶縁層を形成した後、前記半導体基板の能動面側に非晶質半導体を堆積するので、例えばこの非晶質半導体の堆積を化学気相蒸着法（ＣＶＤ法）で行うことにより、支持体の表面や埋め込み絶縁層の側面部に非晶質半導体膜を形成するだけでなく、埋め込み絶縁層中に形成された隙間にも非晶質半導体を充填することができる。したがって、これら非晶質半導体膜及び前記非晶質半導体を共に結晶化して多結晶半導体膜及び多結晶半導体にし、さらに多結晶半導体膜をドライエッチングによって選択的に除去した後、支持体を素子領域部上から除去して第２半導体層を露出させる際、フッ酸系の溶液を用いてウエットエッチングを行っても、前記の多結晶半導体が例えば多結晶シリコンである場合にフッ酸系溶液でエッチングされないことから、前記の埋め込み絶縁層中の隙間が多結晶半導体で充填された状態のままに保持される。
よって、その後の工程において種々の負荷が加わり、応力が生じても、前記の隙間が多結晶半導体で充填されていることから、ここに剥離が生じてしまうことが確実に防止され、これにより良好なＳＯＩ構造を形成することが可能になる。
【００１１】
また、前記半導体装置の製造方法においては、前記半導体基板の能動面側に非晶質半導体を堆積し、前記支持体の表面と前記埋め込み絶縁層の側面部とに非晶質半導体膜を形成するとともに、前記埋め込み絶縁層中に前記非晶質半導体を充填する工程では、前記非晶質半導体の堆積を、化学気相蒸着法で行うのが好ましい。
このように化学気相蒸着法で非晶質半導体の堆積を行えば、僅かな隙間にも非晶質半導体を良好に堆積させることができ、したがって前記埋め込み絶縁層中に形成された隙間を非晶質半導体で良好に埋め込むことができる。
【００１２】
また、本発明の別の半導体装置の製造方法は、半導体基板の能動面側における半導体領域が露出している部分を覆うように、前記半導体基板よりエッチングの選択比が大きい第１半導体層を形成する工程と、
前記第１半導体層を覆って、該第１半導体層よりエッチングの選択比が小さい第２半導体層を形成する工程と、
前記第２半導体層の一部を用いて形成される素子領域部に隣接し、該素子領域部を挟むように位置する領域内の、前記第２半導体層及び前記第１半導体層を除去開口し、前記基板半導体層を露出させる支持体穴を形成する工程と、
前記素子領域部を覆い、かつ前記支持体穴の少なくとも一部を埋めるようにして前記半導体基板の能動面側に支持体を形成する工程と、
前記支持体をマスクにして前記第２半導体層及び前記第１半導体層をエッチングし、前記第１半導体層の端部を少なくとも一部露出させる端部露出面を形成する工程と、
前記端部露出面形成後、前記第１半導体層をウエットエッチングにより除去する工程と、
前記ウエットエッチングにより得られた空洞部に熱酸化を用いて酸化膜を充填し、埋め込み絶縁層を形成する工程と、
前記埋め込み絶縁層を形成した後、前記半導体基板の能動面側に非晶質半導体を堆積し、少なくとも前記支持体の表面と前記埋め込み絶縁層の側面部とに非晶質半導体膜を形成する工程と、
前記非晶質半導体膜を熱酸化して熱酸化膜を形成する工程と、
前記支持体と該支持体表面の前記熱酸化膜とを、少なくとも前記素子領域部上から除去して前記第２半導体層を露出させる工程と、
前記第２半導体層に半導体装置を形成する工程と、
を含むことを特徴としている。
【００１３】
この半導体装置の製造方法によれば、埋め込み絶縁層を形成した後、前記半導体基板の能動面側に非晶質半導体を堆積するので、例えばこの非晶質半導体の堆積をスパッタリング法で行うことにより、埋め込み絶縁層中に形成された隙間には非晶質半導体を充填することなく、支持体の表面や埋め込み絶縁層の側面部に非晶質半導体膜を形成することが可能になる。したがって、その後非晶質半導体膜を熱酸化して熱酸化膜を形成し、さらに支持体と該支持体表面の熱酸化膜とを素子領域部上から除去して第２半導体層を露出させる際、フッ酸系の溶液を用いてウエットエッチングを行っても、前記埋め込み絶縁層の側面部に形成された非晶質半導体膜からなる熱酸化膜が、該埋め込み絶縁層中の隙間にフッ酸系溶液が浸透するのを防止しているため、該埋め込み絶縁層中の隙間はフッ酸系溶液でエッチングされることなくそのままに保持される。
よって、その後の工程において種々の負荷が加わり、応力が生じても、前記の隙間が前記非晶質半導体膜からなる熱酸化膜によって補強されているため、ここに剥離が生じてしまうことが確実に防止され、これにより良好なＳＯＩ構造を形成することが可能になる。
また、得られる半導体装置については、前記の隙間（空隙）の比誘電率が小さいことから、例えばこれが非晶質シリコンで充填されている場合に比べ、電気特性上有利になる。
【００１４】
また、前記半導体装置の製造方法においては、前記半導体基板の能動面側に非晶質半導体を堆積し、前記支持体表面に非晶質半導体膜を形成する工程では、前記非晶質半導体の堆積を、スパッタリング法あるいはＣＶＤ法で行うのが好ましい。
このようにスパッタリング法あるいはＣＶＤ法で非晶質半導体の堆積を行えば、僅かな隙間には非晶質半導体を堆積しないため、前記埋め込み絶縁層中に形成された隙間に非晶質半導体が埋め込まれることがないものの、前記したようにフッ酸系溶液でエッチングされることもないため、剥離が確実に防止される。また、得られる半導体装置については、前記したように隙間（空隙）の比誘電率が小さいことから、電気特性上有利になる。
【００１５】
また、前記半導体装置の製造方法においては、前記基板半導体層及び前記第２半導体層は単結晶シリコンからなり、前記第１半導体層は単結晶シリコンゲルマニウムからなるのが好ましい。
このようにすれば、ＳＢＳＩ法によって良好なＳＯＩ構造を形成することができる。
【００１６】
また、前記半導体装置の製造方法においては、前記非晶質半導体が、非晶質シリコンであるのが好ましい。
このようにすれば、その成膜が容易であるとともに、その熱酸化や得られた熱酸化膜のエッチングも容易になる。
【００１７】
また、前記半導体装置の製造方法においては、前記第１半導体層を形成する工程の前に、前記半導体基板上に単結晶シリコンからなるバッファー層を形成する工程を有しているのが好ましい。
このようにすれば、第１半導体層を形成する前にバッファー層を形成することにより、前記半導体基板内の微細な欠陥等が前記第１半導体層や第２半導体層に悪影響を及ぼすことを抑制することができる。したがって、品質および歩留まり等が一層向上したＳＯＩ構造を得ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の半導体装置の製造方法を、図面を参照して詳細に説明する。
図１〜図１３は、本発明における半導体装置の製造方法の第１実施形態を工程順に示す模式図であり、図１〜図１２における各図（ａ）は模式平面図、各図（ｂ）は各図（ａ）のＡ−Ａ線矢視断面図あるいはＢ−Ｂ線矢視断面図である。なお、これら模式図においては、図示の便宜上、部材ないし部分の縮尺等を実際のものとは異なるように表す場合もある。
【００１９】
まず、図１（ａ）、（ｂ）に示すように単結晶シリコンからなる半導体基板１を用意し、続いてこの半導体基板１の能動面に、公知の手法によって素子分離層２及び平面視矩形状のＳＯＩ形成領域３を形成する。素子分離領域２はＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜であり、ＳＯＩ形成領域３とバルク形成領域（図示せず）とを電気的に絶縁するためのものである。また、ＳＯＩ形成領域３には、前記半導体基板１を構成する単結晶シリコンの面となる表面１ａを露出させる。なお、以下ではバルク形成領域の説明は省略する。また、図１（ａ）、（ｂ）では簡略化してＳＯＩ形成領域３を一つしか示していないが、実際には多数のＳＯＩ形成領域３を形成し、全てのＳＯＩ形成領域３について後述する工程を同時に行うものとする。
【００２０】
次いで、図２（ａ）、（ｂ）に示すように前記ＳＯＩ形成領域３内に露出する表面１ａ上に、これを覆うようにシリコン（Ｓｉ）をエピタキシャル成長させ、単結晶Ｓｉからなるバッファー層４を２０ｎｍ程度の厚さに形成する。このエピタキシャル成長については、ジボラン（Ｓｉ２Ｈ６）を原料ガスとする気相法が好適に採用される。ここで、このバッファー層４は、後述するようにこれの上に形成される単結晶ＳｉＧｅ層５や、さらにその上に形成される単結晶Ｓｉ層６の結晶性を良くするためのものである。
【００２１】
続いて、前記バッファー層４上に、これを覆うようにシリコンゲルマニウム（ＳｉＧｅ）をエピタキシャル成長させ、単結晶ＳｉＧｅ層（第１半導体層）５を３０ｎｍ程度の厚さに形成する。このエピタキシャル成長については、ジボラン（Ｓｉ２Ｈ６）とゲルマン（ＧｅＨ４）とを原料ガスとする気相法が好適に採用される。なお、この単結晶ＳｉＧｅ層５は、後述するようにエッチング液としてフッ硝酸を用いた場合に、単結晶シリコンからなる前記表面１ａ、さらには同じ単結晶シリコンからなるバッファー層４に対し、エッチングの選択比が大きいものとなっている。
【００２２】
続いて、前記単結晶ＳｉＧｅ層５上に、これを覆うようにシリコン（Ｓｉ）をエピタキシャル成長させ、単結晶Ｓｉ層（第２半導体層）６を１００ｎｍ程度の厚さに形成する。このエピタキシャル成長については、前記バッファー層の場合と同様、ジボラン（Ｓｉ２Ｈ６）を原料ガスとする気相法が好適に採用される。なお、この単結晶Ｓｉ層６は、前述したように単結晶シリコンからなっているため、エッチング液としてフッ硝酸を用いた場合に、単結晶ＳｉＧｅ層５に対し、エッチングの選択比が小さいものとなっている。
【００２３】
なお、これらバッファー層４、単結晶ＳｉＧｅ層５、単結晶Ｓｉ層６は、前記したようにＳＯＩ形成領域３内にエピタキシャル成長しているが、素子分離層２上にも、多結晶として成長した多結晶バッファー層４ａ、多結晶ＳｉＧｅ層５ａ、多結晶Ｓｉ層６ａが形成される。
【００２４】
次いで、図３（ａ）、（ｂ）に示すように前記半導体基板１の能動面側、すなわちＳＯＩ形成領域３を形成した側の面に、後述する素子領域部を挟む位置にある領域内の、前記単結晶Ｓｉ層６、前記単結晶ＳｉＧｅ、前記バッファー層５、さらに表面１ａの一部を除去し、開口して第１支持体穴８と第２支持体穴９とを形成する。具体的には、まず、第１支持体穴８を形成する領域８ａと、第２支持体穴９を形成する領域９ａとにそれぞれ対応する領域を開口するレジストパターン（図示せず）を、フォトリソグラフィ技術を用いて形成する。次に、このレジストパターンをマスクとして、前記領域８ａ及び領域９ａに位置する、前記単結晶Ｓｉ層６、前記単結晶ＳｉＧｅ、前記バッファー層５、さらに表面１ａの一部を、順にドライエッチングによって除去する。
【００２５】
以上により、前記単結晶Ｓｉ層６の一部を用いて形成される素子領域部が、第１支持体穴８と第２支持体穴９との間に形成される。すなわち、これら第１支持体穴８と第２支持体穴９との間に挟まれた領域が、後述するように素子領域部１０となるのである。
【００２６】
次いで、図４（ａ）、（ｂ）に示すように半導体基板１の能動面側の全面に、後述する支持体を形成するための支持体前駆層１１を形成する。本実施形態ではＣＶＤ（Chemical Vapor Deposition）法により、前記第１支持体穴８及び第２支持体穴９内を埋め込み、かつ単結晶Ｓｉ層６を覆った状態に、酸化シリコン（ＳｉＯ２）を例えば４００ｎｍ程度の厚さで成膜し、支持体前駆層１１とする。なお、支持体前駆層１１の成膜条件としては、前記単結晶ＳｉＧｅ層５中に含まれるゲルマニウム（Ｇｅ）が、単結晶Ｓｉ層６中に拡散しない温度で行うものとする。
【００２７】
次いで、前記支持体前駆層１１をパターニングすることにより、図５（ａ）、（ｂ）に示すように前記素子領域部１０を覆い、かつ前記第１支持体穴８及び第２支持体穴９の一部を埋め込んだ状態に、支持体１２を形成する。すなわち、フォトリソグラフィ技術によってレジストパターン（図示せず）を形成し、これをマスクにしてドライエッチングでパターニングすることにより、支持体１２を得る。
【００２８】
このようにレジストパターン（図示せず）をマスクにして支持体１２を形成したら、続いて、図６（ｂ）に示すように能動面側に露出している前記単結晶Ｓｉ層６及び多結晶Ｓｉ層６ａをドライエッチングで除去し、単結晶Ｓｉ層６を前記支持体１２の直下にのみ残す。
【００２９】
さらに、前記レジストパターン及び支持体１２をマスクとして用い、露出している単結晶ＳｉＧｅ層５及び多結晶ＳｉＧｅ層５ａ、バッファー層４及び多結晶バッファー層４ａ、さらに表面１ａの一部を、順にドライエッチングによって除去する。以上により、図６（ａ）に示すように支持体１２の両側面、すなわち第１支持体穴８と第２支持体穴９とを結ぶラインに沿う側面１２ａが露出する。同時に、この支持体１２の直下に残る前記単結晶Ｓｉ層６、単結晶ＳｉＧｅ層５、バッファー層４も、前記側面１２ａの直下に位置する両側面（端面）が露出し、本発明における端部露出面となる。その後、支持体１２上のレジストパターンを除去する。なお、このように単結晶Ｓｉ層６、単結晶ＳｉＧｅ層５、バッファー層４をそれぞれパターニングしたことにより、支持体１２は単結晶Ｓｉ層６を支持するものとなる。
【００３０】
次いで、図７（ａ）、（ｂ）に示すように、支持体１２の下方に位置する単結晶ＳｉＧｅ層５を、フッ硝酸を用いたウエットエッチングによって選択的に除去する。具体的には、半導体基板１を例えば裏面側（能動面と反対の面側）からフッ硝酸に浸漬し、これによって支持体１２の下方にある単結晶ＳｉＧｅ層５に、フッ硝酸などのエッチング液を接触させる。すると、単結晶Ｓｉ層６は、単結晶ＳｉＧｅ層５よりエッチングの選択比が小さく、したがってエッチング速度が遅いことから、単結晶Ｓｉ層６はエッチングされることなく残り、単結晶ＳｉＧｅ層５が選択的にエッチングされ、除去される。同様に、単結晶シリコンからなるバッファー層４および半導体基板１（表面１ａ）もエッチングされることなく残る。したがって、単結晶ＳｉＧｅ層５が選択的にエッチングされた後には、バッファー層４と単結晶Ｓｉ層６との間に空洞部１３が形成されることになる。
【００３１】
次いで、熱酸化処理を行うことにより、図８（ａ）、（ｂ）に示すように空洞部１３に埋め込み絶縁層１４（ＢＯＸ層：Buried Oxide層）を形成する。すなわち、このように熱酸化処理を行うと、空洞部１３を上下に挟んでいるバッファー層４（さらには半導体基板１）と単結晶Ｓｉ層６とが、それぞれ空洞部１３側において酸素と反応することで酸化され、酸化シリコン（ＳｉＯ２）となって成長し厚膜化する。これにより、空洞部１３内全体が酸化シリコン（埋め込み絶縁層１４）でほぼ充填されるようになる。
【００３２】
ここで、単結晶Ｓｉ層６の上部には支持体１２が設けられているので、単結晶Ｓｉ層６の上面側が酸化されてしまうことが防止されており、したがって、単結晶Ｓｉ層６の膜減りが抑制されている。また、バッファー層４はその厚さが２０ｎｍ程度と薄いので、このバッファー層４全体が酸化された後は、半導体基板１（表面１ａ）の表面が酸化されて埋め込み絶縁層１４の一部となる。なお、バッファー層４を形成しない場合には、最初から半導体基板１（表面１ａ）の表面が酸化され、単結晶Ｓｉ層６から生じる酸化シリコンとともに埋め込み絶縁層１４を形成するようになる。
【００３３】
ただし、このように空洞部１３に対して熱酸化を行っても、前述したように空洞部１３を完全に埋め込むのは困難であり、現状では半導体基板１側と単結晶Ｓｉ層６側との間に僅かながら隙間７が残ってしまう。
そこで、本実施形態では、前記の埋め込み絶縁層１４を形成した後、前記半導体基板１の能動面側全面に、ＣＶＤ法によって非晶質半導体としてのアモルファスＳｉを、２０ｎｍ程度の厚さに堆積する。例えば、ＣＶＤ装置として縦型炉タイプのものを用い、５５０℃の温度条件下にて、原料ガスとしてＳｉＨ４を導入することにより、アモルファスＳｉの堆積を行う。
【００３４】
これにより、図９（ａ）、（ｂ）に示すように前記支持体１２の表面と前記埋め込み絶縁層１４の側面部とを含む前記半導体基板１の能動面側に、アモルファスＳｉ膜（非晶質半導体膜）１５を形成する。また、これと同時に、前記埋め込み絶縁層１４中の隙間７内に前記アモルファスＳｉ（非晶質半導体）を充填し、アモルファスＳｉ層１６を形成する。ＣＶＤ法では、原料ガスが隙間７内に容易に入り込むため、隙間７内へのアモルファスＳｉ層１６の形成が可能になっているのである。ここで、このようにしてアモルファスＳｉを堆積し、アモルファスＳｉ膜１５やアモルファスＳｉ層１６を形成すると、その下地である支持体１２や埋め込み絶縁層１４との間、さらにはその膜１５中や層１６中に境界が残ってしまう。
【００３５】
次いで、窒素雰囲気中にて７００℃の温度で１時間程度保持することにより、前記アモルファスＳｉ膜１５及び前記アモルファスＳｉ層１６を共に結晶化し、図１０（ａ）、（ｂ）に示すように多結晶Ｓｉ膜１５ａ及び多結晶Ｓｉ層１６ａにする。このようにして多結晶化を行うと、得られた多結晶Ｓｉ膜１５ａや多結晶Ｓｉ層１６ａには前記の境界がなくなる。したがって、前記隙間７内は、境界が無くなったことにより、前記多結晶Ｓｉ層１６ａによって良好に充填された状態となる。
【００３６】
次いで、熱酸化処理を行って前記多結晶Ｓｉ膜１５ａを熱酸化し、図１１（ａ）、（ｂ）に示すように熱酸化膜１７を形成する。この熱酸化処理では、表面に露出する多結晶Ｓｉ膜１５ａが熱酸化され、したがって前記隙間７の開口部上に形成された多結晶Ｓｉ膜１５ａが熱酸化されることから、隙間７内に充填されている多結晶Ｓｉ層１６ａは酸化されず、そのまま多結晶Ｓｉの状態に保持される。すなわち、前記したように隙間７の開口部が多結晶Ｓｉ膜１５ａ（熱酸化膜１７）によって塞がれ、しかも隙間７内は境界が無くなっていることにより、酸素が隙間７内に供給されることがなく、したがって多結晶Ｓｉ層１６ａは酸化されないのである。
【００３７】
次いで、図１２（ａ）、（ｂ）に示すように、半導体基板１上の全面を平坦化する。具体的には、まず、ＳＯＩ構造を電気的に絶縁するため、半導体基板１の能動面側全体に、ＣＶＤ法等によって酸化シリコン（ＳｉＯ２）を１μｍ程度の厚さで成膜し、平坦化絶縁膜（図示せず）を形成する。続いて、ＣＭＰ（（Chemical Mechanical Polishing：化学的機械研磨）法によって半導体基板１の能動面側を平坦化し、これによって前記平坦化絶縁膜および前記支持体１２を除去する。また、支持体１２の除去の際、これを覆う熱酸化膜１７も共に除去する。このように支持体１２を除去する。
【００３８】
なお、このようなＣＭＰ法による支持体１２の除去では、予め実験等によって単結晶Ｓｉ層６が露出するまでの時間を求めておき、ＣＭＰの処理時間を、求めた時間に対応させることでその工程管理を行うようにする。すなわち、単結晶Ｓｉ層６が露出する直前で、ＣＭＰ処理を終了させる。
【００３９】
その後、フッ酸系溶液によるウエットエッチングを行い、前記素子領域部１０上などから不要な酸化シリコンを除去することにより、単結晶Ｓｉ層６を露出させる。このようにすることで、ＣＭＰ処理により単結晶Ｓｉ層６に欠陥を生じさせてしまうといった不都合を防止することができる。また、フッ酸は多結晶シリコンをエッチングしないため、フッ酸系溶液がたとえ前記隙間７内に浸透しても、前記の多結晶Ｓｉ層１６ａはエッチングされず、したがって隙間７内は多結晶Ｓｉ層１６ａによって良好に充填された状態に保持される。
【００４０】
次いで、図１３の要部拡大図に示すように、前記単結晶Ｓｉ層６を用いて半導体装置２５を形成する。具体的には、まず、単結晶Ｓｉ層６の表面に熱酸化を施し、ゲート絶縁膜２６を形成する。そして、例えばＣＶＤ法により、ゲート絶縁膜２６上に多結晶シリコン層を形成する。その後、フォトリソグラフィ技術及びエッチング技術を用いて多結晶シリコン層をパターニングすることにより、ゲート絶縁膜２６上にゲート電極２７を形成する。
【００４１】
次に、前記ゲート電極２７をマスクとして、Ａｓ（ヒ素）、Ｐ（リン）、Ｂ（ボロン）等の不純物を単結晶Ｓｉ層６内に打ち込み、この単結晶Ｓｉ層６のゲート電極２７の両側に、それぞれ低濃度不純物導入層としてのＬＤＤ層２８、２８を形成する。そして、ＣＶＤ法等により、ＬＤＤ層２８、２８が形成された単結晶Ｓｉ層６上に絶縁層（図示せず）を形成し、ＲＩＥ（Reactive Ion Etching）などのドライエッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２７の側壁にそれぞれサイドウォール２９、２９を形成する。
【００４２】
次いで、ゲート電極２７およびサイドウォール２９、２９をマスクにして、Ａｓ、Ｐ、Ｂ等の不純物を単結晶Ｓｉ層６内に打ち込む。これにより、単結晶Ｓｉ層６におけるサイドウォール２９、２９の側方に、高濃度不純物導入層からなるソース／ドレイン領域３０、３０を形成し、トランジスタ（半導体装置２５）を得る。加えて、バルク形成領域（図示せず）にバルク素子を形成することにより、半導体基板１上に、ＳＯＩ素子とバルク素子とが混載する半導体装置を形成することができる。
【００４３】
この製造方法によれば、埋め込み絶縁層１４を形成した後、半導体基板１の能動面側に非晶質Ｓｉを堆積するので、支持体１２の表面や埋め込み絶縁層１４の側面部にアモルファスＳｉ膜１５を形成するだけでなく、埋め込み絶縁層１４中に形成された隙間７にもアモルファスＳｉ層１６を充填することができる。したがって、これらアモルファスＳｉ膜１５及びアモルファスＳｉ層１６を共に結晶化して多結晶Ｓｉ膜１５ａ及び多結晶Ｓｉ層１６ａにし、さらに多結晶Ｓｉ膜１５ａを熱酸化して熱酸化膜１７を形成し、その後支持体１２と該支持体１２表面の熱酸化膜１７とを素子領域部１０上から除去して単結晶Ｓｉ層６を露出させる際、フッ酸系の溶液を用いてウエットエッチングを行っても、前記の多結晶Ｓｉ層１６ａがフッ酸系溶液でエッチングされないことから、前記の埋め込み絶縁層１４中の隙間７を多結晶Ｓｉ層１６ａで充填した状態のままに保持することができる。すなわち、隙間７を形成する上下の埋め込み絶縁層１４、１４間を、多結晶Ｓｉ層１６ａを介して強固に固着することができるのである。
よって、その後の工程において種々の負荷が加わり、応力が生じても、前記の隙間７を多結晶Ｓｉ層１６ａで良好に充填していることから、ここに剥離が生じてしまうことを確実に防止し、これにより良好なＳＯＩ構造を形成することができる。
【００４４】
次に、本発明における半導体装置の製造方法の第２実施形態を説明する。
この第２実施形態が前記の第１実施形態と主に異なるところは、アモルファスＳｉ膜１５及びアモルファスＳｉ層１６を多結晶化した後、熱酸化処理することなく、これに代えてドライエッチングを行う点にある。
【００４５】
すなわち、本実施形態は、図１０（ａ）、（ｂ）に示したように多結晶Ｓｉ膜１５ａ及び多結晶Ｓｉ層１６ａを形成するまでは、第１実施形態と同様である。そして、このように多結晶化を行った後、等方性のドライエッチングを行うことにより、図１４に示すように前記多結晶Ｓｉ膜１５ａを選択的に除去する。なお、この等方性ドライエッチングでは、支持体１２の側面に形成された多結晶Ｓｉ層１６ａを確実に除去するため、半導体基板１の向きを変えて斜め方向からもドライエッチングを行うようにしてもよい。また、ここでの「選択的に」とは、埋め込み絶縁層１４中に形成された隙間７内の多結晶Ｓｉ層１６ａについては支持体１２がマスクとなるためエッチングできず除去しないため、結果的に多結晶Ｓｉ膜１５ａのみを除去することを意味している。
【００４６】
このようにして多結晶Ｓｉ膜１５ａを選択的に除去したら、以下、第１実施形態と同様にして半導体基板１上の全面を平坦化し、さらに露出させた単結晶Ｓｉ層６を用いて半導体装置２５を形成する。その際、ＣＭＰ処理後にフッ酸系溶液によるウエットエッチングを行っても、前記したように隙間７内の多結晶Ｓｉ層１６ａはエッチングされないため、この隙間７内は多結晶Ｓｉ層１６ａによって良好に充填された状態に保持される。すなわち、隙間７を形成する上下の埋め込み絶縁層１４、１４間を、多結晶Ｓｉ層１６ａを介して強固に固着することができるのである。
よって、本実施形態の製造方法にあっても、半導体基板１上を平坦化した後の工程において種々の負荷が加わり、応力が生じても、前記隙間７を多結晶Ｓｉ層１６ａで良好に充填していることから、ここに剥離が生じてしまうことを確実に防止し、これにより良好なＳＯＩ構造を形成することができる。
【００４７】
次に、本発明における半導体装置の製造方法の第３実施形態を説明する。
この第３実施形態が前記の第１実施形態と主に異なるところは、空洞部１３に埋め込み絶縁層１４を形成した後、アモルファスＳｉの堆積をＣＶＤ法でなくスパッタリング法で行う点と、アモルファスＳｉ膜１５を形成した後、これを多結晶化処理することなく、直接熱酸化処理する点にある。
【００４８】
すなわち、本実施形態では、図８（ａ）、（ｂ）に示したように埋め込み絶縁層１４を形成した後、前記支持体１２の表面と前記埋め込み絶縁層１４の側面部とを含む前記半導体基板１の能動面側に、アモルファスＳｉの堆積を行う。その際、本実施形態では、ＣＶＤ法でなくスパッタリング法で行い、形成する膜の厚さも１００ｎｍ程度と前記実施形態に比べて厚く形成する。このようにスパッタリング法でアモルファスＳｉの堆積を行うと、ＣＶＤ法の場合のように原料ガスが隙間７内に入り込むことがなく、ターゲットから飛び出た微粒体が半導体基板１の能動面側に降り注ぐようになるため、隙間７内にはアモルファスＳｉが充填されず、したがって埋め込み絶縁層１４に形成された隙間７は空隙のままに保たれる。すなわち、図１５に示すように支持体１２を覆って半導体基板１の能動面側にアモルファスＳｉ膜１５が形成されるものの、隙間７は充填されることなく空隙のままに保持される。
【００４９】
次いで、熱酸化処理を行って前記アモルファスＳｉ膜１５を熱酸化し、図１６に示すように熱酸化膜１８を形成する。このようにして形成された熱酸化膜１８は、例えばＣＶＤ法で堆積・成膜された酸化シリコン（ＳｉＯ２）より緻密な膜となり、しかも前記のＣＶＤ法で堆積・成膜した場合に比べて厚く形成していることから、フッ酸に対しても比較的大きな耐性を有するものとなる。また、熱酸化処理そのもによっても厚膜化され、前記したように１００ｎｍ程度に形成されたアモルファスＳｉ膜１５が、例えば２００ｎｍ程度の熱酸化膜１８となる。
【００５０】
このようにして熱酸化膜１８を形成したら、以下、第１実施形態と同様にして半導体基板１上の全面を平坦化し、さらに露出させた単結晶Ｓｉ層６を用いて半導体装置２５を形成する。その際、ＣＭＰ処理後にフッ酸系溶液によるウエットエッチングを行っても、前記埋め込み絶縁層１４の側面部に形成されたアモルファスＳｉ膜１５からなる熱酸化膜１８が、前記したようにフッ酸に対して比較的大きな耐性を有しているため、埋め込み絶縁層１４中の隙間７にフッ酸系溶液が浸透するのが防止される。したがって、この埋め込み絶縁層１４中の隙間７はフッ酸系溶液でエッチングされることなく、空隙のままに保持される。
【００５１】
よって、本実施形態の製造方法にあっても、その後の工程において種々の負荷が加わり、応力が生じても、前記の隙間７を前記熱酸化膜１８によって補強しているため、ここに剥離が生じてしまうことを確実に防止し、これにより良好なＳＯＩ構造を形成することができる。
また、得られる半導体装置２５については、前記の隙間（空隙）の比誘電率が小さいことから、例えばこれが非晶質シリコンで充填されている場合に比べ、電気特性上有利になる。すなわち、空隙の比誘電率は１．０であり、ＳｉＯ２の比誘電率の３．９や多結晶Ｓｉの比誘電率の１１．９よりも十分に低いことから、本実施形態で得られる半導体装置２５は、その埋め込み絶縁膜１４の容量が小さくなり、電気特性上有利になるのである。
【００５２】
なお、本発明は前記実施形態に限定されることなく、本発明の要旨を逸脱しない範囲で種々の変更が可能である。例えば、前記実施形態ではバッファー層４を形成するようにしたが、バッファー層４を形成することなく、ＳＯＩ形成領域３内に露出する表面１ａに直接単結晶ＳｉＧｅ層５を形成するようにしてもよい。
【図面の簡単な説明】
【００５３】
【図１】（ａ）（ｂ）は本発明の製造方法の工程を説明する模式側断面図である。
【図２】（ａ）（ｂ）は本発明の製造方法の工程を説明する模式側断面図である。
【図３】（ａ）（ｂ）は本発明の製造方法の工程を説明する模式側断面図である。
【図４】（ａ）（ｂ）は本発明の製造方法の工程を説明する模式側断面図である。
【図５】（ａ）（ｂ）は本発明の製造方法の工程を説明する模式側断面図である。
【図６】（ａ）（ｂ）は本発明の製造方法の工程を説明する模式側断面図である。
【図７】（ａ）（ｂ）は本発明の製造方法の工程を説明する模式側断面図である。
【図８】（ａ）（ｂ）は本発明の製造方法の工程を説明する模式側断面図である。
【図９】（ａ）（ｂ）は本発明の製造方法の工程を説明する模式側断面図である。
【図１０】（ａ）（ｂ）は本発明の製造方法の工程を説明する模式側断面図である。
【図１１】（ａ）（ｂ）は本発明の製造方法の工程を説明する模式側断面図である。
【図１２】（ａ）（ｂ）は本発明の製造方法の工程を説明する模式側断面図である。
【図１３】本発明の製造方法の工程を説明する要部拡大模式側断面図である。
【図１４】本発明の別の実施形態の製造方法の工程を説明する模式側断面図である。
【図１５】本発明の別の実施形態の製造方法の工程を説明する模式側断面図である。
【図１６】本発明の別の実施形態の製造方法の工程を説明する模式側断面図である。
【符号の説明】
【００５４】
１…半導体基板、１ａ…表面、２…酸化シリコン膜（酸化膜）、３…ＳＯＩ形成領域、４…バッファー層、５…単結晶ＳｉＧｅ層（第１半導体層）、６…単結晶Ｓｉ層（第２半導体層）、７…隙間、８…第１支持体穴、９…第２支持体穴、１０…素子領域部、１２…支持体、１３…空洞部、１４…埋め込み絶縁層、１５…アモルファスＳｉ膜（非晶質半導体膜）、１５ａ…多結晶Ｓｉ膜（多結晶半導体膜）、１６…アモルファスＳｉ層（非晶質半導体）、１６ａ…多結晶Ｓｉ層（多結晶半導体）、１７、１８…熱酸化膜、２５…半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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