(57)【要約】【課題】誘電体層と上部電極との接触面積の設計値からのずれが抑制されて所望の静電容量が得られると共に、静電容量を小さく設定する場合であってもレーザビアプロセスを使用して容易に配線基板に内蔵させることができるキャパシタ部品を提供する。【解決手段】基板１０ａと、基板１０ａの上に形成された下部電極１４と、下部電極１４上にパターン化されて形成された誘電体層１６と、誘電体層１６の内側から外側にかけて形成され、誘電体層１６の領域内に開口部２０ｘが設けられた保護絶縁層２０と、開口部２０ｘ内から保護絶縁層２０の上面にかけて形成された上部電極１８とを含み、保護絶縁層２０の開口部２０ｘによって誘電体層１６と上部電極１８との接触面積が画定されている。【選択図】図７
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成された下部電極と、
前記下部電極に電気的に結合されて、パターン化されて形成された誘電体層と、
前記誘電体層の上に形成され、前記誘電体層のパターン領域内に第１開口部が設けられた保護絶縁層と、
前記誘電体層に電気的に結合されて、前記第１開口部内から前記保護絶縁層の上面にかけて形成された上部電極とを有し、
前記保護絶縁層の前記第１開口部によって前記誘電体層と前記上部電極との接触面積が画定されていることを特徴とするキャパシタ部品。
【請求項２】
前記下部電極は前記誘電体層から横方向に延びる延在部を有し、前記保護絶縁層には、前記下部電極の前記延在部の上に第２開口部が設けられており、前記第２開口部から前記保護絶縁層の上面にかけて前記下部電極に接続される下部電極引き出し部が設けられていることを特徴とする請求項１に記載のキャパシタ部品。
【請求項３】
前記基板は、前記下部電極側に絶縁層が設けられたシリコン基板、又は樹脂層からなることを特徴とする請求項１に記載のキャパシタ部品。
【請求項４】
前記保護絶縁層は、ポリイミド樹脂又はフェノール樹脂からなることを特徴とする請求項１乃至３のいずれか一項に記載のキャパシタ部品。
【請求項５】
前記下部電極はバルブ金属層から形成され、前記誘電体層は前記バルブ金属層の一部が陽極酸化されたものであることを特徴とする請求項１乃至３のいずれか一項に記載のキャパシタ部品。
【請求項６】
前記保護絶縁層の前記第１開口部の面積はキャパシタ素子の静電容量に合わせて調整され、前記上部電極の全体面積は、前記キャパシタ部品を配線基板に内蔵する際のレーザビアプロセスで使用されるレーザのビーム径に合わせて調整されることを特徴とする請求項１乃至３のいずれか一項に記載のキャパシタ部品。
【請求項７】
被実装体と、
前記被実装体に実装された請求項１乃至６のいずれかのキャパシタ部品と、
前記キャパシタ部品を被覆する層間絶縁層と、
前記層間絶縁層に形成され、前記キャパシタ部品の前記上部電極及び下部電極に接続されるビアホールと、
前記層間絶縁層の上に形成され、前記ビアホールを介して前記前記上部電極及び下部電極に電気的に接続された配線層とを有することを特徴とするキャパシタ内蔵基板。
【請求項８】
前記ビアホールはレーザによって形成されることを特徴とする請求項７に記載のキャパシタ内蔵基板。
【請求項９】
基板の上に下部電極を形成する工程と、
前記下部電極に電気的に結合される誘電体層をパターン化して形成する工程と、
前記誘電体層のパターン領域内に開口部が設けられた保護絶縁層を形成する工程と、
前記保護絶縁層の前記開口部内から前記保護絶縁層の上面に、前記誘電体層に電気的に結合される上部電極を形成する工程とを有することを特徴とするキャパシタ部品の製造方法。
【請求項１０】
前記下部電極を形成する工程において、前記下部電極をバルブ金属層から形成し、
誘電体層を形成する工程において、前記バルブ金属層の表層部を陽極酸化することにより前記誘電体層を得ることを特徴とする請求項９に記載のキャパシタ部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はキャパシタ部品及びその製造方法とキャパシタ内蔵基板に係り、さらに詳しくは、基板の上に下部電極、誘電体層及び上部電極が形成されて構成され、絶縁層に埋設させた状態で配線基板に容易に内蔵できるキャパシタ部品及びその製造方法とキャパシタ内蔵基板に関する。
【背景技術】
【０００２】
従来、基板の上に薄膜からなる下部電極、誘電体層及び上部電極が順に形成されて構成されるキャパシタ部品がある。近年では、そのようなキャパシタ部品を絶縁層に埋設させた状態で配線基板に内蔵させる技術について報告されている。
【０００３】
特許文献１には、キャパシタなどの電子部品の接続端子を被覆するパシベージョン膜を全面に形成しておき、電子部品を配線基板の絶縁層に埋設させて実装するときに、絶縁層及びパシベーション膜にビアホールを形成して接続端子を露出させる方法が記載されている。
【０００４】
また、特許文献２には、静電容量が異なる複数のキャパシタが基板の上に１チップ化されて構成されるキャパシタ装置を絶縁膜で埋設した状態で配線基板に内蔵させることが記載されている。
【０００５】
また、特許文献３には、貫通する開口部が設けられたキャパシタを配線基板の上に形成し、開口部を絶縁層で埋設し、開口部内の絶縁層を貫通するビアホールを形成した後に、ビア配線を形成する方法が記載されている。
【特許文献１】特開２００５−３２７９８４号公報
【特許文献２】特開２００５−１９１２６６号公報
【特許文献３】特開２００６−１７３４９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、従来のキャパシタ部品には、下部電極上に形成された誘電体層のパターン領域内に上部電極の全体が接触して配置されて構成されるものがある。キャパシタ部品では、誘電体層と上部電極との接触面積がキャパシタ部品の静電容量を決めるファクターの一つとなる。しかしながら、上部電極を形成する際にはエッチングシフトが発生するので、誘電体層と上部電極との接触面積が設計値よりも小さくなり、これに伴ってキャパシタ部品の静電容量が設計値よりも小さくなってしまう問題がある。
【０００７】
また、特許文献２に記載されているように、キャパシタ部品を配線基板に内蔵させる際には、キャパシタ部品を絶縁層で被覆した後に、絶縁層をレーザで加工することによりキャパシタ部品の上部電極及び下部電極に接続されるビアホールを形成する必要がある。しかしながら、比較的小さな静電容量のキャパシタ部品を設計すると、上部電極の面積がレーザのビーム径より小さくなる場合があり、配線基板にキャパシタ部品を内蔵させる際にレーザビアプロセスを使用することが困難になる。
【０００８】
本発明は以上の課題を鑑みて創作されたものであり、誘電体層と上部電極との接触面積の設計値からのずれが抑制されて所望の静電容量が得られると共に、静電容量を小さく設定する場合であってもレーザビアプロセスを使用して容易に配線基板に内蔵させることができるキャパシタ部品及びその製造方法とキャパシタ内蔵基板を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明はキャパシタ部品に係り、基板と、前記基板の上に形成された下部電極と、前記下部電極に電気的に結合されて、パターン化されて形成された誘電体層と、前記誘電体層の上に形成され、前記誘電体層のパターン領域内に第１開口部が設けられた保護絶縁層と、前記誘電体層に電気的に結合されて、前記第１開口部内から前記保護絶縁層の上面にかけて形成された上部電極とを有し、前記保護絶縁層の前記第１開口部によって前記誘電体層と前記上部電極との接触面積が画定されていることを特徴とする。
【００１０】
本発明では、基板（シリコンや樹脂など）の上に下部電極が形成され、下部電極に電気的に結合された誘電体層がパターン化されて形成されている。誘電体層はバルブ金属層を陽極酸化して形成してもよいし、あるいは各種の誘電体層を下部電極上に形成した後にパターニングしてもよい。さらに、誘電体層のパターン領域内に第１開口部が設けられた保護絶縁層（ポリイミド樹脂など）が形成され、その第１開口部内から保護絶縁層の上面にかけて上部電極が形成されている。つまり、保護絶縁層の第１開口部によって誘電体層と上部電極との接触面積が画定されている。
【００１１】
このため、例えばセミアディティブ法で上部電極が形成される際に、ウェットエッチングによって上部電極の外形が設計寸法から小さくなって形成されるとしても、上部電極のパターンエッジは保護絶縁層の上に配置されるので、誘電体層と上部電極との接触面積に何ら影響を及ぼすことはなく、所望の静電容量をもつキャパシタ素子が得られる。
【００１２】
上記した発明において、保護絶縁層の第１開口部の面積はキャパシタ素子の静電容量に合わせて調整され、上部電極の全体の面積は、前記キャパシタ部品を配線基板に内蔵する際のレーザビアプロセスで使用されるレーザのビーム径に合わせて調整される。本発明のキャパシタ部品では、小さな静電容量のキャパシタ素子を得るために誘電体層と上部電極との接触面積を小さくする場合であっても、上部電極の全体面積は静電容量とは関係なく大きく設定することが可能となる。
【００１３】
従って、上部電極の全体面積をレーザのビーム径に合わせて大きく確保できるので、レーザが上部電極からはみ出すことはなく、接続不良が発生するおそれがない。これにより、小さな静電容量のキャパシタ部品であっても、レーザビアプロセスを使用して配線基板に容易に内蔵させることができる。
【００１４】
上記した発明において、基板は、下部電極側に絶縁層が設けられたシリコン基板、又は樹脂層からなることを特徴とする。基板を樹脂層から形成する場合は、樹脂層がガラス基板で支持された状態で、樹脂層の上にキャパシタ素子が形成され、その後にガラス基板が樹脂層から剥離されて除去される。そのような製造方法を採用することにより、薄膜の樹脂層を基板として使用できるので、キャパシタ部品の薄型化が可能になる。
【発明の効果】
【００１５】
以上説明したように、本発明のキャパシタ部品は、所望の静電容量が得られると共に、小さな静電容量のキャパシタ部品であってもレーザビアプロセスを使用して容易に配線基板に内蔵させることができる
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００１７】
本実施形態のキャパシタ部品を説明する前に、関連技術のキャパシタ部品の問題点について説明する。図１に示すように、関連技術のキャパシタ部品では、基板１００の上にタンタル層からなる下部電極２００が形成され、下部電極２００の一部にはタンタル酸化層からなる誘電体層３００が形成されている。タンタル酸化層はタンタル層が膜厚方向の途中まで陽極酸化されて形成される。
【００１８】
また、誘電体層３００の上にはシード層４２０及び金属パターン層４４０から構成される上部電極５００が形成されている。上部電極５００はその全体が誘電体層３００に接触して形成されている。
【００１９】
さらに、下部電極２００の上にはシード層４２０及び金属パターン層４４０から構成される下部電極引き出し部６００が形成され、下部電極２００の接続部が上部電極５００の高さと同一になるように調整されている。
【００２０】
本願発明者は、上記した関連技術のキャパシタ部品において、静電容量が１．１〜１０ｐＦになるように上部電極の寸法を設計した複数のキャパシタをそれぞれ作成し、各キャパシタの静電容量を測定した。各キャパシタの誘電体層３００（タンタル酸化層）の膜厚を３００ｎｍに設定した。この場合の静電容量密度は７０ｎＦ／ｃｍ2となる。
【００２１】
例えば、キャパシタ部品の静電容量を１０ｐＦに設定するときは上部電極５００の面積が１２０×１２０μｍ2（設計値）となる。また、キャパシタ部品の静電容量を１．１ｐＦに下げて設定する場合は、上部電極５００の面積は４０×４０μｍ2（設計値）となる。
【００２２】
その結果によれば、図２に示すように、各キャパシタ部品の設計容量値をｘ、測定容量値をｙとすると、それらの関係を示す近似式はｙ＝０．８９ｘとなり、平均して−１１％の誤差が生じることが分った。そして、図３に示すように、キャパシタ部品の設計容量値が小さくなるにつれて設計容量値からの誤差率が大きくなる傾向があり、最小の静電容量（１．１ｐＦ）の場合、設計容量値に対して−３５％となり、最も大きな誤差率が発生した。
【００２３】
測定容量値が設計容量値に対して小さくなった理由は、上部電極５００を形成する際にその実際の出来上がりの面積が設計面積よりも小さくなったためである。上部電極５００と誘電体層３００との接触面積は、キャパシタ部品の静電容量を決めるファクターの一つとなる。
【００２４】
上記した図１のキャパシタ部品の上部電極５００の形成方法（セミアディティブ法）を説明すると、まず、誘電体層３００の上にシード層４２０が形成され、その上に所要の開口部が設けられたレジスト（不図示）が形成される。続いて、レジストの開口部に電解めっきによって金属パターン層４４０が形成される。さらに、レジストが除去された後に、金属パターン層４４０をマスクにしてシード層４２０がエッチングされて上部電極５００が得られる。
【００２５】
関連技術のキャパシタ部品では、誘電体層３００の上に上部電極５００の全体が接触する構造であり、セミアディティブ法において特にシード層４２０をエッチングする工程でかなりのエッチングシフトが生じるので、実際に得られる上部電極５００の寸法が設計値より小さくなる。
【００２６】
本願発明者の実験では、設計容量値が１．１ｐＦの場合、上部電極５００の設計寸法は４０μｍ□であるが、実際には３４〜３７μｍ□と小さくなった。このように、関連技術のキャパシタ部品では、上部電極の寸法が設計値より小さくなってキャパシタの静電容量が設計値からずれてしまう問題がある。
【００２７】
また、キャパシタ部品を配線基板に内蔵する際には、キャパシタ部品が絶縁層で被覆された後に、絶縁層がレーザで加工されて、キャパシタ部品の上部電極及び下部電極に接続されるビアホールが形成される。このとき、レーザのビーム径が５０μｍ以上であるので、上部電極の寸法をそれ以上に設定する必要がある。
【００２８】
しかしながら、関連技術のキャパシタ部品では、静電容量が例えば１．１ｐＦになるように設計する場合、上部電極の寸法は４０μｍ□になり、レーザが上部電極５００からはみ出すので、配線基板に内蔵させる際にレーザビアプロセスを使用することが困難になる。
【００２９】
以下に説明する本実施形態のキャパシタ部品は上述した問題を解消することができる。
【００３０】
（第１の実施の形態）
図４〜図６は本発明の第１実施形態のキャパシタ部品の製造方法を示す断面図、図７は同じくキャパシタ部品を示す断面図である。
【００３１】
第１実施形態のキャパシタ部品の製造方法は、図４（ａ）に示すように、まず、厚みが７２５μｍ程度のシリコンウェハ１０を用意し、シリコンウェハ１０を熱酸化することにより、その両面側に膜厚が３００ｎｍ程度のシリコン酸化層１２（絶縁層）をそれぞれ形成する。なお、シリコンウェハ１０には、複数のキャパシタ形成領域が画定されている。
【００３２】
その後に、図４（ｂ）に示すように、シリコンウェハ１０上のシリコン酸化層１２の上に膜厚が６００ｎｍ程度のタンタル（Ｔａ）層１４ａをスパッタ法によって形成する。さらに、図４（ｃ）に示すように、タンタル層１４ａの所要部上に開口部１９ｘが設けられたレジスト１９を形成する。
【００３３】
次いで、図４（ｄ）に示すように、化成電圧が２００Ｖ程度の陽極酸化法によってレジスト１９の開口部１９ｘ内に露出するタンタル層１４ａの表層部を酸化して膜厚が３００ｎｍ程度のタンタル酸化層１６ａを形成する。その後に、レジスト１９が除去される。これにより、タンタル層１４ａがキャパシタ用の下部電極１４となり、タンタル層１４ａの膜厚方向の途中まで形成されたタンタル酸化層１６ａがキャパシタ用の誘電体層１６となる。誘電体層１６は、シリコンウェハ１０の各キャパシタ形成領域にパターン化されてそれぞれ形成される。
【００３４】
タンタルはバルブ金属の一例であり、バルブ金属とは、それを陽極酸化して得られる金属酸化物が一方向にのみ電流を通し、逆方向には電流をほとんど通さない、いわゆる弁作用をもつものである。バルブ金属としては、タンタルの他に、ニオブ、アルミニウム又はチタンなどがあり、そのようなバルブ金属層の一部を陽極酸化することによって得られる酸化ニオブ層、酸化アルミニウム層、又は酸化チタン層などを誘電体層１６として使用してもよい。
【００３５】
あるいは、下部電極１４の上に酸化シリコン層や強誘電体層（ＢＴＯ（BaTiO3），ＢＳＴ（（Ba,Sr)TiO3)，ＰＺＴ（Pb(Zr,Ti)O3））などをスパッタ法などによって形成し、それらをフォトリソグラフィに基づいてパターニングして誘電体層１６としてもよい。
【００３６】
次いで、図５（ａ）に示すように、誘電体層１６の上に第１開口部２０ｘが設けられ、下部電極１４の上に第２開口部２０ｙが設けられた保護絶縁層２０を形成する。保護絶縁層は誘電体層１６の周縁側から外側にかけて形成され、その第１開口部２０ｘは所要の面積の誘電体層１６が露出するように誘電体層１６のパターン領域内に配置される。
【００３７】
保護絶縁層２０は、好適には、感光性のポリイミド樹脂がフォトリソグラフィによってパターニングされて形成される。ポリイミド樹脂の膜厚は１０μｍ程度であり、比誘電率が３．７程度のものが使用される。あるいは、ポリイミド樹脂の他に、フェノール樹脂などの同等な絶縁特性を有するものであれば各種の絶縁材料を使用することができる。
【００３８】
後に説明するように、上部電極が保護絶縁層２０の第１開口部２０ｘから保護絶縁層２０の上面にかけて形成され、保護絶縁層２０の開口部２０ｘによって誘電体層１６と上部電極１８との接触面積が画定される。このように、本実施形態では、保護絶縁層２０をパターニングする際のフォトリソグラフィの精度によって誘電体層１６と上部電極１８との接触面積の精度が決まるようにしている。
【００３９】
次いで、図５（ｂ）に示すように、図５（ａ）の構造体の上面に、膜厚が５０ｎｍのクロム（Ｃｒ）層と膜厚が５００ｎｍの銅（Ｃｕ）層とをスパッタ法によって順次形成してシード層１８ａを得る。続いて、図５（ｃ）に示すように、誘電体層１６の上方に第１開口部２９ｘが設けられ、下部電極１４の上方に第２開口部２９ｙがそれぞれ設けられたレジスト２９をシード層１８ａの上に形成する。さらに、図５（ｄ）に示すように、シード層１８ａをめっき給電経路として利用する電解めっきにより、レジスト２９の第１、第２開口部２９ｘ，２９ｙ内に膜厚が１０μｍ程度の銅層パターン１８ｂを形成する。
【００４０】
次いで、図６（ａ）に示すように、レジスト２９を除去してシード層１８ａを露出させる。その後に、図６（ｂ）に示すように、銅層パターン１８ｂをマスクにしてシード層１８ａをウェットエッチングする。これにより、シード層１８ａと銅層パターン１８ｂとによって構成されて、誘電体層１６に電気的に結合される上部電極１８が得られる。上部電極１８は保護絶縁層２０の第１開口部２０ｘを埋め込んで形成されると共に、保護絶縁層２０の上面に延在して形成される。
【００４１】
このとき同時に、シード層１８ａと銅層パターン１８ｂとによって構成されて下部電極１４に接続される下部電極引き出し部１５が得られる。下部電極引き出し部１５の上面が下部電極１４の接続部となり、上部電極１８及び下部電極引き出し部１５の上面が略同一の高さになって形成される。
【００４２】
このようにして、下部電極１４、誘電体層１６及び上部電極１８から構成されるキャパシタ素子Ｃがシリコンウェハ１０の各キャパシタ形成領域にそれぞれ形成される。
【００４３】
本実施形態では、誘電体層１６のパターン領域内に第１開口部２０ｘが設けられた保護絶縁層２０が形成され、その第１開口部２０ｘ内から保護絶縁層２０の上面にかけて上部電極１８が形成される。
【００４４】
このため、銅層パターン１８ｂをマスクとしてシード層１８ａをウェットエッチングして上部電極１８を得る際に、上部電極１８の外形が設計寸法より小さくなるとしても、上部電極１８のパターンエッジは保護絶縁層２０の上に配置されるので、誘電体層１６と上部電極１８との接触面積には何ら影響しない。誘電体層１６と上部電極１８との接触面積は保護絶縁層２０の第１開口部２０ｘによって決定されるからである。従って、関連技術と違って、誘電体層１６と上部電極１８との接触面積が設計値から大きくずれることはなく、所望の静電容量をもつキャパシタ素子Ｃを得ることができる。
【００４５】
なお、上部電極１８は、金属層をスパッタ法などで形成した後に、フォトリソグラフィ及びエッチングにより金属層をパターニングして形成してもよい。
【００４６】
続いて、図６（ｃ）に示すように、シリコンウェハ１０が５０μｍ程度の厚みになるまでその下面側から研磨されて薄型化される。さらに、シリコンウェハ１０の各キャパシタ形成領域が得られるようにシリコンウェハ１０を切断して分離することにより個片化する。これにより、図７に示すように、第１実施形態のキャパシタ部品１が得られる。
【００４７】
図７に示すように、第１実施形態のキャパシタ部品１では、シリコン基板１０ａの上面側にシリコン酸化層１２を介してタンタル層からなる下部電極１４が形成されている。下部電極１４の一部にはその膜厚方向の途中まで形成されたタンタル酸化層からなる誘電体層１６がパターン化されて形成されている。タンタル酸化層はタンタル層が陽極酸化されて得られる。下部電極１４は誘電体層１６の下側から横方向に延びる延在部１４ｘを備えている。
【００４８】
また、誘電体層１６及び下部電極１４の延在部１４ｘの上に第１、第２開口部２０ｘ，２０ｙがそれぞれ設けられた保護絶縁層２０が誘電体層１６の周縁部から外側にかけて形成されている。保護絶縁層２０は、好適にはポリイミドなどの樹脂から形成される。さらに、保護絶縁層２０の第１開口部２０ｘ内から保護絶縁層２０の上面にかけて誘電体層１６に電気的に結合する上部電極１８が形成されており、上部電極１８のパターンエッジは保護絶縁層２０の上に配置されている。上部電極１８はシード層１８ａと銅層パターン１８ｂにより構成されている。
【００４９】
また、保護絶縁層２０の第２開口部２０ｙから保護絶縁層２０の上面かけて下部電極１４に接続された下部電極引き出し部１５が形成されており、その上面が下部電極１４の接続部となっている。下部電極引き出し部１５は上部電極１８と同一材料から構成される。下部電極１４の上に下部電極引き出し部１５を設けることにより、下部電極１４の接続部が上部電極１８と略同一の高さになるように設定されている。
【００５０】
以上のように、本実施形態のキャパシタ部品１では、誘電体層１６と上部電極１８との接触面積が保護絶縁層２０の第１開口部２０ｘによって画定されるようにし、上部電極１８のパターンエッジを保護絶縁層２０の上面にもち上げて配置している。このため、前述した製造方法で説明したように、セミアディティブ法で上部電極１８を形成する際に、エッチングシフトによって上部電極１８の外形が設計値より小さくなるとしても、誘電体層１６と上部電極１８との接触面積には何ら影響を与えない。
【００５１】
しかも、上部電極１８を保護絶縁層２０の上面にもち上げて配置するので、静電容量の小さなキャパシタを得るために誘電体層１６と上部電極１８との接触面積を小さくする場合であっても、静電容量に関係なく上部電極１８の全体面積を大きく設定することが可能となる。これにより、後述するように、上部電極１８の全体面積をレーザビアプロセスに合わせて調整できるので、静電容量が小さなキャパシタ部品であってもレーザビアプロセスを使用して配線基板に容易に内蔵させることができる。
【００５２】
本願発明者は、本実施形態のキャパシタ部品において、静電容量が１．１〜１０ｐＦになるように上部電極の寸法を設計した複数のキャパシタをそれぞれ作成し、各キャパシタの静電容量を測定し、前述した関連技術のキャパシタ部品と比較した。なお、各キャパシタの誘電体層１６（タンタル酸化層）の膜厚は関連技術と同様に３００ｎｍに設定した。
【００５３】
図８は本実施形態のキャパシタ部品における設計容量値と測定容量値の関係を示しており、比較のため前述した図２の関連技術のキャパシタ部品のデータを再掲している。図８に示すように、各キャパシタ部品の設計容量値をｘ、測定容量値をｙとすると、それらの関係を示す近似式はｙ＝０．９６ｘとなり、本実施形態のキャパシタ部品の測定容量値の設計容量値からの誤差は平均して−４％であり、前述した関連技術のキャパシタ部品の誤差（−１１％）の半分以下となった。
【００５４】
図９は各設計容量値からの測定容量平均値の誤差率（（設計容量値−測定容量平均値）／設計容量値）×１００（％））を示す図であり、比較のため図３の関連技術のキャパシタ部品のデータを再掲している。図９に示すように、本実施形態のキャパシタ部品の誤差率は、各設計容量値において関連技術よりも低くなっている。最も小さな設計容量（１．１ｐＦ）での誤差は１０％であり、関連技術のキャパシタ部品の誤差（３０％）の１／３に低減された。
【００５５】
また、誘電体層１６と上部電極１８との接触面積を画定する保護絶縁層２０の第１開口部２０ｘの寸法（径）は、設計値に対して−１〜−２μｍで安定して形成することができた。関連技術のキャパシタ部品の上部電極の寸法（径）は、設計値に対して−３〜−６μｍであることを考慮すると、本実施形態のキャパシタ部品は、誘電体層１６と上部電極１８との接触面積を設計値により近づけることができることが分る。
【００５６】
なお、図１０に示すように、本実施形態のキャパシタ部品では、誘電体層１６と上部電極１８との接触面積を画定するために保護絶縁層２０を形成するので、上部電極１８と下部電極１４との間に保護絶縁層２０が配置され、これによって寄生容量ＰＣが発生する。保護絶縁層２０の第１開口部２０ｘの面積が４０μ×４０μｍ2（設計容量値：１．１ｐＦ）で、かつ上部電極１８の全体面積が３００×２００μｍ2とする場合、寄生容量は０．１５ｐＦとなる。
【００５７】
従って、比誘電率が低い保護絶縁層２０を使用すると共に、その厚みを厚くし、かつ上部電極１８の全体面積を小さく（例えば１５０×１５０μｍ2）して保護絶縁層２０上のかぶり部を少なくすることによって寄生容量ＰＣを低減させることが好ましい。これにより、キャパシタ部品の容量精度をさらに向上させることができる。例えば、誘電体層１６としてタンタル酸化層を使用する場合は、保護絶縁層２０の比誘電率が４以下で、その膜厚が１０〜５０μｍに設定される。
【００５８】
次に、本実施形態のキャパシタ部品を配線基板に内蔵させる方法について説明する。
【００５９】
まず、図１１（ａ）に示すようなコア基板３０を用意する。コア基板３０では、ガラスエポキシ樹脂などからなる絶縁基板３２にスルーホール３２ｘが設けられており、スルーホール３２ｘに中にスルーホールめっき層３４が設けられている。絶縁基板３２の両面側にはスルーホールめっき層３４を介して相互接続された第１配線層３６ａがそれぞれ形成されている。本実施形態では、キャパシタ部品が実装される被実装体の一例として第１配線層３６ａを備えたコア基板３０が使用される。
【００６０】
次いで、図１１（ｂ）に示すように、コア基板３０の上面側に接着層３８を形成する。接着層３８としては、半硬化状態（Ｂステージ）の樹脂が使用される。続いて、図１１（ｃ）に示すように、前述した本実施形態のキャパシタ部品１を用意し、そのシリコン基板１０ａ側を下にしてキャパシタ部品１を接着層３８の上に配置する。さらに、接着層３８を熱処理して硬化させることによりキャパシタ部品１を接着層３８に固着する。
【００６１】
続いて、図１２（ａ）に示すように、コア基板３０の上面側に、樹脂フィルムを貼着するなどしてキャパシタ部品１を被覆する第１層間絶縁層４０ａを形成する。さらに、コア基板３０の下面側にも第１配線層３６ａを被覆する第１層間絶縁層４０ａが形成される。
【００６２】
次いで、図１２（ｂ）に示すように、コア基板３０の上面側の第１層間絶縁層４０ａをレーザで加工することにより、キャパシタ部品１の上部電極１８及び下部電極引き出し部１５に到達する深さの第１ビアホールＶＨ１を形成する。
【００６３】
また、コア基板３０の上面側の第１層間絶縁層４０ａ及び接着層３８がレーザで加工されて、第１配線層３６ａに到達する深さの第１ビアホールＶＨ１が形成される。さらに、コア基板３０の下面側においても、第１配線層３６ａ上の第１層間絶縁層４０ａの部分に第１ビアホールＶＨ１が形成される。
【００６４】
ここで、前述した関連技術のキャパシタ部品を採用する場合は、キャパシタの静電容量を１．１ｐＦと比較的小さく設定する場合、タンタル酸化層の膜厚を３００ｎｍとするとき、上部電極の面積は４０μ×４０μｍ2に設定される。しかしながら、第１ビアホールＶＨ１を形成する際に使用されるレーザのビーム径は５０〜１００μｍであるので、関連技術のキャパシタ部品ではレーザが上部電極からはみ出してしまい、接続不良が発生してしまう。
【００６５】
これに対して、本実施形態のキャパシタ部品１では、上部電極１８が保護絶縁層２０の第１開口部２０ｘ内から保護絶縁層２０の上面にもち上げて配置される。このため、小さな静電容量のキャパシタ素子を得るために誘電体層１６と上部電極１８との接触面積を小さくする場合であっても、上部電極１８の全体面積は静電容量とは関係なく大きく設定することが可能となる。
【００６６】
従って、静電容量が小さく設定されたキャパシタ部品であっても、上部電極の全体面積をレーザのビーム径に合わせて大きく確保できるので（例えば３００×２００μｍ2）、レーザが上部電極からはみ出すことはなく、接続不良が発生するおそれがない。
【００６７】
次いで、図１２（ｃ）に示すように、セミアディティブ法などにより、第１ビアホールＶＨ１を介してキャパシタ部品１の上部電極１８及び下部電極引き出し部１５と第１配線層３６ａにそれぞれ接続される第２配線層３６ｂを第１層間絶縁層４０ａの上に形成する。また、コア基板３０の下面側においても、第１ビアホールＶＨ１を介して第１配線層３６ａに接続される第２配線層３６ｂが形成される。
【００６８】
次いで、図１３に示すように、コア基板３０の両面側に、第２配線層３６ｂの上に第２ビアホールＶＨ２が設けられた第２層間絶縁層４０ｂがそれぞれ形成される。その後に、コア基板３０の両面側に、第２ビアホールＶＨ２を介して第２配線層３６ｂに接続される第３配線層３６ｃが第２層間絶縁層４０ｂの上にそれぞれ形成される。さらに、コア基板３０の両面側に、第３配線層３６ｃの上に開口部４２ｘが設けられたソルダレジスト４２がそれぞれ形成され、開口部４２ｘ内の第３配線層３６ｃの部分にＮｉ／Ａｕめっきが施されて接続部３７が形成される。
【００６９】
これにより、本実施形態のキャパシタ部品１が配線基板に内蔵されて構成されるキャパシタ内蔵基板５が得られる。以上のように、本実施形態のキャパシタ内蔵基板５では、静電容量が小さなキャパシタ部品であっても、静電容量に関係なく上部電極１８の全体面積を大きく設定できるので、レーザビアプロセスによって容易にキャパシタ部品を配線基板に内蔵させることができる。
【００７０】
（第２の実施の形態）
図１４及び図１５は本発明の第２実施形態のキャパシタ部品の製造方法を示す断面図、図１６は同じくキャパシタ部品を示す断面図である。第２実施形態が第１実施形態と異なる点は、シリコン基板の代わりに樹脂層を基板として使用することにある。第２実施形態では、第１実施形態と同一要素については同一符号を付してその詳しい製造方法などの説明は省略する。
【００７１】
第２実施形態のキャパシタ部品の製造方法は、図１４（ａ）に示すように、まず、ガラス基板５０を用意し、ガラス基板５０の上に膜厚が５０〜１００ｎｍのクロム（Ｃｒ）又はニッケル（Ｎｉ）をスパッタ法によって形成して剥離用金属層５２を得る。
【００７２】
次いで、図１４（ｂ）に示すように、剥離用金属層５２の上に膜厚が５〜５０μｍの樹脂層５４を形成する。樹脂層５４は、例えば、液状のポリイミド樹脂を塗布した後に熱処理して硬化させることによって得られる。ガラス基板５０は樹脂層５４の支持体として機能するものであり、ガラス基板５０の他に支持体として機能する各種の基板を使用することができる。
【００７３】
続いて、図１４（ｃ）に示すように、第１実施形態と同様な方法により、樹脂層５４の上にタンタル層からなる下部電極１４と、タンタル層の一部を陽極酸化して得られるタンタル酸化層からなる誘電体層１６を形成する。
【００７４】
次いで、図１４（ｄ）に示すように、第１実施形態の図５（ａ）から図６（ｂ）までの工程を遂行することにより、樹脂層５２の上に第１実施形態と同一構造のキャパシタ素子Ｃを形成する。
【００７５】
続いて、図１５（ａ）に示すように、図１４（ｄ）の構造体の上面に保護フィルム５６を貼着する。さらに、硝酸系のエッチャントを使用するウェットエッチングにより、ウェハ状のガラス基板５０上に形成された剥離用金属層５２をガラス基板５０の側面から内側にかけて部分的にエッチングして除去する。これにより、ガラス基板５０は剥離用金属層５２から容易に剥離できる状態となる。
【００７６】
続いて、剥離用金属層５２からガラス基板５０を剥離して除去した後に、樹脂層５４の下面中央部に残る剥離用金属層５２をウェットエッチングによって除去する。これにより、図１５（ｂ）に示すように、樹脂層５４の下面が露出した状態となる。その後に、図１５（ｃ）に示すように、保護フィルム５６が除去される。
【００７７】
さらに、図１５（ｃ）の構造体を各キャパシタ形成領域が得られるように切断して分離することによって個片化する。これにより、図１６に示すように、第２実施形態のキャパシタ部品２が得られる。
【００７８】
図１６に示すように、第２実施形態のキャパシタ部品２では、基板として機能する樹脂層５４の上にタンタル層からなる下部電極１４が形成され、下部電極１４の表層部にタンタル層が陽極酸化して得られるタンタル酸化層からなる誘電体層１６が設けられている。そして、第１実施形態と同様に、誘電体層１６のパターン領域内に第１開口部２０ｘが設けられ、下部電極１４の上に第２開口部２０ｙが設けられた保護絶縁層２０が誘電体層１６の周縁部から外側にかけて形成されている。
【００７９】
さらに、第１実施形態と同様に、シード層１８ａ及び銅層パターン１８ｂから構成されて誘電体層１６に電気的に結合された上部電極１８が保護絶縁層２０の第１開口部２０ｘから保護絶縁層２０の上面にかけて形成されている。また、上部電極１８と同一材料からなる下部電極引き出し部１５が保護絶縁層２０の第２開口部２０ｙから保護絶縁層２０の上面にかけて形成されている。
【００８０】
第２実施形態のキャパシタ部品２は、第１実施形態キャパシタ部品１のシリコン基板１０ａを樹脂層５４に代えたものであり、第１実施形態と同様な効果を奏する。これに加えて、第２実施形態では、薄膜の樹脂層５４がガラス基板５０で支持された状態で、樹脂層５４の上にキャパシタ素子Ｃが形成された後にガラス基板５０が除去されるので、薄膜の樹脂層５４を基板として使用する薄型のキャパシタ部品が容易に製造される。
【００８１】
そして、第２実施形態のキャパシタ部品２においても第１実施形態と同様な方法によって配線基板に内蔵される。第２実施形態では、キャパシタ部品のさらなる薄型化が可能になるので、キャシタ部品を配線基板に内蔵させる際に容易になると共に、キャパシタ内蔵基板の薄型化も可能になる。
【図面の簡単な説明】
【００８２】
【図１】図１は関連技術のキャパシタ部品を示す断面図である。
【図２】図２は関連技術のキャパシタ部品における各設計容量値と測定容量値の関係を示す図である。
【図３】図３は関連技術のキャパシタ部品における各設計容量値からの測定容量平均値の誤差率を示す図である。
【図４】図４（ａ）〜（ｄ）は本発明の第１実施形態のキャパシタ部品の製造方法を示す断面図（その１）である。
【図５】図５（ａ）〜（ｄ）は本発明の第１実施形態のキャパシタ部品の製造方法を示す断面図（その２）である。
【図６】図６（ａ）〜（ｃ）は本発明の第１実施形態のキャパシタ部品の製造方法を示す断面図（その３）である。
【図７】図７は本発明の第１実施形態のキャパシタ部品を示す断面図である。
【図８】図８は本発明の第１実施形態のキャパシタ部品における各設計容量値と測定容量値の関係を示す図である。
【図９】図９は本発明の第１実施形態のキャパシタ部品における各設計容量値に対する測定容量平均値の誤差率を示す図である。
【図１０】図１０は本発明の実施形態のキャパシタ部品に発生する寄生容量を説明する模式図である。
【図１１】図１１（ａ）〜（ｃ）は本発明の第１実施形態のキャパシタ内蔵基板の製造方法を示す断面図（その１）である。
【図１２】図１２（ａ）〜（ｃ）は本発明の第１実施形態のキャパシタ内蔵基板の製造方法を示す断面図（その２）である。
【図１３】図１３は本発明の第１実施形態のキャパシタ内蔵基板を示す断面図である。
【図１４】図１４（ａ）〜（ｄ）は本発明の第２実施形態のキャパシタ部品の製造方法を示す断面図（その１）である。
【図１５】図１５（ａ）〜（ｃ）は本発明の第２実施形態のキャパシタ部品の製造方法を示す断面図（その２）である。
【図１６】図１６は本発明の第２実施形態のキャパシタ部品を示す断面図である。
【符号の説明】
【００８３】
１，２…キャパシタ部品、５…キャパシタ内蔵基板、１０…シリコンウェハ、１２…シリコン酸化層、１４ａ…タンタル層、１４…下部電極、１５…下部電極引き出し部、１６…誘電体層、１６ａ…タンタル酸化層、１８…上部電極、１８ａ…シード層、１８ｂ…銅層パターン、１９，２９…レジスト膜、１９ｘ，２９ｘ，４２ｘ…開口部、２０…保護絶縁層、２０ｘ…第１開口部、２０ｙ…第２開口部、３０…コア基板、３２…絶縁基板、３２ｘ…スルーホール、３４…スーホールめっき層、３６ａ…第１配線層、３６ｂ…第２配線層、３６ｃ…第３配線層、３８…接着層、３７…接続部、４０ａ…第１層間絶縁層、４０ｂ…第２層間絶縁層、４２…ソルダレジスト、ＶＨ１，ＶＨ２…ビアホール、Ｃ…キャパシタ素子、ＰＣ…寄生容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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