(57)【要約】【課題】外部メモリへのアクセスのタイミングを自動的に調整することができる信号処理回路を提供する。【解決手段】基準クロックＣＬＫの遅延時間を変更することによってメモリ制御クロックＣＬＫｄを生成し、基準クロックＣＬＫに対するメモリ制御クロックＣＬＫｄの遅延時間の変更を順次行いつつ、書込データ生成部１４から出力されたデータ値をメモリ制御クロックＣＬＫｄに基づいてメモリ２００に書き込み、メモリ２００に書き込まれたデータ値を読み出し、それらのデータ値の比較結果に基づいて基準クロックＣＬＫに対するメモリ制御クロックＣＬＫｄの遅延時間からメモリ２００へのアクセスに適した遅延時間を選択する。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリ制御クロックに基づいてデータの書き込み及び読み出しが行われるメモリ、が接続され、基準クロックに基づいて信号処理を行う信号処理回路であって、
前記基準クロックを遅延することによって生成される前記メモリ制御クロックの遅延時間の変更を行い、前記メモリに前記メモリ制御クロックを出力するタイミング調整部と、
前記メモリに書き込まれる所定のデータ値を前記メモリに出力する書込データ生成部と、
前記メモリに格納されているデータ値を読み出して、前記所定のデータ値と比較する読出比較部と、を備え、
前記タイミング調整部により前記基準クロックに対する前記メモリ制御クロックの遅延時間の変更を順次行いつつ、前記書込データ生成部から出力されたデータ値を前記メモリ制御クロックに基づいて前記メモリに書き込む書き込み処理と、前記書き込み処理によって前記メモリに書き込まれたデータ値を読み出す読み出し処理と、を実行し、
前記読出比較部における前記読み出し処理での読み出しデータ値と前記所定のデータ値との比較結果に基づいて、前記基準クロックに対する前記メモリ制御クロックの遅延時間から前記メモリへのアクセスに適した遅延時間を選択することを特徴とする信号処理回路。
【請求項２】
請求項１に記載の信号処理回路であって、
前記読出比較部は、前記読み出し処理において読み出されたデータ値と、前記所定のデータ値と、の一致の割合を求め、
前記一致の割合が最も高いときの前記基準クロックに対する前記メモリ制御クロックの遅延時間の中間点を前記メモリへのアクセスに適した遅延時間として選択することを特徴とする信号処理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部メモリとのアクセス可能な信号処理回路に関する。
【背景技術】
【０００２】
信号処理回路には、外部にメモリを接続することによって、その外部メモリとデータの授受を行うことによってデータ処理を行うことが可能なものがある。このようなシステムでは、信号処理回路のインターフェースと外部メモリとのデータ授受のタイミングを調整する必要がある。このとき、信号処理回路を構成する集積回路には特性のバラツキがあるため、個々の信号処理回路毎に外部メモリとのタイミングの調整を行っている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、データの処理速度が高速化するにつれて、信号処理回路のインターフェースと外部メモリとのアクセスも高速化が必要とされ、そのアクセスのタイミングを調整することが困難になってきている。
【０００４】
例えば、信号処理回路の設計上は外部メモリとのタイミング調整が可能である場合においても、実際の回路のレイアウトの影響によって外部メモリとのアクセスのタイミングの調整が困難となる場合もある。また、個々の外部メモリの特性のバラツキも同様にタイミング調整に影響を与える。
【０００５】
さらに、信号処理回路や外部メモリを搭載する基板上のレイアウトやその他の外部周辺素子及び電源回路のバラツキ等も、信号処理回路と外部メモリとのアクセスのタイミング調整に影響を与える。
【０００６】
本発明は、上記課題を鑑み、外部メモリとのアクセスのタイミングを自動的に調整することが可能な信号処理回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、メモリ制御クロックに基づいてデータの書き込み及び読み出しが行われるメモリ、が接続され、基準クロックに基づいて信号処理を行う信号処理回路であって、前記基準クロックを遅延することによって生成される前記メモリ制御クロックの遅延時間の変更を行い、前記メモリに前記メモリ制御クロックを出力するタイミング調整部と、前記メモリに書き込まれる所定のデータ値を前記メモリに出力する書込データ生成部と、前記メモリに格納されているデータ値を読み出して、前記所定のデータ値と比較する読出比較部と、を備え、前記タイミング調整部により前記基準クロックに対する前記メモリ制御クロックの遅延時間の変更を順次行いつつ、前記書込データ生成部から出力されたデータ値を前記メモリ制御クロックに基づいて前記メモリに書き込む書き込み処理と、前記書き込み処理によって前記メモリに書き込まれたデータ値を読み出す読み出し処理と、を実行し、前記読出比較部における前記読み出し処理での読み出しデータ値と前記所定のデータ値との比較結果に基づいて、前記基準クロックに対する前記メモリ制御クロックの遅延時間から前記メモリへのアクセスに適した遅延時間を選択することを特徴とする。
【０００８】
ここで、前記読出比較部は、前記読み出し処理において読み出されたデータ値と、前記所定のデータ値と、の一致の割合を求め、前記一致の割合が最も高いときの前記基準クロックに対する前記メモリ制御クロックの遅延時間の中間点を前記メモリへのアクセスに適した遅延時間として選択することが好適である。
【発明の効果】
【０００９】
本発明によれば、外部メモリとのアクセスのタイミングを自動的に調整することができる。
【発明を実施するための最良の形態】
【００１０】
［回路構成］
発明の実施の形態における信号処理回路１００は、中央制御部（ＣＰＵ）１０、インターフェース制御部１２、書込データ生成部１４、読出比較部１６及びインターフェース部１８を含んで構成される。信号処理回路１００は、インターフェース部１８を介して、外部に設けられた外部メモリ（ＳＤＲＡＭ等）２００とデータ授受可能に接続される。
【００１１】
中央制御部（ＣＰＵ）１０は、信号処理回路１００全体を統合的に制御する。中央制御部１０は、インターフェース制御部１２へタイミング調整の開始を示すスタート信号、タイミング調整のための開始アドレス、終了アドレス及び試験データのワード長等の情報を出力する。さらに、タイミング調整のために試験的に用いられるデータ値を書込データ生成部１４及び読出比較部１６へ出力する。また、外部メモリ２００へデータを書き込む際のタイミング、及び、外部メモリ２００からデータを読み出す際のタイミングを調整するためのタイミング変更信号をインターフェース部１８へ出力する。
【００１２】
インターフェース制御部１２は、信号処理回路１００と外部メモリ２００とのアクセスのタイミングの調整の処理を制御する。インターフェース制御部１２は、中央制御部１０から開始アドレス、終了アドレス及びワード長を受信した後、中央制御部１０からスタート信号を受けると、開始アドレス、終了アドレス及びワード長を書込データ生成部１４へ出力する。さらに、書込要求信号を立ち上げて書込データ生成部１４へデータ値の書き込みを要求する。これにより、書込データ生成部１４からインターフェース部１８を介した外部メモリ２００へのデータ値の書き込み処理が行われる。また、インターフェース制御部１２は、開始アドレス、終了アドレス及びワード長を読出比較部１６へ出力する。さらに、書き込み処理が終了した後に、読出要求信号を立ち上げて読出比較部１６へのデータ値の読み出し処理を要求する。これにより、外部メモリ２００の開始アドレスから終了アドレスのメモリ空間に試験的に書き込まれたデータ値が読み出される。
【００１３】
書込データ生成部１４は、インターフェース制御部１２から開始アドレス、終了アドレス及びワード長を受けると、インターフェース部１８に接続されている外部メモリ２００に対して試験的にデータ値を書き込むための開始アドレス、終了アドレス及びワード長として内部メモリに格納する。また、書込データ生成部１４は、中央制御部１０からデータ値を受けると、インターフェース部１８に接続されている外部メモリ２００に対して試験的に書き込まれるデータ値として内部メモリに格納する。
【００１４】
書込データ生成部１４は、インターフェース制御部１２から書込要求信号を受けると、基準クロックＣＬＫの立ち上がりのタイミングに合わせて、外部メモリ２００を書き込みモードにセットするための書込コマンドをインターフェース部１８へ出力する。これにより外部メモリ２００が書き込みモードにセットされる。続いて、基準クロックＣＬＫの立ち上がりのタイミングに合わせて、設定されているデータ値、及び、設定されている開始アドレスをインターフェース部１８へ出力する。その後、書込データ生成部１４は、基準クロックＣＬＫが立ち上がる度に、設定されている開始アドレスから設定されているワード長だけアドレスを増加させつつ、設定されている終了アドレスに到達するまでインターフェース部１８へ書き込み処理対象となるアドレスを順次出力する。
【００１５】
読出比較部１６は、インターフェース制御部１２から開始アドレス、終了アドレス及びワード長を受けると、インターフェース部１８に接続されている外部メモリ２００から試験的にデータ値を読み出すための開始アドレス、終了アドレス及びワード長として内部メモリに格納する。また、読出比較部１６は、中央制御部１０からデータ値を受けると、インターフェース部１８に接続されている外部メモリ２００から読み出されたデータ値と比較するための基準データ値として内部メモリに格納する。
【００１６】
読出比較部１６は、インターフェース制御部１２から読出要求信号を受けると、基準クロックＣＬＫの立ち上がりのタイミングに合わせて、外部メモリ２００を読み出しモードにセットするための読出コマンドをインターフェース部１８へ出力する。これにより外部メモリ２００が読み出しモードにセットされると、基準クロックＣＬＫの立ち上がりのタイミングに合わせて、設定されている開始アドレスを読み込み処理対象となるアドレスとしてインターフェース部１８へ出力する。続いて、読出比較部１６は、基準クロックＣＬＫが立ち上がる度に、設定されている開始アドレスから設定されているワード長だけアドレスを増加させつつ、設定されている終了アドレスに到達するまでインターフェース部１８へ読み込み処理対象となるアドレスを順次出力する。このようにインターフェース部１８にアドレスを設定することによって、外部メモリ２００におけるそのアドレスに対応するメモリ空間からデータ値が読み出される。
【００１７】
読出比較部１６は、読み出されたデータ値と記憶されている基準データ値とを比較し、それらの値が一致するか否かを判定する。読出比較部１６は、その判定結果を中央制御部１０へ出力する。
【００１８】
インターフェース部１８は、図２に示すように、コマンド設定部３０、データ設定部３２、タイミング調整部３４及びデータ読出部３６を含んで構成される。インターフェース部１８は、外部メモリ２００と電気的に接続される構成部である。
【００１９】
コマンド設定部３０は、マルチプレクサ３０ａ及びメモリ３０ｂを含んで構成される。マルチプレクサ３０ａは、書込データ生成部１４から書込コマンド又は書き込み対象アドレスが入力されると、そのコマンド又はアドレスをメモリ３０ｂに出力する。又は、マルチプレクサ３０ａは、読出比較部１６から読出コマンド又は読み出し対象アドレスが入力されると、そのコマンド又はアドレスをメモリ３０ｂに出力する。メモリ３０ｂは、基準クロックＣＬＫをインバータを介して受けて、基準クロックＣＬＫが立ち下がるタイミングでマルチプレクサ３０ａから入力されたコマンド又はアドレスを保持し、外部メモリ２００を制御するためのコマンド及びアドレスとして外部メモリ２００へ出力する。
【００２０】
データ設定部３２は、メモリ３２ａを含んで構成される。メモリ３２ａは、基準クロックＣＬＫをインバータを介して受けて、基準クロックＣＬＫが立ち下がるタイミングで書込データ生成部１４から入力されたデータ値を保持し、書き込み対象となるデータ値として外部メモリ２００へ出力する。
【００２１】
タイミング調整部３４は、遅延回路３４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅ，３４ｆ及びマルチプレクサ３４ｇを含んで構成される。本実施の形態では、遅延時間が６ステップで変更される構成となっている。遅延回路３４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅ，３４ｆは、それぞれ異なる数のバッファ素子を含んで構成される。遅延回路３４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅ，３４ｆは、外部から入力される基準クロックＣＬＫをそれぞれ互いに異なる遅延時間ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６だけ遅延させてマルチプレクサ３４ｇへ出力する。遅延時間ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６は、図３に示すように、基準クロックＣＬＫの立ち上がりのタイミングよりも基準クロックＣＬＫの半周期をタイミング調整部３４に含まれる遅延回路の数で分割した時間ずつ遅れた時間である。
【００２２】
マルチプレクサ３４ｇは、タイミング変更信号を中央制御部１０から受けて、タイミング変更信号に基づいた遅延時間だけ遅延させられたクロックＣＬＫｄを出力する。例えば、マルチプレクサ３４ｇは、タイミング変更信号が１，２である場合に遅延回路３４ａを選択し、タイミング変更信号が３，４である場合に遅延回路３４ｂを選択し、タイミング変更信号が５，６である場合に遅延回路３４ｃを選択し、タイミング変更信号が７，８である場合に遅延回路３４ｄを選択し、タイミング変更信号が９，１０である場合に遅延回路３４ｅを選択し、タイミング変更信号が１１，１２である場合に遅延回路３４ｆを選択するものとする。これによって、タイミング変更信号に応じて、外部メモリ２００へ供給されるクロックＣＬＫｄを遅延時間ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６だけ順次遅らせたものとすることができる。
【００２３】
データ読出部３６は、メモリ３６ａ，３６ｂ及びマルチプレクサ３６ｃを含んで構成される。メモリ３６ａは、外部から入力された基準クロックＣＬＫを直接受けて、基準クロックの立ち上がりに対応するタイミングで外部メモリ２００から読み出されたデータ値を保持し、そのデータ値をマルチプレクサ３６ｃへ出力する。メモリ３６ｂは、外部から入力された基準クロックＣＬＫをインバータを介して受けて、基準クロックの立ち下がりに対応するタイミングで外部メモリ２００から読み出されたデータ値を保持し、そのデータ値をマルチプレクサ３６ｃへ出力する。
【００２４】
マルチプレクサ３６ｃは、タイミング変更信号を中央制御部１０から受けて、タイミング変更信号に基づいてメモリ３６ａ，３６ｂから出力されたデータ値を読出比較部１６へ出力する。例えば、マルチプレクサ３４ｇは、タイミング変更信号が奇数である場合にはメモリ３６ａの出力を選択し、タイミング変更信号が偶数である場合にはメモリ３６ｂの出力を選択して出力する。これによって、外部メモリ２００から異なるタイミングで読み出されたデータ値を読出比較部１６へ出力することができる。
【００２５】
外部メモリ２００は、半導体メモリ素子を含んで構成される。例えば、外部メモリ２００はＳＤＲＡＭ等とすることができる。外部メモリ２００は、外部から供給されるクロックＣＬＫｄのタイミングに応じて、アドレスバスに書込コマンドが入力されると、続いてアドレスバスに入力されるアドレスに対応するメモリ空間にデータバスに供給されるデータ値を格納及び保持する。また、外部メモリ２００は、外部から供給されるクロックＣＬＫｄのタイミングに応じて、アドレスバスに読出コマンドが入力されると、続いてアドレスバスに入力されるアドレスに対応するメモリ空間に保持されているデータ値をデータバスに出力する。
【００２６】
［処理］
以下、上記信号処理回路１００によるタイミング調整処理について、図４のフローチャートを参照しつつ説明する。以下の処理は、例えば、インターフェース部１８に外部メモリ２００が接続されたことを検出するセンサ機能を別途搭載し、インターフェース部１８に外部メモリ２００が接続されると自動的に開始されるものとすることが好適である。
【００２７】
なお、中央制御部１０から書込データ生成部１４及び読出比較部１６への開始アドレス、終了アドレス及びワード長、並びに、データ値の設定は予め行われているものとする。
【００２８】
ステップＳ１０では、外部メモリ２００へ供給されるクロックＣＬＫｄの遅延時間の更新が行われる。中央制御部１０は、インターフェース部１８へタイミング変更信号を出力する。インターフェース部１８では、タイミング変更信号の値に応じて、タイミング調整部３４においてクロックＣＬＫｄの遅延時間が基準クロックＣＬＫから時間ｔ１，ｔ２，ｔ３，ｔ４，ｔ５，ｔ６のいずれかになるように設定される。これによって、設定された遅延時間だけ基準クロックＣＬＫから遅れたクロックＣＬＫｄがインターフェース部１８から外部メモリ２００へ供給される。また、インターフェース部１８のデータ読出部３６では、タイミング変更信号の値に応じて、メモリ３６ａ，３６ｂの出力のいずれか一方が選択される。
【００２９】
本実施の形態では、タイミング変更信号の初期値は１に設定されており、最初にステップＳ１０の処理が行われた時点では、クロックＣＬＫｄの遅延時間は時間ｔ１に設定され、データ読出部３６ではメモリ３６ａが選択される。
【００３０】
その後、ステップＳ２０においてタイミング変更信号の値が増加される毎に、クロックＣＬＫｄの遅延時間が時間ｔ１とされると共にデータ読出部３６ではメモリ３６ｂが選択され、クロックＣＬＫｄの遅延時間が時間ｔ２とされると共にデータ読出部３６ではメモリ３６ａが選択され・・・と書き込み処理及び読み出し処理のタイミングの変更が順次行われる。
【００３１】
ステップＳ１２では、データ値の書き込み処理が行われる。中央制御部１０は、インターフェース制御部１２へスタート信号を出力する。このスタート信号に対応して、インターフェース制御部１２から書込データ生成部１４へ書込開始信号が入力される。書込データ生成部１４は、書込開始信号を受けると、書込コマンドをインターフェース部１８へ出力する。インターフェース部１８では、基準クロックＣＬＫの立ち下がりに応じて、コマンド設定部３０のメモリ３０ｂに書込コマンドがセットされると共に、コマンド設定部３０から外部メモリ２００へ書込コマンドが出力される。これによって、外部メモリ２００が書き込みモードに設定される。
【００３２】
次に、書込データ生成部１４からインターフェース部１８へ予め設定されている開始アドレス及びデータ値が入力される。インターフェース部１８では、基準クロックＣＬＫの立ち下がりに応じて、コマンド設定部３０に開始アドレスがセットされると共に、外部メモリ２００へ開始アドレスが出力される。また、データ設定部３２にデータ値がセットされると共に、外部メモリ２００へデータ値が出力される。外部メモリ２００は、インターフェース部１８から入力される遅延されたクロックＣＬＫｄを受けて、そのクロックＣＬＫｄの立ち上がりのタイミングに合わせて、インターフェース部１８から入力された開始アドレスで特定されるメモリ空間にインターフェース部１８から入力されたデータ値を書き込む。
【００３３】
書込データ生成部１４は、基準クロックＣＬＫが立ち上がる毎に、予め設定されたワード長ずつアドレスを終了アドレスまで増加させつつ、インターフェース部１８にアドレスを設定する。これによって、外部メモリ２００における開始アドレスから終了アドレスまでのメモリ空間に所定のデータ値が格納される。
【００３４】
このとき、信号処理回路１００内では遅延されていない基準クロックＣＬＫに対応して処理が行われるのに対して、外部メモリ２００ではステップＳ１０において設定された遅延時間だけ基準クロックＣＬＫより遅延されたクロックＣＬＫｄに対応して書き込み処理が行われる。
【００３５】
ステップＳ１４では、データ値の読み出し処理が行われる。データの書き込み処理が終了した後、インターフェース制御部１２から読出比較部１６へ読出開始信号が入力される。読出比較部１６は、読出開始信号を受けると、読出コマンドをインターフェース部１８へ出力する。インターフェース部１８では、基準クロックＣＬＫの立ち下がりに応じて、コマンド設定部３０のメモリ３０ｂに読出コマンドがセットされると共に、コマンド設定部３０から外部メモリ２００へ読出コマンドが出力される。これによって、外部メモリ２００が読み出しモードに設定される。
【００３６】
次に、読出比較部１６からインターフェース部１８へ予め設定されている開始アドレスが入力される。インターフェース部１８では、基準クロックＣＬＫの立ち下がりに応じて、コマンド設定部３０のメモリ３０ｂに開始アドレスがセットされると共に、コマンド設定部３０から外部メモリ２００へ開始アドレスが出力される。外部メモリ２００は、インターフェース部１８から入力される遅延されたクロックＣＬＫｄを受けて、そのクロックＣＬＫｄの立ち上がりのタイミングに合わせて、インターフェース部１８から入力された開始アドレスで特定されるメモリ空間に格納されているデータ値を読み出す。読み出されたデータ値はデータ読出部３６へ入力される。
【００３７】
データ読出部３６は、基準クロックＣＬＫが立ち上がる毎に、予め設定されたワード長ずつアドレスを終了アドレスまで増加させつつ、インターフェース部１８にアドレスを設定する。これによって、外部メモリ２００における開始アドレスから終了アドレスまでのメモリ空間に格納されているデータ値が順次読み出され、データ読出部３６へ入力される。データ読出部３６では、基準クロックＣＬＫが立ち上がるタイミングでデータ値がメモリ３６ａに格納され、基準クロックＣＬＫが立ち下がるタイミングでデータ値がメモリ３０ｂに格納される。そして、ステップＳ１０で選択されたメモリ３６ａ，３６ｂのいずれか一方から出力されているデータ値が読出比較部１６へ出力される。
【００３８】
ステップＳ１６では、データ値の比較が行われる。読出比較部１６では、中央制御部１０から予め設定されたデータ値と、ステップＳ１４で外部メモリ２００から読み出されたデータ値とを比較して、それらの値が一致しているか否かを判定する。読出比較部１６は、開始アドレスから終了アドレスまでのメモリ空間から読み出された各データ値が予め設定された基準データ値と一致する割合を求め、その割合を比較結果として中央制御部１０へ出力する。
【００３９】
例えば、ステップＳ１２において開始アドレスから終了アドレスまでのメモリ空間にデータ値ＦＦを５回書き込んだ場合に、ステップＳ１４においてＦＦ，Ｆ５，ＦＦ，ＦＦ，ＦＦが読み出されると、読み出しデータ値と基準データ値との一致の割合は４／５＝８０％となる。
【００４０】
ステップＳ１８では、設定可能な総てのタイミングにおいて試験的な書き込み処理及び読み出し処理が行われたか否かが判定される。中央制御部１０は、タイミング変更信号が取り得る値の総てについて書き込み処理及び読み出し処理のタイミングの調査が終了したか否かを判定する。
【００４１】
中央制御部１０は、クロックＣＬＫｄの遅延時間及びメモリ３６ａ，３６ｂの総てについて調査が終わっていればステップＳ２２へ処理を移行させ、そうでなければステップＳ２０でタイミング変更信号の値を１増加させてステップＳ１０へ処理を戻す。
【００４２】
ステップＳ２２では、比較結果に基づいて、書き込み処理及び読み出し処理の両方に適したタイミングが設定される。ここでは、書き込み処理及び読み出し処理において最も処理に余裕を持たせることができるタイミングを選択する。
【００４３】
例えば、図５に示すように書き込み処理及び読み出し処理のタイミングに対して比較結果が得られた場合、一致の割合が最大値となるタイミングのうち中間のタイミングを選択することが好適である。図５の場合、タイミング変更信号が３，４，５，６，７のときに一致の割合が最大値１００％となるので、それらのタイミングの中間点であるタイミング変更信号が５のときに書き込み処理及び読み出し処理において最も処理に余裕があると考えられる。したがって、タイミング変更信号が５、すなわち遅延時間がｔ３であり、メモリ３６ａに読み出しデータを格納するタイミングを選択することが好適である。
【００４４】
なお、タイミングの選択方法はこれに限定されるものではなく、書き込み処理及び読み出し処理の成功の確率が所定値以上となるように設定できればよい。例えば、図５において、各タイミングに対する一致の割合を近似曲線でフィッティングし、得られた近似曲線における最大値に最も近いタイミングを選択してもよい。
【００４５】
以上のように、本実施の形態によれば、外部メモリとのアクセスのタイミングを自動的に適切に調整することができる。また、上記のタイミング調整機能はあらゆるメモリとのインターフェースに使用することが出来るが、メモリ以外にも、例えば、マスターＬＳＩとスレーブＬＳＩとのインターフェースでも、タイミング調整機能として用いることができる。この場合、スレーブＬＳＩからのマスターＬＳＩへの応答を比較することで、アクセスタイミングを自動的に適切に調整することが出来る。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態における信号処理回路の構成を示すブロック図である。
【図２】本発明の実施の形態におけるインターフェース部の構成を示す図である。
【図３】本発明の実施の形態におけるタイミング調整方法を説明する図である。
【図４】本発明の実施の形態におけるタイミング調整方法のフローチャートである。
【図５】本発明の実施の形態における最適タイミングの選択方法を説明する図である。
【符号の説明】
【００４７】
１０  中央制御部、１２  インターフェース制御部、１４  書込データ生成部、１６  読出比較部、１８  インターフェース部、３０  コマンド設定部、３０ａ  マルチプレクサ、３０ｂ  メモリ、３２  データ設定部、３２ａ  メモリ、３４  タイミング調整部、３４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅ，３４ｆ  遅延回路、３４ｇ  マルチプレクサ、３６  データ読出部、３６ａ，３６ｂ  メモリ、３６ｃ  マルチプレクサ、１００  信号処理回路、２００  外部メモリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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