(57)【要約】【課題】ゲート電極加工に位相シフトマスク、特にレベンソンマスクを用い、電流特性の変動を抑制した半導体装置及びその製造方法を提供する。【解決手段】  本発明の１態様による半導体装置は、半導体基板上に設けられ、第１のゲート電極、第１のソース及び第１のドレインとを備えた第１のトランジスタと、前記半導体基板上に設けられ、第２のゲート電極、第２のソース及び第２のドレインとを備え、前記第１のトランジスタの電流駆動能力と等しい電流駆動能力を有する第２のトランジスタと、前記第１のドレインと前記第２のソースとの間に設けられかつこれらを電気的に分離し、前記第１及び第２のゲート電極と平行に設けられた第３のゲート電極とを具備する。【選択図】図２
2008078502.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられ、第１のゲート電極、第１のソース及び第１のドレインとを備えた第１のトランジスタと、
前記半導体基板上に設けられ、第２のゲート電極、第２のソース及び第２のドレインとを備え、前記第１のトランジスタの電流駆動能力と等しい電流駆動能力を有する第２のトランジスタと、
前記第１のドレインと前記第２のソースとの間に設けられかつこれらを電気的に分離し、前記第１及び第２のゲート電極と平行に設けられた第３のゲート電極と
を具備することを特徴とする半導体装置。
【請求項２】
半導体基板上にゲート絶縁膜、導電体膜を形成する工程と、
前記導電体膜の上方にレジスト膜を形成する工程と、
隣接する第１及び第２のＭＩＳＦＥＴのソース領域、ドレイン領域が交互に配置されかつ位相が交互に反転されたパターン配置を有する位相シフトマスクを用いて、前記第１のＭＩＳＦＥＴのドレイン領域と前記第２のＭＩＳＦＥＴのソース領域との間に配置されたダミーゲート電極及び前記第１及び第２のＭＩＳＦＥＴのゲート電極を含むゲート電極のパターンを前記レジスト膜に形成する工程と、
前記ゲート電極のパターンを形成した前記レジスト膜をマスクとして前記導電体膜をパターニングしてゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板にソース、ドレイン拡散層を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上に設けられ、第１のゲート電極、第１のソース及び第１のドレインとを備えた第１のトランジスタと、
前記第１のトランジスタに隣接して設けられたダミーゲート電極と、
前記半導体基板上に設けられ、第２のゲート電極、第２のソース及び第２のドレインとを備え、前記ダミー電極を挟んで前記第１のトランジスタと対称に配置されそして前記第１のトランジスタと電気的に並列に接続された第２のトランジスタと
を具備することを特徴とする半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜、導電体膜を形成する工程と、
前記導電体膜の上方にレジスト膜を形成する工程と、
２つのＭＩＳＦＥＴのソース領域、ゲート電極領域及びドレイン領域がダミーゲート電極領域を中心に対称に配置されかつソース領域とドレイン領域との位相が交互に反転されたパターン配置を有する位相シフトマスクを用いてダミーゲート電極を含むゲート電極のパターンを前記レジスト膜に形成する工程と、
前記ゲート電極のパターンを形成した前記レジスト膜をマスクとして前記導電体膜をパターニングしてゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板にソース、ドレイン拡散層を形成する工程と、
対称に配置された前記２つのＭＩＳＦＥＴのソース、ドレイン拡散層及びゲート電極をそれぞれ並列に接続する配線を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記半導体基板に前記ソース、ドレイン拡散層を形成する工程の前に
前記パターニングされたゲート電極を覆う第２のレジスト膜を形成する工程と、
前記ダミーゲート電極を覆う前記第２のレジスト膜を除去する工程と、
前記第２のレジスト膜をマスクとして前記ダミーゲート電極を除去する工程と
を具備することを特徴とする、請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相シフトマスクを用いた半導体装置及びその製造方法に係り、特に電流特性を制御した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化が進むにつれて、加工寸法のバラツキを抑制することが難しくなっている。特に、ＭＩＳＦＥＴ（metal-insulator-semiconductor field effect transistor）のゲート電極寸法のバラツキは、ＭＩＳＦＥＴの電気的特性、例えば、電流駆動能力のバラツキの原因になる。このバラツキを抑制するために、例えば、リソグラフィの解像度、焦点深度（ＤＯＦ：depth of focus）等を向上させることが要求されている。
【０００３】
リソグラフィの性能を向上させる方法の１つが、位相シフトマスク（phase shift mask）、例えば、レベンソンマスク（alternating-phase shift mask）を使用する方法である。レベンソンマスクでは、通常、隣接する１対の開口部を透過する光の位相を１８０°ずらせる、すなわち位相を反転させることにより限界解像度や焦点深度を向上させている。この位相を反転させたパターン配置は、レベンソン配置と呼ばれ、それぞれ０及びπを用いて表される。
【０００４】
しかし、実際の半導体装置製造に用いられるレベンソンマスクのパターンは、隣接するパターンが所望のレベンソン配置、例えば、０、π、０、π．．．配置にならずに、逆位相のπ、０、π、０．．．配置になることがある。特許文献１には、島状のパターンと線状のパターンとが混在するパターンを有する半導体装置で、レベンソン配置のマスクパターンを使用して製造した半導体装置が、開示されている。この技術では、上記の２つのパターンの組を１つの活性領域とし、隣接する活性領域を互い違いにずらした配置とすることでレベンソン配置のマスクパターンを実現している。
【０００５】
レベンソンマスクをゲート電極加工に使う場合には、ゲート電極のソース側とドレイン側とで光の位相を０とπ又はπと０に反転させることが一般的である。図１２は、ＭＩＳＦＥＴのレイアウトパターンとレベンソンマスクパターンの相互配置の一例を示す図である。図１２（ａ）を参照して、２つのＭＩＳＦＥＴが上下に配置されている場合を考える。１つのＭＩＳＦＥＴは、ゲート電極Ｇを挟んで左側にソースＳ、右側にドレインＤが設けられている。２つのＭＩＳＦＥＴのゲート電極Ｇは、コンタクト領域を介して接続されている。このようなレイアウトパターンに対して、レベンソンマスクは、一般にＣＡＤ（computer aided design）により自動発生される。このときに、ソース領域（Ｓｍ）とドレイン領域（Ｄｍ）とで同位相にならないように処理されるが、図１２（ａ）から（ｄ）に示すような４種類の０とπとの組み合せパターンのいずれかが発生される。つまり、自動発生されるパターンは、周囲のレイアウトパターンに依存して位相が変化することがあり、所定の領域に、図示した４つのパターンのうちのいずれか１つのパターンだけを発生できるとは限らない。
【０００６】
レベンソンマスクは、リソグラフィの解像度、ＤＯＦを向上させるものの、０領域とπ領域とで位相を変えるための処理によってマスクの光の透過率にわずかではあるが差異が発生する。そのため、図１２（ａ）から（ｄ）に示したレベンソンマスクパターンが、完全に同一形状のゲート電極をパターニングすることは保証できない。図１３は、その一例を説明するために示す図である。図１３（ａ）は、ゲート電極とレベンソンマスクパターンとの配置を示す図であり、３つのゲート電極Ｇに対して左からπ領域と０領域とが交互に配置されている。図１３（ｂ）は、このレベンソンマスクを用いてゲート電極Ｇをパターニングした後の図である。図から明らかなように、ゲート電極は、０領域からπ領域に向かって膨らむように、棒が撓んだような形状に加工されることがある。このような例が、非特許文献１に開示されている。
【特許文献１】特開２０００−７７５３１号公報
【非特許文献１】K. Takeuchi et. al.: A Novel Robust Optimization Method of Exposure and Mask Conditions for Beyond 65nm-node Lithography, Proc. of SPIE, Vol. 5853, pp. 265-276, (2005).
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ゲート電極加工に位相シフトマスク、特にレベンソンマスクを用い、電流特性の変動を抑制した半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の１態様による半導体装置は、半導体基板上に設けられ、第１のゲート電極、第１のソース及び第１のドレインとを備えた第１のトランジスタと、前記半導体基板上に設けられ、第２のゲート電極、第２のソース及び第２のドレインとを備え、前記第１のトランジスタの電流駆動能力と等しい電流駆動能力を有する第２のトランジスタと、前記第１のドレインと前記第２のソースとの間に設けられかつこれらを電気的に分離し、前記第１及び第２のゲート電極と平行に設けられた第３のゲート電極とを具備する。
【０００９】
本発明の他の１態様による半導体装置の製造方法は、半導体基板上にゲート絶縁膜、導電体膜を形成する工程と、前記導電体膜の上方にレジスト膜を形成する工程と、隣接する第１及び第２のＭＩＳＦＥＴのソース領域、ドレイン領域が交互に配置されかつ位相が交互に反転されたパターン配置を有する位相シフトマスクを用いて、前記第１のＭＩＳＦＥＴのドレイン領域と前記第２のＭＩＳＦＥＴのソース領域との間に配置されたダミーゲート電極及び前記第１及び第２のＭＩＳＦＥＴのゲート電極を含むゲート電極のパターンを前記レジスト膜に形成する工程と、前記ゲート電極のパターンを形成した前記レジスト膜をマスクとして前記導電体膜をパターニングしてゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板にソース、ドレイン拡散層を形成する工程とを具備する。
【００１０】
本発明の他の１態様による半導体装置は、半導体基板上に設けられ、第１のゲート電極、第１のソース及び第１のドレインとを備えた第１のトランジスタと、前記第１のトランジスタに隣接して設けられたダミーゲート電極と、前記半導体基板上に設けられ、第２のゲート電極、第２のソース及び第２のドレインとを備え、前記ダミー電極を挟んで前記第１のトランジスタと対称に配置されそして前記第１のトランジスタと電気的に並列に接続された第２のトランジスタとを具備する。
【００１１】
本発明の他の１態様による半導体装置の製造方法は、半導体基板上にゲート絶縁膜、導電体膜を形成する工程と、前記導電体膜の上方にレジスト膜を形成する工程と、２つのＭＩＳＦＥＴのソース領域、ゲート電極領域及びドレイン領域がダミーゲート電極領域を中心に対称に配置されかつソース領域とドレイン領域との位相が交互に反転されたパターン配置を有する位相シフトマスクを用いてダミーゲート電極を含むゲート電極のパターンを前記レジスト膜に形成する工程と、前記ゲート電極のパターンを形成した前記レジスト膜をマスクとして前記導電体膜をパターニングしてゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板にソース、ドレイン拡散層を形成する工程と、対称に配置された前記２つのＭＩＳＦＥＴのソース、ドレイン拡散層及びゲート電極をそれぞれ並列に接続する配線を形成する工程とを具備する。
【発明の効果】
【００１２】
本発明によって、ゲート電極加工に位相シフトマスク、特にレベンソンマスクを用い、電流特性の変動を抑制した半導体装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【００１３】
本発明の複数の実施形態は、ＭＩＳＦＥＴのゲート電極加工に位相シフトマスク、例えば、レベンソンマスクを用いても電流特性の変動を抑制することができる半導体装置及びその製造方法を開示する。
【００１４】
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、対応する参照符号で示している。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。
【００１５】
（第１の実施形態）
本発明の第１の実施形態は、隣接する１対のＭＩＳＦＥＴのゲート電極と平行に第３のゲート電極（ダミーゲート電極）を設ける。その結果、１対のＭＩＳＦＥＴ間で位相シフトマスク、例えば、レベンソンマスクのソース領域同士、ドレイン領域同士の位相は同位相になる。これによって、ＭＩＳＦＥＴの電流特性の変動を抑制した半導体装置及びその製造方法を提供する。
【００１６】
上記のように、従来技術によって図１３（ａ）に示したようなレベンソンマスクを用いてＭＩＳＦＥＴのゲート電極を加工する場合を考える。レベンソンマスクの０領域とπ領域との間で光の透過率に差があるために、図１３（ｂ）に示したようにゲート電極Ｇが撓んだ形状に形成されることがある。レベンソンマスクのパターンは、自動発生されるため、ＭＩＳＦＥＴのソース側が０領域になる場合と、π領域になる場合とがある。ソースが０領域で形成された場合とπ領域で形成された場合とでは、ＭＩＳＦＥＴの電気的特性、例えば、ソース−ドレイン電流特性（Ｉｄｓ）が同じにならないことがある。
【００１７】
ＭＩＳＦＥＴの特性のマッチングが重要な回路、例えば、作動アンプにおいて、上記のようなＭＩＳＦＥＴの電流特性のバラツキは、回路の特性を著しく損なう結果になる。
【００１８】
図１は、第１の実施形態を説明するために示す作動アンプの回路図の一例である。ＭＩＳＦＥＴ１（Ｔｒ１）とＭＩＳＦＥＴ２（Ｔｒ２）とは、電流駆動能力がマッチングすることが要求され、ゲート電圧Ｖｇ１とＶｇ２との差を検出する。Ｔｒ１のソース及びドレインは、それぞれＳ１及びＤ１で表され、Ｔｒ２のソース及びドレインは、それぞれＳ２及びＤ２で表される。
【００１９】
図２は、本実施形態によるＴｒ１とＴｒ２の平面レイアウト図の一例である。Ｔｒ１及びＴｒ２は、隣接して配置され、それぞれのゲート電極Ｇ１及びＧ２は、平行に設けられる。２つのゲート電極Ｇ１とＧ２との間に第３のゲート電極Ｇ３が平行に設けられる。第３のゲート電極Ｇ３は、後で詳しく説明するように、位相シフトマスク、例えば、レベンソンマスクを自動発生させる際に使用するダミーゲート電極である。それぞれのＭＩＳＦＥＴのソース及びドレインは、３つのゲート電極Ｇ１，Ｇ３，Ｇ２を挟んでソースＳ１、ドレインＤ１、ソースＳ２、ドレインＤ２の順番に設けられる。なお、ゲート電極Ｇ３には、ドレインＤ１とソースＳ２とを電気的に分離するゲート電圧Ｖｇ３が印加される。すなわち、ゲート電圧Ｖｇ３は、ドレインＤ１とソースＳ２とを電気的接続する空乏層、反転層がゲート電極Ｇ３の下の半導体基板１０に形成されない電圧である。
【００２０】
このようにゲート電極及びソースとドレインとを配置することによって、ゲート電極をパターニングするためのレベンソンマスクを自動発生させても、ソース領域とドレイン領域との位相をマッチングさせたレベンソン配置のマスクを形成できる。すなわち、マスク上で２つのソース領域Ｓｍ１とＳｍ２の位相は、一義的に同位相になる。同様に、２つのドレイン領域Ｄｍ１，Ｄｍ２も、一義的に同位相となり、そしてソース領域とは逆位相にすることができる。
【００２１】
図３は、位相シフトマスク、例えば、レベンソンマスクのイメージをレイアウトパターン上に重ね合わせた図である。レベンソンマスクでは、０領域とπ領域とがゲート電極を挟んで交互に配置され、レベンソン配置が実現される。図３（ａ）は、レベンソンマスクのソース領域Ｓｍ１，Ｓｍ２が０領域、ドレイン領域Ｄｍ１，Ｄｍ２がπ領域になる場合である。この場合には、ＭＩＳＦＥＴのソース−ドレイン電流Ｉｄｓは、矢印で示したようにＴｒ１，Ｔｒ２ともにマスクの０領域からπ領域へと流れる。図３（ｂ）は、図３（ａ）の逆位相で、レベンソンマスクのソース領域Ｓｍ１，Ｓｍ２がπ領域、ドレイン領域Ｄｍ１，Ｄｍ２が０領域になる場合である。この場合には、ＭＩＳＦＥＴのＩｄｓは、Ｔｒ１，Ｔｒ２ともにマスクのπ領域から０領域へと流れる。このように、いずれの場合でも、ＭＩＳＦＥＴ  Ｔｒ１とＴｒ２の電流駆動能力は等しくなる。
【００２２】
したがって、本実施形態によって、２つのＭＩＳＦＥＴにおいて、ソース領域同士及びドレイン領域同士のレベンソンマスクの位相を一義的に同位相にできる。これによって、２つのＭＩＳＦＥＴのソース−ドレイン電流は、レベンソンマスクの０領域からπ領域へ又はπ領域から０領域へのいずれか一方に一義的に制御される。したがって、０領域とπ領域における透過率の違いに起因するゲート電極パターンの歪みによって生じるＭＩＳＦＥＴの電流駆動特性の変動を回避した半導体装置を提供できる。
【００２３】
本実施形態に基づいた半導体装置の製造方法の一例を図４に示した断面図、及び図５に示した製造フローチャートを参照して説明する。図４は、図２に切断線Ａ−Ａで示したゲート電極を横切る方向の２つのＭＩＳＦＥＴを含む断面図である。図５には、本実施形態に直接関係するＭＩＳＦＥＴの形成工程だけを示してある。ゲート電極のパターニングは、ハードマスク、レジストマスク等で行うことができる。ここでは、ハードマスクを使用してゲート電極を加工する製造方法を例に説明する。
【００２４】
ゲート電極を形成する前に、図４，図５に図示されていないが、半導体基板１０、例えば、シリコン基板にウェル及び素子分離を形成する。素子分離は、例えば、浅い溝を形成してシリコン酸化膜（ＳｉＯ２）等の絶縁膜を埋め込んだＳＴＩ（shallow trench isolation）を使用することができる。以下、図５に示したフローチャートにしたがって説明する。
【００２５】
図４（ａ）を参照して、工程Ｓ１０２において、半導体基板１０の表面にゲート絶縁膜２２を形成する。ゲート絶縁膜２２は、例えば、シリコン基板１０を熱酸化して形成したＳｉＯ２膜を使用できる。工程Ｓ１０４において、ゲート絶縁膜２２上の全面にゲート電極を形成するための導電体膜２４を形成する。導電体膜２４として、例えば、ＣＶＤ（chemical vapor deposition）により堆積した多結晶シリコン膜を使用できる。工程Ｓ１０６において、導電体膜２４上の全面に、マスク絶縁膜２６を形成する。マスク絶縁膜２６は、この後に行われるゲート電極のパターニングの際にハードマスクとして使用される。マスク絶縁膜２６として、例えば、ＣＶＤにより堆積したシリコン窒化膜（Ｓｉ３Ｎ４）を使用できる。
【００２６】
工程Ｓ１０８において、マスク絶縁膜２６上に第１のレジスト膜（図示せず）を形成する。次に、図３（ａ）又は（ｂ）に示したようなソース領域、ドレイン領域が交互に配置されたレベンソン配置のレベンソンマスクを用いて、リソグラフィにより第１のレジスト膜にゲート電極Ｇのパターンを形成する。レベンソンマスクでは、最小加工寸法での加工を要求されるゲート電極Ｇの部分だけがパターニングされる。第１のレジスト膜をマスクとして、マスク絶縁膜２６を、例えば、ＲＩＥ（reactive ion etching）によりエッチングしてゲート電極Ｇのパターンを転写する。そして第１のレジスト膜を除去する。
【００２７】
図４には示されていないが、工程Ｓ１１０において、第２のレジスト膜を全面に形成する。導電体膜２６を使用する配線、ゲート電極のコンタクトパッド等のパターンを第２のレジスト膜に形成する。これらのパターンは、ゲート電極ほどの微細加工を要求されないため、位相シフトマスクを使用しない通常のリソグラフィによりパターンを形成できる。このパターニングの際に、工程Ｓ１０８で形成したゲート電極のパターンは、第２のレジスト膜により覆われるようにする。第２のレジスト膜をマスクとして、マスク絶縁膜２６を、例えば、ＲＩＥによりエッチングして、配線のパターンを追加して転写する。
【００２８】
工程Ｓ１１２において、マスク絶縁膜２６をマスクとして、例えば、ＲＩＥによりエッチングして、導電体膜２４にゲート電極Ｇ、配線等を形成する。このようにして、図４（ａ）に示した構造が形成される。図示されているように、２つのＭＩＳＦＥＴのゲート電極Ｇ１，Ｇ２の間に第３のゲート電極Ｇ３が形成される。
【００２９】
そして、マスク絶縁膜２６を、例えば、ウェットエッチングによりを除去する。ゲート電極Ｇをマスクとして、例えば、イオン注入によりドーパント、例えば、ヒ素（Ａｓ）をシリコン基板１０に導入してソース／ドレインの第１の拡散層３４を形成する（工程Ｓ１１４）。全面を覆うように絶縁膜３６、例えば、Ｓｉ３Ｎ４膜を堆積し、ＲＩＥによりエッチバックしてゲート電極Ｇの側面に側壁絶縁膜３６を形成する（工程Ｓ１１６）。さらに、ゲート電極Ｇ及び側壁絶縁膜３６をマスクとしてドーパント、例えば、ヒ素（Ａｓ）をイオン注入してソース／ドレインの第２の拡散層３８を形成する（工程Ｓ１１８）。第２の拡散層３８は、第１の拡散層３４より高濃度であり、接合深さが深い。
【００３０】
このようにして、図４（ｂ）に示した本実施形態のＭＩＳＦＥＴの構造を形成できる。
【００３１】
その後、多層配線等の半導体装置に必要な工程を経て、本実施形態による半導体装置が完成する。
【００３２】
このようにして形成した隣接する２つのＭＩＳＦＥＴ  Ｔｒ１とＴｒ２は、Ｔｒ１のソース３８−Ｓ１、ドレイン３８−Ｄ１とＴｒ２のソース３８−Ｓ２、ドレイン３８−Ｄ２が順番に配置される。言い換えると、ソース同士３８−Ｓ１，３８−Ｓ２及びドレイン同士３８−Ｄ１，３８−Ｄ２は、それぞれレベンソンマスクの同位相で形成される。その結果、２つのＭＩＳＦＥＴ  Ｔｒ１とＴｒ２の電流駆動能力は、等しくなり、マッチングが実現される。
【００３３】
本実施形態では、ハードマスクを用いてゲート電極をパターニングする製造方法を説明したが、次に説明する第２の実施形態のようにレジストマスクを用いて製造するように変形して実施することも可能である。
【００３４】
したがって、本実施形態によって、位相シフトマスク、例えば、レベンソンマスクの０領域とπ領域における透過率の違いに起因するゲート電極パターンの歪みによって生じるＭＩＳＦＥＴの電流駆動特性の変動を回避した半導体装置及びその製造方法を提供できる。
【００３５】
（第２の実施形態）
本発明の第２の実施形態は、１対のＭＩＳＦＥＴからなるセルの中央にダミーゲート電極を配置し、これを中心にソース及びドレインが対称となるように配置する。この１対のＭＩＳＦＥＴを電気的に並列に接続することにより、ＭＩＳＦＥＴの電流特性の変動を抑制した半導体装置及びその製造方法を提供する。
【００３６】
図６は、本実施形態を説明するために示す半導体装置の一例の平面図である。図示されたように、ダミーゲート電極である第３のゲート電極Ｇ３を挟んで２つのＭＩＳＦＥＴ  Ｔｒ１，Ｔｒ２が配置され、内側からソースＳ１，Ｓ２、ゲート電極Ｇ１，Ｇ２及びドレインＤ１，Ｄ２の順番で対称に配置される。ソース同士、ドレイン同士、及びゲート電極同士は、例えば、金属配線により接続され、２つのＭＩＳＦＥＴは電気的に並列に接続される。
【００３７】
図７は、上記の半導体装置を製造するための位相シフトマスク、例えば、レベンソンマスクパターンの例であり、２種類の配置が存在する。図７（ａ）は、図の左からＴｒ１のドレイン領域Ｄｍ１、ソース領域Ｓｍ１、Ｔｒ２のソース領域Ｓｍ２、ドレイン領域Ｄｍ２の順番に、０、π、０、π領域であり、図７（ｂ）では、同様の順番でπ、０、π、０領域である。２つのＭＩＳＦＥＴでソース領域同士、ドレイン領域同士がそれぞれ逆位相になる。そのため、並列に接続された１対のＭＩＳＦＥＴの電流駆動能力は、０領域からπ領域へ流れる電流と、逆にπ領域から０領域へ流れる電流との和になる。したがって、例え、０領域とπ領域における透過率の違いに起因するゲート電極パターンの歪みによって個々のＭＩＳＦＥＴの電流駆動特性が異なったとしても、このように配置された１対のＭＩＳＦＥＴの電流駆動能力の和は、一定になる。さらに、複数のこのようなＭＩＳＦＥＴ対の電流駆動能力も、互いに等しくなる。
【００３８】
このような、ＭＩＳＦＥＴ対は、大きな電流駆動力を必要とされる、例えば、インバータ回路のフリップ・フロップの入力素子に使用することができる。
【００３９】
本実施形態に基づいた半導体装置の製造方法の一例を図８に示した断面図、及び図９に示した製造フローチャートを参照して説明する。図８は、図６に切断線Ｂ−Ｂで示したゲート電極を横切る方向の２つのＭＩＳＦＥＴを含む断面図である。図９には、本実施形態に直接関係するＭＩＳＦＥＴの形成工程だけを示してある。ここでは、レジストマスクを使用してゲート電極を加工する製造方法を例に説明する。
【００４０】
図９に工程Ｓ２０４で示した導電体膜２４を堆積する工程までは、第１の実施形態の工程Ｓ１０４までと同じであるため、説明を省略する。
【００４１】
工程Ｓ２０８において、導電体膜２４上に第１のレジスト膜（図示せず）を形成する。次に、図７（ａ）又は（ｂ）に示したように第３の（ダミー）ゲート電極領域を挟んで２つのＭＩＳＦＥＴ  Ｔｒ１，Ｔｒ２のソース領域Ｓｍ、ドレイン領域Ｄｍが対称に配置されたレベンソン配置のレベンソンマスクを用いて、リソグラフィにより第１のレジスト膜にゲート電極のパターンを形成する。レベンソンマスクでは、最小加工寸法を要求されるゲート電極部分だけがパターニングされる。
【００４２】
工程Ｓ２１０において、第１のレジスト膜をマスクとして導電体膜２４を、例えば、ＲＩＥによりエッチングして、導電体膜２４にゲート電極Ｇを形成する。このようにして、２つのＭＩＳＦＥＴのゲート電極Ｇ１，Ｇ２の間に第３のゲート電極Ｇ３が配置されたゲート電極Ｇが形成される。そして、第１のレジスト膜を除去する。
【００４３】
図８には示されていないが、工程Ｓ２１２において全面に第２のレジスト膜を形成し、導電体膜２４を使用する第１の配線、ゲート電極のコンタクトパッド等のパターンを第２のレジスト膜に従来のリソグラフィにより形成する。このパターニングの際に、工程Ｓ２１０で形成したゲート電極Ｇは、第２のレジスト膜により覆われるようにする。
【００４４】
工程Ｓ２１４において、第２のレジスト膜をマスクとして導電体膜２４を、例えば、ＲＩＥによりエッチングして、導電体膜２４に第１の配線、ゲート電極のコンタクトパッド等を形成する。このエッチングの際には、ゲート電極Ｇは、第２のレジスト膜で覆われているためエッチングされない。そして、第２のレジスト膜を除去する。
【００４５】
工程Ｓ２１６において、例えば、第１の実施形態の工程Ｓ１１４からＳ１１８の処理を行って、半導体基板１０にソース、ドレインの第１及び第２の拡散層３４、３８及びゲート電極Ｇの側面に側壁絶縁膜３６を形成する。
【００４６】
工程Ｓ２１８において、ゲート電極Ｇを覆うように全面に層間絶縁膜４０を形成し、例えば、ＣＭＰ（chemical mechanical polishing）により表面を平坦化する。工程Ｓ２２０において、層間絶縁膜４０にソース、ドレイン及び第１、第２のゲート電極に接続するコンタクトプラグ４２を形成する。
【００４７】
工程２２２において、層間絶縁膜４０上にコンタクトプラグ４２に接続する第２の配線４４を形成する。第２の配線４４は、第３のゲート電極Ｇ３を挟んで対称に形成されたソース３８−Ｓ同士、ゲート電極Ｇ同士、及びドレイン３８−Ｄ同士を電気的に接続するように形成する。
【００４８】
このようにして、図８に示した本実施形態による半導体装置のＭＩＳＦＥＴを形成できる。
【００４９】
その後、多層配線等の半導体装置に必要な工程を経て、本実施形態による半導体装置が完成する。
【００５０】
このようにして形成した並列に接続された２つのＭＩＳＦＥＴ、Ｔｒ１及びＴｒ２は、Ｔｒ１のドレイン３８−Ｄ１、ソース３８−Ｓ１とＴｒ２のソース３８−Ｓ２、ドレイン３８−Ｄ２とが順番に、しかも、第３のゲート電極Ｇ３を中心として対称に配置される。言い換えると、ソース同士３８−Ｓ１，３８−Ｓ２及びドレイン同士３８−Ｄ１，３８−Ｄ２は、それぞれレベンソンマスクの逆位相で形成される。したがって、本実施形態のＭＩＳＦＥＴ対のソースからドレインへの電流経路は、一方がレベンソンマスクの０領域からπ領域に向かうものであり、他方がπ領域から０領域に向かうものになる。その結果、両者を並列に接続した１対のＭＩＳＦＥＴは、電流駆動力の和が一定になり、複数のこのようなＭＩＳＦＥＴ対は、互いに等しい電流駆動力を有する。
【００５１】
本実施形態では、ソースを対称配置の内側に配置したが、ドレインを内側に配置することも可能である。また、レジストマスクを用いてゲート電極をパターニングする製造方法を説明したが、第１の実施形態と同様にハードマスクを用いて製造するように変形して実施することも可能である。
【００５２】
上記に説明してきたように、本実施形態によって、位相シフトマスク、例えば、レベンソンマスクの０領域とπ領域における透過率の違いに起因するゲート電極パターンの歪みによって生じるＭＩＳＦＥＴの電流駆動特性の変動を回避した半導体装置及びその製造方法を提供できる。
【００５３】
（変形例）
第２の実施形態の半導体装置は、第３のゲート電極Ｇ３を挟んで形成したソース同士Ｓ１、Ｓ２を電気的に接続して動作させる。したがって、２つのＭＩＳＦＥＴのソースを１つの拡散層で形成することが可能であり、第３のゲート電極Ｇ３を、例えば、ゲート電極Ｇのパターニング後に除去するように変形することができる。
【００５４】
図１０は、本変形例による半導体装置の断面構造を示す図である。隣接して配置され、並列に接続される２つのＭＩＳＦＥＴ  Ｔｒ１，Ｔｒ２は、ソース３８−Ｓを共有する。その結果、ゲート電極Ｇ１とＧ２との間隔は、図８に示した第２の実施形態のゲート電極Ｇ１，Ｇ２間隔より狭くできる。したがって、本変形例の構造は、微細化に適した構造であると言える。
【００５５】
図１１は、本変形例による半導体装置の製造方法の一例を説明するために示す工程断面図である。プロセスフローは、第２の実施形態の図９とほぼ同じであるため省略する。本変形例でも、レジストマスクでゲート電極をパターニングする例を説明するが、第１の実施形態のようにハードマスクを用いてパターニングすることもできる。
【００５６】
図１１（ａ）は、図９の工程Ｓ２１０のようにゲート電極Ｇをエッチングにより形成した図である。本変形例は、レジストマスクでエッチングするために、導電体膜２４上には、第１のレジスト膜３０が形成されている。ゲート電極Ｇのパターニングに使用するレベンソンマスクは、図７に示したものと同様に、第３のゲート電極Ｇ３を中心に内側から２つのＭＩＳＦＥＴ  Ｔｒ１，Ｔｒ２のソース領域Ｓ１，Ｓ２、ゲート電極Ｇ１，Ｇ２及びドレイン領域Ｄ１，Ｄ２が順番に対称に配置される。このような配置の位相シフトマスク、例えば、レベンソンマスクは、０、π、０、π配置、又はπ、０、π、０配置のいずれかになる。第２の実施形態では、ソース領域とドレイン領域は同じ大きさであったが、本変形例では、リソグラフィのパターニング可能な範囲内で１つのソース領域の大きさをドレイン領域の大きさの半分程度に小さくすることが可能である。
【００５７】
次に、図９の工程Ｓ２１２のように、第２のレジスト膜３２を用いて、導電体膜２４を使用する第１の配線、ゲート電極のコンタクトパッド等のパターンを通常のリソグラフィにより形成する。このパターニングの際に、前の工程で形成したゲート電極Ｇ１，Ｇ２は、第２のレジスト膜により覆われるが、第３のゲート電極Ｇ３は、露出するようにする。第２のレジスト膜をマスクとして、例えば、ＲＩＥによりエッチングして、導電体膜２４に第１の配線、ゲート電極のコンタクトパッド等を形成する。このエッチングの際に、第２のレジスト膜で覆われていない第３のゲート電極Ｇ３も、同時にエッチングされて除去される。このようにして、図１１（ｂ）に示した構造が形成される。
【００５８】
その後、第２の実施形態と同様に、半導体基板１０にソース／ドレインの第１及び第２の拡散層３４、３８及びゲート電極Ｇの側面に側壁絶縁膜３６を形成する。さらにゲート電極Ｇを覆う層間絶縁膜４０を形成し、層間絶縁膜４０にコンタクトプラグ４２を形成する。ソース３８Ｓが２つのＭＩＳＦＥＴ  Ｔｒ１，Ｔｒ２で共用されているため、ソース３８Ｓのコンタクトプラグ４２を図８のように２個形成する必要がない。したがって、本変形例は微細化に適している。
【００５９】
このようにして図１０に示した本変形例の半導体装置のＭＩＳＦＥＴが形成される。
【００６０】
上記したように、本変形例は、ゲート電極Ｇのパターニングの際にソース領域を小さく形成できる。さらに本変形例は、１つのソースを２つのＭＩＳＦＥＴで共用でき、ソースに対するコンタクトプラグを１個にできるために微細化する際に有利な構造である。その上、第２の実施形態と同様に、ゲート電極Ｇをレベンソン配置のレベンソンマスクによって形成する。このため、レベンソンマスクの０領域とπ領域における透過率の違いに起因するゲート電極パターンの歪みによって生じるＭＩＳＦＥＴの電流駆動特性の変動を回避することができる。
【００６１】
これまでに説明してきたように、本発明の実施形態によれば、ＭＩＳＦＥＴのゲート電極の加工に位相シフトマスク、例えば、レベンソンマスクを用いる際に、隣接するＭＩＳＦＥＴのソース領域、ドレイン領域を自動的にレベンソン配置にすることが可能になる。これにより、ゲート電極パターンの歪みによって生じるＭＩＳＦＥＴの電流特性の変動を抑制することができる半導体装置及びその製造方法が提供される。
【００６２】
本発明は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、本発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。
【図面の簡単な説明】
【００６３】
【図１】図１は、本発明の第１の実施形態を説明するために示す回路図の一例である。
【図２】図２は、第１の実施形態の半導体装置を説明するために示す平面レイアウト図の一例である。
【図３】図３（ａ），（ｂ）は、第１の実施形態のレベンソンマスクイメージを平面レイアウト図上に重ね合わせた図である。
【図４】図４（ａ），（ｂ）は、第１の実施形態による半導体装置の製造方法の一例を説明するために示す工程断面図であり、図２に切断線Ａ−Ａで示したゲート電極を横切る方向の断面図である。
【図５】図５は、第１の実施形態による半導体装置の製造方法の一例を説明するために示すフローチャートである。
【図６】図６は、本発明の第２の実施形態の半導体装置を説明するために示す平面レイアウト図の一例である。
【図７】図７（ａ），（ｂ）は、第２の実施形態のレベンソンマスクイメージを平面レイアウト図上に重ね合わせた図である。
【図８】図８は、第２の実施形態による半導体装置を説明するために示す断面図の一例であり、図６に切断線Ｂ−Ｂで示したゲート電極を横切る方向の断面図である。
【図９】図９は、第２の実施形態による半導体装置の製造方法の一例を説明するために示すフローチャートである。
【図１０】図１０は、本発明の変形例による半導体装置を説明するために示す断面図の一例である。
【図１１】図１１（ａ），（ｂ）は、本発明の変形例による半導体装置の製造方法の一例を説明するために示す工程断面図である。
【図１２】図１２（ａ）から（ｄ）は、ＣＡＤにより自動発生されるレベンソンマスクパターンの位相配置を説明する図である。
【図１３】図１３は、レベンソンマスクの問題点を説明するために示す図であり、図１３（ａ）は、ゲート電極とレベンソンマスクパターンとの配置を示す図であり、図１３（ｂ）はパターニング後の図である。
【符号の説明】
【００６４】
１０…半導体基板，２２…ゲート絶縁膜，２４…導電体膜，２６…マスク絶縁膜，３０…第１のレジスト膜，３２…第２のレジスト膜，３４…第１の拡散層，３６…側壁絶縁膜，３８…第２の拡散層，４０…層間絶縁膜，４２…コンタクトプラグ，４４…配線，Ｇ…ゲート電極，Ｓ…ソース，Ｄ…ドレイン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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