(57)【要約】【課題】  非対称マルチゲート型トランジスタ及びその形成方法を提供する。【解決手段】  １つの実施形態において、不均一なドーピング・プロファイルをもつ半導体フィンを有する非対称マルチゲート型トランジスタが示される。フィンの第１の部分がより高いドーピング濃度を有し、一方、該フィンの第２の部分はより低いドーピング濃度を有する。別の実施形態において、半導体フィン上に形成され、厚さが異なるゲート誘電体を有する非対称マルチゲート型トランジスタが示される。この非対称マルチゲート型トランジスタは半導体フィンの第１の側面部分の上に形成される薄いゲート誘電体と、該フィンの第２の側面部分の上に形成される厚いゲート誘電体とを有する。【選択図】      図１
2008124457.tif 000002
【特許請求の範囲】
【請求項１】
非対称マルチゲート型トランジスタであって、
基板と、
前記基板の上に形成される半導体フィンであって、半導体ドーパントで非対称にドープされ、第１の側面部分が高いドーピング濃度を有し、その反対側の第２の側面部分はより低いドーピング濃度を有する、半導体フィンと、
前記フィンの上に形成されるゲート誘電体であって、高いドーピング濃度を有する前記フィンの前記第１の側面部分の上に形成される第１のゲート誘電体と、より低いドーピング濃度を有する前記フィンの前記第２の側面部分の上に形成される第２のゲート誘電体とを含むゲート誘電体と、
前記第１のゲート誘電体の上に形成される第１のゲート導体と、
前記第２のゲート誘電体の上に形成される第２のゲート導体と
を備えるトランジスタ。
【請求項２】
前記半導体ドーパントは、水素（Ｈ）、重水素（Ｄ）、窒素（Ｎ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）、炭素（Ｃ）、酸素（Ｏ）、フッ素（Ｆ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ホウ素（Ｂ）、インジウム（Ｉｎ）、及びタリウム（Ｔｌ）からなる群から選択されるドーパントを含む、請求項１に記載のトランジスタ。
【請求項３】
高いドーピング濃度をもつ前記フィンの前記側面部分は、前記第１のゲート導体によって制御されるとき、より高いしきい値電圧を有し、より低いドーピング濃度をもつ前記フィンの前記部分は、前記第２のゲート導体によって制御されるとき、より低いしきい値電圧を有する、請求項１に記載のトランジスタ。
【請求項４】
前記フィンの前記第１の側面部分の上に形成される前記第１のゲート誘電体は、より低いドーピング濃度を有する前記フィンの前記側面部分の上に形成される前記第２のゲート誘電体の厚さと実質的に同じ厚さを有する、請求項１に記載のトランジスタ。
【請求項５】
前記フィンの前記第１の側面部分の上に形成される前記第１のゲート誘電体は、より低いドーピング濃度を有する前記フィンの前記側面部分の上に形成される前記第２のゲート誘電体の厚さとは異なる厚さを有する、請求項１に記載のトランジスタ。
【請求項６】
前記半導体フィンは、前記半導体ドーパントで非対称にドープされた上端部分をさらに含み、該上端部分は高いドーピング濃度を有する、請求項１に記載のトランジスタ。
【請求項７】
前記ゲート誘電体は、高いドーピング濃度を有する前記フィンの前記上端部分の上に形成される第３のゲート誘電体をさらに含む、請求項６に記載のトランジスタ。
【請求項８】
前記第３のゲート誘電体上に形成される第３のゲート導体をさらに含み、該第３のゲート誘電体は、前記第１のゲート誘電体及び第２のゲート誘電体のうちの１つと実質的に同じ厚さを有する、請求項７に記載のトランジスタ。
【請求項９】
非対称マルチゲート型トランジスタを形成する方法であって、
基板上に半導体フィンを形成するステップと、
半導体ドーパントで前記半導体フィンを非対称にドープするステップであって、ドーパントの高いドーピング濃度で前記フィンの第１の側面部分をドープするステップと、より低いドーピング濃度で前記フィンの第２の側面部分をドープするステップとを含む、非対称にドーピングするステップと、
前記フィンの上にゲート誘電体を形成するステップであって、前記高いドーピング濃度を有する前記フィンの前記第１の側面部分の上に第１のゲート誘電体を形成するステップと、前記より低いドーピング濃度を有する前記フィンの前記第２の部分の上に第２のゲート誘電体を形成するステップとを含む、ゲート誘電体を形成するステップと、
前記第１のゲート誘電体の上に第１のゲート導体を形成するステップと、
前記第２のゲート誘電体の上に第２のゲート導体を形成するステップと
を含む方法。
【請求項１０】
前記半導体フィンの上端部分を前記半導体ドーパントで非対称にドーピングするステップをさらに含み、該上端部分は高いドーピング濃度を有する、請求項９に記載の方法。
【請求項１１】
前記ゲート誘電体を前記形成するステップは、前記フィンの上端部分の上に第３のゲート誘電体を形成するステップを含み、前記ゲート導体を前記形成するステップは、前記第３のゲート誘電体の上に第３のゲート導体を形成するステップを含む、請求項１０に記載の方法。
【請求項１２】
非対称マルチゲート型トランジスタを形成する方法であって、
基板上に半導体フィンを形成するステップと、
前記半導体フィンの第１の側面部分に注入材料を組み込むステップと、
前記半導体フィンの上にゲート誘電体を成長させるステップであって、前記注入材料を有する前記半導体フィンの前記第１の側面部分は、前記半導体フィンの第２の側面部分の上に成長する第２のゲート誘電体の厚さとは異なる厚さを有する第１のゲート誘電体を成長させる、ステップと、
前記第１のゲート誘電体の上に第１のゲート導体を形成するステップと、
前記第２のゲート誘電体の上に第２のゲート導体を形成するステップと
を含む方法。
【請求項１３】
前記半導体フィン内の前記注入材料は、前記第１のゲート誘電体と前記第２のゲート誘電体との間の厚さの差を決定する、請求項１２に記載の方法。
【請求項１４】
前記半導体フィンの上端部分に前記注入材料を組み込むステップをさらに含む、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般的には、半導体デバイスに関し、より具体的には、非対称マルチゲート型トランジスタ及びその形成方法に関する。
【背景技術】
【０００２】
マルチゲート型トランジスタの使用は、半導体製造業者が相補型金属酸化物半導体（ＣＭＯＳ）技術における継続的な縮小化を促進するために提案してきた１つの選択である。トランジスタの複数の側面上に配置されたゲートを有するマルチゲート型トランジスタは、より小さなデバイス寸法、及びより高速で切り替えることのできるより大きな電流を可能にする。マルチゲート型トランジスタの１つの型は、半導体フィンの周囲に複数のゲートを有するフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）である。典型的なマルチゲート型ＦｉｎＦＥＴは対称的な構造体及び安定したデバイス特性を有する。しかしながら、幾つかの用途に対しては、非対称マルチゲート型ＦｉｎＦＥＴを有することが望ましい。電源によっては、非対称型ＦｉｎＦＥＴの特性は、電力消費とデバイス性能の間の最適な折合いを達成するように適合させることができる。例えば、ＦｉｎＦＥＴがバッテリによって電力供給される場合には、通常、低い電力消費の要件が性能の要件より重要になる。一方、ＦｉｎＦＥＴが外部ＡＣ電源によって電力供給される場合には、通常は高性能が望ましい。
【０００３】
現在入手可能な非対称マルチゲート型ＦｉｎＦＥＴの欠点は、これらのトランジスタを形成する方法が複雑で費用がかかることである。例えば、これらの方法は、通常、特別なマスキング層及び又は複雑なプロセスを必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、改善された非対称マルチゲート型ＦｉｎＦＥＴ及び形成方法に対する必要性が存在する。
【課題を解決するための手段】
【０００５】
１つの実施形態には、非対称マルチゲート型トランジスタがある。この実施形態においては、非対称マルチゲート型トランジスタは、基板と該基板上に形成された半導体フィンとを備える。半導体フィンは、半導体ドーパントで非対称にドープされる。フィンの第１の側面部分は高いドーピング濃度を有し、それと反対側の第２の側面部分はより低いドーピング濃度を有する。非対称マルチゲート型トランジスタは、さらに、フィンの上に形成されたゲート誘電体を備える。ゲート誘電体は、高いドーピング濃度を有するフィンの第１の側面部分の上に形成された第１のゲート誘電体と、より低いドーピング濃度を有するフィンの第２の側面部分の上に形成された第２のゲート誘電体とを備える。非対称マルチゲート型トランジスタはまた、第１のゲート誘電体上に形成された第１のゲート導体と第２のゲート誘電体上に形成された第２のゲート導体とを備える。
【０００６】
別の実施形態においては、非対称マルチゲート型トランジスタを形成する方法がある。この実施形態において、方法は基板上に半導体フィンを形成するステップを含む。この方法はまた、半導体ドーパントで半導体フィンを非対称にドープするステップを含む。非対称にドープするステップは、フィンの第１の側面部分をドーパントの高いドーピング濃度でドープするステップと、該フィンの第２の側面部分をより低いドーピング濃度でドープするステップとを含む。方法は、さらに、フィンの上にゲート誘電体を形成するステップを含む。ゲート誘電体を形成するステップは、高いドーピング濃度を有するフィンの第１の側面部分の上に第１のゲート誘電体を形成するステップと、より低いドーピング濃度を有するフィンの第２の側面部分の上に第２のゲート誘電体を形成するステップとを含む。この実施形態の方法はさらに、第１のゲート誘電体上に第１のゲート導体を形成するステップと、第２のゲート誘電体上に第２のゲート導体を形成するステップとを含む。
【０００７】
第３の実施形態においては、非対称マルチゲート型トランジスタを形成する方法がある。この実施形態において、方法は基板上に半導体フィンを形成するステップを含む。方法はまた、半導体フィンの第１の側面部分に注入材料を組み込むステップを含む。この実施形態の方法はまた、半導体フィンの上にゲート誘電体を成長させるステップを含む。注入材料を有する半導体フィンの第１の側面部分は、該半導体フィンの第２の側面部分の上に成長する第２のゲート誘電体の厚さとは異なる厚さの第１のゲート誘電体を成長させる。この実施形態の方法はさらに、第１のゲート誘電体上に第１のゲート導体を形成するステップと、第２のゲート誘電体上に第２のゲート導体を形成するステップとを含む。
【発明を実施するための最良の形態】
【０００８】
図１及び図２は、本発明の第１の実施形態による非対称マルチゲート型トランジスタ１０を示す。非対称マルチゲート型トランジスタ１０は、トランジスタの半導体フィンにおけるドーピング・プロファイルが不均一であるために非対称である。即ち、フィンの１つの部分がより高いドーピング濃度を有し、一方、該フィンの反対側の部分はより低いドーピング濃度を有する。これは、非対称マルチゲート型トランジスタの１つの側面の上の１つのトランジスタが、この非対称マルチゲート型トランジスタのもう１つの側面の上のもう１つのトランジスタとは異なるしきい値電圧（Ｖｔ）を有するという結果になるが、ここでＶｔはトランジスタをオン状態にするために必要な電圧である。高いＶｔをもつトランジスタは低電力用途に用いるのに好適であり、一方、低いＶｔをもつトランジスタは高性能用途に用いるのに好適である。
【０００９】
再び図面を参照すると、図１は非対称マルチゲート型トランジスタ１０の断面図を示す。図１は、基板層２２と埋め込み酸化物（ＢＯＸ）層２４を備えた半導体オン・インシュレータ（ＳＯＩ）基板上に形成された非対称マルチゲート型トランジスタ１０を示す。さらに、ＢＯＸ層２４の上に、半導体フィン２８が上に形成される半導体層（図示せず）がある。基板層２２は、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、酸化アルミニウム、及び本質的に１つ又は複数のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族化合物半導体からなる材料を含むがそれらに限定はされない、任意の半導体材料を含むことできる。ＢＯＸ層２４は、酸化シリコン、窒化シリコン、酸窒化シリコン、７より大きな比誘電率を有する高ｋ材料、又はこれらの材料の任意の組み合わせを含むがこれらに限定はされない、任意の絶縁材料を含むことができる。基板層２２及びＢＯＸ層２４は、非対称マルチゲート型トランジスタ１０の付加的な層が上に形成される基板２６を形成する。
【００１０】
図１に示されるように、非対称マルチゲート型トランジスタ１０は、基板２６上に形成された半導体フィン２８をさらに備える。半導体フィンは、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、酸化アルミニウム、及び本質的に１つ又は複数のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族化合物半導体からなる材料を含むがそれらに限定はされない任意の好適な半導体材料を含むことできる。１つの実施形態において半導体フィン２８は単結晶シリコンを含む。半導体フィン２８は図１に示される形状に限定されず、柱状又は円柱状などの他の形状の形態をとることができる。半導体フィン２８は、半導体ドーパントで非対称にドープされ、フィンの１つの側面部分が高いドーピング濃度を有し、反対側の側面部分はより低いドーピング濃度を有する。１つの実施形態において、半導体ドーパントは、リン（Ｐ）、ヒ素（Ａｓ）及びアンチモン（Ｓｂ）のようなｎ型ドーパントからなる群から選択されるドーパントを含む。別の実施形態においては、半導体ドーパントは、ホウ素（Ｂ）、フッ化ホウ素（ＢＦ２）、ガリウム（Ｇａ）、インジウム（Ｉｎ）及びタリウム（Ｔｌ）のようなｐ型ドーパントからなる群から選択されるドーパントを含む。
【００１１】
図１は、半導体フィン２８の左側面部分が、該フィンの右側面部分よりも濃く影付けされていることを示すことによってフィンの不均一なドーピング・プロファイルを例示する。より濃く影付けされた半導体フィン２８の左側面部分はより高いドーピング濃度を表し、一方、より薄く影付けされた該フィンの右側面部分はより低いドーピング濃度を表す。半導体フィン２８の左側面上のより高いドーピング濃度と、該フィンの右側面上のより低いドーピング濃度との配置は、例示のためだけであって、フィンのどちらの部分がより高い及びより低いドーピング濃度をもち得るかについて制限するものではない。より高いドーピング濃度をもつ半導体フィン２８の側面部分は、１×１０１５ｃｍ−３から１×１０２０ｃｍ−３までの範囲のドーピング濃度を有することが好ましく、１×１０１７ｃｍ−３から１×１０１９ｃｍ−３までの範囲のドーピング濃度を有することがより好ましく、５×１０１７ｃｍ−３から５×１０１８ｃｍ−３までの範囲のドーピング濃度を有することが最も好ましい。より低いドーピング濃度をもつフィンの側面部分は、１×１０１８ｃｍ−３より小さなドーピング濃度を有すること好ましく、１×１０１７ｃｍ−３より小さなドーピング濃度を有することがより好ましく、１×１０１６ｃｍ−３より小さなドーピング濃度を有することが最も好ましい。１つの実施形態において、ドーピング濃度はフィンの１つの側面部分から該フィンのもう１つの側面部分まで徐々に変化する。別の実施形態においては、ドーパントはフィンの１つの側面部分にだけ局所化される。
【００１２】
再び図１を参照すると、非対称マルチゲート型トランジスタ１０は、半導体フィン２８の上に形成されたゲート誘電体（第１のゲート誘電体３０ａ及び第２のゲート誘電体３０ｂ）をさらに備える。第１のゲート誘電体３０ａは高いドーピング濃度を有する半導体フィン２８の１つの側面部分の側壁上に形成され、第２のゲート誘電体３０ｂはより低いドーピング濃度を有する該フィンの反対側の側面部分の側壁上に形成される。半導体フィン２８の上には、第１のゲート誘電体３０ａ、半導体フィン２８及び第２のゲート誘電体３０ｂの各々の上端部分を覆うキャッピング層３２が形成される。キャッピング層３２は、パターン最適化に役立ち、次の加工処理の間、半導体フィン２８を保護する。キャッピング層３２に好適な材料は、酸化シリコン、窒化シリコン、酸窒化シリコン、炭化シリコン、アモルファス炭素及びこれらの任意の組み合わせを含むがそれらに限定はされない。１つの実施形態において、キャッピング層３２は窒化シリコンを含む。
【００１３】
基板２６の上において、第１のゲート誘電体３０ａ及びキャッピング層３２の１つの側面の上に第１のゲート導体１２ａが形成され、一方、第２のゲート誘電体３０ｂ及びキャッピング層３２の他の側面の上には第２のゲート導体１２ｂが形成される。図１において、半導体フィン２８の左側面部分は、該フィン２８の右側面部分と比較してより高いドーピング濃度を有するので、トランジスタ１０は第１のゲート導体１２ａによって制御されるときは高いＶｔを有し、第２のゲート導体１２ｂによって制御されるときには低いＶｔを有することになる。
【００１４】
図２は、図１に示される切れ目１−１に沿って描かれた非対称マルチゲート型トランジスタ１０の平面図を示す。図２は、半導体フィン２８がチャネル領域２０、ソース領域１６及びドレイン領域１８を備えることを示す。チャネル領域２０、ソース領域１６、ドレイン領域１８、２つのゲート誘電体３０ａ及び３０ｂ、並びに、２つのゲート導体１２ａ及び１２ｂが、非対称マルチゲート型トランジスタ１０を形成する。
【００１５】
図３〜図６は、図１及び図２に示される非対称マルチゲート型トランジスタ１０を形成する方法を示す。非対称マルチゲート型トランジスタ１０を形成する方法は、ウェハを準備するステップで開始する。１つの実施形態において、ウェハはＳＯＩウェハを含むが、バルクシリコンを含むこともできる。図３に示されるように、非対称マルチゲート型トランジスタ１０を形成するための最初の構造体は、ＳＯＩウェハ（図示せず）のＳＯＩ層上に形成された半導体フィン２８を含む。ＳＯＩ層の下にあるＢＯＸ層２４及び基板層２２は基板２６を形成する。基板層２２及び半導体フィン２８は、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、多結晶シリコン、及び本質的に１つ又は複数のＩＩＩ−Ｖ族又はＩＩ−ＶＩ族化合物半導体からなる材料を含むがそれらに限定はされない、任意の半導体材料を含むことができる。ＢＯＸ層２４は、酸化シリコン、窒化シリコン、酸窒化シリコン、７より大きな比誘電率を有する高ｋ材料、或いは、これらの材料の任意の組合せを含むがそれらに限定はされない、任意の絶縁材料を含むことができる。１つの実施形態においては、半導体フィン２８及び基板層２２の両方がシリコンを含む。１つの実施形態において、基板層２２は２００マイクロメートルから１０００マイクロメートルまでの範囲の厚さを有することが好ましく、５００マイクロメートルから７５０マイクロメートルまでの範囲の厚さを有することがより好ましい。ＢＯＸ層２４は、３０ナノメートルから３０００ナノメートルまでの範囲の厚さを有することが好ましく、１００ナノメートルから１５０ナノメートルまでの範囲の厚さを有することがより好ましい。
【００１６】
図３はさらに、フィンの上に形成されたキャッピング層３２を示す。１つの実施形態において、キャッピング層３２は、酸化物、窒化物、酸窒化物又はそれらの多層などの誘電体材料を含む。半導体フィン２８及びキャッピング層３２の高さ及び厚さは、非対称マルチゲート型トランジスタ１０の用途によって変えることができる。１つの実施形態において、半導体フィン２８は、３０ナノメートルから２００ナノメートルまでの範囲の高さを有することが好ましく、５０ナノメートルから１００ナノメートルまでの範囲の高さを有することがより好ましい。１つの実施形態において、半導体フィン２８は、５ナノメートルから２００ナノメートルまでの範囲の幅を有することが好ましく、３０ナノメートルから７０ナノメートルまでの範囲の幅を有することがより好ましい。１つの実施形態において、キャッピング層３２は、５ナノメートルから２００ナノメートルまでの範囲の厚さを有することが好ましく、３０ナノメートルから５０ナノメートルまでの範囲の厚さを有することがより好ましい。
【００１７】
キャッピング層３２は、化学気相堆積（ＣＶＤ）、低圧化学気相堆積（ＬＰＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、高密度プラズマ化学気相堆積（ＨＤＰＣＶＤ）、準大気圧化学気相堆積（ＳＡＣＶＤ）、瞬時熱化学気相堆積（ＲＴＣＶＤ）、制限反応処理ＣＶＤ（ＬＲＰＣＶＤ）、超高真空化学気相堆積（ＵＨＶＣＶＤ）、有機金属化学気相堆積（ＭＯＣＶＤ）、原子層堆積（ＡＬＤ）、分子線エピタキシ（ＭＢＥ）、物理気相堆積、スパッタリング、めっき、蒸着、イオンビーム蒸着、電子ビーム蒸着、レーザ支援蒸着を含むがそれらに限定はされない従来の堆積法によって形成することができる。代替的に、当業者には周知の従来の熱酸化及び／又は窒化法を用いてキャッピング層３２を成長させることができる。
【００１８】
図３に示される構造体は、当業者には周知の従来の方法を利用して製造される。例えば、反応性イオン・エッチング、イオンビーム・エッチング、プラズマ・エッチング又はレーザ・アブレーションのような従来のリソグラフィ及びドライ・エッチングを用いて、キャッピング層３２をパターン付けし、そのキャッピング層のパターンを下にあるＳＯＩに転写して半導体フィン２８を形成することができる。リソグラフィは、フォトレジスト（図示せず）をキャッピング層３２に塗布するステップと、該フォトレジストをパターン様式で放射に露光するステップと、従来のレジスト現像液を用いて該パターンを該フォトレジスト内に現像するステップとを含むことができる。エッチングは、１つ又は複数の上記のドライ・エッチング法を用いる、単一のエッチング・プロセス又は多重のエッチング・プロセスを含むことができる。エッチングの後、当業者には周知の従来の剥離法により、フォトレジストを除去する。代替的に、電子ビーム・リソグラフィ及び／又はスペーサ・イメージング転写法を用いてキャッピング層３２及び半導体フィン２８をパターン付けすることができる。
【００１９】
図４は、半導体ドーパントが組み込まれた図３からの構造体を示す。１つの実施形態において、図４に示される矢印２９によって示されるように、半導体フィン２８の側面部分は半導体ドーパントの斜め注入を受けるが、これは当業者には周知の方法である。斜め注入は半導体フィン２８の非対称のドーピングを容易にする。半導体フィン２８を非対称にドープすることによって、斜め注入を受ける該フィン２８の側面部分は、より高いドーピング濃度を有することになり、斜め注入を受ける側面の反対側の側面部分は、より低いドーピング濃度を有するか又はドーパントを有しないことになる。より高いドーピング濃度をもつフィンの左側面部分がより濃く影付けされて図４に表され、一方、より低いドーピング濃度をもつ該フィンの側面部分はより薄く影付けされる。半導体フィン２８を非対称にドーピングした結果、不均一なドーピング・プロファイルをもつフィンとなる。斜めイオン注入の代わりの代替的な方法を、半導体フィン２８を非対称にドープするために用いることもできる。例えば、窒化シリコン層のような保護層を半導体フィン２８の１つの側面部分の上に形成することができ、半導体ドーパントは反対側の側面部分に組み込まれ、この部分がイオン注入、気相ドーピング、プラズマ・ドーピング、プラズマ浸漬イオン注入、注入ドーピング、液相ドーピング及び固相ドーピングを含むがそれらに限定はされない、既存の又は将来開発されるドーピング法に曝される。
【００２０】
非対称マルチゲート型トランジスタ１０を製造するのに使用されるドーパントの型はトランジスタの用途によって変わることになる。１つの実施形態において、半導体ドーパントはリン（Ｐ）、ヒ素（Ａｓ）及びアンチモン（Ｓｂ）からなる群から選択されるｎ型ドーパントである。代替の実施形態においては、半導体ドーパントは、ホウ素（Ｂ）、フッ化ホウ素（ＢＦ２）、ガリウム（Ｇａ）、インジウム（Ｉｎ）及びタリウム（Ｔｌ）からなる群から選択されるｐ型ドーパントである。非対称マルチゲート型トランジスタ１０を製造するのに使用されるドーパントの量は、選択されるドーパント及びトランジスタの用途によって変わることになる。１つの実施形態において、より高いドーピング濃度をもつ半導体フィン２８の側面部分は、好ましくは１×１０１５ｃｍ−３から１×１０２０ｃｍ−３までの範囲、より好ましくは１×１０１７ｃｍ−３から１×１０１９ｃｍ−３までの範囲、最も好ましくは５×１０１７ｃｍ−３から５×１０１８ｃｍ−３までの範囲のドーピング濃度を有する。より低いドーピング濃度をもつフィンの側面部分は、好ましくは１×１０１８ｃｍ−３より小さな、より好ましくは１×１０１７ｃｍ−３より小さな、最も好ましくは１×１０１６ｃｍ−３より小さなドーピング濃度を有する。１つの実施形態において、ドーピング濃度は、フィンの１つの側面部分から他の側面部分まで徐々に変化する。別の実施形態においては、ドーパントはフィンの１つの側面部分にだけ濃縮される。
【００２１】
ドーピングの方法に応じて、随意の活性化プロセスを実施して半導体フィン２８内のドーパントを活性化することができる。活性化プロセスは、瞬時熱アニール、炉アニール及びレーザ・アニールなどの熱アニール・プロセスを実行するステップを含むことができる。代替的に、紫外線（ＵＶ）照射などの照射プロセスを用いてドーパントを活性化することができる。
【００２２】
図５は、半導体フィン２８上に形成されたゲート誘電体（第１のゲート誘電体３０ａ及び第２のゲート誘電体３０ｂ）を有する図４からの構造体を示す。第１のゲート誘電体３０ａは、高いドーピング濃度を有するフィン２８の側面部分の上に形成され、第２のゲート誘電体３０ｂは、より低いドーピング濃度を有する該フィンの側面部分の上に形成される。第１及び第２のゲート誘電体３０ａ及び３０ｂは、酸化シリコン（ＳｉＯ２）、窒化シリコン、酸窒化シリコン、７より大きな比誘電率を有する高ｋ（高誘電率）材料、又はこれらの材料の任意の組合せを含むがそれらに限定はされない、同じ又は異なる誘電体材料を含むことができる。高ｋ材料の例は、酸化ハフニウム、酸化ハフニウムシリコン、酸窒化ハフニウムシリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸窒化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウムタンタル、及びニオブ酸鉛亜鉛、並びに、これらの材料の任意の組合せなどの金属酸化物を含むがそれらに限定はされない。各々のゲート誘電体３０ａ及び３０ｂの厚さは変えることができる。１つの実施形態において、ゲート誘電体の各々は、１ナノメートルから１０ナノメートルまでの範囲の厚さを有する。
【００２３】
半導体フィン２８の上にゲート誘電体を形成することができる種々の方法がある。各々の方法はゲート誘電体として用いるのに選択される材料に依存することになる。例えば、ゲート誘電体がＳｉＯ２である場合には、従来の熱酸化法を用いて半導体フィン２８の側壁の表面を酸化させてＳｉＯ２を熱的に成長させることができる。別の実施形態において、ゲート誘電体が高ｋ誘電体である場合には、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、有機金属化学気相堆積（ＭＯＣＶＤ）及びレーザ支援堆積のような従来の堆積法を用いることができる。
【００２４】
図６は、基板２６の上に形成された第１のゲート導体１２ａ及び第２のゲート導体１２ｂ、ゲート誘電体３０ａ及び３０ｂ、並びに、キャッピング層３２をもつ図５からの構造体を示す。第１のゲート導体１２ａ及び第２のゲート導体１２ｂは、多結晶若しくはアモルファスシリコン、ゲルマニウム、シリコンゲルマニウム、金属（例えば、タングステン、チタン、タンタル、ルテニウム、コバルト、銅、アルミニウム、鉛、白金、スズ、銀、金）、導電性金属化合物材料（例えば、窒化タンタル、窒化チタン、タングステンシリサイド、窒化タングステン、窒化チタン、窒化タンタル、酸化ルテニウム、コバルトシリサイド、ニッケルシリサイド）、又はこれらの材料の任意の適切な組合せから成る群から選択される、同じ又は異なる導電性材料を含む。ゲート導体１２ａ及び１２ｂの高さ及び厚さは、用途によって変えることができるが、大部分の実施形態においては、高さ及び厚さは半導体フィン２８及びキャッピング層３２の高さに対応し、一方、厚さは２０ナノメートルから２００ナノメートルまでの範囲となる。
【００２５】
第１のゲート導体１２ａ及び第２のゲート導体１２ｂは、原子層堆積（ＡＬＤ）、低圧化学気相堆積（ＬＰＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、高密度プラズマ化学気相堆積（ＨＤＰＣＶＤ）、準大気圧化学気相堆積（ＳＡＣＶＤ）、瞬時熱化学気相堆積（ＲＴＣＶＤ）、制限反応処理ＣＶＤ（ＬＲＰＣＶＤ）、超高真空化学気相堆積（ＵＨＶＣＶＤ）、有機金属化学気相堆積（ＭＯＣＶＤ）、分子線エピタキシ（ＭＢＥ）、物理気相堆積、スパッタリング、めっき、蒸着、イオンビーム蒸着、電子ビーム蒸着及びレーザ支援蒸着のような従来の方法によって形成することができる。
【００２６】
第１のゲート導体１２ａ及び第２のゲート導体１２ｂを堆積させた後、非対称マルチゲート型トランジスタ１０を得るために、図６における構造体に付加的な加工処理操作を実行する。１つの実施形態においては、従来のパターン付け（すなわち、リソグラフィ）及びエッチングにより、図６に示される構造体から不必要な材料を除去してソース領域及びドレイン領域を形成する。これらの処理操作を実行した後、イオン注入などの従来のドーピング法を実施してソース１６及びドレイン１８を形成する。１つの実施形態において、ソース１６及びドレイン１８に注入されるドーパントは、チャネル領域２０に組み込まれたドーパントとは反対の極性を有する。結果は図１及び２に示される非対称マルチゲート型トランジスタ１０となる。
【００２７】
図７及び図８は、非対称マルチゲート型トランジスタの第２の実施形態を示す。特に図７及び図８は、非対称の本体ドーピングを有するトライ・ゲート型トランジスタ１１を示す。トライ・ゲート型トランジスタ１１は、トランジスタ１１が３つのゲート導体１２ａ、１２ｂ及び１２ｃ、並びに、３つのゲート誘電体３０ａ、３０ｂ及び３０ｃを有する（図７及び図８参照）ことを除いては、図１及び図２の非対称マルチゲート型トランジスタ１０に類似している。この実施形態において、図１及び図２に示されるトランジスタ１０のキャッピング層３２は、付加的なゲート誘電体３０ｃで置き換えられている。図７に示されるように、トライ・ゲート型トランジスタ１１の半導体フィン２８におけるドーピング・プロファイルは、不均一である。この実施形態において、半導体フィン２８の１つの側面部分はより高いドーピング濃度を有し、一方、該フィンの反対側の側面部分はより低いドーピング濃度を有する。さらに、半導体フィン２８の上端部分はより高いドーピング濃度を有する。半導体フィン２８の側面部分及び上端部分の両方に存在する高いドーピング濃度は、図７において、より低いドーピング濃度を有する該フィンの右側面部分とは対照的により濃く影付けされて示される。チャネル領域２０、ソース領域１６、ドレイン領域１８、３つのゲート誘電体３０ａ、３０ｂ及び３０ｃ、並びに、３つのゲート導体１２ａ、１２ｂ及び１２ｃが、非対称マルチゲート型トランジスタ１１を形成する（図７及び図８）。
【００２８】
図７及び図８の配置は、トライ・ゲート型トランジスタ１１の３つのトランジスタをもたらし、このトライ・ゲート型トランジスタ１１の２つのトランジスタ（即ち、側面上の１つ及び上端上の１つ）は、低いドーピング濃度を有するトライ・ゲート型トランジスタの第３の残りの側面のトランジスタとは異なるしきい値電圧（Ｖｔ）を有する。高いＶｔをもつトランジスタは、低電力用途に用いるのに好適であり、一方、低いＶｔをもつトランジスタは高性能用途に用いるのに好適である。この実施形態において、トランジスタ１１は、第１のゲート導体１２ａ又は第３のゲート導体１２ｃによって制御されるときには高いＶｔを有し、第２のゲート導体１２ｂによって制御されるときには、低いＶｔを有することになる。
【００２９】
図９〜図１２は、図７及び図８に示されるトライ・ゲート型トランジスタ１１を形成する方法を示す。トライ・ゲート型トランジスタ１１を形成する方法は、幾つかの相違点を除いて、図３及び図４に関して説明された方法に類似している。例えば、図９において、図３に示されるトランジスタ１０にあるような半導体フィン２８の上端の上に形成されるキャッピング層はない。この実施形態においては、基板層２２及びＢＯＸ層２４を備えた基板２６の上に形成される半導体フィン２８のみがある。別の相違点は図１０に示されるように、斜め注入により、フィンの１つの側面部分に加えて、半導体フィン２８の上端部分を、半導体ドーパントで非対称にドープすることである。結果として、斜め注入を受ける半導体フィンの上端部分及び側面部分は高いドーピング濃度を有し、斜め注入を受けない該フィンの側面部分は、より低いドーピング濃度を有することになる。ドーピングの方法に応じて、随意の活性化プロセスを実施して半導体フィン内のドーパントを活性化することができる。活性化プロセスは、瞬時熱アニール、炉アニール及びレーザ・アニールのような熱アニール・プロセスを実行するステップを含むことができる。代替的に、紫外線（ＵＶ）照射のような照射プロセスを用いてドーパントを活性化することができる。
【００３０】
図１１に示されるように付加的な相違は、図５に示される構造体のキャッピング層３２が第３のゲート誘電体３０ｃで置き換えられたことである。第３のゲート誘電体３０ｃは、第１及び第２のゲート誘電体３０ａ及び３０ｂに類似しており、ＳｉＯ２、酸窒化シリコン、窒化シリコン又は高ｋ誘電体材料を含み得る誘電体材料を含むことができる。さらに、ゲート誘電体３０ｃは、ゲート誘電体３０ａ及び３０ｂに関する上述の範囲の厚さに類似した厚さを有することができ、類似した方法で形成することができる。図９〜図１２で説明される方法と図３〜図６で説明される方法との間の最後の相違は、図１２が第３のゲート導体１２ｃを示すことである。第３のゲート導体１２ｃは、ゲート導体１２ａ及び１２ｂに関して記述されたのと同じ導電材料を含むことができ、上記と同じ高さ及び厚さの範囲を有することができる。さらに、第３のゲート導体１２ｃはゲート導体１２ａ及び１２ｂと同じ方法で形成することができる。
【００３１】
非対称マルチゲート型トランジスタ１０と同様に、トライ・ゲート型トランジスタ１１（図７及び図８）は、図１２に示される構造体に付加的な加工処理操作を施すことによって形成される。例えば、１つの実施形態において、従来のパターン付け（即ち、リソグラフィ）及びエッチングにより、示される構造体から不要な材料を除去してソース領域及びドレイン領域を形成する。これらの加工処理操作を実行した後、イオン注入のような従来のドーピング法を実行してソース領域１６及びドレイン領域１８（図８）を形成する。１つの実施形態においては、ソース領域１６（図８）及びドレイン領域１８（図８）に注入されるドーパントは、半導体フィン２８に組み込まれたドーパントとは反対の極性を有する。結果は図８に示される非対称マルチゲート型トランジスタ１１となる。
【００３２】
図１３及び図１４は、この開示の第３の実施形態による非対称マルチゲート型トランジスタ３４を示す。非対称マルチゲート型トランジスタ３４は、半導体フィン５２上に形成された厚さの異なるゲート誘電体５６、５８が存在するために非対称である。具体的には、半導体フィン５２の１つの側面部分が、上部に形成された薄いゲート誘電体５６を有し、一方、該フィン５２の反対側の側面部分は上部に形成された厚いゲート誘電体５８を有する。薄いゲート誘電体５６上に形成された、非対称マルチゲート型トランジスタ３４の側面のトランジスタは、低いＶｔを有し、一方、厚いゲート誘電体５８上に形成された、非対称マルチゲート型トランジスタ３４の他の側面のトランジスタは高いＶｔを有する。低いＶｔをもつ、非対称マルチゲート型トランジスタ３４の側面のトランジスタは、高性能用途に用いるのに好適であり、一方、高いＶｔをもつ側面のトランジスタは低電力用途に用いるのに好適である。
【００３３】
再び図面を参照すると、図１３は非対称マルチゲート型トランジスタ３４の断面図を示す。図１３において、非対称マルチゲート型トランジスタ３４は、図２の基板層２２に類似した基板層４６と、図２のＢＯＸ層２４に類似した埋め込み酸化物（ＢＯＸ）層４８と、第１の実施形態で説明されたように内部に半導体フィン５２が形成される半導体層に類似した、ＢＯＸ層４８の上の半導体層（図示せず）とを備えた半導体オン・インシュレータ（ＳＯＩ）基板上に形成される。基板層４６及びＢＯＸ層４８は基板５０を形成し、その上に非対称マルチゲート型トランジスタ３４の付加的な層が形成される。
【００３４】
図１３に示されるように、非対称マルチゲート型トランジスタ３４は、さらに、基板５０の上に形成された半導体フィン５２を備える。１つの実施形態において、半導体フィン５２は第１の実施形態において前述された半導体フィン２８に類似した材料を含む。注入材料５４は、半導体フィン５２の１つの側面部分に組み込まれる。図１３は、半導体フィン５２の左側面部分の上の注入材料５４を例示するが、しかしながら、この位置は注入材料５４を注入できる場所を限定するものではない。１つの実施形態において、注入材料５４は、水素（Ｈ）、重水素（Ｄ）、窒素（Ｎ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）、炭素（Ｃ）、酸素（Ｏ）、フッ素（Ｆ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ホウ素（Ｂ）、インジウム（Ｉｎ）及びタリウム（Ｔｌ）を含むがこれらに限定はされない材料を含む。
【００３５】
半導体フィン５２の上に形成されるゲート誘電体５６、５８の成長速度は、選択される注入材料によって増加又は減少させることができる。例えば、酸化シリコンを窒素ドープのシリコン基板上で成長させる場合には、酸化シリコンの成長速度は、非ドープのシリコン基板上の成長速度と比べて減少する。一方、フッ素をシリコン基板内に組み込むことは酸化シリコンの成長速度を増加させる。１つの実施形態において、より厚いゲート誘電体は約１０オングストロームから約１００オングストロームまでの範囲の厚さを有し、一方、より薄いゲート誘電体５６は、より厚いゲート誘電体５８よりも、２オングストロームから２０オングストローム薄い厚さを有する。
【００３６】
図１３は、半導体フィン５２の上に形成された第１のゲート誘電体５６及び第２のゲート誘電体５８を示す。第１のゲート誘電体５６は、注入材料５４を有する半導体フィン５２の側面部分の側壁上に形成され、一方、第２のゲート誘電体５８は、注入材料５４をもつ側面部分の反対側の側面部分の側壁上に形成される。半導体フィン５２の上には、第１の実施形態で説明されたキャッピング層３２に類似したキャッピング層６０が形成される。キャッピング層６０は、パターン最適化に役立ち、次の処理の間、半導体フィン５２を保護する。
【００３７】
基板５０の上、第１のゲート誘電体５６及びキャッピング層６０の１つの側面の上に第１のゲート導体３６ａが形成され、一方、第２のゲート誘電体５８及びキャッピング層のもう１つの側面の上に第２のゲート導体３６ｂが形成される。図１３において、半導体フィン５２の左側面部分が該フィン５２の右側面部分と比較してより薄いゲート誘電体５６を有するので、トランジスタ３４は、第１のゲート導体３６ａによって制御されるときには低いＶｔを有し、第２のゲート導体３６ｂによって制御されるときには高いＶｔを有することになる。
【００３８】
図１４は、図１３に示される切れ目５−５に沿って描かれた非対称マルチゲート型トランジスタ３４の平面図を示す。図１４は、半導体フィン５２がチャネル領域４４、ソース領域４０及びドレイン領域４２を備えることを示す。チャネル領域４４、ソース領域４０、ドレイン領域４２、２つのゲート誘電体５６及び５８、並びに、２つのゲート導体３６ａ及び３６ｂが、非対称マルチゲート型トランジスタ３４を形成する。
【００３９】
図１５〜図１８は、図１３及び図１４に示される非対称マルチゲート型トランジスタ３４を形成する方法を示す。図１５に示されるように、キャッピング層６０をもつ半導体フィン５２が、ＢＯＸ層４８及び基板層４６をもつＳＯＩ基板の上に形成される。図１５の構造体は図３の構造体と同じである。このような構造体を形成する方法は、第１の実施形態において前述された方法に類似する。
【００４０】
図１６は注入材料５４を注入された図１５からの構造体を示す。図１６に示される矢印５５で示されるように、半導体フィン５２の側面部分が注入材料の斜め注入を受ける。１つの実施形態において、注入材料５４は、水素（Ｈ）、重水素（Ｄ）、窒素（Ｎ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）、炭素（Ｃ）、酸素（Ｏ）、フッ素（Ｆ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ホウ素（Ｂ）、インジウム（Ｉｎ）及びタリウム（Ｔｌ）からなる群から選択される材料を含む。選択される注入材料５４は、半導体フィン５２の上のゲート誘電体５６及びゲート誘電体５８の成長又は酸化速度、並びに、各酸化物の厚さを決定することになる。例えば、窒素が注入材料５４として用いられる場合には、窒素を注入された半導体フィン５２の側面部分の上のＳｉＯ２ゲート誘電体の成長速度は、窒素を含まないフィンの側面よりも遅くなる。結果として、窒素を注入された半導体フィン５２の側面部分の上のゲート誘電体５６の厚さは、窒素を含まないフィンの側面上のゲート誘電体５８の厚さよりも薄くなる。
【００４１】
別の実施形態において、フッ素が注入材料５４として用いられる場合には、フッ素を注入された半導体フィン５２の側面部分の上のＳｉＯ２ゲート誘電体の成長速度は、フッ素を含まないフィンの側面より速くなる。結果として、フッ素を注入された半導体フィン５２の側面部分の上のゲート誘電体５８の厚さは、フッ素を含まないフィンの側面上のゲート誘電体５６の厚さよりも厚くなる。さらに別の実施形態において、フッ素が注入材料５４として用いられる場合には、フッ素を注入された半導体フィン５２の側面部分の上の酸化ハフニウム又はハフニウムシリケートなどの高ｋ誘電体の堆積速度は、フッ素を含まないフィンの側面よりも遅くなる。結果として、フッ素を注入された半導体フィン５２の側面部分の上のゲート誘電体５６の厚さは、フッ素を含まないフィンの側面の上のゲート誘電体５８の厚さよりも薄くなる。
【００４２】
斜めイオン注入の代わりに代替的な方法を用いて半導体フィン２８を非対称にドープすることもできる。例えば、窒化シリコン層のような保護層を、半導体フィン２８の１つの側面部分の上に形成することができ、半導体ドーパントは反対側の側面部分に組み込まれ、この側面部分が、イオン注入、気相ドーピング、プラズマ・ドーピング、プラズマ浸漬イオン注入、注入ドーピング、液相ドーピング及び固相ドーピングを含むがそれらに限定されない既存又は将来開発されるドーピング法に曝される。
【００４３】
ドーピング方法に応じて、随意の活性化プロセスを実施して半導体フィン２８内のドーパントを活性化することができる。活性化プロセスは、瞬時熱アニール、炉アニール及びレーザ・アニールのような熱アニール処理を実施するステップを含むことができる。代替的に、紫外線（ＵＶ）照射のような照射プロセスを用いてドーパントを活性化することができる。
【００４４】
非対称マルチゲート型トランジスタ３４を製造するために半導体フィン５２に注入される注入材料５４の量は、選択される注入材料５４及びトランジスタの用途によって変わることになる。１つの実施形態において、半導体フィン５２に注入される注入材料５４の量は、１×１０１７ｃｍ−３から１×１０２１ｃｍ−３までの程度であることが好ましく、１×１０１８ｃｍ−３から１×１０２０ｃｍ−３までがより好ましく、５×１０１８ｃｍ−３から２×１０１９ｃｍ−３までであることが最も好ましい。
【００４５】
図１７は、半導体フィン５２上に形成された第１のゲート誘電体５６及び第２のゲート誘電体５８をもつ図１６からの構造体を示す。第１のゲート誘電体５６は注入材料５４を有する半導体フィン５２の側面部分の側壁上に形成され、一方、第２のゲート誘電体５８は該注入材料とは反対側のフィンの側面部分の側壁上に形成される。１つの実施形態において、第１のゲート誘電体５６及び第２のゲート誘電体５８は、酸化シリコン、窒化シリコン、酸窒化シリコン、７より大きな比誘電率を有する高ｋ（高誘電率）材料、或いは、これらの材料の任意の組み合わせを含むことができる誘電体材料を含む。高ｋ材料の例には、酸化ハフニウム、酸化ハフニウムシリコン、酸窒化ハフニウムシリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸窒化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウムタンタル、ニオブ酸鉛亜鉛、及びこれらの材料の任意の組み合わせなどの金属酸化物が含まれるがこれらに限定はされない。１つの実施形態において、より厚いゲート誘電体５８は１０オングストロームから１００オングストロームまでの範囲の厚さを有し、一方、より薄いゲート誘電体５６はゲート誘電体５８の厚さよりも２オングストロームから２０オングストローム薄い厚さを有する。
【００４６】
ゲート誘電体５６及びゲート誘電体５８は、従来の成長又は堆積法によって半導体フィン５２上に同時に形成される。例えば、誘電体５６及び５８が酸化シリコン、窒化シリコン、又は酸窒化シリコンを含むときは、熱酸化法又は窒化法を用いることができる。前述のように、半導体フィン５２上の誘電体５６及び５８の成長速度及び厚さは、フィンに注入される注入材料に依存することになる。誘電体５６及び５８が酸化ハフニウム又はハフニウムシリケートのような高ｋ誘電体を含むときは、原子層堆積（ＡＬＤ）法又は有機金属化学気相堆積（ＭＯＣＶＤ）法を用いることができる。上述のように、半導体フィン５２上の誘電体５６及び５８の堆積速度及び厚さは、フィン５２に注入される注入材料５４に依存することになる。
【００４７】
図１８は、基板５０と、ゲート誘電体５６及び５８と、キャッピング層６０との上に形成された第１のゲート導体３６ａ及び第２のゲート導体３６ｂを有する図１７からの構造体を示す。第１のゲート導体３６ａ及び第２のゲート導体３６ｂは、第１の実施形態において前述された第１のゲート導体１２ａ及び第２のゲート導体１２ｂに類似した、同じ又は異なる導電性材料を含むことができる。
【００４８】
第１のゲート導体３６ａ及び第２のゲート導体３６ｂを堆積した後、第１の実施形態において非対称マルチゲート型トランジスタ１０を形成するための加工処理操作に類似した加工処理操作が、非対称マルチゲート型トランジスタ３４を得るために図１８の構造体に施される。例えば、１つの実施形態において、従来のパターン付け（即ち、リソグラフィ）及びエッチングにより、示される構造体から不要な材料を除去してソース領域及びドレイン領域を形成する。これらの加工処理操作を実施した後、イオン注入のような従来のドーピング法を実施してソース４０及びドレイン４２を形成する。１つの実施形態において、ソース４０及びドレイン４２に注入されるドーパントは、半導体フィン５２に組み込まれたドーパントと反対の極性を有する。結果は図１３に示される非対称マルチゲート型トランジスタ３４となる。
【００４９】
図１９及び図２０は、非対称マルチゲート型トランジスタの第４の実施形態を示す。特に、図１９及び図２０は変化する厚さをもつゲート誘電体を有するトライ・ゲート型トランジスタ３５を示す。トライ・ゲート型トランジスタ３５は、トランジスタ３５が３つのゲート導体３６ａ、３６ｂ及び３６ｃ、並びに３つのゲート誘電体５６ａ、５６ｂ及び５８を有することを除いて、図１３及び図１４の非対称マルチゲート型トランジスタ３４に類似している（図１９及び図２０参照）。半導体フィン５２は、チャネル領域４４、ソース領域４０及びドレイン領域４２を備える。チャネル領域４４、ソース領域４０、ドレイン領域４２、３つのゲート誘電体（５６ａ、５６ｂ及び５８）、及び３つのゲート導体（３６ａ、３６ｂ及び３６ｃ）が、非対称マルチゲート型トランジスタ３５を形成する（図１９及び図２０）。ゲート導体３６ｃ及びゲート誘電体５６ｂの材料、厚さ及び形成方法は、それぞれ、ゲート導体３６ａ、３６ｂ及びゲート誘電体５６に類似する。また、この実施形態において、図１３及び図１４に示されるトランジスタ３４のキャッピング層６０は、付加的なゲート誘電体５６ｂで置き換えられている。別の相違は、半導体フィン５２が注入材料５４を注入された１つの側面部分及び上端部分を有することである。
【００５０】
この実施形態において、ゲート誘電体５６ａ及び５６ｂは、注入材料５４を含む半導体フィン５２の部分の上に形成されたものであるが、薄いゲート誘電体であり、一方、注入材料５４を含まないフィン５２の部分の上に形成されたゲート誘電体５８は厚い誘電体である。薄いゲート誘電体５６ａ及び５６ｂ上に形成された、トライ・ゲート型トランジスタ３５のゲート導体３６ａ及び３６ｃは、低いＶｔを有し、一方、厚いゲート誘電体５８上に形成された、トライ・ゲート型トランジスタ３５のゲート導体３６ｂは、高いＶｔを有する。低いＶｔを有するトライ・ゲート型トランジスタ３５のゲート導体３６ａ及び３６ｃは、高性能用途に用いるのに好適であり、一方、高いＶｔを有するゲート導体３６ｂは、低電力用途に用いるのに好適である。
【００５１】
図２１〜図２４は、図１９及び図２０に示されるトライ・ゲート型トランジスタ３５を形成する方法を示す。トライ・ゲート型トランジスタ３５を形成する方法は、幾つかの相違を除いて、図１５〜図１８に関して説明された方法に類似する。例えば、図２１においては、図１５に示されるトランジスタ３４にあるような半導体フィン５２の上端に形成されるキャッピング層は存在しない。この実施形態においては、基板層４６及びＢＯＸ層４８を備えた基板５０の上に形成された半導体フィン５２のみが存在する。別の相違は、図２２に示されるように、斜め注入により、フィン５２の１つの側面部分に加えて、注入材料が半導体フィン５２の上端部分に非対称に注入されることである。トランジスタ３４に関して前述したように、注入材料５４は、水素（Ｈ）、重水素（Ｄ）、窒素（Ｎ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）、炭素（Ｃ）、酸素（Ｏ）、フッ素（Ｆ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ホウ素（Ｂ）、インジウム（Ｉｎ）、及びタリウム（Ｔｌ）からなる群から選択される材料を含むことができる。
【００５２】
選択される注入材料５４は、半導体フィン５２の上に形成されるゲート誘電体５６ａ、５６ｂ及び５８の厚さ及び成長速度を決定することになる。例えば、窒素が注入材料５４として用いられる場合には、半導体フィン５２の上端及び側面部分上のＳｉＯ２ゲート誘電体の成長速度は、注入窒素を含まない該フィンの側面より遅くなる。結果として、半導体フィン５２の上端及び側面部分の上のゲート誘電体５６ａ及び５６ｂの厚さは、注入窒素を含まない該フィン５２の側面の上のゲート誘電体５８の厚さよりも薄くなる。図２３は、ゲート誘電体５６ａ及び５６ｂは薄い厚さを有し、一方、ゲート誘電体５８はより厚い厚さを有することを示す。別の実施形態において、フッ素が注入材料５４として用いられる場合には、ゲート誘電体５６ａ、５６ｂ及び５８の成長速度は注入材料が窒素の場合とは異なることになる。結果として、ゲート誘電体５６ａ及び５６ｂの厚さはゲート誘電体５８の厚さよりも厚くなる。さらに別の実施形態において、フッ素が注入材料５４として用いられる場合には、フッ素を注入された半導体フィン５２の側面部分の上の酸化ハフニウム又はハフニウムシリケートのような高ｋ誘電体の堆積速度は、フッ素を含まないフィンの側面よりも遅くなる。結果として、フッ素を注入された半導体フィン５２の側面部分の上のゲート誘電体５６ａ及び５６ｂの厚さは、フッ素を含まないフィンの側面の上のゲート誘電体５８の厚さよりも薄くなる。
【００５３】
斜めイオン注入の代わりの代替的な方法を用いて半導体フィン５２を非対称にドープすることもできる。例えば、窒化シリコン層のような保護増を半導体フィン５２の１つの側面部分の上に形成することができ、半導体ドーパントは反対側の側面部分に組み込まれ、この側面部分が、イオン注入、気相ドーピング、プラズマ・ドーピング、プラズマ浸漬イオン注入、注入ドーピング、液相ドーピング、及び固相ドーピングを含むがこれらに限定されない既存又は将来開発されるドーピング法に曝される。
【００５４】
ドーピング方法に応じて、随意の活性化プロセスを実施して半導体フィン内のドーパントを活性化することができる。活性化プロセスは、瞬時熱アニール、炉アニール及びレーザ・アニールのような熱アニール処理を実施するステップを含むことができる。代替的に、紫外線（ＵＶ）照射のような照射プロセスを用いてドーパントを活性化することができる。
【００５５】
非対称マルチゲート型トランジスタ３４と同様に、トライ・ゲート型トランジスタ３５は図２４に示される構造体に付加的な加工処理操作を施すことによって形成される。例えば、１つの実施形態においては、従来のパターン付け（即ち、リソグラフィ）及びエッチングにより、示される構造体から不要な材料を除去してソース領域及びドレイン領域を形成する。これらの処理操作を実行した後に、イオン注入のような従来のドーピング法を実施してソース４０及びドレイン４２を形成する。１つの実施形態において、ソース４０及びドレイン４２に注入されるドーパントは、半導体フィン５２に組み込まれるドーパントとは反対の極性を有する。結果は図２０に示される非対称マルチゲート型トランジスタ３５となる。
【００５６】
非対称マルチゲート型トランジスタ１０、１１、３４及び３５、並びに、それぞれの形成方法は、幾つかの理由で、現在使用される非対称マルチゲート型トランジスタを超える改善となる。第１に、非対称マルチゲート型トランジスタは、半導体フィンにドーパントを非対称に組み込むために非対称ドーピング法を単に実行することによって形成される。それゆえに、工程の複雑さが減り、加工費が安くなる。第２に、非対称マルチゲート型トランジスタを形成するのに、特別なマスキング層は何も必要としない。それゆえに、リソグラフィに附随するオーバーレイ問題が取り除かれる。最後に、ゲート誘電体は半導体フィンの全ての露出した側壁上に同時に形成されるので、さらに工程の複雑さが減って加工費が安くなる。
【００５７】
１つの実施形態において、上述の非対称マルチゲート型トランジスタ１０、１１、３４及び３５は、集積回路チップに関する設計の一部とすることができる。チップの設計は、図形処理コンピュータ・プログラミング言語で作成され、コンピュータ・ストレージ媒体（ディスク、テープ、物理ハード・ドライブ、又はストレージ・アクセス・ネットワークにおけるような仮想ハード・ドライブなど）に格納される。設計者がチップ又はチップを製造するのに用いるフォトリソグラフィのマスクを製造しない場合には、該設計者は、結果の設計を、物理的手段によって（例えば、設計を格納するストレージ媒体のコピーを提供することによって）又は電子的に（例えば、インターネットを通して）、製造施設に直接又は間接に伝送する。格納された設計は、次に、フォトリソグラフィのマスクの製造のために適切な形態（例えば、ＧＤＳＩＩ）に変換され、それが典型的には、ウェハ上に形成されるべき当該チップの設計の多数のコピーを含む。フォトリソグラフィのマスクは、エッチングされるか又は別に処理されるべきウェハ（及び／又はその上の層）の範囲を画定するために用いられる。
【００５８】
非対称マルチゲート型トランジスタ１０、１１、３４及び３５を形成するための前述の方法は、それらのトランジスタを利用する集積回路チップの製造に用いることができる。
【００５９】
結果として得られる集積回路チップは、裸のダイのような未加工ウェハの形態（即ち、多数のパッケージされていないチップを有する単一のウェハとして）で、又はパッケージされた形態で、製造者が配布することができる。後者の場合には、チップは単一のチップ・パッケージ（マザーボード又は他のより高レベルのキャリアに付けられたリードを有するプラスチック・キャリアのような）或いはマルチチップ・パッケージ（表面相互接続部又は埋め込み相互接続部のいずれか一方又は両方を有するセラミック・キャリアのような）に取り付けられる。いずれにしても、チップは、次に、他のチップ、別個の回路素子、及び／又は、他の信号処理デバイスとともに集積化されて、マザーボードのような（ａ）中間製品あるいは（ｂ）最終製品のいずれかの部分となる。最終製品は、おもちゃ及び他の低価格の用途から、ディスプレイ、キーボード又は他の入力装置、及び中央処理装置を有する高度なコンピュータ製品に至るまでの、集積回路チップを含んだ任意の製品とすることができる。
【００６０】
非対称マルチゲート型トランジスタ及び形成方法がこの開示により提供されていることは明らかである。本開示はその好ましい実施形態に関連して特に示され説明されているが、当業者は本開示の範囲から離れることなく変更及び修正を施すことができることを認識されたい。
【図面の簡単な説明】
【００６１】
【図１】この開示の第１の実施形態による非対称マルチゲート型トランジスタの断面図を示す。
【図２】この開示の第１の実施形態による非対称マルチゲート型トランジスタの平面図を示す。
【図３】図１及び図２に示される非対称マルチゲート型トランジスタを形成する方法を示す。
【図４】図１及び図２に示される非対称マルチゲート型トランジスタを形成する方法を示す。
【図５】図１及び図２に示される非対称マルチゲート型トランジスタを形成する方法を示す。
【図６】図１及び図２に示される非対称マルチゲート型トランジスタを形成する方法を示す。
【図７】この開示の第２の実施形態による非対称マルチゲート型トランジスタの断面図を示す。
【図８】この開示の第２の実施形態による非対称マルチゲート型トランジスタの平面図を示す。
【図９】図７及び図８に示されるトライ・ゲート型トランジスタを形成する方法を示す。
【図１０】図７及び図８に示されるトライ・ゲート型トランジスタを形成する方法を示す。
【図１１】図７及び図８に示されるトライ・ゲート型トランジスタを形成する方法を示す。
【図１２】図７及び図８に示されるトライ・ゲート型トランジスタを形成する方法を示す。
【図１３】この開示の第３の実施形態による非対称マルチゲート型トランジスタの断面図を示す。
【図１４】この開示の第３の実施形態による非対称マルチゲート型トランジスタの平面図を示す。
【図１５】図１３及び図１４に示される非対称マルチゲート型トランジスタを形成する方法を示す。
【図１６】図１３及び図１４に示される非対称マルチゲート型トランジスタを形成する方法を示す。
【図１７】図１３及び図１４に示される非対称マルチゲート型トランジスタを形成する方法を示す。
【図１８】図１３及び図１４に示される非対称マルチゲート型トランジスタを形成する方法を示す。
【図１９】この開示の第４の実施形態による非対称マルチゲート型トランジスタの断面図を示す。
【図２０】この開示の第４の実施形態による非対称マルチゲート型トランジスタの平面図を示す。
【図２１】図１９及び図２０に示されるトライ・ゲート型トランジスタを形成する方法を示す。
【図２２】図１９及び図２０に示されるトライ・ゲート型トランジスタを形成する方法を示す。
【図２３】図１９及び図２０に示されるトライ・ゲート型トランジスタを形成する方法を示す。
【図２４】図１９及び図２０に示されるトライ・ゲート型トランジスタを形成する方法を示す。
【符号の説明】
【００６２】
１０、３４：非対称マルチゲート型トランジスタ
１１、３５：非対称マルチゲート型トランジスタ（トライ・ゲート型トランジスタ）
１２ａ、３６ａ：第１のゲート導体
１２ｂ、３６ｂ：第２のゲート導体
１２ｃ、３６ｃ：第３のゲート導体
１６、４０：ソース領域
１８、４２：ドレイン領域
２０、４４：チャネル領域
２２、４６：基板層
２４、４８：埋め込み酸化物（ＢＯＸ）層
２６、５０：基板
２８、５２：半導体フィン
２９、５５：矢印（半導体ドーパントの斜め注入）
３０ａ、５６、５６ａ：第１のゲート誘電体
３０ｂ、５８：第２のゲート誘電体
３０ｃ、５６ｂ：第３のゲート誘電体
３２、６０：キャッピング層
５４：注入材料
５６ｂ：付加的なゲート誘電体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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