(57)【要約】【課題】コントロールゲートにシリサイド膜を用いる場合のワードライン間容量増大を防止する。【解決手段】基板２０１と、基板２０１表面部に所定間隔を空けて形成された複数の拡散層２０４と、拡散層２０４の間の基板２０１上に形成された第１の絶縁膜２０３と、第１の絶縁膜２０３上に形成された電荷蓄積層２０５と、電荷蓄積層２０５上に形成された第２の絶縁膜２０６と、第２の絶縁膜２０６上に形成されたコントロールゲート２０７と、コントロールゲート２０７上に形成されたシリサイド膜２０８と、拡散層２０４上に形成された第３の絶縁膜２０９と、第３の絶縁膜２０９上に形成された第４の絶縁膜２１０と、シリサイド膜２０８及び第４の絶縁膜２１０上に形成された第５の絶縁膜２１１と、を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面部において所定間隔を空けて形成された複数の拡散層と、
前記拡散層の間の前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成されシリサイド膜を含むコントロールゲートと、
前記拡散層上に、上面が前記コントロールゲートの上面より低く、前記第２の絶縁膜の上面より高く形成された第３の絶縁膜と、
前記第３の絶縁膜の上面と前記第３の絶縁膜の上面より高い位置の前記コントロールゲートの側面とを覆うように凹状に形成された第４の絶縁膜と、
前記コントロールゲート及び前記第４の絶縁膜上に形成された第５の絶縁膜と、
を備えることを特徴とする半導体装置。
【請求項２】
前記シリサイド膜はチタンシリサイド、コバルトシリサイド又はニッケルシリサイドの少なくともいずれか１つを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に第１の絶縁膜を堆積する工程と、
前記第１の絶縁膜上に電荷蓄積層となる第１の電極層を形成する工程と、
所定間隔を空けて第１の方向に沿って前記第１の電極層、前記第１の絶縁膜及び前記半導体基板をエッチングして複数の第１の溝を形成する工程と、
前記第１の溝内に上面が前記半導体基板表面より高く、前記第１の電極層上面より低くなるように素子分離絶縁膜を埋め込む工程と、
前記半導体基板に第２の絶縁膜を堆積する工程と、
前記第２の絶縁膜上にコントロールゲートとなる第２の電極層を形成する工程と、
所定間隔を空けて前記第１の方向に直交する第２の方向に沿って複数のワードラインを形成する工程と、
前記ワードライン間の前記半導体基板の表面部に不純物拡散層を形成する工程と、
前記ワードライン間を前記第２の電極層上面より低く、前記第２の絶縁膜上面より高い位置まで埋め込む第３の絶縁膜を形成する工程と、
前記ワードライン間の側面及び底面を覆う凹状の第４の絶縁膜を形成する工程と、
前記第２の電極層の自然酸化膜をウェットエッチングする工程と、
前記半導体基板に金属膜を堆積する工程と、
前記第２の電極層と前記金属膜を反応させてシリサイド層を形成する工程と、
未反応の前記金属膜をエッチングする工程と、
前記半導体基板に第５の絶縁膜を堆積する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記金属膜はコバルト膜又はニッケル膜又はチタン膜からなることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第５の絶縁膜はシリコン窒化膜であることを特徴とする請求項３又は４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
フラッシュメモリ素子のワードラインの寄生抵抗を低減するために、ワードラインにタングステンシリサイド膜を用いることが行われている。
【０００３】
しかし、近年の半導体装置の微細化に伴い、フラッシュメモリ素子のワードライン幅は微少化し、タングステンシリサイド膜の抵抗率（約５０μΩ・ｃｍ）ではワードラインの寄生抵抗を十分に低減することが困難になっている。
【０００４】
そこでタングステンシリサイド膜より抵抗率の低いコバルトシリサイド膜やチタンシリサイド膜（約２０μΩ・ｃｍ）などをワードラインに用いることが提案されている（例えば特許文献１参照）。これらのシリサイド層はサリサイド工程によって形成することが出来る。サリサイドとは自己整合的に作られるシリサイドのことをいい、金属をワードライン（ポリシリコン）上に成膜し、熱処理を施して金属とシリコンを反応させてシリサイドを形成し、余剰な金属を薬液で取り除くことで形成することができる。
【０００５】
サリサイド工程によりワードライン上にコバルトシリサイド膜を形成する前に、ワードライン間にはＣＶＤ法（化学気相成長法）によりシリコン酸化膜等の絶縁膜が埋め込まれる。ワードライン間のように細く深い溝にシリコン酸化膜をＣＶＤ法によって埋め込む場合、ワードラインの側面に堆積していくシリコン酸化膜が成膜途中で表面同士が接触し、接触後にはＣＶＤの反応ガスが供給されなくなる。このため、ワードライン間に埋め込んだシリコン酸化膜の中央部分には継ぎ目（シーム）が形成される。コバルトシリサイド膜形成前にワードライン（ポリシリコン）表面に存在する自然酸化膜が希フッ酸等のエッチング処理によって除去されるが、その際に、希フッ酸等のエッチングに対して脆弱なこのシーム部分は溝状に拡がってしまう。
【０００６】
コバルトシリサイド膜形成後、基板全面にシリコン窒化膜が堆積される。ワードライン間のシリコン酸化膜には希フッ酸等のエッチングで形成された溝があり、この溝に誘電率の高いシリコン窒化膜が埋め込まれてしまう。これによりワードライン間の容量が増大し、フラッシュメモリ素子の信号書き込み／読み出し速度が低下するという問題を有していた。
【０００７】
また、コントロールゲートにシリサイド膜を用いた場合、微細化による配線間縮小に伴って距離が近い等の理由から容量が増大するという問題を有していた。
【特許文献１】特開２００２−２３１８３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、シリサイド膜を含むコントロールゲートを有し、ワードライン間の容量増大を防止できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様による半導体装置は、半導体基板と、前記半導体基板の表面部において所定間隔を空けて形成された複数の拡散層と、前記拡散層の間の前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成されシリサイド膜を含むコントロールゲートと、前記拡散層上に、上面が前記コントロールゲートの上面より低く、前記第２の絶縁膜の上面より高く形成された第３の絶縁膜と、前記第３の絶縁膜の上面と前記第３の絶縁膜の上面より高い位置の前記コントロールゲートの側面とを覆うように凹状に形成された第４の絶縁膜と、前記コントロールゲート及び前記第４の絶縁膜上に形成された第５の絶縁膜と、を備えるものである。
【００１０】
本発明の一態様による半導体装置の製造方法は、半導体基板上に第１の絶縁膜を堆積する工程と、前記第１の絶縁膜上にフローティングゲートとなる第１の電極層を形成する工程と、所定間隔を空けて第１の方向に沿って前記第１の電極層、前記第１の絶縁膜及び前記半導体基板をエッチングして複数の第１の溝を形成する工程と、前記第１の溝内に上面が前記半導体基板表面より高く、前記第１の電極層上面より低くなるように素子分離絶縁膜を埋め込む工程と、前記半導体基板に第２の絶縁膜を堆積する工程と、前記第２の絶縁膜上にコントロールゲートとなる第２の電極層を形成する工程と、所定間隔を空けて前記第１の方向に直交する第２の方向に沿って複数のワードラインを形成する工程と、前記ワードライン間の前記半導体基板の表面部に不純物拡散層を形成する工程と、前記ワードライン間を前記第２の電極層上面より低く、前記第２の絶縁膜上面より高い位置まで埋め込む第３の絶縁膜を形成する工程と、前記ワードライン間の側面及び底面を覆う凹状の第４の絶縁膜を形成する工程と、前記第２の電極層の自然酸化膜をウェットエッチングする工程と、前記半導体基板に金属膜を堆積する工程と、前記第２の電極層と前記金属膜を反応させてシリサイド層を形成する工程と、未反応の前記金属膜をエッチングする工程と、前記半導体基板に第５の絶縁膜を堆積する工程と、を含むものである。
【発明の効果】
【００１１】
本発明によれば、ワードライン間の容量増大を防ぐことができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態を図面に基づいて説明する。
【００１３】
図１に本発明の実施形態に係る半導体装置の平面図を示す。半導体装置は第１の方向に沿って所定間隔をもって形成された複数のビットラインと、第１の方向に直交する第２の方向に沿って所定間隔をもって形成された複数のワードラインと、を有する。ワードラインとビットラインの各交点に対応してメモリセルが形成され、交点部分はメモリセルのゲート電極となる。
【００１４】
半導体装置のワードライン方向の（図１に示すＩ−Ｉ線に沿う）断面図を図２に示す。半導体基板２０１には所定間隔をもって複数の埋め込み型の素子分離領域２０２が形成される。素子分離領域２０２の間の半導体基板２０１上にはトンネル絶縁膜２０３が形成され、トンネル絶縁膜２０３上には上面の高さが素子分離領域２０２の上面より高いフローティングゲート電極２０５が形成される。
【００１５】
フローティングゲート電極２０５及び素子分離領域２０２の上にインターポリ絶縁膜２０６が形成されている。インターポリ絶縁膜２０６は下層のフローティングゲート電極２０５及び素子分離領域２０２の表面形状に応じた凹凸のある形状になっている。
【００１６】
このインターポリ絶縁膜２０６の上にはコントロールゲート電極２０７が形成されている。このコントロールゲート電極２０７の下面は下層のインターポリ絶縁膜２０６の表面形状に応じた凹凸のある形状になっている。
【００１７】
コントロールゲート電極２０７上にはコバルトダイシリサイド（ＣｏＳｉ２）膜２０８が形成される。コバルトダイシリサイド膜２０８上にシリコン窒化膜２１１が形成され、シリコン窒化膜２１１上にシリコン酸化膜２１２が形成される。
【００１８】
半導体装置のビットライン方向の（図１に示すII−II線に沿う）断面図を図３に示す。半導体基板２０１表面部分には所定間隔をもって不純物拡散層２０４が形成される。不純物拡散層２０４間の半導体基板２０１上にはトンネル絶縁膜２０３、フローティングゲート電極２０５、インターポリ絶縁膜２０６、コントロールゲート電極２０７、コバルトダイシリサイド膜２０８が順に積層されている。
【００１９】
拡散層２０４上にはシリコン酸化膜２０９が形成される。このとき、シリコン酸化膜２０９の上面はコバルトダイシリサイド膜２０８の上面より低くなっている。シリコン酸化膜２０９の上面及びコバルトダイシリサイド膜２０８の側面を覆うようにシリコン窒化膜２１０が形成されている。
【００２０】
シリコン窒化膜２１０及びコバルトダイシリサイド膜２０８の上にシリコン窒化膜２１１が形成される。シリコン窒化膜２１１の下面は下層のシリコン窒化膜２１０及びコバルトダイシリサイド膜２０８の表面形状に応じた凹凸のある形状になっている。シリコン窒化膜２１１上にシリコン酸化膜２１２が形成される。
【００２１】
シリコン酸化膜２０９上に凹状のシリコン窒化膜２１０が形成されていることにより、サリサイド工程における希フッ酸等を用いた自然酸化膜のエッチング処理でシリコン酸化膜２０９中に溝が形成されることを防止することができ、ワードライン間の容量が増大することを防止することができる。
【００２２】
次に、本実施形態に係る半導体装置の製造方法を図４〜図１１に示す工程断面図を用いて説明する。工程断面図は同一の工程に対して第１の方向と第１の方向に直交する第２の方向の２方向の垂直断面を示している。
【００２３】
まず、図４に示すようにＰ型半導体基板２０１上に化学気相成長（ＣＶＤ）法により厚さ８ｎｍの例えばシリコン酸化膜からなるトンネル絶縁膜２０３を堆積する。その上にＣＶＤ法により厚さ５０ｎｍの例えばリンドープ多結晶シリコンからなるフローティングゲート電極２０５を堆積した後、所定間隔を空けて第１の方向に沿って半導体基板２０１、トンネル絶縁膜２０３及びフローティングゲート電極２０５をＲＩＥ（反応性イオンエッチング）等の異方性エッチングによりエッチングして複数の溝を形成する。この複数の溝に例えばシリコン酸化膜を埋め込むことで素子分離領域２０２を形成する。
【００２４】
次に、図５に示すように全面にＣＶＤ法により厚さ２０ｎｍの例えばシリコン酸化膜（又はシリコン窒化膜）からなるインターポリ絶縁膜２０６を堆積し、さらにその上に厚さ１２０ｎｍの例えばリンドープ多結晶シリコンからなるコントロールゲート電極２０７を堆積する。インターポリ絶縁膜２０６は下層のフローティングゲート電極２０５及び素子分離領域２０２の表面形状に応じた凹凸のある形状になる。また、コントロールゲート電極２０７の下面は下層のインターポリ絶縁膜２０６の形状に応じた凹凸のある形状になっている。コントロールゲート電極２０７表面を化学的機械研磨（ＣＭＰ）法により平坦化する。平坦化した後、コントロールゲート電極２０７上に例えばシリコン窒化膜２１３をＣＶＤ法により堆積する。
【００２５】
次に、図６に示すように所定間隔を空けて第２の方向に沿ってトンネル絶縁膜２０３、フローティングゲート電極２０５、インターポリ絶縁膜２０６、コントロールゲート電極２０７及びシリコン窒化膜２１３をＲＩＥ（反応性イオンエッチング）等の異方性エッチングによりエッチングして複数の溝Ｔを形成する。これによりワードラインが形成される。従って第２の方向はワードライン方向、第１の方向はビットライン方向となる。その後、リンなどの不純物をイオン注入し熱処理を行うことで拡散層２０４が形成される。
【００２６】
次に、図７に示すように、ＣＶＤ法により例えばシリコン酸化膜２０９を堆積し、ＲＩＥ等によりシリコン酸化膜２０９及びシリコン窒化膜２１３をエッチングし、コントロールゲート電極２０７の表面を露出する。このエッチングを行う際、シリコン酸化膜２０９の上面がコントロールゲート電極２０７の上面より低くなるようにする。
【００２７】
次に、図８に示すようにＣＶＤ法によりシリコン窒化膜２１０を堆積し、さらにその上に例えばシリコン酸化膜２１４を堆積し、ＲＩＥによりエッチバックすることでコントロールゲート電極２０７上のシリコン窒化膜２１０のみ露出させる。シリコン窒化膜２１０は下層のシリコン酸化膜２０９及びコントロールゲート電極２０７の表面形状に応じた凹凸のある形状になっている。
【００２８】
次に、図９に示すように、ＲＩＥ等の手法によりコントロールゲート電極２０７上のシリコン窒化膜２１０をエッチングし、さらに希フッ酸等の薬液処理によりコントロールゲート電極２０７の表面に存在する自然酸化膜を除去する。この自然酸化膜除去の際、シリコン酸化膜２１４も除去される。このときシリコン酸化膜２０９は表面がシリコン窒化膜２１０に覆われているため除去されず、溝が形成されることがない。
【００２９】
次に、図１０に示すように、コバルトサリサイドプロセスによりコントロールゲート電極２０７の上部５０ｎｍ部分にコバルトダイシリサイド膜２０８を形成する。ここでコバルトサリサイドプロセスは、まずスパッタリング法によりコバルト膜を堆積し、４００℃〜６００℃程度の熱処理によって堆積したコバルト膜とコントロールゲート電極（リンドープ多結晶シリコン）２０７表面部を反応させコバルトモノシリサイド（ＣｏＳｉ）膜を形成し、未反応のコバルト膜を塩酸加水や硫酸加水、アンモニア加水などの薬液でエッチング除去し、再び７００℃〜８５０℃程度の熱処理を行うことでコバルトモノシリサイド膜をコバルトダイシリサイド（ＣｏＳｉ２）膜に変化させることである。
【００３０】
次に、図１１に示すように、ＣＶＤ法により厚さ３０ｎｍのシリコン窒化膜２１１を堆積し、さらにその上に厚さ２００ｎｍのシリコン酸化膜２１２を堆積し、ＣＭＰ法によりシリコン酸化膜２１２表面を平坦化する。
【００３１】
その後、コンタクトホールを形成し、このコンタクトホール内部に導電層を埋め込むことによりコバルトダイシリサイド膜２０８上面や拡散層２０４上面をシリコン酸化膜２１２上に形成される配線層と接続する（図示せず）。
【００３２】
このようにして形成された半導体装置は、ワードライン間のシリコン酸化膜２０９に溝が形成されることがなく、ワードライン間の容量増大を防止することができる。
【００３３】
シリコン酸化膜２０９のエッチング（図６）では、その後の工程でシリコン窒化膜２１０をワードライン間に残すために必要な量だけ除去すればよく、シリコン酸化膜２０９の上面位置は好適にはコントロールゲート電極２０７の上面位置からワードライン間隔の２／３以上下げる。また、インターポリ絶縁膜２０６にＲＩＥ等のエッチングダメージが入らないようにするため、シリコン酸化膜２０９の上面位置はインターポリ絶縁膜２０６の上面位置よりも高くする。
【００３４】
シリコン窒化膜２１０は、希フッ酸等の薬液処理による自然酸化膜除去の際にシリコン酸化膜２０９がエッチングされないようにし、また、ワードライン間に選択的に残るようにするため、その膜厚は好適には２ｎｍ以上で、ワードライン間隔の１／３以下である。
【００３５】
（比較例）比較例による半導体装置とその製造方法について図１２〜図１５を用いて説明する。ここでは上記実施形態との比較のため、第１の方向（ビットライン方向）の断面のみ示す。上記実施形態におけるワードラインを形成し、拡散層２０４を形成する工程（図６に相当）までは同じなので説明を省略する。
【００３６】
続いて、図１２に示すように、ＣＶＤ法によりシリコン酸化膜２０９を堆積し、ＲＩＥ等によりシリコン酸化膜２０９及びシリコン窒化膜２１３をエッチングし、コントロールゲート電極２０７の表面を露出する。シリコン酸化膜２０９の上面位置はコントロールゲート電極２０７の上面位置と同じである。
【００３７】
ここでワードライン間のように非常に細く深い溝Ｔ内部にＣＶＤ法によってシリコン酸化膜２０９を形成する場合、図１３に示すように、ワードラインの側面に堆積していくシリコン酸化膜は成膜途中で表面同士が接触してしまい、接触後にはＣＶＤのソースガスが供給されなくなってしまうため、溝Ｔ内部のシリコン酸化膜中央部に継ぎ目（シーム）３００が形成される。
【００３８】
次に、希フッ酸等の薬液処理によりコントロールゲート電極２０７の表面に存在する自然酸化膜を除去する。シリコン酸化膜２０９の中央部分の継ぎ目（シーム）３００は希フッ酸等のエッチングに対して非常に脆弱であるため、この自然酸化膜除去処理により、シーム３００は図１４に示すように溝状に拡がり、溝３０１が形成される。
【００３９】
次に、サリサイドプロセスによりコントロールゲート電極２０７上部にコバルトダイシリサイド膜２０８を形成する。その後、図１５に示すように、シリコン窒化膜３１１及びシリコン酸化膜３１２を堆積する。
【００４０】
このとき、誘電率の高いシリコン窒化膜３１１が溝３０１に埋め込まれてしまい、ワードライン間の寄生容量が増大する。ワードライン間の容量増大はフラッシュメモリ素子において信号の書き込み／読み出し速度を低下させてしまう。
【００４１】
このように比較例による半導体装置はワードライン間のシリコン酸化膜に溝が形成され、その溝にシリコン窒化膜が埋め込まれることでワードライン間の容量が増大する。
【００４２】
一方、上記実施形態による半導体装置はワードラインの寄生抵抗を低減するためにサリサイド工程によりコバルトシリサイド膜などの低抵抗のシリサイド膜をコントロールゲート電極上部に形成しても、ワードライン間のシリコン酸化膜に溝が形成されることを防止でき、ワードライン間の容量を増大させずにワードラインの寄生抵抗を低減できる。これによりフラッシュメモリ素子の性能を落とさずに微細化を進めることができる。
【００４３】
上述した実施形態は一例であって制限的なものではないと考えられるべきである。例えば上記実施形態ではサリサイドプロセスによりコバルトシリサイド膜を形成したが、コバルトではなく、ニッケル又はチタンを用いるようにしても良い。
【００４４】
本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施形態に係る半導体装置の平面図である。
【図２】同実施形態に係る半導体装置の断面図である。
【図３】同実施形態に係る半導体装置の断面図である。
【図４】同実施形態に係る半導体装置の製造方法を示す一工程の断面図である。
【図５】同実施形態に係る半導体装置の製造方法を示す一工程の断面図である。
【図６】同実施形態に係る半導体装置の製造方法を示す一工程の断面図である。
【図７】同実施形態に係る半導体装置の製造方法を示す一工程の断面図である。
【図８】同実施形態に係る半導体装置の製造方法を示す一工程の断面図である。
【図９】同実施形態に係る半導体装置の製造方法を示す一工程の断面図である。
【図１０】同実施形態に係る半導体装置の製造方法を示す一工程の断面図である。
【図１１】同実施形態に係る半導体装置の製造方法を示す一工程の断面図である。
【図１２】比較例による半導体装置の製造方法を示す一工程の断面図である。
【図１３】比較例による半導体装置の製造方法を示す一工程の断面図である。
【図１４】比較例による半導体装置の製造方法を示す一工程の断面図である。
【図１５】比較例による半導体装置の製造方法を示す一工程の断面図である。
【符号の説明】
【００４６】
２０１  半導体基板
２０２  素子分離領域
２０３  絶縁膜
２０４  拡散層
２０５  フローティングゲート
２０７  コントロールゲート
２０８  シリサイド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2008103465.tif 000012
【図１１】
2008103465.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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