(57)【要約】【課題】被試験デバイス内にデータ信号から抽出したデータ信号の値を格納して、被試験デバイス内に格納したデータ信号の値を用いて半導体の性能を試験することにより、試験装置においてデバイスの歩留まりの向上を図る。【解決手段】本発明に係る半導体デバイスは、電子回路と、電子回路が供給する第１の信号を出力する第１外部端子と、第１外部端子に電子回路が供給した第１の信号をフィードバックするフィードバック回路と、フィードバック回路がフィードバックした第１の信号の電気的なエラーを検出するエラー検出回路とを備える。【選択図】図２
2008008623.tif 000002
【特許請求の範囲】
【請求項１】
電子回路と、
前記電子回路が供給する第１の信号を出力する第１外部端子と、
前記第１外部端子に前記電子回路が供給した前記第１の信号をフィードバックするフィードバック回路と、
前記フィードバック回路がフィードバックした前記第１の信号の電気的なエラーを検出するエラー検出回路と
を備える半導体デバイス。
【請求項２】
前記エラー検出回路が検出したエラーを格納する比較結果格納部
をさらに備える請求項１に記載の半導体デバイス。
【請求項３】
前記フィードバック回路がフィードバックした前記第１の信号の１ビット以上を格納するメモリ
をさらに備え、
前記エラー検出回路は、前記メモリに格納された前記第１の信号の１ビット以上を処理することによって前記第１の信号のエラーを検出する
請求項１に記載の半導体デバイス。
【請求項４】
前記電子回路は、前記第１の信号にエラーが存在するか否かを検出するためのエラー検出用信号を前記第１外部端子にさらに供給し、
前記エラー検出回路は、前記フィードバック回路がフィードバックした前記第１の信号および前記エラー検出用信号に基づいて、前記第１の信号にエラーが存在することを検出する
請求項１に記載の半導体デバイス。
【請求項５】
前記電子回路が供給する第２の信号を出力する第２外部端子
をさらに備え、
前記フィードバック回路は、前記電子回路が前記第２外部端子に供給した前記第２の信号をさらにフィードバックし、
前記エラー検出回路は、前記フィードバック回路がフィードバックした前記第１の信号および前記第２の信号の少なくとも１つのエラーを検出する
請求項１に記載の半導体デバイス。
【請求項６】
前記エラー検出回路は、前記フィードバック回路がフィードバックした前記第１の信号および前記第２の信号を処理することによってエラーを検出する
請求項５に記載の半導体デバイス。
【請求項７】
前記第１の信号は、所定の入力信号に応じて前記電子回路が出力するデータ信号であり、
前記第２の信号は、前記データ信号にエラーが存在するか否かを検出するためのエラー検出用信号であり、
前記エラー検出回路は、前記フィードバック回路がフィードバックした前記データ信号と前記エラー検出用信号とに基づいて、前記データ信号にエラーが存在することを検出する
請求項６に記載の半導体デバイス。
【請求項８】
前記第２の信号は、クロック信号であり、
前記第１の信号は、前記クロック信号に同期化されたデータ信号であり、
前記エラー検出回路は、
前記フィードバック回路がフィードバックした前記クロック信号によって前記データ信号の値を抽出するサンプラー
を有する請求項５に記載の半導体デバイス。
【請求項９】
前記エラー検出回路は、
前記サンプラーが抽出した前記データ信号の値と予め定められた期待値とを比較するコンパレータ
をさらに有する請求項８に記載の半導体デバイス。
【請求項１０】
前記コンパレータが比較した比較の結果を格納する比較結果格納部
をさらに備える請求項９に記載の半導体デバイス。
【請求項１１】
前記データ信号の値の前記期待値を格納する期待値格納部
をさらに備え、
前記コンパレータは、前記サンプラーが抽出した前記データ信号の値と前記期待値格納部が格納している期待値とを比較する
請求項９に記載の半導体デバイス。
【請求項１２】
所定の入力信号に応じて前記電子回路が出力すべき前記データ信号の期待値を、前記所定の入力信号に基づいて算出する期待値算出部
をさらに備え、
前記コンパレータは、前記サンプラーが抽出した前記データ信号の値と前記期待値算出部が算出した前記データ信号の期待値とを比較する
請求項９に記載の半導体デバイス。
【請求項１３】
前記フィードバック回路がフィードバックした前記第１の信号を遅延させる第１遅延素子
をさらに備える請求項５に記載の半導体デバイス。
【請求項１４】
前記第１遅延素子は、遅延時間を変化させることができる可変遅延素子である
請求項１３に記載の半導体デバイス。
【請求項１５】
前記フィードバック回路がフィードバックした前記第２の信号を遅延させる第２遅延素子
をさらに備える請求項１４に記載の半導体デバイス。
【請求項１６】
前記第２遅延素子は、予め定められた遅延時間、前記第２の信号を遅延させる固定遅延素子である
請求項１５に記載の半導体デバイス。
【請求項１７】
前記第１遅延素子の遅延時間は、前記第２遅延素子の前記予め定められた遅延時間より短い第１の遅延時間と、前記第２遅延素子の前記予め定められた遅延時間より長い第２の遅延時間との間で可変である
請求項１６に記載の半導体デバイス。
【請求項１８】
前記第２の信号は、クロック信号であり、
前記第１の信号は、前記クロック信号に同期化されたデータ信号であり、
前記エラー検出回路は、
前記フィードバック回路がフィードバックした前記クロック信号によって前記データ信号の値を抽出するサンプラーを有し、
前記サンプラーは、前記第１遅延素子が遅延時間を順次変化させるごとに、前記データ信号の値を抽出する
請求項１７に記載の半導体デバイス。
【請求項１９】
前記第２遅延素子の前記予め定められた遅延時間は、前記第１の信号と前記第２の信号との間で予め定められたセットアップタイムまたはホールドタイムより長い
請求項１８に記載の半導体デバイス。
【請求項２０】
前記第１遅延素子の最長の遅延時間と前記第２遅延素子の前記予め定められた遅延時間との差が、前記第１の信号と前記第２の信号との間で予め定められたセットアップタイムまたはホールドタイムより長い
請求項１８に記載の半導体デバイス。
【請求項２１】
前記第１遅延素子の複数の遅延時間に対応させて、前記サンプラーが抽出した前記第１の信号の値を格納するサンプル値格納部
をさらに備える請求項１８に記載の半導体デバイス。
【請求項２２】
前記電子回路が供給する第２の信号を出力する第２外部端子と、
前記フィードバック回路がフィードバックした前記第１の信号および前記第２の信号を取得するタイミングを示すクロック信号を生成するクロック信号生成部と
をさらに備え、
前記フィードバック回路は、前記第２外部端子に供給された前記第２の信号をさらにフィードバックし、
前記エラー検出回路は、
前記クロック信号生成部が生成した前記クロック信号を用いて前記第１の信号の値および前記第２の信号の値を抽出するサンプラー
を有する請求項１に記載の半導体デバイス。
【請求項２３】
前記クロック信号生成部は、前記第１の信号および前記第２の信号に対する前記クロック信号の立ち上がりまたは立下りのタイミングを順次変化させ、
前記サンプラーは、前記クロック信号の立ち上がりまたは立下りのタイミングが変化するごとに前記第１の信号および前記第２の信号の値を抽出する
請求項２２に記載の半導体デバイス。
【請求項２４】
前記サンプラーが抽出した前記第１の信号の値および前記第２の信号の値を、前記クロック信号生成部が生成した前記クロック信号のタイミングの順に格納するサンプル値格納部
をさらに備える請求項２３に記載の半導体デバイス。
【請求項２５】
電子回路と、
前記電子回路が供給する第１の信号を出力する第１外部端子と、
前記電子回路が前記第１外部端子に供給した前記第１の信号をフィードバックするフィードバック回路と、
前記フィードバック回路がフィードバックした前記第１の信号を遅延させる第１遅延素子と、
前記第１遅延素子が遅延させた前記第１の信号を予め定められたタイミングで抽出するサンプラーと、
前記サンプラーが抽出した前記第１の信号を、前記タイミングに対応させて格納するサンプル値格納部と
を備える半導体デバイス。
【請求項２６】
前記電子回路が供給する第２の信号を出力する第２外部端子と、
前記フィードバック回路がフィードバックした前記第２の信号を遅延させる第２遅延素子と
をさらに備え、
前記第２の信号は、クロック信号であり、
前記第１の信号は、前記クロック信号に同期化されたデータ信号であり、
前記フィードバック回路は、前記電子回路が前記第２外部端子に供給した前記クロック信号をさらにフィードバックし、
前記サンプラーは、前記第２遅延素子によって遅延された前記クロック信号を用いて前記データ信号の値を抽出し、
前記サンプル値格納部は、前記第１遅延素子が遅延させた前記データ信号を、前記タイミングに対応させて格納する
請求項２５に記載の半導体デバイス。
【請求項２７】
電子回路と、前記電子回路から供給された第１の信号を出力する第１外部端子と、前記第１外部端子に供給された前記第１の信号を内部回路にフィードバックするフィードバック回路とを有する半導体デバイスを試験する試験方法であって、
前記第１外部端子から前記第１の信号を出力させるべく、前記半導体デバイスに所定の入力信号を供給する入力信号供給段階と、
前記フィードバック回路がフィードバックした前記第１の信号の電気的なエラーを検出するエラー検出段階と
を備える試験方法。
【請求項２８】
前記エラー検出段階において検出された前記第１の信号のエラーを、前記半導体デバイスが有する比較結果格納部に格納する比較結果格納段階
をさらに備える請求項２７に記載の試験方法。
【請求項２９】
前記フィードバック回路がフィードバックした前記第１の信号の１ビット以上を前記半導体デバイスが有するメモリに格納するメモリ格納段階
をさらに備え、
前記エラー検出段階は、前記メモリに格納された前記第１の信号の１ビット以上を処理することによって前記第１の信号のエラーを検出する
請求項２７に記載の試験方法。
【請求項３０】
前記電子回路は、前記第１の信号にエラーが存在するか否かを検出するためのエラー検出用信号を前記第１の信号とともに前記第１外部端子に供給し、
前記エラー検出段階は、前記第１の信号および前記エラー検出用信号に基づいて、前記第１の信号にエラーが存在することを検出する段階を有する
請求項２７に記載の試験方法。
【請求項３１】
前記半導体デバイスは、前記電子回路から供給された第２の信号を出力する第２外部端子をさらに有し、
前記フィードバック回路は、前記第２外部端子に供給された前記第２の信号を前記内部回路にフィードバックし、
前記エラー検出段階は、前記フィードバックがフィードバックした前記第１の信号および前記第２の信号の少なくとも１つのエラーを検出する
請求項２７に記載の試験方法。
【請求項３２】
前記エラー検出段階は、前記フィードバック回路がフィードバックした前記第１の信号および前記第２の信号を処理することによってエラーを検出する段階を有する
請求項３１に記載の試験方法。
【請求項３３】
前記第１の信号は、前記入力信号供給段階において供給された前記所定の入力信号に応じて前記電子回路が出力するデータ信号であり、
前記第２の信号は、前記データ信号にエラーが存在するか否かを検出するためのエラー検出用信号であり、
前記エラー検出段階は、前記フィードバック回路がフィードバックした前記データ信号および前記エラー検出用信号に基づいて、前記データ信号にエラーが存在することを検出する段階を有する
請求項３２に記載の試験方法。
【請求項３４】
前記第１の信号は、前記入力信号供給段階において供給された前記所定の入力信号に応じて前記電子回路が出力するデータ信号であり、
前記第２の信号は、前記データ信号を読み込むタイミングを示すクロック信号であり、
前記エラー検出段階は、前記フィードバック回路がフィードバックした前記クロック信号によって前記データ信号の値を抽出するデータ信号抽出段階を有する
請求項３１に記載の試験方法。
【請求項３５】
前記入力信号供給段階において供給された前記所定の入力信号に応じて前記電子回路が出力すべき前記データ信号の期待値を、前記所定の入力信号に基づいて算出する期待値算出段階
をさらに備える請求項３４に記載の試験方法。
【請求項３６】
前記半導体デバイスは、
前記フィードバック回路がフィードバックした前記第１の信号の遅延時間を変化させる第１遅延素子と、
前記フィードバック回路がフィードバックした前記第２の信号を予め定められた遅延時間、遅延させる第２遅延素子とをさらに有し、
前記第１遅延素子の遅延時間を、前記第２遅延素子の前記予め定められた遅延時間より短い第１の遅延時間と、前記第２遅延素子の前記予め定められた遅延時間より長い第２の遅延時間との間で変化させる遅延時間変化段階
をさらに備える請求項３１に記載の試験方法。
【請求項３７】
前記第２の信号は、クロック信号であり、
前記第１の信号は、前記クロック信号に同期化されたデータ信号であり、
前記半導体デバイスは、前記フィードバック回路がフィードバックした前記第１の信号の遅延時間を変化させる第１遅延素子をさらに有し、
前記フィードバック回路がフィードバックした前記第１遅延素子の遅延時間を変化させる遅延時間変化段階
をさらに備え、
前記エラー検出段階は、前記フィードバック回路がフィードバックした前記クロック信号によって前記データ信号の値を抽出するデータ信号値抽出段階を有し、
前記データ信号値抽出段階は、前記遅延時間変化段階において前記第１遅延素子の遅延時間が順次変化するごとに、前記データ信号の値を抽出する段階を有する
請求項３１に記載の試験方法。
【請求項３８】
前記半導体デバイスは、前記電子回路から供給された第２の信号を出力する第２外部端子をさらに有し、
前記フィードバック回路がフィードバックした前記第１の信号および前記第２の信号を取得するタイミングを示すクロック信号を生成するクロック信号生成段階
をさらに備え、
前記入力信号供給段階は、前記第２外部端子から前記第２の信号を出力させるべく、前記半導体デバイスに所定の入力信号を供給する段階を有し、
前記エラー検出段階は、前記クロック信号生成段階において生成された前記クロック信号を用いて前記第１の信号の値および前記第２の信号の値を抽出する信号値検出段階を有する
請求項２７に記載の試験方法。
【請求項３９】
前記クロック信号生成段階は、前記第１の信号および前記第２の信号に対する前記クロック信号の立ち上がりまたは立下りのタイミングを順次変化させる段階を有し、
前記信号値検出段階は、前記クロック信号の立ち上がりまたは立下りのタイミングが変化するごとに前記第１の信号および前記第２の信号の値を抽出する段階を有する
請求項３８に記載の試験方法。
【請求項４０】
電子回路と、前記電子回路から供給された第１の信号を出力する第１外部端子と、前記第１外部端子に供給された前記第１の信号を内部回路にフィードバックするフィードバック回路と、前記フィードバック回路がフィードバックした前記第１の信号を遅延させる第１遅延素子とを有する半導体デバイスを試験する試験方法であって、
前記第１外部端子から前記第１の信号を出力させるべく、前記半導体デバイスに所定の入力信号を供給する入力信号供給段階と、
前記フィードバック回路がフィードバックした前記第１の信号を遅延させる前記第１遅延素子の遅延時間を変化させる遅延時間変化段階と、
前記遅延時間変化段階において遅延時間を変化させるごとに、前記第１遅延素子によって遅延された前記第１の信号の値を予め定められたタイミングで抽出する信号抽出段階と
を備える試験方法。
【請求項４１】
前記半導体デバイスは、前記電子回路から供給された第２の信号を出力する第２外部端子と、前記第２外部端子に供給され、前記フィードバック回路が前記内部回路にフィードバックした前記第２の信号を遅延させる第２遅延素子とをさらに有し、
前記第２の信号は、クロック信号であり、
前記第１の信号は、前記クロック信号に同期化されたデータ信号であり、
前記入力信号供給段階は、前記第２外部端子から前記データ信号とともに前記クロック信号を出力させるべく、前記半導体デバイスに所定の入力信号を供給する段階を有し、
前記信号抽出段階は、前記遅延時間変化段階において遅延時間を変化させるごとに、前記第２遅延素子によって遅延された前記クロック信号を用いて、前記第１遅延素子によって遅延された前記データ信号の値を抽出する段階を有する
請求項４０に記載の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスおよび試験方法に関する。特に、本発明は、被試験デバイスから出力される出力信号を当該被試験デバイス内でサンプリングする被試験デバイスおよび試験方法に関する。
【背景技術】
【０００２】
試験装置は、所定の入力信号を試験対象の半導体デバイスである被試験デバイスに入力して、入力信号に応じて適切な出力信号が被試験デバイスから得られるか否かを試験する。例えば、試験装置は、パターンジェネレータが生成した入力信号を、被試験デバイスに供給する。そして、パターンジェネレータが生成した入力信号に応じて被試験デバイスが出力した出力信号をサンプリングする。次に、測定結果をフェイルメモリに格納する。続いて、フェイルメモリに格納された出力信号の測定結果に基づいて被試験デバイスについて良否判定する。
【０００３】
これにより、試験装置は、予め定められた規格内において、被試験デバイスが適切に動作するか否かを試験する。例えば、シンクロナスＤＲＡＭに所定の入力信号を入力して、入力信号に対応するシンクロナスＤＲＡＭの出力信号を取り込んで出力信号を期待値と比較することにより、シンクロナスＤＲＡＭを試験する試験装置が提案されている（例えば、特許文献１参照。）。
【特許文献１】特開平７−１５１８２３号公報。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ここで、被試験デバイスは、試験装置と信号線で接続されたテストヘッド上のソケットに接続される。多数の被試験デバイスを同時に試験する試験装置は、大型化する傾向があり、被試験デバイスの良否を判断する試験装置とテストヘッドとの間の信号線が長くなる。
【０００５】
従来は、被試験デバイスが出力した出力信号が期待値と一致しているか否かを比較して判断する機能は、試験装置内に実装されている。係る場合において、試験装置と被試験デバイスとの間の信号線が長いと、被試験デバイスから試験装置に出力される出力信号の減衰により、被試験デバイスの販売製品における実装状態とは異なる状態において試験することとなる。したがって、被試験デバイスの販売製品における実装状態に近い状態において試験することができないので、被試験デバイスの適切な評価ができない。
【０００６】
そこで本発明は、上記課題を解決することができる半導体デバイスおよび試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１の形態においては、半導体デバイスであって、電子回路と、電子回路が供給する第１の信号を出力する第１外部端子と、第１外部端子に電子回路が供給した第１の信号をフィードバックするフィードバック回路と、フィードバック回路がフィードバックした第１の信号の電気的なエラーを検出するエラー検出回路とを備える。
【０００８】
また、エラー検出回路が検出したエラーを格納する比較結果格納部をさらに備えてもよい。さらに、フィードバック回路がフィードバックした第１の信号の１ビット以上を格納するメモリを備え、エラー検出回路は、メモリに格納された第１の信号の１ビット以上を処理することによって第１の信号のエラーを検出してもよい。また、電子回路は、第１の信号にエラーが存在するか否かを検出するためのエラー検出用信号を第１外部端子にさらに供給し、エラー検出回路は、フィードバック回路がフィードバックした第１の信号およびエラー検出用信号に基づいて、第１の信号にエラーが存在することを検出してもよい。
【０００９】
さらに、電子回路が供給する第２の信号を出力する第２外部端子を備え、フィードバック回路は、電子回路が第２外部端子に供給した第２の信号をさらにフィードバックし、エラー検出回路は、フィードバック回路がフィードバックした第１の信号および第２の信号の少なくとも１つのエラーを検出してもよい。そして、エラー検出回路は、フィードバック回路がフィードバックした第１の信号および第２の信号を処理することによってエラーを検出してもよい。そして、第１の信号は、所定の入力信号に応じて電子回路が出力するデータ信号であり、第２の信号は、データ信号にエラーが存在するか否かを検出するためのエラー検出用信号であり、エラー検出回路は、フィードバック回路がフィードバックしたデータ信号とエラー検出用信号とに基づいて、データ信号にエラーが存在することを検出してもよい。
【００１０】
また、第２の信号は、クロック信号であり、第１の信号は、クロック信号に同期化されたデータ信号であり、エラー検出回路は、フィードバック回路がフィードバックしたクロック信号によってデータ信号の値を抽出するサンプラーを有してもよい。さらに、エラー検出回路は、サンプラーが抽出したデータ信号の値と予め定められた期待値とを比較するコンパレータを有していてもよく、コンパレータが比較した比較の結果を格納する比較結果格納部をさらに備えてもよい。
【００１１】
またデータ信号の値の期待値を格納する期待値格納部をさらに備え、コンパレータは、サンプラーが抽出したデータ信号の値と期待値格納部が格納している期待値とを比較してもよく、所定の入力信号に応じて電子回路が出力すべきデータ信号の期待値を、所定の入力信号に基づいて算出する期待値算出部をさらに備え、コンパレータは、サンプラーが抽出したデータ信号の値と期待値算出部が算出したデータ信号の期待値とを比較してもよい。
【００１２】
また、フィードバック回路がフィードバックした第１の信号を遅延させる第１遅延素子をさらに備えていてもよく、第１遅延素子は、遅延時間を変化させることができる可変遅延素子であってもよい。そして、フィードバック回路がフィードバックした第２の信号を遅延させる第２遅延素子をさらに備えていてもよく、第２遅延素子は、予め定められた遅延時間、第２の信号を遅延させる固定遅延素子であってもよい。そして、第１遅延素子の遅延時間は、第２遅延素子の予め定められた遅延時間より短い第１の遅延時間と、第２遅延素子の予め定められた遅延時間より長い第２の遅延時間との間で可変であってよい。
【００１３】
また、第２の信号は、クロック信号であり、第１の信号は、クロック信号に同期化されたデータ信号であり、エラー検出回路は、フィードバック回路がフィードバックしたクロック信号によってデータ信号の値を抽出するサンプラーを有し、サンプラーは、第１遅延素子が遅延時間を順次変化させるごとに、データ信号の値を抽出してもよい。そして、第２遅延素子の予め定められた遅延時間は、第１の信号と第２の信号との間で予め定められたセットアップタイムまたはホールドタイムより長くてよい。また、第１遅延素子の最長の遅延時間と第２遅延素子の予め定められた遅延時間との差が、第１の信号と第２の信号との間で予め定められたセットアップタイムまたはホールドタイムより長くてもよい。そして、第１遅延素子の複数の遅延時間に対応させて、サンプラーが抽出した第１の信号の値を格納するサンプル値格納部をさらに備えてもよい。
【００１４】
また、電子回路が供給する第２の信号を出力する第２外部端子と、フィードバック回路がフィードバックした第１の信号および第２の信号を取得するタイミングを示すクロック信号を生成するクロック信号生成部とをさらに備え、フィードバック回路は、第２外部端子に供給された第２の信号をさらにフィードバックし、エラー検出回路は、クロック信号生成部が生成したクロック信号を用いて第１の信号の値および第２の信号の値を抽出するサンプラーを有してもよい。そして、クロック信号生成部は、第１の信号および第２の信号に対するクロック信号の立ち上がりまたは立下りのタイミングを順次変化させ、サンプラーは、クロック信号の立ち上がりまたは立下りのタイミングが変化するごとに第１の信号および第２の信号の値を抽出してもよい。そして、サンプラーが抽出した第１の信号の値および第２の信号の値を、クロック信号生成部が生成したクロック信号のタイミングの順に格納するサンプル値格納部をさらに備えてもよい。
【００１５】
また、本発明の第２の形態においては、半導体デバイスであって、電子回路と、電子回路が供給する第１の信号を出力する第１外部端子と、電子回路が第１外部端子に供給した第１の信号をフィードバックするフィードバック回路と、フィードバック回路がフィードバックした第１の信号を遅延させる第１遅延素子と、第１遅延素子が遅延させた第１の信号を予め定められたタイミングで抽出するサンプラーと、サンプラーが抽出した第１の信号を、タイミングに対応させて格納するサンプル値格納部とを備える。
【００１６】
また、電子回路が供給する第２の信号を出力する第２外部端子と、フィードバック回路がフィードバックした第２の信号を遅延させる第２遅延素子とをさらに備え、第２の信号は、クロック信号であり、第１の信号は、クロック信号に同期化されたデータ信号であり、フィードバック回路は、電子回路が第２外部端子に供給したクロック信号をさらにフィードバックし、サンプラーは、第２遅延素子によって遅延されたクロック信号を用いてデータ信号の値を抽出し、サンプル値格納部は、第１遅延素子が遅延させたデータ信号を、タイミングに対応させて格納してもよい。
【００１７】
また、本発明の第３の形態においては、電子回路と、電子回路から供給された第１の信号を出力する第１外部端子と、第１外部端子に供給された第１の信号を内部回路にフィードバックするフィードバック回路とを有する半導体デバイスを試験する試験方法であって、第１外部端子から第１の信号を出力させるべく、半導体デバイスに所定の入力信号を供給する入力信号供給段階と、フィードバック回路がフィードバックした第１の信号の電気的なエラーを検出するエラー検出段階とを備える。
【００１８】
また、エラー検出段階において検出された第１の信号のエラーを、半導体デバイスが有する比較結果格納部に格納する比較結果格納段階をさらに備えてもよい。また、フィードバック回路がフィードバックした第１の信号の１ビット以上を半導体デバイスが有するメモリに格納するメモリ格納段階をさらに備え、エラー検出段階は、メモリに格納された第１の信号の１ビット以上を処理することによって第１の信号のエラーを検出してもよい。
【００１９】
そして、電子回路は、第１の信号にエラーが存在するか否かを検出するためのエラー検出用信号を第１の信号とともに第１外部端子に供給し、エラー検出段階は、第１の信号およびエラー検出用信号に基づいて、第１の信号にエラーが存在することを検出する段階を有してもよい。また、半導体デバイスは、電子回路から供給された第２の信号を出力する第２外部端子をさらに有し、フィードバック回路は、第２外部端子に供給された第２の信号を内部回路にフィードバックし、エラー検出段階は、フィードバックがフィードバックした第１の信号および第２の信号の少なくとも１つのエラーを検出してもよい。
【００２０】
そして、エラー検出段階は、フィードバック回路がフィードバックした第１の信号および第２の信号を処理することによってエラーを検出する段階を有していてもよい。そして、第１の信号は、入力信号供給段階において供給された所定の入力信号に応じて電子回路が出力するデータ信号であり、第２の信号は、データ信号にエラーが存在するか否かを検出するためのエラー検出用信号であり、エラー検出段階は、フィードバック回路がフィードバックしたデータ信号およびエラー検出用信号に基づいて、データ信号にエラーが存在することを検出する段階を有していてもよい。
【００２１】
また、第１の信号は、入力信号供給段階において供給された所定の入力信号に応じて電子回路が出力するデータ信号であり、第２の信号は、データ信号を読み込むタイミングを示すクロック信号であり、エラー検出段階は、フィードバック回路がフィードバックしたクロック信号によってデータ信号の値を抽出するデータ信号抽出段階を有していてもよい。そして、入力信号供給段階において供給された所定の入力信号に応じて電子回路が出力すべきデータ信号の期待値を、所定の入力信号に基づいて算出する期待値算出段階をさらに備えてもよい。
【００２２】
また、半導体デバイスは、フィードバック回路がフィードバックした第１の信号の遅延時間を変化させる第１遅延素子と、フィードバック回路がフィードバックした第２の信号を予め定められた遅延時間、遅延させる第２遅延素子とをさらに有し、第１遅延素子の遅延時間を、第２遅延素子の予め定められた遅延時間より短い第１の遅延時間と、第２遅延素子の予め定められた遅延時間より長い第２の遅延時間との間で変化させる遅延時間変化段階をさらに備えてもよい。
【００２３】
また、第２の信号は、クロック信号であり、第１の信号は、クロック信号に同期化されたデータ信号であり、半導体デバイスは、フィードバック回路がフィードバックした第１の信号の遅延時間を変化させる第１遅延素子をさらに有し、フィードバック回路がフィードバックした第１遅延素子の遅延時間を変化させる遅延時間変化段階をさらに備え、エラー検出段階は、フィードバック回路がフィードバックしたクロック信号によってデータ信号の値を抽出するデータ信号値抽出段階を有し、データ信号値抽出段階は、遅延時間変化段階において第１遅延素子の遅延時間が順次変化するごとに、データ信号の値を抽出する段階を有してもよい。
【００２４】
そして、半導体デバイスは、電子回路から供給された第２の信号を出力する第２外部端子をさらに有し、フィードバック回路がフィードバックした第１の信号および第２の信号を取得するタイミングを示すクロック信号を生成するクロック信号生成段階をさらに備え、入力信号供給段階は、第２外部端子から第２の信号を出力させるべく、半導体デバイスに所定の入力信号を供給する段階を有し、エラー検出段階は、クロック信号生成段階において生成されたクロック信号を用いて第１の信号の値および第２の信号の値を抽出する信号値検出段階を有してもよく、クロック信号生成段階は、第１の信号および第２の信号に対するクロック信号の立ち上がりまたは立下りのタイミングを順次変化させる段階を有し、信号値検出段階は、クロック信号の立ち上がりまたは立下りのタイミングが変化するごとに第１の信号および第２の信号の値を抽出する段階を有してもよい。
【００２５】
また、本発明の第４の形態においては、電子回路と、電子回路から供給された第１の信号を出力する第１外部端子と、第１外部端子に供給された第１の信号を内部回路にフィードバックするフィードバック回路と、フィードバック回路がフィードバックした第１の信号を遅延させる第１遅延素子とを有する半導体デバイスを試験する試験方法であって、第１外部端子から第１の信号を出力させるべく、半導体デバイスに所定の入力信号を供給する入力信号供給段階と、フィードバック回路がフィードバックした第１の信号を遅延させる第１遅延素子の遅延時間を変化させる遅延時間変化段階と、遅延時間変化段階において遅延時間を変化させるごとに、第１遅延素子によって遅延された第１の信号の値を予め定められたタイミングで抽出する信号抽出段階とを備える。
【００２６】
そして、半導体デバイスは、電子回路から供給された第２の信号を出力する第２外部端子と、第２外部端子に供給され、フィードバック回路が内部回路にフィードバックした第２の信号を遅延させる第２遅延素子とをさらに有し、第２の信号は、クロック信号であり、第１の信号は、クロック信号に同期化されたデータ信号であり、入力信号供給段階は、第２外部端子からデータ信号とともにクロック信号を出力させるべく、半導体デバイスに所定の入力信号を供給する段階を有し、信号抽出段階は、遅延時間変化段階において遅延時間を変化させるごとに、第２遅延素子によって遅延されたクロック信号を用いて、第１遅延素子によって遅延されたデータ信号の値を抽出する段階を有してもよい。
【００２７】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明の効果】
【００２８】
本発明によれば、被試験デバイスの販売製品への実装時に近い状態で被試験デバイスが出力した出力信号の値を取得することができるので、被試験デバイスの性能評価を適切にすることができる。
【発明を実施するための最良の形態】
【００２９】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００３０】
図１は、本発明の一実施形態に係るテストヘッド３０および試験装置２０のブロック図を示す。試験装置２０は、パターン発生部２００および性能判断部２１０を備える。試験装置２０は、被試験デバイス（ＤＵＴ）に入力信号を供給する。そして、被試験デバイスは、入力された入力信号に応じて出力する出力信号の値またはエラー検出の検出結果を格納する。
【００３１】
本実施形態に係る被試験デバイスにおいては、パターン発生部２００から入力された入力信号に応じて被試験デバイスが出力する出力信号の値またはエラー検出の検出結果を被試験デバイス内に格納して、被試験デバイスが格納した出力信号の値またはエラー検出の検出結果に基づいて、試験装置２０が被試験デバイスの性能を判断することにより、被試験デバイスの販売製品における実装状態に近い状態における性能を適切に判断することを目的とする。
【００３２】
パターン発生部２００は、被試験デバイスの試験に用いる所定の入力信号を生成して、テストヘッド３０に供給する。テストヘッド３０に供給された入力信号は、被試験デバイスに供給される。被試験デバイスは、受け取った入力信号に基づいて、当該入力信号に対応する出力信号を出力する。被試験デバイスが出力した出力信号の値は、被試験デバイス内で所定のタイミングにより抽出されて、被試験デバイス内に格納される。被試験デバイスは、格納した出力信号の値と期待値とを比較してもよく、比較した結果を格納してもよい。なお、期待値は、被試験デバイスが試験装置２０から受け取った入力信号に応じて、被試験デバイス内で算出してもよい。
【００３３】
被試験デバイスは、入力信号に応じて出力した出力信号の値であって被試験デバイスが取得した出力信号の値、または、出力信号の値と入力信号に応じて出力されるべき出力信号の値を示す期待値とが一致するか否かを示す情報等を、性能判断部２１０に供給する。性能判断部２１０は、テストヘッド３０を介して被試験デバイスから受け取った情報に基づいて、被試験デバイスの性能を判断する。
【００３４】
本実施形態に係る被試験デバイスは、試験装置２０から受け取った入力信号に応じて出力した出力信号の値を抽出して、被試験デバイス内に格納できる。したがって、出力信号を被試験デバイスから試験装置２０にそのまま供給する場合に比べて、減衰が少ない出力信号における出力信号の値を取得できる。これにより、被試験デバイスにおいて出力された出力信号の正確な値を被試験デバイスの試験に用いることができるので、被試験デバイスの販売製品における実装状態に近い状態における性能を適切に判断することができる。
【００３５】
図２は、本実施形態に係る被試験デバイス１０（ＤＵＴ１０）の構成を示す。被試験デバイス１０は、電子回路１００、フィードバック回路１２０、エラー検出回路１３０、アウトプットドライバ１９０、レシーバ１９２、並びに第１外部端子１１０、第２外部端子１１２、および第ｎ外部端子１１８を含む複数の外部端子を備える。なお、電子回路１００は被試験回路である。電子回路１００は、試験装置２０が備えるパターン発生部２００から所定の入力信号を受け取る。そして、電子回路１００は、受け取った入力信号に応じた出力信号を出力する。電子回路１００は、複数の信号線およびアウトプットドライバ１９０を介して、複数の出力信号を複数の外部端子にそれぞれ供給する。複数の外部端子はそれぞれ、電子回路１００から受け取った信号を電子回路１００の外部に出力する。
【００３６】
フィードバック回路１２０は、電子回路１００が第１外部端子１１０に供給した第１の信号、および電子回路１００が第２外部端子１１２に供給した第２の信号をそれぞれ内部回路にフィードバックする。また、フィードバック回路１２０は、複数の外部端子に電子回路１００がそれぞれ供給した信号を内部回路であるエラー検出回路１３０にそれぞれフィードバックする。フィードバック回路１２０は、フィードバックした複数の信号のそれぞれを、レシーバ１９２を介してエラー検出回路１３０に供給する。
【００３７】
エラー検出回路１３０は、フィードバック回路１２０がフィードバックした第１の信号の電気的なエラーを検出する。また、エラー検出回路１３０は、フィードバック回路１２０がフィードバックした第１の信号および第２の信号の少なくとも１つのエラーを検出する。エラー検出回路１３０は、フィードバック回路１２０がフィードバックした複数の信号の少なくとも１つのエラーを検出してもよい。また、エラー検出回路１３０は、フィードバック回路１２０がフィードバックした第１の信号および第２の信号を処理することによってエラーを検出してもよい。
【００３８】
すなわち、エラー検出回路１３０は、フィードバック回路１２０がフィードバックした第１の信号および第２の信号を演算することによってエラーを検出してよい。また、電子回路１００は、第１の信号にエラーが存在するか否かを検出するためのエラー検出用信号を第１外部端子１１０にさらに供給してもよい。係る場合においては、エラー検出回路１３０は、フィードバック回路１２０がフィードバックした第１の信号およびエラー検出用信号に基づいて、第１の信号にエラーが存在することを検出する。
【００３９】
具体的には、第１の信号は、所定の入力信号に応じて電子回路１００が出力するデータ信号であってよい。また、第２の信号は、データ信号にエラーが存在するか否かを検出するためのエラー検出用信号であってよい。そして、エラー検出回路１３０は、フィードバック回路１２０がフィードバックしたデータ信号とエラー検出用信号とに基づいてデータ信号にエラーが存在することを検出する。例えば、エラー検出用信号は、パリティビット、ＣＲＣ、またはＥＣＣコード等のデータの誤りを検出する誤り検出符号を含む信号であってよい。エラー検出回路１３０は、受け取ったデータ信号から予め定められた演算式を用いて演算結果を算出する。
【００４０】
そして、エラー検出回路１３０は、算出した演算結果と、受け取ったエラー検出用信号に含まれる誤り検出符号とを比較して、データ信号にエラーが存在することを検出する。エラー検出回路１３０は、検出したエラーが存在することを示す情報を被試験デバイス１０の外部に存在する試験装置２０が備える性能判断部２１０に供給する。試験装置２０が備える性能判断部２１０は、エラー検出回路１３０から受け取ったエラーが存在することを示す情報から、被試験デバイス１０の性能判断および良否判断をする。
【００４１】
本実施形態に係る被試験デバイス１０においては、被試験デバイス１０が備えるエラー検出回路１３０において電子回路１００が出力したデータ信号の誤りを検出できる。したがって、試験装置２０が被試験デバイス１０に入力した入力信号に応じて被試験デバイス１０が出力するデータ信号自身が被試験デバイス１０から被試験デバイス１０の外部の試験装置２０に供給されることはなく、データ信号の減衰がない状態、すなわち被試験デバイスの販売製品における実装状態に近い状態におけるデータ信号のエラーを検出できる。また、本来は正常な被試験デバイスが正常ではない被試験デバイスとして判断されることによる、データ信号の減衰に起因する被試験デバイスの歩留まりの低下を防止できる。
【００４２】
図３は、本発明の他の実施形態に係る被試験デバイス１１（ＤＵＴ１１）の構成を示す。被試験デバイス１１は、電子回路１００、フィードバック回路１２０、エラー検出回路１３０、メモリ１６０、アウトプットドライバ１９０、レシーバ１９２、並びに第１外部端子１１０、第２外部端子１１２、および第ｎ外部端子１１８を含む複数の外部端子を備える。なお、図１および図２における実施形態での上記説明において説明した部材と同一の符号が付されている部材については、図１および図２における上記説明における各部材と略同一の機能を奏するので、詳細な説明は省略する。
【００４３】
電子回路１００は、試験装置２０が備えるパターン発生部２００から所定の入力信号を受け取る。そして、電子回路１００は、受け取った入力信号に応じて生成した複数の出力信号を、信号線およびアウトプットドライバ１９０を介して、複数の外部端子のそれぞれに供給する。複数の外部端子は、電子回路１００から受け取った信号を電子回路１００の外部にそれぞれ出力する。フィードバック回路１２０は、複数の外部端子に電子回路１００が供給した複数の信号を、内部回路にそれぞれフィードバックする。フィードバック回路１２０は、フィードバックした複数の信号のそれぞれを、レシーバ１９２を介して内部回路であるメモリ１６０に供給する。
【００４４】
メモリ１６０は、フィードバック回路１２０がフィードバックした複数の信号の１ビット以上をそれぞれ格納する。メモリ１６０は、エラー検出回路１３０に、格納している複数の信号の１ビット以上をそれぞれ供給する。なお、メモリ１６０の一例として、キャッシュメモリが挙げられる。エラー検出回路１３０は、メモリ１６０に格納された複数の信号の１ビット以上をそれぞれ処理することによって複数の信号のそれぞれについてエラーを検出する。エラー検出回路１３０は、検出したエラーを試験装置２０が備える性能判断部２１０に供給する。試験装置２０が備える性能判断部２１０は、エラー検出回路１３０から受け取ったエラーを示すデータから、被試験デバイス１０の性能判断および良否判断をする。
【００４５】
図４は、本発明の他の実施形態に係る被試験デバイス１２（ＤＵＴ１２）の構成を示す。被試験デバイス１２は、電子回路１００、フィードバック回路１２０、サンプラー１３２、コンパレータ１３４、比較結果格納部１４０、期待値格納部１５０、アウトプットドライバ１９０、レシーバ１９２、並びに第１外部端子１１０、第２外部端子１１２、および第ｎ外部端子１１８を含む複数の外部端子を備える。ここで、サンプラー１３２およびコンパレータ１３４は、エラー検出回路１３０の一例である。なお、図１から図３における実施形態での上記説明において説明した部材と同一の符号が付されている部材については、図１から図３における上記説明における各部材と略同一の機能を奏するので、詳細な説明は省略する。
【００４６】
電子回路１００は、パターン発生部２００から所定の入力信号を受け取る。そして、電子回路１００は、受け取った入力信号に応じた出力信号を出力する。電子回路１００は、複数の信号線およびアウトプットドライバ１９０を介して、複数の出力信号を複数の外部端子にそれぞれ供給する。複数の外部端子はそれぞれ、電子回路１００から受け取った信号を電子回路１００の外部に出力する。フィードバック回路１２０は、複数の外部端子に電子回路１００がそれぞれ供給した信号を、内部回路であるサンプラー１３２に、レシーバ１９２を介してそれぞれフィードバックする。
【００４７】
ここで、複数の信号に含まれる第１の信号は、電子回路１００が受け取った入力信号に応じて電子回路１００が生成したデータ信号であり、複数の信号に含まれる第２の信号は、データ信号を読み込むタイミングを示すクロック信号であってよい。そして、サンプラー１３２は、フィードバック回路１２０がフィードバックしたクロック信号が示すタイミングによってデータ信号の値を抽出する。サンプラー１３２は、複数のデータ信号のそれぞれから複数のデータ信号のそれぞれの値を抽出する。
【００４８】
なお、サンプラー１３２は、複数のデータ信号を抽出する複数のサンプラーを有していてもよい。例えば、サンプラー１３２は、複数のデータ信号のそれぞれに対して複数のデータ信号のそれぞれの値を抽出するサンプラーを複数有していてもよい。具体的には、サンプラー１３２は、クロック信号の立ち上がりのタイミングで複数のデータ信号の値をそれぞれ抽出する。サンプラー１３２は抽出したデータ信号の値をコンパレータ１３４に供給する。
【００４９】
期待値格納部１５０は、データ信号の値の期待値を予め格納する。例えば、試験装置２０が被試験デバイス１２に供給する入力信号に応じて電子回路１００が出力すべきデータ信号の値を、外部の情報処理装置等により期待値として予め算出する。そして、被試験デバイス１２の外部の情報処理装置等または試験装置２０が算出した期待値を、期待値格納部１５０に格納する。期待値格納部１５０は、格納している期待値をコンパレータ１３４に供給する。コンパレータ１３４は、サンプラー１３２から受け取ったデータ信号の値と、期待値格納部１５０から受け取った予め定められた期待値とを比較する。コンパレータ１３４は、比較した比較の結果を比較結果格納部１４０に供給する。
【００５０】
比較結果格納部１４０は、コンパレータ１３４から受け取った、コンパレータ１３４が比較した比較の結果を格納する。比較結果格納部１４０は、格納した比較の結果を、試験装置２０が備える性能判断部２１０に供給する。なお、被試験デバイス１２は、コンパレータ１３４の比較の結果に基づいて、データ信号の値が期待値と一致していることを判断する比較結果判断部をさらに備えてもよい。被試験デバイス１２が比較結果判断部を備えている場合には、コンパレータ１３４は比較した比較の結果を比較結果判断部に供給する。比較結果判断部は、受け取った比較の結果から被試験デバイス１２の良否判断をする。そして、比較結果判断部は、良否判断の結果を比較結果格納部１４０に格納してもよい。
【００５１】
試験装置２０が備える性能判断部２１０は、比較結果格納部１４０から受け取ったコンパレータ１３４が比較した比較の結果から、被試験デバイス１２の性能判断および良否判断をする。例えば、性能判断部２１０は、比較の結果からサンプラー１３２が抽出したデータの値が期待値と一致した場合には、被試験デバイス１２が良品であると判断できる。また、性能判断部２１０は、サンプラー１３２が抽出した複数のデータの値から、例えば、セットアップタイム／ホールドタイムを算出して、被試験デバイス１２の性能を評価してもよい。
【００５２】
本実施形態に係る被試験デバイス１２によれば、被試験デバイス１２が備える期待値格納部１５０に予め入力信号に対応するデータ信号の値の期待値を格納しておき、期待値と電子回路１００が出力したデータ信号の値とを比較して、比較結果を格納できる。これにより、被試験デバイス１２が高速で応答する被試験デバイスである場合であっても、被試験デバイス１２から試験装置２０に電子回路１００が出力するデータ信号を供給せずにデータ信号のエラー等の有無を判断できるので、被試験デバイス１２の販売製品における実装状態に近い状態のエラーの有無を判断できる。そして、被試験デバイス１２から試験装置２０へデータ信号を供給した場合に生じるデータ信号の減衰に起因する、歩留まりの低下を防止できる。
【００５３】
図５は、本発明の他の実施形態に係る被試験デバイス１３（ＤＵＴ１３）の構成を示す。被試験デバイス１３は、電子回路１００、フィードバック回路１２０、サンプラー１３２、コンパレータ１３４、比較結果格納部１４０、期待値算出部１５２、アウトプットドライバ１９０、レシーバ１９２、並びに第１外部端子１１０、第２外部端子１１２、および第ｎ外部端子１１８を含む複数の外部端子を備える。ここで、サンプラー１３２およびコンパレータ１３４は、エラー検出回路１３０の一例である。なお、図１から図４における実施形態での上記説明において説明した部材と同一の符号が付されている部材については、図１から図４における上記説明における各部材と略同一の機能を奏するので、詳細な説明は省略する。
【００５４】
電子回路１００は、試験装置２０が備えるパターン発生部２００から所定の入力信号を受け取る。そして、電子回路１００は、受け取った入力信号に応じた出力信号を出力する。電子回路１００は、複数の信号線およびアウトプットドライバ１９０を介して、複数の出力信号を複数の外部端子にそれぞれ供給する。複数の外部端子はそれぞれ、電子回路１００から受け取った信号を電子回路１００の外部に出力する。フィードバック回路１２０は、複数の外部端子に電子回路１００がそれぞれ供給した信号を内部回路であるサンプラー１３２に、レシーバ１９２を介してそれぞれフィードバックする。
【００５５】
ここで、複数の信号に含まれる第１の信号は、電子回路１００が受け取った入力信号に応じて、電子回路１００が生成したデータ信号であり、複数の信号に含まれる第２の信号は、データ信号を読み込むタイミングを示すクロック信号であってよい。そして、サンプラー１３２は、フィードバック回路１２０がフィードバックしたクロック信号によってデータ信号の値を抽出する。サンプラー１３２は、複数のデータ信号のそれぞれから、複数のデータ信号のそれぞれの値を抽出する。サンプラー１３２は抽出した複数のデータ信号の値をコンパレータ１３４に供給する。
【００５６】
期待値算出部１５２は、試験装置２０が備えるパターン発生部２００から受け取った所定の入力信号に応じて電子回路１００が出力すべきデータ信号の期待値を、当該所定の入力信号に基づいて算出する。例えば、期待値算出部１５２は、電子回路１００の等価回路であり、電子回路１００よりも簡易なロジック回路である。期待値算出部１５２は、算出した期待値をコンパレータ１３４に供給する。コンパレータ１３４は、サンプラー１３２から受け取ったデータ信号の値と、期待値算出部１５２から受け取った期待値とを比較する。コンパレータ１３４は、比較した比較の結果を比較結果格納部１４０に供給する。
【００５７】
比較結果格納部１４０は、コンパレータ１３４から受け取った、コンパレータ１３４が比較した比較の結果を格納する。比較結果格納部１４０は、格納した比較の結果を、試験装置２０が備える性能判断部２１０に供給する。試験装置２０が備える性能判断部２１０は、比較結果格納部１４０から受け取ったコンパレータ１３４が比較した比較の結果から、被試験デバイス１３の性能判断および良否判断をする。
【００５８】
本実施形態に係る被試験デバイス１３によれば、被試験デバイス１３が備える期待値算出部１５２が算出した期待値と、電子回路１００が出力したデータ信号の値と比較した結果を被試験デバイス１３が備える比較結果格納部１４０に格納できる。これにより、被試験デバイス１３が高速で応答する被試験デバイスである場合であっても、被試験デバイス１３から試験装置２０に電子回路１００が出力するデータ信号を供給せずに、被試験デバイス１３の販売製品における実装状態に近い状態におけるデータ信号のエラー等の有無を判断できる。
【００５９】
図６は、本発明の他の実施形態に係る被試験デバイス１４（ＤＵＴ１４）の構成を示す。被試験デバイス１４は、電子回路１００、フィードバック回路１２０、サンプラー１３２、サンプル値格納部１４２、クロック信号生成部１５４、アウトプットドライバ１９０、レシーバ１９２、並びに第１外部端子１１０、第２外部端子１１２、および第ｎ外部端子１１８を含む複数の外部端子を備える。なお、図１から図５における実施形態での上記説明において説明した部材と同一の符号が付されている部材については、図１から図５における上記説明における各部材と略同一の機能を奏するので、詳細な説明は省略する。
【００６０】
電子回路１００は、試験装置２０が備えるパターン発生部２００から所定の入力信号を受け取る。そして、電子回路１００は、受け取った入力信号に応じた出力信号を出力する。電子回路１００は、複数の信号線およびアウトプットドライバ１９０を介して、複数の出力信号を複数の外部端子にそれぞれ供給する。複数の外部端子はそれぞれ、電子回路１００から受け取った信号を電子回路１００の外部に出力する。フィードバック回路１２０は、複数の外部端子に電子回路１００がそれぞれ供給した信号を内部回路であるサンプラー１３２に、レシーバ１９２を介してそれぞれフィードバックする。
【００６１】
クロック信号生成部１５４は、フィードバック回路１２０がフィードバックした複数の信号を取得するタイミングを示すクロック信号を生成する。また、クロック信号生成部１５４は、試験装置２０が備えるパターン発生部２００が発生した所定の入力信号に応じて、クロック信号を生成しても良い。また、クロック信号生成部１５４は、第１の信号および第２の信号に対するクロック信号の立ち上がりのタイミングを順次変化させた、複数のクロック信号を生成してもよい。クロック信号生成部１５４は、生成したクロック信号をサンプラー１３２に供給する。
【００６２】
サンプラー１３２は、複数のデータ信号のそれぞれから、クロック信号生成部１５４が生成したクロック信号の立ち上がりのタイミングで複数のデータ信号の値をそれぞれ抽出する。また、クロック信号生成部１５４がクロック信号の立ち上がりのタイミングを順次変化させた場合には、サンプラー１３２は、タイミングが変化するごとに複数の信号の値をそれぞれ抽出する。サンプラー１３２は抽出した複数のデータ信号の値のそれぞれをサンプル値格納部１４２に供給する。
【００６３】
サンプル値格納部１４２は、サンプラー１３２が抽出した複数の信号の値を、クロック信号生成部１５４が生成したクロック信号のタイミングの順に格納する。サンプル値格納部１４２は、格納したデータ信号の値を、試験装置２０が備える性能判断部２１０に供給する。試験装置２０が備える性能判断部２１０は、サンプル値格納部１４２から受け取ったデータ信号の値から、被試験デバイス１４の性能判断および良否判断をする。例えば、性能判断部２１０は、サンプル値格納部１４２から受け取った複数のデータ信号の値から、被試験デバイス１４のセットアップタイム／ホールドタイムを算出する。これにより性能判断部２１０は、被試験デバイス１４が所定の性能を有しているか否かを判断できる。
【００６４】
図７は、本発明の他の実施形態に係る被試験デバイス１５（ＤＵＴ１５）の構成を示す。被試験デバイス１５は、電子回路１００、フィードバック回路１２０、サンプラー１３２、サンプル値格納部１４２、可変遅延素子１８０、可変遅延素子１８２、固定遅延素子１８８、アウトプットドライバ１９０、レシーバ１９２、並びに第１外部端子１１０、第２外部端子１１２、および第ｎ外部端子１１８を含む複数の外部端子を備える。なお、図１から図６における実施形態での上記説明において説明した部材と同一の符号が付されている部材については、図１から図６における上記説明における各部材と略同一の機能を奏するので、詳細な説明は省略する。
【００６５】
電子回路１００は、試験装置２０が備えるパターン発生部２００から所定の入力信号を受け取る。そして、電子回路１００は、受け取った入力信号に応じた出力信号を出力する。電子回路１００は、複数の信号線およびアウトプットドライバ１９０を介して、複数の出力信号を複数の外部端子にそれぞれ供給する。複数の外部端子はそれぞれ、電子回路１００から受け取った信号を電子回路１００の外部に出力する。フィードバック回路１２０は、複数の外部端子に電子回路１００がそれぞれ供給した信号を、内部回路である第１の可変遅延素子１８０、第２の可変遅延素子１８２、および固定遅延素子１８８のそれぞれに、複数の信号のそれぞれをフィードバックする。
【００６６】
第１の可変遅延素子１８０は、フィードバック回路１２０がフィードバックした複数の信号に含まれる第１の信号を遅延させる。ここで、第１の可変遅延素子１８０は、遅延時間を変化させることができる遅延素子であってよい。なお、第１の可変遅延素子１８０は、請求項に記載の第１遅延素子の一例である。また、被試験デバイス１５は、複数の可変遅延素子を備えていてよい。例えば、第２の可変遅延素子１８２は、第２の可変遅延素子１８２を通過する信号を遅延させる。
【００６７】
また、固定遅延素子１８８は、フィードバック回路１２０がフィードバックした信号を、予め定められた遅延時間、遅延させる。なお、固定遅延素子１８８は、請求項に記載の第２遅延素子の一例である。ここで、第１の可変遅延素子１８０の遅延時間は、固定遅延素子１８８の予め定められた遅延時間より短い第１の遅延時間と、固定遅延素子の予め定められた遅延時間より長い第２の遅延時間との間で可変であることが好ましい。
【００６８】
ここで、第１の信号は、電子回路１００が受け取った入力信号に応じて、電子回路１００が生成したデータ信号であり、第２の信号は、データ信号を読み込むタイミングを示すクロック信号であってよい。そして、サンプラー１３２は、フィードバック回路１２０がフィードバックしたクロック信号によってデータ信号の値を抽出する。具体的には、サンプラー１３２は、第１の可変遅延素子１８０が遅延時間を順次変化させるごとに、データ信号の値を抽出する。
【００６９】
また、固定遅延素子１８８の予め定められた遅延時間は、データ信号とクロック信号との間で予め定められたセットアップタイムまたはホールドタイムより長くてよい。さらに、第１の可変遅延素子１８０の最長の遅延時間と固定遅延素子１８８の予め定められた遅延時間との差が、データ信号とクロック信号との間で予め定められたセットアップタイムまたはホールドタイムより長くてもよい。なお、予め定められたセットアップタイムまたはホールドタイムとは、例えば、被試験デバイスの仕様となる、販売時に保証すべきセットアップタイムまたはホールドタイムである。
【００７０】
これにより、データ信号の値を取得するクロック信号のタイミングを、データ信号の立ち上がり、または立下りのタイミングに対して遅延させることができる。そして、データ信号の立ち上がり、または立下りのタイミングから、クロック信号がデータ信号の値を取得するタイミングまで順次、データ信号の遅延時間を変化させることができるので、データ信号のセットアップタイムまたはホールドタイムの測定に用いられる複数のデータ信号の値を適切に取得することができる。
【００７１】
サンプラー１３２は、複数のデータ信号のそれぞれから、複数の可変遅延素子が遅延時間を順次変化させるごとに、複数のデータ信号の値をそれぞれ抽出する。サンプラー１３２は、抽出した複数のデータ信号の値をサンプル値格納部１４２に供給する。サンプル値格納部１４２は、第１の可変遅延素子１８０の、複数の遅延時間に対応させて、サンプラー１３２が抽出したデータ信号の値を格納する。サンプル値格納部１４２は、サンプラー１３２が抽出した複数のデータ信号の値を、複数のデータ信号のそれぞれの遅延時間に対応させて格納する。
【００７２】
なお、サンプル値格納部１４２がデータ信号の値を格納する複数の領域を、予め所定の時間間隔ごとに区画しておくことにより、クロック信号のタイミングを改めて格納することなくデータ信号の値を格納できる。例えば、サンプル値格納部１４２は、所定の基準時間からの時間ごとにデータ信号の値を格納する複数の領域を、予め有していてよい。サンプル値格納部１４２は、格納したデータ信号の値を、試験装置２０が備える性能判断部２１０に供給する。
【００７３】
試験装置２０が備える性能判断部２１０は、サンプル値格納部１４２から受け取ったデータ信号の値から、被試験デバイス１５の性能判断および良否判断をする。例えば、性能判断部２１０は、サンプル値格納部１４２から受け取った複数のデータ信号の値から、被試験デバイス１５のセットアップタイムおよびホールドタイムを算出できる。これにより性能判断部２１０は、被試験デバイス１５が所定の性能を有していることを判断できる。
【００７４】
本実施形態に係る被試験デバイス１５によれば、クロック信号を固定遅延素子で所定の遅延時間、遅延させて、電子回路１００が出力する複数のデータ信号のそれぞれについて可変遅延素子が遅延時間を順次変化させつつデータ信号の値を取得して格納できる。これにより、被試験デバイス１５から試験装置２０に直接データ信号を供給する場合に比べて、データ信号の減衰により正確なデータ信号の値を取得できなくなることを防止できるので、被試験デバイス１５の性能、すなわちセットアップタイムおよびホールドタイムについて被試験デバイス１５の実装状態に近い状態の値を適切に取得できる。したがって、被試験デバイス１５が所定の使用と一致しているかを適切に判断して、歩留まりの向上を図ることができる。
【００７５】
図８は、本実施形態に係るサンプラー１３２がデータ信号の値を取得する場合の概要を示す。サンプラー１３２は、クロック信号８５０の立ち上がりのタイミング８０４でデータ信号８００の値を取得する。ここで、データ信号８００の信号線に可変遅延素子が接続されている場合には、複数の矢印に示すように、タイミング８０２から所定の遅延時間ごとにタイミング８０４までデータ信号８００を順次遅延させることができる。したがって、サンプラー１３２は、クロック信号８５０の立ち上がりのタイミング８０４において、データ信号８００の立ち上がりのタイミング８０２からタイミング８０４までの値を順次抽出できる。サンプラー１３２が抽出したデータ信号８００の複数の値は、可変遅延素子が遅延させた複数の遅延時間に対応させて、例えば、被試験デバイス１５が備えるサンプル値格納部１４２に格納できる。
【００７６】
これにより、被試験デバイスのセットアップタイム８１０の算出に要する情報を被試験デバイス内に格納できるので、データ信号を試験装置２０に供給しなくても、被試験デバイスのセットアップタイム８１０を適切に算出できる。
【００７７】
また、クロック信号８５０の信号線に固定遅延素子が接続されている場合には、クロック信号は予め定められた遅延時間、遅延してクロック信号８５２となる。そして、サンプラー１３２は、クロック信号８５２の立ち上がりのタイミング８０８において、データ信号８００の値を取得する。ここで、データ信号８００の信号線に可変遅延素子が接続されている場合には、複数の矢印に示すように、タイミング８０６から所定の遅延時間ごとにタイミング８０８までデータ信号８００を順次遅延させることができる。したがって、サンプラー１３２は、クロック信号８５２の立ち上がりのタイミング８０８において、データ信号８００の立下りのタイミング８０６からタイミング８０８までの値を順次取得できる。サンプラー１３２が抽出したデータ信号８００の複数の値は、可変遅延素子が遅延させた複数の遅延時間に対応させて、例えば、被試験デバイス１５が備えるサンプル値格納部１４２に格納できる。
【００７８】
これにより、被試験デバイスのホールドタイム８２０の算出に要する情報を被試験デバイス内に格納できるので、データ信号を試験装置２０に供給しなくても、被試験デバイスのホールドタイム８２０を適切に算出できる。
【００７９】
図９は、本実施形態に係る被試験デバイスにおける処理の流れの一例を示す。被試験デバイスは、例えば、上記図７の説明における被試験デバイス１５であってよい。まず、被試験デバイス１５の外部の試験装置２０が備えるパターン発生部２００が、所定の入力信号を発生する。そして、パターン発生部２００は、被試験デバイスが備える電子回路１００に、当該所定の入力信号を入力する（Ｓ１０００）。電子回路１００は、受け取った所定の入力信号からデータ信号およびクロック信号を生成して内部回路に出力する（Ｓ１０１０）。なお、電子回路１００は、複数のデータ信号を生成してもよい。また、被試験デバイスがクロック信号生成部１５４を備えている場合には、クロック信号は、クロック信号生成部１５４が生成して、内部回路に出力してもよい。
【００８０】
続いて、被試験デバイスが備える固定遅延素子が、クロック信号を予め定められた遅延時間、遅延させる（Ｓ１０２０）。また、被試験デバイスが備える可変遅延素子が、データ信号を遅延させる（Ｓ１０３０）。なお、被試験デバイスは複数の可変遅延素子を備えていてよく、複数の可変遅延素子は、電子回路１００が生成した複数のデータ信号のそれぞれを遅延させてよい。続いて、被試験デバイスが備えるサンプラー１３２は、電子回路１００またはクロック信号生成部１５４が生成したクロック信号を用いて、データ信号の値を抽出する（Ｓ１０４０）。サンプラー１３２は、複数のデータ信号のそれぞれについて、データ信号の値をそれぞれ抽出してよい。サンプラー１３２は、抽出したデータ信号の値をサンプル値格納部１４２に供給する。
【００８１】
サンプル値格納部１４２は、サンプラー１３２から受け取ったデータ信号の値を、データ信号の遅延時間に対応させて格納する（Ｓ１０５０）。そして、可変遅延素子は、データ信号の値が所定の値である場合には（Ｓ１０６０：Ｙｅｓ）、データ信号の遅延時間を所定の時間、変化させる（Ｓ１０７０）。そして、サンプラー１３２は、データ信号の遅延時間が可変遅延素子によって所定の時間、変化した後のデータ信号の値を、クロック信号を用いて抽出する（Ｓ１０４０）。一方、データ信号の値が所定の値でない場合には（Ｓ１０６０：Ｎｏ）、被試験デバイスは処理を終了する。そして、サンプル値格納部１４２は、格納している複数のデータ信号の値を試験装置２０が備える性能判断部２１０に供給する。性能判断部２１０は、サンプル値格納部１４２から受け取ったデータ信号の値から、被試験デバイスの性能を判断する。
【００８２】
ここで、データ信号の値が示す所定の値とは、例えば、"０"または"１"のいずれかであってよい。例えば、データ信号の値が"１"を示し続けている間に可変遅延素子は順次遅延時間を変化させてデータの値を取得して、取得したデータの値をデータ信号の遅延時間に対応させて格納する。したがって、データ信号の値が"１"から"０"に変化するまでのデータ信号の複数の値を遅延時間に対応させて格納しておくことにより、被試験デバイスのホールドタイムを算出することができる。
【００８３】
同様にして、例えば、データ信号の値が"０"を示し続けている間に可変遅延素子は順次遅延時間を変化させてデータの値を取得して、取得したデータの値をデータ信号の遅延時間に対応させて格納する。したがって、データ信号の値が"０"から"１"に変化するまでのデータ信号の複数の値を遅延時間に対応させて格納しておくことにより、被試験デバイスのセットアップタイムを算出することができる。
【００８４】
なお、セットアップタイムおよびホールドタイムは、被試験デバイスの外部の試験装置２０が算出できる。すなわち、被試験デバイス内部に遅延時間に対応させて格納されたデータ信号の値から、試験装置２０はセットアップタイムおよびホールドタイムを算出する。これにより、被試験デバイスがデータ信号を試験装置２０に供給して、試験装置２０が所定のクロック信号のタイミングでデータ信号の値を取得することがなくなるので、被試験デバイスから試験装置２０にデータ信号を供給する場合におけるデータ信号の減衰の影響をなくすことができる。
【００８５】
図１０は、本実施形態に係る被試験デバイスにおける処理の流れの一例を示す。被試験デバイスは、例えば、上記図７の説明における被試験デバイス１５であってよい。ここで、図９と同一の符号を付した工程は、図９の上記説明と略同一の工程であるので詳細な説明は省略する。
【００８６】
まず、被試験デバイスの外部の試験装置２０が備えるパターン発生部２００が所定の入力信号を発生する。そして、パターン発生部２００は、被試験デバイスが備える電子回路１００に、当該所定の入力信号を入力する（Ｓ１０００）。電子回路１００は、受け取った所定の入力信号からデータ信号およびクロック信号を生成して、内部回路に出力する（Ｓ１０１０）。続いて、被試験デバイスが備える固定遅延素子が、クロック信号を予め定められた遅延時間、遅延させる（Ｓ１０２０）。また、被試験デバイスが備える可変遅延素子が、データ信号を遅延させる（Ｓ１０３０）。そして、被試験デバイスが備えるサンプラー１３２は、電子回路１００またはクロック信号生成部１５４が生成したクロック信号を用いて、データ信号の値を抽出する（Ｓ１０４０）。サンプラー１３２は、抽出したデータ信号の値をサンプル値格納部１４２に供給する。
【００８７】
サンプル値格納部１４２は、サンプラー１３２から受け取ったデータ信号の値を、データ信号の遅延時間に対応させて格納する（Ｓ１０５０）。そして、可変遅延素子は、データ信号の値をサンプラー１３２が取得し始めた時から予め定められた時間を経過していない間は（Ｓ１０８０：Ｎｏ）、データ信号の遅延時間を所定の時間、変化させる（Ｓ１０７０）。そして、サンプラー１３２は、データ信号の遅延時間が可変遅延素子によって所定の時間、変化した後のデータ信号の値を、クロック信号を用いて抽出する（Ｓ１０４０）。
【００８８】
一方、データ信号の値をサンプラー１３２が取得し始めた時から予め定められた時間を経過した場合には（Ｓ１０８０：Ｙｅｓ）、被試験デバイスは処理を終了する。そして、サンプル値格納部１４２は、格納している複数のデータ信号の値を外部の試験装置２０が備える性能判断部２１０に供給する。性能判断部２１０は、サンプル値格納部１４２から受け取ったデータ信号の値から、被試験デバイスの性能を判断する。これにより、予め定められた仕様に基づくセットアップタイムおよびホールドタイムまでデータ信号の値を取得して、取得したデータ信号の値に基づいて被試験デバイス外部の試験装置２０において当該被試験デバイスの性能が販売製品における実装状態での使用に適しているか否かを判断できる。
【００８９】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加え得ることが当業者に明らかである。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００９０】
【図１】テストヘッド３０および試験装置２０のブロック図である。
【図２】被試験デバイス１０の構成図である。
【図３】被試験デバイス１１の構成図である。
【図４】被試験デバイス１２の構成図である。
【図５】被試験デバイス１３の構成図である。
【図６】被試験デバイス１４の構成図である。
【図７】被試験デバイス１５の構成図である。
【図８】サンプラー１３２の処理の概要を示す図である。
【図９】被試験デバイス１５における処理の流れを示すフロー図である。
【図１０】被試験デバイス１５における処理の流れを示すフロー図である。
【符号の説明】
【００９１】
１０、１１、１２、１３、１４、１５  被試験デバイス
２０  試験装置
３０  テストヘッド
１００  電子回路
１１０  第１外部端子
１１２  第２外部端子
１１８  第ｎ外部端子
１２０  フィードバック回路
１３０  エラー検出回路
１３２  サンプラー
１３４  コンパレータ
１４０  比較結果格納部
１４２  サンプル値格納部
１５０  期待値格納部
１５２  期待値算出部
１５４  クロック信号生成部
１６０  メモリ
１８０、１８２  可変遅延素子
１８８  固定遅延素子
１９０  アウトプットドライバ
１９２  レシーバ
２００  パターン発生部
２１０  性能判断部
８００  データ信号
８０２、８０４、８０６、８０８  タイミング
８１０  セットアップタイム
８２０  ホールドタイム
８５０、８５２  クロック信号
【図１】
2008008623.tif 000003
【図２】
2008008623.tif 000004
【図３】
2008008623.tif 000005
【図４】
2008008623.tif 000006
【図５】
2008008623.tif 000007
【図６】
2008008623.tif 000008
【図７】
2008008623.tif 000009
【図８】
2008008623.tif 000010
【図９】
2008008623.tif 000011
【図１０】
2008008623.tif 000012