(57)【要約】【課題】  感度の向上と飽和電荷の向上を両立させた撮像装置を提供する。【解決手段】光電変換素子を形成する第１導電型の第１の半導体領域と、前記第１の半導体領域に配される、前記第１の半導体領域の不純物濃度よりも高い不純物濃度を有する第１導電型の電荷蓄積部と、前記第１の半導体領域に配される１導電型の第２の半導体領域と、前記電荷蓄積部と前記第２の半導体領域との間に配されたゲート電極と、前記ゲート電極の下部に配される第２導電型の第３の半導体領域と、を有する複数の画素が、半導体基板の主表面に配列された撮像装置において、前記電荷蓄積部は、前記第２の半導体領域に比べ前記半導体基板の深くまで配されており、前記電荷蓄積部の下部に第２導電型の第４の半導体領域が配されている。【選択図】  図２
2008078302.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を形成する第１導電型の第１の半導体領域と、
前記第１の半導体領域に配される、前記第１の半導体領域の不純物濃度よりも高い不純物濃度を有する第１導電型の電荷蓄積部と、
前記第１の半導体領域に配される第１導電型の第２の半導体領域と、
前記電荷蓄積部と前記第２の半導体領域との間に配されたゲート電極と、
前記ゲート電極の下部に配される第２導電型の第３の半導体領域と、を有する複数の画素が、半導体基板の主表面に配列された撮像装置において、
前記電荷蓄積部は、前記第２の半導体領域に比べ前記半導体基板の深くまで配されており、
前記電荷蓄積部の下部に第２導電型の第４の半導体領域が配されていることを特徴とする撮像装置。
【請求項２】
前記第４の半導体領域の不純物濃度は、前記電荷蓄積部の不純物濃度に比べて低く、前記第１の半導体領域の不純物濃度に比べて高いことを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記第３の半導体領域は、前記第２の半導体領域に接して配されており、
前記第２の半導体領域の下部に第２導電型の第５の半導体領域が配され、
前記第４の半導体領域は、前記第５の半導体領域に比べ前記半導体基板の深くに配されていることを特徴とする請求項１あるいは２に記載の撮像装置。
【請求項４】
前記複数の画素の間に素子分離領域が配され、
前記第１の半導体領域の下部に第２導電型の第６の半導体領域が配され、
前記素子分離領域と前記第６の半導体領域との間に第２導電型の第７の半導体領域が配されていることを特徴とする請求項１から３のいずれか１項に記載の撮像装置。
【請求項５】
前記第７の半導体領域は、複数の半導体領域からなることを特徴とする請求項４に記載の撮像装置。
【請求項６】
前記第４の半導体領域は、前記電荷蓄積部から電荷を転送する際に完全空乏化しないことを特徴とする請求項１から５のいずれか１項に記載の撮像装置。
【請求項７】
前記電荷蓄積部上には、第２導電型の第８の半導体領域が配されていることを特徴とする請求項１から６のいずれか１項に記載の撮像装置。
【請求項８】
前記電荷蓄積部と前記第４の半導体領域とは、同一のマスクによって形成されることを特徴とする請求項１から７のいずれか１項に記載の撮像装置。
【請求項９】
請求項１から８のいずれか１項に記載の撮像装置と、前記撮像装置へ光を結像する光学系と、前記撮像装置からの出力信号を処理する信号処理回路と、を有することを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換部における電荷を蓄積部に蓄積し、スイッチ素子により読み出して画像信号を得る撮像装置に関するものであり、特に、電荷蓄積部周辺の素子構造に関するものである。
【背景技術】
【０００２】
デジタルカメラ、ビデオカメラ、及びイメージリーダー等の画像入力装置には、複数の画素を１次元もしくは２次元に配列したイメージセンサが用いられている。このように撮像装置として用いられるイメージセンサには、ＣＣＤ型、バイポーラトランジスタ型、電界効果トランジスタ型及びＣＭＯＳ型等がある。
【０００３】
このようなイメージセンサにおいて、多画素化に伴う画素サイズの縮小によって、感度の低下が生じている。そこで、感度の向上を目的として図８に示す構造の撮像装置が特許文献１に記載されている。
【０００４】
図８において、２１はセンサ部、２２は読み出し用トランジスタを示している。５１はｎ型半導体基板であり、５２と５４はｐ型半導体領域である。ｐ型半導体領域５２と５４にて、ｎ型半導体領域５５を囲っている。５６はゲート絶縁膜であり、５７はＭＯＳトランジスタのゲート電極であり、５８はＳｉＯ２等によるサイドウォールである。そして、６０はｐ型半導体領域であり、６１はトランジスタのドレイン領域であるｎ型半導体領域、６２は電荷蓄積部となるｎ型半導体領域である。
【０００５】
特許文献１には、このような構造により、空乏層がｐ型半導体領域５２まで広がり、このことによって、光電変換効率が向上し、赤色光の感度が上がると開示されている。また、ｐ型半導体領域６０は、ゲート電極５７がオフ状態の際に、電荷蓄積部６２とｎ型半導体領域６１間のリーク電流を阻止し、読み出し用ＭＯＳトランジスタ２２としての動作を行わせることができるように配されているものである。そして、このｐ型半導体領域６０は、電荷蓄積時に完全空乏化するように濃度等の設定がなされている。
【０００６】
更に、特許文献１には、図９に示すような構成も開示されている。先の構成と比較して図９は、ｐ型半導体領域６０がなく、ｎ型半導体領域６１の下にｐ型半導体領域７１が配されている。
【０００７】
このような構成によって、ｎ型半導体領域６１の下に光が入射されても、信号電荷となる電子を電荷蓄積部６２に集めることができ、図８の構造に比べて更なる感度の向上が可能となっている。
【特許文献１】特開２００１−０５３２６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
一方、電荷蓄積領域から電荷を読み出す際には、電荷が残らないように、電荷蓄積部を完全に空乏化することが望まれている。図８や図９に示した特許文献１の構成においては、電荷蓄積部６２を低濃度にすることで、完全空乏化しやすく、低い電圧で電荷を完全転送することができるとしている。しかし、感度の向上のために空乏層がｐ型半導体領域５２まで広がるような構成にしている。つまり、ｐ型半導体領域６０が、信号電荷を蓄積する際に完全空乏化できる程度の低濃度で形成されているため、空乏層の広がりに伴って電荷を転送するためのゲート電極に印加する電圧が高くなる。もしくは読み出し用トランジスタのドレインに印加する電圧が高くなってしまう。これは特に図９に示したように、読み出し用トランジスタのドレイン領域に比べて電荷蓄積領域を基板深くまで形成した際には顕著となる。基板深部で発生した信号電荷を、より多く収集するためには、電荷蓄積部はソース領域やドレイン領域よりも基板深くまで形成されるのが好ましいが、そうすると読み出し時のゲート、もしくはドレイン電圧が上昇してしまうためである。
【０００９】
よって本発明は、上記課題に鑑み、低い消費電力、かつ感度が向上した撮像装置を提供することを目的とする。特に小さな画素サイズの撮像装置に関して、従来に比べて感度が向上した撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、光電変換素子を形成する第１導電型の第１の半導体領域と、前記第１の半導体領域に配される、前記第１の半導体領域の不純物濃度よりも高い不純物濃度を有する第１導電型の電荷蓄積部と、前記第１の半導体領域に配される第１導電型の第２の半導体領域と、前記電荷蓄積部と前記第２の半導体領域との間に配されたゲート電極と、前記ゲート電極の下部に配される第２導電型の第３の半導体領域と、を有する複数の画素が、半導体基板の主表面に配列された撮像装において、前記電荷蓄積部は、前記第２の半導体領域に比べ前記半導体基板の深くまで配されており、前記電荷蓄積部の下部に第２導電型の第４の半導体領域が配されている。
【発明の効果】
【００１１】
本発明の撮像装置によれば、低消費電力での転送効率の向上と感度の向上とが可能となる。
【発明を実施するための最良の形態】
【００１２】
本発明の撮像装置の特徴は、半導体基板の深さ方向に伸びる空乏化領域を抑制するための、電荷蓄積領域と逆導電型の半導体領域を配した点である。そして、電荷蓄積部は、この電荷蓄積部から電荷が転送される半導体領域に比べて、半導体基板の深くまで配されている。
【００１３】
このような構成によって、空乏層が広がる時の空乏層の広がりを抑制し、電荷の転送効率を向上させつつ、半導体基板深部で生じた電荷を電荷蓄積部にて蓄積することが可能となり、感度の向上が可能となる。
【００１４】
ここで、空乏層が広がる時とは、例えば、転送用トランジスタがオンした際であり、電荷を転送する際やリセット動作を行う際を含む。また、材料基板である半導体基板を「基板」と表現するが、以下のような材料基板が処理された場合も含む。例えば、１又は複数の半導体領域等が形成された状態の部材、又は、一連の製造工程を途中にある部材、又は、一連の製造工程を経た部材を基板と呼ぶこともできる。具体的には、シリコン半導体基板である。さらに、「半導体基板表面」は、画素が形成された側の半導体基板の主表面を表す。その「表面」は、半導体基板上に窒化物や酸化物などによって形成される層間膜や反射防止膜などと、半導体基板との界面を示す。その半導体基板表面を基準に半導体基板内部への距離を基板深さとする。
【００１５】
また、半導体領域におけるその外縁は、その周囲の半導体領域が自身の導電型と同導電型である場合には、その不純物濃度が略一致する領域とする。更に、周囲の半導体領域が自身の導電型と逆導電型の場合には、それぞれの不純物濃度の差が略ゼロとなる領域を外縁とする。導電型は、その領域における優勢な不純物種類に対応している。そして、この半導体領域の不純物濃度プロファイルは、ピークを有する場合と緩やかな曲線を描く場合があるが、それは製造方法によるものである。一般に、不純物濃度プロファイルのピークあるいは曲線は、半導体領域と対応している。つまり、不純物濃度プロファイルを観察することにより、半導体領域を確認することが可能である。また、この不純物濃度とポテンシャルとは対応しており、不純物濃度からポテンシャルを導くことが出来る。
【００１６】
（画素の構成）
撮像装置の画素の一例として、図５Ａにその画素回路を示す。更に図５Ｂにその駆動パルスを示している。ここでは、トランジスタがＮＭＯＳ（ＮチャネルＭＯＳトランジスタ）である場合について説明するが、あくまで一例である。
【００１７】
５０１は１つの画素を示している。撮像装置においては、その画素が１次元あるいは２次元に配列されている。５０２は光電変換素子、５０４は光電変換素子にて発生した電荷を転送するためのトランジスタ、５０３は電荷が転送されるフローティングディフュージョン（ＦＤ）部に配された容量である。そして、５０５はＦＤ部等をリセットするためのトランジスタ、５０６はＦＤ容量の電荷をソースフォロワ動作によって出力するソースフォロワトランジスタである。更に５０７は電源に接続されている。
【００１８】
ここで、図示はしてないが、トランジスタ５０５のドレインとソースフォロワトランジスタ５０６のソースは、信号線に接続されている。その信号線は、定電流源と電位供給手段とに接続されている。
【００１９】
このような画素において、ソースフォロワトランジスタ５０６は、ＦＤ部の電位を信号線に出力し、電荷に対応した信号を読み出すことができる。この読み出された信号は、サンプルホールド回路（不図示）に保持される。例えば、２つのサンプルホールド回路Ｓ／Ｈ（Ｎ）およびＳ／Ｈ（Ｓ）を有している。このＳ／Ｈ（Ｎ）は、ＦＤ部をリセットした際の出力であるリセット信号（以降、Ｎ信号と呼ぶ）を保持する。Ｓ／Ｈ（Ｓ）は、Ｎ信号にフォトダイオードの電荷に基づく信号が加わった信号（以降、Ｓ信号と呼ぶ）を保持する。そして、Ｓ信号とＮ信号の差分を取ることで、画像信号を得ることが可能となる。
【００２０】
駆動を、図６を用いて説明する。図５ＢのＰｒｅｓＬ、ＰｒｅｓＨは、供給手段から与えられるリセット電位ＶｒｅｓＬ、ＶｒｅｓＨのタイミングを示している。ＶｒｅｓＨは、ＶｒｅｓＬよりも高い電位である。Ｒｅｓは、画素のリセット用トランジスタ５０５のＯＮのタイミングを示しており、選択される行とされない行の２つの画素を示している。Ｓ／Ｈ（Ｎ）およびＳ／Ｈ（Ｓ）は、２つのサンプルホールド回路にて、Ｎ信号およびＳ信号をそれぞれ保持するタイミングを示している。そして、Ｔｘは、転送のためのトランジスタ５０４のＯＮのタイミングを示している。
【００２１】
画素の選択はＦＤ部の電位を制御することで行う。具体的には、まず、ＲｅｓをＯＮにし、各画素のＦＤ部を低いリセット電位ＶｒｅｓＬに基づく電位にする。次に、選択したい行、すなわちある列の画素のリセットトランジスタ５０５のみをオンにし、選択したい画素のＦＤ容量５０３を高いリセット電位ＶｒｅｓＨに基づく電位にする。
【００２２】
このとき、同一の信号線に複数のソースフォロワトランジスタ５０６が配されているが、最も高い電位のソースフォロワ、すなわち高いリセット電位ＶｒｅｓＨのソースフォロワのみが有効となり、選択したい画素のＦＤ部の電位に依存した信号が出力される。そして、Ｓ／Ｈ（Ｎ）のタイミングで、サンプルホールド回路に信号を保持する。
【００２３】
その後、Ｔｘにて、転送用トランジスタ５０４をＯＮすることによって、光電変換素子５０２にて生じた電荷をＦＤ部へ転送し、その出力をＳ／Ｈ（Ｓ）のタイミングで、サンプルホールド回路に保持する。
【００２４】
このような駆動によって、画素の信号を得ることが可能となっている。
以下、本発明の実施の形態について詳細に説明する。
【００２５】
（第１の実施形態）
図１Ａに、第１の実施形態の撮像装置における１画素の断面図を示す。図１Ａにおいて、１０１はｎ型半導体基板であり、１０２はｐ型半導体領域、１０４はｎ型半導体領域である。ｎ型半導体領域１０４は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いた素子分離領域１１１と、ＳＴＩの基板深部側に配された複数のｐ型半導体領域１０３とに囲まれている。この素子分離構造は、ＳＴＩに限らず、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）等でもよい。また、ｐ型半導体領域１０３の数は、単数でもよい。このような構造によって、他の画素への混色を低減させることが可能となっている。
【００２６】
また、本実施形態においては、ｎ型半導体領域１０４をエピタキシャル成膜により形成している。これによれば、ｐ型半導体領域１０２などを半導体基板１０１の深部に形成する際に、イオン注入で形成する場合に比べて、より容易であるため好ましい。
【００２７】
１０５はｎ型半導体領域であり、光電変換部の一部を構成する電荷蓄積部である。さらに、電荷蓄積部１０５の基板表面側には、ｐ型半導体領域１０６が配されている。これによって、基板１０１とその表面上に形成される酸化膜との界面構造に起因する暗電流を低減することが可能となる。また、このｎ型半導体領域１０５は、ｎ型半導体領域１０４に比べて高い不純物濃度を有している。
【００２８】
さらに、画素には、電荷蓄積部１０５からｎ型半導体領域１０８へ電荷を転送するための転送用トランジスタのゲート電極１０７が配される。そして、ｎ型半導体領域１０８は、いわゆるドレイン領域である。また、ゲート電極１０７の下部に配されるｐ型半導体領域１０９は、ソースとドレイン間がショートすることなく、トランジスタが好適に動作することを可能にする。
【００２９】
ここで、電荷蓄積部１０５とｎ型半導体領域１０８では、その形成される大きさが異なる。電荷蓄積部１０５は、ｎ型半導体領域１０８よりも基板１０１の深部まで形成される。この構造によって、光が入射した際に基板１０１の深部にて生じた電荷をより効率よく蓄積することが可能となる。例えば、電荷蓄積部１０５の不純物濃度プロファイルにおけるピーク位置の深さが、凡そ０．２μｍ〜０．４μｍである場合、ｎ型半導体領域１０８の不純物濃度ピーク位置の深さは、凡そ０．１μｍ以下である。
【００３０】
更に、基板１０１とゲート電極１０７の間には、ゲート酸化膜１１３が配される。さらに、ゲート電極１０７を覆って、絶縁層１１４が配される。この絶縁層１１４は、反射防止膜としての機能を有していてもよい。
【００３１】
このような画素の構成において、本実施形態では、電荷蓄積部１０５の下部にｐ型半導体領域１１５が配される。このｐ型半導体領域１１５によって、電荷蓄積部１０５から基板１０１の深さ方向に伸びる空乏層を抑制することが可能となる。そして、電荷蓄積部１０５の完全空乏化に必要なゲート電極１０７の電圧を小さくすることが可能となる。すなわち、低い電圧で、電荷蓄積部１０５から信号電荷を読み出すことが可能となる。従って、このような本実施形態の構造によれば、感度の向上と低消費電力での転送効率の向上とを両立することが可能となる。
【００３２】
ここで、空乏層の広がりを抑制するｐ型半導体領域１１５と電荷蓄積部１０５とｎ型半導体領域１０４との不純物濃度の関係を具体的に述べる。例えば、ｎ型半導体領域１０４の不純物濃度は、約１×１０１５ｃｍ−３であり、電荷蓄積部１０５の不純物濃度は、約１×１０１７ｃｍ−３であり、ｐ型半導体領域１１５の不純物濃度は、約５×１０１６ｃｍ−３である。このｐ型半導体領域１１５の不純物濃度は、電荷蓄積部１０５の不純物濃度よりも低く、かつｎ型半導体領域１０４の不純物濃度よりも高く設定される。そして、電荷を転送する際に完全空乏化しない濃度にされている。つまり、電荷の転送の際に、空乏層の広がりを抑制することが可能となる。この電荷の転送の際とは、転送用トランジスタがオンした時である。転送用トランジスタがオンした時は、最も空乏層が広がりやすい。この転送用トランジスタがオンする時には、例えば、電荷蓄積部１０５をリセットする場合も含まれる。なお、この濃度は、その転送時の駆動電圧や、電荷蓄積部１０５とｎ型ウエル領域１０４などとの位置や濃度関係によって変化するため、それらに応じて設定すればよい。
【００３３】
図１Ｂは、この濃度関係の時のときの図１のＡ−Ｂ線におけるポテンシャルを模式的に示したものである。ｐ型半導体領域１１５に対応するｐ−の部分には、ポテンシャルのピークがあり、ｐ型半導体領域１１５が完全には空乏化していないことが分かる。また、ｐ型半導体領域１０２が配されていることによって、ｐ型半導体領域１０２に対応するＰ＋のピークから電荷蓄積部１０５に対応するｎの部分へと、ポテンシャルはなだらかな傾斜を有している。よって、光電変換にて生じた電荷、すなわち電子は移動が容易となっており、電荷蓄積部１０５にて蓄積される。つまり、ｐ型半導体領域１０２が配されていることによって、光電変換にて生じた電荷が基板１０１へ移動しないようにすることが可能となる。それと共に、ｎ型半導体領域１０４を通じて電荷蓄積部１０５へと電荷を効率よく集めることが可能となる。ｎ型半導体領域１０５が基板１０１の深部まで形成されることに加えて、ｐ型半導体領域１０２が配されている構造を有している。この構造によって、ｐ型半導体領域１１５のポテンシャルピークがあった場合においても、更なる感度の向上が可能となる。
【００３４】
また、本実施形態においては、ｐ型半導体領域１１５とｐ型半導体領域１１０との間にｎ型半導体領域１０４が配されている。つまり、電荷蓄積部１０５とｎ型半導体領域１０４との間で電荷の移動が容易となっており、感度の向上が望める。より感度の向上を望む場合には、ｎ半導体領域１０４から電荷蓄積部１０５へ電荷の移動が可能になるようなｐ型半導体領域１１５の不純物濃度を設定すればよい。
【００３５】
また、本実施形態におけるｐ型半導体領域１１５の平面パターンを電荷蓄積部１０５と同一にすることで、同一のマスクを用いることが可能となる。具体的には、まず、マスクを用いて電荷蓄積部１０５となるｎ型半導体領域を、例えば、砒素をイオン注入することにて形成する。続いて、電荷蓄積部１０５の下部に形成されるｐ型半導体領域１１５を同一のマスクを用い、例えば、ボロンをイオン注入することで形成する。これによって、工程の簡略化が可能となる。
【００３６】
また、ｐ型半導体領域１１５は、光電変換部である電荷蓄積部１０５に近接する構造であるため、空乏層の広がりなどに影響を与えやすい。製造工程での条件等がばらつきを有すると、その光電変換部の機能にばらつきを生じてしまうことがある。しかし、この製造方法によれば、正確な位置制御が可能となり、空乏層の広がりを制御することが可能となる。よって、印加電圧と転送効率との可能となる。
【００３７】
以上、本実施形態においては、半導体基板深部で生じた電荷を電荷蓄積部１０５にて収集することが可能となり、感度の向上が可能となる。そして、電荷蓄積部１０５から電荷を転送する際など転送用トランジスタがオンした場合には、半導体基板の深さ方向に伸びる空乏層を電荷蓄積部１０５の下部に配されたｐ型半導体領域１１５によって抑制することが可能となる。これにより、電荷蓄積部を完全空乏化するために必要な印加電圧を低くすることが可能となる。
【００３８】
（第２の実施形態）
第２の実施形態の撮像装置における１画素の断面図を図２に示す。第１の実施形態と同様の機能を有する部分には、同一の番号を与えている。
【００３９】
本実施形態においては、ｎ型半導体領域１０８とｎ型半導体領域１０４との間に、ｐ型半導体領域２０９および２１０が配されている。これらはトランジスタの閾値制御やパンチスルーストッパとして機能する。そして、ｎ型半導体領域１０４からｎ型半導体領域１０８への電荷の流入を低減することが可能である。
【００４０】
更に、第１の実施形態と同様に、電荷蓄積領域１０５はｎ型半導体領域１０８に比べて基板深部まで形成されている。そして、ｐ型半導体領域２１５は、ｐ型半導体領域２１０に比べて基板深部に配されており、基板深部まで電荷蓄積部１０５を広げて形成することが可能となり、感度の向上が望める。
【００４１】
（第３の実施形態）
図３は第３の実施形態の撮像装置における１画素の断面図を示す。第２の実施形態と同様の機能を有する部分には、同一の番号を与えている。
【００４２】
第２の実施形態との違いは、電荷蓄積部１０５の下方に配されるｐ型半導体領域３１５の平面パターンと電荷蓄積部１０５の平面パターンとが異なる点である。つまり、それらの平面レイアウトが異なる。
【００４３】
電荷蓄積部１０５から基板１０１の深さ方向に伸びる空乏層が最も生じやすい部分は、電荷蓄積部１０５の水平方向での中央付近であり、本実施形態の構造によれば、その空乏層の伸びを抑制することが可能となる。また、平面レイアウトにおいて、電荷蓄積部１０５とｐ型半導体領域３１５との位置がずれているため、第１の実施形態に比べて、電荷がより電荷蓄積部１０５へ集まりやすく、より感度を向上させることが可能となる。
【００４４】
本実施形態の製造方法については、フォトリソグラフィー工程にて形成されたマスクに対して、電荷蓄積部１０５となる半導体領域をイオン注入にて形成した後、電荷蓄積部１０５の下部に配されるｐ型半導体領域３１５のイオン注入を行う。この際、第１の実施形態と同様に、１回のフォトリソグラフィー工程によって形成されたマスクを用いて、電荷蓄積部１０５とｐ型半導体領域３１５とを形成することも可能である。この際、本実施形態においては、電荷蓄積部１０５とｐ型半導体領域３１５とで、イオン注入の際の注入角度を変えることによって形成することが可能となる。この方法によれば、工程の簡略化によるコストの削減が可能となる。
【００４５】
本実施形態においては、ｐ型半導体領域３１５と電荷蓄積領域１０５との平面位置が異なるため、ｐ型半導体領域３０９あるいは３１０とｐ型半導体領域３１５との間にｎ型ウェル領域１０４が配される。よって、更なる感度の向上が望める。
【００４６】
（第４の実施形態）
図４Ａおよび図４Ｂは、第４の実施形態を示している。上述の実施形態と同等の機能を有する部分には、同じ符号を与えている。
【００４７】
第４の実施形態では、電荷蓄積部１０５とその下方に配されるｐ型半導体領域４１５Ａあるいは４１５Ｂとの間に、間隔を有している。つまり、ｎ型半導体領域１０４を間にはさんでいる。
【００４８】
このような構造においても、上述の実施形態と同様の効果が得られる。また、電荷蓄積部１０５の空乏化に必要なゲート電極への印加電圧のばらつきを低減することが可能となる。つまり、各画素における電荷蓄積部１０５からの電荷転送のばらつきが低減され、ムラのない画像信号を得ることが可能となる。
【００４９】
（デジタルカメラへの応用）
図６は、上述の実施形態にて説明した撮像装置を、撮像システムに用いた例としてデジタルスチルカメラへ適用した場合のブロック図である。
【００５０】
撮像装置６０４へ光を取り込むための構成として、シャッタ６０１、撮像レンズ６０２、絞り６０３がある。シャッタ６０１は撮像装置６０４への露出を制御し、入射した光は、撮像レンズ６０２によって撮像装置６０４に結像される。このとき、絞り６０３によって光量が制御される。
【００５１】
取り込まれた光に応じて撮像装置６０４から出力された信号は、撮像信号処理回路６０５にて処理され、Ａ／Ｄ変換器６０６によってアナログ信号からデジタル信号へ変換される。出力されたデジタル信号は、更に信号処理部６０７にて演算処理され撮像画像データが生成される。撮像画像データは、撮影者の動作モードの設定に応じ、デジタルスチルカメラに搭載されたメモリ６１０への蓄積や、外部Ｉ／Ｆ部６１３を通してコンピュータやプリンタなどの外部の機器への送信ができる。また、記録媒体制御Ｉ／Ｆ部６１１を通して、デジタルスチルカメラに着脱可能な記録媒体６１２に撮像画像データを記録することも可能である。
【００５２】
撮像装置６０４、撮像信号処理回路６０５、Ａ／Ｄ変換器６０６、信号処理部６０７はタイミング発生部６０８により制御されるほか、システム全体は制御部、演算部６０９にて制御される。また、これらのシステムは、撮像装置６０４と同一の半導体基板上に、同一工程によって形成することも可能である。
【００５３】
（ビデオカメラへの応用）
図７は、上述の実施形態にて説明した撮像装置を、撮像システムの別の一例であるビデオカメラへ適用した場合のブロック図である。以下、図７を元に詳細に説明する。
【００５４】
７０１は撮影レンズで焦点調節を行うためのフォーカスレンズ７０１Ａ、ズーム動作を行うズームレンズ７０１Ｂ、結像用のレンズ７０１Ｃを備えている。７０２は絞り及びシャッタ、７０３は撮像面に結像された被写体像を光電変換して電気的な撮像信号に変換する撮像装置である。７０４は撮像装置７０３より出力された撮像信号をサンプルホールドし、さらに、レベルをアンプするサンプルホールド回路（Ｓ／Ｈ回路）であり、映像信号を出力する。
【００５５】
７０５は、サンプルホールド回路７０４から出力された映像信号にガンマ補正、色分離、ブランキング処理等の所定の処理を施すプロセス回路で、輝度信号Ｙおよびクロマ信号Ｃを出力する。プロセス回路７０５から出力されたクロマ信号Ｃは、色信号補正回路５２１で、ホワイトバランス及び色バランスの補正がなされ、色差信号Ｒ−Ｙ，Ｂ−Ｙとして出力される。また、プロセス回路７０５から出力された輝度信号Ｙと、色信号補正回路７２１から出力された色差信号Ｒ−Ｙ，Ｂ−Ｙは、エンコーダ回路（ＥＮＣ回路）７２４で変調され、標準テレビジョン信号として出力される。そして、図示しないビデオレコーダ、あるいはモニタ電子ビューファインダ（ＥＶＦ）等の電子ビューファインダへと供給される。
【００５６】
次いで、７０６はアイリス制御回路で有り、サンプルホールド回路７０４から供給される映像信号に基づいてアイリス駆動回路７０７を制御する。そしてし、映像信号のレベルが所定レベルの一定値となるように、絞り７０２の開口量を制御すべくｉｇメータ７０８を自動制御するものである。
【００５７】
７１３及び７１４は、サンプルホールド回路７０４から出力された映像信号中より合焦検出を行うために必要な高周波成分を抽出するバンドパスフィルタ（ＢＰＦ）である。それぞれ異なる帯域制限である第１のバンドパスフィルタ７１３（ＢＰＦ１）及び第２のバンドパスフィルタ７１４（ＢＰＦ２）から出力された信号は、ゲート回路７１５及びフォーカスゲート枠で各々でゲートされる。ピーク検出回路７１６でピーク値が検出されてホールドされる。それと共に、論理制御回路７１７に入力される。この信号を焦点電圧と呼び、この焦点電圧によってフォーカスを合わせている。
【００５８】
また、７１８はフォーカスレンズ１Ａの移動位置を検出するフォーカスエンコーダ、７１９はズームレンズ１Ｂの合焦を検出するズームエンコーダ、７２０は絞り７０２の開口量を検出するアイリスエンコーダである。これらのエンコーダの検出値は、システムコントロールを行う論理制御回路７１７へと供給される。
【００５９】
その論理制御回路７１７は、設定された合焦検出領域内に相当する映像信号に基づいて、被写体に対する合焦検出を行い、焦点調節を行う。即ち、各々のバンドパスフィルタ７１３、７１４より供給された高周波成分のピーク値情報を取り込み、高周波成分のピーク値が最大となる位置へとフォーカスレンズ７０１Ａを駆動する。そのために、フォーカス駆動回路７０９にフォーカスモーター７１０の回転方向、回転速度、回転もしくは停止等の制御信号を供給し、これを制御する。
【００６０】
ズーム駆動回路７１１は、ズームが指示されると、ズームモーター７１２を回転させる。ズームモーター７１２が回転すると、ズームレンズ７０１Ｂが移動し、ズームが行われる。
【００６１】
このように、本発明の撮像装置を撮像システムに用いることによって、感度が高く、低消費電力の撮像システムを提供することが可能となる。また、感度の低下を抑制しながらも、より小型な撮像システムを提供することが可能となる。
【００６２】
以上、本発明の撮像装置によれば、感度が向上し、低消費電力の撮像装置を得ることが可能となる。また、より画素サイズの小さい小型の撮像装置において、感度が向上させた撮像装置を提供することが可能となる。
【００６３】
また、本発明の形態は、半導体の導電型や製造方法は、各実施形態に限られるものではない。例えば、画素の構成は記載の構成に限られるものではなく、また例えば、各半導体領域に関しては、その製造工程によって複数の半導体領域によってなるものでもよく、同様の機能を有していればよい。
【図面の簡単な説明】
【００６４】
【図１】Ａは本発明の第１の実施形態における撮像装置の画素断面図、Ｂは図１Ａの撮像装置におけるポテンシャルの模式図
【図２】本発明の第２の実施形態における撮像装置の画素断面図
【図３】本発明の第３の実施形態における撮像装置の画素断面図
【図４】ＡおよびＢは本発明の第４の実施形態における撮像装置の画素断面図
【図５】撮像装置の画素の回路の一例
【図６】撮像システムの一例
【図７】撮像システムの一例
【図８】従来の撮像装置の画素断面図
【図９】従来の撮像装置の画素断面図
【符号の説明】
【００６５】
１０１  半導体基板
１０２  第２導電型半導体領域
１０３  第２導電型半導体領域
１０４  第１導電型ウェル領域
１０５  電荷蓄積部
１０６  第２導電型の半導体領域の表面層
１０７  転送用トランジスタのゲート電極
１０８  第１導電型半導体領域のドレイン領域
１０９  第２導電型半導体領域
１１１  素子分離領域
１１２  第二導電型半導体領域のチャネルストップ層
１１３  ゲート酸化膜
１１４  反射防止膜用の絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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