(57)【要約】【課題】半導体基板上に形成された配線層間を通してスルーホールを形成する際に、アライメントズレによって発生する配線層とスルーホールとの接触に起因する電気的なショートに対するマージンを拡大する。【解決手段】半導体基板１００上に絶縁膜１０１を堆積する工程と、絶縁膜上に導電膜１０２を堆積する工程と、導電膜にドライエッチング処理を実施して配線パターン１０５を形成する工程と、配線パターンを覆うように保護絶縁膜１１０を堆積する工程と、保護絶縁膜中に配線パターンの間を通すようにスルーホール１１１を形成する工程と、スルーホール内にプラグ１１２を形成する工程とを含み、配線パターンの上部の寸法を配線パターンの下部の寸法に比べて小さくすることで、配線パターンの上部間のスペース幅が配線パターンの下部間スペース幅より大きくする。【選択図】図２
2008078344.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された複数の配線パターンと、前記配線パターンを覆うように堆積した絶縁膜と、前記絶縁膜中に前記配線パターンの間を通すように形成されたスルーホールと、前記スルーホール内に埋め込んだ導電膜からなるプラグとを備え、前記配線パターンの上部の幅の寸法が下部の幅の寸法に比べて小さくなっていることを特徴とする半導体装置。
【請求項２】
半導体基板上に絶縁膜を堆積する工程と、前記絶縁膜上に導電膜を堆積する工程と、前記導電膜にドライエッチング処理を実施して複数の配線パターンを形成する工程とを含み、前記配線パターンを形成する工程は、前記配線パターンの上部の幅の寸法を下部の幅の寸法に比べて小さくすることを特徴とする半導体装置の製造方法。
【請求項３】
前記配線パターンを覆うように保護絶縁膜を堆積する工程と、前記保護絶縁膜中に前記配線パターンの間を通すようにスルーホールを形成する工程と、前記スルーホール内にプラグを形成する工程とを含む請求項２記載の半導体装置の製造方法。
【請求項４】
前記導電膜を堆積する工程は、前記絶縁膜上にポリシリコン膜を堆積する工程と、前記ポリシリコン膜にイオン注入法によりＶ族の不純物を注入して前記ポリシリコン膜の上部にＶ族の不純物濃度が高い領域を形成する工程とを含み、前記配線パターンを形成する工程は、前記Ｖ族の不純物が注入されたポリシリコン膜にドライエッチング処理を実施して、前記配線パターンの上部に位置するＶ族の不純物濃度が高い部分の幅の寸法を、前記配線パターンの下部に位置するＶ族の不純物濃度の低い部分の幅の寸法に比べて小さくする請求項２または３記載の半導体装置の製造方法。
【請求項５】
前記Ｖ族の不純物が注入されたポリシリコン膜のドライエッチング処理は、Ｖ族の不純物濃度の高いポリシリコン膜のエッチング速度がＶ族の不純物濃度の低いポリシリコン膜のエッチング速度より速くなる条件下でなされる請求項４記載の半導体装置の製造方法。
【請求項６】
前記Ｖ族の不純物が注入されたポリシリコン膜のドライエッチング処理に、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）またはヨウ素（Ｉ）のハロゲン元素を含むガスを用いる請求項４または５記載の半導体装置の製造方法。
【請求項７】
前記導電膜を堆積する工程は、前記絶縁膜上にポリシリコン膜を堆積する工程と、前記ポリシリコン膜上にＶ族の不純物を含有するドープトポリシリコン膜を堆積する工程とを含み、前記配線パターンを形成する工程は、前記ポリシリコン膜とドープトポリシリコン膜が順次堆積された積層膜にドライエッチング処理を実施して、前記配線パターンの上部に位置するドープトポリシリコン膜部分の幅の寸法を、前記配線パターンの下部に位置するポリシリコン膜部分の幅の寸法に比べて小さくする請求項２または３記載の半導体装置の製造方法。
【請求項８】
前記ポリシリコン膜とドープトポリシリコン膜が順次堆積された積層膜のドライエッチング処理は、Ｖ族の不純物濃度の高いポリシリコン膜のエッチング速度がＶ族の不純物濃度の低いポリシリコン膜のエッチング速度より速くなる条件下でなされる請求項７記載の半導体装置の製造方法。
【請求項９】
前記ポリシリコン膜とドープトポリシリコン膜が順次堆積された積層膜のドライエッチング処理に、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）またはヨウ素（Ｉ）のハロゲン元素を含むガスを用いる請求項７または８記載の半導体装置の製造方法。
【請求項１０】
前記配線パターンを形成する工程は、前記導電膜上に有機膜、ＳｉＣｗＨｘＯｙＮｚ（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜を順次堆積する工程と、前記有機無機ハイブリッド膜上にリソグラフィー法によりレジストパターンを形成する工程と、前記レジストパターンをマスクにして前記有機膜と有機無機ハイブリッド膜の積層膜をドライエッチング処理して、前記有機膜と有機無機ハイブリッド膜の積層膜パターンを形成する工程とを含み、前記積層パターンをマスクにして前記導電膜にドライエッチング処理を実施して、前記配線パターンの上部の幅の寸法を下部の幅の寸法に比べて小さくする請求項２または３記載の半導体装置の製造方法。
【請求項１１】
前記有機膜のドライエッチング処理に、酸素（Ｏ）、窒素（Ｎ）または水素（Ｈ）の元素を含むガスを用い、前記有機無機ハイブリッド膜のドライエッチング処理に、フルオロカーボンガスを用いる請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記導電膜のドライエッチング処理は、ドライエッチング処理の途中に、マスク材として機能する前記有機無機ハイブリッド膜がエッチングされて無くなるように条件設定されている請求項１０記載の半導体装置の製造方法。
【請求項１３】
前記導電膜のドライエッチング処理に、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）またはヨウ素（Ｉ）のハロゲン元素を含むガスを用いる請求項１０または１２載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に形成された配線層間を通してスルーホールを形成する際に、アライメントズレによって発生する配線層とスルーホールとの接触に起因する電気的なショートに対するマージンを拡大することができる半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体デバイスにおいては、高速化、低消費電力化の要望が大きくなってきている。そのため、半導体デバイスを構成する配線パターンの寸法、配線パターン間のスペース幅、及び半導体基板と上層配線層とを電気的に接続するコンタクト径といった素子サイズの微細化が加速度的に進んでいる。特に、０．０９μｍ以細の半導体デバイスにおいては、配線層間のスペース幅が２００ｎｍ以下と小さくなってきており、配線層間を通してコンタクトプラグを形成する際に、リソグラフィー工程で発生する回避不能なアライメントズレ（３５ｎｍ程度）の発生により、コンタクトと隣接する配線層との電気的なショートマージンが益々厳しくなってきている。
【０００３】
以下、従来の半導体装置の製造工程の一例を図８〜１０を参照しながら説明する。まず、図８（ａ）に示すように、半導体基板１の上に例えば２ｎｍのゲート酸化膜２を介して、例えば１５０ｎｍのポリシリコン膜からなるゲート電極３を公知のフォトリソグラフィー技術とドライエッチング技術を用いて形成する。この時、ゲート電極３の間のスペース幅３ａは１４０ｎｍになっている。次に、ソース・ドレイン拡散層の一部となる不純物濃度の低いＮ型拡散層４をゲート電極３をマスクとしてイオン注入法（例えばＰ＋を５×１０１３個／ｃｍ２）により自己整合的に形成する。
【０００４】
次に、図８（ｂ）に示すように、被加工基板の表面を覆うようにシリコン酸化膜（図示せず）をＣＶＤ法により例えば１０ｎｍ堆積し、続けてシリコン窒化膜（図示せず）をＣＶＤ法により例えば３０ｎｍ堆積する。次に、シリコン酸化膜とシリコン窒化膜の積層膜の異方性エッチングを行って、ゲート電極３の側面だけを残すようにシリコン酸化膜とシリコン窒化膜を除去し、３０ｎｍの幅を有するサイドウォールスペーサ５を形成する。
【０００５】
次に、図８（ｃ）に示すように、ゲート電極３及びサイドウォールスペーサ５をマスクとし、イオン注入法（例えばＡｓ＋を５×１０１５個／ｃｍ２）によって前記ソース・ドレイン拡散層の他の部分となる高濃度の拡散層６を自己整合的に形成する。
【０００６】
次に、図９（ａ）に示すように、公知のサリサイド技術を用いてゲート電極３の上部分とソース・ドレイン拡散層４の上部分に例えばＳｉとＣｏの化合物からなるシリサイド層７を形成する。その後、シリコン酸化膜（図示せず）をＣＶＤ法により例えば７００ｎｍ堆積した後、公知のＣＭＰ法を用いて前記シリコン酸化膜を３００ｎｍ研磨して、平坦化された４００ｎｍの厚さを有するシリコン酸化膜８を形成する。
【０００７】
次に、図９（ｂ）に示すように、シリコン酸化膜８上にリソグラフィー技術とドライエッチング技術を用いて、ゲート電極３の間を通して半導体基板１に接続するためのスルーホール９を形成する。このスルーホール９のホール径９ａは８０ｎｍとなっている。またこの時、スルーホール９を形成する際のリソグラフィー処理においては、３５ｎｍ程度の回避不能なアライメントズレ９ｂが発生している。
【０００８】
次に、図９（ｃ）に示すように、Ｔｉ／ＴｉＮ膜（図示せず）をＣＶＤ法により例えば１０ｎｍ／３０ｎｍ堆積し、続けてＷ膜（図示せず）をＣＶＤ法により例えば１００ｎｍを堆積する。次に、ＣＭＰ法を用いて前記Ｔｉ／ＴｉＮ膜とＷ膜の不要な部分を除去することによって、半導体基板と上層配線とを電気的に接続するためのプラグ１０を形成する。
【０００９】
ここで、図８〜９で示した半導体装置の製造工程では、スルーホール９を形成する際のアライメントズレ９ｂが原因で、ゲート電極３とプラグ１０とが５ｎｍ程度接触してしまい（符号１１）、電気的なショート不良が発生する課題が生じてしまう。
【００１０】
しかし、特許文献１に、前記アライメントズレが原因で発生するゲート電極とプラグとの接触を防止する一つの方法が示されている。この特許文献１では、図１０に示すように、半導体基板２１上に形成されたゲート電極２２上部、及びサイドウォール２３側面にシリコン窒化膜２４、２５を形成することにより、シリコン酸化膜２６にスルーホール２７と配線２８を形成する際、ゲート電極２２と配線２８の接触を防止できることが提案されている。
【特許文献１】特開平６−１７７２６５公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献1のような上記従来の手法を用いてゲート電極間にスルーホールを形成する場合は以下の課題が生じる。ゲート電極上や、サイドウォール側面にシリコン窒化膜を形成する工程が余分に必要となるので、工程数が増加して半導体装置の製造コストが増加してしまう。また、半導体デバイスの微細化が進んで、ゲート電極間のスペース幅がより小さくなった場合、サイドウォール側面にシリコン窒化膜を形成する際に、ゲート電極間スペースがシリコン窒化膜で埋ってしまい、スルーホールが形成できなくなる課題が生じる。
【００１２】
したがって、この発明の目的は、以上のような従来の欠点を解決するものであって、ゲート電極間にスルーホールを形成する工程において、半導体デバイス素子の微細化が進んだ場合においても、アライメントズレによるゲート電極とスルーホールの接触に起因する電気的なショートマージンを拡大することのできる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１３】
以上の目的を達成するためにこの発明の請求項１記載の半導体装置は、半導体基板上に形成された複数の配線パターンと、配線パターンを覆うように堆積した絶縁膜と、絶縁膜中に配線パターンの間を通すように形成されたスルーホールと、スルーホール内に埋め込んだ導電膜からなるプラグとを備え、配線パターンの上部の幅の寸法が下部の幅の寸法に比べて小さくなっている。
【００１４】
請求項２記載の半導体装置の製造方法は、半導体基板上に絶縁膜を堆積する工程と、絶縁膜上に導電膜を堆積する工程と、導電膜にドライエッチング処理を実施して複数の配線パターンを形成する工程とを含み、配線パターンを形成する工程は、配線パターンの上部の幅の寸法を下部の幅の寸法に比べて小さくする。
【００１５】
請求項３記載の半導体装置の製造方法は、請求項２記載の半導体装置の製造方法において、配線パターンを覆うように保護絶縁膜を堆積する工程と、保護絶縁膜中に配線パターンの間を通すようにスルーホールを形成する工程と、スルーホール内にプラグを形成する工程とを含む。
【００１６】
請求項４記載の半導体装置の製造方法は、請求項２または３記載の半導体装置の製造方法において、導電膜を堆積する工程は、絶縁膜上にポリシリコン膜を堆積する工程と、ポリシリコン膜にイオン注入法によりＶ族の不純物を注入してポリシリコン膜の上部にＶ族の不純物濃度が高い領域を形成する工程とを含み、配線パターンを形成する工程は、Ｖ族の不純物が注入されたポリシリコン膜にドライエッチング処理を実施して、配線パターンの上部に位置するＶ族の不純物濃度が高い部分の幅の寸法を、配線パターンの下部に位置するＶ族の不純物濃度の低い部分の幅の寸法に比べて小さくする。
【００１７】
請求項５記載の半導体装置の製造方法は、請求項４記載の半導体装置の製造方法において、Ｖ族の不純物が注入されたポリシリコン膜のドライエッチング処理は、Ｖ族の不純物濃度の高いポリシリコン膜のエッチング速度がＶ族の不純物濃度の低いポリシリコン膜のエッチング速度より速くなる条件下でなされる。
【００１８】
請求項６記載の半導体装置の製造方法は、請求項４または５記載の半導体装置の製造方法において、Ｖ族の不純物が注入されたポリシリコン膜のドライエッチング処理に、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）またはヨウ素（Ｉ）のハロゲン元素を含むガスを用いる。
【００１９】
請求項７記載の半導体装置の製造方法は、請求項２または３記載の半導体装置の製造方法において、導電膜を堆積する工程は、絶縁膜上にポリシリコン膜を堆積する工程と、ポリシリコン膜上にＶ族の不純物を含有するドープトポリシリコン膜を堆積する工程とを含み、配線パターンを形成する工程は、ポリシリコン膜とドープトポリシリコン膜が順次堆積された積層膜にドライエッチング処理を実施して、配線パターンの上部に位置するドープトポリシリコン膜部分の幅の寸法を、配線パターンの下部に位置するポリシリコン膜部分の幅の寸法に比べて小さくする。
【００２０】
請求項８記載の半導体装置の製造方法は、請求項７記載の半導体装置の製造方法において、ポリシリコン膜とドープトポリシリコン膜が順次堆積された積層膜のドライエッチング処理は、Ｖ族の不純物濃度の高いポリシリコン膜のエッチング速度がＶ族の不純物濃度の低いポリシリコン膜のエッチング速度より速くなる条件下でなされる。
【００２１】
請求項９記載の半導体装置の製造方法は、請求項７または８記載の半導体装置の製造方法において、ポリシリコン膜とドープトポリシリコン膜が順次堆積された積層膜のドライエッチング処理に、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）またはヨウ素（Ｉ）のハロゲン元素を含むガスを用いる。
【００２２】
請求項１０記載の半導体装置の製造方法は、請求項２または３記載の半導体装置の製造方法において、配線パターンを形成する工程は、導電膜上に有機膜、ＳｉＣｗＨｘＯｙＮｚ（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜を順次堆積する工程と、有機無機ハイブリッド膜上にリソグラフィー法によりレジストパターンを形成する工程と、レジストパターンをマスクにして有機膜と有機無機ハイブリッド膜の積層膜をドライエッチング処理して、有機膜と有機無機ハイブリッド膜の積層膜パターンを形成する工程とを含み、積層パターンをマスクにして導電膜にドライエッチング処理を実施して、配線パターンの上部の幅の寸法を下部の幅の寸法に比べて小さくする。
【００２３】
請求項１１記載の半導体装置の製造方法は、請求項１０記載の半導体装置の製造方法において、有機膜のドライエッチング処理に、酸素（Ｏ）、窒素（Ｎ）または水素（Ｈ）の元素を含むガスを用い、有機無機ハイブリッド膜のドライエッチング処理に、フルオロカーボンガスを用いる。
【００２４】
請求項１２記載の半導体装置の製造方法は、請求項１０記載の半導体装置の製造方法において、導電膜のドライエッチング処理は、ドライエッチング処理の途中に、マスク材として機能する有機無機ハイブリッド膜がエッチングされて無くなるように条件設定されている。
【００２５】
請求項１３記載の半導体装置の製造方法は、請求項１０または１２載の半導体装置の製造方法において、導電膜のドライエッチング処理に、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）またはヨウ素（Ｉ）のハロゲン元素を含むガスを用いる。
【発明の効果】
【００２６】
本発明の請求項１記載の半導体装置によれば、配線パターンの上部の幅の寸法が下部の幅の寸法に比べて小さくなっているので、配線パターンの上部間のスペース幅が配線パターンの下部間スペース幅より大きくなる。このため、配線間を通してスルーホールを形成する際、アライメントズレが３５ｎｍ程度発生しても配線上部間のスペース幅が広くなっているので、配線とスルーホールとの接触を回避することができる。つまり、プラグと隣接する配線層との電気的なショートマージンを拡大することができる。更に、半導体デバイス素子の微細化が進むと、配線間のスペース幅が益々小さくなり、配線間への絶縁膜の埋め込み特性が厳しくなるが、配線上部間のスペース幅が配線下部間のスペース幅に比べて大きくなっているので、絶縁膜の埋め込み特性に対しても有利な構造となる。
【００２７】
本発明の請求項２記載の半導体装置の製造方法によれば、配線パターンの上部の幅の寸法が下部の幅の寸法に比べて小さくなっているので、配線パターンの上部間のスペース幅が配線パターンの下部間スペース幅より大きくなる。
【００２８】
また、本発明において、請求項３記載の半導体装置の製造方法によれば、請求項１記載の半導体装置と同様の効果が得られる。
【００２９】
また、本発明において、請求項４記載の半導体装置の製造方法によれば、導電膜を堆積する工程において、絶縁膜上にポリシリコン膜を堆積し、ポリシリコン膜にＶ族の不純物を注入して、ポリシリコン膜の上部分にＶ族の不純物濃度が高い領域を形成できる。そして、ポリシリコン膜にドライエッチング処理して配線パターンを形成する際、ポリシリコン膜上部に位置するＶ族の不純物濃度の高い部分の寸法を選択的に小さくすることができる。これにより、配線パターンの上部間のスペース幅を配線パターンの下部間のスペース幅に比べて大きくすることができる。
【００３０】
また、本発明において、請求項５記載の半導体装置の製造方法によれば、Ｖ族の不純物濃度の高いポリシリコン膜のエッチング速度がＶ族の不純物濃度の低いポリシリコン膜のエッチング速度に比べて早くなる条件下でドライエッチング処理がなされる。このため、Ｖ族の不純物が注入されたポリシリコン膜をドライエッチング処理して配線パターンを形成する際には、Ｖ族の不純物濃度が高いポリシリコン膜の上部分に対しては横方向へのエッチングが進行し易くなるので、ポリシリコン膜の上部分の寸法を選択的に小さくすることができる。
【００３１】
また、本発明において、請求項６記載の半導体装置の製造方法によれば、Ｖ族の不純物が注入されたポリシリコン膜のドライエッチング処理に、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）またはヨウ素（Ｉ）のハロゲン元素を含むガスを用いることが好ましい。上記ハロゲン元素は一般的に電子親和力が大きいので、電子を過剰に含有する材料に対しては反応性が大きくなり、エッチング速度が速くなる傾向にある。従って、Ｖ族の不純物濃度が高いポリシリコン膜のエッチング速度が、Ｖ族の不純物濃度が低いポリシリコン膜のエッチング速度よりも速くなる。
【００３２】
また、本発明において、請求項７記載の半導体装置の製造方法によれば、導電膜を堆積する工程において、絶縁膜上にポリシリコン膜を堆積して、ポリシリコン膜上にＶ族の不純物を含有するドープトポリシリコン膜を堆積するので、ポリシリコン膜とＶ族の不純物を含有するドープトポリシリコン膜の積層膜にドライエッチング処理して配線パターンを形成する際、ドープトポリシリコン膜が位置する配線上部分の寸法を選択的に小さくすることができる。これにより、配線パターンの上部間のスペース幅を配線パターンの下部間のスペース幅に比べて大きくすることができる。
【００３３】
また、本発明において、請求項８記載の半導体装置の製造方法によれば、Ｖ族の不純物濃度の高いポリシリコン膜のエッチング速度がＶ族の不純物濃度の低いポリシリコン膜のエッチング速度に比べて早くなる条件下でドライエッチング処理がなされる。このため、ポリシリコン膜とドープトポリシリコン膜の積層膜をドライエッチング処理して配線パターンを形成する際には、配線の上部分に位置するドープトポリシリコン膜に対しては横方向へのエッチングが進行し易くなるので、配線パターンの上部分の寸法を選択的に小さくすることができる。
【００３４】
また、本発明において、請求項９記載の半導体装置の製造方法によれば、請求項６記載の半導体装置の製造方法と同様に、ポリシリコン膜とＶ族の不純物を含有するドープトポリシリコン膜のドライエッチング処理に、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）またはヨウ素（Ｉ）のハロゲン元素を含むガスを用いることが好ましい。
【００３５】
また、本発明において、請求項１０記載の半導体装置の製造方法によれば、導電膜をドライエッチング処理して配線パターンを形成する際のマスク材料として、有機膜とＳｉＣｗＨｘＯｙＮｚ（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜の積層膜パターンを用いる。この場合、導電膜をドライエッチング処理する初期においては、有機無機ハイブリッド膜がエッチングマスク材として機能する。導電膜のドライエッチング処理では、一般的に、マスク材から発生する有機物などの生成物を、エッチャントのパターン側壁へのサイドエッチに対する保護膜として利用している。しかし、有機無機ハイブリッド膜がエッチングマスクである場合は、有機元素の含有量が少ないために、パターン側壁を保護する役割を持つマスク材からの生成物の発生量が少ない。このため、有機無機ハイブリッド膜がマスク材として機能している間は、導電膜に対するサイドエッチが進行し易くなってパターン寸法が小さくなる。そして、導電膜のドライエッチング途中に有機無機ハイブリッド膜がエッチングされて無くなると、次に下層の有機膜がエッチングマスク材として機能する。この場合は、通常のドライエッチングと同様に、マスク材からの生成物の発生量が多くなるので、導電膜に対するサイドエッチが抑制されるようになる。このため、マスク材が有機膜に切り替わった以降の導電膜のパターン寸法は大きくなる。このように、マスク材に有機膜と有機無機ハイブリッド膜の積層膜を用いることで、導電膜をドライエッチング処理して配線パターンを形成する際に、配線上部分の寸法を選択的に小さくすることができる。これにより、配線パターンの上部間のスペース幅を配線パターンの下部間のスペース幅に比べて大きくすることができる。
【００３６】
また、本発明において、請求項１１記載の半導体装置の製造方法によれば、有機膜のドライエッチング処理には、酸素（Ｏ）、窒素（Ｎ）または水素（Ｈ）の元素を含むガスを用い、ＳｉＣｗＨｘＯｙＮｚ（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜のドライエッチング処理には、フルオロカーボンガスを用いることが好ましい。ここで、有機無機ハイブリッド膜のドライエッチング処理では、上層のレジストパターンがマスク材として機能する。そして、有機膜のドライエッチング処理では、有機無機ハイブリッド膜がマスク材として機能する。この際のエッチングガスは酸素、窒素、水素の元素を含むガスであるため、マスク材の有機無機ハイブリッド膜は殆どエッチングされない。
【００３７】
また、本発明において、請求項１２記載の半導体装置の製造方法によれば、この発明の請求項１０記載の半導体装置の製造方法の効果で説明した通り、ドライエッチング処理の途中に、マスク材として機能する前記ＳｉＣｗＨｘＯｙＮｚ（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜がエッチングされて無くなるように条件設定されることが好ましい。
【００３８】
また、本発明において、請求項１３記載の半導体装置の製造方法によれば、導電膜のドライエッチング処理には、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）またはヨウ素（Ｉ）のハロゲン元素を含むガスを用いることが好ましい。
【発明を実施するための最良の形態】
【００３９】
この発明の第１の実施形態を図１〜３に基づいて説明する。図１〜２は本発明の第１の実施形態における半導体装置の製造工程を示す工程断面図である。
【００４０】
本発明の第１の実施形態による製造方法の要点は、半導体基板上に絶縁膜を形成する工程と、絶縁膜上にポリシリコン膜を堆積する工程の後、ポリシリコン膜の上部分にＶ族の不純物を注入して、ポリシリコン膜をドライエッチング処理して配線パターンを形成する際に、Ｖ族の不純物濃度が高くなっているポリシリコン膜の上部分の幅寸法を選択的に小さくすることである。そして、配線パターンの上部間のスペース幅を配線パターンの下部間のスペース幅より大きくするものである。
【００４１】
まず、図１（ａ）に示すように、半導体基板１００の上に例えば２ｎｍのゲート酸化膜１０１を介して、ＣＶＤ法により例えば１５０ｎｍのポリシリコン膜１０２を堆積する。次に、イオン注入法を用いてＰ（図示せず）を例えば１５ｋｅＶの加速エネルギーで８Ｅ１５／ｃｍ２注入して、Ｐ濃度が高いポリシリコン膜１０３を形成する。このＰ濃度が高いポリシリコン膜１０３の膜厚は５０ｎｍ程度になっている。次に、公知のフォトリソグラフィー法を用いて、Ｐ濃度が高いポリシリコン膜１０３とポリシリコン膜１０２をドライエッチング処理する際のマスクとなるレジストパターン１０４を形成する。
【００４２】
次に、図１（ｂ）に示すように、レジストパターン１０４をマスクにして、Ｐ濃度が高いポリシリコン膜１０３とポリシリコン膜１０２にドライエッチング処理を行なって配線パターンとしてゲート電極１０５を形成する。この時、ゲート電極１０５の下部間のスペース幅１０５ａは１４０ｎｍになっている。また、ゲート電極１０５上部の寸法はゲート電極１０５下部の寸法に比べて２０ｎｍ小さくなっており、ゲート電極１０５の上部間のスペース幅１０５ｂは１６０ｎｍになっている。次に、ソース・ドレイン拡散層の一部となる不純物濃度の低いＮ型拡散層１０６をゲート電極１０５をマスクとしてイオン注入法（例えばＰ＋を５×１０１３個／ｃｍ２）により自己整合的に形成する。
【００４３】
次に、図１（ｃ）に示すように、被加工基板の表面を覆うようにシリコン酸化膜（図示せず）をＣＶＤ法により例えば１０ｎｍ堆積し、続けてシリコン窒化膜（図示せず）をＣＶＤ法により例えば３０ｎｍ堆積する。次に、シリコン酸化膜とシリコン窒化膜の積層膜の異方性エッチングを行って、ゲート電極１０５の側面だけを残すようにシリコン酸化膜とシリコン窒化膜を除去し、３０ｎｍの幅を有するサイドウォールスペーサ１０７を形成する。このサイドウォールスペーサ１０７は、後のスルーホール１１１を形成する際に、ゲート電極１０５の側面とスルーホール１１１の接触を防止する保護膜としても機能する。
【００４４】
次に、図１（ｄ）に示すように、ゲート電極１０５及びサイドウォールスペーサ１０７をマスクとし、イオン注入法（例えばＡｓ＋を５×１０１５個／ｃｍ２）によって前記ソース・ドレイン拡散層の他の部分となる高濃度の拡散層１０８を自己整合的に形成する。
【００４５】
次に、図２（ａ）に示すように、公知のサリサイド技術を用いてゲート電極１０５の上部分とソース・ドレイン拡散層１０６の上部分に例えばＳｉとＣｏの化合物からなるシリサイド層１０９を形成する。その後、シリコン酸化膜（図示せず）をＣＶＤ法により例えば７００ｎｍ堆積した後、公知のＣＭＰ法を用いて前記シリコン酸化膜を３００ｎｍ研磨して、平坦化された４００ｎｍの厚さを有するシリコン酸化膜１１０を形成する。
【００４６】
次に、図２（ｂ）に示すように、シリコン酸化膜１１０上にリソグラフィー技術とドライエッチング技術を用いて、ゲート電極１０５の間を通して半導体基板１００に接続するためのスルーホール１１１を形成する。このスルーホール１１１のホール径１１１ａは８０ｎｍになっている。またこの時、スルーホール１１１を形成する際のリソグラフィー処理においては、３５ｎｍの回避不能なアライメントズレ１１１ｂが発生している。
【００４７】
次に、図２（ｃ）に示すように、Ｔｉ／ＴｉＮ膜（図示せず）をＣＶＤ法により例えば１０ｎｍ／３０ｎｍ堆積し、続けてＷ膜（図示せず）をＣＶＤ法により例えば１００ｎｍを堆積する。次に、ＣＭＰ法を用いて前記Ｔｉ／ＴｉＮ膜とＷ膜の不要な部分を除去することによって、半導体基板と上層配線とを電気的に接続するためのプラグ１１２を形成する。
【００４８】
この実施形態では、スルーホール１１１を形成する際のリソグラフィー処理において、３５ｎｍの回避不能なアライメントズレ１１１ｂが発生しているが、ゲート電極１０５の上部分の寸法がゲート電極１０５の下部分の寸法より２０ｎｍ小さくなっているので、ゲート電極１０５とプラグ１１２との接触は発生していない。すなわち、ゲート電極１０５の上部分と下部分の寸法が等しい場合に比べて、ゲート電極１０５とプラグ１１２との接触、つまり電気的なショートマージンを５ｎｍ拡大することができた。
【００４９】
ここで、Ｐ濃度が高いポリシリコン膜１０３とポリシリコン膜１０２をドライエッチングする条件の一例を示す。ドライエッチングでは、プラズマ生成とイオンエネルギー制御を独立に制御できる高周波電源を２つ以上備えた誘導結合型のプラズマエッチング装置を使用した。ドライエッチング条件としては、Ｐ濃度が高いポリシリコン膜１０３とポリシリコン膜１０２の途中までをエッチングする第１ステップ、残りのポリシリコン膜１０２をエッチングする第２ステップとポリシリコン膜１０２の残渣を除去する第３ステップの３ステップ構成からなっている。
＜第１ステップ＞
処理圧力・・・１．０（Ｐａ）
上部印加電力(プラズマ生成用)・・・６００（Ｗ）
下部印加電力(イオンエネルギー制御用)・・・６０（Ｗ）
ガス・・・Ｃｌ２／Ｏ２＝１００／２０（ｍｌ／ｍｉｎ）
ウェハー温度・・・２０℃
＜第２ステップ＞
処理圧力・・・１．０（Ｐａ）
上部印加電力(プラズマ生成用)・・・６００（Ｗ）
下部印加電力(イオンエネルギー制御用)・・・２０（Ｗ）
ガス・・・ＨＢｒ／Ｏ２＝１００／４（ｍｌ／ｍｉｎ）
ウェハー温度・・・２０℃
＜第３ステップ＞
処理圧力・・・５．０（Ｐａ）
上部印加電力(プラズマ生成用)・・・６００（Ｗ）
下部印加電力(イオンエネルギー制御用)・・・４０（Ｗ）
ガス・・・ＨＢｒ／Ｏ２／Ｈｅ＝１００／４／１００（ｍｌ／ｍｉｎ）
ウェハー温度・・・２０℃
ここで、ハロゲン元素は一般的に電子親和力が大きいので、電子を過剰に含有する材料に対しては反応性が大きくなり、エッチング速度が速くなる傾向にある。図３にステップ１の条件に対して、Ｐを１５ｋｅＶの加速エネルギーで８Ｅ１５／ｃｍ２注入したポリシリコン膜と不純物を注入していないポリシリコン膜のエッチング速度を比較した結果を示す。図３の横軸は膜種を、縦軸は不純物を注入していないポリシリコン膜のエッチング速度に対する比をそれぞれ示している。図３より、Ｐを注入したポリシリコン膜のエッチング速度がポリシリコン膜のエッチング速度に比べて２割程度速くなっていることが分かる。従って、今回の実施形態では、ステップ１の条件でエッチングする際、ポリシリコン膜１０２に比べて、Ｐ濃度が高くなっているポリシリコン膜１０３に対する横方向へのエッチングが大きい。このため、ゲート電極１０５の上部分の寸法がゲート電極１０５の下部分の寸法より２０ｎｍ小さくなった。
【００５０】
以上説明したように、本実施形態による製造方法では、ポリシリコン膜の上部分にＰを注入して、ポリシリコン膜をドライエッチング処理してゲート電極を形成する際に、Ｐ濃度が高くなっているポリシリコン膜の上部分の寸法を選択的に小さくすることができる。そして、ゲート電極の上部間のスペース幅をゲート電極の下部間のスペース幅より大きくすることができるので、ゲート電極間を通してスルーホールを形成する際に、ゲート電極とスルーホールとの接触に対するマージンを拡大することができる。
【００５１】
また、Ｐ濃度が高いポリシリコン膜１０３を形成する工程においては、Ｐを注入する際の注入エネルギーによりＰ濃度が高いポリシリコン膜１０３の膜厚を変化させることができ、Ｐ注入量によりＰ濃度を変化させることができる。つまり、Ｐを注入する際の注入エネルギーと濃度を制御することによって、ポリシリコン膜の上部分における寸法細り量を横、縦方向それぞれに制御することができる。
【００５２】
なお、Ｖ族の不純物が注入されたポリシリコン膜のドライエッチング処理には、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）、ヨウ素（Ｉ）などのハロゲン元素を含むガスを用いることができる。
【００５３】
この発明の第２の実施形態を図４および図５に基づいて説明する。図４〜５は本発明の第２の実施形態における半導体装置の製造工程を示す工程断面図である。
【００５４】
本発明の第２の実施形態による製造方法の要点は、半導体基板上に絶縁膜を形成する工程と、絶縁膜上にポリシリコン膜を堆積する工程と、ポリシリコン膜上にＶ族の不純物を含有するドープトポリシリコン膜を堆積する工程の後、ポリシリコン膜とＶ族の不純物を含有するドープトポリシリコン膜の積層膜をドライエッチング処理して配線パターンを形成する際に、ドープトポリシリコン膜部分の幅寸法を選択的に小さくすることである。そして、配線パターンの上部間のスペース幅を配線パターンの下部間のスペース幅より大きくするものである。
【００５５】
まず、図４（ａ）に示すように、半導体基板２００の上に例えば２ｎｍのゲート酸化膜２０１を介して、ＣＶＤ法により例えば１００ｎｍのポリシリコン膜２０２を堆積する。次に、Ｐを５Ｅ２０／ｃｍ３含有するドープトポリシリコン膜２０３をＣＶＤ法により例えば５０ｎｍ堆積する。次に、公知のフォトリソグラフィー法を用いて、ドープトポリシリコン膜２０３とポリシリコン膜２０２をドライエッチング処理する際のマスクとなるレジストパターン２０４を形成する。
【００５６】
次に、図４（ｂ）に示すように、レジストパターン２０４をマスクにして、ドープトポリシリコン膜２０３とポリシリコン膜２０２にドライエッチング処理を行なって配線パターンとしてゲート電極２０５を形成する。この時、ゲート電極２０５の下部間のスペース幅２０５ａは１４０ｎｍになっている。また、ゲート電極２０５上部の寸法はゲート電極２０５下部の寸法に比べて２０ｎｍ小さくなっており、ゲート電極２０５の上部間のスペース幅２０５ｂは１６０ｎｍになっている。次に、ソース・ドレイン拡散層の一部となる不純物濃度の低いＮ型拡散層２０６をゲート電極２０５をマスクとしてイオン注入法（例えばＰ＋を５×１０１３個／ｃｍ２）により自己整合的に形成する。
【００５７】
次に、図４（ｃ）に示すように、被加工基板の表面を覆うようにシリコン酸化膜（図示せず）をＣＶＤ法により例えば１０ｎｍ堆積し、続けてシリコン窒化膜（図示せず）をＣＶＤ法により例えば３０ｎｍ堆積する。次に、シリコン酸化膜とシリコン窒化膜の積層膜の異方性エッチングを行って、ゲート電極２０５の側面だけを残すようにシリコン酸化膜とシリコン窒化膜を除去し、３０ｎｍの幅を有するサイドウォールスペーサ２０７を形成する。このサイドウォールスペーサ２０７は、後のスルーホール２１１を形成する際に、ゲート電極２０５の側面とスルーホール２１１の接触を防止する保護膜としても機能する。
【００５８】
次に、図４（ｄ）に示すように、ゲート電極２０５及びサイドウォールスペーサ２０７をマスクとし、イオン注入法（例えばＡｓ＋を５×１０１５個／ｃｍ２）によって前記ソース・ドレイン拡散層の他の部分となる高濃度の拡散層２０８を自己整合的に形成する。
【００５９】
次に、図５（ａ）に示すように、公知のサリサイド技術を用いてゲート電極２０５の上部分とソース・ドレイン拡散層２０６の上部分に例えばＳｉとＣｏの化合物からなるシリサイド層２０９を形成する。その後、シリコン酸化膜（図示せず）をＣＶＤ法により例えば７００ｎｍ堆積した後、公知のＣＭＰ法を用いて前記シリコン酸化膜を３００ｎｍ研磨して、平坦化された４００ｎｍの厚さを有するシリコン酸化膜２１０を形成する。
【００６０】
次に、図５（ｂ）に示すように、シリコン酸化膜２１０上にリソグラフィー技術とドライエッチング技術を用いて、ゲート電極２０５の間を通して半導体基板２００に接続するためのスルーホール２１１を形成する。このスルーホール２１１のホール径２１１ａは８０ｎｍとなっている。またこの時、スルーホール２１１を形成する際のリソグラフィー処理においては、３５ｎｍの回避不能なアライメントズレ２１１ｂが発生している。
【００６１】
次に、図５（ｃ）に示すように、Ｔｉ／ＴｉＮ膜（図示せず）をＣＶＤ法により例えば１０ｎｍ／３０ｎｍ堆積し、続けてＷ膜（図示せず）をＣＶＤ法により例えば１００ｎｍを堆積する。次に、ＣＭＰ法を用いて前記Ｔｉ／ＴｉＮ膜とＷ膜の不要な部分を除去することによって、半導体基板と上層配線とを電気的に接続するためのプラグ２１２を形成する。
【００６２】
この実施形態では、スルーホール２１１を形成する際のリソグラフィー処理において、３５ｎｍの回避不能なアライメントズレ２１１ｂが発生しているが、ゲート電極２０５の上部分の寸法がゲート電極２０５の下部分の寸法より２０ｎｍ小さくなっているので、ゲート電極２０５とプラグ２１２との接触は発生していない。すなわち、ゲート電極２０５の上部分と下部分の寸法が等しい場合に比べて、ゲート電極２０５とプラグ２１２との接触、つまり電気的なショートマージンを５ｎｍ拡大することができた。
【００６３】
ここで、ドープトポリシリコン膜２０３とポリシリコン膜２０２のドライエッチング処理では、第１の実施形態と同一の条件を使用することにより、ゲート電極２０５の上部分の寸法をゲート電極２０５の下部分の寸法より２０ｎｍ小さくすることができた。
【００６４】
以上説明したように、本実施形態による製造方法では、ポリシリコン膜とＰを含有するドープトポリシリコン膜の積層膜をドライエッチング処理してゲート電極を形成する際に、ドープトポリシリコン膜の部分の寸法を選択的に小さくすることができる。そして、ゲート電極の上部間のスペース幅をゲート電極の下部間のスペース幅より大きくすることができるので、ゲート電極間を通してスルーホールを形成する際に、ゲート電極とスルーホールとの接触に対するマージンを拡大することができる。
【００６５】
また、ドープトポリシリコン膜２０３を形成する工程において、ドープトポリシリコン膜に含有されるＰ濃度と膜厚を制御することによって、ドープトポリシリコン膜２０３の部分における寸法の細り量を縦、横方向にそれぞれ制御することができる。
【００６６】
この発明の第３の実施形態を図６および図７に基づいて説明する。図６〜７は本発明の第３の実施形態における半導体装置の製造工程を示す工程断面図である。
【００６７】
本発明の第３の実施形態による製造方法の要点は、半導体基板上に絶縁膜を堆積する工程と、絶縁膜上に導電膜を堆積する工程の後、導電膜をドライエッチング処理して配線パターンを形成する工程において、ドライエッチングのマスク材として、有機膜とＳｉＣｗＨｘＯｙＮｚ（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜の積層膜パターンを用いて、ドライエッチング中にマスク材から発生する生成物の量を制御することによって、配線層の上部分の幅寸法を配線層の下部分の幅寸法に比べて小さくすることである。そして、配線パターンの上部間のスペース幅を配線パターンの下部間のスペース幅より大きくするものである。
【００６８】
まず、図６（ａ）に示すように、半導体基板３００の上に例えば２ｎｍのゲート酸化膜３０１を介して、ＣＶＤ法により例えば１５０ｎｍのポリシリコン膜３０２を堆積する。次に、炭素を８５％以上含有する有機レジスト膜３０３を塗布法により２００ｎｍ堆積する。次に、Ｓｉ含有量が２５％程度のＳｉＯＣ膜３０４を塗布法により７０ｎｍ堆積する。次に、公知のリソグラフィー法を用いて、例えば２５０ｎｍの膜厚を有するレジストパターン３０５を形成する。
【００６９】
次に、図６（ｂ）に示すように、レジストパターン３０５をマスクにして、ＳｉＯＣ膜３０４と有機膜３０３のドライエッチング処理を行い、ＳｉＯＣ膜３０４と有機膜３０３の積層膜パターン３０６を形成する。ここで、このドライエッチング処理では、プラズマ生成とイオンエネルギー制御を独立に制御できる高周波電源を２つ以上備えた平行平板型のプラズマエッチング装置を使用した。ドライエッチング条件としては、ＳｉＯＣ膜３０４をエッチングする第１のステップと有機膜３０３をエッチングする第２のステップの２ステップ構成からなっている。
＜第１ステップ＞
処理圧力・・・６．７（Ｐａ）
上部印加電力(プラズマ生成用)・・・１０００（Ｗ）
下部印加電力(イオンエネルギー制御用)・・・５０（Ｗ）
ガス・・・ＣＦ４＝１００（ｍｌ／ｍｉｎ）
ウェハー温度・・・０℃
＜第２ステップ＞
処理圧力・・・１．３（Ｐａ）
上部印加電力(プラズマ生成用)・・・６００（Ｗ）
下部印加電力(イオンエネルギー制御用)・・・１００（Ｗ）
ガス・・・Ｏ２／Ｎ２＝１００／２００（ｍｌ／ｍｉｎ）
ウェハー温度・・・０℃
上記ドライエッチング処理の第１のステップにおいては、レジストパターン３０５がエッチングのマスク材として機能する。そして、第２のステップにおいては、エッチングガスとしてＯ２／Ｎ２ガスを使用するため、レジストパターン３０５は第２ステップのエッチングの初期段階で無くなってしまう。従って、第２ステップのエッチング時には、ＳｉＯＣ膜３０４がマスク材として機能するが、第２ステップのエッチングガスがＯ２／Ｎ２ガスであるため、有機膜３０３のＳｉＯＣ膜３０４に対するエッチング選択比が高く、有機膜３０３のエッチングが終了しても、ＳｉＯＣ膜３０４はエッチングされずに殆ど残る状態となる。
【００７０】
次に、上記ＳｉＯＣ膜３０４と有機膜３０３の積層膜パターン３０６をマスクにして、ポリシリコン膜３０２をドライエッチング処理して配線パターンとしてゲート電極３０７を形成する。ここで、このドライエッチング処理では、プラズマ生成とイオンエネルギー制御を独立に制御できる高周波電源を２つ以上備えた誘導結合型のプラズマエッチング装置を使用した。ドライエッチング条件としては、ポリシリコン膜３０２を１００ｎｍエッチングする第１のステップ、下地絶縁膜とのエッチング選択比を確保しながらポリシリコン膜３０２の残り５０ｎｍをエッチングする第２のステップ、下地絶縁膜とのエッチング選択比を確保しながらポリシリコン膜３０２の残渣を除去する第３のステップの３ステップで構成されている。
＜第１ステップ＞
処理圧力・・・１．０（Ｐａ）
上部印加電力(プラズマ生成用)・・・６００（Ｗ）
下部印加電力(イオンエネルギー制御用)・・・５０（Ｗ）
ガス・・・ＣＦ４／Ｃｌ２／ＨＢｒ＝２０／１００／２０（ｍｌ／ｍｉｎ）
ウェハー温度・・・２０℃
＜第２ステップ＞
処理圧力・・・１．０（Ｐａ）
上部印加電力(プラズマ生成用)・・・６００（Ｗ）
下部印加電力(イオンエネルギー制御用)・・・２０（Ｗ）
ガス・・・ＨＢｒ／Ｏ２＝１００／４（ｍｌ／ｍｉｎ）
ウェハー温度・・・２０℃
＜第３ステップ＞
処理圧力・・・５．０（Ｐａ）
上部印加電力(プラズマ生成用)・・・６００（Ｗ）
下部印加電力(イオンエネルギー制御用)・・・４０（Ｗ）
ガス・・・ＨＢｒ／Ｏ２／Ｈｅ＝１００／４／１００（ｍｌ／ｍｉｎ）
ウェハー温度・・・２０℃
上記ドライエッチング処理の第１のステップにおいては、エッチングガスとしてポリシリコン膜３０２のＳｉＯＣ膜３０４に対するエッチング選択比の低いＣＦ４ガスを用いることによって、ポリシリコン膜３０２を５０ｎｍエッチングし終わった時点でＳｉＯＣ膜３０４が無くなる設定にしてある。従って、ポリシリコン膜３０２を５０ｎｍエッチングする時は、ＳｉＯＣ膜３０４がエッチングのマスク材として機能し、ポリシリコン膜３０２の残り１００ｎｍをエッチングする時には、有機膜３０３がエッチングのマスク材として機能することになる。
【００７１】
図６（ｃ）にポリシリコン膜３０２のドライエッチング処理における第１のステップが終了した時点での工程断面図を示している。この第１のステップでは、ポリシリコン膜３０２を１００ｎｍエッチングしている。第１のステップでは、ポリシリコン膜３０２を５０ｎｍエッチングしている間はＳｉＯＣ膜３０４がマスク材となるので、この間はマスク材からの生成物の供給が少ない。このため、ポリシリコン膜３０２に対する側壁保護膜の付着量が少なくなり、横方向へのエッチングが進行しやすくなる。これに対して、ポリシリコン膜３０２の残り１００ｎｍをエッチングしている間は有機膜３０３がマスク材となるので、マスク材からの生成物の供給が多くなる。このため、ポリシリコン膜３０２に対する側壁保護膜の付着量が増加して、横方向へのエッチングが抑制される。従って、第１のステップにおいては、ポリシリコン膜３０２のドライエッチングの途中にエッチングのマスク材が変わるために、ポリシリコン膜３０２の上部分の寸法がポリシリコン膜３０２の下部分の寸法に比べて小さくなる。
【００７２】
図６（ｄ）にポリシリコン膜３０２のドライエッチング処理における第２のステップと第３のステップが終了した時点の工程断面図を示す。この第２、第３のステップでは、有機膜３０３がエッチングマスク材として機能するので、横方向へのエッチングが進むことはない。このようにして、上部分の寸法が下部分の寸法に比べて小さくなったゲート電極３０７が形成される。
【００７３】
この時、ゲート電極３０７の下部間のスペース幅３０７ａは１４０ｎｍになっている。また、ゲート電極３０７上部の寸法はゲート電極３０７下部の寸法に比べて２０ｎｍ小さくなっており、ゲート電極３０７の上部間のスペース幅３０７ｂは１６０ｎｍになっている。
【００７４】
次に、図７（ａ）に示すように、ソース・ドレイン拡散層の一部となる不純物濃度の低いＮ型拡散層３０８をゲート電極３０７をマスクとしてイオン注入法（例えばＰ＋を５×１０１３個／ｃｍ２）により自己整合的に形成する。次に、被加工基板の表面を覆うようにシリコン酸化膜（図示せず）をＣＶＤ法により例えば１０ｎｍ堆積し、続けてシリコン窒化膜（図示せず）をＣＶＤ法により例えば３０ｎｍ堆積する。次に、シリコン酸化膜とシリコン窒化膜の積層膜の異方性エッチングを行って、ゲート電極３０７の側面だけを残すようにシリコン酸化膜とシリコン窒化膜を除去し、３０ｎｍの幅を有するサイドウォールスペーサ３０９を形成する。このサイドウォールスペーサ３０９は、後のスルーホール３１３を形成する際に、ゲート電極３０７の側面とスルーホール３１３の接触を防止する保護膜としても機能する。次に、ゲート電極３０７及びサイドウォールスペーサ３０９をマスクとし、イオン注入法（例えばＡｓ＋を５×１０１５個／ｃｍ２）によって前記ソース・ドレイン拡散層の他の部分となる高濃度の拡散層３１０を自己整合的に形成する。
【００７５】
次に、図７（ｂ）に示すように、公知のサリサイド技術を用いてゲート電極３０７の上部分とソース・ドレイン拡散層３０８の上部分に例えばＳｉとＣｏの化合物からなるシリサイド層３１１を形成する。その後、シリコン酸化膜（図示せず）をＣＶＤ法により例えば７００ｎｍ堆積した後、公知のＣＭＰ法を用いて前記シリコン酸化膜を３００ｎｍ研磨して、平坦化された４００ｎｍの厚さを有するシリコン酸化膜３１２を形成する。次に、シリコン酸化膜３１２上にリソグラフィー技術とドライエッチング技術を用いて、ゲート電極３０７の間を通して半導体基板３００に接続するためのスルーホール３１３を形成する。このスルーホール３１３のホール径３１３ａは８０ｎｍとなっている。またこの時、スルーホール３１３を形成する際のリソグラフィー処理においては、３５ｎｍの回避不能なアライメントズレ３１３ｂが発生している。
【００７６】
次に、図７（ｃ）に示すように、Ｔｉ／ＴｉＮ膜（図示せず）をＣＶＤ法により例えば１０ｎｍ／３０ｎｍ堆積し、続けてＷ膜（図示せず）をＣＶＤ法により例えば１００ｎｍを堆積する。次に、ＣＭＰ法を用いて前記Ｔｉ／ＴｉＮ膜とＷ膜の不要な部分を除去することによって、半導体基板と上層配線とを電気的に接続するためのプラグ３１４を形成する。
【００７７】
この実施形態では、スルーホール３１３を形成する際のリソグラフィー処理において、３５ｎｍの回避不能なアライメントズレ３１３ｂが発生しているが、ゲート電極３０７の上部分の寸法がゲート電極３０７の下部分の寸法より２０ｎｍ小さくなっているので、ゲート電極３０７とプラグ３１４との接触は発生していない。すなわち、ゲート電極３０７の上部分と下部分の寸法が等しい場合に比べて、ゲート電極３０７とプラグ３１４との接触、つまり電気的なショートマージンを５ｎｍ拡大することができた。
【００７８】
以上説明したように、本実施形態による製造方法では、ポリシリコン膜をドライエッチング処理してゲート電極を形成する際に、ドライエッチングのマスク材として、有機膜とＳｉＣｗＨｘＯｙＮｚ（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜の積層膜パターンを用いて、ドライエッチング中にマスク材から発生する生成物の量を制御することによって、配線層の上部分の寸法を配線層の下部分の寸法に比べて小さくすることができる。そして、ゲート電極の上部間のスペース幅をゲート電極の下部間のスペース幅より大きくすることができるので、ゲート電極間を通してスルーホールを形成する際に、ゲート電極とスルーホールとの接触に対するマージンを拡大することができる。
【００７９】
ここで、有機膜とＳｉＯＣ膜の積層膜パターン３０６をマスク材としてポリシリコン膜３０２をドライエッチング処理する工程においては、ＳｉＯＣ膜３０４の膜厚やドライエッチング条件を変化させることにより、ＳｉＯＣ膜３０４が無くなる時点におけるポリシリコン膜３０２の削れ量を制御することができる。すなわち、ＳｉＯＣ膜３０４の膜厚やドライエッチング条件を変化させることによって、ポリシリコン膜３０２の上部分における寸法の細り量を縦、横方向にそれぞれ制御することができる。
【００８０】
また、本発明の実施形態では、導電膜としてポリシリコン膜を用いた場合について述べたが、その他、Ｗ、Ｔｉ、Ｃｏ、Ｐｔなどの金属化合物についても同様の効果を得ることができる。
【００８１】
なお、有機膜のドライエッチング処理には、酸素（Ｏ）、窒素（Ｎ）、水素（Ｈ）などの元素を含むガスを用い、有機無機ハイブリッド膜のドライエッチング処理には、ＣＦ４などのフルオロカーボンガス（ＣｘＦｙ）、ハイドロフルオロカーボンガス（ＣＨｘＦｙ）を用いることができる。また、導電膜のドライエッチング処理には、フッ素（Ｆ）、塩素（Ｃｌ）、臭素（Ｂｒ）、ヨウ素（Ｉ）などのハロゲン元素を含むガスを用いることができる。
【００８２】
また、本発明の実施形態１、２、３では、イオン生成のために誘導結合型プラズマ、及び２周波の並行平板型プラズマを使用したが、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  ｃｙｃｒｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ）型プラズマ、容量結合型プラズマ、マイクロ波励起型プラズマを使用しても同様の効果を得ることができる。
【００８３】
また、本発明の実施形態では、ポリシリコンゲート電極を例に挙げて発明の効果を述べたが、それ以外の導電膜の配線パターン形成、例えばＷ膜、ＴｉＮ膜などを用いたメタルゲート電極形成、ビットライン配線形成、アルミ膜を用いた上層配線パターン形成などにも応用が可能である。
【産業上の利用可能性】
【００８４】
本発明に係る半導体装置の製造方法は、半導体基板上に形成された配線層間を通してスルーホールを形成する工程を有する半導体装置の製造方法として有用である。
【図面の簡単な説明】
【００８５】
【図１】本発明の第1の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図２】図１の次の工程断面図である。
【図３】本発明の第１の実施形態におけるＰ含有ポリシリコン膜とポリシリコン膜のエッチレート比を表す図である。
【図４】本発明の第２の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図５】図４の次の工程断面図である。
【図６】本発明の第３の実施形態による半導体装置の製造方法を説明する工程断面図である。
【図７】図６の次の工程断面図である。
【図８】従来の半導体装置の製造方法を説明するための工程断面図である。
【図９】図８の次の工程断面図である。
【図１０】従来の半導体装置の製造方法を説明するための工程断面図である。
【符号の説明】
【００８６】
１  半導体基板
２  ゲート酸化膜
３  ポリシリコン膜
３ａ  ゲート電極間のスペース
４  ソース・ドレイン拡散層
５  サイドウォールスペーサ
６  ソース・ドレイン拡散層
７  シリサイド層
８  平坦化されたシリコン酸化膜
９  スルーホール
９ａ  スルーホールのホール径
９ｂ  アライメントズレ
１０  プラグ
２１  半導体基板
２２  ゲート電極
２３  サイドウォール
２４、２５  シリコン窒化膜
２６  シリコン酸化膜
２７  スルーホール
２８  配線
１００  半導体基板
１０１  ゲート酸化膜
１０２  ポリシリコン膜
１０３  Ｐが注入されたポリシリコン膜
１０４  レジストパターン
１０５  ゲート電極
１０５ａ  ゲート電極の下部間のスペース幅
１０５ｂ  ゲート電極の上部間のスペース幅
１０６  ソース・ドレイン拡散層
１０７  サイドウォールスペーサ
１０８  ソース・ドレイン拡散層
１０９  シリサイド層
１１０  平坦化されたシリコン酸化膜
１１１  スルーホール
１１１ａ  スルーホールのホール径
１１１ｂ  アライメントズレ
１１２  プラグ
２００  半導体基板
２０１  ゲート酸化膜
２０２  ポリシリコン膜
２０３  Ｐが注入されたポリシリコン膜
２０４  レジストパターン
２０５  ゲート電極
２０５ａ  ゲート電極の下部間のスペース幅
２０５ｂ  ゲート電極の上部間のスペース幅
２０６  ソース・ドレイン拡散層
２０７  サイドウォールスペーサ
２０８  ソース・ドレイン拡散層
２０９  シリサイド層
２１０  平坦化されたシリコン酸化膜
２１１  スルーホール
２１１ａ  スルーホールのホール径
２１１ｂ  アライメントズレ
２１２  プラグ
３００  半導体基板
３０１  ゲート酸化膜
３０２  ポリシリコン膜
３０３  有機膜
３０４  ＳｉＣｗＨｘＯｙＮｚ（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜
３０５  レジストパターン
３０６  有機膜とＳｉＣｗＨｘＯｙＮｚ（ｗ＞０、ｘ≧０、ｙ＞０、ｚ≧０）で表される有機無機ハイブリッド膜の積層パターン
３０７  ゲート電極
３０７ａ  ゲート電極の下部間のスペース幅
３０７ｂ  ゲート電極の上部間のスペース幅
３０８  ソース・ドレイン拡散層
３０９  サイドウォールスペーサ
３１０  ソース・ドレイン拡散層
３１１  シリサイド層
３１２  平坦化されたシリコン酸化膜
３１３  スルーホール
３１３ａ  スルーホールのホール径
３１３ｂ  アライメントズレ
３１４  プラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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