(57)【要約】【課題】ゲートラグおよびセトリング時間が短い半導体装置を製造する半導体装置の製造方法を提供する。【解決手段】基板にＩｎＧａＰ層を形成し、ＩｎＧａＰ層の上面にＴｉ層とＡｕ層とを有するゲート電極を蒸着により形成し、ＩｎＧａＰ層の上面においてゲート電極が形成される領域とは異なる領域にＧａＡｓ層を更に形成し、ＧａＡｓ層の上面にソース電極及びドレイン電極を更に形成する半導体装置の製造方法を提供する。さらに、Ｔｉ層とＡｕ層とを有するゲート電極をＩｎＧａＰ層の上面に形成する場合において、１８０℃以下の基板温度でＴｉ層およびＡｕ層を成膜する。【選択図】図１
2008153298.tif 000002
【特許請求の範囲】
【請求項１】
基板にＩｎＧａＰ層を形成し、
前記ＩｎＧａＰ層の上面に、Ｔｉ層とＡｕ層とを有するゲート電極を蒸着により形成する
半導体装置の製造方法。
【請求項２】
前記Ｔｉ層と前記Ａｕ層とを有する前記ゲート電極を前記ＩｎＧａＰ層の上面に形成する場合において、
１８０℃以下の基板温度で前記Ｔｉ層および前記Ａｕ層を成膜する
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ＩｎＧａＰ層の前記上面において、前記ゲート電極が形成される領域とは異なる領域にＧａＡｓ層を更に形成し、
前記ＧａＡｓ層の上面にソース電極及びドレイン電極を更に形成する
請求項１に記載の半導体装置の製造方法。
【請求項４】
屈折率が１．５以上１．９未満のＳｉＮを生成し、
前記Ｔｉ層と前記Ａｕ層とを有する前記ゲート電極を前記ＩｎＧａＰ層の上面に形成した後に、前記ＩｎＧａＰ層の上面に、前記ＳｉＮを堆積させ、絶縁層を形成する
請求項１に記載の半導体装置の製造方法。
【請求項５】
基板にＩｎＧａＰ層を形成し、
前記ＩｎＧａＰ層の上面に、Ｔｉ層とＡｕ層とを有するゲート電極を蒸着により形成する
ことにより製造された半導体装置。
【請求項６】
基板にＩｎＧａＰ層を形成し、
前記ＩｎＧａＰ層の上面に電極を形成し、
屈折率が１．５以上１．９未満のＳｉＮを生成し、
前記ＩｎＧａＰ層の上面に、前記ＳｉＮを堆積させ、絶縁層を形成する
半導体装置の製造方法。
【請求項７】
前記ＳｉＮを、１５０℃のプラズマＣＶＤ法により形成する
請求項６に記載の製造方法。
【請求項８】
前記プラズマＣＶＤ法において、アンモニアガス及びシランガスを用いて、上記ＳｉＮを生成する
請求項７に記載の製造方法。
【請求項９】
前記絶縁層として、酸素の組成比が０．５％より大きい絶縁層を形成する
請求項８に記載の製造方法。
【請求項１０】
前記絶縁層として、線熱膨張係数が、ＳｉＮの組成比が略１００％である膜の線熱膨張係数より小さい絶縁層を形成する
請求項８に記載の製造方法。
【請求項１１】
基板にＩｎＧａＰ層を形成し、
前記ＩｎＧａＰ層の上面に電極を形成し、
１００℃以上２００以下℃のプラズマＣＶＤによりＳｉＮを生成して、前記ＩｎＧａＰ層の上面に、前記ＳｉＮを堆積させ、絶縁層を形成する
半導体装置の製造方法。
【請求項１２】
基板にＩｎＧａＰ層を形成し、
前記ＩｎＧａＰ層の上面に電極を形成し、
屈折率が１．５以上１．９未満のＳｉＮを生成し、
前記ＩｎＧａＰ層の上面に、前記ＳｉＮを堆積させ、絶縁層を形成する
ことにより製造された半導体装置。
【請求項１３】
基板にＩｎＧａＰ層を形成し、
前記ＩｎＧａＰ層の上面に電極を形成し、
１００℃以上２００以下℃のプラズマＣＶＤによりＳｉＮを生成して、前記ＩｎＧａＰ層の上面に、前記ＳｉＮを堆積させ、絶縁層を形成する
ことにより製造された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。特に本発明は、高電子移動度トランジスタ等のＩｎＧａＰ層上に電極が形成された半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
化合物半導体を利用した電界効果トランジスタの一つとして、ＨＥＭＴ（高電子移動度トランジスタ）が知られている。ＨＥＭＴは、バンドギャップが異なる半導体を堆積させ、この２つの半導体の境界において発生する電子（２次元電子ガス）が高速に移動することを利用した電界効果トランジスタである。例えば、電子供給層がＩｎＧａＰ（インジウム−ガリウム−リン）により形成され、チャネル層がＩｎＧａＡｓ（インジウム−ガリウム−砒素）により形成されたＨＥＭＴが知られている（例えば特許文献１、２、３参照。）。
【０００３】
【特許文献１】特開昭６３−２２８７６３号公報
【特許文献２】特開平１−２３８１７５号公報
【特許文献３】特開平３−４４０３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、ＨＥＭＴは、電子供給層上にゲート電極を備える。ＨＥＭＴにおいて、ゲート電極との接合境界における電子供給層の結晶構造は、２次元電子ガスの移動度に大きく影響する。すなわち、ＨＥＭＴは、ゲート電極との接合境界における電子供給層の結晶欠陥が少なければ、トラップ準位が少なくなり高速に動作するので、例えばパルス等の早い信号のゲート入力に対しての過渡応答が早くなる。一般に、このように過渡応答が早くなる現象は、ゲートラグ現象と呼ばれ、ゲートラグおよびセトリング時間が短くなる。
【０００５】
ここで、電子供給層がＩｎＧａＰにより形成されたＨＥＭＴは、例えばＴｉ×Ｍｏ×Ａｕのように一部にＭｏ等の融点１７００℃以上の高融点材料を用いて、ＩｎＧａＰ上にゲート電極が形成されていた。しかしながら、高融点材料を電子ビーム蒸着しようとすると、照射する電子ビームのエネルギーを大きくしなければならない。電子ビーム蒸着時における電子ビームのエネルギーを大きくした場合、高融点材料の粒子が高速でＩｎＧａＰの表面に衝突し、ＩｎＧａＰの表面の結晶構造に大きなダメージを与える。このことから、電子供給層がＩｎＧａＰにより形成され、高融点材料を電子ビーム蒸着してゲート電極が形成されたＨＥＭＴは、高速に動作せずゲートラグおよびセトリングも長くなる可能性があった。
【０００６】
さらに、ＨＥＭＴは、電子供給層およびゲート電極を保護することを目的として、電子供給層およびゲート電極の表面上に、窒化シリコン膜を備える場合があった。窒化シリコン膜は、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｏｎ）法により形成される。
【０００７】
ここで、プラズマＣＶＤ法による窒化シリコン膜の形成時においては、一般に基板温度を２５０℃以上に加熱する。従って、電子供給層がＩｎＧａＰにより形成されたＨＥＭＴに対して窒化シリコン膜を形成した場合、基板の加熱によりＩｎＧａＰが酸化してＰが抜け、ＩｎＧａＰの表面の結晶構造に大きなダメージを与える。このことから、電子供給層がＩｎＧａＰにより形成され、窒化シリコン膜がＩｎＧａＰ上に形成されたＨＥＭＴは、高速に動作せずゲートラグおよびセトリングも長くなる可能性があった。
【０００８】
そこで本発明は、上記の課題を解決することのできる半導体装置の製造方法および半導体装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の第１形態においては、基板にＩｎＧａＰ層を形成し、ＩｎＧａＰ層の上面に、Ｔｉ層とＡｕ層とを有するゲート電極を蒸着により形成する半導体装置の製造方法を提供する。
【００１０】
本発明の第２形態においては、基板にＩｎＧａＰ層を形成し、ＩｎＧａＰ層の上面に、Ｔｉ層とＡｕ層とを有するゲート電極を蒸着により形成することにより製造された半導体装置を提供する。
【００１１】
本発明の第３形態においては、基板にＩｎＧａＰ層を形成し、ＩｎＧａＰ層の上面に電極を形成し、屈折率が１．５以上１．９未満のＳｉＮを生成し、ＩｎＧａＰ層の上面に、ＳｉＮを堆積させ、絶縁層を形成する半導体装置の製造方法を提供する。
【００１２】
本発明の第４形態においては、基板にＩｎＧａＰ層を形成し、ＩｎＧａＰ層の上面に電極を形成し、１００℃以上２００以下℃のプラズマＣＶＤによりＳｉＮを生成して、ＩｎＧａＰ層の上面に、ＳｉＮを堆積させ、絶縁層を形成する半導体装置の製造方法を提供する。
【００１３】
本発明の第５形態においては、基板にＩｎＧａＰ層を形成し、ＩｎＧａＰ層の上面に電極を形成し、屈折率が１．５以上１．９未満のＳｉＮを生成し、ＩｎＧａＰ層の上面に、ＳｉＮを堆積させ、絶縁層を形成することにより製造された半導体装置を提供する。
【００１４】
本発明の第６形態においては、基板にＩｎＧａＰ層を形成し、ＩｎＧａＰ層の上面に電極を形成し、１００℃以上２００以下℃のプラズマＣＶＤによりＳｉＮを生成して、ＩｎＧａＰ層の上面に、ＳｉＮを堆積させ、絶縁層を形成することにより製造された半導体装置を提供する。
【００１５】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１６】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１７】
図１は、本実施形態に係る高電子移動度トランジスタ１０の断面構造を示す。高電子移動度トランジスタ１０は、本発明に係る半導体装置の一例である。
【００１８】
高電子移動度トランジスタ１０は、半導体性ＧａＡｓ基板１２と、ＡｌＧａＡｓ層１４と、ＩｎＧａＡｓ層１６と、ＩｎＧａＰ層１８と、ゲート電極２０と、ＧａＡｓ層２６と、ソースドレイン電極２８と、ＳｉＮ層３０とを備える。半導体性ＧａＡｓ基板１２は、平板状の形状を有する。ＡｌＧａＡｓ層１４は、半導体性ＧａＡｓ基板１２上に薄膜状に形成される。ＡｌＧａＡｓ層１４は、当該高電子移動度トランジスタ１０におけるバッファ層として機能する。
【００１９】
ＩｎＧａＡｓ層１６は、ＡｌＧａＡｓ層１４上に薄膜状に形成される。ＩｎＧａＡｓ層１６は、当該高電子移動度トランジスタ１０における、２次元電子ガスを含むチャネル層として機能する。ＩｎＧａＰ層１８は、ＩｎＧａＡｓ層１６上に薄膜状に形成される。ＩｎＧａＰ層１８は、当該高電子移動度トランジスタ１０における電子供給層として機能する。
【００２０】
ゲート電極２０は、ＩｎＧａＰ層１８の上面に形成される。ゲート電極２０は、ＩｎＧａＰ層１８上に形成されたＴｉ層２０２と、Ｔｉ層２０２上に形成されたＡｕ層２０４とを有する。Ｔｉ層２０２は、ＩｎＧａＰ層１８上における所定の平面領域（ゲート形成領域）上に、Ｔｉが電子ビーム蒸着されることにより形成される。Ａｕ層２０４は、Ｔｉ層２０２が形成された後にゲート形成領域上に、Ａｕが抵抗加熱蒸着または電子ビーム蒸着されることにより形成される。ゲート電極２０には、当該高電子移動度トランジスタ１０の動作時においてゲート電圧が印加される。
【００２１】
ＧａＡｓ層２６は、ＩｎＧａＰ層１８上におけるゲート電極が形成されるゲート形成領域とは異なる平面領域上に形成される。より詳しくは、ＧａＡｓ層２６は、ＩｎＧａＰ層１８上における、ゲート電極２０を挟んで対向する２箇所に形成される。２箇所に形成されたＧａＡｓ層２６の一方は、ソース電極とのコンタクトのための層として機能し、他方は、ドレイン電極とのコンタクトのための層として機能する。
【００２２】
ソースドレイン電極２８は、２箇所に形成されたＧａＡｓ層２６のそれぞれの上に形成される。ソースドレイン電極２８は、ＧａＡｓ層２６とオーミックコンタクトをする。ソースドレイン電極２８は、当該高電子移動度トランジスタ１０の動作時において、ソース電圧およびドレイン電圧が印加される。
【００２３】
ＳｉＮ層３０は、少なくとも、ＩｎＧａＰ層１８の上面における露出部分（すなわち、ＩｎＧａＰ層１８の上面におけるゲート電極２０およびＧａＡｓ層２６が形成されていない部分）の上、並びに、ゲート電極２０における上面および側面の上に、薄膜状に形成される。ＳｉＮ層３０は、下層のＩｎＧａＰ層１８等を保護するためのパシベーション層および絶縁層として機能する。
【００２４】
ここで、ＳｉＮ層３０は、一例として、屈折率が１．５以上１．９未満となっている。また、ＳｉＮ層３０は、一例として、基板温度が例えば１００℃以上２００℃以下（例えば、１５０℃）に設定されたプラズマＣＶＤ法によりＳｉＮを堆積させることにより、形成されている。
【００２５】
図２〜図６は、図１に示された高電子移動度トランジスタ１０の製造途中における断面構造を示す。以下、図２〜図６を参照して、図１に示された高電子移動度トランジスタ１０の製造方法について説明する。
【００２６】
図２は、図１に示された高電子移動度トランジスタ１０の製造途中における、ＧａＡｓ層２６が形成された高電子移動度トランジスタ１０の断面構造を示す。高電子移動度トランジスタ１０を製造する場合、まず、半導体性ＧａＡｓ基板１２上に、ＡｌＧａＡｓ層１４、ＩｎＧａＡｓ層１６、ＩｎＧａＰ層１８およびＧａＡｓ層２６を、順次に堆積させる。例えば、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒａｎｉｃ  ＣＶＤ）法によりエピタキシャル成長させることにより、ＡｌＧａＡｓ層１４、ＩｎＧａＡｓ層１６、ＩｎＧａＰ層１８およびＧａＡｓ層２６を形成してよい。この場合において、ＡｌＧａＡｓ層１４の膜厚を例えば１００ｎｍとし、ＩｎＧａＡｓ層１６の膜厚を例えば１０ｎｍとし、ＩｎＧａＰ層１８の膜厚を例えば５０ｎｍとし、ＧａＡｓ層２６の膜厚を例えば１００ｎｍとしてよい。
【００２７】
図３は、図１に示された高電子移動度トランジスタ１０の製造途中における、空洞部４８が形成された高電子移動度トランジスタ１０の断面構造を示す。次に、ＧａＡｓ層２６上に第１レジスト４２および第２レジスト４４を順次に堆積させる。次に、第１レジスト４２および第２レジスト４４におけるゲート形成領域に対応する部分を開口して、第１開口部４６および空洞部４８を形成する。ここで、第１レジスト４２は、光に対する感度が第２レジスト４４と異なるので、現像により第１レジスト４２の除去が水平方向にも進行する。従って、空洞部４８は、下側の開口（すなわち、ＧａＡｓ層２６の上面が露出した部分）が、第２レジスト４４の第１開口部４６よりも大きい。
【００２８】
図４は、図１に示された高電子移動度トランジスタ１０の製造途中における、リセス５０が形成された高電子移動度トランジスタ１０の断面構造を示す。次に、ウェットエッチングにより、ＧａＡｓ層２６における露出部分を除去する。これにより、高電子移動度トランジスタ１０の基板上面におけるゲート形成領域に、くぼみ状のリセス５０が形成される。
【００２９】
ここで、リセス５０の底面５２（すなわち、ＧａＡｓ層２６が除去されたことにより露出したＩｎＧａＰ層１８の上面）の結晶構造は、当該高電子移動度トランジスタ１０における高周波特性（例えばゲートラグおよびセトリング特性）に大きく影響する。本実施形態においては、ＧａＡｓ層２６を、結晶ダメージが大きいドライエッチングを用いずにウェットエッチングにより除去してリセス５０を形成するので、ＩｎＧａＰ層１８の結晶欠陥を少なくすることができる。従って、本実施形態においては、高周波特性（例えばゲートラグおよびセトリング特性）の良い高電子移動度トランジスタ１０を提供することができる。
【００３０】
図５は、図１に示された高電子移動度トランジスタ１０の製造途中における、ゲート電極２０が形成された高電子移動度トランジスタ１０の断面構造を示す。なお、図５は、実際の装置内においては、半導体性ＧａＡｓ基板１２が上側、Ｔｉターゲット５４およびＡｕ金属５６が下側に位置する。
【００３１】
次に、Ｔｉターゲット５４に電子ビームを照射して蒸発させ、リセス５０の底面５２上にＴｉ層２０２を蒸着により形成する。次に、Ｔｉ層２０２を形成した後に、Ａｕ金属５６を抵抗加熱（または電子ビームを照射）することにより蒸発させ、Ｔｉ層２０２上にＡｕ層２０４を蒸着により形成する。
【００３２】
この結果、Ｔｉ層２０２とＡｕ層２０４とを有するゲート電極２０をＩｎＧａＰ層１８上に形成することができる。すなわち、ＩｎＧａＰ層１８の上面に、Ｔｉ層２０２とＡｕ層２０４とを有するゲート電極２０を蒸着により形成することができる。なお、Ｔｉターゲット５４およびＡｕ金属５６から蒸発したＴｉ粒子およびＡｕ粒子は、第２レジスト４４に形成された第１開口部４６を通過してＩｎＧａＰ層１８上に蒸着して、基板に対して上方向に堆積する。従って、ゲート電極２０は、ＩｎＧａＰ層１８上における第１開口部４６に対応する位置に形成される。
【００３３】
ここで、本実施形態においては、モリブデンよりも融点が低いＴｉおよびＡｕによりゲート電極を形成するので、蒸着時におけるエネルギーを小さくすることができる。この結果、ＩｎＧａＰ層１８に対する衝突時におけるＴｉ粒子およびＡｕ粒子の速度を低くすることができるので、ＩｎＧａＰ層１８の表面における結晶構造に与えるダメージを小さくすることができる。
【００３４】
また、本実施形態においては、Ｔｉ、ＡｕをＩｎＧａＰ層の上面に蒸着させる場合において、ＩｎＧａＰ層１８の基板温度を１８０℃以下とする。これにより、モリブデンを用いた場合と比べて、ＩｎＧａＰ層１８の温度上昇を抑え、膜ストレスを下げることができる。従って、ゲート電極２０の形成時におけるＩｎＧａＰ層１８の酸化を抑制し、ＩｎＧａＰ層１８の結晶構造からＰの抜けを少なくすることができる。
【００３５】
図６は、図１に示された高電子移動度トランジスタ１０の製造途中における、ＳｉＮ層３０が形成された高電子移動度トランジスタ１０の断面構造を示す。次に、第１レジスト４２および第２レジスト４４を除去する。続いて、ＩｎＧａＰ層１８の上面における露出部分（すなわち、ＩｎＧａＰ層１８の上面におけるゲート電極２０およびＩｎＧａＰ層１８が形成されていない部分）の上、並びに、ゲート電極２０における上面および側面の上に、屈折率が１．５以上１．９未満のＳｉＮを堆積させて、ＳｉＮ層３０を形成する。一例として、基板温度を１００℃以上２００℃以下（例えば１５０℃）に設定して、プラズマＣＶＤ法によりＳｉＮを堆積させて、ＳｉＮ層３０を形成してよい。また、一例として、アンモニアガスおよびシランガスを用いた雰囲気によりプラズマを発生させてＳｉＮを生成してよい。
【００３６】
これにより、酸素の組成比が０．５％以上の絶縁層として機能するＳｉＮ層３０を形成することができる。さらに、線熱膨張係数が、ＳｉＮの組成比が略１００％である膜の線熱膨張係数より小さい絶縁層として機能するＳｉＮ層３０を形成することができる。
【００３７】
ここで、一般に、プラズマＣＶＤ法によりＳｉＮを基板上に堆積させる場合、基板温度を２５０℃以上３５０℃以下程度に設定して、屈折率を１．９０以上のＳｉＮを生成する。本実施形態においては、基板温度を１００℃以上２００℃以下（例えば、１５０℃）として、屈折率が１．５以上１．９未満のＳｉＮを堆積している。これにより、本実施形態においては、ＳｉＮ層３０の形成時におけるＩｎＧａＰ層１８の温度上昇を抑えることができる。従って、ＳｉＮ層３０の形成時におけるＩｎＧａＰ層１８の酸化が抑制され、ＩｎＧａＰ層１８の結晶構造からＰの抜けを少なくすることができる。
【００３８】
次に、ＧａＡｓ層２６上に形成されたＳｉＮ層３０を除去して、ＧａＡｓ層２６の上面を露出させる。そして、ＳｉＮ層３０が除去されて露出したＧａＡｓ層２６における上面に、ＧａＡｓ層２６とオーミックコンタクトをする金属材料を堆積させて、ソースドレイン電極２８を形成する。
【００３９】
以上の工程により図１に示された高電子移動度トランジスタ１０を製造することができる。このように製造された高電子移動度トランジスタ１０は、融点の低いＴｉおよびＡｕがゲート電極２０の材料として用いられ、ＳｉＮ層３０を堆積する際の基板温度が低いので、製造時においてＩｎＧａＰ層１８に与えられたダメージが少ない。従って、高電子移動度トランジスタ１０によれば、ＩｎＧａＰ層１８の結晶欠陥を少なくすることができる。よって、高電子移動度トランジスタ１０によれば、高速に動作して、ゲートラグおよびセトリングを短くすることができる。
【００４０】
図７は、本実施形態の変形例に係る高電子移動度トランジスタ１０の断面構造を示す。本変形例に係る高電子移動度トランジスタ１０は、以下の相違点を除き図１に示した同一符号の部材と略同一の構成および機能を採り、また、略同一の製造方法であるので、以下相違点を除き説明を省略する。
【００４１】
本変形例におけるゲート電極２０は、垂直方向の略中間に、上側の幅が下側の幅よりも大きくなった段差部６０を有し、いわゆるＴ型ゲート構造となっている。このようなＴ型ゲート構造のゲート電極２０を備える高電子移動度トランジスタ１０によれば、抵抗値を小さくすることができる。
【００４２】
図８〜図１１は、図７に示された高電子移動度トランジスタ１０の製造途中における断面構造を示す。以下、図８〜図１１を参照して、図７に示された高電子移動度トランジスタ１０の製造方法について説明する。
【００４３】
図８は、図７に示された高電子移動度トランジスタ１０の製造途中における、空洞部４８が形成された高電子移動度トランジスタ１０の断面構造を示す。本変形例に係る高電子移動度トランジスタ１０を製造する場合、半導体性ＧａＡｓ基板１２上に、ＡｌＧａＡｓ層１４、ＩｎＧａＡｓ層１６、ＩｎＧａＰ層１８およびＧａＡｓ層２６を順次に堆積させた後に、ＧａＡｓ層２６上に、第３レジスト６２、第１レジスト４２および第２レジスト４４を順次に堆積させる。
【００４４】
次に、第１開口部４６を形成し、続いて、空洞部４８を形成する。次に、第３レジスト６２におけるゲート形成領域に対応する部分を開口して、第２開口部６４を形成する。なお、第２開口部６４は、第１開口部４６と略中心が一致し、第２レジスト４４に形成された第１開口部４６よりも小さく、内径がゲート電極２０における段差部６０の直下の外形に略一致する。
【００４５】
図９は、図７に示された高電子移動度トランジスタ１０の製造途中における、リセス５０が形成された高電子移動度トランジスタ１０の断面構造を示す。次に、ウェットエッチングにより、ＧａＡｓ層２６における第２開口部６４が形成されたことにより露出した部分を除去する。これにより、高電子移動度トランジスタ１０の基板上面におけるゲート形成領域に、リセス５０が形成される。なお、この場合において、水平方向へのエッチングを進めて、底面５２（すなわち、ＩｎＧａＰ層１８が露出した部分）が第２開口部６４よりも十分に大きくなるようにリセス５０を形成する。
【００４６】
図１０は、図７に示された高電子移動度トランジスタ１０の製造途中における、ゲート電極２０が形成された高電子移動度トランジスタ１０の断面構造を示す。なお、図１０は、実際の装置内においては、半導体性ＧａＡｓ基板１２が上側、Ｔｉターゲット５４およびＡｕ金属５６が下側に位置する。
【００４７】
次に、Ｔｉターゲット５４に電子ビームを照射して蒸発させ、リセス５０の底面５２上にＴｉ層２０２を蒸着により形成する。次に、Ｔｉ層２０２を形成した後に、Ａｕ金属５６を抵抗加熱（または電子ビームを照射）することにより蒸発させ、Ｔｉ層２０２上にＡｕ層２０４を蒸着により形成する。この結果、Ｔｉ層２０２とＡｕ層２０４とを有するゲート電極２０をＩｎＧａＰ層１８上に形成することができる。
【００４８】
ここで、Ｔｉターゲット５４から蒸発したＴｉ粒子は、まず、第１開口部４６および第２開口部６４を通過してＩｎＧａＰ層１８上に蒸着されて基板上方向に堆積する。次に、Ａｕ金属５６から蒸発したＡｕ粒子は、第１開口部４６および第２開口部６４を通過してＴｉ層２０２上に蒸着されて基板上方向に堆積する。そして、Ａｕ粒子が第３レジスト６２まで堆積されると、そこから更に基板上方向にも堆積する。このとき、第３レジスト６２の上面における第２開口部６４の周囲にも、Ａｕ粒子が蒸着して基板上方向に堆積する。これにより、垂直方向の中間位置を境界として上側の幅が下側の幅よりも長くなった段差部６０を有するゲート電極２０を形成することができる。なお、Ｔｉ粒子を第３レジスト６２まで堆積させて、第３レジスト６２の上面における第２開口部６４の周囲にＴｉ粒子を蒸着して基板上方向に堆積させ、その後にＡｕ粒子を堆積させてもよい。
【００４９】
図１１は、図７に示された高電子移動度トランジスタ１０の製造途中における、ＳｉＮ層３０が形成された高電子移動度トランジスタ１０の断面構造を示す。次に、第３レジスト６２、第１レジスト４２および第２レジスト４４を除去する。その後に、ＩｎＧａＰ層１８の上面における露出部分（すなわち、ＩｎＧａＰ層１８の上面におけるゲート電極２０およびＩｎＧａＰ層１８が形成されていない部分）の上、並びに、ゲート電極２０における上面および側面の上に、ＳｉＮ層３０を形成する。そして、ＧａＡｓ層２６上に形成されたＳｉＮ層３０を除去して、ソースドレイン電極２８を形成する。
【００５０】
以上の工程により図７に示された高電子移動度トランジスタ１０を製造することができる。このように製造された高電子移動度トランジスタ１０は、図１に示された高電子移動度トランジスタ１０と同様の効果を得ることができる。
【００５１】
図１２は、図１に示した本実施形態に係る高電子移動度トランジスタ１０のセトリング特性、および、比較例に係る高電子移動度トランジスタのセトリング特性を示す。図１３は、図１２における横軸（時間軸）を拡大した図を示す。なお、一般的なスイッチ応答は、電圧または電流応答の１０％から９０％の変化を表す。しかし、図１２および図１３に示すセトリング特性は、０％から９９．９％の立ち上がりまたは立ち下がりの変化を表す。
【００５２】
また、図１２および図１３においてセトリング時間は、ゲート電極に対して、Ｌ電圧（−２Ｖ〜−５Ｖ）からＨ電圧（０Ｖ〜０．８Ｖ）に変化する立上りエッジ（またはＨ電圧からＬ電圧に変化する立下りエッジ）を印加し、ドレインまたはソースから入力された電力がソースまたはドレインから出力される場合における、測定時間を表す。より詳しくは、図１２および図１３においてセトリング時間は、立ち上がりエッジの電圧の印加時刻から、安定電力範囲（安定出力電力の±０．０１ｄＢまたは安定出力電圧の±０．０９７％）に達した時刻までの時間を表す。なお、この場合において、ドレインに入力される入力信号は、ＤＣ信号およびＲＦ信号（１００ＧＨｚまでの周波数の信号）である。
【００５３】
また、比較例に係る高電子移動度トランジスタは、半導体性ＧａＡｓ基板上に、バッファ層としてＡｌＧａＡｓ、チャネル層としてＩｎＧａＡｓ、電子供給層としてＩｎＧａＰが順次に堆積され、ゲート電極が白金により構成されたものである。さらに、比較例に係る光電子移動度トランジスタは、ＳｉＮによるパシベーションは設けられていない。
【００５４】
図１２に示すように、比較例に係る高電子移動度トランジスタは、セトリング時間が約１４０ミリ秒となっている。これに対して、本実施形態に係る高電子移動度トランジスタ１０は、図１３に示すように、セトリング時間が約２０マイクロ秒となっている。このように、本実施形態に係る高電子移動度トランジスタ１０によれば、セトリング時間を非常に短くすることができる。
【００５５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施形態に係る高電子移動度トランジスタ１０の断面構造を示す。
【図２】図１に示された高電子移動度トランジスタ１０の製造途中における、ＧａＡｓ層２６が形成された高電子移動度トランジスタ１０の断面構造を示す。
【図３】図１に示された高電子移動度トランジスタ１０の製造途中における、空洞部４８が形成された高電子移動度トランジスタ１０の断面構造を示す。
【図４】図１に示された高電子移動度トランジスタ１０の製造途中における、リセス５０が形成された高電子移動度トランジスタ１０の断面構造を示す。
【図５】図１に示された高電子移動度トランジスタ１０の製造途中における、ゲート電極２０が形成された高電子移動度トランジスタ１０の断面構造を示す。
【図６】図１に示された高電子移動度トランジスタ１０の製造途中における、ＳｉＮ層３０が形成された高電子移動度トランジスタ１０の断面構造を示す。
【図７】本実施形態の変形例に係る高電子移動度トランジスタ１０の断面構造を示す。
【図８】図７に示された高電子移動度トランジスタ１０の製造途中における、空洞部４８が形成された高電子移動度トランジスタ１０の断面構造を示す。
【図９】図７に示された高電子移動度トランジスタ１０の製造途中における、リセス５０が形成された高電子移動度トランジスタ１０の断面構造を示す。
【図１０】図７に示された高電子移動度トランジスタ１０の製造途中における、ゲート電極２０が形成された高電子移動度トランジスタ１０の断面構造を示す。
【図１１】図７に示された高電子移動度トランジスタ１０の製造途中における、ＳｉＮ層３０が形成された高電子移動度トランジスタ１０の断面構造を示す。
【図１２】本実施形態に係る高電子移動度トランジスタ１０のセトリング特性および比較例に係る高電子移動度トランジスタのセトリング特性を示す。
【図１３】図１２における横軸（時間軸）を拡大した図を示す。
【符号の説明】
【００５７】
１０  高電子移動度トランジスタ
１２  半導体性ＧａＡｓ基板
１４  ＡｌＧａＡｓ層
１６  ＩｎＧａＡｓ層
１８  ＩｎＧａＰ層
２０  ゲート電極
２６  ＧａＡｓ層
２８  ソースドレイン電極
３０  ＳｉＮ層
４２  第１レジスト
４４  第２レジスト
４６  第１開口部
４８  空洞部
５０  リセス
５２  底面
５４  Ｔｉターゲット
５６  Ａｕ金属
６０  段差部
６２  第３レジスト
６４  第２開口部
２０２  Ｔｉ層
２０４  Ａｕ層
【図１】
2008153298.tif 000003
【図２】
2008153298.tif 000004
【図３】
2008153298.tif 000005
【図４】
2008153298.tif 000006
【図５】
2008153298.tif 000007
【図６】
2008153298.tif 000008
【図７】
2008153298.tif 000009
【図８】
2008153298.tif 000010
【図９】
2008153298.tif 000011
【図１０】
2008153298.tif 000012
【図１１】
2008153298.tif 000013
【図１２】
2008153298.tif 000014
【図１３】
2008153298.tif 000015
【手続補正書】
【提出日】平成19年11月12日(2007.11.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板にＩｎＧａＰ層を形成し、
前記ＩｎＧａＰ層の上面に、Ｔｉ層とＡｕ層とを有するゲート電極を蒸着により形成する
半導体装置の製造方法。
【請求項２】
前記Ｔｉ層と前記Ａｕ層とを有する前記ゲート電極を前記ＩｎＧａＰ層の上面に形成する場合において、
１８０℃以下の基板温度で前記Ｔｉ層および前記Ａｕ層を成膜する
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ＩｎＧａＰ層の前記上面において、前記ゲート電極が形成される領域とは異なる領域にＧａＡｓ層を更に形成し、
前記ＧａＡｓ層の上面にソース電極及びドレイン電極を更に形成する
請求項１に記載の半導体装置の製造方法。
【請求項４】
屈折率が１．５以上１．９未満のＳｉＮを生成し、
前記Ｔｉ層と前記Ａｕ層とを有する前記ゲート電極を前記ＩｎＧａＰ層の上面に形成した後に、前記ＩｎＧａＰ層の上面に、前記ＳｉＮを堆積させ、絶縁層を形成する
請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ＩｎＧａＰ層の上面にＧａＡｓ層を形成し、
前記ＧａＡｓ層のゲート形成領域上をウェットエッチングにより除去し、
前記ＧａＡｓ層が除去されたことにより露出した前記ＩｎＧａＰ層の上面に前記ゲート電極を形成する
請求項１に記載の半導体装置の製造方法。
【請求項６】
基板にＩｎＧａＰ層を形成し、
前記ＩｎＧａＰ層の上面に、Ｔｉ層とＡｕ層とを有するゲート電極を蒸着により形成する
ことにより製造された半導体装置。
【請求項７】
基板にＩｎＧａＰ層を形成し、
前記ＩｎＧａＰ層の上面に電極を形成し、
屈折率が１．５以上１．９未満のＳｉＮを生成し、
前記ＩｎＧａＰ層の上面に、前記ＳｉＮを堆積させ、絶縁層を形成する
半導体装置の製造方法。
【請求項８】
前記ＳｉＮを、１５０℃のプラズマＣＶＤ法により形成する
請求項７に記載の半導体装置の製造方法。
【請求項９】
前記プラズマＣＶＤ法において、アンモニアガス及びシランガスを用いて、上記ＳｉＮを生成する
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記絶縁層として、酸素の組成比が０．５％より大きい絶縁層を形成する
請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記絶縁層として、線熱膨張係数が、ＳｉＮの組成比が略１００％である膜の線熱膨張係数より小さい絶縁層を形成する
請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記ＩｎＧａＰ層の上面にＧａＡｓ層を形成し、
前記ＧａＡｓ層のゲート形成領域上をウェットエッチングにより除去し、
前記ＧａＡｓ層が除去されたことにより露出した前記ＩｎＧａＰ層の上面に前記電極を形成する
請求項７に記載の半導体装置の製造方法。
【請求項１３】
基板にＩｎＧａＰ層を形成し、
前記ＩｎＧａＰ層の上面に電極を形成し、
１００℃以上２００以下℃のプラズマＣＶＤによりＳｉＮを生成して、前記ＩｎＧａＰ層の上面に、前記ＳｉＮを堆積させ、絶縁層を形成する
半導体装置の製造方法。
【請求項１４】
基板にＩｎＧａＰ層を形成し、
前記ＩｎＧａＰ層の上面に電極を形成し、
屈折率が１．５以上１．９未満のＳｉＮを生成し、
前記ＩｎＧａＰ層の上面に、前記ＳｉＮを堆積させ、絶縁層を形成する
ことにより製造された半導体装置。
【請求項１５】
基板にＩｎＧａＰ層を形成し、
前記ＩｎＧａＰ層の上面に電極を形成し、
１００℃以上２００以下℃のプラズマＣＶＤによりＳｉＮを生成して、前記ＩｎＧａＰ層の上面に、前記ＳｉＮを堆積させ、絶縁層を形成する
ことにより製造された半導体装置。
【手続補正書】
【提出日】平成20年2月5日(2008.2.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板にＩｎＧａＰ層を形成し、
前記ＩｎＧａＰ層上に形成されたＴｉ層と、前記Ｔｉ層上に形成されたＡｕ層とを有するゲート電極を蒸着により形成する
半導体装置の製造方法。
【請求項２】
前記ゲート電極を前記ＩｎＧａＰ層の上面に形成する場合において、
１８０℃以下の基板温度で前記Ｔｉ層および前記Ａｕ層を成膜する
請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ＩｎＧａＰ層の上面において、前記ゲート電極が形成される領域とは異なる領域にＧａＡｓ層を更に形成し、
前記ＧａＡｓ層の上面にソース電極及びドレイン電極を更に形成する
請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極を前記ＩｎＧａＰ層の上面に形成した後に、前記ＩｎＧａＰ層の上面に、屈折率が１．５以上１．９未満のＳｉＮを堆積させ、絶縁層を形成する
請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極を前記ＩｎＧａＰ層の上面に形成した後に、前記ＩｎＧａＰ層の上面に、１００℃以上２００℃以下のプラズマＣＶＤによりＳｉＮを堆積させ、絶縁層を形成する
請求項１に記載の半導体装置の製造方法。
【請求項６】
前記ＩｎＧａＰ層の上面にＧａＡｓ層を形成し、
前記ＧａＡｓ層のゲート形成領域上をウェットエッチングにより除去し、
前記ＧａＡｓ層が除去されたことにより露出した前記ＩｎＧａＰ層の上面に前記ゲート電極を形成する
請求項１に記載の半導体装置の製造方法。
【請求項７】
基板にＩｎＧａＰ層を形成し、
前記ＩｎＧａＰ層上に形成されたＴｉ層と、前記Ｔｉ層上に形成されたＡｕ層とを有するゲート電極を蒸着により形成する
ことにより製造された半導体装置。