(57)【要約】【課題】電流増加やプリチャージ時間の増加を抑えつつ、負側にも、しきい値の分布を形成することが可能なＮＡＮＤ型フラッシュメモリを提供する。【解決手段】ＮＡＮＤ型フラッシュメモリ１００は、読み出し動作時に、ＮＡＮＤ型フラッシュメモリ１００は、ロウデコーダ２により非選択とされたブロック１ａのｐ型半導体基板Ｐｓｕｂを接地電位ＶＳＳにする。この状態で、センスアンプ３によりビット線ＢＬを第１の電圧Ｖｂに充電（メモリセルの読み出しに必要な既述のプリチャージ）する。この充電とともに、電圧発生回路１０により、非選択とされたブロックのセルのソース線、ｐ型ウェルＰ、ｎ型ウェルを、接地電位ＶＳＳと第１の電圧Ｖｂとの間の第２の電圧Ｖｓに充電する。さらに、電圧発生回路１０により、ドレイン側選択ゲート線ＳＧＤおよびソース側選択ゲート線ＳＧＳを、第２の電圧Ｖｓに充電する。【選択図】図１
2008103003.tif 000002
【特許請求の範囲】
【請求項１】
全てのビット線に対しプリチャージし同時に読み出し動作するＮＡＮＤ型フラッシュメモリであって、
ｎ型ウェルがｐ型半導体基板に形成され前記ｎ型ウェルに囲まれたｐ型ウェルに構成される電気的に書き換え可能なメモリセルを複数個直列に接続して構成されるメモリセルユニット、ドレイン側選択ゲート線がゲートに接続され前記メモリセルユニットを前記ビット線に接続するドレイン側選択ゲートトランジスタ、およびソース側選択ゲート線がゲートに接続され前記メモリセルユニットをソース線に接続するソース側選択ゲートトランジスタ、から構成されるブロックを複数個有するメモリセルアレイと、
前記メモリセルのゲートに接続されたワード線、前記ドレイン側選択ゲート線、および前記ソース側ゲート線に接続され、前記ドレイン側選択ゲート線と前記ソース側ゲート線に印加する電圧を制御することにより前記ブロックを選択し、前記ワード線に印加する電圧を制御することにより動作させる前記メモリセルを選択するロウデコーダと、
前記メモリセルアレイの前記ビット線に接続され、選択された前記メモリセルのデータを検出するセンスアンプと、を備え、
読み出し動作時に、
前記ｐ型半導体基板を接地電位にし、
前記ビット線を第１の電圧に充電し、
前記ソース線、前記ｎ型ウェル、および前記ｐ型ウェルを、前記接地電位と前記第１の電圧との間の第２の電圧に充電し、
前記ロウデコーダにより非選択とされた前記ブロックにおいて、前記ドレイン側選択ゲート線および前記ソース側選択ゲート線を、前記接地電位よりも高く前記第２の電圧以下の第３の電圧に充電する
ことを特徴とするＮＡＮＤ型フラッシュメモリ。
【請求項２】
前記第２の電圧と前記第３の電圧が等しいことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
【請求項３】
前記ドレイン側選択ゲート線、前記ソース側選択ゲート線、前記ソース線、前記ｎ型ウェル、および前記ｐ型ウェルをフローティング状態にして、前記ビット線を前記第１の電圧に充電し、この充電により前記ドレイン側選択ゲート線、前記ソース側選択ゲート線、前記ソース線、前記ｎ型ウェル、および前記ｐ型ウェルを前記第２の電圧に充電する
ことを特徴とする請求項２に記載のＮＡＮＤ型フラッシュメモリ。
【請求項４】
前記ビット線を第１の電圧に充電するのと同時に、前記ドレイン側選択ゲート線、前記ソース側選択ゲート線、前記ソース線、前記ｎ型ウェル、および前記ｐ型ウェルを前記第２の電圧に充電する
ことを特徴とする請求項２に記載のＮＡＮＤ型フラッシュメモリ。
【請求項５】
全てのビット線に対しプリチャージし同時に読み出し動作するＮＡＮＤ型フラッシュメモリであって、
ｎ型ウェルがｐ型半導体基板に形成され前記ｎ型ウェルに囲まれたｐ型ウェルに構成される電気的に書き換え可能なメモリセルを複数個直列に接続して構成されるメモリセルユニット、ドレイン側選択ゲート線がゲートに接続され前記メモリセルユニットを前記ビット線に接続するドレイン側選択ゲートトランジスタ、およびソース側選択ゲート線がゲートに接続され前記メモリセルユニットをソース線に接続するソース側選択ゲートトランジスタ、から構成されるブロックを複数個有するメモリセルアレイと、
前記メモリセルのゲートに接続されたワード線、前記ドレイン側選択ゲート線、および前記ソース側ゲート線に接続され、前記ドレイン側選択ゲート線と前記ソース側ゲート線に印加する電圧を制御することにより前記ブロックを選択し、前記ワード線に印加する電圧を制御することにより動作させる前記メモリセルを選択するロウデコーダと、
前記メモリセルアレイの前記ビット線に接続され、選択された前記メモリセルのデータを検出するセンスアンプと、を備え、
ベリファイ動作時に、
前記ｐ型半導体基板を接地電位にし、
前記ビット線を第１の電圧に充電し、
前記ソース線、前記ｎ型ウェル、および前記ｐ型ウェルを、前記接地電位と前記第１の電圧との間の第２の電圧に充電し、
前記ロウデコーダにより非選択とされた前記ブロックにおいて、前記ドレイン側選択ゲート線および前記ソース側選択ゲート線を、前記接地電位よりも高く前記第２の電圧以下の第３の電圧に充電する
ことを特徴とするＮＡＮＤ型フラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型フラッシュメモリに関するものである。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリに代表されるように不揮発性メモリセルは高電界をかけ電子を酸化膜中にトラップさせてセルのしきい値を変化させることで書き込みを行う。また、そのしきい値の違いを利用して、読み出しを行う。これは多値化した場合も同様である（例えば、特許文献１参照。）。
【０００３】
上記従来のＮＡＮＤ型フラッシュメモリのシールドビット線方式の読み出し動作を簡単に説明する。
【０００４】
先ず、セルのソース線やウェル電位はＶＳＳ(０Ｖ)として、センスアンプのｎ型ＭＯＳトランジスタのゲートＢＬＰＲＥにＶＤＤ(２.５Ｖ)を転送できるＶＳＧ(ＶＤＤ+Ｖｔｈ) (４Ｖ程度)電位を与える。そして、センスアンプとビット線を繋ぐｎ型ＭＯＳトランジスタのゲートＢＬＣＬＡＭＰに０.７Ｖ+Ｖｔｈ電位を与えることで、セルのビット線には０.７Ｖの電圧がプリチャージされる。
【０００５】
ただし、すべてのビット線が０.７Ｖに充電されるのではなく、０.７Ｖ 、０Ｖ、 ０.７Ｖ、０Ｖと交互に充電して読み出すビット線は半分としている。
【０００６】
読み出し時にデータによってビット線の振幅が生じる。その振幅の容量カップリングによって隣接のビット線が影響を受ける。このため、隣接のセルのデータによってデータ化けをおこすことを避けるためにシールドしておく。
【０００７】
プリチャージ後、該ＢＬＣＬＡＭＰは０Ｖにし、ビット線とセンスアンプは切り離される。
【０００８】
また、読み出したいワード線には所望の電圧であるＶＣＧＲＶ電位を、その他のワード線とドレイン側選択ゲート線には必ずオンできるＶＲＥＡＤ(５Ｖ程度)電位を、最後にソース側選択ゲート線に該ＶＲＥＡＤ電位を与える。
【０００９】
これにより、読みだしたいセルがオンしていれば、セル電流が流れてビット線は０Ｖに近づく。また、オフしていれば、セル電流は流れないので、ビット線はプリチャージ電位(０.７Ｖ)のままとなる。
【００１０】
再びゲートＢＬＰＲＥを立ち上げて、センスアンプのラッチ回路に接続されるノードＴＤＣをＶＤＤにプリチャージした後、該ＢＬＣＬＡＭＰをＶＳＥＮ(０.３５Ｖ+Ｖｔｈ)に設定する。
【００１１】
ビット線の容量に比べて、ノードＴＤＣの容量は軽い。このため、セルがオンしている場合、ビット線の電圧が０.３５Ｖより低ければ、チャージシェアが行われ、ノードＴＤＣの電圧はビット線の電圧と等しくなる。
【００１２】
また、セルがオフしている場合、ビット線の電圧が０.７Ｖであれば、ＢＬＣＬＡＭＰのトランジスタはしきい値を超えられないためオフされたままとなり、ノードＴＤＣの電圧はＶＤＤのままとなる。該ラッチ回路とノードＴＤＣとの間のｎ型ＭＯＳトランジスタのゲートの電圧を立ち上げることにより、ノードＴＤＣの電圧を該ラッチ回路に転送してＨ／Ｌの確定を行う。
【００１３】
読み出したいセルのワード線の電圧ＶＣＧＲＶを変化させることで、セルのしきい値を識別することが可能になる。例えば、セルのしきい値を２種類であれば、２値を記憶し、４種類記憶していれば、４値記憶していることになる。
【００１４】
ここで、１６種類記憶していれば、１６値記憶していることになる。１６値記憶するためには、それぞれのしきい値のＲｅｔｅｎｓｉｏｎＭａｒｇｉｎが削られることになる。しきい値をより高いしきい値側までもっていけばよいが、高いしきい値にすると、書き込み電圧や読み出し電圧もそれに従って高くなってしまう。
【００１５】
このため、書き込み電圧や読み出し電圧の上昇が原因で、書き込みや読み出しの際にＤｉｓｔｕｒｂを受けやすくなる。これにより、設定されていたしきい値がこれらのＤｉｓｔｕｒｂを受けることによってずれてしまう問題がある。ずれてしまうことにより、誤読み出しの要因なる。
【００１６】
そこで、しきい値を負側に設定することで、書き込みや読み出しの際にＤｉｓｔｕｒｂを悪化させることなく、ＲｅｔｅｎｓｉｏｎＭａｒｇｉｎを向上することが考えられる。これを実現するにはワード線自体に負電位を供給する方法もある。
【００１７】
しかし、負電位を転送できるようにウェルの構成を変えるため、工程の増加が必要になり、デメリットがある。
【００１８】
そこで、セルのソース線やｐ型ウェルにバイアスをかけることにより、ワード線は正の電圧だけを用いていても、実際のセルのしきい値ＶＧＳ（ワード線の電圧−セルのソース線の電圧）を負にするものがある。つまり、負側にも、しきい値の分布を形成することが可能になる。
【００１９】
しかし、充電する必要のなかったセルのソース線やｐ型ウェルにもバイアスすることになる。このため、消費電流が増加する問題が生じ得る。  
また、セルのソース線やｐ型ウェルを充電する時間が増えるため、読み出し時間や書き込み時間(書き込み時間は書き込んだ後の読み出しと同様のベリファイ動作も含まれている)が増加する。
【００２０】
セルのソース線やｐ型ウェルにバイアスしないときは、ビット線充電に必要な電荷量だけであった。
【００２１】
セルのソース線やｐ型ウェルにバイアスするときはビット線を充電するのに必要な電荷量に加えて、セルのソース線やｐ型ウェルや非選択ビット線（シールドビット線）にバイアスするために必要な電荷量が足される。
【００２２】
この隣接するビット線を交互に読み出し動作する上記シールドビット線方式とは別に、従来のＮＡＮＤ型フラッシュメモリには、全ビット線に対し同時に読み出し動作をするものがある（例えば、特許文献２参照。）。
【００２３】
全ビット線に対し同時に読み出し動作をする場合においても、負側にも、しきい値の分布を形成するために、選択されたブロックを含め選択されていないブロックのセルのソース線やｐ型ウェルにもバイアスをかけることになる。この場合、バイアスしない場合と比較して、ビット線のプリチャージに必要な電流が増加する。
【００２４】
このため、上記シールドビット線方式と同様に、消費電流が増加する問題が生じ得る。
【００２５】
また、セルのソース線やｐ型ウェルを充電する時間が増えるため、上記シールドビット線方式と同様に、読み出し時間や書き込み時間(書き込み時間は書き込んだ後の読み出しと同様のベリファイ動作も含まれている)が増加する。
【特許文献１】特開２００１−３３２０９３号公報
【特許文献２】特開２００６−８５８３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２６】
本発明は、消費電流やプリチャージ時間の増加を抑えつつ、負側にセルのしきい値の分布を形成することが可能なＮＡＮＤ型フラッシュメモリを提供することを目的とする。
【課題を解決するための手段】
【００２７】
本発明の一態様に係る実施例に従ったＮＡＮＤ型フラッシュメモリは、
全てのビット線に対しプリチャージし同時に読み出し動作するＮＡＮＤ型フラッシュメモリであって、
ｎ型ウェルがｐ型半導体基板に形成され前記ｎ型ウェルに囲まれたｐ型ウェルに構成される電気的に書き換え可能なメモリセルを複数個直列に接続して構成されるメモリセルユニット、ドレイン側選択ゲート線がゲートに接続され前記メモリセルユニットを前記ビット線に接続するドレイン側選択ゲートトランジスタ、およびソース側選択ゲート線がゲートに接続され前記メモリセルユニットをソース線に接続するソース側選択ゲートトランジスタ、から構成されるブロックを複数個有するメモリセルアレイと、
前記メモリセルのゲートに接続されたワード線、前記ドレイン側選択ゲート線、および前記ソース側ゲート線に接続され、前記ドレイン側選択ゲート線と前記ソース側ゲート線に印加する電圧を制御することにより前記ブロックを選択し、前記ワード線に印加する電圧を制御することにより動作させる前記メモリセルを選択するロウデコーダと、
前記メモリセルアレイの前記ビット線に接続され、選択された前記メモリセルのデータを検出するセンスアンプと、を備え、
読み出し動作時に、
前記ｐ型半導体基板を接地電位にし、
前記ビット線を第１の電圧に充電し、
前記ソース線、前記ｎ型ウェル、および前記ｐ型ウェルを、前記接地電位と前記第１の電圧との間の第２の電圧に充電し、
前記ロウデコーダにより非選択とされた前記ブロックにおいて、前記ドレイン側選択ゲート線および前記ソース側選択ゲート線を、前記接地電位よりも高く前記第２の電圧以下の第３の電圧に充電する
ことを特徴とする。
【００２８】
本発明の他の態様に係る実施例に従ったＮＡＮＤ型フラッシュメモリは、
全てのビット線に対しプリチャージし同時に読み出し動作するＮＡＮＤ型フラッシュメモリであって、
ｎ型ウェルがｐ型半導体基板に形成され前記ｎ型ウェルに囲まれたｐ型ウェルに構成される電気的に書き換え可能なメモリセルを複数個直列に接続して構成されるメモリセルユニット、ドレイン側選択ゲート線がゲートに接続され前記メモリセルユニットを前記ビット線に接続するドレイン側選択ゲートトランジスタ、およびソース側選択ゲート線がゲートに接続され前記メモリセルユニットをソース線に接続するソース側選択ゲートトランジスタ、から構成されるブロックを複数個有するメモリセルアレイと、
前記メモリセルのゲートに接続されたワード線、前記ドレイン側選択ゲート線、および前記ソース側ゲート線に接続され、前記ドレイン側選択ゲート線と前記ソース側ゲート線に印加する電圧を制御することにより前記ブロックを選択し、前記ワード線に印加する電圧を制御することにより動作させる前記メモリセルを選択するロウデコーダと、
前記メモリセルアレイの前記ビット線に接続され、選択された前記メモリセルのデータを検出するセンスアンプと、を備え、
ベリファイ動作時に、
前記ｐ型半導体基板を接地電位にし、
前記ビット線を第１の電圧に充電し、
前記ソース線、前記ｎ型ウェル、および前記ｐ型ウェルを、前記接地電位と前記第１の電圧との間の第２の電圧に充電し、
前記ロウデコーダにより非選択とされた前記ブロックにおいて、前記ドレイン側選択ゲート線および前記ソース側選択ゲート線を、前記接地電位よりも高く前記第２の電圧以下の第３の電圧に充電する
ことを特徴とする。
【発明の効果】
【００２９】
本発明に係るＮＡＮＤ型フラッシュメモリによれば、消費電流やプリチャージ時間の増加を抑えつつ、負側にセルのしきい値の分布を形成することができる。
【発明を実施するための最良の形態】
【００３０】
本実施形態においては、全てのビット線に対しプリチャージし同時に読み出し動作するＮＡＮＤ型フラッシュメモリについて説明する。
【００３１】
以下、本発明に係る実施例について図面に基づいて説明する。
【実施例１】
【００３２】
図１は、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００の要部の構成を示すブロック図である。また、図２は、図１のＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイの要部構成を示す回路図である。
【００３３】
図１および図２に示すように、メモリセルアレイ１は、アレイ状に配置された複数のセルユニットを有する。メモリセルアレイ１上には、ロウ方向に延びるワード線（コントロールゲート線）ＷＬ０〜ＷＬ３１及びカラム方向に延びるビット線ＢＬが配置される。ワード線ＷＬ０〜ＷＬ３１は、ロウデコーダ２に接続され、ビット線ＢＬには、書き込みデータや読み出しデータを一時記憶するためのラッチ回路を有するセンスアンプ３が接続される。
【００３４】
メモリセルアレイ１は、ビット線ＢＬに共通に接続されたブロック１ａを複数個有する。このブロック１ａは、複数のメモリセル１ｂを接続した複数のメモリセルユニット１ｅと、このメモリセルユニット１ｅをビット線ＢＬに接続し、ドレイン側選択ゲート線ＳＧＤがゲートに接続されたドレイン側選択ゲートトランジスタ１ｃと、メモリセルユニットをソース線ＣＥＬＳＲＣに接続し、ソース側選択ゲート線ＳＧＳがゲートに接続されたソース側選択ゲートトランジスタ１ｄと、から構成される。
【００３５】
既述のように、各セルユニット１ｅは、電気的に書き換え可能なメモリセル１ｂを複数個接続して構成される。このメモリセル１ｂは、ｎ型ウェルＮＷＥＬＬがｐ型半導体基板Ｐｓｕｂに形成され、このｎ型ウェルＮＷＥＬＬに囲まれたｐ型ウェルＰＷＥＬＬに構成されている。
【００３６】
センスアンプ３は、カラムゲート（カラム選択スイッチ）４を経由して、Ｉ／Ｏバッファ８に接続される。カラムゲート４は、カラムデコーダ５の出力信号により制御される。すなわち、センスアンプ３は、カラムデコーダ５により制御される。
【００３７】
このセンスアンプ３は、メモリセルアレイ１のビット線ＢＬを充電（プリチャージ）し、また、メモリセル１ｂのオン・オフに応じて変化するビット線ＢＬの電圧を検出することにより該メモリセル１ｃに記憶されたデータを検出する。
【００３８】
また、図１に示すように、昇圧回路６は、書き込み、消去、読み出しの各モードに必要な電圧を生成する。例えば、昇圧回路６は、書き込み時における書き込み電圧を生成し、この書き込み電圧をロウデコーダ２に与える。
【００３９】
ロウデコーダ２は、メモリセルアレイ１のワード線ＷＬおよび選択ゲート線に接続され、信号電圧を印加することにより選択する。ロウデコーダ２には、ロウアドレス信号が入力され、カラムデコーダ５には、カラムアドレス信号が入力される。
【００４０】
制御回路７は、動作モードに応じて、ロウデコーダ２、カラムゲート４及びカラムデコーダ５の動作を制御する。制御回路７は、例えば、書き込み時に、ワード線ＷＬやドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳに与える電位の切り替えタイミングを制御する。
【００４１】
また、ＮＡＮＤ型フラッシュメモリ１００は、セルのソース線ＣＥＬＳＲＣ等に電圧Ｖｓを印加する電圧発生回路１０を備える。図３Ａは、セルのソース線ＣＥＬＳＲＣ等に電圧Ｖｓを印加する電圧発生回路を含む要部構成を示す図である。
【００４２】
図３Ａに示すように、電圧発生回路１０は、トランジスタ１１ａ、１１ｂ、１１ｃを有するスイッチ回路１１を介して、セルのソース線ＣＥＬＳＲＣ、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、ｐ型ウェルＰＷＥＬＬ、およびＮ型ウェルＮＷＥＬＬにそれぞれ接続されている。
【００４３】
電圧発生回路１０は、トランジスタ１１ａ、１１ｂ、１１ｃをそれぞれオンすることにより、第２の電圧Ｖｓをセルのソース線ＣＥＬＳＲＣ、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、ｐ型ウェルＰＷＥＬＬおよびＮ型ウェルＮＷＥＬＬにそれぞれ印加できるようになっている。
【００４４】
また、第２の電圧Ｖｓを印加した後、トランジスタ１１ａ、１１ｂ、１１ｃをオフすることにより、セルのソース線ＣＥＬＳＲＣ、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、ｐ型ウェルＰＷＥＬＬおよびｎ型ウェルＮＷＥＬＬをそれぞれフローティング状態にすることができるようになっている。
【００４５】
また、図３Ｂは、セルのソース線等に２つの電圧Ｖｓ、Ｖｓ２を印加する電圧発生回路を含む要部構成を示す図である。図３Ｂにおいて、図３Ａと同じ符号は同じ構成を示す。図３Ｂに示すように、電圧発生回路１０ａが、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤに、セルのソース線ＣＥＬＳＲＣ、ｐ型ウェルＰＷＥＬＬおよびＮ型ウェルＮＷＥＬＬに供給する該電圧Ｖｓと接地電位ＶＳＳとの間の第３の電圧Ｖｓ２を、トランジスタ１１ｃを介して供給するようにしてもよい。
【００４６】
ＮＡＮＤ型フラッシュメモリ１００は、読み出し動作時（ベリファイ動作も同様）に、ロウデコーダ２により非選択とされたブロック１ａのｐ型半導体基板Ｐｓｕｂを接地電位ＶＳＳにする。この状態で、センスアンプ３によりビット線ＢＬを第１の電圧Ｖｂに充電（メモリセルの読み出しに必要な既述のプリチャージ）する。この充電とともに、電圧発生回路１０により、非選択とされたブロックのセルのソース線ＣＥＬＳＲＣ、ｐ型ウェルＰＷＥＬＬ、ｎ型ウェルＮＷＥＬＬを、接地電位ＶＳＳと第１の電圧Ｖｂとの間の第２の電圧Ｖｓに充電する。さらに、電圧発生回路１０、１０ａにより、ドレイン側選択ゲート線ＳＧＤおよびソース側選択ゲート線ＳＧＳを、第２の電圧Ｖｓ（または、第３の電圧Ｖｓ２）に充電する。
【００４７】
次に、以上のような構成を有するＮＡＮＤ型フラッシュメモリ１００の読み出し動作について簡単に説明する。なお、ベリファイ動作も同様である。
【００４８】
読み出し動作の始めに、センスアンプ３が、全てのビット線ＢＬに電荷を充電（第１の電圧Ｖｂに充電）する。センスアンプ３は、この充電した電圧を保つようにセルが流す分の電流を供給する。センスアンプはこの電流量をリファレンスとなる電流量と比較することで、電流の大小に応じて“Ｈｉｇｈ”状態と“Ｌｏｗ”状態を判定し、その情報に基づいてビット情報を決定することにより、読み出し動作する。
【００４９】
この読み出しの手順は、先ず、ワード線ＷＬ０ないしワード線Ｗ３１からメモリセル１ｂのゲートに読み出し電圧を印加することにより、メモリセル１ｂがオンするかオフのままかを判定する。
【００５０】
メモリセル１ｂがオンする場合は、センスアンプ内で参照されるリファレンス電流量より多いことになる。この結果がセンスアンプ３によりセンスされ、センスアンプ３に“Ｌｏｗ”状態が格納される。
【００５１】
一方、メモリセル１ｂがオフする場合は、センスアンプ内で参照されるリファレンス電流量より少ないことになる。この結果がセンスアンプ３によりセンスされ、センスアンプ３に“Ｈｉｇｈ”状態が格納される。
【００５２】
センスアンプ３は、格納された“Ｈｉｇｈ”状態、“Ｌｏｗ”状態に基づいて、データ形成を行うことにより、ビット情報を決定する。
【００５３】
そして、センスアンプ３が、決定したビット情報を、Ｉ／Ｏバッファ５を介してデータ出力する。
【００５４】
既述のように、ＮＡＮＤ型フラッシュメモリ１００において、ロウデコーダ２により選択されたブロック１ａおよび非選択のブロック１ａは、ビット線ＢＬが共通に接続されている。そして、全てのビット線ＢＬに対し同時に読み出し動作をする場合、負側にも、しきい値の分布を形成するために、セルのソース線ＣＥＬＳＲＣやｐ型ウェルＰＷＥＬＬ、ｎ型ウェルに電圧が印加される。したがって、上記読み出し動作をする場合には、非選択のブロック１ａはデータが読み出されないにもかかわらず、非選択のブロック１ａに位置するビット線ＢＬが充電される。
【００５５】
ここで、上記の読み出し動作において、非選択のブロック１ａに位置するビット線を充電するのに必要な電荷量について検討する。なお、以下の例では、第２の電圧Ｖｓと第３の電圧Ｖｓ２とが等しく設定された場合について説明する。
【００５６】
図４Ａは、実施例１において、ＮＡＮＤ型フラッシュメモリ１００の非選択とされたブロックのビット線等に読み出し動作で印加される電圧と時間との関係の一例を示す図である。また、図４Ｂは、実施例１において、ＮＡＮＤ型フラッシュメモリ１００の非選択とされたブロックのビット線等に読み出し動作で印加される電圧と時間との関係の他の例を示す図である。また、図４Ｃは、実施例１において、ＮＡＮＤ型フラッシュメモリ１００の非選択とされたブロックのビット線等に読み出し動作で印加される電圧と時間との関係のさらに他の例を示す図である。
【００５７】
また、図５は、ＮＡＮＤ型フラッシュメモリ１００の断面構造のモデルを示す図である。また、図６は、図５に示すＮＡＮＤ型フラッシュメモリ１００の各構成の電圧と構成間の容量を示す等価回路図である。
【００５８】
例えば、読み出し動作時（ベリファイ動作も同様）にビット線ＢＬを充電する場合は、図４Ａに示すように、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳ、ソース線ＣＥＬＳＲＣ、ｎ型ウェルＮＷＥＬＬ、およびｐ型ウェルＰＷＥＬＬをフローティング状態にする。この状態で、ビット線ＢＬを第１の電圧Ｖｂに充電し、この充電によりドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳ、ソース線ＣＥＬＳＲＣ、ｎ型ウェルＮＷＥＬＬ、およびｐ型ウェルＰＷＥＬＬを第２の電圧Ｖｓに充電する。
【００５９】
上記ビット線ＢＬを充電するＮＡＮＤ型フラッシュメモリ１００の各構成は、図５に示すように配置されている。そこで、ビット線を充電するのに必要な電荷量について概略的に検討するため、図６に示すように、ビット線ＢＬと、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳ、ソース線ＣＥＬＳＲＣ、ｎ型ウェルＮＷＥＬＬ、ｐ型ウェルＰＷＥＬＬと、の間の合成容量をＣ１と表現する。また、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳ、ソース線ＣＥＬＳＲＣ、ｎ型ウェルＮＷＥＬＬ、ｐ型ウェルＰＷＥＬＬと、ｐ型半導体基板Ｐｓｕｂと、の間の合成容量をＣ２と表現する。
【００６０】
なお、図６において、コントロールゲートは選択ゲート線ＳＧに含めて記載している。また、図６において、電位変化への影響が小さいので、フローティング状態である非選択ブロックのワード線ＷＬおよびフローティングゲートＦＧは省略している。
【００６１】
上述のように、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳ、ｐ型ウェルＰＷＥＬＬ、ｎ型ウェルＮＷＥＬＬがフローティング状態である場合、ビット線ＢＬが第１の電圧Ｖｂ（例えば、１．８Ｖ）に充電されると、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳ、ｐ型ウェルＰＷＥＬＬ、ｎ型ウェルＮＷＥＬＬの電圧は、合成容量Ｃ１と合成容量Ｃ２の容量比で決まる第２の電圧Ｖｓ（例えば、１．３Ｖ）に自動的に収束する。
【００６２】
したがって、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳ、ｐ型ウェルＰＷＥＬＬ、ｎ型ウェルＮＷＥＬＬを
【数１】
2008103003.tif 000003
に充電する、すなわちビット線ＢＬをＶｂに充電する、のに全体として必要な電荷量Ｑは、
【数２】
2008103003.tif 000004
となる（図６）。
【００６３】
ここで、上記図４Ａに示すように、読み出し動作時（ベリファイ動作も同様）にビット線ＢＬを充電する場合は、セルのソース線ＣＥＬＳＲＣ、ｐ型ウェルＰＷＥＬＬ、ｎ型ウェルＮＷＥＬＬ、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤを充電しないで、ビット線ＢＬのみを充電する従来技術と比較して、必要な電荷量は同程度の電荷量となる結果が得られた。
【００６４】
また、ｐ型半導体基板Ｐｓｕｂを接地電位ＶＳＳにし、さらに非選択ブロックをカットオフするためソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤも接地電位ＶＳＳにし、さらに負側にメモリセルのしきい値を設けるため、セルのソース線ＣＥＬＳＲＣ、ｐ型ウェルＰＷＥＬＬ、ｎ型ウェルＮＷＥＬＬを充電してからビット線をＶｂに充電する従来技術についても同様の条件で検討した。そして、図４Ａに示すように読み出し動作時にビット線ＢＬを充電する場合は、従来技術と比較して、必要な電荷量は１／４程度の電荷量となる結果が得られた。
【００６５】
上記結果は、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤの電位が接地電位ＶＳＳよりも高いため、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤを接地電位ＶＳＳとする上記従来技術と比較して、主にビット線ＢＬやウェルに対する、ドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳ間の容量を充電するのに必要な総電荷量が減少するからである。
【００６６】
このように、ＮＡＮＤ型フラッシュメモリ１００は、ビット線ＢＬを充電するのに必要な電荷量、充電時間の増加を抑えつつ、正側だけでなく負側にもメモリセルのしきい値の分布をつくることが可能になる。
【００６７】
既述のように、図４Ａに示すようにビット線ＢＬを充電する場合、非選択ブロックの選択されたビット線ＢＬをＶｂに充電するのに必要な上記電荷量Ｑは、Ｃ１、Ｃ２の容量比に依存する。なお、容量比が異なれば、第２の電位Ｖｓがターゲットとしている電位がずれてしまう。このため、それを補正するために第２の電位Ｖｓを供給する電圧発生器１０から電荷のやりとりが必要になる。
【００６８】
そこで、図４Ｂに示すように、読み出し動作時（ベリファイ動作も同様）にビット線ＢＬを充電する場合、ロウデコーダ２により非選択とされたブロックにおいて、ｐ型半導体基板Ｐｓｕｂを接地電位ＶＳＳにする。さらに、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、ソース線ＣＥＬＳＲＣ、ｎ型ウェルＮＥＷＬＬ、およびｐ型ウェルＰＷＥＬＬを、第２の電圧Ｖｓに電圧発生器１０により充電する。この充電と同時に、ビット線ＢＬを第１の電圧Ｖｂに充電する。
【００６９】
これにより、電圧発生器１０により第２の電圧Ｖｓを制御するので、第２の電圧Ｖｓとターゲットとする電圧とのずれを低減することができる。
【００７０】
また、この図４Ｂに示すように読み出し動作時にビット線ＢＬを充電する場合も、図４Ａと同様にビット線ＢＬを第１の電圧Ｖｂに充電するのに必要な電荷量を低減することができた。
【００７１】
また、他の例として、図４Ｃに示すように、読み出し動作時（ベリファイ動作も同様）にビット線ＢＬを充電する場合、ビット線ＢＬ、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳ、ソース線ＣＥＬＳＲＣ、ｎ型ウェルＮＷＥＬＬ、およびｐ型ウェルＰＷＥＬＬを第２の電圧Ｖｓに充電する。その後、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳ、ソース線ＣＥＬＳＲＣ、ｎ型ウェルＮＷＥＬＬ、およびｐ型ウェルＰＷＥＬＬを電圧発生器１０により第２の電圧Ｖｓに維持した状態で、ビット線ＢＬを第１の電圧Ｖｂに充電する。
【００７２】
このように、電圧発生器１０により第２の電圧Ｖｓを制御するので、第２の電圧Ｖｓとターゲットとする電圧とのずれを低減することができる。
【００７３】
この図４Ｃに示すように読み出し動作時にビット線ＢＬを充電する場合も、図４Ａ、図４Ｂと同様にビット線ＢＬを第１の電圧Ｖｂに充電するのに必要な電荷量を低減することができた。
【００７４】
なお、上記図４Ａないし図４Ｃの例で説明したように、非選択のブロック１ａのドレイン側選択ゲート線ＳＧＤおよびソース側選択ゲート線ＳＧＳを充電することにより、ビット線ＢＬを充電するのに必要な電荷量は減少する。しかし、ドレイン側選択ゲートトランジスタ１ｃ、ソース側選択ゲートトランジスタ１ｄがオンするとメモリセル１ｂに電流が流れてしまう。
【００７５】
したがって、少なくとも非選択のブロック１ａのソース側選択ゲートトランジスタ１ｄがカットオフするように、ドレイン側選択ゲート線ＳＧＤおよびソース側選択ゲート線ＳＧＳを、接地電位ＶＳＳよりも高くメモリセルのソース線ＣＥＬＳＲＣの第２の電圧Ｖｓ以下の第３の電圧Ｖｓ２に、充電する必要がある。この第３の電圧Ｖｓ２は、既述の電圧生成回路１０ａによりドレイン側選択ゲート線ＳＧＤおよびソース側選択ゲート線ＳＧＳに印加することができる。
【００７６】
このようにして、第３の電圧が接地電位ＶＳＳよりも高くメモリセルのソース線ＣＥＬＳＲＣの第２の電圧Ｖｓ未満になるようにしても、ビット線を第１の電圧に充電するのに必要な電荷量を低減することができる。
【００７７】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、消費電流やプリチャージ時間の増加を抑えつつ、負側にセルのしきい値の分布を形成することができる。
【図面の簡単な説明】
【００７８】
【図１】本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００の要部の構成を示すブロック図である。
【図２】図１のＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイの要部構成を示す回路図である。
【図３Ａ】セルのソース線等に電圧Ｖｓを印加する電圧発生回路を含む要部構成を示す図である。
【図３Ｂ】セルのソース線等に２つの電圧Ｖｓ、Ｖｓ２を印加する電圧発生回路を含む要部構成を示す図である。
【図４Ａ】実施例１において、ＮＡＮＤ型フラッシュメモリ１００の非選択とされたブロックのビット線等に読み出し動作で印加される電圧と時間との関係の一例を示す図である。
【図４Ｂ】実施例１において、ＮＡＮＤ型フラッシュメモリ１００の非選択とされたブロックのビット線等に読み出し動作で印加される電圧と時間との関係の他の例を示す図である。
【図４Ｃ】実施例１において、ＮＡＮＤ型フラッシュメモリ１００の非選択とされたブロックのビット線等に読み出し動作で印加される電圧と時間との関係のさらに他の例を示す図である。
【図５】ＮＡＮＤ型フラッシュメモリ１００の断面構造のモデルを示す図である。
【図６】図７に示すＮＡＮＤ型フラッシュメモリ１００の各構成の電圧と構成間の容量を模式的に示す等価回路図である。
【符号の説明】
【００７９】
１  メモリセルアレイ
１ａ  ブロック
１ｂ  メモリセル
１ｃ  ドレイン側選択ゲートトランジスタ
１ｄ  ソース側選択ゲートトランジスタ
１ｅ  メモリセルユニット
２  ロウデコーダ
３  センスアンプ
４  カラムゲート
５  カラムデコーダ
６  昇圧回路
７  制御回路
８  Ｉ／Ｏバッファ
１０、１０ａ  電圧発生回路
１１  スイッチ回路
１１ａ、１１ｂ、１１ｃ  トランジスタ
１００  ＮＡＮＤ型フラッシュメモリ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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