(57)【要約】【課題】リセス型制御ゲート電極を備える半導体メモリ素子の動作方法を提供する。【解決手段】半導体基板と、半導体基板の内部にリセスされて形成された制御ゲート電極と、制御ゲート電極の側壁と半導体基板との間に介在されたストレージノード膜と、ストレージノード膜と半導体基板との間に介在されたトンネリング絶縁膜と、ストレージノード膜と制御ゲート電極との間に介在されたブロッキング絶縁膜と、制御ゲート電極の側壁を取り囲むようにトンネリング絶縁膜下の半導体基板の表面付近に形成され、対向離隔された一対の分離用絶縁膜によって分離された第１及び第２チャンネル領域と、を備える半導体メモリ素子において、ブロッキング絶縁膜を通じた電荷のトンネリングを利用して、ストレージノード膜にデータをプログラムするステップを含む半導体メモリ素子の動作方法である。【選択図】図５
2008103723.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の内部にリセスされて形成された制御ゲート電極と、
前記制御ゲート電極の側壁と前記半導体基板との間に介在されたストレージノード膜と、
前記ストレージノード膜と前記半導体基板との間に介在されたトンネリング絶縁膜と、
前記ストレージノード膜と前記制御ゲート電極との間に介在されたブロッキング絶縁膜と、
前記制御ゲート電極の側壁を取り囲むように前記トンネリング絶縁膜下の前記半導体基板の表面付近に形成され、対向離隔された一対の分離用絶縁膜によって分離された第１及び第２チャンネル領域と、を備える半導体メモリ素子において、
前記ブロッキング絶縁膜を通じた電荷のトンネリングを利用して、前記ストレージノード膜にデータをプログラムするステップを含む半導体メモリ素子の動作方法。
【請求項２】
前記データをプログラムするステップは、前記制御ゲート電極に負のプログラム電圧を印加するステップを含むことを特徴とする請求項１に記載の半導体メモリ素子の動作方法。
【請求項３】
前記データをプログラムするステップは、前記第１チャンネル領域及び前記第２チャンネル領域のうち、一つを接地させることをさらに含むことを特徴とする請求項２に記載の半導体メモリ素子の動作方法。
【請求項４】
前記データをプログラムするステップは、前記第１チャンネル領域及び前記第２チャンネルのうち、他の一つにチャンネルブースティング電圧を印加することを特徴とする請求項３に記載の半導体メモリ素子の動作方法。
【請求項５】
前記ブロッキング絶縁膜を通じた電荷のトンネリングを利用して、前記ストレージノード膜のデータを消去するステップをさらに含むことを特徴とする請求項１に記載の半導体メモリ素子の動作方法。
【請求項６】
前記データを消去するステップは、前記制御ゲート電極に正の消去電圧を印加するステップを含むことを特徴とする請求項５に記載の半導体メモリ素子の動作方法。
【請求項７】
前記制御ゲート電極は、円柱形状を有することを特徴とする請求項１に記載の半導体メモリ素子の動作方法。
【請求項８】
前記半導体メモリ素子は、前記制御ゲート電極の底部と前記半導体基板との間に介在され、前記トンネリング絶縁膜より厚い埋没絶縁膜をさらに備えることを特徴とする請求項１に記載の半導体メモリ素子の動作方法。
【請求項９】
前記ストレージノード膜は、ポリシリコン層、シリコン窒化膜、金属またはシリコンのドット、または金属またはシリコンのナノクリスタルを備えることを特徴とする請求項１に記載の半導体メモリ素子の動作方法。
【請求項１０】
前記トンネリング絶縁膜の誘電定数は、前記ブロッキング絶縁膜の誘電定数と同一かまたは大きいことを特徴とする請求項１に記載の半導体メモリ素子の動作方法。
【請求項１１】
半導体基板と、
前記半導体基板の内部にリセスされてそれぞれ形成された複数の制御ゲート電極と、
前記複数の制御ゲート電極の側壁と前記半導体基板との間にそれぞれ介在された複数のストレージノード膜と、
前記複数のストレージノード膜と前記半導体基板との間に介在され、その隣接した一対同士相互接触されて、前記半導体基板を第１領域と第２領域とに分離する複数のトンネリング絶縁膜と、
前記複数のストレージノード膜と前記複数の制御ゲート電極との間にそれぞれ介在された複数のブロッキング絶縁膜と、
前記複数の制御ゲート電極の側壁の一部分を取り囲むように、前記半導体基板の第１領域の表面付近に連続して形成された第１チャンネル領域と、
前記複数の制御ゲート電極の側壁の他の部分を取り囲むように、前記半導体基板の第２領域の表面付近に連続して形成された第２チャンネル領域と、を備える半導体メモリ素子において、
前記複数のブロッキング絶縁膜を通じた電荷のトンネリングを利用して、前記複数のストレージノード膜にデータをプログラムするステップを含むことを特徴とする半導体メモリ素子の動作方法。
【請求項１２】
前記データをプログラムするステップは、前記複数の制御ゲート電極に負のプログラム電圧を印加するステップを含むことを特徴とする請求項１１に記載の半導体メモリ素子の動作方法。
【請求項１３】
前記データをプログラムするステップは、前記第１チャンネル領域及び前記第２チャンネル領域のうち、一つを接地させるステップをさらに含むことを特徴とする請求項１１に記載の半導体メモリ素子の動作方法。
【請求項１４】
前記データをプログラムするステップは、前記第１チャンネル領域及び前記第２チャンネル領域のうち、他の一つにチャンネルブースティング電圧を印加するステップをさらに含むことを特徴とする請求項１３に記載の半導体メモリ素子の動作方法。
【請求項１５】
前記複数のブロッキング絶縁膜を通じた電荷のトンネリングを利用して、前記複数のストレージノード膜のデータを一時に消去するステップをさらに含むことを特徴とする請求項１１に記載の半導体メモリ素子の動作方法。
【請求項１６】
前記データを一時に消去するステップは、前記複数の制御ゲート電極に正の消去電圧を印加して行うことを特徴とする請求項１５に記載の半導体メモリ素子の動作方法。
【請求項１７】
前記半導体メモリ素子は、前記複数の制御ゲート電極の底部と前記半導体基板との間にそれぞれ介在され、前記複数のトンネリング絶縁膜より厚い複数の埋没絶縁膜をさらに備えることを特徴とする請求項１１に記載の半導体メモリ素子の動作方法。
【請求項１８】
前記複数のストレージノード膜のそれぞれは、ポリシリコン層、シリコン窒化膜、金属またはシリコンのドット、または金属またはシリコンのナノクリスタルを備えることを特徴とする請求項１１に記載の半導体メモリ素子の動作方法。
【請求項１９】
前記複数のトンネリング絶縁膜の誘電定数は、前記複数のブロッキング絶縁膜の誘電定数と同一かまたは大きいことを特徴とする請求項１１に記載の半導体メモリ素子の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に係り、特に、リセス型制御ゲート電極を備える半導体メモリ素子に関する。
【背景技術】
【０００２】
最近、半導体製品の小型化及び高速化の趨勢によって、このような半導体製品に使われる半導体メモリ素子は、さらに高集積化され、かつ高速化している。これにより、従来の平面型構造の代わりに、立体型（３次元）構造を有する半導体メモリ素子が導入されている。例えば、立体型構造の半導体メモリ素子は、半導体基板の内部に延びたリセス型制御ゲート電極を備えうる。
【０００３】
このような立体型構造の不揮発性メモリ素子は、平面型構造に比べて、広いチャンネル面積を有し、それにより、高い動作電流を有しうる。このような動作電流の増加は、半導体メモリ素子の速度を向上させうる。しかし、通常的な立体型構造の半導体メモリ素子で単位セルは、依然として広い面積を占めつつ、かつ単位ビットで動作する。したがって、立体型構造の半導体メモリ素子の集積度の向上は、限界がある。
【０００４】
さらに、立体型構造の半導体メモリ素子で、ソース領域及びドレイン領域は、依然として広い面積を占めている。特に、集積度の面で有利なＮＡＮＤ構造の半導体メモリ素子でも、ソース領域及びドレイン領域は、交互に配列されて広い面積を占めており、半導体メモリ素子の集積度向上に制約となっている。また、立体型構造の半導体メモリ素子は、その電界分布が一定でないため、プログラム及び消去動作の信頼度及び効率が低いという問題を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術的課題は、立体型構造の半導体メモリ素子において、その信頼度及び効率の高い半導体メモリ素子の動作方法を提供することである。
【課題を解決するための手段】
【０００６】
前記課題を達成するための本発明の一形態による半導体メモリ素子の動作方法が提供される。前記半導体メモリ素子は、半導体基板及び前記半導体基板の内部にリセスされて形成された制御ゲート電極を備える。ストレージノード膜は、前記制御ゲート電極の側壁と前記半導体基板との間に介在される。トンネリング絶縁膜は、前記ストレージノード膜と前記半導体基板との間に介在される。ブロッキング絶縁膜は、前記ストレージノード膜と前記制御ゲート電極との間に介在される。第１及び第２チャンネル領域は、前記制御ゲート電極の側壁を取り囲むように前記トンネリング絶縁膜下の前記半導体基板の表面付近に形成され、対向離隔された一対の分離用絶縁膜によって分離される。前記半導体メモリ素子の動作方法は、前記ブロッキング絶縁膜を通じた電荷のトンネリングを利用して、前記ストレージノード膜にデータをプログラムするステップを含む。
【０００７】
前記本発明の一側面によれば、前記データをプログラムするステップは、前記制御ゲート電極に負のプログラム電圧を印加するステップを含み、さらに、前記第１チャンネル領域及び前記第２チャンネル領域のうち一つを接地させ、他の一つにチャンネルブースティング電圧を印加するステップをさらに含みうる。
【０００８】
前記本発明の他の側面によれば、前記半導体メモリ素子の動作方法は、前記ブロッキング絶縁膜を通じた電荷のトンネリングを利用して、前記ストレージノード膜のデータを消去するステップをさらに含みうる。さらに、前記データを消去するステップは、前記制御ゲート電極に正の消去電圧を印加するステップを含みうる。
【０００９】
前記本発明のさらに他の側面によれば、前記トンネリング絶縁膜の誘電定数は、前記ブロッキング絶縁膜の誘電定数と同一かまたは大きい。
【００１０】
前記課題を達成するための本発明の他の形態による半導体メモリ素子の動作方法が提供される。前記半導体メモリ素子は、半導体基板及び前記半導体基板の内部にリセスされてそれぞれ形成された複数の制御ゲート電極を備える。複数のストレージノード膜は、前記複数の制御ゲート電極の側壁と前記半導体基板との間にそれぞれ介在される。複数のトンネリング絶縁膜は、前記複数のストレージノード膜と前記半導体基板との間に介在され、その隣接した一対同士相互接触されて前記半導体基板を第１領域と第２領域とに分離する。複数のブロッキング絶縁膜は、前記複数のストレージノード膜と前記複数の制御ゲート電極との間にそれぞれ介在される。第１チャンネル領域は、前記複数の制御ゲート電極の側壁の一部分を取り囲むように、前記半導体基板の第１領域の表面付近に連続して形成される。第２チャンネル領域は、前記複数の制御ゲート電極の側壁の他の部分を取り囲むように、前記半導体基板の第２領域の表面付近に連続して形成される。前記半導体メモリ素子の動作方法は、前記複数のブロッキング絶縁膜を通じた電荷のトンネリングを利用して、前記複数のストレージノード膜にデータをプログラムするステップを含む。
【発明の効果】
【００１１】
本発明による半導体メモリ素子の動作方法によれば、単一レベル動作方式でも２ビットのデータを処理しうる。また、チャンネル領域の垂直深さを調節することによって、動作電流を高め、半導体メモリ素子の動作速度が向上しうる。
【００１２】
また、本発明による半導体メモリ素子の動作方法によれば、低い電圧でブロッキング絶縁膜を通じたトンネリングを通じてデータのプログラム及び／または消去動作が可能になる。したがって、半導体メモリ素子のプログラム及び消去動作の信頼性が高まりうる。
【発明を実施するための最良の形態】
【００１３】
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されず、異なる多様な形態で具現され、単に本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供される。図面で、構成要素は、説明の便宜のためにそのサイズが誇張される。
【００１４】
本発明の実施形態による半導体メモリ素子は、立体型（３次元）構造を有する。例えば、本発明の実施形態による半導体メモリ素子で、制御ゲート電極は、半導体基板の内部に延びた形態を有する。このような制御ゲート電極は、リセス型またはトレンチ型と呼ばれるが、本発明の範囲は、このような名称に制約されない。
【００１５】
本発明の実施形態による半導体メモリ素子は、不揮発性メモリ素子、例えば、フラッシュメモリ素子を含みうる。
【００１６】
図１は、本発明の一実施形態による半導体メモリ素子を示す平面図であり、図２は、本発明の一実施形態による半導体メモリ素子を示す部分切断された斜視図である。
【００１７】
図１及び図２を参照すれば、半導体メモリ素子は、３次元構造を有し、半導体基板１０５、チャンネル領域１１０ａ,１１０ｂ、トンネリング絶縁膜１３０、ストレージノード膜１４０、ブロッキング絶縁膜１５０及び制御ゲート電極１６０を備える。半導体メモリ素子は、一つの制御ゲート電極１６０を利用して、一対のチャンネル領域１１０ａ,１１０ｂを共通に制御しうる。一対のチャンネル領域１１０ａ,１１０ｂは、一対の分離用絶縁膜１２５ａ,１２５ｂによって相互分離される。選択的に、半導体メモリ素子は、埋没絶縁膜１２０をさらに備えうる。例えば、この実施形態の半導体メモリ素子は、フラッシュメモリ素子の単位セルを構成しうる。
【００１８】
さらに具体的には、半導体基板１０５は、バルク半導体ウェーハ、例えば、シリコンウェーハ、ゲルマニウムウェーハまたはシリコン−ゲルマニウムウェーハを備えうる。他の例として、半導体基板１０５は、バルク半導体ウェーハ上に半導体エピタキシャル層をさらに備えることもある。
【００１９】
制御ゲート電極１６０は、半導体基板１０５の内部にリセスされて形成される。例えば、半導体基板１０５の内部にホール（図示せず）を形成した後、そのホールを導電層で埋め込むことによって制御ゲート電極１６０を形成しうる。制御ゲート電極１６０は、ポリシリコン、金属、または金属シリサイドを備えうる。制御ゲート電極１６０は、円柱形態を有し、したがって、対称的な放射形電界を誘導しうる。但し、制御ゲート電極１６０から遠ざかるほど（すなわち、ｒが大きくなるほど）電流密度が低くなるため、このような放射形電界が小さくなる。特に、制御ゲート電極１６０の半径が小さくなるほど、このような電界の減少がさらに大きくなる。このような放射形電界の変化は、平面型半導体メモリ素子での均一な電界と比較され、したがって、後述するように、半導体メモリ素子の動作に大きな影響を及ぼす。
【００２０】
本発明の他の実施形態で、制御ゲート電極１６０は、楕円柱形態または多角柱形態を有することもある。但し、制御ゲート電極１６０が楕円または多角柱形態を有する場合には、電界が放射状に均一でないこともある。この場合にも、制御ゲート電極１６０は、分離用絶縁膜１２５ａ,１２５ｂを連結する線を中心に対称的な形態を有することが望ましい。
【００２１】
ストレージノード膜１４０は、制御ゲート電極１６０の側壁と半導体基板１０５との間に介在される。ストレージノード膜１４０は、電荷保存媒体として利用される。例えば、ストレージノード膜１４０は、ポリシリコン層、シリコン窒化膜、金属またはシリコンのドット、または金属またはシリコンのナノクリスタルを備えうる。特に、シリコン窒化膜、金属またはシリコンのドット、または金属またはシリコンのナノクリスタルは、局部的な電荷トラップ層として利用される。
【００２２】
トンネリング絶縁膜１３０は、ストレージノード膜１４０と半導体基板１０５との間に介在される。ブロッキング絶縁膜１５０は、ストレージノード膜１４０と制御ゲート電極１６０との間に介在されて、二つの間を絶縁させる。トンネリング絶縁膜１３０、ストレージノード膜１４０及びブロッキング絶縁膜１５０は、制御ゲート電極１６０の側壁に沿って形成される。すなわち、ブロッキング絶縁膜１５０は、制御ゲート電極１６０を覆い包み、ストレージノード膜１４０は、ブロッキング絶縁膜１５０を覆い包み、トンネリング絶縁膜１３０は、ストレージノード膜１４０を覆い包む形態を有しうる。したがって、トンネリング絶縁膜１３０、ストレージノード膜１４０及びブロッキング絶縁膜１５０は、中空の筒状を有しうる。
【００２３】
一対のチャンネル領域１１０ａ,１１０ｂは、制御ゲート電極１６０の側壁を取り囲むようにトンネリング絶縁膜１３０下の半導体基板１０５の表面付近に形成される。チャンネル領域１１０ａ,１１０ｂは、対向離隔された一対の分離用絶縁膜１２５ａ,１２５ｂによって分離される。例えば、第１チャンネル領域１１０ａは、分離用絶縁膜１２５ａ,１２５ｂの下に位置し、第２チャンネル領域１１０ｂは、分離用絶縁膜１２５ａ,１２５ｂの上に位置しうる。例えば、分離用絶縁膜１２５ａ,１２５ｂは、トンネリング絶縁膜１３０と連結され、酸化膜、窒化膜または高誘電率誘電膜を備えうる。
【００２４】
選択的に、埋没絶縁膜１２０は、制御ゲート電極１６０の底部と半導体基板１０５との間に介在される。埋没絶縁膜１２０は、半導体基板１０５の底部にチャンネルが形成されないように、トンネリング絶縁膜１３０及びブロッキング絶縁膜１５０より厚い厚さを有しうる。これにより、第１及び第２チャンネル領域１１０ａ,１１０ｂが半導体基板１０５の底部を通じても連結されないことを保証しうる。
【００２５】
以下では、前述した半導体メモリ素子の動作方法を説明する。
【００２６】
第１及び第２チャンネル領域１１０ａ,１１０ｂは、ビットラインとしてそれぞれ利用され、制御ゲート電極１６０は、共通ワードラインとして利用しうる。すなわち、第１チャンネル領域１１０ａを通じて第１電流Ｉ１の流れが可能であり、第２チャンネル領域１１０ｂを通じて第２電流Ｉ２の流れが可能である。プログラム及び消去ステップは、このようなビットライン及びワードラインを制御してブロッキング絶縁膜１５０を通じた電荷のトンネリングを利用する。このようなブロッキング絶縁膜１５０を通じた電荷のトンネリングは、通常的なトンネリング絶縁膜１３０を通じた電荷のトンネリングと対比されるものである。このような意味で、この実施形態で、トンネリング絶縁膜１３０とブロッキング絶縁膜１５０とは互いに入れ替わってもよい。
【００２７】
さらに具体的には、このようなブロッキング絶縁膜１５０を通じた電荷トンネリングを利用してストレージノード膜１４０にデータをプログラムし、かつ／またはストレージノード膜１４０のデータを消去しうる。すなわち、電子またはホールがＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリング方法によって、ブロッキング絶縁膜１５０を通じて制御ゲート電極１６０からストレージノード膜１４０に、またはその逆方向に移動されうる。
【００２８】
トンネリング絶縁膜１３０よりブロッキング絶縁膜１５０を通じた電荷のトンネリングが選択された理由は、前述した立体型構造の半導体メモリ素子の電界分布の特性に起因する。すなわち、制御ゲート電極１６０に電圧を印加した場合、それから遠ざかるほど（すなわち、ｒが大きくなるほど）電界が減少するため、トンネリング絶縁膜１３０よりブロッキング絶縁膜１５０に高い電界が誘導される。このような電界分布は、同じ物質に対して均一な電界を有する平板型構造の半導体メモリ素子と対比されるものである。
【００２９】
制御ゲート電極１６０に近いブロッキング絶縁膜１５０を通じてプログラム及び消去動作を行うために、トンネリング絶縁膜１３０の誘電定数は、ブロッキング絶縁膜１５０の誘電定数と同一かまたは大きいことが望ましい。例えば、ブロッキング絶縁膜１５０は、シリコン酸化膜を備え、トンネリング絶縁膜１３０は、シリコン酸化膜、シリコン窒化膜または高誘電率誘電膜を備えうる。例えば、高誘電率誘電膜は、アルミニウム酸化膜、タンタル酸化膜、チタン酸化膜、ハフニウム酸化膜、ニオビウム酸化膜を備えうる。例えば、本発明の実施形態で、高誘電率誘電膜は、その誘電定数がシリコン窒化膜より大きいということが分かる。
【００３０】
ストレージノード膜１４０は、一つの環状を有するが、第１及び第２チャンネル領域１１０ａ,１１０ｂと対面した部分がそれぞれ局地的な電荷保存層となりうる。したがって、半導体メモリ素子は、単一レベル動作方式でも２ビットのデータを処理しうる。
【００３１】
さらに具体的には、プログラムステップは、制御ゲート電極１６０に負のプログラム電圧を印加して行える。この場合、第１チャンネル領域及び第２チャンネル領域１１０ａ,１１０ｂの一つ、例えば、第１チャンネル領域１１０ａを接地させる。したがって、制御ゲート電極１６０からブロッキング絶縁膜１５０を通じて第１チャンネル領域１１０ａ方向のストレージノード膜１４０に電荷がトンネリングされる。選択的に、第１チャンネル領域及び第２チャンネル領域１１０ａ,１１０ｂの他の一つ、例えば、第２チャンネル領域１１０ｂには、チャンネルブースティング電圧を印加することによって、制御ゲート電極１６０から第２チャンネル領域１１０ｂ方向への電荷のトンネリングは抑制される。
【００３２】
消去ステップは、制御ゲート電極１６０に正の消去電圧を印加して行える。この場合、半導体基板１０５は、接地させうる。これにより、ストレージノード膜１４０に局部的に保存されたデータが一時に消去される。
【００３３】
以下では、図５ないし図１２を参照して、本発明の実験例による半導体メモリ素子の電界及び電圧分布特性を説明する。図５ないし図１２の実験例は、次の条件下でのシミュレーション結果である。図５ないし図１２の実験例で、第１領域Ａは、ブロッキング絶縁膜１５０を表し、第２領域Ｂは、ストレージノード膜１４０を表し、第３領域Ｃは、トンネリング絶縁膜１３０を表す。図５ないし図１２の実験例で、ブロッキング絶縁膜１５０は、その誘電定数が約３.９であるシリコン酸化膜であり、ストレージノード膜１４０は、シリコン窒化膜である。図５ないし図８で、トンネリング絶縁膜１３０は、その誘電定数が約３.９であるシリコン酸化膜であり、図９ないし図１２で、トンネリング絶縁膜１３０は、その誘電定数が約１０である高誘電膜である。
【００３４】
図５ないし図１２の実験例は、制御ゲート電極１６０に正の消去電圧が印加された場合を例示的に表す。しかし、プログラム電圧が印加された場合にも、その符号のみを逆にし、同一に適用される。図５、図６、図９及び図１０の実験例は、チャンネル領域１１０ａ,１１０ｂが接地された場合を表し、図７、図８、図１１及び図１２は、チャンネル領域１１０ａ,１１０ｂにチャンネルブースティング電圧、例えば、３Ｖが印加された場合を表す。
【００３５】
図５ないし図１２に示したように、ブロッキング絶縁膜１５０にかけられた電界Ｅがトンネリング絶縁膜１３０にかけられた電界Ｅより大きい。通常的に、電荷のトンネリングが可能であるためには、電界Ｅが約８〜１０ＭＶ／ｃｍが必要である。しかし、この実験例で、トンネリング絶縁膜１３０にかけられた電界Ｅは、約４ＭＶ／ｃｍ以下に過ぎず、したがって、トンネリング絶縁膜１３０を通じて電荷のトンネリングが起き難い。その結果、トンネリング絶縁膜１３０を通じた半導体メモリ素子のプログラム及び消去動作が難しくなる。
【００３６】
しかし、図５、図６、図９及び図１０の実験例で、ブロッキング絶縁膜１５０には、６〜９ＭＶ／ｃｍの電界Ｅがかけられ、したがって、ブロッキング絶縁膜１５０を通じて電荷のトンネリングが可能になる。この場合、制御ゲート電極１６０に印加された電圧は、７〜８Ｖに過ぎない。したがって、通常的な平板型構造の半導体メモリ素子で必要な１５〜２０Ｖの電圧よりはるかに低い電圧で消去動作及び／またはプログラム動作が可能になる。
【００３７】
さらに、図７、図８、図１１及び図１２の実験例で、チャンネルブースティングによってブロッキング絶縁膜１５０にかけられた電界Ｅが効率的に低下するということが分かる。すなわち、この場合、電界Ｅは、約３.５〜６Ｖ／ｃｍに過ぎないので、ブロッキング絶縁膜１５０を通じて電荷のトンネリングが起き難い。このような結果は、本願発明による実施形態でチャンネルブースティング法を利用してプログラム及び／または消去動作が抑制されることを示す。
【００３８】
したがって、本発明の実施形態による半導体メモリ素子の動作方法によれば、ブロッキング絶縁膜１５０を通じたトンネリングを利用して、低い電圧でプログラム及び／または消去動作が可能になる。また、トンネリング絶縁膜１３０を通じた逆トンネリングは、ほとんど起きないため、半導体メモリ素子のプログラム及び消去動作の信頼性が向上しうる。
【００３９】
図３は、本発明の他の実施形態による半導体メモリ素子を示す平面図であり、図４は、本発明の他の実施形態による半導体メモリ素子を示す部分切断された斜視図であえる。図３及び図４による半導体メモリ素子は、図１及び図２による半導体メモリ素子を単位セルとし、複数のかかる単位セルをＮＡＮＤ型に連結した構造を有しうる。二つの実施形態で、同じ参照符号は、同じ構成要素を表し、重複された説明は省略する。
【００４０】
図３及び図４を参照すれば、複数の制御ゲート電極１６０、複数のブロッキング絶縁膜１５０及び複数のストレージノード膜１４０は、複数の単位セルにそれぞれ分離されるように形成される。しかし、複数のトンネリング絶縁膜１３０は、その隣接した一対が相互接触するように形成される。すなわち、単位セルのトンネリング絶縁膜１３０は、端部が相互連結されて一つの連続された形態を有しうる。これにより、半導体基板１０５は、トンネリング絶縁膜１３０の上の上部領域とトンネリング絶縁膜１３０下の下部領域とに分離される。このような下部領域及び上部領域は、それぞれ第１領域及び第２領域と呼ばれることもあり、本発明の範囲は、このような名称に制限されない。
【００４１】
この実施形態の変形された例で、隣接した単位セルのトンネリング絶縁膜１３０が直接接触するか、または重畳されず、図１及び図２に示したように、分離用絶縁膜１２５ａ,１２５ｂを介在して連結されることもある。または、隣接した単位セルのトンネリング絶縁膜１３０の接触された部分が、図１及び図２に示された分離用絶縁膜１２５ａ,１２５ｂに対応するとも理解される。
【００４２】
単位セルのトンネリング絶縁膜１３０の端部が相互連結されることにより、半導体基板１０５の下部領域にある単位セルの第１チャンネル領域１１０ａは、相互連結されて連続される。同様に、半導体基板１０５の上部領域にある単位セルの第２チャンネル領域１１０ｂは、相互連結されて連続される。したがって、単位セルの第１チャンネル領域１１０ａは、別途のソース領域及びドレイン領域なしにも相互連結され、第１電流Ｉ１の流れを許容しうる。同様に、単位セルの第２チャンネル領域１１０ｂは、別途のソース領域及びドレイン領域なしにも相互連結され、第２電流Ｉ２の流れを許容しうる。望ましくは、第１及び２チャンネル領域１１０ａ,１１０ｂは、対称的に配置される。
【００４３】
このように、ソース領域及びドレイン領域なしにも単位セルのチャンネル領域１１０ａ,１１０ｂがそれぞれ連結される理由は、制御ゲート電極１６０が放射形電界を有するためである。したがって、この実施形態の半導体メモリ素子は、ソース領域及びドレイン領域が省略されたＮＡＮＤ構造を有し、したがって、従来のＮＡＮＤ構造に比べて、その占める面積を大きく減らせる。その結果、この実施形態の半導体メモリ素子は、従来に比べて、非常に高い集積度を有しうる。しかも、この実施形態の半導体メモリ素子は、小さい面積を占めつつも、単一レベル動作方式の場合にも、２ビットのデータを処理できて高い動作速度を有しうる。
【００４４】
たとえ、図３及び図４には、４つの単位セルが示されているとしても、本発明は、これに制限されない。したがって、この実施形態で、半導体メモリ素子は、一つのＮＡＮＤ構造のストリングを表すことができ、この一つのストリング内の単位セルの数は、適切に選択される。
【００４５】
この実施形態による半導体メモリ素子の動作特性は、図１及び図２の説明も参照しうる。すなわち、該当技術分野で通常的に知られたところによって、データをプログラムまたは消去しようとする一つまたはそれ以上の単位セルを選択しうる。次いで、この選択された単位セルについて、図１及び図２に説明されたところによって、ブロッキング絶縁膜１５０を通じた電荷のトンネリングを利用してデータをプログラムまたは消去しうる。
【００４６】
本発明の特定実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想内で、当業者が前記実施形態を組合わせて実施するなど色々な多くの修正及び変更が可能である。
【産業上の利用可能性】
【００４７】
本発明は、半導体メモリ素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施形態による半導体メモリ素子を示す平面図である。
【図２】本発明の一実施形態による半導体メモリ素子を示す部分切断され斜視図である。
【図３】本発明の他の実施形態による半導体メモリ素子を示す平面図である。
【図４】本発明の他の実施形態による半導体メモリ素子を示す部分切断された斜視図である。
【図５】本発明の第１実験例による半導体メモリ素子の動作方法で電界分布を示すグラフである。
【図６】本発明の第１実験例による半導体メモリ素子の動作方法で電圧分布を示すグラフである。
【図７】本発明の第２実験例による半導体メモリ素子の動作方法で電界分布を示すグラフである。
【図８】本発明の第２実験例による半導体メモリ素子の動作方法で電圧分布を示すグラフである。
【図９】本発明の第３実験例による半導体メモリ素子の動作方法で電界分布を示すグラフである。
【図１０】本発明の第３実験例による半導体メモリ素子の動作方法で電圧分布を示すグラフである。
【図１１】本発明の第４実験例による半導体メモリ素子の動作方法で電界分布を示すグラフである。
【図１２】本発明の第４実験例による半導体メモリ素子の動作方法で電圧分布を示すグラフである。
【符号の説明】
【００４９】
１０５    半導体基板
１１０ａ    第１チャンネル領域
１１０ｂ    第２チャンネル領域
１２０    埋没絶縁膜
１２５ａ,１２５ｂ    分離用絶縁膜
１３０    トンネリング絶縁膜
１４０    ストレージノード膜
１５０    ブロッキング絶縁膜
１６０    制御ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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