(57)【要約】【課題】チャネル幅やチャンネル長が異なるにも係らずほぼ同じ閾値電圧が要求される複数種類のトランジスタを有する半導体装置において、工程数を削減する。【解決手段】半導体装置は、少なくともチャネル幅が互いに異なる複数のトランジスタを有しており、これらトランジスタの閾値電圧が、これらトランジスタへの実質的に等しいチャネルドーズ量と、これらトランジスタのゲート絶縁膜への所定金属の付着および／またはこれらトランジスタのゲート電極材料による仕事関数制御（すなわち、これらトランジスタのチャネル領域に対するゲート構造（ゲート絶縁膜および／またはゲート電極）に基づく仕事関数制御）との両方を用いて、ほぼ同じに設定されている。【選択図】図８
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【特許請求の範囲】
【請求項１】
少なくともチャネル幅が互いに異なる複数のトランジスタを有し、これらトランジスタの閾値電圧が、これらトランジスタへの実質的に等しいチャネルドーズ量と、これらトランジスタのチャネル領域に対するゲート構造に基づく仕事関数制御との両方を用いて、ほぼ同じに設定されていることを特徴とする半導体装置。
【請求項２】
前記チャネル領域に対するゲート構造に基づく仕事関数制御は、ゲート絶縁膜への所定金属の付着およびメタルゲート電極材料の少なくとも一方を用いた仕事関数制御による閾値制御であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数のトランジスタ間の閾値電圧の差が０．０３Ｖ以内であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記チャネルドーズ量は、Ｎチャネルトランジスタでは１．１＊１０１３（atoms/cm２)を越えず、Ｐチャネルトランジスタでは１．４＊１０１３（atoms/cm２）を越えないことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記ゲート電極に付着される金属は、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、Ｔａ、およびＷの中から選択された一つまたは複数の金属であり、付着量は４＊１０１３乃至１．３＊１０１４（atoms/cm２）であることを特徴とする請求項４記載の半導体装置。
【請求項６】
ロジック機能ブロックおよびメモリ機能ブロックを有し、前記ロジック機能ブロックにおける第１のコアトランジスタおよび前記メモリ機能ブロックにおける第１のメモリトランジスタの夫々がゲート絶縁膜への所定金属の付着および/またはゲート電極材料による仕事関数制御を受けており、且つそれらトランジスタのＧＩＤＬ特性（閾値電圧以下のソース・ゲート間電圧変化に伴うドレインリーク電流特性）が互いにほぼ等しいことを特徴とする半導体装置。
【請求項７】
入出力機能ブロックをさらに有し、このブロックにおける第１の入出力トランジスタは前記第１のコアトランジスタおよび第１のメモリトランジスタとは異なるゲート絶縁膜厚を有しており、さらに、前記第１の入出力トランジスタはゲート絶縁膜への所定金属の付着および/またはゲート電極材料による仕事関数制御を受けていると共に前記第１のコアトランジスタおよび第１のメモリトランジスタとほぼ等しいＧＩＤＬ特性を有することを特徴とする請求６記載の半導体装置。
【請求項８】
前記ロジック機能ブロックは、第２のコアトランジスタをさらに有し、前記第2のコアトランジスタはゲート絶縁膜への所定金属の付着および/またはゲート電極材料による仕事関数制御を受けていると共に前記第１のコアトランジスタとは異なるＧＩＤＬ特性を有することを特徴とする請求６または７記載の半導体装置。
【請求項９】
前記第１および第２のコアトランジスタは前記第１のメモリトランジスタよりも広いチャネル幅を有することを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第１の入出力トランジスタは前記第１のコアおよびメモリトランジスタよりも厚いゲート絶縁膜であることを特徴とする請求項７記載の半導体装置。
【請求項１１】
チャネル幅が互いに異なる第１および第２のトランジスタの形成に際し、これらトランジスタのチャネル領域に互いに実質的同じ量の不純物を注入し、且つこれらトランジスタに、これらトランジスタのチャネル領域に対する仕事関数制御による閾値電圧制御を果たすゲート構造を形成することを特徴とする半導体装置の製造方法。
【請求項１２】
前記ゲート構造の形成は、前記トランジスタのゲート絶縁膜上に所定の金属を付着してシリコンゲート電極を形成する、および/または前記トランジスタのゲート絶縁膜上にフルシリサイドゲート電極を含む金属ゲート電極を形成することであることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第１および第２のトランジスタと異なるゲート絶縁膜厚を有する第３のトランジスタをさらに有し、前記第３のトランジスタは、そのチャネル領域に前記第１および第２のトランジスタと実質的同じ量の不純物を注入し、所望膜厚のゲート絶縁膜を形成し、そして前記仕事関数制御による閾値電圧制御を果たすゲート構造を形成することにより、形成されることを特徴とする請求項１１または１２記載の半導体装置の製造方法。
【請求項１４】
前記第１のトランジスタと実質的に同一のチャネル幅を有する一方閾値電圧が異なる第４のトランジスタをさらに有し、前記第４のトランジスタは、そのチャネル領域に前記第１のトランジスタと異なる量の不純物を注入し、そして前記仕事関数制御による閾値電圧制御を果たすゲート構造を形成することにより、形成されることを特徴とする請求項１２乃至１４のいずれかに記載の半導体装置の製造方法。
【請求項１５】
第１乃至第３のトランジスタを有するロジック機能ブロックと、第４のトランジスタを有するメモリ機能ブロックと、第５のトランジスタを有する入出力ブロックとを有し、前記第１および第５のトランジスタに対するチャネルドープが第１のドーズ量をもって行われ、前記第２および第４トランジスタのチャネルドープが第２のドーズ量をもって行われ、前記第３トランジスタに対するチャネルドープが第3のドーズ量をもって行われ、前記第１乃至第４のトランジスタのゲート絶縁膜が第１の厚さをもって形成され、前記第５のトランジスタのゲート絶縁膜が第２の厚さを持って形成され、前記第１乃至第５のトランジスタのゲート構造を、各ゲート絶縁膜上に所定の金属を付着してシリコンゲート電極を形成するおよび/または各ゲート絶縁膜上にフルシリサイドゲート電極を含む金属ゲート電極を形成することにより構成することを特徴とする半導体装置の製造方法。
【請求項１６】
前記メモリ機能ブロックは第６のトランジスタをさらに有し、前記入出力ブロックは第７のトランジスタをさらに有し、前記第４のトランジスタのチャネルドープが前記第３のドーズ量をもって行われ、前記第７のトランジスタに対するチャネルドープが前記第２のドーズ量をもって行われ、前記第６のトランジスタのゲート絶縁膜が前記第１の厚さをもって形成され、前記第７のトランジスタのゲート絶縁膜が第３の厚さを持って形成され、前記第６および第７のトランジスタのゲート構造を、各ゲート絶縁膜上に所定の金属を付着してシリコンゲート電極を形成するおよび/または各ゲート絶縁膜上にフルシリサイドゲート電極を含む金属ゲート電極を形成することにより構成することを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１７】
前記第１乃至第４のトランジスタおよび前記第６のトランジスタは互いにほぼ等しい第１の閾値電圧を有し、前記第５および第７のトランジスタは互いにほぼ等しい第２の閾値電圧を有することを特徴とする請求項１６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳｏＣ（System on Chip：システムオンチップ）としての半導体装置およびその製造方法に関し、特にＳｏＣにおける各トランジスタの閾値電圧制御に関する。
【背景技術】
【０００２】
トランジスタの閾値電圧は、動作スピードやリーク電流などの電気的特性に多大なる影響を与えるため、所望の特性が得られるようにその閾値電圧を設定する必要がある。トランジスタの閾値電圧はチャネル領域の不純物濃度に依存するので、チャネル領域にドープする不純物の量（チャネルドーズ量）を制御することにより閾値電圧を制御することが出来る（例えば、特許文献１（特開２００１−２６７４３１号公報）参照）。この特許文献１には、チャネルドーズ量は一定とするも不純物ドープを行う部分の平面的形状を制御することによって閾値電圧を調整できることも記載されている。しかしながら、チャネルドーズ量やドープ箇所の制御にのみ依存した閾値電圧の制御では、そのドーズ量をある程度高くする必要があり、その結果、キャリア移動度の低下や接合リークの増大という問題は解決されない。
【０００３】
そこで、特許文献２（特開２００６−０９３６７０号公報）には、チャネルドーズに加え、ゲート絶縁膜とゲート電極との界面に付着した特定の金属の働きによっても閾値電圧を制御することが開示されている。かかる方法によれば、チャネル領域にドープする不純物量を低くすることができ、特許文献１の手法よりもはるかに優れている。
【０００４】
【特許文献１】特開２００１−２６７４３１号公報
【特許文献２】特開２００６−０９３６７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＳｏＣとしての半導体装置は、例えばロジック機能ブロック、ＳＲＡＭやＤＲＡＭのようなメモリ機能ブロック、入出力バッファブロックなどの複数の機能ブロックが混在して形成されており、各機能ブロックを構成するトランジスタは、その寸法や形状（チャネル幅や長、或いはゲート絶縁膜厚）が異なっているのが普通である。例えば、入出力バッファを構成する所謂Ｉ／Ｏトランジスタは、比較的高耐圧化が要求されることから、そのチャネル長は比較的長く、またゲート絶縁膜もロジック機能ブロックのトランジスタよりも厚い。一方、メモリ機能ブロックでは、必要な記憶容量のために微細化の要求が高く、その結果、メモリトランジスタは、Ｉ／Ｏトランジスタやロジックトランジスタに比してかなり小さいチャネル幅を持って形成される。このように、機能ブロックに応じてトランジスタの寸法や形状が異なっている場合が多いが、そのような場合でも、同じ電源電圧（動作電圧）で動作するトランジスタでは、閾値電圧はほぼ同じにする必要がある。
【０００６】
然るに一方、同じ機能ブロック内であっても（すなわち寸法や形状が同じトランジスタであっても）、さらには同じ電源電圧で動作するトランジスタであっても、閾値電圧が異なる複数のトランジスタが要求される。例えば、ロジック機能ブロックを構成するトランジスタのチャネル長や幅、ゲート絶縁膜はほぼ同じであるが、高速動作が要求されるトランジスタでは低い閾値電圧が必要であり、一方、低リーク電流が優先されるトランジスタでは高い閾値電圧が要求される。それらの中間の閾値電圧を有するトランジスタも存在する。メモリ機能ブロックや入出力バッファにおいても、複数種類の閾値電圧が要求される。
【０００７】
このように、ＳｏＣとしての半導体装置には、閾値電圧が互いに実質的に異なる複数のトランジスタは勿論のこと、チャネル幅や長が異なるにも係らずほぼ同じ閾値電圧が要求されるトランジスタが存在している。
【０００８】
特許文献２の閾値電圧制御手法は、チャネルドーズ量を小さくできるという点で優れているが、ＳｏＣとしての特にチャネル幅が異なるトランジスタに対する閾値制御については、関知されていない。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、少なくともチャネル幅が互いに異なる複数のトランジスタを有しており、これらトランジスタの閾値電圧が、これらトランジスタへの実質的に等しいチャネルドーズ量と、これらトランジスタのゲート絶縁膜への所定金属の付着および/またはこれらトランジスタのゲート電極材料による仕事関数制御（すなわち、これらトランジスタのチャネル領域に対するゲート構造（ゲート絶縁膜および/またはゲート電極）に基づく仕事関数制御）との両方を用いて、ほぼ同じに設定されていることを特徴としている。なお、夫々のトランジスタの閾値電圧の差が０．０３Ｖ以内であれば、これらトランジスタはほぼ同一の閾値電圧に設定されているとみなすことができる。
【００１０】
本願発明では、チャネル幅が互いに異なる複数のトランジスタに対するチャネルドーズ量を実質的に等しくしている。これは、チャネルドーズ量をある所定の範囲にすると、チャネル幅の変化に対してほぼ依存しない閾値電圧の調整が行えるという知見に基づく。
【００１１】
即ち、図１は、ゲート絶縁膜厚２．０ｎｍを有し、ゲート長５０ｎｍを有するＭＯＳトランジスタにおいて、チャネル幅をパラメータとしたチャネルドーズ量に対する閾値電圧の変化である（（ａ）はＮチャネルトランジスタ、（ｂ）はＰチャネルトランジスタ）。なお、ＮチャネルトランジスタはＰウェルに、ＰチャネルトランジスタはＮウェルに夫々形成されるが、各ウェル領域の不純物濃度はこれらが形成される基板に対する接合容量および耐圧から非常に低く設定されているので、各トランジスタの閾値電圧はチャネルドーズ量が支配的となる。
【００１２】
図１から分かるように、Ｎチャネルトランジスタの場合、チャネルドーズ量が７＊１０１２（atoms/cm２）以下であれば、ＳｏＣとして使用されるトランジスタの閾値電圧の変動は、そのチャネル幅が５μｍ〜０．１５μｍの範囲で、０．０３Ｖ以内に納まっている。一方Ｐチャネルトランジスタの場合、チャネルドーズ量が１．３＊１０１３（atoms/cm２）以下であれば、ＳｏＣとして使用されるトランジスタの閾値電圧の変動は、そのチャネル幅が５μｍ〜０．１５μｍの範囲で、０．０３Ｖ以内に納まっている。
【００１３】
一方、ゲート絶縁膜への所定金属の付着および/またはこれらトランジスタのゲート電極材料による仕事関数制御に基づくトランジスタの閾値電圧変動は、付着する金属の量やゲート電極材料で専ら支配される。図２に、ゲート絶縁膜への所定金属の付着による仕事関数制御として、ＳｉＯＮのゲート絶縁膜に付着したハフニウムの量に対するＮおよびＰチャネルトランジスタの閾値電圧の上昇量を示す。この図から分かるように、付着するハフニウムの量が多くなるほど閾値電圧は上昇するが、ＮおよびＰチャネルトランジスタの閾値電圧の差が大きくなる。両チャネルトランジスタの閾値電圧は出来るだけ等しいことが望まれているので、ハフニウムの量は少ない方が好ましい。Ｐチャネルトランジスタの閾値電圧絶対値とＮチャネルトランジスタの閾値電圧の差が０．１Ｖ以内とすることが望まれているので、ハフニウムの付着量は１．３＊１０１４（atoms/cm２）以下に選定することが好ましい。この時、Ｎチャネルトランジスタの閾値電圧上昇は０．１２Ｖ程度となり、Ｐチャネルトランジスタのそれは０．２２Ｖとなる。
【００１４】
一方、ハフニウムの付着量を少なくするほど閾値電圧の上昇量は小さくなるので、所望の閾値電圧を得るためには、その分チャネルドーズ量を大きくする必要があるが、その場合、今度はトランジスタ間の閾値電圧の差が０．０３Ｖを超えてしまう。そのようなチャネルドーズ量は図１に示しているが、ところが、後述するように、ハフニウムの付着により０．０３Ｖ以内となるチャネルドーズ量の範囲が広がるという効果が得られていることが判明し、Ｎチャンネルトランジスタでは１．１＊１０１３（atoms/cm２）まで、Ｐチャネルトランジスタでは１．４＊１０１３（atoms/cm２）まで拡大できることとなった。このチャネルドーズ量での閾値電圧は図１から分かるように０．４Ｖを若干下回る程度である。いずれにしても、ハフニウムの付着量は、要求されるトランジスタの閾値電圧と０．０３Ｖ以内の閾値電圧差を得るためのチャネルドーズ量との兼ね合いで、その下限値を決定されることになるが、一応の目安としては、ハフニウム付着により閾値電圧の上昇の効果が明確になる４＊１０１３（atoms/cm２）とするのが好ましい。本付着量では、Ｎチャネルトランジスタでは０．０６Ｖ、Ｐチャネルトランジスタでは０．１Ｖの閾値電圧上昇が得られる。
【００１５】
ここで、ゲート絶縁膜厚２．０ｎｍを有し、ゲート長５０ｎｍ、トランジスタ幅０．５μｍを有するＭＯＳトランジスタにおいて、ターゲットする閾値電圧を０．３９Ｖとした場合、従来技術に従ってチャネルドーズ量のみで閾値電圧設定するには、Nチャネルトランジスタではボロンを１＊１０１３（atoms/cm２）注入し、Ｐチャネルトランジスタではヒ素を１．６＊１０１３（atoms/cm２）注入する必要がある。
【００１６】
これに対し、本発明のように、ゲート絶縁膜へのハフニウム付着による仕事関数制御を用いる場合には、前述のとおりチャネルドーズ量（すなわち、チャネル不純物濃度）を低減することができる。たとえばハフニウムによる仕事関数制御での閾値変化量をNチャネルトランジスタで０．１１Ｖ、Ｐチャネルトランジスタで−０．１８Ｖとなるようにハフニウム付着量を１．０＊１０１４（atoms/cm２）に選定した場合、Ｎチャネルトランジスタのチャネルドーズ量を５．３＊１０１２（atoms/cm２）にしてチャネルドーズに関わる閾値電圧を０．２８Ｖとすることにより、Ｎチャネルトランジスタの実効閾値電圧は０．１１+０．２８=０．３９Ｖが得られ、またＰチャネルトランジスタのチャネルドーズ量を５．５＊１０１２（atoms/cm２）にしてチャネルドーズに関わる閾値電圧−０．２１Ｖとすることにより、Ｐチャネルトランジスタの閾値電圧は（−０．１８）＋（−０．２１）＝−０．３９Ｖが得られる。
【００１７】
ここで特筆すべき点は、チャネル不純物のみで閾値電圧制御を行った場合、すなわちＮチャネルトランジスタではボロンを１＊１０１３−注入した場合は、チャネル幅が５μｍ〜０．１５μｍの範囲で、閾値電圧差が０．０４Ｖまで広がっていることである。注入したチャネル不純物がシャロートレンチアイソレーションの内壁酸化膜にボロンが吸収されるため、トランジスタ幅Ｗが狭いほど不純物濃度が低くなることにより閾値電圧が低下する現象（逆狭チャネル効果）が存在し、チャネルドーズ量が多ければ多いほど逆狭チャネル効果が顕著化して閾値電圧差が増加する。この結果、前記したようにＮチャネルトランジスタではチャネル幅が５μｍ〜０．１５μｍの範囲で、閾値電圧差が０．０３Ｖ以内に収めるためにはチャネルドーズが７＊１０１２（atoms/cm２）以下に設定しなければならないが、これでは所望の閾値電圧よりも低くなってしまう。チャネル幅が５μｍ〜０．１５μｍの範囲で、閾値電圧差が０．０４Ｖまで広がっている場合、チャネル幅がほぼ５μｍ〜０．５μｍの範囲のコアトランジスタの閾値電圧と、チャネル幅がほぼ０．１５μｍのＳＲＡＭセルトランジスタの閾値電圧との差が大きいため、コアトランジスタとＳＲＡＭセルトランジスタのそれぞれの閾値が０．３９Ｖになるようにチャネル注入工程を分ける必要が生じる。
【００１８】
一方、ハフニウムによる仕事関数制御を用いる場合にはチャネルドーズ量を５．３＊１０１２（atoms/cm２）まで下げることができるため、逆狭チャネル効果によるトランジスタ幅Ｗに関わる閾値差は小さくできる。
【００１９】
図３にＮチャネルトランジスタにおいて、トランジスタ幅Ｗ＝５μｍにおける閾値電圧を基準とした場合、Ｗ＝１μｍ、Ｗ＝０．５μｍ、Ｗ＝０．１５μｍのトランジスタの閾値電圧がどれくらい変化するかを、ハフニウム付着量に対してプロットしたものである（チャネルボロンドーズ量は１＊１０１３（atoms/cm２））。この結果から、チャネルドーズ量を一定にした場合においてもハフニウム付着量が増加すると逆狭チャネル効果が緩和されることが発見された。
【００２０】
図４はハフニウム付着量を１＊１０１４（atoms/cm２）とした場合の、トランジスタ幅をパラメータとしたチャネルドーズ量に対する閾値電圧の変化 （（ａ）はＮチャネルトランジスタ、（ｂ）はＰチャネルトランジスタ）である。ハフニウムが付着すると逆狭チャネル効果が緩和される効果により、従来のチャネル不純物のみによる閾値電圧の変化図（図１）と比較して、同じチャネルドーズでもトランジスタ幅Ｗ＝５μｍのトランジスタとＷ＝０．１５μｍのトランジスタの閾値電圧差は小さくなっている。この結果、Ｎチャネルトランジスタの場合のチャネルドーズ量は１.１＊１０１３ （atoms/cm２）以下、Ｐチャネルトランジスタの場合のチャネルドーズ量は１．４＊１０１３ （atoms/cm２）以下まで、ＳｏＣとして使用されるトランジスタの閾値電圧の変動は、そのチャネル幅が５μｍ〜０．１５μｍの範囲で、０．０３Ｖ以内に納まっており、チャネルドーズの使用範囲が広がる。
【００２１】
以上のハフニウムによる仕事関数制御による２つの逆狭チャネル効果抑制作用、すなわちハフニウムによる閾値電圧上昇を利用してチャネルドーズ量を低下することによる逆狭チャネル効果抑制作用、およびハフニウムが付着することによる逆狭チャネル効果緩和作用、により、ＳｏＣで用いられるトランジスタ幅Ｗ＝５μｍからＷ＝０．１５μｍのトランジスタの閾値電圧差を極めて小さくすることができる。
【００２２】
かくして、０．３９Ｖの閾値電圧が要求される複数のトランジスを、それらのチャネル幅の違いに係らず、同時に形成することができ、製造プロセスの短縮が実現可能となる。
【００２３】
ＳｏＣには、前述のとおり、特にＩ／Ｏトランジスタとしてゲート絶縁膜がロジックトランジスタやメモリトランジスタよりも厚いトランジスタがある。ゲート絶縁膜が厚い理由は動作電圧が１．８Ｖや３．３Ｖというように比較的高く、高耐圧を要求されるからである。必要な閾値電圧としては０．５Ｖ程度となる。係るトランジスタでは、ゲート絶縁膜が厚いことに起因して閾値電圧がその分上昇する。
【００２４】
図５はゲート絶縁膜厚をパラメータとした場合のチャネルドーズ量に対する閾値電圧の変化である（（ａ）はＮチャネルトランジスタ、（ｂ）はＰチャネルトランジスタ）。たとえばゲート酸化膜厚２．０ｎｍのコアトランジスタの閾値電圧を０．３９Ｖとした場合、Ｎチャネルトランジスタではボロンを１＊１０１３（atoms/cm２）注入し、Ｐチャネルトランジスタではヒ素を１．６＊１０１３（atoms/cm２）注入する必要がある。このとき同じチャネルドーズ量をゲート酸化膜厚３．０ｎｍを有する１．８Ｖ電圧対応のＩ／Ｏトランジスタに用いた場合、閾値電圧はＮチャネルトランジスタで０．５６Ｖ、Ｐチャネルトランジスタで−０．６２Ｖと、必要な閾値電圧よりも大幅に高くなってしまう。これは、チャネルドーズ量の増加にしたがって、ゲート絶縁膜厚２．０ｎｍのトランジスタとゲート絶縁膜厚３．０ｎｍのトランジスタの閾値電圧差が増加するためである。
【００２５】
図６はハフニウム付着量を１＊１０１４（atoms/cm２）とした場合の、ゲート酸化膜厚をパラメータとしたチャネルドーズ量に対する閾値電圧の変化 （（ａ）はＮチャネルトランジスタ、（ｂ）はＰチャネルトランジスタ）である。ゲート絶縁膜２．０ｎｍのコアトランジスタの閾値電圧を０．３９Ｖとした場合、Ｎチャネルトランジスタではボロンを５．３＊１０１２（atoms/cm２）注入し、Ｐチャネルトランジスタではヒ素を５．５＊１０１２（atoms/cm２）注入すれば良い。同じチャネルドーズ量をゲート酸化膜３．０ｎｍを有する１．８Ｖ電圧対応のＩ／Ｏトランジスタに用いた場合、閾値電圧はＮチャネルトランジスタで０．５０Ｖ、Ｐチャネルトランジスタで−０．５０Ｖと、所望の閾値を得ることができる。これはハフニウムによる仕事関数制御を用いることにより、ゲート酸化膜２．０ｎｍのトランジスタの閾値電圧とゲート絶縁膜３．０ｎｍのトランジスタの閾値電圧の差を小さくできる範囲のチャネルドーズ量を用いることができるためである。
【００２６】
トランジスタの閾値電圧は、ゲート電極材料そのものを通常のポリシリコンからメタル金属（シリコンゲート電極が実質的に完全にシリサイド化された所謂フルシリサイドゲート電極を含む）に変更することによっても、上昇させることが出来る。また、ゲート絶縁膜への所定金属の付着とフルシリサイドゲート電極との両方を組み合わせた仕事関数制御による閾値電圧制御を行っても良い。
【００２７】
このように、トランジスタへの所定チャネルドーズ量と、チャネル領域に対するゲート構造に基づく仕事関数制御による閾値電圧の上昇（すなわち、トランジスタのゲート絶縁膜への所定金属の付着および/またはトランジスタのゲート電極材料による仕事関数制御による閾値電圧の上昇）との両方を用いて、トランジスタの閾値電圧を制御することにより、互いに異なるチャネル幅および/またはチャネル長であっても、トランジスタ間の閾値電圧をほぼ同じにすることができる。さらには、実施的に同一構造のトランジスタに対する異なる閾値電圧への設定や、ゲート絶縁膜が異なることに基づき閾値電圧が異なるトランジスタに対する閾値電圧制御のための工程削減を実現している。
【００２８】
閾値電圧がほぼ同じトランジスタには所定ドーズ量でチャネル注入が行われているので、チャネル領域の不純物濃度や分布も実質的に同じである。従って、これらトランジスタのＧＩＤＬ（Gate Induced Drain Leakage）特性、すなわち、閾値電圧以下のソース・ゲート間電圧変化に伴うドレインリーク電流特性は、互いにほぼ等しくなる。すなわち、本発明は、チャネル幅およびチャネル長の少なくとも一つが互いに異なる複数のトランジスタの夫々がゲート絶縁膜への所定金属の付着および/またはゲート電極材料による仕事関数制御を受けており、且つそれらトランジスタのＧＩＤＬ特性が互いにほぼ同一であることも特徴としている。
【００２９】
そして、本発明による半導体装置の製造方法は、チャネル幅が互いに異なる複数のトランジスタの形成に際し、それらのチャネル領域に互いに実質的同じ量の不純物を注入し、これらトランジスタのチャネル領域との間の仕事関数制御による閾値電圧制御を果たすゲート構造（すなわち、これらトランジスタのゲート絶縁膜上に所定の金属を付着してシリコンゲート電極を形成する、および/またはこれらトランジスタのゲート絶縁膜上に金属ゲート電極（フルシリサイドゲート電極を含む）を形成するというゲート構造）を形成することを特徴としている。
【００３０】
ゲート絶縁膜厚が異なるトランジスタを有する場合は、当該トランジスタのチャネル領域にも同じ量だけ不純物を注入し、所望膜厚のゲート絶縁膜を形成し、そして上記の仕事関数制御による閾値電圧上昇処理を施してもよい。
【００３１】
また、上記複数のトランジスタの少なくとも一つと実質的に同一のチャネル幅および長を有するトランジスタであって、閾値電圧が異なるトランジスタを有する場合は、当該トランジスタのチャネル領域への不純物注入量を変更し、そして上記の仕事関数制御による閾値電圧上昇処理を施してもよい。
【発明の効果】
【００３２】
かくして、本発明によれば、製造工程の短縮を図りながら、チャネル幅およびチャネル長の少なくとも一つが互いに異なる複数のトランジスタの閾値電圧をほぼ等しいものとすることが出来る。
【００３３】
しかも、チャネルドーズ量を低く抑えているので、キャリア移動度の低下や接合リークの増大という不所望な特性劣化が防止される。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施形態につき、図面および表を参照しながら詳細に説明する。
【００３５】
図７は、本発明の実施形態にもとづくＳｏＣの、半導体チップ上での機能ブロックの構成を示したものである。本ＳｏＣは、多数のロジックトランジスタでなるロジック部１０、多数のメモリセルトランジスタやその周辺トランジスタでなるＳＲＡＭ２０および多数のＩ／ＯトランジスタでなるＩ／Ｏ３０を含む。ロジック部１０およびＳＲＡＭ２０の電源電圧は１．２Ｖであり、Ｉ／Ｏのそれは１．８Ｖ、３．３Ｖのように複数の電源電圧が用いられる。
【００３６】
図８に、本ＳｏＣに形成される代表的なトランジスタの模式的平面図および断面図を示す。同図（ａ）はロジック部１０で使用される半導体基板６０上に形成された拡散層５０およびゲート電極４０を有するロジックトランジスタ（コアトランジスタともいう）、同図（ｂ）は半導体基板６０上に形成された拡散層５０およびゲート電極４０を有するメモリセルトランジスタ、および同図（ｃ）は半導体基板６０上に形成された拡散層５０およびゲート電極４０を有するＩ／Ｏトランジスタをそれぞれ示している。コアトランジスタは、互いにほぼ等しいチャネル幅、チャネル長およびゲート絶縁膜厚をもって形成されているが、前述のように、高、中、低の３種類の閾値電圧のトランジスタが用意されている。それぞれのターゲット閾値電圧は、Ｎチャネルトランジスタで０．３０Ｖ、０．３９Ｖおよび０．４８Ｖであり、Ｐチャネルトランジスタで−０．３０Ｖ、−０．３９Ｖおよび−０．４８Ｖである。メモリセルトランジスタは、コアトランジスタとはチャネル長およびゲート絶縁膜厚は同じであるが、高密度化のためにチャネル幅がかなり小さい。小さいチャネル幅をもって形成されるが、閾値電圧「中」のコアトランジスタと同じターゲット閾値電圧（０．３９Ｖ）とされている。さらには、図示していないが、閾値電圧「高」（０．４８Ｖ）のメモリトランジスタも用意されている。Ｉ／Ｏトランジスタは、コアトランジスタとほぼ同じチャネル幅で形成されるも、電源電圧が１．８Ｖ系と３．３Ｖ計の２種類が用意されており、チャネル長およびゲート絶縁膜厚は共に大きく形成される。なお、１．８Ｖ系のＩ／Ｏトランジスタ（１．８Ｉ／Ｏトランジスタ）および３．３Ｖ系のＩ／Ｏトランジスタ（３．３ＶＩ／Ｏトランジスタ）のゲート絶縁膜厚は夫々３．０ｎｍ、７．０ｎｍで、閾値電圧は両方とも０．５Ｖであり、コアトランジスタやメモリセルトランジスタよりも大きい。
【００３７】
このように複数種類の構造および複数種類の閾値電圧が要求されるトランジスタに対し、本発明に従った閾値電圧制御は以下のようにして行われる。
【００３８】
まず、仕事関数制御による閾値電圧上昇量を決定する。本実施形態の場合は、図２に示したゲート絶縁膜上へのハフニウム付着より仕事関数制御を使用するが、付着するハフニウムの量としては、一番小さい閾値電圧が要求されるトランジスタを基準として決定する。本例の場合は、高速動作用コアトランジスタの閾値電圧である０．３Ｖである。前述のように、高速動作用コアトランジスタが形成されるウェル領域の不純物濃度は、接合容量や耐圧を優先して決定されているのでその表面濃度はかなり薄くなっており、チャネルドープが必要である。必要なドープ量は、ハフニウムの付着量に基づく閾値電圧の上昇との兼ね合いから決定する必要があるが、ウェル領域表面の不純濃度を制御性良く設定するという点も考慮に入れ、高速動作用コアトランジスタのチャネルドーズ量として、Ｎチャネルトランジスタでは１＊１０１２（atoms/cm２）、Ｐチャネルトランジスタでは７＊１０１１（atoms/cm２）としている。これは、図１から分かるように、Ｎチャネルトランジスタで０．１９Ｖの閾値電圧、Ｐチャネルトランジスタで−０．１２の閾値電圧となる。その結果、ハフニウムの付着量としては１＊１０１４（atoms/cm２）となり、これによって、Ｎチャネルトランジスタでは、閾値電圧が約０．１１Ｖシフトする。この量に対するＰチャネルトランジスタの閾値電圧シフト量は約０．１８Ｖとなる。結果、ＮおよびＰチャネルとトランジスタの閾値電圧はそれぞれ０．３Ｖ、−０．３Ｖとなり、ターゲット閾値電圧を満足することができる。
【００３９】
ハフニウムによる仕事関数制御に基づく閾値電圧上昇がＮチャネルトランジスタで０．１１Ｖ、Ｐチャネルトランジスタで−０．１８Ｖとなったのであり、これは全トランジスタの閾値電圧の絶対値をその分上昇することになる。ハフニウムによる閾値電圧制御を用いた場合、０．３９Ｖの中閾値電圧を有するコアトランジスタおよびメモリセルトランジスタに必要なチャネルドーズ量は、図１からＮチャネルトランジスタで５．３＊１０１２（atoms/cm２）、Ｐチャネルトランジスタで５．５＊１０１２（atoms/cm２）となる。低リークコアトランジスタ、即ち０．４８Ｖの高閾値電圧トランジスタに対するチャネルドーズ量は、Ｎチャネルトランジスタで１．０＊１０１３（atoms/cm２）、Ｐチャネルトランジスタで１．０＊１０１３（atoms/cm２）となる。
【００４０】
図９に、ハフニウムによる仕事関数制御をする場合のチャネルドーズ量および逆狭チャネル効果による閾値電圧低下量（Ｗ＝５μｍのトランジスタの閾値電圧と、Ｗ＝０．１５μｍのトランジスタの閾値電圧の差分）、および、ハフニウムによる仕事関数制御をしない場合のチャネルドーズ量および逆狭チャネル効果による閾値電圧低下量を、３つの閾値電圧ターゲットに対して表したものである。Ｎチャネルトランジスタの場合、ハフニウムによる仕事関数制御をしない場合と比較してハフニウムによる仕事関数制御をした場合には、チャネルドーズ量を４．０＊１０１２〜５．０＊１０１２（atoms/cm２）低減することができる。さらに閾値電圧が０．４８Ｖの時、逆狭チャネル効果による閾値電圧低下量はハフニウムによる仕事関数制御をしない場合は０．０６５Ｖであるのに対して、ハフニウムによる仕事関数制御をした場合には０．０３Ｖに低減することができる。Ｐチャネルトランジスタの場合、ハフニウムによる仕事関数制御をしない場合と比較してハフニウムによる仕事関数制御をした場合には、チャネルドーズ量を４．５＊１０１２〜１１．０＊１０１２（atoms/cm２）低減することができる。さらに閾値電圧が０．４８Ｖの時、逆狭チャネル効果による閾値電圧低下量はハフニウムによる仕事関数制御をしない場合は０．０５Ｖであるのに対して、ハフニウムによる仕事関数制御をした場合には０．０２３Ｖに低減することができる。
【００４１】
Ｉ／Ｏトランジスタに要求される閾値電圧は、０．５Ｖである。ゲート絶縁膜厚３．０ｎｍを有する１．８ＶＩ／Ｏトランジスタの場合、コアトランジスタと同一のハフニウム付着量（１．０＊１０１４（atoms/cm２））およびコアトランジスタの閾値電圧０．３９Ｖとなるチャネルドーズ量を用いることにより、図５に示すようにゲート絶縁膜の厚い分だけ閾値電圧が０．１１Ｖ上昇して０．５０Ｖの閾値電圧となる。
【００４２】
３．３ＶＩ／Ｏトランジスタは７．０ｎｍのゲート絶縁膜厚を有している。この場合には、コアトランジスタと同一のハフニウム付着量（１．０＊１０１４（atoms/cm２））およびコアトランジスタの閾値電圧０．３０Ｖとなるチャネルドーズ量を用いることにより、図５に示すようにゲート酸化膜の厚い分だけ閾値電圧が０．２０Ｖ上昇して０．５０Ｖの閾値電圧となる。
【００４３】
これらＩ／Ｏトランジスタのターゲット閾値電圧とチャネルドーズ量も併せて図９に示している。
【００４４】
かくして、付着するハフニウムの量および必要とするチャネルドーズ量が決まり、さらには、チャネルドープを共用できるトランジスタが特定できる。これをまとめると、すなわち、本実施形態によるＳｏＣを構成する各トランジスタに要求される閾値電圧、各トランジスタのゲート絶縁膜表面に付着させるハフニウム（Ｈｆ）量、および各トランジスタに対するチャネルドーズ量をまとめると、図１０のとおりになる。
【００４５】
Ｈｆ量は全トランジスタで同じである。Ｎチャネルトランジスタ用としてのチャネルドーズは３種類となり、そのうちの１．０＊１０１２（atoms/cm２）は低閾値電圧（ＶＴＬＮ＝０．３０Ｖ）のコアトランジスタおよび３．３Ｉ／Ｏトランジスタ（ＶＴ３．３Ｎ＝０．３０Ｖ）で共用され、５．３＊１０１２（atoms/cm２）は中閾値電圧（ＶＴＭＮ＝０．３９Ｖ）のコアトランジスタおよびメモリトランジスタならびに１．８Ｉ／Ｏトランジスタ（ＶＴ１．８Ｎ＝０．３０Ｖ）で共用され、１．０＊１０１３（atoms/cm２）は高閾値電圧（ＶＴＨＮ＝０．４８Ｖ）のコアトランジスタおよびメモリトランジスタで共用される。Ｐチャネルトランジスタ用のチャネルドーズ量も３種類であり、そのうちの７．０＊１０１１（atoms/cm２）は低閾値電圧（ＶＴＬＰ＝−０．３０Ｖ）のコアトランジスタおよび３．３Ｉ／Ｏトランジスタ（VT3.3P＝−０．３０Ｖ）で共用され、５．５＊１０１２（atoms/cm２）は中閾値電圧（ＶＴＭＰ＝−０．３９Ｖ）のコアトランジスタおよびメモリトランジスタならびに１．８Ｉ／Ｏトランジスタ（ＶＴ１．８Ｐ＝−０．５０Ｖ）で共用され、１．０＊１０１３（atoms/cm２）は高閾値電圧（ＶＴＨＰ＝−０．４８Ｖ）のコアトランジスタおよびメモリトランジスタで共用される。
【００４６】
以下、上記に基づき決定した製造パラメータをもって製造されるＳｏＣの製造フローにつき、図面を参照しながら詳細に説明しよう。
【００４７】
図１１〜図１４は半導体基板としてのシリコン基板に対する阻止分離工程から各トランジスタの電極形成までの概略を示した工程フロー図である。各図では一つのＮチャネルトランジスタと一つのＰチャネルトランジスタの未が示されているが、実際は同一のシリコン基盤に多数のトランジスタが、必要とされるゲート幅や長、さらにはゲート絶縁膜厚をもって形成されることに注意されたい。また、図１０に示した１４種類のトランジスタに全てについて図示した方が理解はより容易となるが、図１１〜図１４では低閾値電圧コアトランジスタのみを代表的に示し、他の種類のトランジスタについては、必要な時にその都度説明を加えることで、図面の簡略化を図ることにする。
【００４８】
図１１（ａ）に示すように、シリコン基板１００上に、酸化膜１０１および窒化膜１０２でなる素子分離形成用絶縁膜１０５が形成される。この絶縁膜１０５の素子分離領域に相当する部分が選択的に除去され、残った絶縁膜をマスクとして基板１００に対しエッチングが施され、素子分離用溝１０６が形成される。
【００４９】
この溝１０６は例えばシリコン酸化膜のような絶縁膜で埋められ、化学的機械的研磨（ＣＭＰ）が施されて、図１１（ｂ）のように素子分離絶縁膜１１０が形成される。これにより、各トランジスタが形成されることになる素子形成領域が所謂シャロートレンチアイソレーション（Shallow Trench Isolation：ＳＴＩ）により区画される。
【００５０】
ＳＴＩとしての素子分離絶縁膜１１０を有する基板１００の全面に、図１１（ｃ）に示すように、犠牲酸化膜１１２およびフォトレジスト膜１１３が形成され、レジスト膜１１３に対して選択エッチング処理が施される。除去される部分は、図１０で示したように、低閾値電圧ＮチャネルコアトランジスタおよびＮチャネル３．３Ｉ／Ｏトランジスタが形成される素子形成領域に対応する部分である。この後、残ったフォトレジスト膜１１３をマスクにして、Ｐウェル領域１１５を形成するためのボロン不純物のイオン注入が行われ、さらに、チャネルドープ領域１１７形成のためのボロン不純物のイオン注入（即ち、チャネルドープ）が図１０のドーズ量をもって行われる。
【００５１】
図示しないが、フォトレジスト膜１１３は除去され、新たなフォトレジスト膜が選択的に形成される。この新たなフォトレジスト膜で覆われない部分は、中閾値電圧Nチャネルのコアおよびメモリトランジスタが形成される素子形成領域と、Ｎチャネル１．８Ｉ／Ｏトランジスタが形成される素子形成領域である。そして、フォトレジスト膜をマスクにして、これらトランジスタに対するＰウェル領域およびチャネルドープ領域のためのイオン注入が行われる。本フローが再度行われ、高閾値電圧Ｎチャネルのコアおよびメモリトランジスタがケ性される阻止形成領域に対しＰウェル領域およびチャネルドープ領域のためのイオン注入が行われる。
【００５２】
次に、図１１（ｄ）に示すように、フォトレジスト膜１２０が再度塗布形成され、低閾値電圧のＰチャネルコアトランジスタおよびＰチャネル３．３Ｉ／Ｏトランジスタが形成される素子形成領域に相当する部分が除去され、Ｎウェル領域１２５形成用のリン不純物のイオン注入とチャネルドープ領域１２７形成用のヒ素不純物のイオン注入が行われる。チャネルドーズ量は図１０に示す量である。
【００５３】
この後、レジスト膜１２０が除去され、図示していないが、中閾値電圧Ｐチャネルのコアおよびメモリトランジスタ並びにＰチャネル１．８ＶＩ／Ｏトランジスタのウェル領域およびチャネルドープ領域のためのイオン注入が、新たなフォトレジスト膜の選択形成により行われる。この後さらに、高閾値電圧Ｐチャネルのコアおよびメモリトランジスタのウェル領域およびチャネルドープ領域のためのイオン注入が、新たなフォトレジスト膜の選択形成により行われる。
【００５４】
かくして、各トランジスタに要求されるウェル領域およびチャネルドープ領域形成のためのイオン注入が完了する。ここで、１４種類のトランジスタに対して実際に行われるイオン注入のためのマスク形成工程は６回と半数以下になり、製造工程が大幅に少なくなっている。
【００５５】
この後、基板１００表面を清浄化し、図１２（ａ）にように、全面にゲート絶縁膜１３０が２．０ｎｍの厚さを持って形成される。１．８ＶＩ／Ｏトランジスタおよび３．３ＶＩ／Ｏトランジスタのゲート絶縁膜厚はそれぞれ２．０ｎｍおよび７．０ｎｍであるので、これらについては、コアおよびメモリトランジスタに対するマスク処理と行った後に、ゲート絶縁膜の再成長が行われる。ゲート絶縁膜としてはシリコン酸窒化膜を用いるので、まずは基板１００の表面が熱酸化によりシリコン酸化膜を形成し、そしてプラズマ窒化処理が施される事になる。かくして、各トランジスタに必要なゲート絶縁膜が形成される。
【００５６】
しかる後に、本発明に従って、ゲート絶縁膜全面にハフニウムが図９に示した量を持ってＡＬＤ法（原子層堆積法）により付着される（図１２（ａ））。付着はＣＶＤ法やスパッタ法を用いても良い。
【００５７】
ハフニウムが付着されたゲート絶縁膜の全面に多結晶シリコン層がＣＶＤにより形成され、パターニングを行うことにより、各トランジスタのシリコンゲート電極１３５が形成される（図１２（ｂ））。このように、本実施形態では、ゲート構造に基づく仕事関数制御として、ゲート絶縁膜へのハフニウム付着による閾値電圧上昇を用いている。  
次に、各トランジスタのソース・ドレイン領域形成工程に移るのであるが、本実施形態では、各トランジスタの閾値電圧の微調整のために、所謂ポケット注入と呼ばれる、チャネルドープ領域１１７と同じ導電型を呈する不純物をチャネル領域に選択的にさらにイオン注入している。
【００５８】
即ち、各トランジスタの閾値電圧は、これまで説明してきたように、チャネルドーズ量およびゲート絶縁膜へのハフニウム付着量により主に制御しているが、実際はドーズ量や付着量にバラツキが発生することは避けられない。また、所望とする閾値電圧を得るためのチャネルドーズ量とハフニウム付着量との組合せがぴったりと決まらない場合があり得る。そこで、ポケット注入より、閾値電圧を微調整するのである。その注入量は、経験や試作品からのフードバックにより得ることが一般的である。
【００５９】
かかるポケット注入として、図１２（ｃ）に示すように、各Ｐチャネルトランジスタの形成領域をフォトレジスト膜１４０でマスクし、不純物としてボロンをウェル領域１１５に対し斜め方向からイオン注入している。本実施形態では、図示していないが、ＮチャネルＩ／Ｏトランジスタもマスクされている。すなわち、各コアおよびメモリトランジスタには同じ量のポケット注入を行っているものの、各Ｉ／Ｏトランジスタに対する閾値電圧の微調整が若干異なるためこれらへのポケット注入量は異ならせている。
【００６０】
ポケット注入を施した後、図１３（ａ）に示すように、レジスト膜１４０を再びマスクとしてヒ素をイオン注入し、Ｎチャネルコアおよびメモリトランジスタのソース・ドレインエクスンション領域１５０を形成する。この後、図示していないが、レジスト膜１４０を除去し、新たなレジスト膜を選択的に形成してマスク層を形成して、各Ｉ／Ｏトランジスタのためのポケット注入およびソース・ドレインエクスンション領域する。
【００６１】
しかる後、図１３（ｂ）に示すように、Ｎチャネルトランジスタをマスク層（図示せず）で覆い、Ｐチャネルのコアトランジスタ、メモリトランジスタおよびＩ／Ｏトランジスタに対するポケット注入およびソース・ドレインエクスンション領域１５３形成を図１３（ａ）での説明と同様にして行う。そして、各トランジスタのゲートの側面にサイドウォール絶縁膜１５５を形成する。
【００６２】
勿論、ポケット注入による閾値電圧の微調整が不要な場合は、このポケット注入は省略される。また、一部のトランジスタのみにポケット注入による閾値電圧微調整を行ってもいい。
【００６３】
図１３（ｃ）に示すように、各Ｐチャネルトランジスタの形成領域を覆うようにマスク層としてのフォトレジスト膜１６０を形成し、ヒ素のイオン注入を行ってＮチャネルトランジスタのＮ型のソース・ドレイン領域１６５を形成する。この形成工程は、コアトランジスタ、メモリトランジスタおよびＩ／Ｏトランジスタに対して同時に行われる。
【００６４】
Ｐチャネルトランジスタのソース・ドレイン領域のために、図１３（ｄ）にように、図示しないが、マスク層で各Ｎチャネルトランジスタを覆いボロンをイオン注入してＰ型のソース・ドレイン領域１７０が形成される。
【００６５】
この後、図１４（ａ）のように、チタン、コバルト或いはニッケルのような所望な金属を全面に堆積し、熱処理を行って各トランジスタのソース・ドレイン領域１６５、１７０の表面に金属シリサイド層１８０を形成する。なお、図示していないが、ポリシリコンゲート電極の表面にもシリサイド層を形成しても良い。
【００６６】
そして、図１４（ｂ）に示すように、シリコン酸化膜のような層間絶縁膜１８５を全面に形成し、各トランジスタに対するコンタクトホールが開口されてタングステン等にメタルコンタクトプラグ電極１９０が形成される。
【００６７】
以上のようにして、ゲート幅が互いに異なりゲート絶縁膜厚が同じトランジスタであって閾値電圧がほぼ等しいトランジスタ、ゲート幅およびゲート絶縁膜厚が同じトランジスタであって閾値電圧が互いに異なるトランジスタ、さらには、ゲート絶縁膜差に応じた閾値電圧を有するトランジスタを備えたＳｏＣが、より少ない工程数をもって形成される。
【００６８】
なお、上記実施形態では、ゲート構造に基づく仕事関数制御による閾値電圧制御方法として、ゲート絶縁膜へのハフニウム（Ｈｆ）の付着を用いたが、用いる金属としては、Ｈｆの他にＺｒ、Ａｌ、Ｌａ、Ｐｒ、Ｙ、Ｔｉ、Ｔａ、Ｗの中から一つまたは複数の組合せでもよい。また、金属の付着だけの制御方法以外にも、同様の効果をもたらす仕事関数制御方法が存在する。たとえば、ゲート絶縁膜にＨｆＳｉＯＮ膜を用いて、Ｎチャネルトランジスタのゲート電極材料にフルシリサイドのＮｉ３Ｓｉを用いると約０．３Ｖの閾値電圧上昇が得られ、Ｐチャネルトランジスタのゲート電極材料にフルシリサイドのＮｉＳｉ２を用いると約−０．３５Ｖの閾値電圧シフトが得られる。またゲート絶縁膜にＨｆＳｉＯＮ膜を用いて、Ｎチャネルトランジスタのゲート電極材料にフルシリサイドのＴａＳｉＮを用いると約０．３５Ｖの閾値電圧上昇が得られ、Ｐチャネルトランジスタのゲート電極材料にフルシリサイドのＴｉＳｉＮを用いると約−０．３５Ｖの閾値電圧シフトが得られる。さらには、ゲート絶縁膜への上記金属付着は行わないで、ゲート電極のみによる仕事関数制御も可能である。例としてはＮチャネルトランジスタのゲートポリシリ電極にリンを５．０＊１０１５（atoms/cm２）注入後、Ｎｉを付着して熱処理してゲート電極をすべてシリサイド化するフルシリサイド法を用いてＮｉＳｉ電極を形成した場合、閾値電圧は約０．３Ｖ上昇し、Ｐチャネルトランジスタのゲートポリシリ電極にボロンを５．０＊１０１５（atoms/cm２）注入後フルシリサイド法を用いてＮｉＳｉ電極を形成した場合、閾値電圧は約−０．４Ｖシフトする。
【図面の簡単な説明】
【００６９】
【図１】ハフニウムによる仕事関数制御を行なわない場合の閾値電圧のチャンネルドーズ依存性（トランジスタ幅Ｗをパラメータ）を示すグラフである。
【図２】ゲート絶縁膜に付着したハフニウムの量に対するトランジスタの閾値電圧の上昇量を示すグラフである。
【図３】ハフニウムの付着量に対するトランジスタの閾値電圧の変化量（トランジスタ幅Ｗ=５μｍのトランジスタの閾値電圧を基準）を示すグラフである
【図４】ハフニウムの付着量：１＊１０１４［ａｔｏｍｓ／ｃｍ２］の場合の、チャンネルドーズ量に対する閾値電圧の変化（トランジスタ幅Ｗをパラメータ）を示すグラフである。
【図５】ハフニウムによる仕事関数制御を行なわない場合の閾値電圧のチャンネルドーズ依存性（ゲート絶縁膜膜厚をパラメータ）を示すグラフである。
【図６】ハフニウムの付着量：１＊１０１４［ａｔｏｍｓ／ｃｍ２］の場合の、トランジスタのチャンネルドーズ量依存性（ゲート絶縁膜膜厚をパラメータ）を示すグラフである。本実施形態に係る半導体装置の構成を示す断面図である。
【図７】本発明の実施形態に係るＳｏＣの、半導体チップ上での機能ブロックの構成を示す平面図である。
【図８】本発明の実施形態に係るＳｏＣに形成される代表的なトランジスタの模式的平面図および断面図を示す。
【図９】コアトランジスタの３つの閾値電圧に対応するチャンネルドーズ量（ハフニウム付着：有／無）、電源電圧１．８Ｖ／３．３ＶのＩ／Ｏトランジスタの１つの閾値電圧に対応するチャンネルドーズ量（ハフニウム付着：有）を示す表である。
【図１０】本発明の実施形態に係るＳｏＣを構成する各トランジスタに要求される閾値電圧、各トランジスタのゲート絶縁膜表面に付着させるハフニウム（Hf）量、および各トランジスタに対するチャネルドーズ量を示す表である。
【図１１】本発明の実施形態に係る半導体装置の製造工程フローを示す断面図である。
【図１２】本発明の実施形態に係る半導体装置の製造工程フローを示す断面図である。
【図１３】本発明の実施形態に係る半導体装置の製造工程フローを示す断面図である。
【図１４】本発明の実施形態に係る半導体装置の製造工程フローを示す断面図である。
【符号の説明】
【００７０】
１０    ロジック部半導体装置
２０    ＳＲＡＭ
３０    Ｉ／Ｏ
４０    ゲート電極
５０    拡散層
６０    シリコン基板
１００  シリコン基板
１０１  酸化膜
１０２  窒化膜
１０５  素子分離形成用絶縁膜
１０６  素子分離用溝
１１０  素子分離絶縁膜
１１２  犠牲酸化膜
１１３  フォトレジスト膜
１１５  Ｐウェル領域
１１７  チャンネルドープ領域
１２０  フォトレジスト膜
１２５  Ｎウェル領域
１２７  チャンネルドープ領域
１３０  ゲート絶縁膜
１３５  ゲート電極
１４０  フォトレジスト膜
１５０  ソース・ドレインエクステンション領域
１５３  ソース・ドレインエクステンション領域
１５５  サイドウォール絶縁膜
１６０  フォトレジスト膜
１６５  Ｎ型のソース・ドレイン領域
１７０  Ｐ型のソース・ドレイン領域
１８０  金属シリサイド層
１８５  層間絶縁膜
１９０  メタルコンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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