(57)【要約】【課題】  複数の画素を共通に接続する信号線ごとに増幅器を有する光電変換装置において、画素信号の加算動作時にオフセット成分も加算されるという問題があった。【解決手段】  複数の画素から出力される信号と、回路中で発生するオフセット成分とを反転増幅器の帰還容量に蓄積し、反転増幅器の後段に設けられた２つの容量の一方には画素信号とオフセット成分とを保持させ、もう一方の容量にはオフセット成分のみを保持させる。反転増幅器の後段に設けられた両容量で保持する電圧の差分を出力する。【選択図】  図１
2008078894.tif 000002
【特許請求の範囲】
【請求項１】
入射光を電気信号に変換して出力する複数の画素と、
前記複数の画素から順次出力される電気信号が共通に供給される信号線と、
前記信号線に供給される電気信号が第一の容量を介して入力端子に入力される反転増幅器と、
前記反転増幅器の前記入力端子と出力端子との短絡又は開放を切り換える第一のスイッチと、
前記第一のスイッチと並列に、前記反転増幅器の前記入力端子と前記出力端子との間に第二のスイッチを介して接続される第二の容量と、
前記反転増幅器の前記出力端子と接続される、互いに並列な第三の容量及び第四の容量と、
前記第三の容量及び前記第四の容量が保持する電圧の差分を出力する差分演算部と、
を有し、
前記第二の容量及び前記第三の容量は、前記第一のスイッチを短絡後開放することで前記反転増幅器から出力される信号と、２つ以上の前記画素から出力された電気信号に応じて前記反転増幅器から出力される信号と、を保持し、
前記第四の容量は、前記第一のスイッチを短絡後開放することで前記反転増幅器から出力される信号を保持することを特徴とする光電変換装置。
【請求項２】
前記２つ以上の画素のうち少なくとも１つの前記画素から電気信号を出力する動作を行った後、
前記第四の容量で、前記第一のスイッチを短絡後開放することで前記反転増幅器から出力される信号を保持する動作を行うことを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記信号線に接続された複数の画素のいずれからも入射光を変換した電気信号が出力されていない期間中に、前記第一のスイッチを短絡から開放へ切り換える制御を連続して繰り返し行った後、前記反転増幅器の前記出力端子から出力される信号を前記第四の容量に保持させることを特徴とする請求項１乃至請求項２のいずれかに記載の光電変換装置。
【請求項４】
前記光電変換装置は複数の第二の容量と、該複数の第二の容量に対応する複数の第二のスイッチとを有することを特徴とする請求項１乃至請求項３のいずれかに記載の光電変換装置。
【請求項５】
前記複数の画素はカラーフィルタを有し、
出力順序の連続する１組の２つの画素を、前記信号線に沿って前記反転増幅器に遠い側の画素の電気信号を先に前記信号線に供給する制御と、
前記１組の２つの画素とは異なる、出力順序の連続する１組の２つの画素を、前記信号線に沿って前記反転増幅器から近い側の画素の電気信号を先に前記信号線に供給する制御と、
をそれぞれ１度以上行うことを特徴とする請求項１乃至請求項４のいずれかに記載の光電変換装置。
【請求項６】
１フレームにおいて、前記信号線に接続された画素の数よりも少ない数の画素の電気信号を前記信号線に供給することを特徴とする請求項１乃至請求項４のいずれかに記載の光電変換装置。
【請求項７】
前記複数の画素はカラーフィルタを有し、
前記２つ以上の画素は同色のフィルタを有することを特徴とする請求項６に記載の光電変換装置。
【請求項８】
入射光を電気信号に変換して出力する複数の画素と、
前記複数の画素から順次出力される電気信号が共通に供給される信号線と、
前記信号線に供給される電気信号が第一の容量を介して入力端子に入力される反転増幅器と、
前記反転増幅器の前記入力端子と出力端子との短絡又は開放を切り換える第一のスイッチと、
前記第一のスイッチと並列に、前記反転増幅器の前記入力端子と前記出力端子との間に第二のスイッチを介して接続される第二の容量と、
前記反転増幅器の前記出力端子と接続される、互いに並列な第三の容量及び第四の容量と、
前記第三の容量及び前記第四の容量が保持する電圧の差分を出力する差分演算部と、
を有し、
前記複数の画素のうちの２つ以上のＮ個の画素について、
前記第二のスイッチを短絡した状態で前記画素から出力される電気信号を前記信号線に供給し、前記第二のスイッチを短絡した状態で次に前記画素から出力される電気信号を前記信号線に供給する前に、前記第二のスイッチを開放して前記第一のスイッチを短絡後開放する動作と、
前記第二のスイッチを短絡した状態で、Ｎ個目の電気信号を出力する前記画素から出力される電気信号を前記信号線に供給することで前記反転増幅器の前記出力端子から出力される信号を前記第三の容量で保持する動作と、
前記第一のスイッチを短絡後開放することで前記反転増幅器の前記出力端子から出力される信号を前記第四の容量に保持する動作と、
を行うことを特徴とする光電変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置に関する。特に、同一の信号線に接続された画素の信号加算に関する。
【背景技術】
【０００２】
従来の光電変換装置においては、二次元上に配列された画素を一列ごとに共通の信号線に接続し、各信号線上に増幅器を設ける技術が知られている。これによりノイズ成分の影響が相対的に低減され、Ｓ／Ｎ比を高めることができる。このような構成においては、増幅器の入力端子の前段に設けられた容量と、増幅器の帰還容量とで増幅器の増幅率を決定する容量帰還型の増幅器が一般的に用いられる。
【０００３】
光電変換装置には、全画素の信号をそれぞれ独立に読み出すモードの他、動画や高フレームレートに対応した高速読み出しモードを備えることがある。高速読み出しモードを実現するために、読み出す画素を間引くことで読み出す画素数を減らすことが行われている。この際、間引かれた画素の信号を利用しないと感度が低下するので、間引かれた画素の信号を、読み出される画素の信号に加算することが望ましく、様々な技術が提案されている。
【０００４】
特開２００３−０１８４６９号公報（特許文献１）には、画素の各列に設けられたサンプルホールド容量と容量帰還型の反転アンプの帰還容量に、複数行分の画素信号を蓄積する固体撮像装置が提案されている。
【特許文献１】特開２００３−０１８４６９号公報（第１２頁、図８）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示される固体撮像装置は、反転アンプごとに特性のばらつきがある他、回路中で発生するオフセットも反転アンプで増幅された上で加算されてしまい、複数行の加算時に問題となる。
【０００６】
本発明は、加算動作に関与する回路のオフセットを低減することで、光電変換システムのノイズ性能を向上し、上記問題を解決することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するための本発明は、入射光を電気信号に変換して出力する複数の画素と、前記複数の画素から順次出力される電気信号が共通に供給される信号線と、前記信号線に供給される電気信号が第一の容量を介して入力端子に入力される反転増幅器と、前記反転増幅器の前記入力端子と出力端子との短絡又は開放を切り換える第一のスイッチと、前記第一のスイッチと並列に、前記反転増幅器の前記入力端子と前記出力端子との間に第二のスイッチを介して接続される第二の容量と、前記反転増幅器の前記出力端子と接続される、互いに並列な第三の容量及び第四の容量と、前記第三の容量及び前記第四の容量が保持する電圧の差分を出力する差分演算部と、を有し、前記第二の容量及び前記第三の容量は、前記第一のスイッチを短絡後開放することで前記反転増幅器から出力される信号と、２つ以上の前記画素から出力された電気信号に応じて前記反転増幅器から出力される信号と、を保持し、前記第四の容量は、前記第一のスイッチを短絡後開放することで前記反転増幅器から出力される信号を保持することを特徴とする光電変換装置である。
【発明の効果】
【０００８】
本発明によれば、加算時に生じるオフセットを低減した信号を得ることができる。
【０００９】
さらに、オフセット成分を第四の容量に保持させる動作を、画素信号を第三の容量に保持させる動作よりも後に行うことで、回路の挙動を安定させることができる。
【００１０】
画素にカラーフィルタを有し、増幅器の帰還容量を複数並列に備え、画素の並びとは異なるように電気信号を順次出力することで、複数色の画素の電気信号を混色することなしに加算することができる。
【発明を実施するための最良の形態】
【００１１】
（実施例１）
図１は本発明の第１の実施形態を説明するための回路図である。本実施例におけるスイッチはいずれもＭＯＳスイッチであることとする。
【００１２】
画素１０１が２次元状に配列されており、各列の画素が信号線である第一の垂直線１００に共通に接続されている。第一の垂直線１００の一端はゲイン回路１０２に接続される。ゲイン回路１０２の出力はオフセットキャンセル回路１０３に接続され、オフセットキャンセル回路１０３の出力は水平共通出力線１０４と１０５に出力される。水平共通出力線１０４、１０５はそれぞれ差分演算部である出力アンプ３２の異なる入力端子に接続され、両者の差分が出力端子３３から出力される。
【００１３】
制御手段である垂直走査回路４０は画素１０１を行ごとに選択する。同じく制御手段である水平走査回路４１によって選択された列の出力が第一の垂直線１００に順次出力される。垂直走査回路４０及び水平走査回路４１はそれぞれ入力端子４２及び４３から入力されるパルスによって駆動される。
【００１４】
画素１０１は、入射光を電気信号に変換して蓄積するフォトダイオード１、フォトダイオード１に蓄積された電荷を画素ソースフォロワ３のゲートであるフローティングディフュージョン（以降ＦＤと称す）に転送するための転送スイッチ２と、ＦＤをリセット用電源６から供給されるリセット電圧にするためのリセットスイッチ４と、画素を選択するための選択スイッチ５で構成される。リセットスイッチ４、転送スイッチ２、行選択スイッチ５はそれぞれリセット制御線７−１、７−２、画素信号転送制御線８−１、８−２、行選択制御線９−１、９−２によって各行共通に垂直走査回路に接続される。
【００１５】
ソースフォロワ３は列選択スイッチ５と、第一の垂直線１００に接続される画素電流源１１とでソースフォロワアンプを構成する。画素電流源１１は、後述するゲイン回路１０２とは並列に第一の垂直線１００と接続されている。
【００１６】
続いてゲイン回路１０２の説明を行う。第一の容量であるクランプ容量１２は第一の端子が第一の垂直線１００に接続され、第二の端子が、反転増幅器として用いられる演算増幅器１３の反転入力端子（以下、入力端子と称す）に接続される。演算増幅器１３の入力端子と出力端子との間には、第一のスイッチであるクランプスイッチ１６が接続され、演算増幅器１３の入力端子と出力端子の短絡又は開放を切り換える。また、クランプスイッチ１６とは並列に、演算増幅器１３の入力端子と出力端子の間に第二のスイッチである帰還容量スイッチ１４と第二の容量である帰還容量１５とが接続される。演算増幅器１３の非反転入力端子には基準電圧入力端子１７から基準電圧Ｖｒｅｆが印加されている。ゲイン回路１０２の出力は反転増幅器１３の出力であり、第二の垂直線２２に出力される。ここで、第一及び第二のスイッチは、制御手段である垂直加算信号制御回路１０６によって駆動される。
【００１７】
オフセットキャンセル回路１０３の入力端子は第二の垂直線２２と接続されている。オフセットキャンセル回路１０３は、オフセット成分と、画素で変換した電気信号とによる電圧とを保持するための第三の容量２８と、オフセット成分による電圧を保持するのための第四の容量２９と、を有する。第三の容量２８と第四の容量２９は、第一の端子が読み出しスイッチ２５及び２６を介して互いに並列に、第二の垂直線２２と接続されている。容量２８、２９の第二の端子はグランドなどの電源に接続される。各容量の第一の端子はさらにそれぞれ水平選択スイッチ３０、３１を介して水平共通出力線１０４、１０５に接続される。水平選択スイッチ３０、３１は共通の信号線に接続され、水平走査回路４１からの信号により同時に駆動される。
【００１８】
水平共通出力線１０４と１０５は、それぞれ出力アンプ３２の異なる入力端子に接続され、出力アンプ３２の出力が光電変換装置の出力として出力端子３３から外部へと取り出される。
【００１９】
図１の回路図と図２のタイミングチャートを用いて本実施例による垂直加算動作を説明する。簡略化のためにここでは任意の列のＮ行目とＮ＋１行目の画素加算動作について説明する。
【００２０】
時刻ｔ０の初期状態においては、垂直走査回路の垂直走査回路シフトパルス４７がｈｉｇｈレベルである。このとき、Ｎ行目及びＮ＋１行目のリセット制御線７−１、７−２はｈｉｇｈ、選択制御線９−１、９−２はｌｏｗなので、各画素のＦＤはリセット用電源６の電圧にリセットされており、いずれの画素からも出力が存在しない。また、垂直加算信号線１８はｈｉｇｈであり、ゲイン回路中の演算増幅器１３はクランプ容量１２と帰還容量１５とでゲイン−（Ｃ０／Ｃｆ）の負帰還回路を形成している。
【００２１】
時刻ｔ１において垂直走査回路４０の入力端子４３に入力される垂直走査シフトパルス４７がｈｉｇｈからｌｏｗに遷移した時点でＮ行目の動作が開始する。このとき、Ｎ行目のリセット制御線７−１がｌｏｗになることでフォトダイオード１は光電変換して得た電荷の蓄積を開始する。同時に、選択制御線９−１がｈｉｇｈに遷移することでＮ行目のソースフォロワ３と画素電流源とが接続されてソースフォロワアンプが動作状態になる。第一の垂直線１００には、リセット電圧６、リセットスイッチ４が導通から非導通になる際に発生する電位変動、ソースフォロワ３のＭＯＳ閾値Ｖｔｈによるオフセットで決まる暗レベルの電圧が出力されている。
【００２２】
時刻ｔ２においては、クランプ制御線１９がｈｉｇｈになり、演算増幅器１３がユニティ・ゲイン・バッファ状態になる。したがって、演算増幅器１３の出力には、基準電圧１７であるＶｒｅｆに、演算増幅器のバッファ状態での回路オフセットが重畳される。説明の簡略化のため、ここでは演算増幅器のバッファ状態での回路オフセットを省略すると、このときの演算増幅器の出力端子の電位Ｖａｍｐｏｕｔも、演算増幅器の入力端子の電位Ｖａｍｐｉｎも基準電圧Ｖｒｅｆとなる。時刻ｔ２では光信号読み出し制御線２３とオフセット読み出し制御線２４がともにｈｉｇｈになり、第三及び第四の容量の第一の端子が演算増幅器１３の出力端子と等電位になる。
【００２３】
時刻ｔ３ではクランプ制御線１９がｌｏｗに遷移することでクランプスイッチ１６が非導通になり、この時点での第一の垂直線１００の電位がクランプされる。ここで、クランプスイッチ１６が導通から非導通に切り替わる時に、クランプスイッチ１６のゲート下に蓄積されていた電荷の一部が演算増幅器の入力端子に注入される。この電荷によって入力端子の電位がＶｏｆｆだけ低下し、この電位変化に応じて−（Ｃ０／Ｃｆ）倍された信号が演算増幅器１３の出力端子から出力される。ここでクランプスイッチ１６のゲート下蓄積電荷の、演算増幅器１３の入力端子への流出をスイッチオフセットと呼ぶ。演算増幅器１３の入力端子の電位は一時的にＶｏｆｆだけ低下した後、演算増幅器のバーチャルショートにより基準電圧Ｖｒｅｆに戻る。したがって、時刻ｔ３では
Ｖａｍｐｉｎ＝Ｖｒｅｆ                                            （１）
Ｖａｍｐｏｕｔ＝Ｖｒｅｆ＋（Ｃ０／Ｃｆ）×Ｖｏｆｆ                （２）
となる。式中には現していないが、Ｖａｍｐｏｕｔには演算増幅器１３固有のオフセットが含まれる。
【００２４】
ｔ３におけるクランプ動作を行うことによって、次の時刻ｔ４で光電荷による出力が第一の垂直線１００に供給されたときに、第一の容量の第二の端子側にはＮ行目の画素の暗時出力成分を除去した信号成分のみが反映されて演算増幅器１３に入力される。これにより各画素の有するソースフォロワアンプの特性差を除去した信号成分のみを利用できる。
【００２５】
時刻ｔ４でＮ行目の画素信号転送線８−１がｈｉｇｈになると、フォトダイオード１に蓄積された、光電変換による光電荷をＦＤへと転送する。するとＦＤの電位が低下し、これに応じてソースフォロワ３の出力、すなわち第一の垂直線１００の電位が低下する。この光電荷によって低下した分の電気信号Ｖｉｎ１は、クランプ容量１２を介して演算増幅器１３の入力端子に入力される。その後、時刻ｔ５でＮ行目画素信号転送線８−１がｌｏｗになり、フォトダイオード１に蓄積された光電荷の転送を終了する。
【００２６】
Ｖａｍｐｉｎは一時的にＶｒｅｆからＶｉｎ１だけ低下した後、バーチャルショートによってＶｒｅｆに戻り、出力端子の電位は
Ｖａｍｐｏｕｔ＝Ｖｒｅｆ＋（Ｃ０／Ｃｆ）×（Ｖｏｆｆ＋Ｖｉｎ１）      （３）
となる。
【００２７】
ここで、演算増幅器１３の入力端子と接続される帰還容量１５の端子の電位をＶｃｆｉ、演算増幅器１３の出力端子と接続される帰還容量１５の端子の電位をＶｃｆｏとし、帰還容量１５で保持される電圧を△Ｖｃｆとすると、
Ｖｃｆｉ＝Ｖｒｅｆ                                                （４）
Ｖｃｆｏ＝Ｖａｍｐｏｕｔ＝Ｖｒｅｆ＋（Ｃ０／Ｃｆ）×（Ｖｏｆｆ＋Ｖｉｎ１）  （５）
△Ｖｃｆ＝Ｖｃｆｏ−Ｖｃｆｉ＝（Ｃ０／Ｃｆ）×（Ｖｏｆｆ＋Ｖｉｎ１）      （６）
となる。
【００２８】
時刻ｔ６では垂直加算信号線１８をｌｏｗにすることで、帰還容量スイッチ１４が非導通状態になり、Ｖｃｆｉが保たれる。
【００２９】
続いて時刻ｔ７においてクランプ制御線１９をｈｉｇｈに遷移させると、演算増幅器１３がユニティ・ゲイン・バッファになるが、帰還容量１５は切り離されているので△Ｖｃｆは保持され、
Ｖｃｆｉ＝Ｖｒｅｆ−（Ｃ０／Ｃｆ）×（Ｖｏｆｆ＋Ｖｉｎ１）          （７）
Ｖｃｆｏ＝Ｖａｍｐｏｕｔ＝Ｖｒｅｆ                                  （８）
となる。
【００３０】
時刻ｔ８において垂直走査回路シフトパルス４７がｈｉｇｈに遷移する。同時に、Ｎ行目のリセット制御線７−１がｈｉｇｈに、Ｎ行目の選択制御線９−１がｌｏｗになることでＮ行目の動作が終了する。
【００３１】
時刻ｔ９で垂直走査回路シフトパルス４７がｌｏｗに遷移することでＮ＋１行目の動作が開始する。同時に、Ｎ＋１行目のリセット制御線７−２がｌｏｗに遷移してフォトダイオード１は光電変換して得た電荷の蓄積を開始する。また、Ｎ＋１行目の選択制御線９−２はｈｉｇｈに遷移して列選択スイッチ５が導通し、ソースフォロワ３と画素電流源とが接続されてソースフォロワアンプが動作状態になる。このとき、第一の垂直線１００には、リセット電圧６、リセットスイッチ４が導通から非導通になる際の電位変動、及びソースフォロワ３のＭＯＳ閾値Ｖｔｈによって決定される、暗レベルの電圧が出力されている。
【００３２】
時刻ｔ１０でクランプ制御線１９をｌｏｗにすると、クランプスイッチ１６が非導通になり、スイッチオフセットＶｏｆｆが再び発生する。このとき、帰還容量スイッチ１４は非導通状態なので、ここで発生したＶｏｆｆにはクランプ容量１２と帰還容量１５の比で決まるゲインはかからない。このときの各電位は
Ｖｃｆｉ＝Ｖｒｅｆ−（Ｃ０／Ｃｆ）×（Ｖｏｆｆ＋Ｖｉｎ１）          （９）
Ｖｃｆｏ＝Ｖａｍｐｏｕｔ＝Ｖｒｅｆ＋Ｖｏｆｆ                      （１０）
△Ｖ＝（Ｃ０／Ｃｆ）×（Ｖｏｆｆ＋Ｖｉｎ１）＋Ｖｏｆｆ            （１１）
となり、帰還容量１５で保持される電圧がＶｏｆｆだけ増加する。
【００３３】
時刻ｔ１１でオフセット読み出し制御線２４をｌｏｗにして、このとき演算増幅器１３の出力端子から出力されている信号を第四の容量２９で保持する。即ち、第四の容量の第一の端子は式（１０）のＶｃｆｏと等電位になり、第四の容量にはＶｒｅｆと、Ｖｏｆｆと、式中には現れない演算増幅器１３固有のオフセットとを重畳した電圧が保持される。
【００３４】
時刻ｔ１２では垂直加算信号線１８をｈｉｇｈにし、帰還容量スイッチ１４を導通状態にする。Ｖｃｆｉは、バーチャルショートにより基準電圧Ｖｒｅｆになり、時刻ｔ１１におけるＶｃｆｉから変動した電位差は演算増幅器１３に入力される。したがって、生じた電位差に対して−（Ｃ０／Ｃｆ）のゲインがかかって出力され、
Ｖｃｆｉ＝Ｖｒｅｆ                                                    （１２）
Ｖｃｆｏ＝Ｖｒｅｆ＋（Ｃ０／Ｃｆ）×（Ｖｏｆｆ＋Ｖｉｎ１）＋Ｖｏｆｆ  （１３）
△Ｖ＝（Ｃ０／Ｃｆ）×（Ｖｏｆｆ＋Ｖｉｎ１）＋Ｖｏｆｆ                （１４）
となる。
【００３５】
時刻ｔ１３でＮ＋１行目の画素信号転送線８−２をｈｉｇｈに遷移させて、フォトダイオード１に蓄積された、光電変換による光電荷をＦＤへと転送する。するとＦＤの電位が低下し、これに応じてソースフォロワ３の出力、すなわち第一の垂直線１００の電位が低下する。この光電荷によって低下した分の電気信号Ｖｉｎ２は、クランプ容量を介して演算増幅器１３の入力端子に入力される。
【００３６】
時刻ｔ１４でＮ＋１行目の画素信号転送線８−２をｌｏｗにしてフォトダイオード１に蓄積された電荷のＦＤへの転送を終了する。このとき、
Ｖｃｆｉ＝Ｖｒｅｆ
Ｖｃｆｏ＝Ｖｒｅｆ＋（Ｃ０／Ｃｆ）×（Ｖｏｆｆ＋Ｖｉｎ１＋Ｖｉｎ２）
＋Ｖｏｆｆ    （１５）
△Ｖ＝（Ｃ０／Ｃｆ）×（Ｖｏｆｆ＋Ｖｉｎ１＋Ｖｉｎ２）＋Ｖｏｆｆ      （１６）
である。
【００３７】
時刻ｔ１４で光信号読み出し制御線２３をｌｏｗにして、第三の容量２８に信号Ｖｉｎ１、Ｖｉｎ２、スイッチオフセットＶｏｆｆと、式中には現れない演算増幅器１３固有のオフセットを重畳した電圧を保持する。
【００３８】
時刻ｔ１５において水平走査回路４１の入力端子である水平走査回路スタート制御線４２をｈｉｇｈにすると水平選択スイッチ３０及び３１が同時に導通し、第三の容量及び第四の容量に保持された電圧がそれぞれ水平共通読み出し線１０４及び１０５に読み出される。
【００３９】
水平共通読み出し線１０４及び１０５に読み出される信号をそれぞれＶｓ、Ｖｎとすると、
Ｖｓ＝Ｖｒｅｆ＋（Ｃ０／Ｃｆ）×（Ｖｏｆｆ＋Ｖｉｎ１＋Ｖｉｎ２）
＋Ｖｏｆｆ        （１７）
Ｖｎ＝Ｖｒｅｆ＋Ｖｏｆｆ                                            （１８）
となる。ＶｓとＶｎが出力アンプ３２に入力されると、ＶｓからＶｎを減ずる差分演算が行われ、このときの差信号を△Ｖとする。
【００４０】
△Ｖ＝Ｖｓ−Ｖｎ＝（Ｃ０／Ｃｆ）×（Ｖｏｆｆ＋Ｖｉｎ１＋Ｖｉｎ２）    （１９）
ＶｓとＶｎはともに、式中には現れない演算増幅器１３固有のオフセットを含むが、差信号△Ｖはこれを含まない。この差信号△Ｖに、第三及び第四の容量と、水平共通読み出し線の寄生容量による容量分割ゲインと、出力アンプ３２のゲインが乗算して出力アンプ３２から出力される。ここではゲインが１倍になる例を説明している。
【００４１】
このように、本発明に係る第一の実施例によればソースフォロワアンプの特性差、演算増幅器１３固有のオフセット、そして、加算動作時に発生するスイッチオフセットを低減することができる。
【００４２】
ここでは２行の画素についての動作例を示したが、３行分以上の画素信号を加算する場合には、上述の説明におけるＮ＋１行目の信号を加算する動作を繰り返すことで、画素で変換した電気信号と、スイッチオフセットとを帰還容量１５に蓄積できる。そして、最後に演算増幅器１３に入力された画素信号に応じて演算増幅器１３の出力端子から出力される信号を第三の容量２８に保持させる。第四の容量に保持させるスイッチオフセットは、任意のタイミングで行えばよい。
【００４３】
図３は、上で説明した図２による本実施例の駆動と同様の例であるが、光信号読み出し制御線２３とオフセット読み出し制御線２４の駆動が異なる。すなわち、第三及び第四の容量にそれぞれ信号を保持させるタイミングの直前までの期間、両制御線をｌｏｗにする。これにより第三及び第四の容量が演算増幅器１３から切り離され、Ｎ行目読み出し中の演算増幅器１３の出力負荷が軽減し、動作速度を向上することができる。
【００４４】
一方で、光信号読み出し制御線２３及びオフセット読み出し制御線２４を、継続的にｈｉｇｈに保つことも考えられる。例えば図２中、時刻ｔ６からｔ７にかけての期間のように、クランプスイッチ１６と帰還容量スイッチ１４の両スイッチが非導通状態にあるときに、第三及び第四の容量が演算増幅器から切り離されていると、演算増幅器１３は他の素子から切り離された状態になる。演算増幅器１３の出力負荷が小さい場合には外部からのノイズによって回路の挙動が不安定になる虞がある。そこでクランプスイッチ１６と帰還容量スイッチ１４の両スイッチが非導通状態にあるときにも挙動が安定するように、光信号読み出し制御線２３及びオフセット読み出し制御線２４を駆動することもできる。オフセット成分を第四の容量に保持させる動作を、画素から電気信号を出力するよりも先に行うと、第四の容量に関して接続、切断の自由度がなくなる。したがって、オフセット成分を第四の容量に保持させる制御を、画素から電気信号を出力する後に行うことが安定した駆動を得る上では望ましい。
【００４５】
このように、光信号読み出し制御線２３とオフセット読み出し制御線２４の駆動を種々に工夫して所望の特性を得ることができる。
【００４６】
以上の動作によって、Ｎ行目とＮ＋１行目の信号とが加算され、さらにソースフォロワ３のオフセット、スイッチオフセット、及び、演算増幅器１３固有のオフセットを低減した高精度な信号出力が得られる。
【００４７】
（実施例２）
実施例１は（１９）式から明らかなように、クランプスイッチ１６で発生するスイッチオフセットＶｏｆｆは完全に除去されていない。ここでは図４に示すタイミングチャートを用いてオフセットを更に除去する実施例を説明する。
【００４８】
実施例１を示すタイミングチャート図２と異なるのは、時刻ｔ１１におけるオフセット読み出し制御線２３の駆動がなくなり、時刻ｔ１６乃至ｔ２２を追加した点である。本実施例は、２行分の画素の電気信号を加算し、演算増幅器１３の出力端子から出力された信号を第三の容量２８に保持させた後にスイッチオフセットＶｏｆｆを２度発生させ、これを第四の容量２９に保持させることを特徴とする。
【００４９】
時刻ｔ１６でクランプ制御線１９をｈｉｇｈにすると帰還容量１５の両端子の電位はともにＶｒｅｆと、式中には現れない演算増幅器１３固有のオフセットとを重畳した電位になり、帰還容量１５に保持される電圧は０になる。
【００５０】
時刻ｔ１７でクランプ制御線１９をｌｏｗにするとスイッチオフセットＶｏｆｆが発生し、
Ｖｃｆｉ＝Ｖｒｅｆ                                                  （２０）
Ｖｃｆｏ＝Ｖａｍｐｏｕｔ＝Ｖｒｅｆ＋（Ｃ０／Ｃｆ）×Ｖｏｆｆ        （２１）
となる。
【００５１】
続く時刻ｔ１８で垂直加算信号線１８をｌｏｗにしてＶｃｆｉをＶｒｅｆに保つ。この状態で時刻ｔ１９からｔ２０にかけてクランプ制御線１９をｌｏｗ、ｈｉｇｈ、ｌｏｗと遷移させてスイッチオフセットＶｏｆｆを発生させる。このとき、
Ｖｃｆｉ＝Ｖｒｅｆ                                                  （２２）
Ｖｃｆｏ＝Ｖａｍｐｏｕｔ＝Ｖｒｅｆ＋（１＋Ｃ０／Ｃｆ）×Ｖｏｆｆ    （２３）
となる。
【００５２】
時刻ｔ２１で垂直加算信号線１８をｈｉｇｈにした後、時刻ｔ２２でオフセット読み出し制御線２３をｌｏｗにして、式（２３）で示される信号を第四の容量に保持させる。
【００５３】
ここで、
Ｖｓ＝Ｖｒｅｆ＋（Ｃ０／Ｃｆ）×（Ｖｏｆｆ＋Ｖｉｎ１＋Ｖｉｎ２）
＋Ｖｏｆｆ        （１７）
Ｖｎ＝Ｖｒｅｆ＋（１＋Ｃ０／Ｃｆ）×Ｖｏｆｆ                        （２４）
なので、出力アンプ３２から出力される差信号△Ｖは
△Ｖ＝Ｖｓ−Ｖｎ＝（Ｃ０／Ｃｆ）×（Ｖｉｎ１＋Ｖｉｎ２）            （２５）
となる。この差信号△Ｖに、第三及び第四の容量と、水平共通読み出し線の寄生容量による容量分割ゲインと、出力アンプ３２のゲインが乗算して出力アンプ３２から出力される。ここではゲインが１倍である例を説明した。
【００５４】
以上、本実施例によればオフセットを除去できる。ただし、両実施例のタイミングチャートの比較から理解できるように、本実施例は実施例１よりも複雑な駆動を行っている。そのため、実施例１と比較すると動作速度が遅くなる可能性がある。したがって、動作速度が求められる場合には実施例１、動作速度よりもオフセットの低減を重視する場合には本実施例に係る駆動方法といったように適宜駆動方法を適宜選択できる。
【００５５】
（実施例３）
図５は本発明の第３の実施例に係るゲイン回路を示す図である。画素やオフセットキャンセル回路などその他の構成は図１と同様である。
【００５６】
本実施例に係るゲイン回路は帰還容量１５−１と１５−２とを有し、それぞれに対応する帰還容量スイッチ１４−１、１４−２とを備えることで負帰還回路のゲインを可変とする。帰還容量スイッチ１４−１、１４−２、及びクランプスイッチ１６は、その入力端子が垂直加算信号制御回路１０６に接続され垂直加算信号制御回路１０６から供給される駆動パルスによって独立に制御される。このゲイン回路の構成を有する光電変換装置の駆動は図６のタイミングチャートによって示される。
【００５７】
動作としては、帰還容量１５−１にＮ行目とＮ＋２行目の信号を保持させ、帰還容量１５−２にＮ＋１行目とＮ＋３行目の信号を保持させる。このような構成をとることで、順次選択される画素の電気信号を系列ごとに異なる帰還容量に蓄積させ、垂直走査回路による一度の走査で処理を完了することができる。さらに、回路中で発生したオフセットを低減した出力を得られる。また、帰還容量１５−１及び１５−２の容量値によって電気信号の系列ごとにゲインを設定できる。本実施例は帰還容量を２つ有する場合に限らず、３以上の帰還容量を有する場合にも適用できる。
【００５８】
ここでは実施例１と同様に、オフセット成分の残留する出力になるが、実施例２のように、オフセット成分のみを繰り返して読み出すことでオフセット成分を除去することも可能である。
【００５９】
（実施例４）
本発明の第４の実施例に係る加算の様子を示す模式図とタイミングチャートを図７に示す。図７の左側には、画素配列の一部が示してあり、ここではレッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）の２×２ベイヤー配列のカラーフィルタを用いている。本実施例においては、同一の第一の垂直線１００に接続された連続する３画素のうち、同色の画素の電気信号を加算して１つの出力を得るという１／３間引き加算を行う。言い換えれば、１フレームにおいて、１本の第一の垂直線１００に接続された複数の画素のうち、接続された画素数よりも少ない数の画素から信号を出力し、加算を行う。ここで１フレームとは、垂直走査回路４０によって第一の垂直線１００に接続された画素を走査し終えるまでの期間を指す。
【００６０】
本実施例に係る動作は図１に示す回路で行われ、図７のタイミングチャートに示す駆動を行う。つまり、Ｎ行目からＮ＋２行目の画素のうち、同色であるＮ行目とＮ＋２行目の画素について電気信号を加算して出力する。Ｎ行目とＮ＋２行目の画素とは異なる色であるＮ＋１行目の画素のリセット制御線が常時ｈｉｇｈに、選択制御線及び画素信号転送線は常時ｌｏｗに保たれ、電気信号は第一の垂直線１００に供給されない。
【００６１】
上述の駆動は１／３間引き加算に限られるものではなく、図８に示すように、垂直方向に並んだ５画素のうち、同色の画素の電気信号を加算して１つの出力を得る１／５間引き加算や、それ以上の画素に対して適用することも可能である。
【００６２】
ここで示す駆動では実施例１と同様に、オフセット成分の残留する出力になるが、実施例２のように、オフセット成分のみを繰り返して読み出すことでオフセット成分を除去することも可能である。
【００６３】
（実施例５）
本発明の第５の実施例について図１、図５、及び図９を用いて説明する。本実施例に係る画素は図９の左側に示すとおり、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）の２×２ベイヤー配列のカラーフィルタを用いている。この画素配列においては、各列には２つの異なる色の画素が存在する。本実施例に係る光電変換装置は２つの帰還容量を互いに並列に備え、第一の色を一方の帰還容量で加算しながら、第二の色を他方の帰還容量で加算することを特徴とする。ここでは、第一の色であるＧを帰還容量１５−１に、第二の色であるＲを帰還容量１５−２に保持させる。また、本実施例は実施例４と異なり、空送りする画素は存在せず、すべての画素を利用している。
【００６４】
具体的な駆動は図９のタイミングチャートに示す通りで、第一の色の信号を帰還容量１５−１に保持させる動作と、第二の色の信号を帰還容量１５−２に保持させる動作とを交互に行う。
【００６５】
ここでは実施例１と同様に、最終的な出力にはオフセット成分が残留するが、実施例２のように、オフセット成分のみを繰り返して読み出すことでオフセット成分を除去することも可能である。
【００６６】
（実施例６）
本発明の第６の実施例について説明する。図１０に示すように、本実施例に係る画素はレッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）の２×２ベイヤー配列のカラーフィルタを用いている。本実施例の特徴は、第一の色を加算しながら第二の色の加算を行うことであり、特に、垂直走査動作における走査順序を入れ換えることで、帰還容量１５は１つでありながら２色以上の画素についてそれぞれ独立に加算できることである。
【００６７】
本実施例を実現する光電変換装置の回路図を図１１に示す。本光電変換装置は、例えば図１２に示すような構成の垂直走査順序入れ換え回路４６を有する。垂直走査順序入れ換え回路４６は垂直走査回路４０からの走査信号φＶｉ１〜φＶｉｎが入力され、リセット制御線７−１〜７−ｎ、画素信号転送線８−１〜８−ｎ、リセット信号線９−１〜９−ｎの選択行を選ぶ信号である、φＶｏ１〜φＶｏｎを出力する。ここでは垂直加算信号制御回路１０６から垂直走査順序入れ換え制御線４４に入力されるパルスがｈｉｇｈ、制御線４５に入力されるパルスがｌｏｗであるときには、垂直走査回路４０の走査信号による選択行と画素配列の選択行は、φＶｉ１がφＶｏ１に、φＶｉ２がφＶｏ２に、φＶｉ３がφＶｏ３にそれぞれ対応する。一方、垂直加算信号制御回路１０６から垂直走査順序入れ換え制御線４４に入力されるパルスがｌｏｗ、制御線４５に入力されるパルスがｈｉｇｈのときには、φＶｉ１がφＶｏ２に、φＶｉ２がφＶｏ１に、φＶｉ３がφＶｏ３に対応し、選択される行の順序が入れ替わる。
【００６８】
本実施例では図１０に示すように、垂直走査順序入れ換え制御線４４がｌｏｗ、制御線４５がｈｉｇｈとなっているので、第１行目と第２行目の画素の順序が入れ換えて選択される。このように制御すると、図１０中央の模式図のように、第一の色であるＧの画素が連続して３個出力された後、第二の色であるＲの画素が連続して３個出力される。このため、実施例５とは異なり帰還容量１５を複数設けることなく、チップ面積の増大を招くことなく２つの異なる色の画素について加算が行える。各列に３色以上の画素が存在する場合でも、垂直走査順序入れ換え回路４６の内部構成を工夫することで、上述の如く一つの帰還容量で各色の信号を混色なしに加算することができる。
【００６９】
また、上述の垂直走査順序入れ換え回路４６に限らず、例えば走査順序を入れ換えることのできる垂直走査回路のように、画素を任意の順序で選択する選択手段を設けることで同様の加算動作を行うことができる。
【００７０】
ここでは実施例１と同様に、最終的な出力にはオフセット成分が残留するが、実施例２のように、オフセット成分のみを繰り返して読み出すことでオフセット成分を除去することも可能である。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施例１に係る光電変換装置の回路図
【図２】本発明の実施例１に係るタイミングチャート
【図３】本発明の実施例１に係るタイミングチャート
【図４】本発明の実施例２に係るタイミングチャート
【図５】本発明に係る光電変換装置のゲイン回路
【図６】本発明の実施例３に係るタイミングチャート
【図７】本発明の実施例４に係る模式図及びタイミングチャート
【図８】本発明の実施例４に係る模式図及びタイミングチャート
【図９】本発明の実施例５に係る模式図及びタイミングチャート
【図１０】本発明の実施例６に係る模式図及びタイミングチャート
【図１１】本発明の実施例６に係る光電変換装置の回路図
【図１２】本発明の実施例６に係る垂直走査順序入換回路の回路図
【符号の説明】
【００７２】
１００  第一の垂直線
１０１  画素
１０２  ゲイン回路
１０３  オフセットキャンセル回路
１０６  垂直加算信号制御回路
１  フォトダイオード
２  画素転送スイッチ
３  画素ソースフォロワ
４  画素リセットスイッチ
５  選択スイッチ
１２、１２−１、１２−２  クランプ容量
１３  演算増幅器
１４、１４−１、１４−２  帰還容量切り替えスイッチ
１５、１５−１、１５−２  帰還容量
１６  クランプスイッチ
２８  第三の容量
２９  第四の容量
３２  出力アンプ
４０  垂直走査回路
４１  水平走査回路
４３  垂直走査順序入れ換え回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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