(57)【要約】【課題】セル間干渉によるメモリセルの閾値電圧の変動を抑制できる。【解決手段】本発明の例に関わる不揮発性半導体メモリは、表面に素子領域と素子分離領域を有する半導体基板１と、素子領域表面に形成されるゲート絶縁膜２と、ゲート絶縁膜２上に形成される浮遊ゲート電極３Ａと、素子分離領域に形成される素子分離絶縁層６と、浮遊ゲート電極３Ａ上及び素子分離絶縁層６上に形成される多層構造のゲート間絶縁膜４と、ゲート間絶縁膜４Ａ上に形成される制御ゲート電極５Ａとを具備し、ゲート間絶縁膜４Ａの最下層となる絶縁膜は、素子分離絶縁層６上において、浮遊ゲート電極３Ａ上よりも薄いことを備える。【選択図】図５
2008078317.tif 000002
【特許請求の範囲】
【請求項１】
表面に素子領域と素子分離領域を有する半導体基板と、前記素子領域表面に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成される浮遊ゲート電極と、前記素子分離領域に形成される素子分離絶縁層と、前記浮遊ゲート電極上及び前記素子分離絶縁層上に形成される多層構造の第１のゲート間絶縁膜と、前記第１のゲート間絶縁膜上に形成される制御ゲート電極とを具備し、前記第１のゲート間絶縁膜の最下層となる絶縁膜は、前記素子分離絶縁層上において、前記浮遊ゲート電極上よりも薄いことを特徴とする不揮発性半導体メモリ。
【請求項２】
表面に素子領域と素子分離領域を有する半導体基板と、前記素子領域表面に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成される浮遊ゲート電極と、前記素子分離領域に形成される素子分離絶縁層と、前記浮遊ゲート電極上及び前記素子分離絶縁層上に形成される多層構造の第１のゲート間絶縁膜と、前記第１のゲート間絶縁膜上に形成される制御ゲート電極とを具備し、前記浮遊ゲート電極上において前記第１のゲート間絶縁膜の最下層となる絶縁膜は、前記素子分離絶縁層上には配置されないことを特徴とする不揮発性半導体メモリ。
【請求項３】
半導体基板上に形成されるメモリセルと周辺トランジスタとを具備し、前記メモリセルは、前記半導体基板の第１の素子領域に形成される第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成される浮遊ゲート電極と、前記半導体基板の第１の素子分離領域に形成される第１の素子分離絶縁層と、前記浮遊ゲート電極及び前記素子分離絶縁層上に形成される多層構造の第１のゲート間絶縁膜と、前記第１のゲート間絶縁膜上に形成される制御ゲート電極とを有し、前記周辺トランジスタは、前記半導体基板の第２の素子領域に形成される第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成されるゲート電極と、前記半導体基板の第２の素子分離領域に形成される第２の素子分離絶縁層と、前記ゲート電極及び前記第２の素子分離絶縁層上に形成される多層構造の第２のゲート間絶縁膜とを有し、前記第１及び第２のゲート間絶縁膜は同一構造であり、前記第１の素子分離絶縁層上の前記第１のゲート間絶縁膜の最下層となる絶縁膜は、前記第２の素子分離絶縁層上の前記第２のゲート間絶縁膜の最下層となる絶縁膜よりも、薄いことを特徴とする不揮発性半導体メモリ。
【請求項４】
半導体基板上に形成されるメモリセルと周辺トランジスタとを具備し、前記メモリセルは、前記半導体基板の第１の素子領域に形成される第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成される浮遊ゲート電極と、前記半導体基板の第１の素子分離領域に形成される第１の素子分離絶縁層と、前記浮遊ゲート電極と前記素子分離絶縁層上に形成される第１のゲート間絶縁膜と、前記第１のゲート間絶縁膜上に形成される制御ゲート電極とを有し、前記周辺トランジスタは、前記半導体基板の第２の素子領域に形成される第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成されるゲート電極と、前記半導体基板の第２の素子分離領域に形成される第２の素子分離絶縁層と、前記第２のゲート電極と前記第２の素子分離絶縁層上に形成される第２のゲート間絶縁膜とを有し、前記第２の素子分離絶縁層上において前記第２のゲート間絶縁膜の最下層となる絶縁膜は、前記第１の素子分離絶縁層上には配置されないことを特徴とする不揮発性半導体メモリ。
【請求項５】
前記第１及び第２のゲート間絶縁膜の最下層となる絶縁膜は、シリコン窒化膜であることを特徴とする請求項１乃至４に記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに係り、特に、メモリセルのゲート間絶縁膜の構造に関する。
【背景技術】
【０００２】
不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリは、不揮発でありながら高集積化が可能であることから、最近、様々な電子機器に搭載されている。
【０００３】
ＮＡＮＤ型フラッシュメモリのメモリセル構造として、浮遊ゲート電極と制御ゲート電極とがゲート間絶縁膜を介して積層されるゲート電極構造を有するものが知られている。
【０００４】
そのゲート間絶縁膜には、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる積層膜（以下、ＯＮＯ膜）が、メモリセルのカップリング比を向上させるために、よく用いられている（例えば、特許文献１参照）。
【０００５】
しかし、メモリセルの微細化が進むにつれ、ゲート電極形成後に行う酸化工程の酸化剤が、ＯＮＯ膜のシリコン酸化膜中に拡散し、そのため、浮遊ゲート電極及び制御ゲート電極を構成するシリコン膜と反応する。その結果、シリコン酸化膜からなるバーズビークが、ＯＮＯ膜と浮遊ゲート電極或いは制御ゲート電極との界面に形成され、ゲート間絶縁膜の誘電率が低下し、メモリセルのカップリング比を低下させてしまう。
【０００６】
この問題を回避するためには、ＯＮＯ膜の上層及び下層に、さらにシリコン窒化膜を形成したシリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜（以下、ＮＯＮＯＮ膜）をゲート間絶縁膜として用いることが有効である。
【０００７】
また、ＮＯＮＯＮ膜をゲート間絶縁膜とすることで、固定電荷を形成する元素が、半導体基板内に拡散するのを抑制でき、メモリセルの性能が低下するのを防止できる。
【０００８】
しかしながら、メモリセルの微細化は、隣接する浮遊ゲート電極間の寄生容量により、セル間干渉を引き起こし、メモリセルの閾値電圧を変動させてしまう問題も生じさせる。
【０００９】
この問題において、ＮＯＮＯＮ膜は、ＯＮＯ膜と比較して誘電率が高いため、隣接する浮遊ゲート電極間の寄生容量を大きくしてしまう。
【００１０】
したがって、セル間干渉によるメモリセルの閾値電圧の変動を悪化させ、メモリセルの性能を低下させてしまう。
【特許文献１】特開平１１−５４６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、セル間干渉によるメモリセルの閾値電圧の変動を抑制する技術を提案する。
【課題を解決するための手段】
【００１２】
本発明の例に関わる不揮発性半導体メモリは、表面に素子領域と素子分離領域を有する半導体基板と、前記素子領域表面に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成される浮遊ゲート電極と、前記素子分離領域に形成される素子分離絶縁層と、前記浮遊ゲート電極上及び前記素子分離絶縁層上に形成される多層構造の第１のゲート間絶縁膜と、前記第１のゲート間絶縁膜上に形成される制御ゲート電極とを具備し、前記第１のゲート間絶縁膜の最下層となる絶縁膜は、前記素子分離絶縁層上において、前記浮遊ゲート電極上よりも薄いことを備える。
【００１３】
本発明の例に関わる不揮発性半導体メモリは、表面に素子領域と素子分離領域を有する半導体基板と、前記素子領域表面に形成されるゲート絶縁膜と、前記ゲート絶縁膜上に形成される浮遊ゲート電極と、前記素子分離領域に形成される素子分離絶縁層と、前記浮遊ゲート電極上及び前記素子分離絶縁層上に形成される多層構造の第１のゲート間絶縁膜と、前記第１のゲート間絶縁膜上に形成される制御ゲート電極とを具備し、前記浮遊ゲート電極上において前記第１のゲート間絶縁膜の最下層となる絶縁膜は、前記素子分離絶縁層上には配置されないことを特徴とする。
【００１４】
本発明の例に関わる不揮発性半導体メモリは、半導体基板上に形成されるメモリセルと周辺トランジスタとを具備し、前記メモリセルは、前記半導体基板の第１の素子領域に形成される第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成される浮遊ゲート電極と、前記半導体基板の第１の素子分離領域に形成される第１の素子分離絶縁層と、前記浮遊ゲート電極及び前記素子分離絶縁層上に形成される多層構造の第１のゲート間絶縁膜と、前記第１のゲート間絶縁膜上に形成される制御ゲート電極とを有し、前記周辺トランジスタは、前記半導体基板の第２の素子領域に形成される第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成されるゲート電極と、前記半導体基板の第２の素子分離領域に形成される第２の素子分離絶縁層と、前記ゲート電極及び前記第２の素子分離絶縁層上に形成される多層構造の第２のゲート間絶縁膜とを有し、前記第１及び第２のゲート間絶縁膜は同一構造であり、前記第１の素子分離絶縁層上の前記第１のゲート間絶縁膜の最下層となる絶縁膜は、前記第２の素子分離絶縁層上の前記第２のゲート間絶縁膜の最下層となる絶縁膜よりも、薄いことを備える。
【００１５】
本発明の例に関わる不揮発性半導体メモリは、半導体基板上に形成されるメモリセルと周辺トランジスタとを具備し、前記メモリセルは、前記半導体基板の第１の素子領域に形成される第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成される浮遊ゲート電極と、前記半導体基板の第１の素子分離領域に形成される第１の素子分離絶縁層と、前記浮遊ゲート電極と前記素子分離絶縁層上に形成される第１のゲート間絶縁膜と、前記第１のゲート間絶縁膜上に形成される制御ゲート電極とを有し、前記周辺トランジスタは、前記半導体基板の第２の素子領域に形成される第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成されるゲート電極と、前記半導体基板の第２の素子分離領域に形成される第２の素子分離絶縁層と、前記第２のゲート電極と前記第２の素子分離絶縁層上に形成される第２のゲート間絶縁膜とを有し、前記第２の素子分離絶縁層上において前記第２のゲート間絶縁膜の最下層となる絶縁膜は、前記第１の素子分離絶縁層上には配置されないことを特徴とする。
【発明の効果】
【００１６】
本発明の例によれば、セル間干渉によるメモリセルの閾値電圧の変動を抑制できる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１８】
１．  概要  
本発明の例は、メモリセルのゲート間絶縁膜の構造に関する。
【００１９】
本発明の例において、ゲート間絶縁膜は、例えば、ＮＯＮＯＮ膜のような、多層構造の連続膜からなる。尚、ゲート間絶縁膜と浮遊ゲート電極との間に、自然酸化膜が介在する場合があるが、その自然酸化膜は、ゲート間絶縁膜の一部として含まれない。
【００２０】
そのようなゲート間絶縁膜において、素子分離絶縁層上のゲート間絶縁膜の最下層膜の膜厚が、浮遊ゲート電極上のゲート間絶縁膜の最下層膜の膜厚よりも薄いことを特徴とする。或いは、ゲート間絶縁膜の最下層膜が、素子分離絶縁層上には形成されないことを特徴とする。
【００２１】
ゲート間絶縁膜の最下層膜が、素子分離絶縁層上で薄い、或いは、素子分離絶縁層上に形成されないことにより、ロウ方向に隣接する浮遊ゲート電極間の寄生容量を低減することができる。
【００２２】
したがって、セル間干渉によるメモリセルの閾値電圧の変動量を小さくでき、メモリセルの書き込み特性を向上できる。
【００２３】
また、本発明の例は、メモリセルと同時に形成される周辺トランジスタのゲート間絶縁膜の構造に関しても説明する。
【００２４】
メモリセルの素子分離絶縁層上に形成されるゲート間絶縁膜の膜厚は、周辺トランジスタの素子分離絶縁層上に形成されるゲート間絶縁膜の膜厚よりも薄い、或いは、メモリセルの素子分離絶縁層上に、ゲート間絶縁膜が形成されないことを特徴とする。
【００２５】
この場合、メモリセルにおいては、上記と同様に、セル間干渉によるメモリセルの閾値電圧の変動量を小さくでき、メモリセルの書き込み特性を向上できる。
【００２６】
それに加えて、周辺トランジスタにおいては、周辺トランジスタのゲート間絶縁膜により、素子分離絶縁層上及びゲート電極上が覆われている。
【００２７】
そのため、ゲート間絶縁膜或いはゲート間絶縁膜より上層の膜に起因する固定電荷が、半導体基板内に拡散するのを抑制できる。
【００２８】
したがって、固定電荷の拡散に起因する周辺トランジスタの特性悪化を防止できる。
【００２９】
２．  実施の形態  
次に、最良と思われるいくつかの実施の形態について説明する。
【００３０】
（１）  第１実施の形態  
（ａ）  構造  
図１は、本実施の形態のＮＡＮＤ型フラッシュメモリのレイアウトの一例を示す。
【００３１】
ＮＡＮＤ型フラッシュメモリは、メモリセルアレイと、その周辺に配置されるロウデコーダ回路、センスアンプ回路及び制御回路などの周辺回路から構成される。
【００３２】
メモリセルアレイは、複数のブロックＢＫ１、ＢＫ２、・・・、ＢＫｎから構成され、さらに各ブロックは、複数のＮＡＮＤセルユニットにより構成される。
【００３３】
図２は、メモリセルアレイの一部の平面図を示す。また、図３は、図２のＩＩＩ−ＩＩＩ線に沿う断面図を示し、図４は、図２のＩＶ−ＩＶ線に沿う断面図を示す。
【００３４】
図２乃至図４に示すように、メモリセルアレイは、ＮＡＮＤセルユニットが形成される素子領域ＡＡと、ロウ方向に隣接する２つの素子領域ＡＡを分離する素子分離領域ＳＴＩから構成される。
【００３５】
素子領域ＡＡには、複数のメモリセルＭＣと、その両端に配置される選択トランジスタＳＴ１，ＳＴ２が配置される。メモリセルＭＣの一端は、選択トランジスタＳＴ１の拡散層に接続されるビット線コンタクトＢＣを介して、ビット線ＢＬと接続される。他端は、選択トランジスタＳＴ２を介して、共通ソース線（図示せず）に接続される。
【００３６】
メモリセルＭＣは、浮遊ゲート電極３Ａと制御ゲート電極５Ａからなる積層ゲート構造を有する。
【００３７】
浮遊ゲート電極３Ａは、素子領域ＡＡ上に形成されたゲート絶縁膜（トンネル酸化膜）２Ａ上に形成される。ロウ方向に隣接する浮遊ゲート電極３Ａは、素子分離領域に形成される素子分離絶縁層６により、それぞれ分離される。
【００３８】
制御ゲート電極５Ａは、ゲート間絶縁膜４Ａを介して、浮遊ゲート電極３Ａ上に形成される。この制御ゲート電極５Ａは、ゲート間絶縁膜４Ａを介して、浮遊ゲート電極３Ａ及び素子分離絶縁層６の上面を覆うように、Ｘ方向に伸びている。
【００３９】
制御ゲート電極５Ａは、ゲート間絶縁膜４Ａを介して、浮遊ゲート電極３Ａの上面のみならず、ロウ方向の側面も覆うことにより、大きいカップリング比を確保している。
【００４０】
また、拡散層７が、ソース／ドレイン領域として、隣接する２つのメモリセルを直列接続するように形成される。
【００４１】
選択トランジスタＳＴ１，ＳＴ２は、複数のメモリセルＭＣからなるＮＡＮＤストリングの両端に形成される。
【００４２】
この選択トランジスタＳＴ１，ＳＴ２は、メモリセルＭＣと同時に形成されるため、選択トランジスタＳＴ１，ＳＴ２のゲート電極は、積層構造を有する。
【００４３】
そのゲート構造は、ゲート絶縁膜２Ｂ上に形成され、浮遊ゲート電極３Ａと同時に形成されるゲート電極３Ｂと、制御ゲート電極５Ａと同時に形成されるゲート電極５Ｂが、ゲート間絶縁膜４Ｂに形成された開口部Ｐを介して接続された構造を有している。
【００４４】
図５は、図４の破線で囲まれた領域Ｖの拡大図を示す。
【００４５】
本実施の形態においては、図５に示すように、ゲート間絶縁膜４Ａは、シリコン窒化膜４ａ１，４ａ２／シリコン酸化膜４ｂ／シリコン窒化膜４ｃ／シリコン酸化膜４ｄ／シリコン窒化膜４ｅの５層構造の連続膜、いわゆる、ＮＯＮＯＮ膜である。
【００４６】
５層構造のゲート間絶縁膜４Ａのうち最下層のシリコン窒化膜４ａ１，４ａ２は、ポリシリコンからなる浮遊ゲート電極３Ａ上と、シリコン酸化物からなる素子分離絶縁層６上とで、膜厚が異なる。
【００４７】
これは、ゲート間絶縁膜４Ａのうち最下層となるシリコン窒化膜４ａ１，４ａ２が、ラジカル窒化で形成されるため、ポリシリコンからなる浮遊ゲート電極３Ａ上と、シリコン酸化物からなる素子分離絶縁層６上とで、窒化レートが異なることに起因する。
【００４８】
それゆえ、素子分離絶縁層６上に形成されるシリコン窒化膜４ａ１の膜厚Ｔ１は、浮遊ゲート電極３Ａ上に形成されるシリコン窒化膜４ａ２の膜厚Ｔ２よりも薄い。
【００４９】
尚、ゲート間絶縁膜４Ａは、多層構造の連続膜であり、その多層膜のうち素子分離絶縁層上に形成される最下層膜の膜厚が、浮遊ゲート電極上に形成される最下層膜の膜厚より薄ければよい。それゆえ、ゲート間絶縁膜４Ａは、ＮＯＮＯＮ膜に限定されず、例えば、ＨｆＡｌＯ、ＡｌＯ、ＨｆＳｉＯ、ＺｒＳｉＯ等の高誘電体膜を用いた多層膜でも良い。その一例としては、上記に示したシリコン酸化膜の代わりに、高誘電体膜を用い、シリコン窒化膜と高誘電体膜との多層構造としてもよい。
【００５０】
以上のようなゲート間絶縁膜の構造を用いることで、ロウ方向に隣接する浮遊ゲート電極３Ａ間の寄生容量は、素子分離絶縁層上に形成されるゲート間絶縁膜４Ａの最下層となるシリコン窒化膜が薄い分、減少することになる。
【００５１】
したがって、セル間干渉によるメモリセルの閾値電圧の変動を抑制でき、メモリセルの書き込み特性を向上できる。
【００５２】
尚、浮遊ゲート電極３Ａとゲート絶縁膜の最下層となるシリコン窒化膜４ａ２と間に、例えば、自然酸化膜などが形成されていても、上記の効果は得られる。
【００５３】
（ｂ）製造方法  
以下に、本実施の形態に示すＮＡＮＤ型フラッシュメモリの製造方法について、説明を行う。
【００５４】
はじめに、図６に示すように、半導体基板１内に、ウェル領域Ｗｅｌｌが、例えば、イオン注入法により、形成された後、ゲート絶縁膜２が、半導体基板１表面に、例えば、熱酸化法により、形成される。
【００５５】
次に、浮遊ゲート電極となるポリシリコン膜３が、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート絶縁膜２上に、形成される。
【００５６】
続いて、マスク材となるシリコン窒化膜９が、例えば、ＣＶＤ法により、ポリシリコン膜３上に形成される。
【００５７】
その後、シリコン窒化膜９及びポリシリコン膜３に、所望のチャネル幅となるようなパターニングが施された後、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法を用いて、半導体基板１内に達するまで、エッチングを行うと、図７に示すように、素子分離溝が形成される。
【００５８】
次に、素子分離絶縁層となる、例えば、シリコン酸化物が、素子分離溝が完全に埋め込まれるように、例えば、ＣＶＤ法により、半導体基板１の全面に形成される。その後、ＳｉＮ膜９をストッパ膜として、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、素子分離絶縁層に対して平坦化が行われる。
【００５９】
マスク材としてのＳｉＮ膜９を除去した後、素子分離絶縁層に対してエッチバックを行い、図８に示すように、浮遊ゲート電極となるポリシリコン膜３の側面を露出させる。
【００６０】
その後、ゲート間絶縁膜４が、浮遊ゲート電極となるポリシリコン膜３上及び素子分離絶縁層６上に形成される。また、選択トランジスタが形成される領域のゲート間絶縁膜４には、開口部Ｐが、例えば、ＲＩＥ法により、形成される。
【００６１】
図９に示すように、ゲート間絶縁膜４は、シリコン窒化膜４ａ１，４ａ２／シリコン酸化膜４ｂ／シリコン窒化膜４ｃ／シリコン酸化膜４ｄ／シリコン窒化膜４ｅからなる５層構造の連続した膜である。
【００６２】
この５層構造のゲート間絶縁膜４のうち最下層となるシリコン窒化膜４ａ１，４ａ２は、例えば、Ａｒ＝１０００ｓｃｃｍ、Ｎ２＝４０ｓｃｃｍ、ＲＦ電力＝５００Ｗ以上、圧力＝１．３３×１０２Ｐａ以上の条件で行われるラジカル窒化により、浮遊ゲート電極となるポリシリコン膜３表面及び素子分離絶縁層６表面を窒化させることで、形成される。
【００６３】
ラジカル窒化で形成されるシリコン窒化膜４ａ１，４ａ２は、均一な膜厚で形成されるＣＶＤ法とは異なり、窒化膜が形成される部位により窒化レートが異なるため、その膜厚の違いが形成される部位により生じる。
【００６４】
よって、メモリセルの浮遊ゲート電極を構成するポリシリコンは、その表面にダングリングボンド（未結合手）が多く存在し、窒素ラジカルと比較的容易に反応する。一方、素子分離絶縁層６を構成するシリコン酸化物は、その表面において、ダングリングボンド（未結合手）は少なく、且つ、シリコン酸化物を構成するシリコン原子と酸素原子との結合エネルギーが強いため、窒素ラジカルとの反応は容易に生じない。
【００６５】
その結果、素子分離絶縁層６上に形成されるシリコン窒化膜４ａ２の膜厚Ｔ１は、ポリシリコン膜３上に形成されるシリコン窒化膜４ａ１の膜厚Ｔ２よりも薄く形成される。
【００６６】
ゲート間絶縁膜のうち最下層となるシリコン窒化膜４ａ１，４ａ２をラジカル窒化で形成した後、シリコン酸化膜４ｂ、シリコン窒化膜４ｃ、シリコン酸化膜４ｄ、シリコン窒化膜４ｅが、例えば、ＣＶＤ法により、順次形成される。ＣＶＤ法により形成されるこれらの膜は、シリコン窒化膜４ａ１，４ａ２上に、例えば、均一な膜厚で形成される。
【００６７】
次に、コントロール電極となるポリシリコン膜が、ゲート間絶縁膜４上に、例えば、ＣＶＤ法により形成され、所望のチャネル長となるようパターニングされた後、例えば、ＲＩＥにより、ゲート加工が行われると、図１０に示すように、浮遊ゲート電極３Ａ、ゲート間絶縁膜４Ａ及び制御ゲート電極５Ａからなるメモリセルの積層ゲート電極と、部分開口されたゲート間絶縁膜４Ｂを介して、ゲート電極３Ｂ，５Ｂが積層された選択トランジスタＳＴ１，ＳＴ２の積層ゲート電極が形成される。
【００６８】
尚、上記のゲート加工後に、ゲート電極側壁に酸化膜を形成するための酸化工程を行っても良い。
【００６９】
続いて、図１１に示すように、拡散層７が、ゲート電極をマスクとして、自己整合的に半導体基板１内に形成される。その後、絶縁膜８が、例えば、ＣＶＤ法により、半導体基板１の全面に形成される。さらに、ビット線コンタクト部ＢＣが、絶縁膜８に形成されたコンタクトホールを介して、選択トランジスタＳＴ１のドレインに達するように埋め込まれた後、ビット線ＢＬが、ビット線コンタクト部ＢＣに接続され、本実施の形態に示すＮＡＮＤ型フラッシュメモリが完成する。
【００７０】
上記のように、ラジカル窒化により、ゲート間絶縁膜のうち最下層となるシリコン窒化膜４ａ１，４ａ２が形成される。
【００７１】
そのため、図１２に示すように、素子分離絶縁層６上のシリコン窒化膜４ａ１の膜厚Ｔ１が、浮遊ゲート電極３Ａ上のシリコン窒化膜４ａ２の膜厚Ｔ２よりも薄くなるように形成できる。
【００７２】
それゆえ、ロウ方向に隣接する浮遊ゲート電極間の寄生容量は、素子分離絶縁層６上に形成されるシリコン窒化膜４ａ１が薄い分、減少することになる。
【００７３】
したがって、セル間干渉によるメモリセルの閾値電圧変動の悪化を抑制できるメモリセルを作製できる。
【００７４】
（２）第２の実施の形態  
図１３は、本実施の形態におけるゲート間絶縁膜４Ａの構造を示す図である。
【００７５】
尚、メモリセルの全体構造は、第１の実施の形態と同様であり、また、同一部材には同一符号を付し、詳細な説明は省略する。
【００７６】
本実施の形態においては、ゲート間絶縁膜のうち最下層となるシリコン窒化膜が、浮遊ゲート電極３Ａ上に形成されるシリコン窒化膜４ａ２のみで、素子分離絶縁層６上には、最下層となるシリコン窒化膜が形成されないことを特徴とする。より具体的には、シリコン窒化膜４ａ２は、浮遊ゲート電極３Ａの上面、及び、浮遊ゲート電極３Ａの側面のうち素子分離絶縁層６と接していない表面上に形成される。
【００７７】
この際、素子分離絶縁層６上には、例えば、ＣＶＤ法により形成される、シリコン酸化膜４ｂが接している。
【００７８】
この構造を得るための製造方法は、基本的には、第１の実施の形態と同様である。ただし、ゲート間絶縁膜４Ａのうち最下層となるシリコン窒化膜を形成する際のラジカル窒化の条件を、例えば、ＲＦ電力、ガス圧力、窒素ガス濃度のいずれかを低くするなどして、ラジカル反応を抑制する必要がある。
【００７９】
上述のように、ダングリングボンド（未結合手）が多いポリシリコン膜は、ラジカル反応が抑制されても、比較的容易に窒素ラジカルと反応し、ポリシリコン表面にシリコン窒化膜が形成される。
【００８０】
一方、シリコン酸化物は、窒素ラジカルとの反応性が低く、さらに、ラジカル反応が抑制されると、シリコン酸化物からなる素子分離絶縁層６上には、ゲート間絶縁膜のうち最下層となるシリコン窒化膜は形成されない。
【００８１】
よって、ゲート間絶縁膜４Ａのうち最下層となるシリコン窒化膜は、メモリセルの浮遊ゲート電極３Ａにのみ形成され、その一方で、素子分離絶縁層６上には形成されない。
【００８２】
それゆえ、隣接するメモリセル間の寄生容量は、素子分離絶縁層６上にシリコン窒化膜が存在しないため、第１の実施の形態よりもさらに減少する。
【００８３】
したがって、セル間干渉によるメモリセルの閾値電圧の変動量を、さらに小さくすることができる。
【００８４】
（３）  第３の実施の形態  
（ａ）  構造  
図１に示したように、ＮＡＮＤ型フラッシュメモリは、メモリセルのみから構成されるものではなく、制御回路等を構成する周辺トランジスタも、メモリセルアレイと同一のチップ上に含んでいる。
【００８５】
図１４は、周辺トランジスタの平面図を示す。また、図１５は、図１４のＸＶ−ＸＶ線に沿う断面図を示し、図１６は、図１４のＸＶＩ−ＸＶＩ線に沿う断面図を示す。
【００８６】
周辺トランジスタは、メモリセルと同時に形成されるため、積層構造のゲート電極を有する。また、周辺回路トランジスタは、メモリセルよりも、大きい加工寸法で形成される。
【００８７】
周辺トランジスタのゲート電極は、メモリセルの浮遊ゲート電極と同時に形成されるゲート電極１０と、制御ゲート電極と同時に形成されるゲート電極１２とが、ゲート間絶縁膜１１に形成された開口部Ｑを介して、接続される構造となっている。
【００８８】
拡散層１４が、周辺トランジスタのソース或いはドレインとして、半導体基板１内に形成される。
【００８９】
金属配線Ｌ１が、コンタクト部Ｃ１を介して、ゲート電極１０，１２に接続される。また、金属配線Ｌ２，Ｌ３が、コンタクト部Ｃ２，Ｃ３を介して、ソース或いはドレインとなる拡散層１４にそれぞれ接続される。
【００９０】
図１７は、図１６中の周辺トランジスタにおける破線で囲まれた領域ＸＶＩＩのゲート間絶縁膜１１の構造の一例を示す拡大図である。
【００９１】
周辺トランジスタのゲート間絶縁膜１１は、メモリセルのゲート間絶縁膜と同時に形成されるので、例えば、ＮＯＮＯＮ膜のような、連続した多層膜である。
【００９２】
このゲート間絶縁膜１１は、ゲート電極１０及び素子分離絶縁層１３上に形成される。
【００９３】
本実施の形態においては、図５に示すメモリセルの素子分離絶縁層６上に形成されるシリコン窒化膜４ａ１の膜厚Ｔ１が、周辺トランジスタのゲート間絶縁膜１１のうち素子分離絶縁層１３上に形成されるシリコン窒化膜１１ａ１の膜厚Ｔ３よりも薄くなるように、膜厚Ｔ３を設定することを特徴とする。
【００９４】
また、シリコン窒化膜１１ａ１の膜厚Ｔ３は、周辺トランジスタのゲート電極１０上に形成されるシリコン窒化膜１１ａ２の膜厚Ｔ４と同じ、或いは、それより薄い膜厚となる。
【００９５】
つまり、膜厚Ｔ３は、膜厚Ｔ１より厚く、膜厚Ｔ４以下の膜厚となる。
【００９６】
上記の構造とすることで、メモリセルに関しては、第１の実施の形態で述べたように、隣接するメモリセルの浮遊ゲート電極間の寄生容量を減少でき、セル間干渉によるメモリセルの閾値電圧の変動量を小さくできる。
【００９７】
さらに、周辺トランジスタに関しては、素子分離絶縁層１３上にゲート間絶縁膜１１ａ１が厚く形成されることで、ゲート間絶縁膜１１より下方に位置する半導体基板１内、特に、素子分離絶縁層１１と半導体基板１の界面付近に、固定電荷を形成する元素が拡散するのを抑制できる。
【００９８】
例えば、ＨｆＡｌＯ、ＡｌＯ、ＨｆＳｉＯ、ＺｒＳｉＯなどの高誘電体膜を多層構造のゲート間絶縁膜に用いた場合に、Ｈｆ、Ａｌ、Ｚｒなどは、固定電荷として半導体基板１内に拡散されやすい。
【００９９】
よって、高誘電体膜をゲート間絶縁膜に用いた場合に、本実施の形態の効果は、より得られることとなる。
【０１００】
したがって、ゲート間絶縁膜１１ａ１がゲート間絶縁膜４ａ１より厚く形成されることで、固定電荷の形成により周辺トランジスタの性能が低下するのを防止することができる。
【０１０１】
尚、浮遊ゲート電極３Ａ及びゲート電極１０とゲート間絶縁膜の最下層膜４ａ１，１１ａ１と間に、例えば、シリコン酸化膜などの自然酸化膜などが形成されていても、上記の効果は得られる。
【０１０２】
以下に、上記の構造を得るための製造方法について説明を行う。
【０１０３】
（ｂ）  製造方法  
図１８乃至図２３を用いて、メモリセル及び周辺トランジスタの製造方法について説明を行う。
【０１０４】
はじめに、図１８に示すように、半導体基板１内のウェル領域Ｗｅｌｌ上に、ゲート絶縁膜２，９、浮遊ゲート電極３及びゲート電極１０、マスク材となるシリコン窒化膜９，１６、素子分離溝が、図６及び図７に示す工程と同様の工程で、順次形成される。このとき、周辺トランジスタの加工寸法は、メモリセルの加工寸法よりも大きくなるように形成される。
【０１０５】
次に、図１９に示すように、素子分離絶縁層６，１３が、図８に示す工程と同様の工程で形成される。続いて、ゲート間絶縁膜４，１１が形成される。このとき、ゲート間絶縁膜４，１１のうち最下層となるシリコン窒化膜は、例えば、Ａｒ＝１０００ｓｃｃｍ、Ｎ２＝４０ｓｃｃｍ、ＲＦ電力＝５００Ｗ以上、圧力＝１．３３×１０２Ｐａ以上の条件で行われるラジカル窒化、又は、ＣＶＤ法で形成される。また、ゲート間絶縁膜４，１１のうち、最下層となるシリコン窒化膜４ａ１，４ａ２，１１ａ１，１１ａ２よりも上層となる膜は、例えば、ＣＶＤ法で形成される。このとき、素子分離絶縁層６，１３上に形成されるゲート間絶縁膜のうち最下層となるシリコン窒化膜４ａ１，１１ａ１は、メモリセルと周辺トランジスタとで、同時に形成されるため、同じ膜厚である。
【０１０６】
その後、開口部Ｑが、周辺トランジスタのゲート間絶縁膜１１に、形成される。
【０１０７】
続いて、図１０に示す工程と同様の工程で、ゲート間絶縁膜４，１１上に、ポリシリコン膜が形成された後、ゲート加工が行われ、図２０Ａ，図２０Ｂに示すように、浮遊ゲート電極３Ａ、ゲート間絶縁膜４Ａ及び制御ゲート電極５Ａからなるメモリセルの積層ゲート電極と、部分開口したゲート間絶縁膜１１を介して、ゲート電極１０，１２が積層された周辺トランジスタの積層ゲートが形成される。
【０１０８】
このとき、周辺トランジスタの加工寸法Ｗ１は、メモリセル加工寸法Ｗ２よりも広く形成される。
【０１０９】
さらに、ゲート加工後に、例えば、１０８５℃の酸化雰囲気中で、熱酸化が行われ、メモリセル及び周辺トランジスタのゲート電極側壁に、例えば、１０ｎｍの膜厚の側壁酸化膜（図示せず）が形成される。
【０１１０】
この際、ゲート電極の加工幅の小さいメモリセルでは、ゲート端から供給された酸化剤が、素子分離絶縁層６全体に拡散する。
【０１１１】
それゆえ、図２１（ａ）に示すように、メモリセルの素子分離領域６上のシリコン窒化膜４ａ１が、素子分離絶縁層６内を拡散する酸化剤により、その膜全体が酸化されるため、膜厚は薄くなり、膜厚Ｔ１となる。
【０１１２】
これに対し、ゲート電極の幅の大きい周辺トランジスタでは、図２１（ｂ）に示すように、ゲート電極端から供給された酸化剤は、周辺トランジスタが大きい加工寸法で形成されているため、素子分離絶縁層１３全体に拡散しない。よって、周辺トランジスタの素子分離領層１３上のシリコン窒化膜１１ａ１は、その端部は酸化されるが、その全体が酸化されることがなく、形成時の膜厚が保たれ、シリコン窒化膜１１ａ１の膜厚Ｔ３は薄くならない。
【０１１３】
それゆえ、シリコン窒化膜４ａ１の膜厚Ｔ１は、シリコン窒化膜１１ａ１の膜厚Ｔ３よりも薄くなる。
【０１１４】
尚、図２１（ａ），（ｂ）は、ゲート間絶縁膜４Ａ，１１の最下層となるシリコン窒化膜４ａ１，４ａ２，１１ａ１，１１ａ２を、ラジカル窒化により形成した場合を示している。
【０１１５】
この際、周辺トランジスタの素子分離絶縁層１３上に形成されるシリコン窒化膜１１ａ１の膜厚Ｔ３は、ゲート電極１０上のシリコン窒化膜１１ａ２の膜厚Ｔ４よりも薄くなる。メモリセルにおいては、第１の実施の形態と同様に、素子分離絶縁層６上のシリコン窒化膜４ａ１の膜厚Ｔ１は、浮遊ゲート電極３上のシリコン窒化膜４ａ２の膜厚Ｔ２より薄くなる。
【０１１６】
また、ゲート加工後の側壁酸化工程を加えることにより、メモリセルの素子分離絶縁層６上に形成されるシリコン窒化膜４ａ１の膜厚Ｔ１は、ラジカル窒化のみの場合と比較し、さらに薄くすることも可能となる。
【０１１７】
図２２（ａ），（ｂ）は、ＣＶＤ法により、シリコン窒化膜４ａ１，４ａ２，１１ａ１，１１ａ２を形成した場合を示している。
【０１１８】
この場合、図２２（ａ）に示すように、メモリセルにおいて、ゲート間絶縁膜のうち最下層となるシリコン窒化膜の形成時には、素子分離絶縁層６上と浮遊ゲート電極３上で、同じ膜厚を有する。しかし、側壁酸化工程により素子分離絶縁層６上のシリコン窒化膜の全体が酸化されるので、メモリセルの素子分離絶縁層６上のシリコン窒化膜４ａ１の膜厚Ｔ１は、浮遊ゲート電極３上のシリコン窒化膜４ａ２の膜厚Ｔ２よりも薄くなる。
【０１１９】
また、図２２（ｂ）に示すように、周辺トランジスタにおいて、素子分離絶縁層１３上に形成されたシリコン窒化膜１１ａ１の膜厚Ｔ３は、側壁酸化工程を経ても、ゲート電極１０上に形成されたシリコン窒化膜１１ａ２の膜厚Ｔ４と等しい膜厚を有する。
【０１２０】
その後、図２３に示すように、図１１に示す工程と同様の工程で、拡散層（図示せず）、絶縁層８，１５が形成された後、拡散層に達するようにビット線コンタクト部（図示せず）及びコンタクトＣ１が、絶縁層８に埋め込まれ、ビット線ＢＬ及び金属配線Ｌ１が形成される。尚、拡散層には、金属配線（図示せず）が、コンタクト（図示せず）を介して、接続される。
【０１２１】
以上の工程により、本実施の形態におけるＮＡＮＤ型フレッシュメモリのメモリセル及び周辺トランジスタが完成する。
【０１２２】
それゆえ、ゲート間絶縁膜のうち最下層となるシリコン窒化膜において、メモリセルの素子分離絶縁層６上の膜厚Ｔ１は、周辺トランジスタの素子分離絶縁層１３上の膜厚Ｔ３より薄く形成できる。
【０１２３】
それにより、メモリセルにおいては、セル間干渉によるメモリセルの閾値変動を抑制できる。
【０１２４】
一方、周辺トランジスタにおいては、素子分離絶縁層上のシリコン窒化膜により、半導体基板内への固定電荷の拡散を抑制することができる。
【０１２５】
（４）第４の実施の形態  
図２４（ａ），（ｂ）はそれぞれ、本実施の形態におけるメモリセル及び周辺トランジスタのゲート間絶縁膜４Ａ，１１の構造を示す図である。
【０１２６】
尚、メモリセル及び周辺トランジスタの全体構造は、上述と同様であり、また、同一部材には同一符号を付し、詳細な説明は省略する。
【０１２７】
本実施の形態において、メモリセルのゲート間絶縁膜４Ａのうち最下層となるシリコン窒化膜は、第２の実施の形態と同様に、素子分離絶縁層６上に形成されない。
【０１２８】
一方、周辺トランジスタのゲート間絶縁膜１１のうち最下層となるシリコン窒化膜１１ａ１が、周辺トランジスタの素子分離絶縁層１３上に形成される。
【０１２９】
このような構造は、第３の実施の形態に示したゲート加工後のゲート電極の側壁酸化工程の条件を、例えば、酸化剤の濃度を高めるなどして、酸化剤が、素子分離絶縁層６内に拡散するのを促進するような条件とすることで得られる。
【０１３０】
図２４は、ラジカル窒化により、ゲート絶縁膜のうち最下層となるシリコン窒化膜を形成する場合について説明する。尚、ラジカル窒化で形成する場合の条件は、第１の実施の形態と同様とする。本実施の形態におけるゲート間絶縁膜の最下層となるシリコン窒化膜の膜厚は、例えば、第１の実施の形態において、ラジカル窒化により形成されるゲート間絶縁膜の最下層となるシリコン窒化膜の膜厚よりも薄くなるよう形成する。
【０１３１】
第１の実施の形態に示すラジカル窒化条件により、ゲート絶縁膜のうち最下層となるシリコン窒化膜を形成した時には、メモリセルと周辺トランジスタの素子分離絶縁層６，１３上では、同じ膜厚を有する。
【０１３２】
その後、ゲート電極の側壁酸化工程を行う。この際、メモリセルの素子分離絶縁層６上のシリコン窒化膜が、素子分離絶縁層６内を拡散する酸化剤により、十分酸化され、消失するまで酸化を行う。
【０１３３】
このとき、周辺トランジスタでは、素子分離絶縁層１３の加工寸法が大きいことにより、酸化剤が素子分離絶縁層１３の端部のみにしか拡散しないため、素子分離絶縁層１３上のシリコン窒化膜は、ラジカル窒化による形成時の膜厚のまま保持される。
【０１３４】
それゆえ、図２４に示すように、メモリセルにおいては、ゲート間絶縁膜のうち最下層となるシリコン窒化膜は、素子分離絶縁層６上に存在せず、周辺トランジスタにおいては、素子分離絶縁層１３上のシリコン窒化膜１１ａ１は、膜厚Ｔ３を有して形成される。
【０１３５】
このとき、周辺トランジスタの素子分離絶縁層１３上に形成されるシリコン窒化膜１１ａ１の膜厚Ｔ３は、ゲート電極１０上に形成されるシリコン窒化膜１１ａ２の膜厚Ｔ４よりも薄い。
【０１３６】
また、図２５（ａ），（ｂ）は、ＣＶＤ法によりゲート絶縁膜のうち最下層となるシリコン窒化膜を形成した場合のメモリセル及び周辺トランジスタのゲート間絶縁膜４Ａ，１１の構造を示す。本実施の形態におけるゲート間絶縁膜の最下層となるシリコン窒化膜の膜厚は、例えば、第３の実施の形態において、ＣＶＤ法により形成されるゲート間絶縁膜の最下層となるシリコン窒化膜の膜厚よりも薄くなるよう形成する。
【０１３７】
この場合においても、上記と同様に、メモリセルの素子分離絶縁層６上のシリコン窒化膜が、消失するまで側壁酸化工程を行う。
【０１３８】
このとき、ゲート間絶縁膜１１のうち最下層となるシリコン窒化膜１１ａ１は、周辺トランジスタの素子分離絶縁層１３上に、膜厚Ｔ３で形成される。
【０１３９】
また、このシリコン窒化膜１１ａ１の膜厚Ｔ３は、ＣＶＤ法により形成された膜であるため、ゲート電極１０上に形成されるシリコン窒化膜１１ａ２の膜厚Ｔ４と等しい。
【０１４０】
それゆえ、図２４及び図２５に示すように、メモリセルの素子分離絶縁層６上にはゲート絶縁膜の最下層となるシリコン窒化膜が配置されない。また、周辺トランジスタの素子分離絶縁層１３上にゲート間絶縁膜１１の最下層となるシリコン窒化膜１１ａ１が、例えば、膜厚Ｔ３で、形成される。
【０１４１】
そのため、メモリセルにおいては、素子分離絶縁層上のシリコン窒化膜が存在しないことにより、隣接するメモリセルの浮遊ゲート間の寄生容量が低下する。
【０１４２】
したがって、セル間干渉によるメモリセルの閾値電圧変動を抑制できる。
【０１４３】
一方、周辺トランジスタにおいては、素子分離絶縁層上のシリコン窒化膜により、半導体基板内への固定電荷の拡散を抑制することができる。
【０１４４】
したがって、固定電荷により、周辺トランジスタの特性が悪化するのを防止することができる。
【０１４５】
３．  その他  
本発明の例は、セル間干渉によるメモリセルの閾値電圧の変動を抑制できる。
【０１４６】
本発明の例は、実施の形態に述べたＮＡＮＤ型フラッシュメモリに限定されるものではなく、ＮＯＲ型或いはＡＮＤ型フラッシュメモリなど、浮遊ゲート電極を有するメモリセルを用いた不揮発性半導体メモリに適用できる。
【０１４７】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１４８】
【図１】ＮＡＮＤ型フラッシュメモリのレイアウトの一例を示す図。
【図２】メモリセルアレイの構造を示す平面図。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】図２のＩＶ−ＩＶ線に沿う断面図。
【図５】図４に示す領域Ｖのゲート間絶縁膜の構造を示す拡大図。
【図６】第１の実施の形態の製造工程の一工程を示す断面図。
【図７】第１の実施の形態の製造工程の一工程を示す断面図。
【図８】第１の実施の形態の製造工程の一工程を示す断面図。
【図９】図８（ａ）に示す領域ＩＸのゲート間絶縁膜の構造を示す拡大図。
【図１０】第１の実施の形態の製造工程の一工程を示す断面図。
【図１１】第１の実施の形態の製造工程の一工程を示す断面図。
【図１２】図１１（ｂ）に示す領域ＸＩＩのゲート間絶縁膜の構造を示す拡大図。
【図１３】第２の実施の形態のゲート間絶縁膜の構造を示す拡大図。
【図１４】周辺トランジスタの構造を示す平面図。
【図１５】図１４のＸＶ−ＸＶ線に沿う断面図。
【図１６】図１４のＸＶＩ−ＸＶＩ線に沿う断面図。
【図１７】図１６に示す領域ＸＶＩＩのゲート間絶縁膜の構造の一例を示す拡大図
【図１８】第３の実施の形態の製造工程の一工程を示す断面図。
【図１９】第３の実施の形態の製造工程の一工程を示す断面図。
【図２０Ａ】第３の実施の形態の製造工程の一工程を示す断面図。
【図２０Ｂ】第３の実施の形態の製造工程の一工程を示す断面図。
【図２１】第３の実施の形態の製造工程の一工程を示す断面図。
【図２２】メモリセル及び周辺トランジスタのゲート間絶縁膜の構造を示す図。
【図２３】メモリセル及び周辺トランジスタのゲート間絶縁膜の構造を示す図。
【図２４】メモリセル及び周辺トランジスタのゲート間絶縁膜の構造を示す図。
【図２５】メモリセル及び周辺トランジスタのゲート間絶縁膜の構造を示す図。
【符号の説明】
【０１４９】
１：半導体基板、２，９：ゲート絶縁膜、３Ａ：浮遊ゲート電極、４Ａ，４Ｂ，１１：ゲート間絶縁膜、４ａ１，４ａ２，１１ａ１，１１ａ２：ゲート間絶縁膜の最下層膜、６，１３：素子分離絶縁層、５Ａ：制御ゲート電極、３Ｂ，５Ｂ，１０，１２：ゲート電極、７：拡散層、８：絶縁層、９：マスク材、ＢＣ：ビット線コンタクト部、ＢＬ：ビット線、Ｃ１，Ｃ２，Ｃ３：コンタクト、Ｌ１，Ｌ２，Ｌ３：金属配線、ＭＣ：メモリセル、ＳＴ１、ＳＴ２：選択トランジスタ、Ｐ，Ｑ：開口部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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