(57)【要約】【課題】入力信号のパルス幅が短い場合でも所望の遅延を付した出力信号を得ることができる遅延回路を得る。【解決手段】入力信号をセット入力から入力する第１のフリップフロップと、入力信号を反転させる第１のインバータと、第１のインバータの出力信号をセット入力から入力する第２のフリップフロップと、第１のフリップフロップの出力信号を入力し、遅延させて第１のフリップフロップのリセット入力に出力する第１の遅延発生回路部と、第２のフリップフロップの出力信号を入力し、遅延させて第２のフリップフロップのリセット入力に出力する第２の遅延発生回路部と、第１の遅延発生回路部の出力信号をセット入力から入力し、第２の遅延発生回路部の出力信号をリセット入力から入力する第３のフリップフロップとを有し、第１、第２の遅延発生回路部は、コンデンサへの充電に応じて遅延を行う。【選択図】図１
2008092271.tif 000002
【特許請求の範囲】
【請求項１】
入力信号をセット入力から入力する第１のフリップフロップと、
前記入力信号を反転させる第１のインバータと、
前記第１のインバータの出力信号をセット入力から入力する第２のフリップフロップと、
前記第１のフリップフロップの出力信号を入力し、遅延させて前記第１のフリップフロップのリセット入力に出力する第１の遅延発生回路部と、
前記第２のフリップフロップの出力信号を入力し、遅延させて前記第２のフリップフロップのリセット入力に出力する第２の遅延発生回路部と、
前記第１の遅延発生回路部の出力信号をセット入力から入力し、前記第２の遅延発生回路部の出力信号をリセット入力から入力する第３のフリップフロップとを有し、
前記第１、第２の遅延発生回路部は、コンデンサへの充電に応じて遅延を行うことを特徴とする遅延回路。
【請求項２】
前記第１、第２の遅延発生回路部は、前記コンデンサを充電する定電流回路を更に有することを特徴とする請求項１に記載の遅延回路。
【請求項３】
前記第１、第２の遅延発生回路部は、前記コンデンサを放電する定電流回路を更に有することを特徴とする請求項１に記載の遅延回路。
【請求項４】
前記第１、第２の遅延発生回路部は、前記コンデンサを充電及び放電する定電流回路を更に有することを特徴とする請求項１に記載の遅延回路。
【請求項５】
前記第１、第２の遅延発生回路部は、前記コンデンサの前段に設けられた抵抗を更に有することを特徴とする請求項１に記載の遅延回路。
【請求項６】
前記第１、第２の遅延発生回路部は、前記コンデンサの後段に設けられたコンパレータを更に有することを特徴とする請求項１〜５の何れか１項に記載の遅延回路。
【請求項７】
入力信号を遅延させる第１の遅延発生回路部と、
前記入力信号を反転させる第１のインバータと、
前記第１のインバータの出力信号を遅延させる第２の遅延発生回路部と、
前記第１の遅延発生回路部の出力信号をセット入力から入力し、前記第２の遅延発生回路部の出力信号をリセット入力から入力する第１のフリップフロップと、
前記第１のフリップフロップの出力信号をセット入力から入力する第２のフリップフロップと、
前記第１のフリップフロップの反転出力信号をセット入力から入力する第３のフリップフロップと、
前記第２のフリップフロップの出力信号を入力し、遅延させて前記第２のフリップフロップのリセット入力に出力する第３の遅延発生回路部と、
前記第３のフリップフロップの出力信号を入力し、遅延させて前記第３のフリップフロップのリセット入力に出力する第４の遅延発生回路部と、
前記第３の遅延発生回路部の出力信号をセット入力から入力し、前記第４の遅延発生回路部の出力信号をリセット入力から入力する第４のフリップフロップとを有し、
前記第１〜第４の遅延発生回路部は、コンデンサへの充電に応じて遅延を行うことを特徴とする遅延回路。
【請求項８】
前記第１〜第４の遅延発生回路部は、前記コンデンサを充電する定電流回路を更に有することを特徴とする請求項７に記載の遅延回路。
【請求項９】
前記第１〜第４の遅延発生回路部は、前記コンデンサを放電する定電流回路を更に有することを特徴とする請求項７に記載の遅延回路。
【請求項１０】
前記第１〜第４の遅延発生回路部は、前記コンデンサを充電及び放電する定電流回路を更に有することを特徴とする請求項７に記載の遅延回路。
【請求項１１】
前記第１〜第４の遅延発生回路部は、前記コンデンサの前段に設けられた抵抗を更に有することを特徴とする請求項７に記載の遅延回路。
【請求項１２】
前記第１〜第４の遅延発生回路部は、前記コンデンサの後段に設けられたコンパレータを更に有することを特徴とする請求項７〜１１の何れか１項に記載の遅延回路。
【請求項１３】
前記入力信号を入力して前記第１のフリップフロップのセット入力に出力する第２のインバータを更に有し、
前記第１のインバータの閾値電位と前記第２のインバータの閾値電位とは互いに異なることを特徴とする請求項１〜１２の何れか１項に記載の遅延回路。
【請求項１４】
入力信号をセット入力から入力する第１のフリップフロップと、
前記第１のフリップフロップの出力信号を入力し、遅延させて前記第１のフリップフロップのリセット入力に出力する第１の遅延発生回路部と、
前記入力信号を反転させるインバータと、
前記インバータの出力信号を遅延させる第２の遅延発生回路部と、
前記第１の遅延発生回路部の出力信号をセット入力から入力し、前記第２の遅延発生回路部の出力信号をリセット入力から入力する第２のフリップフロップとを有し、
前記第１、第２の遅延発生回路部は、コンデンサへの充電に応じて遅延を行うことを特徴とする遅延回路。
【請求項１５】
入力信号を遅延させる第１の遅延発生回路部と、
前記入力信号を反転させるインバータと、
前記インバータの出力信号をセット入力から入力する第１のフリップフロップと、
前記第１のフリップフロップの出力信号を入力し、遅延させて前記第１のフリップフロップのリセット入力に出力する第２の遅延発生回路部と、
前記第１の遅延発生回路部の出力信号をセット入力から入力し、前記第２の遅延発生回路部の出力信号をリセット入力から入力する第２のフリップフロップとを有し、
前記第１、第２の遅延発生回路部は、コンデンサへの充電に応じて遅延を行うことを特徴とする遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンデンサを用いてその充放電に応じて信号の遅延を行う半導体集積回路において使用される遅延回路に関し、特に入力信号のパルス幅が短い場合でも所望の遅延を付した出力信号を得ることができる遅延回路に関するものである。
【背景技術】
【０００２】
図１６は、一般的にＣＭＯＳ半導体集積回路などで使用されている遅延回路を示す回路図である（例えば、特許文献１参照）。この遅延回路は、入力と出力の間に直列接続されたインバータ１〜４と、インバータ２とインバータ３の接続点ａに一端が接続され、他端が接地されたコンデンサ５とを有する。
【０００３】
図１７は、図１６に示す遅延回路の動作を説明するためのタイミングチャートである。接続点ａに達した入力信号は、コンデンサ５の働きによって電位遷移が緩やかになり、後段のインバータ３の閾値電位に達するまでには所定の時間を要し、これが遅延時間となる。
【０００４】
【特許文献１】特開２００５−１９８２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、入力信号のパルス幅が上述の遅延回路における遅延時間より短い場合、接続点ａにおいてインバータ３の閾値電位まで電位が遷移する前に電位遷移がキャンセルされてしまう。これにより、遅延発生回路部において入力信号が消滅してしまうという問題があった（図１７）。
【０００６】
本発明は、上述のような課題を解決するためになされたもので、その目的は、入力信号のパルス幅が短い場合でも、信号の消滅を防ぎ所望の遅延を付した出力信号を得ることができる遅延回路を得るものである。
【課題を解決するための手段】
【０００７】
本発明に係る遅延回路は、入力信号をセット入力から入力する第１のフリップフロップと、入力信号を反転させる第１のインバータと、第１のインバータの出力信号をセット入力から入力する第２のフリップフロップと、第１のフリップフロップの出力信号を入力し、遅延させて第１のフリップフロップのリセット入力に出力する第１の遅延発生回路部と、第２のフリップフロップの出力信号を入力し、遅延させて第２のフリップフロップのリセット入力に出力する第２の遅延発生回路部と、第１の遅延発生回路部の出力信号をセット入力から入力し、第２の遅延発生回路部の出力信号をリセット入力から入力する第３のフリップフロップとを有し、第１、第２の遅延発生回路部は、コンデンサへの充電に応じて遅延を行う。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【０００８】
本発明により、入力信号のパルス幅が短い場合でも所望の遅延を付した出力信号を得ることができる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
図１は、本発明の実施の形態１に係る遅延回路１００ａを示す回路図である。この遅延回路１００ａは、第１のフリップフロップ１１と、第１のインバータ１２と、第２のフリップフロップ１３と、第１の遅延発生回路部１４ａと、第２の遅延発生回路部１５ａと、第３のフリップフロップ１６とを有する。なお、第１から第３のフリップフロップは、何れもＲＳ型フリップフロップであり、セット入力Ｓとリセット入力Ｒが何れも「Ｈ」の場合に出力Ｑが「Ｈ」を出力するセット優先である。
【００１０】
そして、第１のフリップフロップ１１は、入力信号ＩＮをセット入力Ｓ１から入力する。そして、第１のインバータ１２は、入力信号ＩＮを反転させる。また、第２のフリップフロップ１３は、入力信号とは逆相の信号である第１のインバータ１２の出力信号をセット入力Ｓ２から入力する。そして、第１の遅延発生回路部１４ａは、第１のフリップフロップ１１の出力信号を入力とし、この信号を遅延させて第１のフリップフロップ１１のリセット入力Ｒ１に出力する。また、第２の遅延発生回路部１５ａは、第２のフリップフロップ１３の出力信号を入力とし、この信号を遅延させて第２のフリップフロップ１３のリセット入力Ｒ２に出力する。そして、第３のフリップフロップ１６は、第１の遅延発生回路部１４ａの出力信号をセット入力Ｓ３から入力し、第２の遅延発生回路部１５ａの出力信号をリセット入力Ｒ３から入力し、出力Ｑ３から出力信号ＯＵＴを出力する。
【００１１】
また、第１の遅延発生回路部１４ａは、入力と出力の間に直列接続されたインバータ１７〜２０と、インバータ１８とインバータ１９の接続点ａ１に一端が接続され、他端が接地されたコンデンサ２１とを有する。また、第２の遅延発生回路部１５ａは、入力と出力の間に直列接続されたインバータ２２〜２５と、インバータ２３とインバータ２４の接続点ａ２に一端が接続され、他端が接地されたコンデンサ２６とを有する。そして、第１、第２の遅延発生回路部１４ａ、１５は、それぞれコンデンサ２１、２６への充電に応じて遅延を行う。なお、図１ではインバータ１８，２３はＣＭＯＳで構成され、それぞれＰＭＯＳ側の電流ドライブ能力をＮＭＯＳ側より抑えている。そうすることで、コンデンサの充電時間が放電時間よりも長くなり、第１と第２の遅延発生回路部１４ａ，１５ａによって与えられる信号の遅延時間について、立下り時よりも立ち上がり時が長くなるように設定されている。
【００１２】
図２は、図１に示す遅延回路１００ａの動作を説明するためのタイミングチャートである。まず、ＩＮが「Ｌ」、Ｒ１が「Ｌ」の場合、Ｑ１は「Ｌ」、接続点ａ１は「Ｌ」、Ｓ３は「Ｌ」となる。一方、Ｑ２は「Ｈ」、接続点ａ２は「Ｈ」、Ｒ３は「Ｈ」となる。
【００１３】
次に、ＩＮが「Ｌ」から「Ｈ」になると、Ｑ１は「Ｈ」となるため、コンデンサ２１は充電される。そして、接続点ａ１の電位がインバータ１９の閾値電位を上回ると、Ｒ１及びＳ３は「Ｈ」となる。一方、Ｑ２は「Ｌ」となるため、コンデンサ２６は速やかに放電される。そして、接続点ａ２の電位がインバータ２４の閾値電位を下回ると、Ｒ２及びＲ３は「Ｌ」となる。
【００１４】
フリップフロップ１６の動作について整理すると、ＩＮが「Ｌ」の場合、Ｓ３が「Ｌ」でＲ３が「Ｈ」となり、Ｑ３は「Ｌ」となる。そして、ＩＮが「Ｌ」から「Ｈ」になると、Ｒ３は速やかに「Ｈ」から「Ｌ」になるため、Ｓ３が「Ｌ」でＲ３も「Ｌ」となり、Ｑ３は「Ｌ」のまま変化しない。その後、コンデンサ２１が充電されて接続点ａ１の電位がインバータ１９の閾値電位を上回ると、Ｓ３が「Ｈ」でＲ３が「Ｌ」となり、Ｑ３は「Ｌ」から「Ｈ」に変化する。即ち、ＩＮが「Ｌ」から「Ｈ」に変化してからコンデンサ２１の充電時間分だけ遅延して、Ｑ３が「Ｌ」から「Ｈ」に変化する。
【００１５】
一方、ＩＮが「Ｈ」から「Ｌ」となる場合は、上記の動作に対してＩＮからＳ３までの経路とＩＮからＲ３までの経路を入れ替えた動作となる。即ち、ＩＮが「Ｈ」から「Ｌ」に変化してからコンデンサ２６の充電時間分だけ遅延して、Ｑ３が「Ｈ」から「Ｌ」に変化する。
【００１６】
これにより、入力信号のパルス幅が短い場合でも、フリップフロップ１１の出力Ｑ１はコンデンサ２１が充電されて接続点ａ１の電位がインバータ１９の閾値電位を上回るまでは「Ｈ」を保持する。従って、接続点ａ１において電位遷移がキャンセルされることはなく、Ｓ３には短いパルス状の信号が入力される。そして、Ｓ３が「Ｈ」になるとＱ３は「Ｈ」となる。その後、Ｓ３がすぐに「Ｌ」となっても、Ｒ３が「Ｈ」となるまでＱ３は「Ｈ」を保つ。よって、入力信号のパルス幅が短い場合でも所望の遅延を付した出力信号を得ることができる。
【００１７】
実施の形態２．
図３は、本発明の実施の形態２に係る遅延回路１００ｂを示す回路図である。第１の遅延発生回路部１４ｂは、実施の形態１におけるインバータ１８の替わりに、コンデンサ２１を充電する定電流回路２７及びＮＭＯＳトランジスタ２８を有する。また、第２の遅延発生回路部１５ｂは、実施の形態１におけるインバータ２３の替わりに、コンデンサ２６を充電する定電流回路２９及びＮＭＯＳトランジスタ３０を有する。その他の基本的な構成は、実施の形態１と同様である。
【００１８】
具体的には、定電流回路２７はコンデンサ２１の一端と電源との間に接続されている。そして、ＮＭＯＳトランジスタ２８は、ゲートがインバータ１７の出力に接続され、ソースが接地され、ドレインがコンデンサ２１の一端に接続されている。また、定電流回路２９はコンデンサ２６の一端と電源との間に接続されている。そして、ＮＭＯＳトランジスタ３０は、ゲートがインバータ２２の出力に接続され、ソースが接地され、ドレインがコンデンサ２６の一端に接続されている。
【００１９】
更に、本構成では、定電流回路２７，２９とＮＭＯＳトランジスタ２８，３０を境にして使用する電源電圧を異なるものとしている。つまり、フリップフロップ１１，１３やインバータ１２，１７，２２に対しては第１の電源電圧ＶＤＤ１が、定電流回路２７，２９以降のインバータ１９，２０，２４，２５やフリップフロップ１６に対しては第２の電源電圧ＶＤＤ２が与えられるように構成されている。
【００２０】
本実施の形態により、実施の形態１と同様の効果を奏する他、遅延時間の設計性が向上するとともに、遅延時間を付与し、本構成ではフリップフロップ１１，１３、インバータ１２，１７，２２の電源電圧と、定電流回路２７，２９以降の回路電源を異なるものとすることができ、このため、同時にレベルシフトも行うことができる。
【００２１】
実施の形態３．
図４は、本発明の実施の形態３に係る遅延回路１００ｃを示す回路図である。第１の遅延発生回路部１４ｃは、実施の形態１におけるインバータ１８の替わりに、コンデンサ２１を放電する定電流回路３１及びＰＭＯＳトランジスタ３２を有する。また、第２の遅延発生回路部１５ｃは、実施の形態１におけるインバータ２３の替わりに、コンデンサ２６を放電する定電流回路３３及びＰＭＯＳトランジスタ３４を有する。さらには、論理を合わせるため、実施の形態１や２と異なり、インバータ１９，２４をそれぞれインバータ１７，２２の後段に配置し、その出力はＰＭＯＳトランジスタ３２，３４のゲートに接続されている。その他の基本的な構成は、実施の形態１と同様である。
【００２２】
具体的には、定電流回路３１はコンデンサ２１の一端と接地との間に接続されている。そして、ＰＭＯＳトランジスタ３２は、ゲートがインバータ１７の出力に接続され、ソースが電源に接続され、ドレインがコンデンサ２１の一端に接続されている。また、定電流回路３３はコンデンサ２６の一端と接地との間に接続されている。そして、ＰＭＯＳトランジスタ３４は、ゲートがインバータ２２の出力に接続され、ソースが電源に接続され、ドレインがコンデンサ２６の一端に接続されている。
【００２３】
さらに、本構成では、ＰＭＯＳトランジスタ３２，３４と定電流回路３１，３３を境にして使用する基準電位を異なるものとしている。つまり、フリップフロップ１１，１３やインバータ１２，１７，１９，２２，２４に対しては第１の基準電位ＶＳＳ１が、定電流回路３１，３３以降のインバータ２０，２５やフリップフロップ１６に対しては第２の基準電位ＶＳＳ２が与えられるように構成されている。
【００２４】
本実施の形態により、実施の形態１と同様の効果を奏する他、遅延時間の設計性が向上するとともに、遅延時間を付与し、本構成では、フリップフロップ１１，１３、インバータ１２，１７，１９，２２，２４の基準電位と、定電流回路３１，３３以降の回路における基準電位とを異なるものとすることができ、このため、同時に逆レベルシフトを行うこともできる。
【００２５】
実施の形態４．
図５は、本発明の実施の形態４に係る遅延回路１００ｄを示す回路図である。第１の遅延発生回路部１４ｄは、実施の形態１におけるインバータ１８の替わりに、コンデンサ２１をそれぞれ充電及び放電する定電流回路３５、３６を有する。また、第２の遅延発生回路部１５ｄは、実施の形態１におけるインバータ２３の替わりに、コンデンサ２６をそれぞれ充電及び放電する定電流回路３７、３８を有する。その他の構成は、実施の形態１と同様である。
【００２６】
具体的には、定電流回路３５はコンデンサ２１の一端と電源との間に接続され、定電流回路３６はコンデンサ２１の一端と接地との間に接続されている。そして、インバータ１７の出力に応じて、定電流回路３５，３６の一方が活性化するように構成されている。つまり、インバータ１７の出力が「Ｈ」の場合、コンデンサ２１を充電するように定電流回路３５から定電流が供給され、反対に「Ｌ」の場合、コンデンサ２１に充電された電荷を放電するように定電流回路３６を通して定電流が引き出される。また、定電流回路３７はコンデンサ２１の一端と電源との間に接続され、定電流回路３８はコンデンサ２１の一端と接地との間に接続されている。そして、インバータ２２の出力に応じて、定電流回路３７，３８の一方が活性化するように構成され、インバータ２２の出力が「Ｈ」の場合、コンデンサ２６を充電するように定電流回路３７から定電流が供給され、反対に「Ｌ」の場合、コンデンサ２６に充電された電荷を放電するように定電流回路３８を通して定電流が引き出される。
【００２７】
本実施の形態により、実施の形態１と同様の効果を奏する他、遅延時間の設計性と精度を向上させることができる。また、実施の形態２又は実施の形態３で示したように、回路内において異なる電源電圧又は基準電圧を用いることで、遅延時間付与と同時にレベルシフト又は逆レベルシフトを行うこともできる。
【００２８】
実施の形態５．
図６は、本発明の実施の形態５に係る遅延回路１００ｅを示す回路図である。第１の遅延発生回路部１４ｅは、実施の形態１におけるインバータ１８を構成するＰＭＯＳトランジスタ１８ｐのドレイン端子とコンデンサ２１との間に抵抗３９を有する。また、第２の遅延発生回路部１５ｅは、実施の形態１におけるインバータ２３を構成するＰＭＯＳトランジスタ２３ｐのドレイン端子とコンデンサ２６の間に抵抗４０を有する。その他の構成は、実施の形態１と同様である。
【００２９】
本実施の形態により、実施の形態１と同様の効果を奏する。
【００３０】
実施の形態６．
図７は、本発明の実施の形態６に係る遅延回路１００ｆを示す回路図である。第１の遅延発生回路部１４ｆは、実施の形態１におけるインバータ１９の替わりに、コンデンサ２１の後段に設けられたコンパレータ４１を有する。また、第２の遅延発生回路部１５ｆは、実施の形態１におけるインバータ２４の替わりに、コンデンサ２６の後段に設けられたコンパレータ４２を有する。その他の構成は、実施の形態１と同様である。
【００３１】
具体的には、コンパレータ４１の反転（−）入力がコンデンサ２１の一端に接続され、非反転（＋）入力は検出基準電圧Ｖｒeｆに接続され、出力がインバータ２０の入力に接続されている。また、コンパレータ４２の反転（−）入力がコンデンサ２６の一端に接続され、非反転（＋）入力は検出基準電圧Ｖｒeｆに接続され、出力がインバータ２５の入力に接続されている。そして、検出基準電圧Ｖｒｅｆについては、例えば、単純に電源電圧の抵抗分割により所望の電圧値を定めることも可能であり、第１の遅延発生回路部１４と第２の遅延発生回路部１５を共通に使用してもよい。また、それは外部を含め、他の回路で用意するようにしてもよい。
【００３２】
本実施の形態により、実施の形態１と同様の効果を奏する他、遅延時間の設定が容易となる。また、コンパレータの検出基準電圧を外部より変更することで遅延時間を、例えば用途や目的に合わせて容易に調整することができ、高い汎用性が得られる。なお、本実施の形態と実施の形態２〜５とを組み合わせることもできる。
【００３３】
実施の形態７．
図８は、本発明の実施の形態７に係る遅延回路１０１を示す回路図である。この遅延回路１０１は、入力信号を入力して第１のフリップフロップ１１のセット入力Ｓ１に出力する第２のインバータ４３、インバータ４４と、第１のインバータ１２の出力信号を入力して第２のフリップフロップ１３のセット入力Ｓ２に出力するインバータ４５、４６とを更に有する。そして、第１のインバータ１２の閾値電位Ｖｔｈ１と第２のインバータ４３の閾値電位Ｖｔｈ２とが互いに異なるように設定されている。その他の構成は、実施の形態１と同様である。
【００３４】
図９は、図８に示す遅延回路１０１の動作を説明するためのタイミングチャートである。図示のように、入力信号が立ち上がって閾値電位Ｖｔｈ１に達した後、遅延回路１０１の遅延時間が経過すると、Ｑ３からの出力信号は立ち上がる。また、入力信号の電位が下降して閾値電位Ｖｔｈ２に達した後、遅延回路１０１の遅延時間が経過すると、出力信号は立ち下がる。従って、第１のインバータ１２の閾値電位Ｖｔｈ１とインバータ４３の閾値電位Ｖｔｈ２を設定するだけで、両者の差であるヒステリシス電圧を所望の値に設定することができる。
【００３５】
本実施の形態により、実施の形態１と同様の効果を奏する他、ヒステリシス機能を持つ簡素な遅延回路を得ることができる。即ち、従来のようなヒステリシス機能を持たせたシミュット回路を設ける必要が無いため、シミュット回路の応答速度が遅い場合にパルス幅の短い信号が消滅するという問題がない。また、シミュット回路を設けるのに比べて遅延時間やヒステリシス幅の設定が容易であり、シミュット回路の温度特性・設計バラツキなどの影響を受けて精度が悪くなるという問題も生じない。なお、本実施の形態と実施の形態２〜６とを組み合わせることもできる。
【００３６】
実施の形態８．
図１０は、本発明の実施の形態８に係る遅延回路１０２を示す回路図である。この遅延回路１０２は、ツインフィルタ５１の後段に遅延回路５２を設けたものである。
【００３７】
ツインフィルタ５１は、第１の遅延発生回路部５３と、第１のインバータ５４と、第２の遅延発生回路部５５と、第１のフリップフロップ５６とを有する。
【００３８】
そして、第１の遅延発生回路部５３は入力信号を遅延させる。また、第１のインバータ５４は入力信号を反転させ、第２の遅延発生回路部５５は第１のインバータ５４の出力信号を遅延させる。そして、第１のフリップフロップ５６は、第１の遅延発生回路部５３の出力信号をセット入力Ｓ１から入力し、第２の遅延発生回路部５５の出力信号をリセット入力Ｒ１から入力する。
【００３９】
また、遅延回路５２は、第２のフリップフロップ５７と、第３のフリップフロップ５８と、第３の遅延発生回路部５９と、第４の遅延発生回路部６０と、第４のフリップフロップ６１とを有する。
【００４０】
そして、第２のフリップフロップ５７は、第１のフリップフロップ５６の出力信号をセット入力Ｓ２から入力する。また、第３のフリップフロップ５８は、第１のフリップフロップ５６の反転出力信号をセット入力Ｓ３から入力する。そして、第３の遅延発生回路部５９は、第２のフリップフロップ５７の出力信号を入力し、遅延させて第２のフリップフロップ５７のリセット入力Ｒ２に出力する。また、第４の遅延発生回路部６０は、第３のフリップフロップ５８の出力信号を入力し、遅延させて第３のフリップフロップ５８のリセット入力Ｒ３に出力する。そして、第４のフリップフロップ６１は、第３の遅延発生回路部５９の出力信号をセット入力Ｓ４から入力し、第４の遅延発生回路部６０の出力信号をリセット入力Ｒ４から入力し、出力Ｑ４から出力信号を出力する。
【００４１】
また、第１の遅延発生回路部５３は、入力と出力の間に直列接続されたインバータ６１〜６４と、インバータ６２とインバータ６３の接続点ｂ１に一端が接続され、他端が接地されたコンデンサ６５とを有する。また、第２の遅延発生回路部５５は、入力と出力の間に直列接続されたインバータ６６〜６９と、インバータ６７とインバータ６８の接続点ｂ２に一端が接続され、他端が接地されたコンデンサ７０とを有する。また、第３の遅延発生回路部５９は、入力と出力の間に直列接続されたインバータ７１〜７４と、インバータ７２とインバータ７３の接続点に一端が接続され、他端が接地されたコンデンサ７５とを有する。また、第４の遅延発生回路部６０は、入力と出力の間に直列接続されたインバータ７６〜７９と、インバータ７７とインバータ７８の接続点に一端が接続され、他端が接地されたコンデンサ８０とを有する。そして、第１〜４の遅延発生回路部５３、５５、５９、６０は、それぞれコンデンサ６５、７０、７５、８０への充電に応じて遅延を行う。なお、図１０においてもインバータ６２，６７はＣＭＯＳで構成され、それぞれＰＭＯＳ側の電流ドライブ能力をＮＭＯＳ側より抑えている。そうすることで、コンデンサの充電時間が放電時間よりも長くなり、第１と第２の遅延回路部５３，５５によって与えられている信号の遅延時間について、立下り時よりも立ち上がり時が長くなるように設定されている。
【００４２】
図１１は、ツインフィルタ５１の動作を説明するためのタイミングチャートである。まず、ＩＮが「Ｌ」の場合、第１のフリップフロップ５６のセット入力Ｓ１は「Ｌ」、リセット入力Ｒ１は「Ｈ」となり、出力Ｑ１は「Ｌ」となる。
【００４３】
次に、ＩＮが「Ｌ」から「Ｈ」になると、Ｒ１は速やかに「Ｌ」となり、ｂ１は「Ｌ」から「Ｈ」へ変化を始める。最初の内は、Ｓ１は「Ｌ」であるため、Ｑ１は「Ｌ」のままである。その後、ＩＮが「Ｈ」の時間が十分長く、ｂ１電位がインバータ６３の閾値電位に達すると、Ｓ１が「Ｈ」となり、出力Ｑ１は「Ｈ」となる。一方、ＩＮが「Ｈ」の時間が短く、ｂ１がインバータ６３の閾値電位に達しないと、Ｓ１は「Ｈ」とはならず、出力Ｑ１は「Ｌ」のままとなる。
【００４４】
次に、ＩＮが「Ｈ」から「Ｌ」になると、Ｓ１は速やかに「Ｌ」となり、ｂ２は「Ｌ」から「Ｈ」へ変化を始める。最初の内は、Ｒ１は「Ｌ」であるため、Ｑ１は「Ｈ」のままである。その後、ＩＮが「Ｌ」の時間が十分長く、ｂ２がインバータ６８の閾値電位に達すると、Ｒ１は「Ｈ」となり、出力Ｑ１は「Ｌ」となる。一方、ＩＮが「Ｌ」の時間が短く、ｂ２がインバータ６８の閾値電位に達しないと、Ｒ１は「Ｈ」とはならず、出力Ｑ１は「Ｈ」のままとなる。
【００４５】
このようにツインフィルタ５１は、オンパルスとオフパルスの双方に働くフィルタ機能を有し、入力信号に混在するノイズ信号等をフィルタリングすることができる。そして、ツインフィルタ５１の出力信号は遅延回路５２に入力されて実施の形態１と同様にして遅延させる。従って、ツインフィルタ回路を通過した入力信号の信号幅のパルス幅が短い場合でも所望の遅延を付した出力信号を得ることができる。また、ツインフィルタのみを複数段用いて所望の遅延を得る場合に比べて、回路構成が簡単になるという利点もある。
【００４６】
なお、第１〜第４の遅延発生回路部５３、５５、５９、６０の回路構成として、実施の形態２〜６の遅延回路の回路構成を適用することもできる。さらに、実施の形態７を適用してヒステリシス機能を持たせることもできる。
【００４７】
実施の形態９．
図１２は、本発明の実施の形態９に係る遅延回路１０３ａを示す回路図である。この遅延回路１０３ａは、インバータ８５と、第１のフリップフロップ８３と、第１の遅延発生回路部８４と、第２の遅延発生回路部８８と、第２のフリップフロップ８９とを有する。
【００４８】
そして、第１のフリップフロップ８３は、入力信号をセット入力Ｓ１から入力する。また、第１の遅延発生回路部８４は、第１のフリップフロップ８３の出力信号を入力し、遅延させて第１のフリップフロップ８３のリセット入力Ｒ１に出力する。そして、インバータ８５は、入力信号を反転させ、第２の遅延発生回路部８８は、インバータ８５の出力信号を遅延させる。また、第２のフリップフロップ８９は、第１の遅延発生回路部８４の出力信号をセット入力Ｓ２から入力し、第２の遅延発生回路部８８の出力信号をリセット入力Ｒ２から入力する。
【００４９】
また、第１の遅延発生回路部８４は、入力と出力の間に直列接続されたインバータ９１〜９４と、インバータ９２とインバータ９３の接続点に一端が接続され、他端が接地されたコンデンサ９５とを有する。また、第２の遅延発生回路部８８は、入力と出力の間に直列接続されたインバータ９６〜９９と、インバータ９７とインバータ９８の接続点に一端が接続され、他端が接地されたコンデンサ１００とを有する。そして、第１、第２の遅延発生回路部８４、８８は、それぞれコンデンサ９５、１００への充電に応じて遅延を行う。
【００５０】
図１３は、図１２に示す遅延回路１０３ａの動作を説明するためのタイミングチャートである。図示のように、入力信号のオンパルスに対しては入力の立ち上がりを検出し所定の遅延を与え、入力信号のオフパルスに対してはフィルタとして作用する。このため、入力信号のオンパルスに発生するノイズ等の影響を受けない。従って、実施の形態８と同様の効果をより簡単な回路で実現することができる。
【００５１】
なお、第１、第２の遅延発生回路部８４、８８の回路構成として、実施の形態２〜６の遅延回路の回路構成を適用することもできる。さらに、実施の形態７を適用してヒステリシス機能を持たせることもできる。
【００５２】
実施の形態１０．
図１４は、本発明の実施の形態１０に係る遅延回路１０３ｂを示す回路図である。この遅延回路１０３ｂは、インバータ８５と、第１のフリップフロップ８３と、第１の遅延発生回路部８４と、第２の遅延発生回路部８８と、第２のフリップフロップ８９とを有する。
【００５３】
そして、第２の遅延発生回路部８４は、入力信号を遅延する。また、インバータ８５は、入力信号を反転させ、第１のフリップフロップ８３は、インバータ８５の出力信号をセット入力Ｓ１から入力する。また、第２の遅延発生回路部８８は、第１のフリップフロップ８３の出力信号を入力し、遅延させて第１のフリップフロップ８３のリセット入力Ｒ１に出力する。そして、第２のフリップフロップ８９は、第１の遅延発生回路部８４の出力信号をセット入力Ｓ２から入力し、第２の遅延発生回路部８８の出力信号をリセット入力Ｒ２から入力する。また、第１、第２の遅延発生回路部８４、８８は、それぞれコンデンサ９５、１００への充電に応じて遅延を行う。
【００５４】
図１５は、図１４に示す遅延回路１０３ｂの動作を説明するためのタイミングチャートである。図示のように、入力信号のオフパルスに対しては入力の立ち下がりを検出し所定の遅延を与え、入力信号のオンパルスに対してはフィルタとして作用する。このため、入力信号のオフパルスに発生するノイズ等の影響を受けない。従って、実施の形態８と同様の効果をより簡単な回路で実現することができる。
【００５５】
なお、第１、第２の遅延発生回路部８４、８８の回路構成として、実施の形態２〜６の遅延回路の回路構成を適用することもできる。さらに、実施の形態７を適用してヒステリシス機能を持たせることもできる。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施の形態１に係る遅延回路を示す回路図である。
【図２】図１に示す遅延回路の動作を説明するためのタイミングチャートである。
【図３】本発明の実施の形態２に係る遅延回路を示す回路図である。
【図４】本発明の実施の形態３に係る遅延回路を示す回路図である。
【図５】本発明の実施の形態４に係る遅延回路を示す回路図である。
【図６】本発明の実施の形態５に係る遅延回路を示す回路図である。
【図７】本発明の実施の形態６に係る遅延回路を示す回路図である。
【図８】本発明の実施の形態７に係る遅延回路を示す回路図である。
【図９】図８に示す遅延回路の動作を説明するためのタイミングチャートである。
【図１０】本発明の実施の形態８に係る遅延回路を示す回路図である。
【図１１】ツインフィルタの動作を説明するためのタイミングチャートである。
【図１２】本発明の実施の形態９に係る遅延回路を示す回路図である。
【図１３】図１２に示す遅延回路の動作を説明するためのタイミングチャートである。
【図１４】本発明の実施の形態１０に係る遅延回路を示す回路図である。
【図１５】図１４に示す遅延回路の動作を説明するためのタイミングチャートである。
【図１６】一般的に使用されている遅延回路を示す回路図である
【図１７】図１６に示す遅延回路の動作を説明するためのタイミングチャートである。
【符号の説明】
【００５７】
１１、５６、８３  第１のフリップフロップ
１２、５４  第１のインバータ
１３、５７、８９  第２のフリップフロップ
１４、５３、８４  第１の遅延発生回路部
１５、５５、８８  第２の遅延発生回路部
１６、５８  第３のフリップフロップ
２１、２６、６５、７０、７５、８０、９５、１００  コンデンサ
２７、２９、３１、３３、３５〜３８  定電流回路
３９、４０  抵抗
４１、４２  コンパレータ
４３  第２のインバータ
５９  第３の遅延発生回路部
６０  第４の遅延発生回路部
６１  第４のフリップフロップ
８５  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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