(57)【要約】【課題】より低いコンタクト抵抗値、及び、均一なデバイス特性を具備するＡｌＧａＮ／ＧａＮ−ＨＥＭＴ又はＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴを作製する。【解決手段】基板100上に、バッファ層102、バッファ層上にＵＩＤ−ＧａＮ層104、及び、ＵＩＤ−ＧａＮ層上にＵＩＤ−ＡｌＧａＮ層108との積層構造を含む半導体本体110を用意する。次に、この半導体本体のＵＩＤ−ＡｌＧａＮ層の表面である第１主面111上に、絶縁膜112をパターン形成し、このパターン形成された絶縁膜112'をマスクに、半導体本体表面をエッチング処理せずに、ｎ＋−ＧａＮ層116を、絶縁膜の領域以外の半導体本体表面の領域上に、直接、選択再成長させる。そして、この選択再成長されたｎ＋−ＧａＮ層の領域に、オーミック電極形成予定領域117を区画形成してオーミック電極122を形成し、次に、絶縁膜の領域内にゲート電極形成予定領域123を区画開口し、ゲート電極124を形成する。【選択図】図２
2008124262.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、バッファ層、該バッファ層上にＵＩＤ−ＧａＮ層、及び、該ＵＩＤ−ＧａＮ層上にＵＩＤ−ＡｌＧａＮ層との積層構造を含む半導体本体を用意する第１工程と、
前記半導体本体のＵＩＤ−ＡｌＧａＮ層の表面である第１主面上に、絶縁膜をパターン形成する第２工程と、
前記絶縁膜をマスクとして使用して、前記半導体本体表面をエッチング処理せずに、ｎ＋−ＧａＮ層を、前記絶縁膜の領域以外の前記半導体本体表面の領域上に、直接、選択再成長させる第３工程と、
選択再成長された前記ｎ＋−ＧａＮ層の領域に、オーミック電極形成予定領域を設定して、当該オーミック電極形成予定領域上にオーミック電極を形成する第４工程と、
前記絶縁膜の領域内にゲート電極形成予定領域を開口して、該開口に露出した当該ゲート電極形成予定領域上に、ゲート電極を形成する第５工程と
を含むことを特徴とするＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法。
【請求項２】
請求項１に記載のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法において、前記絶縁膜をＳｉＯ２、ＳｉＮｘ、ＳｉＯｘＮｙ、Ａｌ２Ｏ３、及び、ＡｌＮのいずれか１種の膜として形成するか、又は、いずれか２種以上の積層膜として形成することを特徴とするＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法（但し、ＸおよびＹは組成比を表す）。
【請求項３】
請求項１又は請求項２のいずれか１項に記載のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法において、ゲート電極と半導体本体表面との間に、前記絶縁膜を形成することを特徴とするＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、携帯基地局の送信用デバイスや高耐圧のスイッチング素子として用いるＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法に関し、特に、選択再成長を用いて、より低いコンタクト抵抗値のオーミック接触を持つＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法に関するものである。
【背景技術】
【０００２】
ガリウムナイトライド（Gallium Nitride:ＧａＮ）を用いた電子デバイスである高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）は、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴと称され、このＨＥＭＴは、ＳｉＣ（Silicon Carbide）基板、サファイア基板、又はＳｉ基板上に、有機金属気相成長（Metal Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法や分子線エピタキシー（Molecular Beam Epitaxy：ＭＢＥ）法などのエピタキシャル結晶成長法を用いて、ＧａＮやＡｌＧａＮ等の結晶膜をこの順序で積層成長させたエピタキシャル基板を形成し、得られたエピタキシャル基板にプロセスを施して形成される。
【０００３】
従来、最も一般的には、これらのエピタキシャル基板上に、ソース電極やドレイン電極の各オーミック電極とゲート電極とを、直接形成することによってＡｌＧａＮ／ＧａＮ−ＨＥＭＴを作製していた。しかし、この様な構造では、オーミック電極のコンタクト抵抗値を充分小さくすることができない場合も多かった。
【０００４】
これを解決する手段の一つとして、次に記すような選択再成長を用いる方法がある（例えば、非特許文献１参照）。選択再成長とは、エピタキシャル基板表面に対し、何らかのエッチング処理、又は、絶縁膜等の形成及びパターニングを行った後に、絶縁膜の領域以外の領域に、選択的に、再度、エピタキシャル結晶成長を行うことである。
【０００５】
図７（Ａ）〜図７（Ｃ）及び図８（Ａ）〜図８（Ｃ）に、この非特許文献１に開示された、選択再成長を用いたＡｌＧａＮ／ＧａＮ−ＨＥＭＴの作製工程フローの概要を示す。各図は、主な工程段階で得られた、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴの主要部の断面を示している。
【０００６】
図７（Ａ）は、用いたエピタキシャル基板（以後、半導体本体１１０と称す。）の断面を示す模式的な図である。
【０００７】
先ず、図７（Ａ）に示すように、半絶縁性（Semi-Insulating：ＳＩ）ＳｉＣ基板１００上にＭＯＣＶＤ法を用いて、１１００℃〜１２００℃の高温（High Temperature：ＨＴ）においてＡｌＮ（Aluminum Nitride） (以後、ＨＴ−ＡｌＮと称す。)等のバッファ層１０２を形成する。このバッファ層１０２は、その上面に形成するＧａＮやＡｌＧａＮとの格子定数などの違いを緩和し、結晶性の良いエピタキシャル層を成長する役目を担っている。続いて、このＨＴ−ＡｌＮバッファ層１０２の上面に、成長温度１０７０℃程度においてＵＩＤ（Un-Intentionally Doped）−ＧａＮ電子走行層（以後、ＵＩＤ−ＧａＮ層と称す。）１０４を形成し、次に、ＵＩＤ−ＡｌＧａＮ電子供給層（以後、ＵＩＤ−ＡｌＧａＮ層と称す。）１０８を形成する。このＵＩＤ−ＡｌＧａＮ層１０８の代わりに、Ｓｉなどのｎ型の不純物を添加したｎ−ＡｌＧａＮ層を用いても良い。次いで、図示はしていないが、このＵＩＤ−ＡｌＧａＮ層１０８の上側にキャップ層としてＵＩＤ−ＧａＮ層やｎ＋−ＧａＮ層を形成することもある。又、この様な構成にすると、ＵＩＤ−ＧａＮ層１０４とＵＩＤ−ＡｌＧａＮ層１０８との界面近傍のＵＩＤ−ＧａＮ層側には、ＧａＮとＡｌＧａＮのエネルギーバンドギャップの違いから２次元電子ガス層１０６が生成される。以上のような構成の積層構造体である半導体本体１１０を用意する。
【０００８】
次に、この半導体本体１１０の表面の第１主面１１１上に、プラズマＣＶＤ（以後、Ｐ−ＣＶＤと称す。）法等により、均一にＳｉＯ２層１１２を１００ｎｍの厚みに形成する（図７（Ｂ））。
【０００９】
引き続き、このＳｉＯ２層１１２上に、フォトリソグラフィー技術を用いて、ｎ＋−ＧａＮ層の選択再成長予定領域を開口したレジストパターン１１４を形成する。ここで、選択再成長予定領域は、少なくともオーミック電極の領域を含むことが必須である。又、この選択再成長予定領域については、選択再成長膜の膜厚の均一性などを改善するために、後述するオーミック電極１２２であるソース電極１１８とドレイン電極１２０形成予定領域の間の領域を除く半導体本体１１０の表面の全域とすることが望ましい（例えば、特許文献１参照）。
【００１０】
続いて、このレジストパターン１１４をマスクとして使用し、ＳｉＯ２層１１２を、フッ酸によるウェットエッチング法やＳＦ６ガスによる反応性イオンエッチング（Reactive Ion Etching、以後、ＲＩＥと称す。)等のドライエッチング法を用いて、エッチングして、引き続き、ＢＣｌ３ガスによるＲＩＥにより半導体本体１１０のＵＩＤ−ＡｌＧａＮ層１０８及びＵＩＤ−ＧａＮ層１０４中の２次元電子ガス層１０６の下層までエッチングする。このエッチング工程によりパターンエッチング形成された凸部を構成するＳｉＯ２層、ＵＩＤ−ＡｌＧａＮ層、２次元電子ガス層、及び、ＵＩＤ−ＧａＮ層をそれぞれ１１２’、１０８’、１０６’及び１０４’とする（図７（Ｃ））。
【００１１】
その後、レジストパターン１１４を除去し、パターンエッチング形成されたＳｉＯ２層１１２’をマスクに、ＭＯＣＶＤ法により成長温度１０７０℃でｎ＋−ＧａＮ層１１６の選択再成長を行う。この時、残存しているＳｉＯ２層１１２’上面にはｎ＋−ＧａＮ層１１６は成長せずにＳｉＯ２層１１２’の無い領域、すなわち、前工程で形成した凸部を埋め込むように、選択再成長予定領域にのみ、選択再成長層であるｎ＋−ＧａＮ層１１６が形成される（図８（Ａ））。
【００１２】
次に、アルゴン（Ａｒ）イオンなどの選択イオン注入法を用いて、ＧａＮ−ＨＥＭＴの活性領域以外の領域のキャリアを殺すためのイオン注入を行い、素子間分離を行う（図示せず）。
【００１３】
続いて、フォトリソグラフィー技術により、選択再成長したｎ＋−ＧａＮ層１１６上のオーミック電極１２２の形成予定部に、開口部を有するレジストパターン（図示せず）を形成する。次に、ソース電極１１８及びドレイン電極１２０を形成するためのオーミック電極材料として、Ｔｉ及びＡｌをそれぞれ１５ｎｍ及び２００ｎｍの厚みで順次連続的に真空蒸着を行い、リフトオフ法によりオーミック電極１２２をパターン形成する。その後、Ｎ２ガス雰囲気中において、５５０℃〜９００℃の範囲の適当な温度で３０秒〜５分程度の時間で熱処理を行うことにより、オーミック電極１２２とｎ＋−ＧａＮ層１１６とのオーミック接触が得られる（図８（Ｂ））。
【００１４】
さらに、フォトリソグラフィー技術を用いて、パターンエッチング形成されたＳｉＯ２層１１２’上のゲート電極１２４の形成予定部に、開口部を有するレジストパターン（図示せず）を形成する。次に、このレジストパターンをマスクにＳＦ６ガスを用いたＲＩＥにより、ＳｉＯ２層１１２’をエッチングし、引き続きゲート電極材料として、Ｎｉ及びＡｕをそれぞれ５０ｎｍ及び５００ｎｍの厚みで順次連続的に真空蒸着を行い、リフトオフ法によりゲート電極１２４をパターン形成する（図８（Ｃ））。このゲート電極１２４の形成位置は、高出力ＨＥＭＴとしてソース・ゲート間の抵抗を低減するために、ソース電極１１８側にオフセットした位置に形成するのが一般的である。
【００１５】
最後に、オーミック電極１２２とゲート電極１２４上に、配線メタルを引き出し電極パッドとして形成して、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ作製工程が完了する（図示せず）。
【００１６】
以上のように、従来技術として説明した選択再成長を用いたＡｌＧａＮ／ＧａＮ−ＨＥＭＴにおいては、ソース電極及びドレイン電極領域の下層にあるＵＩＤ−ＡｌＧａＮ層とＵＩＤ−ＧａＮ層の上部とをエッチングで除去した後に、その上層に高不純物濃度の選択再成長層であるｎ＋−ＧａＮ層を形成し、オーミック電極をこの選択再成長層上に形成する。そのために、選択再成長を用いずにＵＩＤ−ＡｌＧａＮ層上に直接オーミック電極を形成した場合と比較して、より多くの電子がオーミック電極からｎ＋−ＧａＮ層へ、又は、ｎ＋−ＧａＮ層からオーミック電極へ移動することが可能になり、その結果、より小さなコンタクト抵抗値を得ることが可能となる。
【００１７】
非特許文献１の記述によれば、コンタクト抵抗値として０．３Ωｍｍの値であり、一方、選択再成長層を用いずに、ソース電極及びドレイン電極領域下にあるＵＩＤ−ＡｌＧａＮ層上に直接オーミック電極を形成した場合のコンタクト抵抗値は、０．７Ωｍｍ程度であったと報告されている。
【非特許文献１】信学技報、Technical Report of IEICE. ED2004-213, MW2004-220, (2005-01) pp.7-12
【特許文献１】特開２００５−１９１１８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、非特許文献１の開示の方法によれば、ＲＩＥ法などでエッチング処理したＵＩＤ−ＡｌＧａＮ層又はＵＩＤ−ＧａＮ層上にｎ＋−ＧａＮ層の選択再成長を行った場合には、ＵＩＤ−ＡｌＧａＮ層又はＵＩＤ−ＧａＮ層のエッチング表面に堆積した不純物、エッチング損傷及びエッチング端の形状などに起因して、均一な膜質・膜厚のｎ＋−ＧａＮ層の選択再成長層が得られないことが多く、延いては充分低いコンタクト抵抗値が得られず、又、その値のばらつきも大きいという問題点があった。その結果、作製されたＡｌＧａＮ／ＧａＮ−ＨＥＭＴデバイスの特性のばらつきを生じさせ、デバイスとしての信頼性も悪化させていた。
【課題を解決するための手段】
【００１９】
そこで、この出願に係る発明者は、鋭意研究を行ったところ、実用的なＡｌＧａＮ／ＧａＮ−ＨＥＭＴデバイスを得ることを目的として、均一な膜質・膜厚のｎ＋−ＧａＮ層の選択再成長層を得るために、その下層のＵＩＤ−ＡｌＧａＮ層又はＵＩＤ−ＧａＮ層のエッチング処理を一切行わず、直接、ｎ＋−ＧａＮ層の選択再成長層をＵＩＤ−ＡｌＧａＮ層上に形成することにより、従来の問題点を解決できることを見出した。
【００２０】
この発明は、上述した従来の問題点に鑑みなされたものである。
【００２１】
従って、この発明の目的は、ＡｌＧａＮ／ＧａＮ−ＨＥＭＴ又はＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法において、半導体本体の最上層であるＵＩＤ−ＡｌＧａＮ層等をエッチング処理により除去することなく、その上面に、直接、ｎ＋−ＧａＮ層を選択再成長することによって、より低いコンタクト抵抗値、及び、均一なデバイス特性を具備するＡｌＧａＮ／ＧａＮ−ＨＥＭＴ又はＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴを作製することにある。
【００２２】
この第１の発明によれば、以下の第１工程から第５工程を含むＡｌＧａＮ／ＧａＮ−ＨＥＭＴの製造方法を提供する。
【００２３】
第１工程では、基板上に、バッファ層、バッファ層上にＵＩＤ−ＧａＮ層、及び、ＵＩＤ−ＧａＮ層上にＵＩＤ−ＡｌＧａＮ層との積層構造を含む半導体本体を用意する。
【００２４】
第２工程では、この半導体本体のＵＩＤ−ＡｌＧａＮ層の表面である第１主面上に、絶縁膜をパターン形成する。
【００２５】
第３工程では、この絶縁膜をマスクとして使用して、半導体本体表面をエッチング処理せずに、ｎ＋−ＧａＮ層を、絶縁膜の領域以外の半導体本体表面の領域上に、直接、選択再成長する。
【００２６】
第４工程では、この選択再成長したｎ＋−ＧａＮ層上に、オーミック電極形成予定領域を区画形成してオーミック電極を形成する。
【００２７】
第５工程では、絶縁膜の領域内に、ゲート電極形成予定領域を区画開口し、ゲート電極を形成する。
【００２８】
又、第２の発明によれば、上記の絶縁膜をＳｉＯ２、ＳｉＮｘ、ＳｉＯｘＮｙ、Ａｌ２Ｏ３、及び、ＡｌＮのいずれか１種の膜として形成するか、又は、ＳｉＯ２、ＳｉＮｘ、ＳｉＯｘＮｙ、Ａｌ２Ｏ３、及び、ＡｌＮのいずれか２種以上の積層膜として形成するのが好適である。但し、ｘ及びｙは、組成比を表す。
【００２９】
そして、この第３の発明によれば、ゲート電極と半導体本体表面との間に、絶縁膜を形成するのが好適である。
【発明の効果】
【００３０】
第１の発明によれば、エピタキシャル結晶成長技術の観点から見ると、選択再成長を用いたＡｌＧａＮ／ＧａＮ−ＨＥＭＴにおいて、ＵＩＤ−ＡｌＧａＮ層とＵＩＤ−ＧａＮ層とをエッチング処理することなく、その上面に、直接、ｎ＋−ＧａＮ層を選択再成長する。そのために、背景技術で説明したＵＩＤ−ＡｌＧａＮ層とＵＩＤ−ＧａＮ層とをエッチング処理した後にｎ＋−ＧａＮ層を選択再成長する方法に比べて、エッチング端の形状の問題が無く、エッチング損傷が無く、さらに表面汚染が少ないことからｎ＋−ＧａＮ層の選択再成長をウエハ表面全面で、平坦かつ均一に行うことが可能となり、ヒロックなどの欠陥の発生も抑制できるという効果がある。
【００３１】
又、プロセス技術の観点から見ると、ＵＩＤ−ＡｌＧａＮ層とＵＩＤ−ＧａＮ層とをエッチング処理することなく、その上面に、直接、ｎ＋−ＧａＮ層を選択再成長することができるので、作製工程の短縮及び簡略化が可能となり、デバイス作製歩留まりが向上する等の効果がある。
【００３２】
さらに、電気的特性の観点から見ると、半導体本体の表面をエッチングせずに、直接、ｎ＋−ＧａＮ層を選択再成長するために、均一な膜厚・膜質のｎ＋−ＧａＮ層を得ることができるので、このｎ＋−ＧａＮ層とオーミック電極とのコンタクト抵抗を低減することができる。その結果、ＨＥＭＴデバイスの最大ドレイン電流及び相互コンダクタンスの増加などの特性向上を図ることができるなどの効果がある。
【００３３】
又、第２の発明によれば、各種の絶縁膜を用いることが可能であり、その形成方法として、Ｐ−ＣＶＤ法のみならず、熱ＣＶＤ法、ＥＣＲスパッタ法及びＲＦスパッタ法などの絶縁性の薄膜形成が可能な、他の形成方法を用いることができるという効果がある。
【００３４】
そして、第３の発明によれば、上述した第１の発明のＡｌＧａＮ／ＧａＮ−ＨＥＭＴにおいて説明した効果に加えて、ＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴを作製することができる。従って、通常の構造のＨＥＭＴに比べてより多くの最大ドレイン電流を得ることができるため、その結果、高周波駆動した場合に、より大きな出力を得ることができるという効果がある。
【発明を実施するための最良の形態】
【００３５】
以下、図を参照して、この発明の実施形態につき説明する。尚、これらの図は、この発明が理解できる程度に各構成要素の形状、大きさ及び配置関係を概略的に示してあるにすぎず、又、以下に説明する数値的及びその他の条件は単なる好適例であり、この発明はこの発明の実施形態にのみ何等限定されるものではない。尚、断面図において、図の複雑化を防ぐために、断面を表すハッチング等を一部省略して示してある。
【００３６】
（第１の実施形態）
図１（Ａ）〜図１（Ｃ）及び図２（Ａ）〜図２（Ｃ）に、この発明の第１の実施形態を説明するための、選択再成長を用いたＡｌＧａＮ／ＧａＮ−ＨＥＭＴの作製工程フローの概要を示す。各図は、主な工程におけるＡｌＧａＮ／ＧａＮ−ＨＥＭＴの主要部の断面を示している。尚、これらの図１及び図２において、背景技術の説明のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの構成において使用した図７及び図８と同じ構成要素については、図７及び図８と同様の符号を使用して示している。
【００３７】
図１（Ａ）は、この発明の第１の実施形態において使用した半導体本体１１０の断面構造を示すための図である。
【００３８】
先ず、第１工程では、半導体本体１１０を用意する。この半導体本体１１０は、ＳＩ−ＳｉＣ基板１００上に、ＨＴ−ＡｌＮバッファ層１０２、このＨＴ−ＡｌＮバッファ層１０２上にＵＩＤ−ＧａＮ層１０４、及び、このＵＩＤ−ＧａＮ層１０４上にＵＩＤ−ＡｌＧａＮ層１０８との積層構造を含む。この半導体本体１１０は、以下のようにして作製することができる。
【００３９】
基板としてＳＩ−ＳｉＣ基板１００を用い、その上面にＭＯＣＶＤ法により成長温度１１００℃から１２００℃においてＨＴ−ＡｌＮバッファ層１０２を１００ｎｍの厚みに結晶成長を行う。このＨＴ−ＡｌＮバッファ層１０２は、ＳｉＣ基板とその上面に積層するＧａＮやＡｌＧａＮとの格子定数等の違いを緩和し、結晶性の良いエピタキシャル層を成長するためのバッファ層としての役目を担っている。次に、成長温度１０７０℃程度の温度でＵＩＤ−ＧａＮ層１０４を１μｍの厚みに、そして、ＵＩＤ−ＡｌＧａＮ層１０８を２３ｎｍの厚みに順次積層することにより半導体本体１１０を得る。従って、この半導体本体１１０は、ＳＩ−ＳｉＣ基板１００上に、ＨＴ−ＡｌＮバッファ層１０２と、ＵＩＤ−ＧａＮ層１０４と、ＵＩＤ−ＡｌＧａＮ層１０８とを有する積層構造を具えている。この半導体本体１１０の最上層であるＵＩＤ−ＡｌＧａＮ層１０８の表面をこの半導体本体１１０の第１主面１１１とする。このような構成にすると、ＵＩＤ−ＧａＮ層１０４とＵＩＤ−ＡｌＧａＮ層１０８との界面近傍のＵＩＤ−ＧａＮ層側には、ＧａＮとＡｌＧａＮのエネルギーバンドギャップの違いから２次元電子ガス層１０６が生成される。
【００４０】
次に、第２工程として、半導体本体１１０のＵＩＤ−ＡｌＧａＮ層１０８の表面である第１主面１１１上に、絶縁膜としてＳｉＯ２層１１２をパターン形成する。この第２工程では、先ず、この半導体本体１１０の表面の第１主面１１１上に、絶縁膜としてＳｉＯ２層１１２をＰ−ＣＶＤ法により３００℃の温度で１００ｎｍの均一の厚みに形成する（図１（Ｂ））。
【００４１】
引き続き、第３工程として、絶縁膜をマスクとして使用して、半導体本体１１０の表面をエッチング処理せずに、ｎ＋−ＧａＮ層を、絶縁膜の領域以外の半導体本体表面の領域上に、直接、選択再成長させる。その目的のために、この第３工程では、先ず、上述のＳｉＯ２層１１２上に、フォトリソグラフィー技術を用いて、ｎ＋−ＧａＮ層の選択再成長予定領域１１３を開口したレジストパターン１１４を形成する（図示せず）。この選択再成長予定領域１１３は、ソース電極とドレイン電極形成予定領域の間の領域を除く半導体本体１１０の表面の全域とした。
【００４２】
次に、このレジストパターン１１４をマスクにして、ＳｉＯ２層１１２をＳＦ６ガスによる誘導結合型プラズマ（Inductively Coupled Plasma：以後ＩＣＰと称す。）−ＲＩＥ法を用いてエッチングする。このパターンエッチング形成されたＳｉＯ２層を１１２’で示す。この時、エッチングされるのはレジストパターン直下のＳｉＯ２層以外のＳｉＯ２層部分のみであり、エッチング工程後は、半導体本体１１０の第１主面１１１である、ＵＩＤ−ＡｌＧａＮ層１０８の、選択再成長予定領域１１３に対応する表面部分がそのまま露出する（図１（Ｃ））。
【００４３】
次に、レジストパターン１１４を除去し、パターンエッチング形成されたＳｉＯ２層１１２’をマスクに、ＭＯＣＶＤ法により成長温度１０７０℃でｎ＋−ＧａＮ層１１６を１００ｎｍの厚みで選択再成長を行う。この時、選択再成長層であるｎ＋−ＧａＮ層１１６は、前工程でパターンエッチング形成されたＳｉＯ２層１１２’上には結晶成長せずに、その領域以外の半導体本体の露出した第１主面１１１上のＵＩＤ−ＡｌＧａＮ層１０８の選択再成長予定領域１１３の表面上にのみ選択再成長する（図２（Ａ））。
【００４４】
次に、アルゴン（Ａｒ）イオンなどの選択イオン注入法を用いて、ＧａＮ−ＨＥＭＴの活性領域以外の領域のキャリアを殺すためのイオン注入を行い、素子間分離を行う（図示せず）。
【００４５】
続いて、第４工程として、選択再成長されたｎ＋−ＧａＮ層１１６の領域に、オーミック電極形成予定領域１１７を設定して、オーミック電極形成予定領域１１７上にオーミック電極１２２を形成する。そのため、この第４工程では、フォトリソグラフィー技術により、選択再成長したｎ＋−ＧａＮ層１１６上のオーミック電極形成予定部１１７に開口を有するレジストパターンを形成する（図示せず）。然る後、ソース電極１１８及びドレイン電極１２０を形成するためのオーミック電極材料として、Ｔｉ及びＡｌをそれぞれ１５ｎｍ及び２００ｎｍの厚みで順次連続的に真空蒸着を行う。従って、オーミック電極形成予定領域１１７に露出したｎ＋−ＧａＮ層１１６の露出面、すなわち上述のレジストパターンの露出面上に、上述のＴｉ及びＡｌの二層の金属層のオーミック電極１２２が形成される。次いで、リフトオフ法によりオーミック電極１２２をパターン形成して図２（Ｂ）に示す構造体を得る。その後、図２（Ｂ）に示す構造体に対して、Ｎ２ガス雰囲気中において、６２５℃の温度で２分間の熱処理を行うことにより、オーミック電極１２２とｎ＋−ＧａＮ層１１６とのオーミック接触が得られる。
【００４６】
さらに、第５工程として、絶縁膜であるＳｉＯ２層１１２’の領域内にゲート電極形成予定領域１２３を開口して、開口に露出したゲート電極形成予定領域１２３上に、ゲート電極１２４を形成する。そのため、この第５工程では、フォトリソグラフィー技術を用いて、パターンエッチング形成されたＳｉＯ２層１１２’上のゲート電極形成予定部１２３にレジストパターンの開口部を形成する（図示せず）。次いで、このレジストパターンをマスクにＳＦ６ガスを用いたＩＣＰ−ＲＩＥ法により、ＳｉＯ２層１１２’をエッチングする。この場合、ＳＦ６ガスを用いたＩＣＰ−ＲＩＥにおいては、ＵＩＤ−ＡｌＧａＮ層１０８はエッチングされないため、上記ＳｉＯ２層１１２’のみがエッチングされる。引き続き、ゲート電極材料として、Ｎｉ及びＡｕをそれぞれ５０ｎｍ及び５００ｎｍの厚みで順次連続的に真空蒸着を行い、リフトオフ法によりゲート電極１２４をパターン形成することにより図２（Ｃ）に示す構造体を得る。このゲート電極１２４の形成位置は、高出力ＨＥＭＴとしてソース・ゲート間の抵抗を低減するために、ソース電極１１８側にオフセットした位置に形成するのが一般的である。
【００４７】
最後に、オーミック電極１２２とゲート電極１２４上に、配線メタルを引き出し電極パッドとして形成して、この発明の第１の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴ作製工程が完了する（図示せず）。
【００４８】
以上のようにして作製されたこの発明の第１の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴと、別途作製した背景技術で説明したＡｌＧａＮ／ＧａＮ−ＨＥＭＴについて比較しながら、選択再成長層の段差プロファイルと表面状態について図３（Ａ）及び図３（Ｂ）を参照して以下に説明する。
【００４９】
測定した試料は、図３（Ａ）に示す平面図で表記したデュアルゲート構成の高周波型のＨＥＭＴの表面のパターンであり、オーミック電極形成予定領域１１７（点線で示した）である左右のソース電極形成予定領域と中央のドレイン電極形成予定領域との間に、選択再成長用のパターンエッチング形成されたＳｉＯ２層１１２’のマスクラインが２本左右に並んでいる構造である。尚、図３（Ａ）中、ＳｉＯ２層１１２’にハッチングを付してあるが、このハッチングは断面を表しているのではなく、ＳｉＯ２層１１２’の平面形状を強調して示しているに過ぎない。このＳｉＯ２層１１２’の横方向の幅は約５μｍとした。これらのマスクライン以外の領域は全て選択再成長ｎ＋−ＧａＮ層１１６の領域である。
【００５０】
以上のようにして用意した２種類の試料を図３（Ａ）中に矢印で示した、ＳｉＯ２層１１２’のパターンの長手方向に直交する、Ｉ−Ｉ線に沿って、表面形状機（段差計）で測定した結果を図３（Ｂ）に示す。図３（Ｂ）において、横軸は、水平位置（単位：×０．１μｍ）を示し、縦軸は、選択再成長前のＳｉＯ２層１１２’の表面を基準面とした垂直位置（段差を示す。単位：Å）をそれぞれ示す。
【００５１】
この場合、測定時にＳｉＯ２層１１２’を除去してあり、その下地のＵＩＤ−ＡｌＧａＮ層（第１の実施形態では１０８及び背景技術の形態では１０８’をそれぞれ示す。）の表面を露出した試料を用いて測定した。形状曲線Ａは、この発明の第１の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造における測定結果であり、形状曲線Ｂは、背景技術で説明したＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造における測定結果である。
【００５２】
以上の結果から、この発明の第１の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造においては、比較的平坦な表面形状を示しており、下地のＵＩＤ−ＡｌＧａＮ層１０８の近傍からほぼ一定の膜厚で選択再成長ｎ＋−ＧａＮ層１１６が成長していることがわかる。このことは、デバイス作製プロセスの観点及び処理ウエハ表面の平坦性の確保の面からも望まれる重要な要素である。
【００５３】
一方、背景技術で説明したＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造においては、下地のＵＩＤ−ＡｌＧａＮ層１０８’の近傍において、段差の急峻な立ち上がりが測定され（図３（Ｂ）における、Ｐ１、Ｐ２、Ｐ３、及び、Ｐ４で示す。）、この部分の選択再成長層の膜厚が厚いことを示している。すなわち、選択再成長工程において、ＳｉＯ２層１１２’のマスクの周辺を取り囲むように選択再成長層の膜厚の厚い領域が形成されており、さらには、この部分においては、ウエハ内の位置によってそのバラツキが大きく、後述するように、コンタクト抵抗値等の電気的特性の大きなバラツキの原因となる。又、局所ピーク形状のＰ５のような凸部も測定された。これは異常成長したｎ＋−ＧａＮの結晶であり、一般的にはヒロックと呼ばれるものである。これらの非平坦性や局部的な凸部等の存在は、デバイス作製プロセスの観点から望まれる要素ではない。
【００５４】
次に、この発明の第１の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造と、別途作製した背景技術で説明したＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造におけるコンタクト抵抗値及びＦＥＴ特性について比較する。
【００５５】
先ず、コンタクト抵抗値の測定方法は、周知のＴＬＭ（Transmission Line Model）法によって行った。その結果、第１の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造におけるコンタクト抵抗の平均値は、Ｒｃ（Ωｍｍ）表示で０．１５、ρｃ（Ωｃｍ２）表示で５．２×１０−７であり、又、それぞれのバラツキを示す平均値ｍに対する標準偏差σの割合を％表示した値、（σ／ｍ）×１００（％）、はそれぞれ１２．８％及び２６．１％であった。
【００５６】
これに対して、背景技術で説明したＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造におけるコンタクト抵抗値の平均値は、Ｒｃ（Ωｍｍ）表示で０．２７、ρｃ（Ωｃｍ２）表示で１．７×１０−６であり、又、バラツキを示すσ／ｍ×１００（％）の値は、それぞれ３６．６％及び７１．４％であった。このＲｃ（Ωｍｍ）の０．２７Ωｍｍという値は、背景技術の項で説明した非特許文献１において報告されている値の０．３Ωｍｍとほぼ一致していると考えられる。
【００５７】
以上の結果、コンタクト抵抗値Ｒｃ及びＲｃのバラツキを比較すると、本発明の第１の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造は、背景技術で説明したＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造に比べて、コンタクト抵抗値で約１／２、かつ、バラツキで約１／３に低減している。
【００５８】
一般的に、選択再成長層は、ＵＩＤ−ＧａＮ層の上側の２次元電子ガス層に接するようにエッチングした後に形成される（例えば、背景技術で説明した構造）。この時、その上層に設けられたオーミック電極から供給されたキャリアである電子は、選択成長層であるｎ＋−ＧａＮ層を介して２次元電子ガス層に移動する。一方、この発明の第１の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造においては、オーミック電極から供給されたキャリアの電子は、選択再成長層であるｎ＋−ＧａＮ層を介して、ＵＩＤ−ＡｌＧａＮ層を通過し、ＵＩＤ−ＧａＮ層の上側の２次元電子ガス層に移動する。
【００５９】
これまでは一般的には、背景技術で示したＨＥＭＴ構造の方が、より多くの電子が２次元電子ガス層に供給されると考えられていたが、上述した比較の実験結果においては、後述するように、この発明の第１の実施形態による構造のＨＥＭＴの方が、より多くの電流が得られている。この原因としては、図３（Ｂ）において、この発明の第１の実施形態によるＨＥＭＴ構造における選択再成長層であるｎ＋−ＧａＮ層の方が、背景技術で示したＨＥＭＴ構造における選択再成長層であるｎ＋−ＧａＮ層の厚みより厚く成長していることが考えられる。又、通常オーミック電極を流れる電流は、オーミック電極であるソース電極とドレイン電極の対向する電極端を流れると理解されている。この発明の第１の実施形態による構造のＨＥＭＴ構造においては、より離れたオーミック電極下からの電流がその下層の２次元電子ガス層を介して流れることが可能である。一方、背景技術で示したＨＥＭＴ構造においては、エッチングによりオーミック電極下の２次元電子ガス層を除去しており、オーミック電極下でのキャリアの輸送が起こらないことも、これらの２種類の試料の測定結果の差異に関係していると考えられる。
【００６０】
次に、この発明の第１の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造と背景技術で説明したＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造におけるＦＥＴ特性の代表例について比較する。測定したＨＥＭＴのゲート長（Ｌｇ）は、１μｍであり、ゲート幅（Ｗｇ）は、１０μｍである。図４は、周知の半導体パラメータアナライザを用いて、測定したＦＥＴの特性曲線を示している。図４において、横軸は、ＦＥＴのソース・ドレイン間印加電圧Ｖｄｓ（単位：Ｖ）を示し、縦軸は、ＦＥＴのソース・ドレイン間電流Ｉｄｓ（単位：ｍＡ）をそれぞれ示している。又、ゲート電圧Ｖｇの印加範囲は、−４Ｖ〜２Ｖ（１Ｖステップ）である。
【００６１】
図４（Ａ）は、この発明の第１の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造によるＦＥＴのＩｄｓ−Ｖｄｓ特性であり、一方、図４（Ｂ）は、背景技術で説明したＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造によるＦＥＴのＩｄｓ−Ｖｄｓ特性をそれぞれ示している。これら２種類の特性曲線から求めた最大ドレイン電流（Ｖｇが２Ｖのときの、Ｉｄｓ−ｍａｘ）、最大相互コンダクタンス（Ｖｄｓが５Ｖのときの、ｇｍ−ｍａｘ）、及び、閾値電圧（Ｖｔｈ）を比較する。
【００６２】
測定結果は、この発明の第１の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造のＦＥＴの特性曲線図４（Ａ）から、Ｉｄｓ−ｍａｘ（ゲート幅１ｍｍ当たりの値：単位Ａ／ｍｍ）は、０．９１Ａ／ｍｍ、ｇｍ−ｍａｘ（ゲート幅１ｍｍ当たりの値：ｍＳ／ｍｍ）は、２８２ｍＳ／ｍｍ、及び、Ｖｔｈ（Ｖ）は、−３．００Ｖが得られた。一方、背景技術で説明したＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造によるＦＥＴの特性曲線図４（Ｂ）から、Ｉｄｓ−ｍａｘは、０．７７Ａ／ｍｍ、ｇｍ−ｍａｘは、２４７ｍＳ／ｍｍ、及び、Ｖｔｈ（Ｖ）は、−２．９９Ｖが得られた。
【００６３】
以上の結果から、閾値電圧（Ｖｔｈ）は、両者でほぼ同程度の値であるが、最大ドレイン電流（Ｉｄｓ−ｍａｘ）は、第１の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの方が大きい。又、最大相互コンダクタンス（ｇｍ−ｍａｘ）においても、第１の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの方が大きい値が得られている。
【００６４】
以上のように、選択再成長を用いたＡｌＧａＮ／ＧａＮ−ＨＥＭＴにおいて、ＵＩＤ−ＡｌＧａＮ層及びＵＩＤ−ＧａＮ層をエッチングすることなく、直接、ｎ＋−ＧａＮ層を選択再成長することにより、コンタクト抵抗値の低減が図られ、これにより最大ドレイン電流及び相互コンダクタンス等のＦＥＴ特性が大きく改善された。これら直流（ＤＣ）レベルのＦＥＴ特性の改善は、高周波特性やパワー特性の向上に対しても大きく寄与することになる。
【００６５】
以上説明したように、この発明によれば、背景技術で説明した従来の選択再成長を用いたＡｌＧａＮ／ＧａＮ−ＨＥＭＴにおける問題点である、エッチング処理した結晶表面の問題、オーミックコンタクト抵抗値のバラツキの問題、及び、ＦＥＴ特性のウエハ面内分布の不均一性の問題、を解決することができる。
【００６６】
（第２の実施形態）
続いて、この発明の第２の実施形態としての、選択再生成長を用いたＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴについて説明する。
【００６７】
図５は、この発明の第２の実施形態を説明するための、選択再生成長を用いたＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造の要部の断面を示した図である。作製工程及び構成は、この発明の第１の実施形態で説明した内容とほぼ同様であるため簡単に説明し、特にこの第２の実施形態において第１の実施形態と異なる箇所についてのみ説明を行う。尚、構成要素の符号については、第１の実施形態と同様の符号を付してある。
【００６８】
使用したＳＩ−ＳｉＣ基板１００及び半導体本体１１０の構成は、第１の実施形態と同様である。
【００６９】
続いて、半導体本体１１０の第１主面１１１上に、均一にＳｉＯ２層１１２をＰ−ＣＶＤ法により３００℃の温度で５０ｎｍの厚みに形成する。このＳｉＯ２層１１２の厚みが第１の実施形態とは異なる厚みである。
【００７０】
引き続き、フォトリソグラフィー技術及びＩＣＰ−ＲＩＥ法を用いて、ＳｉＯ２層１１２のみをパターンエッチングして、パターンエッチング形成されたＳｉＯ２層１１２’を得る。
【００７１】
続いて、残存したＳｉＯ２層１１２’をマスクに、ＭＯＣＶＤ法によりｎ＋−ＧａＮ層１１６を選択再成長する。この場合も、ｎ＋−ＧａＮ層１１６の成長厚みは１００ｎｍである。
【００７２】
次に、イオン注入により素子間分離を行ってから、オーミック電極１２２をパターン形成した後、熱処理によりオーミック接触を得る。
【００７３】
続いて、ゲート電極作製工程であるが、この工程が第１の実施形態とは異なる。すなわちＭＩＳ型のＦＥＴ構造にするために、ゲート電極１２４とＵＩＤ−ＡｌＧａＮ層１０８との間に絶縁層を挟んだゲート構造とする。先ず、フォトリソグラフィー技術を用いて、パターンエッチング形成されたＳｉＯ２層１１２’上のゲート電極１２４形成予定部にレジストパターンの開口部を形成する（図示せず）。次に、このレジストパターンをマスクにＳＦ６ガスを用いたＩＣＰ−ＲＩＥ法により、ＳｉＯ２層１１２’をエッチングするが、その際、数ｎｍの厚みのＳｉＯ２層１１２’の一部をＵＩＤ−ＡｌＧａＮ層１０８上に残す。この様にして、形成された凹部状のＳｉＯ２層１１２’の底部がＭＩＳ型構造のＩ層となる。引き続きゲート電極材料として、Ｎｉ及びＡｕをそれぞれ５０ｎｍ及び５００ｎｍの厚みで順次連続的に真空蒸着を行い、リフトオフ法によりゲート電極１２４をパターン形成すると、凹部状のＳｉＯ２層１１２’の底部にゲート電極１２４が埋め込まれた形状のＭＩＳ型のゲート構造が形成される（図５）。このゲート電極１２４の形成位置は、高出力ＨＥＭＴとしてソース・ゲート間の抵抗を低減するために、ソース電極１１８側にオフセットした位置に形成するのが一般的である。
【００７４】
最後に、オーミック電極１２２とゲート電極１２４上に、配線メタルを引き出し電極パッドとして形成して、この発明の第２の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴ作製工程が完了する（図示せず）。
【００７５】
以上のようにして作製されたこの発明の第２の実施形態のＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴと、別途作製したＭＩＳ型構造の背景技術で説明したＡｌＧａＮ／ＧａＮ−ＨＥＭＴについて、ＦＥＴ特性の代表例を比較する。測定したＨＥＭＴのゲート長（Ｌｇ）は、１μｍであり、ゲート幅（Ｗｇ）は、１０μｍである。図６は、周知の半導体パラメータアナライザを用いて、測定したＦＥＴの特性曲線を示している。図６において、横軸は、ＦＥＴのソース・ドレイン間印加電圧Ｖｄｓ（単位：Ｖ）を示し、縦軸は、ＦＥＴのソース・ドレイン間電流Ｉｄｓ（単位：ｍＡ）をそれぞれ示している。又、ゲート電圧Ｖｇの印加範囲は、−４Ｖ〜２Ｖ（１Ｖステップ）である。
【００７６】
図６（Ａ）は、この発明の第２の実施形態のＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴのＩｄｓ−Ｖｄｓ特性であり、一方、図６（Ｂ）は、別途作製したＭＩＳ型の背景技術で説明したＡｌＧａＮ／ＧａＮ−ＨＥＭＴのＩｄｓ−Ｖｄｓ特性をそれぞれ示している。これら２種類の特性曲線から求めた最大ドレイン電流（Ｖｇが２Ｖのときの、Ｉｄｓ−ｍａｘ）、最大相互コンダクタンス（Ｖｄｓが５Ｖのときの、ｇｍ−ｍａｘ）、及び、閾値電圧（Ｖｔｈ）を比較する。
【００７７】
測定結果は、この発明の第２の実施形態のＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造のＦＥＴの特性曲線から、Ｉｄｓ−ｍａｘ（ゲート幅１ｍｍ当たりの値：単位Ａ／ｍｍ）は、１．１１Ａ／ｍｍ、ｇｍ−ｍａｘ（ゲート幅１ｍｍ当たりの値：ｍＳ／ｍｍ）は、２５８ｍＳ／ｍｍ、及び、Ｖｔｈ（Ｖ）は、−４．５７Ｖが得られた。一方、別途作製したＭＩＳ型の背景技術で説明したＡｌＧａＮ／ＧａＮ−ＨＥＭＴ構造によるＦＥＴの特性曲線から、Ｉｄｓ−ｍａｘは、０．９４Ａ／ｍｍ、ｇｍ−ｍａｘは、２５２ｍＳ／ｍｍ、及び、Ｖｔｈ（Ｖ）は、−４．３６Ｖが得られた。
【００７８】
以上の結果から、最大相互コンダクタンス（ｇｍ−ｍａｘ）及び閾値電圧（Ｖｔｈ）は、両者でほぼ同程度の値であるが、最大ドレイン電流（Ｉｄｓ−ｍａｘ）は、第２の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの方が大きい。従って、高周波駆動した場合に、より大きな出力を得ることができる効果がある。
【００７９】
又、第１の実施形態において説明したＭＩＳ構造を持たない選択再成長を用いたＡｌＧａＮ／ＧａＮ−ＨＥＭＴのＦＥＴ特性（図４（Ａ）及び図４（Ｂ））と比較すると、ＭＩＳ型にすることにより、より大きなドレイン電流が得られている。これは、ＭＩＳ型を採用したことによるＦＥＴ特性の向上を示している。従って、高周波駆動した場合に、より大きな出力を得ることができる。又、相互コンダクタンス（ｇｍ）について比較するとＭＩＳ型のＦＥＴの方が小さい値を示した。これは、ゲート電極直下に絶縁膜が存在するためのもので、ＭＩＳ型の一般的な挙動である。
【００８０】
以上説明した実施形態において選択再成長を行うに当たり、マスクとしてＰ−ＣＶＤ法により形成したＳｉＯ２層を用いた例につき説明したが、これに限らず、ＳｉＮｘ、ＳｉＯｘＮｙ、Ａｌ２Ｏ３、及び、ＡｌＮ等の単層の絶縁性薄膜を用いても良く、又、これらの絶縁性薄膜を２種以上積層した多層絶縁膜を用いても良い。そして、これらの絶縁膜の成膜方法は、Ｐ−ＣＶＤ法の他に、各種のＣＶＤ法（熱ＣＶＤ法等）やスパッタ法（ＥＣＲスパッタ法、ＲＦスパッタ法等）等、絶縁性薄膜を形成可能な他の形成方法を用いても良い。
【図面の簡単な説明】
【００８１】
【図１】この発明の第１の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの作製工程を説明するための図である（その１）。
【図２】この発明の第１の実施形態のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの作製工程を説明するための図である（その２）。
【図３】この発明の第１の実施形態と背景技術における選択再成長工程後の表面パターンと段差プロファイルを説明するための図である。
【図４】この発明の第１の実施形態と背景技術によって作製されたＡｌＧａＮ／ＧａＮ−ＨＥＭＴのＦＥＴ特性を説明するための図である。
【図５】この発明の第２の実施形態によって作製されたＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴの断面構造を説明するための図である。
【図６】この発明の第２の実施形態と背景技術によって作製されたＭＩＳ型のＡｌＧａＮ／ＧａＮ−ＨＥＭＴのＦＥＴ特性を説明するための図である。
【図７】背景技術を説明するためのＡｌＧａＮ／ＧａＮ−ＨＥＭＴの作製工程を説明するための図である（その１）。
【図８】背景技術を説明するためのＡｌＧａＮ／ＧａＮ−ＨＥＭＴの作製工程を説明するための図である（その２）。
【符号の説明】
【００８２】
１００：ＳＩ−ＳｉＣ基板
１０２：ＨＴ−ＡｌＮバッファ層
１０４：ＵＩＤ−ＧａＮ層
１０４’：パターンエッチング形成されたＵＩＤ−ＧａＮ層
１０６：２次元電子ガス層 
１０６’：パターンエッチング形成された２次元電子ガス層
１０８：ＵＩＤ−ＡｌＧａＮ層
１０８’：パターンエッチング形成されたＵＩＤ−ＡｌＧａＮ層
１１０：半導体本体
１１１：第１主面
１１２：ＳｉＯ２層
１１２’：パターンエッチング形成されたＳｉＯ２層
１１３：選択再成長予定領域
１１４：レジストパターン
１１６：選択再成長ｎ＋−ＧａＮ層
１１７：オーミック電極形成予定領域
１１８：ソース電極
１２０：ドレイン電極
１２２：オーミック電極
１２３：ゲート電極形成予定領域
１２４：ゲート電極
【図１】
2008124262.tif 000003
【図２】
2008124262.tif 000004
【図３】
2008124262.tif 000005
【図４】
2008124262.tif 000006
【図５】
2008124262.tif 000007
【図６】
2008124262.tif 000008
【図７】
2008124262.tif 000009
【図８】
2008124262.tif 000010