(57)【要約】【課題】半導体基板にＳＯＩ構造を部分的に形成する際に、ＳＯＩ層を面積又は平面形状等のばらつき少なく形成できるようにした半導体装置の製造方法を提供する。【解決手段】Ｓｉ基板１上に、ＳｉＧｅ層１１、Ｓｉ層１３、ＳｉＯ２膜１７及びＳｉ３Ｎ４膜１８を順次積層し、これらを部分的にエッチングして、素子領域を確定する支持体穴ｈを形成する。次に、支持体穴ｈを埋め込むようにＳｉ基板１上にＳｉＯ２膜２１を形成する。そして、ＳｉＯ２膜２１を部分的にエッチングして、ＳｉＧｅ層１１及びＳｉ層の側面を露出させるＳｉＧｅ除去穴Ｈを形成する。このＳｉＧｅ除去穴Ｈを形成する工程では、素子領域にＳｉ３Ｎ４膜１８が残っているので、その下のＳｉ層１３はエッチングされずに済み、素子領域の加工ばらつきを少なくすることができる。【選択図】図４
2008153534.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１半導体層と第２半導体層とを順次積層する工程と、
前記第２半導体層上に保護膜を形成する工程と、
前記保護膜と前記第２半導体層及び前記第１半導体層を部分的にエッチングすることによって、前記保護膜と前記第２半導体層及び前記第１半導体層を貫通し、且つ素子領域を平面視で囲んで当該素子領域と他の領域との境界を画定する第１溝を形成する工程と、
前記第１溝を埋め込み且つ前記第２半導体層を覆うように支持体膜を形成する工程と、
前記保護膜よりも前記支持体膜の方がエッチングされ易い条件で当該支持体膜を部分的にエッチングすることによって、前記支持体膜から支持体を形成すると共に、前記第２半導体層下から前記第１半導体層を露出させる第２溝を形成する工程と、
前記第２半導体層よりも前記第１半導体層の方がエッチングされ易い条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記素子領域の前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記支持体膜をエッチングする工程では、
前記第２溝を形成する領域の真上及び、前記第２溝を形成する領域に隣接した前記素子領域の前記第２溝側の端部の真上の両方を開口するレジストパターンを前記支持体膜上に形成し、前記レジストパターンをマスクに前記支持体膜をエッチングすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記素子領域の平面視での形状は、「王」字型、「Ｔ」字型、「Ｌ」字型若しくは「十」字型の何れか一つ、又は、これらの組み合わせであり、
前記支持体膜をエッチングする工程では、前記素子領域の字端に隣接する前記第１溝内に前記支持体膜を残すことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記素子領域の平面視での形状に「十」字型の部分が含まれており、
前記支持体膜をエッチングする工程では、前記「十」字型中心の交差領域に隣接する前記第１溝内に前記支持体膜を残すことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、半導体基板にＳＯＩ構造を部分的に形成する際に、ＳＯＩ層を面積又は平面形状等のばらつき少なく形成できるようにした技術に関する。  
【背景技術】
【０００２】
この種の従来技術としては例えば特許文献１、２があり、これらの文献には、バルク基板上にＳＯＩ構造を部分的に形成することで、ＳＯＩトランジスタを低コストで形成できる方法（即ち、ＳＢＳＩ法）が開示されている。
ＳＢＳＩ方法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、図１５（ａ）に示すように、Ｓｉ／ＳｉＧｅ層を貫通してＳｉ基板を底面とする支持体穴ｈ´を形成する。次に、図１５（ｂ）に示すように、支持体穴ｈ´を埋め込み且つＳｉ層表面を覆うように支持体１２２を形成する。そして、図１５（ｃ）に示すように、支持体１２２によって支持されているＳｉ層下からＳｉＧｅ層の側面を露出させる溝（即ち、ＳｉＧｅ除去穴）Ｈ´を形成する。次に、このＳｉＧｅ除去穴Ｈ´を介してＳｉＧｅ層をウェットエッチングすることによって、Ｓｉ基板とＳｉ層との間に空洞部を形成する。その後、熱酸化やＣＶＤ法によって、Ｓｉ基板とＳｉ層との間にＳｉＯ２膜などからなるＢＯＸ層を形成する。
【特許文献１】特開２００５−３５４０２４号公報
【特許文献２】特開２００６−４１３３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のＳＢＳＩ法では、ＢＯＸ層上に形成されるＳｉ層（即ち、素子領域）の面積はそれほど大きくなく、また、その平面視での形状も縦横比が大きく異ならない単純な長方形であることが多かった。
しかしながら、最近では、Ｓｉに対するＳｉＧｅのエッチングの選択比が向上するにつれて、大面積の素子領域を形成することが可能となり、また、ＳＢＳＩ法をＳＲＡＭなどの製造方法に用いるなどその適用範囲が広がるにつれて、素子領域の平面視での形状（以下、「平面形状」ともいう。）も複雑になりつつある。例えば、素子領域の平面形状として、長辺方向の長さが短辺方向の長さに比べて極端に長い長方形、「Ｌ」字、「十」字、「王」字、「Ｔ」字など種々の形状が選択されてきている。また、その面積も大きいものや小さいものなど様々となってきている。このため、従来は、図１５（ｃ）に示したように、素子領域の短辺側にのみ支持体穴ｈ´を配置していればＳｉ層を十分に支えることが可能であったのに対して、最近では、素子領域の短辺側だけでなく、その長辺側にも支持体穴を配置しないとＳｉ層を十分に支えることができないような場合も増えてきている。
【０００４】
また、これに伴い、従来は、支持体穴ｈ´とＳｉＧｅ除去穴Ｈ´との位置関係が多少ずれても、素子領域の面積や平面形状にあまり影響がなかったのに対して、最近では支持体穴ｈ´とＳｉＧｅ除去穴Ｈ´との位置関係が少しずれただけで、素子領域の面積や平面形状が大きく変動してしまうような場合も増えてきている。例えば、図１６（ａ）の太線で示すように、素子領域の短辺と平行に、且つ、素子領域の長辺に沿って配置された支持体穴ｈ´１の真上を通るようにＭＯＳトランジスタのゲート電極１４１を配置する場合、ＭＯＳトランジスタのチャネル幅Ｗは支持体穴ｈ´１とＳｉＧｅ除去穴Ｈ´との間の距離に等しくなる。ここで、支持体穴ｈ´１が図１６（ｂ）に示すように全体的に下方向にずれたり、図１６（ｃ）に示すように全体的に上方向にずれた状態で形成された場合には、チャネル幅Ｗが短くなったり長くなったりしてしまう。
そこで、本発明は、このようなＳＢＳＩ法の進展により新たに顕在化した課題に鑑みてなされたものであって、半導体基板にＳＯＩ構造を部分的に形成する際に、ＳＯＩ層を面積又は平面形状等のばらつき少なく形成できるようにした半導体装置の製造方法の提供を目的とする。
【課題を解決するための手段】
【０００５】
〔発明１〕  発明１の半導体装置の製造方法は、半導体基板上に第１半導体層と第２半導体層とを順次積層する工程と、前記第２半導体層上に保護膜を形成する工程と、前記保護膜と前記第２半導体層及び前記第１半導体層を部分的にエッチングすることによって、前記保護膜と前記第２半導体層及び前記第１半導体層を貫通し、且つ素子領域を平面視で囲んで当該素子領域と他の領域との境界を画定する第１溝を形成する工程と、前記第１溝を埋め込み且つ前記第２半導体層を覆うように支持体膜を形成する工程と、前記保護膜よりも前記支持体膜の方がエッチングされ易い条件で当該支持体膜を部分的にエッチングすることによって、前記支持体膜から支持体を形成すると共に、前記第２半導体層下から前記第１半導体層を露出させる第２溝を形成する工程と、前記第２半導体層よりも前記第１半導体層の方がエッチングされ易い条件で、前記第２溝を介して前記第１半導体層をエッチングすることによって、前記素子領域の前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、を含むことを特徴とするものである。
【０００６】
ここで、「第１半導体層」は例えばＳｉＧｅであり、「第２半導体層」は例えばＳｉである。また、「支持体膜」は例えばＳｉＯ２膜であり、「保護膜」は例えばＳｉ３Ｎ４膜である。
発明１の半導体装置の製造方法によれば、第１溝を形成した時点で素子領域を画定することができ、第２溝を形成する工程では、素子領域の第２半導体層を保護膜で保護してその被エッチングを防止することができる。従って、第２溝を形成する際に、フォトリソグラフィーによるパターニングが多少位置ずれした場合でも、素子領域の第２半導体層を削らないで済むので、素子領域の加工ばらつき（例えば、面積又は平面形状等のばらつき）を少なくすることができる。
【０００７】
〔発明２〕  発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記支持体膜をエッチングする工程では、前記第２溝を形成する領域の真上及び、前記第２溝を形成する領域に隣接した前記素子領域の前記第２溝側の端部の真上の両方を開口するレジストパターンを前記支持体膜上に形成し、前記レジストパターンをマスクに前記支持体膜をエッチングすることを特徴とするものである。このような方法によれば、第２溝を形成する際に、素子領域の第２溝側の端部を覆う保護膜がマスクとしてはたらくので、第２溝を自己整合的に形成することができる。
【０００８】
〔発明３〕  発明３の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記素子領域の平面視での形状は、「王」字型、「Ｔ」字型、「Ｌ」字型若しくは「十」字型の何れか一つ、又は、これらの組み合わせであり、前記支持体膜をエッチングする工程では、前記素子領域の字端に隣接する前記第１溝内に前記支持体膜を残すことを特徴とするものである。このような方法によれば、「王」字型、「Ｔ」字型、「Ｌ」字型若しくは「十」字型の字端において第２半導体層を支持する力を高めることができ、第２半導体層の反りや剥がれの防止に寄与することができる。
【０００９】
〔発明４〕  発明４の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記素子領域の平面視での形状に「十」字型の部分が含まれており、前記支持体膜をエッチングする工程では、前記「十」字型中心の交差領域に隣接する前記第１溝内に前記支持体膜を残すことを特徴とするものである。このような方法によれば、素子領域に含まれる「十」字型中心の交差領域において第２半導体層を支持する力を高めることができ、第２半導体層の反りや剥がれの防止に寄与することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態を図面を参照して説明する。
（１）第１実施形態
図１〜図９は、本発明の第１実施の形態に係る半導体装置の製造方法を示す図であり、図１（ａ）〜図９（ａ）は平面図、図１（ｂ）〜図９（ｂ）は図１（ａ）〜図９（ａ）をＡ１−Ａ´１〜Ａ９−Ａ´９線でそれぞれ切断したときの断面図、図１（ｃ）〜図９（ｃ）は図１（ａ）〜図９（ａ）をＢ１−Ｂ´１〜Ｂ９−Ｂ´９線でそれぞれ切断したときの断面図である。
【００１１】
まず始めに、図１（ａ）〜（ｃ）に示すように、Ｓｉ基板１上に図示しない単結晶のシリコンバッファ（Ｓｉ−ｂｕｆｆｅｒ）層を形成し、その上に単結晶のシリコンゲルマニウム（ＳｉＧｅ）層１１を形成し、その上に単結晶のシリコン（Ｓｉ）層１３を形成する。これらＳｉ−ｂｕｆｆｅｒ層、ＳｉＧｅ層１１、Ｓｉ層１３は、例えばエピタキシャル成長法で連続して形成する。次に、Ｓｉ基板１の上方全面にＳｉＯ２膜１７を形成し、その上にシリコン窒化（Ｓｉ３Ｎ４）膜１８を形成し、その上にＳｉＯ２膜１９を形成する。ＳｉＯ２膜１７、Ｓｉ３Ｎ４膜１８、ＳｉＯ２膜１９は、例えばＣＶＤで形成する。
【００１２】
次に、図２（ａ）〜（ｃ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、ＳｉＯ２膜１９、Ｓｉ３Ｎ４膜１８、ＳｉＯ２膜１７、Ｓｉ層１３、ＳｉＧｅ層１１及びＳｉ−ｂｕｆｆｅｒ層（図示せず）をそれぞれ部分的にエッチングする。これにより、図２（ａ）〜（ｃ）に示すように、素子分離領域（即ち、ＳＯＩ構造を形成しない領域）と平面視で重なる領域に、Ｓｉ基板１を底面とする支持体穴ｈを形成する。このエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。
【００１３】
ここで、本実施の形態では、支持体穴ｈを形成する際に、アライメントマーク形成用のスリットが入ったフォトマスクを使用することが好ましい。これにより、支持体穴ｈ１を形成すると同時に、例えば図１０（ａ）及び（ｂ）に示すようなアライメントマークＭを形成する。アライメントマークＭの平面形状は、例えば図１０（ａ）に示すように中抜き四角型でも良いし、十字型でも良く、Ｘ方向の線分と、当該線分と直交するＹ方向の線分とを含むものであることが好ましい。また、アライメントマークＭの形成位置は、ウエーハの四隅や、スクライブライン、チップ内の素子分離領域など、任意の位置に設定可能である。アライメントマークＭの数も任意である。
【００１４】
このように、支持体ｈ及びアライメントマークＭを同時に形成した後は、図示しないレジストパターンを除去し、その後、図３（ａ）〜（ｃ）に示すように、支持体穴ｈを埋め込むようにしてＳｉ基板１上の全面にＳｉＯ２膜２１を形成する。このＳｉＯ２膜２１は例えばＣＶＤで形成する。そして、図４（ａ）〜（ｃ）に示すように、フォトリソグラフィーによってＳｉＯ２膜２１上にレジストパターンＲ１を形成し、このレジストパターンＲ１をマスクに、ＳｉＯ２膜２１、１９をそれぞれ部分的にエッチングする。
【００１５】
ここで、本実施の形態では、レジストパターンＲ１を形成する際に、従来のようにＬＯＣＯＳ（図示せず）等を目印にするのではなく、支持体穴ｈと共に形成したアライメントマークを目印に、フォトマスクをウエーハに位置合わせすることが好ましい。例えば、図１０（ａ）及び（ｂ）示すように、ＳｉＧｅ除去穴Ｈを形成するためのフォトマスク９０には（アライメントマークＭの形成位置に対応した）位置合わせ用のスリットＳが設けられており、このスリットＳが平面視でアライメントマークＭの内側に入るように、フォトマスク９０をウエーハに対して位置合わせする。これにより、支持体穴ｈに対してＳｉＧｅ除去穴Ｈを位置ずれ少なく形成することができる。そして、図４（ｃ）に示すようにＳｉＧｅ除去穴Ｈの内壁にＳｉＧｅ層１１及びＳｉ層１３の各側面を露出させることができる。
【００１６】
なお、フォトマスク９０に設けられるスリットＳの平面形状は、例えば図１０（ａ）及び（ｂ）に示すように中抜き四角型でも良いし、十字型でも良く、Ｘ方向の線分と、当該線分と直交するＹ方向の線分とを含むものであることが好ましい。スリットＳの平面形状とアライメントマークＭの平面形状とを同一形状とし、且つ、その形状をＸ方向、Ｙ方向の各線分を含むものとすることで、フォトマスクとウエーハとの合わせ精度をＸ方向及びＹ方向からのずれ量少なく高精度にすることができる。
【００１７】
また、本実施の形態では、ＳｉＯ２膜２１のエッチングを、Ｓｉ３Ｎ４膜に対して高い選択性を持つ（即ち、Ｓｉ３Ｎ４膜と比べて、ＳｉＯ２膜のエッチングレートが著しく大きい）ドライエッチング、又は、Ｓｉ３Ｎ４膜に対して高い選択性を持つフッ酸系のウェットエッチングで行う。これにより、図４（ａ）〜（ｃ）に示すように、ＳｉＯ２膜２１、１９、Ｓｉ３Ｎ４膜１８及びＳｉＯ２膜１７からなる支持体２２を形成すると共に、Ｓｉ基板１表面を底面とする溝（即ち、ＳｉＧｅ除去穴）Ｈを形成する。このＳｉＧｅ除去穴Ｈを形成する工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。
【００１８】
なお、ＳｉＯ２膜２１をエッチングする際に使用するレジストパターンＲ１の形状は、図４（ｃ）に示すように、ＳｉＧｅ除去穴Ｈを形成する領域及びその周辺の真上を開口し、それ以外の領域を覆う形状とする。即ち、レジストパターンＲ１は、ＳｉＧｅ除去穴Ｈを形成する領域の真上と、ＳｉＧｅ除去穴Ｈに隣接する素子領域の（ＳｉＧｅ除去穴Ｈ側の）端部の真上とを開口し、それ以外の領域を覆う形状とする。このような形状のレジストパターンＲ１を用いて、ＳｉＯ２膜２１、１９をエッチングすると、図４（ａ）及び（ｃ）に示すように、レジストパターンＲ１下からＳｉ３Ｎ４膜１８の端部１８ａが露出する。そして、端部１８ａが露出した後は、この端部１８ａがマスクとなって、（支持体穴ｈに埋め込まれている）ＳｉＯ２膜２１がエッチングされる。
【００１９】
従って、かりに、フォトマスクとウエーハとの位置合わせが何らかの原因で上手くいかなかったような場合（即ち、レジストパターンＲ１が位置ずれしたような場合）でも、Ｓｉ３Ｎ４膜１８の端部１８ａがマスクとしてはたらくので、ＳｉＯ２膜１９よりも下側でＳｉＧｅ除去穴Ｈを自己整合的に形成することができる。従って、レジストパターンＲ１の位置合わせの許容誤差に、マージン（余裕）を持たせることができる。
【００２０】
次に、図４（ａ）〜（ｃ）において、ＳｉＧｅ除去穴Ｈを介して例えばフッ硝酸溶液をＳｉ層１３及びＳｉＧｅ層１１のそれぞれの側面に接触させて、ＳｉＧｅ層１１を選択的にエッチングして除去する。これにより、図５（ａ）〜（ｃ）に示すように、Ｓｉ層１３とＳｉ基板１との間に空洞部２５を形成する。フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｓｉ層１３を残しつつＳｉＧｅ層１１だけをエッチングして除去することが可能である。空洞部２５の形成後、Ｓｉ層１３はその上面と側面とが支持体２２によって支えられることとなる。
【００２１】
次に、図５（ａ）〜（ｃ）において、Ｓｉ基板１を熱酸化して、空洞部２５に面したＳｉ基板１及びＳｉ層１３の各表面にＳｉＯ２膜（図示せず）を形成する。そして、図６（ａ）〜（ｃ）に示すように、例えばＣＶＤなどの方法により、Ｓｉ基板１全面に絶縁膜３１を成膜してＳｉＧｅ除去穴Ｈを埋め込む。絶縁膜３１は例えばＳｉＯ２膜又はＳｉ３Ｎ４膜である。このような熱酸化、又は、熱酸化及びＣＶＤによって、空洞部２５内をＳｉＯ２等の絶縁膜で完全に埋め込む。
【００２２】
その後、Ｓｉ基板１の全面を覆う絶縁膜３１及びＳｉＯ２膜２１、１９を例えばＣＭＰにより平坦化しながら除去し、図７（ａ）〜（ｃ）に示すように、Ｓｉ３Ｎ４膜１８の表面を露出させる。このＣＭＰでは、Ｓｉ３Ｎ４膜１８が研磨パッドに対するストッパーとして機能する。次に、このＳｉ３Ｎ４膜１８を例えば熱リン酸でウェットエッチングして除去し、さらに、ＳｉＯ２膜１３を例えば希フッ酸溶液を用いたウェットエッチングで除去して、図８（ａ）〜（ｃ）に示すように、Ｓｉ層１３の表面を露出させる。これにより、Ｓｉ基板１にＳＯＩ構造が完成する。そして、図９（ａ）〜（ｃ）に示すように、ＳＯＩ構造が完成した後は、このＳＯＩ構造のＳｉ層１３上にゲート絶縁膜（図示せず）を介してゲート電極４１を形成し、ＭＯＳトランジスタを形成する。
【００２３】
このように、本発明の実施の形態によれば、支持体穴ｈを形成した時点で素子領域を画定することができ、ＳｉＧｅ除去穴Ｈを形成する工程では、素子領域のＳｉ層１３をＳｉ３Ｎ４膜１８で保護してその被エッチングを防止することができる。従って、ＳｉＧｅ除去穴Ｈを形成する際に、フォトリソグラフィーによるパターニングが多少位置ずれした場合でも、素子領域のＳｉ層１３を削らないで済むので、素子領域の加工ばらつき（例えば、面積又は平面形状等のばらつき）を少なくすることができる。
【００２４】
なお、本実施の形態では、支持体穴ｈとアライメントマークＭとを同一のフォトマスクによって同時にパターニングし、このアライメントマークＭを目印にＳｉＧｅ除去穴Ｈをパターニングすることによって、支持体穴ｈに対するレジストパターンＲ１の位置ずれ低減を図っている。しかしながら、本発明では、このアライメントマークＭの使用は必須ではなく、例えば、支持体穴ｈ及びＳｉＧｅ除去穴Ｈの両方とも、ＬＯＣＯＳ等を目印にパターニングしても良い。
【００２５】
その理由は、ＳｉＧｅ除去穴Ｈを形成する際に、Ｓｉ３Ｎ４膜１８の端部１８ａがマスクとしてはたらき、ＳｉＧｅ除去穴Ｈを自己整合的に形成することができるからである。本発明では、ＳｉＧｅ除去穴Ｈを自己整合的に形成することができるので、レジストパターンＲ１が多少位置ずれしていても、素子領域のＳｉ層１３を削られないで済み、素子領域の加工ばらつきを少なくすることができる。
【００２６】
（２）第２実施形態
上記の第１実施形態では、素子領域の平面形状が長方形であった。そして、ＳｉＯ２膜２１をエッチングする工程では、素子領域の長辺の一方の側にＳｉＯ２膜２１を残し、他方の側にはＳｉＯ２膜２１を残さなかった。つまり、素子領域の短辺の側についてはその両側を支持体２２で側面から支持し、長辺の側についてはその一方の側のみを側面から支持していた。
【００２７】
しかしながら、素子領域を側面から支持する支持体の脚部（以下、「支持体脚部２２ａ」ともいう。）の配置はこれに限られることはない。例えば、図１１（ａ）に示すように、素子領域の長辺側には支持体脚部２２ａを配置せず、素子領域の短辺側にのみ支持体脚部２２ａを配置しても良いし、図１１（ｂ）に示すように、素子領域の短辺側から長辺側にかけて支持体脚部２２ａを平面視で連続的に配置しても良い。図１１（ａ）及び（ｂ）では、破線で囲まれた領域が素子領域である。
【００２８】
即ち、素子領域の平面形状が長方形で、その縦横比が極端でない場合には、図１１（ａ）のように長辺側に支持体脚部２２ａを全く配置しなくても、Ｓｉ層を十分に支えることが可能である。また、図１１（ａ）に示す配置では支持体脚部２２ａの支持力が足りない場合には、図１１（ｂ）に示すように支持体脚部２２ａの配置面積を増やしたり、その配置位置を素子領域の外周に沿って分散させたりすることで、支持力を高めることが可能である。
【００２９】
なお、素子領域の長辺側において支持体脚部２２ａが配置されない部分は全てＳｉＧｅ除去穴Ｈとなるが、この第２実施形態においても第１実施形態と同様に、素子領域のＳｉ層上はＳｉ３Ｎ４膜で覆われている。このため、図１１（ａ）及び（ｂ）に示すように、素子領域の端部と（少なくとも、合わせ余裕の距離だけ）平面視で重なるようにＳｉＧｅ除去穴Ｈを形成しようとする場合でも、この重なり合う領域でのＳｉ層のエッチングを防止することができ、ＳｉＧｅ除去穴Ｈを自己整合的に形成することができる。従って、第１実施形態と同様、素子領域の加工ばらつきを少なくすることができる。
なお、上記の合わせ余裕の距離とは、フォトリソグラフィーで許容されるアライメント誤差よりも大きい距離のことである。
【００３０】
（３）その他の実施形態
第１、第２実施形態では、素子領域の平面形状が長方形である場合を例に挙げて説明したが、本発明の適用対象となる素子領域の平面形状はこれに限定されるものではない。例えば、図１２に示すように、素子領域の平面形状は「王」字型でも良い。或いは、図１３（ａ）〜（ｃ）に示すように、素子領域の平面形状は「Ｔ」字型、「Ｌ」字型、「十」字型でも良い。さらに、図１４に示すように、素子領域の平面形状は「王」字型をＸ方向、Ｙ方向にそれぞれ複数配置したものでも良い。図１２、図１３（ａ）〜（ｃ）、図１４では、破線で囲まれた領域が素子領域であり、実線で囲まれた領域がＳｉＧｅ除去穴Ｈを形成しようとする領域（即ち、ＳｉＧｅ除去穴Ｈを形成する際に用いる、レジストパターンＲ１の開口領域）である。
【００３１】
本発明では、素子領域の平面形状が「王」字型、「Ｔ」字型、「Ｌ」字型、「十」字型、又は、これらを組み合わせた何れの形態であっても、ＳｉＧｅ除去穴Ｈを形成する際に素子領域のＳｉ層上をマスクとして機能するＳｉ３Ｎ４膜で覆っておく。これにより、図１２及び図１３（ａ）〜（ｃ）、図１４に示すように、素子領域の端部と（少なくとも、合わせ余裕の距離だけ）平面視で重なるようにＳｉＧｅ除去穴Ｈを形成しようとする場合でも、この重なり合う領域でのＳｉ層のエッチングを防止することができ、ＳｉＧｅ除去穴Ｈを自己整合的に形成することができる。従って、第１、第２実施形態と同様に、素子領域の加工ばらつきを少なくすることができる。
【００３２】
また、図１２及び図１３（ａ）〜（ｃ）に示すように、素子領域の平面形状が「王」字型、「Ｔ」字型、「Ｌ」字型、「十」字型である場合には、素子領域の字端（即ち、平面視での端部）でＳｉ層を支える力が弱い可能性がある。そこで、このような場合には、素子領域の字端に隣接する支持体穴に支持体脚部２２ａを配置して、字端のＳｉ層をその側面の側から支持することが好ましい。さらに、図１３（ｃ）に示すように、素子領域の平面形状が「十」字型の場合には、この「十」字型中心の交差領域でＳｉ層を支える力が弱い可能性がある。そこで、このような場合には、上記の交差領域に隣接する支持体穴に支持体脚部２２ａを配置して、交差領域のＳｉ層をその側面の側から支持することが好ましい。このような方法により、字端や交差領域においてＳｉ層を支持する力を高めることができ、Ｓｉ層の反りや剥がれの防止に寄与することができる。
【００３３】
本実施の形態では、Ｓｉ基板１が本発明の「半導体基板」に対応し、ＳｉＧｅ層１１が本発明の「第１半導体層」に対応し、Ｓｉ層１３が本発明の「第２半導体層」に対応している。また、支持体穴ｈが本発明の「第１溝」に対応し、ＳｉＧｅ除去穴Ｈが本発明の「第２溝」に対応している。また、Ｓｉ３Ｎ４膜１８が本発明の「保護膜」に対応し、ＳｉＯ２膜２１が本発明の「支持体膜」に対応している。
【図面の簡単な説明】
【００３４】
【図１】第１実施形態に係る半導体装置の製造方法を示す図（その１）。
【図２】第１実施形態に係る半導体装置の製造方法を示す図（その２）。
【図３】第１実施形態に係る半導体装置の製造方法を示す図（その３）。
【図４】第１実施形態に係る半導体装置の製造方法を示す図（その４）。
【図５】第１実施形態に係る半導体装置の製造方法を示す図（その５）。
【図６】第１実施形態に係る半導体装置の製造方法を示す図（その６）。
【図７】第１実施形態に係る半導体装置の製造方法を示す図（その７）。
【図８】第１実施形態に係る半導体装置の製造方法を示す図（その８）。
【図９】第１実施形態に係る半導体装置の製造方法を示す図（その９）。
【図１０】アライメントマークＭを用いたフォトマスク９０の位置合わせ例を示す図。
【図１１】第２実施形態に係る素子領域の形状の一例を示す図（その１）。
【図１２】その他の実施形態に係る素子領域の形状の一例を示す図（その１）。
【図１３】その他の実施形態に係る素子領域の形状の一例を示す図（その２）。
【図１４】その他の実施形態に係る素子領域の形状の一例を示す図（その３）。
【図１５】従来例を示す図。
【図１６】従来例の問題点を示す図。
【符号の説明】
【００３５】
１  Ｓｉ基板、１１  ＳｉＧｅ層、１３  Ｓｉ層、１７、１９、２１  ＳｉＯ２膜、１８  Ｓｉ３Ｎ４膜、１８ａ  （Ｓｉ３Ｎ４膜の）端部、２２  支持体、２２ａ  支持体脚部、２５  空洞部、４１  ゲート電極、９０  （ＳｉＧｅ除去穴形成用の）フォトマスク、Ｈ  ＳｉＧｅ除去穴、ｈ  支持体穴、Ｍ  （支持体穴ｈと同時に形成される）アライメントマーク、Ｓ  スリット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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