(57)【要約】【課題】複数の被試験デバイスに対応するドライバおよびコンパレータにキャリブレーションを行うキャリブレーションボードセットを提供する。【解決手段】クロック信号に同期した試験信号を生成するドライバＤＲと、デバイスからの結果信号をストローブ信号に同期して比較するコンパレータＣＰとを備えたキャリブレーションボードセットであって、該ボードセットは、或る種類の被試験デバイスに対応し第１の方向へ隣接するデバイス領域Ｒ１、Ｒ２と、他の種類の被試験デバイスに対応し第１の方向に対して直交する第２の方向へ隣接するデバイス領域Ｒ３、Ｒ４とを含み、領域Ｒ１、Ｒ２におけるクロック信号またはストローブ信号の一方を基準として他方の位相を調整し、かつ領域Ｒ３、Ｒ４におけるクロック信号またはストローブ信号の一方を基準として他方の位相を調整する第１のボード５０Ａと、クロック信号同士の位相差またはストローブ信号同士の位相差を取得する第２のボード５０Ｂとを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数の被試験デバイスに対してクロック信号に同期した試験信号を生成するドライバと、前記試験信号に基づいて前記複数の被試験デバイスが出力する結果信号をストローブ信号に同期して比較するコンパレータとを備えた半導体試験装置をキャリブレーションするキャリブレーションボードセットであって、
或る種類の被試験デバイスに対応し第１の方向へ隣接するように配列された第１および第２のデバイス領域と、他の種類の被試験デバイスに対応し前記第１の方向に対して直交する第２の方向へ隣接するように配列された第３および第４のデバイス領域とを含み、前記第１および前記第２のデバイス領域の各々において前記クロック信号または前記ストローブ信号の一方を基準として他方の位相を調整し、尚且つ、前記第３および前記第４のデバイス領域の各々において前記クロック信号または前記ストローブ信号の一方を基準として他方の位相を調整するための第１のキャリブレーションボードと、
複数の前記ドライバのそれぞれに対応する前記クロック信号同士の相対的な位相差、あるいは、複数の前記コンパレータのそれぞれに対応する前記ストローブ信号同士の相対的な位相差を取得するための第２のキャリブレーションボードとを備えたキャリブレーションボードセット。
【請求項２】
前記第１のキャリブレーションボードおよび前記第２のキャリブレーションボードセットは、
基準となる前記クロック信号または前記ストローブ信号の一方を入力する素子に接続される基準端子と、
調整対象となる前記クロック信号または前記ストローブ信号の他方を入力する素子に接続される複数の調整端子と、
前記基準端子と前記複数の調整端子との間を電気的に接続するノードとを備えたことを特徴とする請求項１に記載のキャリブレーションボードセット。
【請求項３】
複数の被試験デバイスに対してクロック信号に同期した試験信号を生成するドライバと、前記試験信号に基づいて前記複数の被試験デバイスが出力する結果信号をストローブ信号に同期して比較するコンパレータとを備えた半導体試験装置であって、
或る種類の被試験デバイスに対応し第１の方向へ隣接するように配列された第１および第２のデバイス領域と、他の種類の被試験デバイスに対応し前記第１の方向に対して直交する第２の方向へ隣接するように配列された第３および第４のデバイス領域とを含み、前記第１および前記第２のデバイス領域の各々において前記クロック信号または前記ストローブ信号の一方を基準として他方の位相を調整し、尚且つ、前記第３および前記第４のデバイス領域の各々において前記クロック信号または前記ストローブ信号の一方を基準として、該被試験デバイスに隣接する被試験デバイスに対応する前記クロック信号または前記ストローブ信号の他方の位相を調整するための第１のキャリブレーションボードと、
複数の前記ドライバのそれぞれに対応する前記クロック信号同士の相対的な位相差、あるいは、複数の前記コンパレータのそれぞれに対応する前記ストローブ信号同士の相対的な位相差を取得するための第２のキャリブレーションボードとを備えた半導体試験装置。
【請求項４】
前記第１のキャリブレーションボードおよび前記第２のキャリブレーションボードセットは、
基準となる前記クロック信号または前記ストローブ信号の一方を入力する素子に接続される基準端子と、
調整対象となる前記クロック信号または前記ストローブ信号の他方を入力する素子に接続される複数の調整端子と、
前記基準端子と前記複数の調整端子との間を電気的に接続するノードとを備えたことを特徴とする請求項３に記載の半導体試験装置。
【請求項５】
前記第１から前記４のデバイス領域内における前記クロック信号および前記ストローブ信号の位相差を格納する記憶部をさらに備えたことを特徴とする請求項３または請求項４に記載の半導体試験装置。
【請求項６】
複数の被試験デバイスに対してクロック信号に同期した試験信号を生成するドライバと、前記試験信号に基づいて前記複数の被試験デバイスが出力する結果信号をストローブ信号に同期して比較するコンパレータとを備えた半導体試験装置を、キャリブレーションボードを用いて調整するキャリブレーション方法であって、
或る種類の被試験デバイスに対応し第１の方向へ隣接するように配列された第１および第２のデバイス領域のそれぞれにおいて前記クロック信号または前記ストローブ信号の一方を基準として他方の位相を調整し、かつ、他の種類の被試験デバイスに対応し前記第１の方向に対して直交する第２の方向へ隣接するように配列された第３および第４のデバイス領域のそれぞれにおいて前記クロック信号または前記ストローブ信号の一方を基準として他方の位相を調整するステップと、
複数の前記ドライバのそれぞれに対応する前記クロック信号同士の相対的な位相差、あるいは、複数の前記コンパレータのそれぞれに対応する前記ストローブ信号同士の相対的な位相差を取得するステップとを具備したキャリブレーション方法。
【請求項７】
前記被試験デバイスの形態に基づいて、
ステップＡ：前記相対的な位相差に基づいて前記第１および前記２のデバイス領域内におけるそれぞれの前記クロック信号および前記ストローブ信号の位相を調整するステップ、
ステップＢ：前記相対的な位相差に基づいて前記第３および前記４のデバイス領域内におけるそれぞれの前記クロック信号および前記ストローブ信号の位相を調整するステップ、
前記ステップＡまたは前記ステップＢのいずれかを選択的に実行するステップをさらに具備したことを特徴とする請求項６に記載のキャリブレーション方法。
【請求項８】
複数の前記クロック信号または複数の前記ストローブ信号の一方を基準として他方の位相を同時に調整することを特徴とする請求項６に記載のキャリブレーション方法。
【請求項９】
複数の前記ドライバのそれぞれに対応する前記クロック信号同士の相対的な位相差、あるいは、複数の前記コンパレータのそれぞれに対応する前記ストローブ信号同士の相対的な位相差を同時に取得することを特徴とする請求項６から請求項８のいずれか一項に記載のキャリブレーション方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャリブレーションボードセット、半導体試験装置およびキャリブレーション方法に係り、例えば、半導体試験装置のピンエレクトロニクスを構成するドライバおよびコンパレータの動作タイミングを調整するキャリブレーションボードセット、半導体試験装置およびキャリブレーション方法に関する。
【背景技術】
【０００２】
半導体試験装置のピンエレクトロニクスには、被試験デバイスに信号を印加するドライバや、この信号に対応して被試験デバイスから出力される信号の論理を判定するコンパレータが含まれている。ドライバは、入力されるクロック信号に同期した試験信号を出力する。コンパレータは、被試験デバイスからの出力信号の論理をストローブ信号に同期して判定する。
【０００３】
半導体試験装置の初期状態においては、被試験デバイスの各入出力ピン毎の信号経路の時間長にばらつきがある。このため、ドライバから試験信号を出力するタイミングおよびコンパレータによる判定のタイミングが、期待するタイミングからずれてしまう。このずれを補正するために、被試験デバイスに試験を実施する前に、タイミング・キャリブレーションが行われる。
【０００４】
従来のキャリブレーションは、まず、ドライバおよびコンパレータのペアに対してクロック信号とストローブ信号との位相を調整し、次に、複数のドライバ同士のクロック信号の位相または複数のコンパレータ同士のストローブ信号の位相を調整していた（特許文献１参照）。
【特許文献１】国際公開第０２／１０１４０４号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、従来のキャリブレーションでは、１つの被試験デバイスに対応するドライバおよびコンパレータをキャリブレーションするが、隣り合う複数の被試験デバイスに対応するドライバおよびコンパレータについてはキャリブレーションを行っていなかった。即ち、従来では、テスタピンの単位が被試験デバイス単位に固定されていたため、複数の被試験デバイス間においてクロック信号およびストローブ信号の各位相はキャリブレーションによって補正されていなかった。
【０００６】
通常、テスタピンのうち高速動作等を試験するために用いられる特殊ピンは、被試験デバイスに対応して所定数だけ設けられている。従って、従来の半導体試験装置は特殊ピンの個数を変更して試験を行うことはできないという問題を有していた。
【０００７】
そこで、本発明は、上記課題を解決するために、複数の被試験デバイスに対応するドライバおよびコンパレータにキャリブレーションを行うことができるキャリブレーションボードセット、半導体試験装置およびキャリブレーション方法を提供する。
【課題を解決するための手段】
【０００８】
本発明に係る実施形態に従ったキャリブレーションボードセットは、複数の被試験デバイスに対してクロック信号に同期した試験信号を生成するドライバと、前記試験信号に基づいて前記複数の被試験デバイスが出力する結果信号をストローブ信号に同期して比較するコンパレータとを備えた半導体試験装置をキャリブレーションするキャリブレーションボードセットであって、
或る種類の被試験デバイスに対応し第１の方向へ隣接するように配列された第１および第２のデバイス領域と、他の種類の被試験デバイスに対応し前記第１の方向に対して直交する第２の方向へ隣接するように配列された第３および第４のデバイス領域とを含み、前記第１および前記第２のデバイス領域の各々において前記クロック信号または前記ストローブ信号の一方を基準として他方の位相を調整し、尚且つ、前記第３および前記第４のデバイス領域の各々において前記クロック信号または前記ストローブ信号の一方を基準として他方の位相を調整するための第１のキャリブレーションボードと、
複数の前記ドライバのそれぞれに対応する前記クロック信号同士の相対的な位相差、あるいは、複数の前記コンパレータのそれぞれに対応する前記ストローブ信号同士の相対的な位相差を取得するための第２のキャリブレーションボードとを備えている。
【０００９】
前記第１のキャリブレーションボードおよび前記第２のキャリブレーションボードセットは、基準となる前記クロック信号または前記ストローブ信号の一方を入力する素子に接続される基準端子と、調整対象となる前記クロック信号または前記ストローブ信号の他方を入力する素子に接続される複数の調整端子と、前記基準端子と前記複数の調整端子との間を電気的に接続するノードとを備えていてもよい。
【００１０】
本発明に係る実施形態に従った半導体試験装置は、複数の被試験デバイスに対してクロック信号に同期した試験信号を生成するドライバと、前記試験信号に基づいて前記複数の被試験デバイスが出力する結果信号をストローブ信号に同期して比較するコンパレータとを備えた半導体試験装置であって、
或る種類の被試験デバイスに対応し第１の方向へ隣接するように配列された第１および第２のデバイス領域と、他の種類の被試験デバイスに対応し前記第１の方向に対して直交する第２の方向へ隣接するように配列された第３および第４のデバイス領域とを含み、前記第１および前記第２のデバイス領域の各々において前記クロック信号または前記ストローブ信号の一方を基準として他方の位相を調整し、尚且つ、前記第３および前記第４のデバイス領域の各々において前記クロック信号または前記ストローブ信号の一方を基準として、該被試験デバイスに隣接する被試験デバイスに対応する前記クロック信号または前記ストローブ信号の他方の位相を調整するための第１のキャリブレーションボードと、
複数の前記ドライバのそれぞれに対応する前記クロック信号同士の相対的な位相差、あるいは、複数の前記コンパレータのそれぞれに対応する前記ストローブ信号同士の相対的な位相差を取得するための第２のキャリブレーションボードとを備えている。
【００１１】
前記第１のキャリブレーションボードおよび前記第２のキャリブレーションボードセットは、基準となる前記クロック信号または前記ストローブ信号の一方を入力する素子に接続される基準端子と、調整対象となる前記クロック信号または前記ストローブ信号の他方を入力する素子に接続される複数の調整端子と、前記基準端子と前記複数の調整端子との間を電気的に接続するノードとを備えていてもよい。
【００１２】
前記半導体試験装置は、前記第１から前記４のデバイス領域内における前記クロック信号および前記ストローブ信号の位相差を格納する記憶部をさらに備えていてもよい。
【００１３】
本発明に係る実施形態に従ったキャリブレーション方法は、複数の被試験デバイスに対してクロック信号に同期した試験信号を生成するドライバと、前記試験信号に基づいて前記複数の被試験デバイスが出力する結果信号をストローブ信号に同期して比較するコンパレータとを備えた半導体試験装置を、キャリブレーションボードを用いて調整するキャリブレーション方法であって、
或る種類の被試験デバイスに対応し第１の方向へ隣接するように配列された第１および第２のデバイス領域のそれぞれにおいて前記クロック信号または前記ストローブ信号の一方を基準として他方の位相を調整し、かつ、他の種類の被試験デバイスに対応し前記第１の方向に対して直交する第２の方向へ隣接するように配列された第３および第４のデバイス領域のそれぞれにおいて前記クロック信号または前記ストローブ信号の一方を基準として他方の位相を調整するステップと、
複数の前記ドライバのそれぞれに対応する前記クロック信号同士の相対的な位相差、あるいは、複数の前記コンパレータのそれぞれに対応する前記ストローブ信号同士の相対的な位相差を取得するステップとを具備している。
【００１４】
前記キャリブレーション方法は、前記被試験デバイスの形態に基づいて、
ステップＡ：前記相対的な位相差に基づいて前記第１および前記２のデバイス領域内におけるそれぞれの前記クロック信号および前記ストローブ信号の位相を調整するステップ、
ステップＢ：前記相対的な位相差に基づいて前記第３および前記４のデバイス領域内におけるそれぞれの前記クロック信号および前記ストローブ信号の位相を調整するステップ、
前記ステップＡまたは前記ステップＢのいずれかを選択的に実行するステップをさらに具備している。
【００１５】
前記キャリブレーション方法は、複数の前記クロック信号または複数の前記ストローブ信号の一方を基準として他方の位相を同時に調整してもよい。
【００１６】
前記キャリブレーション方法は、複数の前記ドライバのそれぞれに対応する前記クロック信号同士の相対的な位相差、あるいは、複数の前記コンパレータのそれぞれに対応する前記ストローブ信号同士の相対的な位相差を同時に取得してもよい。
【発明の効果】
【００１７】
本発明は、キャリブレーションボードセット、半導体試験装置およびキャリブレーション方法は、隣り合う複数の被試験デバイスに対応するドライバおよびコンパレータにキャリブレーションを行うことができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１９】
図１は、本発明に係る実施形態に従ったキャリブレーションボードおよびタイミング・キャリブレーションの対象となる半導体試験装置の概念図である。この半導体試験装置は、被試験デバイス（図示せず）に対して所定の試験を実施するために、半導体試験装置本体１０（以下単に、本体１０ともいう）と、ワークステーション（ＷＳ）４０とを備えている。
【００２０】
ワークステーション４０は、機能試験等の一連の試験動作やタイミング・キャリブレーション動作の全体を制御するとともに、ユーザと本体１０との間のインタフェース機能を有する。
【００２１】
本体１０は、ワークステーション４０から転送される試験プログラムを実行することにより被試験デバイスに対して各種の試験を行う。また、本体１０は、ワークステーション４０から転送される専用プログラムを実行することにより、タイミング・キャリブレーションを実施する。このために、本体１０は、テスタ制御部（ＴＰ）１２、タイミング発生器（ＴＧ）１４、パターン発生器（ＰＧ）１６、データセレクタ（ＤＳ）１８、フォーマット制御部（ＦＣ）２０、記憶部２１およびピンエレクトロニクス２２を備えている。
【００２２】
テスタ制御部１２は、バスＢＵＳを介してタイミング発生器１４等の各構成部に接続されている。テスタ制御部１２は、ワークステーション４０から転送された試験プログラムを実行することにより、タイミング発生器１４等の各構成部に対して各種の試験動作またはキャリブレーション動作に必要な制御を行う。
【００２３】
タイミング発生器１４は、試験動作の基本周期を設定するとともに、この基本周期内に含まれる各種のタイミングエッジを生成する。パターン発生器１６は、被試験デバイスの各ピンに入力されるデータパターンを発生する。データセレクタ１８は、パターン発生器１６から出力される各種のパターンデータと、これを入力する被試験デバイスの各ピンとを対応させる。フォーマット制御部２０は、データセレクタ１８によって選択されたパターンデータと、タイミング発生器１４によって生成されたタイミングエッジとに基づいて、被試験デバイスに対する波形制御を行う。
【００２４】
ピンエレクトロニクス２２は、被試験デバイスと本体１０との間で物理的なインタフェースを確立するために用いられる。ピンエレクトロニクス２２は、フォーマット制御部２０の波形制御によって生成されるクロック信号ＣＬＫおよびストローブ信号ＳＴＢに基づいて、実際に被試験デバイスと本体１０との間で入出力される信号を生成する。このために、ピンエレクトロニクス２２は、被試験デバイスごとにｎ個のドライバＤＲと、ｎ個のコンパレータＣＰとを備えている。ここで、ｎは整数である。ｎ個のドライバＤＲおよびｎ個のコンパレータＣＰは、同時に試験可能な被試験デバイス数と同数だけ設けられている。
【００２５】
ドライバＤＲは、フォーマット制御部２０から出力されるクロック信号ＣＬＫに同期した試験信号の生成動作を行っており、クロック信号ＣＬＫが立ち上がったときに出力信号をロウレベルからハイレベルへ変化させる。尚、クロック信号の立上がりに同期してドライバの出力信号が立ち下がり、クロック信号の立下りに同期してドライバの出力信号が立ち上がるように設計してもよい。
【００２６】
コンパレータＣＰは、フォーマット制御部２０から出力されるストローブ信号ＳＴＢに同期した比較動作を行っており、ストローブ信号ＳＴＢが入力された時点において被試験デバイスの対応ピンから入力される信号の論理を判定する。尚、コンパレータＣＰは、ストローブ信号ＳＴＢの立上りに同期して比較動作を行ってもよく、あるいは、ストローブ信号の立下りに同期して比較動作を行ってもよい。
【００２７】
１つのドライバＤＲおよび１つのコンパレータＣＰは、一組のペアを成し、被試験デバイスの１つの入出力ピンに対応している。このように、ドライバＤＲおよびコンパレータＣＰは、被試験デバイスの各入出力ピンに対応して設けられている。
【００２８】
本実施形態による半導体試験装置は、複数の被試験デバイスを同時に試験可能であり、被試験デバイスごとに同様のピンエレクトロニクスを備えている。
【００２９】
さらに、パフォーマンスボード３０が本体１０に搭載されている。ピンエレクトロニクス２２はパフォーマンスボード３０を介してキャリブレーションボード５０Ａあるいは５０Ｂに接続される。キャリブレーションボード５０Ａ、５０Ｂは、タイミング・キャリブレーションを行うために特別な内部配線を有するものであり、互いに異なる配線を有する。
【００３０】
図２は、第１のキャリブレーションボード５０Ａの内部構成を示す配線図である。第１のキャリブレーションボード５０Ａは、第１の被試験デバイス（図示せず）に対応する第1のデバイス領域Ｒ１（以下単に、領域Ｒ１ともいう）と、第１の被試験デバイスに隣接する第２の被試験デバイス（図示せず）に対応する第２のデバイス領域Ｒ２（以下単に、領域Ｒ２ともいう）とを備えている。また、第１のキャリブレーションボード５０Ａは、第１および第２の被試験デバイスとは異なる種類の第３および第４の被試験デバイスに対応する第３のデバイス領域Ｒ３（以下単に、領域Ｒ３ともいう）および第４のデバイス領域Ｒ４（以下単に、領域Ｒ４ともいう）とを備えている。領域Ｒ１およびＲ２は第１の方向に隣接する。領域Ｒ３およびＲ４は、第１の方向に対して直交する第２の方向に隣接する。
【００３１】
領域Ｒ１には、端子１ａ〜ｎａおよび端子１ｂ〜ｎｂが設けられており、領域Ｒ２には、端子１ｃ〜ｎｃおよび端子１ｄ〜ｎｄが設けられている。端子１ａ〜ｎａは第１の被試験デバイスの試験に用いられるドライバに対応し、端子１ｂ〜ｎｂは第１の被試験デバイスの試験に用いられるコンパレータに対応する。端子１ｃ〜ｎｃは第２の被試験デバイスの試験に用いられるドライバに対応し、端子１ｄ〜ｎｄは第２の被試験デバイスの試験に用いられるコンパレータに対応する。
【００３２】
ノードＮ１は、領域Ｒ１において、端子１ｂと端子１ａ、４ａ、７ａ、１０ａ、…（ｎ−２）ａとを接続している。ノードＮ２は、領域Ｒ２において、端子１ｄと端子１ｃ、４ｃ、７ｃ、１０ｃ、…（ｎ−２）ｃとを接続している。ノードＮ３は、領域Ｒ３において、端子２ｄと端子２ａ、５ａ、２ｃ、５ｃとを接続している。さらに、ノードＮ４は、領域Ｒ４において、端子８ｄと端子８ａ、１１ａ、８ｃ、１１ｃとを接続している。同様に、ノードＮｍは、端子（ｎ−４）ｄと端子（ｎ−４）ａ、（ｎ−１）ａ、（ｎ−４）ｃ、（ｎ−１）ｃとを接続している。
【００３３】
第１のキャリブレーションボード５０Ａでは、端子は概念的に３列ずつのグループに分割されている。グループ１は、端子１ａ〜３ａ、１ｂ〜３ｂ、１ｃ〜３ｃおよび１ｄ〜３ｄを含む。グループ２は、端子４ａ〜６ａ、４ｂ〜６ｂ、４ｃ〜６ｃおよび４ｄ〜６ｄを含む。同様に、グループ（ｎ／３）は、端子（ｎ−２）ａ〜ｎａ、（ｎ−２）ｂ〜ｎｂ、（ｎ−２）ｃ〜ｎｃおよび（ｎ−２）ｄ〜ｎｄを含む。
【００３４】
本実施形態では、端子１ｂおよび１ｄは、それぞれ領域Ｒ１およびＲ２において、各グループに含まれる端子と１つずつ接続されている。端子２ｄは、領域Ｒ３に含まれ、かつ、隣接する複数のグループのそれぞれに含まれた端子２ａ、２ｃ、５ａおよび５ｃに接続されている。端子８ｄは、領域Ｒ４に含まれ、かつ、隣接する複数のグループのそれぞれに含まれた端子８ａ、８ｃ、１１ａおよび１１ｃに接続されている。
【００３５】
ここで、領域Ｒ１およびＲ２のそれぞれの内部にだけ配線が設けられているだけでなく、領域Ｒ３およびＲ４の内部に領域Ｒ１およびＲ２の両方に亘る配線が設けられている点に注目されたい。これにより、本実施形態は、或る種類の被試験デバイスに対応する領域Ｒ１およびＲ２のクロック信号およびストローブ信号だけでなく、他の種類の被試験デバイスに対応する領域Ｒ３およびＲ４のクロック信号およびストローブ信号を調整することができる。
【００３６】
図３は、第２のキャリブレーションボード５０Ｂの内部構成を示す配線図である。第２のキャリブレーションボード５０Ｂも、領域Ｒ１〜Ｒ４を備えている。端子１ａ〜ｎａ、１ｂ〜ｎｂ、１ｃ〜ｎｃおよび１ｄ〜ｎｄの配列は、第１のキャリブレーションボード５０Ａと同様である。また、第２のキャリブレーションボード５０Ｂの端子は、第１のキャリブレーションボード５０Ａと同様にグループ１〜（ｎ／３）に分割されている。
【００３７】
しかし、第２のキャリブレーションボード５０Ｂにおいて、領域Ｒ１およびＲ２内における端子は接続されているものの、領域Ｒ１とＲ２との間の端子は接続されていない。例えば、領域Ｒ１では、ノードＮ１ａが端子１ａ〜３ａおよび１ｂ〜３ｂを接続し、ノードＮ２ａ端子４ａ〜６ａおよび４ｂ〜６ｂを接続している。同様に、ノードＮ（ｎ／３）ａは、端子（ｎ−２）ａ〜ｎａおよび（ｎ−２）ｂ〜ｎｂを接続している。領域Ｒ２では、ノードＮ１ｂが端子１ｃ〜３ｃおよび１ｄ〜３ｄを接続し、ノードＮ２ｂ端子４ｃ〜６ｃおよび４ｄ〜６ｄを接続している。同様に、ノードＮ（ｎ／３）ｂは、端子（ｎ−２）ｃ〜ｎｃおよび（ｎ−２）ｄ〜ｎｄを接続している。第２のキャリブレーションボード５０Ｂを用いることによって、領域Ｒ１〜Ｒ４内におけるそれぞれのクロック信号およびストローブ信号の各位相がグループごとに調整され得る。
【００３８】
第１のキャリブレーションボード５０Ａにおいて、ドライバからコンパレータまでの配線の時間長は等しいことが好ましい。第２のキャリブレーションボード５０Ｂにおいてもドライバからコンパレータまでの配線の時間長は等しいことが好ましい。配線の時間長とは、信号の遅延時間に換算した配線の長さ意味する。信号の遅延時間は、例えば、配線のＲＣ遅延を示す。尚、第１および第２のキャリブレーションボード５０Ａおよび５０Ｂにおいて、ドライバからコンパレータまでの配線の時間長が異なる場合には、各ノードの配線の時間長の差を補正する必要がある。
【００３９】
第１および第２のキャリブレーションボード５０Ａおよび５０Ｂは、１つのキャリブレーションボードセットとして半導体試験装置のタイミング・キャリブレーションを実行するために用いられる。
【００４０】
図４は、キャリブレーション時における第１のキャリブレーションボード５０Ａ、ドライバＤＲおよびコンパレータＣＰの接続関係を示す概念図である。図５は、キャリブレーション時における第２のキャリブレーションボード５０Ｂ、ドライバＤＲおよびコンパレータＣＰとの接続関係を示す概念図である。キャリブレーション時には、端子１ａ〜ｎａは、第１の被試験デバイスへ試験信号を印加するドライバＤＲ１ａ〜ＤＲｎａに接続される。端子１ｂ〜ｎｂは、第１の被試験デバイスからの出力信号の比較動作を行うコンパレータＣＰ１ｂ〜ＣＰｎｂに接続されている。端子１ｃ〜ｎｃは、第２の被試験デバイスへ試験信号を印加するドライバＤＲ１ｃ〜ＤＲｎｃに接続される。端子１ｄ〜ｎｄは、第１の被試験デバイスからの出力信号の比較動作を行うコンパレータＣＰ１ｄ〜ＣＰｎｄに接続される。
【００４１】
図６は、本実施形態によるキャリブレーションボードセット５０Ａおよび５０Ｂを用いたキャリブレーション方法のフロー図である。図４から図６を参照して本実施形態によるキャリブレーション方法を説明する。
【００４２】
まず、パフォーマンスボード３０に第１のキャリブレーションボード５０Ａをセットする（Ｓ１００）。第１のキャリブレーションボード５０Ａは、手動によりセットしてもよく、または、専用ロボットを用いてセットしてもよい。テスタ制御部１２は、キャリブレーションボード５０Ａの各ノードごとに、ストローブ信号を基準にしてクロック信号の位相を調整する（ステップ１０１）。ステップＳ１０１における調整は、ストローブ信号が出力されて（立ち上がって）コンパレータによる比較動作が行われたときの出力信号のレベルを、クロック信号の立上がりタイミングを少しずつ変化させながら観察することによって行われる。この観察によって、コンパレータの出力信号のレベルが反転したときのクロック信号の位相を求めることができる。これにより、クロック信号の位相をストローブ信号の位相に適合させることができる。
【００４３】
まず、ドライバＤＲ１ａ、ＤＲ４ａ、ＤＲ７ａ、ＤＲ１０ａ、…ＤＲ（ｎ−２）ａからの各試験信号がそれぞれノードＮ１を介してコンパレータＣＰ１ｂへ出力される。これにより、ドライバＤＲ１ａ、ＤＲ４ａ、ＤＲ７ａ、ＤＲ１０ａ、…ＤＲ（ｎ−２）ａからの試験信号は、コンパレータＣＰ１ｂへのストローブ信号に適合され得る。即ち、これらのドライバＤＲ１ａ、ＤＲ４ａ、ＤＲ７ａ、ＤＲ１０ａ、…ＤＲ（ｎ−２）ａへ入力されるクロック信号の位相はコンパレータＣＰ１ｂへのストローブ信号の位相を基準として適合される。このとき、キャリブレーションボード５０Ａの端子１ｂが基準端子であり、端子１ａ、４ａ、…（ｎ−２）ａが調整端子である。基準端子は、基準となるストローブ信号またはクロック信号を入力するコンパレータまたはドライバに接続されたキャリブレーションボード上の端子である。調整端子は、調整対象となるクロック信号またはストローブ信号を入力するドライバまたはコンパレータに接続されたキャリブレーションボード上の端子である。
【００４４】
図７は、ステップＳ１０１におけるクロック信号の位相の調整動作をより詳細に示す概念図である。図７のＤＲ１ａ、ＤＲ４ａ、…ＤＲ（ｎ−２）ａは、各クロック信号に応じてドライバＤＲ１ａ、ＤＲ４ａ、…ＤＲ（ｎ−２）ａから出力される試験信号のタイミングを示している。図７のＮ１は、各クロック信号に応じてドライバＤＲ１１、ＤＲ１４、…ＤＲ１（ｎ−２）から出力される試験信号がノードＮ１に到達するタイミングを示している。図７のＣＰ１ｂは、ドライバＤＲ１ａ、ＤＲ４ａ、…ＤＲ（ｎ−２）ａから出力される試験信号がそれぞれノードＮ１を介してコンパレータＣＰ１ｂへ到達するタイミングを示している。
【００４５】
テスタ制御部１２は、コンパレータＣＰ１ｂに入力されるストローブ信号ＳＴＢ１ｂの位相（即ち、比較動作を行うタイミング）を固定した状態で、クロック信号ＣＬＫ１ａの位相をシフトさせる。それにより、ドライバＤＲ１ａからの出力信号の立上がりのタイミングがストローブＳＴＢ１ｂの立上がりのタイミングに適合するように調整される。次に、テスタ制御部１２は、ストローブ信号ＳＴＢ１ｂの位相を固定した状態で、クロック信号４ａの位相をシフトさせる。それにより、ドライバＤＲ４ａからの出力信号の立上がりのタイミングはストローブＳＴＢ１ｂの立上がりのタイミングに適合するように調整される。同様に調整を繰り返し、ドライバＤＲ（ｎ−２）ａからの出力信号についてもストローブＳＴＢ１ｂの立上がりのタイミングに適合させる。このように、各グループに含まれる３つのドライバのうち１つのドライバ（ＤＲ１ａ、ＤＲ４ａ、…ＤＲ（ｎ−２）ａ）から出力される試験信号の位相は、コンパレータＣＰ１ｂに入力されるストローブ信号ＳＴＢの位相を基準として順次適合される。
【００４６】
ノードＮ２に接続されるドライバＤＲ１ｃ、ＤＲ４ｃ、…ＤＲ（ｎ−２）ｃに入力されるクロック信号は、ドライバＤＲ１ｃ、ＤＲ４ｃ、…ＤＲ（ｎ−２）ｃからの試験信号の位相がコンパレータＣＰ１ｄに入力されるストローブ信号の位相に適合するように調整される。この調整は、上述したノードＮ１に関するクロック信号の調整と同様である。このとき、キャリブレーションボード５０Ａの端子１ｄが基準端子であり、端子１ｃ、４ｃ、…（ｎ−２）ｃが調整端子である。
【００４７】
ノードＮ３〜Ｎｍに関するクロック信号もノードＮ１、Ｎ２に関するクロック信号と同様に調整される。ただし、ノードＮ１およびＮ２に関するクロック信号の調整は、それぞれ領域Ｒ１およびＲ２内における調整であったが、ノードＮ３〜Ｎｍに関するクロック信号の調整は、領域Ｒ３、Ｒ４・・・における調整である。
【００４８】
より詳細には、ノードＮ３に関してテスタ制御部１２は、コンパレータＣＰ２ｄに入力されるストローブ信号の位相（即ち、比較動作を行うタイミング）を固定した状態で、領域Ｒ３内のドライバＤＲ２ａへ入力されるクロック信号の位相をシフトさせる。それにより、ドライバＤＲ２ａからの出力信号の立上がりのタイミングがストローブ信号の立上がりのタイミングに適合するように調整される。同様に、ノードＮ３に接続される領域Ｒ３内のドライバＤＲ５ａ、ＤＲ２ｃおよびＤＲ５ｃに入力されるクロック信号は、これらのドライバからの試験信号の位相がコンパレータＣＰ２ｄに入力されるストローブ信号の位相に適合するように調整される。このとき、キャリブレーションボード５０Ａの端子２ｄが基準端子であり、端子２ａ、５ａ、２ｃおよび５ｃが調整端子である。
【００４９】
ノードＮ４〜Ｎｍに接続されるドライバに入力されるクロック信号は、それらのドライバからの試験信号の位相がコンパレータＣＰ８ｄ、ＣＰ１４ｄ、ＣＰ２０ｄ、…に入力されるストローブ信号の位相に適合するようにそれぞれ調整される。これらの調整は、ノードＮ３に関するクロック信号の調整と同様であるので、その説明を省略する。
【００５０】
本実施形態において、ノードＮ１に関する調整およびノードＮ２に関する調整は並行して実行されてもよく、異なるタイミングで順番に実行されてもよい。ノードＮ３〜Ｎｍに関する調整も並行して実行されてもよく、異なるタイミングで順番に実行されてもよい。ノードＮ１に関する調整およびノードＮ２に関する調整を並行して実行し、および／または、ノードＮ３〜Ｎｍに関する調整を並行して実行することによって、キャリブレーション時間を短縮することができる。ただし、同一ノードに関してキャリブレーションを実行する場合、即ち、基準端子が同一である場合には、キャリブレーションは複数の調整端子に対して順番に行う必要がある。
【００５１】
次に、パフォーマンスボード３０に第２のキャリブレーションボード５０Ｂをセットする（Ｓ１０２）。テスタ制御部１２は、キャリブレーションボード５０Ｂの各ノードごとに、ストローブ信号の位相差を取得する（Ｓ１０３）。以下、ノードＮ１ａに関するストローブ信号の位相差の測定動作を説明する。
【００５２】
図８は、クロック信号ＣＬＫ１ａを基準としたストローブ信号の位相の測定動作を示す概念図である。テスタ制御部１２は、キャリブレーションボード５０ＢのノードＮ１ａに関し、ドライバＤＲ１ａに入力されるクロック信号ＣＬＫ１ａの位相を基準として、コンパレータＣＰ２ｂおよびＣＰ３ｂに入力されるストローブ信号ＳＴＢ２ｂおよびＳＴＢ３ｂの位相差を測定する。クロック信号ＣＬＫ１ａとストローブ信号ＳＴＢ１ｂとの位相は等しいので、この測定は、ストローブ信号ＳＴＢ１ｂとストローブ信号ＳＴＢ２ｂ、ＳＴＢ３ｂとの相対的位相差（ストローブ信号同士の相対的位相差）の測定である。
【００５３】
この測定は、クロック信号ＣＬＫ１ａの位相を固定した状態でストローブ信号ＳＴＢの位相を所定範囲でスキャンすることによって行うことができる。具体的には、クロック信号ＣＬＫ１ａに対応してドライバＤＲ１ａから出力されてノードＮ１ａを経由してコンパレータＣＰに入力される信号の立上がりタイミングを、コンパレータＣＰの出力信号のレベルが反転するまで少しずつ変化させる。このようにしてストローブ信号の位相を変化させたときの変化量が測定したいストローブ信号の位相差に相当する。この測定は、コンパレータＣＰ２ｂおよびＣＰ３ｂのそれぞれに対して実行される。ただし、この測定は、測定時間を短縮するために、コンパレータＣＰ２ｂおよびＣＰ３ｂのそれぞれに対して同時並行に実行してもよい。
【００５４】
この測定により、例えば、クロック信号ＣＬＫ１ａとストローブ信号ＳＴＢ２ｂとの位相差Ｔ１、および、クロック信号ＣＬＫ１ａとストローブ信号ＳＴＢ３ｂとの位相差Ｔ２が取得されたものとする。尚、クロック信号ＣＬＫ１ａは、ステップＳ１０１においてストローブ信号ＳＴＢ１ｂと適合されているので、クロック信号ＣＬＫ１ａとストローブ信号ＳＴＢ１ｂとの位相差はゼロである。従って、クロック信号ＣＬＫ１ａとストローブ信号ＳＴＢ１ｂとの位相差はステップＳ１０３では測定する必要は無い。
【００５５】
図９は、クロック信号ＣＬＫ２ａを基準としたストローブ信号の位相の測定動作を示す概念図である。テスタ制御部１２は、キャリブレーションボード５０ＢのノードＮ１ａに関し、ドライバＤＲ２ａに入力されるクロック信号ＣＬＫ２ａの位相を基準として、コンパレータＣＰ１ｂに入力されるストローブ信号ＳＴＢ１ｂの位相差を測定する。この測定により、例えば、クロック信号ＣＬＫ２ａとストローブ信号ＳＴＢ１ｂとの位相差Ｔ３が取得される。
【００５６】
尚、クロック信号ＣＬＫ２ａとストローブ信号ＳＴＢ２ｂ、ＳＴＢ３ｂとの位相差は、Ｔ１〜Ｔ３から相対的に算出可能であるので、これらの位相差はステップＳ１０３では測定する必要は無い。勿論、これらの位相差を測定してもよい。
【００５７】
図１０は、クロック信号ＣＬＫ３ａとストローブ信号ＳＴＢ１ｂとの位相差の測定動作を示す概念図である。
【００５８】
テスタ制御部１２は、キャリブレーションボード５０ＢのノードＮ１ａに関し、ドライバＤＲ３ａに入力されるクロック信号ＣＬＫ３ａと、コンパレータＣＰ１ｂに入力されるストローブ信号ＳＴＢ１ｂの位相差を測定する。この測定により、例えば、クロック信号ＣＬＫ３ａとストローブ信号ＳＴＢ１ｂとの位相差Ｔ４が取得される。
【００５９】
次に、テスタ制御部１２は、取得した各ストローブ信号の位相差を用いて補正値を決定する（Ｓ１０４）。ステップＳ１０３で得られた位相差Ｔ１〜Ｔ４を用いて、以下のように、ノードＮ１ａに関するクロック信号およびストローブ信号の位相差が判明する。クロックＣＬＫ１ａとストローブ信号ＳＴＢ１ｂとの位相差はほぼゼロである。クロック信号ＣＬＫ１ａとストローブ信号ＳＴＢ２ｂとの位相差はＴ１である。クロックＣＬＫ１ａとストローブ信号ＳＴＢ３ｂとの位相差はＴ２である。即ち、ストローブ信号ＳＴＢ１ｂとストローブ信号ＳＴＢ２ｂとの位相差はＴ１であり、ストローブ信号ＳＴＢ１ｂとストローブ信号ＳＴＢ３ｂとの位相差はＴ２である。
【００６０】
クロックＣＬＫ２ａとストローブ信号ＳＴＢ１ｂとの位相差はＴ３である。クロックＣＬＫ３ａとストローブ信号ＳＴＢ１ｂとの位相差はＴ４である。
【００６１】
ノードＮ２ａ〜Ｎ（ｎ／３）ａ、ノードＮ１ｂ〜Ｎ（ｎ／３）ｂに関しても、ノードＮ１と同様に位相差の取得（Ｓ１０３）および補正値の決定（Ｓ１０４）を行う。これにより、第２のキャリブレーションボード５０Ｂの全てのノードに関するクロック信号とストローブ信号との位相差、ストローブ信号同士の位相差が取得される。尚、ノードＮ１〜Ｎ（ｎ／３）ａ、ノードＮ１ｂ〜Ｎ（ｎ／３）ｂに関する位相差の測定は、各ノードに対して同時並行して実行してもよい。これにより、位相差の測定時間を短縮することができる。
【００６２】
ここで、クロック信号ＣＬＫ２ａ、ＣＬＫ５ａ、ＣＬＫ２ｃおよびＣＬＫ５ｃの各位相は、ステップＳ１０１において、領域Ｒ２内のストローブ信号ＳＴＢ２ｄの位相に適合されていることに注目されたい。これにより、領域Ｒ３内のノードＮ１ａ、ノードＮ２ａ、ノードＮ１ｂおよびノードＮ２ｂにおけるクロック信号およびストローブ信号の相対的な位相差は全て判明する。領域Ｒ４についても同様である。従って、領域Ｒ１〜Ｒ４における各領域内のクロック信号およびストローブ信号の相対的な位相差は全て判明する。ただし、各デバイス領域間における位相差は不要である。各ノードの位相差あるいは各デバイス領域の位相差は、同時並行して測定してもよい。これにより、キャリブレーション時間を短縮することができる。
【００６３】
領域Ｒ１〜Ｒ４における各領域のクロック信号およびストローブ信号の相対的な位相差の情報は、データファイルまたは記憶部２１に保存される。デバイスを試験する際に、これらの位相差の情報を読み出して用いる。
【００６４】
テスタ制御部１２は、被試験デバイスの種類に応じたストローブ信号の位相の補正を行う（Ｓ１０５）。さらに、テスタ制御部１２は、被試験デバイスの種類に応じたクロック信号の位相の補正を行う（Ｓ１０６）。例えば、領域Ｒ１およびＲ２に適合した種類のデバイスを試験する場合には、領域Ｒ１に対応するノードＮ１ａ〜Ｎ（ｎ／３）ａにおける位相差に従ってクロック信号およびストローブ信号を調整し、並びに、領域Ｒ２に対応するノードＮ１ｂ〜Ｎ（ｎ／３）ｂにおける位相差に従ってクロック信号およびストローブ信号を調整する。領域Ｒ１とＲ２との間の位相差は調整不要である。
【００６５】
一方、例えば、領域Ｒ３、Ｒ４に適合した種類のデバイスを試験する場合には、領域Ｒ３に対応するノードＮ１ａ、Ｎ１ｂ、Ｎ２ａ、Ｎ２ｂにおける位相差に従ってクロック信号およびストローブ信号を調整し、並びに、領域Ｒ４に対応するノードＮ３ａ、Ｎ３ｂ、Ｎ４ａ、Ｎ４ｂにおける位相差に従ってクロック信号およびストローブ信号を調整する。領域Ｒ３とＲ４との間の位相差は調整不要である。
【００６６】
このように本実施形態では、様々な被試験デバイスの形態に合わせて、ストローブ信号およびクロック信号の位相補正を行うことができる。例えば、半導体試験装置は、高速動作等を試験するために用いられる特殊ピンの個数を変更して試験を行うこともできる。
【００６７】
尚、本明細書においての位相差は、第１および第２のキャリブレーションボード５０Ａおよび５０Ｂにおいてドライバからコンパレータまでの配線の時間長が異なる場合には、その配線の時間長の差を補正した後の位相差を示す。
【００６８】
本実施形態では、３行の端子を１つのグループとしていたが、２行以下の端子を１つのグループとしてもよく、あるいは、４行以上の端子を１つのグループとしてもよい。
【００６９】
本実施形態では、キャリブレーションボード５０Ａを適用してからキャリブレーション５０Ｂを適用していたが、キャリブレーションボード５０Ａおよび５０Ｂの適用の順序を逆にしてもよい。
【００７０】
本実施形態において、領域Ｒ１、Ｒ２に続くデバイス領域が第１の方向へさらに隣接してもよい。また、領域Ｒ３、Ｒ４に続くデバイス領域が第２の方向へグループ（ｎ／３）までさらに隣接してもよい。
【００７１】
本実施形態において、領域Ｒ１およびＲ２の被試験デバイスのピン数と領域Ｒ３およびＲ４の被試験デバイスのピン数とは異なっている。しかし、領域Ｒ１、Ｒ２と領域Ｒ３、Ｒ４とのピン数は等しくてよい。
【図面の簡単な説明】
【００７２】
【図１】本発明に係る実施形態に従ったキャリブレーションボードおよびタイミング・キャリブレーションの対象となる半導体試験装置の概念図。
【図２】第１のキャリブレーションボード５０Ａの内部構成を示す配線図。
【図３】第２のキャリブレーションボード５０Ｂの内部構成を示す配線図。
【図４】キャリブレーション時における第１のキャリブレーションボード５０Ａ、ドライバＤＲおよびコンパレータＣＰの接続関係を示す概念図。
【図５】キャリブレーション時における第２のキャリブレーションボード５０Ｂ、ドライバＤＲおよびコンパレータＣＰとの接続関係を示す概念図。
【図６】本実施形態によるキャリブレーションボードセット５０Ａおよび５０Ｂを用いたキャリブレーション方法のフロー図。
【図７】ステップＳ１０１におけるクロック信号の位相の調整動作を示す概念図。
【図８】クロック信号ＣＬＫ１ａを基準としたストローブ信号の位相の測定動作を示す概念図。
【図９】クロック信号ＣＬＫ２ａを基準としたストローブ信号の位相の測定動作を示す概念図。
【図１０】クロック信号ＣＬＫ３ａとストローブ信号ＳＴＢ１ｂとの位相差の測定動作を示す概念図。
【符号の説明】
【００７３】
５０Ａ…第１のキャリブレーションボード
５０Ｂ…第２のキャリブレーションボード
１ａ〜ｎａ、１ｂ〜ｎｂ、１ｃ〜ｎｃ、１ｄ〜ｎｄ…端子
Ｎ１〜Ｎｍ、Ｎ１ａ〜Ｎ（ｎ／３）ａ、Ｎ１ｂ〜Ｎ（ｎ／３）ｂ…ノード
ＤＲ１ａ〜ＤＲｎａ、ＤＲ１ｂ〜ＤＲｎｂ、ＤＲ１ｃ〜ＤＲｎｃ、ＤＲ１ｄ〜ＤＲｎｄ…ドライバ
ＣＰ１ａ〜ＣＰｎａ、ＣＰ１ｂ〜ＣＰｎｂ、ＣＰ１ｃ〜ＣＰｎｃ、ＣＰ１ｄ〜ＣＰｎｄ…コンパレータ
ＣＬＫ…クロック
ＳＴＢ…ストローブ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2008008759.tif 000010
【図９】
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【図１０】
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