(57)【要約】【課題】感度又はスペクトル応答を調節できる素子を含むＣＭＯＳイメージセンサーのピクセル回路の構造を提供する。【解決手段】ＣＭＯＳイメージセンサーのピクセルは、第１導電性の基板と、前記第１導電性の基板上に形成された第２導電性のフォトダイオード領域と、前記第１導電性の基板上に形成されたトランスファーゲートと、前記第１導電性の基板上の前記第２導電性のフォトダイオード領域と前記トランスファーゲートとの間に形成された浮遊拡散層と、前記第２導電性のフォトダイオード領域上に積層された誘電膜及びキャパシター電極を含む。【選択図】図４
2008124463.tif 000002
【特許請求の範囲】
【請求項１】
第１導電性の基板と、
前記第１導電性の基板上に形成された第２導電性のフォトダイオード領域と、
前記第１導電性の基板上に形成されたトランスファーゲートと、
前記第２導電性のフォトダイオード領域に隣り合う浮遊拡散層と、
前記第２導電性のフォトダイオード領域上に積層された誘電膜及びキャパシター電極を含むことを特徴とするＣＭＯＳイメージセンサーのピクセル構造。
【請求項２】
前記キャパシター電極は、前記第２導電性のフォトダイオード領域の全面を覆う様に形成されていることを特徴とする請求項１に記載のＣＭＯＳイメージセンサーのピクセル構造。
【請求項３】
前記キャパシター電極は、前記第２導電性のフォトダイオード領域の一部を覆う様に形成されていることを特徴とする請求項１に記載のＣＭＯＳイメージセンサーのピクセル構造。
【請求項４】
前記キャパシター電極は、前記第２導電性のフォトダイオード領域の一部を覆う様に両方に延長されて、櫛の歯の形状を有する様に形成されていることを特徴とする請求項３に記載のＣＭＯＳイメージセンサーのピクセル構造。
【請求項５】
前記キャパシター電極は、前記第２導電性のフォトダイオード領域の一部を覆う様に複数の開口部を有することを特徴とする請求項３に記載のＣＭＯＳイメージセンサーのピクセル構造。
【請求項６】
前記キャパシター電極は、感度制御信号が入力されるポリシリコンから形成されていることを特徴とする請求項１に記載のＣＭＯＳイメージセンサーのピクセル構造。
【請求項７】
前記キャパシター電極は、感度制御信号が入力される透明導電膜から形成されていることを特徴とする請求項１に記載のＣＭＯＳイメージセンサーのピクセル構造。
【請求項８】
ソース／ドレイン電極の一側が第１ノードと接続され、残りの他側が出力ノードに接続され、ゲート電極に行選択信号が入力される第１トランジスターと、
ソース／ドレイン電極の一側が第１電圧と接続され、残りの他側が第２ノードに接続され、ゲート電極にリセット制御信号が入力される第２トランジスターと、
ソース／ドレイン電極の一側が前記第１電圧と接続され、残りの他側が前記第１ノードに接続され、ゲート電極が前記第２ノードと接続された第３トランジスターと、
第２電圧と前記第２ノードとの間に接続されて光電変換するフォトダイオードを含み、
前記フォトダイオードは、
第１導電性の基板と、
前記第１導電性の基板上に形成された第２導電性のフォトダイオード領域と、
前記第２導電性のフォトダイオード領域上に積層された誘電膜及びキャパシター電極を含む構造を有し、
前記キャパシター電極は、前記第２導電性のフォトダイオード領域と前記キャパシター電極との間のキャパシタンスを変化させる為の感度制御信号端と接続されていることを特徴とするＣＭＯＳイメージセンサーのピクセル回路。
【請求項９】
前記キャパシター電極は、前記感度制御信号が入力される透明導電膜から形成されていることを特徴とする請求項８に記載のＣＭＯＳイメージセンサーのピクセル回路。
【請求項１０】
前記キャパシター電極は、前記感度制御信号が入力されるポリシリコンから形成されていることを特徴とする請求項８に記載のＣＭＯＳイメージセンサーのピクセル回路。
【請求項１１】
前記キャパシター電極は、前記第２導電性のフォトダイオード領域の全面を覆う様に形成されていることを特徴とする請求項１０に記載のＣＭＯＳイメージセンサーのピクセル回路。
【請求項１２】
前記キャパシター電極は、前記第２導電性のフォトダイオード領域の一部を覆う様に形成されていることを特徴とする請求項１０に記載のＣＭＯＳイメージセンサーのピクセル回路。
【請求項１３】
前記キャパシター電極は、前記第２導電性のフォトダイオード領域の一部を覆う様に両方に延長される櫛の歯の形状を有する様に形成されていることを特徴とする請求項１２に記載のＣＭＯＳイメージセンサーのピクセル回路。
【請求項１４】
前記キャパシター電極は、前記第２導電性のフォトダイオード領域の一部を覆う様に複数の開口部を有することを特徴とする請求項１２に記載のＣＭＯＳイメージセンサーのピクセル回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサーに係り、特に、ＣＭＯＳイメージセンサーに具備されるピクセル回路に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサーは携帯電話、カメラ、デジタルスチールカメラ等に装着されて、目の前に展開される映像を撮像して、電気信号に変換してデジタル信号処理部に伝送する。デジタル信号処理部は固体撮像素子から出力されるカラーイメージのデータを信号処理して、ＬＣＤ（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ）等の様なディスプレイ装置に表示される様に制御する。
【０００３】
一般的に、ＣＭＯＳイメージセンサーはマトリックス形態に配列されたピクセルセンサーアレイを含む。各々のピクセルセンサーは光を感知して電気信号に変換する為の光素子、例えば、フォトダイオードを含む。最近では、ＣＭＯＳイメージセンサーを応用したシリコン網膜（Ｓｉｌｉｃｏｎ  ｒｅｔｉｎａ）又は高性能イメージセンサー（ｓｍａｒｔ  ｉｍａｇｅ  ｓｅｎｓｏｒ）が開発されている。この様な新しい応用分野ではピクセル毎に、感度（ｓｅｎｓｉｔｉｖｉｔｙ）又はスペクトル応答（ｓｐｅｃｔｒａｌ  ｒｅｓｐｏｎｓｅ）が容易に調節できる様にしなければならない。感度又はスペクトル応答を調節する為の素子がピクセルに形成される場合には、フォトダイオードが形成される面積が狭くなって、映像の輝度を低下させるという問題が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は感度又はスペクトル応答を調節できる素子を含むＣＭＯＳイメージセンサーのピクセル回路の構造を提供することである。
【０００５】
本発明の他の目的は感度又はスペクトル応答を調節できるＣＭＯＳイメージセンサーのピクセル回路を提供することである。
【課題を解決するための手段】
【０００６】
本発明のＣＭＯＳイメージセンサーのピクセル構造は、第１導電性の基板と、前記第１導電性の基板上に形成された第２導電性のフォトダイオード領域と、前記第１導電性の基板上に形成されたトランスファーゲートと、前記第２導電性のフォトダイオード領域に隣り合う浮遊拡散層と、前記第２導電性のフォトダイオード領域上に積層された誘電膜及びキャパシター電極を含む。
【０００７】
この実施形態に於いて、前記キャパシター電極は、前記第２導電性のフォトダイオード領域の全面を覆う様に形成される。
【０００８】
この実施形態に於いて、前記キャパシター電極は、前記第２導電性のフォトダイオード領域の一部を覆う様に形成される。
【０００９】
この実施形態に於いて、前記キャパシター電極は、前記第２導電性のフォトダイオード領域の一部を覆う様に両方に延長されて、櫛の歯の形状を有する様に形成される。
【００１０】
この実施形態に於いて、前記キャパシター電極は、前記第２導電性のフォトダイオード領域の一部を覆う様に複数の開口部を有する。
【００１１】
この実施形態に於いて、前記キャパシター電極は、感度制御信号が入力されるポリシリコンから形成される。
【００１２】
この実施形態に於いて、前記キャパシター電極は、感度制御信号が入力される透明導電膜から形成される。
【００１３】
本発明のＣＭＯＳイメージセンサーのピクセル回路は、ソース／ドレイン電極の一側が第１ノードと接続され、残りの他側が出力ノードに接続され、ゲート電極に行選択信号が入力される第１トランジスターと、ソース／ドレイン電極の一側が第１電圧と接続され、残りの他側が第２ノードに接続され、ゲート電極にリセット制御信号が入力される第２トランジスターと、ソース／ドレイン電極の一側が前記第１電圧と接続され、残りの他側が前記第１ノードに接続され、ゲート電極が前記第２ノードと接続された第３トランジスターと、第２電圧と前記第２ノードとの間に接続されて光電変換するフォトダイオードを含む。前記フォトダイオードは、第１導電性の基板と、前記第１導電性の基板上に形成された第２導電性のフォトダイオード領域と、前記第２導電性のフォトダイオード領域上に積層された誘電膜及びキャパシター電極を含む構造を有する。前記キャパシター電極は、前記第２導電性のフォトダイオード領域と前記キャパシター電極との間のキャパシタンスを変化させる為の感度制御信号端と接続される。
【発明の効果】
【００１４】
本発明によると、光電変換の為にフォトダイオードの上部面に可変キャパシターの上部電極を形成し、フォトダイオードの低ドーピングのウエルが可変キャパシターの下部電極の機能をすることによって、半導体基板上に可変キャパシターを形成する為の別の領域が要らない。又、可変キャパシターの上部電極の形成はトランジスターのゲート電極の形成工程と同時に進行されるので、マスクの追加又は別の工程が要らない。従って、シリコン網膜又は高性能のイメージセンサー等の様な新しい応用分野に効果的に利用できる。又、可変キャパシターの上部電極がフォトダイオードの一部を覆う様に形成することによって、可変キャパシターのキャパシタンス変化の幅を拡大させる。又、可変キャパシターの上部電極がフォトダイオードの一部を覆う様に形成することによって、フォトダイオードの上部面の一部が光に直接露出されるのでフォトダイオードの感度が向上する。
【発明を実施するための最良の形態】
【００１５】
以下に、添付図面を参照して、本発明の好ましい実施形態を説明する。
【００１６】
図１は本発明の好ましい実施形態によるピクセル回路を含むＣＭＯＳイメージセンサーの構成を表すブロック図である。図１を参考にすれば、ＣＭＯＳイメージセンサー１００はアクティブピクセルセンサー（Ａｃｔｉｖｅ  ｐｉｘｅｌ  ｓｅｎｓｏｒ、ＡＰＳ）アレイ１１０、ロードライバ１２０、アナログデジタル変換機１３０を含む。ＡＰＳアレイ１１０は複数の行と複数の列に配列されたピクセル回路を含む。ピクセル回路の具体的な構成は後で詳しく説明する。ＣＭＯＳイメージセンサー１１０はピクセル回路の選択及び感知された映像信号の出力の為に、アドレス信号を生成するコントローラーをさらに含む。ロードライバ１２０はＡＰＳアレイ１１０の行を順に選択する。アナログデジタル変換機１３０はＡＰＳアレイ１１０から感知されたアナログ映像信号をデジタル信号に変換して信号処理部に伝送する。
【００１７】
ＣＭＯＳイメージセンサー１００がカラー固体撮像素子である場合には、図２に図示された様に、ＡＰＳアレイ１１０を構成する各ピクセルの上部には特定のカラーの光だけを受け入れる様にカラーフィルター（ｃｏｌｏｒ  ｆｉｌｔｅｒ）が設置されるが、色の信号を形成する為に少なくとも３種類のカラーフィルターが配置される。一般的なカラーフィルターアレイは、一つの行にＲ（ｒｅｄ）、Ｇ（ｇｒｅｅｎ）の２種類のカラーのパターン及び他の行にＧ（ｇｒｅｅｎ）、Ｂ（Ｂｌｕｅ）の２種類のカラーのパターンが交代に配置されるバイエル（Ｂａｙｅｒ）パターンを有する。この時、輝度信号と密接な関係があるＧのカラーフィルターは全ての行に配置され、Ｒ及びＢのカラーパターンは各行毎に交代に配置されて輝度の解像度を高くする。デジタルスチールカメラには解像度を高くする為に、１００万ピクセル以上の多いピクセルを配列したＣＭＯＳイメージセンサーが構成される。
【００１８】
この様な構造を有するＣＭＯＳイメージセンサー１００において、ＡＰＳアレイ１１０は光素子であるフォトダイオードを利用して光を感知して、電気信号に変換して映像信号を生成する。ＡＰＳアレイ１１０から出力される映像信号は３種類の色Ｒ、Ｇ、Ｂに対応するアナログ映像信号である。アナログデジタル変換機１３０はＡＰＳアレイ１１０から出力されるアナログ映像信号をデジタル信号に変換する。
【００１９】
図３は図１に図示されたＡＰＳアレイ１１０に配列される一般的な一つのピクセルセンサー３００を表している。図３に図示された様に、一つのピクセルセンサー３００は３個のＭＯＳＦＥＴ（Ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）Ｍ１、Ｍ２、Ｍ３と、一つのフォトダイオードＰＤから構成されたピクセル回路３１０、バイアス回路３２０を含む。ピクセル回路３１０はＡＰＳアレイ１１０の複数の行及び列にマトリックス形態に配列され、バイアス回路３２０はノードＮ１をバイアスする為に、ピクセル回路３１０の上部又は下部の周辺に配列される。
【００２０】
感知されたアナログ映像信号をデジタル信号に変換する為に、ピクセル回路３１０は二つの段階で動作する。即ち、行選択信号ＳＥＬが論理的ハイレベルへとアクティブにされた状態で、リセット制御信号ＲＸが論的理ハイレベルへとアクティブにされると、トランジスターＭ２がオンにされることによって、ノードＦＤの電圧がソースフォロワ（ｓｏｕｒｃｅ  ｆｏｌｌｏｗｅｒ）トランジスターＭ３のソース端子に出力される。論理的ハイレベルの行選択信号ＳＥＬによってトランジスターＭ１がオンの状態になるので、ソースフォロワトランジスターＭ３のソース端子の電圧はトランジスターＭ１のソース、即ち、ノードＮ１を通じてリセット信号ＶＲＥＳがアナログデジタル変換機１３０に伝送される。
【００２１】
一方、行選択信号ＳＥＬが論理的ハイレベルへとアクティブにされた状態で、リセット制御信号ＲＸが論理的ローレベルに遷移すれば、フォトダイオードＰＤから光電変換された映像信号がノードＦＤに印加され、トランジスターＭ３、Ｍ１を通じてアナログ映像信号ＶＳＩＧがアナログデジタル変換機１３０に伝送される。この様なピクセル回路３１０の動作によって、図２に図示された行選択信号ＳＥＬ１、ＳＥＬ２、ＳＥＬ３が順にアクティブにされる毎に、ＡＰＳアレイ１１０の各行と接続されたピクセルセンサーからリセット信号ＶＲＥＳ１、ＶＲＥＳ２、ＶＲＥＳ３、…及びアナログ映像信号ＶＳＩＧ１、ＶＳＩＧ２、ＶＳＩＧ３を出力する。
【００２２】
アナログデジタル変換機１３０はリセット信号ＶＲＥＳとアナログ映像信号ＶＳＩＧの差に対応するデジタル信号を出力する。この様に変換されたデジタル信号はデジタル信号処理部に出力され、ＬＣＤの様なディスプレイ装置に適合する駆動信号に変換されてディスプレイ装置を駆動する。
【００２３】
本発明のＣＭＯＳイメージセンサーは各々のピクセル毎に感度又はスペクトル応答の調節が容易である様にピクセル回路にキャパシターをさらに含み得る。
【００２４】
図４は本発明の好ましい実施形態によるピクセル回路４１０を表す図面である。図４を参照すれば、ピクセル回路４１０はＭＯＳトランジスターＭ１１〜Ｍ１３を含む。トランジスターＭ１２のドレインは電源電圧ＶＤＤと接続され、ソースはノードＦＤに接続され、ゲートはリセット制御信号ＲＸと接続される。トランジスターＭ１３、Ｍ１１は電源電圧ＶＤＤとノードＮ１との間に直列に順に接続される。トランジスターＭ１３のゲートはノードＦＤと接続され、トランジスターＭ１１のゲートは行選択信号ＳＥＬによって制御される。光感知部４１１はフォトダイオードＰＤとＭＯＳキャパシターＣＳＣＧを含む。ＭＯＳキャパシターＣＳＣＧの一端は感度制御信号ＳＣＧと接続され、他端はフォトダイオードＰＤと接続される。フォトダイオードＰＤはＭＯＳキャパシターＣＳＣＧの他端と接地電圧との間に接続される。
【００２５】
図５は図４に図示された半導体基板上の光感知部４１１の断面図を表している。図５を参照すれば、フォトダイオードＰＤはｐ型半導体基板４２１と、ｎ型不純物の低ドーピングのウエル４２２との間にＰＮ接合ダイオードの形態に形成される。ＭＯＳキャパシターＣＳＣＧはフォトダイオードＰＤが占める領域の一部から上部に垂直の構造に形成される。即ち、ＭＯＳキャパシターＣＳＣＧが形成される様にする為に、低ドーピングのウエル４２２の上部面に絶縁膜が形成された後、その上にＭＯＳトランジスターＭ１１〜Ｍ１３のゲート電極を形成する為のゲート電極４２７の形成工程の時に、ＭＯＳキャパシターＣＳＣＧの感度制御信号ＳＣＧと接続された上部電極４２４の形成工程が同時に進行される。ＭＯＳキャパシターＣＳＣＧの下部電極は低ドーピングのウエル４２２になる。
【００２６】
外部光がＭＯＳキャパシターＣＳＣＧの感度制御信号ＳＣＧが入力される上部電極４２４を透過して、その外部光がフォトダイオード領域４２２に良く吸収される様に、感度制御信号ＳＣＧが入力されるキャパシター電極４２４は透明導電膜から構成される。キャパシター電極４２４は適切な導電率と、適切な光透過性を有するポリシリコンが好ましい。
【００２７】
この様に形成されるＭＯＳキャパシターＣＳＣＧのキャパシタンス・電圧（Ｃ−Ｖ）の特性が図６に図示されている。図６を参照すれば、電圧ＶＢＧはノードＦＤとキャパシター電極４２４との間の電圧であり、ＣｍｏｓはＭＯＳキャパシターＣＳＣＧのキャパシタンスである。Ｃｏｘは低ドーピングのウエル４２２の上に形成された絶縁膜の上下部の各々に理想的な電極が形成される場合の理論的なキャパシタンスである。図６から分かる様に、一般的なｐ型ＭＯＳキャパシターのキャパシタンスはキャパシターの両端の電圧が高くなることによって減少するが、キャパシターの両端の電圧が所定のレベルに到達すると、Ｃｏｘに近接される様に上がって反転モードとして動作する。本発明のＭＯＳキャパシターＣＳＣＧは電圧ＶＢＧが増加することによって電荷空乏モードで動作してキャパシタンスが段々減少する特徴を有する。
【００２８】
この様なＭＯＳキャパシターＣＳＣＧの特性を利用してキャパシター電極４２４に印加される感度制御信号ＳＣＳによって、ノードＦＤとキャパシター電極４２４との間でキャパシタンスが可変し、その結果、ピクセル毎に感度又はスペクトル応答が制御できる。
【００２９】
図７Ａ乃至図７Ｃは図４に図示されたキャパシター電極４２４の上部面を表す図面である。ポリシリコンで形成されるキャパシター電極４２４ａは図７Ａに図示された様に、フォトダイオード領域である低ドーピングのウエル４２２の全面を覆う様に形成される。他の実施形態として、図７Ｂの様に、キャパシター電極４２４ｂはフォトダイオード領域である低ドーピングのウエル４２２の一部を覆う様に形成されると共に、両方に延長される櫛の歯の形状を有する様に形成される。又、他の実施形態として、図７Ｃに図示された様に、キャパシター電極４２４ｃはフォトダイオード領域である低ドーピングのウエル４２２の上部に形成されると共に、複数の開口部４３０を有する。
【００３０】
図７Ｂ及び図７Ｃの様に、キャパシター電極４２４ｂ、４２４ｃが低ドーピングのウエル４２２の一部を覆う様に形成されることによってキャパシター電極４２４ｂ、４２４ｃの外周面と低ドーピングのウエル４２２との間に寄生キャパシタンスの増加によってキャパシターＣＳＣＧのキャパシタンスが増加する効果を得る。その結果、光感知部４１１の光感知の範囲であるダイナミックレンジ（ｄｙｎａｍｉｃ  ｒａｎｇｅ）が拡大される。
【００３１】
図４に図示された光感知部４１１の他の構造が図８に図示されている。図８を参照すれば、ＭＯＳキャパシターＣＳＣＧの上部電極８２４に別の不純物ドーピング領域８３０を含む構造は、図６に図示された空乏モードの特性と反転モード特性を同時に利用できる構造である。具体的には、ＭＯＳキャパシターＣＳＣＧは感度制御信号ＳＣＧが入力される電極８２４及び低ドーピングのウエル８２２の領域を含む第１ＭＯＳキャパシター、感度制御信号ＳＣＧが入力される電極８２４及び不純物ドーピング領域８３０を含む第２ＭＯＳキャパシターを含む。
【００３２】
不純物ドーピング領域８３０をｎ型又はｐ型不純物でドーピングすることによって電極８２４と不純物ドーピング領域８３０を含む第２キャパシターは、反転モードの特性又は空乏モードの特性を表す。従って、図８に図示されたＭＯＳキャパシターＣＳＣＧは図６に図示された空乏モードの特性のカーブと一般的なｐ型ＭＯＳキャパシターのカーブとの間の特性を有して、この様に変形されたキャパシタンスの特性を各ピクセルの感度制御に応用できる。
【００３３】
次に、図４を参照して、ピクセル回路４１０の動作を説明する。行選択信号ＳＥＬが論理的ハイレベルへとアクティブにされた状態で、リセット制御信号ＲＸが論理的ハイレベルへとアクティブにされると、ノードＦＤの電圧のレベルが上昇し、ノードＦＤの電圧のレベルはトランジスターＭ１３、Ｍ１１を通じてノードＮ１に伝送される。この時、ノードＮ１に伝送される電圧はリセット電圧ＶＲＥＳであり、図１に図示されたアナログデジタル変換機１３０に伝送される。
【００３４】
一方、行選択信号ＳＥＬが論理的ハイレベルで、リセット制御信号ＲＸが論理的ローレベルに遷移すれば、光感知部４１１のフォトダイオードＰＤから光電変換された映像信号がトランジスターＭ１３、Ｍ１１を通じてノードＮ１に伝送される。この時、ノードＮ１に伝送される電圧は映像信号電圧ＶＳＩＧである。
【００３５】
この時、感度制御信号ＳＣＧに印加された電圧の大きさによって、フォトダイオードＰＤに含まれたＭＯＳキャパシターＣＳＣＧのキャパシタンスＣｍｏｓが決定され、映像信号電圧ＶＳＩＧの出力利得が決定される。例えば、ソースフォロワトランジスターＭ１３の出力電圧をＶｏｕｔとし、ソースフォロワトランジスターＭ１３の利得をＡＳＦとすれば、出力電圧ＶｏｕｔをＭＯＳキャパシターＣＳＣＧのキャパシタンスＣｍｏｓと関連して表すと式（１）になる。
【数１】
2008124463.tif 000003
【００３６】
式（１）でＣｐはフォトダイオードＰＤのキャパシタンスであり、ｉｐｈはフォトダイオードＰＤの光電変換電流、ＴはフォトダイオードＰＤの光蓄積時間である。ｉｐｈ×ＴはダイオードＤ１から光電変換によって生成された電子の電荷量に該当する。従って、式（１）の様に、ソースフォロワトランジスターＭ１３のソースに出力される出力電圧Ｖｏｕｔは感度制御信号ＳＣＧの電圧のレベルによって決定される、ＭＯＳキャパシターＣＳＣＧのキャパシタンスによって異なるということが分かる。
【００３７】
一方、ノードＮ１のリセット電圧ＶＲＥＳと映像信号電圧ＶＳＩＧが順に入力されるアナログデジタル変換機はリセット電圧ＶＲＥＳと映像信号電圧ＶＳＩＧの差に対応するデジタル信号を出力する。変換されたデジタル信号はデジタル信号処理部（図示せず）に伝送される。
【００３８】
図９は本発明の他の実施形態によるＣＭＯＳイメージセンサーのピクセル回路を表す図面である。図９に図示されたピクセル回路９１０はＭＯＳトランジスターＭ２１〜Ｍ２４と光感知部９１１を含む。図９に図示されたピクセル回路９１０は図４に図示されたピクセル回路４１０と同様な構成を有すると共に、ＭＯＳトランジスターＭ２４をさらに含む。
【００３９】
図９を参考にすれば、トランジスターＭ２２、Ｍ２４は電源電圧ＶＤＤとノードＮ３との間に直列に順に接続される。トランジスターＭ２２のゲートはリセット制御信号ＲＸと接続され、トランジスターＭ２４のゲートは伝送制御信号ＴＸと接続される。ノードＮ３と接続された光感知部９１１はＭＯＳキャパシターＣＳＣＧとフォトダイオードＰＤ２を含む。光感知部９１１は図４に図示された光感知部４１１と同じ構成を有し、同様に動作するので具体的な説明は省略する。
【００４０】
トランジスターＭ２３、Ｍ２１は電源電圧ＶＤＤとノードＮ４との間に直列に順に接続される。トランジスターＭ２３のゲートはトランジスターＭ２２、Ｍ２４の接続ノードであるノードＦＤと接続され、トランジスターＭ２１のゲートは行選択信号ＳＥＬと接続される。
【００４１】
図１０は図９に図示されたピクセル回路９１０において使われるリセット制御信号ＲＸ及び伝送制御信号ＴＸのタイミング図である。
【００４２】
図１０を参照して、図９に図示されたピクセル回路９１０の動作を説明する。行選択信号ＳＥＬがアクティブにされた状態で、リセット制御信号ＲＸがハイレベルに遷移すれば、ノードＮ４にリセット電圧ＶＲＥＳが出力される。リセット制御信号ＲＸがハイレベルの間に、伝送制御信号ＴＸがハイレベルであれば、フォトダイオードＰＤ２はリセットされる。リセット制御信号ＲＸがハイレベル、伝送制御信号ＴＸがローレベルの間に、フォトダイオードＰＤ２は光を蓄積し、リセット制御信号ＲＸがローレベルに遷移し、伝送制御信号ＴＸがハイレベルに遷移すれば、フォトダイオードＰＤ２に蓄積された光に対応する電圧がノードＦＤに印加される。ノードＦＤの電圧はトランジスターＭ２３、Ｍ２１を通じてノードＮ４から映像信号電圧ＶＳＩＧに出力される。一方、感度制御信号ＳＣＧのレベルによって、光感知部９１１に含まれたＭＯＳキャパシターＣＳＣＧのキャパシタンスが変更され、感度制御信号ＳＣＧの電圧のレベルをピクセル毎に異なる様に設定することによって映像信号電圧ＶＳＩＧの飽和電圧（ｓａｔｕｒａｔｉｏｎ  ｖｏｌｔａｇｅ）が調節できる。
【００４３】
この様に、本発明の実施形態によるＣＭＯＳ映像センサーは、ピクセル回路に光電変換の為のフォトダイオードと感度調節の為のキャパシターを含み、感度調節信号のレベルによって、映像電圧信号の電圧のレベルが調節できる。又、ＭＯＳキャパシターＣＳＣＧの上部電極をポリシリコンの様な透明導電膜から形成することによって、フォトダイオードの光電変換作用のひずみを最小化する。特に、フォトダイオードの上部面に形成されるＭＯＳキャパシターの上部電極をポリシリコンの様な透明導電膜から形成し、上部電極がフォトダイオードの一部の領域を覆う様に上部電極の形状を変化させることによってＭＯＳキャパシターのキャパシタンスを最大化する。
【００４４】
以上好ましい実施形態によって本発明を説明したが、本発明の範囲は開示された実施形態に限定されず、多様に変形される実施形態を含む。
【図面の簡単な説明】
【００４５】
【図１】本発明の好ましい実施形態によるピクセル回路を含むＣＭＯＳイメージセンサーの構成を表すブロック図である。
【図２】図１に図示されたＣＭＯＳイメージセンサーがカラー固体撮像素子からなる場合、カラーフィルターの配列を表す図面である。
【図３】図１に図示されたＡＰＳアレイに配列される一般的なピクセルセンサーを表す図面である。
【図４】本発明の好ましい実施形態によるピクセル回路を表す図面である。
【図５】図４に図示された半導体基板上の光感知部の断面図である。
【図６】ＭＯＳキャパシターのキャパシタンス−電圧の特性を表す図面である。
【図７Ａ】図４に図示されたキャパシター電極の上部面を表す図面である。
【図７Ｂ】図４に図示されたキャパシター電極の上部面を表す図面である。
【図７Ｃ】図４に図示されたキャパシター電極の上部面を表す図面である。
【図８】図４に図示された光感知部の他の構造を表す図面である。
【図９】本発明の他の実施形態によるＣＭＯＳイメージセンサーのピクセル回路を表す図面である。
【図１０】図９に図示されたピクセル回路で適用されるリセット制御信号及び伝送制御信号のタイミング図である。
【符号の説明】
【００４６】
１００  ＣＭＯＳイメージセンサー
１１０  アクティブピクセルセンサーアレイ
１２０  ロードライバ
１３０  アナログデジタル変換機
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０】
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