(57)【要約】【課題】フォーマットデータの書き込み時間を短縮し、スループットの向上を図ることのできる半導体集積回路試験装置及びその方法を提供する。【解決手段】被試験対象デバイスのピンに対応して設けられ、前記ピンに与える試験信号の波形を規定するフォーマットデータを記憶する記憶手段と、前記フォーマットデータを用いて試験信号を生成する試験信号生成手段とを備える半導体集積回路試験装置であって、被試験対象デバイスのピン数より少ない数のビットで構成されると共に、各ビットと任意のピンとが対応付けられたフォーマットデータを出力するデータ出力手段と、データ出力手段から出力されたフォーマットデータの内、被試験対象デバイスにおける任意のピンに対応付けられたビットのフォーマットデータを、前記任意のピンに対応する記憶手段に選択的に出力するビット選択手段とを具備する。【選択図】図１
2008008635.tif 000002
【特許請求の範囲】
【請求項１】
被試験対象デバイスのピンに対応して設けられ、前記ピンに与える試験信号の波形を規定するフォーマットデータを記憶する記憶手段と、当該記憶手段に記憶された前記フォーマットデータを用いて前記試験信号を生成する試験信号生成手段とを備える半導体集積回路試験装置であって、
前記被試験対象デバイスのピン数より少ない数のビットで構成されると共に、各ビットと前記被試験対象デバイスにおける任意のピンとが対応付けられたフォーマットデータを出力するデータ出力手段と、
当該データ出力手段から出力されたフォーマットデータの内、前記被試験対象デバイスにおける任意のピンに対応付けられたビットのフォーマットデータを、前記任意のピンに対応する記憶手段に選択的に出力するビット選択手段と
を具備することを特徴とする半導体集積回路試験装置。
【請求項２】
前記被試験対象デバイスのピンの内、前記フォーマットデータのビット数以下の任意のピンに対応する記憶手段にのみフォーマットデータを書き込む場合において、
前記データ出力手段は、任意のピンと各ビットとが対応付けられたフォーマットデータを１回で出力することを特徴とする請求項１記載の半導体集積回路試験装置。
【請求項３】
前記被試験対象デバイスの各ピンに対応する記憶手段の全てにフォーマットデータを書き込む場合において、
前記データ出力手段は、全ての記憶手段にフォーマットデータが記憶されるまで、任意のピンと各ビットとが対応付けられたフォーマットデータを複数回に分割して出力することを特徴とする請求項１記載の半導体集積回路試験装置。
【請求項４】
アルゴリズミック・パターン・ジェネレータ（ＡＬＰＧ）と、
当該ＡＬＰＧから出力されるＡＬＰＧフォーマットデータと、前記記憶手段に記憶されているフォーマットデータとのいずれかを選択的に前記試験信号生成手段に出力するデータ選択手段と
をさらに具備することを特徴とする請求項１〜３のいずれかに記載の半導体集積回路試験装置。
【請求項５】
被試験対象デバイスのピンに対応して当該ピンに与える試験信号の波形を規定するフォーマットデータを記憶し、当該記憶されたフォーマットデータを用いて前記試験信号を生成する半導体集積回路試験方法であって、
前記被試験対象デバイスのピン数より少ない数のビットで構成されると共に、各ビットと前記被試験対象デバイスにおける任意のピンとが対応付けられたフォーマットデータの内、前記被試験対象デバイスにおける任意のピンに対応付けられたビットのフォーマットデータを、前記任意のピンに対応して記憶する
ことを特徴とする半導体集積回路試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路試験装置及び方法に関する。
【背景技術】
【０００２】
周知のように、半導体集積回路試験装置（いわゆるメモリテスタやＩＣテスタ）は、被試験対象デバイスとしての半導体集積回路（以下ＤＵＴと称す）にテストパターンを印加して得られる信号と予め定められている期待値とが一致している（パス）か否か（フェイル）を判定することにより、ＤＵＴの良品又は不良品を試験するものである。半導体集積回路試験装置がＤＵＴに与えるテストパターンには、いくつかのフォーマットが存在するが、このフォーマットの代表的なものに、例えばＲＺ（Return to Zero）信号、ＮＲＺ（Non Return to Zero）信号等がある。半導体集積回路試験装置は、このようなフォーマットのテストパターンを生成する試験信号生成回路を備えている。
【０００３】
図４は、従来の半導体集積回路試験装置における試験信号生成回路の構成概略図である。なお、この半導体集積回路試験装置として、１２８ピンのＤＵＴを３２個並列に試験を行なうものを想定して説明する。
【０００４】
図４に示すように、試験信号生成回路は、メモリＭ０〜Ｍ１２７、ＣＰＵ（Central Processing Unit）１０、ＢＵＳ選択部２０、書込制御部３０、アドレス制御部４０、セレクタ５０〜５３、及びフォーマット制御部６０から概略構成されている。メモリＭ０〜Ｍ１２７は、それぞれ４Ｋワード×３２ビットの容量を有し、フォーマットデータを書き込むライトポートとフォーマットデータを読み出すリードポートとを各々独立して制御できるデュアルポートメモリである。これらメモリＭ０〜Ｍ１２７は、ＤＵＴの第１ピン〜第１２８ピンの各ピンに対応して設けられており、３２個分のＤＵＴの第１ピン〜第１２８ピンに与えるテストパターン（試験信号）を生成するためのフォーマットデータを各々記憶する。
【０００５】
ＣＰＵ１０は、ＢＵＳ選択部２０、書込制御部３０、アドレス制御部４０、セレクタ５０〜５３、及びフォーマット制御部６０を統合的に制御するものであり、データ幅３２ビットのＣＰＵバスＢＳを介して、３２ビットのフォーマットデータをＢＵＳ選択部２０に出力する。ＢＵＳ選択部２０は、ＣＰＵ１０による制御の下、上記ＣＰＵバスＢＳを介して入力される３２ビットのフォーマットデータを、データバスＢＳ１、データバスＢＳ２、データバスＢＳ３、またはデータバスＢＳ４のいずれかに選択的に出力する。なお、これらデータバスＢＳ１〜ＢＳ４もデータ幅３２ビットのバスである。
【０００６】
データバスＢＳ１は、メモリＭ０〜Ｍ３１の３２個のメモリからなる第１メモリブロックに接続されており、このデータバスＢＳ１の内、ビット０のフォーマットデータを伝送するバス線は、メモリＭ０のライトポートｄ０〜ｄ３１に対応するデータ入力ピンに接続され、ビット１のフォーマットデータを伝送するバス線は、メモリＭ１のライトポートｄ０〜ｄ３１に対応するデータ入力ピンに接続され、以下同様に、ビット３１のフォーマットデータを伝送するバス線は、メモリＭ３１のライトポートｄ０〜ｄ３１に対応するデータ入力ピンに接続されている。
このメモリＭ０〜Ｍ３１は、ＤＵＴの第１ピン〜第３２ピンに対応して設けられているものであり、３２個分のＤＵＴの第１ピン〜第３２ピンに与えるテストパターンを生成するためのフォーマットデータを記憶するものである。
【０００７】
データバスＢＳ２は、メモリＭ３２〜Ｍ６３の３２個のメモリからなる第２メモリブロックに接続されており、このデータバスＢＳ２の内、ビット０のフォーマットデータを伝送するバス線は、メモリＭ３２のライトポートｄ０〜ｄ３１に対応するデータ入力ピンに接続され、ビット１のフォーマットデータを伝送するバス線は、メモリＭ３３のライトポートｄ０〜ｄ３１に対応するデータ入力ピンに接続され、以下同様に、ビット３１のフォーマットデータを伝送するバス線は、メモリＭ６３のライトポートｄ０〜ｄ３１に対応するデータ入力ピンに接続されている。
このメモリＭ３２〜Ｍ６３は、ＤＵＴの第３３ピン〜第６４ピンに対応して設けられているものであり、３２個分のＤＵＴの第３３ピン〜第６４ピンに与えるテストパターンを生成するためのフォーマットデータを記憶するものである。  
【０００８】
データバスＢＳ３は、メモリＭ６４〜Ｍ９５の３２個のメモリからなる第３メモリブロックに接続されており、このデータバスＢＳ３の内、ビット０のフォーマットデータを伝送するバス線は、メモリＭ６４のライトポートｄ０〜ｄ３１に対応するデータ入力ピンに接続され、ビット１のフォーマットデータを伝送するバス線は、メモリＭ６５のライトポートｄ０〜ｄ３１に対応するデータ入力ピンに接続され、以下同様に、ビット３１のフォーマットデータを伝送するバス線は、メモリＭ９５のライトポートｄ０〜ｄ３１に対応するデータ入力ピンに接続されている。
このメモリＭ６４〜Ｍ９５は、ＤＵＴの第６５ピン〜第９６ピンに対応して設けられているものであり、３２個分のＤＵＴの第６５ピン〜第９６ピンに与えるテストパターンを生成するためのフォーマットデータを記憶するものである。
【０００９】
データバスＢＳ４は、メモリＭ９６〜Ｍ１２７の３２個のメモリからなる第４メモリブロックに接続されており、このデータバスＢＳ４の内、ビット０のフォーマットデータを伝送するバス線は、メモリＭ９６のライトポートｄ０〜ｄ３１に対応するデータ入力ピンに接続され、ビット１のフォーマットデータを伝送するバス線は、メモリＭ９７のライトポートｄ０〜ｄ３１に対応するデータ入力ピンに接続され、以下同様に、ビット３１のフォーマットデータを伝送するバス線は、メモリＭ１２７のライトポートｄ０〜ｄ３１に対応するデータ入力ピンに接続されている。
このメモリＭ９６〜Ｍ１２７は、ＤＵＴの第９７ピン〜第１２８ピンに対応して設けられているものである、３２個分のＤＵＴの第９７ピン〜第１２８ピンに与えるテストパターンを生成するためのフォーマットデータを記憶するものである。
【００１０】
書込制御部３０は、ＣＰＵ１０による制御の下、メモリＭ０〜Ｍ１２７に対して、ライトポートｄ０〜ｄ３１の中から書き込みを行なうポートを指定し、当該ポートに入力されたフォーマットデータを記憶するように指示するライトイネーブル信号（ＷＥ信号）を出力する。アドレス制御部４０は、ＣＰＵ１０による制御の下、メモリＭ０〜Ｍ１２７に対して、フォーマットデータの記憶先アドレスを示すライトアドレス信号（ＷＡ信号）を出力する一方、フォーマットデータの読出アドレスを示すリードアドレス信号（ＲＡ信号）を出力する。なお、このアドレス制御部４０は、フォーマットデータのリード時において、ＣＰＵ１０から入力されるテストレート信号が有効となる（アサートされる）度に、読出アドレスをインクリメントしたＲＡ信号を出力する。
【００１１】
すなわち、メモリＭ０〜Ｍ１２７は、フォーマットデータのライト時において、アドレス制御部４０によって指定された記憶先アドレスに、書込制御部３０によって指定されたライトポートから入力されたフォーマットデータを記憶する一方、フォーマットデータのリード時においては、アドレス制御部４０によって指定された読出アドレスに記憶されているフォーマットデータを、リードポートＤ０〜Ｄ３１から３２ビット分同時に出力する。
より具体的には、メモリＭ０〜Ｍ３１は、３２個分のＤＵＴの第１ピン〜第３２ピンに与えるテストパターン用のフォーマットデータをセレクタ５０に出力し、メモリＭ３２〜Ｍ６３は、３２個分のＤＵＴの第３３ピン〜第６４ピンに与えるテストパターン用のフォーマットデータをセレクタ５１に出力し、メモリＭ６４〜Ｍ９５は、３２個分のＤＵＴの第６５ピン〜第９６ピンに与えるテストパターン用のフォーマットデータをセレクタ５２に出力し、また、メモリＭ９６〜Ｍ１２７は、３２個分のＤＵＴの第９７ピン〜第１２８ピンに与えるテストパターン用のフォーマットデータをセレクタ５３に出力する。
【００１２】
セレクタ５０〜５３は、図示しないアルゴリズミック・パターン・ジェネレータ（ＡＬＰＧ）から入力されるデータセレクト信号（ＤＳ信号）に基づいて、ＡＬＰＧから入力されるＡＬＰＧフォーマットデータと、上記メモリＭ０〜Ｍ１２７から入力されるフォーマットデータとのいずれかを選択的にフォーマット制御部６０に出力する。なお、ＡＬＰＧは、ＤＵＴの第１ピン〜第３２ピンに与えるテストパターン用のＡＬＰＧフォーマットデータをセレクタ５０に出力し、第３３ピン〜第６４ピンに与えるテストパターン用のＡＬＰＧフォーマットデータをセレクタ５１に出力し、第６５ピン〜第９６ピンに与えるテストパターン用のＡＬＰＧフォーマットデータをセレクタ５２に出力し、また、第９７ピン〜第１２８ピンに与えるテストパターン用のＡＬＰＧフォーマットデータをセレクタ５３に出力する。
【００１３】
フォーマット制御部６０は、セレクタ５０〜５３から出力されるフォーマットデータ、またはＡＬＰＧフォーマットデータと、ＣＰＵ１０から入力されるフォーマットモード信号（ＦＭ信号）、タイミングエッジ信号（ＴＥ信号）に基づいて、各ＤＵＴの第１ピン〜第１２８ピンに与えるテストパターンを生成する。なお、フォーマットモード信号は、上述したＲＺ信号、ＮＲＺ信号などを規定する信号であり、タイミングエッジ信号は、テストパターンの出力タイミングを制御する信号である。
【００１４】
具体的には、このフォーマット制御部６０は、セレクタ５０から出力されるフォーマットデータ、またはＡＬＰＧフォーマットデータから、３２個分のＤＵＴの第１ピン〜第３２ピンに与えるテストパターンを生成して、当該テストパターンを３２個のＤＵＴの第１ピン〜第３２ピンに出力する。また、フォーマット制御部６０は、セレクタ５１から出力されるフォーマットデータ、またはＡＬＰＧフォーマットデータから、３２個分のＤＵＴの第３３ピン〜第６４ピンに与えるテストパターンを生成して、当該テストパターンを３２個のＤＵＴの第３３ピン〜第６４ピンに出力する。また、フォーマット制御部６０は、セレクタ５２から出力されるフォーマットデータ、またはＡＬＰＧフォーマットデータから、３２個分のＤＵＴの第６５ピン〜第９６ピンに与えるテストパターンを生成して、当該テストパターンを３２個のＤＵＴの第６５ピン〜第９６ピンに出力する。さらに、フォーマット制御部６０は、セレクタ５３から出力されるフォーマットデータ、またはＡＬＰＧフォーマットデータから、３２個分のＤＵＴの第９７ピン〜第１２８ピンに与えるテストパターンを生成して、当該テストパターンを３２個のＤＵＴの第９７ピン〜第１２８ピンに出力する。
【００１５】
次に、このように構成された従来の半導体集積回路試験装置における試験信号生成回路の動作について、図５のフローチャートを用いて説明する。
【００１６】
まず、ＣＰＵ１０は、制御変数ｎ＝０と設定する（ステップＳ１）。そして、ＣＰＵ１０は、フォーマットデータの記憶先アドレスを「０番地」に設定し（ステップＳ２）、また、制御変数ｉ＝０と設定する（ステップＳ３）。
【００１７】
続いて、ＣＰＵ１０は、アドレス制御部４０を制御して、記憶先アドレスを示すＷＡ信号を、メモリＭ（ｉ）〜Ｍ（ｉ＋３１）に出力させる（ステップＳ４）。つまり、この時点では、記憶先アドレス「０番地」を示すＷＡ信号が、メモリＭ０〜Ｍ３１に出力される。
【００１８】
そして、ＣＰＵ１０は、ＢＵＳ選択部２０を制御して、（ｎ＋１）個目のＤＵＴの第（ｉ＋１）ピン〜第（ｉ＋３２）ピンに与えるテストパターン用のフォーマットデータを、ＣＰＵバスＢＳを介してＢＵＳ選択部２０に出力すると共に、ＢＵＳ選択部２０を制御して、上記フォーマットデータをメモリＭ（ｉ）〜Ｍ（ｉ＋３１）に出力させる（ステップＳ５）。つまり、この時点では、１個目のＤＵＴの第１ピン〜第３２ピンに与えるフォーマットデータが、メモリＭ０〜Ｍ３１に出力される。
なお、３２ビットのＣＰＵバスＢＳにおいて、ビット０のバス線にはＤＵＴの第（ｉ＋１）ピンに与えるテストパターン用のフォーマットデータが伝送され、ビット１のバス線にはＤＵＴの第（ｉ＋２）ピンに与えるテストパターン用のフォーマットデータが伝送され、以下同様に、ビット３１のバス線にはＤＵＴの第（ｉ＋３２）ピンに与えるテストパターン用のフォーマットデータが伝送される。
【００１９】
ここで、３２ビットのフォーマットデータの内、ビット０のフォーマットデータは、メモリＭ（ｉ）のライトポートｄ０〜ｄ３１に入力され、ビット１のフォーマットデータはメモリＭ（ｉ＋１）のライトポートｄ０〜ｄ３１に入力され、以下同様に、ビット３１のフォーマットデータは、メモリＭ（ｉ＋３１）のライトポートｄ０〜ｄ３１に入力される。
【００２０】
次に、ＣＰＵ１０は、書込制御部３０を制御し、メモリＭ（ｉ）〜Ｍ（ｉ＋３１）に対して、ライトポートｄ（ｎ）に入力されたフォーマットデータを書き込むように指示するＷＥ信号を出力させる（ステップＳ６）。つまり、この時点では、メモリＭ０〜Ｍ３１に対して、ライトポートｄ０に入力されたフォーマットデータを書き込むように指示するＷＥ信号が出力される。これにより、メモリＭ０〜Ｍ３１は、ライトポートｄ０のアドレス「０番地」に対応する記憶領域に、それぞれ対応付けられたビットのフォーマットデータを記憶する（ステップＳ７）。すなわち、メモリＭ（ｉ）〜Ｍ（ｉ＋３１）には、（ｎ＋１）個目のＤＵＴの第（ｉ＋１）ピン〜第（ｉ＋３２）ピンに与えるテストパターン用のフォーマットデータが記憶される。
【００２１】
続いて、ＣＰＵ１０は、制御変数ｉ＝ｉ＋３２を計算し（ステップＳ８）、このステップＳ８で算出した制御変数ｉが９６より大きいか否かを判定する（ステップＳ９）。このステップＳ９において、制御変数ｉが９６以下の場合（「No」）、ＣＰＵ１０は、ステップＳ４の動作に移行する。すなわち、ステップＳ９において、制御変数ｉが９６より大きいと判定されるまで、ステップＳ４〜Ｓ９の動作が繰り返されることにより、メモリＭ０〜Ｍ３１のライトポートｄ０のアドレス「０番地」に対応する記憶領域には、１個目のＤＵＴの第１ピン〜第３２ピンに与えるテストパターン用のフォーマットデータが記憶され、メモリ３２〜６３のライトポートｄ０のアドレス「０番地」に対応する記憶領域には、１個目のＤＵＴの第３３ピン〜第６４ピンに与えるテストパターン用のフォーマットデータが記憶され、メモリ６４〜９５のライトポートｄ０のアドレス「０番地」に対応する記憶領域には、１個目のＤＵＴの第６５ピン〜第９６ピンに与えるテストパターン用のフォーマットデータが記憶され、また、メモリ９６〜１２７のライトポートｄ０のアドレス「０番地」に対応する記憶領域には、１個目のＤＵＴの第９７ピン〜第１２８ピンに与えるテストパターン用のフォーマットデータが記憶される。
【００２２】
一方、ステップＳ９において、制御変数ｉが９６より大きいと判定された場合（「Yes」）、ＣＰＵ１０は、フォーマットデータの記憶先アドレスをインクリメントする（ステップＳ１０）。そして、ＣＰＵ１０は、記憶先アドレスが「４Ｋ番地」に達したか否かを判定し（ステップＳ１１）、「４Ｋ番地」に達していない場合（「No」）、ステップＳ３の動作に移行する。すなわち、ステップＳ１１において、記憶先アドレスが「４Ｋ番地」に達したと判定されるまで、ステップＳ３〜Ｓ１１の動作が繰り返されることにより、メモリＭ０〜Ｍ３１のライトポートｄ０のアドレス「０番地」〜「４Ｋ番地」に対応する記憶領域には、１個目のＤＵＴの第１ピン〜第３２ピンに与える４Ｋワード分のテストパターン用のフォーマットデータが記憶され、メモリ３２〜６３のライトポートｄ０のアドレス「０番地」〜「４Ｋ番地」に対応する記憶領域には、１個目のＤＵＴの第３３ピン〜第６４ピンに与える４Ｋワード分のテストパターン用のフォーマットデータが記憶され、メモリ６４〜９５のライトポートｄ０のアドレス「０番地」〜「４Ｋ番地」に対応する記憶領域には、１個目のＤＵＴの第６５ピン〜第９６ピンに与える４Ｋワード分のテストパターン用のフォーマットデータが記憶され、また、メモリ９６〜１２７のライトポートｄ０のアドレス「０番地」〜「４Ｋ番地」に対応する記憶領域には、１個目のＤＵＴの第９７ピン〜第１２８ピンに与える４Ｋワード分のテストパターン用のフォーマットデータが記憶される。
【００２３】
一方、ステップＳ１１において、記憶先アドレスが「４Ｋ番地」に達したと判定された場合（「Yes」）、ＣＰＵ１０は、制御変数ｎをインクリメントし（ステップＳ１２）、このステップＳ１２で算出した制御変数ｎが３２と等しいか否かを判定する（ステップＳ１３）。このステップＳ１３において、制御変数ｎが３２と等しくない場合（「No」）、ＣＰＵ１０は、ステップＳ２の動作に移行する。すなわち、ステップＳ１３において、制御変数ｎが３２と等しいと判定されるまで、ステップＳ２〜Ｓ１３の動作が繰り返されることにより、メモリＭ０〜Ｍ３１には、３２個分のＤＵＴの第１ピン〜第３２ピンに与える４Ｋワード分のテストパターン用のフォーマットデータが記憶され、メモリ３２〜６３には、３２個分のＤＵＴの第３３ピン〜第６４ピンに与える４Ｋワード分のテストパターン用のフォーマットデータが記憶され、メモリ６４〜９５には、３２個分のＤＵＴの第６５ピン〜第９６ピンに与える４Ｋワード分のテストパターン用のフォーマットデータが記憶され、また、メモリ９６〜１２７には、３２個分のＤＵＴの第９７ピン〜第１２８ピンに与える４Ｋワード分のテストパターン用のフォーマットデータが記憶される。
【００２４】
一方、ステップＳ１３において、制御変数ｎが３２と等しいと判定された場合（「Yes」）、ＣＰＵ１０は、フォーマットデータの書き込み動作を終了する。
【００２５】
以上がフォーマットデータの書き込み時の説明であるが、これらメモリＭ０〜Ｍ１２７に記憶されているフォーマットデータの読み出し時においては、アドレス制御部４０が、ＣＰＵ１０による制御の下、各メモリＭ０〜Ｍ１２７に読出アドレスを示すＲＡ信号を出力し、各メモリＭ０〜Ｍ１２７は、上記ＲＡ信号に基づいて、リードポートＤ０〜Ｄ３１から３２ビット分、つまり３２個分のＤＵＴの第１ピン〜第１２８ピンに与えるフォーマットデータを、セレクタ５０〜５３を介してフォーマット制御部６０に出力する。
【００２６】
また、これらメモリＭ０〜Ｍ１２７に記憶されているフォーマットデータを使用するか、またはＡＬＰＧフォーマットデータを使用するかをセレクタ５０〜５３によって選択することができる。つまり、ＡＬＰＧフォーマットデータと、ＤＵＴ毎に個別のテストパターンを生成可能な、メモリＭ０〜Ｍ１２７から出力されるフォーマットデータとを、ピン毎に任意に選択可能であり、ＡＬＰＧフォーマットデータを選択しているピンに対応するメモリにはフォーマットデータを書き込む必要はない。なお、従来の半導体集積回路試験装置についての詳細は、例えば下記特許文献１を参照されたい。
【特許文献１】特開２００４−３４８８９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
ところで、上述したように、従来の半導体集積回路試験装置では、フォーマットデータを３２ビット単位で伝送するため、ＤＵＴが１２８ピンである場合、ＢＵＳ選択部２０によって、ＣＰＵバスＢＳとデータバスＢＳ１〜ＢＳ４とのバス接続を切り替える必要がある。従って、１２８ピンの全数に与えるテストパターン用のフォーマットデータをメモリに書き込む場合と、任意の少数のピンに与えるフォーマットデータをメモリに書き込む場合とでは、どちらも上記のバス接続の切り替えを行う必要があるため、トータルの書き込み時間は変わらない。
【００２８】
具体的に説明すると、例えば、ＤＵＴの第１ピン、第３３ピン、第６５ピン、第９７ピンの４ピン分のみに対応するフォーマットデータを４Ｋワード分書き込む場合、図６に示すように、まずメモリＭ０〜Ｍ３１に書き込みを行なう第１サイクルにおいて、ＣＰＵバスＢＳとデータバスＢＳ１とを接続し、ＣＰＵバスＢＳのビット０のバス線に、メモリＭ０のフォーマットデータ、つまりＤＵＴの第１ピンに対応するフォーマットデータを伝送する。そして、メモリＭ３２〜Ｍ６３に書き込みを行なう第２サイクルにおいて、ＣＰＵバスＢＳとデータバスＢＳ２とを接続し、ＣＰＵバスＢＳのビット０のバス線に、メモリＭ３２のフォーマットデータ、つまりＤＵＴの第３３ピンに対応するフォーマットデータを伝送する。続いて、メモリＭ６４〜Ｍ９５に書き込みを行なう第３サイクルにおいて、ＣＰＵバスＢＳとデータバスＢＳ３とを接続し、ＣＰＵバスＢＳのビット０のバス線に、メモリＭ６４のフォーマットデータ、つまりＤＵＴの第６５ピンに対応するフォーマットデータを伝送する。さらに、メモリＭ９６〜Ｍ１２７に書き込みを行なう第４サイクルにおいて、ＣＰＵバスＢＳとデータバスＢＳ４とを接続し、ＣＰＵバスＢＳのビット０のバス線に、メモリＭ９６のフォーマットデータ、つまりＤＵＴの第９７ピンに対応するフォーマットデータを伝送する。
【００２９】
このように、わずか４ピン分だけに対応するフォーマットデータを書き込む場合であっても、全ピンに対応するフォーマットデータを書き込む場合と同様に、バス接続を切り替える必要がある。つまり、任意の少数のピンに与えるフォーマットデータをメモリに書き込む場合は、書き込むフォーマットデータが少ないにも関わらず、書き込み時間が長いという問題があった。
【００３０】
本発明は、このような事情に鑑みてなされたものであり、フォーマットデータの書き込み時間を短縮し、スループットの向上を図ることのできる半導体集積回路試験装置及びその方法を提供することを目的とする。
【課題を解決するための手段】
【００３１】
上記課題を解決するために、本発明では、半導体集積回路試験装置に係る第１の解決手段として、被試験対象デバイスのピンに対応して設けられ、前記ピンに与える試験信号の波形を規定するフォーマットデータを記憶する記憶手段と、当該記憶手段に記憶された前記フォーマットデータを用いて前記試験信号を生成する試験信号生成手段とを備える半導体集積回路試験装置であって、前記被試験対象デバイスのピン数より少ない数のビットで構成されると共に、各ビットと前記被試験対象デバイスにおける任意のピンとが対応付けられたフォーマットデータを出力するデータ出力手段と、当該データ出力手段から出力されたフォーマットデータの内、前記被試験対象デバイスにおける任意のピンに対応付けられたビットのフォーマットデータを、前記任意のピンに対応する記憶手段に選択的に出力するビット選択手段とを具備することを特徴とする。
【００３２】
また、本発明では、半導体集積回路試験装置に係る第２の解決手段として、上記第１の解決手段において、前記被試験対象デバイスのピンの内、前記フォーマットデータのビット数以下の任意のピンに対応する記憶手段にのみフォーマットデータを書き込む場合において、前記データ出力手段は、任意のピンと各ビットとが対応付けられたフォーマットデータを１回で出力することを特徴とする。
【００３３】
また、本発明では、半導体集積回路試験装置に係る第３の解決手段として、上記第１の解決手段において、前記被試験対象デバイスの各ピンに対応する記憶手段の全てにフォーマットデータを書き込む場合において、前記データ出力手段は、全ての記憶手段にフォーマットデータが記憶されるまで、任意のピンと各ビットとが対応付けられたフォーマットデータを複数回に分割して出力することを特徴とする。
【００３４】
また、本発明では、半導体集積回路試験装置に係る第４の解決手段として、上記第１〜３のいずれかの解決手段において、アルゴリズミック・パターン・ジェネレータ（ＡＬＰＧ）と、当該ＡＬＰＧから出力されるＡＬＰＧフォーマットデータと、前記記憶手段に記憶されているフォーマットデータとのいずれかを選択的に前記試験信号生成手段に出力するデータ選択手段とをさらに具備することを特徴とする。
【００３５】
一方、本発明では、半導体集積回路試験方法に係る第１の解決手段として、被試験対象デバイスのピンに対応して当該ピンに与える試験信号の波形を規定するフォーマットデータを記憶し、当該記憶されたフォーマットデータを用いて前記試験信号を生成する半導体集積回路試験方法であって、前記被試験対象デバイスのピン数より少ない数のビットで構成されると共に、各ビットと前記被試験対象デバイスにおける任意のピンとが対応付けられたフォーマットデータの内、前記被試験対象デバイスにおける任意のピンに対応付けられたビットのフォーマットデータを、前記任意のピンに対応して記憶することを特徴とする。
【発明の効果】
【００３６】
本発明によれば、フォーマットデータの書き込み時間を短縮し、スループットの向上を図ることのできる半導体集積回路試験装置及びその方法を提供することが可能である。
【発明を実施するための最良の形態】
【００３７】
以下、図面を参照して、本発明の一実施形態について説明する。図１は、本実施形態における半導体集積回路試験装置の試験信号生成回路の構成概略図である。なお、本実施形態における半導体集積回路試験装置として、１２８ピンのＤＵＴを３２個並列に試験を行なうものを想定して説明する。
【００３８】
図１に示すように、本半導体集積回路試験装置の試験信号生成回路は、メモリＭ０〜Ｍ１２７、ＣＰＵ（Central Processing Unit）１、書込制御部２、アドレス制御部３、ビット選択部Ｂ０〜Ｂ１２７、セレクタＳＬ０〜ＳＬ１２７、及びフォーマット制御部４から概略構成されている。メモリＭ０〜Ｍ１２７は、それぞれ４Ｋワード×３２ビットの容量を有し、フォーマットデータを書き込むライトポートとフォーマットデータを読み出すリードポートとを各々独立して制御できるデュアルポートメモリである。これらメモリＭ０〜Ｍ１２７は、ＤＵＴの第１ピン〜第１２８ピンの各ピンに対応して設けられており、３２個分のＤＵＴの第１ピン〜第１２８ピンに与えるテストパターンを生成するためのフォーマットデータを各々記憶する。
【００３９】
ＣＰＵ１は、ビット選択部Ｂ０〜Ｂ１２７、書込制御部２、アドレス制御部３、セレクタＳＬ０〜ＳＬ１２７、及びフォーマット制御部４を統合的に制御するものであり、データ幅３２ビットのＣＰＵバスＢＳを介して、３２ビットのフォーマットデータをビット選択部Ｂ０〜Ｂ１２７に出力する。なお、このＣＰＵ１は、各ビットとＤＵＴにおける任意のピンとが対応付けられたフォーマットデータをメモリＭ０〜Ｍ１２７に書込む制御を行なうものである。
【００４０】
ビット選択部Ｂ０〜Ｂ１２７は、ＣＰＵ１による制御の下、上記ＣＰＵバスＢＳを介して入力される３２ビットのフォーマットデータの内、ＤＵＴにおける任意のピンに対応付けられたビットのフォーマットデータを、上記任意のピンに対応するメモリに選択的に出力する。具体的には、ビット選択部Ｂ０は、３２ビットのフォーマットデータの内、第１ピンに対応付けられたビットのフォーマットデータをメモリＭ０のライトポートｄ０〜ｄ３１に対応するデータ入力ピンに出力する。ビット選択部Ｂ１は、３２ビットのフォーマットデータの内、第２ピンに対応付けられたビットのフォーマットデータをメモリＭ１のライトポートｄ０〜ｄ３１に対応するデータ入力ピンに出力する。以下同様に、ビット選択部Ｂ３１は、３２ビットのフォーマットデータの内、第３２ピンに対応付けられたビットのフォーマットデータをメモリＭ３１のライトポートｄ０〜ｄ３１に対応するデータ入力ピンに出力する。
【００４１】
また、ビット選択部Ｂ３２は、３２ビットのフォーマットデータの内、第３３ピンに対応付けられたビットのフォーマットデータをメモリＭ３２のライトポートｄ０〜ｄ３１に対応するデータ入力ピンに出力する。ビット選択部Ｂ３３は、３２ビットのフォーマットデータの内、第３４ピンに対応付けられたビットのフォーマットデータをメモリＭ３３のライトポートｄ０〜ｄ３１に対応するデータ入力ピンに出力する。以下同様に、ビット選択部Ｂ６３は、３２ビットのフォーマットデータの内、第６４ピンに対応付けられたビットのフォーマットデータをメモリＭ６３のライトポートｄ０〜ｄ３１に対応するデータ入力ピンに出力する。
【００４２】
また、ビット選択部Ｂ６４は、３２ビットのフォーマットデータの内、第６５ピンに対応付けられたビットのフォーマットデータをメモリＭ６４のライトポートｄ０〜ｄ３１に対応するデータ入力ピンに出力する。ビット選択部Ｂ６５は、３２ビットのフォーマットデータの内、第６６ピンに対応付けられたビットのフォーマットデータをメモリＭ６５のライトポートｄ０〜ｄ３１に対応するデータ入力ピンに出力する。以下同様に、ビット選択部Ｂ９５は、３２ビットのフォーマットデータの内、第９６ピンに対応付けられたビットのフォーマットデータをメモリＭ９５のライトポートｄ０〜ｄ３１に対応するデータ入力ピンに出力する。
【００４３】
さらに、ビット選択部Ｂ９６は、３２ビットのフォーマットデータの内、第９７ピンに対応付けられたビットのフォーマットデータをメモリＭ９６のライトポートｄ０〜ｄ３１に対応するデータ入力ピンに出力する。ビット選択部Ｂ９７は、３２ビットのフォーマットデータの内、第９８ピンに対応付けられたビットのフォーマットデータをメモリＭ９７のライトポートｄ０〜ｄ３１に対応するデータ入力ピンに出力する。以下同様に、ビット選択部Ｂ１２７は、３２ビットのフォーマットデータの内、第１２８ピンに対応付けられたビットのフォーマットデータをメモリＭ１２７のライトポートｄ０〜ｄ３１に対応するデータ入力ピンに出力する。
【００４４】
書込制御部２は、ＣＰＵ１による制御の下、メモリＭ０〜Ｍ１２７に対して、ライトポートｄ０〜ｄ３１の中から書き込みを行なうポートを指定し、当該ポートに入力されたフォーマットデータを記憶するように指示するライトイネーブル信号（ＷＥ信号）を出力する。アドレス制御部３は、ＣＰＵ１による制御の下、メモリＭ０〜Ｍ１２７に対して、フォーマットデータの記憶先アドレスを示すライトアドレス信号（ＷＡ信号）を出力する一方、フォーマットデータの読出アドレスを示すリードアドレス信号（ＲＡ信号）を出力する。なお、このアドレス制御部３は、フォーマットデータのリード時において、ＣＰＵ１から入力されるテストレート信号が有効となる（アサートされる）度に、読出アドレスをインクリメントしたＲＡ信号を出力する。
【００４５】
すなわち、メモリＭ０〜Ｍ１２７は、フォーマットデータのライト時において、アドレス制御部３によって指定された記憶先アドレスに、書込制御部２によって指定されたライトポートから入力されたフォーマットデータを記憶する一方、フォーマットデータのリード時においては、アドレス制御部３によって指定された読出アドレスに記憶されているフォーマットデータを、リードポートＤ０〜Ｄ３１から３２ビット分同時に出力する。より具体的には、メモリＭ０は、３２個分のＤＵＴの第１ピンに与えるテストパターン用のフォーマットデータをセレクタＳＬ０に出力し、メモリＭ１は、３２個分のＤＵＴの第２ピンに与えるテストパターン用のフォーマットデータをセレクタＳＬ１に出力し、以下同様に、メモリＭ１２７は、３２個分のＤＵＴの第１２８ピンに与えるテストパターン用のフォーマットデータをセレクタＳＬ１２７に出力する。
【００４６】
セレクタＳＬ０〜ＳＬ１２７は、図示しないアルゴリズミック・パターン・ジェネレータ（ＡＬＰＧ）から入力されるデータセレクト信号（ＤＳ信号）に基づいて、ＡＬＰＧから入力されるＡＬＰＧフォーマットデータと、上記メモリＭ０〜Ｍ１２７から入力されるフォーマットデータとのいずれかを選択的にフォーマット制御部４に出力する。なお、ＡＬＰＧは、ＤＵＴの第１ピンに与えるテストパターン用のＡＬＰＧフォーマットデータをセレクタＳＬ０に出力し、第２ピンに与えるテストパターン用のＡＬＰＧフォーマットデータをセレクタＳＬ１に出力し、以下同様に、第１２８ピンに与えるテストパターン用のＡＬＰＧフォーマットデータをセレクタＳＬ１２７に出力する。
【００４７】
フォーマット制御部４は、セレクタＳＬ０〜ＳＬ１２７から出力されるフォーマットデータ、またはＡＬＰＧフォーマットデータと、ＣＰＵ１から入力されるフォーマットモード信号（ＦＭ信号）、タイミングエッジ信号（ＴＥ信号）に基づいて、各ＤＵＴの第１ピン〜第１２８ピンに与えるテストパターンを生成する。なお、フォーマットモード信号は、上述したＲＺ信号、ＮＲＺ信号などを設定する信号であり、タイミングエッジ信号は、テストパターンの出力タイミングを制御する信号である。
【００４８】
具体的には、このフォーマット制御部４は、セレクタＳＬ０から出力されるフォーマットデータ、またはＡＬＰＧフォーマットデータから、３２個分のＤＵＴの第１ピンに与えるテストパターンを生成して、当該テストパターンを３２個のＤＵＴの第１ピンに出力する。また、フォーマット制御部４は、セレクタＳＬ１から出力されるフォーマットデータ、またはＡＬＰＧフォーマットデータから、３２個分のＤＵＴの第２ピンに与えるテストパターンを生成して、当該テストパターンを３２個のＤＵＴの第２ピンに出力する。以下同様に、フォーマット制御部４は、セレクタＳＬ１２７から出力されるフォーマットデータ、またはＡＬＰＧフォーマットデータから、３２個分のＤＵＴの第１２８ピンに与えるテストパターンを生成して、当該テストパターンを３２個のＤＵＴの第１２８ピンに出力する。
【００４９】
次に、このように構成された本実施形態における半導体集積回路試験装置の試験信号生成回路の動作について、図２のフローチャートを用いて説明する。なお、図２は、ＤＵＴの第１ピン、第３３ピン、第６５ピン、第９７ピンの４ピン分のみに対応するフォーマットデータを４Ｋワード分書き込む場合の動作を示すものである。
【００５０】
まず、ＣＰＵ１は、制御変数ｎ＝０と設定し（ステップＳ２０）、フォーマットデータの記憶先アドレスを「０番地」に設定する（ステップＳ２１）。
【００５１】
続いて、ＣＰＵ１は、アドレス制御部３を制御して、記憶先アドレスを示すＷＡ信号を、ＤＵＴの第１ピン、第３３ピン、第６５ピン、第９７ピンに与えるテストパターン用のフォーマットデータを記憶するメモリ、つまりメモリＭ０、Ｍ３２、Ｍ６４、Ｍ９６に出力させる（ステップＳ２２）。つまり、この時点では、記憶先アドレス「０番地」を示すＷＡ信号が、メモリＭ０、Ｍ３２、Ｍ６４、Ｍ９６に出力される。
【００５２】
そして、ＣＰＵ１は、図３に示すように、ＣＰＵバスＢＳのビット０のバス線を介して、
ＤＵＴの第１ピンに対応するフォーマットデータ（つまりメモリＭ０の書込データ）を出力し、ビット１のバス線を介して、ＤＵＴの第３３ピンに対応するフォーマットデータ（つまりメモリＭ３２の書込データ）を出力し、ビット２のバス線を介して、ＤＵＴの第６５ピンに対応するフォーマットデータ（つまりメモリＭ６４の書込データ）を出力し、また、ビット３のバス線を介して、ＤＵＴの第９７ピンに対応するフォーマットデータ（つまりメモリＭ９６の書込データ）を出力する（ステップＳ２３）。すなわち、ＣＰＵ１は、第１ピンとビット０とが対応付けられ、第３３ピンとビット１とが対応付けられ、第６５ピンとビット２とが対応付けられ、また、第９７ピンとビット３とが対応付けられたフォーマットデータを出力する。
【００５３】
そして、ＣＰＵ１は、ＤＵＴの第１ピン、第３３ピン、第６５ピン、第９７ピンに与えるテストパターン用のフォーマットデータを記憶するメモリ、つまりメモリＭ０、Ｍ３２、Ｍ６４、Ｍ９６に対応するビット制御部Ｂ０、Ｂ３２、Ｂ６４、Ｂ９６を制御し、これらビット制御部に割り当てられているピンに対応付けられたビットのフォーマットデータを選択的に出力するように指示する（ステップＳ２４）。これにより、ビット制御部Ｂ０は、第１ピンに対応付けられたビット０のフォーマットデータをメモリＭ０のライトポートｄ０〜ｄ３１に出力し、ビット制御部Ｂ３２は、第３３ピンに対応付けられたビット１のフォーマットデータをメモリＭ３２のライトポートｄ０〜ｄ３１に出力し、ビット制御部Ｂ６４は、第６５ピンに対応付けられたビット２のフォーマットデータをメモリＭ６４のライトポートｄ０〜ｄ３１に出力し、また、ビット制御部Ｂ９６は、第９７ピンに対応付けられたビット３のフォーマットデータをメモリＭ９６のライトポートｄ０〜ｄ３１に出力する。
【００５４】
次に、ＣＰＵ１は、書込制御部２を制御し、メモリＭ０、Ｍ３２、Ｍ６４、Ｍ９６に対して、ライトポートｄ（ｎ）に入力されたフォーマットデータを書き込むように指示するＷＥ信号を出力させる（ステップ２５）。つまり、この時点では、メモリＭ０、Ｍ３２、Ｍ６４、Ｍ９６に対して、ライトポートｄ０に入力されたフォーマットデータを書き込むように指示するＷＥ信号が出力される。これにより、メモリＭ０、Ｍ３２、Ｍ６４、Ｍ９６は、ライトポートｄ０のアドレス「０番地」に対応する記憶領域に、それぞれ対応付けられたビットのフォーマットデータを記憶する（ステップＳ２６）。
【００５５】
続いて、ＣＰＵ１は、フォーマットデータの記憶先アドレスをインクリメントする（ステップＳ２７）。そして、ＣＰＵ１は、記憶先アドレスが「４Ｋ番地」に達したか否かを判定し（ステップＳ２８）、「４Ｋ番地」に達していない場合（「No」）、ステップＳ２２の動作に移行する。すなわち、ステップＳ２８において、記憶先アドレスが「４Ｋ番地」に達したと判定されるまで、ステップＳ２２〜Ｓ２８の動作が繰り返されることにより、メモリＭ０のライトポートｄ０のアドレス「０番地」〜「４Ｋ番地」に対応する記憶領域には、１個目のＤＵＴの第１ピンに対応する４Ｋワード分のフォーマットデータが記憶され、メモリＭ３２のライトポートｄ０のアドレス「０番地」〜「４Ｋ番地」に対応する記憶領域には、１個目のＤＵＴの第３３ピンに対応する４Ｋワード分のフォーマットデータが記憶され、メモリＭ６４のライトポートｄ０のアドレス「０番地」〜「４Ｋ番地」に対応する記憶領域には、１個目のＤＵＴの第６５ピンに対応する４Ｋワード分のフォーマットデータが記憶され、また、メモリＭ９６のライトポートｄ０のアドレス「０番地」〜「４Ｋ番地」に対応する記憶領域には、１個目のＤＵＴの第９７ピンに対応する４Ｋワード分のフォーマットデータが記憶される。
【００５６】
一方、ステップＳ２８において、記憶先アドレスが「４Ｋ番地」に達したと判定された場合（「Yes」）、ＣＰＵ１は、制御変数ｎをインクリメントし（ステップＳ２９）、このステップＳ２９で算出した制御変数ｎが３２と等しいか否かを判定する（ステップＳ３０）。このステップＳ３０において、制御変数ｎが３２と等しくない場合（「No」）、ＣＰＵ１は、ステップＳ２１の動作に移行する。すなわち、ステップＳ３０において、制御変数ｎが３２と等しいと判定されるまで、ステップＳ２１〜Ｓ３０の動作が繰り返されることにより、メモリＭ０には、３２個分のＤＵＴの第１ピンに対応する４Ｋワード分のフォーマットデータが記憶され、メモリＭ３２には、３２個分のＤＵＴの第３３ピンに対応する４Ｋワード分のフォーマットデータが記憶され、メモリＭ６４には、３２個分のＤＵＴの第６５ピンに対応する４Ｋワード分のフォーマットデータが記憶され、また、メモリＭ９６には、３２個分のＤＵＴの第９７ピンに対応する４Ｋワード分のフォーマットデータが記憶される。
【００５７】
一方、ステップＳ３０において、制御変数ｎが３２と等しいと判定された場合（「Yes」）、ＣＰＵ１は、フォーマットデータの書き込み動作を終了する。
【００５８】
以上のように、本実施形態によれば、図３と図６とを比較してわかるように、例えばＤＵＴの第１ピン、第３３ピン、第６５ピン、第９７ピンの４ピン分のみに対応するフォーマットデータを４Ｋワード分書き込む場合、従来より書き込み時間を１／４に短縮することができる。つまり、任意の少数のピンに与えるフォーマットデータをメモリに書き込む場合における書き込み時間を短縮し、スループットの向上を図ることが可能である。
【００５９】
なお、本実施形態において、３２個のＤＵＴの全１２８ピンに対応するフォーマットデータを４Ｋワード分書き込む場合は、まず、ＣＰＵバスＢＳのビット０〜ビット３１のバス線を介して、ＤＵＴの第１ピン〜第３２ピンに対応するフォーマットデータを出力し（つまり第１ピン〜第３２ピンとビット０〜ビット３１が対応付けられている）、メモリＭ０〜Ｍ３１に対応するビット制御部Ｂ０〜Ｂ３１を制御し、これらビット制御部に割り当てられているピンに対応付けられたビットのフォーマットデータを選択的に出力させる。
次に、ＣＰＵバスＢＳのビット０〜ビット３１のバス線を介して、ＤＵＴの第３３ピン〜第６４ピンに対応するフォーマットデータを出力し（つまり第３３ピン〜第６４ピンとビット０〜ビット３１が対応付けられている）、メモリＭ３２〜Ｍ６３に対応するビット制御部Ｂ３２〜Ｂ６３を制御し、これらビット制御部に割り当てられているピンに対応付けられたビットのフォーマットデータを選択的に出力させる。
次に、ＣＰＵバスＢＳのビット０〜ビット３１のバス線を介して、ＤＵＴの第６５ピン〜第９６ピンに対応するフォーマットデータを出力し（つまり第６５ピン〜第９６ピンとビット０〜ビット３１が対応付けられている）、メモリＭ６４〜Ｍ９６に対応するビット制御部Ｂ６４〜Ｂ９５を制御し、これらビット制御部に割り当てられているピンに対応付けられたビットのフォーマットデータを選択的に出力させる。
そして、ＣＰＵバスＢＳのビット０〜ビット３１のバス線を介して、ＤＵＴの第９７ピン〜第１２８ピンに対応するフォーマットデータを出力し（つまり第９７ピン〜第１２８ピンとビット０〜ビット３１が対応付けられている）、メモリＭ９６〜Ｍ１２７に対応するビット制御部Ｂ９６〜Ｂ１２７を制御し、これらビット制御部に割り当てられているピンに対応付けられたビットのフォーマットデータを選択的に出力させる。
【００６０】
上記のような動作を、４Ｋワード分×３２個のＤＵＴ分繰り返し行うことにより、３２個のＤＵＴの全１２８ピンに対応するフォーマットデータを４Ｋワード分書き込むことができる。従って、このように、３２個のＤＵＴの全１２８ピンに対応するフォーマットデータを４Ｋワード分書き込む場合は、従来と同様の書き込み時間となる。
【００６１】
また、本実施形態によれば、ＤＵＴの全１２８ピンに同一のテストパターンを与える場合、つまり全メモリに同一のファーマットデータを書き込む場合、ＣＰＵ１によって全ビット同一（例えば「０」）のフォーマットデータを出力し、ビット制御部Ｂ０〜Ｂ１２７を同時に制御して、各ビット制御部に入力されるフォーマットデータを選択的に出力させることにより、メモリＭ０〜Ｍ１２７に同時にフォーマットデータを書き込むことができる。従来では、全メモリに同一のファーマットデータを書き込む場合であっても、ＢＵＳ選択部２０によってバス接続の切り替えを繰り返さなくてはならない。よって、本実施形態によれば、このように全メモリに同一のファーマットデータを書き込む場合も、従来と比べてフォーマットデータの書き込み時間を１／４に短縮することが可能である。
【００６２】
なお、上記実施形態では、１２８ピンのＤＵＴを想定して説明したが、ピン数はこれに限定されず、またＤＵＴの数も３２個に限定されない。ＤＵＴのピン数や個数に応じて、フォーマットデータを記憶するメモリの数や容量を設定すれば良い。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施形態における半導体集積回路試験装置の構成概略図である。
【図２】本発明の一実施形態における半導体集積回路試験装置の動作を示すフローチャート図である。
【図３】本発明の一実施形態における半導体集積回路試験装置における動作説明図である。
【図４】従来における半導体集積回路試験装置の構成概略図である。
【図５】従来における半導体集積回路試験装置の動作を示すフローチャート図である。
【図６】従来における半導体集積回路試験装置の動作説明図である。
【符号の説明】
【００６４】
Ｍ０〜Ｍ１２７…メモリ、１…ＣＰＵ（Central Processing Unit）、２…書込制御部、３…アドレス制御部、Ｂ０〜Ｂ１２７…ビット選択部、ＳＬ０〜ＳＬ１２７…セレクタ、４…フォーマット制御部
【図１】
2008008635.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008008635.tif 000007
【図６】
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