(57)【要約】【課題】回路規模の増大や処理の複雑化もなく、トリガ信号と変換されたデジタルデータをメモリに保存開始するタイミングを正確に同期させることを可能とするデータ保存装置。【解決手段】オーバーサンプリングで動作するＡ／Ｄ変換器１と、前記Ａ／Ｄ変換器１によりアナログ信号から変換されたデジタルデータが保存されるメモリ２と、前記Ａ／Ｄ変換器１による変換遅延時間を適切に設定されたトリガ信号に同期して所定期間分の前記デジタルデータを前記メモリ２に保存するためのタイミングを制御するタイミング制御回路３と、を備えたデータ保存装置Ｅにおいて、前記オーバーサンプリングされたデジタルデータを一定期間保存するバッファメモリ５と、前記トリガ信号に基づき演算遅延時間だけ前の前記デジタルデータを前記バッファメモリ５から読み出して所定レートに変換するデシメーションフィルタ６と、を備えた。【選択図】図１
2008153843.tif 000002
【特許請求の範囲】
【請求項１】
オーバーサンプリングで動作するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器によりアナログ信号から変換されたデジタルデータが保存されるメモリと、
所定期間分の前記デジタルデータを前記メモリに保存するためのタイミングを制御するタイミング制御回路と、を備えたデータ保存装置であって、
前記オーバーサンプリングされたデジタルデータを一定期間保存するバッファメモリと、
前記トリガ信号に基づき演算遅延時間だけ前の前記デジタルデータを前記バッファメモリから読み出して所定レートに変換するデシメーションフィルタと、を備えたことを特徴とするデータ保存装置。
【請求項２】
前記バッファメモリは、前記デシメーションフィルタが有する演算遅延時間に相当する容量のオーバーサンプリングデータを保存することを特徴とする請求項１に記載のデータ保存装置。
【請求項３】
前記バッファメモリは前記演算遅延時間に相当する以上の容量を有するＦＩＦＯメモリであることを特徴とする請求項１または請求項２に記載のデータ保存装置。
【請求項４】
前記バッファメモリは前記演算遅延時間に相当する以上の容量を有し、
前記タイミング制御回路は前記演算遅延時間に相当するデータ読み出しの制御を実行することを特徴とする請求項１乃至請求項３の何れか１項に記載のデータ保存装置。
【請求項５】
前記デシメーションフィルタは複数段に分割され、
前記分割されたデシメーションフィルタそれぞれの演算遅延時間に基づいて前記バッファメモリの容量にしたことを特徴とする請求項１乃至請求項４の何れか１項に記載のデータ保存装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号がオーバーサンプリングＡ／Ｄ変換器によって変換されたデジタルデータを所定のタイミングでメモリに保存するデータ保存装置に関する。
【背景技術】
【０００２】
本発明にいうデータ保存装置は、デジタルデータに変換したアナログ信号を、所定のタイミングでメモリに保存する装置であって、詳しくはアナログ入力データからＡ／Ｄ変換器によりＡ／Ｄ変換したデジタルデータを、あるトリガ信号によるタイミングを起点として連続的にメモリに取り込んで保存する装置である。なお、データ保存装置には用途別に異なる呼称もあり、画像データを処理するものはビデオキャプチャ、音声データを処理するものはサンプラーと呼ばれているが、ここではトリガ信号からの遅延時間を厳重に管理する必要のあるＩＣテスタ用のデータ保存装置に関して説明する。
【０００３】
近年、データ保存装置のＡ／Ｄ変換器として、ΔΣ方式のＡ／Ｄ変換器（以下、「ΔΣＡ／Ｄ変換器」という）がよく用いられる。このΔΣ方式のＡ／Ｄ変換器では、オーバーサンプリング、すなわちナイキスト周波数よりも高い周波数でサンプリングを行う技術が用いられている。このオーバーサンプリングは、逐次変換方式等に比べ、高次オーバーサンプリングを行うため、ゼロクロス歪みがなく直線性に優れているほか、調整箇所が少ないという大きな利点がある。
【０００４】
このΔΣＡ／Ｄ変換器は、オーバーサンプリング比に応じて、サンプリングレートを下げるために、高い周波数で行われたサンプリングの後、デシメーションフィルタにより、サンプリングレートを元に戻すためのデシメーション処理が行われている。このデシメーション処理にはフィルタ演算のために一定の遅延時間（以下、「演算遅延時間」という）Ｔｘ（図３）が存在しているため、トリガ信号の入力から実際にデータの取り込みが開始されるまでに時間差を生じる。
【０００５】
図５は従来技術によるデータ保存装置Ｅ′の概略構成図である。図５に示す従来のデータ保存装置Ｅ′は、Ａ／Ｄ変換器１と、トリガ信号に同期してデータを取り込むメモリ２と、これらを制御するタイミング制御回路３が別々に構成され、Ａ／Ｄ変換器１による変換遅延時間を考慮してタイミング調整されたトリガ信号に基づいて、Ａ／Ｄ変換器１から出力されるデジタルデータをメモリ２に取り込む制御によって動作するものであった。
【０００６】
一方、高速セトリング波形について連続的にデータの平均化処理を行なうことにより、高速かつ高精度にセトリング波形を測定することができるようにしたＩＣテスタに関する技術が知られている。これは、被測定データとデータ保存装置を同期させて波形を取込み、ＤＳＰでリアルタイムに平均化処理を行なうことにより、入力データにノイズが重畳されている場合であっても、Ａ／Ｄ変換器の分解能以上に高精度なセトリング試験を、高速で行なうことができるようにしたものである（特許文献１）。
【特許文献１】特開２００１−３３７１３３号公報（段落０００７〜００１２、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、オーバーサンプリングＡ／Ｄ変換器１と、トリガ信号に同期してデータを取り込むメモリ２と、これらを制御するタイミング制御回路３が別々に構成されていると、正確なトリガタイミングでデータをメモリ２に取り込むことは困難である。タイミングの正確さを確保するためには、Ａ／Ｄ変換器１による前記遅延時間を考慮してトリガ信号を遅く入力するか、あるいはメモリ２に一旦データを保存し、トリガタイミングに基づいてメモリ２からデータを取り出す必要があった。このため回路規模の増大や処理の複雑化が避けられないという課題があった。
【０００８】
また、Ａ／Ｄ変換器１の動作クロックに対してトリガ信号を非同期で入力する場合には、トリガタイミングを一致させることができないという課題もあった。すなわちトリガ信号がＡ／Ｄ変換器１の動作クロックとは非同期で入力される場合、タイミング調整されたトリガ信号を用いたとしても、そのトリガタイミングがＡ／Ｄ変換器１のクロックとは非同期で入力されるため、データ取り込みのタイミング調整の精度は、たかだか１出力サンプル周期の精度が限度であった。
【０００９】
本発明は、前述した事情に鑑みてなされたもので、デジタルデータをメモリに保存開始するタイミングをトリガ信号と正確に同期させることを可能にしたデータ保存装置の提供を目的とする。
【課題を解決するための手段】
【００１０】
本発明に係るデータ保存装置では、前記課題を解決するために以下の手段を採用した。
第１の発明は、オーバーサンプリングで動作するＡ／Ｄ変換器と、前記Ａ／Ｄ変換器によりアナログ信号から変換されたデジタルデータが保存されるメモリと、所定期間分の前記デジタルデータを前記メモリに保存するためのタイミングを制御するタイミング制御回路と、を備えたデータ保存装置であって、前記オーバーサンプリングされたデジタルデータを一定期間保存するバッファメモリと、前記トリガ信号に基づき演算遅延時間だけ前の前記デジタルデータを前記バッファメモリから読み出して所定レートに変換するデシメーションフィルタと、を備えたことを特徴とする。
【００１１】
第２の発明は、前記バッファメモリは、前記デシメーションフィルタが有する演算遅延時間に相当する容量のオーバーサンプリングデータを保存することを特徴とする。
【００１２】
第３の発明は、前記バッファメモリは前記演算遅延時間に相当する以上の容量を有するＦＩＦＯメモリであることを特徴とする。
【００１３】
第４の発明は、前記バッファメモリは前記演算遅延時間に相当する以上の容量を有し、前記タイミング制御回路は前記演算遅延時間に相当するデータ読み出しの制御を実行することを特徴とする。
【００１４】
第５の発明は、前記デシメーションフィルタは複数段に分割され、前記分割されたデシメーションフィルタそれぞれの演算遅延時間に基づいて前記バッファメモリの容量にした。
【発明の効果】
【００１５】
本発明に係るデータ保存装置によれば、入力したアナログ信号はオーバーサンプリングによりＡ／Ｄ変換されてデジタルデータとなり、そのデジタルデータをバッファメモリが一定期間保存する。
一方、タイミング制御回路は、所定期間分のデジタルデータがメモリに保存されるようにタイミングを制御する。
デシメーションフィルタは、その動作タイミングを適切に制御されており、トリガ信号に基づいてデータ保存開始タイミングが決定される。このデシメーションフィルタは、トリガ信号に基づいて演算遅延時間だけ前のデジタルデータを所定レートに変換しながら、そのデジタルデータをバッファメモリから読み出してメモリに保存する。
これらの動作により、回路規模の増大や処理の複雑化もなく、トリガ信号と前記変換されたデジタルデータをメモリに保存開始するタイミングが正確に同期されることになる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態について図面を参照して説明する。なお、全図にわたり、同一機能には同一符号を付して説明を省略する。
【００１７】
図１は本発明の実施形態に係るデータ保存装置Ｅの概略構成図である。図１に示すデータ保存装置Ｅにおいて、アナログ信号が端子４より入力され、オーバーサンプリングＡ／Ｄ変換を行うＡ／Ｄ変換器１と、サンプリングされたデジタル出力を一時的に保存するバッファメモリ５と、バッファメモリ５に接続されてデシメーション処理を実行するデシメーションフィルタ６と、トリガ信号７に基づいて一定期間のデータを保存するデータメモリ（以下、単に「メモリ」と略す）２と、タイミング制御回路３から構成されている。
【００１８】
図２はデシメーションフィルタを構成するフィルタブロック群の概略構成図である。図１に示したデシメーションフィルタ６は、図２に示す複数のフィルタブロック８の出力が、セレクタ９により選択自在に接続されるように構成されている。個々のフィルタブロック８はそれぞれ独立してフィルタ演算を実行する。
【００１９】
これら、複数のフィルタブロック８はそれぞれ異なったタイミング、すなわち、１出力サンプル期間ずれたタイミングでフィルタ演算を実行して出力する。それらのフィルタ演算出力が、順次出力レートで選択されることによってデシメーションが実行される。
【００２０】
図３は６つのフィルタブロック（図２の８参照）が、各々１出力サンプル期間ずれたタイミングの説明図である。すなわち、図３に示すBlock１〜６は、それぞれ図２に示したフィルタブロック８のタイミングである。ここで、オーバーサンプリング比が４で各フィルタはタップ数２３のＦＩＲフィルタであり、それぞれ出力サンプル周期（Ａ／Ｄクロックの４クロック周期）だけずれたタイミングのデータを計算している。一般に、タップ数ｎ１、サンプル周期ＴｆｓのＦＩＲフィルタによる演算遅延時間Ｔｘは（ｎ１／２）×Ｔｆｓで表されるので、Ｄout１は実際には（２３／２）×Ｔｆｓ前のタイミングのデータである。
【００２１】
図３に示すように、トリガ信号がtrigger１のタイミングで入力された場合、トリガ入力された時点のデシメーションフィルタ出力であるＤout３からメモリ２にデータを保存すると、前記演算遅延時間Ｔｘのため、所望のタイミングより前のデータから（この場合Ｄ１９のタイミング）、メモリ２にデータを取り込むことになってしまう。
【００２２】
本発明では、バッファメモリ５が、Ａ／Ｄ変換器１とデシメーションフィルタ６の間に挿入され、演算遅延時間Ｔｘに相当するデータを一時的に保存している。このため、タイミング制御回路３は、トリガ信号７に基づき、図３（ａ）に示すように、トリガタイミングより演算遅延時間Ｔｘ前のデータをバッファメモリ５から読み出し、Block１のフィルタ（ｂ）から演算開始するようにデシメーションフィルタ６を制御する。
【００２３】
このバッファメモリ５において、デシメーションフィルタ６が有する演算遅延時間Ｔｘに相当する容量のオーバーサンプリングデータを保存することが好ましい。そのためには、バッファメモリ５は演算遅延時間Ｔｘに相当する以上の容量を有するＦＩＦＯ（First-In  First-Out）メモリとすることが好ましく、その場はタイミング制御回路３で演算遅延時間Ｔｘに相当するデータを読み出す制御が実行されることが好ましい。なお、ＦＩＦＯメモリとは、データを格納された順に取り出される方式のメモリである。
【００２４】
このように、デシメーションフィルタ６で発生する演算遅延時間Ｔｘに相当するデータを、バッファメモリ５で一時的に保存することにより、デシメーションフィルタの演算をトリガタイミングと正確に同期させて実行することができる。
【００２５】
従来のデータ保存装置Ｅ′であれば、トリガタイミングがＡ／Ｄ変換器１のクロックとは非同期で入力された場合、データ取り込みのタイミング調整の精度は、たかだか１出力サンプル周期の範囲内であったが、本発明により、バッファメモリ５を利用することで、デシメーションフィルタ６の演算開始点を制御可能にした。そうすると、より緻密なオーバーサンプリングクロックの精度で、データ取り込みのタイミングを調整することが可能となる。したがって、従来のデータ保存装置Ｅ′よりも高精度でトリガタイミングに同期したデジタルデータの保存が可能となる。
【００２６】
本発明の要点は、オーバーサンプリングで動作するＡ／Ｄ変換器１と、アナログ信号をＡ／Ｄ変換器１により変換されたデジタルデータを保存するメモリ２と、Ａ／Ｄ変換器１による変換遅延時間を考慮されたトリガ信号７に同期して所定期間分のデジタルデータをメモリ２に保存するためのタイミングを制御するタイミング制御回路３と、を備えたデータ保存装置Ｅにおいて、オーバーサンプリングされたデジタルデータを一定期間保存するバッファメモリ５と、トリガ信号７に基づき演算遅延時間Ｔｘだけ前のデジタルデータをバッファメモリ５から読み出して所定レートに変換するデシメーションフィルタ６と、を備えたことである。
【００２７】
図４は本発明の応用実施形態に係るデータ保存装置Ｅの概略構成図である。デシメーションレートが大きい場合、図４に示すような複数段にわたって分割したデシメーションフィルタ６′，６により、段階的にデシメーションを実行することも高精度化に効果的である。つまり、１段目のデシメーションフィルタ６′により、一旦中間の周波数ｆｔｍｐに落としてから、２段目のデシメーションフィルタ６で目的とする周波数レートのデータを得る。
【００２８】
この場合、１段目のデシメーションフィルタ６′と、２段目のデシメーションフィルタ６の間にバッファメモリ５を挿入し、デシメーションフィルタ６′，６の演算遅延時間に相当するデータを一時的に保存するようにする。このとき、１段目のデシメーションフィルタ６′における遅延時間Ｔｘ′を考慮しなければならない。
【００２９】
すなわち、図３の例で説明すれば、トリガ点で２段目のデシメーションフィルタ６に入力されるデータＤ34は、１段目のデシメーションフィルタ６′の遅延時間Ｔｘ′分遅れている。例えば、それが４出力サンプル周期（クロック）分だとすると、Ｄ38のデータから２段目のデシメーションフィルタ６が動作することになる。このことからバッファメモリ５の容量はデシメーションが１段階のフィルタのみで実行される場合よりも、１段目のデシメーションフィルタ６′による遅延時間Ｔｘ′分短くて済む。
【００３０】
このようにデシメーションフィルタ６′，６が複数段に分割された場合は、デシメーションフィルタ６′，６それぞれの演算遅延時間Ｔｘ′，Ｔｘに基づいたバッファメモリ５の容量とする。
【００３１】
なお、上述した実施の形態において示した動作手順、あるいは各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲においてプロセス条件や設計要求等に基づき種々変更可能である。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施形態に係るデータ保存装置の概略構成図である。
【図２】本発明の実施形態に係るデータ保存装置のデシメーションフィルタを構成するフィルタブロック群の概略構成図である。
【図３】本発明の実施形態に係るデータ保存装置において１出力サンプル期間ずれたタイミングの説明図である。
【図４】本発明の応用実施形態に係るデータ保存装置の概略構成図である。
【図５】従来技術によるデータ保存装置の概略構成図である。
【符号の説明】
【００３３】
１  Ａ／Ｄ変換器
２  メモリ
３  タイミング制御回路
５  バッファメモリ
６′，６  デシメーションフィルタ
７  トリガ信号
Ｅ  データ保存装置
Ｔｘ′，Ｔｘ  演算遅延時間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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