(57)【要約】【課題】高誘電率絶縁膜（Ｈｉｇｈ−Ｋ）を有する半導体装置において、薄い換算酸化膜厚（ＥＯＴ）と平滑な表面のゲート絶縁膜を可能にする事を目的とする。【解決手段】Ｈｉｇｈ−Ｋ膜の上界面と下界面どちらにも拡散防止膜がある場合には、物理膜厚を２．４ｎｍ以上５．０ｎｍ以下の範囲にする必要がある。上界面もしくは下界面どちらか一方に拡散防止膜がある場合には、物理膜厚を２．８ｎｍ以上５．０ｎｍ以下の範囲にする必要がある。上界面にも下界面どちらにも拡散防止膜がない場合には、物理膜厚を３．２ｎｍ以上５．０ｎｍ以下の範囲にする必要がある。また、Ｈｉｇｈ−Ｋ膜とＳｉ基板界面には拡散防止膜としてのＳｉ窒化膜が存在し、かつ、Ｈｉｇｈ−Ｋ膜と電極界面には窒素を含む拡散防止膜が存在する場合には、ＥＯＴが０．７ｎｍ以上で使用することにより、理想的な安定したＥＯＴと低いリーク電流特性を実現できる。【選択図】図４
2008078675.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の金属酸化物を含む高誘電体Ａからなる第１の絶縁膜と、
前記第１の絶縁膜の上に形成された前記第１の金属酸化物と窒素とを含む拡散防止機能を有する高誘電体Ｂからなる第２の絶縁膜と、
前記第１の絶縁膜の下に形成された前記第１の金属酸化物と窒素とを含む拡散防止機能を有する高誘電体Ｃからなる第３の絶縁膜と、
前記第２の絶縁膜上に形成された窒素含有バリアメタルを有するゲート電極とを備え、
前記第１の絶縁膜と前記第２の絶縁膜と前記第３の絶縁膜との総和からなる高誘電率絶縁膜の膜厚は、３．８ｎｍ以下でかつ臨界物理膜厚以上であり、
前記第１の金属酸化物は酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、酸化ランタン、酸化セリウム、酸化アルミニウム、ＢＳＴのうちのいずれかであることを特徴とする半導体装置。
【請求項２】
前記第１の金属酸化物は酸化ハフニウムであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の金属酸化物は酸化ジルコニウムであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の金属酸化物は酸化チタン、酸化タンタル、酸化ランタン、酸化セリウム、酸化アルミニウム、ＢＳＴのいずれか１つであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１の金属酸化物は酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタル、酸化ランタン、酸化セリウム、酸化アルミニウム、ＢＳＴのいずれか２つ以上であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記高誘電体Ｂはさらにシリコンを含むことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記高誘電体Ｃはさらにシリコンを含むことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記高誘電体Ａはさらにシリコンを含むことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記高誘電体Ａはさらに窒素を含むことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記ゲート電極は、前記窒素含有バリアメタル上に形成された導電体を有することを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
【請求項１１】
前記導電体は、Ａｌ，Ｒｕ，ＲｕＯ2のいずれかであることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記ゲート電極はＡｌ，Ｒｕ，ＲｕＯ2のいずれかを有することを特徴とする請求項１〜９に記載の半導体装置。
【請求項１３】
前記高誘電率絶縁膜の表面ラフネスの値は０．３ｎｍ以下であることを特徴とする請求項１〜１２のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電体（高誘電率材料）からなるゲート絶縁膜を有する半導体装置に関する。
【背景技術】
【０００２】
近年の半導体装置における高集積化及び高速化に対する技術進展に伴い、ＭＯＳＦＥＴの微細化が進められている。微細化に伴いゲート絶縁膜の薄膜化を進めると、トンネル電流によるゲートリーク電流の増大といった問題が顕在化してくる。この問題を抑制するために、ＨｆＯ2、ＺｒＯ2、Ｌａ2Ｏ3、ＴｉＯ2またはＴａ2Ｏ5等の高誘電率材料を用いたゲート絶縁膜（以下、Ｈｉｇｈ−Ｋ膜）により、薄いＳｉＯ2膜と等価な換算酸化膜厚（以下、ＥＯＴ：Equivalent  Oxide  Thickness）を実現しながら物理的な膜厚を厚くするという手法が研究されている。
【０００３】
また、昨今のシステムＬＳＩにおいては、演算処理を行う内部回路、入出力を受け持つ周辺回路、ＤＲＡＭなど、複数の機能を持つ回路を一つのチップに集積することが一般的となっている。このようなシステムＬＳＩを構成するＭＯＳＦＥＴには、駆動力を維持しつつリーク電流が小さいことが求められる。
【０００４】
従来のＨｉｇｈ−Ｋ膜の形成方法は特許文献１及び特許文献２に記載されたものが知られている。図１は、従来例の高誘電体オキシ窒化ジルコニウムまたは高誘電体オキシ窒化ハフニウムを有する電界効果型半導体装置の構造を示す模式図である。図１において、Ｓｉ基板１１の上にエピタキシャルＳｉ層１２を形成し、デバイスは半導体チャネル領域１３の上に形成される。これらの構造の基板に対し、１．３３×１０-1Ｐａの酸素雰囲気内で、６００〜７００℃で約３０秒間加熱することによって、好ましくは１ｎｍ未満の酸化物を形成する。この酸化膜は、厳密にはシリコン酸化膜でないオキシ窒化シリコン膜の超薄膜を用いることもできる。その後、この酸化膜はそのまま残されるか、希釈ＨＦにより取り除かれて水素終端されるか、または超高真空（１．３３×１０-6Ｐａ）のクラスターツール中で７８０℃程度のアニールで昇華されて原子的平滑なＳｉ表面を形成するか、これらのいずれかの方法により処理される。
【０００５】
基板がクリーンなＳｉ表面、酸化物層または保護障壁層のいずれかを持つように処理された後、この上にスパッタ、化学気相成長（ＣＶＤ）またはプラズマＣＶＤ等により、ジルコニウム金属またはハフニウム金属を形成する。さらに、ＮＯまたはＮ2Ｏのような酸素と窒素を含むガスでの酸窒化処理、低温遠隔Ｎ2／Ｏ2プラズマ処理、またはＮＨ3遠隔プラズマ窒化とその後の酸化処理等により、オキシ窒化ジルコニウムまたはオキシ窒化ハフニウムからなるゲート誘電体層１４に変換する。その後、Ａｒ等の不活性雰囲気中または還元性雰囲気中で、７５０℃、２０秒のアニールにより緻密化する。
【０００６】
以上のようにして、オキシ窒化ジルコニウムまたはオキシ窒化ハフニウムの多結晶もしくは非晶質のゲート誘電体層１４が形成される。その後、ゲート電極１５が蒸着される。このようなオキシ窒化ジルコニウムまたはオキシ窒化ハフニウムからなるゲート誘電体層１４は、ＳｉＯ2の比誘電率よりも著しく高い比誘電率を有する。
【０００７】
また、オキシ窒化ジルコニウムまたはオキシ窒化ハフニウムからなるゲート誘電体層１４には、半導体チャネル領域１３の近傍にＳｉＯ2の組成に近いジルコニウムシリケート層またはハフニウムシリケート層が自然に形成されている。高誘電率材料とシリコンとの３元系化合物からなるシリケート材料は、一般的に元になる高誘電率材料（非シリケート層）より誘電率が低い。
【特許文献１】特開２０００−５８８３２号公報
【特許文献２】米国特許第６０１３５５３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前述した従来例には、致命的な課題があることを我々は実験を通して見出した。この課題とは臨界物理膜厚以下の膜厚において、突き抜け酸素の影響により最も重要視すべきパラメーターであるＥＯＴが急激に増加し、安定したＥＯＴを形成できなくなることである。
【０００９】
さらにこの課題について分かりやすく説明する。小さいＥＯＴを得るための主な方法として、ゲート絶縁膜の膜厚を薄くする手法が挙げられる。我々は実験において、物理膜厚を薄くしていくとＥＯＴが直線的に減少していく（一般的に予想される傾向）が、ある臨界物理膜厚を境に逆に急激にＥＯＴが増加していく傾向（一般的でない異常な傾向）を詳細な実験を行うことにより新たに見出した。前述のように絶縁膜自体は、相対的に誘電率の低いシリケート層とＨｉｇｈ−Ｋ層との積層構造によりゲート絶縁膜が構成される。Ｈｉｇｈ−Ｋ層ではアニールにより結晶化が進むため、結晶化した粒界を介した酸素の拡散が起こりやすく、不要なＳｉＯ2層をＳｉ基板側の界面に形成してしまう。しかし、突き抜け酸素に起因する不要なＳｉＯ2層は、通常Ｓｉ基板近傍に自然に形成されるシリケート層に、さらに追加して形成されることになる。また、このような突き抜け酸素は膜内で不均一に起こるため、安定なＥＯＴを実現できない。ちなみに、通常Ｓｉ基板近傍に自然に形成されるシリケート層だけの場合は、その膜厚もほぼ一定しており、ＥＯＴも安定している。
【００１０】
さらに、突き抜け酸素に起因する不要なＳｉＯ2層に伴い、ゲートのリーク電流（Ｊｇ）もバラツキが増加し、ある臨界点を境にして急激に増加するので理想的なＥＯＴとリーク電流を保持できなくなるという問題があることを我々は見出した。
【００１１】
つまり、本発明の第１の実施形態で解決しようとする課題に関しては、前述した従来例である臨界物理膜厚以下の膜厚において突き抜け酸素の影響が顕著に増加し、最も重要視すべきパラメーターであるＥＯＴが急激に増加し、しかもそのＥＯＴおよびリーク電流にバラツキを生み、安定したＥＯＴやリーク電流を保持できなくなるという致命的な問題があった。
【００１２】
また、本発明の第２の実施形態で解決しようとする課題に関しては、ある膜厚以上で急激に高誘電体膜の表面ラフネスが増加するという問題があった。
【課題を解決するための手段】
【００１３】
上記の課題を解決するために、本発明に係る第１の半導体装置は、半導体基板上に形成された拡散防止機能を有する高誘電体Ａからなる第１の絶縁膜と、前記第１の絶縁膜上に形成された高誘電体Ｂからなる第２の絶縁膜と、前記第２の絶縁膜上に形成された拡散防止機能を有する高誘電体Ｃからなる第３の絶縁膜と、前記第３の絶縁膜上に形成されたゲート電極とを備えた半導体装置において、前記第１の絶縁膜と前記第２の絶縁膜と前記第３の絶縁膜との総和からなる高誘電率絶縁膜の膜厚が２．４ｎｍ以上であることを特徴とする。
【００１４】
この構成によって、ＥＯＴを理想的な値に制御でき、安定したＥＯＴと良好なリーク電流特性を実現できる。
【００１５】
上記の半導体装置において、前記ゲート電極はシリコン以外の金属で形成されて、前記高誘電率絶縁膜の換算酸化膜厚（ＥＯＴ）が０．７ｎｍ以上であることが好ましい。
【００１６】
また、本発明に係る第２の半導体装置は、半導体基板上に形成された高誘電体Ｂからなる第１の絶縁膜と、前記第１の絶縁膜上に形成された拡散防止機能を有する高誘電体Ｃからなる第２の絶縁膜と、前記第２の絶縁膜上に形成されたゲート電極とを備えた半導体装置において、前記第１の絶縁膜と前記第２の絶縁膜との総和からなる高誘電率絶縁膜の膜厚が２．８ｎｍ以上であることを特徴とする。
【００１７】
この構成によって、ＥＯＴを理想的な値に制御でき、安定したＥＯＴと良好なリーク電流特性を実現できる。
【００１８】
上記の半導体装置において、前記ゲート電極はシリコン以外の金属で形成されて、前記高誘電率絶縁膜の換算酸化膜厚（ＥＯＴ）が０．８ｎｍ以上であることが好ましい。
【００１９】
また、本発明に係る第３の半導体装置は、半導体基板上に形成された拡散防止機能を有する高誘電体Ａからなる第１の絶縁膜と、前記第１の絶縁膜上に形成された高誘電体Ｂからなる第２の絶縁膜と、前記第２の絶縁膜上に形成されたゲート電極とを備えた半導体装置において、前記第１の絶縁膜と前記第２の絶縁膜との総和からなる高誘電率絶縁膜の膜厚が２．８ｎｍ以上であることを特徴とする。
【００２０】
この構成によって、ＥＯＴを理想的な値に制御でき、安定したＥＯＴと良好なリーク電流特性を実現できる。
【００２１】
上記の半導体装置において、前記ゲート電極はシリコンで形成されて、前記高誘電率絶縁膜の換算酸化膜厚（ＥＯＴ）が１．１ｎｍ以上であることが好ましい。
【００２２】
また、本発明に係る第４の半導体装置は、半導体基板上に形成された高誘電体Ｂからなる絶縁膜と、前記絶縁膜上に形成されたゲート電極とを備えた半導体装置において、前記絶縁膜だけからなる高誘電率絶縁膜の膜厚が３．２ｎｍ以上であることを特徴とする。
【００２３】
この構成によって、ＥＯＴを理想的な値に制御でき、安定したＥＯＴと良好なリーク電流特性を実現できる。
【００２４】
上記の半導体装置において、前記ゲート電極はシリコンで形成されて、前記高誘電率絶縁膜の換算酸化膜厚（ＥＯＴ）が１．６ｎｍ以上であることが好ましい。
【００２５】
また、第１，第２，第３または第４の半導体装置において、前記高誘電率絶縁膜の膜厚が５．０ｎｍ以下であることを特徴とする。
【００２６】
この構成によって、平滑な表面を有するゲート絶縁膜を実現できる。
【００２７】
さらに、第１，第２，第３または第４の半導体装置において、高誘電体Ｂがハフニウムまたはジルコニウムの酸化物であることが好ましい。
【００２８】
また、第１または第２の半導体装置において、拡散防止機能を有する高誘電体Ｃがハフニウムまたはジルコニウムの酸化物に少なくとも窒素またはシリコンを含有することが好ましい。
【００２９】
また、第１または第３の半導体装置において、拡散防止機能を有する高誘電体Ａがシリコン窒化物またはシリコン窒化酸化物であることが好ましい。
【００３０】
また、第１または第３の半導体装置において、拡散防止機能を有する高誘電体Ａがハフニウムまたはジルコニウムの酸化物に少なくとも窒素またはシリコンを含有することが好ましい。
【発明の効果】
【００３１】
本発明の半導体装置によれば、Ｓｉ基板とＨｉｇｈ−Ｋ膜の界面に窒化絶縁膜からなる拡散防止膜が存在し、かつＨｉｇｈ−Ｋ膜と電極の界面には窒素含有絶縁層からなる拡散防止膜が存在する場合に、物理膜厚が２．４ｎｍ以上である高誘電率絶縁膜を用いることにより、ＥＯＴを理想的な値に制御でき、安定したＥＯＴと良好なリーク電流特性を実現できる。
【００３２】
また、本発明の第２の実施形態において、物理膜厚が５．０ｎｍ以下である高誘電率絶縁膜を用いることにより、平滑な表面を有するゲート絶縁膜を実現できる。
【発明を実施するための最良の形態】
【００３３】
（第１の実施形態の１）
以下、本発明の第１の実施形態について、図２〜図４を参照しながら説明する。
【００３４】
図２は、本発明の第１の実施形態に関わる半導体装置の製造方法の工程断面図を示す。まず、（１００）面を有するＳｉ基板２１上に素子分離用の絶縁膜２２を形成し、デバイス領域２３を形成する。この後、標準のＲＣＡ洗浄と希釈ＨＦ洗浄の後に、Ｓｉ基板２１の表面をＮＨ3ガス中に６００〜７００℃の温度で１０〜３０秒ほど曝してＳｉ窒化膜２４を形成する。この後、ＣＶＤソースを使用してＣＶＤ−ＨｆＯ2膜２５を形成する。また、Ｓｉ基板２１上にＳｉ窒化膜２４を形成せずに、ＣＶＤ−ＨｆＯ2膜２５を直接形成する場合も検討した。
【００３５】
ここで、ＣＶＤ−ＨｆＯ2膜２５はキャリヤガスとしてＮ2を使用し、液体ＨｆソースのＨｆ  t-butoxide（Ｃ16Ｈ26ＨｆＯ4）を使用し、乾燥Ｏ2と共に５００℃でＲＴ−ＣＶＤ（Rapid  Thermal  CVD）処理を用いて形成する。この原料となる元素としては、Ｈｆ，Ｏ，Ｃ，Ｈが含有される。また、Ｎ2ガスも含むが５００℃の温度では非常に不活性であるため、Ｎ2の寄与は非常に小さい。組成分析の結果、ＨｆとＯが主要な元素であってＨｆＯ2という組成を持ち、その内部に数％以下の微量なＣとＨを含有する。
【００３６】
他方、別のＣＶＤソースを使用した場合について説明する。ＣＶＤ−ＨｆＯ2膜２５はＡｒをキャリヤガスとし、Ｈｆ窒化物からなる固体ソースのＨｆ  nitrato（Ｈｆ（ＮＯ3）4）を使用し、乾燥Ｏ2と共に２００℃でコールドウォールタイプのＣＶＤ装置を用いて形成する。この原料となる元素としては、Ｈｆ，Ｏ，Ｎが挙げられる。また、Ａｒガスも含むが２００℃の温度では非常に不活性であるため、Ａｒの寄与は非常に小さい。組成分析の結果、ＨｆとＯが主要な元素であってＨｆＯ2という組成を持ち、その内部に数％以下の微量なＮを含有する。
【００３７】
次に、ＭＯＳＦＥＴ（ここではｎＭＯＳ）を形成するため、ＣＶＤ−ＨｆＯ2膜２５の上にゲート電極２６としてＰｏｌｙ−Ｓｉ膜またはＰＶＤ−ＴｉＮ／Ａｌ膜を形成する実験を行った。
【００３８】
Ｐｏｌｙ−Ｓｉ膜の場合の電極形成について説明する。ＣＶＤ−ＨｆＯ2膜２５の堆積後、Ｎ2中で６００〜８００℃の温度でアニール（以下、ＰＤＡ）を行った後、ＳｉＨ4を用いたＣＶＤによりＰｏｌｙ−Ｓｉ膜２６を５４０℃の温度で形成した。この後、５×１０15ｃｍ-2のＰイオン注入した後、ゲート電極のパターンニングを行った。活性化のアニールは乾燥Ｎ2中で９００℃，３０秒のＲＴＰにより行われた。
【００３９】
また、メタルゲートの場合の電極形成について説明する。ＣＶＤ−ＨｆＯ2膜２５の堆積後、Ｎ2中で６００〜８００℃の温度でＰＤＡを行った後、ＡｒスパッタによるＰＶＤ法によりバリアメタルと導電体からなるＴｉＮ／Ａｌ膜２６を形成した。バリアメタルの材料としてはＴａＮを使用してもよい。このメタルゲートの場合、バリアメタルに窒素を含有するため、ＣＶＤ−ＨｆＯ2膜２５の上層部に窒素が導入されて酸素の拡散防止機能を有した窒素含有層２７を同時に形成できる。
【００４０】
なお、このように形成されたＣＶＤ−ＨｆＯ2膜２５のＥＯＴは、ＬＣＲメーターによりＣＶ測定され、電極の空乏層や基板側の量子化効果を考慮したシミュレーションプログラムにより算出された。
【００４１】
次に、上記の実験により作成されたＨｉｇｈ−Ｋ膜を有するゲート構造は３つのタイプがあり、図３を参照しながら説明する。図３において、タイプ３１、タイプ３２およびタイプ３３は以下のように構成されている。
【００４２】
タイプ３１は、Ｓｉ基板２１上にＳｉ窒化膜２４を形成し、その上にＣＶＤ−ＨｆＯ2膜２５を形成し、その上にＴｉＮ／Ａｌ膜２６を形成した場合である。Ｈｉｇｈ−Ｋ膜２５とＳｉ基板２１の界面にはＳｉ窒化膜２４からなる拡散防止膜が存在し、かつ、Ｈｉｇｈ−Ｋ膜２５とＴｉＮ／Ａｌ膜２６の界面にも窒素を含有するＣＶＤ−ＨｆＯ2層２７からなる拡散防止膜が存在する。このタイプ３１は、上界面と下界面どちらにも拡散防止膜がある場合である。
【００４３】
タイプ３２は、Ｓｉ基板２１上にＳｉ窒化膜２４を形成し、その上にＣＶＤ−ＨｆＯ2膜２５を形成し、その上にＰｏｌｙ−Ｓｉ膜２６を形成した場合が１つのケースである。またこれとは別に、Ｓｉ窒化膜２４を形成せず、Ｓｉ基板２１上に直接ＣＶＤ−ＨｆＯ2膜２５を形成し、その上にＴｉＮ／Ａｌ膜２６を形成した場合がもう１つのケースである。つまり、Ｈｉｇｈ−Ｋ膜２５とＳｉ基板２１の界面にはＳｉ窒化膜２４からなる拡散防止膜が存在するか、もしくは、Ｈｉｇｈ−Ｋ膜２５とＴｉＮ／Ａｌ膜２６の界面には窒素を含有するＣＶＤ−ＨｆＯ2層２７からなる拡散防止膜が存在する場合に対応する。このタイプ３２は、上界面もしくは下界面のどちらか一方にのみ拡散防止膜がある場合である。なお、図中の波線は、拡散防止膜がない場合にＳｉ基板２１またはＰｏｌｙ−Ｓｉ膜２６とＨｉｇｈ−Ｋ膜２５とが反応した界面を模式的に表示している。
【００４４】
タイプ３３は、Ｓｉ窒化膜２４を形成せず、Ｓｉ基板２１上に直接ＣＶＤ−ＨｆＯ2膜２５を形成し、その上にＰｏｌｙ−Ｓｉ膜２６を形成した場合である。Ｈｉｇｈ−Ｋ膜２５とＳｉ基板２１の界面には拡散防止膜が存在せず、かつ、Ｈｉｇｈ−Ｋ膜２５とゲート電極２６の界面にも拡散防止膜が存在しない場合に対応する。このタイプ３３は上界面と下界面どちらにも拡散防止膜がない場合である。なお、図中の波線はタイプ３２と同様に、Ｓｉ基板２１またはＰｏｌｙ−Ｓｉ膜２６とＨｉｇｈ−Ｋ膜２５とが反応した界面を模式的に表示している。
【００４５】
次に、本発明に至った実験結果について図４を参照しながら説明する。図４の実験データの傾向について、図中の（１）〜（６）の番号順に説明する。縦軸はＥＯＴを示し、横軸は成膜時のエリプソメトリーで測定した物理膜厚を示す。
【００４６】
通常、高誘電率絶縁膜の物理膜厚を薄膜化させることでＥＯＴを下げる事ができる。（１）比較的厚い絶縁膜を形成した場合、ＥＯＴも比較的高い値を示す。（２）順次、薄い物理膜厚の絶縁膜を形成していくと、直線的にＥＯＴが減少していく。（３）ある臨界の物理膜厚に到達したとき、最小のＥＯＴを示す。（４）この臨界物理膜厚よりも薄膜化を進めると、急にＥＯＴが増加してしまう。ある臨界膜厚よりも薄い場合、成膜中または成膜後の処理中に残留酸素が高誘電率絶縁膜を拡散して、Ｓｉ基板との界面に不要なＳｉＯ2層を形成してしまう。このため、物理膜厚を薄膜化しても理想的な場合（（６）へ向かう点線）から大きく外れてしまう。（５）さらに薄膜化を進めた場合、異常なＥＯＴを示すこととなる。（６）理想的な場合に、点線が通常考えられる傾向である。
【００４７】
しかしながら、いままでＳｉＯ2膜またはＳｉＯＮ膜で一般的に考えられてきた傾向とは異なり、我々は詳細な実験を通して、Ｈｉｇｈ−Ｋ膜特有の臨界物理膜厚が存在する現象を見出した。この現象は、ある臨界膜厚を境にＥＯＴが理想直線から大きく外れることである。
【００４８】
一方、ＩＴＲＳ（International  Technology  Roadmap  for  Semiconductors，1999  Edition）の１２４ページの表３４ａに記載されているように、２００５年の１００ｎｍノードＣＭＯＳにおいて、要求されるＥＯＴは１．０〜１．５ｎｍであり、また要求されるＥＯＴの均一性は±４％以内である。これらの技術的スペックを踏まえると、安定でかつ薄いＥＯＴを実現するＨｉｇｈ−Ｋ膜を形成することがシリコンＬＳＩプロセスに要求されている。この技術動向からも、本発明で提案する臨界物理膜厚は非常に重要な意味を持つ。つまり、図４の（３）で示した臨界物理膜厚以上の高誘電率絶縁膜を形成し、所望のＥＯＴを実現することが必須となる。
【００４９】
次に、本発明に至った実験結果について図５〜図７を参照しながら詳しく順に説明する。図５において、丸のデータは図３で示したタイプ３２の結果であり、菱形のデータはタイプ３１の結果を示す。物理膜厚を薄くしていくとＥＯＴが直線的に減少していくが、２．４ｎｍの臨界物理膜厚を境に、逆にＥＯＴが急激に増加していく傾向を示す。タイプ３１は上下の界面に拡散防止膜を形成しているので、タイプ３２と比較して同じ物理膜厚でもその分布は薄いＥＯＴ側に位置している。つまり、拡散防止機能の効果が確認できる。
【００５０】
図６において、丸と菱形のデータは図３で例示したタイプ３２の傾向を示す。上下の内どちらかの界面に拡散防止膜を形成した場合には、物理膜厚を薄くしていくとＥＯＴが直線的に減少していくが、２．８ｎｍの臨界物理膜厚を境に、逆にＥＯＴが急激に増加していく傾向を示す。
【００５１】
図７において、黒丸のデータは図３で示したタイプ３３の結果を示す。上下の界面に拡散防止膜を形成しない場合には、物理膜厚を薄くしていくとＥＯＴが直線的に減少していくが、３．２ｎｍの臨界物理膜厚を境に、逆にＥＯＴが急激に増加していく傾向を示す。
【００５２】
なお、図５〜図７で示した実験結果において、同じ物理膜厚に対するＥＯＴのバラツキは、ＰＤＡの温度および活性化の温度等による影響を示している。プロセスが最適化できた場合には、同じ物理膜厚に対するＥＯＴのバラツキは最も小さい値を示し、図５〜図７で示した直線のところに位置する。成膜膜厚を臨界物理膜厚より薄くした場合、酸素が拡散して突き抜けてしまい、急激にＥＯＴが増加するため、同じチップ内やウエハ内においてもＥＯＴのバラツキが大きくなり制御不能となる。このため、成膜膜厚を臨界物理膜厚より厚くすることは必須となる。
【００５３】
次に、ＣＶＤ−ＨｆＯ2を成膜した後のプロセスについて説明する。ＰＤＡ中の残留酸素、Ｐｏｌｙ−Ｓｉ成膜時の巻き込み酸素、ＰＶＤのメタル蒸着中の残留酸素およびＰｏｌｙ−Ｓｉ膜を活性化するアニール中の残留酸素等の影響によって、プロセス中の雰囲気からＨｆＯ2膜に酸素が拡散することを完全に防ぐことは非常に難しい。純粋なＮ2を使用してもｐｐｍオーダーの残留酸素があり、プロセスの処理時間を考慮すると表面に暴露される酸素の量は無視できない。また、Ｐｏｌｙ−Ｓｉの活性化アニールでは９００〜１０００℃の高温を用いるので、この温度では酸化自体を促進する。ＰＤＡを行った後、エリプソメトリーで測定した物理膜厚がある臨界物理膜厚よりも薄いと、その後のゲート電極形成および活性化のアニール等で表面から微量の酸素が拡散し、Ｓｉ基板に達した時には結果的に０．数ｎｍのＳｉＯ2を形成してしまう。この場合、全体のＥＯＴが１．０ｎｍという極薄の膜に対して、０．数ｎｍの値の増加は、ＥＯＴとして数１０％程度の増加を意味し、Ｈｉｇｈ−Ｋ膜としては致命的な問題である。このように微量酸素の影響に関して考えると、酸素自体が表面から拡散する機構が主であるため物理膜厚に非常に影響され、一旦酸素が拡散してしまうと、同じチップ内やウエハ内においてもＥＯＴのバラツキが顕著となる。
【００５４】
したがって、安定してＥＯＴを制御するためには、成膜後の物理膜厚に最小臨界膜厚を設ける必要があることを我々は見出した。この事実は、従来予想されていた延長線上で物理膜厚の薄膜化を進めた場合に、実際には新しい現象が極薄のＨｉｇｈ−Ｋ膜で観察され、我々はその実験を通して課題を見出したと共に、その原因を吟味し、解決策を検討した。
【００５５】
以上の結果から、タイプ３１は上界面と下界面どちらにも拡散防止膜がある場合であって、物理膜厚は２．４ｎｍ以上必要である。また、タイプ３２は上界面もしくは下界面どちらか一方に拡散防止膜がある場合であって、物理膜厚は２．８ｎｍ以上必要である。また、タイプ３３は上界面と下界面どちらにも拡散防止膜がない場合であって、物理膜厚は３．２ｎｍ以上必要である。
【００５６】
（第１の実施形態の２）
前述の臨界物理膜厚の説明に加え、その臨界物理膜厚の前後でのＥＯＴとリーク電流特性の相関について、図８〜図１２を参照しながらさらに説明する。図８〜図１２は、ＥＯＴに対するゲート電圧が−１Ｖでのリーク電流を示し、図３に示すタイプに分けて説明する。
【００５７】
タイプ３１は上界面と下界面どちらにも拡散防止膜がある場合であって、そのリーク電流特性を図９に示す。Ｈｉｇｈ−Ｋ膜の膜厚が非常に薄い場合は、プロセス起因の巻き込み酸素によりＳｉ基板側で酸化が起こり、タイプ３１からタイプ３２に変化するところがあり、図中の点線で示してある。最小のＥＯＴは約０．７ｎｍである。したがって、ＥＯＴが０．７ｎｍ以上でかつリーク電流が１０-3Ａ／ｃｍ2以下の特性を示すゲート絶縁膜を使用することが、良好なリーク電流特性を示すので望ましい。これ以外の範囲では、同じＥＯＴにおいても非常に高いリーク電流を示しゲート絶縁膜としては不適切であり、変曲点を境に同じＥＯＴでみると数桁以上も高いリーク電流を示す。
【００５８】
タイプ３２は上界面もしくは下界面どちらか一方に拡散防止膜がある場合であって、ゲート電極にＴｉＮ／Ａｌ膜を使用した場合のリーク電流特性を図１０に示す。最小のＥＯＴは約０．８ｎｍである。したがって、ＥＯＴが０．８ｎｍ以上でかつリーク電流が１０-1Ａ／ｃｍ2以下の特性を示すゲート絶縁膜を使用することが、良好なリーク電流特性を示すので望ましい。これ以外の範囲では、同じＥＯＴにおいても非常に高いリーク電流を示しゲート絶縁膜としては不適切であり、変曲点を境に同じＥＯＴでみると数桁以上も高いリーク電流を示す。
【００５９】
また、タイプ３２でゲート電極にＰｏｌｙ−Ｓｉ膜を使用した場合のリーク電流特性を図１１に示す。Ｈｉｇｈ−Ｋ膜の膜厚が非常に薄い場合は、プロセス起因の巻き込み酸素によりＳｉ基板側で酸化が起こり、タイプ３２からタイプ３３に変化するところがあり、図中の点線で示してある。最小のＥＯＴは約１．１ｎｍである。したがって、ＥＯＴが１．１ｎｍ以上でかつリーク電流が５×１０-4Ａ／ｃｍ2以下の特性を示すゲート絶縁膜を使用することが、良好なリーク電流特性を示すので望ましい。これ以外の範囲では、同じＥＯＴにおいても非常に高いリーク電流を示しゲート絶縁膜としては不適切であり、変曲点を境に同じＥＯＴでみると数桁以上も高いリーク電流を示す。
【００６０】
タイプ３３は上界面と下界面どちらにも拡散防止膜がない場合であって、そのリーク電流特性を図１２に示す。最小のＥＯＴは約１．６ｎｍである。したがって、ＥＯＴが１．６ｎｍ以上でかつリーク電流が１０-2Ａ／ｃｍ2以下の特性を示すゲート絶縁膜を使用することが、良好なリーク電流特性を示すので望ましい。これ以外の範囲では、同じＥＯＴにおいても非常に高いリーク電流を示しゲート絶縁膜としては不適切であり、変曲点を境に同じＥＯＴでみると数桁以上も高いリーク電流を示す。
【００６１】
以上の内容をまとめて説明する。図８に示すように、ＥＯＴに対するリーク電流の特徴を調べた結果、Ｓｉ基板側にも電極側にも拡散防止膜に用いない場合のタイプ３３では、同じＥＯＴに対してもっともリーク電流が高い。Ｓｉ基板とＨｉｇｈ−Ｋ膜の界面にＳｉ窒化膜を拡散防止膜に用いた場合、またはＨｉｇｈ−Ｋ膜とゲート電極の界面に窒素含有層の拡散防止膜を用いた場合のタイプ３２では、同じＥＯＴに対してリーク電流を低減できる。さらに、下界面および上界面ともに拡散防止膜を用いた場合のタイプ３１では、リーク電流をもっとも低減できる。
【００６２】
つまり、本発明の第１の実施形態において、Ｓｉ基板とＨｉｇｈ−Ｋ膜の界面にＳｉ窒化膜（窒化絶縁膜）からなる拡散防止膜が存在し、かつＨｉｇｈ−Ｋ膜とゲート電極（窒素含有バリアメタル）の界面に窒素を含有するＣＶＤ−ＨｆＯ2層（窒素含有絶縁層）からなる拡散防止膜が存在する場合には、ＥＯＴは０．７ｎｍ以上で、かつ物理膜厚は２．４ｎｍ以上であるＨｉｇｈ−Ｋ膜を用いることにより、安定したＥＯＴと良好なリーク電流特性を実現できる。
【００６３】
また、Ｓｉ基板とＨｉｇｈ−Ｋ膜の界面にＳｉ窒化膜（窒化絶縁膜）からなる拡散防止膜が存在せず、Ｈｉｇｈ−Ｋ膜とゲート電極の界面に窒素を含有するＣＶＤ−ＨｆＯ2層（窒素含有絶縁層）からなる拡散防止膜が存在する場合には、ＥＯＴが０．８ｎｍ以上で、かつ物理膜厚が２．８ｎｍ以上であるＨｉｇｈ−Ｋ膜を用いることにより、安定したＥＯＴと良好なリーク電流特性を実現できる。
【００６４】
また、Ｈｉｇｈ−Ｋ膜とゲート電極の界面に窒素を含有するＣＶＤ−ＨｆＯ2層（窒素含有絶縁層）からなる拡散防止膜が存在せず、Ｓｉ基板とＨｉｇｈ−Ｋ膜の界面にＳｉ窒化膜（窒化絶縁膜）からなる拡散防止膜が存在する場合には、ＥＯＴが１．１ｎｍ以上で、かつ物理膜厚が２．８ｎｍ以上であるＨｉｇｈ−Ｋ膜を用いることにより、安定したＥＯＴと良好なリーク電流特性を実現できる。
【００６５】
また、Ｓｉ基板とＨｉｇｈ−Ｋ膜の界面にＳｉ窒化膜（窒化絶縁膜）からなる拡散防止膜が存在せず、Ｈｉｇｈ−Ｋ膜とゲート電極の界面に窒素を含有するＣＶＤ−ＨｆＯ2層（窒素含有絶縁層）からなる拡散防止膜が存在しない場合に、ＥＯＴが１．６ｎｍ以上で、かつ物理膜厚が３．２ｎｍ以上であるＨｉｇｈ−Ｋ膜を用いることにより、安定したＥＯＴと良好なリーク電流特性を実現できる。
【００６６】
以上のように本発明の第１の実施形態において、所定の臨界物理膜厚以上で、所定のＥＯＴ以上である高誘電率絶縁膜を用いることにより、ＥＯＴを理想的な値に制御でき、安定したＥＯＴと良好なリーク電流特性を実現できる。
【００６７】
（第２の実施形態）
以下、本発明の第２の実施形態について、図１３と図１４を参照しながら説明する。
【００６８】
図１３において、成膜後の物理膜厚に対する原子間力顕微鏡（ＡＦＭ）による表面ラフネス（Surface  Roughness）の値（以下、ＲＭＳ）を示した。堆積前のＳｉ基板のＲＭＳは０．１５ｎｍ程度である。デポにより物理膜厚を増加させていくと、約３．８ｎｍ以上からＲＭＳが急激に増加する。この表面ラフネスの結果は、堆積温度を２００〜５００℃に変えた範囲、および成膜時の混合酸素分圧比を０〜９０％に変えた範囲内でも統一的な傾向を示した。
【００６９】
このような表面ラフネスのある絶縁膜に電界をかけた時、ゲート絶縁膜の薄い部分では電界集中を引き起こすため信頼性を悪くする。また面内でのリーク電流のバラツキも生じる。これらの問題を解決するためには、表面ラフネスを低減する必要がある。
【００７０】
また、ＩＴＲＳ（International  Technology  Roadmap  for  Semiconductors，1999  Edition）の１１９ページの表３３ａを参照すると、２００５年の１００ｎｍＣＭＯＳレベルでは、ゲート絶縁体をＳｉＯ2として考えた場合に、表面ラフネスは０．１ｎｍ以下が要求されている（１２１ページの注釈［Ｌ］を参照）。
【００７１】
本発明で説明した高誘電率材料は比誘電率が約１３以上を有するため、要求される表面ラフネスをＥＯＴを基準に換算すると、ＲＭＳを約０．３ｎｍ以下にすることが要求される。このため、ＲＭＳを０．３ｎｍ以下に抑えるには、図１３の結果から物理膜厚は少なくとも約５．０ｎｍ以下にすることが必要である。
【００７２】
以上のように、本発明の第２の実施形態において、物理膜厚は５．０ｎｍ以下である高誘電率絶縁膜を用いることにより、平滑な表面を有するゲート絶縁膜が形成できる。
【００７３】
なお、本発明の第１と第２の実施形態で示した成膜時の物理膜厚の適応範囲を図１４にまとめた。図３で示したタイプ３１は上界面と下界面どちらにも拡散防止膜がある場合であって、物理膜厚が２．４ｎｍ以上で５．０ｎｍ以下の範囲が必要である。また、タイプ３２は上界面もしくは下界面どちらか一方に拡散防止膜がある場合であって、物理膜厚が２．８ｎｍ以上で５．０ｎｍ以下の範囲が必要である。また、タイプ３３は上界面と下界面どちらにも拡散防止膜がない場合であって、物理膜厚が３．２ｎｍ以上で５．０ｎｍ以下の範囲が必要である。
【００７４】
なお、本発明の第１と第２の実施形態において、Ｓｉ基板とＣＶＤ−ＨｆＯ2膜の界面にＳｉ窒化膜からなる拡散防止膜を形成する方法は、ＮＨ3、ＮＯまたはＮ2Ｏ等の窒素を含むガス中での熱窒化またはプラズマ窒化等の窒化処理を用いてもよい。
【００７５】
また、ＣＶＤ−ＨｆＯ2膜とゲート電極の界面に窒素含有絶縁層からなる拡散防止膜を形成する方法は、ゲート電極形成前にＣＶＤ−ＨｆＯ2膜自体を窒素を含むガス中での窒素プラズマ処理を用いてもよい。または、窒素を含むガスを添加したＡｒスパッタによりバリアメタル（ＴｉＮまたはＴａＮ等）を蒸着形成する初期部分に、自動的にＣＶＤ−ＨｆＯ2膜の上層部が窒素プラズマ処理される方法を用いてもよい。さらに、ＣＶＤ−ＨｆＯ2膜を堆積する最終部分に窒素を含むガスを導入して上層部を窒素含有の高誘電率絶縁膜とする方法を用いてもよい。
【００７６】
また、高誘電率絶縁膜になる金属窒化物（ＨｆＮまたはＺｒＮ等）を堆積した後、酸化処理をして膜中に窒素を含有するゲート絶縁膜を作ることもできる。また、ＣＶＤ−ＨｆＯ2膜を堆積形成する初期部分に窒素を含むガスを導入してＳｉ基板側の下層部を窒素含有の高誘電体絶縁膜とする工程を設けてもよい。さらに、下界面の拡散防止機能を有する高誘電率絶縁膜、中間の高誘電率絶縁膜および上界面の拡散防止機能を有する高誘電率絶縁膜のすべてに窒素またはシリコンを含有してもよい。
【００７７】
なお、高誘電率絶縁膜はＨｆＯ2を用いて説明したが、ハフニウムをジルコニウムに代えてＺｒＯ2を用いても本発明の効果は得られる。
【００７８】
また、ＨｆＯ2膜の形成には液体のＨｆソース（Ｃ16Ｈ36ＨｆＯ4）を用いたが、以下の材料を用いることもできる。ＣＶＤ法で堆積する場合には、ＴＤＥＡＨ（Tetrakis  diethylamido  hafnium、テトラキスジエチルアミドハフニウム、Ｃ16Ｈ40Ｎ4Ｈｆ）、ＴＤＭＡＨ（Tetrakis  dimethylamino  hafnium、テトラキスジメチルアミノハフニウム、Ｃ8Ｈ24Ｎ4Ｈｆ）、およびＨｆ（ＭＭＰ）4（Tetrakis  1-Methoxy-2-methyl-2-propoxy  hafnium、テトラキス１メトキシ２メチル２プロポキシハフニウム、Ｈｆ［ＯＣ（ＣＨ3）2ＣＨ2ＯＣＨ3］4）を使用することができる。また、固体ソース（例えばＨｆ（ＮＯ3）4）も使用することができる。さらに、ＰＶＤ法で堆積する場合には、ハフニウム（Ｈｆ）ターゲットに酸素およびアルゴンを加えた混合ガスを用いて形成することもできる。
【００７９】
さらに、臨界物理膜厚に関するＥＯＴの挙動は、Ｈｉｇｈ−Ｋ膜の堆積時の組成または材料に関わらない反応として一般化できるため、本発明はＨｆＯ2とＺｒＯ2以外の、例えばＴｉＯ2、Ｔａ2Ｏ5、Ｌａ2Ｏ3、ＣｅＯ2、Ａｌ2Ｏ3、ＢＳＴ等またはこれらの３元系酸化膜（例えば、ＨｆxＡｌyＯ2）、さらにこれらにＳｉを予め含有するシリケイト膜すべてに適応が可能である。
【００８０】
また、本発明の実施形態において、電極材料に他の金属を用いてもよい。ＴｉＮに代えて、高誘電率絶縁膜の表面を窒化処理した後、ＴａＮ、Ａｌ、Ｒｕ、ＲｕＯ2またはこれらの材料にＳｉまたはＧｅを混ぜた材料でもよい。
【産業上の利用可能性】
【００８１】
本発明の半導体装置は、高誘電体（高誘電率材料）からなるゲート絶縁膜を使用する際に有用である。
【図面の簡単な説明】
【００８２】
【図１】従来例のＨｉｇｈ−Ｋ膜を有する半導体装置の構造を示す模式図
【図２】本発明の第１の実施形態に関わる半導体装置の製造方法を示す工程断面図
【図３】本発明の第１の実施形態に関わるゲート構造の３タイプの説明図
【図４】本発明の第１の実施形態に関わる物理膜厚とＥＯＴの説明図
【図５】本発明の第１の実施形態において拡散防止膜が上下の界面にある場合での物理膜厚とＥＯＴの相関図
【図６】本発明の第１の実施形態において拡散防止膜が片方の界面のみにある場合での物理膜厚とＥＯＴの相関図
【図７】本発明の第１の実施形態において拡散防止膜が上下の界面にない場合での物理膜厚とＥＯＴの相関図
【図８】本発明の第１の実施形態に関わるＥＯＴに対するリーク電流の特性図
【図９】本発明の第１の実施形態に関わるタイプ３１のＥＯＴに対するリーク電流の特性図
【図１０】本発明の第１の実施形態に関わるタイプ３２においてメタルゲートの場合のＥＯＴに対するリーク電流の特性図
【図１１】本発明の第１の実施形態に関わるタイプ３２においてＰｏｌｙ−Ｓｉゲートの場合のＥＯＴに対するリーク電流の特性図
【図１２】本発明の第１の実施形態に関わるタイプ３３のＥＯＴに対するリーク電流の特性図
【図１３】本発明の第２の実施形態に関わる物理膜厚と表面ラフネスの相関図
【図１４】本発明の第１および第２の実施形態に関わる物理膜厚のプロセス範囲の説明図
【符号の説明】
【００８３】
１１  Ｓｉ基板
１２  エピタキシャルＳｉ層
１３  半導体チャネル領域
１４  オキシ窒化ジルコニウムまたはオキシ窒化ハフニウムからなるゲート誘電体層
１５  ゲート電極
２１  Ｓｉ基板
２２  素子分離用の絶縁膜
２３  デバイス領域
２４  Ｓｉ窒化膜からなる拡散防止膜
２５  ＣＶＤ−ＨｆＯ2膜からなるＨｉｇｈ−Ｋ膜
２６  Ｐｏｌｙ−Ｓｉ膜またはＴｉＮ／Ａｌ膜からなるゲート電極
２７  窒素を含有するＣＶＤ−ＨｆＯ2層からなる拡散防止膜
３１  Ｓｉ基板／Ｓｉ窒化膜／Ｈｉｇｈ−Ｋ膜／（ＴｉＮ／Ａｌ膜）の構造
３２  Ｓｉ基板／Ｓｉ窒化膜／Ｈｉｇｈ−Ｋ膜／Ｐｏｌｙ−Ｓｉ膜またはＳｉ基板／Ｈｉｇｈ−Ｋ膜／（ＴｉＮ／Ａｌ膜）の構造
３３  Ｓｉ基板／Ｈｉｇｈ−Ｋ膜／Ｐｏｌｙ−Ｓｉ膜電極の構造
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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