(57)【要約】【課題】リカバリ電流の小さいＳｉＣのダイオードを並列接続したパワー半導体素子のスイッチング回路で、ターンオン時の素子損失、リカバリ時のダイオード損失を低減しながら、リンギングなどによるノイズを低減する。【解決手段】パワー半導体スイッチング素子のゲート電圧、コレクタ電圧を検出し、その検出値に基づいて、ゲート駆動電圧を数段階に可変する。【選択図】図２
2008092663.tif 000002
【特許請求の範囲】
【請求項１】
ワイドギャップ半導体のショットキーバリアダイオード或いはワイドギャップ半導体の還流用ダイオードが接続されたパワー半導体スイッチング素子を駆動させるためのゲート駆動回路であって、
前記パワー半導体スイッチング素子の電圧の値を検出する素子電圧検出手段と、
前記素子電圧検出手段によって検出された電圧値に基づいて、ゲート駆動抵抗或いは駆動電流を変化させる駆動制御手段と、
を備えることを特徴とするゲート駆動回路。
【請求項２】
前記素子電圧検出手段は、前記パワー半導体スイッチング素子のゲート電圧の値が所定の電圧値になったか否かを検出し、
前記駆動制御手段は、前記検出されたゲート電圧値に基づいて、前記ゲート駆動抵抗或いは駆動電流を変化させることを特徴とする請求項１に記載のゲート駆動回路。
【請求項３】
前記検出された所定のゲート電圧値は、前記パワー半導体スイッチング素子の閾値電圧以下であることを特徴とする請求項２に記載のゲート駆動回路。
【請求項４】
前記素子電圧検出手段は、前記パワー半導体スイッチング素子のコレクタ電圧、或いはドレイン電圧の値が所定の電圧値になったか否かを検出し、
前記駆動制御手段は、前記検出されたコレクタ或いはドレイン電圧値に基づいて、前記ゲート駆動抵抗或いは駆動電流を変化させることを特徴とする請求項１に記載のゲート駆動回路。
【請求項５】
前記検出されたコレクタ或いはドレインの電圧値は、前記ゲート駆動回路の駆動電圧以下であることを特徴とする請求項４に記載のゲート駆動回路。
【請求項６】
前記駆動制御手段は、前記ゲート抵抗を第１の抵抗値から、この第１の抵抗値よりも大きい第２の抵抗値に変化させることを特徴とする請求項１に記載のゲート駆動回路。
【請求項７】
前記駆動制御手段は、前記ゲート抵抗を第１の抵抗値から、この第１の抵抗値よりも大きい第２の抵抗値に変化させ、所定期間経過後に再度前記第１の抵抗値に戻すことを特徴とする請求項１に記載のゲート駆動回路。
【請求項８】
ワイドギャップ半導体のショットキーバリアダイオード或いはワイドギャップ半導体の還流用ダイオードが接続されたパワー半導体スイッチング素子を駆動させるためのゲート駆動回路であって、
前記パワー半導体スイッチング素子のゲート電圧の値を検出するゲート電圧検出手段と、
前記素子電圧検出手段によって検出されたゲート電圧値に基づいて、ワンショットパルスを発生させるワンショットパルス発生手段と、
前記ワンショットパルスの発生期間に第１の抵抗値からこの第１の抵抗値よりも大きい第２の抵抗値にゲート駆動抵抗値を変化させ、前記ワンショットパルスの期間終了後は前記第１の抵抗値に前記ゲート駆動抵抗値を戻す駆動制御手段と、
を備えることを特徴とするゲート駆動回路。
【請求項９】
前記駆動制御手段は、前記ワンショットパルスの発生期間のみＰＭＯＳスイッチング素子をＯＮすることによってゲート駆動抵抗値を変化させることを特徴とする請求項８に記載のゲート駆動回路。
【請求項１０】
前記ワンショットパルスの発生期間は１００ｎｓから２０００ｎｓであることを特徴とする請求項８に記載のゲート駆動回路。
【請求項１１】
ワイドギャップ半導体のショットキーバリアダイオード或いはワイドギャップ半導体の還流用ダイオードが接続されたパワー半導体スイッチング素子を駆動させるためのゲート駆動回路であって、
前記ゲート駆動回路のターンオン時に高速充電するスピードアップコンデンサと、
前記パワー半導体スイッチング素子のゲート電圧の値を検出するゲート電圧検出手段と、
前記ゲート電圧検出手段が検出するゲート電圧値に応答して、ＯＮ及びＯＦＦするスイッチ手段と、を備え、
前記パワー半導体スイッチング素子のゲート駆動抵抗値は、前記スピードアップコンデンサへの充電期間には第１の抵抗値となり、前記スピードアップコンデンサへの充電が終了した後は前記第１の抵抗値よりも大きい第２の抵抗値になり、その後前記ゲート電圧検出手段によって所定の閾値以下のゲート電圧値が検出されたら前記スイッチング手段がＯＮとなって再度前記第１の抵抗値に変化することを特徴とするゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体モジュールのゲート駆動回路に関する。
【背景技術】
【０００２】
近年、ワイドギャップ半導体素子として炭化ケイ素（ＳｉＣ）や、窒化ガリウム（ＧａＮ）などが注目を浴びてきている。これらの材料は、Ｓｉより約１０倍の高い絶縁破壊電圧強度を持ち、耐圧を確保するためのドリフト層を１／１０程度まで薄くできるため、パワーデバイスの低オン電圧化を実現可能である。これにより、Ｓｉではバイポーラ素子しか使用できないような高耐圧領域でも、ＳｉＣなどのワイドギャップ半導体素子では、ユニポーラ素子が使用できるようになる。
【０００３】
インバータ回路に用いるパワー半導体モジュールには、スイッチングデバイスに並列に還流用のダイオードが接続されている。従来のパワー半導体モジュールでは、還流用のダイオードとしてＳｉ−ＰｉＮダイオードが使用されてきた。Ｓｉ−ＰｉＮダイオードはバイポーラ型の半導体素子であり、順方向バイアスで大電流を通電させる場合、伝導度変調により電圧降下が低くなるような構造となっている。しかし、ＰｉＮダイオードは、順方向バイアス状態から逆バイアス状態に至る過程で、伝導度変調によりＰｉＮダイオードに残留したキャリアが逆回復電流として発生するという特性を持つ。ＳｉのＰｉＮダイオードにおいては、残留するキャリアの寿命が長いため、逆回復電流が大きくなる。そのため、この逆回復電流により、ターンオン時の損失（Eon）や、ダイオードが逆回復したときに素子に発生するリカバリ損失（Err）が大きくなるという欠点がある。
【０００４】
一方、ショットキーバリアダイオード（ＳＢＤ）はユニポーラ型の半導体素子であり、伝導度変調によるキャリア発生が殆どないので、インバータ回路で使用される場合、逆回復電流が非常に小さいため、ターンオン損失やリカバリ損失を小さくできる。従来のＳｉは絶縁破壊電界強度が低いため、高耐圧を持たせる構造でＳＢＤを作製すると通電時に大きな抵抗が生じるため、Ｓｉ−ＳＢＤでは耐圧２００Ｖ程度が限界であった。ところが、ＳｉＣはＳｉの１０倍の絶縁破壊電界強度を持つため、高耐圧のＳＢＤの実用化が可能となり、ターンオン時の損失（Eon）や、ダイオードが逆回復したときに素子に発生するリカバリ損失（Err）を低減することが可能になることが広く知られている。
【０００５】
また、従来のＳｉのＰｉＮダイオードを用いたパワーモジュールのインバータの主回路では、ＰｉＮダイオードの逆回復電流の減衰時の電流変化（逆回復ｄｉ／ｄｔ）と主回路インダクタンスＬとの積により、転流サージ電圧（ΔＶｐ＝Ｌ×逆回復ｄｉ／ｄｔ）が加わり、電源電圧（Ｅ）とサージ電圧（ΔＶｐ）の和（Ｅ＋ΔＶｐ）がパワー半導体スイッチング素子の耐電圧を超えると、パワー半導体素子を壊してしまう可能性がある。そのため、主回路のインダクタンスの低減技術が種々提案されている。
【０００６】
さらに、パワー半導体のゲート駆動回路においては、ＰｉＮダイオードの逆回復電流の減衰時の電流変化（ｄｉ／ｄｔ）を小さくするため、ゲート抵抗を大きくすることは公知である。
【０００７】
【非特許文献１】Ｓｉ−ＭＯＳＦＥＴ／ＳｉＣ−ＳＢＤペアによる高パワー密度電力変換器のための素子限界損失解析法（電気学会研究会資料  ２００５年１０月２７日  電子デバイス・半導体電力変換合同研究会  ＥＤＤ−０５−４６（ＳＰＣ−０５−７１））
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ＳｉＣなどのショットキーバリアダイオード（ＳｉＣ−ＳＢＤ）は、上述のように、逆回復電流が非常に小さいため、ターンオン損失やリカバリ損失が本質的に小さい。また、逆回復ｄｉ／ｄｔを小さくできれば、さらに、パワー半導体スイッチング素子のゲート抵抗を小さくし、パワースイッチング素子のスイッチ速度（ターンオン速度）を早くすることが可能になり、さらに低損失化が可能になる。
【０００９】
しかしながら、ＳｉＣ−ＳＢＤでも接合容量は多少あるので、パワースイッチング素子のスイッチ速度を早くすると逆回復ｄｉ／ｄｔも大きくなるため、サージ電圧（リンギング電圧）が大きくなってパワー半導体素子のスイッチング損失が大きくなり、またリンギングノイズも大きくなってしまうという欠点がある。即ち、ＳｉＣ−ＳＢＤではスイッチング損失の低減と低ノイズ化を両立することは非常に困難である。
【００１０】
本発明はこのような状況に鑑みてなされたものであり、パワー半導体素子のスイッチング損失の低減及び低ノイズ化を共に実現することのできるゲート駆動回路を提供するものである。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明の電圧駆動型のパワー半導体スイッチング素子のゲート駆動回路は、ＳｉＣやＧａＮなどのワイドギャップ半導体のショットキーバリアダイオード或いはワイドギャップ半導体のＰｉＮダイオードなどの逆回復電流の小さい還流用ダイオードが接続されたパワー半導体スイッチング素子を駆動するためのゲート駆動回路であって、パワー半導体スイッチング素子のゲート及びコレクタ或いはドレイン電圧の値を検出し、その検出値に基づいて、ゲート駆動抵抗或いは駆動電流を可変させる。このゲート駆動抵抗或いは駆動電流の変化は、例えばＰＭＯＳスイッチ素子のＯＮ・ＯＦＦすることによって２段階（抵抗値小→大へ）或いは３段階（抵抗値小→大→小）に制御される。
【００１２】
即ち、本発明によるゲート駆動回路は、ワイドギャップ半導体のショットキーバリアダイオード或いはワイドギャップ半導体の還流用ダイオードが接続されたパワー半導体スイッチング素子を駆動させるためのゲート駆動回路であって、前記パワー半導体スイッチング素子の電圧の値を検出する素子電圧検出手段と、前記素子電圧検出手段によって検出された電圧値に基づいて、ゲート駆動抵抗或いは駆動電流を変化させる駆動制御手段と、を備えることを特徴とする。そして、前記素子電圧検出手段は、前記パワー半導体スイッチング素子のゲート電圧の値が所定の電圧値になったか否かを検出し、前記駆動制御手段は、前記検出されたゲート電圧値に基づいて、前記ゲート駆動抵抗或いは駆動電流を変化させる。なお、前記検出された所定のゲート電圧値は、前記パワー半導体スイッチング素子の閾値電圧以下である。
【００１３】
また、前記素子電圧検出手段は、前記パワー半導体スイッチング素子のコレクタ電圧、或いはドレイン電圧の値が所定の電圧値になったか否かを検出し、前記駆動制御手段は、前記検出されたコレクタ或いはドレイン電圧値に基づいて、前記ゲート駆動抵抗或いは駆動電流を変化させるようにしてもよい。この場合、前記検出されたコレクタ或いはドレインの電圧値は、前記ゲート駆動回路の駆動電圧以下である。
【００１４】
本発明によるゲート駆動回路は、ワイドギャップ半導体のショットキーバリアダイオード或いはワイドギャップ半導体の還流用ダイオードが接続されたパワー半導体スイッチング素子を駆動させるためのゲート駆動回路であって、前記パワー半導体スイッチング素子のゲート電圧の値を検出するゲート電圧検出手段と、前記素子電圧検出手段によって検出されたゲート電圧値に基づいて、ワンショットパルスを発生させるワンショットパルス発生手段と、前記ワンショットパルスの発生期間に第１の抵抗値からこの第１の抵抗値よりも大きい第２の抵抗値にゲート駆動抵抗値を変化させ、前記ワンショットパルスの期間終了後は前記第１の抵抗値に前記ゲート駆動抵抗値を戻す駆動制御手段と、を備えることを特徴とする。ここで、前記駆動制御手段は、前記ワンショットパルスの発生期間のみＰＭＯＳスイッチング素子をＯＮすることによってゲート駆動抵抗値を変化させるようにしている。なお、前記ワンショットパルスの発生期間は１００ｎｓから２０００ｎｓであることが好ましい。
【００１５】
さらに、本発明によるゲート駆動回路は、ワイドギャップ半導体のショットキーバリアダイオード或いはワイドギャップ半導体の還流用ダイオードが接続されたパワー半導体スイッチング素子を駆動させるためのゲート駆動回路であって、前記ゲート駆動回路のターンオン時に高速充電するスピードアップコンデンサと、前記パワー半導体スイッチング素子のゲート電圧の値を検出するゲート電圧検出手段と、前記ゲート電圧検出手段が検出するゲート電圧値に応答して、ＯＮ及びＯＦＦするスイッチ手段と、を備え、前記パワー半導体スイッチング素子のゲート駆動抵抗値は、前記スピードアップコンデンサへの充電期間には第１の抵抗値となり、前記スピードアップコンデンサへの充電が終了した後は前記第１の抵抗値よりも大きい第２の抵抗値になり、その後前記ゲート電圧検出手段によって所定の閾値以下のゲート電圧値が検出されたら前記スイッチング手段がＯＮとなって再度前記第１の抵抗値に変化することを特徴とする。
【００１６】
さらなる本発明の特徴は、以下本発明を実施するための最良の形態および添付図面によって明らかになるものである。
【発明の効果】
【００１７】
本発明によれば、パワー半導体素子のスイッチング損失を低減し、かつ低ノイズ化を図ることができる。つまり、スイッチング損失の低減と低ノイズ化を両立することができるようになる。
【発明を実施するための最良の形態】
【００１８】
本発明は、簡単に言えば、パワー半導体スイッチング素子に、ＳｉＣやＧａＮなどのワイドギャップ半導体のショットキーバリアダイオード或いはワイドギャップ半導体のＰｉＮダイオードなどの逆回復電流の小さい還流用ダイオードを並列接続したパワー半導体モジュールのゲート駆動回路に関するものである。
【００１９】
＜前提＞
各実施形態の説明の前に、本発明をより良く理解するため、まずは一般的なゲート駆動回路について説明し、本発明の位置づけを明確にする。
【００２０】
図１は、従来のＳｉのＰｉＮダイオードを用いた場合と、ＳｉＣのＳＢＤを用いた場合の下側のＩＧＢＴ３１と上側のＩＧＢＴ３３の電圧・電流波形を示している。従来のＳｉのＰｉＮダイオードを用いた場合は、上側のＳｉ−ＰｉＮダイオードの残留したキャリアにより、逆回復電流を発生する。この逆回復電流により、ＩＧＢＴ３１の電圧降下が遅くなり、ターンオン時の損失（Eon）が大きくなる。また、ＩＧＢＴ３３のＶｃｅ波形を示すように、上側のＳｉ−ＰｉＮダイオードが逆回復したときに素子に発生する点線で示すサージ電圧が大きくなる。このサージ電圧電源電圧が、パワー半導体スイッチング素子の耐電圧を超えると、パワー半導体素子を壊してしまう可能性がある。
【００２１】
一方、ＳｉＣ−ＳＢＤを適用した場合を実線で示す。ＳｉＣ−ＳＢＤは、背景技術で述べたように、逆回復電流が非常に小さいため、ターンオン損失やリカバリ損失が本質的に小さい。また、逆回復ｄｉ／ｄｔを小さくできれば、さらにパワー半導体スイッチング素子のゲート抵抗を小さくし、パワースイッチング素子のスイッチ速度（ターンオン速度）を早くすることが可能になり、さらに低損失化が可能になる。しかしながら、ＳｉＣ−ＳＢＤでも接合容量は多少あるので、パワースイッチング素子のスイッチ速度を早くすると、逆回復ｄｉ／ｄｔも大きくなるため、サージ電圧（リンギング電圧）が大きくなり、リンギングノイズも大きくなってしまうという欠点がある。
【００２２】
本発明による各実施形態は、このような一般的なゲート駆動回路の欠点を克服しようとするものである。以下、各実施形態について添付図面を参照しながら詳細に説明する。
【００２３】
＜第１の実施形態＞
図２は、本発明の第１の実施形態に係るパワー半導体素子の駆動回路の構成を示している。第１の実施形態は、２段階にゲート抵抗を変化させる駆動回路に関するものである。図中右側のインバータの主回路は、下側のＳｉ−ＩＧＢＴ３１とＳｉＣ−ＳＢＤ３２、上側のＳｉ−ＩＧＢＴ３３とＳｉＣ−ＳＢＤ３４、主回路電源６６を備えている。主回路のＳｉ-ＩＧＢＴ３１及び３３は、それらを駆動する本発明の下アームの駆動／保護回路５６、及び上アームの駆動／保護回路５７に接続されている。図１においては、下アームの駆動／保護回路５６の詳細な回路構成のみが点線内に示されているが、上アームの駆動／保護回路５７の構成も同様なのでその詳細は省略されている。
【００２４】
本実施形態の駆動／保護回路５６は、従来のゲート駆動回路の構成要素であるゲート抵抗４１、４２、４３と、ｎｐｎトランジスタ４４と、ｐｎｐトランジスタ４５（ｐｎｐトランジスタ４４、ｎｐｎトランジスタ４５はＰＭＯＳやＮＭＯＳに代替可能）に加えて、新たにゲート電圧検出回路５２と、ゲート抵抗切替用ＰＭＯＳ４６を備えている。本実施形態のゲート駆動回路は、ＳｉＣ−ＳＢＤのように、逆回復電流の小さい還流用ダイオードを用いた場合に、ゲート抵抗を切替えて制御するものである。
【００２５】
次に、図３を用いて第１の実施形態による駆動／保護回路５６の動作について説明する。図３は、時間経過に伴う下側のＩＧＢＴ３１と上側のＩＧＢＴ３３の電圧・電流波形を示す図である。ＩＧＢＴ３１のゲート電圧を検出するゲート電圧検出回路５２は、ＩＧＢＴ３１の閾値電圧のより小さい値でゲート電圧を検出し、ＰＭＯＳ４６をオンからオフへ移行するための信号を伝達する。最初、ＰＭＯＳ４６はオン状態のため、電流は抵抗４２を流れずにＰＭＯＳ４６を通過し、ＩＧＢＴ３１はゲート抵抗４１で動作する。ゲート電圧が閾値を超えた時点で、ＰＭＯＳ４６はＯＦＦとなって電流が抵抗４２を流れるようになり、ＩＧＢＴ３１はゲート抵抗４１とゲート抵抗４２の和で動作することになる。そのため、ターンオン時の初期の電流変化率（ｄｉ／ｄｔ）を高速にできる一方、途中でゲート抵抗を大きくするため、電流変化率を途中から緩やかにすることが可能である。また、ＳｉＣ−ＳＢＤでも接合容量は多少あるので、逆回復ｄｉ／ｄｔを緩やかにすることにより、サージ電圧（リンギング電圧）を低減することが可能となる。尚、ゲート電圧検出回路５２としてコンパレータを使用する回路を用いれば容易にゲート電圧を検出できるようになる。
【００２６】
なお、ゲート電圧検出回路５２におけるゲート電圧の検出値を、スイッチング素子（ＩＧＢＴ）をＯＮさせるための閾値電圧以下にすることにより、動作の遅れ時間を吸収することができ、タイミングよくスイッチング素子を駆動することができる。
【００２７】
このように、本実施形態によれば、初期のスイッチング速度を高速化することによりターンオン時の素子損失、リカバリ時のダイオード損失を低減し、さらに、途中で電流変化率を緩やかに制御することによってリンギングなどによるノイズを低減することが可能となる。
【００２８】
＜第２の実施形態＞
図４は、本発明の第２の実施形態に係るパワー半導体素子の駆動回路のブロック図を示している。図中、第１の実施形態と同じ構成要素には同一の記号を記載している。図２の第１の実施形態との差異は、ゲート電圧検出回路の出力にワンショットパルス作製回路５３を設け、３段階にゲート抵抗を変化させている点にある。
【００２９】
次に、図５を用いて第２の実施形態による駆動／保護回路５６の動作について説明する。図５は、時間経過に伴う下側のＩＧＢＴ３１と上側のＩＧＢＴ３３の電圧・電流波形を示す図である。本実施形態の駆動／保護回路５６では、ワンショットパルス発生回路５３が付加されており、一定の期間だけゲート抵抗を大きくなるように制御（抵抗小→大→小）される。最終的にゲート抵抗を小さくすることで、ＩＧＢＴ３１のコレクタ電流を、急速に減少することが出来るので、ターンオン時のスイッチング素子の損失をさらに低減することができる。尚、ワンショットパルスの期間は素子（ＩＧＢＴ）の電圧電流の容量や素子の特性によって決まり、１００ｎｓ〜２０００ｎｓの間であることが望ましい。ワンショットパルスの期間を変えることによって色々な規模の素子（ＩＧＢＴ）に対応することができる。
【００３０】
図６は、本発明の第２の実施形態によるパワー半導体素子の駆動回路のゲート検出回路５２と、ワンショットパルス回路５３の詳細回路構成を示している。駆動回路のゲート検出回路５２は、コンパレータ８１とゲート電圧比較用基準電圧８２により構成されている。ワンショットパルス回路５３は、インバータ８３とＮＯＲ回路８４と、時定数作製用の抵抗８５及びコンデンサ８６により構成されている。
【００３１】
図７は、図６で示されるワンショットパルス回路５３の動作波形を示している。ゲート電圧Ｖｇが、ゲート電圧比較用基準電圧８２を超えることによって、時定数作製用の抵抗８５及びコンデンサ８６の積で決まる時定数の期間だけＰＭＯＳのゲートをオフさせることができ、これによってその時定数の期間だけゲート抵抗を大きくすることができる。
【００３２】
このようにゲート抵抗の大きさを制御することによって、ターンオン時の素子損失及びリカバリ時のダイオード損失を低減しながら、リンギングなどによるノイズを低減することが可能である。
【００３３】
＜第３の実施形態＞
図８は、本発明の第３の実施形態に係るパワー半導体素子の駆動回路の構成を示している。第１の実施形態と同じ構成要素には同一の記号を記載している。図４の第２の実施形態との差異は、ワンショットパルス発生回路５３の代わりに、スピードアップコンデンサ４７を付加している点にある。第３の実施形態の駆動回路も第２の実施形態と同様、３段階にゲート抵抗を変化させている。
【００３４】
次に、図９を用いて第３の実施形態による駆動／保護回路５６の動作について説明する。図９は、時間経過に伴う下側のＩＧＢＴ３１と上側のＩＧＢＴ３３の電圧・電流波形を示す図である。本実施形態の回路では、スピードアップコンデンサ４７を付加し、初期のターンオンの時に、ゲートの充電電流を大きくする。つまり、初期のターンオン時には、ＰＭＯＳ４６はＯＦＦに制御され、電流は抵抗４２ではなくスピードアップコンデンサ４７に流れる。このときＩＧＢＴ３１は抵抗４１で動作する。そして、スピードアップコンデンサ４７への高速充電が終了すると、電流は抵抗４２に流れるため、このときＩＧＢＴ３１は抵抗４１と抵抗４２の和で動作することになる。また、ゲート電圧検出回路５２がＩＧＢＴの閾値以下の電圧を検出したときには、最終的にゲート抵抗を小さく（抵抗４１＋４２→抵抗４１）することで、ＩＧＢＴ３１のコレクタ電流を、急速に減少することが出来るので、ターンオン時のスイッチング素子の損失をさらに低減することができる。
【００３５】
このように、本実施形態によってもターンオン時の素子損失、リカバリ時のダイオード損失を低減しながら、リンギングなどによるノイズを低減することが可能となる。
【００３６】
＜第４の実施形態＞
図１０は、本発明の第４の実施形態に係るパワー半導体素子の駆動回路の構成を示している。第１の実施形態と同じ構成要素には同一の記号を記載している。図１の第１の実施形態との差異は、ゲート電圧検出回路５２の代わりに、コレクタ電圧検出回路７４を設けている点にある。
【００３７】
コレクタ電圧検出回路７４は、コレクタ電圧を検出するため、高圧ダイオード７１と、電源に接続するダイオード７２と、抵抗７３を備えている。ゲート電圧ではなくコレクタ電圧を検出してゲート抵抗を変化させるように制御しても、第１の実施形態と同じ効果を得ることができる。
【００３８】
なお、誤動作対策にため、ゲート電圧やコレクタ電圧の両方を検出し、ゲート抵抗の制御を実施することで、さらに高い信頼度の下に、ターンオン時の素子損失、リカバリ時のダイオード損失を低減しながら、リンギングなどによるノイズを低減することが可能となる。
【００３９】
＜本発明と従来の技術的効果の比較＞
図１１は、従来技術と各実施形態のターンオン時の損失比較を示し、図１２は、従来技術と各実施形態のダイオードのリカバリ時の損失比較を示す。ＳｉＣ−ＳＢＤを適用した場合、同じゲート抵抗値のＳｉ−ＰｉＮダイオードに対して、リカバリ電流が小さいため、ターンオン損失（Ｅｏｎ）を約１／２に、ダイオードのリカバリ時の損失（Ｅｒｒ）を約１／５に低減できる。本実施形態の回路を用いることで、リンギングを低減することが可能であり、ゲート抵抗を従来の半分以下にすることができることがわかる。
【００４０】
また、図１３は各実施形態におけるサージ電圧（リンギング電圧）とターンオン損失（Ｅｏｎ）との関係を示し、図１４は各実施形態におけるサージ電圧（リンギング電圧）とリカバリ時の損失（Ｅｒｒ）との関係を示している。図１３に示すように、従来の固定のＲｇを用いた場合に比べて、今回の２段階以上のゲート抵抗を用いた場合は、サージ電圧（リンギング電圧）とターンオン損失（Ｅｏｎ）とのトレードオフが改善できる。同様に、図１４に示すように、従来の固定のＲｇを用いた場合に比べて、今回の２段階以上のゲート抵抗を用いた場合は、サージ電圧（リンギング電圧）とリカバリ時の損失（Ｅｒｒ）とのトレードオフが改善できる。
【００４１】
本発明の各実施形態では、スイッチング素子にＳｉ−ＩＧＢＴを記載しているが、Ｓｉの場合はＭＯＳＦＥＴ、ＳｉＣの場合はＭＯＳＦＥＴや接合ＦＥＴやバイポーラトランジスタ等のスイッチング素子であっても良い。また、並列接続するダイオードには、ＳｉＣ−ＳＢＤを記載しているが、ＧａＮやダイヤモンドなどのワイドギャップ半導体のＳＢＤや、ＰｉＮダイオード、ＳＢＤとＰｉＮダイオードを混在したＭＰＳ（Merged Schottkey Barrier）構造のダイオードに適用しても同様な効果を得ることができる。
【００４２】
＜まとめ＞
本発明は、ワイドギャップ半導体のショットキーバリアダイオード或いはワイドギャップ半導体の還流用ダイオードが接続されたパワー半導体スイッチング素子を駆動させるためのゲート駆動回路に関する。このゲート駆動回路において、パワー半導体スイッチング素子の電圧の値を検出（モニター）し、この検出された電圧値に基づいて、ゲート駆動抵抗或いは駆動電流を変化させるようにしたので、初期段階でのスイッチング速度を高速にし、ターンオン時の素子損失、リカバリ時のダイオード損失を低減し、さらに、途中で電流変化率を緩やかに制御することによってリンギングなどによるノイズを低減することが可能となる。
【００４３】
モニターされるパワー半導体スイッチング素子電圧は、ゲート電圧でもコレクタ電圧或いはドレイン電圧でもよい。なお、ＩＧＢＴの場合にはコレクタ電圧というが、ＭＯＳＦＥＴの場合にはドレイン電圧というので、ここでコレクタ電圧とドレイン電圧は同様の意味で用いている。
【００４４】
また、検出された所定のゲート電圧値は、パワー半導体スイッチング素子（例えばＩＧＢＴ）の閾値電圧以下とすることによって、動作の遅れ時間をうまく吸収することができ、タイミングよくゲート駆動回路の動作を制御することができるようになる。
【００４５】
さらに、制御されるゲート抵抗を第１の抵抗値から、この第１の抵抗値よりも大きい第２の抵抗値に変化させるといったように２段階に制御しても、また、ゲート抵抗を第１の抵抗値から、この第１の抵抗値よりも大きい第２の抵抗値に変化させ、所定期間経過後に再度第１の抵抗値に戻すといったように３段階に制御してもよい。ただし、３段階の方がより正確にＩＧＢＴを駆動させることができ、パワー半導体スイッチング素子のスイッチング損失の低減及び低ノイズ化の効果は大きい。
【００４６】
上述の第２の実施形態によるゲート駆動回路は、パワー半導体スイッチング素子のゲート電圧の値を検出し、この検出したゲート電圧値に基づいて、ワンショットパルスを発生させる。そして、ワンショットパルスの発生期間に第１の抵抗値からこの第１の抵抗値よりの大きい第２の抵抗値にゲート駆動抵抗値を変化させ、ワンショットパルスの期間終了後は第１の抵抗値にゲート駆動抵抗値を戻すようにして、上述の３段階のゲート抵抗制御を実現している。これにより、パワー半導体スイッチング素子のスイッチング損失の低減及び低ノイズ化の両立を簡単な構成で実現することができる。なお、ワンショットパルスの発生期間を１００ｎｓから２０００ｎｓにすることによって、色々な規模（電圧電流容量）のパワー半導体スイッチング素子に対応することができる。
【００４７】
また、上述の第３の実施形態によるゲート駆動回路は、ゲート駆動回路のターンオン時に高速充電するスピードアップコンデンサと、パワー半導体スイッチング素子のゲート電圧の値を検出するゲート電圧検出回路と、ゲート電圧検出回路が検出するゲート電圧値に応答して、ＯＮ及びＯＦＦするスイッチ手段（ＰＭＯＳ）と、を備える。そして、パワー半導体スイッチング素子（ＩＧＢＴ）のゲート駆動抵抗値は、スピードアップコンデンサへの充電期間には第１の抵抗値となり、スピードアップコンデンサへの充電が終了した後は第１の抵抗値よりも大きい第２の抵抗値になり、その後ゲート電圧検出回路によって所定の閾値（ＩＧＢＴの閾値電圧）以下のゲート電圧値が検出されたらＰＭＯＳがＯＮとなって再度第１の抵抗値に変化する。スピードアップコンデンサを挿入するだけでよいので、簡単な構成でパワー半導体スイッチング素子のスイッチング損失の低減及び低ノイズ化を実現することができる。
【００４８】
以上本発明について説明したが、本発明は上述の実施形態に限定されるものではなく、本質的な範囲を逸脱しない限り、構成の変形・追加・代用が可能であることはもちろんである。
【図面の簡単な説明】
【００４９】
【図１】Ｓｉ−ＰｉＮダイオードと、ＳｉＣ−ＳＢＤを用いた場合の電圧・電流波形を示す図である。
【図２】本発明の第１の実施形態によるパワー半導体素子の駆動回路の構成を示す図である。
【図３】本発明の第１の実施形態を適用した場合の下側及び上側ＩＧＢＴの電圧・電流波形を示す図である。
【図４】本発明の第２の実施形態によるパワー半導体素子の駆動回路の構成を示す図である。
【図５】本発明の第２の実施形態を適用した場合の下側及び上側ＩＧＢＴの電圧・電流波形を示す図である。
【図６】本発明の第２の実施形態によるパワー半導体素子の駆動回路における、ゲート電圧検出回路５２とワンショットパルス発生回路５３の詳細な構成を示す図である。
【図７】ワンショットパルス回路の動作波形を示す図である。
【図８】本発明の第３の実施形態のパワー半導体素子の駆動回路の構成を示す図である。
【図９】本発明の第３の実施形態を適用した場合の下側及び上側ＩＧＢＴの電圧・電流波形を示す図である。
【図１０】本発明の第４の実施形態によるパワー半導体素子の駆動回路の構成を示す図である。
【図１１】本発明の各実施形態適用時のターンオン時の損失を従来の場合と比較した図である。
【図１２】本発明の各実施形態適用時のダイオードのリカバリ時の損失を従来の場合と比較した図である。
【図１３】本発明の各実施形態適用時のリカバリ電圧とターンオン損失のトレードオフ比較を示す図である。
【図１４】本発明の各実施形態適用時のリカバリ電圧とリカバリ損失のトレードオフ比較を示す図である。
【符号の説明】
【００５０】
３１，３３・・・Ｓｉ−ＩＧＢＴ、３２，３４・・・ＳｉＣ−ＳＢＤ、４１，４２，４３・・・ゲート抵抗、４４・・・ｎｐｎトランジスタ、４５・・・ｐｎｐトランジスタ、４６・・・ゲート抵抗切替用ＰＭＯＳ、５１・・・駆動/ロジック回路、５２・・・ゲート電圧検出回路、５３・・・ワンショットパルス作製回路、５６・・・下アームの駆動／保護回路、５７・・・上アームの駆動／保護回路、６６・・・主回路電源、６７・・・主回路インダクタンス、７１・・・高耐圧ダイオード、７２・・・ダイオード、７３・・・抵抗、７４・・・コレクタ電圧検出回路、８１・・・コンパレータ、８２・・・ゲート電圧比較用基準電圧、８３・・・インバータ、８４・・・ＮＯＲ回路、８５・・・抵抗、８６・・・コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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