(57)【要約】【課題】  製品の製造に適用が容易な簡単な方法で，アクティブ領域をラウンド形状にし，特にメモリセル領域に用いられるトランジスタのオン電流（Ｉｏｎ）減少を防止することができる半導体装置とその製造方法とを提供することにある。【解決手段】  シリコン基板上に、素子分離によって区画された複数の拡散層からなる第１の拡散層領域２ａと、前記第1の拡散層領域とは別の場所に設けられた複数の拡散層からなる第２の拡散層領域２ｂとを備えた半導体装置において、前記第１の拡散層領域２ａは前記シリコン基板表面が上方へ湾曲する形状の拡散層で形成され、前記第２の拡散層領域２ｂは前記シリコン基板表面が第１の拡散層領域に比較して平坦な形状の拡散層で形成されている。【選択図】      図１
2008078356.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に、素子分離によって区画された複数の拡散層からなる第１の拡散層領域と、前記第1の拡散層領域とは別の場所に設けられた複数の拡散層からなる第２の拡散層領域とを備えた半導体装置において、前記第１の拡散層領域は前記シリコン基板表面が上方へ湾曲する形状の拡散層で形成され、前記第２の拡散層領域は前記第１の拡散層領域に比較して平坦な形状の拡散層で形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記第1の拡散層領域は、同一形状の拡散層領域が規則正しく配列されたメモリセル領域であることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、前記第２の拡散層領域は、スクライブ線を形成する領域を含む周辺回路領域であることを特徴とする半導体装置。
【請求項４】
シリコン基板上に、素子分離によって区画された複数の拡散層からなる第１の拡散層領域と、前記第1の拡散層領域とは別の場所に設けられた複数の拡散層からなる第２の拡散層領域とを備えた半導体装置において、前記第１の拡散層領域と、前記第２の拡散層領域は共に、前記シリコン基板表面が上方へ湾曲する形状の拡散層で形成され、前記第１の拡散層領域には、前記第2の拡散層領域を形成する拡散層よりも、前記シリコン基板表面の曲率半径が小さい拡散層が含まれていることを特徴とする半導体装置。
【請求項５】
請求項１または４に記載の半導体装置において、前記第１の拡散層領域上には第1のゲート絶縁膜が形成され、前記第２の拡散層領域上には第２のゲート絶縁膜が形成されており、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜では、絶縁膜厚が異なることを特徴とする半導体装置。
【請求項６】
請求項１又は４に記載の半導体装置において、前記第１の拡散層領域上と、前記第２の拡散層領域上には、共にゲート絶縁膜を介してゲート電極が形成されていることを特徴とする半導体装置。
【請求項７】
シリコン基板上に、素子分離によって区画された複数の拡散層からなる第１の拡散層領域と、前記第1の拡散層領域とは別の場所に設けられた複数の拡散層からなる第２の拡散層領域とを備えた半導体装置において、前記第１の拡散層領域では、前記シリコン基板を形成している第１のシリコン層の表面に接触するように第２のシリコン層が形成されており、前記第２のシリコン層の表面は上方へ湾曲する形状を有していることを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、前記第２の拡散層領域は前記第２のシリコン層の表面に比較して平坦であることを特徴とする半導体装置。
【請求項９】
シリコン基板上に、素子分離によって区画された第１の幅を有する第１の拡散層と、第２の幅を有する第２の拡散層とを備えた半導体装置において、前記第1の幅よりも、前記第２の幅の方が広く、前記第１の拡散層と、前記第２の拡散層は共に、前記シリコン基板表面が上方へ湾曲する形状の拡散層で形成され、前記第１の拡散層は、前記第2の拡散層よりも、前記シリコン基板表面の湾曲形状を表す曲率半径が小さいことを特徴とする半導体装置。
【請求項１０】
シリコン基板に素子分離を形成して複数の拡散層領域を区画する工程と、前記拡散層領域の表面に絶縁膜を形成する工程と、前記絶縁膜の一部を除去して、前記拡散層領域の一部分で前記シリコン基板を露出させる工程と、高温の水素雰囲気中で、前記シリコン基板を熱処理することにより、シリコン基板表面の露出している部分のみをラウンド形状となるように湾曲させる工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、前記湾曲させる工程は、前記拡散層領域の露出している領域の大きさに依存して、前記シリコン基板に対して上方に湾曲させる工程であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０に記載の半導体装置の製造方法において、前記シリコン基板表面を湾曲させた工程の後に、前記絶縁膜をすべて除去する工程と、前記シリコン基板表面全体にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、ゲート電極を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０に記載の半導体装置の製造方法において、前記水素雰囲気は８００℃以上、１０００℃以下であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、詳しくは、ＤＲＡＭ等の半導体記憶装置とその製造方法に関する。
【背景技術】
【０００２】
近年，半導体装置の微細化が進んでおり，これに伴い半導体装置を構成する素子の寸法についても縮小化が進んでいる。このため，ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等の素子分離（フィールド領域）を用いて個々のトランジスタごとに絶縁分離されたアクティブ領域（拡散層領域）も寸法が小さくなり，その結果として，アクティブ領域の幅で決定されるトランジスタのゲート幅も減少することになる。その影響で，トランジスタのオン電流（Ｉｏｎ）が減少するという弊害が発生している。
【０００３】
特に、メモリセル領域を有する半導体記憶装置においては，通常，メモリセルのトランジスタを構成しているアクティブ領域の寸法は，周辺回路領域を構成しているアクティブ領域の寸法より小さく設計されているため，寸法の縮小による影響が大きく，トランジスタのオン電流の減少は，セル領域において特に顕著なものとなる。
【０００４】
さらに、この種の半導体装置について具体的に、図８（ａ）及び図８（ｂ）を用いて説明する。
【０００５】
図８（ａ）は従来のＤＲＡＭセル構造の素子分離領域１とアクティブ領域（拡散層領域）２のみを示した平面図であり、図８（ｂ）は図８（ａ）のＩＢ−ＩＢ線に沿う断面図である。ここでは、比較するために、図８（ｂ）の構造を単純に縮小した場合の構造を図８（ｃ）に示している。
【０００６】
尚、図８（ａ）は、理解を容易にするために簡略化した表示を示しているが、実際のＤＲＡＭのセル領域は、同一形状の拡散層領域２の繰り返しパターンが規則正しく配列されている。
【０００７】
図８（ｂ）及び（ｃ）を比較しても明らかな通り、半導体装置を形成するトランジスタのサイズを図８（ｂ）から図８（ｃ）のように、単純縮小していくと，素子分離領域１間のアクティブ領域（拡散層領域）２の幅１４が次第に狭くなる。このように、アクティブ領域２の幅１４が狭くなると、アクティブ領域２に形成されるトランジスタのオン電流（Ｉｏｎ）が低下するという問題点があった。
【０００８】
一方、チップ面積を拡大することなく，トランジスタのオン電流減少を防止するための方策が、特許文献１で開示されている。具体的に説明すると、特許文献１は、素子領域だけでなく、当該素子領域に隣接したトレンチの側面の一部領域をも、ゲート電極で覆い、当該ゲート電極の下部にゲート酸化膜を配置した構造を提案している。この構造によれば、ゲート電極に、トレンチ内の酸化膜と素子領域との間の段差に起因する凹凸が発生して、等価的にゲート電極を拡大することができる。更に、特許文献１は、活性領域の上部端縁部に円弧状の断面形状を有するラウンド部を形成し、このラウンド部の曲率半径を３００ｎｍ程度にすることにより、ゲート電極によるフリンジング電界の回り込みを抑制できることを開示している。
【０００９】
また，特許文献２は、トレンチのエッジ部のリーク電流を抑えると共に、コンタクト抵抗を低減できる半導体装置及びその製造方法を開示している。このため、特許文献２では、トレンチ部のエッジ部及びソース・ドレイン部に曲率を持たせることを提案している。このように、ソース・ドレイン部のゲート幅方向に曲率を持たせた山型構造にすることにより、ソース・ドレイン部上のコンタクト領域の面積を大きくすることができ、コンタクト抵抗を小さくすることができる。
【００１０】
更に、特許文献２では、ソース・ドレイン部となる活性層に曲率を持たせる手法として、ソース・ドレイン部となるべき領域にシリコン窒化膜を残した状態で、フィールド酸化膜を形成することによって、フィールド酸化膜によってシリコン窒化膜周辺を山型に囲み、以後、シリコン窒化膜及びフィールド酸化膜を除去し、これによって、山型構造の活性層を形成する方法が開示されている。
【００１１】
特許文献１及び２は、半導体装置に設けられる単一種類のトランジスタの構造にだけ着目しているだけで、実際の半導体装置、特に、ＤＲＡＭ全体の構造について明らかにしていない。即ち、メモリセル領域及び周辺回路領域を含むＤＲＡＭ等の実際の半導体装置では、メモリセル領域と周辺回路領域とでは、互いに異なる構造を採用する必要がある。例えば、メモリセル領域と周辺回路領域には、互いに異なるサイズ、絶縁膜、及び特性を備えたＭＯＳトランジスタが配置されている場合があり、また、周辺領域には、アライメント用のマークが配置される場合がある。
【００１２】
特許文献１及び２は、メモリセル領域と周辺領域とでは、互いに異なる配慮が必要な実際の半導体装置について全く開示していない。具体的には、メモリセル領域と周辺回路領域とに、互いに異なるＭＯＳトランジスタを簡単に製造する方法について、特許文献１及び２は何等開示していないし、メモリセル領域と周辺回路領域に必要な互いに異なる回路を同時的に形成することについても、特許文献１及び２は、明らかにしていない。
【００１３】
【特許文献１】特開２００２−３３４７６号公報
【特許文献２】特許第３２０３０４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
そこで、本発明の技術的課題は、メモリセル領域と周辺回路領域に対して互いに異なる回路を形成した半導体装置において、メモリセル領域のトランジスタのオン電流の減少を防止できる半導体装置を提供することにある。
【００１５】
本発明の他の課題は、メモリセル領域及び周辺回路領域に配置される互いに異なるトランジスタを簡単に製造できる半導体装置の製造方法を提供することである。
【００１６】
本発明の更に他の技術的課題は、回路構成の異なるメモリセル領域と周辺回路領域に、同時的に回路を形成する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１７】
本発明によれば、シリコン基板上に、素子分離によって区画された複数の拡散層からなる第１の拡散層領域と、前記第1の拡散層領域とは別の場所に設けられた複数の拡散層からなる第２の拡散層領域とを備えた半導体装置において、前記第１の拡散層領域は前記シリコン基板表面が上方へ湾曲する形状の拡散層で形成され、前記第２の拡散層領域は前記第１の拡散層領域に比較して平坦な形状の拡散層で形成されていることを特徴とする半導体装置が得られる。
【００１８】
また、本発明によれば、前記半導体装置において、前記第1の拡散層領域は、同一形状の拡散層領域が規則正しく配列されたメモリセル領域であることを特徴とする半導体装置が得られる。
【００１９】
また、本発明によれば、前記半導体装置において、前記第２の拡散層領域は、スクライブ線を形成する領域を含む周辺回路領域であることを特徴とする半導体装置が得られる。
【００２０】
また、本発明によれば、シリコン基板上に、素子分離によって区画された複数の拡散層からなる第１の拡散層領域と、前記第1の拡散層領域とは別の場所に設けられた複数の拡散層からなる第２の拡散層領域とを備えた半導体装置において、前記第１の拡散層領域と、前記第２の拡散層領域は共に、前記シリコン基板表面が上方へ湾曲する形状の拡散層で形成され、前記第１の拡散層領域には、前記第2の拡散層領域を形成する拡散層よりも、前記シリコン基板表面の曲率半径が小さい拡散層が含まれていることを特徴とする半導体装置が得られる。
【００２１】
また、本発明によれば、前記いずれか一つの半導体装置において、前記第１の拡散層領域上には第1のゲート絶縁膜が形成され、前記第２の拡散層領域上には第２のゲート絶縁膜が形成されており、前記第１のゲート絶縁膜と前記第２のゲート絶縁膜では、絶縁膜厚が異なることを特徴とする半導体装置が得られる。
【００２２】
また、本発明によれば、前記いずれか一つの半導体装置において、前記第１の拡散層領域上と、前記第２の拡散層領域上には、共にゲート絶縁膜を介してゲート電極が形成されていることを特徴とする半導体装置が得られる。
【００２３】
また、本発明によれば、シリコン基板上に、素子分離によって区画された複数の拡散層からなる第１の拡散層領域と、前記第1の拡散層領域とは別の場所に設けられた複数の拡散層からなる第２の拡散層領域とを備えた半導体装置において、前記第１の拡散層領域では、前記シリコン基板を形成している第１のシリコン層の表面に接触するように第２のシリコン層が形成されており、前記第２のシリコン層の表面は上方へ湾曲する形状を有していることを特徴とする半導体装置が得られる。
【００２４】
また、本発明によれば、前記半導体装置において、前記第２の拡散層領域は前記第２のシリコン層の表面に比較して平坦であることを特徴とする半導体装置が得られる。
【００２５】
また、本発明によれば、シリコン基板上に、素子分離によって区画された第１の幅を有する第１の拡散層と、第２の幅を有する第２の拡散層とを備えた半導体装置において、前記第1の幅よりも、前記第２の幅の方が広く、前記第１の拡散層と、前記第２の拡散層は共に、前記シリコン基板表面が上方へ湾曲する形状の拡散層で形成され、前記第１の拡散層は、前記第2の拡散層よりも、前記シリコン基板表面の湾曲形状を表す曲率半径が小さいことを特徴とする半導体装置が得られる。
【００２６】
また、本発明によれば、シリコン基板に素子分離を形成して複数の拡散層領域を区画する工程と、前記拡散層領域の表面に絶縁膜を形成する工程と、前記絶縁膜の一部を除去して、前記拡散層領域の一部分で前記シリコン基板を露出させる工程と、高温の水素雰囲気中で、前記シリコン基板を熱処理することにより、シリコン基板表面の露出している部分のみをラウンド形状となるように湾曲させる工程とを備えていることを特徴とする半導体装置の製造方法が得られる。
【００２７】
また、本発明によれば、前記いずれかの半導体装置の製造方法において、前記湾曲させる工程は、前記拡散層領域の露出している領域の大きさに依存して、前記シリコン基板に対して上方に湾曲させる工程であることを特徴とする半導体装置の製造方法が得られる。
【００２８】
また、本発明によれば、前記いずれか一つの半導体装置の製造方法において、前記シリコン基板表面を湾曲させた工程の後に、前記絶縁膜をすべて除去する工程と、前記シリコン基板表面全体にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、ゲート電極を形成する工程とを備えていることを特徴とする半導体装置の製造方法が得られる。
【００２９】
また、本発明によれば、前記いずれか一つの半導体装置の製造方法において、前記水素雰囲気は８００℃以上、１０００℃以下であることを特徴とする半導体装置の製造方法が得られる。
【発明の効果】
【００３０】
本発明においては、製品の製造に適用が容易な簡単な方法で，メモリセル領域の拡散層領域の表面を湾曲させることにより、特に、メモリセル領域に用いられるトランジスタのオン電流（Ｉｏｎ）減少を防止することができる。即ち、本発明のように、メモリセル領域に用いられるトランジスタのオン電流を改善した場合、最初からアクティブ領域の幅が狭く設計されており、且つ、多数配置されているメモリセル領域のトランジスタの寸法を縮小することができる。したがって、寸法縮小の効果は、周辺回路部のトランジスタの寸法を縮小する場合よりも大きい。また、本発明は、メモリセル領域と周辺回路領域における表面形状を変化させることにより、各領域に要求される特性を有する回路を個別に且つ同時的に形成することができ。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００３２】
図１（ａ）は本発明に係るメモリセル領域１１の断面図，図１（ｂ）は周辺回路領域１２の断面図であり、メモリセル領域１１及び周辺回路領域１２とは、１つの半導体チップの別の領域に形成されている。図１（ａ）を参照すると、メモリセル領域１１においては、拡散層領域（アクティブ領域）２ａの周囲にＳＴＩ法を用いて形成した素子分離領域１ａが設けられている。図１（ｂ）を参照すると、周辺回路領域１２においては、拡散層領域（アクティブ領域）２ｂの周囲にＳＴＩ法を用いて形成した素子分離領域１ｂが設けられており、図１（ａ）及び（ｂ）からも明らかな通り、メモリセル領域１１の拡散領域２ａの幅は、周辺回路領域１２の拡散層領域２ｂの幅に比較して狭い。
【００３３】
本発明に係る製造方法は、拡散層領域２ａ，２ｂの表面をＨ２ベークすることによって、拡散層領域２ａ、２ｂの表面を丸めること、即ち、湾曲させることを特徴としている。このようなＨ２ベークにより，拡散層領域表面を湾曲させた場合、メモリセル領域内のトランジスタと、周辺回路領域のトランジスタのアクティブ領域の湾曲率を著しく異ならせることができることが判明した。具体的に言えば、メモリセル領域内の拡散層領域２ａの表面が、周辺領域の拡散層領域２ｂの表面よりも大きく湾曲すること、即ち、高い湾曲率（曲率）を得ることができるため，メモリセル領域のトランジスタのオン電流Ｉｏｎを効率よく増加させることができる。このように、互いに異なる湾曲形状が得られることは、メモリセル領域内の拡散層領域２ａの幅が周辺領域の拡散層領域２ｂの幅よりも狭いことに起因している。
【００３４】
本発明は、Ｈ２ベークと、ベークされるべき拡散層領域の大きさとの関係を利用して、単一のチップ内に互いに異なる湾曲率（曲率）を備えた表面を有する拡散層領域を形成することにある。即ち、本発明では、メモリセル領域内の拡散層領域２ａ表面における湾曲率を周辺回路領域の拡散層領域２ｂ表面における湾曲率を大きくすることにより、メモリセル領域内のトランジスタのオン電流を改善することができる。また、周辺回路領域の拡散領域２ｂ表面を拡散層領域２ａ表面に比較して平坦にすることにより、周辺回路領域に、当該周辺回路領域に適切な構造のトランジスタ或いは配線を施すことができる。
【実施例】
【００３５】
以下に、本発明の半導体製造方法について実施例を例示するが、いずれの実施例においても、酸化膜が存在すると、Ｈ２ベークを行ってもＳｉ表面は変化せず、したがって、湾曲しない。
【００３６】
（実施例１）
図２を参照して、本発明の実施例１に係る半導体装置の製造方法を説明する。ここで、図２中、大文字のＡ〜Ｄは、工程順を示し、小文字のａ及びｂは、それぞれメモリセル領域及び周辺回路領域を示している。
【００３７】
図２（Ａ）〜図２（Ｄ）における（ａ）及び（ｂ）は、それぞれ、メモリセル領域及び周辺回路領域の断面図である。更に、図３（ａ）及び（ｂ）は、メモリセル領域及び周辺回路領域における本発明に係る製造方法を適用した後の状態を示す断面図である。尚、図面の都合上、メモリセル領域と周辺回路領域とを同一のサイズで示しているが、実際には、図１（ａ）及び（ｂ）と同様に、周辺回路領域のサイズがメモリセル領域よりも広い幅を有している。
【００３８】
まず、図２（Ａ）に示したように，シリコンからなる半導体基板上に公知の手段であるＳＴＩ法を用いて、メモリセル領域及び周辺回路領域に、素子分離領域１ａ、１ｂをそれぞれ形成する。素子分離領域１ａ、１ｂ以外の部分は拡散層領域（即ち、アクティブ領域）２ａ，２ｂとなる。尚、図面の都合上、メモリセル領域と周辺回路領域とを同一のサイズで示しているが、実際には、図１（ａ）及び（ｂ）と同様に、周辺回路領域のサイズがメモリセル領域よりも広い幅を有している。
【００３９】
次に，ウェットエッチングを用いて拡散層領域２ａ，２ｂのシリコン表面が露出した状態で，８００℃から１０００℃の温度の水素（Ｈ２）雰囲気中で熱処理（ベーク）を行う。
【００４０】
図２（Ｂ）に示すように、高温の水素雰囲気にさらされたシリコン原子はマイグレーション現象を起こし，拡散層領域２ａ、２ｂは上方に凸型をしたラウンド形状となる。この際，拡散層領域２ａ、２ｂの幅が狭い部分ほどラウンド形状が大きくなる、即ち、より湾曲した形となるため，最も幅の狭い拡散層が使用されている図２（Ｂ）−ａに示すメモリセル領域の拡散層領域２ａは、上方向に大きく湾曲した形となる。したがって、この実施例１では、同一のＨ２ベークにより互いに異なる湾曲を有する拡散層領域２ａ、２ｂを同時的に形成することができる。
【００４１】
一方、図２（Ｂ）−ｂに示すように、周辺回路領域の拡散層領域２ｂにおいては，メモリセル領域の拡散層領域２ａよりも十分幅が広いため，ラウンド形状に変形はするものの，メモリセル領域の拡散層領域２ａよりも湾曲率の程度は小さい形となる。即ち、メモリセル領域の拡散層領域２ａの表面の曲率は、周辺回路領域の拡散層領域２ｂの表面の曲率よりも大きい。換言すれば、メモリセル領域の拡散層領域２ａの表面の曲率半径は、周辺回路領域の拡散層領域２ｂの表面の曲率半径よりも小さい。
【００４２】
次に，図２（Ｃ）−ａ、及び図２（Ｃ）−ｂに示すように、公知の手段により拡散層領域２ａ、２ｂ上にゲート絶縁膜３ａ、３ｂを形成する。
【００４３】
絶縁膜としてはシリコン酸化膜（ＳｉＯ２）の他に，酸化膜と窒化膜（Ｓｉ３Ｎ４）の積層膜や他の高誘電率を有する絶縁膜でも良い。
【００４４】
次に，図２（Ｄ）−ａ、図２（Ｄ）−ｂに示すように、リンを導入したポリシリコン（ＤＯＰＯＳ）４ａ，４ｂ，タングステン・ナイトライド（ＷＮ）５ａ，５ｂ，タングステン（Ｗ）６ａ，６ｂ，プラズマ窒化膜（ｐ−Ｓｉ３Ｎ４）７ａ，７ｂを順に成膜し、ゲート電極となるべき層を形成する。
【００４５】
この際，ポリシリコン４ａ，４ｂとＷＮ膜５ａ、５ｂの間に，タングステン・シリサイド（ＷＳｉ）膜を成膜する工程を加えても良い。
【００４６】
また，最上層のプラズマ窒化膜７ａは，後の工程でセル領域のゲート電極横にコンタクトホールをセルフアライン法で形成する場合の保護膜として機能するが，窒化膜に限定されるものではなく，他の絶縁膜でも使用可能である。
【００４７】
また、タングステン６ａ，６ｂに関しても，他の金属膜に置き換え可能である。更に、図２では、ゲート電極を複数の種類の膜の積層体によって構成する場合について説明したが、１種類の導電膜だけでゲート電極を形成することも可能である。
【００４８】
次に，図３（ａ）及び図３（ｂ）に示したように，フォトレジスト（図示せず）を用いて、所望の形状となるようにパターニングが行われ、拡散層領域２ａ、２ｂに、ゲート電極８ａ，８ｂが形成される。
【００４９】
引き続き，公知の手段によりソース・ドレイン領域等を形成すれば，トランジスタが完成する。必要に応じて，ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域やゲート電極側面にサイドウォールを形成する工程を行ってもよい。
【００５０】
図３（ａ）及び図３（ｂ）はゲート電極配線と垂直方向の断面を示しているが，
拡散層の湾曲はゲート電極配線と平行方向の断面でも同様に起きているため，結果としてトランジスタのゲート幅寸法が拡大した効果が得られ，拡散層が湾曲していない場合に比べて、オン電流Ｉｏｎが増大することになる。
【００５１】
（実施例２）
ＤＲＡＭ等の製品においては特性改善のため、製品内部で複数の電源電圧を使用することが行われている。この場合、使用する電源電圧に応じて、トランジスタのゲート絶縁膜を複数種類設けることが一般的である。以下に、本発明を２種類のゲート絶縁膜厚（薄膜部と厚膜部）を有する半導体装置に適用した場合の例を示す。セル部は厚膜部で構成されており、薄膜部及び厚膜部は、周辺部に含まれるが、セル部を薄膜部で構成してよいことは勿論である。
【００５２】
図４（Ａ）〜（Ｅ）における左図（即ち、ａ）は、本発明の実施例２の製造方法を適用したゲート絶縁膜薄膜部１５の断面図，図４（Ａ）〜（Ｅ）の右図（即ち、ｂ）は左図に対応したゲート絶縁膜厚膜部１６の断面図を示す。
【００５３】
まず、図４（Ａ）−ａ，図４（Ａ）−ｂに示すように，シリコンからなる半導体基板上に公知の手段であるＳＴＩ法を用いて素子分離領域２１ａ、２１ｂをそれぞれ形成する。素子分離領域２１ａ、２１ｂ以外の部分は拡散層領域２２ａ、２２ｂとなる。
【００５４】
次に，図４（Ｂ）−ａ，図４（Ｂ）−ｂに示すように、公知の手段により拡散層領域２２ａ，２２ｂ上に第１のゲート絶縁膜２３ａ，２３ｂをそれぞれ形成する。
【００５５】
さらに，図４（Ｃ）−ａに示すように、ウェットエッチングを用いて，ゲート絶縁膜薄膜部２３ａのみ絶縁膜を剥離し，拡散層領域２２ａが露出した状態で，８００℃から１０００℃の温度の水素（Ｈ２）雰囲気中でベークを行う。他方、絶縁膜厚膜部１６の第１のゲート絶縁膜２３ｂは、図４（Ｃ）−ｂに示すように、剥離されず、この結果、拡散層領域２２ｂは、第１のゲート絶縁膜２３ｂで覆われた状態にある。
【００５６】
次に、図４（Ｄ）−ａに示すように、高温の水素雰囲気にさらされたシリコン原子はマイグレーション現象を起こし，拡散層領域２２ａは上方に凸型をしたラウンド形状となる。
【００５７】
この際、図４（Ｄ）−ｂに示すように、厚膜部の拡散層領域２２ｂは第１のゲート絶縁膜２３ｂに覆われているため、拡散層領域が湾曲することは無く、平坦な状態を維持している。結果として、厚膜部の拡散層領域２２ｂの表面は、薄膜部の拡散層領域２２ａの表面に比較して、平坦であり、且つ、大きな曲率半径を有している。
【００５８】
次に，図４（Ｅ）−ａに示すように、公知の手段により拡散層領域２２ａ及び２２ｂ上に第２のゲート絶縁膜３ａ、３ｂを形成する。この際、図４（Ｅ）−ｂに示す厚膜部では、第１のゲート絶縁膜２３ｂ上に第２のゲート絶縁膜が形成され、厚いゲート絶縁膜３ｂが形成されることになる。従って、第１のゲート絶縁膜２３ａ，２３ｂの膜厚を適切に設定しておくことにより、最終的に得られるゲート絶縁膜３ａ，３ｂの膜厚を所望の値にすることができる。
【００５９】
絶縁膜としてはシリコン酸化膜（ＳｉＯ２）の他に，酸化膜と窒化膜（Ｓｉ３Ｎ４）の積層膜や他の高誘電率を有する絶縁膜でも良い。
【００６０】
以下の工程は第１の実施例と同様である。
【００６１】
以上説明したように、本実施例２においては薄膜部のトランジスタの拡散層のみを湾曲させる事ができる。通常、高いオン電流を必要とする部分には薄膜ゲート絶縁膜のトランジスタが使用されるため、本発明により薄膜領域のトランジスタのオン電流をより一層高めることが可能となる。また、厚膜部のトランジスタの特性に影響を与えることもない。
【００６２】
また、本実施例２において明らかにしたように、厚膜のゲート絶縁膜３ｂを形成した領域はシリコン基板表面を湾曲させないことが可能である。このことは、トランジスタを形成しない拡散層領域においても、シリコン基板表面を湾曲させたくない場合には、本実施例２の手法を使用できることを意味している。例えば、半導体チップ間に設けられるスクライブ線領域、即ち、ダイシング時にカットが行われる領域には、通常、拡散層が設けられるが、パターニングの際に使用するアライメント用マーク等が形成されるため、シリコン基板を湾曲させないほうが望ましい。従って、スクライブ線領域の拡散層上に厚膜のゲート絶縁膜を形成しておくことにより、スクライブ線領域のシリコン基板を湾曲させずに、チップ内の他の拡散層領域については、シリコン基板を湾曲させることが可能となる。
【００６３】
（実施例３）
本発明の実施例３は，実施例１の応用例であり，メモリセル領域にのみＨ２ベークを行うものである。
【００６４】
図５（Ａ）〜（Ｅ）の左図（即ち、ａ）は、本発明の実施例３の製造方法を適用したゲート絶縁膜薄膜部の断面図，図５（Ａ）〜（Ｅ）の右図（即ち、ｂ）は、ａに対応したゲート絶縁膜厚膜部の断面図を示す。
【００６５】
まず、図５（Ａ）−ａ、図５（Ａ）−ｂに示したように，シリコンからなる半導体基板上に公知の手段であるＳＴＩ法を用いて素子分離領域１ａ，１ｂを形成する。素子分離領域１ａ，１ｂ以外の部分は拡散層領域２ａ，２ｂとなる。
【００６６】
次に，図５（Ｂ）−ａ，図５（Ｂ）−ｂに示すように、公知の手段により拡散層領域２ａ，２ｂ上にゲート絶縁膜１３ａ，１３ｂを形成する。
【００６７】
さらに，図５（Ｃ）−ａ、図５（Ｃ）−ｂに示すように、ウェットエッチングを用いて，メモリセル領域のみゲート絶縁膜１３ａを剥離し，拡散層領域２ａを露出させる。この結果、周辺回路領域の拡散層領域２ｂはで覆われた状態にある。このように、拡散層領域２ａが露出し、且つ拡散層領域２ｂがゲート電極１３ｂで覆われた状態で，８００℃から１０００℃の温度で、水素（Ｈ２）雰囲気中でベークが行われる。
【００６８】
図５（Ｄ）−ａに示すように、高温の水素雰囲気にさらされたシリコン原子はマイグレーション現象を起こし，拡散層領域２ａは上方に凸型をしたラウンド形状となるが、図５（Ｄ）−ｂに示されたように、ゲート絶縁膜１３ｂで覆われた拡散層領域２ｂは、平坦に維持される。
【００６９】
図５（Ｅ）−ａに示すように、公知の手段により拡散層領域２ａ上に新たにゲート絶縁膜３ａを形成する。この際、周辺回路部領域のゲート絶縁膜１３ｂ上にも、絶縁膜が形成されるため、ゲート絶縁膜１３ｂの膜厚が厚くなり新たなゲート絶縁膜３ｂとなる。
【００７０】
他方、周辺回路領域上におけるゲート絶縁膜の膜厚を厚くしたく無い場合、図５（Ｄ）−ｂに示したＨ２ベークが終了した段階で、ウェットエッチングの工程を追加し、メモリセル領域と周辺回路領域の両方ともに拡散層を露出させた状態で、新たにゲート絶縁膜を形成することも可能である。
【００７１】
なお、絶縁膜としてはシリコン酸化膜（ＳｉＯ２）の他に，酸化膜と窒化膜（Ｓｉ３Ｎ４）の積層膜や他の高誘電率を有する絶縁膜でも良い。
【００７２】
以下の工程は、実施例１と同様であるので、ここでは、説明を省略する。
【００７３】
以上説明したように、この実施例３では、メモリセル領域の拡散層領域のみを湾曲させることが出来る。通常、メモリセル領域に使用されるトランジスタは、製品内で最も拡散層幅（アクティブ領域）が狭くなるように設計されているので、本発明を適用することにより、他のトランジスタへの影響を与えること無しに、最もオン電流の低下しやすいメモリセル領域のトランジスタのみのオン電流低下を抑制することができる。
【００７４】
（実施例４）
本発明の実施例４は，実施例１の他の応用例であり，メモリセル領域にのみエピキシャル成長を行った後，Ｈ２ベークを行うものである。
【００７５】
図６（Ａ）〜（Ｆ）の左図（即ち、ａ）は、本発明の実施例４による製造方法を適用したゲート絶縁膜薄膜部の断面図，図６（Ａ）〜（Ｆ）の右図（即ち、ｂ）は左図に対応したゲート絶縁膜厚膜部の断面図を示す。
【００７６】
まず、図６（Ａ）−ａ，図６（Ａ）−ｂに示したように，シリコンからなる半導体基板上に公知の手段であるＳＴＩ法を用いて素子分離領域１ａ，１ｂを形成する。素子分離領域１ａ，１ｂ以外の部分は拡散層領域２ａ，２ｂとなる。
【００７７】
次に，図６（Ｂ）−ａ，図６（Ｂ）−ｂに示すように、公知の手段により拡散層２ａ、２ｂ上にゲート絶縁膜１３ａ，１３ｂを形成する。
【００７８】
続いて、図６（Ｃ）−ａ，図６（Ｃ）−ｂに示すように、ウェットエッチングを用いて，メモリセル領域のみ絶縁膜１３ａを剥離し，拡散層領域２ａを露出させる。この場合、周辺回路領域の絶縁膜１３ｂは、拡散層領域２ｂを覆った状態にある。拡散層領域２ｂだけを露出した状態で、シリコンの選択エピキシャル成長を行う。これにより、図６（Ｄ）−ａに示すように、拡散層領域２ａの表面には、エピタキシャル層が形成され、エピタキシャル層の表面及び側面が露出されるため、拡散層領域２ａ上の露出面が大きくなる。
【００７９】
他方、周辺回路領域の拡散層領域２ｂはゲート絶縁膜１３ｂで覆われているためシリコンのエピタキシャル層が形成されることは無い。
【００８０】
上記した状態で、８００℃から１０００℃の温度の水素（Ｈ２）雰囲気中でベークを行う。
【００８１】
図６（Ｅ）−ａに示すように、高温の水素雰囲気にさらされたシリコン原子はマイグレーション現象を起こし，拡散層領域２ａは上方に凸型をしたラウンド形状となるが、ゲート絶縁膜１３ｂで覆われた周辺回路領域の拡散層領域２ｂは図６（Ｅ）−ｂに示すように、平坦な表面を維持している。
【００８２】
次に、公知の手段により拡散層領域２ａ上にゲート絶縁膜３ａを形成する。このとき、周辺回路領域には新たな膜厚のゲート絶縁膜３ｂが形成される。一方、実施例３と同様に、Ｈ２ベーク後にウェットエッチングの工程を追加して、すべての拡散層を露出させた後に、ゲート絶縁膜を全体に形成しても良い。
【００８３】
絶縁膜としてはシリコン酸化膜（ＳｉＯ２）の他に，酸化膜と窒化膜（Ｓｉ３Ｎ４）の積層膜や他の高誘電率を有する絶縁膜でも良い。
【００８４】
以下の工程は、実施例１と同様である。この実施例４では、図６（Ｄ）−ａに示すように、Ｈ２ベーク前にメモリセル領域に選択エピタキシャル法でシリコン層を形成したことにより、トランジスタの拡散層領域（アクティブ領域）の表面積をより一層拡大することができる。従って、メモリセル領域のトランジスタのオン電流Ｉｏｎを、より一層増加させることが可能となる。
【００８５】
（実施例５）
本発明の実施例５は、Ｈ２ベークを２回行うもので，メモリセル領域と周辺回路領域の拡散層における湾曲率（凸量）に更に大きな差をつけるものである。
【００８６】
図７（Ａ）〜（Ｆ）の左図（即ち、ａ）は、本発明の実施例５の製造方法を適用したゲート絶縁膜薄膜部の断面図，図７（Ａ）〜（Ｆ）の右図（即ち、ｂ）は左図に対応したゲート絶縁膜厚膜部の断面図を示す。
【００８７】
まず、図７（Ａ）−ａ，図７（Ａ）−ｂに示したように，シリコンからなる半導体基板１０上に公知の手段であるＳＴＩ法を用いて素子分離領域１ａ、１ｂを形成する。素子分離領域１ａ、１ｂ以外の部分は拡散層領域２ａ，２ｂとなる。      
次に，拡散層領域２ａ，２ｂのシリコン表面が露出した状態で、この実施例５では、ウェットエッチングを用いて、８００℃から１０００℃の温度の水素（Ｈ２）雰囲気中で第１のベークを行う。
【００８８】
図７（Ｂ）−ａ，図７（Ｂ）−ｂに示すように、高温の水素雰囲気にさらされたシリコン原子はマイグレーション現象を起こし，拡散層領域２ａ，２ｂは上方に凸型をしたラウンド形状となる。
【００８９】
次に、図７（Ｃ）−ａ，図７（Ｃ）−ｂに示すように、公知の手段により拡散層領域２ａ，２ｂ上にゲート絶縁膜１３ａ、１３ｂを形成する。
【００９０】
さらに，図７（Ｄ）−ａ，図７（Ｄ）−ｂに示すように、ウェットエッチングを用いて，メモリセル領域のみゲート絶縁膜１３ａを剥離し，拡散層領域２ａを露出させる。この状態では、拡散層領域２ｂは、ゲート絶縁膜１３ｂによって覆われている。拡散層領域２ａを露出させた状態で，もう一度８００℃から１０００℃の温度の水素（Ｈ２）雰囲気中で第２のベークを行う。
【００９１】
これにより、図７（Ｅ）−ａに示すように、メモリセル領域の拡散層領域２ａは、より一層湾曲形状が拡大することになるが、図７（Ｅ）−ｂに示すように、周辺回路領域の拡散層領域２ｂは、１回目のＨ２ベーク後の湾曲形状を保ったままである。
【００９２】
次に，図７（Ｆ）−ａに示すように、公知の手段により拡散層領域２ａ上にゲート絶縁膜３ａを形成する。他方、図７（Ｆ）−ｂに示すように、周辺回路領域には新たな膜厚のゲート絶縁膜３ｂが形成される。前述した実施例３で示したように水素（Ｈ２）ベーク後にウェットエッチングの工程を追加して、すべての拡散層を露出させた後に、ゲート絶縁膜を全体に形成しても良い。
【００９３】
以下の工程は実施例１と同様である。
【００９４】
本発明の実施例５では、セル領域の湾曲形状が実施例１に比べて、より一層大きなものとなるため、トランジスタのオン電流をより一層増やすことが出来るという効果を有する。
【産業上の利用可能性】
【００９５】
以上説明した通り、本発明の半導体装置及びその製造方法は、アクティブ領域（例えば、拡散層領域）上にトランジスタ等の能動素子を形成する半導体製品全般に適用される。
【図面の簡単な説明】
【００９６】
【図１】（ａ）は本発明に係るメモリセル領域の断面図であり、（ｂ）は、同様に、周辺回路領域の断面図である。
【図２】（Ａ）−ａ〜（Ｄ）−ａは、本発明の実施例１に係る製造方法を適用したメモリセル領域の断面を工程順に示す図であり、（Ａ）−ｂ〜（Ｄ）−ｂは、（Ａ）−ａ〜（Ｄ）−ａに対応した周辺回路領域の断面を工程順に示す図である。
【図３】（ａ）は、本発明の実施例１の製造方法を適用したメモリセル領域の断面図，（ｂ）は（ａ）に対応した周辺回路領域の断面図を示す。
【図４】（Ａ）−ａ〜（Ｅ）−ａは、本発明の実施例２の製造方法を適用したゲート絶縁膜薄膜部の断面を工程順に示す図，（Ａ）−ｂ〜（Ｅ）−ｂは、（Ａ）−ａ〜（Ｅ）−ａに対応したゲート絶縁膜厚膜部の断面を工程順に示す図である。
【図５】（Ａ）−ａ〜（Ｅ）−ａは、本発明の実施例３の製造方法を適用したゲート絶縁膜薄膜部の断面を工程順に示す図，（Ａ）−ｂ〜（Ｅ）−ｂは（Ａ）−ａ〜（Ｅ）−ａに対応したゲート絶縁膜厚膜部の断面を工程順に示す図である。
【図６】（Ａ）−ａ〜（Ｆ）−ａは、本発明の実施例４による製造方法を適用したゲート絶縁膜薄膜部の断面を工程順に示す図，（Ａ）−ｂ〜（Ｆ）−ｂは（Ａ）−ａ〜（Ｆ）−ａに対応したゲート絶縁膜厚膜部の断面を工程順に示す図である。
【図７】（Ａ）−ａ〜（Ｆ）−ａは、本発明の実施例５の製造方法を適用したゲート絶縁膜薄膜部の断面を工程順に示す図，（Ａ）−ｂ〜（Ｆ）−ｂは（Ａ）−ａ〜（Ｆ）−ａに対応したゲート絶縁膜厚膜部の断面を工程順に示す図である。
【図８】（ａ）は従来のＤＲＡＭセル構造の素子分離領域１１とアクティブ領域（拡散層領域）１２のみを示した平面図，（ｂ）は（ａ）のＩＢ−ＩＢ線に沿う断面図、（ｃ）は（ｂ）を縮小した場合を説明する断面図である。
【符号の説明】
【００９７】
１，１ａ，１ｂ    素子分離領域
２，２ａ，２ｂ    拡散層領域（アクティブ領域）
３ａ，３ｂ    ゲート絶縁膜
４ａ，４ｂ    ポリシリコン（ＤＯＰＯＳ）
５ａ，５ｂ    タングステン・ナイトライド（ＷＮ）
６ａ，６ｂ    タングステン（Ｗ）
７ａ，７ｂ    プラズマ窒化膜（ｐ−Ｓｉ３Ｎ４）
８ａ，８ｂ    ゲート電極
１０    半導体基板
１１    メモリセル領域（セル部）
１２    周辺回路領域（周辺部）
１３ａ，１３ｂ，２３ａ，２３ｂ    第１のゲート絶縁膜
１４    アクティブ領域の幅
１５    薄膜部
１６    厚膜部
【図１】
2008078356.tif 000003
【図２】
2008078356.tif 000004
【図３】
2008078356.tif 000005
【図４】
2008078356.tif 000006
【図５】
2008078356.tif 000007
【図６】
2008078356.tif 000008
【図７】
2008078356.tif 000009
【図８】
2008078356.tif 000010