(57)【要約】【課題】ラッチアップが発生しにくく、しきい値電圧の変動がなく、且つスイッチング速度の速いLIGBTとして動作する半導体装置及びその製造方法を提供する。【解決手段】ｐ型シリコン基板１００の表面部にｎ型ドリフト領域１０１が形成されている。ｎ型ドリフト領域１０１の表面部にｐ型コレクタ領域１０３が形成されている。ｐ型シリコン基板１００の表面部にｎ型ソース領域１０５がｎ型ドリフト領域１０１から離隔して形成されている。ｐ型シリコン基板１００の表面部に、ｎ型ソース領域１０５と隣接するようにｐ型コレクタ領域１０３よりも深くまでｐ型高濃度エミッタ領域１０６が形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の表面部に形成された第２導電型の第１ドリフト領域と、
前記第１ドリフト領域の表面部に形成された第１導電型のコレクタ領域と、
前記コレクタ領域と電気的に接続するように前記コレクタ領域の上に形成されたコレクタ電極と、
前記第１ドリフト領域から間隔をあけて前記半導体基板の表面部に形成された第２導電型のソース領域と、
前記ソース領域と隣接するように前記半導体基板の表面部に前記コレクタ領域よりも深い位置まで形成された第１導電型のエミッタ領域と、
前記ソース領域及び前記エミッタ領域と電気的に接続するように前記ソース領域及び前記エミッタ領域の上に形成されたエミッタ電極と、
前記半導体基板における前記第１ドリフト領域と前記ソース領域との間に位置する部分の上にゲート絶縁膜を介して形成されたゲート電極とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１ドリフト領域における前記コレクタ領域から見て前記ソース領域側の部分に形成された第１導電型の第２ドリフト領域をさらに備えていることを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記コレクタ領域は、前記半導体基板の表面から０．８μｍ以下の深さまで形成されており、
前記エミッタ領域は、前記半導体基板の表面から１μｍ以上の深さまで形成されていることを特徴とする半導体装置。
【請求項４】
請求項１又は２に記載の半導体装置において、
前記コレクタ領域における第１導電型の不純物の濃度は１×１０１７ｃｍ−３以上で且つ１×１０１８ｃｍ−３以下であり、
前記エミッタ領域における第１導電型の不純物の濃度は１×１０１９ｃｍ−３以上で且つ１×１０２０ｃｍ−３以下であることを特徴とする半導体装置。
【請求項５】
第１導電型の半導体基板と、
前記半導体基板の表面部に形成された第２導電型の第１ドリフト領域と、
前記半導体基板の表面から間隔をあけて前記第１ドリフト領域の内部に形成された第１導電型のコレクタ領域と、
前記第１ドリフト領域の表面部における前記コレクタ領域の上側に位置する部分に形成された第２導電型のドレイン領域と、
前記ドレイン領域を貫通して前記コレクタ領域と電気的に接続するように形成された第１導電型のコレクタ接続領域と、
前記コレクタ接続領域の上に形成され且つ前記コレクタ接続領域を通じて前記コレクタ領域と電気的に接続するコレクタ電極と、
前記第１ドリフト領域から間隔をあけて前記半導体基板の表面部に形成された第２導電型のソース領域と、
前記ソース領域と隣接するように前記半導体基板の表面部に形成された第１導電型のエミッタ領域と、
前記ソース領域及び前記エミッタ領域と電気的に接続するように前記ソース領域及び前記エミッタ領域の上に形成されたエミッタ電極と、
前記半導体基板における前記第１ドリフト領域と前記ソース領域との間に位置する部分の上にゲート絶縁膜を介して形成されたゲート電極とを備えていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１ドリフト領域における前記コレクタ領域から見て前記ソース領域側の部分に形成された第１導電型の第２ドリフト領域をさらに備えていることを特徴とする半導体装置。
【請求項７】
請求項５又は６に記載の半導体装置において、
前記コレクタ領域における第１導電型の不純物の濃度プロファイルは、前記エミッタ領域における第１導電型の不純物の濃度プロファイルと実質的に同じであることを特徴とする半導体装置。
【請求項８】
請求項５又は６に記載の半導体装置において、
前記ドレイン領域は、前記半導体基板の表面から０．６μｍ以下の深さまで形成されており、
前記コレクタ領域は、前記ドレイン領域の下側において前記半導体基板の表面から０．８μｍ以上の深さまで形成されていることを特徴とする半導体装置。
【請求項９】
請求項２又は６に記載の半導体装置において、
前記第２ドリフト領域は、前記半導体基板の表面から間隔をあけて前記第１ドリフト領域の内部に埋め込み形成されていることを特徴とする半導体装置。
【請求項１０】
請求項２又は６に記載の半導体装置において、
前記第２ドリフト領域は、前記第１ドリフト領域における前記半導体基板の表面からの深さが異なる位置に形成された複数の部分から構成されていることを特徴とする半導体装置。
【請求項１１】
第１導電型の半導体基板の表面部における所定の領域に第２導電型の不純物をイオン注した後、前記半導体基板に対して熱処理を行い、それによって第１ドリフト領域を形成する工程（ａ）と、
前記半導体基板の表面部における前記第１ドリフト領域から離れた領域に第１導電型の不純物をイオン注入した後、前記半導体基板に対して熱処理を行い、それによってエミッタ領域を形成する工程（ｂ）と、
前記半導体基板における前記第１ドリフト領域と前記エミッタ領域との間に位置する部分の上にゲート絶縁膜を介してゲート電極を形成する工程（ｃ）と、
前記半導体基板の表面部における前記エミッタ領域に隣接する領域に第２導電型の不純物をイオン注入した後、前記半導体基板に対して熱処理を行い、それによってソース領域を形成する工程（ｄ）と、
前記第１ドリフト領域の表面部における所定の領域に第１導電型の不純物をイオン注入した後、前記半導体基板の熱処理を行い、それによってコレクタ領域を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法において、
前記第１ドリフト領域における前記コレクタ領域から見て前記ソース領域側の部分に第１導電型の不純物をイオン注入した後、前記半導体基板に対して熱処理を行い、それによって第２ドリフト領域を形成する工程（ｆ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１３】
第１導電型の半導体基板の表面部における所定の領域に第２導電型の不純物をイオン注した後、前記半導体基板に対して熱処理を行い、それによって第１ドリフト領域を形成する工程（ａ）と、
前記半導体基板の表面部における前記第１ドリフト領域から離れた領域及び前記第１ドリフト領域の表面部における所定の領域にそれぞれ第１導電型の不純物をイオン注入した後、前記半導体基板に対して熱処理を行い、それによってエミッタ領域及びコレクタ領域を同時に形成する工程（ｂ）と、
前記半導体基板における前記第１ドリフト領域と前記エミッタ領域との間に位置する部分の上にゲート絶縁膜を介してゲート電極を形成する工程（ｃ）と、
前記半導体基板の表面部における前記エミッタ領域に隣接する領域及び前記コレクタ領域の上部における所定の領域にそれぞれ第２導電型の不純物をイオン注入した後、前記半導体基板に対して熱処理を行い、それによってソース領域、ドレイン領域及びコレクタ接続領域を同時に形成する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記第１ドリフト領域における前記コレクタ領域から見て前記ソース領域側の部分に第１導電型の不純物をイオン注入した後、前記半導体基板に対して熱処理を行い、それによって第２ドリフト領域を形成する工程（ｆ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２又は１４に記載の半導体装置の製造方法において、
前記工程（ｆ）では、前記第１ドリフト領域の内部における前記半導体基板の表面から所定の深さに前記第２ドリフト領域を埋め込み形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１２又は１４に記載の半導体装置の製造方法において、
前記工程（ｆ）では、前記第１ドリフト領域に対する第１導電型の不純物のイオン注入を加速エネルギーを変えて複数回行った後、前記半導体基板に対して熱処理を行い、それによって前記第１ドリフト領域における前記半導体基板の表面からの深さが異なる位置に、前記第２ドリフト領域となる複数の部分を形成することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１３に記載の半導体装置の製造方法において、
前記工程（ｂ）におけるイオン注入及び前記工程（ｄ）におけるイオン注入をそれぞれ実施した後、前記半導体基板に対して熱処理を行い、それによって前記エミッタ領域、前記コレクタ領域、前記ソース領域、前記ドレイン領域及び前記コレクタ接続領域を同時に形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧での使用を目的とする電力用トランジスタに関し、特に、絶縁ゲート型バイポーラトランジスタ（以下、IGBTと称する）及びその製造方法に関するものである。
【背景技術】
【０００２】
高電圧及び大電力で扱われる電力用トランジスタとしては、パワーMOSFETやIGBTがよく知られている。これらの素子を他の半導体集積回路と同一半導体基板上に形成する場合、他の集積回路形成プロセスとの整合性が良いことから、素子として横型パワーMOSFET（以下、横型パワーMOSと称する）や横型IGBT（以下、LIGBTと称する）が用いられる。ここで、LIGBTは、MOSFETのゲート絶縁構造に加えてバイポーラトランジスタの持つドリフト領域での伝導率変調性を併せ持っており、高破壊耐量及び低オン抵抗を実現できるデバイスであるが、寄生npnトランジスタが動作しやすく、ラッチアップによるLIGBTの破壊が起こりやすいという欠点を持つ。
【０００３】
それに対して、LIGBTのラッチアップによる破壊耐量を向上させる従来の技術として、例えば特許文献１に記載の半導体装置がある。図２６は、同半導体装置の構造を示す断面図である。
【０００４】
図２６に示すように、特許文献１に記載の半導体装置では、ｎ- 型シリコン半導体層１１、誘電体分離膜であるシリコン酸化膜（SiO2 膜）１２及びｎ- 型シリコン半導体層１３が順次積層され、それによりSOI（Silicon on Insulator）基板が構成されている。
【０００５】
ｎ- 型シリコン半導体層１３上にはゲート絶縁膜１４を介してゲート電極１５が形成されている。さらに、ｎ- 型シリコン半導体層１３上におけるゲート電極１５の一側方にはゲート電極１５と離間してエミッタ電極１６が形成されていると共に、ｎ- 型シリコン半導体層１３上におけるゲート電極１５の他側方にはゲート電極１５と離間してとコレクタ電極１７が形成されている。ゲート電極１５とコレクタ電極１７との間のｎ- 型シリコン半導体層１３上にはフィールド酸化膜（SiO2 膜）１８が形成されている。
【０００６】
ゲート電極１５の下側からエミッタ電極１６の下側にかけてのｎ- 型シリコン半導体層１３の表面部にはｐ型ベース拡散層１９が形成されている。ｐ型ベース拡散層１９におけるエミッタ電極１６の下側にはｐ+ 型拡散層２０が形成されている。さらに、ｐ型ベース拡散層１９の表面部におけるゲート電極１５とエミッタ電極１６との間にはｎ+ 型拡散層２１が形成されている。ｎ+ 型拡散層２１はｐ+ 型拡散層２０に接続するようにエミッタ電極１６の下側からゲート電極１５の下側にかけて形成されている。ｐ型ベース拡散層１９におけるｐ+ 型拡散層２０及びｎ+ 型拡散層２１の下側には、ゲート電極１５をマスクとしたセルフアラインのイオン注入によって、ｐ+ 型拡散層２０よりも不純物濃度の低いｐ型拡散層２２が形成されている。
【０００７】
コレクタ電極１７の下側のｎ- 型シリコン半導体層１３の表面部にはｎ型バッファ拡散層２３が形成されている。ｎ型バッファ拡散層２３におけるコレクタ電極１７の直下の領域にはｐ+ 型拡散層２４が形成されている。さらに、ゲート電極１５の上及びフィールド酸化膜１８の上を含むｎ- 型シリコン半導体層１３の上には層間絶縁膜２５が形成されている。
【０００８】
図２６に示す構造を有する半導体装置において、ｐ型拡散層２２を形成しない場合、ｎ+ 型拡散層２１、ｐ型ベース拡散層１９及びｎ- 型シリコン半導体層１３からなる寄生npnトランジスタがオンしやすい。この寄生npnトランジスタがオンすると、ｐ+ 型拡散層２４、ｎ- 型シリコン半導体層１３及びｐ型ベース拡散層１９からなる寄生pnpトランジスタのベース電流が増加するため、当該寄生pnpトランジスタがオンしてコレクタ・エミッタ間に大電流が流れ、LIGBTの破壊が発生する。
【０００９】
それに対して、ｎ+ 型拡散層２１の下側にｐ型拡散層２２を形成すると、ｐ型拡散層２２を形成しない場合と比べて、ｎ+ 型拡散層２１の下側の領域の抵抗率を下げることができる。このため、前記寄生npnトランジスタのベース抵抗が小さくなり、エミッタ−ベース間の電位差が所定値になるために、より大きなベース電流が必要となる結果、前記寄生npnトランジスタがオンしにくくなり、ラッチアップの発生しにくいLIGBTを形成することができる。
【特許文献１】特開２００２−２７０８４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、図２６に示す構造を有する半導体装置において、ｐ型拡散層２２をゲート電極１５をマスクとしたイオン注入によりセルフアライン形成すると、次のような問題が生じる。すなわち、ｐ型の不純物イオンはｎ型の不純物イオンと比べて熱処理時の拡散係数が高いために、ｐ型拡散層２２と同様にゲート電極１５をマスクとしたイオン注入により形成されたｎ+ 型拡散層２１と比べて、ｐ型拡散層２２はゲート電極１５の下側により広がって形成されると考えられる。その結果、ゲート電極１５の下側に、ｐ型ベース拡散層１９よりも不純物濃度の高いｐ型拡散層２２が形成されてしまった場合には、チャネル領域に反転層が形成されにくくなるので、反転層形成のためのしきい値電圧が高くなってしまうという問題が生じる。
【００１１】
そこで、本発明は、かかる問題に鑑み、ラッチアップが発生しにくく、しきい値電圧の変動がなく、且つスイッチング速度の速いLIGBTとして動作する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するために、本発明に係る第１の半導体装置は、第１導電型の半導体基板と、前記半導体基板の表面部に形成された第２導電型の第１ドリフト領域と、前記第１ドリフト領域の表面部に形成された第１導電型のコレクタ領域と、前記コレクタ領域と電気的に接続するように前記コレクタ領域の上に形成されたコレクタ電極と、前記第１ドリフト領域から間隔をあけて前記半導体基板の表面部に形成された第２導電型のソース領域と、前記ソース領域と隣接するように前記半導体基板の表面部に前記コレクタ領域よりも深い位置まで形成された第１導電型のエミッタ領域と、前記ソース領域及び前記エミッタ領域と電気的に接続するように前記ソース領域及び前記エミッタ領域の上に形成されたエミッタ電極と、前記半導体基板における前記第１ドリフト領域と前記ソース領域との間に位置する部分の上にゲート絶縁膜を介して形成されたゲート電極とを備えている。
【００１３】
本発明の第１の半導体装置は前記構成によりLIGBTとして動作する。また、エミッタ領域をコレクタ領域よりも深く形成しているため、寄生npnトランジスタ（例えばＮ型のソース領域とＰ型エミッタ領域（又は半導体基板）とＮ型の第１ドリフト領域とからなるnpnトランジスタ）のベース抵抗を下げることができる。従って、前記寄生npnトランジスタがオンしにくくなるので、ラッチアップの発生しにくいLIGBTを実現することができる。
【００１４】
また、本発明の第１の半導体装置によると、エミッタ領域がゲート電極下側のチャネル領域から離れて形成されているため、ゲート電極下側にエミッタ領域が広がることがないので、しきい値電圧の変動なくチャネル反転層が形成されるLIGBTを実現することができる。
【００１５】
さらに、本発明の第１の半導体装置によると、エミッタ領域をコレクタ領域とは別工程で形成することによって、コレクタ領域となる不純物層の深さを浅くすることができる。よって、コレクタ領域からのホールの供給が抑制される結果、スイッチング速度の速いLIGBTを実現することができる。すなわち、ホールの供給量が多いために（大電流が流れているために）スイッチオフ（ゲートＯＦＦ）にしてからホールが再結合して完全に消失するまでの時間（つまりターンオフ時間）が長くなってスイッチング速度が遅くなってしまう事態を回避することができる。
【００１６】
尚、本発明の第１の半導体装置において、前記第１ドリフト領域における前記コレクタ領域から見て前記ソース領域側の部分に形成された第１導電型の第２ドリフト領域をさらに備えていることが好ましい。
【００１７】
このようにすると、ラッチアップの発生しにくいLIGBTを得ることができるという効果に加えて、次のような効果を得ることができる。すなわち、LIGBTのオフ時に、半導体基板と第１ドリフト領域との接合部、及び第１ドリフト領域と第２ドリフト領域との接合部にそれぞれ空乏層を形成することができるので、これらの空乏層によって第１ドリフト領域内を効率よく空乏化することができる。このため、耐圧を下げることなく、第１ドリフト領域の不純物濃度を高くすることができるので、オン抵抗が低い半導体装置を実現することができる。
【００１８】
また、本発明の第１の半導体装置において、前記コレクタ領域は、前記半導体基板の表面から０．８μｍ以下の深さまで形成されており、前記エミッタ領域は、前記半導体基板の表面から１μｍ以上の深さまで形成されていることが好ましい。
【００１９】
このようにすると、LIGBTにおけるコレクタ領域及びエミッタ領域のそれぞれの拡散深さが最適化されるので、ラッチアップの発生を低減できると共に、コレクタ領域からのホール供給を抑制してスイッチング速度を速くすることができる。
【００２０】
また、本発明の第１の半導体装置において、前記コレクタ領域における第１導電型の不純物の濃度は１×１０１７ｃｍ−３以上で且つ１×１０１８ｃｍ−３以下であり、前記エミッタ領域における第１導電型の不純物の濃度は１×１０１９ｃｍ−３以上で且つ１×１０２０ｃｍ−３以下であることが好ましい。
【００２１】
このようにすると、LIGBTにおけるコレクタ領域及びエミッタ領域のそれぞれの不純物濃度が最適化されるので、ラッチアップの発生を低減できると共に、コレクタ領域からのホール供給を抑制してスイッチング速度を速くすることができる。
【００２２】
本発明に係る第２の半導体装置は、第１導電型の半導体基板と、前記半導体基板の表面部に形成された第２導電型の第１ドリフト領域と、前記半導体基板の表面から間隔をあけて前記第１ドリフト領域の内部に形成された第１導電型のコレクタ領域と、前記第１ドリフト領域の表面部における前記コレクタ領域の上側に位置する部分に形成された第２導電型のドレイン領域と、前記ドレイン領域を貫通して前記コレクタ領域と電気的に接続するように形成された第１導電型のコレクタ接続領域と、前記コレクタ接続領域の上に形成され且つ前記コレクタ接続領域を通じて前記コレクタ領域と電気的に接続するコレクタ電極と、前記第１ドリフト領域から間隔をあけて前記半導体基板の表面部に形成された第２導電型のソース領域と、前記ソース領域と隣接するように前記半導体基板の表面部に形成された第１導電型のエミッタ領域と、前記ソース領域及び前記エミッタ領域と電気的に接続するように前記ソース領域及び前記エミッタ領域の上に形成されたエミッタ電極と、前記半導体基板における前記第１ドリフト領域と前記ソース領域との間に位置する部分の上にゲート絶縁膜を介して形成されたゲート電極とを備えている。
【００２３】
本発明の第２の半導体装置は前記構成によりLIGBTとして動作する。また、不純物濃度の高いコレクタ領域の上部に相当する箇所にドレイン領域が形成されていることから、本発明の第１の半導体装置においてコレクタ領域を浅く形成することと同様の効果が得られる。すなわち、ラッチアップが発生しにくく且つスイッチング速度の速いLIGBTを実現することができる。
【００２４】
また、本発明の第２の半導体装置によると、エミッタ領域がゲート電極下側のチャネル領域から離れて形成されているため、ゲート電極下側にエミッタ領域が広がることがないので、しきい値電圧の変動なくチャネル反転層が形成されるLIGBTを実現することができる。
【００２５】
さらに、本発明の第２の半導体装置によると、コレクタ領域の上側にドレイン領域を備えているため、コレクタ電圧を印加した場合には横型ＭＩＳ（metal insulator semiconductor）トランジスタとしても動作させることができる。このため、本発明の第２の半導体装置は、駆動条件により横型ＭＩＳトランジスタ及びIGBTの２種類の動作が可能な半導体装置となる。すなわち、本発明の第２の半導体装置では、LIGBTに立ち上がり電圧が印加される前に横型ＭＩＳトランジスタが立ち上がることから、LIGBTがターンオンするまでの時間を短縮することができるので、より一層スイッチング速度の速い半導体装置を実現することができる。
【００２６】
尚、本発明の第２の半導体装置において、前記第１ドリフト領域における前記コレクタ領域から見て前記ソース領域側の部分に形成された第１導電型の第２ドリフト領域をさらに備えていることが好ましい。
【００２７】
このようにすると、ラッチアップが発生しにくく、且つスイッチング速度の速いLIGBTを実現することができるという効果に加えて、次のような効果を得ることができる。すなわち、LIGBTのオフ時に、半導体基板と第１ドリフト領域との接合部、及び第１ドリフト領域と第２ドリフト領域との接合部にそれぞれ空乏層を形成することができるので、これらの空乏層によって第１ドリフト領域内を効率よく空乏化することができる。このため、耐圧を下げることなく、第１ドリフト領域の不純物濃度を高くすることができるので、オン抵抗が低い半導体装置を実現することができる。
【００２８】
また、本発明の第２の半導体装置において、前記コレクタ領域における第１導電型の不純物の濃度プロファイルは、前記エミッタ領域における第１導電型の不純物の濃度プロファイルと実質的に同じであることが好ましい。
【００２９】
このようにすると、つまりコレクタ領域及びエミッタ領域を同様の不純物濃度プロファイルに設定したとしても、コレクタ領域の上側にドレイン領域が形成されるので、コレクタ領域及びエミッタ領域を同時に形成した場合にも、コレクタ領域の厚さが相対的に薄く且つエミッタ領域が相対的に深い位置に形成された構造を得ることができる。すなわち、LIGBTにおけるラッチアップの発生を容易に低減することができる。
【００３０】
また、本発明の第２の半導体装置において、前記ドレイン領域は、前記半導体基板の表面から０．６μｍ以下の深さまで形成されており、前記コレクタ領域は、前記ドレイン領域の下側において前記半導体基板の表面から０．８μｍ以上の深さまで形成されていることが好ましい。
【００３１】
このようにすると、ドレイン領域及びコレクタ領域のそれぞれの深さが最適化されるので、スイッチング速度の向上とラッチアップの抑制とに適した構造を実現することができる。
【００３２】
また、本発明の第１又は第２の半導体装置において、第２導電型の第１ドリフト領域内に第１導電型の第２ドリフト領域を備えている場合、前記第２ドリフト領域は、前記半導体基板の表面から間隔をあけて前記第１ドリフト領域の内部に埋め込み形成されていることが好ましい。
【００３３】
このようにすると、LIGBTのオフ時に、半導体基板と第１ドリフト領域との接合部に空乏層を形成できると共に、第２ドリフト領域の埋め込み形成により広がった、第１ドリフト領域と第２ドリフト領域との接合部にも空乏層を形成できるため、これらの空乏層によって第１ドリフト領域内をさらに効率よく空乏化することができるので、さらにオン抵抗が低い半導体装置を実現することができる。
【００３４】
また、本発明の第１又は第２の半導体装置において、第２導電型の第１ドリフト領域内に第１導電型の第２ドリフト領域を備えている場合、前記第２ドリフト領域は、前記第１ドリフト領域における前記半導体基板の表面からの深さが異なる位置に形成された複数の部分から構成されていることが好ましい。
【００３５】
このようにすると、LIGBTのオフ時に、半導体基板と第１ドリフト領域との接合部に形成される空乏層のみならず、第２ドリフト領域を構成する複数の部分から広がる空乏層により、第１ドリフト領域内をさらに効率よく空乏化することができるので、さらにオン抵抗が低い半導体装置を実現することができる。
【００３６】
本発明に係る第１の半導体装置の製造方法は、第１導電型の半導体基板の表面部における所定の領域に第２導電型の不純物をイオン注入した後、前記半導体基板に対して熱処理を行い、それによって第１ドリフト領域を形成する工程（ａ）と、前記半導体基板の表面部における前記第１ドリフト領域から離れた領域に第１導電型の不純物をイオン注入した後、前記半導体基板に対して熱処理を行い、それによってエミッタ領域を形成する工程（ｂ）と、前記半導体基板における前記第１ドリフト領域と前記エミッタ領域との間に位置する部分の上にゲート絶縁膜を介してゲート電極を形成する工程（ｃ）と、前記半導体基板の表面部における前記エミッタ領域に隣接する領域に第２導電型の不純物をイオン注入した後、前記半導体基板に対して熱処理を行い、それによってソース領域を形成する工程（ｄ）と、前記第１ドリフト領域の表面部における所定の領域に第１導電型の不純物をイオン注入した後、前記半導体基板の熱処理を行い、それによってコレクタ領域を形成する工程（ｅ）とを備えている。
【００３７】
本発明の第１の半導体装置の製造方法によると、エミッタ領域をコレクタ領域とは別工程で形成するため、エミッタ領域をコレクタ領域よりも深く形成できるので、本発明の第１の半導体装置、つまりラッチアップが発生しにくく、しきい値電圧の変動がなく、且つスイッチング速度の速いLIGBTとして動作する半導体装置を少ない工程数で容易に製造することができる。
【００３８】
本発明の第１の半導体装置の製造方法において、前記第１ドリフト領域における前記コレクタ領域から見て前記ソース領域側の部分に第１導電型の不純物をイオン注入した後、前記半導体基板に対して熱処理を行い、それによって第２ドリフト領域を形成する工程（ｆ）をさらに備えていることが好ましい。
【００３９】
このようにすると、ラッチアップが発生しにくく、しきい値電圧の変動がなく、且つスイッチング速度の速いLIGBTとして動作する半導体装置を少ない工程数で容易に製造することができるという効果に加えて、次のような効果を得ることができる。すなわち、LIGBTのオフ時に、半導体基板と第１ドリフト領域との接合部、及び第１ドリフト領域と第２ドリフト領域との接合部にそれぞれ空乏層を形成することができるので、これらの空乏層によって第１ドリフト領域内を効率よく空乏化することができる。このため、耐圧を下げることなく、第１ドリフト領域の不純物濃度を高くすることができるので、オン抵抗が低い半導体装置を実現することができる。
【００４０】
本発明に係る第２の半導体装置の製造方法は、第１導電型の半導体基板の表面部における所定の領域に第２導電型の不純物をイオン注した後、前記半導体基板に対して熱処理を行い、それによって第１ドリフト領域を形成する工程（ａ）と、前記半導体基板の表面部における前記第１ドリフト領域から離れた領域及び前記第１ドリフト領域の表面部における所定の領域にそれぞれ第１導電型の不純物をイオン注入した後、前記半導体基板に対して熱処理を行い、それによってエミッタ領域及びコレクタ領域を同時に形成する工程（ｂ）と、前記半導体基板における前記第１ドリフト領域と前記エミッタ領域との間に位置する部分の上にゲート絶縁膜を介してゲート電極を形成する工程（ｃ）と、前記半導体基板の表面部における前記エミッタ領域に隣接する領域及び前記コレクタ領域の上部における所定の領域にそれぞれ第２導電型の不純物をイオン注入した後、前記半導体基板に対して熱処理を行い、それによってソース領域、ドレイン領域及びコレクタ接続領域を同時に形成する工程（ｄ）とを備えている。
【００４１】
本発明の第２の半導体装置の製造方法によると、不純物濃度の高いコレクタ領域の上部に相当する箇所にドレイン領域を形成できるので、本発明の第２の半導体装置、つまり横型パワーＭＩＳトランジスタとしても動作可能であると共に、ラッチアップが発生しにくく且つスイッチング速度の速いLIGBTとして動作する半導体装置を少ない工程数で容易に製造することができる。
【００４２】
本発明の第２の半導体装置の製造方法において、前記第１ドリフト領域における前記コレクタ領域から見て前記ソース領域側の部分に第１導電型の不純物をイオン注入した後、前記半導体基板に対して熱処理を行い、それによって第２ドリフト領域を形成する工程（ｆ）をさらに備えていることが好ましい。
【００４３】
このようにすると、横型パワーＭＩＳトランジスタとしても動作可能であると共に、ラッチアップが発生しにくく且つスイッチング速度の速いLIGBTとして動作する半導体装置を少ない工程数で容易に製造することができるという効果に加えて、次のような効果を得ることができる。すなわち、LIGBTのオフ時に、半導体基板と第１ドリフト領域との接合部、及び第１ドリフト領域と第２ドリフト領域との接合部にそれぞれ空乏層を形成することができるので、これらの空乏層によって第１ドリフト領域内を効率よく空乏化することができる。このため、耐圧を下げることなく、第１ドリフト領域の不純物濃度を高くすることができるので、オン抵抗が低い半導体装置を実現することができる。
【００４４】
本発明の第１又は第２の半導体装置の製造方法において、第２導電型の第１ドリフト領域内に第１導電型の第２ドリフト領域を形成する工程（ｆ）をさらに備えている場合、前記工程（ｆ）では、前記第１ドリフト領域の内部における前記半導体基板の表面から所定の深さに前記第２ドリフト領域を埋め込み形成することが好ましい。
【００４５】
このようにすると、さらにオン抵抗を低減することが可能な半導体装置を容易に製造することができる。
【００４６】
本発明の第１又は第２の半導体装置の製造方法において、第２導電型の第１ドリフト領域内に第１導電型の第２ドリフト領域を形成する工程（ｆ）をさらに備えている場合、前記工程（ｆ）では、前記第１ドリフト領域に対する第１導電型の不純物のイオン注入を加速エネルギーを変えて複数回行った後、前記半導体基板に対して熱処理を行い、それによって前記第１ドリフト領域における前記半導体基板の表面からの深さが異なる位置に、前記第２ドリフト領域となる複数の部分を形成することが好ましい。
【００４７】
このようにすると、さらにオン抵抗を低減することが可能な半導体装置を容易に製造することができる。
【００４８】
本発明の第２の半導体装置の製造方法において、前記工程（ｂ）におけるイオン注入及び前記工程（ｄ）におけるイオン注入をそれぞれ実施した後、前記半導体基板に対して熱処理を行い、それによって前記エミッタ領域、前記コレクタ領域、前記ソース領域、前記ドレイン領域及び前記コレクタ接続領域を同時に形成することが好ましい。
【００４９】
このようにすると、半導体基板に対する熱処理の回数を削減できるので、ラッチアップが発生しにくい半導体装置をさらに少ない工程数で容易に製造することができる。
【発明の効果】
【００５０】
本発明の第１の半導体装置によれば、LIGBTのエミッタ領域をコレクタ領域よりも深く形成しているため、寄生npnトランジスタのベース抵抗を下げることができるので、ラッチアップの発生しにくいLIGBTを実現することができる。また、エミッタ領域がゲート下側のチャネル領域から離れて形成されているため、ゲート下側にエミッタ領域が広がることがないので、しきい値電圧の変動なくチャネル反転層が形成されるLIGBTを実現することができる。さらに、エミッタ領域をコレクタ領域とは別工程で形成することによって、コレクタ領域となる不純物層の深さを浅くすることができるので、コレクタ領域からのホールの供給が抑制される結果、スイッチング速度の速いLIGBTを実現することができる。
【００５１】
また、エミッタ領域をコレクタ領域よりも深く形成したLIGBTにおいて、第１ドリフト領域内に形成された第１導電型の第２ドリフト領域をさらに備えている場合、LIGBTのオフ時に半導体基板と第１ドリフト領域との接合部及び第１ドリフト領域と第２ドリフト領域との接合部のそれぞれに形成される空乏層によって、第１ドリフト領域内を効率よく空乏化することができる。このため、耐圧を下げることなく、第１ドリフト領域の不純物濃度を高くすることができるので、オン抵抗が低い半導体装置を実現することができる。
【００５２】
また、エミッタ領域をコレクタ領域よりも深く形成したLIGBTにおいて、コレクタ領域は、半導体基板の表面から０．８μｍ以下の深さまで形成されており、エミッタ領域は、半導体基板の表面から１μｍ以上の深さまで形成されている場合、LIGBTにおけるコレクタ領域及びエミッタ領域のそれぞれの拡散深さが最適化されるので、ラッチアップの発生を低減できると共に、コレクタ領域からのホール供給を抑制してスイッチング速度を速くすることができる。
【００５３】
また、エミッタ領域をコレクタ領域よりも深く形成したLIGBTにおいて、コレクタ領域における第１導電型の不純物の濃度は１×１０１７ｃｍ−３以上で且つ１×１０１８ｃｍ−３以下であり、エミッタ領域における第１導電型の不純物の濃度は１×１０１９ｃｍ−３以上で且つ１×１０２０ｃｍ−３以下である場合、LIGBTにおけるコレクタ領域及びエミッタ領域のそれぞれの不純物濃度が最適化されるので、ラッチアップの発生を低減できると共に、コレクタ領域からのホール供給を抑制してスイッチング速度を速くすることができる。
【００５４】
本発明の第２の半導体装置によれば、LIGBTにおける不純物濃度の高いコレクタ領域の上部に相当する箇所にドレイン領域が形成されていることから、本発明の第１の半導体装置においてコレクタ領域を浅く形成することと同様の効果、つまりラッチアップが発生しにくく且つスイッチング速度の速いLIGBTを実現できるという効果が得られる。また、エミッタ領域がゲート下側のチャネル領域から離れて形成されているため、ゲート下側にエミッタ領域が広がることがないので、しきい値電圧の変動なくチャネル反転層が形成されるLIGBTを実現することができる。さらに、コレクタ領域の上側にドレイン領域を備えているため、コレクタ電圧を印加した場合には横型ＭＩＳトランジスタとしても動作させることができるので、LIGBTに立ち上がり電圧が印加される前に横型ＭＩＳトランジスタが立ち上がることから、LIGBTがターンオンするまでの時間を短縮でき、より一層スイッチング速度の速い半導体装置を実現することができる。
【００５５】
また、コレクタ領域の上側に相当する箇所にドレイン領域が形成されたLIGBTにおいて、第１ドリフト領域内に形成された第１導電型の第２ドリフト領域をさらに備えている場合、LIGBTのオフ時に半導体基板と第１ドリフト領域との接合部及び第１ドリフト領域と第２ドリフト領域との接合部のそれぞれに形成される空乏層によって、第１ドリフト領域内を効率よく空乏化することができる。このため、耐圧を下げることなく、第１ドリフト領域の不純物濃度を高くすることができるので、オン抵抗が低い半導体装置を実現することができる。
【００５６】
また、コレクタ領域の上側に相当する箇所にドレイン領域が形成されたLIGBTにおいて、コレクタ領域における第１導電型の不純物の濃度プロファイルが、エミッタ領域における第１導電型の不純物の濃度プロファイルと実質的に同じである場合、コレクタ領域及びエミッタ領域を同時に形成しても、コレクタ領域の上側にドレイン領域が形成されるため、コレクタ領域の厚さが相対的に薄く且つエミッタ領域が相対的に深い位置に形成された構造を得ることができるので、LIGBTにおけるラッチアップの発生を容易に低減することができる。
【００５７】
また、コレクタ領域の上側に相当する箇所にドレイン領域が形成されたLIGBTにおいて、ドレイン領域は、半導体基板の表面から０．６μｍ以下の深さまで形成されており、コレクタ領域は、ドレイン領域の下側において半導体基板の表面から０．８μｍ以上の深さまで形成されている場合、ドレイン領域及びコレクタ領域のそれぞれの深さが最適化されるので、スイッチング速度の向上とラッチアップの抑制とに適した構造を実現することができる。
【００５８】
また、第２導電型の第１ドリフト領域内に第１導電型の第２ドリフト領域を備えているLIGBTにおいて、第２ドリフト領域は、半導体基板の表面から間隔をあけて第１ドリフト領域の内部に埋め込み形成されている場合、半導体基板と第１ドリフト領域との接合部、及び第１ドリフト領域と第２ドリフト領域との接合部にそれぞれ空乏層を形成することができるため、これらの空乏層によって第１ドリフト領域内をさらに効率よく空乏化することができるので、さらにオン抵抗が低い半導体装置を実現することができる。
【００５９】
また、第２導電型の第１ドリフト領域内に第１導電型の第２ドリフト領域を備えているLIGBTにおいて、第２ドリフト領域は、第１ドリフト領域における半導体基板の表面からの深さが異なる位置に形成された複数の部分から構成されている場合、LIGBTのオフ時に、半導体基板と第１ドリフト領域との接合部に形成される空乏層のみならず、第２ドリフト領域を構成する複数の部分から広がる空乏層により、第１ドリフト領域内をさらに効率よく空乏化することができるので、さらにオン抵抗が低い半導体装置を実現することができる。
【００６０】
本発明の第１の半導体装置の製造方法によれば、エミッタ領域をコレクタ領域とは別工程で形成するため、エミッタ領域をコレクタ領域よりも深く形成できるので、本発明の第１の半導体装置、つまりラッチアップが発生しにくく、しきい値電圧の変動がなく、且つスイッチング速度の速いLIGBTとして動作する半導体装置を少ない工程数で容易に製造することができる。
【００６１】
本発明の第１の半導体装置の製造方法において、前記第１ドリフト領域における前記コレクタ領域から見て前記ソース領域側の部分に第１導電型の不純物をイオン注入した後、前記半導体基板に対して熱処理を行い、それによって第２ドリフト領域を形成する工程をさらに備えていると、ラッチアップが発生しにくく、しきい値電圧の変動がなく、且つスイッチング速度の速いLIGBTとして動作する半導体装置を少ない工程数で容易に製造することができるという効果に加えて、次のような効果を得ることができる。すなわち、LIGBTのオフ時に、半導体基板と第１ドリフト領域との接合部、及び第１ドリフト領域と第２ドリフト領域との接合部にそれぞれ空乏層を形成することができるので、これらの空乏層によって第１ドリフト領域内を効率よく空乏化することができる。このため、耐圧を下げることなく、第１ドリフト領域の不純物濃度を高くすることができるので、オン抵抗が低い半導体装置を実現することができる。
【００６２】
本発明の第２の半導体装置の製造方法によれば、不純物濃度の高いコレクタ領域の上部に相当する箇所にドレイン領域を形成できるので、本発明の第２の半導体装置、つまり横型パワーＭＩＳトランジスタとしても動作可能であると共に、ラッチアップが発生しにくく且つスイッチング速度の速いLIGBTとして動作する半導体装置を少ない工程数で容易に製造することができる。
【００６３】
本発明の第２の半導体装置の製造方法において、前記第１ドリフト領域における前記コレクタ領域から見て前記ソース領域側の部分に第１導電型の不純物をイオン注入した後、前記半導体基板に対して熱処理を行い、それによって第２ドリフト領域を形成する工程をさらに備えていると、横型パワーＭＩＳトランジスタとしても動作可能であると共に、ラッチアップが発生しにくく且つスイッチング速度の速いLIGBTとして動作する半導体装置を少ない工程数で容易に製造することができるという効果に加えて、次のような効果を得ることができる。すなわち、LIGBTのオフ時に、半導体基板と第１ドリフト領域との接合部、及び第１ドリフト領域と第２ドリフト領域との接合部にそれぞれ空乏層を形成することができるので、これらの空乏層によって第１ドリフト領域内を効率よく空乏化することができる。このため、耐圧を下げることなく、第１ドリフト領域の不純物濃度を高くすることができるので、オン抵抗が低い半導体装置を実現することができる。
【００６４】
本発明の第１又は第２の半導体装置の製造方法において、第２導電型の第１ドリフト領域内に第１導電型の第２ドリフト領域を形成する場合において、第１ドリフト領域の内部における半導体基板の表面から所定の深さに第２ドリフト領域を埋め込み形成すると、さらにオン抵抗を低減することが可能な半導体装置を容易に製造することができる。
【００６５】
本発明の第１又は第２の半導体装置の製造方法において、第２導電型の第１ドリフト領域内に第１導電型の第２ドリフト領域を形成する場合において、第１ドリフト領域に対する第１導電型の不純物のイオン注入を加速エネルギーを変えて複数回行った後、半導体基板に対して熱処理を行い、それによって第１ドリフト領域における半導体基板の表面からの深さが異なる位置に、第２ドリフト領域となる複数の部分を形成すると、さらにオン抵抗を低減することが可能な半導体装置を容易に製造することができる。
【００６６】
本発明の第２の半導体装置の製造方法において、エミッタ領域及びコレクタ領域を形成するためのイオン注入、並びにソース領域、ドレイン領域及びコレクタ接続領域を形成するためのイオン注入をそれぞれ実施した後、半導体基板に対して熱処理を行い、それによってエミッタ領域、コレクタ領域、ソース領域、ドレイン領域及びコレクタ接続領域を同時に形成した場合、熱処理工程の回数を削減できるので、ラッチアップが発生しにくい半導体装置をさらに少ない工程数で容易に製造することができる。
【発明を実施するための最良の形態】
【００６７】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。
【００６８】
図１は、本発明の第１の実施形態に係る半導体装置の一例であるLIGBTの構造を示す模式的な断面図である。
【００６９】
図１に示すように、本実施形態のLIGBTは、不純物濃度が例えば１×１０14ｃｍ-3程度から１×１０15ｃｍ-3程度までのｐ型シリコン（Si）基板１００に形成される。ｐ型シリコン基板１００の表面部の一部には、不純物濃度が例えば５×１０15ｃｍ-3程度から２×１０16ｃｍ-3程度までで深さが例えば３μｍ程度から５μｍ程度までのｎ型ドリフト領域１０１が形成されている。
【００７０】
ｎ型ドリフト領域１０１の表面部には、不純物濃度が例えば５×１０16ｃｍ-3程度から１×１０17ｃｍ-3程度までのｎ型バッファ領域１０２が形成されている。ｎ型バッファ領域１０２の表面部には、不純物濃度が例えば１×１０17ｃｍ-3程度から１×１０18ｃｍ-3程度までで深さが例えば０．４μｍ程度から０．８μｍ程度までのｐ型コレクタ領域１０３が形成されている。ｐ型シリコン基板１００の表面部には、ｎ型ドリフト領域１０１に隣接して不純物濃度が例えば１×１０16ｃｍ-3程度から１×１０17ｃｍ-3程度までのｐ型低濃度エミッタ領域１０４が形成されている。ｐ型低濃度エミッタ領域１０４の表面部の一部には、不純物濃度が例えば１×１０19ｃｍ-3程度から１×１０20ｃｍ-3程度までで深さが例えば０．２μｍから０．４μｍ程度までのｎ型ソース領域１０５がｎ型ドリフト領域１０１から離隔して形成されている。ｐ型低濃度エミッタ領域１０４の表面部におけるｎ型ソース領域１０５から見てｎ型ドリフト領域１０１の反対側には、ｎ型ソース領域（高濃度ソース領域）１０５に隣接して、不純物濃度が例えば１×１０19ｃｍ-3程度から１×１０20ｃｍ-3程度までで深さが例えば１．０μｍから１．５μｍ程度までのｐ型高濃度エミッタ領域１０６が形成されている。
【００７１】
ｎ型ドリフト領域１０１とｎ型ソース領域１０５とに挟まれた部分のｐ型低濃度エミッタ領域１０４の上、及びｎ型ドリフト領域１０１におけるｐ型低濃度エミッタ領域１０４側の端部の上には、例えば酸化シリコン（ＳｉＯ2 ）からなるゲート絶縁膜１０７を介して例えばポリシリコン（Poly-Si）からなるゲート電極１０８が形成されている。ｎ型ソース領域１０５及びｐ型高濃度エミッタ領域１０６のそれぞれの上には、両領域と電気的に接続し且つ例えばAlSiCu等のアルミニウム合金からなるエミッタ電極１０９が形成されている。ｐ型コレクタ領域１０３の上には、ｐ型コレクタ領域１０３と電気的に接続し且つ例えばAlSiCu等のアルミニウム合金からなるコレクタ電極１１０が形成されている。ｐ型低濃度エミッタ領域１０４とｎ型バッファ領域１０２とに挟まれた部分のｎ型ドリフト領域１０１の上には、例えば酸化シリコン（ＳｉＯ2 ）からなるフィールド絶縁膜１１１が形成されている。尚、ゲート電極１０８の一部分はフィールド絶縁膜１１１に乗り上げている。
【００７２】
ゲート電極１０８とエミッタ電極１０９及びコレクタ電極１１０のそれぞれとの間には、各電極間を絶縁するための層間絶縁膜１１２が形成されている。層間絶縁膜１１２は、例えば酸化シリコン（ＳｉＯ2 ）とボロン・リン添加シリケードグラス（BPSG）とからなる。層間絶縁膜１１２の上には、例えば窒化シリコン（ＳｉＮ）からなる保護膜１１３が形成されている。
【００７３】
図１に示す本実施形態のLIGBTによると、ｐ型高濃度エミッタ領域１０６をｐ型コレクタ領域１０３よりも深く形成しているため、ｎ型ソース領域１０５、ｐ型低濃度エミッタ領域１０４及びｎ型ドリフト領域１０１からなる寄生npnトランジスタのベース抵抗を下げることができる。従って、前記寄生npnトランジスタがオンしにくくなるので、ラッチアップの発生しにくいLIGBTを実現することができる。
【００７４】
また、本実施形態のLIGBTによると、ｐ型高濃度エミッタ領域１０６がゲート電極１０８下側のチャネル領域から離れて形成されているため、ゲート電極１０８下側に高濃度のエミッタ領域が広がることがないので、しきい値電圧の変動なくチャネル反転層が形成されるLIGBTを実現することができる。
【００７５】
さらに、本実施形態のLIGBTによると、ｐ型高濃度エミッタ領域１０６をｐ型コレクタ領域１０３とは別工程で形成することによって、ｐ型コレクタ領域１０３となる不純物層の深さを浅くすることができる。よって、ｐ型コレクタ領域１０３からのホールの供給が抑制される結果、スイッチング速度の速いLIGBTを実現することができる。
【００７６】
尚、本実施形態のLIGBTにおいて、ｐ型コレクタ領域１０３は、ｐ型シリコン基板１００の表面から０．８μｍ以下の深さまで形成されており、ｐ型高濃度エミッタ領域１０６は、ｐ型シリコン基板１００の表面から１μｍ以上の深さまで形成されていることが好ましい。このようにすると、LIGBTにおけるｐ型コレクタ領域１０３及びｐ型高濃度エミッタ領域１０６のそれぞれの拡散深さが最適化されるので、ラッチアップの発生を低減できると共に、ｐ型コレクタ領域１０３からのホール供給を抑制してスイッチング速度を速くすることができる。
【００７７】
また、本実施形態のLIGBTにおいて、ｐ型コレクタ領域１０３におけるｐ型不純物の濃度は１×１０１７ｃｍ−３以上で且つ１×１０１８ｃｍ−３以下であり、ｐ型高濃度エミッタ領域１０６におけるｐ型不純物の濃度は１×１０１９ｃｍ−３以上で且つ１×１０２０ｃｍ−３以下であることが好ましい。このようにすると、LIGBTにおけるｐ型コレクタ領域１０３及びｐ型高濃度エミッタ領域１０６のそれぞれの拡散深さが最適化されるので、ラッチアップの発生を低減できると共に、ｐ型コレクタ領域１０３からのホール供給を抑制してスイッチング速度を速くすることができる。
【００７８】
次に、図２〜図７を用いて図１に示す本実施形態のLIGBTの製造方法について説明する。図２は、同LIGBTのｎ型ドリフト領域１０１を形成する工程を示す断面図であり、図３は、同LIGBTのｐ型低濃度エミッタ領域１０４、ｎ型バッファ領域１０２及びフィールド絶縁膜１１１を形成する工程を示す断面図であり、図４は、同LIGBTのｐ型高濃度エミッタ領域１０６を形成する工程を示す断面図であり、図５は、同LIGBTのゲート絶縁膜１０７及びゲート電極１０８を形成する工程を示す断面図であり、図６は、同LIGBTのｐ型コレクタ領域１０３、ｎ型ソース領域１０５及び層間絶縁膜１１２を形成する工程を示す断面図であり、図７は、同LIGBTのエミッタ電極１０９、コレクタ電極１１０及び保護膜１１３を形成する工程を示す断面図である。
【００７９】
まず、図２に示すように、不純物濃度が例えば１×１０14ｃｍ-3程度から１×１０15ｃｍ-3程度までのｐ型シリコン(Si)基板１００の表面部における所定の領域にレジストパターン（図示省略）を用いて例えばリンをイオン注入する。その後、ｐ型シリコン基板１００に対して熱処理を行って注入不純物を拡散させ、それにより不純物濃度が例えば５×１０15ｃｍ-3程度から２×１０16ｃｍ-3程度までで深さが例えば３μｍ程度から５μｍ程度までのｎ型ドリフト領域１０１を形成する。
【００８０】
次に、図３に示すように、ｐ型シリコン基板１００におけるｎ型ドリフト領域１０１と隣接する領域にレジストパターン（図示省略）を用いて例えばボロンをイオン注入する。次に、ｎ型ドリフト領域１０１の表面部における所定の領域にレジストパターン（図示省略）を用いて例えばリンをイオン注入する。その後、例えばＳｉＮマスクを用いた熱酸化法により、ｎ型ドリフト領域１０１上に例えば酸化シリコン（ＳｉＯ2 ）からなるフィールド絶縁膜１１１を選択的に形成する。この熱酸化工程により、注入された各不純物（本実施形態ではボロン及びリン）の熱拡散が生じ、その結果、不純物濃度が例えば１×１０16ｃｍ-3程度から１×１０17ｃｍ-3程度までのｐ型低濃度エミッタ領域１０４が形成されると共に、不純物濃度が例えば５×１０16ｃｍ-3程度から１×１０17ｃｍ-3程度までのｎ型バッファ領域１０２が形成される。
【００８１】
次に、図４に示すように、ｐ型低濃度エミッタ領域１０４におけるｎ型ドリフト領域１０１から離れた領域にレジストパターン（図示省略）を用いて例えばボロンをイオン注入する。その後、ｐ型シリコン基板１００に対して熱処理を行って注入不純物を拡散させ、それにより不純物濃度が例えば１×１０19ｃｍ-3程度から１×１０20ｃｍ-3程度までで深さが例えば１．０μｍから１．５μｍ程度までのｐ型高濃度エミッタ領域１０６を形成する。
【００８２】
次に、図５に示すように、ｐ型シリコン基板１００の上に全面に亘って例えば酸化シリコン（ＳｉＯ2 ）膜及び例えばポリシリコン（Poly-Si）膜を形成した後、レジストパターン（図示省略）を用いて当該酸化シリコン膜及びポリシリコン膜をエッチングしてパターニングする。これにより、ｐ型低濃度エミッタ領域１０４におけるｎ型ドリフト領域１０１と隣接する部分の上に、前記酸化シリコン膜からなるゲート絶縁膜１０７を介して前記ポリシリコン膜からなるゲート電極１０８を形成する。尚、ゲート電極１０８は、ｎ型ドリフト領域１０１におけるｐ型低濃度エミッタ領域１０４側の端部の上、及びフィールド絶縁膜１１１の一部分の上にも形成される。
【００８３】
次に、図６に示すように、ｎ型バッファ領域１０２の表面部における所定の領域にレジストパターン（図示省略）を用いて例えばボロンをイオン注入する。次に、ｐ型低濃度エミッタ領域１０４の表面部におけるｐ型高濃度エミッタ領域１０６に隣接する領域にレジストパターン（図示省略）を用いて例えばヒ素をイオン注入する。その後、ｐ型シリコン基板１００の上に全面に亘って、例えば酸化シリコン（ＳｉＯ2 ）とボロン・リン添加シリケードグラス（BPSG）との積層構造からなる層間絶縁膜１１２を形成した後、熱処理により前記BPSGのリフローを行い、層間絶縁膜１１２表面の平坦化を行う。この熱処理により、不純物濃度が例えば１×１０17ｃｍ-3程度から１×１０18ｃｍ-3程度までで深さが例えば０．４μｍ程度から０．８μｍ程度までのｐ型コレクタ領域１０３が形成されると共に、不純物濃度が例えば１×１０19ｃｍ-3程度から１×１０20ｃｍ-3程度までで深さが例えば０．２μｍから０．４μｍ程度までのｎ型ソース領域１０５が形成される。
【００８４】
次に、図７に示すように、レジストパターン（図示省略）を用いて層間絶縁膜１１２の所定の領域をエッチングし、ｎ型ソース領域１０５及びｐ型高濃度エミッタ領域１０６に達するエミッタ電極用コンタクトホール、並びにｐ型コレクタ領域１０３に達するコレクタ電極用コンタクトホールを形成する。その後、例えばスパッタリング法によってAlSiCu等のアルミニウム合金膜をｐ型シリコン基板１００の上に全面に亘って形成した後、レジストパターン（図示省略）を用いて前記アルミニウム合金膜の所定の領域をエッチングする。これにより、エミッタ電極１０９及びコレクタ電極１１０が形成される。その後、ｐ型シリコン基板１００の上に全面に亘って、例えば窒化シリコン（ＳｉＮ）からなる保護膜１１３を例えばプラズマＣＶＤ（chemical vapor deposition）法によって形成した後、図示は省略しているが、保護膜１１３に対してレジストパターンを用いてドライエッチングを行い、それによってワイヤボンディング用のパッド部を開口する。これにより、図１に示す本実施形態のLIGBTが形成される。
【００８５】
以上に説明した製造方法を用いることによって、ｐ型高濃度エミッタ領域１０６をｐ型コレクタ領域１０３とは別工程で形成できるため、ｐ型高濃度エミッタ領域１０６をｐ型コレクタ領域１０３よりも深く形成できる。すなわち、ｐ型高濃度エミッタ領域１０６を形成するための不純物イオン注入とその後の複数回の熱処理とにより深いｐ型高濃度エミッタ領域１０６を形成できると共に、ｐ型コレクタ領域１０３を浅く形成できる。このため、ラッチアップが発生しにくく、しきい値電圧の変動がなく、且つスイッチング速度の速いLIGBTとして動作する本実施形態の半導体装置を少ない工程数で容易に製造することができる。
【００８６】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について、図面を参照しながら説明する。
【００８７】
図８は、本発明の第２の実施形態に係る半導体装置の一例であるLIGBTの構造を示す模式的な断面図である。尚、図８において、図１に示す第１の実施形態と同一の構成部材には同一の符号を付す。
【００８８】
図８に示すように、本実施形態のLIGBTは、不純物濃度が例えば１×１０14ｃｍ-3程度から１×１０15ｃｍ-3程度までのｐ型シリコン（Si）基板１００に形成される。ｐ型シリコン基板１００の表面部の一部には、不純物濃度が例えば１×１０16ｃｍ-3程度から２×１０16ｃｍ-3程度までで深さが例えば４μｍ程度から６μｍ程度までのｎ型ドリフト領域１０１が形成されている。
【００８９】
ｎ型ドリフト領域１０１の表面部には、不純物濃度が例えば５×１０16ｃｍ-3程度から１×１０17ｃｍ-3程度までのｎ型バッファ領域１０２が形成されている。ｎ型バッファ領域１０２の表面部には、不純物濃度が例えば１×１０17ｃｍ-3程度から１×１０18ｃｍ-3程度までで深さが例えば０．４μｍ程度から０．８μｍ程度までのｐ型コレクタ領域１０３が形成されている。ｐ型シリコン基板１００の表面部には、ｎ型ドリフト領域１０１に隣接して不純物濃度が例えば１×１０16ｃｍ-3程度から１×１０17ｃｍ-3程度までのｐ型低濃度エミッタ領域１０４が形成されている。ｐ型低濃度エミッタ領域１０４の表面部の一部には、不純物濃度が例えば１×１０19ｃｍ-3程度から１×１０20ｃｍ-3程度までで深さが例えば０．２μｍから０．４μｍ程度までのｎ型ソース領域１０５がｎ型ドリフト領域１０１から離隔して形成されている。ｐ型低濃度エミッタ領域１０４の表面部におけるｎ型ソース領域１０５から見てｎ型ドリフト領域１０１の反対側には、ｎ型ソース領域（高濃度ソース領域）１０５に隣接して、不純物濃度が例えば１×１０19ｃｍ-3程度から１×１０20ｃｍ-3程度までで深さが例えば１．０μｍから１．５μｍ程度までのｐ型高濃度エミッタ領域１０６が形成されている。
【００９０】
ｎ型ドリフト領域１０１とｎ型ソース領域１０５とに挟まれた部分のｐ型低濃度エミッタ領域１０４の上、及びｎ型ドリフト領域１０１におけるｐ型低濃度エミッタ領域１０４側の端部の上には、例えば酸化シリコン（ＳｉＯ2 ）からなるゲート絶縁膜１０７を介して例えばポリシリコン（Poly-Si）からなるゲート電極１０８が形成されている。ｎ型ソース領域１０５及びｐ型高濃度エミッタ領域１０６のそれぞれの上には、両領域と電気的に接続し且つ例えばAlSiCu等のアルミニウム合金からなるエミッタ電極１０９が形成されている。ｐ型コレクタ領域１０３の上には、ｐ型コレクタ領域１０３と電気的に接続し且つ例えばAlSiCu等のアルミニウム合金からなるコレクタ電極１１０が形成されている。ｐ型低濃度エミッタ領域１０４とｎ型バッファ領域１０２とに挟まれた部分のｎ型ドリフト領域１０１の上には、例えば酸化シリコン（ＳｉＯ2 ）からなるフィールド絶縁膜１１１が形成されている。尚、ゲート電極１０８の一部分はフィールド絶縁膜１１１に乗り上げている。
【００９１】
ゲート電極１０８とエミッタ電極１０９及びコレクタ電極１１０のそれぞれとの間には、各電極間を絶縁するための層間絶縁膜１１２が形成されている。層間絶縁膜１１２は、例えば酸化シリコン（ＳｉＯ2 ）とボロン・リン添加シリケードグラス（BPSG）とからなる。層間絶縁膜１１２の上には、例えば窒化シリコン（ＳｉＮ）からなる保護膜１１３が形成されている。
【００９２】
本実施形態が第１の実施形態と大きく異なっている点は、ｎ型ドリフト領域１０１の表面部におけるｐ型コレクタ領域１０３から見てｎ型ソース領域１０５側の部分に、例えば厚さが１μｍ程度で不純物濃度が例えば１×１０16ｃｍ-3程度から３×１０16ｃｍ-3程度までのｐ型ドリフト領域１１６が形成されていることである。尚、ｐ型ドリフト領域１１６はｐ型シリコン基板１００と電気的に接続されている。
【００９３】
図８に示す本実施形態のLIGBTによると、ｐ型高濃度エミッタ領域１０６をｐ型コレクタ領域１０３よりも深く形成しているため、ｎ型ソース領域１０５、ｐ型低濃度エミッタ領域１０４及びｎ型ドリフト領域１０１からなる寄生npnトランジスタのベース抵抗を下げることができる。従って、前記寄生npnトランジスタがオンしにくくなるので、ラッチアップの発生しにくいLIGBTを実現することができる。
【００９４】
また、本実施形態のLIGBTによると、ｐ型高濃度エミッタ領域１０６がゲート電極１０８下側のチャネル領域から離れて形成されているため、ゲート電極１０８下側に高濃度のエミッタ領域が広がることがないので、しきい値電圧の変動なくチャネル反転層が形成されるLIGBTを実現することができる。
【００９５】
また、本実施形態のLIGBTによると、ｐ型高濃度エミッタ領域１０６をｐ型コレクタ領域１０３とは別工程で形成することによって、ｐ型コレクタ領域１０３となる不純物層の深さを浅くすることができる。よって、ｐ型コレクタ領域１０３からのホールの供給が抑制される結果、スイッチング速度の速いLIGBTを実現することができる。
【００９６】
さらに、本実施形態のLIGBTによると、ｎ型ドリフト領域１０１内にｐ型ドリフト領域１１６が形成されているため、以上の効果に加えて、次のような効果を得ることができる。すなわち、LIGBTのオフ時に、ｐ型シリコン基板１００とｎ型ドリフト領域１０１との接合部のみならず、ｎ型ドリフト領域１０１とｐ型ドリフト領域１１６との接合部にも空乏層を形成することができるので、これらの空乏層によってｎ型ドリフト領域１０１内を効率よく空乏化して、より高い耐圧を確保することができる。このため、耐圧を下げることなく、ｎ型ドリフト領域１０１の不純物濃度を高くすることができるので、第１の実施形態のLIGBTと比べて、オン抵抗が低い半導体装置を実現することができる。すなわち、本実施形態のLIGBTでは、スイッチングロスを低減することができると同時にオン抵抗を低減することができる。
【００９７】
尚、本実施形態のLIGBTにおいて、ｐ型コレクタ領域１０３は、ｐ型シリコン基板１００の表面から０．８μｍ以下の深さまで形成されており、ｐ型高濃度エミッタ領域１０６は、ｐ型シリコン基板１００の表面から１μｍ以上の深さまで形成されていることが好ましい。このようにすると、LIGBTにおけるｐ型コレクタ領域１０３及びｐ型高濃度エミッタ領域１０６のそれぞれの拡散深さが最適化されるので、ラッチアップの発生を低減できると共に、ｐ型コレクタ領域１０３からのホール供給を抑制してスイッチング速度を速くすることができる。
【００９８】
また、本実施形態のLIGBTにおいて、ｐ型コレクタ領域１０３におけるｐ型不純物の濃度は１×１０１７ｃｍ−３以上で且つ１×１０１８ｃｍ−３以下であり、ｐ型高濃度エミッタ領域１０６におけるｐ型不純物の濃度は１×１０１９ｃｍ−３以上で且つ１×１０２０ｃｍ−３以下であることが好ましい。このようにすると、LIGBTにおけるｐ型コレクタ領域１０３及びｐ型高濃度エミッタ領域１０６のそれぞれの拡散深さが最適化されるので、ラッチアップの発生を低減できると共に、ｐ型コレクタ領域１０３からのホール供給を抑制してスイッチング速度を速くすることができる。
【００９９】
次に、図２〜図４及び図９〜図１２を用いて図８に示す本実施形態のLIGBTの製造方法について説明する。尚、図２〜図４に示す工程については第１の実施形態に係るLIGBTの製造方法と同一であるため、以下、図９〜図１２に示す工程を中心として説明する。図９は、本実施形態のLIGBTのｐ型ドリフト領域１１６を形成する工程を示す断面図であり、図１０は、同LIGBTのゲート絶縁膜１０７及びゲート電極１０８を形成する工程を示す断面図であり、図１１は、同LIGBTのｐ型コレクタ領域１０３、ｎ型ソース領域１０５及び層間絶縁膜１１２を形成する工程を示す断面図であり、図１２は、同LIGBTのエミッタ電極１０９、コレクタ電極１１０及び保護膜１１３を形成する工程を示す断面図である。
【０１００】
まず、第１の実施形態と同様に、図２〜図４に示す各工程を実施する。これにより、ｐ型シリコン基板１００に、ｎ型ドリフト領域１０１、ｐ型低濃度エミッタ領域１０４、ｎ型バッファ領域１０２、ｐ型高濃度エミッタ領域１０６、及びフィールド絶縁膜１１１が形成される。
【０１０１】
次に、図９に示すように、ｎ型ドリフト領域１０１の表面部における所定の位置にレジストパターン（図示省略）を用いて、例えば４×１０12ｃｍ-2程度のドーズ量、６００ｋｅＶ程度の加速電圧で例えばボロンをイオン注入する。このとき、フィールド絶縁膜１１１を通してイオン注入を行うことが好ましい。このようにすると、イオン注入後にフィールド絶縁膜１１１を形成した場合に生じる、ＬＯＣＯＳ（local oxidation of silicon）酸化膜へのボロンの吸い出しが抑えられ、安定した不純物濃度を得ることができる。その後、ｐ型シリコン基板１００に対して熱処理を行って注入不純物を拡散させ、それにより不純物濃度が例えば１×１０16ｃｍ-3程度から３×１０16ｃｍ-3程度までのｐ型ドリフト領域１１６を形成する。
【０１０２】
次に、図１０に示すように、ｐ型シリコン基板１００の上に全面に亘って例えば酸化シリコン（ＳｉＯ2 ）膜及び例えばポリシリコン（Poly-Si）膜を形成した後、レジストパターン（図示省略）を用いて当該酸化シリコン膜及びポリシリコン膜をエッチングしてパターニングする。これにより、ｐ型低濃度エミッタ領域１０４におけるｎ型ドリフト領域１０１と隣接する部分の上に、前記酸化シリコン膜からなるゲート絶縁膜１０７を介して前記ポリシリコン膜からなるゲート電極１０８を形成する。尚、ゲート電極１０８は、ｎ型ドリフト領域１０１におけるｐ型低濃度エミッタ領域１０４側の端部の上、及びフィールド絶縁膜１１１の一部分の上にも形成される。
【０１０３】
次に、図１１に示すように、ｎ型バッファ領域１０２の表面部における所定の領域にレジストパターン（図示省略）を用いて例えばボロンをイオン注入する。次に、ｐ型低濃度エミッタ領域１０４の表面部におけるｐ型高濃度エミッタ領域１０６に隣接する領域にレジストパターン（図示省略）を用いて例えばヒ素をイオン注入する。その後、ｐ型シリコン基板１００の上に全面に亘って、例えば酸化シリコン（ＳｉＯ2 ）とボロン・リン添加シリケードグラス（BPSG）との積層構造からなる層間絶縁膜１１２を形成した後、熱処理により前記BPSGのリフローを行い、層間絶縁膜１１２表面の平坦化を行う。この熱処理により、不純物濃度が例えば１×１０17ｃｍ-3程度から１×１０18ｃｍ-3程度までで深さが例えば０．４μｍ程度から０．８μｍ程度までのｐ型コレクタ領域１０３が形成されると共に、不純物濃度が例えば１×１０19ｃｍ-3程度から１×１０20ｃｍ-3程度までで深さが例えば０．２μｍから０．４μｍ程度までのｎ型ソース領域１０５が形成される。
【０１０４】
次に、図１２に示すように、レジストパターン（図示省略）を用いて層間絶縁膜１１２の所定の領域をエッチングし、ｎ型ソース領域１０５及びｐ型高濃度エミッタ領域１０６に達するエミッタ電極用コンタクトホール、並びにｐ型コレクタ領域１０３に達するコレクタ電極用コンタクトホールを形成する。その後、例えばスパッタリング法によってAlSiCu等のアルミニウム合金膜をｐ型シリコン基板１００の上に全面に亘って形成した後、レジストパターン（図示省略）を用いて前記アルミニウム合金膜の所定の領域をエッチングする。これにより、エミッタ電極１０９及びコレクタ電極１１０が形成される。その後、ｐ型シリコン基板１００の上に全面に亘って、例えば窒化シリコン（ＳｉＮ）からなる保護膜１１３を例えばプラズマＣＶＤ法によって形成した後、図示は省略しているが、保護膜１１３に対してレジストパターンを用いてドライエッチングを行い、それによってワイヤボンディング用のパッド部を開口する。これにより、図８に示す本実施形態のLIGBTが形成される。
【０１０５】
以上に説明した製造方法を用いることによって、ｐ型高濃度エミッタ領域１０６をｐ型コレクタ領域１０３とは別工程で形成できるため、ｐ型高濃度エミッタ領域１０６をｐ型コレクタ領域１０３よりも深く形成できる。すなわち、ｐ型高濃度エミッタ領域１０６を形成するための不純物イオン注入とその後の複数回の熱処理とにより深いｐ型高濃度エミッタ領域１０６を形成できると共に、ｐ型コレクタ領域１０３を浅く形成できる。また、ｎ型ドリフト領域１０１内にｐ型ドリフト領域１１６を形成するため、より高い耐圧を確保することができる。従って、ラッチアップが発生しにくく、しきい値電圧の変動がなく、スイッチング速度が速く、且つオン抵抗が低いLIGBTとして動作する本実施形態の半導体装置を少ない工程数で容易に製造することができる。
【０１０６】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について、図面を参照しながら説明する。
【０１０７】
図１３は、本発明の第３の実施形態に係る半導体装置の一例であるLIGBTの構造を示す模式的な断面図である。尚、図１３において、図１に示す第１の実施形態と同一の構成部材には同一の符号を付す。
【０１０８】
図１３に示すように、本実施形態のLIGBTは、不純物濃度が例えば１×１０14ｃｍ-3程度から１×１０15ｃｍ-3程度までのｐ型シリコン（Si）基板１００に形成される。ｐ型シリコン基板１００の表面部の一部には、不純物濃度が例えば５×１０15ｃｍ-3程度から２×１０16ｃｍ-3程度までで深さが例えば３μｍ程度から５μｍ程度までのｎ型ドリフト領域１０１が形成されている。
【０１０９】
ｎ型ドリフト領域１０１の表面部には、不純物濃度が例えば５×１０16ｃｍ-3程度から１×１０17ｃｍ-3程度までのｎ型バッファ領域１０２が形成されている。ｎ型バッファ領域１０２の表面部の所定の部分には、不純物濃度が例えば１×１０19ｃｍ-3程度から１×１０20ｃｍ-3程度までで深さが例えば０．２μｍ程度から０．４μｍ程度までのｎ型ドレイン領域１１５が形成されている。ｎ型バッファ領域１０２の表面部におけるｎ型ドレイン領域１１５の下側には、不純物濃度が例えば１×１０17ｃｍ-3程度から１×１０18ｃｍ-3程度までで深さが例えば１．０μｍ程度から１．５μｍ程度までのｐ型コレクタ領域１１４ａが形成されている。ｎ型ドレイン領域１１５内には、ｎ型ドレイン領域１１５を貫通してｐ型コレクタ領域１１４ａと電気的に接続するようにｐ型コレクタ接続領域１１４ｂが形成されている。ｐ型シリコン基板１００の表面部には、ｎ型ドリフト領域１０１に隣接して不純物濃度が例えば１×１０16ｃｍ-3程度から１×１０17ｃｍ-3程度までのｐ型低濃度エミッタ領域１０４が形成されている。ｐ型低濃度エミッタ領域１０４の表面部の一部には、不純物濃度が例えば１×１０19ｃｍ-3程度から１×１０20ｃｍ-3程度までで深さが例えば０．２μｍから０．４μｍ程度までのｎ型ソース領域１０５がｎ型ドリフト領域１０１から離隔して形成されている。ｐ型低濃度エミッタ領域１０４の表面部におけるｎ型ソース領域１０５から見てｎ型ドリフト領域１０１の反対側には、ｎ型ソース領域（高濃度ソース領域）１０５に隣接して、不純物濃度が例えば１×１０19ｃｍ-3程度から１×１０20ｃｍ-3程度までで深さが例えば１．０μｍから１．５μｍ程度までのｐ型高濃度エミッタ領域１０６が形成されている。
【０１１０】
ｎ型ドリフト領域１０１とｎ型ソース領域１０５とに挟まれた部分のｐ型低濃度エミッタ領域１０４の上、及びｎ型ドリフト領域１０１におけるｐ型低濃度エミッタ領域１０４側の端部の上には、例えば酸化シリコン（ＳｉＯ2 ）からなるゲート絶縁膜１０７を介して例えばポリシリコン（Poly-Si）からなるゲート電極１０８が形成されている。ｎ型ソース領域１０５及びｐ型高濃度エミッタ領域１０６のそれぞれの上には、両領域と電気的に接続し且つ例えばAlSiCu等のアルミニウム合金からなるエミッタ電極１０９が形成されている。ｐ型コレクタ接続領域１１４ｂの上には、ｐ型コレクタ接続領域１１４ｂを通じてｐ型コレクタ領域１１４ａと電気的に接続し且つ例えばAlSiCu等のアルミニウム合金からなるコレクタ電極１１０が形成されている。ｐ型低濃度エミッタ領域１０４とｎ型バッファ領域１０２とに挟まれた部分のｎ型ドリフト領域１０１の上には、例えば酸化シリコン（ＳｉＯ2 ）からなるフィールド絶縁膜１１１が形成されている。尚、ゲート電極１０８の一部分はフィールド絶縁膜１１１に乗り上げている。
【０１１１】
ゲート電極１０８とエミッタ電極１０９及びコレクタ電極１１０のそれぞれとの間には、各電極間を絶縁するための層間絶縁膜１１２が形成されている。層間絶縁膜１１２は、例えば酸化シリコン（ＳｉＯ2 ）とボロン・リン添加シリケードグラス（BPSG）とからなる。層間絶縁膜１１２の上には、例えば窒化シリコン（ＳｉＮ）からなる保護膜１１３が形成されている。
【０１１２】
図１３に示す本実施形態のLIGBTによると、不純物濃度の高いｐ型コレクタ領域１１４ａの上側にｎ型ドレイン領域１１５が形成されていることから、第１の実施形態においてｐ型コレクタ領域１０３（図１参照）を浅く形成することと同様の効果が得られる。すなわち、ラッチアップが発生しにくく且つスイッチング速度の速いLIGBTを実現することができる。
【０１１３】
また、本実施形態のLIGBTによると、ｐ型高濃度エミッタ領域１０６がゲート電極１０８下側のチャネル領域から離れて形成されているため、ゲート電極１０８下側に高濃度のエミッタ領域が広がることがないので、しきい値電圧の変動なくチャネル反転層が形成されるLIGBTを実現することができる。
【０１１４】
また、本実施形態のLIGBTによると、ｐ型コレクタ領域１１４ａの上側にｎ型ドレイン領域１１５を備えているため、コレクタ電圧を印加した場合には横型ＭＩＳトランジスタとしても動作させることができる。このため、本実施形態のLIGBTに立ち上がり電圧が印加される前に横型ＭＩＳトランジスタが立ち上がることから、LIGBTがターンオンするまでの時間を短縮することができるので、より一層スイッチング速度の速い半導体装置を実現することができる。
【０１１５】
また、本実施形態のLIGBTにおいては、ｐ型コレクタ領域１１４ａにおけるｐ型不純物の濃度プロファイルを、ｐ型高濃度エミッタ領域１０６におけるｐ型不純物の濃度プロファイルと同じに設定しても、ｐ型コレクタ領域１１４ａの上側にｎ型ドレイン領域１１５が形成されるので、ｐ型コレクタ領域１１４ａ及びｐ型高濃度エミッタ領域１０６を同時に形成した場合にも、ｐ型高濃度エミッタ領域１０６を相対的に深く形成し且つｐ型コレクタ領域１１４ａを相対的に浅く形成した場合と同様の効果が得られる。すなわち、ラッチアップが発生しにくく且つスイッチング速度の速いLIGBTを容易に実現することができる。
【０１１６】
また、本実施形態のLIGBTにおいて、ｎ型ソース領域１０５と同様の不純物濃度プロファイルを用いてｎ型ドレイン領域１１５を形成した場合、より簡単な構造によって、ラッチアップが発生しにくく且つスイッチング速度の速いLIGBTを実現することができる。
【０１１７】
尚、本実施形態のLIGBTにおいて、ｎ型ドレイン領域１１５は、ｐ型シリコン基板１００の表面から０．６μｍ以下の深さまで形成されており、ｐ型コレクタ領域１１４ａは、ｎ型ドレイン領域１１５の下側においてｐ型シリコン基板１００の表面から０．８μｍ以上の深さまで形成されていることが好ましい。このようにすると、ｎ型ドレイン領域１１５及びｐ型コレクタ領域１１４ａのそれぞれの深さが最適化されるので、スイッチング速度の向上とラッチアップの抑制とに適した構造を実現することができる。
【０１１８】
次に、図２〜図３及び図１４〜図１７を用いて図１３に示す本実施形態のLIGBTの製造方法について説明する。尚、図２〜図３に示す工程については第１の実施形態に係るLIGBTの製造方法と同一であるため、以下、図１４〜図１７に示す工程を中心として説明する。図１４は本実施形態のLIGBTのｐ型高濃度エミッタ領域１０６及びｐ型コレクタ領域１１４を形成する工程を示す断面図であり、図１５は、同LIGBTのゲート絶縁膜１０７及びゲート電極１０８を形成する工程を示す断面図であり、図１６は、同LIGBTのｎ型ドレイン領域１１５、ｐ型コレクタ領域１１４ａ、ｐ型コレクタ接続領域１１４ｂ、ｎ型ソース領域１０５及び層間絶縁膜１１２を形成する工程を示す断面図であり、図１７は、同LIGBTのエミッタ電極１０９、コレクタ電極１１０及び保護膜１１３を形成する工程を示す断面図である。
【０１１９】
まず、第１の実施形態と同様に、図２〜図３に示す各工程を実施する。これにより、ｐ型シリコン基板１００に、ｎ型ドリフト領域１０１、ｐ型低濃度エミッタ領域１０４、ｎ型バッファ領域１０２及びフィールド絶縁膜１１１が形成される。
【０１２０】
次に、図１４に示すように、ｐ型低濃度エミッタ領域１０４におけるｎ型ドリフト領域１０１から離れた領域、及びｎ型バッファ領域１０２の表面部における所定の領域にそれぞれレジストパターン（図示省略）を用いて例えばボロンをイオン注入する。その後、ｐ型シリコン基板１００に対して熱処理を行って注入不純物を拡散させ、それにより不純物濃度が例えば１×１０19ｃｍ-3程度から１×１０20ｃｍ-3程度までで深さが例えば１．０μｍから１．５μｍ程度までのｐ型高濃度エミッタ領域１０６を形成すると同時に不純物濃度が例えば１×１０19ｃｍ-3程度から１×１０20ｃｍ-3程度までで深さが例えば１．０μｍから１．５μｍ程度までのｐ型コレクタ領域１１４を形成する。
【０１２１】
次に、図１５に示すように、ｐ型シリコン基板１００の上に全面に亘って例えば酸化シリコン（ＳｉＯ2 ）膜及び例えばポリシリコン（Poly-Si）膜を形成した後、レジストパターン（図示省略）を用いて当該酸化シリコン膜及びポリシリコン膜をエッチングしてパターニングする。これにより、ｐ型低濃度エミッタ領域１０４におけるｎ型ドリフト領域１０１と隣接する部分の上に、前記酸化シリコン膜からなるゲート絶縁膜１０７を介して前記ポリシリコン膜からなるゲート電極１０８を形成する。尚、ゲート電極１０８は、ｎ型ドリフト領域１０１におけるｐ型低濃度エミッタ領域１０４側の端部の上、及びフィールド絶縁膜１１１の一部分の上にも形成される。
【０１２２】
次に、図１６に示すように、ｐ型低濃度エミッタ領域１０４の表面部におけるｐ型高濃度エミッタ領域１０６に隣接する領域、及びｐ型コレクタ領域１１４の上部における所定の領域にそれぞれレジストパターン（図示省略）を用いて例えばヒ素をイオン注入する。その後、ｐ型シリコン基板１００の上に全面に亘って、例えば酸化シリコン（ＳｉＯ2 ）とボロン・リン添加シリケードグラス（BPSG）との積層構造からなる層間絶縁膜１１２を形成した後、熱処理により前記BPSGのリフローを行い、層間絶縁膜１１２表面の平坦化を行う。この熱処理により、不純物濃度が例えば１×１０19ｃｍ-3程度から１×１０20ｃｍ-3程度までで深さが例えば０．２μｍから０．４μｍ程度までのｎ型ソース領域１０５が形成されると同時に不純物濃度が例えば１×１０19ｃｍ-3程度から１×１０20ｃｍ-3程度までで深さが例えば０．２μｍから０．４μｍ程度までのｎ型ドレイン領域１１５が形成される。このとき、ｐ型コレクタ領域１１４の上部のうちヒ素の注入を行わなかった領域にはｐ型コレクタ接続領域１１４ｂが形成される。また、ｐ型コレクタ領域１１４の上部に高濃度のｎ型ドレイン領域１１５を形成した結果、ｎ型ドレイン領域１１５の下側に残存するｐ型コレクタ領域１１４ａの不純物濃度は例えば１×１０17ｃｍ-3程度から１×１０18ｃｍ-3程度まで減少する。
【０１２３】
次に、図１７に示すように、レジストパターン（図示省略）を用いて層間絶縁膜１１２の所定の領域をエッチングし、ｎ型ソース領域１０５及びｐ型高濃度エミッタ領域１０６に達するエミッタ電極用コンタクトホール、並びにｐ型コレクタ接続領域１１４ｂに達するコレクタ電極用コンタクトホールを形成する。その後、例えばスパッタリング法によってAlSiCu等のアルミニウム合金膜をｐ型シリコン基板１００の上に全面に亘って形成した後、レジストパターン（図示省略）を用いて前記アルミニウム合金膜の所定の領域をエッチングする。これにより、エミッタ電極１０９及びコレクタ電極１１０が形成される。その後、ｐ型シリコン基板１００の上に全面に亘って、例えば窒化シリコン（ＳｉＮ）からなる保護膜１１３を例えばプラズマＣＶＤ法によって形成した後、図示は省略しているが、保護膜１１３に対してレジストパターンを用いてドライエッチングを行い、それによってワイヤボンディング用のパッド部を開口する。これにより、図１３に示す本実施形態のLIGBTが形成される。
【０１２４】
以上に説明した製造方法を用いることによって、不純物濃度の高いｐ型コレクタ領域１ａの上側にｎ型ドレイン領域１１５を形成できるので、図１３に示す本実施形態の半導体装置、つまり横型パワーＭＩＳトランジスタとしても動作可能であると共に、ラッチアップが発生しにくく且つスイッチング速度の速いLIGBTとして動作する半導体装置を少ない工程数で容易に製造することができる。
【０１２５】
尚、以上に説明した製造方法において、図１４に示すイオン注入工程及び図１６に示すイオン注入工程をそれぞれ実施した後、ｐ型シリコン基板１００に対して熱処理を行い、それによってｐ型高濃度エミッタ領域１０６、ｐ型コレクタ領域１１４ａ、ｎ型ソース領域１０５、ｎ型ドレイン領域１１５及びｐ型コレクタ接続領域１１４ｂを同時に形成することが好ましい。このようにすると、ｐ型シリコン基板１００に対する熱処理の回数を削減できるので、ラッチアップが発生しにくい半導体装置をさらに少ない工程数で容易に製造することができる。
【０１２６】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置について、図面を参照しながら説明する。
【０１２７】
図１８は、本発明の第４の実施形態に係る半導体装置の一例であるLIGBTの構造を示す模式的な断面図である。尚、図１８において、図１に示す第１の実施形態と同一の構成部材には同一の符号を付す。
【０１２８】
図１８に示すように、本実施形態のLIGBTは、不純物濃度が例えば１×１０14ｃｍ-3程度から１×１０15ｃｍ-3程度までのｐ型シリコン（Si）基板１００に形成される。ｐ型シリコン基板１００の表面部の一部には、不純物濃度が例えば１×１０16ｃｍ-3程度から２×１０16ｃｍ-3程度までで深さが例えば４μｍ程度から６μｍ程度までのｎ型ドリフト領域１０１が形成されている。
【０１２９】
ｎ型ドリフト領域１０１の表面部には、不純物濃度が例えば５×１０16ｃｍ-3程度から１×１０17ｃｍ-3程度までのｎ型バッファ領域１０２が形成されている。ｎ型バッファ領域１０２の表面部の所定の部分には、不純物濃度が例えば１×１０19ｃｍ-3程度から１×１０20ｃｍ-3程度までで深さが例えば０．２μｍ程度から０．４μｍ程度までのｎ型ドレイン領域１１５が形成されている。ｎ型バッファ領域１０２の表面部におけるｎ型ドレイン領域１１５の下側には、不純物濃度が例えば１×１０17ｃｍ-3程度から１×１０18ｃｍ-3程度までで深さが例えば１．０μｍ程度から１．５μｍ程度までのｐ型コレクタ領域１１４ａが形成されている。ｎ型ドレイン領域１１５内には、ｎ型ドレイン領域１１５を貫通してｐ型コレクタ領域１１４ａと電気的に接続するようにｐ型コレクタ接続領域１１４ｂが形成されている。ｐ型シリコン基板１００の表面部には、ｎ型ドリフト領域１０１に隣接して不純物濃度が例えば１×１０16ｃｍ-3程度から１×１０17ｃｍ-3程度までのｐ型低濃度エミッタ領域１０４が形成されている。ｐ型低濃度エミッタ領域１０４の表面部の一部には、不純物濃度が例えば１×１０19ｃｍ-3程度から１×１０20ｃｍ-3程度までで深さが例えば０．２μｍから０．４μｍ程度までのｎ型ソース領域１０５がｎ型ドリフト領域１０１から離隔して形成されている。ｐ型低濃度エミッタ領域１０４の表面部におけるｎ型ソース領域１０５から見てｎ型ドリフト領域１０１の反対側には、ｎ型ソース領域（高濃度ソース領域）１０５に隣接して、不純物濃度が例えば１×１０19ｃｍ-3程度から１×１０20ｃｍ-3程度までで深さが例えば１．０μｍから１．５μｍ程度までのｐ型高濃度エミッタ領域１０６が形成されている。
【０１３０】
ｎ型ドリフト領域１０１とｎ型ソース領域１０５とに挟まれた部分のｐ型低濃度エミッタ領域１０４の上、及びｎ型ドリフト領域１０１におけるｐ型低濃度エミッタ領域１０４側の端部の上には、例えば酸化シリコン（ＳｉＯ2 ）からなるゲート絶縁膜１０７を介して例えばポリシリコン（Poly-Si）からなるゲート電極１０８が形成されている。ｎ型ソース領域１０５及びｐ型高濃度エミッタ領域１０６のそれぞれの上には、両領域と電気的に接続し且つ例えばAlSiCu等のアルミニウム合金からなるエミッタ電極１０９が形成されている。ｐ型コレクタ接続領域１１４ｂの上には、ｐ型コレクタ接続領域１１４ｂを通じてｐ型コレクタ領域１１４ａと電気的に接続し且つ例えばAlSiCu等のアルミニウム合金からなるコレクタ電極１１０が形成されている。ｐ型低濃度エミッタ領域１０４とｎ型バッファ領域１０２とに挟まれた部分のｎ型ドリフト領域１０１の上には、例えば酸化シリコン（ＳｉＯ2 ）からなるフィールド絶縁膜１１１が形成されている。尚、ゲート電極１０８の一部分はフィールド絶縁膜１１１に乗り上げている。
【０１３１】
ゲート電極１０８とエミッタ電極１０９及びコレクタ電極１１０のそれぞれとの間には、各電極間を絶縁するための層間絶縁膜１１２が形成されている。層間絶縁膜１１２は、例えば酸化シリコン（ＳｉＯ2 ）とボロン・リン添加シリケードグラス（BPSG）とからなる。層間絶縁膜１１２の上には、例えば窒化シリコン（ＳｉＮ）からなる保護膜１１３が形成されている。
【０１３２】
本実施形態が第３の実施形態と大きく異なっている点は、ｎ型ドリフト領域１０１の表面部におけるｐ型コレクタ領域１１４ａから見てｎ型ソース領域１０５側の部分に、例えば厚さが１μｍ程度で不純物濃度が例えば１×１０16ｃｍ-3程度から３×１０16ｃｍ-3程度までのｐ型ドリフト領域１１６が形成されていることである。尚、ｐ型ドリフト領域１１６はｐ型シリコン基板１００と電気的に接続されている。
【０１３３】
図１８に示す本実施形態のLIGBTによると、不純物濃度の高いｐ型コレクタ領域１１４ａの上側にｎ型ドレイン領域１１５が形成されていることから、第１の実施形態においてｐ型コレクタ領域１０３（図１参照）を浅く形成することと同様の効果が得られる。すなわち、ラッチアップが発生しにくく且つスイッチング速度の速いLIGBTを実現することができる。
【０１３４】
また、本実施形態のLIGBTによると、ｐ型高濃度エミッタ領域１０６がゲート電極１０８下側のチャネル領域から離れて形成されているため、ゲート電極１０８下側に高濃度のエミッタ領域が広がることがないので、しきい値電圧の変動なくチャネル反転層が形成されるLIGBTを実現することができる。
【０１３５】
また、本実施形態のLIGBTによると、ｐ型コレクタ領域１１４ａの上側にｎ型ドレイン領域１１５を備えているため、コレクタ電圧を印加した場合には横型ＭＩＳトランジスタとしても動作させることができる。このため、本実施形態のLIGBTに立ち上がり電圧が印加される前に横型ＭＩＳトランジスタが立ち上がることから、LIGBTがターンオンするまでの時間を短縮することができるので、より一層スイッチング速度の速い半導体装置を実現することができる。
【０１３６】
また、本実施形態のLIGBTにおいては、ｐ型コレクタ領域１１４ａにおけるｐ型不純物の濃度プロファイルを、ｐ型高濃度エミッタ領域１０６におけるｐ型不純物の濃度プロファイルと同じに設定しても、ｐ型コレクタ領域１１４ａの上側にｎ型ドレイン領域１１５が形成されるので、ｐ型コレクタ領域１１４ａ及びｐ型高濃度エミッタ領域１０６を同時に形成した場合にも、ｐ型高濃度エミッタ領域１０６を相対的に深く形成し且つｐ型コレクタ領域１１４ａを相対的に浅く形成した場合と同様の効果が得られる。すなわち、ラッチアップが発生しにくく且つスイッチング速度の速いLIGBTを容易に実現することができる。
【０１３７】
また、本実施形態のLIGBTにおいて、ｎ型ソース領域１０５と同様の不純物濃度プロファイルを用いてｎ型ドレイン領域１１５を形成した場合、より簡単な構造によって、ラッチアップが発生しにくく且つスイッチング速度の速いLIGBTを実現することができる。
【０１３８】
さらに、本実施形態のLIGBTによると、ｎ型ドリフト領域１０１内にｐ型ドリフト領域１１６が形成されているため、以上の効果に加えて、次のような効果を得ることができる。すなわち、LIGBTのオフ時に、ｐ型シリコン基板１００とｎ型ドリフト領域１０１との接合部のみならず、ｎ型ドリフト領域１０１とｐ型ドリフト領域１１６との接合部にも空乏層を形成することができるので、これらの空乏層によってｎ型ドリフト領域１０１内を効率よく空乏化して、より高い耐圧を確保することができる。このため、耐圧を下げることなく、ｎ型ドリフト領域１０１の不純物濃度を高くすることができるので、第３の実施形態のLIGBTと比べて、オン抵抗が低い半導体装置を実現することができる。すなわち、本実施形態のLIGBTでは、スイッチングロスを低減することができると同時にオン抵抗を低減することができる。
【０１３９】
尚、本実施形態のLIGBTにおいて、ｎ型ドレイン領域１１５は、ｐ型シリコン基板１００の表面から０．６μｍ以下の深さまで形成されており、ｐ型コレクタ領域１１４ａは、ｎ型ドレイン領域１１５の下側においてｐ型シリコン基板１００の表面から０．８μｍ以上の深さまで形成されていることが好ましい。このようにすると、ｎ型ドレイン領域１１５及びｐ型コレクタ領域１１４ａのそれぞれの深さが最適化されるので、スイッチング速度の向上とラッチアップの抑制とに適した構造を実現することができる。
【０１４０】
次に、図２〜図３及び図１９〜図２３を用いて図１８に示す本実施形態のLIGBTの製造方法について説明する。尚、図２〜図３に示す工程については第１の実施形態に係るLIGBTの製造方法と同一であるため、以下、図１９〜図２３に示す工程を中心として説明する。図１９は、本実施形態のLIGBTのｐ型高濃度エミッタ領域１０６及びｐ型コレクタ領域１１４を形成する工程を示す断面図であり、図２０は、同LIGBTのｐ型ドリフト領域１１６を形成する工程を示す断面図であり、図２１は、同LIGBTのゲート絶縁膜１０７及びゲート電極１０８を形成する工程を示す断面図であり、図２２は、同LIGBTのｎ型ドレイン領域１１５、ｐ型コレクタ領域１１４ａ、ｐ型コレクタ接続領域１１４ｂ、ｎ型ソース領域１０５及び層間絶縁膜１１２を形成する工程を示す断面図であり、図２３は、エミッタ電極１０９、コレクタ電極１１０及び保護膜１１３を形成する工程を示す断面図である。
【０１４１】
まず、第１の実施形態と同様に、図２〜図３に示す各工程を実施する。これにより、ｐ型シリコン基板１００に、ｎ型ドリフト領域１０１、ｐ型低濃度エミッタ領域１０４、ｎ型バッファ領域１０２及びフィールド絶縁膜１１１が形成される。
【０１４２】
次に、図１９に示すように、ｐ型低濃度エミッタ領域１０４におけるｎ型ドリフト領域１０１から離れた領域、及びｎ型バッファ領域１０２の表面部における所定の領域にそれぞれレジストパターン（図示省略）を用いて例えばボロンをイオン注入する。その後、ｐ型シリコン基板１００に対して熱処理を行って注入不純物を拡散させ、それにより不純物濃度が例えば１×１０19ｃｍ-3程度から１×１０20ｃｍ-3程度までで深さが例えば１．０μｍから１．５μｍ程度までのｐ型高濃度エミッタ領域１０６を形成すると同時に不純物濃度が例えば１×１０19ｃｍ-3程度から１×１０20ｃｍ-3程度までで深さが例えば１．０μｍから１．５μｍ程度までのｐ型コレクタ領域１１４を形成する。
【０１４３】
次に、図２０に示すように、ｎ型ドリフト領域１０１の表面部における所定の位置にレジストパターン（図示省略）を用いて、例えば４×１０12ｃｍ-2程度のドーズ量、６００ｋｅＶ程度の加速電圧で例えばボロンをイオン注入する。このとき、フィールド絶縁膜１１１を通してイオン注入を行うことが好ましい。このようにすると、イオン注入後にフィールド絶縁膜１１１を形成した場合に生じる、ＬＯＣＯＳ酸化膜へのボロンの吸い出しが抑えられ、安定した不純物濃度を得ることができる。その後、ｐ型シリコン基板１００に対して熱処理を行って注入不純物を拡散させ、それにより不純物濃度が例えば１×１０16ｃｍ-3程度から３×１０16ｃｍ-3程度までのｐ型ドリフト領域１１６を形成する。
【０１４４】
次に、図２１に示すように、ｐ型シリコン基板１００の上に全面に亘って例えば酸化シリコン（ＳｉＯ2 ）膜及び例えばポリシリコン（Poly-Si）膜を形成した後、レジストパターン（図示省略）を用いて当該酸化シリコン膜及びポリシリコン膜をエッチングしてパターニングする。これにより、ｐ型低濃度エミッタ領域１０４におけるｎ型ドリフト領域１０１と隣接する部分の上に、前記酸化シリコン膜からなるゲート絶縁膜１０７を介して前記ポリシリコン膜からなるゲート電極１０８を形成する。尚、ゲート電極１０８は、ｎ型ドリフト領域１０１におけるｐ型低濃度エミッタ領域１０４側の端部の上、及びフィールド絶縁膜１１１の一部分の上にも形成される。
【０１４５】
次に、図２２に示すように、ｐ型低濃度エミッタ領域１０４の表面部におけるｐ型高濃度エミッタ領域１０６に隣接する領域、及びｐ型コレクタ領域１１４の上部における所定の領域にそれぞれレジストパターン（図示省略）を用いて例えばヒ素をイオン注入する。その後、ｐ型シリコン基板１００の上に全面に亘って、例えば酸化シリコン（ＳｉＯ2 ）とボロン・リン添加シリケードグラス（BPSG）との積層構造からなる層間絶縁膜１１２を形成した後、熱処理により前記BPSGのリフローを行い、層間絶縁膜１１２表面の平坦化を行う。この熱処理により、不純物濃度が例えば１×１０19ｃｍ-3程度から１×１０20ｃｍ-3程度までで深さが例えば０．２μｍから０．４μｍ程度までのｎ型ソース領域１０５が形成されると同時に不純物濃度が例えば１×１０19ｃｍ-3程度から１×１０20ｃｍ-3程度までで深さが例えば０．２μｍから０．４μｍ程度までのｎ型ドレイン領域１１５が形成される。このとき、ｐ型コレクタ領域１１４の上部のうちヒ素の注入を行わなかった領域にはｐ型コレクタ接続領域１１４ｂが形成される。また、ｐ型コレクタ領域１１４の上部に高濃度のｎ型ドレイン領域１１５を形成した結果、ｎ型ドレイン領域１１５の下側に残存するｐ型コレクタ領域１１４ａの不純物濃度は例えば１×１０17ｃｍ-3程度から１×１０18ｃｍ-3程度まで減少する。
【０１４６】
次に、図２３に示すように、レジストパターン（図示省略）を用いて層間絶縁膜１１２の所定の領域をエッチングし、ｎ型ソース領域１０５及びｐ型高濃度エミッタ領域１０６に達するエミッタ電極用コンタクトホール、並びにｐ型コレクタ接続領域１１４ｂに達するコレクタ電極用コンタクトホールを形成する。その後、例えばスパッタリング法によってAlSiCu等のアルミニウム合金膜をｐ型シリコン基板１００の上に全面に亘って形成した後、レジストパターン（図示省略）を用いて前記アルミニウム合金膜の所定の領域をエッチングする。これにより、エミッタ電極１０９及びコレクタ電極１１０が形成される。その後、ｐ型シリコン基板１００の上に全面に亘って、例えば窒化シリコン（ＳｉＮ）からなる保護膜１１３を例えばプラズマＣＶＤ法によって形成した後、図示は省略しているが、保護膜１１３に対してレジストパターンを用いてドライエッチングを行い、それによってワイヤボンディング用のパッド部を開口する。これにより、図１８に示す本実施形態のLIGBTが形成される。
【０１４７】
以上に説明した製造方法を用いることによって、不純物濃度の高いｐ型コレクタ領域１ａの上側にｎ型ドレイン領域１１５を形成できると共にｎ型ドリフト領域１０１内にｐ型ドリフト領域１１６を形成できる。従って、横型パワーＭＩＳトランジスタとしても動作可能であると共に、ラッチアップが発生しにくく、スイッチング速度が速く且つオン抵抗が低いLIGBTとして動作する本実施形態の半導体装置を少ない工程数で容易に製造することができる。
【０１４８】
尚、以上に説明した製造方法において、図１９に示すイオン注入工程、図２０に示すイオン注入工程及び図２２に示すイオン注入工程をそれぞれ実施した後、ｐ型シリコン基板１００に対して熱処理を行い、それによってｐ型高濃度エミッタ領域１０６、ｐ型コレクタ領域１１４ａ、ｎ型ソース領域１０５、ｎ型ドレイン領域１１５及びｐ型コレクタ接続領域１１４ｂを同時に形成することが好ましい。このようにすると、ｐ型シリコン基板１００に対する熱処理の回数を削減できるので、ラッチアップが発生しにくい半導体装置をさらに少ない工程数で容易に製造することができる。
【０１４９】
（第４の実施形態の第１変形例）
以下、本発明の第４の実施形態の第１変形例に係る半導体装置について、図面を参照しながら説明する。
【０１５０】
図２４は、本発明の第４の実施形態の第１変形例に係る半導体装置の一例であるLIGBTの構造を示す模式的な断面図である。尚、図２４において、図１に示す第１の実施形態と同一の構成部材には同一の符号を付す。
【０１５１】
本変形例が第４の実施形態と異なっている点は、第４の実施形態では、図１８に示すように、ｎ型ドリフト領域１０１の表面部にｐ型ドリフト領域１１６を形成したのに対して、本変形例では、図２４に示すように、ｎ型ドリフト領域１０１の内部にｐ型ドリフト領域１１７を埋め込み形成することである。具体的には、本変形例では、ｎ型ドリフト領域１０１の深さを例えば６μｍ程度から８μｍ程度までとし、ｎ型ドリフト領域１０１の表面から例えば１．２μｍ程度の深さに、厚さが例えば１μｍ程度で不純物濃度が例えば１×１０16ｃｍ-3程度から３×１０16ｃｍ-3程度までのｐ型ドリフト領域１１７が埋め込み形成されている。
【０１５２】
本変形例によると、第４の実施形態の効果に加えて、次のような効果が得られる。すなわち、LIGBTのオフ時に、ｐ型シリコン基板１００とｎ型ドリフト領域１０１との接合部に空乏層を形成できると共に、ｐ型ドリフト領域１１７の埋め込み形成により第４の実施形態と比べて広がった、ｎ型ドリフト領域１０１とｐ型ドリフト領域１１７との接合部にも空乏層を形成することができるので、これらの空乏層によってｎ型ドリフト領域１０１内をさらに効率よく空乏化して、より一層高い耐圧を確保することができる。このため、耐圧を下げることなく、ｎ型ドリフト領域１０１の不純物濃度をより一層高くすることができるので、第４の実施形態のLIGBTと比べて、オン抵抗がより低い半導体装置を実現することができる。すなわち、本実施形態のLIGBTでは、スイッチングロスを低減することができると同時にオン抵抗をより一層低減することができる。
【０１５３】
尚、図８に示す第２の実施形態の半導体装置において、ｎ型ドリフト領域１０１の表面部にｐ型ドリフト領域１１６を形成することに代えて、ｎ型ドリフト領域１０１の内部にｐ型ドリフト領域１１７を埋め込み形成した場合にも、本変形例と同様の効果を得ることができることは言うまでもない。
【０１５４】
（第４の実施形態の第２変形例）
以下、本発明の第４の実施形態の第２変形例に係る半導体装置について、図面を参照しながら説明する。
【０１５５】
図２５は、本発明の第４の実施形態の第２変形例に係る半導体装置の一例であるLIGBTの構造を示す模式的な断面図である。尚、図２５において、図１に示す第１の実施形態と同一の構成部材には同一の符号を付す。
【０１５６】
本変形例が第４の実施形態と異なっている点は、第４の実施形態では、図１８に示すように、ｎ型ドリフト領域１０１の表面部に単一のｐ型ドリフト領域１１６を形成したのに対して、本変形例では、図２５に示すように、ｎ型ドリフト領域１０１におけるその表面からの深さが異なる位置に形成された複数の部分（本実施形態では第１の部分１１８ａ及び第２の部分１１８ｂ）からｐ型ドリフト領域１１８が構成されていることである。このような構造は、例えば第４の実施形態と比べてｎ型ドリフト領域１０１を深く形成し、当該ｎ型ドリフト領域１０１に対してｐ型不純物のイオン注入を加速エネルギーを変えて複数回行った後に熱処理を行うことにより得ることができる。
【０１５７】
本変形例によると、第４の実施形態の効果に加えて、次のような効果が得られる。すなわち、LIGBTのオフ時に、ｐ型シリコン基板１００とｎ型ドリフト領域１０１との接合部に形成される空乏層のみならず、ｐ型ドリフト領域１１８を構成する複数の部分１１８ａ及び１１８ｂから広がる空乏層により、ｎ型ドリフト領域１０１内をさらに効率よく空乏化することができるので、ｎ型ドリフト領域１０１内に単一構造のｐ型ドリフト領域を形成した場合と比べて、さらにオン抵抗が低い半導体装置を実現することができる。
【０１５８】
尚、本変形例において、ｐ型ドリフト領域１１８を３つ以上の部分から構成しても良いことは言うまでもない。
【０１５９】
また、図８に示す第２の実施形態の半導体装置において、ｎ型ドリフト領域１０１の表面部にｐ型ドリフト領域１１６を形成することに代えて、ｎ型ドリフト領域１０１の内部に、ｎ型ドリフト領域１０１におけるその表面からの深さが異なる位置に形成された複数の部分からなるｐ型ドリフト領域１１８を形成した場合にも、本変形例と同様の効果を得ることができることは言うまでもない。
【産業上の利用可能性】
【０１６０】
本発明は、スイッチング素子等に有用であり、特に、制御回路及び保護素子回路と同一の基板上に形成される電力用LIGBT等に有用である。
【図面の簡単な説明】
【０１６１】
【図１】図１は本発明の第１の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図２】図２は本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図３】図３は本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図４】図４は本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図５】図５は本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図６】図６は本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図７】図７は本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図８】図８は本発明の第１の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図９】図９は本発明の第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１０】図１０は本発明の第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１１】図１１は本発明の第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１２】図１２は本発明の第２の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１３】図１３は本発明の第３の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図１４】図１４は本発明の第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１５】図１５は本発明の第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１６】図１６は本発明の第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１７】図１７は本発明の第３の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図１８】図１８は本発明の第４の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図１９】図１９は本発明の第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２０】図２０は本発明の第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２１】図２１は本発明の第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２２】図２２は本発明の第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２３】図２３は本発明の第４の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【図２４】図２４は本発明の第４の実施形態の第１変形例に係る半導体装置の構造を示す模式的な断面図である。
【図２５】図２５は本発明の第４の実施形態の第２変形例に係る半導体装置の構造を示す模式的な断面図である。
【図２６】図２６は従来の半導体装置の構造を示す模式的な断面図である。
【符号の説明】
【０１６２】
１１    ｎ- 型シリコン半導体層
１２    シリコン酸化膜
１３    ｎ- 型シリコン半導体層
１４    ゲート絶縁膜
１５    ゲート電極
１６    エミッタ電極
１７    コレクタ電極
１８    フィールド酸化膜
１９    ｐ型ベース拡散層
２０    ｐ+ 型拡散層
２１    ｎ+ 型拡散層
２２    ｐ型拡散層
２３    ｎ型バッファ拡散層
２４    ｐ+ 型拡散層
２５    層間絶縁膜
１００    ｐ型シリコン基板
１０１    ｎ型ドリフト領域
１０２    ｎ型バッファ領域
１０３    ｐ型コレクタ領域
１０４    ｐ型低濃度エミッタ領域
１０５    ｎ型ソース領域
１０６    ｐ型高濃度エミッタ領域
１０７    ゲート絶縁膜
１０８    ゲート電極
１０９    エミッタ電極
１１０    コレクタ電極
１１１    フィールド絶縁膜
１１２    層間絶縁膜
１１３    保護膜
１１４、１１４ａ    ｐ型コレクタ領域
１１４ｂ  ｐ型コレクタ接続領域
１１５    ｎ型ドレイン領域
１１６    ｐ型ドリフト領域
１１７    ｐ型ドリフト領域
１１８ａ、１１８ｂ    ｐ型ドリフト領域を構成する部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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