(57)【要約】【課題】  半導体層がアモルファス半導体のＭＩＳトランジスタと、半導体層が多結晶半導体のＭＩＳトランジスタが形成された表示装置において、各ＭＩＳトランジスタをボトムゲート構造にしたときに多結晶半導体でなる半導体層の結晶性をよくする。【解決手段】  基板の第１の領域に形成された第１のＭＩＳトランジスタ、および前記第１の領域とは異なる第２の領域に形成された第２のＭＩＳトランジスタは、それぞれ、前記基板と前記半導体層の間にゲート電極を有し、前記第１のＭＩＳトランジスタは、前記半導体層がアモルファス半導体でなり、前記第２のＭＩＳトランジスタは、前記半導体層が多結晶半導体でなり、前記第２のＭＩＳトランジスタのゲート電極は、前記第１のＭＩＳトランジスタのゲート電極よりも薄い表示装置。【選択図】        図４（ｃ）
2008124266.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に導電層、絶縁層、および半導体層を積層して形成されたＭＩＳトランジスタを有する表示装置であって、
前記基板の第１の領域に形成された第１のＭＩＳトランジスタ、および前記第１の領域とは異なる第２の領域に形成された第２のＭＩＳトランジスタは、それぞれ、前記基板と前記半導体層の間にゲート電極を有し、
前記第１のＭＩＳトランジスタは、前記半導体層がアモルファス半導体でなり、前記第２のＭＩＳトランジスタは、前記半導体層が多結晶半導体でなり、
前記第２のＭＩＳトランジスタのゲート電極は、前記第１のＭＩＳトランジスタのゲート電極よりも薄いことを特徴とする表示装置。
【請求項２】
前記第１のＭＩＳトランジスタのゲート電極は、前記第２のＭＩＳトランジスタのゲート電極よりも配線抵抗が低いことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第２のＭＩＳトランジスタのゲート電極は、前記第１のＭＩＳトランジスタのゲート電極よりも熱伝導率が低いことを特徴とする請求項１または請求項２に記載の表示装置。
【請求項４】
前記第１のＭＩＳトランジスタのゲート電極と、前記第２のＭＩＳトランジスタのゲート電極とは、導電層の積層構成が異なることを特徴とする請求項１乃至請求項３のいずれか１項に記載の表示装置。
【請求項５】
前記第１のＭＩＳトランジスタのゲート電極は、前記第２のＭＩＳトランジスタのゲート電極の導電層の積層構成に加え、１層以上の導電層を有することを特徴とする請求項４に記載の表示装置。
【請求項６】
前記第１のＭＩＳトランジスタのゲート電極と、前記第２のＭＩＳトランジスタのゲート電極とは、導電層の積層構成が同じであることを特徴とする請求項１または請求項２に記載の表示装置。
【請求項７】
前記第１の領域は、映像または画像を表示する表示領域であり、前記第２の領域は、前記表示領域の外側にある駆動回路が設けられた領域であることを特徴とする請求項１乃至請求項６のいずれか１項に記載の表示装置。
【請求項８】
前記第１のＭＩＳトランジスタの前記ゲート電極と同一の積層構成であり、かつ、前記第１のＭＩＳトランジスタの前記ゲート電極と一体的に形成された走査信号線を有することを特徴とする請求項７に記載の表示装置。
【請求項９】
絶縁基板と、前記絶縁基板の上の第１の領域に形成され、半導体層としてアモルファス半導体を用いた第１のＭＩＳトランジスタと、前記絶縁基板の上の第２の領域に形成され、半導体層として多結晶半導体を用いた第２のＭＩＳトランジスタとを有する表示装置の製造方法であって、
前記絶縁基板の上にゲート電極を形成する工程と、
前記ゲート電極を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にアモルファス半導体膜を成膜する工程と、
前記第１の領域および前記第２の領域のうちの、前記第２の領域のアモルファス半導体膜のみを溶融、結晶化させて多結晶半導体膜に改質する工程とを有し、
前記ゲート電極を形成する工程は、
前記第１の領域および前記第２の領域に第１の導電層を形成する第１の工程と、
前記第１の領域および前記第２の領域のうちの、前記第１の領域のみに第２の導電層を形成する第２の工程とを有するとともに、
前記第１の導電層と前記第２の導電層とを有する前記第１のＭＩＳトランジスタのゲート電極と、前記第１の導電層を有し、膜厚が前記第１のＭＩＳトランジスタのゲート電極よりも薄い前記第２のＭＩＳトランジスタのゲート電極とを形成する工程であることを特徴とする表示装置の製造方法。
【請求項１０】
前記第２の工程は、前記第１の工程の後で行われ、
前記第２の工程は、前記第１の領域および前記第２の領域に前記第２の導電層を形成した後、前記第２の領域にある前記第２の導電層を除去することを特徴とする請求項９に記載の表示装置の製造方法。
【請求項１１】
前記第２の工程は、前記第１の工程の前に行われ、
前記第２の工程は、前記第１の領域および前記第２の領域に前記第２の導電層を形成した後、前記第２の領域にある前記第２の導電層を除去することを特徴とする請求項９に記載の表示装置の製造方法。
【請求項１２】
前記第１の導電層と前記第２の導電層とは、同じ材料であることを特徴とする請求項９乃至請求項１１のいずれか１項に記載の表示装置の製造方法。
【請求項１３】
前記第１の導電層と前記第２の導電層とは、異なる材料であり、
前記第１の導電層は、前記第２の導電層よりも熱伝導率が低い材料で形成することを特徴とする請求項９乃至請求項１１のいずれか１項に記載の表示装置の製造方法。
【請求項１４】
前記第２の導電層は、前記第１の導電層よりも配線抵抗が低い材料で形成することを特徴とする請求項９乃至請求項１１のいずれか１項に記載の表示装置の製造方法。
【請求項１５】
前記絶縁基板の上に、前記第１の導電層および前記第２の導電層を続けて形成する工程と、
前記第２の導電層を覆って、前記第２のＭＩＳトランジスタの前記ゲート電極を形成する領域における厚さが０より大きく、かつ、前記第１のＭＩＳトランジスタの前記ゲート電極を形成する領域における厚さよりも薄い第１のレジスト膜を形成する工程と、
前記第１のレジスト膜をマスクにして前記第１の導電層および前記第２の導電層を除去する工程と、
前記第１のレジスト膜を薄くして、前記第２のＭＩＳトランジスタの前記ゲート電極を形成する前記領域における厚さが０であり、かつ、前記第１のＭＩＳトランジスタの前記ゲート電極を形成する前記領域における厚さが０より大きい状態の第２のレジスト膜にする工程と、
前記第２のレジスト膜をマスクにして前記第２のＭＩＳトランジスタの前記ゲート電極を形成する前記領域における前記第２の導電層を除去する工程とを有することを特徴とする請求項９に記載の表示装置の製造方法。
【請求項１６】
前記第１の領域は、映像または画像を表示する表示領域であり、前記第２の領域は、前記表示領域の外側にある駆動回路が設けられた領域であることを特徴とする請求項９乃至請求項１５のいずれか１項に記載の表示装置の製造方法。
【請求項１７】
前記第１のＭＩＳトランジスタの前記ゲート電極と同一の積層構成であり、かつ、前記第１のＭＩＳトランジスタの前記ゲート電極と一体的に形成された走査信号線を有することを特徴とする請求項１６に記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置および表示装置の製造方法に関し、特に、表示領域および表示領域の外側の周辺領域にＭＩＳトランジスタが形成された表示装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来、液晶表示装置には、アクティブマトリクス型と呼ばれる液晶表示装置がある。前記アクティブマトリクス型液晶表示装置は、一対の基板の間に液晶材料を封入した液晶表示パネルを有し、前記一対の基板のうちの一方の基板（以下、ＴＦＴ基板という）の表示領域に、アクティブ素子（スイッチング素子とも呼ばれる）として用いるＴＦＴ素子（ＭＯＳトランジスタを含むＭＩＳトランジスタ）がマトリクス状に配置されている。
【０００３】
前記液晶表示パネルの前記ＴＦＴ基板は、複数本の走査信号線および複数本の映像信号線を有し、前記ＴＦＴ素子のゲート電極は走査信号線に接続されており、ドレイン電極またはソース電極のいずれか一方は映像信号線に接続されている。
【０００４】
また、従来の液晶表示装置において、前記ＴＦＴ基板の前記複数本の映像信号線は、たとえば、データドライバと呼ばれるドライバＩＣチップが実装されたＴＣＰまたはＣＯＦなどの半導体パッケージに接続されており、前記ＴＦＴ基板の前記複数本の走査信号線は、たとえば、走査ドライバまたはゲートドライバと呼ばれるドライバＩＣチップが実装されたＴＣＰまたはＣＯＦなどの半導体パッケージに接続されている。また、液晶表示装置の種類によっては、前記各ドライバＩＣチップを前記ＴＦＴ基板に直接実装していることもある。
【０００５】
またさらに、近年の液晶表示装置では、前記各ドライバＩＣチップを用いる代わりに、ＴＦＴ基板の表示領域の外側（以下、周辺領域という）に、前記各ドライバＩＣチップと同等の機能を有する駆動回路を直接形成する方法も提案されている。
【０００６】
前記ＴＦＴ基板の前記周辺領域に駆動回路を直接形成する場合、たとえば、駆動回路を構成する多数のＭＯＳトランジスタの構成を、表示領域のＴＦＴ素子と同じ構成にすれば、表示領域のＴＦＴ素子と同時に駆動回路のＭＯＳトランジスタも形成することができる。
【０００７】
しかしながら、前記駆動回路のＭＯＳトランジスタは、表示領域のＴＦＴ素子に比べて高速で動作をさせる必要がある。そのため、前記駆動回路のＭＯＳトランジスタの半導体層は、キャリアの移動度が高い多結晶シリコンで形成することが望ましい。
【０００８】
前記駆動回路のＭＯＳトランジスタの半導体層を多結晶シリコンで形成する場合、たとえば、基板の全面にアモルファスシリコン膜を成膜した後、該アモルファスシリコン膜にエキシマレーザまたは連続発振レーザなどのエネルギービームを照射して溶融、結晶化させてアモルファスシリコン膜を多結晶シリコン化した後、パターニングして形成する。
【０００９】
このとき、たとえば、表示領域のアモルファスシリコンも同時に多結晶シリコン化すれば、表示領域のＴＦＴ素子の半導体層も多結晶シリコンで形成することができるが、液晶テレビなどの大型の表示装置に用いられる大面積のＴＦＴ基板の場合、その全面にレーザを照射するには多大なエネルギーが必要であるとともに、多結晶シリコン化に要する時間が長くなり、ＴＦＴ基板の生産性が悪くなる。
【００１０】
そのため、最近では、たとえば、基板の全面に成膜したアモルファスシリコン膜のうち、高速で動作（駆動）させる駆動回路のＭＯＳトランジスタを形成する領域のみにレーザなどのエネルギービームを照射して多結晶シリコン化する方法が提案されている（たとえば、特許文献１を参照。）。この方法だと、たとえば、表示領域のＴＦＴ素子の半導体層はアモルファスシリコンで形成され、駆動回路のＭＯＳトランジスタは多結晶シリコンで形成される。
【特許文献１】特開２００３−１２４１３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、上記のように、前記表示領域のＴＦＴ素子の半導体層をアモルファスシリコンで形成する場合、そのＴＦＴ素子は、ガラス基板などの絶縁基板と半導体層の間にゲート電極を有する構造（以下、ボトムゲート構造という）にすることが望ましい。このとき、ＴＦＴ基板の生産性をよくするには、周辺領域の駆動回路のＭＯＳトランジスタも、ボトムゲート構造にすることが望ましい。
【００１２】
しかしながら、周辺領域の駆動回路のＭＯＳトランジスタをボトムゲート構造にする場合、半導体層を形成する工程においてアモルファスシリコンを多結晶シリコン化するときに、たとえば、以下のような問題が生じる。
【００１３】
まず、ゲート電極に用いる材料は熱伝導率が高いので、連続発振レーザなどを照射したときに、ゲート電極の上にあるアモルファスシリコンを溶融、結晶化するのに必要なエネルギーが、ゲート電極のない部分に比べて増大する。そのため、照射するビームのエネルギーを大きくする必要があり、生産性が低下するという問題がある。
【００１４】
また、ボトムゲート構造のＴＦＴ素子（ＭＯＳトランジスタ）の半導体層は、ゲート電極と平面でみて重なる部分をチャネル領域として使い、その外側の部分をドレイン領域およびソース領域として使うので、１つの半導体層に着目した場合、各部分（領域）の結晶性が揃っていることが望ましい。しかしながら、ゲート電極の熱伝導の影響で、ゲート電極上のチャネル領域と、その外側のドレイン領域およびソース領域で結晶性を揃えることは困難であるという問題がある。このとき、たとえば、ゲート電極上の半導体膜において所望の結晶粒を得られるようにレーザのエネルギーを設定すると、それ以外の部分では、エネルギーが大きすぎて半導体膜がアブレーションを引き起こすこともある。またさらに、ゲート電極上の半導体膜には、ゲート電極の端部上と中央部上とで結晶性が異なるという問題も発生する。このように、ゲート電極の熱伝導の影響により、ゲート電極上とそれ以外とで、同等の結晶粒を得られるエネルギー範囲は狭くなり、製造が困難になる。
【００１５】
また、ボトムゲート構造のＴＦＴ素子の場合、ゲート電極の膜厚は、そのまま半導体層の段差となる。そのため、たとえば、連続発振レーザによる多結晶シリコン化のように半導体層の溶融時間が長いと、溶融したシリコンが段差の上から下に移動し、段差部分で膜剥れを引き起こしやすいという問題もある。
【００１６】
また、ゲート電極の熱伝導の影響を小さくする手法として、たとえば、ゲート電極の膜厚を薄くする方法が有効であることが知られている。しかしながら、この方法では、表示領域のＴＦＴ素子のゲート電極や走査信号線の配線抵抗が高くなり、消費電力の増大や画素部の信号遅延による不良を招きやすいという問題がある。
【００１７】
また、アモルファスシリコンを多結晶シリコン化している間、ゲート電極は高温になるので、前記駆動回路のＭＯＳトランジスタをボトムゲート構造にする場合、ゲート電極には、たとえば、Ｍｏ（モリブデン）、Ｗ（タングステン）、Ｃｒ（クロム）、Ｔａ（タンタル）、ＭｏＷ合金などの高融点材料を使う必要がある。しかしながら、これらの高融点材料は、Ａｌ（アルミニウム）などと比較すると電気抵抗が高いので、膜厚を薄くすると、配線抵抗の高さがより目立ってしまうと言う問題がある。
【００１８】
またさらに、ゲート電極の熱伝導の影響を小さくする手法として、ゲート電極を薄くする手法以外に、たとえば、ゲート絶縁膜を厚くするという手法がある。しかしながら、この方法では、トランジスタ特性のうちのＩＯＮの低下、Ｖｔｈのばらつきが大きくなりやすく、回路動作を困難にするなどの問題があるため、必ずしも有効な手法とはいえない。
【００１９】
本発明の目的は、たとえば、半導体層がアモルファスシリコンのＭＯＳトランジスタと、半導体層が多結晶シリコンのＭＯＳトランジスタが形成された表示装置において、各ＭＯＳトランジスタをボトムゲート構造にしたときに多結晶シリコンでなる半導体層の結晶性をよくすることが可能な技術を提供することにある。
【００２０】
本発明の他の目的は、たとえば、半導体層がアモルファスシリコンのＭＯＳトランジスタと、半導体層が多結晶シリコンのＭＯＳトランジスタが形成された表示装置において、各ＭＯＳトランジスタをボトムゲート構造にしたときの生産性および製造歩留まりを向上させることが可能な技術を提供することにある。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願において開示される発明のうち、代表的なものの概略を説明すれば、以下の通りである。
【００２３】
（１）基板の上に導電層、絶縁層、および半導体層を積層して形成されたＭＩＳトランジスタを有する表示装置であって、前記基板の第１の領域に形成された第１のＭＩＳトランジスタ、および前記第１の領域とは異なる第２の領域に形成された第２のＭＩＳトランジスタは、それぞれ、前記基板と前記半導体層の間にゲート電極を有し、前記第１のＭＩＳトランジスタは、前記半導体層がアモルファス半導体でなり、前記第２のＭＩＳトランジスタは、前記半導体層が多結晶半導体でなり、前記第２のＭＩＳトランジスタのゲート電極は、前記第１のＭＩＳトランジスタのゲート電極よりも薄い表示装置。
【００２４】
（２）前記（１）の表示装置において、前記第１のＭＩＳトランジスタのゲート電極は、前記第２のＭＩＳトランジスタのゲート電極よりも配線抵抗が低い表示装置。
【００２５】
（３）前記（２）の表示装置において、前記第２のＭＩＳトランジスタのゲート電極は、前記第１のＭＩＳトランジスタのゲート電極よりも熱伝導率が低い表示装置。
【００２６】
（４）前記（１）乃至（３）のいずれかの表示装置において、前記第１のＭＩＳトランジスタのゲート電極と、前記第２のＭＩＳトランジスタのゲート電極とは、導電層の積層構成が異なる表示装置。
【００２７】
（５）前記（４）の表示装置において、前記第１のＭＩＳトランジスタのゲート電極は、前記第２のＭＩＳトランジスタのゲート電極の導電層の積層構成に加え、１層以上の導電層を有する表示装置。
【００２８】
（６）前記（１）または（２）の表示装置において、前記第１のＭＩＳトランジスタのゲート電極と、前記第２のＭＩＳトランジスタのゲート電極とは、導電層の積層構成が同じである表示装置。
【００２９】
（７）前記（１）乃至（６）のいずれかの表示装置において、前記第１の領域は、映像または画像を表示する表示領域であり、前記第２の領域は、前記表示領域の外側にある駆動回路が設けられた領域である表示装置。
【００３０】
（８）前記（７）の表示装置において、前記第１のＭＩＳトランジスタの前記ゲート電極と同一の積層構成であり、かつ、前記第１のＭＩＳトランジスタの前記ゲート電極と一体的に形成された走査信号線を有する表示装置。
【００３１】
（９）絶縁基板と、前記絶縁基板の上の第１の領域に形成され、半導体層としてアモルファス半導体を用いた第１のＭＩＳトランジスタと、前記絶縁基板の上の第２の領域に形成され、半導体層として多結晶半導体を用いた第２のＭＩＳトランジスタとを有する表示装置の製造方法であって、前記絶縁基板の上にゲート電極を形成する工程と、前記ゲート電極を覆うゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にアモルファス半導体膜を成膜する工程と、前記第１の領域および前記第２の領域のうちの、前記第２の領域のアモルファス半導体膜のみを溶融、結晶化させて多結晶半導体膜に改質する工程とを有し、前記ゲート電極を形成する工程は、前記第１の領域および前記第２の領域に第１の導電層を形成する第１の工程と、前記第１の領域および前記第２の領域のうちの、前記第１の領域のみに第２の導電層を形成する第２の工程とを有するとともに、前記第１の導電層と前記第２の導電層とを有する前記第１のＭＩＳトランジスタのゲート電極と、前記第１の導電層を有し、膜厚が前記第１のＭＩＳトランジスタのゲート電極よりも薄い前記第２のＭＩＳトランジスタのゲート電極とを形成する工程である表示装置の製造方法。
【００３２】
（１０）前記（９）の表示装置の製造方法において、前記第２の工程は、前記第１の工程の後で行われ、前記第２の工程は、前記第１の領域および前記第２の領域に前記第２の導電層を形成した後、前記第２の領域にある前記第２の導電層を除去する表示装置の製造方法。
【００３３】
（１１）前記（９）の表示装置の製造方法において、前記第２の工程は、前記第１の工程の前に行われ、前記第２の工程は、前記第１の領域および前記第２の領域に前記第２の導電層を形成した後、前記第２の領域にある前記第２の導電層を除去する表示装置の製造方法。
【００３４】
（１２）前記（９）乃至（１１）のいずれかの表示装置の製造方法において、前記第１の導電層と前記第２の導電層とは、同じ材料である表示装置の製造方法。
【００３５】
（１３）前記（９）乃至（１１）のいずれかの表示装置の製造方法において、前記第１の導電層と前記第２の導電層とは、異なる材料であり、前記第１の導電層は、前記第２の導電層よりも熱伝導率が低い材料で形成する表示装置の製造方法。
【００３６】
（１４）前記（９）乃至（１１）のいずれかの表示装置の製造方法において、前記第２の導電層は、前記第１の導電層よりも配線抵抗が低い材料で形成する表示装置の製造方法。
【００３７】
（１５）前記（９）の表示装置の製造方法において、前記絶縁基板の上に、前記第１の導電層および前記第２の導電層を続けて形成する工程と、前記第２の導電層を覆って、前記第２のＭＩＳトランジスタの前記ゲート電極を形成する領域における厚さが０より大きく、かつ、前記第１のＭＩＳトランジスタの前記ゲート電極を形成する領域における厚さよりも薄い第１のレジスト膜を形成する工程と、前記第１のレジスト膜をマスクにして前記第１の導電層および前記第２の導電層を除去する工程と、前記第１のレジスト膜を薄くして、前記第２のＭＩＳトランジスタの前記ゲート電極を形成する前記領域における厚さが０であり、かつ、前記第１のＭＩＳトランジスタの前記ゲート電極を形成する前記領域における厚さが０より大きい状態の第２のレジスト膜にする工程と、前記第２のレジスト膜をマスクにして前記第２のＭＩＳトランジスタの前記ゲート電極を形成する前記領域における前記第２の導電層を除去する工程とを有する表示装置の製造方法。
【００３８】
（１６）前記（９）乃至（１５）のいずれかの表示装置の製造方法において、前記第１の領域は、映像または画像を表示する表示領域であり、前記第２の領域は、前記表示領域の外側にある駆動回路が設けられた領域である表示装置の製造方法。
【００３９】
（１７）前記（１６）の表示装置の製造方法において、前記第１のＭＩＳトランジスタの前記ゲート電極と同一の積層構成であり、かつ、前記第１のＭＩＳトランジスタの前記ゲート電極と一体的に形成された走査信号線を有する表示装置の製造方法。
【発明の効果】
【００４０】
本発明の表示装置およびその製造方法によれば、たとえば、半導体層がアモルファスシリコンの第１のＭＩＳトランジスタと、半導体層が多結晶シリコンの第２のＭＩＳトランジスタとが、ともにボトムゲート構造であっても、第２のＭＩＳトランジスタの半導体層（多結晶シリコン）の結晶性をよくすることができる。そのため、第２のＭＩＳトランジスタを用いて形成される第２の領域の駆動回路の動作特性を向上できるとともに、第１のＭＩＳトランジスタの動作特性の低下を防ぐことができる。
【００４１】
また、本発明の表示装置の製造方法によれば、表示装置の生産性および製造歩留まりを向上させることできる。
【発明を実施するための最良の形態】
【００４２】
以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
【００４３】
図１（ａ）乃至図３は、本発明に関わる表示パネル（表示装置）の概略構成の一例を示す模式図である。
図１（ａ）は、液晶表示パネルの概略構成の一例を示す模式平面図である。図１（ｂ）は、図１（ａ）に示した液晶表示パネルのＡ−Ａ’線における断面構成の一例を示す模式断面図である。図２は、本発明の適用が望まれるＴＦＴ基板の概略構成の一例を示す模式平面図である。図３は、液晶表示パネルの１画素の回路構成の一例を示す模式回路図である。
【００４４】
本発明は、たとえば、液晶テレビ、パーソナルコンピュータ（ＰＣ）向けの液晶ディスプレイなどの液晶表示装置に用いるアクティブマトリクス型液晶表示パネル（以下、単に液晶表示パネルという）に適用される。
【００４５】
液晶表示パネルは、たとえば、図１（ａ）および図１（ｂ）に示すように、第１の基板１および第２の基板２の２枚（一対）の基板の間に液晶材料３が封入されている表示パネルである。このとき、第１の基板１と第２の基板２は、映像や画像などを表示する表示領域ＤＡの外側に設けられた環状のシール材４で接着されており、液晶材料３は、第１の基板１および第２の基板２ならびにシール材４で囲まれた空間に封入されている。また、液晶表示パネルが透過型または半透過型の場合、第１の基板１および第２の基板２の外側を向いた面には、たとえば、偏光板５Ａ，５Ｂが貼り付けられている。またこのとき、第１の基板１と偏光板５Ａの間、第２の基板２と偏光板５Ｂの間には、１層から数層の位相差板が設けられていることもある。
【００４６】
液晶表示パネルの第１の基板１は、一般に、ＴＦＴ基板と呼ばれており、ガラス基板などの絶縁基板の上に、複数本の走査信号線、複数本の映像信号線、表示領域ＤＡを構成する複数の画素のそれぞれに対して配置されるＴＦＴ素子（スイッチング素子）、および画素電極などが形成されている。
【００４７】
第１の基板（以下、ＴＦＴ基板という）１は、たとえば、図２に示すように、ｘ方向に長く延びる走査信号線ＧＬがｙ方向に複数本並んでおり、ｙ方向に長く延びる映像信号線ＤＬがｘ方向に複数本並んでいる。
【００４８】
このようなＴＦＴ基板１では、２本の隣接する走査信号線ＧＬと２本の隣接する映像信号線ＤＬで囲まれた領域が１つの画素領域に相当し、各画素領域にＴＦＴ素子や画素電極などが配置されている。このとき、たとえば、図３に示すように、２本の隣接する走査信号線ＧＬｍ，ＧＬｍ＋１と、２本の隣接する映像信号線ＤＬｎ，ＤＬｎ＋１とで囲まれた領域を画素領域とする画素に着目すると、その画素に対して配置されるＴＦＴ素子は、ゲート（Ｇ）が２本の隣接する走査信号線ＧＬｍ，ＧＬｍ＋１のうちの一方の走査信号線ＧＬｍ＋１に接続されている。またこのとき、当該ＴＦＴ素子は、たとえば、ドレイン（Ｄ）が２本の隣接する映像信号線ＤＬｎ，ＤＬｎ＋１のうちの一方の映像信号線ＤＬｎに接続されており、ソース（Ｓ）が画素電極ＰＸに接続されている。また、画素電極ＰＸは、共通電極ＣＴ（対向電極とも呼ばれる）および液晶材料３とともに画素容量を形成している。なお、共通電極ＣＴは、対向基板２に設けられている場合もあるし、ＴＦＴ基板１に設けられている場合もある。
【００４９】
また、本発明は、たとえば、図２に示すように、表示領域ＤＡの外側に、第１の駆動回路ＤＲＶ１および第２の駆動回路ＤＲＶ２が、内蔵回路として前記絶縁基板上に一体的に形成されているＴＦＴ基板１への適用が望まれる。第１の駆動回路ＤＲＶ１および第２の駆動回路ＤＲＶ２はそれぞれ、ＭＯＳトランジスタやダイオードなどの半導体素子を多数個組み合わせた集積回路であり、ＴＦＴ基板１の製造過程において、走査信号線ＧＬ、映像信号線ＤＬ、表示領域ＤＡのＴＦＴ素子などとともに形成される。以下、第１の駆動回路ＤＲＶ１および第２の駆動回路ＤＲＶ２のＭＯＳトランジスタを、周辺領域のＭＯＳトランジスタという。
【００５０】
第１の駆動回路ＤＲＶ１は、たとえば、従来の液晶表示装置で用いられているチップ状のデータドライバＩＣと同等の機能を有する回路であり、たとえば、各映像信号線ＤＬに加える映像信号（階調データ）を生成する回路、生成した映像信号を各映像信号線ＤＬに出力するタイミングを制御する回路などを有する。また、第２の駆動回路ＤＲＶ２は、従来の液晶表示装置で用いられているチップ状の走査ドライバＩＣと同等の機能を有する回路であり、たとえば、各走査信号線ＧＬに加える走査信号を生成する回路、生成した走査信号を各走査信号線ＧＬに出力するタイミングを制御する回路などを有する。
【００５１】
またこのとき、第１の駆動回路ＤＲＶ１および第２の駆動回路ＤＲＶ２は、シール材４よりも内側、すなわちシール材４と表示領域ＤＡの間に形成することが望ましいが、シール材４と平面でみて重なる領域やシール材４の外側に形成されていてもよい。
【００５２】
図４（ａ）乃至図４（ｃ）は、本発明の概要を説明するための模式図である。
図４（ａ）は、本発明を適用したＴＦＴ基板における表示領域のＴＦＴ素子の概略構成の一例を示す模式平面図である。図４（ｂ）は、本発明を適用したＴＦＴ基板における周辺回路のＭＯＳトランジスタの概略構成の一例を示す模式平面図である。図４（ｃ）は、図４（ａ）のＢ−Ｂ’線における断面構成の一例および図４（ｂ）のＣ−Ｃ’線における断面構成の一例を横に並べて示した模式断面図である。なお、図４（ｃ）において、（ｎ＋）は高濃度のｎ型不純物領域であることを示している。
【００５３】
本発明は、図２および図３に示したような構成のＴＦＴ基板１において、表示領域ＤＡのＴＦＴ素子（ＭＯＳトランジスタ）や、周辺領域のＭＯＳトランジスタをボトムゲート型と呼ばれる構成、すなわち、ガラス基板などの基板と半導体層の間に各トランジスタのゲート電極が設けられている構成にする場合に適用される。
【００５４】
このとき、表示領域ＤＡの各画素に対して配置されるＭＯＳトランジスタ（ＴＦＴ素子）は、たとえば、図４（ａ）および図４（ｃ）に示すような構成になっており、ガラス基板１００の表面に形成された下地絶縁層１０１の上にゲート電極ＧＰ１が形成されている。ゲート電極ＧＰ１は、たとえば、走査信号線ＧＬと一体であり、走査信号線ＧＬの幅（ｙ方向の寸法）を部分的に広くして設けた矩形状の突出部分を利用している。
【００５５】
また、ガラス基板１００からみてゲート電極ＧＰ１の上には、ＴＦＴ素子のゲート絶縁膜としての機能を有する第１の絶縁層１０２を介して半導体層ＳＣ１が形成されている。半導体層ＳＣ１は、ドレイン領域ＳＣ１ａ、ソース領域ＳＣ１ｂ、およびチャネル領域ＳＣ１ｃの３つの領域からなり、３つの領域すべてがアモルファスシリコンなどのアモルファス半導体で形成されている。ＴＦＴ素子がＮチャネルＭＯＳトランジスタの場合、半導体層ＳＣ１のドレイン領域ＳＣ１ａおよびソース領域ＳＣ１ｂは、たとえば、不純物としてＰ＋（リンイオン）を注入したｎ型のアモルファス半導体である。また、ＮチャネルＭＯＳトランジスタの場合、チャネル領域ＳＣ１ｃは真性（ｉ型）のアモルファス半導体、または不純物濃度が非常に低いｎ型のアモルファス半導体、もしくは不純物濃度が非常に低いｐ型のアモルファス半導体のうちのいずれか１つである。
【００５６】
また、ガラス基板１００からみて半導体層ＳＣ１のドレイン領域ＳＣ１ａの上にはドレイン電極ＳＤ１ａが形成され、ソース領域ＳＣ１ｂの上にはソース電極ＳＤ１ｂが形成されている。ドレイン電極ＳＤ１ａは、たとえば、映像信号線ＤＬと一体であり、映像信号線ＤＬの幅（ｘ方向の寸法）を部分的に広くして設けた矩形状の突出部分を利用している。
【００５７】
また、ガラス基板１００からみてドレイン電極ＳＤ１ａおよびソース電極ＳＤ１ｂなどのさらに上には、第２の絶縁層１０３および第３の絶縁層１０４を介して画素電極ＰＸが形成されている。画素電極ＰＸは、スルーホールＴＨによりソース電極ＳＤ１ｂと接続している。
【００５８】
またこのとき、周辺領域のＭＯＳトランジスタ、たとえば、第１の駆動回路ＤＲＶ１のＭＯＳトランジスタは、図４（ｂ）および図４（ｃ）に示したような構成になっており、ガラス基板１００の表面に形成された下地絶縁層１０１の上にゲート電極ＧＰ２が形成されている。なお、本発明を適用したＴＦＴ基板１では、周辺領域のＭＯＳトランジスタのゲート電極ＧＰ２の厚さが、表示領域ＤＡのＴＦＴ素子のゲート電極ＧＰ１の厚さよりも薄くなっている。
【００５９】
また、ガラス基板１００からみてゲート電極ＧＰ２の上には、第１の絶縁層１０２を介して半導体層ＳＣ２が形成されている。半導体層ＳＣ２は、ドレイン領域ＳＣ２ａ、ソース領域ＳＣ２ｂ、およびチャネル領域ＳＣ２ｃの３つの領域からなり、ドレイン領域ＳＣ２ａおよびソース領域ＳＣ２ｂはアモルファスシリコンなどのアモルファス半導体で形成されており、チャネル領域ＳＣ２ｃは多結晶シリコンなどの多結晶半導体で形成されている。周辺領域のＭＯＳトランジスタがＮチャネルＭＯＳトランジスタの場合、半導体層ＳＣ２のドレイン領域ＳＣ２ａおよびソース領域ＳＣ２ｂは、たとえば、不純物としてＰ＋（リンイオン）を注入したｎ型のアモルファス半導体である。また、ＮチャネルＭＯＳトランジスタの場合、チャネル領域ＳＣ２ｃは真性（ｉ型）の多結晶半導体、または不純物濃度が非常に低いｎ型の多結晶半導体、もしくは不純物濃度が非常に低いｐ型の多結晶半導体のうちのいずれか1つである。特に、半導体層ＳＣ２のように多結晶シリコンで形成されている場合、チャネル領域ＳＣ２ｃに不純物をわずかに加えることで、ＭＯＳトランジスタのしきい値の制御が可能になる。
【００６０】
また、ガラス基板１００からみて半導体層ＳＣ２のドレイン領域ＳＣ２ａの上にはドレイン電極ＳＤ２ａが形成され、ソース領域ＳＣ２ｂの上にはソース電極ＳＤ２ｂが形成されている。
【００６１】
また、ガラス基板１００からみてドレイン電極ＳＤ２ａおよびソース電極ＳＤ２ｂのさらに上には、第２の絶縁層１０３および第３の絶縁層１０４が形成されている。
【００６２】
本発明は、上記のように、表示領域ＤＡ（第１の領域）のＴＦＴ素子（ＭＯＳトランジスタ）と、周辺領域（第２の領域）のＭＯＳトランジスタが、それぞれ、ガラス基板と半導体層の間にゲート電極を有するボトムゲート型であり、かつ、表示領域ＤＡのＭＯＳトランジスタの半導体層ＳＣ１の各領域をアモルファスシリコンなどのアモルファス半導体で形成し、周辺領域のＭＯＳトランジスタの半導体層ＳＣ２のチャネル領域ＳＣ２ｃを多結晶シリコンなどの多結晶半導体で形成する場合に適用される。
【００６３】
以下、本発明が適用された液晶表示装置のＴＦＴ基板１における表示領域ＤＡおよび周辺領域ＳＡの各ＭＯＳトランジスタのゲート電極ＧＰ１，ＧＰ２の構成および製造方法について説明する。
【実施例１】
【００６４】
図５は、本発明による実施例１のＴＦＴ基板の特徴を示す模式断面図である。なお、図５において、一点鎖線の右側は表示領域ＤＡに形成されるＴＦＴ素子（ＭＯＳトランジスタ）のゲート電極ＧＰ１の断面構成の一例を示しており、一点鎖線の左側は周辺領域ＳＡに形成されるＭＯＳトランジスタのゲート電極ＧＰ２の断面構成の一例を示している。
【００６５】
実施例１のＴＦＴ基板１は、たとえば、図５に示すように、周辺領域ＳＡに配置された第１の駆動回路ＤＲＶ１などのＭＯＳトランジスタのゲート電極ＧＰ２の厚さｄ２が、表示領域ＤＡのＴＦＴ素子のゲート電極ＧＰ１の厚さｄ１よりも薄い。このとき、表示領域ＤＡのＴＦＴ素子のゲート電極ＧＰ１は、周辺領域ＳＡのＭＯＳトランジスタのゲート電極ＧＰ２に用いられている第１の導電層６０１の上に、厚さｄ３の第２の導電層６０２が積層された構成になっている。
【００６６】
実施例１において、周辺領域ＳＡのＭＯＳトランジスタのゲート電極ＧＰ２および表示領域ＤＡのＴＦＴ素子のゲート電極ＧＰ１の下層に用いられている第１の導電層６０１と、表示領域ＤＡのＴＦＴ素子のゲート電極ＧＰ１のみに用いられている第２の導電層６０２は、同じ材料であってもよいし、異なる材料であってもよい。ただし、第１の導電層６０１の材料と第２の導電層６０２の材料との組み合わせは、第１の導電層６０１の材料の熱伝導率が第２の導電層６０２の材料の熱伝導率よりも低いことが望ましい。またこのとき、第２の導電層６０２の材料の電気抵抗（配線抵抗）が第１の導電層６０１の材料の電気抵抗（配線抵抗）よりも低い組み合わせであると、さらに望ましい。
【００６７】
図６は、実施例１のＴＦＴ基板のゲート電極の製造方法を説明するための模式断面図である。なお、図６には、ゲート電極を形成する手順において特徴となる部分のみを（ｓ１）から（ｓ５）として示している。また、図６において、一点鎖線の右側は表示領域ＤＡに形成されるＴＦＴ素子（ＭＯＳトランジスタ）のゲート電極ＧＰ１の形成手順を示しており、一点鎖線の左側は周辺領域ＳＡに形成されるＭＯＳトランジスタのゲート電極ＧＰ２の形成手順を示している。
【００６８】
実施例１のＴＦＴ基板１の製造方法において、表示領域ＤＡのＴＦＴ素子のゲート電極ＧＰ１および周辺領域ＳＡのＭＯＳトランジスタのゲート電極ＧＰ２を形成する工程は、まず、図６の（ｓ１）に示すように、ガラス基板１００（絶縁基板）上に、たとえば、シリコン窒化膜（ＳｉＮ膜）などの下地絶縁層１０１を成膜した後、第１の導電層６０１および第２の導電層６０２を続けて成膜する。
【００６９】
次に、図６の（ｓ２）に示すように、第２の導電層６０２の上のうちの、表示領域ＤＡの上のみにレジスト７０１を形成した後、そのレジスト７０１をマスクにしてエッチングを行い、表示領域ＤＡの外側（周辺領域ＳＡなど）にある第２の導電層６０２を除去する。
【００７０】
次に、レジスト７０１を除去した後、図６の（ｓ３）に示すように、表示領域ＤＡおよび周辺領域ＳＡのゲート電極を形成する領域に別のレジスト７０２を形成する。
【００７１】
次に、図６の（ｓ４）に示すように、レジスト７０２をマスクにしてエッチングを行い、表示領域ＤＡは第２の導電層６０２および第１の導電層６０１の不要な部分を除去し、周辺領域ＳＡは第１の導電層６０１の不要な部分を除去する。
【００７２】
その後、レジスト７０２を除去すると、図６の（ｓ５）に示すように、表示領域ＤＡには第１の導電層６０１および第２の導電層６０２が積層したゲート電極ＧＰ１が形成され、周辺領域ＳＡには第１の導電層６０１のみからなる薄いゲート電極ＧＰ２が形成される。
【００７３】
なお、図６に示したような手順でゲート電極ＧＰ１，ＧＰ２を形成する場合、前記第１の導電層６０１および第２の導電層６０２は、同じ材料であってもよいが、異なる材料であるほうが望ましい。特に、周辺領域ＳＡのＭＯＳトランジスタのゲート電極ＧＰ２に用いる第１の導電層６０１は、半導体層ＳＣ２のチャネル領域ＳＣ２ｃに用いる多結晶シリコンを形成する工程で高温になるので、第１の導電層６０１には高融点金属材料を用いることが望ましい。
【００７４】
第１の導電層６０１および第２の導電層６０２に同じ材料を用いる場合、その材料としては、たとえば、ＭｏＷ合金が挙げられる。しかしながら、第１の導電層６０１および第２の導電層６０２に同じ材料を用いた場合、図６の（ｓ２）に示した工程、すなわち周辺領域ＳＡにある第２の導電層６０２をエッチングするときに第２の導電層６０２のみを除去することが難しい。そのため、第１の導電層６０１の表面もエッチングされるおそれがあり、周辺領域ＳＡのゲート電極ＧＰ２の平坦性が悪くなる可能性がある。
【００７５】
このことから、第１の導電層６０１には、たとえば、第２の導電層６０２よりも融点が高く、熱伝導率が低い材料を用いることが望ましい。また、第１の導電層６０１には、たとえば、第２の導電層６０２のエッチングに用いるエッチング液に対して不溶性または難溶性を示す材料を用いることが望ましい。またさらに、第１の導電層６０１は、たとえば、第２の導電層よりも電気伝導率が低い材料を用いることが望ましい。このような条件を満たす材料の組み合わせとしては、たとえば、第１導電層６０１をＴａ，Ｔｉ（チタン），ＭｏＷのいずれかにし、第２の導電層６０２をＡｌ（アルミニウム）にする組み合わせがある。
【００７６】
図７（ａ）乃至図８（ｂ）は、実施例１のＴＦＴ基板の半導体層の製造方法を説明するための模式断面図である。
図７（ａ）は、アモルファスシリコン膜を成膜した直後の基板の概略構成を示す模式平面図である。図７（ｂ）は、図７（ａ）のＤ−Ｄ’線における模式断面図である。図７（ｃ）は、図７（ｂ）に示した断面図において、周辺領域のＭＯＳトランジスタのゲート電極が形成された領域と表示領域のＴＦＴ素子のゲート電極が形成された領域を拡大して並べた模式断面図である。図８（ａ）は、アモルファスシリコンを多結晶シリコン化する方法の一例を示す模式斜視図である。図８（ｂ）は、多結晶シリコン化された領域の半導体層の概略構成を示す模式平面図である。
なお、図７（ｃ）および図９において、一点鎖線の右側は表示領域ＤＡに形成されるＴＦＴ素子（ＭＯＳトランジスタ）のゲート電極ＧＰ１の周辺における断面構成の一例を示しており、一点鎖線の左側は周辺領域ＳＡに形成されるＭＯＳトランジスタのゲート電極ＧＰ２の周辺における断面構成の一例を示している。
【００７７】
実施例１の液晶表示装置（ＴＦＴ基板１）を製造するときに用いるガラス基板１００は、たとえば、図７（ａ）に示すように、ＴＦＴ基板１として用いるときの大きさよりも大きいマザーガラスと呼ばれるガラス基板１００を用いて製造される。そして、マザーガラス１００の上に前記手順でゲート電極ＧＰ１，ＧＰ２を形成した後、続けて、第１の絶縁層１０２、半導体層ＳＣ１，ＳＣ２、映像信号線ＤＬ（ドレイン電極ＳＤ１ａを含む）およびソース電極ＳＤ１ｂ、画素電極ＰＸなどを形成し、最後にマザーガラス１００から領域１００Ａを切り出すと、図２および図３に示したような構成のＴＦＴ基板１が得られる。
【００７８】
前記手順でゲート電極ＧＰ１，ＧＰ２を形成した後は、たとえば、図７（ａ）および図７（ｂ）に示すように、マザーガラス１００の全面にゲート絶縁膜としての機能を有する第１の絶縁層１０２を成膜し、続けて、アモルファスシリコン膜ＳＣａを成膜する。このとき、アモルファスシリコン膜ＳＣａは、表示領域ＤＡだけでなく、周辺領域ＳＡを含むマザーガラス１００の全面に成膜する。また、図７（ｂ）では省略しているが、表示領域ＤＡや、周辺領域ＳＡのうちの第１の駆動回路を形成する領域Ｒ１および第２の駆動回路を形成する領域Ｒ２には、たとえば、図７（ｃ）に示すように、ゲート電極ＧＰ１，ＧＰ２や走査信号線ＧＬなどが形成されている。そのため、アモルファスシリコン膜ＳＣａは、たとえば、ゲート電極ＧＰ１，ＧＰ２の上にある部分と、その外側にある部分の境目に、各ゲート電極ＧＰ１，ＧＰ２の厚さに応じた段差が生じている。
【００７９】
実施例１のＴＦＴ基板１の製造方法では、アモルファスシリコン膜ＳＣａを成膜した後、たとえば、周辺領域ＳＡの全域、または第１の駆動回路を形成する領域Ｒ１および第２の駆動回路を形成する領域Ｒ２のアモルファスシリコン膜ＳＣａを多結晶シリコン化する。
【００８０】
アモルファスシリコン膜ＳＣａを多結晶シリコン化するときには、たとえば、エキシマレーザや連続発振レーザなどのエネルギービームを、多結晶シリコン化したい領域に照射してアモルファスシリコン膜ＳＣａを溶融させた後、溶融したシリコンを結晶化させる。より具体的には、まず、多結晶シリコン化したい領域にエキシマレーザまたは連続発振レーザなどを照射して、アモルファスシリコン膜ＳＣａを脱水素化する。そして、脱水素化したアモルファスシリコン膜に、別のレーザなどを照射して溶融させた後、結晶化させる。このとき、マザーガラス１００は、たとえば、ｘ方向およびｙ方向に移動可能なステージの上に載せて固定しておく。そして、たとえば、図８（ａ）に示すように、レーザ発振器８で発生させた連続発振レーザ９ａを光学系１０で所望のエネルギー密度および形状に変換し、その変換した連続発振レーザ９ｂをマザーガラス１００のアモルファスシリコンＳＣａに照射する。このとき、マザーガラス１００を載せたステージを、ｘ方向およびｙ方向に移動させながら、マザーガラス１００上における連続発振レーザ９ｂの照射位置を移動させ、多結晶シリコン化したい領域の全域に連続発振レーザ９ｂを照射する。
【００８１】
またこのとき、溶融したシリコンを多結晶シリコン化させるには、たとえば、照射する連続発振レーザ９ｂのエネルギー密度と照射領域の移動速度（走査速度）を調整すればよい。照射する連続発振レーザ９ｂのエネルギー密度と照射領域の移動速度（走査速度）がある条件を満たす場合、溶融したシリコンが固化する過程でラテラル成長が起こり、照射領域の移動方向に沿って長く延びる帯状結晶の集合体でなる多結晶シリコンが得られる。
【００８２】
また、アモルファスシリコン膜ＳＣａを多結晶シリコン化するときには、たとえば、まず、図８（ｂ）の上側に示すように、微結晶または粒状結晶などの微小な結晶１１ｐの集合体でなる多結晶シリコンを形成してもよい。この場合、微小な結晶１１ｐの集合体でなる多結晶シリコンに再度連続発振レーザ９ｂを照射して溶融、再結晶化させて、図８（ｂ）の下側に示すように、連続発振レーザ９ｂの照射位置の移動方向ＢＤに沿って長く延びる帯状結晶１１ｗの集合体でなる多結晶シリコンＳＣｐを形成する。
【００８３】
このような帯状結晶１１ｗの集合体でなる多結晶シリコンＳＣｐを形成した場合、帯状結晶１１ｗの長く延びる方向がチャネル長の方向、すなわちＭＯＳトランジスタにおけるキャリアの移動方向になるようにドレイン電極ＳＤ２ａおよびソース電極ＳＤ２ｂを形成すれば、キャリアの移動を阻害する結晶粒界がほとんど無く、各駆動回路ＤＲＶ１，ＤＲＶ２のＭＯＳトランジスタを高速で動作させることができる。
【００８４】
上記のような手順で周辺領域ＳＡのアモルファスシリコン膜ＳＣａを多結晶シリコンＳＣｐにした後の、ＴＦＴ基板の製造方法（手順）について、以下、簡単に説明する。
【００８５】
周辺領域ＳＡのアモルファスシリコン膜ＳＣａを多結晶シリコンＳＣｐにしたら、次に、たとえば、マザーガラス１００の全面にｎ型のアモルファスシリコン膜を成膜し、当該ｎ型のアモルファスシリコン膜、アモルファスシリコン膜ＳＣａおよび多結晶シリコンＳＣｐを島状にパターニングする。
【００８６】
次に、マザーガラス１００の全面に導電膜を成膜し、当該導電膜をパターニングして映像信号線ＤＬ、ドレイン電極ＳＤ１ａ，ＳＤ２ａ、およびソース電極ＳＤ１ｂ，ＳＤ２ｂなどを形成する。
【００８７】
次に、ドレイン電極ＳＤ１ａ，ＳＤ２ａ、およびソース電極ＳＤ１ｂ，ＳＤ２ｂをマスクにして、アモルファスシリコン膜ＳＣａおよび多結晶シリコン膜ＳＣｐの上にあるｎ型のアモルファスシリコン膜をエッチングする。このとき、アモルファスシリコン膜ＳＣａの上にあるｎ型のアモルファスシリコン膜はドレイン領域ＳＣ１ａとソース領域ＳＣ１ｂに分離され、多結晶シリコン膜ＳＣｐの上にあるｎ型のアモルファスシリコン膜はドレイン領域ＳＣ２ａとソース領域ＳＣ２ｂに分離される。またこのとき、ｎ型のアモルファスシリコン膜をエッチングすると、たとえば、図４（ｃ）に示したように、アモルファスシリコン膜ＳＣａおよび多結晶シリコンＳＣｐの一部も除去されて薄くなる。このような手順で半導体層を形成することにより、表示領域ＤＡのＴＦＴ素子の半導体層ＳＣ１は、ドレイン領域ＳＣ１ａ、ソース領域ＳＣ１ｂ、およびチャネル領域ＳＣ１ｃがともにアモルファスシリコンで形成された半導体層になる。一方、周辺領域ＳＡのＭＯＳトランジスタの半導体層ＳＣ２は、ドレイン領域ＳＣ２ａおよびソース領域ＳＣ２ｂがアモルファスシリコンで形成され、チャネル領域ＳＣ１ｃが多結晶シリコンで形成された半導体層になる。
【００８８】
また、その後は、第２の絶縁層１０３および第３の絶縁層１０４を成膜し、スルーホールＴＨを形成した後、たとえば、ＩＴＯなどの光透過率が高い導電膜を成膜し、当該導電膜（ＩＴＯ膜）をパターニングして画素電極ＰＸを形成する。
【００８９】
図９は、実施例１のＴＦＴ基板の製造方法の作用効果を説明するための模式断面図である。
【００９０】
前述のアモルファスシリコン膜ＳＣａを多結晶シリコン化する工程は、たとえば、連続発振レーザなどのエネルギービームを照射してアモルファスシリコン膜ＳＣａを加熱し、溶融させる必要がある。このとき、たとえば、周辺領域ＳＡのアモルファスシリコン膜ＳＣａに連続発振レーザを照射すると、たとえば、図９に示すように、周辺領域ＳＡのゲート電極ＧＰ２の上にあるアモルファスシリコンＳＣａに照射されたエネルギービームによる熱が、第１の絶縁膜１０２を介してゲート電極ＧＰ２に伝導する。このとき、ゲート電極ＧＰ２の上にある部分と、その外側にある部分でアモルファスシリコンＳＣａが受ける熱量（エネルギー）の総量に差が生じ、結晶性にばらつきが生じることがある。そのため、実施例１のＴＦＴ基板１の製造方法のように、レーザが照射される領域（多結晶シリコン化する領域）のゲート電極ＧＰ２を薄く形成して熱伝導の量を小さくすると、ゲート電極ＧＰ２の上にある部分と、その外側にある部分でアモルファスシリコン膜ＳＣａが受ける熱量の総量の差を小さくでき、結晶性のばらつきを低減できる。この効果は、ゲート電極ＧＰ２に用いる第１の導電層６０１の熱伝導率が低いほど大きく、また、膜厚が薄いほど大きい。
【００９１】
また、実施例１のＴＦＴ基板１の製造方法のように、レーザが照射される領域（多結晶シリコン化する領域）のゲート電極ＧＰ２を薄く形成すると、ゲート電極ＧＰ２の上にある部分と、その外側にある部分の境目に生じるアモルファスシリコン膜ＳＣａの段差を小さく（低く）することができる。そのため、レーザを照射してアモルファスシリコン膜ＳＣａを溶融させたときに、段差の上の部分から下の部分に流れ落ちる溶融シリコンの量を少なくでき、段差部分での膜剥れを低減することができる。この効果は、ゲート電極ＧＰ２に用いる第１の導電層６０１の膜厚が薄いほど大きい。
【００９２】
また、実施例１のＴＦＴ基板の製造方法では、レーザが照射される領域、すなわち高速での動作が要求される第１の駆動回路ＤＲＶ１を形成する領域Ｒ１および第２の駆動回路ＤＲＶ２を形成する領域Ｒ２のＭＯＳトランジスタのゲート電極ＧＰ２のみを薄くでき、表示領域ＤＡのＴＦＴ素子のゲート電極ＧＰ１は、従来の液晶表示装置（ＴＦＴ基板）におけるゲート電極と同程度の厚さにすることができる。そのため、たとえば、ゲート電極ＧＰ１と一体の走査信号線ＧＬを形成する場合、走査信号線ＧＬの配線抵抗が高くなるのを防ぎ、消費電力の増大や画素部の信号遅延による動作不良を低減することができる。走査信号線ＧＬは、その一端が表示領域ＤＡの外側にある第２の駆動回路ＤＲＶ２を形成する領域Ｒ２まで延びているが、表示領域ＤＡを通る部分の配線長のほうが長い。そのため、走査信号線ＧＬのうちの表示領域ＤＡを通る部分をゲート電極ＧＰ１と同じ積層構成にすることで、配線抵抗を小さくする効果が大きくなる。またこのとき、第１の導電層６０１と第２の導電層６０２が同じ材料でも配線抵抗を小さくする効果は得られるが、第２の導電層６０２に、第１の導電層６０１よりも電気伝導率が高い材料を用いと、さらに大きな効果が得られる。また、第２の導電層６０２は、第１の導電層６０１に比べて融点の低い材料を用いることも可能であり、たとえば、Ａｌを用いることもできる。
【００９３】
また、実施例１のＴＦＴ基板の製造方法では、表示領域ＤＡのＴＦＴ素子（ＭＯＳトランジスタ）および周辺領域ＳＡのＭＯＳトランジスタのゲート絶縁膜１０２の膜厚を厚くしなくても、ゲート電極ＧＰ２の熱伝導の影響による多結晶シリコン膜の結晶性のばらつきを小さくできる。そのため、ゲート絶縁膜の膜厚を厚くすることにより生じる別の問題、たとえば、トランジスタ特性のうちのＩＯＮの低下、Ｖｔｈのばらつきの増加という問題や、生産性の低下といった問題を回避できる。
【００９４】
図１０（ａ）および図１０（ｂ）は、実施例１のＴＦＴ基板の製造方法の変形例を説明するための模式断面図である。なお、図１０（ａ）および図１０（ｂ）には、ゲート電極を形成する手順において特徴となる部分のみを（ｓ１１）から（ｓ１６）として示している。また、図１０（ａ）および図１０（ｂ）において、一点鎖線の右側は表示領域ＤＡに形成されるＴＦＴ素子（ＭＯＳトランジスタ）のゲート電極ＧＰ１の形成手順を示しており、一点鎖線の左側は周辺領域ＳＡに形成されるＭＯＳトランジスタのゲート電極ＧＰ２の形成手順を示している。
【００９５】
実施例１のＴＦＴ基板の製造方法において、ゲート電極ＧＰ１，ＧＰ２を形成する手順としては、たとえば、図６に示したように、１つめのレジスト７０１で表示領域ＤＡの外側にある第２の導電層６０２を除去し、２つめのレジスト７０２でゲート電極ＧＰ１，ＧＰ２をパターニングする手順が考えられる。しかしながら、この手順では、１つめのレジスト７０１を形成する際と、２つめのレジスト７０２を形成する際に、それぞれ異なるマスクを用いて露光、現像する必要があるので生産性が悪い。そこで、実施例１のＴＦＴ基板１のゲート電極ＧＰ１，ＧＰ２を形成するときには、たとえば、ハーフ露光またはハーフトーン露光と呼ばれる露光技術を用いてレジストを形成し、１回の露光、現像で形成したレジストで周辺領域ＳＡの第２の導電層６０２の除去と、ゲート電極ＧＰ１，ＧＰ２のパターニングを行うことが望ましい。
【００９６】
ハーフ露光技術を用いたレジストでゲート電極ＧＰ１，ＧＰ２を形成するときにも、まず、図１０（ａ）の（ｓ１１）に示すように、ガラス基板１００（絶縁基板）上のシリコン窒化膜（ＳｉＮ膜）などの下地絶縁層１０１を成膜した後、第１の導電層６０１および第２の導電層６０２を続けて成膜する。
【００９７】
次に、図１０（ａ）の（ｓ１２）に示すように、第２の導電層６０２の上に塗布した感光性レジスト７０３に対してハーフ露光を行う。ハーフ露光を行うときには、たとえば、周辺領域ＳＡの薄いゲート電極ＧＰ２を形成する領域の光の透過量が、表示領域ＤＡのゲート電極ＧＰ１を形成する領域の光の透過量よりも小さくなるようにしたマスク（図示しない）を用い、各領域に照射される光１２（たとえば紫外線）の光量を変化させる。このとき、たとえば、表示領域ＤＡのゲート電極ＧＰ１を形成する領域のレジスト７０３が完全に感光する最短時間で露光を終了すると、周辺領域ＳＡの薄いゲート電極ＧＰ２を形成する領域のレジスト７０３は不完全な状態で感光が終了する。そのため、このレジスト７０３を現像すると、たとえば、図１０（ａ）の（ｓ１３）に示すように、周辺領域ＳＡの薄いゲート電極ＧＰ２を形成する領域におけるレジスト７０３ｂの膜厚が、表示領域ＤＡのゲート電極ＧＰ１を形成する領域におけるレジスト７０３ａの膜厚よりも薄くなる。
【００９８】
なお、図１０（ａ）の（ｓ１２）および（ｓ１３）に示した手順では、ネガ型の感光性レジストを用いてレジスト７０３ａ，７０３ｂを形成する場合を例を挙げているが、これに限らず、たとえば、ポジ型の感光性レジストを用いてレジスト７０３ａ，７０３ｂを形成することも可能である。
【００９９】
次に、図１０（ａ）の（ｓ１４）に示すように、表示領域ＤＡのゲート電極ＧＰ１を形成する領域のレジスト７０３ａ、および周辺領域ＳＡの薄いゲート電極ＧＰ２を形成する領域のレジスト７０３ｂをマスクにして、各領域の第２の導電層６０２および第１の導電層６０１のうちの不要な部分を除去する。このとき、周辺領域ＳＡの薄いゲート電極は、平面でみた形状は最終的なゲート電極ＧＰ２と同じパターンであるが、まだ第２の導電層６０２（不要な導電層）が残っている状態である。
【０１００】
そこで、次に、たとえば、Ｏ２アッシングを行い、図１０（ｂ）の（ｓ１５）に示すように、マザーガラス１００に形成されているすべてのレジスト７０３ａ，７０３ｂを、周辺領域ＳＡの薄いゲート電極ＧＰ２を形成する部分にあるレジスト７０３ｂの厚さｄ４の分だけ薄くする。このようにすると、周辺領域ＳＡの薄いゲート電極ＧＰ２を形成する部分はレジストが無くなり、表示領域ＤＡのゲート電極ＧＰ１を形成する部分のみにレジスト７０３ｂの厚さｄ４分だけ薄くなったレジスト７０３ａ’が残る。
【０１０１】
次に、たとえば、図１０（ｂ）の（ｓ１６）に示すように、Ｏ２アッシング後に残ったレジスト７０３ａ’をマスクにしたエッチングで第２の導電層６０２を除去すると、周辺領域ＳＡに第１の導電層６０１のみからなる薄いゲート電極ＧＰ２を形成することができる。
【０１０２】
このように、ハーフ露光技術を用いれば、厚さが異なるゲート電極ＧＰ１，ＧＰ２を形成するためのレジストを露光、現像する工程を１回にすることができる。
【０１０３】
図１１は、実施例１のＴＦＴ基板の応用例を説明するための模式断面図である。なお、図１１において、一点鎖線の右側は表示領域ＤＡに形成されるＴＦＴ素子（ＭＯＳトランジスタ）のゲート電極ＧＰ１の断面構成を示しており、一点鎖線の左側は周辺領域ＳＡに形成されるＭＯＳトランジスタのゲート電極ＧＰ２の断面構成を示している。
【０１０４】
実施例１では、たとえば、第１の導電層６０１および第２の導電層６０２が、それぞれ単一の材料である場合を例に挙げたが、これに限らず、第１の導電層６０１または第２の導電層６０２のいずれか一方、あるいはその両方が、２層以上の導電層を積層した構成であってもよい。すなわち、第１の導電層６０１のみで形成される周辺領域ＳＡのゲート電極ＧＰ２において、当該第１の導電層６０１は、たとえば、図１１に示すように、３つの導電層６０１ａ，６０１ｂ，６０１ｃが積層された構成であってもよい。このとき、第１の導電層６０１および第２の導電層６０２で形成される表示領域ＤＡのゲート電極ＧＰ１は、たとえば、図１１に示すように、３つの導電層６０１ａ，６０１ｂ，６０１ｃからなる第１の導電層６０１の上に、２つの導電層６０２ａ，６０２ｂからなる第２の導電層６０２が積層されていてもよい。このような構成の場合、たとえば、導電層６０１ｂ，６０２ａにはＡｌを用い、導電層６０１ａ，６０１ｃ，６０２ｂにはＭｏまたはＭｏＷ合金を用いる。
【０１０５】
なお、図１１に示した例は、第１の導電層６０１の積層構成および第２の導電層６０２の積層構成の組み合わせの一例であり、表示領域ＤＡのゲート電極ＧＰ１および周辺領域ＳＡのゲート電極ＧＰ２ならびに走査信号線ＧＬについての電気的な特性および熱的な特性の関係が、実施例１で説明した条件を満たすものであれば、他の積層構成であってもよいことはもちろんである。
【実施例２】
【０１０６】
図１２は、本発明による実施例２のＴＦＴ基板の特徴を示す模式断面図である。なお、図１２において、一点鎖線の右側は表示領域ＤＡに形成されるＴＦＴ素子（ＭＯＳトランジスタ）のゲート電極ＧＰ１の断面構成の一例を示しており、一点鎖線の左側は周辺領域ＳＡに形成されるＭＯＳトランジスタのゲート電極ＧＰ２の断面構成の一例を示している。  
【０１０７】
実施例２のＴＦＴ基板１は、たとえば、図１２に示すように、周辺領域ＳＡに配置された第１の駆動回路ＤＲＶ１などのＭＯＳトランジスタのゲート電極ＧＰ２の厚さｄ２が、表示領域ＤＡのＴＦＴ素子のゲート電極ＧＰ１の厚さｄ１よりも薄い。このとき、周辺領域ＳＡのゲート電極ＧＰ２が第１の導電層６０１のみで形成されており、表示領域ＤＡのゲート電極ＧＰ１が第１の導電層６０１と第２の導電層６０２とで形成されている点は、実施例１のＴＦＴ基板１と同じである。
【０１０８】
ただし、実施例２のＴＦＴ基板１において、表示領域ＤＡのゲート電極ＧＰ１は、第２の導電層６０２が、ガラス基板１００（下地絶縁層１０１）と、第１の導電層６０１との間に設けられた構成になっている。
【０１０９】
また、実施例２においても、周辺領域ＳＡのＭＯＳトランジスタのゲート電極ＧＰ２および表示領域ＤＡのＴＦＴ素子のゲート電極ＧＰ１に用いられている第１の導電層６０１と、表示領域ＤＡのＴＦＴ素子のゲート電極ＧＰ１のみに用いられている第２の導電層６０２は、同じ材料であってもよいし、異なる材料であってもよい。ただし、第１の導電層６０１の材料と第２の導電層６０２の材料との組み合わせは、実施例１でも説明したように、第１の導電層６０１の熱伝導率が第２の導電層６０２の熱伝導率よりも低いことが望ましい、またこのとき、第２の導電層６０２の電気抵抗（配線抵抗）が第１の導電層６０１の電気抵抗（配線抵抗）よりも低い組み合わせであると、さらに望ましい。
【０１１０】
図１３は、実施例２のＴＦＴ基板のゲート電極の製造方法を説明するための模式断面図である。なお、図１３には、ゲート電極を形成する手順において特徴となる部分のみを（ｓ２１）から（ｓ２５）として示している。また、図１３において、一点鎖線の右側は表示領域ＤＡに形成されるＴＦＴ素子（ＭＯＳトランジスタ）のゲート電極ＧＰ１の形成手順を示しており、一点鎖線の左側は周辺領域ＳＡに形成されるＭＯＳトランジスタのゲート電極ＧＰ２の形成手順を示している。
【０１１１】
実施例２のＴＦＴ基板１の製造方法において、表示領域ＤＡのＴＦＴ素子のゲート電極ＧＰ１、第１の駆動回路ＤＲＶ１および第２の駆動回路ＤＲＶ２のＭＯＳトランジスタのゲート電極ＧＰ２を形成する工程は、まず、図１３の（ｓ２１）に示すように、ガラス基板（絶縁基板）１００上にシリコン窒化膜（ＳｉＮ膜）などの下地絶縁層１０１を成膜した後、第２の導電層６０２を成膜する。
【０１１２】
次に、図１３の（ｓ２２）に示すように、第２の導電層６０２の上のうちの、表示領域ＤＡの上のみにレジスト７０１を形成し、表示領域ＤＡの外側（周辺領域ＳＡ）にある第２の導電層６０２をエッチングで除去する。
【０１１３】
次に、レジスト７０１を除去した後、図１３の（ｓ２３）に示すように、ガラス基板１００の全面、すなわち表示領域ＤＡおよび周辺領域ＳＡに第１の導電層６０１を成膜する。
【０１１４】
次に、図１３の（ｓ２４）に示すように、レジスト７０２を形成し、レジスト７０２をマスクにしたエッチングを行い、表示領域ＤＡは第１の導電層６０１および第２の導電層６０２の不要な部分を除去し、その外側の周辺領域ＳＡは第１の導電層６０１の不要な部分を除去する。
【０１１５】
その後、レジスト７０２を除去すると、図１３の（ｓ２５）に示すように、表示領域ＤＡには第１の導電層６０１および第２の導電層６０２が積層したゲート電極ＧＰ１が形成され、周辺領域ＳＡには第１の導電層６０１のみからなる薄いゲート電極ＧＰ２が形成される。
【０１１６】
なお、図１３に示したような手順でゲート電極ＧＰ１，ＧＰ２を形成する場合、前記第２の導電層６０２および第１の導電層６０１は、同じ材料であってもよいし、異なる材料であってもよい。同じ材料を用いる場合は、たとえば、ＭｏＷ合金を用いる。また、異なる材料を用いる場合は、たとえば、周辺領域ＳＡのＭＯＳトランジスタのゲート電極ＧＰ２にも用いられる第１の導電層６０１にＭｏＷ合金を用い、第２の導電層６０２にＡｌを用いる。
【０１１７】
また、このような手順で表示領域ＤＡとその外側の周辺領域ＳＡとで厚さが異なり、かつ、周辺領域ＳＡのほうが薄くなるように各領域ＤＡ，ＳＡのゲート電極ＧＰ１，ＧＰ２を形成した後は、アモルファスシリコン膜ＳＣａを成膜し、たとえば、周辺領域ＳＡのアモルファスシリコンＳＣａを多結晶シリコン化する。このときの手順、および得られる効果については、実施例１で説明した通りである。また、周辺領域ＳＡのアモルファスシリコン膜ＳＣａを多結晶シリコン化した後の工程については、実施例１で説明した手順で行えばよいので、その説明は省略する。
【０１１８】
このように、実施例２のＴＦＴ基板１の製造方法においても、周辺領域ＳＡのＭＯＳトランジスタを形成する領域のアモルファスシリコンＳＣａを多結晶シリコン化したときに、ゲート電極ＧＰ２の上にある部分とその外側にある部分の結晶性のばらつきや、段差部分での膜剥がれを低減することができる。
【０１１９】
また、表示領域ＤＡのＴＦＴ素子のゲート電極ＧＰ１や走査信号線ＧＬの配線抵抗が高くなるのを防ぎ、消費電力の増大や画素部の信号遅延による不良を低減することができる。
【０１２０】
また、各領域のＴＦＴ素子（ＭＯＳトランジスタ）のゲート絶縁膜１０２の膜厚を厚くすることにより生じる別の問題、たとえば、トランジスタ特性のうちのＩＯＮの低下、Ｖｔｈのばらつきの増加という問題や、生産性の低下といった問題を回避できる。
【０１２１】
またさらに、実施例２のＴＦＴ基板１の製造方法では、表示領域ＤＡのみに第２の導電層６０２を形成した後、第１の導電層６０１を全面に形成するので、周辺領域ＳＡは第１の導電層６０１のみをエッチングすればよい。そのため、第２の導電層６０２と第１の導電層６０１が同じ材料、たとえば、ＭｏＷ合金であっても、周辺領域ＳＡのゲート電極ＧＰ２の表面の平坦性が悪くなるのを防げる。
【０１２２】
また、実施例２では、たとえば、第１の導電層６０１および第２の導電層６０２が、それぞれ単一の材料である場合を例に挙げたが、これに限らず、第１の導電層６０１または第２の導電層６０２のいずれか一方、あるいはその両方が、２層以上の導電層を積層した構成であってもよいことはもちろんである。
【実施例３】
【０１２３】
図１４（ａ）および図１４（ｂ）は、本発明による実施例３のＴＦＴ基板の特徴を示す模式断面図である。
図１４（ａ）は、表示領域のゲート電極と周辺領域のゲート電極との断面構成の一例を示す模式断面図である。図１４（ｂ）は、表示領域の走査信号線と周辺領域の走査信号線の接続部分の断面構成の一例を示す模式断面図である。なお、図１４（ａ）において、一点鎖線の右側は表示領域ＤＡに形成されるＴＦＴ素子（ＭＯＳトランジスタ）のゲート電極ＧＰ１の断面構成の一例を示しており、一点鎖線の左側は周辺領域ＳＡに形成されるＭＯＳトランジスタのゲート電極ＧＰ２の断面構成の一例を示している。また、図１４（ｂ）において、一点鎖線の右側は表示領域ＤＡにおける走査信号線ＧＬの断面構成の一例を示しており、一点鎖線の左側は周辺領域ＳＡにおける走査信号線ＧＬの断面構成の一例を示している。
【０１２４】
実施例１および実施例２では、表示領域ＤＡのＴＦＴ素子のゲート電極ＧＰ１に、周辺領域ＳＡのＭＯＳトランジスタのゲート電極ＧＰ２に用いる第１の導電層６０１が含まれている場合の構成について説明した。実施例３では、これらの構成とは異なり、表示領域ＤＡのＴＦＴ素子のゲート電極ＧＰ１に、周辺領域ＳＡのＭＯＳトランジスタのゲート電極ＧＰ２に用いる第１の導電層６０１が含まれていない場合の構成について説明する。
【０１２５】
実施例３のＴＦＴ基板１は、たとえば、図１４（ａ）に示すように、周辺領域ＳＡに配置された第１の駆動回路ＤＲＶ１などのＭＯＳトランジスタのゲート電極ＧＰ２の厚さが、表示領域ＤＡのＴＦＴ素子のゲート電極ＧＰ１の厚さよりも薄い。このとき、周辺領域ＳＡのゲート電極ＧＰ２が第１の導電層６０１のみで形成されている点は、実施例１や実施例２のＴＦＴ基板１と同じである。
【０１２６】
ただし、実施例３のＴＦＴ基板１において、表示領域ＤＡのＴＦＴ素子のゲート電極ＧＰ１は、たとえば、第２の導電層６０２のみで形成されている。このとき、表示領域ＤＡのゲート電極ＧＰ１に接続されている走査信号線ＧＬは、たとえば、図１４（ｂ）に示すように、表示領域ＤＡを通る部分は第２の導電層６０２で形成され、周辺領域ＳＡを通る部分は第１の導電層６０１で形成される。そして、１本の走査信号線ＧＬを構成する第１の導電層６０１と第２の導電層６０２とは、たとえば、表示領域ＤＡと周辺領域ＳＡの境界あるいはその近傍で、第２の導電層６０２の端部が第１の導電層６０１の端部の上に乗り上げる形で電気的に接続される。
【０１２７】
実施例３のような構成のＴＦＴ基板１の製造方法において、ゲート電極ＧＰ１，ＧＰ２や走査信号線ＧＬを形成するときには、たとえば、まず、ガラス基板１００の上にシリコン窒化膜などの下地絶縁層１０１を成膜した後、続けて第１の導電層６０１を成膜する。次に、第１の導電層６０１の上にレジストを形成し、第１の導電層６０１をエッチングして、表示領域ＤＡの外側（周辺領域ＳＡ）のみに、走査信号線ＧＬ、第１の駆動回路ＤＲＶ１および第２の駆動回路ＤＲＶ２のＭＯＳトランジスタのゲート電極ＧＰ２などを形成する。
【０１２８】
次に、ガラス基板１００の上に第２の導電層６０２を成膜する。その後、第２の導電層６０２の上にレジストを形成し、第２の導電層６０２をエッチングして、表示領域ＤＡのみに、周辺領域ＳＡに形成されている走査信号線ＧＬと接続される走査信号線ＧＬ、表示領域ＤＡのＴＦＴ素子のゲート電極ＧＰ１などを形成する。
【０１２９】
このとき、たとえば、第１の導電層６０１の材料として、第２の導電層６０２（たとえば、アルミニウム）よりも熱伝導率が低い材料を用いることが望ましい。そして、第１の導電層６０１を第２の導電層６０２よりも薄く成膜してゲート電極ＧＰ２などを形成すれば、実施例１および実施例２で説明したＴＦＴ基板１と同様の効果を得ることができる。
【０１３０】
なお、実施例３のような構成のＴＦＴ基板１の場合、たとえば、第１の導電層６０１の材料として、第２の導電層６０２（たとえば、アルミニウム）よりも熱伝導率が低い材料を用いるのであれば、各導電層６０１，６０２の厚さはほぼ同じであってもよいことはもちろんである。しかしながら、アモルファスシリコンＳＣａを多結晶シリコン化する工程で、溶融したシリコンが段差の上側から下側に流れ落ちて段差部分に膜剥れが起こるのを防ぐには、第１の導電層６０１を可能な限り薄く成膜することが望ましい。
【０１３１】
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。
【０１３２】
たとえば、ＴＦＴ基板１の表示領域ＤＡのＴＦＴ素子、第１の駆動回路ＤＲＶ１および第２の駆動回路ＤＲＶ２のＭＯＳトランジスタは、ボトムゲート構造であればよく、図４（ａ）乃至図４（ｃ）に示したような構造に限らず、他の構造であってもよい。
【０１３３】
図１５および図１６（ａ）乃至図１６（ｃ）は、本発明のＴＦＴ基板におけるＭＯＳトランジスタの構造の他の一例を示す模式図である。
図１５は、図４（ａ）に示したＴＦＴ素子の平面構成の変形例を説明するための模式平面図である。
図１６（ａ）は、本発明を適用したＴＦＴ基板における表示領域のＴＦＴ素子の概略構成の他の一例を示す模式平面図である。図１６（ｂ）は、本発明を適用したＴＦＴ基板における周辺回路のＭＯＳトランジスタの概略構成の他の一例を示す模式平面図である。図１６（ｃ）は、図１６（ａ）のＥ−Ｅ’線における断面構成の一例および図１６（ｂ）のＦ−Ｆ’線における断面構成の一例を横に並べて示した模式断面図である。なお、図１６（ｃ）において、（ｎ＋）は高濃度のｎ型不純物領域であることを示し、（ｎ−）は低濃度のｎ型不純物領域であることを示している。
【０１３４】
前記実施例１乃至実施例３では、表示領域ＤＡにおけるＴＦＴ素子の周辺を平面でみたときの構成が、たとえば、図４（ａ）に示したような構成になっており、走査信号線ＧＬの幅（ｙ方向の寸法）を部分的に広くして設けた矩形状の突出部分をゲート電極ＧＰ１として利用している。しかしながら、表示領域ＤＡのＴＦＴ素子の平面構成は、これに限らず、たとえば、図１５に示すように、走査信号線ＧＬの幅を一定にして、当該走査信号線ＧＬの上に半導体層ＳＣ１を設けてもよい。また、映像信号線ＤＬについても、映像信号線ＤＬの幅（ｘ方向の寸法）を部分的に広くして設けた矩形状の突出部分をドレイン電極ＳＤ１ａとして利用する代わりに、たとえば、図１５に示すように、映像信号線ＤＬの幅を一定にして、映像信号線ＤＬの下に半導体層ＳＣ１を設けてもよいことはもちろんである。
【０１３５】
また、表示領域ＤＡのＴＦＴ素子（ＭＯＳトランジスタ）や、周辺領域ＳＡの第１の駆動回路ＤＲＶ１および第２の駆動回路ＤＲＶ２のＭＯＳトランジスタをボトムゲート構成にする場合、各領域ＤＡ，ＳＡに形成されるＭＯＳトランジスタは、図４（ａ）乃至図４（ｃ）に示したような構成に限らず、たとえば、図１６（ａ）乃至図１６（ｃ）に示したような構成にすることもできる。このとき、表示領域ＤＡの各画素に対して配置されるＭＯＳトランジスタ（ＴＦＴ素子）は、たとえば、図１６（ａ）および図１６（ｃ）に示すような構成になっており、ガラス基板１００の表面に形成された下地絶縁層１０１の上にゲート電極ＧＰ１が形成されている。ゲート電極ＧＰ１は、たとえば、走査信号線ＧＬと一体であり、走査信号線ＧＬの幅（ｙ方向の寸法）を部分的に広くして設けた矩形状の突出部分を利用している。
【０１３６】
また、ガラス基板１００からみてゲート電極ＧＰ１の上には、第１の絶縁層（ゲート絶縁膜）１０２を介して半導体層ＳＣ１が形成されている。半導体層ＳＣ１は、ドレイン領域ＳＣ１ａ、ソース領域ＳＣ１ｂ、およびチャネル領域ＳＣ１ｃの３つの領域からなり、各領域は、アモルファスシリコンなどのアモルファス半導体で形成されている。ＴＦＴ素子がＮチャネルＭＯＳトランジスタの場合、半導体層ＳＣ１のドレイン領域ＳＣ１ａおよびソース領域ＳＣ１ｂは、たとえば、不純物としてリンが注入されたｎ型半導体領域であり、チャネル領域ＳＣ１ｃは真性（ｉ型）のアモルファス半導体、または不純物濃度が非常に低いｎ型のアモルファス半導体、もしくは不純物濃度が非常に低いｐ型のアモルファス半導体のいずれか１つである。
【０１３７】
また、ガラス基板１００からみて半導体層ＳＣ１のさらに上には、第４の絶縁層１０５を介して映像信号線ＤＬおよびソース電極ＳＤ１ｂが形成されており、映像信号線ＤＬはスルーホールＴＨ１により半導体層ＳＣ１のドレイン領域ＳＣ１ａと接続しており、ソース電極ＳＤ１ｂはスルーホールＴＨ２により半導体層ＳＣ１のソース領域ＳＣ１ｂと接続している。
【０１３８】
また、映像信号線ＤＬおよびソース電極ＳＤ１ｂのさらに上には、第２の絶縁層１０３および第３の絶縁層１０４を介して画素電極ＰＸが形成されている。画素電極ＰＸは、スルーホールＴＨ３によりソース電極ＳＤ１ｂと接続している。
【０１３９】
なお、図１６（ａ）に示した例では、映像信号線ＤＬの幅（ｘ方向の寸法）を一定にして、映像信号線ＤＬと半導体層ＳＣ１とが平面でみて重なる領域にスルーホールＴＨ１を形成しているが、これに限らず、たとえば、映像信号線ＤＬの幅を部分的に広くした矩形状の突出部分を形成し、当該突出部分をＴＦＴ素子のドレイン電極ＳＤ１ａとして利用してもよいことはもちろんである。
【０１４０】
またこのとき、周辺領域のＭＯＳトランジスタは、たとえば、図１６（ｂ）および図１６（ｃ）に示したような構成になっており、ガラス基板１００の表面に形成された下地絶縁層１０１の上にゲート電極ＧＰ２が形成されている。
【０１４１】
また、ガラス基板１００からみてゲート電極ＧＰ２の上には、第１の絶縁層１０２を介して半導体層ＳＣ２が形成されている。周辺領域のＭＯＳトランジスタをＮチャネルＭＯＳトランジスタにする場合、たとえば、よりスムーズにキャリアが移動するＬＤＤ構造（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ構造）にすることが望ましい。このとき、半導体層ＳＣ２は、２つのドレイン領域ＳＣ２ａ，ＳＣ２ｄ、２つのソース領域ＳＣ２ｂ，ＳＣ２ｅ、およびチャネル領域ＳＣ２ｃの５つの領域からなり、５つの領域すべてが多結晶シリコンなどの多結晶半導体で形成されている。またこのとき、２つのドレイン領域ＳＣ２ａ，ＳＣ２ｄは、たとえば、不純物としてＰ＋（リンイオン）が注入されたＮ型半導体領域であり、かつ、チャネル領域ＳＣ２ｃに近いほうの領域ＳＣ２ｄは、遠いほうの領域ＳＣ２ａよりも不純物濃度が低い。同様に、２つのソース領域ＳＣ２ｂ，ＳＣ２ｅも、たとえば、不純物としてＰ＋（リンイオン）が注入されたＮ型半導体領域であり、かつ、チャネル領域ＳＣ２ｃに近いほうの領域ＳＣ２ｅは、遠いほうの領域ＳＣ２ｂよりも不純物濃度が低い。また、チャネル領域ＳＣ２ｃは真性（ｉ型）の多結晶半導体、または不純物濃度が非常に低いｎ型の多結晶半導体、もしくは不純物濃度が非常に低いｐ型の多結晶半導体のうちのいずれか１つである。特に、半導体層ＳＣ２のように多結晶半導体（多結晶シリコン）で形成されている場合、チャネル領域ＳＣ２ｃに不純物をわずかに加えることで、ＭＯＳトランジスタのしきい値の制御が可能になる。
【０１４２】
また、ガラス基板１００からみて半導体層ＳＣ２のドレイン領域ＳＣ２ａの上にはドレイン電極ＳＤ２ａが形成され、ソース領域ＳＣ２ｂの上にはソース電極ＳＤ２ｂが形成されている。ドレイン電極ＳＤ２ａは、スルーホールＴＨ４によりドレイン領域ＳＣ２ａと接続しており、ソース電極ＳＤ２ｂは、スルーホールＴＨ５によりソース領域ＳＣ２ｂと接続している。
【０１４３】
ＴＦＴ基板１の表示領域ＤＡに形成されるＴＦＴ素子の構成、および周辺領域ＳＡに形成される駆動回路ＤＲＶ１，ＤＲＶ２のＭＯＳトランジスタの構成が、図１６（ａ）乃至図１６（ｃ）に示したような構成の場合も、たとえば、各領域ＤＡ，ＳＡのＭＯＳトランジスタのゲート電極ＧＰ１，ＧＰ２の構成を実施例１乃至実施例３で説明した構成にすることで、各実施例に挙げたＴＦＴ基板１およびその製造方法により得られる効果と同じ効果が得られる。
【０１４４】
また、図１６（ａ）乃至図１６（ｂ）に示したような構成のＭＯＳトランジスタ（ＴＦＴ素子）を形成する場合、たとえば、アモルファスシリコン膜ＳＣａを成膜し、周辺領域ＳＡのアモルファスシリコン膜ＳＣａを多結晶シリコン化した後、実施例１で説明したようなｎ型のアモルファスシリコン膜を成膜する必要はない。その代わり、たとえば、周辺領域ＳＡの一部または全部を多結晶シリコン化したアモルファスシリコン膜ＳＣａを島状にパターニングした後、島状のアモルファスシリコン膜ＳＣａ（半導体層ＳＣ１）および多結晶シリコン膜ＳＣｐ（半導体層ＳＣ２）に不純物を注入して、半導体層ＳＣ１のドレイン領域ＳＣ１ａおよびソース領域ＳＣ１ｂと、半導体層ＳＣ２のドレイン領域ＳＣ２ａ，ＳＣ２ｄおよびソース領域ＳＣ２ｂ，ＳＣ２ｅとを形成する。このときの不純物の注入の手順は、従来のＴＦＴ基板１の製造方法で適用されている手順でよいので、詳細な説明は省略する。
【０１４５】
このように、本発明は、表示領域ＤＡ（第１の領域）に形成されるＴＦＴ素子（ＭＯＳトランジスタ）と、周辺領域ＳＡ（第２の領域）に形成されるＭＯＳトランジスタが、基板と半導体層の間にゲート電極を有するボトムゲート型であり、かつ、一方の領域に形成されるＭＯＳトランジスタの半導体層がアモルファスシリコン膜でなり、他方の領域に形成されるＭＯＳトランジスタの半導体層が多結晶シリコン膜を有する構成であれば、どのような構成の場合にも適用することができる。
【０１４６】
また、実施例１乃至実施例３では、表示領域ＤＡのＴＦＴ素子の半導体層ＳＣ１はアモルファスシリコンＳＣａで形成し、周辺領域ＳＡのＭＯＳトランジスタの半導体層ＳＣ２は帯状結晶の集合体でなる多結晶シリコンＳＣｐで形成する場合を例に挙げたが、これに限らず、周辺領域ＳＡのＭＯＳトランジスタの半導体層ＳＣ２を、たとえば、図８（ｂ）の上側に示したような微結晶または粒状結晶などの微小結晶１１ｐの集合体でなる多結晶シリコンで形成する場合にも、本発明を適用できることはもちろんである。
【０１４７】
また、実施例１乃至実施例３では、半導体層ＳＣ１，ＳＣ２を形成するための半導体材料としてシリコンを用いた場合を例に挙げたが、アモルファス状態のものを加熱して多結晶状態に改質する半導体材料であれば、シリコンに限らず、他の半導体材料を用いてもよいことはもちろんである。
【０１４８】
またさらに、本発明は、ゲート絶縁膜が酸化膜であるＭＯＳトランジスタに限らず、ゲート絶縁膜が酸化膜以外の絶縁膜である場合にも適用できることはもちろんである。すなわち、本発明は、半導体層がアモルファス半導体のみで形成されたＭＩＳトランジスタと半導体層が多結晶半導体を有するＭＩＳトランジスタとを有するＴＦＴ基板に適用できる。
【０１４９】
また、実施例１乃至実施例３に示したような手順でゲート電極ＧＰ１，ＧＰ２や走査信号線ＧＬを形成する場合、たとえば、表示領域ＤＡのゲート電極ＧＰ１および走査信号線ＧＬは、下からＭｏＷ合金，Ａｌ，ＭｏＷ合金の順に積層された積層配線にし、周辺領域ＳＡのゲート電極ＧＰ２およびその配線は、ＭｏＷ合金の単層の配線にすることが望ましい。
【０１５０】
また、実施例１乃至実施例３において、表示領域ＤＡのゲート電極ＧＰ１および走査信号線ＧＬは、同一のプロセスで一括して形成することが望ましい。すなわち、走査信号線ＧＬは、表示領域ＤＡのゲート電極ＧＰ１と同一の積層構成でゲート電極ＧＰ１と一体的に形成されることが望ましい。
【０１５１】
ゲート電極ＧＰ１と走査信号線ＧＬとは、別のプロセスで形成することも可能であるが、その場合、ゲート電極ＧＰ１を加工するためのマスクと、走査信号線ＧＬを加工するためのマスクの合わせずれを考慮して、画素内の他の構成要素を加工するためのマスクを設計する必要がある。そのため、各マスクのマージンを大きく取る必要があり、その結果として、たとえば、画素の開口率の低下を招くおそれがある。
【０１５２】
これに対し、ゲート電極ＧＰ１と走査信号線ＧＬとを同一のプロセスで一括して形成することで、画素内の他の構成要素を加工するためのマスクのマージンを小さくでき、画素の開口率を向上させることができる。
【０１５３】
また、実施例１乃至実施例３は、たとえば、図１（ａ）乃至図３に示したような構成の液晶表示パネルのＴＦＴ基板１に本発明を適用したときのゲート電極ＧＰ１，ＧＰ２の構成および製造方法について説明した。しかしながら、本発明は、このような液晶表示パネルのＴＦＴ基板１に限らず、たとえば、有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）を用いた自発光型の表示パネルなどに用いられる基板にも適用できることはもちろんである。
【図面の簡単な説明】
【０１５４】
【図１（ａ）】液晶表示パネルの概略構成の一例を示す模式平面図である。
【図１（ｂ）】図１（ａ）に示した液晶表示パネルのＡ−Ａ’線における断面構成の一例を示す模式断面図である。
【図２】本発明の適用が望まれるＴＦＴ基板の概略構成の一例を示す模式平面図である。
【図３】液晶表示パネルの１画素の回路構成の一例を示す模式回路図である。
【図４（ａ）】本発明を適用したＴＦＴ基板における表示領域のＴＦＴ素子の概略構成の一例を示す模式平面図である。
【図４（ｂ）】本発明を適用したＴＦＴ基板における周辺回路のＭＯＳトランジスタの概略構成の一例を示す模式平面図である。
【図４（ｃ）】図４（ａ）のＢ−Ｂ’線における断面構成の一例および図４（ｂ）のＣ−Ｃ’線における断面構成の一例を横に並べて示した模式断面図である。
【図５】本発明による実施例１のＴＦＴ基板の特徴を示す模式断面図である。
【図６】実施例１のＴＦＴ基板のゲート電極の製造方法を説明するための模式断面図である。
【図７（ａ）】アモルファスシリコン膜を成膜した直後の基板の概略構成を示す模式平面図である。
【図７（ｂ）】図７（ａ）のＤ−Ｄ’線における模式断面図である。
【図７（ｃ）】図７（ｂ）に示した断面図において、周辺領域のＭＯＳトランジスタのゲート電極が形成された領域と表示領域のＴＦＴ素子のゲート電極が形成された領域を拡大して並べた模式断面図である。
【図８（ａ）】アモルファスシリコンを多結晶シリコン化する方法の一例を示す模式斜視図である。
【図８（ｂ）】多結晶シリコン化された領域の半導体層の概略構成を示す模式平面図である。
【図９】実施例１のＴＦＴ基板の製造方法の作用効果を説明するための模式図である。
【図１０（ａ）】実施例１のＴＦＴ基板の製造方法の変形例を説明するための模式断面図である。
【図１０（ｂ）】実施例１のＴＦＴ基板の製造方法の変形例を説明するための模式断面図である。
【図１１】実施例１のＴＦＴ基板の応用例を説明するための模式断面図である。
【図１２】本発明による実施例２のＴＦＴ基板の特徴を示す模式断面図である。
【図１３】実施例２のＴＦＴ基板のゲート電極の製造方法を説明するための模式断面図である。
【図１４（ａ）】表示領域のゲート電極と周辺領域のゲート電極との断面構成の一例を示す模式断面図である。
【図１４（ｂ）】表示領域の走査信号線と周辺領域の走査信号線の接続部分の断面構成の一例を示す模式断面図である。
【図１５】図４（ａ）に示したＴＦＴ素子の平面構成の変形例を説明するための模式平面図である。
【図１６（ａ）】本発明を適用したＴＦＴ基板における表示領域のＴＦＴ素子の概略構成の他の一例を示す模式平面図である。
【図１６（ｂ）】本発明を適用したＴＦＴ基板における周辺回路のＭＯＳトランジスタの概略構成の他の一例を示す模式平面図である。
【図１６（ｃ）】図１６（ａ）のＥ−Ｅ’線における断面構成の一例および図１６（ｂ）のＦ−Ｆ’線における断面構成の一例を横に並べて示した模式断面図である。
【符号の説明】
【０１５５】
１…ＴＦＴ基板
１００…ガラス基板（マザーガラス）
１０１…下地絶縁層
１０２…第１の絶縁層（ゲート絶縁膜）
１０３…第２の絶縁層
１０４…第３の絶縁層
１０５…第４の絶縁層
ＧＰ１，ＧＰ２…ゲート電極
ＳＤ１，ＳＤ１’…ドレイン電極
ＳＤ２，ＳＤ２’…ソース電極
ＳＣ１，ＳＣ２…半導体層
ＳＣ１ａ，ＳＣ２ａ，ＳＣ２ｄ…ドレイン領域
ＳＣ１ｂ，ＳＣ２ｂ，ＳＣ２ｅ…ソース領域
ＳＣ１ｃ，ＳＣ２ｃ…チャネル領域
ＳＣａ…アモルファスシリコン膜（アモルファスシリコン）
ＳＣｐ…多結晶シリコン膜（多結晶シリコン）
ＰＸ…画素電極
ＣＴ…対向電極
ＤＲＶ１…第１の駆動回路
ＤＲＶ２…第２の駆動回路
ＤＡ…表示領域
ＳＡ…周辺領域
２…対向基板
３…液晶材料
４…シール材
５Ａ，５Ｂ…偏光板
６０１…第１の導電層
６０２…第２の導電層
７０１，７０２，７０３，７０３ａ，７０３ｂ…レジスト
８…レーザ発振器
９ａ，９ｂ…連続発振レーザ
１０…光学系
１１ｐ…微小結晶
１１ｗ…帯状結晶
【図１（ａ）】
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【図１（ｂ）】
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【図２】
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【図３】
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【図４（ａ）】
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【図４（ｂ）】
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【図４（ｃ）】
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【図５】
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【図６】
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【図７（ａ）】
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【図７（ｂ）】
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【図７（ｃ）】
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【図８（ａ）】
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【図８（ｂ）】
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【図９】
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【図１０（ａ）】
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【図１０（ｂ）】
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【図１１】
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【図１２】
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【図１３】
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【図１４（ａ）】
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【図１４（ｂ）】
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【図１５】
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【図１６（ａ）】
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【図１６（ｂ）】
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【図１６（ｃ）】
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