(57)【要約】【課題】本発明は、高速・低消費電力で、且つ高集積化できる構成を有する半導体装置を提供することを目的とする。【解決手段】本発明は、シリコン基板上にＢＯＸ層９及びＳＯＩ層１０が積層されたＳＯＩ基板に形成される半導体装置である。そして、本発明は、ＳＯＩ層１０に形成されたボディ領域８にゲート電極３が巻きついたＦＩＮ型のトランジスタと、素子分離に部分分離と完全分離を併用して分離され、ＳＯＩ層１０に形成されたプレーナ型のトランジスタとを備える。【選択図】図１
2008103579.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に絶縁層及びシリコン層が積層されたＳＯＩ基板に形成される半導体装置であって、
前記シリコン層に形成されたボディ領域に第１制御電極が巻きついたＦＩＮ型の第１能動素子と、
素子分離に部分分離と完全分離を併用して分離され、前記シリコン層に形成されたプレーナ型の第２能動素子とを備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１能動素子の前記第１制御電極は、前記第２能動素子の第２制御電極と同じプロセスで形成されたことを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置であって、
前記第１能動素子は、前記ボディ領域周辺の素子分離に用いる絶縁膜が所定の範囲で除去され、そこに前記第１制御電極が形成されていることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
除去される前記絶縁膜の範囲は、前記第１能動素子毎に独立していることを特徴とする半導体装置。
【請求項５】
請求項３に記載の半導体装置であって、
除去される前記絶縁膜の範囲は、前記第１制御電極が共通する複数の前記第１能動素子単位で独立していることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか１つに記載の半導体装置であって、
前記第１能動素子は、前記ボディ領域の側壁に前記第１制御電極と電気的に接続されたスペーサをさらに備えることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか１つに記載の半導体装置であって、
前記第１能動素子は、前記第１制御電極が全てシリサイド化されていることを特徴とする半導体装置。
【請求項８】
シリコン基板上に絶縁層及びシリコン層が積層されたＳＯＩ基板に半導体装置を製造する方法であって、前記シリコン層に形成されたボディ領域に第１制御電極が巻きついたＦＩＮ型の第１能動素子と、素子分離に部分分離と完全分離を併用して分離され、前記シリコン層に形成されたプレーナ型の第２能動素子とを備え、
前記絶縁層に至る完全分離膜と、前記絶縁層に至らない部分分離膜とを、前記シリコン層の所定の位置に形成する素子分離形成工程と、
前記第１能動素子を形成する所定の位置において前記完全分離膜を除去する除去工程と、
前記除去工程で前記完全分離膜を除去した位置に前記第１制御電極を形成すると同時に、前記第２能動素子の第２制御電極を形成する制御電極形成工程とを備える半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法であって、
前記素子分離形成工程は、前記完全分離膜及び前記部分分離膜を形成する前に窒化処理を行うことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８に記載の半導体装置の製造方法であって、
前記素子分離形成工程は、前記完全分離膜を形成する前記絶縁層に窒素注入を行うことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項８乃至請求項１０のいずれか１つに記載の半導体装置の製造方法であって、
前記素子分離形成工程は、前記部分分離膜を形成後に、前記完全分離膜を形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項８乃至請求項１１のいずれか１つに記載の半導体装置の製造方法であって、
前記制御電極形成工程は、前記第１制御電極を形成と同時に、前記ボディ領域の側壁に前記第１制御電極と電気的に接続されたスペーサを形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項８乃至請求項１２のいずれか１つに記載の半導体装置の製造方法であって、
前記第１制御電極及び前記第２制御電極、所定の領域の前記シリコン層をシリサイド化するシリサイド工程をさらに備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係る発明であって、特に、ＳＯＩ基板を用いる半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩ（Large Scale Integration）の高集積化に伴い、素子やトランジスタの微細化が進んでいる。しかしながら、従来の微細加工技術では、素子やトランジスタの物理限界に直面している。そのため、従来のプレーナ型のトランジスタ以外に、新規なトランジスタ構造が開発されている。開発された新規のトランジスタ構造の中に、三次元構造のトランジスタであるＦＩＮ型のトランジスタがある。なお、ＦＩＮ型のトランジスタについては、例えば特許文献１に記載されている。
【０００３】
一方、ＳＯＩ（Silicon on Insulator）デバイスでは、Ｓｉ基板上に、絶縁物、単結晶Ｓｉ（ＳＯＩ層）を積層し、ＳＯＩ層上にトランジスタを形成している。このＳＯＩデバイスにおいて、素子分離に部分分離と完全分離を併用したハイブリッドトレンチ分離を有する場合、当該ＳＯＩデバイスは、高速・低消費電力動作が可能となる。さらに、ＳＯＩデバイスでは、基板電位固定構造により基板電位浮遊効果を抑制できるため、アナログ回路やディジタル回路などへ適用も可能である。
【０００４】
【特許文献１】特開２００５−０１９９９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＦＩＮ型のトランジスタは、ゲート電極によるチャネル領域の制御性を高めることができ、効果的に短チャネル効果を抑制できるので高集積化に有効である。しかし、ＦＩＮ型のトランジスタは、その構造から高耐圧の特性を実現し難く、アナログ回路やディジタル回路への適用は難しい。
【０００６】
そこで、本発明は、高速・低消費電力で、且つ高集積化できる構成を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る解決手段は、シリコン基板上に絶縁層及びシリコン層が積層されたＳＯＩ基板に形成される半導体装置であって、シリコン層に形成されたボディ領域に第１制御電極が巻きついたＦＩＮ型の第１能動素子と、素子分離に部分分離と完全分離を併用して分離され、シリコン層に形成されたプレーナ型の第２能動素子とを備える。
【発明の効果】
【０００８】
本発明に記載の半導体装置は、ＳＯＩ基板に形成される半導体装置であって、ボディ領域に第１制御電極が巻きついたＦＩＮ型の第１能動素子と、素子分離に部分分離と完全分離を併用して分離され、シリコン層に形成されたプレーナ型の第２能動素子とを備えるので、高速・低消費電力で、且つ高集積化の半導体装置を実現できる。
【発明を実施するための最良の形態】
【０００９】
（実施の形態１）
図１に、本実施の形態に係る半導体装置の平面図を示す。図１に示す半導体装置は、プレーナ型ＳＯＩトランジスタとＦＩＮ型トランジスタとが混載された構造である。図１では、左側がＦＩＮ型トランジスタで、右側がプレーナ型ＳＯＩトランジスタである。なお、図１のＦＩＮ型トランジスタは、ソース電極１とドレイン電極２との間に延びるようにゲート電極３が形成され、当該ゲート電極３がＳＯＩ層に形成されたボディ領域（平面図では図示されていない）に巻きついた構造である。一方、プレーナ型ＳＯＩトランジスタは、ソース電極４とドレイン電極５との間にゲート電極６が形成され、ゲート電極６の先に部分分離膜７及びボディ領域８が形成されている。なお、プレーナ型ＳＯＩトランジスタは、ＳＯＩ膜の素子分離に部分分離と完全分離を併用するハイブリッドトレンチ分離構造を採用している。
【００１０】
図２に、図１で示したＦＩＮ型トランジスタ及びプレーナ型ＳＯＩトランジスタのＡＡ面での断面図を示す。図２では、絶縁層であるＢＯＸ（Buried Oxide）層９上のＳＯＩ層１０にＦＩＮ型トランジスタ及びプレーナ型ＳＯＩトランジスタが形成されている。そして、図２に示すＦＩＮ型トランジスタ及びプレーナ型ＳＯＩトランジスタは、完全分離膜であるＳＴＩ（shallow trench isolation）酸化膜１１によりそれぞれ分離されている。また、ＦＩＮ型トランジスタのボディ領域１２の周辺は、ＳＴＩ酸化膜１１が除去され、ゲート電極３がボディ領域１２に巻きつくように形成されている。なお、ゲート電極３とボディ領域１２との間にはゲート絶縁膜１３が形成されている。
【００１１】
図２では、ゲート電極３の上層がシリサイド化１４されている。そして、シリサイド化１４されたゲート電極３の上には、層間絶縁膜１５、上層配線１６が形成されており、上層配線１６とゲート電極３とはビア１７で電気的に接続されている。図２に示すＦＩＮ型トランジスタでは、ゲート電極３がボディ領域１２に巻きついた構造であるため、実効的なチャネル幅が広くなり、電流駆動能力が向上する。図３に、ボディ領域１２の周辺の拡大図を示す。図３に示すように、チャネル幅は、ＳＯＩ層の膜厚（＝ボディ領域１２の膜厚）ｘの２倍にボディ領域１２の幅ｙを加えた２ｘ＋ｙとなる。
【００１２】
一方、図２に示すプレーナ型ＳＯＩトランジスタは、ソース電極４とドレイン電極５の間のゲート絶縁膜１８上にゲート電極６が形成されている。なお、ソース電極４、ドレイン電極５及びゲート電極６のそれぞれの上層もシリサイド化１４されている。さらに、ソース電極４、ドレイン電極５及びゲート電極６の上には、層間絶縁膜１５、上層配線１６が形成されており、上層配線１６とドレイン電極５及びゲート電極６とはビア１７で電気的に接続されている。
【００１３】
図４（ａ）に、図１に示すＦＩＮ型トランジスタのＢＢ面での断面図を示し、図４（ｂ）に、図１に示すＦＩＮ型トランジスタのＣＣ面での断面図を示す。図４（ａ）のＢＢ断面は、ＦＩＮ型トランジスタの中央部の断面を示しており、当該断面は、従来のプレーナ型のトランジスタと大差ない構造である。つまり、ＳＴＩ酸化膜１１で分離されたＳＯＩ層１０にソース電極１及びドレイン電極２が形成され、ソース電極１とドレイン電極２との間に、ゲート絶縁膜１３を介してゲート電極３が形成されている。そして、図４（ａ）で示すように、ソース電極１及びドレイン電極２は層間絶縁膜１５上に形成された上層配線１６とビア１７を介して電気的に接続されている。
【００１４】
一方、図４（ｂ）に示すＣＣ面の断面では、ソース電極１とドレイン電極２との間のＳＯＩ層に一旦形成されたＳＴＩ酸化膜１１が一部を残し除去され、その後にゲート電極３が形成された構造となっている。
【００１５】
また、図１に示すプレーナ型ＳＯＩトランジスタのＤＤ面の断面を図５に示す。図５では、ＳＴＩ酸化膜１１で分離されたＳＯＩ層１０にボディ領域８が形成され、当該ボディ領域８の一部に部分分離膜７が形成されている。また、図５では、部分分離膜７と一方のＳＴＩ酸化膜１１との間にゲート電極６が形成され、当該ゲート電極６は層間絶縁膜１５上に形成された上層配線１６とビア１７を介して電気的に接続されている。
【００１６】
次に、図１に示すＣＣ面及びＤＤ面の断面に注目して、以下製造プロセスを説明する。まず、図６〜図１１に、ＦＩＮ型トランジスタとプレーナ型ＳＯＩトランジスタのプロセスフロー図を示す。図６に示す絶縁層であるＢＯＸ層９を有するＳＯＩ基板には、分離膜形成の際にマスクとなるパッド酸化膜２０と窒化膜２１とを順次ＳＯＩ層１０上に形成する。その後、レジスト２２をマスクに窒化膜２１、パッド酸化膜２０及びＳＯＩ層１０の一部をドライエッチングにより除去する。このとき、レジスト２２のマスクを用いて窒化膜２１、パッド酸化膜２０及びＳＯＩ層１０を一度にエッチングしても良いし、レジスト２２のマスクを用いて窒化膜２１をエッチングし、レジスト２２の除去後に窒化膜２１をマスクにしてパッド酸化膜２０及びＳＯＩ層１０をエッチングしても良い。
【００１７】
次に、図７では、ＤＤ面の残っている窒化膜２１の間にレジスト２２を形成し、当該レジスト２２をマスクにＳＯＩ層１０をエッチングする。このエッチングにより、レジスト２２がない領域は、ＳＯＩ層１０が全てエッチングされる。その後、図８に示すように、完全分離膜のＳＴＩ酸化膜１１を形成する。このＳＴＩ酸化膜１１には、高密度のＣＶＤ（Chemical Vapor Deposition）酸化膜、ＨＤＰ（High Density Plasma）酸化膜や塗布して形成するＳＯＤ（Spin On Dielectric）酸化膜、あるいはこれらの混載構造の酸化膜を採用しても良い。
【００１８】
図７及び図８に示すプロセスによって、完全分離のＳＴＩ酸化膜１１と部分分離の部分分離膜７とを同時に形成することができる。図８の構成は、さらにＣＭＰ（Chemical Mechanical Polishing）プロセス等で表面を平坦化され、窒化膜２１が除去される。
【００１９】
次に、図９では、ＣＣ面のＳＴＩ酸化膜１１の一部を除去するためにレジスト２２を形成する。レジスト２２をマスクにＳＴＩ酸化膜１１をエッチングするために、ＨＦ（フッ化水素）を用いたウェット処理や、プラズマプロセスを用いたドライエッチング処理を行う。その後、図示しないが、しきい値電圧調整用の不純物を注入し、ＳＯＩ層１０上のパッド酸化膜２０を除去する。さらに、ＳＯＩ層１０上にゲート絶縁膜１３，１８を形成し、ゲート電極３，６となるポリシリコンを堆積する。
【００２０】
次に、図１０では、堆積したポリシリコン２３からゲート電極３，６を形成するために、所定のパターンのレジスト２２を形成する。このレジスト２２をマスクに、ポリシリコン２３をエッチングして不要な部分を除去し、図１１に示すようなゲート電極３，６を形成する。
【００２１】
以後のプロセスは、通常のＣＭＯＳプロセスでトランジスタを形成するのと同じであり、例えば、特開２０００−２４３９７３に記載された、ゲート電極の形成後のプロセスと同一である。
【００２２】
以上のように、本実施の形態では、ＢＯＸ層９に至る完全分離のＳＴＩ酸化膜１１と、ＢＯＸ層９に至らない部分分離膜７とを、ＳＯＩ層１０の所定の位置に形成する素子分離形成工程と、ＦＩＮ型トランジスタを形成する所定の位置のＳＴＩ酸化膜１１を除去する除去工程と、除去工程でＳＴＩ酸化膜１１を除去した位置にゲート電極３を形成すると同時に、プレーナ型ＳＯＩトランジスタのゲート電極６を形成する制御電極形成工程とを備えるので、高速・低消費電力で、且つ高集積化可能なＦＩＮ型トランジスタとプレーナ型ＳＯＩトランジスタとを混載した半導体装置を製造することができる。
【００２３】
（実施の形態２）
本実施の形態では、分離膜であるＳＴＩ酸化膜を堆積する前に窒化処理するプロセスを説明する。図１２，図１３に、本実施の形態に係る窒化処理のプロセスを説明するための図を示す。図１２は、実施の形態１で説明した図７に対してＳＯＩ層１０をエッチングした後の図であり、図８のＳＴＩ酸化膜１１を形成する前の図である。そして、図１２では、基板を窒素雰囲気中に９００℃〜１２００℃の温度で数秒〜数分間加熱することで窒化処理を行っている。
【００２４】
この窒化処理により、ＢＯＸ層９の表面やＳＯＩ層１０の側面が窒化された領域２５となる。この窒化された領域２５は、ＳＴＩ酸化膜１１を一部除去する際に、エッチングストッパとして機能し、ＢＯＸ層９が過剰にエッチングされることが防止できる。
【００２５】
また、図１２に示した窒化処理以外に、図１３に示す窒化処理がある。図１３に示す窒化処理は、ＢＯＸ層９の表面領域のみに高濃度の窒素等を注入する処理である。この窒化処理であっても、ＢＯＸ層９の表面に形成された高濃度窒素により窒化された領域２５がエッチングストッパとなる。さらに、図１３に示す窒化処理で窒化された領域２５を形成すると、ＦＩＮ型トランジスタのチャネルとなる領域に窒素が注入されないので、トランジスタの信頼性が向上する。また、図１３に示す窒化処理では、注入元素を窒素以外に炭素を用いても良い。
【００２６】
（実施の形態３）
本実施の形態では、部分分離膜に個別のライナー酸化膜を形成する方法を示す。図１４〜図１９に本実施の形態に係るプロセスフロー図を示す。図１４では、ＢＯＸ層９上のＳＯＩ層１０にパッド酸化膜２０、ポリシリコン２６及び窒化膜２７を堆積し、窒化膜２７をエッチングして分離膜を形成するためのマスクを形成する。その後、部分分離膜を形成する領域のみ開口するレジスト２８をポリシリコン２６及び窒化膜２７上に形成し、当該レジスト２８をマスクに、ＳＯＩ層１０の一部をエッチングする。
【００２７】
次に、図１５に示すように、露出したポリシリコン２６及びＳＯＩ層１０の表面を酸化させる。この酸化により、ポリシリコン２６及び部分分離膜を形成する領域のＳＯＩ層１０の表面にライナー酸化膜２９が形成できる。
【００２８】
その後、図１６に示すように、酸化膜を埋め込み部分分離膜７を形成する。図１６では、部分分離膜７を形成後に、部分分離膜７上にレジスト３０を残し、ポリシリコン２６の表面に形成されたライナー酸化膜２９をウェットエッチングなどで除去する。
【００２９】
次に、図１６において、窒化膜２７とレジスト３０が形成された以外のポリシリコン２６、パッド酸化膜２０及びＳＯＩ層１０をドライエッチングで除去する。このドライエッチングにより、窒化膜２７とレジスト３０が形成された以外の領域では、ＢＯＸ層９が露出することになる。さらに、図１７に示すように、ＢＯＸ層９が露出した部分に分離酸化膜となる酸化膜を埋め込みＳＴＩ酸化膜１１を形成する。
【００３０】
次に、図１８に示すように、ＣＭＰ処理を行い、ポリシリコン２６、窒化膜２７、ＳＴＩ酸化膜１１の一部、及び部分分離膜７の一部を除去する。その後、しきい値電圧調整用の不純物を注入して、ＳＯＩ層１０上のパッド酸化膜２０を除去し、ゲート電極３，６及びゲート絶縁膜１８を形成することで図１９の構成となる。
【００３１】
以上のように、本実施の形態では、実施の形態１と異なり、部分分離膜７を形成後に、完全分離膜であるＳＴＩ酸化膜１１を形成するので、ライナー酸化膜２９形成することができる。また、本実施の形態では、ライナー酸化膜２９を設けることで、ゲート電極６近傍のＳＯＩ層１０形状から角となる部分を減らし、電界の集中を低減できる。
【００３２】
（実施の形態４）
本実施の形態では、ＦＩＮ型トランジスタのゲート電極近傍において、ＳＴＩ酸化膜を選択的に除去した段差周辺にゲートスペーサを形成するプロセスを示す。図２０（ａ）に、ＳＴＩ形成後のＦＩＮ型トランジスタのソース電極１及びドレイン電極２周辺の平面図を示す。また、図２０（ｂ）には、図２０（ａ）のＥＥ面の断面図を示す。図２０（ｂ）では、ＢＯＸ層９上に、ＳＯＩ層１０の両側にＳＴＩ酸化膜１１が形成されている。
【００３３】
次に、図２１（ａ）に示すように、ＦＩＮ型トランジスタのチャネルとなる領域３１以外に、レジスト３２を形成する。図２１（ｂ）に、図２１（ａ）のＥＥ面の断面図を示す。このレジスト３２をマスクにＳＴＩ酸化膜１１をエッチングすることで、チャネルとなる領域３１のＢＯＸ層９が露出する。つまり、ＦＩＮ型トランジスタのボディ領域となる周辺のＳＴＩ酸化膜１１が除去され、段差形状が形成される。
【００３４】
その後、図２２（ａ）に示すように、チャネルとなる領域３１を含む部分にゲート電極３を形成する。図２２（ｂ）に、図２２（ａ）のＥＥ面の断面図を示す。但し、図２２（ｂ）は、ゲート電極３パターニングする前の断面図であり、ゲート電極３の材料であるポリシリコン２３が全面に堆積し、その上にマスクとなるレジスト３３が形成されている。なお、図２２（ｂ）では、ボディ領域８上にゲート絶縁膜１３が形成されている。
【００３５】
本実施の形態では、図２３（ａ）に示すように、ゲート電極３を形成すると同時に、チャネルとなる領域３１内のＳＴＩ酸化膜１１周辺と、ボディ領域周辺にゲートスペーサ３４が形成される。図２３（ａ）のＥＥ面の断面図である図２３（ｂ）では、ボディ領域８に巻きつくようにゲート電極３が形成されている様子が示されている。なお、ボディ領域８とゲート電極３との間には、ゲート絶縁膜１３が形成されている。さらに、図２３（ａ）のＦＦ面の断面図である図２３（ｃ）では、チャネルとなる領域３１内のＳＴＩ酸化膜１１周辺と、ボディ領域８周辺にポリシリコンからなるゲートスペーサ３４が形成されている様子が示されている。
【００３６】
ＦＩＮ型トランジスタのボディ領域となる周辺のＳＴＩ酸化膜１１を除去し、段差形状にゲートスペーサ３４を設けることで、ＦＩＮ型トランジスタの寄生抵抗を低減することが可能となり、高性能のトランジスタを形成することができる。図２３（ｂ）のボディ領域８周辺の拡大図である図２４（ａ）では、ゲート電極３がボディ領域８の側面及び上面を取り囲んでいるため、当該部分にチャネルが形成される。一方、図２３（ｃ）のボディ領域８周辺の拡大図である図２４（ｂ）では、ゲートスペーサ３４がボディ領域８の側面に設けられているので、当該部分にチャネルが形成される。
【００３７】
つまり、本実施の形態では、ゲート電極３及びゲートスペーサ３４と接するボディ領域８にチャネルが形成されるＦＩＮ型トランジスタを形成することができる。なお、微細化が進み、ボディ領域８の細線化が進めば、トランジスタ特性はボディ領域８の側面に形成されるチャネルで決まることになる。そのため、図２４（ｂ）に示すゲートスペーサ３４による寄生抵抗低減は、トランジスタ特性の改善に有効である。
【００３８】
また、ソース電極１及びドレイン電極２への不純物注入は、ＳＯＩ層１０表面の濃度が高く、深くなるにつれて低くなる不純物プロファイルを持つ。当該不純物プロファイルは、ボディ領域８においても同様の傾向を持つ。そして、図２４（ｂ）に示すゲートスペーサ３４をボディ領域８に形成することで、ＢＯＸ層９の界面近傍のボディ領域８にゲート電圧が印加されるとチャネルが形成され、ボディ領域８の寄生抵抗が低減できる。
【００３９】
（実施の形態５）
図２５（ａ）（ｂ）に、本実施の形態に係るＳＲＡＭメモリセルの平面図を示す。図２５（ａ）では、ＳＲＡＭメモリセルを構成するアクセストランジスタ４１、ドライバトランジスタ４２、及びロードトランジスタ４３の各々が実施の形態４等で述べたＦＩＮ型トランジスタで形成されている。なお、図示していないが、ＳＲＡＭメモリを構成する図２５（ａ）以外のトランジスタには、ハイブリッドトレンチ分離構造を採用しているプレーナ型ＳＯＩトランジスタが用いられている。
【００４０】
そして、本実施の形態では、ＦＩＮ型トランジスタに図２３（ａ）で示したゲートスペーサ３４を形成し、寄生抵抗を低減する構造を適用する場合、図２５（ａ）に示すようなＳＴＩ酸化膜を除去するチャネルとなる領域３１を、個々のトランジスタ毎に設ける。つまり、図２５（ａ）では、アクセストランジスタ４１、ドライバトランジスタ４２、及びロードトランジスタ４３をそれぞれ２個有するので、計６個の独立したＳＴＩ酸化膜を除去する範囲（チャネルとなる領域３１）を設けることになる。
【００４１】
以上のように、本実施の形態では、除去されるＳＴＩ酸化膜の範囲（チャネルとなる領域３１）が、ＦＩＮ型トランジスタ毎に独立しているので、ゲートスペーサのショートを回避することができる。なお、本実施の形態では、図２５（ａ）に示したようにＦＩＮ型トランジスタ毎に独立して、除去されるＳＴＩ酸化膜の範囲（チャネルとなる領域３１）を設けたが、本発明はこれに限られず、図２５（ｂ）に示すように、同一ゲートとなっているドライバトランジスタ４２とロードトランジスタ４３とに共通の除去されるＳＴＩ酸化膜の範囲（チャネルとなる領域３１）を開口する構成でも良い。
【００４２】
（実施の形態６）
本実施の形態では、ゲートポリシリコンをシリサイド化するＦＵＳＩ（Fully Silicided Poly Gates）プロセスを実施の形態４に係る半導体装置の製造方法に適用した例を示す。図２６〜図２８に、本実施の形態に係る半導体装置の製造方法のフロー図を示す。まず、実施の形態４の図１９に示した構成では、ポリシリコンを単層でパターニングしてゲート電極３，６を形成していたが、図２６に示す構成では、ポリシリコン上に窒化膜５１を積層してドライエッチングでパターニングしてゲート電極３，６形成している。
【００４３】
図２６に示す構成では、さらにゲート電極３，６に対して酸化膜や窒化膜でスペーサ５２を形成している。その後、本実施の形態では、ゲート電極３，６の窒化膜５１を除去する。なお、ゲート電極３，６にスペーサ５２を設けることで、ゲート電極３，６の周辺に絶縁膜のマスクができる。その後、ソース電極１，３及びドレイン電極２，４を構成するＳＯＩ層１０に不純物注入を行う。さらに、図２７に示すように、ソース電極１，３及びドレイン電極２，４を構成するＳＯＩ層１０、並びにゲート電極３，６のシリコン層をシリサイド化５３する。シリサイド材料には、例えばＮｉなどを用いる。
【００４４】
以上のように、本実施の形態ではゲート電極３，６をシリサイド化５３することにより、ゲート材料の仕事関数差を調整できるので、ＦＩＮ型トランジスタのしきい値電圧の調整が容易となる。また、ゲート電極３，６に用いたポリシリコン上のマスク材料は、上述した窒化膜５１以外に、ＳｉＧｅを用いても良い。
【００４５】
なお、図２７に示すゲート電極３，６は、ポリシリコンの膜厚をＳＯＩ層１０の膜厚より薄くし、ポリシリコンの全てがシリサイド化５３されている。一方、図２７に示すＳＯＩ層１０は、全てシリサイド化５３されず、ＢＯＸ層９の界面近傍にシリコン層が残っている。そのため、ＳＯＩ層１０の側壁のうちシリサイド化５３されずに残ったシリコン層に、実施の形態４で述べたゲートスペーサを形成することで、本実施の形態でにおいても寄生抵抗を低減できる。
【００４６】
また、図２８では、ゲート電極３，６等のシリサイド化５３後に層間絶縁膜１５及び上層配線１６を形成し、ゲート電極３と上層配線１６とをビア１７を介して電気的に接続している。なお、図２８では、上層配線１６及びビア１７を説明するために、本来図１のＣＣ面上にない上層配線１６及びビア１７をＣＣ面の断面に概念的に図示した。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態１に係る半導体装置の平面図である。
【図２】本発明の実施の形態１に係る半導体装置の断面図である。
【図３】本発明の実施の形態１に係る半導体装置のボディ領域の断面図である。
【図４】本発明の実施の形態１に係る半導体装置の断面図である。
【図５】本発明の実施の形態１に係る半導体装置の断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１２】本発明の実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法を説明するための断面図である。
【図１４】本発明の実施の形態３に係る半導体装置の製造方法を説明するための断面図である。
【図１５】本発明の実施の形態３に係る半導体装置の製造方法を説明するための断面図である。
【図１６】本発明の実施の形態３に係る半導体装置の製造方法を説明するための断面図である。
【図１７】本発明の実施の形態３に係る半導体装置の製造方法を説明するための断面図である。
【図１８】本発明の実施の形態３に係る半導体装置の製造方法を説明するための断面図である。
【図１９】本発明の実施の形態３に係る半導体装置の製造方法を説明するための断面図である。
【図２０】本発明の実施の形態４に係る半導体装置の製造方法を説明するための平面図及び断面図である。
【図２１】本発明の実施の形態４に係る半導体装置の製造方法を説明するための平面図及び断面図である。
【図２２】本発明の実施の形態４に係る半導体装置の製造方法を説明するための平面図及び断面図である。
【図２３】本発明の実施の形態４に係る半導体装置の製造方法を説明するための平面図及び断面図である。
【図２４】本発明の実施の形態４に係る半導体装置のボディ領域の断面図である。
【図２５】本発明の実施の形態５に係る半導体装置の平面図である。
【図２６】本発明の実施の形態６に係る半導体装置の製造方法を説明するための断面図である。
【図２７】本発明の実施の形態６に係る半導体装置の製造方法を説明するための断面図である。
【図２８】本発明の実施の形態６に係る半導体装置の製造方法を説明するための断面図である。
【符号の説明】
【００４８】
１，３  ソース電極、２，４  ドレイン電極、３，６  ゲート電極、７  部分分離膜、８，１２  ボディ領域、９  ＢＯＸ層、１０  ＳＯＩ層、１１  ＳＴＩ酸化膜、１３，１８  ゲート絶縁膜、１４，５３  シリサイド化、１５  層間絶縁膜、１６  上層配線、１７  ビア、２０  パッド酸化膜、２１，２７，５１  窒化膜、２２，２８，３０，３２，３３  レジスト、２３，２６  ポリシリコン、２５  窒化された領域、２９  ライナー酸化膜、３１  チャネルとなる領域、３４  ゲートスペーサ、４１  アクセストランジスタ、４２  ドライバトランジスタ、４３  ロードトランジスタ、５２  スペーサ。
【図１】
2008103579.tif 000003
【図２】
2008103579.tif 000004
【図３】
2008103579.tif 000005
【図４】
2008103579.tif 000006
【図５】
2008103579.tif 000007
【図６】
2008103579.tif 000008
【図７】
2008103579.tif 000009
【図８】
2008103579.tif 000010
【図９】
2008103579.tif 000011
【図１０】
2008103579.tif 000012
【図１１】
2008103579.tif 000013
【図１２】
2008103579.tif 000014
【図１３】
2008103579.tif 000015
【図１４】
2008103579.tif 000016
【図１５】
2008103579.tif 000017
【図１６】
2008103579.tif 000018
【図１７】
2008103579.tif 000019
【図１８】
2008103579.tif 000020
【図１９】
2008103579.tif 000021
【図２０】
2008103579.tif 000022
【図２１】
2008103579.tif 000023
【図２２】
2008103579.tif 000024
【図２３】
2008103579.tif 000025
【図２４】
2008103579.tif 000026
【図２５】
2008103579.tif 000027
【図２６】
2008103579.tif 000028
【図２７】
2008103579.tif 000029
【図２８】
2008103579.tif 000030