(57)【要約】【課題】トリミング評価や、半導体メーカからの出荷後等の対応に自由度を持たせ、更に、回路構成の簡単化と回路規模の小型化を図る。【解決手段】ＬＳＩ等のトリミング回路において、ヒューズ回路等の制限データ設定手段１０と、何度でも可変可能なレジスタ２０等の可変データ設定手段との両方を混載し、これらの両手段を、論理回路３０等の選択手段により切り替え可能にして、トリミング対象である被トリミング回路４０に接続している。【選択図】図１
2008140960.tif 000002
【特許請求の範囲】
【請求項１】
可変データが設定されると、前記設定された可変データに基づき、被トリミング回路へ供給するための評価用トリミング信号を生成して出力する可変データ設定手段と、
変更回数が制限された制限データが設定されると、前記設定された制限データに基づき、被トリミング回路へ供給するための実行用トリミング信号を生成して出力する制限データ設定手段と、
前記可変データ設定手段から前記評価用トリミング信号が出力されている時には、前記評価用トリミング信号を選択して前記被トリミング回路へ与え、前記可変データ設定手段から前記評価用トリミング信号が出力されていない時には、前記実行用トリミング信号を選択して前記被トリミング回路へ与える選択手段と、
を有することを特徴とするトリミング回路。
【請求項２】
請求項１記載のトリミング回路は、更に、
制御信号に基づき、前記制限データ設定手段から前記選択手段への前記実行用トリミング信号の出力を制御する出力制御手段を有することを特徴とする請求項１記載のトリミング回路。
【請求項３】
変更回数が制限された制限データが設定されると、前記設定された制限データに基づき、被トリミング回路へ供給するための実行用トリミング信号を生成する制限データ設定手段と、
読み出し信号に基づき、前記制限データ設定手段により生成された前記実行用トリミング信号を読み出す読み出し回路と、
前記読み出し回路により読み出された前記実行用トリミング信号を保持する機能と、設定される可変データに基づき、前記被トリミング回路へ供給するための評価用トリミング信号を生成して保持する機能とを有し、保持した前記評価用トリミング信号又は前記実行用トリミング信号のいずれか一方を選択して前記被トリミング回路へ与える可変データ設定手段と、
を有することを特徴とするトリミング回路。
【請求項４】
可変データが設定されると、前記設定された可変データに基づき、被トリミング回路へ供給するための評価用トリミング信号を生成して出力する可変データ設定手段と、
変更回数が制限された制限データが設定されると、前記設定された制限データに基づき、被トリミング回路へ供給するための実行用トリミング信号を生成して出力する制限データ設定手段と、
前記制限データ設定手段に設定される制御データと前記設定された制限データとに基づき、前記実行用トリミング信号の出力を制御する出力制御手段と、
前記可変データ設定手段から前記評価用トリミング信号が出力されている時には、前記評価用トリミング信号を選択して前記被トリミング回路へ与え、前記可変データ設定手段から前記評価用トリミング信号が出力されていない時には、前記実行用トリミング信号を選択して前記被トリミング回路へ与える選択手段と、
を有することを特徴とするトリミング回路。
【請求項５】
請求項１〜３のいずれか１項に記載のトリミング回路は、更に、
前記制限データ設定手段と同様の構成の他の制限データ設定手段と、
前記制限データ設定手段と前記他の制限データ設定手段とのいずれか１つを選択するセレクタと、
を有することを特徴とするトリミング回路。
【請求項６】
前記可変データ設定手段は、レジスタにより構成したことを特徴とする請求項１〜５のいずれか１項に記載のトリミング回路。
【請求項７】
前記制限データ設定手段は、前記制限データの変更が一度だけ可能なヒューズ回路、ワン・タイム・プログラマブル・リード・オンリ・メモリ、あるいは、ワン・タイム・プログラム可能な回路又は素子により構成したことを特徴とする請求項１〜６のいずれか１項に記載のトリミング回路。
【請求項８】
前記選択手段は、論理回路により構成したことを特徴とする請求項１〜７のいずれか１項に記載のトリミング回路。
【請求項９】
前記出力制御手段は、論理回路により構成したことを特徴とする請求項２記載のトリミング回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、大規模集積回路（以下「ＬＳＩ」という。）等において、トリミング（調整）対象となる被トリミング回路にトリミングを行わせるためのトリミング信号を生成して出力するトリミング回路に関するものである。
【背景技術】
【０００２】
従来、トリミング回路に関する技術としては、例えば、次のような文献に記載されるものがあった。
【０００３】
【特許文献１】特開平５−６３０９０号公報
【特許文献２】特開２００６−２７７８０８号公報
【０００４】
これらの特許文献１、２に記載された従来のトリミング回路では、外部から入力されるトリミング用データと、ヒューズ回路中のヒューズの切断によって生成されるトリミング用データとのいずれか一方を、セレクタにより選択してトリミング対象である被トリミング回路へ供給するようになっている。
【０００５】
又、従来の他のトリミング回路として、アナログ系の回路を搭載するシステムＬＳＩ等において、アナログブロックのチューニング用として、ヒューズ回路、フラッシュメモリ、あるいは、ワン・タイム・プログラマブル・リード・オンリ・メモリ（One Time Programmable read only memory、以下「ＯＴＰ」という。）を搭載したものや、メタルマスクにて設定値を変更するもの等、個々の装置（デバイス）特性のばらつきに対応している製品も知られている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のトリミング回路では、次の（ａ）、（ｂ）のような課題があった。
【０００７】
（ａ）  特許文献１、２に記載された従来のトリミング回路では、セレクタを選択動作させるための選択信号等を生成する回路が必要になるが、この回路が複雑で、回路素子数が増えるので、結果として回路規模が増大し、トリミング回路の回路規模を小型化することが困難である。
【０００８】
（ｂ）  フラッシュメモリを除くヒューズ回路、ＯＴＰ、メタルマスク等を用いた従来の他のトリミング回路では、それらのヒューズ回路、ＯＴＰ、メタルマスク等による特性ばらつきへの対処として、一度決めた設定値を変更できないと言う欠点が存在する。このような欠点により、被トリミング回路をトリミングした時の評価においては、設定値を変更できないことから、数多くのサンプルが必要となるし、例えば、半導体製造メーカからユーザへの出荷後に設定値を変更することが不可能であり、不具合対応、特性改善等は不可能となる。
【０００９】
この対策として、例えば、本設定値用に中央処理装置（以下「ＣＰＵ」という。）やその他の方法を用いて設定できるレジスタを設けることにより、常に設定値を可変にするという方法も考えられる。しかし、レジスタによる設定では、起動時に毎回値を設定しなくてはならず、ユーザ側でのソフト作成、起動時間の増加等の欠点が発生する。しかも、レジスタ数が多い場合には、対応は不可能となることもあり得る。
【００１０】
そこで、本発明は、従来の前記課題（ａ）、（ｂ）を解決するために、ヒューズ回路等の制限データ設定手段と、レジスタ等による何度でも可変可能な可変データ設定手段との両方を混載し、これらの両手段を切り替え可能にして、トリミング評価や、半導体メーカからの出荷後等の対応に自由度を持たせ、更に、回路構成の簡単化と回路規模の小型化が可能なトリミング回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明のトリミング回路は、可変データ設定手段、制限データ設定手段、及び、選択手段を有している。
【００１２】
前記可変データ設定手段は、可変データが設定されると、前記設定された可変データに基づき、被トリミング回路へ供給するための評価用トリミング信号を生成して出力するものである。前記制限データ設定手段は、変更回数が制限された制限データが設定されると、前記設定された制限データに基づき、被トリミング回路へ供給するための実行用トリミング信号を生成して出力するものである。更に、前記選択手段は、前記可変データ設定手段から前記評価用トリミング信号が出力されている時には、前記評価用トリミング信号を選択して前記被トリミング回路へ与え、前記可変データ設定手段から前記評価用トリミング信号が出力されていない時には、前記実行用トリミング信号を選択して前記被トリミング回路へ与えるものである。
【００１３】
本発明の他のトリミング回路は、制限データ設定手段、読み出し回路、及び、可変データ設定手段を有している。
【００１４】
前記制限データ設定手段は、変更回数が制限された制限データが設定されると、前記設定された制限データに基づき、被トリミング回路へ供給するための実行用トリミング信号を生成するものである。前記読み出し回路は、読み出し信号に基づき、前記制限データ設定手段により生成された前記実行用トリミング信号を読み出す回路である。更に、前記可変データ設定手段は、前記読み出し回路により読み出された前記実行用トリミング信号を保持する機能と、設定される可変データに基づき、前記被トリミング回路へ供給するための評価用トリミング信号を生成して保持する機能とを有し、保持した前記評価用トリミング信号又は前記実行用トリミング信号のいずれか一方を選択して前記被トリミング回路へ与えるものである。
【００１５】
本発明の更に他のトリミング回路は、可変データ設定手段、制限データ設定手段、出力制御手段、及び、選択手段を有している。
【００１６】
前記可変データ設定手段は、可変データが設定されると、前記設定された可変データに基づき、被トリミング回路へ供給するための評価用トリミング信号を生成して出力するものである。前記制限データ設定手段は、変更回数が制限された制限データが設定されると、前記設定された制限データに基づき、被トリミング回路へ供給するための実行用トリミング信号を生成して出力するものである。前記出力制御手段は、前記制限データ設定手段に設定される制御データと前記設定された制限データとに基づき、前記実行用トリミング信号の出力を制御するものである。更に、前記選択手段は、前記可変データ設定手段から前記評価用トリミング信号が出力されている時には、前記評価用トリミング信号を選択して前記被トリミング回路へ与え、前記可変データ設定手段から前記評価用トリミング信号が出力されていない時には、前記実行用トリミング信号を選択して前記被トリミング回路へ与えるものである。
【発明の効果】
【００１７】
本発明によれば、トリミング評価や、半導体メーカからの出荷後等の不具合発生時等の対応に、自由度を持たせて使い勝手を向上できる。更に、回路構成の簡単化と回路規模の小型化が可能になる。
【発明を実施するための最良の形態】
【００１８】
トリミング回路は、ヒューズ回路等の制限データ設定手段と、レジスタ等による何度でも可変可能な可変データ設定手段との両方を混載し、これらの両手段を選択手段により切り替え可能にしている。
【実施例１】
【００１９】
（実施例１の構成）
図１は、本発明の実施例１を示すトリミング回路の概略の構成図である。
このトリミング回路は、例えば、アナログ回路の調整用等としてＬＳＩ等の様々な回路やシステムに設けられる回路であり、制限データ設定手段（例えば、ヒューズ回路やＯＴＰ等の制限データ設定回路）１０と、可変データ設定手段（例えば、レジスタ）２０とを有し、これらの出力側が、選択手段（例えば、論理回路）３０を介して、トリミング対象である被トリミング回路４０に接続されている。
【００２０】
制限データ設定回路１０は、変更回数が制限（例えば、一度だけ変更可能）された制限データＤ１０が設定されると、この制限データＤ１０に基づき、被トリミング回路４０へ供給するためのｎビットの実行用トリミング信号Ｓ１０を生成して出力する回路である。この制限データ設定回路１０は、例えば、制限データＤ１０の書き込みを行わない状態で、ｎビットの実行用トリミング信号Ｓ１０としてオール“０”を出力する機能を有している。レジスタ２０は、例えば、ｎビットを持つ初期値が“０”のレジスタであり、ＣＰＵ等からの書き込みデータである可変データＤ２０が設定されると、この可変データＤ２０に基づき、被トリミング回路４０へ供給するための評価用トリミング信号Ｓ２０を生成して出力する回路である。これらの制御データ設定回路１０及びレジスタ２０の出力側には、論理回路３０が接続されている。
【００２１】
論理回路３０は、可変データ設定回路１０から評価用トリミング信号Ｓ１０が出力されている時には、この評価用トリミング信号Ｓ１０を選択して被トリミング回路４０へ与え、可変データ設定回路１０から評価用トリミング信号Ｓ１０が出力されていない時には、実行用トリミング信号Ｓ２０を選択して被トリミング回路４０へ与える回路であり、例えば、ｎ個の２入力の論理和ゲート（以下「ＯＲゲート」という。）３１−１〜３１−ｎにより構成されている。
【００２２】
図２は、図１中の制御データ設定回路１０を例えばＯＴＰにより構成した場合のＯＴＰの概略を示す構成図である。
【００２３】
ＯＴＰは、プログラマブル・リード・オンリ・メモリ（以下「ＰＲＯＭ」という。）の一種であって、例えば、イラサブルＰＲＯＭ（以下「ＥＰＲＯＭ」という。）における消去用の窓を省略した構造をしており、メモリセルに一度だけデータを書き込むことができるようになっている。
【００２４】
このＯＴＰは、データ格納用のメモリセルマトリクス１１を有している。メモリセルマトリクス１１は、複数のワード線ＷＬ及びこれに直交する複数のビット線ＢＬを有し、これらの交差箇所に接続された図示しないメモリセルが、マトリクス状に配列されている。複数のワード線ＷＬには、これを選択するための行アドレスデコーダ１２が接続されている。更に、複数のビット線ＢＬには、入出力回路１３を介して、ビット線選択用の列アドレスデコーダ１４が接続されている。
【００２５】
制限データＤ１０を書き込む場合には、この制限データＤ１０が入出力回路１３に入力され、行アドレスデコーダ１２及び列アドレスデコード１４によって選択されたメモリセルに書き込まれる。又、実行用トリミング信号Ｓ１０を出力する場合には、行アドレスデコーダ１２及び列アドレスデコード１４によって選択されたメモリセルから、制限データＤ１０が読み出され、これが入出力回路１３により実行用トリミング信号Ｓ１０に変換されて出力される。
【００２６】
図３は、図１中の制御データ設定回路１０を例えばｎ個のヒューズ回路により構成した場合の１個のヒューズ回路の概略を示す構成図である。
【００２７】
１個のヒューズ回路は、負荷抵抗１５、出力端子１６、及び、レーザヒューズ１７を有し、これらが電源電圧ＶＤＤノードとグランドとの間に直列に接続されている。ｎ個のヒューズ回路において、ｎビットの制限データＤ１０を設定する場合は、この制限データＤ１０に対応する箇所のレーザヒューズ１７を切断する。レーザヒューズ１７が切断されると、出力端子１６の電位が電源電圧ＶＤＤ側の“Ｈ”レベル（＝“１”）になる。レーザヒューズ１７を切断しない場合は、出力端子１６の電位がグランド側の“Ｌ”レベル（＝“０”）になる。これにより、ｎ個のヒューズ回路の出力端子１６から、ｎビットの実行用トリミング信号Ｓ１０が出力される。
【００２８】
（実施例１の動作）
先ず、被トリミング回路４０のトリミング動作を評価する段階においては、制限データ設定回路１０は用いず（出力を無効状態のオール“０”にしておき）、ＣＰＵ等から、種々のトリミングコードの可変データＤ２０をレジスタ２０に設定する。すると、レジスタ２０から、そのトリミングコードに対応した評価用トリミング信号Ｓ２０が出力され、これが論理回路３０により選択されて被トリミング回路４０へ供給され、この被トリミング回路４０がトリミング動作を行う。テスタ等で被トリミング回路４０の出力信号をモニタ（測定）し、所望の出力信号が出力された時に、最適なトリミングコードのトリミング信号Ｓ２０が判明し（検索でき）、レジスタ２０を使用したトリミング動作が完了する。
【００２９】
トリミングコードの最適値が決定した後は、これに対応したパターンの制限データＤ１０を制限データ設定回路１０に設定する（書き込む）。この際、レジスタ２０には可変データＤ２０を設定しないで、本実施例１のトリミング回路が設けられたシステムの起動時のリセット信号等により、レジスタ２０の出力をオール“０”にする。すると、制限データ設定回路１０から出力された実行用トリミング信号Ｓ１０が有効となり、これが論理回路３０により選択されて被トリミング回路４０へ与えられる。つまり、レジスタ２０を使用したトリミングが完了した後に、制限データ設定回路１０を使用したトリミングが行われることによって、被トリミング回路４０へのトリミング信号Ｓ１０が固定され、この被トリミング回路４０にて最適なトリミング動作が行われる。
【００３０】
（実施例１の効果）
本実施例１によれば、ＬＳＩ等の種々の回路やシステムに設けられるトリミング回路において、回路内部の信号を設定する際に、設定値の変更前は出力値が“０”である一度だけ制限データＤ１０の設定変更が可能な制限データ設定回路１０と、何度でも可変データＤ２０の設定変更が可能なレジスタ２０と、制限データ設定回路１０の出力を有効にするか、レジスタ２０の出力を有効にするかを選択するためにこの両者の論理和を取る論理回路３０とを有しているので、次のような効果がある。
【００３１】
被トリミング回路４０に対する評価段階では、レジスタ２０に可変データＤ２０を設定して評価するため、何度でも設定値を変更できる。最適値の決定後は、この最適値に対応する制限データＤ１０を制限データ設定回路１０に設定する。これにより、例えば、システムを起動する度に、リセット信号によりレジスタ２０が初期化されて出力がオール“０”になり、このレジスタ２０の出力が無効化されるので、制限データ設定回路１０から出力されるトリミング信号Ｓ１０が論理回路３０に選択されて被トリミング回路４０に供給され、トリミングが行われる。そのため、システムを起動する度に、レジスタ２０に最適値を設定し直す手間が省ける。しかも、論理回路３０を選択動作させるための他の回路が不要になるので、回路構成の簡単化と回路規模の小型化が可能になる。
【実施例２】
【００３２】
（実施例２の構成）
図４は、本発明の実施例２を示すトリミング回路の概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００３３】
本実施例２のトリミング回路では、実施例１の制限データ設定回路１０に代えて、設定値変更前は出力値が“１”である一度だけ制限データＤ１０Ａの設定変更が可能な制限データ設定回路１０Ａが設けられ、更に、実施例１の論理回路３０に代えて、ｎ個の２入力の論理積ゲート（以下“ＡＮＤゲート」という。）３１Ａ−１〜３１Ａ−ｎからなる論理回路３０Ａが設けられている。その他の構成は、実施例１と同様である。
【００３４】
（実施例２の動作）
被トリミング回路４０の評価の段階においては、制限データ設定回路１０Ａの出力値が“１”であるので、論理回路３０Ａにより、その制限データ設定回路１０Ａの出力が用いられずに、レジスタ２０の出力が選択される。そして、ＣＰＵ等からの書き込みデータである可変データＤ２０がレジスタ２０に設定され、このレジスタ２０から出力される評価用トリミング信号Ｓ２０が論理回路３０Ａにより選択され、被トリミング回路４０へ供給されてトリミング動作が行われる。これにより、一度だけ設定変更が可能な制限データ設定回路１０Ａは無効な状態で、被トリミング回路４０に対する最適な設定値の検索が行える。
【００３５】
最適値が決定した後は、この最適値に対応した制限データＤ１０Ａを制限データ設定回路１０Ａに書き込んで設定する。そして、システム起動時のリセット信号によりレジスタ２０を初期化する等して、レジスタ２０には可変データＤ２０を設定しない。これにより、制限データ設定回路１０Ａから出力される実行用トリミングデータＳ１０Ａが論理回路３０Ａにより選択されるので、制限データ設定回路１０Ａが有効になり、その実行用トリミング信号Ｓ１０Ａにより、被トリミング回路４０のトリミング動作が行われる。
【００３６】
（実施例２の効果）
本実施例２によれば、実施例１と同様に、評価段階では、レジスタ２０に可変データＤ２０を設定して評価するため、何度でも設定値を変更でき、更に、最適値の決定後は制限データ設定回路１０Ａに制限データＤ１０Ａを設定することにより、システムを起動する度に、最適値を設定し直す手間が省ける。しかも、論理回路３０Ａを選択動作させるための他の回路が不要になるので、回路構成の簡単化と回路規模の小型化が可能になる。
【実施例３】
【００３７】
（実施例３の構成）
図５は、本発明の実施例３を示すトリミング回路の概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００３８】
本実施例３のトリミング回路では、実施例１の制限データ設定回路１０の出力側と論理回路３０の入力側との間に、出力制御手段（例えば、出力制御回路）５０が追加されている。
【００３９】
出力制御回路５０は、制御信号（例えば、無効化信号）Ｓ５０に基づき、制限データ設定回路１０から論理回路３０への実行用トリミング信号Ｓ１０の出力を制御（例えば、無効化）する回路であり、ｎ個の２入力ＡＮＤゲート５１−１〜５１−ｎにより構成されている。各ＡＮＤゲート５１−１〜５１−ｎは、一方の入力端子が、制限データ設定回路１０の出力端子に接続され、他方の入力端子に、無効化信号Ｓ５０が入力され、出力端子が、各ＯＲゲート３１−１〜３１−ｎの入力端子に接続されている。その他の構成は、実施例１と同様である。
【００４０】
（実施例３の動作）
出力制御回路５０は、無効化信号Ｓ５０により、一度だけ制限データＳ１０の設定変更が可能な制限データ設定回路１０の出力信号を無効にして、レジスタ２０の設定値のみを有効にする機能を有している。そのため、制限データ設定回路１０により、設定値を“１”に固定した後に、この制限データ設定回路１０を無効にして、何度でも設定変更が可能なレジスタ２０を有効にしたい場合に、無効化信号Ｓ５０を有効にし、ＣＰＵ等からの書き込みデータである可変データＤ２０をレジスタ２０へ書き込むことで、可能になる。
【００４１】
（実施例３の効果）
本実施例３によれば、出力制御回路５０を設けたので、制限データ設定回路１０を設定してしまった後でも、この制限データ設定回路１０を無効にして、レジスタ２０を有効にすることができる。これにより、デバイスを交換することなく、設定値を変更することができ、不具合発生時の対応等が可能になる。
【実施例４】
【００４２】
（実施例４の構成）
図６は、本発明の実施例４を示すトリミング回路の概略の構成図であり、実施例２を示す図４中の要素と共通の要素には共通の符号が付されている。
【００４３】
本実施例４のトリミング回路では、実施例２の制限データ設定回路１０Ａの出力側と論理回路３０Ａの入力側との間に、出力制御手段（例えば、出力制御回路）５０Ａが追加されている。
【００４４】
出力制御回路５０Ａは、制御信号（例えば、無効化信号）Ｓ５０Ａに基づき、制限データ設定回路１０Ａから論理回路３０Ａへの実行用トリミング信号Ｓ１０Ａの出力を制御（例えば、無効化）する回路であり、ｎ個の２入力ＯＲゲート５１Ａ−１〜５１Ａ−ｎにより構成されている。各ＯＲゲート５１Ａ−１〜５１Ａ−ｎは、一方の入力端子が、制限データ設定回路１０Ａの出力端子に接続され、他方の入力端子に、無効化信号Ｓ５０Ａが入力され、出力端子が、各ＡＮＤゲート３１Ａ−１〜３１Ａ−ｎの入力端子に接続されている。その他の構成は、実施例２と同様である。
【００４５】
（実施例４の動作）
出力制御回路５０Ａは、無効化信号Ｓ５０Ａにより、一度だけ制限データＳ１０Ａの設定変更が可能な制限データ設定回路１０Ａの出力信号を無効にして、レジスタ２０の設定値のみを有効にする機能を有している。そのため、制限データ設定回路１０Ａにより、設定値を“０”に固定した後に、この制限データ設定回路１０Ａを無効にして、何度でも設定変更が可能なレジスタ２０を有効にしたい場合に、無効化信号Ｓ５０Ａを有効にし、ＣＰＵ等からの書き込みデータである可変データＤ２０をレジスタ２０へ書き込むことで、可能になる。
【００４６】
（実施例４の効果）
本実施例４によれば、実施例３と同様の効果がある。
【実施例５】
【００４７】
（実施例５の構成）
図７は、本発明の実施例５を示すトリミング回路の概略の構成図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。
【００４８】
本実施例５のトリミング回路では、実施例１のレジスタ２０、及び論理回路３０に代えて、読み出し回路６０、及び可変データ設定手段（例えば、レジスタ）２０Ａが設けられている。そして、実施例１と同様の制限データ設定回路１０の出力側には、読み出し回路６０を介して、レジスタ２０Ａが接続され、このレジスタ２０Ａの出力側に、被トリミング回路４０が接続されている。
【００４９】
読み出し回路６０は、読み出し信号Ｓ６０に基づき、制限データ設定回路１０により生成された実行用トリミング信号Ｓ１０を読み出し、これをレジスタ２０Ａへ与える回路である。レジスタ２０Ａは、読み出し回路６０により読み出された実行用トリミング信号Ｓ１０を保持する機能と、ＣＰＵ等からの書き込みデータである可変データＤ２０Ａに基づき、被トリミング回路４０へ供給するための評価用トリミング信号Ｓ２０Ａを生成して保持する機能とを有し、保持した評価用トリミング信号Ｓ１０又は実行用トリミング信号Ｓ２０Ａのいずれか一方を選択して被トリミング回路４０へ与える回路である。
【００５０】
（実施例５の動作）
一度だけ設定変更が可能な制限データ設定回路１０に制限データＤ１０を設定する前は、ＣＰＵ等からレジスタ２０Ａへ可変データＤ２０Ａを書き込んで設定する。これにより、レジスタ２０Ａから評価用トリミング信号Ｓ２０Ａが出力され、被トリミング回路４０に対するトリミング動作の評価が行われ、評価用トリミング信号Ｓ２０Ａの最適値が決定される。
【００５１】
最適値が決定されると、この最適値に対応した一度だけ設定変更が可能な制限データＤ１０が制限データ設定回路１０に設定される。その後、システムの起動時等に、読み出し信号Ｓ６０が読み出し回路６０に入力され、この読み出し回路６０により、制限データ設定回路１０から実行用トリミング信号Ｓ１０が読み出されてレジスタ２０Ａに書き込まれる。レジスタ２０Ａに書き込まれた実行用トリミング信号Ｓ１０は、被トリミング回路４０に供給され、この被トリミング回路４０でトリミング動作が行われる。
【００５２】
制限データＤ１０を制限データ設定回路１０に設定した後にその設定値が間違っていたので訂正する場合、あるいは、制限データ設定回路１０に設定した制限データＤ１０と異なるデータでトリミング回路を動作させたい場合には、読み出し回路６０による読み出し動作を行わずに、あるいは、読み出し動作を行った後に、ＣＰＵ等からレジスタ２０Ａへ所望の可変データＤ２０Ａを書き込み、この書き込んだデータＤ２０Ａに基づく制御信号により被トリミング回路４０を動作させる。
【００５３】
（実施例５の効果）
本実施例５によれば、制限データ設定回路１０の出力信号を読み出す読み出し回路６０と、この読み出した出力信号を保持するレジスタ２０Ａとを有し、そのレジスタ２０Ａには、制限データ設定回路１０以外のＣＰＵ等からのデータを設定できる機能を設けている。そのため、制限データ設定回路１０に制限データＤ１０を設定する前は、実施例１、２と同様に、レジスタ２０Ａへの可変データＤ２０Ａの設定により、評価用トリミング信号Ｓ２０Ａを生成できる。更に、制限データ設定回路１０に制限データＤ１０を設定した後は、読み出し回路６０により読み出し動作を実施するか、しないか、あるいは、読み出し動作を行った後に制限データ設定回路１０を有効にしたり、無効にしたりすることが可能となる。これにより、評価や、半導体メーカからの出荷後の使い易さが向上すると共に、不具合発生時の対応が容易になる。
【００５４】
しかも、被トリミング回路４０へ与える評価用トリミング信号Ｓ２０Ａと実行用トリミング信号Ｓ１０との切り替えを、読み出し回路６０により行っているので、その切り替えの回路構成の簡単化と回路規模の小型化が可能になる。
【実施例６】
【００５５】
（実施例６の構成）
図８は、本発明の実施例６を示すトリミング回路の概略の構成図である。
このトリミング回路は、制限データ設定手段（例えば、制限データ設定回路）１０Ｂを有し、この出力側が、出力制御手段（例えば、出力制御回路）７０を介して、被トリミング回路４０に接続されている。
【００５６】
制限データ設定回路１０Ｂは、変更回数が制限（例えば、１回））されたｎビットの制限データＤ１０Ｂを設定するｎビットの制限データ設定部１８と、変更回数が制限（例えば、１回）されたｎビットの制御データＤ１０Ｂ１を設定するｎビットの制御データ設定部１９とを有し、制限データＤ１０Ｂが設定されると、この制限データＤ１０Ｂに基づき、被トリミング回路４０へ供給するための実行用トリミング信号Ｓ１０Ｂを生成して出力する回路である。各制限データ設定部１８及び各制御データ設定部１９は、書き込みを行わない状態で“０”を出力し、書き込みが行われると“１”を出力する機能を有し、例えば、図２のＯＴＰ、あるいは図３のヒューズ回路等によりそれぞれ構成されている。
【００５７】
出力制御回路７０は、ｎビットの制御データ設定部１９に設定されるｎビットの制御データＤ１０Ｂ１を反転するｎ個のインバータ７１−１〜７１−ｎと、ｎ個の２入力ＡＮＤゲート７２−１〜７２−ｎとにより構成されている。ｎ個の２入力ＡＮＤゲート７２−１〜７２−ｎは、ｎビットの制限データ設定部１８に設定されたｎビットの制限データＤ１０Ｂと、ｎ個のインバータ７１−１〜７１−ｎの出力データとの論理積を取って、実行用トリミング信号Ｓ１０Ｂの出力を制御する回路である。
【００５８】
（実施例６の動作）
図８において、例えば、ｎビットの制限データ設定部１８における丸印の１ビットに“１”を設定した後に、この隣のビットの制御データ設定部１９に“１”を設定することにより、ＡＮＤゲート７２−ｎから出力される実行用トリミング信号Ｓ１０Ｂを無効化（“０”）できる。これにより、一度だけ設定変更が可能な制限データ設定部１８に、一度だけ設定した制限データＤ１０Ｂを、無効化させることが可能になる。
【００５９】
（実施例６の効果）
本実施例６によれば、出力制御回路７０を設けたので、制限データ設定部１８に制限データＤ１０Ｂを設定してしまった後でも、この制限データ設定部１８を一度だけ無効にすることができる。これにより、デバイスを交換することなく、設定値を変更することができ、評価や、半導体メーカからの出荷後の使い易さが向上すると共に、不具合発生時の対応が容易になる。
【実施例７】
【００６０】
（実施例７の構成）
図９は、本発明の実施例７を示すトリミング回路の概略の構成図であり、実施例６を示す図８中の要素と共通の要素には共通の符号が付されている。
【００６１】
本実施例７のトリミング回路は、実施例６と同様の制限データ設定手段（例えば、制限データ設定回路）１０Ｂを有し、この出力側が、実施例６とは異なる出力制御手段（例えば、出力制御回路）７０Ａを介して、実施例１と同様の被トリミング回路４０に接続されている。
【００６２】
出力制御回路７０Ａは、ｎビットの制御データ設定部１９に設定されるｎビットの制御データＤ１０Ｂ１を反転するｎ個のインバータ７１−１〜７１−ｎと、ｎ個の２入力ＯＲゲート７２Ａ−１〜７２Ａ−ｎとにより構成されている。ｎ個の２入力ＯＲゲート７２Ａ−１〜７２Ａ−ｎは、ｎビットの制限データ設定部１８に設定されたｎビットの制限データＤ１０Ｂと、ｎ個のインバータ７１−１〜７１−ｎの出力データとの論理和を取って、実行用トリミング信号Ｓ１０Ｂの出力を制御する回路である。
【００６３】
（実施例７の動作）
図９において、例えば、ｎビットの制限データ設定部１８における丸印の１ビットに“０”を設定した後に、この隣のビットの制御データ設定部１９に“０”を設定することにより、ＯＲゲート７２Ａ−ｎから出力される実行用トリミング信号Ｓ１０Ｂを無効化（“１”）できる。これにより、一度だけ設定変更が可能な制限データ設定部１８に、一度だけ設定した制限データＤ１０Ｂを、無効化させることが可能になる。
【００６４】
（実施例７の効果）
本実施例７によれば、出力制御回路７０Ａを設けたので、実施例６とほぼ同様の効果がある。
【実施例８】
【００６５】
（実施例８の構成）
図１０は、本発明の実施例８を示すトリミング回路の概略の構成図であり、実施例１及び６をそれぞれ示す図１及び図８中の要素と共通の要素には共通の符号が付されている。
【００６６】
本実施例８のトリミング回路は、実施例６の制限データ設定回路１０Ｂ及び出力制御回路７０と、実施例１のレジスタ２０及び論理回路３０とが、組み合わされて構成されている。
【００６７】
（実施例８の動作）
制限データ設定回路１０Ｂに制限データＤ１０Ｂを設定する前は、ＣＰＵ等からレジスタ２０に可変データＤ２０を設定してデバッグ、評価等を実施する。制限データ設定部１８に制限データＤ１０Ｂ（例えば、図１０の丸印のビットに“１”）を設定した後に、その制限データＤ１０Ｂを無効にしたい場合は、その制限データ設定部１８と論理積を取っている隣のビットの制御データ設定部１９に”１”を設定することにより、設定値を無効化（“０”）できる。その後、再度値を設定したい場合は、ＣＰＵ等から可変データＤ２０をレジスタ２０に設定することにより、通常動作を実現できる。
【００６８】
（実施例８の効果）
本実施例８によれば、制限データ設定回路１０Ｂに制限データＤ１０Ｂを設定する前、あるいは、してしまった後でも、その設定値を無効にすることができ、最終的にはレジスタ２０で可変データＤ２０を設定するという制限データ設定回路誤書き込み対策の実現が可能となる。
【実施例９】
【００６９】
（実施例９の構成）
図１１は、本発明の実施例９を示すトリミング回路の概略の構成図であり、実施例２及び７をそれぞれ示す図４及び図９中の要素と共通の要素には共通の符号が付されている。
【００７０】
本実施例９のトリミング回路は、実施例７の制限データ設定回路１０Ｂ及び出力制御回路７０Ａと、実施例２のレジスタ２０及び論理回路３０Ａとが、組み合わされて構成されている。
【００７１】
（実施例９の動作）
制限データ設定回路１０Ｂに制限データＤ１０Ｂを設定する前は、ＣＰＵ等からレジスタ２０に可変データＤ２０を設定してデバッグ、評価等を実施する。制限データ設定部１８に制限データＤ１０Ｂ（例えば、図１１の丸印のビットに“０”）を設定した後に、その制限データＤ１０Ｂを無効にしたい場合は、その制限データ設定部１８と論理和を取っている隣のビットの制御データ設定部１９に”０”を設定することにより、設定値を無効化（“０”）できる。その後、再度値を設定したい場合は、ＣＰＵ等から可変データＤ２０をレジスタ２０に設定することにより、通常動作を実現できる。
【００７２】
（実施例９の効果）
本実施例９によれば、実施例８とほぼ同様の効果がある。
【実施例１０】
【００７３】
（実施例１０の構成）
図１２は、本発明の実施例１０を示すトリミング回路の概略の構成図である。
本実施例１０のトリミング回路では、実施例１の図１に示す制限データ設定回路１０と同様のｍ個の制限データ設定回路１０−１〜１０−ｍを有し、これらの出力側に、出力切り替え用のセレクタ８０を介して、実施例１と同様の被トリミング回路４０が接続されている。更に、セレクタ８０には、このセレクタ８０の切り替えを制御するための他の制限データ設定手段（例えば、制限データ設定回路）８１が接続されている。制限データ設定回路８１は、他の制限データ設定回路１０−１〜１０−ｍのアドレスＡＤ１〜ＡＤｍを保持する一度だけ保持データの変更可能なｎビットの回路である。
【００７４】
（実施例１０の動作）
一度だけ設定できる制限データ設定回路（例えば、アドレスＡＤ１の制限データ設定回路１０−１）に制限データＤ１０を設定した後に、その値を修正したい場合には、セレクト信号用の一度だけ設定できる制限データ設定回路８１にアドレス値（例えば、ＡＤ２）を設定する。すると、制限データ設定部８１から出力される切り替え制御信号により、全く別のアドレスＡＤ２の一度だけ設定できる制限データ設定回路１０−２の設定値が選択されるので、再度、設定し直すことが可能となる。
【００７５】
（実施例１０の効果）
本実施例１０によれば、制限データ設定回路（例えば、１０−１）に制限データＤ１０を設定してしまった後でも、セレクタ８０により、他の制限データ設定回路（例えば、１０−２）を選択してその設定値を変更することができる。これにより、使い勝手が向上する。
【実施例１１】
【００７６】
（実施例１１の構成）
図１３は、本発明の実施例１１を示すトリミング回路の概略の構成図であり、実施例５及び１０をそれぞれ示す図７及び図１２中の要素と共通の要素には共通の符号が付されている。
【００７７】
本実施例１１のトリミング回路は、実施例１０の制限データ設定回路１０−１〜１０−ｎ，８１、及びセレクタ８０と、実施例５の読み出し回路６０、レジスタ２０Ａ、及び被トリミング回路４０とが、組み合わされて構成されている。
【００７８】
（実施例１１の動作）
制限データ設定回路（例えば、１０−１）に制限データＤ１０を設定する前は、ＣＰＵ等からレジスタ２０Ａに可変データＤ２０Ａを設定してデバッグ、評価等を実施する。制限データ設定回路１０−１に制御データＤ１０を設定した後に、その設定値を修正したい場合には、セレクト信号用の制限データ設定回路８１にアドレス値（例えば、ＡＤ２）を設定する。すると、制限データ設定部８１から出力される切り替え制御信号により、全く別のアドレスＡＤ２の制限データ設定回路１０−２の設定値が選択されるので、再度、設定し直すことが可能となる。
【００７９】
（実施例１１の効果）
本実施例１１によれば、制限データ設定部（例えば、１０−１）に制限データＤ１０を設定する前は、可変データＤ２０Ａをレジスタ２０Ａに設定することにより、被トリミング回路４０へ供給するトリミング信号Ｓ２０Ａを生成できる。制限データ設定回路（例えば、１０−１）に制限データＤ１０を設定してしまった後でも、セレクタ８０により、他の制限データ設定回路（例えば、１０−２）を選択してその設定値を変更することができる。これにより、使い勝手が向上する。
【００８０】
（変形例）
本発明は、実施例１〜１１に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（１）、（２）のようなものがある。
【００８１】
（１）  制限データ設定回路１０，１０−１〜１０−ｎ，・・・におけるデータ設定回数は、１回に限らず、この回路を構成している図２のＯＴＰや図３のヒューズ回路等を工夫することにより、数回の変更も可能である。
【００８２】
（２）  図１２の制限データ設定回路１０−１〜１０−ｎ，８１、及びセレクタ８０は、図１や図４〜図６等のトリミング回路にも組み合わせて使用することが可能である。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施例１を示すトリミング回路の概略の構成図である。
【図２】図１中の制御データ設定回路１０を例えばＯＴＰにより構成した場合のＯＴＰの概略を示す構成図である。
【図３】図１中の制御データ設定回路１０を例えばｎ個のヒューズ回路により構成した場合の１個のヒューズ回路の概略を示す構成図である。
【図４】本発明の実施例２を示すトリミング回路の概略の構成図である。
【図５】本発明の実施例３を示すトリミング回路の概略の構成図である。
【図６】本発明の実施例４を示すトリミング回路の概略の構成図である。
【図７】本発明の実施例５を示すトリミング回路の概略の構成図である。
【図８】本発明の実施例６を示すトリミング回路の概略の構成図である。
【図９】本発明の実施例７を示すトリミング回路の概略の構成図である。
【図１０】本発明の実施例８を示すトリミング回路の概略の構成図である。
【図１１】本発明の実施例９を示すトリミング回路の概略の構成図である。
【図１２】本発明の実施例１０を示すトリミング回路の概略の構成図である。
【図１３】本発明の実施例１１を示すトリミング回路の概略の構成図である。
【符号の説明】
【００８４】
１０，１０−１〜１０−ｍ，１０Ａ，１０Ｂ，８１      制限データ設定回路
２０，２０Ａ      レジスタ
３０，３０Ａ      論理回路
４０      被トリミング回路
５０，５０Ａ，７０，７０Ａ      出力制御回路
６０      読み出し回路
７０      セレクタ
【図１】
2008140960.tif 000003
【図２】
2008140960.tif 000004
【図３】
2008140960.tif 000005
【図４】
2008140960.tif 000006
【図５】
2008140960.tif 000007
【図６】
2008140960.tif 000008
【図７】
2008140960.tif 000009
【図８】
2008140960.tif 000010
【図９】
2008140960.tif 000011
【図１０】
2008140960.tif 000012
【図１１】
2008140960.tif 000013
【図１２】
2008140960.tif 000014
【図１３】
2008140960.tif 000015