(57)【要約】【課題】生産性を低下することなく、接続信頼性の高い貫通電極を備えた半導体装置とその製造方法、および電子機器提供する。【解決手段】基体２の能動面３上に形成された電極パッド５，６と、基体２の裏面７から電極パッド５，６に向けて形成された貫通電極８，９とが、電極パッド５，６から貫通電極８，９に向けて立設された先細形状のプラグ１５，１６を介して電気的に接続されている。【選択図】図１
2008153352.tif 000002
【特許請求の範囲】
【請求項１】
基体の能動面上に形成された電極パッドと、前記基体の裏面から前記電極パッドに向けて形成された貫通電極とが、前記電極パッドから前記貫通電極に向けて立設された先細形状のプラグを介して電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記電極パッドおよび前記貫通電極は、前記基体に複数形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記プラグの高さは、前記電極パッドから前記貫通電極までの距離の最大値以上であることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記プラグの高さは、前記基体の薄型化加工後の厚さ寸法から、前記貫通電極を形成するため前記基体に形成される孔の深さ寸法を差し引いて算出した、前記電極パッドから前記貫通電極までの距離の最大値以上であることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項５】
前記プラグは、電気絶縁材料からなるコアの周囲に導電体層を配置して形成されていることを特徴とする請求項１〜請求項４のいずれかに記載の半導体装置。
【請求項６】
前記貫通電極の幅が前記プラグの最大幅よりも大きく、かつ前記電極パッドの幅よりも小さいことを特徴とする請求項１〜請求項５のいずれかに記載の半導体装置。
【請求項７】
１つの前記電極パッドから複数の前記プラグが立設されていることを特徴とする請求項１〜請求項６のいずれかに記載の半導体装置。
【請求項８】
基体の能動面上に形成された電極パッドと、前記基体の裏面から前記電極パッドに向けて形成された貫通電極とを備えた半導体装置の製造方法であって、
前記電極パッドの形成領域から前記裏面に向けて先細形状のプラグを形成するとともに、前記電極パッドを形成する工程と、
前記裏面から前記電極パッドに向けて孔を形成し、少なくとも前記プラグの先端を露出させる工程と、
前記孔に導電材料を充填して前記貫通電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記プラグを形成する工程の前に、前記裏面を研磨して前記基体を薄型化する工程を有することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記孔を形成する工程では、前記基体をエッチング処理することにより、複数の前記電極パッドに向けて複数の前記孔を同時に形成し、
前記エッチング処理は、いずれかの前記孔が前記基体を貫通したとき、またはそれ以前に停止することを特徴とする請求項８または請求項９記載の半導体装置の製造方法。    
【請求項１１】
請求項１〜請求項７のいずれかに記載の半導体装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置とその製造方法、および電子機器に関するものである。
【背景技術】
【０００２】
携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄａｔａ  Ａｓｓｉｓｔａｎｃｅ）等の携帯性を有する電子機器は小型・軽量化が要求されており、この要求に伴って内部に設けられる半導体チップ等の各種の電子部品の小型化が図られている。例えば、半導体チップにおいては、そのパッケージング方法が工夫され、現在ではＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）といわれる超小型のパッケージングが案出されている。このＣＳＰ技術を用いて製造された半導体チップは、実装面積が半導体チップの面積と同程度で良いため、高密度実装を図ることができる。
【０００３】
こうした高密度化の要請に対応する一つの手段として、従来から基体に貫通電極を有する半導体装置とその製造方法が知られている。例えば、貫通電極に接続する電極パッドをプローブピンに接続する電極パッドとは別に設け、これらをプラグによって接続することで半導体装置の信頼性および歩留まりの向上を図るものが知られている（特許文献１参照）。また、貫通電極を小径のプラグと大径のプラグとによって形成することで、電極としての性能および製造安定性を向上できるものが開示されている（特許文献２参照）。
【特許文献１】特開２００６‐１２８３５２号公報
【特許文献２】特開２００５‐２９４５７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の半導体装置では、エッチングなどによって基体に貫通電極を形成するための孔を形成する際に、孔の状態にばらつきが生じてしまうという課題がある。例えば、エッチングの条件によっては、基体の中央部のエッチング速度が基体の周縁部のエッチング速度よりも大きくなることがある。このような場合、図１４に示すように、基体の裏面から能動面に形成された電極パッドに向けて孔を形成すると、基体の中央部に近い孔が基体を貫通しても周縁部に近い孔は基体を貫通しない状態になる。
【０００５】
また、形成される孔の状態は、エッチング速度のみならず、基体の厚さ寸法の寸法誤差によっても左右される。基体の厚さ寸法の寸法誤差は、例えば、基体の薄型化加工によって発生する。このような厚さ寸法の寸法誤差が生じた基体に孔を形成すると、やはり図１４に示すように、基体の厚さ寸法が小さい箇所に形成された孔が基体を貫通しても、厚さ寸法の大きい箇所に形成された孔は基体を貫通しない状態になる。
【０００６】
このような場合、基体を貫通していない孔が絶縁膜に到達するまでエッチングを行うと、すでに基体を貫通し、電極パッドの裏面の絶縁膜に到達した孔では、図１５に示すように、絶縁膜に沿う方向にサイドエッチングが進行し、孔の側壁にいわゆるノッチが発生してしまう。この場合、孔の側壁を、後の絶縁膜形成工程、スパッタ工程等によって覆うことができなくなったり、貫通電極の構成材料の充填時に気泡が発生し導通不良を生じたりする。これにより、貫通電極の接続信頼性が低下してしまうという課題がある。
また、エッチング速度を低下させることで孔の状態のばらつきを抑制し、ノッチの発生を防止しようとした場合、生産性を低下させてしまうという課題がある。
【０００７】
本発明は上記事情に鑑みてなされてもので、生産性を低下することなく、接続信頼性の高い貫通電極を備えた半導体装置とその製造方法、および電子機器提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明の半導体装置は、基体の能動面上に形成された電極パッドと、前記基体の裏面から前記電極パッドに向けて形成された貫通電極とが、前記電極パッドから前記貫通電極に向けて立設された先細形状のプラグを介して電気的に接続されていることを特徴とする。
このように構成することで、基体の裏面から貫通電極を形成するための孔を形成する際に電極パッドに立設されたプラグの先端を孔の終端部から突出させ、プラグを介して貫通電極と電極パッドを電気的に接続することができる。これにより、貫通電極を電極パッドまで到達させる必要がなくなるので、過剰なエッチングによるノッチの発生を防止することができる。また、孔の状態にばらつきが生じた場合、すなわち貫通電極から電極パッドまでの距離にばらつきが生じた場合であっても、プラグの高さによってこのばらつきを吸収することができるので、貫通電極と電極パッドとを確実に電気的接続することができる。また、これにより、エッチングの速度を上昇させることも可能である。また、プラグが先細形状に形成されているので、プラグの表面に絶縁膜等が形成される場合であっても、プラグの表面の絶縁膜等をエッチング等によって容易に除去することができる。
したがって、本発明の半導体装置によれば、貫通電極形成時のノッチの発生を防止し、接続信頼性の高い貫通電極を備えた半導体装置を得ることができる。また、エッチングの速度を上昇させることができるので、生産性を向上することができる。また、プラグが先細形状に形成され、絶縁膜等を容易に除去することができるので、貫通電極とプラグの接続面積を確保することができると共に、生産性を向上することができる。
【０００９】
また、前記電極パッドおよび前記貫通電極は、前記基体に複数形成されていてもよい。
このように構成することで、複数の貫通電極の間で、電極パッドから貫通電極までの距離にばらつきが生じた場合であっても、プラグの高さの範囲内でこの距離のばらつきを吸収することができる。
【００１０】
また、前記プラグの高さは、前記電極パッドから前記貫通電極までの距離の最大値以上であることが望ましい。
このように構成することで、電極パッドから貫通電極までの距離が最大となる箇所でも、プラグを貫通電極内に突入させ、プラグを介して貫通電極と電極パッドを確実に接続することができる。
【００１１】
また、前記プラグの高さは、前記基体の薄型化加工後の厚さ寸法から、前記貫通電極を形成するため前記基体に形成される孔の深さ寸法を差し引いて算出した、前記電極パッドから前記貫通電極までの距離の最大値以上であることが望ましい。
このように構成することで、孔のエッチング加工による孔の深さ寸法のばらつき、および基体の薄型化加工による基体の厚さ寸法のばらつきを考慮して、電極パッドから貫通電極までの距離の最大値を算出することができる。さらに、その最大値以上にプラグの高さを設定することで、プラグの高さによってこれらの寸法のばらつきを吸収できる。これにより、電極パッドから貫通電極までの距離が最大となる箇所でも、プラグを貫通電極内に確実に突入させ、プラグを介して貫通電極と電極パッドを確実に接続することができる。
【００１２】
また、前記プラグは、電気絶縁材料からなるコアの周囲に導電体層を配置して形成されていてもよい。
このように構成することで、導電体のみで形成されたプラグと同様に機能し、かつプラグを形成するための導電体材料を減少させることができる。これにより、生産性を向上させ、材料コストを削減することができる。
【００１３】
また、前記貫通電極の幅が前記プラグの最大幅よりも大きく、かつ前記電極パッドの幅よりも小さいことが望ましい。
このように構成することで、基体に貫通電極を形成するための孔を形成する際に、電極パッド上に形成されたプラグを孔の内側に収容し、プラグの高さのすべてを、孔のばらつきを吸収するための余裕代とすることができる。したがって、プラグを効率よく利用することができ、プラグの材料を削減することができる。また、電極パッドの裏面に貫通電極が到達しても、電極パッドの形成領域から外れることがない。したがって、貫通電極が電極パッドの周囲の電子回路等に影響を及ぼすことがない。これにより、貫通電極の接続信頼性を向上させることができる。
【００１４】
また、１つの前記電極パッドから複数の前記プラグが立設されていてもよい。
このように構成することで、プラグと貫通電極を複数点で電気的に接続させることができるので、一つのプラグを立設する場合と比較して、プラグと貫通電極との接触面積を拡大するとともに接続信頼性を向上させることができる。また、個々のプラグの体積を減少させることができるので、プラグの形成を容易にすることができ、生産性の向上とコストの削減を図ることができる。
【００１５】
また、本発明の半導体装置の製造方法は、基体の能動面上に形成された電極パッドと、前記基体の裏面から前記電極パッドに向けて形成された貫通電極とを備えた半導体装置の製造方法であって、前記電極パッドの形成領域から前記裏面に向けて先細形状のプラグを形成するとともに、前記電極パッドを形成する工程と、前記裏面から前記電極パッドに向けて孔を形成し、少なくとも前記プラグの先端を露出させる工程と、前記孔に導電材料を充填して前記貫通電極を形成する工程と、を有することを特徴とする。
このような製造方法によれば、孔形成時のエッチング速度の違いによって電極パッドから貫通電極までの距離にばらつきを生じた場合であっても、プラグの高さによってこのばらつきを吸収し、プラグを介して貫通電極と電極パッドを電気的に接続することができる。また、電極パッドに貫通電極を直接接触させなくてもよいので、孔形成時のエッチング速度の違いによるノッチの発生を防止することができる。また、プラグによって電極パッドから貫通電極までの距離のばらつきを吸収できるので、エッチングの速度を従来よりも向上させることができる。
したがって、本発明の半導体装置の製造方法によれば、生産性を向上させ、接続信頼性の高い貫通電極を備えた半導体装置を得ることができる。
【００１６】
また、前記プラグを形成する工程の前に、前記裏面を研磨して前記基体を薄型化する工程を有していてもよい。
このような製造方法によれば、基体の薄型化加工によって基体の厚さ寸法に寸法誤差を生じ、これにより電極パッドと貫通電極の距離にばらつきを生じた場合であっても、プラグによってこのばらつきを吸収し、プラグを介して貫通電極と電極パッドを電気的に接続することができる。
【００１７】
また、前記孔を形成する工程では、前記基体をエッチング処理することにより、複数の前記電極パッドに向けて複数の前記孔を同時に形成し、前記エッチング処理は、いずれかの前記孔が前記基体を貫通したとき、またはそれ以前に停止することが望ましい。
このような製造方法によれば、最短時間で基体を貫通した孔が、他の孔が基体を貫通するまでの間、過剰に加工されることが防止できる。したがって、孔の側壁にノッチが発生することを防止できる。
【００１８】
また、本発明の電子機器は上述の半導体装置を備えたことを特徴とする。
このように構成することで、電気的接続信頼性の高い半導体装置を備えることができるので、電気的接続信頼性の高い電子機器を得ることができる。
【発明を実施するための最良の形態】
【００１９】
[第一実施形態]
次に、本発明の第一実施形態を図面に基づいて説明する。
図１は半導体装置１の要部の断面図である。図１に示すように、半導体装置１の基体２の能動面３には第一の絶縁膜４が形成されている。基体２は、例えばシリコン等により形成され、第一の絶縁膜４は、例えばＳｉＯ２等により形成されている。基体２の能動面３の第一の絶縁膜４上には、複数の電極パッド５，６が形成されている。電極パッド５，６は、例えばＡｌ等の導電体材料により形成され、平面視において、例えば四角形となっている。これらの電極パッド５，６には、能動面３に形成されたトランジスタやメモリ素子、その他の電子素子からなる集積回路（図示せず）が接続されている。
【００２０】
基体２の裏面７から電極パッド５，６に向けて、貫通電極８，９を形成するための孔１０，１１が複数形成され、孔１０，１１の内部には貫通電極８，９が形成されている。貫通電極８，９は、例えばＣｕ等の導電体材料により形成され、例えば円柱形状となっている。複数の貫通電極８，９のうち、第一の電極パッド５に対応して設けられた第一の貫通電極８は基体２の裏面７から第一の電極パッド５の裏面１２に達している。また、第二の電極パッド６に対応して設けられた第二の貫通電極９は、第二の電極パッド６との間に距離ｄを残した状態で形成されている。各貫通電極８，９は基体２の裏面７に形成された第二の絶縁膜１４に沿って拡径され、ランド２１，２２が形成されている。そのランド２１，２２の表面には、基体２を３次元実装するため、Ｓｎ−ＡｇやＳｎ等のメッキが施されていてもよい。
【００２１】
第二の絶縁膜１４は、例えばＳｉＮ、ＳｉＯ２等により形成され、貫通電極８，９と孔１０，１１の側壁との間にも形成されている。第二の絶縁膜１４と貫通電極８，９の間には、下地膜（図示せず）が形成されている。
下地膜は、絶縁膜１４の表面に形成されたバリア層（バリアメタル）と、バリア層の表面に形成されたシード層とによって構成されたものである。バリア層は、貫通電極８，９形成用の導電材料が基体２に拡散するのを防止するためのもので、ＴｉＷ（チタンタングステン）やＴｉＮ（窒化チタン）等によって形成されたものである。一方、シード層は、貫通電極８，９をメッキ処理によって形成する際の電極になるもので、ＣｕやＡｕ、Ａｇ等によって形成されたものである。
【００２２】
各電極パッド５，６の裏面１２，１３には、垂直断面の形状が逆三角形をなす、例えば円錐形状の先細形状のプラグ１５，１６が、底面を電極パッド５，６に電気的に接続し、頂点を貫通電極８，９に向けた状態で立設されている。プラグ１５，１６は電極パッド５，６と同様に、例えばＡｌ等の導電体材料により形成されている。ここで、第一の電極パッド５に接続された第一のプラグ１５は、第一の貫通電極８に包含され、第一の貫通電極８と電気的に接続された状態となっている。また、第二の電極パッド６に接続された第二のプラグ１６の頂点を含む先端部は第二の貫通電極９内に突入し、第二の貫通電極９と電気的に接続された状態となっている。これにより、各貫通電極８，９は各プラグ１５，１６を介して各電極パッド５，６に電気的に接続された状態となっている。
【００２３】
このとき、基体２には薄型化加工による加工誤差により、基体２の厚さ寸法Ｔ１，Ｔ２には、ばらつきが発生している。加えて、孔１０，１１を形成するためのエッチングの速度の違いにより、孔１０，１１の深さ寸法Ｄ１，Ｄ２にばらつきが発生している。このばらつきを吸収するために、各プラグ１５，１６の高さＨは、基体２に複数形成された貫通電極８，９の間での電極パッド５，６から貫通電極８，９の末端１７，１８までの距離ｄの最大値以上となっている。
【００２４】
すなわち、厚さ寸法の最大値Ｔ２を推定し、さらに孔１０，１１のエッチング加工のばらつきから深さ寸法の最小値Ｄ２を推定し、電極パッド６から貫通電極９までの距離ｄの最大値を算出する。そして、プラグ１６の高さＨをその最大値より高く設定している。
ここで、電極パッド５，６から貫通電極８，９の末端１７，１８までの距離ｄは、基体２の薄型化加工後の各孔１０，１１の形成箇所における基体２の厚さ寸法Ｔ１，Ｔ２から各孔１０，１１の深さ寸法Ｄ１，Ｄ２を差し引いて算出した距離ｄである。尚、基体２の厚さ寸法Ｔ１，Ｔ２には第一の絶縁膜４の厚さを含むものとする。
また、貫通電極８，９とプラグおよび電極パッド５，６の大小関係は、貫通電極８，９の径Ｒ１，Ｒ２がプラグの最大径Ｒ３，Ｒ４よりも大きく、かつ電極パッド５，６の幅Ｗ１，Ｗ２および紙面に垂直方向の奥行きよりも小さい関係となっている。
【００２５】
（半導体装置の製造方法）
次に、本実施の形態の半導体装置の製造方法について説明する。尚、シリコンウエハにおける複数の半導体装置の形成領域に対して、以下の各工程を同時に実施するものとする。
図２に示すように、まず、基体２の能動面３にエッチングによりプラグ１５，１６を形成するための凹部１７，１８を形成する。基体２のエッチングには、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等のドライエッチング、またはウェットエッチングを用いることができる。凹部１７，１８は開口部の径が大きく、凹部１７，１８の深さが深くなるにつれて径が小さくなる漏斗状の先細形状に形成する。凹部１７，１８は、基体の能動面３に後の工程において形成される電極パッド５，６の形成領域から、基体２の裏面７に向けて形成する。さらに、基体２の能動面３にトランジスタやメモリ素子、その他の電子素子からなる集積回路等（図示せず）を形成する。
【００２６】
次いで、図３に示すように、熱酸化炉による酸化膜の形成、あるいはＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等により、基体２の能動面３に、例えばＳｉＯ２等の絶縁膜４を形成する。このとき、凹部１７，１８の内側にも凹部１７，１８の形状に沿って絶縁膜４を形成する。さらに、スパッタリング等により凹部１７，１８の内側に導電体材料を充填し、図４に示すように、先細形状のプラグ１５，１６を形成する。
【００２７】
次いで、能動面３の全面に、例えばＡｌ等の導電体材料からなる導電膜を形成し、必要に応じＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により平坦化する。そして、フォトリソグラフィー、エッチング等の工程を経ることにより、プラグ１５，１６の底面に電気的に接続された電極パッド５，６を形成し、さらに電極パッド５，６をトランジスタやメモリ素子、その他の電子素子からなる集積回路等に接続する。このとき、能動面に再配置配線（図示せず）等からなるウエハレベルＣＳＰ層（図示せず）を形成してもよい。
【００２８】
次に、図５に示すように、基体２の能動面３に接着剤１９を塗布し、サポート基板２０を貼り合わせる。ここで、接着剤１９としては、例えば紫外線等の光の照射により剥離することが可能な樹脂等が用いられる。また、サポート基板２０としては、例えばガラス基板等、接着剤１９を剥離させる光を透過するものが用いられる。また、サポート基板２０は基体２と同じ大きさもしくはそれに近い大きさのものが望ましい。例えば、基体２が平面視で円形であった場合、サポート基板２０は基体と同径もしくはそれに近い径のものを用いることが望ましい。
【００２９】
次いで、基体２の薄型化加工を行う。基体２の裏面７´から研削することにより基体２を薄型化していく。その後、スピンエッチング、ドライポリッシュ等により、研削により基体２の裏面７に形成された破砕層を取り除く。これにより、基体２の厚さ寸法Ｔを、例えば１００μｍ程度まで薄型化する。尚、後述する図６〜図８では、サポート基板２０および接着剤１９を省略して表している。
【００３０】
続いて、図６に示すように、基体２の裏面７から能動面３上に形成された電極パッド５，６に向けて、例えばＲＩＥ等のドライエッチングにより、貫通電極８，９を形成するための孔１０，１１を穿設する。このとき、いずれかの孔１０，１１が基体２を貫通したとき、またはそれ以前にエッチングを停止する。すなわち、基体２の薄型化加工による厚さ寸法Ｔの寸法誤差と、基体２の裏面７全体におけるエッチングの速度分布を考慮し、最短時間で基体２を貫通し絶縁膜４に到達する孔１０の加工時間を求めておく。そして、エッチング量（時間）をその求めた加工時間またはそれよりも短い時間に設定する。その後、形成した孔１０，１１の終端部に突出したプラグ１５，１６の表面の絶縁膜４、孔１０の終端部に露出した電極パッド５の裏面１２の絶縁膜４をエッチングにより除去する。例えば、ＳｉＯ２により形成された絶縁膜４は、酸化膜エッチングによって除去することができる。
【００３１】
次に、図７に示すように、ＣＶＤ法等により孔１０，１１の側壁および基体２の裏面７に第二の絶縁膜１４を形成する。第二の絶縁膜１４は例えば、ＳｉＯ２、ＳｉＮ等により形成する。続いて、図８に示すように、酸化膜エッチング等により、プラグ１５，１６の表面に形成された第二の絶縁膜１４を除去する。ここで、電極パッド５の裏面１２の第一の絶縁膜４に到達した第一の孔１０では、電極パッド５の裏面１２の第一の絶縁膜１４も除去する。このとき、基体２の裏面７の第二の絶縁膜１４を保護するため、基体２の裏面７の孔１０，１１を除く全面をレジスト（図示せず）によってコーティングしておく。
【００３２】
次いで、孔１０，１１の内部に導電体材料を充填する。まず、逆スパッタリングにより電極パッド５の裏面１２およびプラグ１５，１６の表面の自然酸化膜を除去する。その後、孔１０，１１の側壁等に下地膜を形成する。まず、ＴｉＷやＴｉＮ等からなるバリア層をスパッタリングにより形成する。さらに、ＣｕやＡｕ、Ａｇ等からなるシード層をスパッタリングにより形成する。
【００３３】
続いて、シード層を電極として、電界メッキ法により孔１０，１１の内部に導電体材料を充填し、同時に基体２の裏面７にランド２１，２２を形成する。その後、サポート基板２０側から接着剤１９に紫外線等を照射することにより、サポート基板２０と基体２を剥離させる。そして、シリコンウエハにおける複数の半導体装置の形成領域をダイシングにより個片化する。以上により、図１に示す半導体装置１を得ることができる。
【００３４】
次に、本実施形態の作用について説明する。
基体２の裏面７´を研磨して基体２を薄型化する際に、基体２には厚さ寸法Ｔの寸法誤差を生じる。また、サポート基板２０を貼り合わせる際に、基体２には反りが生じる。また、複数の孔１０，１１を基体２の裏面７からエッチングによって形成する際に、基体２の裏面７の全体でエッチングの条件を均一に保つことは困難であるため、面内のエッチング速度に速度分布を生じる。
【００３５】
このような厚さ寸法Ｔ、基体２の反り、およびエッチング速度等のばらつきの影響により、基体２の裏面７から形成された孔１０，１１が基体２の能動面３の電極パッド５，６の裏面１２，１３の絶縁膜４に到達するまでの時間にもばらつきを生じる。このため、従来は、図１４に示すように、先に絶縁膜４に到達した第一の孔１０は、他の第二の孔１１が絶縁膜４に到達するまでの間、過剰にエッチングされていた。これにより、図１５に示すように、絶縁膜４の近傍の第一の孔１０の側壁が絶縁膜４に沿う方向に侵食され、第一の孔１０の側壁にノッチＮが発生する原因となっていた。
【００３６】
しかしながら、本実施の形態では基体２の裏面７から貫通電極８，９を形成するための孔１０，１１を形成する際に、最短時間で電極パッド５の裏面１２に形成された絶縁膜４に到達する第一の孔１０の加工時間を求め、エッチング量（時間）をその求めた加工時間に設定してエッチングを行う。したがって、いずれかの孔１０，１１が基体２を貫通したとき、すなわち電極パッド５，６の裏面１２，１３に形成された絶縁膜４が露出したときにエッチングを停止することにより、先に絶縁膜４に到達した第一の孔１０が過剰にエッチングされることを防止して、ノッチＮの発生を防止することができる。
【００３７】
また、第二の孔１１は基体を貫通せず、第二の貫通電極は第二の電極パッド６に到達していないが、プラグ１５，１６の高さＨを、電極パッド５，６から貫通電極８，９までの距離ｄの最大値以上としたことで、プラグ１６の先端を含むプラグ１６の一部を、第二の孔１１の終端部から確実に突出させることができる。これにより、第二の孔１１に形成される第二の貫通電極９を電極パッド６まで到達させることなく、プラグ１６を介して電極パッド６と電気的に接続することができる。
【００３８】
また、基体２の薄型化加工のばらつきから厚さ寸法の最大値Ｔ２を推定し、孔のエッチング加工のばらつきから深さ寸法の最小値Ｄ２を推定した。そして、基体２の薄型化加工後の厚さ寸法の最大値Ｔ２から、貫通電極８，９を形成するため基体２に形成される孔１０，１１の深さ寸法の最小値Ｄ２を差し引いて、電極パッド６から貫通電極９までの距離ｄの最大値を算出した。そして、プラグ１６の高さＨをその最大値より高く設定した。
これにより、プラグ１５，１６の高さＨを、電極パッド５，６から貫通電極８，９までの距離ｄの最大値以上とすることができる。したがって、第二の電極パッド６から第二の貫通電極９までの距離ｄが最大となる部分でも、第二のプラグ１６を第二の貫通電極９内に突入させ、第二のプラグ１６を介して第二の貫通電極９と第二の電極パッド６を確実に接続することができる。
【００３９】
また、プラグ１５，１６が先細形状に形成されているので、図５に示すように、半導体装置１の製造時にプラグ１５，１６の表面に絶縁膜４が形成される場合であっても、プラグ１５，１６の表面をエッチングの方向に対して交叉させることができる。したがって、プラグ１５，１６の表面に形成された絶縁膜４を異方性エッチング等によって容易に除去することができる。よって、基端と先端の幅（径）が一様な形状のプラグを用いた場合と比較して、生産性が向上し、貫通電極８，９とプラグ１５，１６の接続面積を容易に増加させることができる。加えて、プラグ１５，１６の体積を減少させ、導電体材料を減少させることができる。したがって、プラグ１５，１６の形成を容易にして生産性を向上させると共に、導電体材料のコストを削減することができる。
【００４０】
また、貫通電極８，９の幅（径）Ｒ１，Ｒ２がプラグの最大幅（最大径）Ｒ３，Ｒ４よりも大きいので、基体２に貫通電極８，９を形成するための孔１０，１１を形成する際に、孔１０，１１の内側にプラグ１５，１６を、最大径を有する底面の周縁から頂点まで、すべて収容することができる。したがって、プラグ１５，１６の高さＨの全体を、孔１０，１１のばらつきを吸収するための余裕代として利用することができる。また貫通電極８，９の幅（径）Ｒ１，Ｒ２が電極パッド５，６の幅Ｗ１，Ｗ２よりも小さいので貫通電極８，９を形成するための孔１０，１１が電極パッド５，６に到達しても、貫通電極８，９は電極パッド５，６の形成領域内に収まる。したがって、能動面３に形成された集積回路等に悪影響を及ぼすことがない。
【００４１】
したがって、本実施形態によれば、電極パッド５，６から貫通電極８，９までの距離ｄにばらつきを生じた場合であっても、プラグ１５，１６の高さＨによってこのばらつきを吸収し、貫通電極８，９と電極パッド５，６を確実に接続することができる。よって、接続信頼性の高い貫通電極８，９を備えた半導体装置１を得ることができる。また、プラグ１５，１６の高さＨによって貫通電極８，９から電極パッド５，６までの距離ｄのばらつきを吸収することができるので、エッチングの速度を上昇させることができる。したがって、半導体装置１の生産性を向上することができる。
【００４２】
[第二実施形態]
次に、本発明の第二実施形態について、図２、図３、図５〜８を援用し、図９および図１０を用いて説明する。本実施形態では、図９および図１０に示すように、プラグ１５，１６が電気絶縁材料からなるコア２３，２４の周囲に導電体層２５，２６を配置して形成されている点で第一実施形態と異なっている。その他は第一実施形態と同様であるので、同一の部分には同一の符号を付して説明は省略する。
【００４３】
図９に示すように、各電極パッド５，６の裏面１２，１３には、内部に電気絶縁材料のコア２３，２４を備え、垂直断面の形状が逆三角形をなす、例えば円錐形状の先細形状のプラグ１５，１６が、頂点を貫通電極８，９に向けた状態で立設されている。コア２３，２４の周囲の導電体層２５，２６は電極パッド５，６と同様に、例えばＡｌ等の導電体材料により形成され、プラグ１５，１６の底面において電極パッド５，６に電気的に接続している。
【００４４】
このようなプラグ１５，１６の製造方法としては、第一実施形態と同様の工程を経て、基体２の能動面３に絶縁膜４を形成した後、図１０に示すように、スパッタリング等により凹部１７，１８の内側に導電体層２５，２６を形成し、さらに、導電体層２５，２６の内側に電気絶縁材料を充填することでコア２３，２４を形成し、先細形状のプラグ１５，１６を形成する。
【００４５】
したがって、本実施の形態によれば、プラグ１５，１６のコア２３，２４の周囲の導電体層２５，２６が電極パッド５，６と電気的に接続され、プラグ１５，１６の形状は第一実施形態と同様であるので、第一実施形態と同様の効果を得ることができる。加えて、プラグ１５，１６を形成するための導電体材料を減少させることができ、生産性の向上および導電体材料のコストを削減することができる。
【００４６】
[第三実施形態]
次に、本発明の第三実施形態について、図２、図３および図５〜８を援用し、図１１および図１２を用いて説明する。本実施形態では、図１１および図１２に示すように、各電極パッド５，６から複数のプラグ１５ａ〜ｃ，１６ａ〜ｃが立設されている点で第一実施形態と異なっている。その他は第一実施形態と同様であるので、同一の部分には同一の符号を付して説明は省略する。
【００４７】
図１１に示すように、各電極パッド５，６の裏面１２，１３には、垂直断面の形状が逆三角形をなす、例えば円錐形状の先細形状のプラグ１５〜ｃ，１６ａ〜ｃが、底面を電極パッド５，６に電気的に接続し、頂点を貫通電極８，９に向けた状態で複数立設されている。プラグ１５ａ〜ｃ，１６ａ〜ｃは電極パッド５，６と同様に、例えばＡｌ等の導電体材料により形成されている。
【００４８】
このようなプラグ１５ａ〜ｃ，１６ａ〜ｃの製造方法としては、第一実施形態と同様にＲＩＥ等のドライエッチングやウェットエッチングにより能動面３にプラグ１５ａ〜ｃ，１６ａ〜ｃを形成するための凹部１７ａ〜ｃ，１８ａ〜ｃを複数形成する。そして、第一実施形態と同様に基体２の能動面３に絶縁膜４を形成した後、スパッタリング等により基体２の能動面３に導電体層を形成し、さらに、凹部１７ａ〜ｃ，１８ａ〜ｃの内側に導電体材料を充填することで複数の先細形状のプラグ１５ａ〜ｃ，１６ａ〜ｃを形成する。
【００４９】
したがって、本実施の形態によれば、貫通電極８，９が複数のプラグ１５ａ〜ｃ，１６ａ〜ｃを介して電気的に接続された状態となるので、第一実施形態と同様の効果を得ることができる。加えて、プラグ１５ａ〜ｃ，１６ａ〜ｃが貫通電極８，９と複数個所で電気的に接続される。よって、一つのプラグ１５，１６を立設する場合と比較して、プラグ１５ａ〜ｃ，１６ａ〜ｃと貫通電極８，９との接触面積を増加させ、接続信頼性を向上させることができる。また、個々のプラグ１５ａ〜ｃ，１６ａ〜ｃの体積を、一つのプラグ１５，１６を立設する場合と比較して減少させることができる。したがって、プラグ１５ａ〜ｃ，１６ａ〜ｃの形成を容易にし、さらに使用する導電体材料を減少させることができる。これにより、生産性を向上させることができると共に、材料コストを削減することができる。
【００５０】
[電子機器]
次に、上述の実施形態における半導体装置を備えた電子機器について説明する。
図１３に示すように、携帯電話３００は上述の半導体装置１をその筐体内部に配設したものである。このような構成の携帯電話３００（電子機器）にあっては、接続信頼性の高い半導体装置を備えていることから、配線接続の信頼性の高いものとなる。
【００５１】
尚、本発明の技術範囲は上述の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であり、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。
【００５２】
電子機器としては、上述の携帯電話に限られることなく、種々の電子機器に適用することができる。例えば、ノート型コンピュータ、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することができる。
【００５３】
また、電極パッドの構成材料については、電極パッドに必要とされる電気的特性、物理的特性、および化学的特性に応じて適宜変更が可能である。例えば、電気抵抗の低い銅のみを用いて電極パッドを形成してもよい。また、電極パッドは、例えばＴｉ（チタン）等からなる第１層、ＴｉＮ（窒化チタン）等からなる第２層、ＡｌＣｕ（アルミニウム／銅）等からなる第３層、ＴｉＮ等からなる第４層（キャップ層）がこの順に積層されたような、積層構造であってもよい。
【００５４】
また、電極パッドの平面視における形状は四角形に限定されず、円形あるいは四角形以外の多角形であってもよい。また、貫通電極は円柱形状に限られず、断面形状が多角形の多角柱形状であってもよい。また、プラグは先細形状であれば、円錐形状に限られない。例えば、断面形状が多角形の錐体でもよく、階段状の段差を有する先細形状であってもよい。
【００５５】
また、基体に貫通電極を形成するための孔を穿設した後、プラグの表面に形成された絶縁膜を除去する工程を省略し、孔の側壁および裏面を絶縁膜で覆う工程の後のプラグ表面の絶縁膜を除去する工程によって代用してもよい。この場合、製造工程を単純にし、生産性を向上することができる。
【００５６】
また、各半導体装置の複数の貫通電極間で電極パッドと貫通電極の距離がばらつく場合だけでなく、各半導体装置の１つの貫通電極同士、あるいは異なるロット間で電極パッドと貫通電極の距離がばらつく場合等にも、本発明を適用できることは言うまでもない。
【図面の簡単な説明】
【００５７】
【図１】本発明の第一実施形態における半導体装置の要部の拡大断面図である。
【図２】図１の半導体装置の製造工程説明図である。
【図３】図１の半導体装置の製造工程説明図である。
【図４】図１の半導体装置の製造工程説明図である。
【図５】図１の半導体装置の製造工程説明図である。
【図６】図１の半導体装置の製造工程説明図である。
【図７】図１の半導体装置の製造工程説明図である。
【図８】図１の半導体装置の製造工程説明図である。
【図９】本発明の第二実施形態における半導体装置の要部の拡大断面図である。
【図１０】図９の半導体装置の製造工程説明図である。
【図１１】本発明の第三実施形態における半導体装置の要部の拡大断面図である。
【図１２】図１１の半導体装置の製造工程説明図である。
【図１３】本発明の電子機器の一実施形態の斜視図である。
【図１４】従来の半導体装置の要部の拡大断面図である。
【図１５】図１４のＡ部の拡大図である。
【符号の説明】
【００５８】
１  半導体装置、２  基体、３  能動面、５  電極パッド、６  電極パッド、７  裏面、８  貫通電極、９  貫通電極、１０  孔、１１  孔、１５  プラグ、１６  プラグ、１５ａ〜ｃ  プラグ、１６ａ〜ｃ  プラグ、２３  コア、２４  コア、２５  導電体層、２６  導電体層、３００  携帯電話（電子機器）、ｄ  距離、Ｄ１  孔の深さ寸法、Ｄ２  孔の深さ寸法、Ｈ  プラグの高さ、Ｔ１  厚さ寸法、Ｔ２  厚さ寸法、Ｗ１  電極パッドの幅、Ｗ２  電極パッドの幅、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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