(57)【要約】【課題】選択的にＦＵＳＩゲート電極を形成した簡単な構造の半導体装置及びその製造方法を提供することである。【解決手段】本発明の１態様による半導体装置は、半導体基板上にゲート絶縁膜を介して設けられ、金属シリサイドからなる第１のゲート電極と、前記第１のゲート電極の側面に隣接して設けられた第１の絶縁膜と、前記第１の絶縁膜を含む第１の側壁とを備えた第１の電界効果型トランジスタと、前記半導体基板上にゲート絶縁膜を介して設けられ、多結晶シリコンを含む導電体膜からなる第２のゲート電極と、前記第２のゲート電極の側面に隣接して設けられた第２の絶縁膜と、前記第２の絶縁膜を含む第２の側壁とを備えた第２の電界効果型トランジスタとを具備する。【選択図】図２
2008103644.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して設けられ、金属シリサイドからなる第１のゲート電極と、
前記第１のゲート電極の側面に隣接して設けられた第１の絶縁膜と、
前記第１の絶縁膜を含む第１の側壁と
を備えた第１の電界効果型トランジスタと、
前記半導体基板上にゲート絶縁膜を介して設けられ、多結晶シリコンを含む導電体膜からなる第２のゲート電極と、
前記第２のゲート電極の側面に隣接して設けられた第２の絶縁膜と、
前記第２の絶縁膜を含む第２の側壁と
を備えた第２の電界効果型トランジスタと
を具備することを特徴とする半導体装置。
【請求項２】
前記第１の電界効果型トランジスタは、ｐチャネルトランジスタであり、前記第１の絶縁膜は、シリコン窒化膜であり、前記第１のゲート電極と前記第１の絶縁膜との距離は、５ｎｍ以下であり、
前記第２の電界効果型トランジスタは、ｎチャネルトランジスタであり、前記第２の絶縁膜は、少なくとも１０ｎｍの厚さのシリコン酸化膜である
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２のゲート電極のゲート長は、５０ｎｍ以下であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の側壁の高さは、前記第１のゲート電極の高さと等しく、前記第２の側壁の高さは、前記第２のゲート電極の高さよりも低いことを請求項１ないし３のいずれか１に記載の半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を介してポリシリコンからなる第１のゲート電極及び第２のゲート電極を形成する工程と、
前記第１のゲート電極の側面に隣接してシリコン窒化膜を形成する工程と、
前記第１のゲート電極に前記シリコン窒化膜を含む第１の側壁を形成し、前記第２のゲート電極にその側面に隣接して設けられたシリコン酸化膜を含む第２の側壁を形成する工程と、
前記第１及び第２のゲート電極及び前記第１及び第２の側壁をマスクとして前記半導体基板中に第１及び第２の拡散層を形成する工程と、
前記第１及び第２のゲート電極の上面に接するシリサイド金属を堆積する工程と、
前記第１及び第２のゲート電極を同時にシリサイド化させて、前記第１のゲート電極をフルシリサイド構造に、前記第２のゲート電極を部分シリサイド構造にする工程と
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタを含む半導体装置およびその製造方法に係り、特に、ゲート電極に金属シリサイドを用いる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
電界効果型トランジスタ（以降、ＦＥＴ（field effect transistor）と表す）の微細化が進むにつれて、トランジスタ性能向上と特性ばらつき抑制とを両立させることが困難になってきている。ｎチャネルＭＯＳ（metal silicon semiconductor）ＦＥＴ（以降、ｎＭＯＳＦＥＴ又は単にｎＭＯＳと表す）とｐチャネルＭＯＳＦＥＴ（以降、ｐＭＯＳＦＥＴ又は単にｐＭＯＳと表す）とを備えたＣＭＯＳ（complementary MOS）半導体装置では、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとについて、それぞれ性能と特性ばらつきを考慮して最適化することが要求されてきている。特に、デサインルールが５０ｎｍ以下になるＣＭＯＳ半導体装置では、本質的かつ致命的な問題に直面している。例えば、チャネル部のドーパント濃度のゆらぎに起因するしきい値電圧（Ｖｔｈ）のばらつきの顕在化、ゲート電極内に空乏層が発生することによる実効的なゲート絶縁膜膜厚の増大、等である。
【０００３】
その解決方法の１つとして、ポリシリコンゲート電極を全ての厚さにわたりシリサイド化させる、いわゆるフルシリサイド（ＦＵＳＩ：full silicide）ゲート電極技術がある（例えば、特許文献１参照）。しかし、１つの半導体装置中の全てのＭＯＳＦＥＴをＦＵＳＩゲート電極にする必要がなく、一部のＭＯＳＦＥＴ、例えば、ｐＭＯＳＦＥＴだけをＦＵＳＩゲート電極にすることが好ましい。一部のＭＯＳＦＥＴだけを選択的にＦＵＳＩゲート電極にする技術が、例えば、特許文献２に開示されている。これらの技術では、ＦＵＳＩにするゲート電極のポリシリコン膜を選択的に薄膜化させたり、ソース／ドレインのシリサイド化とゲート電極のシリサイド化とを個別に行ったりする等、製造プロセスが複雑である。
【特許文献１】米国特許第６，９２９，９９２号明細書
【特許文献２】特開２００５−２２８８６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、選択的にＦＵＳＩゲート電極を形成した簡単な構造の半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の１態様による半導体装置は、半導体基板上にゲート絶縁膜を介して設けられ、金属シリサイドからなる第１のゲート電極と、前記第１のゲート電極の側面に隣接して設けられた第１の絶縁膜と、前記第１の絶縁膜を含む第１の側壁とを備えた第１の電界効果型トランジスタと、前記半導体基板上にゲート絶縁膜を介して設けられ、多結晶シリコンを含む導電体膜からなる第２のゲート電極と、前記第２のゲート電極の側面に隣接して設けられた第２の絶縁膜と、前記第２の絶縁膜を含む第２の側壁とを備えた第２の電界効果型トランジスタとを具備する。
【０００６】
本発明の他の１態様による半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してポリシリコンからなる第１のゲート電極及び第２のゲート電極を形成する工程と、前記第１のゲート電極の側面に隣接してシリコン窒化膜を形成する工程と、前記第１のゲート電極に前記シリコン窒化膜を含む第１の側壁を形成し、前記第２のゲート電極にその側面に隣接して設けられたシリコン酸化膜を含む第２の側壁を形成する工程と、前記第１及び第２のゲート電極及び前記第１及び第２の側壁をマスクとして前記半導体基板中に第１及び第２の拡散層を形成する工程と、前記第１及び第２のゲート電極の上面に接するシリサイド金属を堆積する工程と、前記第１及び第２のゲート電極を同時にシリサイド化させて、前記第１のゲート電極をフルシリサイド構造に、前記第２のゲート電極を部分シリサイド構造にする工程とを具備する。
【発明の効果】
【０００７】
本発明によって、選択的にＦＵＳＩゲート電極を形成した簡単な構造の半導体装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【０００８】
本発明の実施形態によれば、複数のタイプのＭＯＳＦＥＴを含む半導体装置において互いに異なるゲート電極側壁を形成することによって、選択的にフルシリサイド（ＦＵＳＩ）ゲート電極を形成した半導体装置及びその製造方法が提供される。
【０００９】
ＣＭＯＳ半導体装置において、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴの両者をＦＵＳＩゲート電極にすると、チャネル部のドーパントのゆらぎに起因するしきい値電圧（Ｖｔｈ）のばらつきは、ｐＭＯＳ及びｎＭＯＳにおいて同様に改善される。しかしその他の特性においては、ｐＭＯＳＦＥＴの性能を大きく向上させることができるが、ｎＭＯＳＦＥＴの性能を劣化させてしまう場合がある。そのいくつかの例を下記に説明する。
【００１０】
ＳＲＡＭ（static random access memory）のようにｐＭＯＳとｎＭＯＳとを隣接させて配置し、ｐＭＯＳのゲート電極にはｐ型の不純物を高濃度にドープし、ｎＭＯＳのゲート電極にはｎ型の不純物を高濃度にドープした場合を考える。この場合に、デサインルールが５０ｎｍ以下のＳＲＡＭのように、ｐＭＯＳとｎＭＯＳとがごく近接して設けられる場合にそれぞれ反対の導電型の不純物が半導体装置の製造工程中に相互のゲート電極中に拡散する。図１は、この相互拡散の影響を示す相互の間隔としきい値電圧（Ｖｔｈ）の変化量を示す図であり、図１（ａ）、（ｂ）は、それぞれｐＭＯＳ、ｎＭＯＳの特性を示す。ｐＭＯＳの場合には、ポリシリコンゲート電極では、破線で示したように相互の距離が０．１５μｍ以下に小さくなると相互拡散のためにＶｔｈの変化量が大きくなる。しかし、ＦＵＳＩゲート電極では、このような変化はほとんど生じない。一方、ｎＭＯＳでは、ポリシリコンゲート電極、ＦＵＳＩゲート電極のいずれにおいても、上記のようなＶｔｈの変化はほとんど見られない。したがって、ｐＭＯＳでは、ＦＵＳＩゲート電極にする効果が大きいといえる。
【００１１】
また、ゲート電極内部に形成される空乏層の影響は、ポリシリコンゲート電極からＦＵＳＩゲート電極に変えることによって、ｐＭＯＳでは、ゲート酸化膜換算で０．４ｎｍ程度の薄膜化効果がある。しかし、ｎＭＯＳでは、効果があるもののｐＭＯＳより小さく、ゲート酸化膜換算で０．１ｎｍ程度である。
【００１２】
さらに、ｎＭＯＳにおいてＦＵＳＩゲート電極にすることによる特性の劣化は、例えば、ゲート電極端部においてリーク電流が２倍程度に増大すること、低しきい値を実現することが困難になること等が明らかにされている。
【００１３】
以下に、本発明の実施形態を添付した図面を参照して詳細に説明する。図では、対応する部分は、対応する参照符号で示している。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。
【００１４】
（実施形態）
本発明の１実施形態による半導体装置の断面構造の一例を図２に示す。本実施形態による半導体装置１００は、半導体基板１０、例えばシリコン基板上に形成された第１の半導体素子１１０、例えばｐＭＯＳＦＥＴ（ｐＭＯＳ）及び第２の半導体素子２１０、例えばｎＭＯＳＦＥＴ（ｎＭＯＳ）を備える。
【００１５】
第１の半導体素子（ｐＭＯＳ）１１０の第１のゲート電極１２０は、全体が第２の導電体膜１４２、例えば、ニッケルシリサイド（ＮｉＳｉ）からなるフルシリサイド（ＦＵＳＩ）ゲート電極である。第１のゲート電極１２０は、その側面から５ｎｍ以下の距離に隣接して設けられたシリコン窒化膜（Ｓｉ３Ｎ４膜）からなる第１の側壁絶縁膜１３２を含む第１のゲート側壁１３０を備える。
【００１６】
第２の半導体素子（ｎＭＯＳ）２１０の第２のゲート電極２２０は、第１の導電体膜２４、例えば、ポリシリコン膜と第２の導電体膜２４２、例えば、ＮｉＳｉとを含む、部分シリサイドゲート電極である。第２のゲート電極２２０は、その側面に隣接して設けられた１０ｎｍ以上の厚さを有するシリコン酸化膜（ＳｉＯ２膜）からなる第２の側壁絶縁膜３４を含む第２のゲート側壁２３０を備える。したがって、第２のゲート側壁２３０は、第１のゲート側壁１３０と異なる構造を有する。
【００１７】
第１及び第２のゲート電極１２０，２２０の、例えば、ＮｉＳｉからなる第２の導電体膜１４２，２４２は、同時に形成されるが、上記のように側壁構造を変えることにより形成されるシリサイド層の厚さを制御している。さらに、これらの第２の導電体膜１４２，２４２は、ソース／ドレイン１３８，２３８上に形成される第２の導電体層１４０，２４０とも同時に形成することができる。すなわち、必要な全てのシリサイド層を１回のシリサイド化工程で形成することができる。本実施形態は、後で詳しく述べるようにゲート長が５０ｎｍ以下の微細な半導体装置に特に有効である。
【００１８】
本実施形態による半導体装置１００の製造工程の一例を図３に示した工程断面図を参照して説明する。
【００１９】
図３（ａ）を参照して、半導体基板１０、例えば、シリコン基板に素子分離１２及びウェル１１４，２１４を形成する。素子分離１２は、素子分離領域の半導体基板１０に浅い溝を形成し、素子分離絶縁膜、例えば、ＳｉＯ２膜によって素子分離溝を埋めるＳＴＩ（shallow trench isolation）を用いることができる。しかし、その他の方法、例えば、ＬＯＣＯＳ（local oxidation of silicon）により形成することもできる。
【００２０】
第１の半導体素子１１０、例えば、ｐＭＯＳを形成する領域１１１に、ｎ型不純物、例えばリン（Ｐ）を深くドープして第１のウェル１１４、例えば、ｎウェルを形成する。同様に、第２の半導体素子２１０、例えば、ｎＭＯＳを形成する領域２１１に、ｐ型不純物、例えば、ボロン（Ｂ）を深くドープして第２のウェル２１４、例えば、ｐウェルを形成する。
【００２１】
図３（ｂ）を参照して、半導体基板１０の表面全面にゲート絶縁膜２２を形成する。ゲート絶縁膜２２として、例えば、熱酸化又はＣＶＤ（chemical vapor deposition）により形成したＳｉＯ２膜、シリコン酸窒化膜（ＳｉＯＮ膜）又はこれらより大きな誘電率を有する高誘電率絶縁膜、例えば、タンタル酸化膜（Ｔａ２Ｏ５膜）を使用することができる。ゲート絶縁膜２２の厚さは、半導体装置の設計によって異なるが、ＳｉＯ２膜厚換算で、例えば、１．０ｎｍから１．８ｎｍとすることができる。
【００２２】
ゲート絶縁膜２２上の全面に第１の導電体膜２４を形成する。第１の導電体膜２４として、例えば、ＣＶＤにより形成したポリシリコン膜を使用できる。第１の導電体膜２４の膜厚は、後で詳しく述べるフルシリサイド化のために６０ｎｍから１００ｎｍにすることが好ましい。第２の半導体素子２１０を形成する領域２１１の第１の導電体膜２４にｎ型不純物、例えば、リン（Ｐ）又はヒ素（Ａｓ）をドープする。その後、必要であれば、第１の半導体素子１１０を形成する領域１１１の第１の導電体膜２４にｐ型不純物、例えば、ボロン（Ｂ）をドープすることができる。
【００２３】
次に、レジスト膜（図示せず）に第１及び第２のゲート電極１２０，２２０のパターンを形成し、レジスト膜をマスクとして、例えば、ＲＩＥ（reactive ion etching）により第１の導電体膜２４をエッチングして第１及び第２のゲート電極１２０、２２０をパターニングする。ゲート電極のパターニングは、上記のようなレジストマスクでなくＳｉＯ２膜又はＳｉ３Ｎ４膜のようなハードマスクにゲート電極のパターンを転写して、これをマスクとしてエッチングを行うこともできる。
【００２４】
ゲート電極の加工によるゲート絶縁膜２２の信頼性劣化を改善させるために、ゲート後酸化を行うことができる。ゲート後酸化は、例えば、６５０℃から７５０℃で行い、０．５ｎｍから２．０ｎｍ程度の後酸化膜２６を第１及び第２のゲート電極１２０，２２０の表面に形成する。ゲート後酸化を上記の温度で行うことにより、ゲート電極にドープした不純物が不活性化することを抑制できる。ゲート後酸膜２６は、その後、必要に応じて除去することができる。また、ゲート後酸化を省略することができる。
【００２５】
図３（ｃ）を参照して、第１及び第２のゲート電極１２０，２２０をマスクとしてイオン注入を行い、浅くかつ低不純物濃度の拡散層である第１及び第２のエクステンション１２８，２２８を形成する。第１の半導体素子１１０を形成する領域１１１のシリコン基板１０には、例えば、ボロン（Ｂ）をドープし、第２の半導体素子２１０を形成する領域２１１には、例えば、ヒ素（Ａｓ）をドープする。このエクステンション形成時に、ＭＯＳＦＥＴの短チャネル特性の改善及びエクステンションのシート抵抗の改善のために、オフセットスペーサを形成することもできる。
【００２６】
次に、第１及び第２のゲート電極１２０，２２０を覆うように全面に第１の側壁絶縁膜１３２を形成する。第１の側壁絶縁膜１３２は、例えば、ＬＰＣＶＤ（low pressure CVD）で形成したＳｉ３Ｎ４膜である。その後、例えば、ＲＩＥにより第１の側壁絶縁膜１３２を異方性エッチングして、第１及び第２のゲート電極１２０，２２０の側面にのみ第１の側壁絶縁膜１３２を残す。さらに、第１の半導体素子領域１１１をレジスト膜（図示せず）で覆い、第２のゲート電極２２０の側面に形成された第１の側壁絶縁膜１３２を除去する。このようにして、図３（ｃ）に示した構造が形成される。
【００２７】
次に、図２を参照して、第２の側壁絶縁膜３４を全面に形成し、さらにその上に第３の側壁絶縁膜３６を堆積する。第２の側壁絶縁膜３４は、１０ｎｍ以上の厚さを有するＳｉＯ２膜であり、例えば、ＣＶＤにより堆積した厚さ１０〜２０ｎｍのＳｉＯ２膜である。第３の側壁絶縁膜３６として、例えば、ＣＶＤにより４００℃から６００℃で堆積した厚さ１０〜８０ｎｍのＳｉ３Ｎ４膜を使用することができる。
【００２８】
シリコン基板１０をエッチングのストッパとして第３及び第２の側壁絶縁膜３６，３４を、例えば、ＲＩＥにより異方性エッチングして、第１及び第２のゲート電極１２０，２２０に第１及び第２のゲート側壁１３０，２３０を形成する。第１の半導体素子１１０の第１のゲート側壁１３０は、第１、第２及び第３の側壁絶縁膜１３２，３４，３６からなる３層の側壁であり、第２の半導体素子２１０の第２のゲート側壁２３０は、第２及び第３の側壁絶縁膜３４，３６からなる２層の側壁である。このようにして、図２に示されているように、第１の半導体素子１１０と第２の半導体素子２１０とにおいて異なる構造の第１及び第２ゲート側壁１３０，２３０を形成することができる。
【００２９】
次に、第２の半導体素子領域２１１をレジスト膜（図示せず）で覆い、第１のゲート電極１２０及び第１のゲート側壁１３０をマスクとして第１の半導体素子１１０を形成する領域１１１のシリコン基板１０に第１のエクステンション１２８よりも深く高濃度のｐ型不純物、例えば、ボロン（Ｂ）をイオン注入する。同様に、第２のゲート電極２２０及び第２のゲート側壁２３０をマスクとして第２の半導体素子２１０を形成する領域２１１のシリコン基板１０に第２のエクステンション２２８よりも深く高濃度のｎ型不純物、例えば、ヒ素（Ａｓ）をイオン注入する。注入した不純物を電気的に活性化させるために、例えば、ＲＴＡ（rapid thermal annealing）又はスパイクアニール等により、例えば、９５０℃から１１００℃程度の温度で短時間アニールを行い、ソース／ドレイン拡散層を形成する。このようにして、第１の半導体素子１１０の第１のソース／ドレイン１３８及び第２の半導体素子２１０の第２のソース／ドレイン２３８を形成することができる。
【００３０】
次に、第１及び第２のゲート電極１２０，２２０上面及び第１及び第２のソース／ドレイン１３８，２３８表面の酸化膜２２，２６を、例えば、ウェットエッチングにより除去して、シリコン表面を露出させる。そして、全面にシリサイド用金属（図示せず）、例えば、スパッタリングによりニッケルを堆積する。ニッケルの膜厚は、第２のゲート電極２２０を完全にシリサイド化するために十分であり、かつ同時にシリサイドを形成するソース／ドレインのリーク電流を増加させない膜厚であり、好ましくは６ｎｍ〜１２ｎｍである。
【００３１】
その後、第１のシリサイド化アニールを行う。第１のシリサイド化アニールは、完全にシリサイド化が行われないような低温、短時間のアニールであり、例えば、３５０℃程度のＲＴＡ（rapid thermal annealing）である。この第１のアニールにより、シリサイド用金属膜と接しているゲート電極１２０，２２０の上面のシリコン２４及び第１及び第２のソース／ドレイン１３８，２３８のシリコンが反応して中間的なシリサイドが形成される。シリサイド用金属３４としてＮｉを使用する場合、中間的なシリサイドは、例えば、ＮｉｘＳｉ（１＜ｘ＜２）の組成を有する。第１のシリサイド化アニールの後、未反応のシリサイド用金属を除去する。
【００３２】
その後、第２のシリサイド化アニールを第１のアニールより高温、例えば、５００℃程度でＲＴＡを行う。第２のアニールは、中間的なシリサイドが充分にシリコンと反応して、完全なシリサイド（例えば、ニッケルモノシリサイド（ＮｉＳｉ））を形成するように行う。
【００３３】
このアニールにより、図２に示したように、第１のゲート電極１２０の第１の導電体膜（ポリシリコン膜）２４は、第１の側壁１３０の効果により膜厚全体がシリサイド膜１４２に変化する。すなわち、ＦＵＳＩ構造のゲート電極１２０が形成される。一方、第２のゲート電極２２０では、ポリシリコン膜２４の表面層付近のみにシリサイド膜２４２が形成され、シリサイド膜２４２とポリシリコン膜２４との２層構造の部分シリサイドゲート電極２２０が形成される。さらに、第１及び第２のソース／ドレイン１３８，２３８の表層にもシリサイド層１４０，２４０が形成される。シリサイド用金属の厚さを上記の範囲に設定することにより、シリサイド層１４０，２４０の形成によって第１及び第２のソース／ドレイン１３８，２３８のリーク電流が増加することを防止できる。
【００３４】
なお、シリサイドとしてニッケルシリサイドの他に、例えば、ニッケルプラチナシリサイド（ＮｉＰｔＳｉ）を使用することができる。この場合にも、本実施形態によりＦＵＳＩゲート電極と部分シリサイドゲート電極とを同時に作り分けることができる。
【００３５】
このようにして、図２に示した本実施形態による半導体装置１００のゲート電極の構造を形成できる。
【００３６】
その後、多層配線等の半導体装置に必要な工程を経て、本実施形態による半導体装置が完成する。
【００３７】
以上説明したように、第１の半導体素子、例えば、ｐＭＯＳのゲート電極は全体がシリサイドからなるＦＵＳＩ構造であり、第２の半導体素子、例えば、ｎＭＯＳのゲート電極はポリシリコンとシリサイドとを含む部分シリサイド構造である本実施形態にしたがった半導体装置を製造できる。
【００３８】
本実施形態では、ＦＵＳＩ構造のｐＭＯＳゲート電極と部分シリサイド構造のｎＭＯＳゲート電極及びソース／ドレインのシリサイド層の全てを、特別な処理をすることなく１回のシリサイド化工程で形成できる。すなわち、従来は、ＦＵＳＩ構造と部分シリサイド構造のゲート電極を作り分けるために、ＦＵＳＩ構造にするゲート電極のポリシリコンだけを薄膜化していたが、本実施形態では、このような工程は、不必要である。また、従来は、ゲート電極のシリサイド化とソース／ドレインのシリサイド層形成とを別々の２回のシリサイド化工程により形成していたが、本実施形態では、これらを１回のシリサイド化工程で形成することができる。このため、従来よりも、シリサイド化工程を簡略化することができる。
【００３９】
次に、本発明の実施形態において特徴的な、ゲート側壁について詳しく説明する。上記したように、ｐＭＯＳの第１のゲート側壁１３０は、Ｓｉ３Ｎ４膜からなる第１の側壁絶縁膜１３２がゲート電極１２０に隣接して設けられている。しかし、ｎＭＯＳの第２のゲート側壁２３０は、この第１の側壁絶縁膜を含まず、ＳｉＯ２膜からなる第２の側壁絶縁膜がゲート電極２３０に隣接して設けられている。このように本実施形態は、Ｓｉ３Ｎ４膜をゲート電極に隣接させて設けることによって、ゲート電極１３０のポリシリコン膜２４をフルシリサイド化することを特徴とする。
【００４０】
ポリシリコンのゲート電極がシリサイド化される膜厚は、ゲート電極と側壁のＳｉ３Ｎ４膜との間の距離によって変化する。図４は、このゲート電極とＳｉ３Ｎ４膜との間の距離と形成されるシリサイド膜厚との関係を示す図である。図４（ａ）、（ｂ）は、それぞれｐＭＯＳ、ｎＭＯＳの場合を示す。いずれの場合でも、ゲート電極に直接Ｓｉ３Ｎ４膜が接して設けられていると、形成されるシリサイド膜厚が最も厚くなる。このシリサイド化条件で形成されるシリサイド膜厚は、ｐＭＯＳでは約１１０ｎｍであるのに対してｎＭＯＳでは約９０ｎｍである。すなわち、シリサイド化はｐＭＯＳのゲート電極の方が、ｎＭＯＳよりも大きくなる。さらに、ゲート電極とＳｉ３Ｎ４膜との間に挟まれたＳｉＯ２膜が厚くなるにつれ、形成されるシリサイド膜厚が薄くなり、ＳｉＯ２膜厚が、１０ｎｍ以上になるとシリサイド膜厚は４５ｎｍ程度で一定になる。このように、ゲート側壁の構造を制御することによって、形成されるシリサイド膜厚を制御することができる。したがって、ゲート電極に６０ｎｍ以上の厚さのシリサイド層を形成するためには、ゲート電極とＳｉ３Ｎ４膜との間の距離を、５ｎｍ以下にすることが好ましい。一方、ＦＵＳＩゲート電極にしないｎＭＯＳでは、ゲート電極に接するＳｉＯ２膜を１０ｎｍ以上の膜厚とすることが好ましい。
【００４１】
ゲート電極に用いられるポリシリコン膜の膜厚は、デザインルールが５０ｎｍ以下の半導体装置では、１００ｎｍ程度が一般的である。本実施形態によれば、ｐＭＯＳのシリサイド層は、６０ｎｍから１００ｎｍの範囲で形成することができる。ｎＭＯＳで１０ｎｍ以上のＳｉＯ２膜を側壁に形成すると、シリサイド膜厚は、図４に示したように４５ｎｍであり、シリサイド膜厚のばらつきは±１０ｎｍと見積られることができる。したがって、ゲート電極のポリシリコン膜の厚さを６０ｎｍから１００ｎｍとすることにより、ｐＭＯＳではＦＵＳＩゲート電極を実現できる。同時に、ｎＭＯＳではポリシリコンが完全にシリサイドされることはなく、部分シリサイドゲート電極を実現できる。
【００４２】
次に、本実施形態を適用することが有効なゲート長について図５を参照して説明する。図５は、ゲート長としきい値電圧（Ｖｔｈ）との関係を示す図である。ゲート電極をＦＵＳＩ構造にすると、ポリシリコンゲート電極と比較してＶｔｈの絶対値が急激に大きくなる。図５に示したように、ｐＭＯＳ、ｎＭＯＳともにＦＵＳＩゲート電極では、全てのゲート長でＶｔｈが大きくなっており、ゲート長が０．０３μｍから５μｍの範囲でＦＵＳＩ構造を形成できることが示されている。図には示されていないが、ゲート長２０μｍまでＦＵＳＩ構造のゲート電極を形成できることを確認している。
【００４３】
デザインルールが５０ｎｍ以下の半導体装置では、設計の面からＶｔｈの絶対値を０．２５Ｖから０．４Ｖの範囲に制御することが望まれている。図５から、ゲート長５０ｎｍ以下のｐＭＯＳでは、ＦＵＳＩ構造にすることにより、上記のＶｔｈの要求を満足させることができる。しかし、ゲート長が５０ｎｍより大きくなると、Ｖｔｈは−０．５Ｖ程度に大きくなってしまう。一方、ｎＭＯＳでは、ＦＵＳＩ構造のゲート電極は、いずれのゲート長においてもＶｔｈが大きく、設計上の要求を満足できない。
【００４４】
また、ゲート長が５０ｎｍよりも大きなゲート電極をＦＵＳＩ構造にすると、本実施形態のようにゲート電極とソース／ドレインのシリサイド化の両方を１回のシリサイド化工程で実現することが困難になる。すなわち、ソース／ドレインのシリサイド層が厚くなりすぎて、リーク電流が増加するという問題が生じる。
【００４５】
したがって、本実施形態は、ゲート長が５０ｎｍ以下の半導体装置に適用することが好ましい。
【００４６】
（変形例）
本実施形態は、種々の変形をして実行することができる。その一例を図６に示す。図６に示した半導体装置は、第２の半導体素子２１０、例えば、ｎＭＯＳの第２のゲート側壁２３０ａの高さが、第２のゲート電極２２０の高さよりも低くなるように形成したものである。なお、第１の半導体素子１１０、例えば、ｐＭＯＳでは、第１のゲート側壁１３０の高さは、第１のゲート電極１２０の高さとほぼ等しい。このような第２のゲート側壁２３０ａ構造にすることによって、第２のゲート電極２２０のシリサイド化を抑制することができる。このような構造では、ゲート電極は、ほぼゲート側壁の高さより上の部分がシリサイド化され、ゲート側壁の高さよりも下の部分ではシリサイド化が抑制される。
【００４７】
本変形例の構造によって、第１のゲート電極１２０と第２のゲート電極２２０とでシリサイド層１４２，２４２の厚みの差を大きくでき、プロセスマージンを大きくすることができる。
【００４８】
上記した本実施形態のように第１の半導体素子、例えば、ｐＭＯＳのゲート電極が全体がシリサイドからなるＦＵＳＩ構造であり、第２の半導体素子、例えば、ｎＭＯＳのゲート電極がポリシリコンとシリサイドを含む部分シリサイド構造である半導体装置は、下記のような利点を有する。
【００４９】
ｐＭＯＳでは、ＦＵＳＩ構造によりゲート電極を低抵抗化できる。この結果、ゲート電極の空乏化を大幅に改善できる。また、ＳＲＡＭのように隣接して設けられたｎＭＯＳのゲート電極等からのドーパントの相互拡散によるしきい値のばらつきを抑制することができる。さらに、チャネル部でのキャリア濃度の揺らぎに起因するしきい値のばらつきを抑制することができる。
【００５０】
一方、ｎＭＯＳＦＥＴは、ゲート電極が部分シリサイド構造であるため、ゲートリークの増加を抑制でき、低しきい値を実現できる。
【００５１】
また、本発明の実施形態によれば、ＦＵＳＩ構造のゲート電極、部分シリサイド構造のゲート電極、及びソース／ドレインのシリサイド層を同時に形成することができ、製造工程を増加させることがない。さらに、シリサイド化に使用する金属の膜厚を上記のように適切な範囲に設定することによって、ソース／ドレインと基板との間の接合リークを抑制することができ、接合リーク特性の優れた半導体装置を形成することができる。
【００５２】
上記したように各熱処理工程の温度を適切に設定することによって、ゲート電極にドープした不純物が不活性化することを抑制できる。その結果、特にｎＭＯＳにおいて、ゲート電極の空乏化を抑制できる。
【００５３】
したがって、これらの効果によってｐＭＯＳとｎＭＯＳの両方とも高性能なＣＭＯＳ半導体装置を提供することができる。本発明の実施形態にしたがった構造を、特にデザインルールが５０ｎｍ以下のＳＲＡＭのセル部に適用することにより、ばらつきを抑えたＳＲＡＭセルを実現することが出来る。
【００５４】
以上説明してきたように、本発明の実施形態によれば、ｐＭＯＳとｎＭＯＳのゲート側壁構造を変えることにより、微細な寸法のゲート電極をＦＵＳＩ構造と部分シリサイド構造とに作り分けることが可能となる。これによって、ｐＭＯＳのトランジスタ性能を大幅に向上させる一方で、ｎＭＯＳのトランジスタ性能の劣化を招くことなく、しかも製造プロセスを簡略化することができる。
【００５５】
上記の実施形態では、ＣＭＯＳ半導体装置を例に本発明を説明したが、本発明は、ＣＭＯＳ半導体装置に限定されることなく、広範囲の半導体装置に適用できる。例えば、高速で動作する半導体素子と低速で動作する半導体素子とを含む半導体装置に適用できる。すなわち、高速半導体素子のゲート電極側壁を、上記のｐＭＯＳに適用した構造とすることで、高速半導体素子のゲート電極のみを選択的にＦＵＳＩゲート電極とすることができる。これにより、高速半導体素子の高速化に寄与する。
【００５６】
このように本発明によって、選択的にＦＵＳＩゲート電極を形成した簡単な構造の半導体装置及びその製造方法が提供される。
【００５７】
本発明は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、本発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。
【図面の簡単な説明】
【００５８】
【図１】図１は、隣接して設けられたｐＭＯＳとｎＭＯＳとにおける相互拡散の影響を説明するために示す相互の間隔としきい値電圧（Ｖｔｈ）の変化量を示す図であり、（ａ）、（ｂ）は、それぞれｐＭＯＳ、ｎＭＯＳの特性を示す。
【図２】図２は、本発明の実施形態を説明するために示す半導体装置の断面構造の一例である。
【図３】図３（ａ）から（ｃ）は、本発明の実施形態による半導体装置の製造工程の一例を説明するために示す工程断面図である。
【図４】図４は、本発明の実施形態によるゲート電極とＳｉ３Ｎ４膜との間の距離と形成されるシリサイド膜厚との関係を示す図であり、（ａ）、（ｂ）はそれぞれｐＭＯＳ、ｎＭＯＳを示す。
【図５】図５は、本発明の実施形態によるゲート長としきい値電圧（Ｖｔｈ）との関係を示す図である。
【図６】図６は、本発明の変形例の一例を説明するために示す半導体装置の断面構造である。
【符号の説明】
【００５９】
１０…半導体基板，１２…素子分離，１１４，１２４…ウェル，２２…ゲート絶縁膜，２４…第１の導電体膜，２６…後酸化膜，１３２…第１の側壁絶縁膜，３４…第２の側壁絶縁膜，３６…第３の側壁絶縁膜，１２８，２２８…エクステンション，１３８，２３８…ソース／ドレイン，１４０，１４２，２４０，２４２…第２の導電体膜（シリサイド），１００…半導体装置，１１０…第１の半導体素子，１２０…第１のゲート電極，１３０…第１のゲート側壁，２１０…第２の半導体素子，２２０…第２のゲート電極，２３０…第２のゲート側壁。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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