(57)【要約】【課題】層間絶縁膜表面のＣＭＰのアライメントマークへの影響を排除し、アライメントマークの検出を精度良く確実に行うことができる半導体装置の製造方法を提供する。【解決手段】本発明の半導体装置の製造方法は、素子分離絶縁膜３上に位置するアライメントマーク部３１内のゲート積層膜３５を選択的に除去する工程と、周囲がゲート積層膜３５で囲まれたアライメントマーク部３１内にアライメントマーク３２を形成する工程と、半導体基板２の上面に第１の層間絶縁膜１５を形成する工程と、アライメントマーク部３１内の第１の層間絶縁膜１５を選択的に除去する工程と、アライメントマーク３２周囲の素子分離絶縁膜３を除去もしくは薄膜化する工程と、アライメントマーク３２を用いてフォトリソグラフィーのアライメントを行い、第１の層間絶縁膜１５上にパターンを形成する工程と、を有する。【選択図】図４
2008041994.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の素子形成領域に半導体素子が形成され、素子形成領域外にフォトリソグラフィーで用いるアライメントマークが形成されてなる半導体装置の製造方法であって、
半導体基板の上面に素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜の形成領域を含む前記半導体基板の上面に、後にゲート電極となるゲート積層膜を形成する工程と、
前記素子分離絶縁膜上に位置するアライメントマーク形成領域内の前記ゲート積層膜を選択的に除去し、前記アライメントマーク形成領域の周囲に前記ゲート積層膜を残存させる工程と、
前記半導体基板上面の素子形成領域に第１の導電膜からなるパターンを形成するとともに、周囲が前記ゲート積層膜で囲まれた前記アライメントマーク形成領域内に前記第１の導電膜からなるアライメントマークを形成する工程と、
前記パターンおよび前記アライメントマークを形成した後、前記半導体基板の上面に層間絶縁膜を形成する工程と、
前記アライメントマーク形成領域内の前記層間絶縁膜を選択的に除去し、前記アライメントマーク形成領域の周囲の前記ゲート積層膜上に前記層間絶縁膜を残存させる工程と、
前記アライメントマークの周囲の前記素子分離絶縁膜を除去もしくは薄膜化する工程と、
前記アライメントマークを用いてフォトリソグラフィーのアライメントを行い、前記層間絶縁膜上に第２の導電膜からなるパターンを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記アライメントマーク形成領域内の前記層間絶縁膜を選択的に除去する工程において、前記アライメントマーク周囲の前記素子分離絶縁膜の除去もしくは薄膜化を、前記層間絶縁膜の選択的除去の後に連続して行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート積層膜をパターニングして前記ゲート電極を形成するのと同時に、アライメントマーク形成領域内の前記ゲート積層膜を選択的に除去することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート積層膜によりワード配線を形成し、前記第１の導電膜からなるパターンにより前記半導体基板上面の不純物拡散層に接続されるメモリセルコンタクトプラグを形成し、前記第２の導電膜からなるパターンにより前記メモリセルコンタクトプラグに接続されるビット配線コンタクトプラグを形成することを特徴とする請求項１ないし３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記層間絶縁膜を貫通して前記ビット配線コンタクトプラグを前記メモリセルコンタクトプラグに接続するためのコンタクトホールを形成するのと同時に、前記アライメントマーク形成領域内の前記層間絶縁膜を選択的に除去することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に半導体装置の製造プロセスにおけるフォトリソグラフィー工程で用いるアライメントマークの形成方法に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置は、複数層の配線の形成や上下の配線を接続するためのコンタクトプラグの形成などを繰り返して製造される。例えば、コンタクトプラグを介して上下の配線を確実に接続するためには、下層配線とコンタクトプラグ、コンタクトプラグと上層配線の接続位置がずれないようにアライメント（位置合わせ）する必要がある。このアライメントを行うため、一般に、回路パターンが形成されたレチクル（露光マスク）と半導体基板の双方にアライメントマークが形成される。レチクル上のアライメントマークはレチクル作製時に予め形成されるが、半導体基板上のアライメントマークは例えばスクライブライン近傍の素子形成領域外に工程の進展に応じて形成される。
【０００３】
ところで、近年、半導体装置の微細化に伴うＣＭＰ（Chemical Mechanical Polishing）技術による表面平坦化工程の多用化、透光性を持たない金属配線材料の多用化、アライメントマークを構成する層の薄膜化などの要因によって、半導体基板上のアライメントマークの検出が困難な状況となってきている。具体的には、アライメント時にはステッパ等の露光装置によってアライメントマークを光学的に読み取ることになる。このとき、アライメントマークとその周囲との段差が確保され、形状がある程度整っていないと、光学的な読み取りの精度が低下したり、場合によっては読み取りが不能になるという問題が生じてしまう。
【０００４】
そこで、アライメントマークを確実に検出するための一つの手法が、下記の特許文献１に開示されている。特許文献１には、例えばＭＯＳトランジスタのゲートと実質的に同じ構成であって、ゲートに対してビット線層をアライメントする際に用いるアライメントマークの例が記載されている。この構造では、半導体基板上の層間絶縁膜に基板表面を露出させる凹部（特許文献１ではマークホールと呼ばれる）が形成され、凹部の底面（半導体基板表面）上にゲートと同一構造のアライメントマークが形成されている。この構成によれば、層間絶縁膜の上面にＣＭＰ処理を施したとしても、アライメントマークが凹部の底面に位置しているので、アライメントマークがＣＭＰ処理の影響を受けることがなく、段差が確保されたアライメントマークを確実に検出することができる。
【特許文献１】特開２００１−３６０３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、通常用いられるアライメントマークは、寸法が例えば数μｍ×数十μｍの矩形状パターンが複数本配列されたものである。したがって、この種のアライメントマークに特許文献１の技術を適用すると、層間絶縁膜の一部が開口した凹部の平面寸法が１００μｍを超えるような場合も考えられる。すると、開口寸法が広いためにいくらアライメントマークが凹部の底面に位置していると言っても、アライメントマークがＣＭＰ処理の影響を受け、ディッシングと呼ばれる研磨ムラにより段差が低くなったり、形状が歪んでしまう恐れがある。あるいは、開口寸法はそれ程広くないとしても、半導体装置の微細化に伴って層間絶縁膜の膜厚が薄くなった場合には、やはりアライメントマークがＣＭＰ処理の影響を受ける恐れがある。
【０００６】
一方、特許文献１では、アライメントマークがある程度高いため、ＣＭＰ処理の影響を受けやすいが、これをより薄膜化して層間絶縁膜の上面からアライメントマークの上面までの距離を稼げば、アライメントマークがＣＭＰ処理の影響を受けにくくなると考えられる。しかしながら、上述したように、アライメントマークの段差が低くなると、今度はアライメントマーク自体の検出が困難になるという問題が生じる。このように、ＣＭＰ処理のアライメントマークへの影響を排除することと、アライメントマークを確実に検出することの双方を同時に満足するのは、従来の技術では困難であった。
【０００７】
本発明は、上記の課題を解決するためになされたものであって、層間絶縁膜表面のＣＭＰ処理のアライメントマークへの影響を排除し、アライメントマークの検出を精度良く確実に行うことができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、本発明の半導体装置の製造方法は、半導体基板上の素子形成領域に半導体素子が形成され、素子形成領域外にフォトリソグラフィーで用いるアライメントマークが形成されてなる半導体装置の製造方法であって、半導体基板の上面に素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜の形成領域を含む前記半導体基板の上面に、後にゲート電極となるゲート積層膜を形成する工程と、前記素子分離絶縁膜上に位置するアライメントマーク形成領域内の前記ゲート積層膜を選択的に除去し、前記アライメントマーク形成領域の周囲に前記ゲート積層膜を残存させる工程と、前記半導体基板上面の素子形成領域に第１の導電膜からなるパターンを形成するとともに、周囲が前記ゲート積層膜で囲まれた前記アライメントマーク形成領域内に前記第１の導電膜からなるアライメントマークを形成する工程と、前記パターンおよび前記アライメントマークを形成した後、前記半導体基板の上面に層間絶縁膜を形成する工程と、前記アライメントマーク形成領域内の前記層間絶縁膜を選択的に除去し、前記アライメントマーク形成領域の周囲の前記ゲート積層膜上に前記層間絶縁膜を残存させる工程と、前記アライメントマークの周囲の前記素子分離絶縁膜を除去もしくは薄膜化する工程と、前記アライメントマークを用いてフォトリソグラフィーのアライメントを行い、前記層間絶縁膜上に第２の導電膜からなるパターンを形成する工程と、を有することを特徴とする。
【０００９】
また、前記アライメントマーク形成領域内の前記層間絶縁膜を選択的に除去する工程において、前記アライメントマーク周囲の前記素子分離絶縁膜の除去もしくは薄膜化を、前記層間絶縁膜の選択的除去の後に連続して行うことが望ましい。
この構成によれば、アライメントマーク形成領域内の層間絶縁膜の選択的除去と連続してアライメントマーク周囲の素子分離絶縁膜の除去もしくは薄膜化を行うことによって、製造工程の合理化、短縮化を図ることができる。
【００１０】
また、前記ゲート積層膜をパターニングして前記ゲート電極を形成するのと同時に、アライメントマーク形成領域内の前記ゲート積層膜を選択的に除去することが望ましい。
この構成によれば、アライメントマーク形成領域内の積層膜を選択的に除去する工程を別途設ける必要がなく、製造工程の合理化、短縮化を図ることができる。
【００１１】
また、より具体的には、前記ゲート積層膜によりワード配線を形成し、前記第１の導電膜からなるパターンにより前記半導体基板上面の不純物拡散層に接続されるメモリセルコンタクトプラグを形成し、前記第２の導電膜からなるパターンにより前記メモリセルコンタクトプラグに接続されるビット配線コンタクトプラグを形成することができる。
この構成によれば、メモリセルコンタクトプラグに対して精度良くアライメントされたビット配線コンタクトプラグを形成することができる。
【００１２】
また、前記層間絶縁膜を貫通して前記ビット配線コンタクトプラグを前記メモリセルコンタクトプラグに接続するためのコンタクトホールを形成するのと同時に、前記アライメントマーク形成領域内の前記層間絶縁膜を選択的に除去することが望ましい。
この構成によれば、アライメントマーク形成領域内の層間絶縁膜を選択的に除去する工程を別途設ける必要がなく、製造工程の合理化、短縮化を図ることができる。
【発明の効果】
【００１３】
本発明によれば、アライメントマーク形成領域の周囲にゲート積層膜と層間絶縁膜とが積層され、これらが選択的に除去されてできた凹部の底面（素子分離絶縁膜の上面）にアライメントマーク形成領域が形成されることになる。また、アライメントマーク自体は第１の導電膜で構成されている。したがって、層間絶縁膜の上面からアライメントマークの上面までの距離が十分にとれるため、層間絶縁膜の上面にＣＭＰ処理が施される際に、ＣＭＰ処理の影響がアライメントマークに及びにくくなる。しかも、アライメントマーク周囲の素子分離絶縁膜が除去もしくは薄膜化されるため、アライメントマークとその周囲との段差を確保することができる。そのため、ＣＭＰ処理のアライメントマークへの影響を排除しつつ、第２の導電膜のパターン形成時に第１の導電膜からなるアライメントマークの検出を精度良く確実に行うことができる。これにより、第１の導電膜と第２の導電膜の位置合わせ精度に優れた半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の一実施の形態を図１〜図４を参照して説明する。
本実施形態の半導体装置はＤＲＡＭの例であり、ビット配線コンタクトプラグ形成工程のフォトリソグラフィーにおいて、メモリセルコンタクトプラグに対してビット配線コンタクトプラグをアライメントする際に用いるアライメントマークの例を挙げて説明する。
図１は本実施形態のＤＲＡＭのメモリセル部を示す断面図、図２は同、ＤＲＡＭのアライメントマークのパターンを示す平面図、図３（ａ）〜（ｅ）、図４（ｆ）〜（ｉ）は同、ＤＲＡＭの製造プロセスを順を追って示す工程断面図である。なお、図３（ａ）〜（ｅ）、図４（ｆ）〜（ｉ）は、図１に示したメモリセル部と、素子形成領域外に形成されるアライメントマーク部の断面構造を対比して示している。また、なお、図３（ａ）〜（ｅ）、図４（ｆ）〜（ｉ）では便宜上、１本のアライメントマークのみを図示している。
【００１５】
本実施形態のＤＲＡＭのメモリセル部１（素子形成領域）には、図１に示すように、半導体基板２の上面に酸化シリコン膜からなる素子分離絶縁膜３、不純物拡散層からなるソース４、ドレイン５が形成されている。半導体基板２の上面にゲート絶縁膜６が形成され、ゲート絶縁膜６上に多結晶シリコンからなる第１のシリコン膜７と、タングステン等からなる金属膜８と、窒化シリコン膜９と、酸化シリコン膜１０と、サイドウォール絶縁膜１１とを有するワード配線１２が形成されている。そして、ソース４およびドレイン５に電気的に接続された第２のシリコン膜１３からなるメモリセルコンタクトプラグ１４が形成されている。複数のメモリセルコンタクトプラグ１４を覆うように第１の層間絶縁膜１５が形成されている。
【００１６】
第１の層間絶縁膜１５には上層のビット配線２０をメモリセルコンタクトプラグ１４に接続するためのビット配線コンタクトホール１６が形成されている。ビット配線コンタクトホール１６の内部は窒化チタン膜１７およびタングステン膜１８で充填され、これら窒化チタン膜１７およびタングステン膜１８がビット配線コンタクトプラグ１９を構成する。なお、窒化チタン膜１７の下にチタン膜を設けることもできる。ビット配線コンタクトプラグ１９の上面にはタングステン膜等からなるビット配線２０が形成されている。第１の層間絶縁膜１５上には、ビット配線２０を覆うように第２の層間絶縁膜２１が形成され、第２の層間絶縁膜２１および第１の層間絶縁膜１５を貫通して上層のキャパシタ２７をメモリセルコンタクトプラグ１４に接続するための容量コンタクトプラグ２２が形成されている。第２の層間絶縁膜２１上に第３の層間絶縁膜２３が形成され、第３の層間絶縁膜２３に容量コンタクトプラグ２２の上面を露出させる深孔２３ａが形成され、深孔２３ａ内に下部電極２４、誘電体膜２５および上部電極２６を有するキャパシタ２７が形成されている。
【００１７】
一方、ＤＲＡＭを構成する各チップの周縁部（素子形成領域外）には、図２に示すように、アライメントマーク部３１（アライメントマーク形成領域）が形成されている。この図に示すアライメントマーク部３１には、メモリセルコンタクトプラグ１４と同層で形成したアライメントマーク３２が形成されている。アライメントマーク部３１は、後述するゲート積層膜および第１の層間絶縁膜１５が選択的に除去されてできた凹部３３内の領域であり、平面形状は幅（長手方向の寸法）Ｌが１８０μｍの矩形である。また、平面図には表れないが、本実施形態のアライメントマーク部３１はもともと素子分離絶縁膜３が形成されていた領域上に形成されている点が大きな特徴である。このアライメントマーク部３１の中に、複数本（この例では９本）の矩形状のアライメントマーク３２が形成されている。各アライメントマーク３２の幅（短手方向の寸法）Ａは６μｍ、長さ（長手方向の寸法）Ｃは４５μｍであり、隣接するアライメントマーク３２間の間隔Ｂは６μｍである。上述のワード配線１２やビット配線２０の幅が０．１μｍ程度であることを考慮すると、アライメントマーク部３１は極めて大きな面積を占めていることになる。
【００１８】
以下、上記構成のＤＲＡＭの製造プロセスについて、図３（ａ）〜（ｅ）、図４（ｆ）〜（ｉ）を用いて説明する。
まず最初に、図３（ａ）に示すように、ｐ型単結晶シリコンからなる半導体基板２の上面の所定の領域に周知の方法により素子分離絶縁膜３を形成する。具体的には、半導体基板２の上面に酸化シリコン膜、窒化シリコン膜（ともに図示せず）を形成した後、フォトレジスト（図示せず）をマスクにして窒化シリコン膜、酸化シリコン膜および半導体基板２をドライエッチングすることにより、素子分離領域の半導体基板２に深さ２５０〜３００ｎｍ程度の凹部２ａを形成する。その後、半導体基板２上に膜厚３００〜３５０ｎｍ程度の酸化シリコン膜を堆積し、窒化シリコン膜をストッパとしたＣＭＰ法により酸化シリコン膜の上面を平坦化する。これにより、半導体基板２に形成された素子分離領域の凹部２ａが酸化シリコン膜で埋め込まれ、酸化シリコン膜からなる素子分離絶縁膜３が形成される。
【００１９】
一般にメモリセル部内の素子分離領域の凹部内を絶縁膜で埋め込む場合、凹部がそれ程大きくないため、凹部の開口（平面）寸法の１／２以上の膜厚を持つ絶縁膜を形成すれば、凹部の側壁から成長した絶縁膜が中央で接触し、凹部の内部全体が絶縁膜で埋め込まれる。これに対して、本実施形態の場合、メモリセル部１内の素子分離絶縁膜形成領域の面積に比べてアライメントマーク部３１の素子分離絶縁膜形成領域の面積がはるかに大きいため、メモリセル部１内の凹部２ａの開口寸法の１／２程度の膜厚を持つ絶縁膜ではアライメントマーク部３１の凹部２ａが埋まらないことも考えられる。しかしながら、上述したように、凹部２ａの深さに対して十分厚い膜厚の絶縁膜を形成した後、ＣＭＰ法により平坦化するようにすれば、アライメントマーク部３１側の凹部２ａも絶縁膜で十分に埋め込むことができる。
【００２０】
次に、図３（ｂ）に示すように、半導体基板２の上面に、熱酸化法により膜厚４ｎｍのゲート絶縁膜６を形成する。その後、モノシラン（ＳｉＨ４）を原料ガスとする周知のＣＶＤ（Chemical Vapor Deposition）法により膜厚７０ｎｍの第１のシリコン膜７を成膜する。第１のシリコン膜７は、例えばリン等のｎ型不純物が導入された多結晶シリコン膜である。次に、周知のスパッタ法によりタングステンシリサイド膜、窒化タングステン膜、タングステン膜の３層積層構造の金属膜（図面においてはこれら３層を１層として描く）を形成する。このとき、タングステンシリサイド膜の膜厚を５ｎｍ、窒化タングステン膜の膜厚を１０ｎｍ、タングステン膜の膜厚を８０ｎｍとする。さらに、モノシランとアンモニア（ＮＨ３）を原料ガスとする周知のプラズマＣＶＤ法により膜厚１２０ｎｍの窒化シリコン膜９、モノシランと一酸化二窒素（Ｎ２Ｏ）を原料ガスとする周知のプラズマＣＶＤ法により膜厚８０ｎｍの酸化シリコン膜１０を成膜する。本明細書では、これらゲート絶縁膜６、第１のシリコン膜７、タングステン／窒化タングステン／タングステンシリサイド積層膜８（以下、Ｗ／ＷＮ／ＷＳｉ膜と記す）、窒化シリコン膜９、酸化シリコン膜１０を総称してゲート積層膜３５と呼ぶ。
【００２１】
次に、フォトリソグラフィー、ドライエッチング法を用いて酸化シリコン膜１０、窒化シリコン膜９、Ｗ／ＷＮ／ＷＳｉ膜８、第１のシリコン膜７、ゲート絶縁膜６をパターニングする。このとき、アライメントマーク部３１においても、同様のパターニングを行い、図２に示した矩形状のパターンでゲート積層膜３５を選択的に除去し、素子分離絶縁膜３の表面を露出させた状態の凹部３３を形成する。さらに、全面に膜厚３０ｎｍの窒化シリコン膜を成膜した後、これをエッチバックして窒化シリコン膜からなるサイドウォール絶縁膜１１を形成し、ワード配線１２を形成する。また、図面には示していないが、サイドウォール絶縁膜１１の形成前後でイオン注入法により半導体基板２表面にソース４、ドレイン５等の不純物拡散層を形成する。
【００２２】
次に、ワード配線１２を形成した後、図３（ｃ）に示すように、ＣＶＤ法により膜厚８０ｎｍの第２のシリコン膜１３（第１の導電膜）を全面に成膜し、さらに膜厚１２０ｎｍの酸化シリコン膜３６を成膜する。第２のシリコン膜１３は、例えばリン等のｎ型不純物が導入された多結晶シリコン膜である。このとき、アライメントマーク部３１においては、素子分離絶縁膜３上に第２のシリコン膜１３、酸化シリコン膜３６が積層された状態となる。
【００２３】
次に、図３（ｄ）のメモリセル部３１に示すように、フォトリソグラフィー、ドライエッチング法を用いて酸化シリコン膜３６、第２のシリコン膜１３をパターニングし、メモリセルコンタクトプラグ１４を形成する。メモリセルコンタクトプラグ１４の形成時には、最初にフォトリソグラフィーで形成したフォトレジストパターン（図示せず）をマスクにして酸化シリコン膜３６をエッチングし、次に酸化シリコン膜３６をマスクにして第２のシリコン膜１３をエッチングする。酸化シリコン膜３６のエッチングにはトリフロロメタン（ＣＨＦ３）のガスプラズマを、第２のシリコン膜１３のエッチングには臭化水素（ＨＢｒ）のガスプラズマを用いることができる。このとき、アライメントマーク部３１においては、酸化シリコン膜３６、第２のシリコン膜１３のパターニングによって、第２のシリコン膜１３上に酸化シリコン膜３６が積層された構造のアライメントマーク３２が形成される。
【００２４】
次に、図３（ｅ）に示すように、メモリセルコンタクトプラグ１４およびアライメントマーク３２を埋め込むように、全面にＨＤＰ（High Density Plasma）法で成膜した膜厚５００ｎｍの酸化シリコン膜からなる第１の層間絶縁膜１５を形成した後、ＣＭＰ法によりその表面を平坦化する。なお、第１の層間絶縁膜１５を、酸化シリコン膜１層で構成することに代えて、基板側からＨＤＰ法による膜厚４００ｎｍの酸化シリコン膜、膜厚９ｎｍのブランケット窒化膜、膜厚８０ｎｍのプラズマＣＶＤ法による酸化シリコン膜の積層膜で構成することもできる。また、メモリセルコンタクトプラグ１４を一旦埋め込むように第１の層間絶縁膜１５を形成した後、メモリセルコンタクトプラグ１４の上面が露出するまでＣＭＰを行い、再度その上に層間絶縁膜を形成しても良い。
【００２５】
次に、図４（ｆ）に示すように、フォトリソグラフィー、ドライエッチング法を用いて第１の層間絶縁膜１５の一部を選択的に除去し、メモリセル部１にビット配線コンタクトホール１６を形成するとともに、アライメントマーク部３１には第１の層間絶縁膜１５を除去した部分からなる凹部３３を形成する。この工程におけるフォトリソグラフィー時には、アライメントマーク３２は可視光に透明な第１の層間絶縁膜１５で覆われているだけであるから、アライメントマーク３２をビット配線コンタクトホール１６を形成する露光工程のアライメントに用いることができる。
【００２６】
また、このドライエッチングの際には、ビット配線コンタクトホール１６がメモリセルコンタクトプラグ１４の上面まで貫通する間にアライメントマーク部３１においても第１の層間絶縁膜１５がエッチングされるが、さらに、第１の層間絶縁膜１５の膜厚分をエッチングする以上のオーバーエッチング（全エッチング分として８００ｎｍ以上程度）を施す。これにより、アライメントマーク部３１においては、第１の層間絶縁膜１５に加えて、第１の層間絶縁膜１５と同じく酸化シリコン膜からなる素子分離絶縁膜３がエッチングされる。アライメントマーク３２の部分は、アライメントマーク３２を構成する第２のシリコン膜１３がマスクとなってエッチングが進行するので、第２のシリコン膜１３の直下の素子分離絶縁膜３は残存し、その周囲の素子分離絶縁膜３が除去される。具体的には、オクタフロロシクロペンタン（Ｃ５Ｆ８）とトリフロロメタンと酸素とアルゴンとを含むガスプラズマによるドライエッチングを用いれば良い。このガスプラズマであれば、シリコン膜に対して酸化シリコン膜を選択性良くエッチングすることができる。
【００２７】
次に、図４（ｇ）に示すように、メモリセル部１のビット配線コンタクトホール１６を埋め込むように、膜厚２５ｎｍの窒化チタン膜１７と、膜厚２００ｎｍのタングステン膜１８（第２の導電膜）とを順次成膜する。窒化チタン膜１７は四塩化チタン（ＴｉＣｌ４）とアンモニアを原料ガスとするＣＶＤ法により形成するが、窒化チタン膜１７の形成に先立ち、成膜初期に四塩化チタンのみを用いてチタンを形成し、メモリセルコンタクトプラグ１４の表面にチタンシリサイドを形成するようにする（図面には示していない）。また、アライメントマーク部３１の凹部３３は面積が大きいため、上記膜厚のタングステン膜では凹部３３が埋まることがなく、凹部３３の内外に各膜やアライメントマーク３２の形状を反映するように、窒化チタン膜１７およびタングステン膜１８が形成される。したがって、アライメントマーク３２の段差も維持される。
【００２８】
次に、図４（ｈ）に示すように、ＣＭＰ法を用いて第１の層間絶縁膜１５上のタングステン膜１８および窒化チタン膜１７を除去するとともに、ビット配線コンタクトホール１６内にはタングステン膜１８および窒化チタン膜１７を残存させ、メモリセル部１にビット配線コンタクトプラグ１９を形成する。アライメントマーク部３１においては、凹部３３の内面に沿ってタングステン膜１８および窒化チタン膜１７が残存する。
【００２９】
次に、図４（ｉ）に示すように、全面に膜厚７０ｎｍのタングステン膜３７を成膜する。その後、フォトリソグラフィー、ドライエッチング法を用いてタングステン膜３７をパターニングし、ビット配線２０を形成する。この際、窒化チタン膜１７およびタングステン膜１８によって段差が維持されたアライメントマーク３２を、ビット配線２０を形成する露光工程のアライメントに用いることができる。
【００３０】
以降の工程は、周知の方法により、ビット配線２０を覆うように第２の層間絶縁膜２１を成膜し、第２の層間絶縁膜２１および第１の層間絶縁膜１５を貫通する容量コンタクトホールを形成した後、容量コンタクトホールを金属膜等で充填して容量コンタクトプラグ２２を形成する。次に、第２の層間絶縁膜２１上に第３の層間絶縁膜２３を形成し、第３の層間絶縁膜２３に容量コンタクトプラグ２２の上面を露出させる深孔２３ａを形成し、深孔２３ａ内に下部電極２４、誘電体膜２５および上部電極２６を有するキャパシタ２７を形成する。以上の工程により、本実施形態のＤＲＡＭが完成する。
【００３１】
本実施形態の製造方法によれば、図４（ｆ）に示したように、アライメントマーク部３１の周囲にゲート積層膜３５と第１の層間絶縁膜１５とが積層され、これらが除去されてできた凹部３３の底面にアライメントマーク３２が形成される。また、アライメントマーク３２自体はメモリセルコンタクトプラグ１４を構成する第２のシリコン膜１３のみで構成されており、アライメントマーク３２の下層は素子分離絶縁膜３があるのみである。したがって、アライメントマーク３２の高さが低く、第１の層間絶縁膜１５の上面からアライメントマーク３２の上面までの距離が十分にとれるため、第１の層間絶縁膜１５にＣＭＰ処理が施される際にＣＭＰ処理の影響がアライメントマーク３２にほとんど及ばない。しかも、アライメントマーク３２周囲の素子分離絶縁膜３は除去されているので、アライメントマーク３２とその周囲との段差は十分に確保されている。
【００３２】
その結果、ＣＭＰ処理のアライメントマーク３２への影響を排除しつつ、アライメントマーク３２の検出を精度良く確実に行うことができ、メモリセルコンタクトプラグ１４に対して精度良く位置合わせされたビット配線コンタクトプラグ１９を形成することができる。ここでは、メモリセルコンタクトプラグ１４とビット配線コンタクトプラグ１９とのアライメントに着目して説明したが、その他の各層に本実施形態のアライメントマーク３２の構成を適用することができる。その場合、各レイヤー間の位置合わせ精度に優れ、信頼性に優れたＤＲＡＭを歩留まり良く製造することができる。
【００３３】
図６は、本実施形態のアライメントマーク３２を用いた場合のアライメントマーク検出用検出光のコントラストを評価した結果を示している。アライメントマークがないノイズレベルのコントラストを符号４０で、アライメントマーク部分のコントラストを符号４１で示す。この結果から、本実施形態のアライメントマーク３２を用いた場合、半導体基板面内の中央部のチップ、周縁部のチップを問わず、同様な結果が得られ、各アライメントマーク３２の段差に対応する明確な光コントラストが得られていることがわかった。これに対して、素子分離絶縁膜上ではなく、例えば半導体基板上にアライメントマークを形成した場合には、半導体基板面内の中央部に位置するチップでは、本実施形態と同様の結果を得ることができるものの、半導体基板の周縁部に位置するチップでは、少なからずＣＭＰの影響を受ける結果となる。すなわち、アライメントマーク部分の光コントラストがノイズレベルまで低下してしまい、アライメントマークを十分に認識できないため、製造歩留まりが著しく低下する問題を回避するのが困難である。
【００３４】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば上記実施形態ではアライメントマークの周囲の素子分離絶縁膜を（膜厚方向に）全て除去する例を示したが、この構成に代えて、アライメントマークの周囲の素子分離絶縁膜の一部を除去する構成でも良い。この場合、例えば図５（図４（ｆ）の工程に相当する図）に示すように、アライメントマーク３２の周囲の素子分離絶縁膜３が一部残存し、アライメントマーク３２周囲の素子分離絶縁膜３がアライメントマーク３２直下の素子分離絶縁膜３よりも膜厚が薄い状態となる。この場合であっても、アライメントマーク３２の段差が光学的に十分検出可能な高さであれば、上記実施形態と同様の効果を得ることができる。また、上記実施形態で示した各種材料、寸法、膜厚、工程条件等の具体的な記載はほんの一例に過ぎず、適宜変更が可能である。さらに、ＤＲＡＭ以外の半導体装置に本発明を適用することも可能である。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施形態のＤＲＡＭのメモリセル部を示す断面図である。
【図２】同、同、ＤＲＡＭのアライメントマークのパターンを示す平面図である。
【図３】同、ＤＲＡＭの製造プロセスを順を追って示す工程断面図である。
【図４】同、工程断面図の続きである。
【図５】同、ＤＲＡＭの製造プロセスの変形例を示す工程断面図である。
【図６】同、アライメントマークを用いた場合のアライメントマーク検出用検出光のコントラストの評価結果である。
【符号の説明】
【００３６】
１  メモリセル部（素子形成領域）
２  半導体基板
３  素子分離絶縁膜
１２  ワード配線
１３  第２のシリコン膜（第１の導電膜）
１４  メモリセルコンタクトプラグ（第１の導電膜からなるパターン）
１５  第１の層間絶縁膜（層間絶縁膜）
１８  タングステン膜（第２の導電膜）
１９  ビット配線コンタクトプラグ（第２の導電膜からなるパターン）
３１  アライメントマーク部（アライメントマーク形成領域）
３２  アライメントマーク
３３  凹部
３５  ゲート積層膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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