(57)【要約】【課題】本発明の課題は、ポリシリコン抵抗の面積を省スペース化し、チップ単位面積あたりのオン抵抗を低減できる半導体装置およびその製造方法を提供することである。【解決手段】本発明の半導体チップ１０１は、絶縁ゲート型のトランジスタからなる単位セルが、複数個、規則的に配列されたセル部５と、トランジスタのそれぞれのゲート電極１３ａから連続的に引き出され、単位セル間に網目状に形成されたゲート引出し配線１３ｂと、セル部５の外周に配置され、ゲート引出し配線１３ｂと連続的に形成されたゲート連結配線１３ｃとを備え、ゲート引出し配線１３ｂは、Ｐ型不純物が導入された所定の層抵抗を有するポリシリコンからなり、ゲート引出し配線１３ｂとゲート連結配線１３ｃとの各接続部を含むゲート引出し配線１３ｂの一部領域を高抵抗領域１０３とする。【選択図】図1
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【特許請求の範囲】
【請求項１】
絶縁ゲート型のトランジスタからなる単位セルが、複数個、規則的に配列されたセル部と、
前記複数個のトランジスタのそれぞれのゲート電極から引き出されたゲート引出し配線と、
前記ゲート引出し配線と電気接続され、前記セル部の周囲に配置された、前記ゲート引出し配線を連結するゲート連結配線とを備える半導体装置であって、前記ゲート引出し配線は所定の層抵抗を有するポリシリコンからなり、最外周の単位セルよりも外側の一部領域に、前記所定の層抵抗よりも高い層抵抗の高抵抗領域を有する半導体装置。
【請求項２】
前記高抵抗領域には、それぞれ所定濃度のＰ型不純物とＮ型不純物とが導入されている請求項１に記載の半導体装置。
【請求項３】
前記高抵抗領域は、前記ゲート引出し配線の他の領域よりもキャリア濃度が低い請求項１または２に記載の半導体装置。
【請求項４】
前記高抵抗領域は、ゲート引出し配線と前記ゲート連結配線との各接続部を含む前記ゲート引出し配線の一部領域である請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記ゲート引出し配線と前記ゲート連結配線とは連続的に形成された請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記ゲート連結配線は、前記ゲート引出し配線よりも太い配線幅である請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記ゲート電極の幅は、前記ゲート引出し配線の幅と同じである請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記トランジスタはＰチャネル型ＭＯＳＦＥＴであり、前記ゲート引出し配線は、Ｐ型不純物が導入されたポリシリコンからなる請求項１から７のいずれかに記載の半導体装置。
【請求項９】
絶縁ゲート型のトランジスタからなる単位セルが、複数個、規則的に配列されたセル部と、
前記複数個のトランジスタのそれぞれのゲート電極から引き出されたゲート引出し配線と、
前記ゲート引出し配線と電気接続され、前記セル部の周囲に配置された、前記ゲート引出し配線を連結するゲート連結配線とを備える半導体装置の製造方法であって、
第１導電型不純物が導入された所定の層抵抗を有するポリシリコンからなる前記ゲート引出し配線を形成する工程と、
前記ゲート引出し配線の、最外周の単位セルよりも外側の一部領域に、選択的に前記第１導電型と反対導電型である第２導電型不純物を導入し、前記所定の層抵抗よりも高い層抵抗の高抵抗領域を形成する工程とを備えた半導体装置の製造方法。
【請求項１０】
前記高抵抗領域は、ゲート引出し配線と前記ゲート連結配線との各接続部を含む前記ゲート引出し配線の一部領域である請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ゲート引出し配線と前記ゲート連結配線とを連続的に形成する請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記ゲート連結配線は、前記ゲート引出し配線よりも太い配線幅である請求項９から１１のいずれかに記載の半導体装置の製造方法。
【請求項１３】
前記ゲート電極の幅は、前記ゲート引出し配線の幅と同じである請求項９から１２のいずれかに記載の半導体装置の製造方法。
【請求項１４】
前記トランジスタはＰチャネル型ＭＯＳＦＥＴであり、前記第１導電型不純物はＰ型不純物、前記第２導電型不純物はＮ型不純物である請求項９から１３のいずれかに記載の半導体装置の製造方法。
【請求項１５】
前記第２導電型不純物を導入する工程は、前記絶縁ゲート型のトランジスタの製造工程において、前記第２導電型不純物を導入する際に、同時に導入する請求項９から１４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、絶縁ゲート型のトランジスタを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の一例として、パワーＭＯＳＦＥＴを図５，図６に示す。
【０００３】
図５は平面図、図６（ａ）は図５のＸ−Ｘ線における断面図、図６（ｂ）は回路図である。尚、図５の要部拡大図は層間絶縁膜およびソース電極を除去した図であり、斜線部はポリシリコン配線を示し、ソース電極は一点鎖線で示す。
【０００４】
図５、図６において、１は半導体チップ、２は双方向ツェナーダイオード、３はポリシリコン抵抗、５はセル部、５ａはトランジスタセル、７はＰ＋型半導体基板、８はＰ−型エピタキシャル層、９はＮ型ベース領域、１０はＮ＋型バックゲート、１１はＰ＋型ソース領域、１２はゲート酸化膜、１３ａはゲート電極（チャネル領域上の部分）、１３ｂはゲート引出し配線（ゲート電極１３ａから引き出されセル部５に延在する部分）、１３ｃはゲート連結配線、１４は層間絶縁膜、１５はソース配線、１６はゲート配線、１７はフィールド酸化膜、１８はＮウェル領域、１９はＰ＋型領域、２０はＮ型領域、２２はゲート電極パッドである。
【０００５】
この半導体チップ１は、セル部５とポリシリコン抵抗３と双方向ツェナーダイオード２とを備えている。
【０００６】
セル部５には、多数個のトランジスタセル５ａが規則的なマトリクス状に配列されている。
【０００７】
ここで、トランジスタセル５ａは、Ｐ＋型半導体基板７上に形成されたドレイン領域としてのＰ−型エピタキシャル層８の表面に形成されたＮ型ベース領域９と、その表面に形成されたＰ＋型ソース領域１１と、Ｎ型ベース領域９のチャネル領域上にゲート酸化膜１２を介して形成されたゲート電極１３ａとを備えている。
【０００８】
また、各ゲート電極１３ａから連続的に引き出されたゲート引出し配線１３ｂが、セル部５に網目状に形成されている。
【０００９】
また、さらにゲート引出し配線１３ｂと連続的に形成され、各ゲート引出し配線１３ｂを連結させるゲート連結配線１３ｃが、セル部５を取り囲むように形成されている。
【００１０】
また、ゲート電極パッド２２下には、保護ダイオードとして双方向ツェナーダイオード２が形成され、ゲート／ソース間に接続されている。
【００１１】
双方向ツェナーダイオード２は、Ｎ型領域２０とＰ＋型領域１９とが交互に形成されて構成されている。
【００１２】
また、ジグザグ状のポリシリコン抵抗３が、ゲート連結配線１３ｃと連続的に形成され、その一端はゲート電極パッド２２に接続されている。
【００１３】
ここで、ポリシリコン抵抗３をジグザグ状にするのは、その長さを長くして静電耐圧を向上させるためである。
【００１４】
尚、上記のゲート電極１３ａ，ゲート引出し配線１３ｂ，ゲート連結配線１３ｃ，双方向ツェナーダイオード２，ポリシリコン抵抗３は、いずれも同一のＰ型ポリシリコン層をパターニングして形成されている。
【００１５】
ここで、ポリシリコン配線をＰ型とする理由は、Ｐ型半導体の場合、その上に形成するポリシリコン配線としてＮ型ポリシリコン配線を用いると、仕事関数の差でＶＧＳ(ｏｆｆ)特性が高くなるという不具合が生じるためである。
【００１６】
また、それらのポリシリコン配線上には層間絶縁膜１４が形成されている。
【００１７】
また、層間絶縁膜１４上には、アルミニウムからなるソース配線１５、ゲート配線１６が形成され、層間絶縁膜１４に設けられた所定のコンタクトホールを通して、Ｐ＋ 型ソース領域１１、ポリシリコン抵抗３および双方向ツェナーダイオード２の両端部のＰ＋ 型領域１９とそれぞれ接続されている。
【００１８】
また、Ｐ＋ 型半導体基板２の裏面には、ドレイン電極（図示せず）が形成されている。（例えば、特許文献１参照。）
【００１９】
次に、この半導体チップ１の製造方法を図７，図８に示す。図７，図８は製造工程順を示す縦断面図である。
【００２０】
先ず、図７（ａ）に示すように、Ｐ＋型半導体基板７上にＰ−型エピタキシャル層８を形成し、Ｐ−型エピタキシャル層８の所定領域にＮウェル領域１８を形成する。
【００２１】
その後、Ｐ−型エピタキシャル層８上にゲート酸化膜１２を成長させ、Ｎウェル領域１８上にフィールド酸化膜１７を形成し、これらの上にポリシリコン膜１３を成長させる。
【００２２】
次に、ポリシリコン膜１３にＰ型不純物（ボロン）の注入を行い所定の層抵抗となるように調整する。
【００２３】
ここで、ポリシリコン膜１３をＰ型とする理由は、Ｐ型半導体の場合、その上に形成するポリシリコン配線としてＮ型ポリシリコン配線を用いると、仕事関数の差でＶＧＳ(ｏｆｆ)特性が高くなるという不具合が生じるためである。
【００２４】
次に、図７（ｂ）に示すように、所定パターンのレジストマスク２３ａを形成し、それをマスクにポリシリコン膜１３をエッチングにより所定形状にパターニングし、Ｎ型不純物（ヒ素またはリン）をイオン注入し、熱拡散して、Ｎ型ベース領域９を形成する。
【００２５】
次に、図７（ｃ）に示すように、所定パターンのレジストマスク２３ｂを形成し、それをマスクにＮ型ベース領域９の表面層内に選択的にＮ型不純物（ヒ素またはリン）をイオン注入し、熱拡散して、Ｎ＋ 型バックゲート１０を形成する。
【００２６】
次に、図８（ｄ）に示すように、所定パターンのレジストマスク２３ｃを形成し、それをマスクにＮ型ベース領域９の表面層に選択的に高濃度のＰ型不純物（ボロン）をイオン注入して、Ｐ＋ 型ソース領域１１および双方向ツェナーダイオードの両端部のＰ＋型領域１９を形成する。
【００２７】
これにより、Ｐ＋ 型領域１９／Ｎ 型領域２０／Ｐ＋ 型領域１９のＰＮ接合でなる双方向ツェナーダイオード２が構成される。
【００２８】
次に、図８（ｅ）に示すように、それらの上に層間絶縁膜１４を形成後、フォトリソグラフィ法およびエッチングにより、Ｐ＋ 型ソース領域１１、ポリシリコン抵抗３および双方向ツェナーダイオード２の両端部のＰ＋ 型領域１９上にコンタクトホールを開口する。
【００２９】
その後、アルミニウム膜を形成し、フォトリソグラフィ法およびエッチングにより、所定パターンのソース配線１５、ゲート配線１６およびゲート電極パッド２２を形成後、Ｐ＋ 型半導体基板２の裏面に金属を蒸着して、ドレイン電極（図示せず）を形成する。
【００３０】
尚、上記以外の構成として、静電破壊保護用の抵抗体をチップ外周のゲート連結電極の下に配置することで実動作領域の面積の減少を無くす構成が提案されているが、一部領域の層抵抗を高抵抗とする記載はない。（例えば、特許文献２参照。）
【特許文献１】特開２００２−２４６５９８号公報    図８〜図１０
【特許文献２】特開２００１−２５０９４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００３１】
上記のような従来のパワーＭＯＳＦＥＴでは、薄いゲート酸化膜１２を静電破壊から保護するため、ゲート／ソース間に双方向ツェナーダイオード２が接続され、さらにポリシリコン抵抗３がゲートに接続されている。
【００３２】
このポリシリコン抵抗３は、チップサイズが小さくなるとゲート入力容量が小さくなるため、数百Ω〜数千Ω程度の抵抗を作り込む必要があった。
【００３３】
このため、どうしてもポリシリコン抵抗３の長さは長大となり、チップ面積に対する占有面積が大きくなり、その分、セル部５の面積が制約される格好となり、チップ単位面積あたりのオン抵抗が上昇するという問題を招いた。
【００３４】
本発明の課題は、ポリシリコン抵抗の面積を省スペース化し、チップ単位面積あたりのオン抵抗を低減できる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００３５】
本発明の半導体装置は、
絶縁ゲート型のトランジスタからなる単位セルが、複数個、規則的に配列されたセル部と、
複数個のトランジスタのそれぞれのゲート電極から引き出されたゲート引出し配線と、
ゲート引出し配線と電気接続され、セル部の周囲に配置された、ゲート引出し配線を連結するゲート連結配線とを備える半導体装置であって、ゲート引出し配線は所定の層抵抗を有するポリシリコンからなり、最外周の単位セルよりも外側の一部領域に、所定の層抵抗よりも高い層抵抗の高抵抗領域を有する半導体装置である。
【００３６】
本発明の半導体装置の製造方法は、
絶縁ゲート型のトランジスタからなる単位セルが、複数個、規則的に配列されたセル部と、
複数個のトランジスタのそれぞれのゲート電極から引き出されたゲート引出し配線と、
ゲート引出し配線と電気接続され、セル部の周囲に配置された、ゲート引出し配線を連結するゲート連結配線とを備える半導体装置の製造方法であって、
第１導電型不純物が導入された所定の層抵抗を有するポリシリコンからなる前記ゲート引出し配線を形成する工程と、
前記ゲート引出し配線の、最外周の単位セルよりも外側の一部領域に、選択的に前記第１導電型と反対導電型である第２導電型不純物を導入し、前記所定の層抵抗よりも高い層抵抗の高抵抗領域を形成する工程とを備えた半導体装置の製造方法である。
【発明の効果】
【００３７】
本発明の半導体装置およびその製造方法によると、ポリシリコン抵抗の面積を省スペース化し、チップ単位面積あたりのオン抵抗が低減できる。
【発明を実施するための最良の形態】
【００３８】
本発明は、ポリシリコン抵抗の面積を省スペース化し、オン抵抗を低減させた半導体装置およびその製造方法を提供するという目的を、ゲート引出し配線を所定の層抵抗のポリシリコンで形成し、最外周の単位セルよりも外側の一部領域に、その所定の層抵抗よりも高い層抵抗の高抵抗領域を有することで実現した。
【実施例】
【００３９】
本発明の半導体装置の一例として、パワーＭＯＳＦＥＴを図１，図２に示す。
【００４０】
図１は平面図、図２（ａ）は図１のＸ−Ｘ線における断面図、図２（ｂ）は回路図である。尚、図１の要部拡大図は層間絶縁膜およびソース電極を除去した図であり、斜線部はポリシリコン配線を示し、ソース電極は一点鎖線で示す。また、図５，図６と同一部分には同一符号を付す。
【００４１】
図１，図２において、１０１は半導体チップ、２は双方向ツェナーダイオード、１０３はゲート引出し配線１３ｂにおける不純物の高抵抗領域、５はセル部、５ａはトランジスタセル、７はＰ＋型半導体基板、８はＰ−型エピタキシャル層、９はＮ型ベース領域、１０はＮ＋型バックゲート、１１はＰ＋型ソース領域、１２はゲート酸化膜、１３ａはゲート電極（チャネル領域上の部分）、１３ｂはゲート引出し配線（ゲート電極１３ａから引き出されセル部５に延在する部分）、１３ｃはゲート連結配線、１４は層間絶縁膜、１５はソース配線、１６はゲート配線、１７はフィールド酸化膜、１８はＮウェル領域、１９はＰ＋型領域、２０はＮ型領域、２２はゲート電極パッド、１０４は空き領域（図中、一点鎖線で囲んだ矩形領域）である。
【００４２】
この半導体チップ１０１は、セル部５と双方向ツェナーダイオード２とを備えている。
【００４３】
セル部５には、多数個のトランジスタセル５ａが規則的なマトリクス状に配列されている。
【００４４】
ここで、トランジスタセル５ａは、Ｐ＋型半導体基板７上に形成されたドレイン領域としてのＰ−型エピタキシャル層８の表面に形成されたＮ型ベース領域９と、その表面に形成されたＰ＋型ソース領域１１と、Ｎ型ベース領域９のチャネル領域上にゲート酸化膜１２を介して形成されたゲート電極１３ａとを備えている。
【００４５】
また、各ゲート電極１３ａから連続的に引き出された、ゲート電極１３ａと同じ幅のゲート引出し配線１３ｂが、セル部５に網目状に形成されている。
【００４６】
また、さらにゲート引出し配線１３ｂと連続的に形成され、各ゲート引出し配線１３ｂを連結させる、ゲート引出し配線１３ｂよりも太いゲート連結配線１３ｃが、セル部５を取り囲むように形成され、その一端はゲート電極パッド２２に接続されている。
【００４７】
また、ゲート電極パッド２２下には、保護ダイオードとして双方向ツェナーダイオード２が形成され、ゲート／ソース間に接続されている。
【００４８】
双方向ツェナーダイオード２は、Ｎ型領域２０とＰ＋型領域１９とが交互に形成されて構成されている。
【００４９】
また、ゲート引出し配線１３ｂおよびゲート連結配線１３ｃは、Ｐ型不純物が導入され所定の層抵抗を有するポリシリコンからなり、ゲート引出し配線１３ｂとゲート連結配線１３ｃとの各接続部を含むゲート引出し配線１３ｂの一部領域は、その所定の層抵抗よりも高い層抵抗の高抵抗領域１０３となっている。
【００５０】
高抵抗領域１０３には、選択的にＮ型不純物（ヒ素またはリン）が導入され、Ｐ型不純物（ボロン）を相殺することによりキャリア濃度が低くなり、その結果、層抵抗がその他の領域に比べて高くなっている。
【００５１】
このため、その比較的小さな面積（例えば、ゲート引き出し配線幅１μｍ×長さ１μｍ程度の面積）で従来のジグザグ状のポリシリコン抵抗に匹敵する抵抗が得られる。
【００５２】
ここで、ゲート抵抗は並列接続された高抵抗領域１０３の層抵抗の総和となるため、ゲート引出し配線１３ｂとゲート連結配線１３ｃとの接続部の個数をＮ（例えば、６０００個）とすると、従来のジグザグ状のポリシリコン抵抗に匹敵する抵抗Ｒ（例えば、７００Ω）を得るためには、高抵抗領域１０３（一箇所）の抵抗が、Ｒ×Ｎ（例えば、７００×６０００＝４２００ｋΩ）となるようにする。
【００５３】
そして、高抵抗領域１０３の面積と注入する不純物濃度は、上記の抵抗（Ｒ×Ｎ）が得られるように設定される。
【００５４】
また、高抵抗領域１０３の位置は、最外周の単位セルよりも外側であればよいが、ゲート引出し配線１３ｂとゲート連結配線１３ｃとの各接続部を含む一部領域とすると、最もセル部５から遠い位置であり、高抵抗領域１０３を形成する際に、Ｐ型不純物を相殺するために注入したＮ型不純物が、その後、セル部５内に拡散する心配がなく好適である。
【００５５】
上記のゲート電極１３ａ，ゲート引出し配線１３ｂ（高抵抗領域１０３含む），ゲート連結配線１３ｃ，双方向ツェナーダイオード２は、いずれも同じＰ型ポリシリコン層をパターニングして形成されている。
【００５６】
ここで、ポリシリコン層をＰ型とする理由は、Ｐ型半導体の場合、その上に形成するポリシリコン配線としてＮ型ポリシリコン配線を用いると、仕事関数の差でＶＧＳ(ｏｆｆ)特性が高くなるという不具合が生じるためである。
【００５７】
また、それらのポリシリコン配線上には層間絶縁膜１４が形成されている。
【００５８】
また、層間絶縁膜１４上には、アルミニウムからなるソース配線１５、ゲート配線１６が形成され、層間絶縁膜１４に設けられた所定のコンタクトホールを通して、Ｐ＋ 型ソース領域１１、ゲート連結配線１３ｃおよび双方向ツェナーダイオード２の両端部のＰ＋ 型領域１９とそれぞれ接続されている。
【００５９】
また、Ｐ＋ 型半導体基板２の裏面には、ドレイン電極（図示せず）が形成されている。
【００６０】
上記のように、ゲート引出し配線１３ｂを不純物が導入された所定の層抵抗を有するポリシリコンで形成し、ゲート引出し配線１３ｂとゲート連結配線１３ｃとの各接続部を含むゲート引出し配線１３ｂの一部領域をその所定の層抵抗よりも高い層抵抗の高抵抗領域１０３とすると、ポリシリコン抵抗の省スペース化が図れ、従来、ジグザグ状のポリシリコン抵抗を形成していたスペースが空き領域１０４（図中、一点鎖線で囲んだ領域）となる。
【００６１】
これにより、セル部５面積を拡大させるか、あるいは、チップ面積を縮小させることができ、チップ単位面積当たりのオン抵抗が低減できる。
【００６２】
次に、この半導体チップ１０１の製造方法を図３，４に示す。図３，４は製造工程順を示す縦断面図である。尚、図７，図８と同一部分には同一符号を付す。
【００６３】
先ず、図３（ａ）に示すように、Ｐ＋型半導体基板７上にＰ−型エピタキシャル層８を形成し、Ｐ−型エピタキシャル層８の所定領域にＮウェル領域１８を形成する。
【００６４】
その後、Ｐ−型エピタキシャル層８上にゲート酸化膜１２を成長させ、Ｎウェル領域１８上にフィールド酸化膜１７を形成し、これらの上にポリシリコン膜１３を成長させる。
【００６５】
次に、ポリシリコン膜１３にＰ型不純物（ボロン）の注入を行い所定の層抵抗となるように調整する。（例えば、ドーズ量；２×１０１４／ｃｍ２）
【００６６】
ここで、ポリシリコン膜１３をＰ型とする理由は、Ｐ型半導体の場合、その上に形成するポリシリコン配線としてＮ型ポリシリコン配線を用いると、仕事関数の差でＶＧＳ(ｏｆｆ)特性が高くなるという不具合が生じるためである。
【００６７】
次に、図３（ｂ）に示すように、所定パターンのレジストマスク２３ａを形成し、それをマスクにポリシリコン膜１３をエッチングにより所定形状にパターニングし、Ｎ型不純物（ヒ素またはリン）をイオン注入し、熱拡散して、Ｎ型ベース領域９を形成する。
【００６８】
次に、図３（ｃ）に示すように、所定パターンのレジストマスク１０５を形成し、それをマスクにＮ型不純物（ヒ素またはリン）をイオン注入し、熱拡散する。
【００６９】
注入するＮ型不純物の濃度は、ゲート引出し配線１３ｂに元々、導入されているＰ型不純物が相殺されて低濃度となり、所定の層抵抗が得られる不純物濃度とする。（例えば、ドーズ量；１×１０１６／ｃｍ２）
【００７０】
尚、レジストマスク１０５には、Ｎ＋ 型バックゲート１０と対応する第１部分と、ゲート引出し配線１３ｂとゲート連結配線１３ｃとの各接続部を含むゲート引出し配線１３ｂの所定部分と対応する第２部分が開口されている。第２部分の開口面積は、その所定部分が所定の層抵抗となる大きさに設定されている（例えば、ゲート引き出し配線幅１μｍ×長さ１μｍ程度の面積）。
【００７１】
このイオン注入により、Ｎ型ベース領域９の表面層内に選択的にＮ＋ 型バックゲート１０が形成される。
【００７２】
そして同時に、ゲート引出し配線１３ｂとゲート連結配線１３ｃとの各接続部を含むゲート引出し配線１３ｂの一部領域では、元々、導入されていたＰ型不純物がＮ型不純物で相殺され、キャリア濃度の低い高抵抗領域１０３が形成される。
【００７３】
次に、図４（ｄ）に示すように、所定パターンのレジストマスク２３ｃを形成し、それをマスクにＮ型ベース領域９の表面層に選択的に高濃度のＰ型不純物（ボロン）をイオン注入して、Ｐ＋ 型ソース領域１１および双方向ツェナーダイオードの両端部のＰ＋型領域１９を形成する（例えば、ドーズ量；１×１０１３／ｃｍ２）。
【００７４】
このイオン注入により、Ｐ＋ 型領域１９／Ｎ 型領域２０／Ｐ＋ 型領域１９のＰＮ接合でなる双方向ツェナーダイオード２が構成される。また、高抵抗領域１０３が所定の層抵抗（例えば、一箇所；４２００ｋΩ、６０００箇所の総和；７００Ω）となる。
【００７５】
次に、図４（ｅ）に示すように、それらの上に層間絶縁膜１４を形成後、フォトリソグラフィ法およびエッチングにより、Ｐ＋ 型ソース領域１１、ゲート連結配線１３ｃおよび双方向ツェナーダイオード２の両端部のＰ＋ 型領域１９上にコンタクトホールを開口する。
【００７６】
その後、アルミニウム膜を形成し、フォトリソグラフィ法およびエッチングにより、所定パターンのソース配線１５、ゲート配線１６およびゲート電極パッド２２を形成後、Ｐ＋ 型半導体基板２の裏面に金属を蒸着して、ドレイン電極（図示せず）を形成する。
【００７７】
上述のように、ゲート引出し配線１３ｂとゲート連結配線１３ｃとの各接続部を含むゲート引出し配線１３ｂの一部領域を高抵抗領域１０３とすると、省スペース化が図れて好適である。
【００７８】
また、高抵抗領域１０３を形成するためのＮ型不純物のイオン注入を、Ｎ＋ 型バックゲート１０を形成する際に同時に注入すると、マスクパターンを変更するだけで済み、工程を増加させることなく好適である。
【００７９】
また、上記では、セル部５に網目状に配置されたゲート引出し配線１３ｂの例で説明したが、特にこれに限らずストライプ状であってもよい。
【００８０】
また、上記では、ポリシリコンからなるゲート連結配線１３ｃの例で説明したが、ゲート連結配線１３ｃはポリシリコンに限らず、金属やポリシリコンと金属との積層でもよい。
【００８１】
上記では、横型ＭＯＳＦＥＴの例で説明したが、トレンチゲートを有する縦型ＭＯＳＦＥＴであってもよい。
【００８２】
また、上記ではＰチャネル型ＭＯＳＦＥＴの例で説明したが、Ｎチャネル型ＭＯＳＦＥＴであってもよい。ただし、この場合は、ゲート引出し配線をＮ型ポリシリコン配線とし、最外周の単位セルよりも外側の一部領域に選択的にＰ型不純物を注入する。
【産業上の利用可能性】
【００８３】
本発明は、ポリシリコン抵抗の面積を省スペース化し、チップ単位面積あたりのオン抵抗が低減できる半導体装置およびその製造方法に適用できる。
【図面の簡単な説明】
【００８４】
【図１】本発明の半導体装置の一例としてのパワーＭＯＳＦＥＴの平面図
【図２】図１のＸ−Ｘ線における断面図および回路図
【図３】本発明のパワーＭＯＳＦＥＴの製造方法を示す断面図
【図４】本発明のパワーＭＯＳＦＥＴの製造方法を示す断面図
【図５】従来の半導体装置の一例としてのパワーＭＯＳＦＥＴの平面図
【図６】図５のＸ−Ｘ線における断面図および回路図
【図７】従来のパワーＭＯＳＦＥＴの製造方法を示す断面図
【図８】従来のパワーＭＯＳＦＥＴの製造方法を示す断面図
【符号の説明】
【００８５】
１    従来の半導体チップ
２    双方向ツェナーダイオード
３    ポリシリコン抵抗
５    セル部
５ａ    トランジスタセル
７    Ｐ＋型半導体基板
８    Ｐ−型エピタキシャル層
９    Ｎ型ベース領域
１０    Ｎ＋型バックゲート
１１    Ｐ＋型ソース領域
１２    ゲート酸化膜
１３    ポリシリコン膜
１３ａ    ゲート電極
１３ｂ    ゲート引出し配線
１３ｃ    ゲート連結配線
１４    層間絶縁膜
１５    ソース配線
１６    ゲート配線
１７    フィールド酸化膜
１８    Ｎウェル領域
１９    Ｎ型領域
２０    Ｐ＋型領域
２２    ゲート電極パッド
２３ａ，２３ｂ，２３ｃ，１０５    レジストマスク
１０１    本発明の半導体チップ
１０３    不純物の高抵抗領域
１０４    空き領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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