(57)【要約】【課題】  読み出し時の動作マージンを大きく確保できメモリセル単位で消去可能な不揮発性半導体記憶装置を提供する。【解決手段】  半導体表面上のメモリ拡散領域とビット拡散領域間のチャンネル領域上のビット拡散領域側にゲート絶縁膜と補助ゲートからなる補助トランジスタ部２８，３７と、メモリ拡散領域側にメモリ機能体と制御ゲートからなるメモリトランジスタ部３１，４０を有するメモリセルユニット２２，２３を２つ備えたメモリセル２０のメモリセルアレイ２１を備え、同一行のメモリセルの２つのメモリセルユニットの各補助ゲートと各制御ゲートを行方向に延伸する第１及び第２補助ゲート線ＡＧＬ、第１及び第２制御ゲート線ＣＧＬに各別に接続し、同一列のメモリセルの２つのメモリセルユニットの各ビット拡散領域を列方向に延伸する第１及び第２ビット線ＢＬに各別に接続し、各メモリ拡散領域を列方向に延伸するソース線ＳＬに共通に接続する。【選択図】        図４
2008153560.tif 000002
【特許請求の範囲】
【請求項１】
半導体表面上に形成された第１メモリ拡散領域と第１ビット拡散領域間のチャンネル領域上の前記第１ビット拡散領域に近接し、ゲート絶縁膜と第１補助ゲートからなる第１補助トランジスタ部と、前記第１メモリ拡散領域に近接し、電荷の多寡により情報を記憶する第１メモリ機能体と第１制御ゲートからなる第１メモリトランジスタ部を備えて形成される第１メモリセルユニットと、前記半導体表面上に形成された第２メモリ拡散領域と第２ビット拡散領域間のチャンネル領域上の前記第２ビット拡散領域に近接し、ゲート絶縁膜と第２補助ゲートからなる第２補助トランジスタ部と、前記第２メモリ拡散領域に近接し、電荷の多寡により情報を記憶する第２メモリ機能体と第２制御ゲートからなる第２メモリトランジスタ部を備えて形成される第２メモリセルユニットと、からなるメモリセルを、行方向及び列方向に複数配列してなるメモリセルアレイを備え、
同一行に配列した複数の前記メモリセルの前記第１補助ゲートを行方向に延伸する共通の第１補助ゲート線に夫々接続し、
同一行に配列した複数の前記メモリセルの前記第１制御ゲートを行方向に延伸する共通の第１制御ゲート線に夫々接続し、
同一行に配列した複数の前記メモリセルの前記第２補助ゲートを行方向に延伸する共通の第２補助ゲート線に夫々接続し、
同一行に配列した複数の前記メモリセルの前記第２制御ゲートを行方向に延伸する共通の第２制御ゲート線に夫々接続し、
前記第１補助ゲート線と前記第１制御ゲート線と前記第２補助ゲート線と前記第２制御ゲート線が、前記メモリセルの各行に１組ずつ設けられ、
同一列に配列した複数の前記メモリセルの前記第１メモリ拡散領域と前記第２メモリ拡散領域を列方向に延伸する共通のソース線に夫々接続し、
同一列に配列した複数の前記メモリセルの前記第１ビット拡散領域を列方向に延伸する共通の第１ビット線に夫々接続し、
同一列に配列した複数の前記メモリセルの前記第２ビット拡散領域を列方向に延伸する共通の第２ビット線に夫々接続し、
前記ソース線と前記第１ビット線と前記第２ビット線が、前記メモリセルの各列に１組ずつ設けられてなることを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体表面上に形成された第１メモリ拡散領域と第１ビット拡散領域間のチャンネル領域上の前記第１ビット拡散領域に近接し、ゲート絶縁膜と第１補助ゲートからなる第１補助トランジスタ部と、前記第１メモリ拡散領域に近接し、電荷の多寡により情報を記憶する第１メモリ機能体と第１制御ゲートからなる第１メモリトランジスタ部を備えて形成される第１メモリセルユニットと、前記半導体表面上に形成された第２メモリ拡散領域と第２ビット拡散領域間のチャンネル領域上の前記第２ビット拡散領域に近接し、ゲート絶縁膜と第２補助ゲートからなる第２補助トランジスタ部と、前記第２メモリ拡散領域に近接し、電荷の多寡により情報を記憶する第２メモリ機能体と第２制御ゲートからなる第２メモリトランジスタ部を備えて形成される第２メモリセルユニットと、からなるメモリセルを、行方向及び列方向に複数配列してなるメモリセルアレイを備え、
同一行に配列した複数の前記メモリセルの前記第１補助ゲートを行方向に延伸する共通の第１補助ゲート線に夫々接続し、
同一行に配列した複数の前記メモリセルの前記第１制御ゲートを行方向に延伸する共通の第１制御ゲート線に夫々接続し、
同一行に配列した複数の前記メモリセルの前記第２補助ゲートを行方向に延伸する共通の第２補助ゲート線に夫々接続し、
同一行に配列した複数の前記メモリセルの前記第２制御ゲートを行方向に延伸する共通の第２制御ゲート線に夫々接続し、
前記第１補助ゲート線と前記第１制御ゲート線と前記第２補助ゲート線と前記第２制御ゲート線が、前記メモリセルの各行に１組ずつ設けられ、
同一列に配列した複数の前記メモリセルの前記第１メモリ拡散領域を列方向に延伸する共通の第１ソース線に夫々接続し、
同一列に配列した複数の前記メモリセルの前記第１ビット拡散領域を列方向に延伸する共通の第１ビット線に夫々接続し、
同一列に配列した複数の前記メモリセルの前記第２メモリ拡散領域を列方向に延伸する共通の第２ソース線に夫々接続し、
同一列に配列した複数の前記メモリセルの前記第２ビット拡散領域を列方向に延伸する共通の第２ビット線に夫々接続し、
前記第１ソース線と前記第１ビット線と前記第２ソース線と前記第２ビット線が、前記メモリセルの各列に１組ずつ設けられてなることを特徴とする不揮発性半導体記憶装置。
【請求項３】
半導体表面上に形成された第１メモリ拡散領域と第１ビット拡散領域間のチャンネル領域上の前記第１ビット拡散領域に近接し、ゲート絶縁膜と第１補助ゲートからなる第１補助トランジスタ部と、前記第１メモリ拡散領域に近接し、電荷の多寡により情報を記憶する第１メモリ機能体と第１制御ゲートからなる第１メモリトランジスタ部を備えて形成される第１メモリセルユニットと、前記半導体表面上に形成された第２メモリ拡散領域と第２ビット拡散領域間のチャンネル領域上の前記第２ビット拡散領域に近接し、ゲート絶縁膜と第２補助ゲートからなる第２補助トランジスタ部と、前記第２メモリ拡散領域に近接し、電荷の多寡により情報を記憶する第２メモリ機能体と第２制御ゲートからなる第２メモリトランジスタ部を備えて形成される第２メモリセルユニットと、からなるメモリセルを、行方向及び列方向に複数配列してなるメモリセルアレイを備え、
同一行に配列した複数の前記メモリセルの前記第１補助ゲートと前記第２補助ゲートを行方向に延伸する共通の補助ゲート線に夫々接続し、
同一行に配列した複数の前記メモリセルの前記第１制御ゲートと前記第２制御ゲートを行方向に延伸する共通の制御ゲート線に夫々接続し、
前記補助ゲート線と前記制御ゲート線が、前記メモリセルの各行に１組ずつ設けられ、
同一列に配列した複数の前記メモリセルの前記第１メモリ拡散領域と前記第２メモリ拡散領域を列方向に延伸する共通のソース線に夫々接続し、
同一列に配列した複数の前記メモリセルの前記第１ビット拡散領域を列方向に延伸する共通の第１ビット線に夫々接続し、
同一列に配列した複数の前記メモリセルの前記第２ビット拡散領域を列方向に延伸する共通の第２ビット線に夫々接続し、
前記ソース線と前記第１ビット線と前記第２ビット線が、前記メモリセルの各列に１組ずつ設けられてなることを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記第１メモリセルユニット内の前記第１補助ゲートと前記第１制御ゲート、及び、前記第２メモリセルユニット内の前記第２補助ゲートと前記第２制御ゲートが、側壁絶縁膜を介して夫々電気的に分離されていることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１メモリセルユニット内の前記チャンネル領域上の前記第１補助トランジスタ部と前記第１メモリトランジスタ部の間に第１中間拡散領域が設けられ、
前記第２メモリセルユニット内の前記チャンネル領域上の前記第２補助トランジスタ部と前記第２メモリトランジスタ部の間に第２中間拡散領域が設けられていることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
【請求項６】
１つの前記メモリセルの記憶状態が、前記第１メモリセルユニット内の前記第１メモリ機能体と前記第２メモリセルユニット内の前記第２メモリ機能体の何れか一方に蓄積されている電荷量が他方より多い場合が第１記憶状態、少ない場合が第２記憶状態と規定されていることを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
【請求項７】
請求項１または２に記載の不揮発性半導体記憶装置のデータ書き換え方法であって、
前記メモリセルの内のデータ書き換え対象として選択された選択メモリセルの前記第１メモリセルユニットと前記第２メモリセルユニットの何れか一方の書き込み対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線と前記ソース線と前記ビット線に所定の書き込み電圧を印加することにより、前記メモリ拡散領域から前記ビット拡散領域に向けて流れるチャンネル電流により発生するホットエレクトロンを前記書き込み対象メモリセルユニットの前記メモリ機能体に注入することで負電荷の蓄積による書き込みを行い、
前記書き込み対象メモリセルユニットに対する前記書き込みと同時に、前記選択メモリセルの前記第１メモリセルユニットと前記第２メモリセルユニットの何れか他方の消去対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線と前記ソース線と前記ビット線に所定の消去電圧を印加することにより、前記消去対象メモリセルユニットの前記メモリ機能体にホットホールを注入するか、或いは、電子の抽出を行うことで負電荷の蓄積量を低減して消去を行うことを特徴とする不揮発性半導体記憶装置のデータ書き換え方法。
【請求項８】
請求項１または２に記載の不揮発性半導体記憶装置のデータ書き換え方法であって、
前記メモリセルの内のデータ書き換え対象として選択された選択メモリセルの前記第１メモリセルユニットと前記第２メモリセルユニットの何れか一方の書き込み対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線と前記ソース線と前記ビット線に所定の書き込み電圧を印加することにより、前記メモリ拡散領域から前記ビット拡散領域に向けて流れるチャンネル電流により発生するホットエレクトロンを前記書き込み対象メモリセルユニットの前記メモリ機能体に注入することで負電荷の蓄積による書き込みを行い、
前記書き込み対象メモリセルユニットに対する前記書き込みと同時に、前記選択メモリセルの前記第１メモリセルユニットと前記第２メモリセルユニットの何れか他方の書き込み非対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線に、前記メモリ拡散領域から前記ビット拡散領域に向けて電流が流れないように阻止する所定の書き込み阻止電圧を印加することにより、書き込みを行わないことを特徴とする不揮発性半導体記憶装置のデータ書き換え方法。
【請求項９】
請求項３に記載の不揮発性半導体記憶装置のデータ書き換え方法であって、
前記メモリセルの内のデータ書き換え対象として選択された選択メモリセルの前記第１メモリセルユニットと前記第２メモリセルユニットの何れか一方の書き込み対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線と前記ソース線と前記ビット線に所定の書き込み電圧を印加することにより、前記メモリ拡散領域から前記ビット拡散領域に向けて流れるチャンネル電流により発生するホットエレクトロンを前記書き込み対象メモリセルユニットの前記メモリ機能体に注入することで負電荷の蓄積による書き込みを行い、
前記書き込み対象メモリセルユニットに対する前記書き込みと同時に、前記選択メモリセルの前記第１メモリセルユニットと前記第２メモリセルユニットの何れか他方の書き込み非対象メモリセルユニットに接続する前記ビット線に、前記メモリ拡散領域から前記ビット拡散領域に向けてホットエレクトロンの発生を誘起する電流が流れないように阻止する所定の書き込み阻止電圧を印加することにより、書き込みを行わないことを特徴とする不揮発性半導体記憶装置のデータ書き換え方法。
【請求項１０】
前記書き込み対象メモリセルユニットに対する前記書き込みを行う前に、
前記書き込み対象メモリセルユニットと前記書き込み非対象メモリセルユニットの両方に夫々接続する前記補助ゲート線と前記制御ゲート線と前記ソース線と前記ビット線に所定の消去電圧を印加することにより、前記第１及び第２メモリ機能体の両方にホットホールを注入するか、或いは、電子の抽出を行うことで負電荷の蓄積量を低減して、前記書き込み対象メモリセルユニットと前記書き込み非対象メモリセルユニットの両方の消去を行うことを特徴とする請求項８または９に記載の不揮発性半導体記憶装置のデータ書き換え方法。
【請求項１１】
前記選択メモリセルと同一行のデータ書き換え対象でない非選択メモリセルの前記第１メモリセルユニットと前記第２メモリセルユニットの内の前記選択メモリセルにおいて消去対象となっている何れか一方または両方のメモリセルユニットに接続する前記ソース線を接地して、前記非選択メモリセルの対応するメモリセルユニット内の前記制御ゲートと第１メモリ拡散領域の間の電圧の絶対値を、前記選択メモリセルの対応する電圧の絶対値より低減させることを特徴とする請求項７〜１０の何れか１項に記載の不揮発性半導体記憶装置のデータ書き換え方法。
【請求項１２】
前記選択メモリセルと同一列のデータ書き換え対象でない非選択メモリセルの前記第１メモリセルユニットと前記第２メモリセルユニットの内の前記選択メモリセルにおいて消去対象となっている何れか一方または両方のメモリセルユニットに接続する前記制御ゲート線に、前記非選択メモリセルの対応するメモリセルユニット内の前記制御ゲートと第１メモリ拡散領域の間の電圧の絶対値を、前記選択メモリセルの対応する電圧の絶対値より低減させる所定の消去阻止電圧を印加することを特徴とする請求項７〜１１の何れか１項に記載の不揮発性半導体記憶装置のデータ書き換え方法。
【請求項１３】
前記選択メモリセルと同一行のデータ書き換え対象でない非選択メモリセルの前記第１メモリセルユニットと前記第２メモリセルユニットの内の前記選択メモリセルにおいて書き込み対象となっている何れか一方のメモリセルユニットに接続する前記ビット線と前記ソース線を接地して、前記非選択メモリセルの対応するメモリセルユニット内の前記補助トランジスタ部と前記メモリトランジスタ部に前記チャンネル電流が流れるのを阻止することを特徴とする請求項７〜１２の何れか１項に記載の不揮発性半導体記憶装置のデータ書き換え方法。
【請求項１４】
前記選択メモリセルと同一列のデータ書き換え対象でない非選択メモリセルの前記第１メモリセルユニットと前記第２メモリセルユニットの内の前記選択メモリセルにおいて書き込み対象となっている何れか一方のメモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線を接地して、前記非選択メモリセルの対応するメモリセルユニット内の前記補助トランジスタ部と前記メモリトランジスタ部に前記チャンネル電流が流れるのを阻止することを特徴とする請求項７〜１３の何れか１項に記載の不揮発性半導体記憶装置のデータ書き換え方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関し、より詳細には、電荷の多寡により情報を記憶するメモリ機能体を有するメモリセルユニットを２つ備え、各メモリセルユニットに相補的にデータを記憶するメモリセルをマトリクス状に配列したメモリセルアレイを有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来のフラッシュメモリの読み出しは、メモリセルアレイの中から選択された選択メモリセルの読み出し電流と、リファレンスセルの参照電流をセンスアンプで比較することで、選択メモリセルに記憶されたデータの読み出しを行っている。従って、記憶データを高い動作マージンを確保して正確に読み出すには、選択メモリセルのセル電流は、書き込みまたは消去状態の一方の記憶状態においては、リファレンスセルを流れる参照電流に対して、所定の電流余裕（ΔＩ）だけ小さく、また、他方の記憶状態においては、所定の電流余裕（ΔＩ）だけ大きくなければならない。つまり、メモリセルを構成するメモリトランジスタの閾値電圧は、書き込み状態と消去状態間のセル電流差が２×ΔＩとなる変動幅が必要となる。また、リファレンスセルの閾値電圧のバラツキも考慮すると、メモリトランジスタの閾値電圧の変動幅は更に大きいものが要求される。
【０００３】
また、フラッシュメモリの１種として、図１に模式的に示すようなスプリットゲート構造のフラッシュメモリセルをマトリクス状に配列したメモリセルアレイを有する不揮発性半導体記憶装置がある（例えば、下記の特許文献１参照）。図１に示すように、スプリットゲート構造のフラッシュメモリセルは、半導体表面上に形成された２つの拡散領域１，２間のチャンネル領域３上に、ゲート絶縁膜４と補助ゲート５を積層してなる補助トランジスタ部６と、ゲート絶縁膜７と電荷の多寡により情報を記憶するフローティングゲート８と絶縁膜９と制御ゲート１０を積層してなるメモリトランジスタ部１１を備えて構成され、補助トランジスタ部６の補助ゲート５とメモリトランジスタ部１１のフローティングゲート８と制御ゲート１０は、側壁絶縁膜１２により電気的に分離されている。図２に、図１に示すスプリットゲート構造のフラッシュメモリセルの等価回路を示す。
【０００４】
図３に、当該スプリットゲート構造のフラッシュメモリセルの従来のメモリセルアレイ構成の一例を示す。図３に示すように、メモリトランジスタ部１１側の拡散領域２と接続するソース線ＳＬ１、ＳＬ２と、左右方向に隣接するメモリセルの各制御ゲートを延伸してなる制御ゲート線ＣＧＬ１〜４が互いに平行に配置されている。メモリセルのデータを消去する場合には、ソース線と制御ゲート線間に電圧を印加してフローティングゲート８から電子を抽出するため、同じ制御ゲート線上のメモリセルが同時に消去されてしまい、メモリセル単位或いはバイト単位での消去ができない。
【０００５】
【特許文献１】特許第２８０９５４６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上述の従来のフラッシュメモリの読み出し及び消去に係る問題点に鑑みてなされたもので、その目的は、読み出し時の動作マージンを大きく確保でき、且つ、メモリセル単位での消去が可能な不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、半導体表面上に形成された第１メモリ拡散領域と第１ビット拡散領域間のチャンネル領域上の前記第１ビット拡散領域に近接し、ゲート絶縁膜と第１補助ゲートからなる第１補助トランジスタ部と、前記第１メモリ拡散領域に近接し、電荷の多寡により情報を記憶する第１メモリ機能体と第１制御ゲートからなる第１メモリトランジスタ部を備えて形成される第１メモリセルユニットと、前記半導体表面上に形成された第２メモリ拡散領域と第２ビット拡散領域間のチャンネル領域上の前記第２ビット拡散領域に近接し、ゲート絶縁膜と第２補助ゲートからなる第２補助トランジスタ部と、前記第２メモリ拡散領域に近接し、電荷の多寡により情報を記憶する第２メモリ機能体と第２制御ゲートからなる第２メモリトランジスタ部を備えて形成される第２メモリセルユニットと、からなるメモリセルを、行方向及び列方向に複数配列してなるメモリセルアレイを備えた不揮発性半導体記憶装置であって、
同一行に配列した複数の前記メモリセルの前記第１補助ゲートを行方向に延伸する共通の第１補助ゲート線に夫々接続し、同一行に配列した複数の前記メモリセルの前記第１制御ゲートを行方向に延伸する共通の第１制御ゲート線に夫々接続し、同一行に配列した複数の前記メモリセルの前記第２補助ゲートを行方向に延伸する共通の第２補助ゲート線に夫々接続し、同一行に配列した複数の前記メモリセルの前記第２制御ゲートを行方向に延伸する共通の第２制御ゲート線に夫々接続し、前記第１補助ゲート線と前記第１制御ゲート線と前記第２補助ゲート線と前記第２制御ゲート線が、前記メモリセルの各行に１組ずつ設けられ、
同一列に配列した複数の前記メモリセルの前記第１メモリ拡散領域と前記第２メモリ拡散領域を列方向に延伸する共通のソース線に夫々接続し、同一列に配列した複数の前記メモリセルの前記第１ビット拡散領域を列方向に延伸する共通の第１ビット線に夫々接続し、同一列に配列した複数の前記メモリセルの前記第２ビット拡散領域を列方向に延伸する共通の第２ビット線に夫々接続し、前記ソース線と前記第１ビット線と前記第２ビット線が、前記メモリセルの各列に１組ずつ設けられてなることを第１の特徴とする。
【０００８】
更に、本発明に係る不揮発性半導体記憶装置は、前記第１メモリセルユニットと前記第２メモリセルユニットからなるメモリセルを、行方向及び列方向に複数配列してなるメモリセルアレイを備えた不揮発性半導体記憶装置であって、
同一行に配列した複数の前記メモリセルの前記第１補助ゲートを行方向に延伸する共通の第１補助ゲート線に夫々接続し、同一行に配列した複数の前記メモリセルの前記第１制御ゲートを行方向に延伸する共通の第１制御ゲート線に夫々接続し、同一行に配列した複数の前記メモリセルの前記第２補助ゲートを行方向に延伸する共通の第２補助ゲート線に夫々接続し、同一行に配列した複数の前記メモリセルの前記第２制御ゲートを行方向に延伸する共通の第２制御ゲート線に夫々接続し、前記第１補助ゲート線と前記第１制御ゲート線と前記第２補助ゲート線と前記第２制御ゲート線が、前記メモリセルの各行に１組ずつ設けられ、
同一列に配列した複数の前記メモリセルの前記第１メモリ拡散領域を列方向に延伸する共通の第１ソース線に夫々接続し、同一列に配列した複数の前記メモリセルの前記第１ビット拡散領域を列方向に延伸する共通の第１ビット線に夫々接続し、同一列に配列した複数の前記メモリセルの前記第２メモリ拡散領域を列方向に延伸する共通の第２ソース線に夫々接続し、同一列に配列した複数の前記メモリセルの前記第２ビット拡散領域を列方向に延伸する共通の第２ビット線に夫々接続し、前記第１ソース線と前記第１ビット線と前記第２ソース線と前記第２ビット線が、前記メモリセルの各列に１組ずつ設けられてなることを第２の特徴とする。
【０００９】
更に、本発明に係る不揮発性半導体記憶装置は、前記第１メモリセルユニットと前記第２メモリセルユニットからなるメモリセルを、行方向及び列方向に複数配列してなるメモリセルアレイを備えた不揮発性半導体記憶装置であって、
同一行に配列した複数の前記メモリセルの前記第１補助ゲートと前記第２補助ゲートを行方向に延伸する共通の補助ゲート線に夫々接続し、同一行に配列した複数の前記メモリセルの前記第１制御ゲートと前記第２制御ゲートを行方向に延伸する共通の制御ゲート線に夫々接続し、前記補助ゲート線と前記制御ゲート線が、前記メモリセルの各行に１組ずつ設けられ、
同一列に配列した複数の前記メモリセルの前記第１メモリ拡散領域と前記第２メモリ拡散領域を列方向に延伸する共通のソース線に夫々接続し、同一列に配列した複数の前記メモリセルの前記第１ビット拡散領域を列方向に延伸する共通の第１ビット線に夫々接続し、同一列に配列した複数の前記メモリセルの前記第２ビット拡散領域を列方向に延伸する共通の第２ビット線に夫々接続し、前記ソース線と前記第１ビット線と前記第２ビット線が、前記メモリセルの各列に１組ずつ設けられてなることを第３の特徴とする。
【００１０】
更に、本発明に係る不揮発性半導体記憶装置は、上記第１乃至第３の何れかの特徴に加え、前記第１メモリセルユニット内の前記第１補助ゲートと前記第１制御ゲート、及び、前記第２メモリセルユニット内の前記第２補助ゲートと前記第２制御ゲートが、側壁絶縁膜を介して夫々電気的に分離されていることを第４の特徴とする。
【００１１】
更に、本発明に係る不揮発性半導体記憶装置は、上記第１乃至第３の何れかの特徴に加え、前記第１メモリセルユニット内の前記チャンネル領域上の前記第１補助トランジスタ部と前記第１メモリトランジスタ部の間に第１中間拡散領域が設けられ、前記第２メモリセルユニット内の前記チャンネル領域上の前記第２補助トランジスタ部と前記第２メモリトランジスタ部の間に第２中間拡散領域が設けられていることを第５の特徴とする。
【００１２】
更に、本発明に係る不揮発性半導体記憶装置は、上記第１乃至第５の何れかの特徴に加え、１つの前記メモリセルの記憶状態が、前記第１メモリセルユニット内の前記第１メモリ機能体と前記第２メモリセルユニット内の前記第２メモリ機能体の何れか一方に蓄積されている電荷量が他方より多い場合が第１記憶状態、少ない場合が第２記憶状態と規定されていることを第６の特徴とする。
【００１３】
更に、本発明に係る不揮発性半導体記憶装置のデータ書き換え方法は、上記第１または第２の特徴の不揮発性半導体記憶装置のデータ書き換え方法であって、
前記メモリセルの内のデータ書き換え対象として選択された選択メモリセルの前記第１メモリセルユニットと前記第２メモリセルユニットの何れか一方の書き込み対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線と前記ソース線と前記ビット線に所定の書き込み電圧を印加することにより、前記メモリ拡散領域から前記ビット拡散領域に向けて流れるチャンネル電流により発生するホットエレクトロンを前記書き込み対象メモリセルユニットの前記メモリ機能体に注入することで負電荷の蓄積による書き込みを行い、
前記書き込み対象メモリセルユニットに対する前記書き込みと同時に、前記選択メモリセルの前記第１メモリセルユニットと前記第２メモリセルユニットの何れか他方の消去対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線と前記ソース線と前記ビット線に所定の消去電圧を印加することにより、前記消去対象メモリセルユニットの前記メモリ機能体にホットホールを注入するか、或いは、電子の抽出を行うことで負電荷の蓄積量を低減して消去を行うことを第１の特徴とする。
【００１４】
更に、本発明に係る不揮発性半導体記憶装置のデータ書き換え方法は、上記第１または第２の特徴の不揮発性半導体記憶装置のデータ書き換え方法であって、
前記メモリセルの内のデータ書き換え対象として選択された選択メモリセルの前記第１メモリセルユニットと前記第２メモリセルユニットの何れか一方の書き込み対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線と前記ソース線と前記ビット線に所定の書き込み電圧を印加することにより、前記メモリ拡散領域から前記ビット拡散領域に向けて流れるチャンネル電流により発生するホットエレクトロンを前記書き込み対象メモリセルユニットの前記メモリ機能体に注入することで負電荷の蓄積による書き込みを行い、
前記書き込み対象メモリセルユニットに対する前記書き込みと同時に、前記選択メモリセルの前記第１メモリセルユニットと前記第２メモリセルユニットの何れか他方の書き込み非対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線に、前記メモリ拡散領域から前記ビット拡散領域に向けて電流が流れないように阻止する所定の書き込み阻止電圧を印加することにより、書き込みを行わないことを第２の特徴とする。
【００１５】
更に、本発明に係る不揮発性半導体記憶装置のデータ書き換え方法は、上記第３の特徴の不揮発性半導体記憶装置のデータ書き換え方法であって、
前記メモリセルの内のデータ書き換え対象として選択された選択メモリセルの前記第１メモリセルユニットと前記第２メモリセルユニットの何れか一方の書き込み対象メモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線と前記ソース線と前記ビット線に所定の書き込み電圧を印加することにより、前記メモリ拡散領域から前記ビット拡散領域に向けて流れるチャンネル電流により発生するホットエレクトロンを前記書き込み対象メモリセルユニットの前記メモリ機能体に注入することで負電荷の蓄積による書き込みを行い、
前記書き込み対象メモリセルユニットに対する前記書き込みと同時に、前記選択メモリセルの前記第１メモリセルユニットと前記第２メモリセルユニットの何れか他方の書き込み非対象メモリセルユニットに接続する前記ビット線に、前記メモリ拡散領域から前記ビット拡散領域に向けてホットエレクトロンの発生を誘起する電流が流れないように阻止する所定の書き込み阻止電圧を印加することにより、書き込みを行わないことを第３の特徴とする。
【００１６】
更に、本発明に係る不揮発性半導体記憶装置のデータ書き換え方法は、上記第２または第３の特徴に加え、前記書き込み対象メモリセルユニットに対する前記書き込みを行う前に、前記書き込み対象メモリセルユニットと前記書き込み非対象メモリセルユニットの両方に夫々接続する前記補助ゲート線と前記制御ゲート線と前記ソース線と前記ビット線に所定の消去電圧を印加することにより、前記第１及び第２メモリ機能体の両方にホットホールを注入するか、或いは、電子の抽出を行うことで負電荷の蓄積量を低減して、前記書き込み対象メモリセルユニットと前記書き込み非対象メモリセルユニットの両方の消去を行うことを第４の特徴とする。
【００１７】
更に、本発明に係る不揮発性半導体記憶装置のデータ書き換え方法は、上記第１乃至第４の何れかの特徴に加え、前記選択メモリセルと同一行のデータ書き換え対象でない非選択メモリセルの前記第１メモリセルユニットと前記第２メモリセルユニットの内の前記選択メモリセルにおいて消去対象となっている何れか一方または両方のメモリセルユニットに接続する前記ソース線を接地して、前記非選択メモリセルの対応するメモリセルユニット内の前記制御ゲートと第１メモリ拡散領域の間の電圧の絶対値を、前記選択メモリセルの対応する電圧の絶対値より低減させることを第５の特徴とする。
【００１８】
更に、本発明に係る不揮発性半導体記憶装置のデータ書き換え方法は、上記第１乃至第５の何れかの特徴に加え、前記選択メモリセルと同一列のデータ書き換え対象でない非選択メモリセルの前記第１メモリセルユニットと前記第２メモリセルユニットの内の前記選択メモリセルにおいて消去対象となっている何れか一方または両方のメモリセルユニットに接続する前記制御ゲート線に、前記非選択メモリセルの対応するメモリセルユニット内の前記制御ゲートと第１メモリ拡散領域の間の電圧の絶対値を、前記選択メモリセルの対応する電圧の絶対値より低減させる所定の消去阻止電圧を印加することを第６の特徴とする。
【００１９】
更に、本発明に係る不揮発性半導体記憶装置のデータ書き換え方法は、上記第１乃至第６の何れかの特徴に加え、前記選択メモリセルと同一行のデータ書き換え対象でない非選択メモリセルの前記第１メモリセルユニットと前記第２メモリセルユニットの内の前記選択メモリセルにおいて書き込み対象となっている何れか一方のメモリセルユニットに接続する前記ビット線と前記ソース線を接地して、前記非選択メモリセルの対応するメモリセルユニット内の前記補助トランジスタ部と前記メモリトランジスタ部に前記チャンネル電流が流れるのを阻止することを第７の特徴とする。
【００２０】
更に、本発明に係る不揮発性半導体記憶装置のデータ書き換え方法は、上記第１乃至第７の何れかの特徴に加え、前記選択メモリセルと同一列のデータ書き換え対象でない非選択メモリセルの前記第１メモリセルユニットと前記第２メモリセルユニットの内の前記選択メモリセルにおいて書き込み対象となっている何れか一方のメモリセルユニットに接続する前記補助ゲート線と前記制御ゲート線を接地して、前記非選択メモリセルの対応するメモリセルユニット内の前記補助トランジスタ部と前記メモリトランジスタ部に前記チャンネル電流が流れるのを阻止することを第７の特徴とする。
【発明の効果】
【００２１】
本発明に係る不揮発性半導体記憶装置によれば、２つのメモリセルユニットに互いに相補的な情報を記憶することができ、読み出し動作時においてリファレンスセル等による参照電流を必要とせず、大きな読み出しマージンが確保でき、低電圧動作或いは高速読み出し動作が容易に実現できる。更に、ソース線と制御ゲート線が直交して配置されているので、メモリセル単位でのメモリセルユニットに対する消去動作が可能となる。
【００２２】
また、本発明に係る不揮発性半導体記憶装置のデータ書き換え方法によれば、２つのメモリセルユニットに互いに相補的な情報を確実に記憶させることが可能となり、上記大きな読み出しマージンの確保が可能となる。
【００２３】
特に、第１の特徴の不揮発性半導体記憶装置のデータ書き換え方法によれば、２つのメモリセルユニットに互いに相補的な情報を記憶させる書き込み動作と消去動作を同時に実行でき効率的なデータの書き換え動作を実現できる。
【００２４】
また、第５乃至第８の特徴の不揮発性半導体記憶装置のデータ書き換え方法によれば、非選択メモリセルに対する書き換えが効率的に防止でき、メモリセル単位での書き換えが可能となる。
【発明を実施するための最良の形態】
【００２５】
以下に、本発明に係る不揮発性半導体記憶装置（適宜、「本発明装置」と称す）、及び、その記憶データの書き換え方法（適宜、「本発明方法」と称す）の一実施の形態を、図面に基づき説明する。
【００２６】
〈第１実施形態〉
図４に、本発明装置が備えるメモリセル２０の等価回路と、そのメモリセル２０を行方向及び列方向に複数配列してなるメモリセルアレイ２１を示す。尚、図４中、行方向はＸ方向として、列方向はＹ方向として規定される。尚、図４では、説明の簡単のために、メモリセル２０は２行×２列分だけを図示しているが、メモリセルアレイ２１内のメモリセル２０の配列数は、２行×２列に限定されるものではない。
【００２７】
図４に示すように、メモリセル２０は、全く同じ回路構成の２つメモリセルユニット（第１メモリセルユニット２２と第２メモリセルユニット２３）を備えてなる。第１メモリセルユニット２２と第２メモリセルユニット２３は列方向に分かれて配置している。
【００２８】
第１メモリセルユニット２２は、図５に示す素子断面構造のスプリットゲート構造（図１に示す従来のスプリットゲート構造と同じ）を有し、半導体表面上に形成された第１メモリ拡散領域３０と第１ビット拡散領域３１間のチャンネル領域３２上の第１ビット拡散領域３１に近接し、ゲート絶縁膜３３と第１補助ゲート３４からなる第１補助トランジスタ部３５と、第１メモリ拡散領域３０に近接し、電荷の多寡により情報を記憶する第１メモリ機能体３６と第１制御ゲート３７からなる第１メモリトランジスタ部３８を備えて形成される。また、第２メモリセルユニット２３も同様に、図５に示す素子断面構造のスプリットゲート構造を有し、半導体表面上に形成された第２メモリ拡散領域４０と第２ビット拡散領域４１間のチャンネル領域４２上の第２ビット拡散領域４１に近接し、ゲート絶縁膜４３と第２補助ゲート４４からなる第２補助トランジスタ部４５と、第２メモリ拡散領域４０に近接し、電荷の多寡により情報を記憶する第２メモリ機能体４６と第２制御ゲート４７からなる第２メモリトランジスタ部４８を備えて形成される。
【００２９】
尚、本実施形態では、第１メモリ機能体３６と第２メモリ機能体４６は、従来のフラッシュメモリと同様に周囲を絶縁膜で囲まれたフローティングゲートとして形成されている。従って、図５に示すスプリットゲート構造の各メモリセルユニット２２，２３の等価回路は、図２に示すスプリットゲート構造のフラッシュメモリセルと同様となる。また、第１メモリセルユニット２２内の第１補助ゲート３４と第１制御ゲート３７、及び、第２メモリセルユニット２３内の第２補助ゲート４４と第２制御ゲート４７は、側壁絶縁膜３９を介して夫々電気的に分離されている。
【００３０】
更に、本実施形態では、第１メモリセルユニット２２の第１ビット拡散領域３１と第１補助ゲート３４と第１制御ゲート３７、第２メモリセルユニット２３の第２ビット拡散領域４１と第２補助ゲート４４と第２制御ゲート４７は、夫々独立してメモリセルアレイ２１の外部から電圧印加可能であり、第１メモリセルユニット２２の第１メモリ拡散領域３０と第２メモリセルユニット２３の第２メモリ拡散領域４０はメモリセル２０内で相互に電気的に接続して共通にメモリセルアレイ２１の外部から電圧印加可能に構成されている。
【００３１】
具体的には、以下のような構成となっている。メモリセルアレイ２１のメモリセル２０の各行に対応して、行方向に平行して延伸する第１補助ゲート線ＡＧＬａと第１制御ゲート線ＣＧＬａと第２補助ゲート線ＡＧＬｂと第２制御ゲート線ＣＧＬｂを１組ずつ設け、メモリセル２０の各列に対応して、列方向に平行して延伸するソース線ＳＬと第１ビット線ＢＬａと第２ビット線ＢＬｂを１組ずつ設けている。更に、同一行に配列した複数のメモリセル２０の第１補助ゲート３４を共通の第１補助ゲート線ＡＧＬａに、第１制御ゲート３７を共通の第１制御ゲート線ＣＧＬａに、第２補助ゲート４４を共通の第２補助ゲート線ＡＧＬｂに、第２制御ゲート４７を共通の第２制御ゲート線ＣＧＬｂに夫々接続し、同一列に配列した複数のメモリセル２０の第１メモリ拡散領域３０と第２メモリ拡散領域４０を共通のソース線ＳＬに、第１ビット拡散領域３１を共通の第１ビット線ＢＬａに、第２ビット拡散領域４１を共通の第２ビット線ＢＬｂに夫々接続している。
【００３２】
次に、図４に示すメモリセルアレイ２１内の特定のメモリセル２０を選択して、データの読み出し及び書き換えのメモリ動作を行う場合の動作方法について説明する。説明の便宜上、図４中破線で囲まれたメモリセル２０を各メモリ動作の対象となる選択メモリセルとする。
【００３３】
ここで、各メモリセル２０には１ビットのデータが記憶可能であり、第１メモリセルユニット２２内の第１メモリ機能体３６と第２メモリセルユニット２３内の第２メモリ機能体４６の何れか一方に蓄積されている電荷量（電子蓄積量）が他方より多い場合が第１記憶状態（例えば、データ“０”）、少ない場合が第２記憶状態（例えば、データ“１”）となっている。以下の説明では、第１メモリ機能体３６の電子蓄積量が、第２メモリ機能体４６の電子蓄積量より多い場合を第１記憶状態、逆に、第１メモリ機能体３６の電子蓄積量が、第２メモリ機能体４６の電子蓄積量より少ない場合を第２記憶状態と想定する。つまり、第１記憶状態では、第１メモリ機能体３６を有する第１メモリトランジスタ部３８の方が、第２メモリ機能体４６を有する第２メモリトランジスタ部４８より閾値電圧が高く、メモリセル電流が小さくなり、第２記憶状態では、逆に、第２メモリトランジスタ部４８の方が、第１メモリトランジスタ部３８より閾値電圧が高く、メモリセル電流が小さくなる。
【００３４】
〈読み出し動作〉
読み出し動作時には、選択メモリセルに接続する第１補助ゲート線ＡＧＬａ１と第１制御ゲート線ＣＧＬａ１と第２補助ゲート線ＡＧＬｂ１と第２制御ゲート線ＣＧＬｂ１に電源電圧Ｖｃｃ（例えば、３Ｖ）を印加し、第１メモリセルユニット２２内の第１補助トランジスタ部３５と第２メモリセルユニット２３内の第２補助トランジスタ部４５を夫々導通状態にし、第１メモリトランジスタ部３８と第２メモリトランジスタ部４８を、第１メモリ機能体３６と第２メモリ機能体４６の電子蓄積量に応じた電流量で導通或いは非導通となるようにするとともに、選択メモリセルに接続するソース線ＳＬ１を接地し、選択メモリセルに接続する第１ビット線ＢＬａ１と第２ビット線ＢＬｂ１に夫々読み出し電圧（例えば、１Ｖ）を印加する。この結果、第１ビット線ＢＬａ１と第２ビット線ＢＬｂ１には、夫々、第１メモリセルユニット２２と第２メモリセルユニット２３を介して、第１メモリ機能体３６と第２メモリ機能体４６の電子蓄積量に応じた電流量のメモリセル電流が各別に流れ、当該メモリセル電流の差を、第１ビット線ＢＬａと第２ビット線ＢＬｂに列選択回路（図示せず）等を介して接続するセンスアンプ回路（図示せず）で検知することにより、選択メモリセルの記憶状態を読み出すことができる。本読み出し方法によれば、従来必要としたリファレンスセルからの参照電流が不要となり、第１メモリトランジスタ部３８と第２メモリトランジスタ部４８の各閾値電圧の変動幅に対して２倍の電流差が得られるため、読み出し動作マージンの大幅な向上が図れる。この結果、従来に比べて低電圧動作や高速読み出しがより一層可能となる。
【００３５】
〈書き換え動作〉
次に、本発明方法による選択メモリセルへのデータの書き換え動作について説明する。ここで、メモリセルの第１書き換え動作とは、メモリセルを上述の第１記憶状態にすることで、また、メモリセルの第２書き換え動作とは、メモリセルを上述の第２記憶状態にすることである。一方、第１メモリセルユニット２２と第２メモリセルユニット２３の夫々に対して、各メモリ記憶体の電子蓄積量を多くして閾値電圧を高くする動作を書き込み動作と定義し、各メモリ記憶体の電子蓄積量を少なくして閾値電圧を低くする動作を消去動作と定義し、メモリセルの第１及び第２書き換え動作と区別する。
【００３６】
第１メモリセルユニット２２に対して書き込み動作を行うとともに、第２メモリセルユニット２３に対して消去動作を同時に行うことにより、選択メモリセルへのデータの第１書き換え動作（同時書き換え動作）を実現する場合について説明する。
【００３７】
選択メモリセルの第１メモリセルユニット２２に接続する第１補助ゲート線ＡＧＬａ１と第１制御ゲート線ＣＧＬａ１と第１ビット線ＢＬａ１に書き込み用電圧の１Ｖ、８Ｖ、及び、０Ｖ（接地電圧）を夫々印加し、共通のソース線ＳＬ１に６Ｖを印加することで、第１メモリセルユニット２２の第１補助トランジスタ部３５と第１メモリトランジスタ部３８が導通状態となり、電子が第１補助トランジスタ部３５側から第１メモリ機能体３６に注入され（ソース側（低電位側）からの注入）、書き込まれる。
【００３８】
一方、選択メモリセルの第２メモリセルユニット２３に接続する第２補助ゲート線ＡＧＬｂ１と第２制御ゲート線ＣＧＬｂ１と第２ビット線ＢＬｂ１に消去用電圧の０Ｖ（接地電圧）、−６Ｖ、及び、０Ｖ（接地電圧）を夫々印加し、共通のソース線ＳＬ１に６Ｖを印加することで、バンド間トンネリングによるホール（正孔）が第２メモリ機能体４６に注入され、消去される。
【００３９】
図６の一覧表に、上記読み出し動作及び第１書き換え動作における各部への印加電圧を纏めて表示する。尚、第２書き換え動作は、上記第１書き換え動作における第１メモリセルユニット２２と第２メモリセルユニット２３の関係を逆転させるだけであるので、重複する説明は割愛する。
【００４０】
〈誤書き込み防止〉
ここで、選択メモリセルと同一列の書き換え対象でない非選択メモリセル（図４中では、選択メモリセルの下側のメモリセル）の第１メモリセルユニット２２は、選択メモリセルの第１メモリセルユニット２２と、第１ビット線ＢＬａ１とソース線ＳＬ１を共用している。この非選択メモリセルの第１メモリセルユニット２２が誤書き込みされるのを防止するために、非選択メモリセルの第１メモリセルユニット２２に接続する全ての第１補助ゲート線ＡＧＬａ２と第１制御ゲート線ＣＧＬａ２を接地して（書き込み阻止電圧（０Ｖ）の印加）、第１補助トランジスタ部３５と第１メモリトランジスタ部３８を非導通状態としてチャンネル電流が流れないようにする。
【００４１】
また、選択メモリセルと同一行の書き換え対象でない非選択メモリセル（図４中では、選択メモリセルの右側のメモリセル）の第１メモリセルユニット２２は、選択メモリセルの第１メモリセルユニット２２と、第１補助ゲート線ＡＧＬａ１と第１制御ゲート線ＣＧＬａ１を共用している。この非選択メモリセルの第１メモリセルユニット２２が誤書き込みされるのを防止するために、非選択メモリセルの第１メモリセルユニット２２に接続する全ての第１ビット線ＢＬａ２とソース線ＳＬ２を接地して（書き込み阻止電圧（０Ｖ）の印加）同電位とすることで、第１補助トランジスタ部３５と第１メモリトランジスタ部３８をチャンネル電流が流れないようにする。
【００４２】
〈誤消去防止〉
更に、選択メモリセルと同一列の書き換え対象でない非選択メモリセル（図４中では、選択メモリセルの下側のメモリセル）の第２メモリセルユニット２３は、選択メモリセルの第２メモリセルユニット２３と、第２ビット線ＢＬｂ１とソース線ＳＬ１を共用している。この非選択メモリセルの第２メモリセルユニット２３が誤消去されるのを防止するために、非選択メモリセルの第２メモリセルユニット２３に接続する全ての第１制御ゲート線ＣＧＬａ２に電源電圧Ｖｃｃ（消去阻止電圧）を印加して、当該非選択メモリセルの第２メモリセルユニット２３内の第２メモリトランジスタ部４８の第２制御ゲート４７とソース（第２メモリ拡散領域４０）間の電圧（夫々の印加電圧の電圧差の絶対値）を低減して、バンド間トンネリングによるホール注入を阻止する。
【００４３】
また、選択メモリセルと同一行の書き換え対象でない非選択メモリセル（図４中では、選択メモリセルの右側のメモリセル）の第２メモリセルユニット２３は、選択メモリセルの第２メモリセルユニット２３と、第１補助ゲート線ＡＧＬａ１と第１制御ゲート線ＣＧＬａ１を共用している。この非選択メモリセルの第２メモリセルユニット２３が誤消去されるのを防止するために、非選択メモリセルの第２メモリセルユニット２３に接続する全てのソース線ＳＬ２を接地して、当該非選択メモリセルの第２メモリセルユニット２３内の第２メモリトランジスタ部４８の第２制御ゲート４７とソース（第２メモリ拡散領域４０）間の電圧（夫々の印加電圧の電圧差の絶対値）を低減して、バンド間トンネリングによるホール注入を阻止する。
【００４４】
〈第２実施形態〉
図７に、本発明装置が備えるメモリセル２４の等価回路と、そのメモリセル２４を行方向及び列方向に複数配列してなるメモリセルアレイ２５を示す。尚、図７中、行方向はＸ方向として、列方向はＹ方向として規定される。尚、図７では、説明の簡単のために、メモリセル２４は２行×２列分だけを図示しているが、メモリセルアレイ２５内のメモリセル２４の配列数は、２行×２列に限定されるものではない。
【００４５】
図７に示すように、メモリセル２４は、全く同じ回路構成の２つメモリセルユニット（第１メモリセルユニット２２と第２メモリセルユニット２３）を備えてなる。第１メモリセルユニット２２と第２メモリセルユニット２３は列方向に分かれて配置している。第１メモリセルユニット２２と第２メモリセルユニット２３は、第１実施形態と同様に、図５に示す素子断面構造のスプリットゲート構造（図１に示す従来のスプリットゲート構造と同じ）を有しており、第１メモリセルユニット２２の第１メモリ拡散領域３０と第２メモリセルユニット２３の第２メモリ拡散領域４０が、メモリセル２４内で相互に電気的に分離している点以外は、第１実施形態と同じであるので、重複する説明は割愛する。
【００４６】
第２実施形態では、第１メモリセルユニット２２の第１ビット拡散領域３１と第１メモリ拡散領域３０と第１補助ゲート３４と第１制御ゲート３７、第２メモリセルユニット２３の第２ビット拡散領域４１と第２メモリ拡散領域４０と第２補助ゲート４４と第２制御ゲート４７は、夫々独立してメモリセルアレイ２５の外部から電圧印加可能に構成されている。
【００４７】
具体的には、以下のような構成となっている。メモリセルアレイ２５のメモリセル２４の各行に対応して、行方向に平行して延伸する第１補助ゲート線ＡＧＬａと第１制御ゲート線ＣＧＬａと第２補助ゲート線ＡＧＬｂと第２制御ゲート線ＣＧＬｂを１組ずつ設け、メモリセル２４の各列に対応して、列方向に平行して延伸する第１ソース線ＳＬａと第１ビット線ＢＬａと第２ソース線ＳＬｂと第２ビット線ＢＬｂを１組ずつ設けている。更に、同一行に配列した複数のメモリセル２４の第１補助ゲート３４を共通の第１補助ゲート線ＡＧＬａに、第１制御ゲート３７を共通の第１制御ゲート線ＣＧＬａに、第２補助ゲート４４を共通の第２補助ゲート線ＡＧＬｂに、第２制御ゲート４７を共通の第２制御ゲート線ＣＧＬｂに夫々接続し、同一列に配列した複数のメモリセル２４の第１メモリ拡散領域３０を共通の第１ソース線ＳＬａに、第２メモリ拡散領域４０を共通の第２ソース線ＳＬｂに、第１ビット拡散領域３１を共通の第１ビット線ＢＬａに、第２ビット拡散領域４１を共通の第２ビット線ＢＬｂに夫々接続している。
【００４８】
次に、図７に示すメモリセルアレイ２５内の特定のメモリセル２４を選択して、データの読み出し及び書き換えのメモリ動作を行う場合の動作方法について説明する。説明の便宜上、図７中破線で囲まれたメモリセル２４を各メモリ動作の対象となる選択メモリセルとする。
【００４９】
ここで、各メモリセル２４には１ビットのデータが記憶可能であり、記憶状態の規定は第１実施形態のメモリセル２０と全く同じであるので、重複する説明は割愛する。
【００５０】
〈読み出し動作〉
読み出し動作時には、選択メモリセルに接続する第１補助ゲート線ＡＧＬａ１と第１制御ゲート線ＣＧＬａ１と第２補助ゲート線ＡＧＬｂ１と第２制御ゲート線ＣＧＬｂ１に電源電圧Ｖｃｃ（例えば、３Ｖ）を印加し、第１メモリセルユニット２２内の第１補助トランジスタ部３５と第２メモリセルユニット２３内の第２補助トランジスタ部４５を夫々導通状態にし、第１メモリトランジスタ部３８と第２メモリトランジスタ部４８を、第１メモリ機能体３６と第２メモリ機能体４６の電子蓄積量に応じた電流量で導通或いは非導通となるようにするとともに、選択メモリセルに接続する第１ソース線ＳＬａ１及び第２ソース線ＳＬｂ１を接地し、選択メモリセルに接続する第１ビット線ＢＬａ１と第２ビット線ＢＬｂ１に夫々読み出し電圧（例えば、１Ｖ）を印加する。この結果、第１ビット線ＢＬａ１と第２ビット線ＢＬｂ１には、夫々、第１メモリセルユニット２２と第２メモリセルユニット２３を介して、第１メモリ機能体３６と第２メモリ機能体４６の電子蓄積量に応じた電流量のメモリセル電流が各別に流れ、当該メモリセル電流の差を、第１ビット線ＢＬａと第２ビット線ＢＬｂに列選択回路（図示せず）等を介して接続するセンスアンプ回路（図示せず）で検知することにより、選択メモリセルの記憶状態を読み出すことができる。本読み出し方法によれば、従来必要としたリファレンスセルからの参照電流が不要となり、第１メモリトランジスタ部３８と第２メモリトランジスタ部４８の各閾値電圧の変動幅に対して２倍の電流差が得られるため、読み出し動作マージンの大幅な向上が図れる。この結果、従来に比べて低電圧動作や高速読み出しがより一層可能となる。
【００５１】
〈書き換え動作〉
次に、本発明方法による選択メモリセルへのデータの書き換え動作について説明する。第１メモリセルユニット２２に対して書き込み動作を行うとともに、第２メモリセルユニット２３に対して消去動作を同時に行うことにより、選択メモリセルへのデータの第１書き換え動作（同時書き換え動作）を実現する場合について説明する。
【００５２】
選択メモリセルの第１メモリセルユニット２２に接続する第１補助ゲート線ＡＧＬａ１と第１制御ゲート線ＣＧＬａ１と第１ビット線ＢＬａ１と第１ソース線ＳＬａ１に書き込み用電圧の１Ｖ、８Ｖ、０Ｖ（接地電圧）、及び、５Ｖを夫々印加することで、第１メモリセルユニット２２の第１補助トランジスタ部３５と第１メモリトランジスタ部３８が導通状態となり、電子が第１補助トランジスタ部３５側から第１メモリ機能体３６に注入され（ソース側（低電位側）からの注入）、書き込まれる。
【００５３】
一方、選択メモリセルの第２メモリセルユニット２３に接続する第２補助ゲート線ＡＧＬｂ１と第２制御ゲート線ＣＧＬｂ１と第２ビット線ＢＬｂ１と第２ソース線ＳＬｂ１に消去用電圧の０Ｖ（接地電圧）、−６Ｖ、０Ｖ（接地電圧）、及び、６Ｖを夫々印加することで、バンド間トンネリングによるホール（正孔）が第２メモリ機能体４６に注入され、消去される。
【００５４】
図８の一覧表に、上記読み出し動作及び第１書き換え動作における各部への印加電圧を纏めて表示する。尚、第２書き換え動作は、上記第１書き換え動作における第１メモリセルユニット２２と第２メモリセルユニット２３の関係を逆転させるだけであるので、重複する説明は割愛する。
【００５５】
〈誤書き込み防止〉
ここで、選択メモリセルと同一列の書き換え対象でない非選択メモリセル（図７中では、選択メモリセルの下側のメモリセル）の第１メモリセルユニット２２は、選択メモリセルの第１メモリセルユニット２２と、第１ビット線ＢＬａ１と第１ソース線ＳＬａ１を共用している。この非選択メモリセルの第１メモリセルユニット２２が誤書き込みされるのを防止するために、非選択メモリセルの第１メモリセルユニット２２に接続する全ての第１補助ゲート線ＡＧＬａ２と第１制御ゲート線ＣＧＬａ２を接地して（書き込み阻止電圧（０Ｖ）の印加）同電位とすることで、第１補助トランジスタ部３５と第１メモリトランジスタ部３８をチャンネル電流が流れないようにする。
【００５６】
また、選択メモリセルと同一行の書き換え対象でない非選択メモリセル（図７中では、選択メモリセルの右側のメモリセル）の第１メモリセルユニット２２は、選択メモリセルの第１メモリセルユニット２２と、第１補助ゲート線ＡＧＬａ１と第１制御ゲート線ＣＧＬａ１を共用している。この非選択メモリセルの第１メモリセルユニット２２が誤書き込みされるのを防止するために、非選択メモリセルの第１メモリセルユニット２２に接続する全ての第１ビット線ＢＬａ２と第１ソース線ＳＬａ２を接地して（書き込み阻止電圧（０Ｖ）の印加）、第１補助トランジスタ部３５と第１メモリトランジスタ部３８を非導通状態としてチャンネル電流が流れないようにする。
【００５７】
〈誤消去防止〉
更に、選択メモリセルと同一列の書き換え対象でない非選択メモリセル（図７中では、選択メモリセルの下側のメモリセル）の第２メモリセルユニット２３は、選択メモリセルの第２メモリセルユニット２３と、第２ビット線ＢＬｂ１と第２ソース線ＳＬｂ１を共用している。この非選択メモリセルの第２メモリセルユニット２３が誤消去されるのを防止するために、非選択メモリセルの第２メモリセルユニット２３に接続する全ての第１制御ゲート線ＣＧＬａ２に電源電圧Ｖｃｃ（消去阻止電圧）を印加して、当該非選択メモリセルの第２メモリセルユニット２３内の第２メモリトランジスタ部４８の第２制御ゲート４７とソース（第２メモリ拡散領域４０）間の電圧（夫々の印加電圧の電圧差の絶対値）を低減して、バンド間トンネリングによるホール注入を阻止する。
【００５８】
また、選択メモリセルと同一行の書き換え対象でない非選択メモリセル（図７中では、選択メモリセルの右側のメモリセル）の第２メモリセルユニット２３は、選択メモリセルの第２メモリセルユニット２３と、第１補助ゲート線ＡＧＬａ１と第１制御ゲート線ＣＧＬａ１を共用している。この非選択メモリセルの第２メモリセルユニット２３が誤消去されるのを防止するために、非選択メモリセルの第２メモリセルユニット２３に接続する全ての第２ソース線ＳＬｂ２を接地して、当該非選択メモリセルの第２メモリセルユニット２３内の第２メモリトランジスタ部４８の第２制御ゲート４７とソース（第２メモリ拡散領域４０）間の電圧（夫々の印加電圧の電圧差の絶対値）を低減して、バンド間トンネリングによるホール注入を阻止する。
【００５９】
〈第３実施形態〉
図９に、本発明装置が備えるメモリセル２６の等価回路と、そのメモリセル２６を行方向及び列方向に複数配列してなるメモリセルアレイ２７を示す。尚、図９中、行方向はＸ方向として、列方向はＹ方向として規定される。尚、図９では、説明の簡単のために、メモリセル２６は４行×２列分だけを図示しているが、メモリセルアレイ２７内のメモリセル２６の配列数は、４行×２列に限定されるものではない。
【００６０】
図９に示すように、メモリセル２６は、全く同じ回路構成の２つメモリセルユニット（第１メモリセルユニット２２と第２メモリセルユニット２３）を備えてなる。第３実施形態では、第１及び第２実施形態とは異なり、第１メモリセルユニット２２と第２メモリセルユニット２３は行方向に分かれて配置している。第１メモリセルユニット２２と第２メモリセルユニット２３の夫々は、第１実施形態と同様に、図５に示す素子断面構造のスプリットゲート構造（図１に示す従来のスプリットゲート構造と同じ）を有しており、第１メモリセルユニット２２と第２メモリセルユニット２３の各素子構造自体は、第１実施形態と同じであるので、重複する説明は割愛する。
【００６１】
第３実施形態では、第１メモリセルユニット２２の第１ビット拡散領域３１と第２メモリセルユニット２３の第２ビット拡散領域４１は、夫々独立してメモリセルアレイ２７の外部から電圧印加可能であり、第１メモリセルユニット２２の第１補助ゲート３４と第１制御ゲート３７と第１メモリ拡散領域３０、第２メモリセルユニット２３の第２補助ゲート４４と第２制御ゲート４７と第２メモリ拡散領域４０は、夫々対応するノード同士がメモリセル２０内で相互に電気的に接続して、夫々がメモリセルアレイ２７の外部から電圧印加可能に構成されている。
【００６２】
具体的には、以下のような構成となっている。メモリセルアレイ２７のメモリセル２６の各行に対応して、行方向に平行して延伸する補助ゲート線ＡＧＬと制御ゲート線ＣＧＬを１組ずつ設け、メモリセル２０の各列に対応して、列方向に平行して延伸するソース線ＳＬと第１ビット線ＢＬａと第２ビット線ＢＬｂを１組ずつ設けている。更に、同一行に配列した複数のメモリセル２６の第１補助ゲート３４と第２補助ゲート４４を共通の補助ゲート線ＡＧＬに、第１制御ゲート３７と第２補助ゲート４４を共通の制御ゲート線ＣＧＬ夫々接続し、同一列に配列した複数のメモリセル２０の第１メモリ拡散領域３０と第２メモリ拡散領域４０を共通のソース線ＳＬに、第１ビット拡散領域３１を共通の第１ビット線ＢＬａに、第２ビット拡散領域４１を共通の第２ビット線ＢＬｂに夫々接続している。
【００６３】
次に、図９に示すメモリセルアレイ２７内の特定のメモリセル２６を選択して、データの読み出し及び書き換えのメモリ動作を行う場合の動作方法について説明する。説明の便宜上、図９中破線で囲まれたメモリセル２６を各メモリ動作の対象となる選択メモリセルとする。
【００６４】
ここで、各メモリセル２６には１ビットのデータが記憶可能であり、記憶状態の規定は第１実施形態のメモリセル２０と全く同じであるので、重複する説明は割愛する。
【００６５】
〈読み出し動作〉
読み出し動作時には、選択メモリセルに接続する補助ゲート線ＡＧＬ１と制御ゲート線ＣＧＬ１に電源電圧Ｖｃｃ（例えば、３Ｖ）を印加し、第１メモリセルユニット２２内の第１補助トランジスタ部３５と第２メモリセルユニット２３内の第２補助トランジスタ部４５を夫々導通状態にし、第１メモリトランジスタ部３８と第２メモリトランジスタ部４８を、第１メモリ機能体３６と第２メモリ機能体４６の電子蓄積量に応じた電流量で導通或いは非導通となるようにするとともに、選択メモリセルに接続するソース線ＳＬ１を接地し、選択メモリセルに接続する第１ビット線ＢＬａ１と第２ビット線ＢＬｂ１に夫々読み出し電圧（例えば、１Ｖ）を印加する。この結果、第１ビット線ＢＬａ１と第２ビット線ＢＬｂ１には、夫々、第１メモリセルユニット２２と第２メモリセルユニット２３を介して、第１メモリ機能体３６と第２メモリ機能体４６の電子蓄積量に応じた電流量のメモリセル電流が各別に流れ、当該メモリセル電流の差を、第１ビット線ＢＬａと第２ビット線ＢＬｂに列選択回路（図示せず）等を介して接続するセンスアンプ回路（図示せず）で検知することにより、選択メモリセルの記憶状態を読み出すことができる。本読み出し方法によれば、従来必要としたリファレンスセルからの参照電流が不要となり、第１メモリトランジスタ部３８と第２メモリトランジスタ部４８の各閾値電圧の変動幅に対して２倍の電流差が得られるため、読み出し動作マージンの大幅な向上が図れる。この結果、従来に比べて低電圧動作や高速読み出しがより一層可能となる。
【００６６】
〈書き換え動作〉
次に、本発明方法による選択メモリセルへのデータの書き換え動作について説明する。先ず、第１メモリセルユニット２２と第２メモリセルユニット２３の両方に対して消去動作を行い、次に、第１メモリセルユニット２２に対して書き込み動作を行うことにより、選択メモリセルへのデータの第１書き換え動作（順次書き換え動作）を実現する場合について説明する。
【００６７】
先ず、選択メモリセルに接続する補助ゲート線ＡＧＬ１と制御ゲート線ＣＧＬ１と第１ビット線ＢＬａ１と第２ビット線ＢＬｂ１とソース線ＳＬ１に、消去用電圧の０Ｖ（接地電圧）、−６Ｖ、０Ｖ（接地電圧）、０Ｖ（接地電圧）、及び、６Ｖを夫々印加することで、バンド間トンネリングによるホール（正孔）が第１メモリ機能体３６と第２メモリ機能体４６に注入され、第１メモリセルユニット２２と第２メモリセルユニット２３の両方が消去される。
【００６８】
引き続き、選択メモリセルの第１メモリセルユニット２２に接続する補助ゲート線ＡＧＬ１と制御ゲート線ＣＧＬ１と第１ビット線ＢＬａ１とソース線ＳＬ１に書き込み用電圧の１Ｖ、８Ｖ、０Ｖ（接地電圧）、及び、５Ｖを夫々印加することで、第１メモリセルユニット２２の第１補助トランジスタ部３５と第１メモリトランジスタ部３８が導通状態となり、電子が第１補助トランジスタ部３５側から第１メモリ機能体３６に注入され（ソース側（低電位側）からの注入）、第１メモリセルユニット２２が書き込まれる。ここで、第１メモリセルユニット２２に対する書き込み動作と同時に、選択メモリセルの第２メモリセルユニット２３に接続する第２ビット線ＢＬｂ１には、書き込み阻止電圧の５Ｖを印加してソース線ＳＬ１と同電位とすることで、第２補助トランジスタ部４５と第２メモリトランジスタ部４８にチャンネル電流が流れないため、第２メモリセルユニット２３側の書き込みが防止される。
【００６９】
図１０の一覧表に、上記読み出し動作及び第１書き換え動作における各部への印加電圧を纏めて表示する。尚、第２書き換え動作は、上記第１書き換え動作における第１メモリセルユニット２２と第２メモリセルユニット２３の関係を逆転させるだけであるので、重複する説明は割愛する。
【００７０】
〈誤書き込み防止〉
ここで、選択メモリセルと同一列の書き換え対象でない非選択メモリセル（図９中では、選択メモリセルの下側の３つのメモリセル）の第１メモリセルユニット２２は、選択メモリセルの第１メモリセルユニット２２と、第１ビット線ＢＬａ１とソース線ＳＬ１を共用している。この非選択メモリセルの第１メモリセルユニット２２が誤書き込みされるのを防止するために、非選択メモリセルに接続する全ての補助ゲート線ＡＧＬ２〜４と制御ゲート線ＣＧＬ２〜４を接地して（書き込み阻止電圧（０Ｖ）の印加）、第１補助トランジスタ部３５と第１メモリトランジスタ部３８を非導通状態としてチャンネル電流が流れないようにする。
【００７１】
また、選択メモリセルと同一行の書き換え対象でない非選択メモリセル（図９中では、選択メモリセルの右側のメモリセル）の第１メモリセルユニット２２は、選択メモリセルの第１メモリセルユニット２２と、補助ゲート線ＡＧＬ１と制御ゲート線ＣＧＬ１を共用している。この非選択メモリセルの第１メモリセルユニット２２及び第２メモリセルユニット２３が誤書き込みされるのを防止するために、非選択メモリセルに接続する全ての第１ビット線ＢＬａ２と第２ビット線ＢＬｂ２とソース線ＳＬ２を接地して（書き込み阻止電圧（０Ｖ）の印加）同電位とすることで、第１補助トランジスタ部３５と第１メモリトランジスタ部３８、第２補助トランジスタ部４５と第２メモリトランジスタ部４８の夫々にチャンネル電流が流れないようする。
【００７２】
〈誤消去防止〉
更に、選択メモリセルと同一列の書き換え対象でない非選択メモリセル（図９中では、選択メモリセルの下側のメモリセル）の第１メモリセルユニット２２及び第２メモリセルユニット２３は、選択メモリセルと、第１ビット線ＢＬａ１と第２ビット線ＢＬｂ１とソース線ＳＬ１を共用している。この非選択メモリセルの第１メモリセルユニット２２と第２メモリセルユニット２３が誤消去されるのを防止するために、非選択メモリセルに接続する全ての制御ゲート線ＣＧＬ２〜４に電源電圧Ｖｃｃ（消去阻止電圧）を印加して、当該非選択メモリセルの第１メモリトランジスタ部３８の第１制御ゲート３７とソース（第１メモリ拡散領域３０）間の電圧（夫々の印加電圧の電圧差の絶対値）、及び、第２メモリトランジスタ部４８の第２制御ゲート４７とソース（第２メモリ拡散領域４０）間の電圧（夫々の印加電圧の電圧差の絶対値）を低減して、バンド間トンネリングによるホール注入を阻止する。
【００７３】
また、選択メモリセルと同一行の書き換え対象でない非選択メモリセル（図９中では、選択メモリセルの右側のメモリセル）の第１メモリセルユニット２２及び第２メモリセルユニット２３は、選択メモリセルと、補助ゲート線ＡＧＬ１と制御ゲート線ＣＧＬ１を共用している。この非選択メモリセルの第１メモリセルユニット２２と第２メモリセルユニット２３が誤消去されるのを防止するために、非選択メモリセルに接続する全てのソース線ＳＬ２を接地して、当該非選択メモリセルの第１メモリトランジスタ部３８の第１制御ゲート３７とソース（第１メモリ拡散領域３０）間の電圧（夫々の印加電圧の電圧差の絶対値）、及び、第２メモリトランジスタ部４８の第２制御ゲート４７とソース（第２メモリ拡散領域４０）間の電圧（夫々の印加電圧の電圧差の絶対値）を低減して、バンド間トンネリングによるホール注入を阻止する。
【００７４】
〈第４実施形態〉
上記第１実施形態では、図４に示すメモリセルアレイ構成に対し、各メモリセル２０の２つメモリセルユニット２２，２３の素子構造は、図５に示すスプリットゲート構造を想定して説明したが、各メモリセルユニット２２，２３の素子構造は、図５に示すスプリットゲート構造に限定されるものではなく、例えば、図１１に示すような断面構造で形成されていても構わない。尚、図１１において、図５に示すスプリットゲート構造と同じ部位には同じ符号を付して説明する。
【００７５】
図１１に示すように、第１メモリセルユニット２２は、半導体表面上に形成された第１ビット拡散領域３１と第１中間拡散領域５０の間のチャンネル領域５１上のゲート絶縁膜３３と第１補助ゲート３４からなる第１補助トランジスタ部３５と、半導体表面上に形成された第１中間拡散領域５０と第１メモリ拡散領域３０の間のチャンネル領域５２上の電荷の多寡により情報を記憶する第１メモリ機能体３６と第１制御ゲート３７からなる第１メモリトランジスタ部３８を備えて形成される。また、第２メモリセルユニット２３も同様に、半導体表面上に形成された第２ビット拡散領域４１と第２中間拡散領域５３の間のチャンネル領域５４上のゲート絶縁膜４３と第２補助ゲート４４からなる第２補助トランジスタ部４５と、半導体表面上に形成された第２中間拡散領域５３と第２メモリ拡散領域４０の間のチャンネル領域５５上の電荷の多寡により情報を記憶する第２メモリ機能体４６と第２制御ゲート４７からなる第２メモリトランジスタ部４８を備えて形成される。
【００７６】
尚、第４実施形態では、第１メモリ機能体３６と第２メモリ機能体４６は、従来のフラッシュメモリと同様に周囲を絶縁膜で囲まれたフローティングゲートとして形成されている。従って、図１１に示す素子構造の各メモリセルユニット２２，２３の等価回路は、図２に示すスプリットゲート構造のフラッシュメモリセルと同様となる。また、第１メモリセルユニット２２内の第１補助トランジスタ部３５と第１メモリトランジスタ部３８の間、及び、第２メモリセルユニット２３内の第２補助ゲート４４と第２制御ゲート４７は絶縁膜を介して夫々電気的に分離されている。
【００７７】
第４実施形態では、第１実施形態と同様の構成により、第１メモリセルユニット２２の第１ビット拡散領域３１と第１補助ゲート３４と第１制御ゲート３７、第２メモリセルユニット２３の第２ビット拡散領域４１と第２補助ゲート４４と第２制御ゲート４７は、夫々独立してメモリセルアレイ２１の外部から電圧印加可能であり、第１メモリセルユニット２２の第１メモリ拡散領域３０と第２メモリセルユニット２３の第２メモリ拡散領域４０はメモリセル２０内で相互に電気的に接続して共通にメモリセルアレイ２１の外部から電圧印加可能に構成されている。尚、具体的な構成については、第１実施形態と同様であるので、重複する説明は割愛する。
【００７８】
次に、メモリセル２０内の各メモリセルユニット２２，２３が図１１に示す素子構造を有する場合における、図４に示すメモリセルアレイ２１内の特定のメモリセル２０を選択して、本発明方法によるデータの書き換え動作を行う場合の動作方法について説明する。説明の便宜上、図４中破線で囲まれたメモリセル２０を書き換え動作の対象となる選択メモリセルとする。尚、各メモリセル２０には１ビットのデータが記憶可能であり、記憶状態の規定は第１実施形態のメモリセル２０と全く同じであるので、また、データの読み出し動作における電圧印加条件も第１実施形態と同じであるので、重複する説明は割愛する。
【００７９】
〈書き換え動作〉
第１メモリセルユニット２２に対して書き込み動作を行うとともに、第２メモリセルユニット２３に対して消去動作を同時に行うことにより、選択メモリセルへのデータの第１書き換え動作（同時書き換え動作）を実現する場合について説明する。
【００８０】
選択メモリセルの第１メモリセルユニット２２に接続する第１補助ゲート線ＡＧＬａ１と第１制御ゲート線ＣＧＬａ１と第１ビット線ＢＬａ１に書き込み用電圧の５Ｖ、８Ｖ、及び、０Ｖ（接地電圧）を夫々印加し、共通のソース線ＳＬ１に６Ｖを印加することで、第１メモリセルユニット２２の第１補助トランジスタ部３５と第１メモリトランジスタ部３８が導通状態となり、電子が第１メモリトランジスタ部３８の第１メモリ拡散領域３０側から第１メモリ機能体３６に注入され（ドレイン側（高電位側）からの注入）、書き込まれる。
【００８１】
一方、選択メモリセルの第２メモリセルユニット２３に接続する第２補助ゲート線ＡＧＬｂ１と第２制御ゲート線ＣＧＬｂ１と第２ビット線ＢＬｂ１に消去用電圧の０Ｖ（接地電圧）、−６Ｖ、及び、０Ｖ（接地電圧）を夫々印加し、共通のソース線ＳＬ１に６Ｖを印加することで、バンド間トンネリングによるホール（正孔）が第２メモリ機能体４６に注入され、消去される。第２メモリセルユニット２３の消去は第１実施形態と同様に行われる。
【００８２】
図１２の一覧表に、読み出し動作及び上記第１書き換え動作における各部への印加電圧を纏めて表示する。尚、第２書き換え動作は、上記第１書き換え動作における第１メモリセルユニット２２と第２メモリセルユニット２３の関係を逆転させるだけであるので、重複する説明は割愛する。更に、非選択メモリセルに対する誤書き込み防止及び誤消去防止は、第１実施形態と同様であり、重複する説明は割愛する。
【００８３】
〈第５実施形態〉
上記第２実施形態では、図７に示すメモリセルアレイ構成に対し、各メモリセル２４の２つメモリセルユニット２２，２３の素子構造は、図５に示すスプリットゲート構造を想定して説明したが、各メモリセルユニット２２，２３の素子構造は、図５に示すスプリットゲート構造に限定されるものではなく、例えば、第４実施形態と同様に図１１に示すような断面構造で形成されていても構わない。
【００８４】
次に、メモリセル２４内の各メモリセルユニット２２，２３が図１１に示す素子構造を有する場合における、図７に示すメモリセルアレイ２５内の特定のメモリセル２４を選択して、本発明方法によるデータの書き換え動作を行う場合の動作方法について説明する。説明の便宜上、図７中破線で囲まれたメモリセル２４を書き換え動作の対象となる選択メモリセルとする。尚、各メモリセル２４には１ビットのデータが記憶可能であり、記憶状態の規定は第１実施形態のメモリセル２０と全く同じであるので、また、データの読み出し動作における電圧印加条件も第２実施形態と同じであるので、重複する説明は割愛する。
【００８５】
〈書き換え動作〉
第１メモリセルユニット２２に対して書き込み動作を行うとともに、第２メモリセルユニット２３に対して消去動作を同時に行うことにより、選択メモリセルへのデータの第１書き換え動作（同時書き換え動作）を実現する場合について説明する。
【００８６】
選択メモリセルの第１メモリセルユニット２２に接続する第１補助ゲート線ＡＧＬａ１と第１制御ゲート線ＣＧＬａ１と第１ビット線ＢＬａ１と第１ソース線ＳＬａ１に書き込み用電圧の５Ｖ、８Ｖ、０Ｖ（接地電圧）、及び、５Ｖを夫々印加することで、第１メモリセルユニット２２の第１補助トランジスタ部３５と第１メモリトランジスタ部３８が導通状態となり、電子が第１メモリトランジスタ部３８の第１メモリ拡散領域３０側から第１メモリ機能体３６に注入され（ドレイン側（高電位側）からの注入）、書き込まれる。
【００８７】
一方、選択メモリセルの第２メモリセルユニット２３に接続する第２補助ゲート線ＡＧＬｂ１と第２制御ゲート線ＣＧＬｂ１と第２ビット線ＢＬｂ１と第２ソース線ＳＬｂ１に消去用電圧の０Ｖ（接地電圧）、−６Ｖ、０Ｖ（接地電圧）、及び、６Ｖを夫々印加することで、バンド間トンネリングによるホール（正孔）が第２メモリ機能体４６に注入され、消去される。第２メモリセルユニット２３の消去は第２実施形態と同様に行われる。
【００８８】
図１３の一覧表に、読み出し動作及び上記第１書き換え動作における各部への印加電圧を纏めて表示する。尚、第２書き換え動作は、上記第１書き換え動作における第１メモリセルユニット２２と第２メモリセルユニット２３の関係を逆転させるだけであるので、重複する説明は割愛する。更に、非選択メモリセルに対する誤書き込み防止及び誤消去防止は、第２実施形態と同様であり、重複する説明は割愛する。
【００８９】
〈第６実施形態〉
上記第３実施形態では、図９に示すメモリセルアレイ構成に対し、各メモリセル２６の２つメモリセルユニット２２，２３の素子構造は、図５に示すスプリットゲート構造を想定して説明したが、各メモリセルユニット２２，２３の素子構造は、図５に示すスプリットゲート構造に限定されるものではなく、例えば、第４実施形態と同様に図１１に示すような断面構造で形成されていても構わない。
【００９０】
次に、メモリセル２６内の各メモリセルユニット２２，２３が図１１に示す素子構造を有する場合における、図９に示すメモリセルアレイ２７内の特定のメモリセル２６を選択して、本発明方法によるデータの書き換え動作を行う場合の動作方法について説明する。説明の便宜上、図９中破線で囲まれたメモリセル２６を書き換え動作の対象となる選択メモリセルとする。尚、各メモリセル２６には１ビットのデータが記憶可能であり、記憶状態の規定は第１実施形態のメモリセル２０と全く同じであるので、また、データの読み出し動作における電圧印加条件も第３実施形態と同じであるので、重複する説明は割愛する。
【００９１】
〈書き換え動作〉
第１メモリセルユニット２２と第２メモリセルユニット２３の両方に対して消去動作を行い、次に、第１メモリセルユニット２２に対して書き込み動作を行うことにより、選択メモリセルへのデータの第１書き換え動作（順次書き換え動作）を実現する場合について説明する。
【００９２】
先ず、選択メモリセルに接続する補助ゲート線ＡＧＬ１と制御ゲート線ＣＧＬ１と第１ビット線ＢＬａ１と第２ビット線ＢＬｂ１とソース線ＳＬ１に、消去用電圧の０Ｖ（接地電圧）、−６Ｖ、０Ｖ（接地電圧）、０Ｖ（接地電圧）、及び、６Ｖを夫々印加することで、バンド間トンネリングによるホール（正孔）が第１メモリ機能体３６と第２メモリ機能体４６に注入され、第１メモリセルユニット２２と第２メモリセルユニット２３の両方が消去される。第１メモリセルユニット２２と第２メモリセルユニット２３の消去は第３実施形態と同様に行われる。
【００９３】
引き続き、選択メモリセルの第１メモリセルユニット２２に接続する補助ゲート線ＡＧＬ１と制御ゲート線ＣＧＬ１と第１ビット線ＢＬａ１とソース線ＳＬ１に書き込み用電圧の５Ｖ、８Ｖ、０Ｖ（接地電圧）、及び、５Ｖを夫々印加することで、第１メモリセルユニット２２の第１補助トランジスタ部３５と第１メモリトランジスタ部３８が導通状態となり、電子が第１メモリトランジスタ部３８の第１メモリ拡散領域３０側から第１メモリ機能体３６に注入され（ドレイン側（高電位側）からの注入）、第１メモリセルユニット２２が書き込まれる。ここで、第１メモリセルユニット２２に対する書き込み動作と同時に、選択メモリセルの第２メモリセルユニット２３に接続する第２ビット線ＢＬｂ１には、書き込み阻止電圧の５Ｖを印加してソース線ＳＬ１と同電位とすることで、第２補助トランジスタ部４５と第２メモリトランジスタ部４８にチャンネル電流が流れないため、第２メモリセルユニット２３側の書き込みが防止される。
【００９４】
図１４の一覧表に、読み出し動作及び上記第１書き換え動作における各部への印加電圧を纏めて表示する。尚、第２書き換え動作は、上記第１書き換え動作における第１メモリセルユニット２２と第２メモリセルユニット２３の関係を逆転させるだけであるので、重複する説明は割愛する。更に、非選択メモリセルに対する誤書き込み防止及び誤消去防止は、第３実施形態と同様であり、重複する説明は割愛する。
【００９５】
次に、本発明装置の別実施形態について説明する。
【００９６】
〈１〉上記第１、第２、第４及び第５実施形態において、書き換え動作は、第１メモリセルユニット２２と第２メモリセルユニット２３の一方に対して書き込み動作を他方に対して消去動作を同時に行う同時書き換え動作について説明したが、第３及び第６実施形態と同様に、第１メモリセルユニット２２と第２メモリセルユニット２３の両方を先ず消去した後に、何れか一方に対して書き込み動作を行う順次書き換え動作を行っても構わない。
【００９７】
上記第１、第２、第４及び第５実施形態に示すメモリセルアレイ構成において、順次書き換え動作を行う場合の、消去及び書き込み動作時の消去及び書き込み対象のメモリセルユニットに対する電圧印加条件は、同時書き換え動作時と同じである。但し、書き込み動作時の書き込み対象でない非選択のメモリセルユニットに接続するビット線には、第３及び第６実施形態で用いた書き込み阻止電圧（５Ｖ）を印加すればよい。
【００９８】
〈２〉上記各実施形態で使用したメモリセルユニットの第１メモリ機能体３６と第２メモリ機能体４６は、従来のフラッシュメモリと同様に周囲を絶縁膜で囲まれたフローティングゲートとして形成されている場合を想定したが、第１メモリ機能体３６と第２メモリ機能体４６は、電荷を不揮発に蓄積可能な構造であれば、フローティングゲートに限定されるものではない。第１メモリ機能体３６と第２メモリ機能体４６は、例えば、絶縁膜中に離散的に電子を捕獲可能で、第１メモリトランジスタ部３８と第２メモリトランジスタ部４８の閾値電圧を調整可能な構造でもよく、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜（ＯＮＯ膜）であっても構わない。
【００９９】
〈３〉上記各実施形態では、各メモリセルユニットに対する消去動作は、バンド間トンネリングによるホール（正孔）を各メモリ機能体に注入する方式を説明したが、ＦＮ（ファウラー・ノルドハイム）トンネル電流による電子の抽出による消去方式を採用しても構わない。
【０１００】
〈４〉上記各実施形態で例示した電圧値は、一例であって、本発明方法における電圧印加条件を限定するものではない。データの読み出し及び書き換えに要する電圧は、メモリセルの製造条件に応じて適宜変更可能である。
【産業上の利用可能性】
【０１０１】
本発明に係る不揮発性半導体記憶装置は、不揮発性半導体記憶装置に利用可能であり、より詳細には、電荷の多寡により情報を記憶するメモリ機能体を有するメモリセルユニットを２つ備え、各メモリセルユニットに相補的にデータを記憶するメモリセルをマトリクス状に配列したアレイ構成を有する不揮発性半導体記憶装置に有用である。
【図面の簡単な説明】
【０１０２】
【図１】従来のスプリットゲート構造のフラッシュメモリセルの一例を模式的に示す素子断面図
【図２】スプリットゲート構造のフラッシュメモリセルの等価回路図
【図３】スプリットゲート構造のフラッシュメモリセルの従来のメモリセルアレイ構成の一例を示す等価回路図
【図４】本発明に係る不揮発性半導体記憶装置の第１実施形態におけるメモリセル及びメモリセルアレイの構成を示す等価回路図
【図５】図４に示すメモリセルのスプリットゲート構造を模式的に示す素子断面図
【図６】本発明に係る不揮発性半導体記憶装置の第１実施形態における各メモリ動作の電圧印加条件を示す一覧表
【図７】本発明に係る不揮発性半導体記憶装置の第２実施形態におけるメモリセル及びメモリセルアレイの構成を示す等価回路図
【図８】本発明に係る不揮発性半導体記憶装置の第２実施形態における各メモリ動作の電圧印加条件を示す一覧表
【図９】本発明に係る不揮発性半導体記憶装置の第３実施形態におけるメモリセル及びメモリセルアレイの構成を示す等価回路図
【図１０】本発明に係る不揮発性半導体記憶装置の第３実施形態における各メモリ動作の電圧印加条件を示す一覧表
【図１１】図４、図７及び図９に示すメモリセルの他の素子構造を模式的に示す素子断面図
【図１２】本発明に係る不揮発性半導体記憶装置の第４実施形態における書き換え動作の電圧印加条件を示す一覧表
【図１３】本発明に係る不揮発性半導体記憶装置の第５実施形態における書き換え動作の電圧印加条件を示す一覧表
【図１４】本発明に係る不揮発性半導体記憶装置の第６実施形態における書き換え動作の電圧印加条件を示す一覧表
【符号の説明】
【０１０３】
１，２：    拡散領域
３：        チャンネル領域
４，７：    ゲート絶縁膜
５：        補助ゲート
６：        補助トランジスタ部
８：        フローティングゲート
９：        絶縁膜
１０：      制御ゲート
１１：      メモリトランジスタ部
１２：      側壁絶縁膜
２０，２４，２６：  メモリセル
２１，２５，２７：  メモリセルアレイ
２２：      第１メモリセルユニット
２３：      第２メモリセルユニット
３０：      第１メモリ拡散領域
３１：      第１ビット拡散領域
３２：      チャンネル領域
３３：      ゲート絶縁膜
３４：      第１補助ゲート
３５：      第１補助トランジスタ部
３６：      第１メモリ機能体
３７：      第１制御ゲート
３８：      第１メモリトランジスタ部
３９：      側壁絶縁膜
４０：      第２メモリ拡散領域
４１：      第２ビット拡散領域
４２：      チャンネル領域
４３：      ゲート絶縁膜
４４：      第２補助ゲート
４５：      第２補助トランジスタ部
４６：      第２メモリ機能体
４７：      第２制御ゲート
４８：      第２メモリトランジスタ部
５０：      第１中間拡散領域
５１，５２：  チャンネル領域
５３：      第２中間拡散領域
５４，５５：  チャンネル領域
ＡＧＬ１〜４：  補助ゲート線
ＡＧＬａ１，ＡＧＬａ２：  第１補助ゲート線
ＡＧＬｂ１，ＡＧＬａ２：  第２補助ゲート線
ＢＬ１，ＢＬ２：  ビット線
ＢＬａ１，ＢＬａ２：  第１ビット線
ＢＬｂ１，ＢＬｂ２：  第２ビット線
ＣＧＬ１〜４：  制御ゲート線
ＣＧＬａ１，ＣＧＬａ２：  第１制御ゲート線
ＣＧＬｂ１，ＣＧＬａ２：  第２制御ゲート線
ＳＬ１，ＳＬ２：  ソース線
ＳＬａ１，ＳＬａ２：  第１ソース線
ＳＬｂ１，ＳＬｂ２：  第２ソース線
【図１】
2008153560.tif 000003
【図２】
2008153560.tif 000004
【図３】
2008153560.tif 000005
【図４】
2008153560.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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