(57)【要約】【課題】半導体装置におけるパンチスルーを防ぐ。【解決手段】第２導電型の半導体基板上に形成された第１導電型の第１の半導体層と、第１の半導体層よりも不純物濃度の低い第１導電型の第２の半導体層と、第２導電型の第３の半導体層と、第２導電型のベース領域と、第１導電型のソース領域と、第１導電型の第１のドレイン領域と、第１導電型のＬＤＤ領域と、第１導電型の第２のドレイン領域と、第２導電型の第３のドレイン領域と、ゲート酸化膜を介し形成されたゲート電極と、前記ソース領域の表面に形成されたソース電極と、前記第１ドレイン領域の表面に形成されたドレイン電極を備えたことを特徴とする半導体装置を提供することにより上記課題を解決する。【選択図】図３
2008140817.tif 000002
【特許請求の範囲】
【請求項１】
第２導電型の半導体基板上に形成された第１導電型の第１の半導体層と、
前記第１の半導体層上に形成された前記第１の半導体層よりも不純物濃度の低い第１導電型の第２の半導体層と、
前記第２の半導体層上に形成された第２導電型の第３の半導体層と、
前記第３の半導体層の表面に形成された第２導電型のベース領域と、
前記ベース領域内に形成された第１導電型のソース領域と、
前記第３の半導体層の表面に前記ベース領域から離れて形成された第１導電型の第１のドレイン領域と、
前記第１のソース領域と前記第１のドレイン領域の間に、前記第１のドレイン領域に隣接して形成され、前記第１のドレイン領域における不純物濃度よりも低い濃度の第１導電型のＬＤＤ領域と、
前記第３の半導体層における前記第１のドレイン領域と前記第２の半導体層との間に、前記第１のドレイン領域に隣接して形成された第１導電型の第２のドレイン領域と、
前記第３の半導体層における前記第２のドレイン領域と前記第２の半導体層との間に、前記第２のドレイン領域に隣接して形成された第２導電型の第３のドレイン領域と、
前記ソース領域と前記第１のドレイン領域との間で、前記第３の半導体層及び前記ベース領域上にゲート酸化膜を介し形成されたゲート電極と、
前記ソース領域の表面に形成されたソース電極と、
前記第１ドレイン領域の表面に形成されたドレイン電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
第２導電型の半導体基板上に形成された第２導電型の第１の半導体層と、
前記第１の半導体層上に形成された前記第１の半導体層よりも不純物濃度の低い第１導電型の第２の半導体層と、
前記第２の半導体層上に形成された第２導電型の第３の半導体層と、
前記第３の半導体層の表面に形成された第２導電型のベース領域と、
前記ベース領域内に形成された第１導電型のソース領域と、
前記第３の半導体層の表面に前記ベース領域から離れて形成された第１導電型の第１のドレイン領域と、
前記第１のソース領域と前記第１のドレイン領域の間に、前記第１のドレイン領域に隣接して形成され、前記第１のドレイン領域における不純物濃度よりも低い濃度の第１導電型のＬＤＤ領域と、
前記第３の半導体層における前記第１のドレイン領域と前記第２の半導体層との間に、前記第１のドレイン領域に隣接して形成された第１導電型の第２のドレイン領域と、
前記第３の半導体層における前記第２のドレイン領域と前記第２の半導体層との間に、前記第２のドレイン領域に隣接して形成された第２導電型の第３のドレイン領域と、
前記ソース領域と前記第１のドレイン領域との間で、前記第３の半導体層及び前記ベース領域上にゲート酸化膜を介し形成されたゲート電極と、
前記ソース領域の表面に形成されたソース電極と、
前記第１ドレイン領域の表面に形成されたドレイン電極と、
を備えたことを特徴とする半導体装置。
【請求項３】
前記第２のドレイン領域における不純物濃度が、前記第１のドレイン領域における不純物濃度よりも低く、かつ、前記第３の半導体層における不純物濃度よりも高いものであって、
前記第３のドレイン領域における不純物濃度が、前記第１のドレイン領域における不純物濃度よりも低く、かつ、前記第３の半導体層における不純物濃度よりも高いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第３のドレイン領域が、前記第２の半導体領域に隣接していることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記第３のドレイン領域が、前記第１の半導体領域に隣接していることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、パンチスルーを防止した構成の半導体装置の技術分野に関するものである。
【背景技術】
【０００２】
ＭＯＳ構造の高耐圧デバイスより構成されるパワーＩＣ等のパワーデバイスは、高電圧、高電流用として広く用いられている。このようなものとして、特許文献１に開示されているような横型ＭＯＳ（ＬＤＭＯＳ）がある。
【０００３】
ところで、ＭＯＳ構造のＦＥＴでは、高集積化に伴う微細化により、ショートチャネル効果等によるソース・ドレイン間のリーク現象が顕著となる。このソース・ドレイン間のリーク現象は、ソース・ドレイン間に高電界に電圧が印加されるパワーデバイスにおいては、特に問題となる。
【特許文献１】特開２００１−３２００４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、高電圧が印加されるパワーデバイスにおいて、パンチスルーの発生を防止した構造の半導体装置を提供するものである。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る半導体装置は、第２導電型の半導体基板上に形成された第１導電型の第１の半導体層と、前記第１の半導体層上に形成された前記第１の半導体層よりも不純物濃度の低い第１導電型の第２の半導体層と、前記第２の半導体層上に形成された第２導電型の第３の半導体層と、前記第３の半導体層の表面に形成された第２導電型のベース領域と、前記ベース領域内に形成された第１導電型のソース領域と、前記第３の半導体層の表面に前記ベース領域から離れて形成された第１導電型の第１のドレイン領域と、前記第１のソース領域と前記第１のドレイン領域の間に、前記第１のドレイン領域に隣接して形成され、前記第１のドレイン領域における不純物濃度よりも低い濃度の第１導電型のＬＤＤ領域と、前記第３の半導体層における前記第１のドレイン領域と前記第２の半導体層との間に、前記第１のドレイン領域に隣接して形成された第１導電型の第２のドレイン領域と、前記第３の半導体層における前記第２のドレイン領域と前記第２の半導体層との間に、前記第２のドレイン領域に隣接して形成された第２導電型の第３のドレイン領域と、前記ソース領域と前記第１のドレイン領域との間で、前記第３の半導体層及び前記ベース領域上にゲート酸化膜を介し形成されたゲート電極と、前記ソース領域の表面に形成されたソース電極と、前記第１ドレイン領域の表面に形成されたドレイン電極と、を備えたことを特徴とする。
【０００６】
また、本発明の一態様に係る半導体装置は、第２導電型の半導体基板上に形成された第２導電型の第１の半導体層と、前記第１の半導体層上に形成された前記第１の半導体層よりも不純物濃度の低い第１導電型の第２の半導体層と、前記第２の半導体層上に形成された第２導電型の第３の半導体層と、前記第３の半導体層の表面に形成された第２導電型のベース領域と、前記ベース領域内に形成された第１導電型のソース領域と、前記第３の半導体層の表面に前記ベース領域から離れて形成された第１導電型の第１のドレイン領域と、前記第１のソース領域と前記第１のドレイン領域の間に、前記第１のドレイン領域に隣接して形成され、前記第１のドレイン領域における不純物濃度よりも低い濃度の第１導電型のＬＤＤ領域と、前記第３の半導体層における前記第１のドレイン領域と前記第２の半導体層との間に、前記第１のドレイン領域に隣接して形成された第１導電型の第２のドレイン領域と、前記第３の半導体層における前記第２のドレイン領域と前記第２の半導体層との間に、前記第２のドレイン領域に隣接して形成された第２導電型の第３のドレイン領域と、前記ソース領域と前記第１のドレイン領域との間で、前記第３の半導体層及び前記ベース領域上にゲート酸化膜を介し形成されたゲート電極と、前記ソース領域の表面に形成されたソース電極と、前記第１ドレイン領域の表面に形成されたドレイン電極と、を備えたことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ソース・ドレイン間において高電圧が印加された場合であってもパンチスルーが発生しないため、ソース・ドレイン間におけるリーク電流の発生を抑止することができる。
【発明を実施するための最良の形態】
【０００８】
〔本発明に至る経緯〕
図１に、高耐圧用デバイスであるＬＤＭＯＳ（Ｌａｔｅｒａｌ  Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｉｏｎ  ＭＯＳ−ＦＥＴ）の構成を示す。
【０００９】
このＬＤＭＯＳは、Ｂ（ボロン）等がドープされたＰ−型の半導体基板であるシリコン基板１１上に、シリコンにＰ（リン）等がドープされた埋め込み層であるＮ＋型の半導体層１２が形成され、更にその上に、シリコンにＰ等がドープされたＮ型の半導体層１３が形成され、更にその上に、シリコンにＢ等がドープされたＰ−ＷｅｌｌとなるＰ型の半導体層１４が形成されている。
【００１０】
Ｐ−ＷｅｌｌとなるＰ型の半導体層１４において、ソースが形成される領域には、Ｐ型のベース領域１５が形成され、そのＰ型のベース領域１５の表面には、Ｎ＋型ソース領域１６と、Ｐ＋型ソース領域１７が形成され、Ｎ＋型ソース領域１６とＰ＋型ソース領域１７との表面上に、ソース電極１８が形成されている。また、ベース領域１５とＮ型の半導体層１３との間に、ベース領域１５とＮ型のシリコン半導体層１３に隣接して、Ｐ−型拡散領域１９が形成される。
【００１１】
一方、Ｐ−ＷｅｌｌとなるＰ型のシリコン半導体層１４において、ドレインが形成される領域には、Ｎ＋型のドレイン領域２０が形成され、ドレイン領域２０の表面にはドレイン電極２１が形成される。ドレイン領域２０とベース領域１５の間には、ドレイン領域２０に隣接して、Ｎ−型のＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域２２が形成されている。更に、ソース電極１８とドレイン電極２１との間のベース領域１５及びＰ−Ｗｅｌｌとなる半導体層１４上には、ゲート酸化膜２３を介しゲート電極２４が形成された構造のものである。
【００１２】
発明者は、この構造のＬＤＭＯＳにおいて、ソース電極１８とゲート電極２４を短絡（ショート）させ接地（ＧＮＤ）し０〔Ｖ〕とした状態で、Ｎ＋型の半導体層１２における埋め込み層電位Ｖｕと、ドレイン電極２１におけるブレークダウン、即ち、パンチスルーが開始するドレイン電圧Ｖｂとの関係を調べた。この結果を図２に示す。半導体層１２において埋め込み層電圧Ｖｕが０〔Ｖ〕の場合では、ドレイン電圧Ｖｂは１０〔Ｖ〕程度でブレークダウンが発生してしまう。ドレイン電圧が３５〔Ｖ〕以上であってもブレークダウンが発生しないためには、半導体層１２において埋め込み層電位Ｖｕを１５〔Ｖ〕以上にする必要がある。このため不純物のドープ量を調整等することにより、埋め込み層電位Ｖｕを調整した場合、シリコン基板１１や、埋め込み層であるＮ＋型の半導体層１２において、容量が高くなり周波数特性が低下し、高速スイッチングを行うことができず、又、誤動作も多くなってしまう。
【００１３】
以上より、発明者は、ブレークダウンはドレイン電極２１と接触しているドレイン領域２０と埋め込み層であるＮ＋型の半導体層１２の間で生じること、周波数特性を低下させない等のためには、埋め込み層であるＮ＋型の半導体層の電位を調節した構造は適さないという知見を得た。
【００１４】
本発明は、上記実験の結果により得られた知見に基づくものである。
【００１５】
〔第１の実施の形態〕
本発明における一実施の形態を以下に記載する。
【００１６】
図３に示すように、本実施の形態は、Ｂ（ボロン）等がドープされたＰ−型の半導体基板であるシリコン基板３１上に、シリコンにＰ（リン）等がドープされた第１の半導体層となる埋め込み層であるＮ＋型の半導体層３２が形成され、更にその上に、シリコンにＰ等がドープされた第２の半導体層であるＮ型の半導体層３３が形成され、更にその上に、シリコンにＢ等がドープされたＰ−Ｗｅｌｌとなる第３の半導体層であるＰ型の半導体層３４が形成されている。尚、第２の半導体層であるＮ型の半導体層３３にドープされる不純物であるＰ等の濃度は、第１の半導体層となる埋め込み層であるＮ＋型の半導体層３２にドープされるＰ等の濃度よりも低い値である。
【００１７】
Ｐ−ＷｅｌｌとなるＰ型の半導体層３４において、ソースが形成される領域には、Ｐ型のベース領域３５が形成され、そのＰ型のベース領域３５の表面には、Ｎ＋型ソース領域３６と、Ｐ＋型ソース領域３７が形成され、Ｎ＋型ソース領域３６とＰ＋型ソース領域３７との表面上にソース電極３８が形成されている。また、ベース領域３５と第２の半導体層であるＮ型の半導体層３３との間に、ベース領域３５とＮ型のシリコン半導体層３３に隣接して、Ｐ−型拡散領域３９が形成される。
【００１８】
一方、Ｐ−ＷｅｌｌとなるＰ型のシリコン半導体層３４のドレインの形成される部分には、深いところ、即ち、基板表面から離れたところより順に、Ｐ型の第３のドレイン領域４０が形成され、次に、Ｎ型の第２のドレイン領域４１が形成され、次に、表面となる部分にＮ＋型の第１のドレイン領域４２が形成され、第１のドレイン領域４２の表面にはドレイン電極４３が形成される。第１のドレイン領域４２とベース領域３５の間には、第１のドレイン領域４２に隣接して、Ｎ−型のＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域４４が形成されている。更に、ソース電極３８とドレイン電極４３との間における、ベース領域３５及び第３の半導体層であるＰ−Ｗｅｌｌとなる半導体層３４上には、ゲート酸化膜４５を介しゲート電極４６が形成されている。
【００１９】
本実施の形態では、ドレイン電極４３に接するＮ＋型の第１のドレイン領域４２を形成し、更に、第１のドレイン領域４２に接するＮ型の第２のドレイン領域４１を形成し、更に、第２のドレイン領域４１に接するＰ型の第３のドレイン領域４０を形成したものである。
【００２０】
この構成により、ドレイン電極４３とソース電極３８との間に電界を印加した場合、第２のドレイン領域４１と第３のドレイン領域４０により形成される空乏層において耐圧を高めることができ、第１のドレイン領域４２と埋め込み層であるＮ＋型半導体層３２の間におけるパンチスルーの発生を防止することができる。
【００２１】
具体的には、第２の半導体層であるＮ＋型の半導体層３２においては、Ｐが１×１０１３〔／ｃｍ２〕以上注入されており、第３の半導体層であるＰ型の半導体層３３においては、Ｂが１×１０１３〔／ｃｍ２〕以下注入されており、第１のドレイン領域４２においては、Ｐが１×１０１４〔／ｃｍ２〕以上注入されている。
【００２２】
ＬＤＤ領域４４では、Ｐが１×１０１１〜１×１０１３〔／ｃｍ２〕注入されており、第２のドレイン領域４１では、Ｐが１×１０１２〜１×１０１４〔／ｃｍ２〕注入されており、第３のドレイン領域４０では、Ｂが１×１０１２〜１×１０１４〔／ｃｍ２〕注入されている。
【００２３】
従って、第２のドレイン領域４１における不純物濃度は、第１のドレイン領域４２における不純物濃度よりも低い値であり、第３の半導体層であるＰ型の半導体層３３における不純物濃度よりも高い値である。
【００２４】
また、第３のドレイン領域４０における不純物濃度は、第１のドレイン領域４２における不純物濃度よりも低い値であり、第３の半導体層であるＰ型の半導体層３３における不純物濃度よりも高い値である。
【００２５】
更に、ＬＤＤ領域４４における不純物濃度は、第１のドレイン領域４２における不純物濃度よりも低い値である。
【００２６】
このような注入量で、第２のドレイン領域４１と第３のドレイン領域４０における各々の不純物を注入することにより、第１のドレイン領域４２と第１の半導体層であるＮ＋半導体層３２との間のパンチスルーを防止することができる。
【００２７】
次に、本実施の形態における半導体装置の製造方法について説明する。
【００２８】
本実施の形態における半導体装置は、Ｂ（ボロン）等がドープされたＰ−型の半導体基板であるシリコン基板３１の表面より、イオン注入によりＳｂ（アンチモン）をドープし第１の半導体層となる埋め込み層であるＮ＋型の半導体層３２を形成し、更にその上に、シリコンのエピタキシャル成長により第２の半導体層であるＰ等をドープしたＮ型の半導体層３３を形成する。
【００２９】
この後、フォトリソグラフィによりマスクとなるレジストを形成し、レジストの形成されていない所定の領域にイオン注入を行うことにより各々の領域を形成する。
【００３０】
具体的には、半導体層３３においてＰ−Ｗｅｌｌとなる部分にＢ等のイオン注入を行なうことにより、第３の半導体層であるＰ型の半導体層３４を形成する。
【００３１】
この後、第３の半導体層であるＰ型の半導体層３４においてソースの形成される部分にＢ等のイオン注入を行うことにより、Ｐ−型拡散領域３９を形成する。
【００３２】
この後、第３の半導体層であるＰ型の半導体層３４においてドレインの形成される部分にＢ等のイオン注入を行い、第３のドレイン領域４０を形成し、次に、Ｐ等のイオン注入を行い、第２のドレイン領域４１を形成する。
【００３３】
この後、不図示のフィールド酸化膜を形成する。尚、前記の第３のドレイン領域４０及び第２のドレイン領域４１の形成のための各々の不純物イオンのイオン注入は、フィールド酸化膜の形成直後に行ってもよい。
【００３４】
この後、Ｐ型の半導体層３４においてソースの形成される部分及びゲートの一部が形成される部分にＢ等のイオン注入を行い、ベース領域３５を形成し、次に、ゲート酸化膜４５を形成し、次に、ソースの形成される部分及びドレインの形成される部分にＰ等のイオン注入を行い、Ｎ＋型ソース領域３６及びＮ＋ドレイン領域４２を形成し、次に、ベース層３５においてソースの形成される部分にＢ等のイオン注入によりＰ＋型ソース領域３７を形成し、更に、Ｐ型の半導体層３４のゲートとドレインの間となる部分にＰ等のイオン注入を行い、ＬＤＤ領域４４を形成する。
【００３５】
この後、第１のドレイン領域４２の表面にドレイン電極４３、Ｎ＋型ソース領域３６及びＰ＋型ソース領域３７の表面上にソース電極３８、ゲート酸化膜４５を介しゲート電極４６を形成する。これにより、本実施の形態の半導体装置が完成する。
【００３６】
尚、図３では、第３のドレイン領域４０が、第３の半導体層であるＰ型の半導体層３４内に形成される構成の半導体装置を示したが、第３のドレイン領域４０を深くすることにより、よりパンチスルーに強い構成となる。具体的には、図４に示すように、第２の半導体層であるＮ型の半導体層３３に接するように、第３のドレイン領域４０’が形成される構成や、図５に示すように、第１の半導体層となる埋め込み層であるＮ＋型の半導体層３２に接するように、第３のドレイン領域４０’’が形成される構成であってもよい。この構成により、更にパンチスルーに強い半導体装置となる。
【００３７】
〔第２の実施の形態〕
次に、本発明における第２の実施の形態を以下に記載する。
【００３８】
図６に示すように、本実施の形態は、Ｂ（ボロン）等がドープされたＰ−型の半導体基板であるシリコン基板５１上に、シリコンにＢ等がドープされた第１の半導体層となる埋め込み層であるＰ＋型の半導体層５２が形成され、更にその上に、シリコンにＰ（リン）等がドープされた第２の半導体層であるＮ型の半導体層５３が形成され、更にその上に、シリコンにＢ等がドープされたＰ−Ｗｅｌｌとなる第３の半導体層であるＰ型の半導体層５４が形成されている。
【００３９】
Ｐ−ＷｅｌｌとなるＰ型の半導体層５４において、ソースが形成される領域には、Ｐ型のベース領域５５が形成され、そのＰ型のベース領域５５の表面には、Ｎ＋型ソース領域５６とＰ＋型ソース領域５７が形成され、Ｎ＋型ソース領域５６とＰ＋型ソース領域５７との表面上にソース電極５８が形成されている。また、ベース領域５５と第２の半導体層であるＮ型の半導体層５３との間に、ベース領域５５とＮ型のシリコン半導体層５３に隣接して、Ｐ−型拡散領域５９が形成される。
【００４０】
一方、Ｐ−ＷｅｌｌとなるＰ型のシリコン半導体層５４のドレインの形成される部分には、深いところ、即ち、基板表面から離れたところより順に、Ｐ型の第３のドレイン領域６０が形成され、次に、Ｎ型の第２のドレイン領域６１が形成され、次に、表面となる部分にＮ＋型の第１のドレイン領域６２が形成され、第１のドレイン領域６２の表面にはドレイン電極６３が形成される。第１のドレイン領域６２とベース領域５５の間には、第１のドレイン領域６２に隣接して、Ｎ−型のＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域６４が形成されている。更に、ソース電極５８とドレイン電極６３との間における、ベース領域５５及び第３の半導体層であるＰ−Ｗｅｌｌとなる半導体層５４上には、ゲート酸化膜６５を介しゲート電極６６が形成されている。
【００４１】
本実施の形態では、ドレイン電極６３に接するＮ＋型の第１のドレイン領域６２を形成し、更に、第１のドレイン領域６２に接するＮ型の第２のドレイン領域６１を形成し、更に、第２のドレイン領域６１に接するＰ型の第３のドレイン領域６０を形成したものである。
【００４２】
この構成により、ドレイン電極６３とソース電極５８との間に電界を印加した場合、第２のドレイン領域６１と第３のドレイン領域６０により形成される空乏層において耐圧を高めることができ、第１のドレイン領域６２と埋め込み層であるＮ＋型半導体層５２の間におけるパンチスルーの発生を防止することができる。
【００４３】
具体的には、第２の半導体層であるＮ＋型の半導体層５２においては、Ｐが１×１０１３〔／ｃｍ２〕以上注入されており、第３の半導体層であるＰ型の半導体層５３においては、Ｂが１×１０１３〔／ｃｍ２〕以下注入されており、第１のドレイン領域６２においては、Ｐが１×１０１４〔／ｃｍ２〕以上注入されている。
【００４４】
ＬＤＤ領域６４では、Ｐが１×１０１１〜１×１０１３〔／ｃｍ２〕注入されており、第２のドレイン領域６１では、Ｐが１×１０１２〜１×１０１４〔／ｃｍ２〕注入されており、第３のドレイン領域６０では、Ｂが１×１０１２〜１×１０１４〔／ｃｍ２〕注入されている。
【００４５】
従って、第２のドレイン領域６１における不純物濃度は、第１のドレイン領域６２における不純物濃度よりも低い値であり、第３の半導体層であるＰ型の半導体層５３における不純物濃度よりも高い値である。
【００４６】
また、第３のドレイン領域６０における不純物濃度は、第１のドレイン領域６２における不純物濃度よりも低い値であり、第３の半導体層であるＰ型の半導体層５３における不純物濃度よりも高い値である。
【００４７】
更に、ＬＤＤ領域６４における不純物濃度は、第１のドレイン領域６２における不純物濃度よりも低い値である。
【００４８】
このような注入量で、第２のドレイン領域６１と第３のドレイン領域６０における各々の不純物を注入することにより、第１のドレイン領域６２と第１の半導体層であるＮ＋半導体層５２との間のパンチスルーを防止することができる。
【００４９】
尚、図６では、第３のドレイン領域６０が、第３の半導体層であるＰ型の半導体層５４内に形成される構成の半導体装置を示したが、第３のドレイン領域６０を深くすることにより、よりパンチスルーに強い構成となる。具体的には、図７に示すように、第２の半導体層であるＮ型の半導体層５３に接するように、第３のドレイン領域６０’が形成される構成や、図８に示すように、第１の半導体層となる埋め込み層であるＰ＋型の半導体層５２に接するように、第３のドレイン領域６０’’が形成される構成であってもよい。この構成により、更にパンチスルーに強い半導体装置となる。
【００５０】
以上、実施の形態において本発明における半導体装置について詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。
【図面の簡単な説明】
【００５１】
【図１】本実施の形態を説明するための半導体装置の断面図
【図２】図１に示した半導体装置におけるブレークダウン特性図
【図３】第１の実施の形態における半導体装置の断面図
【図４】第１の実施の形態における別の構成の半導体装置の断面図
【図５】第１の実施の形態における別の構成の半導体装置の断面図
【図６】第２の実施の形態における半導体装置の断面図
【図７】第２の実施の形態における別の構成の半導体装置の断面図
【図８】第２の実施の形態における別の構成の半導体装置の断面図
【符号の説明】
【００５２】
３１・・・半導体基板、３２・・・Ｎ＋型の半導体層（第１の半導体層）、３３・・・Ｎ型の半導体層（第２の半導体層）、３４・・・Ｐ型の半導体層（第３の半導体層）、３５・・・ベース領域、３６・・・Ｎ＋型ソース領域、３７・・・Ｐ＋型ソース領域、３８・・・ソース電極、３９・・・Ｐ−型拡散領域、４０・・・第１のドレイン領域、４１・・・第２のドレイン領域、４２・・・第３のドレイン領域、４３・・・ドレイン電極、４４・・・ＬＤＤ領域、４５・・・ゲート酸化膜、４６・・・ゲート電極。
【図１】
2008140817.tif 000003
【図２】
2008140817.tif 000004
【図３】
2008140817.tif 000005
【図４】
2008140817.tif 000006
【図５】
2008140817.tif 000007
【図６】
2008140817.tif 000008
【図７】
2008140817.tif 000009
【図８】
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