(57)【要約】【課題】複数使用時における制御用配線を少なくすることができる半導体メモリを提供する。【解決手段】入力バッファ１１は外部からチップイネーブル信号を受け、信号ＣＥＩＮを入力バッファ１３-ｍ〜13-0へ出力する。これにより、端子Ａ＜ｍ＞〜Ａ＜０＞へ供給されるアドレスがバッファ１３-ｍ〜13-0を介してメモリアレイへ出力され、メモリアレイからデータが読み出され、出力バッファ１７-ｎ〜17-0へ供給される。入力バッファ１４は外部から端子ＡＤに入力されるチップ選択アドレスを受けて内部のアドレスと照合し、両者が一致していた時チップ選択信号ＣＥＩＮ２を出力する。入力バッファ１５はチップ選択信号ＣＥＩＮ２を受け、かつ、外部から出力指示を受けた時、出力指示信号ＯＥＩＮを出力する。出力バッファ１７-ｎ〜17-0は出力指示信号ＯＥＩＮを受けて能動状態となり、メモリアレイから読み出されたデータをデータ端子Ｄ＜ｎ＞〜Ｄ＜０＞へ出力する。【選択図】図１
2008140501.tif 000002
【特許請求の範囲】
【請求項１】
外部回路から供給される読み出しアドレスを受けてメモリアレイからデータを読み出し、データ端子へ出力する半導体メモリにおいて、
外部回路からチップ選択アドレスを受けて内部に設定されているアドレスと該チップ選択アドレスとを照合し、両者が一致していた時チップ選択信号を出力するデータ照合手段と、
前記チップ選択信号を受け、かつ、外部回路から出力指示を受けた時出力指示信号を出力する第１のバッファと、
前記第１のバッファからの出力指示信号を受けて能動状態となり、前記メモリアレイから読み出されたデータをデータ端子へ出力する出力バッファと、
を具備することを特徴とする半導体メモリ。
【請求項２】
外部回路から供給される複数／単体使用選択信号に応じて、複数チップ使用モードにするか単体チップ使用モードにするかを設定する複数／単体使用選択信号設定手段と、
前記内部に設定されているアドレスを変更する内部アドレス設定手段とをさらに具備し、
該複数／単体使用選択信号と前記内部に設定されているアドレスとを、チップ毎に設定する手段とを
さらに具備することを特徴とする請求項１に記載の半導体メモリ。
【請求項３】
前記データ照合手段は、該チップ選択アドレスと該内部に設定されているアドレスと排他的論理和をとり一致不一致を判定する
ことを特徴とする請求項１又は２に記載の半導体メモリ。
【請求項４】
前記チップ毎に設定する手段は、不揮発性メモリに設定データを書き込み、あるいは消去することで、電気的に変更する
ことを特徴とする請求項３に記載の半導体メモリ。
【請求項５】
外部回路から供給されるコマンドに基づいて内部のメモリアレイのデータ書き込み／読み出しを行う半導体メモリにおいて、
前記外部回路から供給されるコマンドを受けてコマンド制御信号を出力するコマンド制御手段と、
外部回路からチップ選択アドレスを受けて内部に設定されているアドレスと該チップ選択アドレスとを照合し、両者が一致していた時チップ選択信号を出力するデータ照合手段と、
前記データ照合手段が前記チップ選択信号を出力しない時、前記制御信号を前記コマンド制御手段へ、前記コマンド制御信号をリセットするリセット信号としてフィードバックするゲート手段と、
を具備することを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ等の半導体メモリに係わり、複数個、特に２個のメモリを使用して容量が２倍のメモリを作る際に用いて好適な半導体メモリに関する。
【背景技術】
【０００２】
ここ数年来、デジタルカメラ、携帯オーディオあるいは携帯電話のように、携帯用途の電子機器に不揮発性のフラッシュメモリが使われることが多くなってきた。また、機能の高度化に伴い、メモリ容量（記憶できる大きさ）増大の要求が高まってきており、２個のメモリチップを用いて容量を倍にすることも少なくない。
そうすることにより、例えば、ＮＯＲ型フラッシュメモリの場合、メモリ容量が１６ＭＢ（メガバイト）程度の容量のＮＯＲ型フラッシュメモリに対して、倍の３２ＭＢが必要となった時に新たな開発を省略することが可能となる。またメモリ容量が２５６ＭＢの大容量のＮＯＲ型フラッシュメモリについても、システム変更をすることなく、メモリ容量が倍の５１２ＭＢのＮＯＲ型フラッシュメモリを用意することができる。
このように、２個のフラッシュメモリチップを用いて大容量化を実現する場合、２個のチップに対してチップイネーブル信号を１つで制御しようとすると、アクセスの遅延やコマンドタイミングのずれが懸念されるため、複数個のチップの各チップイネーブル端子（パッド）を個別に制御するのが一般的である。
【０００３】
図５に、フラッシュメモリチップを２個使用したメモリカードシステムを示す。また、図６にはさらに複数個のチップを使用したメモリカードシステムを示す。図５において、５１−１、５１−２は、メモリチップ、５２はこれらのメモリチップを制御するメモリコントローラである。各メモリチップ５１−１、５１−２には各々チップイネーブル端子ＣＥ１、ＣＥ２が設けられ、各チップイネーブル端子ＣＥ１、ＣＥ２が各々個別の配線を介してメモリコントローラ５２に接続されている。図７は、メモリチップ５１−１、５１−２の要部である入力アドレス制御部の構成を示すブロック図であり、この図において、ＣＥＢはチップイネーブル端子、Ａ＜ｍ＞、Ａ＜ｍ−１＞、・・・はメモリアドレスが供給されるアドレス端子、５４、５５、５５は入力バッファである。ここで、入力バッファ５５は入力バッファ５４からチップイネーブル信号ＣＥＩＮａを受けた時、能動状態となってメモリアドレス端子Ａ＜ｍ＞、Ａ＜ｍ−１＞・・・のアドレスを内部に入力する。
【０００４】
しかし、上述したように２個のチップの各チップイネーブル端子を個別に制御すると、当然ながらユーザもチップを２個使うことを想定した上でコントローラを制御することが必要になる。したがってこのような面倒を省くために、２個のチップイネーブル端子を単一のチップイネーブル信号とチップ選択用のアドレス信号とで制御するのが理想的である。図８は単一のチップイネーブル信号によって２個のメモリチップを制御する場合のメモリカードシステムを示すブロック図である。また、図９には３個以上のメモリチップを制御する場合の例を示す。図８において、５７−１、５７−２は図５に示すメモリチップと同様に構成されたメモリチップである。ただし、このメモリチップ５７−１、５７−２には、チップ選択アドレス端子ＡＤが設けられており、この点が図５のものと異なっている。５８はメモリコントローラであり、単一のチップイネーブル信号及びチップ選択アドレスを各メモリチップ５７−１、５７−２へ出力する。
【０００５】
図１０はメモリチップ５７−１、５７−２の要部の構成を示すブロック図であり、この図において、ＣＥＢはチップイネーブル端子、ＡＤは上述したチップ選択アドレスが供給される端子、Ａ＜ｍ＞、Ａ＜ｍ−１＞、・・・はメモリアドレスが供給されるアドレス端子、５４、５５、５５及び５６は入力バッファである。ここで、入力バッファ５６はチップ選択アドレスが、内部に設定されている自チップのアドレスに一致した時チップイネーブル信号ＣＥＩＮｂ２を各入力バッファ５５、５５へ出力する。
【０００６】
ところで、上述したように２個のメモリチップに対してチップイネーブルを単一の信号で制御しようとすると、以下に説明するように、アクセスの遅延やコマンドタイミングのずれの問題が生じる。
すなわち、アクセスの遅延に関しては、チップイネーブル信号を各チップ毎に用意した場合（図５あるいは図６）は、選択チップのチップイネーブル信号が有効になった後に、チップ内部のイネーブル信号ＣＥＩＮａが成立してアクセスを開始する（図７）。それに対して、チップイネーブルを１つで制御する場合（図８あるいは図９）、チップの選択はアドレス信号ＣＥＩＮｂ２（図１０）で行うことになるが、選択チップヘのアクセス開始は、入力バッファ５４（図１０）から出力されるチップイネーブル信号ＣＥＩＮｂが有効になり、チップの選択を決めるアドレスが確定した後に、チップ内部のイネーブル信号ＣＥＩＮｂ２が成立して、アクセスを開始する。したがって、複数個のチップ毎にチップイネーブル信号を出力する場合と比較して、図１１に示すように、チップの選択を決めるアドレスが確定する時間分Δｔだけ、アクセス時間が余分にかかることになる。
【０００７】
また、コマンドタイミングのずれに関しても（図１２参照）、同様に、チップ内部のチップイネーブル信号ＣＥＩＮｂ２の遅延により、ライトイネーブル信号ＷＥＢの入力タイミングをケアする必要がある。それに加え、非選択側のチップヘのコマンド入力成立の危険性がある。これはコマンド入力時、仕様で規定されているアドレスのセットアップタイム、ホールドタイムを満たしていれば、アドレスの変化に対する制約は特にないが、チップイネーブル信号を１つで制御する場合は選択チップをチップ選択アドレスで決めるため、不用意にアドレスを変化させるとチップの選択が変わってしまい、非選択チップに対してもコマンドが成立してしまう恐れがある（図１３参照）。以上の理由により、従来は、チップイネーブル信号を各メモリチップ毎に個別に出力していた。
【特許文献１】特開２００４−１１０８４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は上記事情を考慮してなされたもので、その目的は、２個接続した場合にも１つのチップイネーブル信号で、すなわちユーザにおいて、チップが１個しか存在していない場合と同様に制御することができ、しかも、上述したアクセス遅延やコマンドタイミングのずれの問題が生じない半導体メモリを提供することにある。
また、複数チップを制御する場合に、制御信号の本数を減らし、アクセス遅延の問題が生じない半導体メモリを提供することにある。
【課題を解決するための手段】
【０００９】
この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、外部回路から供給される読み出しアドレスを受けてメモリアレイからデータを読み出し、データ端子へ出力する半導体メモリにおいて、外部回路からチップ選択アドレスを受けて内部に設定されているアドレスと該チップ選択アドレスとを照合し、両者が一致していた時チップ選択信号を出力するデータ照合手段と、前記チップ選択信号を受け、かつ、外部回路から出力指示を受けた時出力指示信号を出力する第１のバッファと、前記第１のバッファからの出力指示信号を受けて能動状態となり、前記メモリアレイから読み出されたデータをデータ端子へ出力する出力バッファとを具備することを特徴とする半導体メモリである。
【００１０】
請求項２に記載の発明は、請求項１において、さらに、外部回路から供給される複数／単体使用選択信号に応じて、複数チップ使用モードにするか単体チップ使用モードにするかを設定する複数／単体使用選択信号設定手段と、前記内部に設定されているアドレスを変更する内部アドレス設定手段とをさらに具備し、該複数／単体使用選択信号と前記内部に設定されているアドレスとを、チップ毎に設定する手段とをさらに具備することを特徴とする。
【００１１】
請求項３に記載の発明は、請求項１又は２に記載の半導体メモリの前記データ照合手段が、該チップ選択アドレスと該内部に設定されているアドレスと排他的論理和をとり一致不一致を判定することを特徴とする。
【００１２】
請求項４に記載の発明は、請求項３に記載の半導体メモリの前記チップ毎に設定する手段が、不揮発性メモリに設定データを書き込み、あるいは消去することで、電気的に変更することを特徴とする。
【００１３】
請求項５に記載の発明は、外部回路から供給されるコマンドに基づいて内部のメモリアレイのデータ書き込み／読み出しを行う半導体メモリにおいて、前記外部回路から供給されるコマンドを受けて制御信号を出力するコマンド制御手段と、外部回路からチップ選択アドレスを受けて内部に設定されているアドレスと該チップ選択アドレスとを照合し、両者が一致していた時チップ選択信号を出力するデータ照合手段と、前記データ照合手段が前記チップ選択信号を出力しない時、前記制御信号を前記コマンド制御手段へ、前記コマンド制御信号をリセットするリセット信号としてフィードバックするゲート手段とを具備することを特徴とする半導体メモリである。
【発明の効果】
【００１４】
この発明によれば、２個使用の場合にも、アクセスタイミングやコマンドタイミングのずれの問題を生じさせることなく１つのチップイネーブル信号で制御することができる。これにより、ユーザはチップが１個しか存在していない時と同じ条件で制御することができる利点がある。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の一実施の形態による半導体メモリ（フラッシュメモリ）の要部の構成を示すブロック図、図２は、同半導体メモリの書き込み及び消去の動作を示すブロック図である。図２において、１は外部回路からのコマンド、データ及びアドレスが入力されるインターフェイス回路、２はインターフェイス回路１に入力されたコマンドを解読するコマンドユーザインターフェイス（以下、ＣＵＩという）である。３は制御回路であり、メモリアレイ４の書き込み、読み出し、消去を制御する。５は電源回路であり、各部へ直流電源を供給する。また、メモリアレイ４の書き込み時には（＋）の高電圧を、読み出し時には（＋）の中電圧を、消去時には（−）の負電圧を生成してメモリアレイ４へ出力する。
【００１６】
６はデコーダであり、制御回路３から出力される制御信号及び、インターフェイス回路１からのアドレスを受けて書き込み／読み出しモードを指定する信号をメモリアレイ４へ出力する。また、書き込み時にはアドレス及びデータを、読み出し時にはアドレスをメモリアレイ４へ出力し、指定されたメモリセルを選択する。また、メモリアレイ４から読み出されたデータをセンスアンプ８を介して制御回路３へ出力する。メモリアレイ４は同図に示すように、記憶ブロックＢＬＫ０〜ＢＬＫ１５と冗長ブロックＢＲＤ０、ＢＲＤ１を有している。ここで、記憶ブロックＢＬＫ０〜ＢＬＫ１５は本来の記憶エリアであり、冗長ブロックＢＲＤ０、ＢＲＤ１は記憶ブロックＢＬＫ０〜ＢＬＫ１５のいずれかが不良となった時に代わりに使用される記憶エリアである。ＢＲＤ情報格納メモリ９は冗長ブロックの使用状態に関するデータ及びその他の制御用データが記憶されるメモリである。
【００１７】
次に、図１において、ＣＥＢは外部のメモリコントローラからチップイネーブル信号が加えられる端子（パッド）、ＷＥＢはライトイネーブル信号が加えられる端子、Ａ＜ｍ＞〜Ａ＜０＞は書き込み／読み出しアドレスが加えられる端子、ＡＤはチップ選択アドレスが加えられる端子、ＯＥＢはアウトプットイネーブル信号が加えられる端子、Ｄ＜ｎ＞〜Ｄ＜０＞は書き込みデータが加えられ、また、メモリアレイ４から読み出されたデータが出力されるデータ端子である。
【００１８】
また、入力バッファ１１は端子ＣＥＢに加えられるチップイネーブル信号をチップイネーブル信号ＣＥＩＮとして出力する。入力バッファ１２はチップイネーブル信号ＣＥＩＮを受けて能動状態となり、端子ＷＥＢに加えられるライトイネーブル信号をライトイネーブル信号ＷＥＩＮとして出力する。チップイネーブル信号ＣＥＩＮが入力されない時は遮断状態となる。入力バッファ１３−ｍ〜１３−０はチップイネーブル信号ＣＥＩＮを受けて能動状態となり、端子Ａ＜ｍ＞〜Ａ＜０＞に得られるアドレスをメモリアレイ４へ出力する。入力バッファ１４はチップイネーブル信号ＣＥＩＮを受けて能動状態となり、端子ＡＤへ加えられるチップ選択アドレスが、内部に設定されている自チップのアドレスに一致した時チップイネーブル信号ＣＥＩＮ２を出力する。また、チップの使用数が複数、単体いずれであるかを指定する複数／単体仕様選択信号ＲＯＭＥＮはチップ内部で生成される信号で、ここでは、複数チップ使用の場合は複数／単体仕様選択信号ＲＯＭＥＮ＝Ｈ、単体チップの場合は複数／単体仕様選択信号ＲＯＭＥＮ＝Ｌとして説明する。なお、この複数／単体仕様選択信号ＲＯＭＥＮ信号の設定に関しては、図１４で後述するように、専用のフラッシュメモリセルに設定情報を書き込んでおくフラッシュＲＯＭを用いることにより、ユーザによって自由に設定を変更することが可能となる。
【００１９】
入力バッファ１５は、チップイネーブル信号ＣＥＩＮ２を受けて能動状態となり、端子ＯＥＢに得られるアウトプットイネーブル信号をアウトプットイネーブル信号ＯＥＩＮとして出力する。入力バッファ１６−ｎ〜１６−０は、チップイネーブル信号ＣＥＩＮを受けて能動状態となり、端子Ｄ＜ｎ＞〜Ｄ＜０＞に得られるデータをメモリアレイ４へ出力する。出力バッファ１７−ｎ〜１７−０は入力バッファ１５から出力されるアウトプットイネーブル信号ＯＥＩＮを受けて能動状態となり、メモリアレイ４から読み出され、センスアンプ８を介して出力された読み出しデータを端子Ｄ＜ｎ＞〜Ｄ＜０＞へ出力する。
なお、上述した各端子及び入出力バッファは図２のインターフェイス回路１に設けられている。
【００２０】
コマンドデコーダ２１（図１）は、ＣＵＩ・２から出力される書き込みコマンドをデコードし、書き込み信号ＷＳを出力する。ラッチ２２は入力バッファ１２からライトイネーブル信号ＷＥＩＮが出力された時チップイネーブル信号ＣＥＩＮ２を読み込み、アンドゲート２３へ出力する。アンドゲート２３は、ラッチ２２の出力が”０”の時、信号ＷＳをリセット信号ＲＳＴとして、ＣＵＩ・２へ出力する。これにより、コマンド最終サイクルにおいてＣＵＩ・２がリセットされ、書き込み信号ＷＳがメモリアレイ４へ出力されるのを禁止する。一方、ラッチ２２の出力が”１”の時はアンドゲート２３がリセット信号ＲＳＴを出力することはなく、書き込み信号ＷＳがメモリアレイ４へ出力される。
【００２１】
次に、上述した半導体メモリの動作を説明する。なお、図８に示すように、２個の上述した半導体メモリがメモリコントローラに接続され、容量が２倍のメモリ回路が形成されているとする。
（１）データ読み出し
データ読み出しの場合、メモリコントローラからチップイネーブル信号が端子ＣＥＢへ、チップ選択アドレスが端子ＡＤへ、読み出しアドレスが端子Ａ＜ｍ＞〜Ａ＜０＞へ、アウトプットイネーブル信号が端子ＯＥＢへ加えられる。チップイネーブル信号が端子ＣＥＢへ加えられると、入力バッファ１１からチップイネーブル信号ＣＥＩＮが出力され、入力バッファ１３−ｍ〜１３−０へ供給される。これにより、入力バッファ１３−ｍ〜１３−０が能動状態となり、端子Ａ＜ｍ＞〜Ａ＜０＞へ加えられた読み出しアドレスが、メモリアレイ４へ加えられる。すなわち、選択、非選択チップにかかわらず、両チップにおいて読み出し動作が行われる。以上により、メモリアレイ４からデータが読み出され、出力バッファ１７−ｎ〜１７−０の入力端まで供給される。
【００２２】
他方、チップ選択アドレスが端子ＡＤへ供給されると、入力バッファ１４が内部に設定されている自チップのアドレスと端子ＡＤへ加えられたアドレスとを照合する。そして両者が一致していない場合はチップイネーブル信号ＣＥＩＮ２を出力しない。この場合、入力バッファ１５が能動状態とならず、したがって、出力バッファ１７−ｎ〜１７−１が能動状態とならず、データ端子Ｄ＜ｎ＞〜Ｄ＜０＞からデータが出力されることはない。
一方、入力バッファ１４が内部に設定されている自チップのアドレスと端子ＡＤへ加えられたアドレスとを照合し、そして、両者が一致していた場合はチップイネーブル信号ＣＥＩＮ２を出力する。チップイネーブル信号ＣＥＩＮ２が出力されると、入力バッファ１５が能動状態となってアウトプットイネーブル信号ＯＥＩＮを出力する。これにより、出力バッファ１７−ｎ〜１７−１が能動状態となり、メモリアレイ４から読み出されたデータがデータ端子Ｄ＜ｎ＞〜Ｄ＜０＞から出力される。つまり、両チップで読み出されたデータを最終的に外部に出力する、しないをＡＤで決定することになる。
【００２３】
（２）データ書き込み
データ書き込みの場合、チップイネーブル信号が端子ＣＥＢへ、チップ選択アドレスが端子ＡＤへ、書き込みアドレスが端子Ａ＜ｍ＞〜Ａ＜０＞へ、書き込みデータがデータ端子Ｄ＜ｎ＞〜Ｄ＜０＞へ、ライトイネーブル信号が端子ＷＥＢへ加えられる。
チップ選択アドレスが端子ＡＤへ加えられると、入力バッファ１４が内部に設定されている自チップのアドレスと端子ＡＤへ加えられたアドレスとを照合する。そして両者が一致していない場合はチップイネーブル信号ＣＥＩＮ２を出力しない（”０”信号を出力する）が、一致していた場合はチップイネーブル信号ＣＥＩＮ２（”１”信号）を出力する。
【００２４】
また、チップイネーブル信号が端子ＣＥＢへ加えられると、入力バッファ１１からチップイネーブル信号ＣＥＩＮが出力され、入力バッファ１２、入力バッファ１３−ｍ〜１３−０、入力バッファ１６−ｎ〜１６−０へ供給される。入力バッファ１３−ｍ〜１３−０へチップイネーブル信号ＣＥＩＮが供給されると、同入力バッファ１３−ｍ〜１３−０が能動状態となり、端子Ａ＜ｍ＞〜Ａ＜０＞へ加えられた読み出しアドレスが、メモリアレイ４へ加えられる。また、入力バッファ１６−ｎ〜１６−０が能動状態となり、端子Ｄ＜ｎ＞〜Ｄ＜０＞へ加えられた書き込みデータが同バッファ１６−ｎ〜１６−０を介してメモリアレイ４へ加えられる。
【００２５】
また、入力バッファ１２へチップイネーブル信号ＣＥＩＮが供給されると、同入力バッファ１２が能動状態となり、端子ＷＥＢへ供給されているライトイネーブル信号がライトイネーブル信号ＷＥＩＮとしてＣＵＩ・２及びラッチ２２へ供給される。ＣＵＩ・２へライトイネーブル信号ＷＥＩＮが供給されると、ＣＵＩ・２が書き込みコマンドをコマンドデコーダ２１へ出力し、コマンドデコーダ２１から書き込み信号ＷＳがアンドゲート２３へ出力される。また、ラッチ２２へライトイネーブル信号ＷＥＩＮが供給されると、この時入力バッファ１４から出力されているチップイネーブル信号ＣＥＩＮがラッチ２２に読み込まれ、アンドゲート２３へ供給される。
【００２６】
いま、端子ＡＤへ供給されているチップ選択アドレスが入力バッファ１４内に設定されているアドレスと一致していない場合は、チップイネーブル信号ＣＥＩＮとして”０”信号が出力され、ラッチ２２に読み込まれる。これにより、アンドゲート２３が開状態となり、コマンドデコーダ２１から出力された信号ＷＳがアンドゲート２３を介してリセット信号ＲＳＴとしてＣＵＩ・２へ戻される。これにより、コマンド最終サイクルにおいてＣＵＩ・２がリセットされ、書き込み信号ＷＳがメモリアレイ４へ出力されるのを禁止する。一方、端子ＡＤへ供給されているチップ選択アドレスが入力バッファ１４内に設定されているアドレスと一致していた場合は、チップイネーブル信号ＣＥＩＮとして”１”信号が出力され、ラッチ２２に読み込まれる。これにより、ラッチ２２が閉状態となり、アンドゲート２３からリセット信号ＲＳＴが出力されることはなく、書き込み信号ＷＳがメモリアレイ４へ出力される。
書き込み信号ＷＳがメモリアレイ４へ出力されると、入力バッファ１６−ｎ〜１６−０からメモリアレイ４へ出力されるデータが、入力バッファ１３−ｍ〜１３−０から出力されるアドレスによって指定されるメモリアレイ４の記憶位置に書き込まれる。
【００２７】
ここで、入力バッファ１４のチップ選択信号を出力するデータ照合手段（比較回路）について詳細を説明する。図３は２個のチップでシステムを構成する例を示す。ＲＯＭＣＳは、チップ選択信号であり、チップ内で設定される。設定には、例えば図１４で後述するフラッシュＲＯＭを用いる。複数／単体仕様選択信号ＲＯＭＥＮは、複数チップを使用するか単体チップかを設定する信号であり、ここでは、２チップを用いるので複数／単体仕様選択信号ＲＯＭＥＮ＝Ｈにすることで、チップの使用数を複数として設定される。６１−１はチップ選択を設定するチップ選択信号ＲＯＭＣＳと外部アドレスＡＤを受けて排他的論理和をとり、チップが選択されているかどうかを判定する比較回路であり、６２−１は、６１−１の出力と複数チップモードを示す複数／単体仕様選択信号ＲＯＭＥＮとの論理積をとる一致回路であり、出力として内部チップ選択信号ＣＥＩＮ２−１を出力する。比較回路６１−１及び一致回路６２−１の基本構成でチップ選択信号ＣＥＩＮ２−１を生成する入力ｂｕｆｆｅｒ６３−１を構成する。６４−１は１個目のメモリチップ、６４−２は２個目のメモリチップを示す。チップ選択信号ＲＯＭＣＳあるいは複数／単体仕様選択信号ＲＯＭＥＮを設定する図１４のようなフラッシュＲＯＭはこのチップに内蔵されている。チップは他方のメモリチップであり、回路構成はチップと同様である。２チップ構成のケースでは、チップはチップ選択信号ＲＯＭＣＳ＝Ｌ、チップはチップ選択信号ＲＯＭＣＳ＝Ｈに設定される。
【００２８】
図４には、４チップを使用した例を示す。４チップを選択するためには、チップ選択信号ＲＯＭＣＳが２本必要であり、チップを選択するためにはチップ選択信号ＲＯＭＣＳ１＝Ｌ、チップ選択信号ＲＯＭＣＳ２＝Ｌ、チップを選択するためにはチップ選択信号ＲＯＭＣＳ１＝Ｌ、チップ選択信号ＲＯＭＣＳ２＝Ｈ、・・・のように設定する。また、選択アドレスもＡＤ１、ＡＤ２の２本が必要である。７１−１、７２−１の排他的論理和の回路と７３−１の論理積回路によりチップ選択を判定する。また、７４−１は、ＲＯＭの状態を判定する論理積回路である。図３と同じく、７１−１、７２−１、７３−１、７４−１により、チップを選択する内部選択信号ＣＥＩＮ２−１を生成する。チップ７６−２〜チップ７６−４についても同様の構成である。
【００２９】
また、図１４を用いて複数／単体仕様選択信号ＲＯＭＥＮ信号あるいはチップ選択信号ＲＯＭＣＳ１、チップ選択信号ＲＯＭＣＳ２を設定するフラッシュＲＯＭの動作を説明する。フラッシュメモリセル８１は設定情報を記憶するセルでフラッシュメモリのセルと同等のものを用いていることとする。ゲートには選択信号ＷＬが接続され、読み出し時に５Ｖ（ボルト）、書き込み時には１０Ｖが印加される。トランジスタ８２は、閾値がほぼゼロボルトのＮ型トランジスタであり、ゲートにはバイアス電圧ＢＩＡＳが入力される。これは、信頼性上の問題で読み出し時にメモリセルのドレインに高い電圧が印加されないように設定するためのもので、ＢＩＡＳ電圧は１Ｖ程度に設定されている。トランジスタ８３は、メモリセル８１の負荷となるＰ型トランジスタ、トランジスタ８４は、メモリセルから設定データを読み出す時にオンし、非選択状態ではオフするセレクトトランジスタ、８５は、メモリセルからデータを読み出しその値をラッチしておくラッチ回路、８６は、このメモリセルに設定情報を書き込む書き込み回路である。この書き込み回路８６の電源としては、チップ内部で生成した書き込み用の高電圧が供給される。
【００３０】
次に、このフラッシュＲＯＭの動作を説明する。初期状態では、メモリセル８１は消去状態となっており、閾値はほぼ３Ｖと低い値となっている。このとき、設定データ読み出しモードとなると、メモリセルのゲート信号ＷＬに選択電圧５Ｖが印加され、閾値が３Ｖであるので、メモリセル８１はオン状態となり、センスアンドラッチ回路８５には“Ｌ”レベルが入力され、“Ｌ”がラッチされるのと同時に出力ＲＯＭが“Ｌ”になる。ここで、設定データを変える場合には、メモリセル８１に情報を書き込む動作を行う。書き込み時は、メモリセル８１のゲートＷＬに１０Ｖの高電圧を印加、ドレインに書き込み回路８６を介して５Ｖ程度を印加する。この状態では、メモリセル８１には過大電流が流れ、ホットエレクトロン効果によりメモリセルのフローティングゲートに電子が注入され、閾値が６Ｖと高くなる。これで書き込み動作が終了する。次に、この書き込まれたデータを読み出すには、読み出しモードで、ＷＬに５Ｖが印加されると、メモリセルの閾値が６Ｖなので、メモリセル８１はオフ状態となり、ラッチ回路８５には“Ｈ”データがラッチされ、出力ＲＯＭが“Ｈ”となる。このようにして、チップ内部にて複数／単体仕様選択信号ＲＯＭＥＮの設定を決める。なお、図１４には消去回路は図示していないが、幾度も設定データを変更したい場合には、フラッシュメモリと同様に、消去回路を追加することにより設定データの変更が可能となる。
また、チップ選択信号ＲＯＭＣＳ１、チップ選択信号ＲＯＭＣＳ２等も図１４と同様の回路で構成される。
【００３１】
以上が図１及び図２に示す実施形態の詳細である。この実施形態は、従来から問題となっていたアクセス遅延の対策として、チップの選択を決めるアドレスが確定する時間分だけアクセスが余分にかかるため、チップの選択によらず２チップを１つのチップイネーブルでアクセスさせる。これにより、両チップに対してアクセス動作が行われるが、データ読み出しの場合は出力する／しないの選択のみをチップの選択を決めるチップ選択アドレスによって確定させ、これによってアクセス遅延を防止している。この対策により、図１３において説明したコマンドタイミングのずれもなくなる。また、非選択側のチップへのコマンド入力成立の危険性については、同様に非選択側のチップにも意図的にコマンドを成立させ、書き込み動作において説明したように、コマンド最終サイクル時に非選択チップに対してコマンドリセットをかけ、選択チップにのみコマンドを成立させるようにしている。
【００３２】
この発明は、２個のチップに限定されず、複数個のチップを用いて使用することも可能であるが、選択、非選択にかかわらず全てのチップで読み出し動作が行われる。したがって、チップの個数に比例して読み出し電流も増加していくため、この点が課題となる。
ただし、チップの個数増加に対し、各々でチップイネーブル信号が不要となるため、プリント基板上の配線を軽減させるという利点がある。
【産業上の利用可能性】
【００３３】
この発明は、フラッシュメモリ等の不揮発性メモリに使用される。
【図面の簡単な説明】
【００３４】
【図１】この発明の一実施形態による半導体メモリの要部の構成を示すブロック図である。
【図２】同半導体メモリの構成を示すブロック図である。
【図３】図１に示すブロック図の中で、２チップ使用時における、ＣＥＩＮ２を出力とする入力ｂｕｆｆｅｒの詳細構成図である。
【図４】図１に示すブロック図の中で、３チップ若しくは４チップ使用時における、ＣＥＩＮ２を出力とする入力ｂｕｆｆｅｒの詳細構成図である。
【図５】従来の半導体メモリを２個使用したメモリシステムの構成例を示すブロック図である。
【図６】従来の半導体メモリを複数使用したメモリシステムの構成例を示すブロック図である。
【図７】図５に示す半導体メモリのコマンド入力部の一部構成を示すブロック図である。
【図８】半導体メモリを２個使用したメモリシステムの他の構成例を示すブロック図である。
【図９】半導体メモリを複数使用したメモリシステムの他の構成例を示すブロック図である。
【図１０】図８に示す半導体メモリのコマンド入力部の一部構成を示すブロック図である。
【図１１】図８及び図１０に示す半導体メモリの問題点を説明するためのタイミングチャートである。
【図１２】図８及び図１０に示す半導体メモリの問題点を説明するためのタイミングチャートである。
【図１３】図８及び図１０に示す半導体メモリの問題点を説明するためのタイミングチャートである。
【図１４】図１に示すブロック図の中で、信号ＲＯＭＥＮあるいは図３ないし図４に示すチップ選択設定信号ＲＯＭＣＳを設定するフラッシュＲＯＭの回路構成を示す。
【符号の説明】
【００３５】
１…インターフェイス回路
２…ＣＵＩ
３…制御回路
４…メモリアレイ
６…デコーダ
８…センスアンプ
９…ＢＲＤ情報格納メモリ
１１、１２、１３−ｍ〜１３−０、１４、１５、１６−ｎ〜１６−０…入力バッファ
１７−ｎ〜１７−０…出力バッファ
２１…コマンドデコーダ
２２…ラッチ
２３…アンドゲート
ＣＥＢ、ＷＥＢ、Ａ＜ｍ＞〜Ａ＜０＞、ＡＤ、ＯＥＢ、Ｄ＜ｎ＞〜Ｄ＜０＞…端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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