(57)【要約】【課題】消費電力が少ないコンパレータ回路を提供する。【解決手段】本発明のコンパレータ回路は、比較対象となる信号を入力する差動対トランジスタ（Ｍ１，Ｍ２）とカレントミラー負荷回路（Ｍ３，Ｍ４，Ｍ５，Ｍ６）から構成される差動増幅回路と、カレントミラー負荷回路から、比較対象信号の大小関係に応じて出力される差動出力信号を増幅する為に、一方の入力が他方の出力となるように構成された反転増幅器で構成したラッチ回路と、差動増幅回路の信号を等化するための等化用トランジスタ（Ｍ９）と、反転増幅器を動作させるトランジスタ（Ｍ１０）と、反転増幅器の動作中に電源電位ＶＤＤから接地電位に流れる電流を低減させる定電流源回路を備えて構成されている。【選択図】図１
2008153866.tif 000002
【特許請求の範囲】
【請求項１】
比較対象となる信号を入力する差動対トランジスタとカレントミラー負荷回路から構成される差動増幅回路と、
前記カレントミラー負荷回路から、前記比較対象信号の大小関係に応じて出力される差動出力信号を増幅する為に、一方の入力が他方の出力となるように構成された反転増幅器で構成したラッチ回路と、
前記差動出力信号を前記ラッチ回路が増幅した後、前記差動増幅回路内の前記作動対トランジスタに流れる電流を減少させる機能を有することを特徴とするコンパレータ回路。
【請求項２】
前記差動増幅回路と前記ラッチ回路は互いに異なるクロック信号を受けて作動し、
前記差動増幅回路を作動させる前記クロック信号に応じて、前記差動対トランジスタに流れる電流を減少させることを特徴とする請求項１記載のコンパレータ回路。
【請求項３】
増幅された前記差動出力信号を受けて、前記作動対トランジスタに流れる電流を減少させることを特徴とする請求項１記載のコンパレータ回路。
【請求項４】
前記差動増幅回路は、前記差動対トランジスタが、共通接続したソース電極を定電流源に接続した第一導電型のトランジスタ（Ｍ１，Ｍ２）であり、前記カレントミラー負荷回路が、前記第一導電型のトランジスタ（Ｍ１，Ｍ２）のドレイン電極にそれぞれ接続され、ドレインとゲートが接続された第二導電型のトランジスタ（Ｍ３，Ｍ４）と、該第二導電型のトランジスタ（Ｍ３，Ｍ４）とゲート同士が接続された第二導電型のトランジスタ（Ｍ５，Ｍ６）とから構成され、該第二導電型のトランジスタ（Ｍ５，Ｍ６）のそれぞれのドレイン電極から比較結果信号が出力されることを特徴とする、請求項１に記載のコンパレータ回路。
【請求項５】
前記比較結果信号を受けて、前記作動対トランジスタに流れる電流を減少させることを特徴とする請求項４記載のコンパレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高速Ａ／Ｄコンバータなどにおいて、二つの微小信号を高速に比較し、その大小関係に応じたデジタル値を出力する高速・高精度のコンパレータ回路に関する。
【背景技術】
【０００２】
Ａ／Ｄコンバータなどに用いられているコンパレータ回路としては、増幅器と、クロック信号に同期してデジタル値を出力するラッチ回路から構成されているものが知られている。このような従来のコンパレータ回路の一例を図５に示す。この図に示されたコンパレータ回路は、ＮＭＯＳトランジスタＭ１，Ｍ２と、ＰＭＯＳトランジスタＭ３，Ｍ４，Ｍ５，Ｍ６とから構成されたカレントミラー負荷回路とを有する差動増幅回路と、二つの反転増幅器（インバータ）を一方の入力が他方の出力となるように接続して構成したラッチ回路とを結合して構成されている。
【０００３】
二つの反転増幅器は、ＮＭＯＳトランジスタＭ７とＰＭＯＳトランジスタＭ１１、及びＮＭＯＳトランジスタＭ８とＰＭＯＳトランジスタＭ１２とでそれぞれ構成されている。また、出力信号ＯＵＴＰ，ＯＵＴＮの等化（イコライズ）用としてＮＭＯＳトランジスタＭ９が備えられ、クロック信号ＣＬＫに同期して反転増幅器を動作させるトランジスタＭ１０を備えている。
【０００４】
カレントミラー負荷回路を有する差動増幅回路においては、トランジスタＭ１，Ｍ２のソースが電流源Ｉ１に接続されており、二つの入力信号ＩＮＰ，ＩＮＮがそれぞれトランジスタＭ１，Ｍ２のゲートに印加される。トランジスタＭ１，Ｍ２のドレインにはトランジスタＭ３，Ｍ４のドレイン、ゲート及びトランジスタＭ５，Ｍ６のゲートがそれぞれ接続されている。トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６のソースは、電源電圧ＶＤＤに接続され、トランジスタＭ５，Ｍ６のドレインは、反転増幅器（インバータ）の入力及び出力に接続されている。
【０００５】
二つの反転増幅器により構成されたラッチ回路においては、出力端子ＯＵＴＰとＯＵＴＮとの間にトランジスタＭ９が接続され、そのゲートにクロック信号ＣＬＫが印加される。このクロック信号ＣＬＫがＨｉｇｈレベルの時、トランジスタＭ９が導通し、出力端子ＯＵＴＰとＯＵＴＮがイコライズされる。同時に、トランジスタＭ１０のゲートにクロック信号ＣＬＫが印加され、非導通となるので、ラッチ回路は非活性状態となる。
【０００６】
トランジスタＭ７，Ｍ８のソースは接地電位に接続され、トランジスタＭ７のゲートがトランジスタＭ８のドレインと出力端子ＯＵＴＰに接続されている。また、トランジスタＭ８のゲートはトランジスタＭ７のドレインと出力端子ＯＵＴＮに接続されている。トランジスタＭ１０のソースは電源電圧ＶＤＤに接続されており、ドレインはトランジスタＭ１１，Ｍ１２のソースに接続されている。トランジスタＭ１１，Ｍ１２のゲートは、それぞれ出力端子ＯＵＴＰ、ＯＵＴＮに接続されており、ドレインはそれぞれ出力端子ＯＵＴＮ，ＯＵＴＰに接続されている。
【０００７】
従来のコンパレータ回路の動作を説明する。
クロック信号ＣＬＫがＨｉｇｈレベルで、トランジスタＭ９が導通すると、出力端子ＯＵＴＰ，ＯＵＴＮは同電位にイコライズされる。同時に、トランジスタＭ１０が非導通状態となるので、二つの入力信号ＩＮＰ，ＩＮＮはトランジスタＭ１，Ｍ２のゲートに印加されるが、出力端子ＯＵＴＰ、ＯＵＴＮは同電位にイコライズされているため、カレントミラー負荷回路を有する差動増幅回路による入力信号の差動増幅は行われない。
【０００８】
次にクロック信号ＣＬＫがＬｏｗレベルに遷移すると、トランジスタＭ９は非導通となり、トランジスタＭ１，Ｍ２に印加された入力信号ＩＮＰ，ＩＮＮの電位差がカレントミラー負荷回路を有する差動増幅回路において僅かに増幅され、出力端子ＯＵＴＰ、ＯＵＴＮに出力される。同時に、トランジスタＭ１０が導通状態になり、トランジスタＭ７，Ｍ１１及びトランジスタＭ８，Ｍ１２から成る二つの反転増幅器で構成されたラッチ回路が動作（活性化）し、カレントミラー負荷回路を有する差動増幅回路により増幅された出力端子ＯＵＴＰ、ＯＵＴＮの僅かな電位差が急激に拡大し、電源電位或いは接地電位レベルまで増幅され、この増幅された電位が出力端子ＯＵＴＰ，ＯＵＴＮに保持される（図６参照）。
【０００９】
この種のコンパレータ回路としては、例えば、下記特許文献１，２に開示されたものがある。
【００１０】
【特許文献１】特開平５−６７９５０号公報
【特許文献２】特開２００５−１５１４３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記のようなコンパレータ回路においては、ラッチ回路が活性でありラッチ回路でデータをラッチしているときは、差動増幅回路に電流を流し、入力端子ＩＮＰ・ＩＮＮに入力されているデータを保持する必要はない。
しかしながら従来のコンパレータ回路においては、ラッチ回路が活性であるときも、差動増幅回路が作動する。そのため、電流が電源電圧ＶＤＤから接地電位へ流れるので、消費電流が多いという問題があった。
【００１２】
本発明の課題は、上記問題点を解決して、消費電流の少ないコンパレータ回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明に係るコンパレータ回路は、比較対象となる信号を入力する差動対トランジスタとカレントミラー負荷回路から構成される差動増幅回路と、カレントミラー負荷回路から、比較対象信号の大小関係に応じて出力される差動出力信号を増幅する為に、一方の入力が他方の出力となるように構成された反転増幅器で構成したラッチ回路とを有し、差動出力信号を前記ラッチ回路が増幅した後、差動増幅回路内の前記作動対トランジスタに流れる電流を減少させる機能を有する。
【発明の効果】
【００１４】
本発明に係るコンパレータ回路では、データラッチ中にカレントミラー回路における電源電圧ＶＤＤから設置電位へ流れる電流を遮断するので、前述のような問題が生ずることがなく、消費電力を低減することができる。
【発明を実施するための最良の形態】
【００１５】
以下、この発明の最良の形態を示す実施例について、図面を用いて説明する。尚、図中、各構成成分の大きさ、形状、配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、同一の構成要素については同一の記号を付与し、重複した説明を省略する。
【実施例１】
【００１６】
図１は、本発明に係るコンパレータ回路の実施例１の回路図である。また図２は、実施例１のコンパレータ回路に入力されるクロック信号と、図１中のトランジスタＭ１３のゲート電位の変化を示すタイミングチャートである。図１及び図２を用いて、本発明の実施例１について説明する。
【００１７】
この実施例のコンパレータ回路は、ＮＭＯＳトランジスタＭ１，Ｍ２と、ＰＭＯＳトランジスタＭ３，Ｍ４，Ｍ５，Ｍ６とから構成されたカレントミラー負荷回路とを有する差動増幅回路を有する。さらに、２つの反転増幅器からなるラッチ回路とを有する。
【００１８】
２つの反転増幅器は、ＮＭＯＳトランジスタＭ７とＰＭＯＳトランジスタＭ１１、及びＮＭＯＳトランジスタＭ８とＰＭＯＳトランジスタＭ１２とでそれぞれ構成されている。また、出力信号ＯＵＴＰ，ＯＵＴＮの等化（イコライズ）用としてＮＭＯＳトランジスタＭ９が備えられ、遅延されたクロック信号に同期して反転増幅器を動作させるトランジスタＭ１０を備えている。
【００１９】
カレントミラー負荷を有する差動増幅器においては、トランジスタＭ１、Ｍ２のソースがトランジスタＭ１３のドレインに接続され、２つの入力信号ＩＮＰ、ＩＮＮがそれぞれトランジスタＭ１、Ｍ２のゲート電極に印加される。トランジスタＭ１、Ｍ２のドレインには、それぞれトランジスタＭ３、Ｍ４のドレイン及びゲートが接続され、またトランジスタＭ５、Ｍ６のゲート電極が接続されている。トランジスタＭ３、Ｍ４、Ｍ５、Ｍ６のソース電極は電源電圧ＶＤＤに接続され、トランジスタＭ５，Ｍ６のドレインは反転増幅器の入力及び出力に接続されている。
【００２０】
２つの反転増幅器により構成されたラッチ回路において、出力端子ＯＵＴＰとＯＵＴＮとの間にトランジスタＭ９が接続され、そのゲート電極にクロック信号ＣＬＫ１が印加される。トランジスタＭ７，Ｍ８のソース電極は接地電位に接続され、トランジスタＭ７のゲート電極がトランジスタＭ８のドレイン電極と出力端子ＯＵＴＰに接続され、トランジスタＭ８のゲート電極がトランジスタＭ７のドレイン電極と出力端子ＯＵＴＮに接続されている。
【００２１】
トランジスタＭ１０のソース電極は電源電圧ＶＤＤに接続されており、ドレイン電極はトランジスタＭ１１，Ｍ１２のソース電極に接続されている。トランジスタＭ１１，Ｍ１２のゲート電極はそれぞれ出力端子ＯＵＴＰ、ＯＵＴＮに接続され、ドレイン電極はそれぞれＯＵＴＮ，ＯＵＴＰに接続されている。
【００２２】
本発明ではさらに、従来例の定電流源に代わるものとしてＮＭＯＳトランジスタ１３，１４，１５からなる定電流源回路を有する。定電流源回路において、トランジスタＭ１３のソースは接地電位に接続されている。さらに、高電圧源ＶＲＥＦ１はトランジスタＭ１４を介して、低電圧源ＶＲＥＦ２はＭ１５を介してそれぞれトランジスタＭ１３のゲートに接続されている。そして、トランジスタＭ１４のゲートには一定の電圧が与えられており、トランジスタＭ１４は定抵抗として作用する。トランジスタＭ１５のゲートには、トランジスタＭ９に与えられるクロック信号ＣＬＫ１とは別のクロック信号ＣＬＫ２が印加される。
【００２３】
以下、図１の回路の動作を説明する。
クロック信号ＣＬＫ１がＨｉｇｈレベル状態のとき、トランジスタＭ９が導通し、出力端子ＯＵＴＰとＯＵＴＮは同電位にイコライズされる。同時に、トランジスタＭ１０が非導通状態となる。
【００２４】
２つの入力信号ＩＮＰ，ＩＮＮは、トランジスタＭ１，Ｍ２のゲート電極に印加されるが、トランジスタＭ９が導通して出力端子ＯＵＴＰとＯＵＴＮは同電位となっているため、カレントミラー負荷の差動増幅器による増幅動作は行われない。
【００２５】
次に、クロック信号ＣＬＫがＬｏｗレベルとなり、トランジスタＭ９が非導通状態となると、トランジスタＭ１，Ｍ２に印加された入力信号ＩＮＰ，ＩＮＮの電位差がカレントミラー負荷を有する差動増幅器により僅かに増幅され、出力端子ＯＵＴＰとＯＵＴＮに出力される。また、僅かではあるが、トランジスタＭ７，Ｍ８による増幅動作も行われる。
【００２６】
同時にトランジスタＭ１０が導通状態となる。したがって、トランジスタＭ７，Ｍ１１及びトランジスタＭ８，Ｍ１２から成る２つの反転増幅器で構成されたラッチ回路が動作し、カレントミラー負荷の差動増幅器により増幅された出力端子の僅かな電位差が急激に増幅され、出力端子ＯＵＴＰとＯＵＴＮの電位が電源電位ＶＤＤ或いは接地電位に保持される。
【００２７】
その後、ＣＬＫ１信号がＬｏｗレベルになった後少し遅れて、ＣＬＫ２信号がＨｉｇｈレベルになり、トランジスタＭ１５が導通状態になる。すると、トランジスタＭ１３のゲートには高電圧源ＶＲＥＦ１と低電圧源ＶＲＥＦ２の電位をトランジスタＭ１４及びトランジスタＭ１５で抵抗分割した電位が印加される。したがって、トランジスタＭ１３の抵抗は大きくなり、電源電位ＶＤＤから接地電位に流れる電流を低減させる。電源電位ＶＤＤから接地電位に流れる電流が低減するので、差動増幅器の差動増幅能力は低下するが、すでに入力された情報はラッチ回路でラッチされているので問題はない。
【００２８】
そして、ＣＬＫ２信号はＬｏｗレベルとなる。したがってトランジスタＭ１３は再び導通状態となる。つまり差動増幅器に電流が流れて差動増幅能力は回復する。
【００２９】
以上説明したように、実施例１のコンパレータ回路においては、データラッチ中にカレントミラー負荷の差動増幅器における電源電位ＶＤＤから設置電位へ流れる電流を遮断するので、前述のような問題が生ずることがなく、消費電力を低減することができる。
【実施例２】
【００３０】
図３は、本発明に係るコンパレータ回路の実施例２の回路図である。また図４は、実施例２のコンパレータ回路に入力されるクロック信号と、図２中のインバータ及びＮＡＮＤ回路の出力、トランジスタＭ１３のゲート電位の変化を示すタイミングチャートである。図３及び図４を用いて、本発明の実施例２について説明する。
【００３１】
この回路は、実施例１の回路に加えて、第１及び第２インバータＩＮＶ１，ＩＮＶ２を有し、さらにＮＡＮＤ回路ＮＡＮＤ１を有する。第１及び第２インバータＩＮＶ１，ＩＮＶ２は、それぞれ出力端子ＯＵＴＮ及びＯＵＴＰからの信号を受け、その反転信号をＮＡＮＤ回路ＮＡＮＤ１へ出力する。ＮＡＮＤ回路ＮＡＮＤ１は、信号をトランジスタＭ１５のゲートに出力する。その他の構成要素は実施例１と同様である。
【００３２】
以下、図３の回路の動作を説明する。図３の回路の動作も、図１の回路の動作と基本的には同様であり、ラッチ回路が動作していないときの動作は図１の回路と変わらない。
【００３３】
一方、ＣＬＫ１信号がＨｉｇｈレベルになり、ラッチ回路が動作すると、出力端子ＯＵＴＮ及びＯＵＴＰの電位が、それぞれ電源電位ＶＤＤ或いは接地電位に互い違いに保持される。そして、出力端子ＯＵＴＮ及びＯＵＴＰの電位は、インバータＩＮＶ１及びＩＮＶ２をそれぞれ通して遅延・反転されてＮＡＮＤ回路ＮＡＮＤ１へ入力される。入力される信号の一方のみＬｏｗレベルなので、ＮＡＮＤ回路ＮＡＮＤ１からの出力はＨｉｇｈレベルとなる。これがトランジスタＭ１５に印加されるので、図１の回路と同様に、電源電圧ＶＤＤから接地電位に流れる電流を低減させる。
【００３４】
そして、ＣＬＫ１信号がＬｏｗレベルになり、ラッチ回路の動作が停止すると、出力端子ＯＵＴＮ及びＯＵＴＰの電位が等しくなり、この電位がインバータＩＮＶ１及びＩＮＶ２をそれぞれ通して遅延・反転されてＮＡＮＤ回路ＮＡＮＤ１へ入力される。入力される信号は両方ともＨｉｇｈレベルなので、ＮＡＮＤ回路ＮＡＮＤ１からの出力はＬｏｗレベルとなる。これがトランジスタＭ１５に印加されるので、図１の回路と同様に、トランジスタＭ１３は再び導通状態となる。つまり差動増幅器に電流が流れて差動増幅能力は回復する。
【００３５】
以上説明したように、実施例２のコンパレータ回路においては、データラッチ中にカレントミラー負荷の差動増幅器における電源電圧ＶＤＤから設置電位へ流れる電流を遮断するので、前述のような問題が生ずることがなく、消費電力を低減することができる。
【００３６】
さらに、実施例２のコンパレータ回路は、インバータとＮＡＮＤ回路を用いることで、出力端子ＯＵＴＮ及びＯＮＴＰにおける電位の変化を遅延させてトランジスタＭ１５に印加しているので、クロック信号が１つだけでコンパレータ回路が動作する。
【図面の簡単な説明】
【００３７】
【図１】本発明に係るコンパレータ回路の実施例１の回路図である。
【図２】実施例１のコンパレータ回路に入力される信号や特定部の電位の変化を示すタイミングチャートである。
【図３】本発明に係るコンパレータ回路の実施例２の回路図である。
【図４】実施例１のコンパレータ回路に入力される信号や特定部の電位の変化を示すタイミングチャートである。
【図５】従来のコンパレータ回路の一例を示す回路図である。
【図６】従来のコンパレータ回路おけるＣＬＫ信号と出力信号の関係を示す波形図である。
【符号の説明】
【００３８】
Ｍ１，Ｍ２，Ｍ７，Ｍ８，Ｍ９，Ｍ１４，Ｍ１５ ＮＭＯＳトランジスタ
Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ１０，Ｍ１１，Ｍ１２ ＰＭＯＳトランジスタ
【図１】
2008153866.tif 000003
【図２】
2008153866.tif 000004
【図３】
2008153866.tif 000005
【図４】
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【図５】
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【図６】
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