(57)【要約】【課題】体格の小型化とともにラッチアップ耐量を高めることのできる半導体装置を提供する。【解決手段】トレンチ４は、半導体基板１ｐの、ロジック回路領域２の端部と入力保護素子領域３の端部との間の略中央に、これら両領域間を横切るように、ロジック回路領域２及び入力保護素子領域３の先端が到達する深さＤｃ及びＤｒよりも深い深さＤｔにて、また、ロジック回路領域２及び入力保護素子領域３の長さＬｃ及びＬｒよりも長い長さＬｔにて、形成されている。そして、トレンチ４内部には、該トレンチ４内壁に接するように、接地電位ＧＮＤに設定される電極５ｐが、例えばポリシリコン等の導電材料を用いて、例えば高濃度のＰ型にて形成されている。さらに、高濃度Ｐ型の不純物領域６ｐが、トレンチ４の全周囲に形成されている。【選択図】図１
2008124205.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のチャネル領域を有する第１ＭＯＳトランジスタ素子及び前記第１導電型とは異なる導電型である第２導電型のチャネル領域を有する第２ＭＯＳトランジスタ素子を有するロジック回路が内部に形成されるロジック回路領域と、前記第１及び第２導電型の各領域によって構成される入力保護素子領域とを、前記第２導電型の同一の半導体基板の表層部に有する半導体装置であって、
前記ロジック回路領域と前記入力保護素子領域との間に、これら両領域間を横切るように設けられる溝と、
前記溝の内壁に接するとともに所定の電位に固定される電極とを備え、
前記入力保護素子領域に接続される入力端子を介して前記半導体基板にサージが印加されたときに、前記入力保護素子領域から前記ロジック回路領域へと前記半導体基板内を伝播するキャリアが、前記溝及び前記電極を通じて、前記半導体基板内部から排除されることを特徴とする半導体装置。
【請求項２】
前記溝は、前記ロジック回路領域よりも前記入力保護素子領域寄りに形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記溝は、前記ロジック回路領域と前記入力保護素子領域とを結ぶ直線を横切るように位置するように形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ロジック回路領域と前記入力保護素子領域間を横切る方向における前記溝の長さは、前記ロジック回路領域の前記入力保護素子領域に対向する側の長さ及び前記入力保護素子領域の前記ロジック回路領域に対向する側の長さのうちのより長い方よりもさらに長く形成されていることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記溝の深さ方向における先端は、前記半導体基板の内部において、前記ロジック回路領域の深さ方向の先端及び前記入力保護素子領域の深さ方向の先端のうちのより深い位置まで達する方よりもさらに深い位置に達するように形成されていることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体装置において、
前記キャリアの前記電極内への移動を促進する促進部が、前記溝の近傍に形成されていることを特徴とする半導体装置。
【請求項７】
前記促進部は、前記溝の側面のうちの前記入力保護素子領域に対向する部分に形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記促進部は、前記溝の側面のうちの前記入力保護素子領域及び前記ロジック回路領域のいずれとも対向しない部分に形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記促進部は、前記溝の先端の周囲にのみ形成されていることを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記電極が設定される前記所定の電位は、グランド電位であり、
前記促進部は、前記半導体基板よりも高濃度で且つ前記半導体基板と同一の導電型である前記第２導電型の不純物領域であり、
前記溝内部に形成されている前記電極は、前記半導体基板よりも高濃度で且つ前記半導体基板と同一の導電型である前記第２導電型の材料から形成されている請求項６〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記電極が設定される前記所定の電位は、グランド電位より高く、且つ、前記ロジック回路領域内に形成されるロジック回路の駆動電位よりも低い電位であり、
前記促進部は、前記半導体基板よりも高濃度で且つ前記半導体基板とは異なる導電型である前記第１導電型の不純物領域であり、
前記溝内部に形成されている前記電極は、前記半導体基板よりも高濃度で且つ前記半導体基板とは異なる導電型である前記第１導電型の材料から形成されている請求項６〜９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ロジック回路領域及び入力保護素子領域が半導体基板の表層部に形成されている半導体装置に関する。
【背景技術】
【０００２】
例えば、電荷が電子によって運ばれるｐＭＯＳトランジスタ素子と、電荷が正孔によって運ばれるｎＭＯＳトランジスタ素子との２種のトランジスタ素子が同一の半導体基板上に組み合わされて作製されたＣＭＯＳトランジスタ素子を有する半導体装置においては、その構造上、寄生トランジスタ（正確には、寄生サイリスタ）が存在する。この寄生サイリスタは、半導体装置の外部から例えば負サージなどのノイズ（外部雑音）が印加されることを引き金として、動作することがある。この寄生トランジスタが動作すると、半導体基板内部を貫通電流が流れ続ける、いわゆるラッチアップ現象が発生することがある。そして、このようにラッチアップ現象が生じてしまうと、過大な電流が流れ続けることに起因して発生する熱により、半導体装置自体が破壊されてしまうこともある。
【０００３】
そこで従来、寄生トランジスタのベース抵抗を小さくしたり、寄生トランジスタの電流増幅率を小さくしたりして、こうしたラッチアップ現象の発生を抑制しようとしている。あるいは、例えば特許文献１に記載の技術では、同一基板に作製された入力保護素子領域とロジック回路領域とを分離する分離領域に、いわゆるカットウェルと呼ばれるサージ等のノイズを吸収する素子を作製するとともに、このカットウェルの表面領域中に、カットウェルよりも高濃度な不純物が含有されたコンタクト領域をさらに形成している。これにより、入力保護素子領域からロジック回路領域へと半導体基板内を伝播する負サージをカットウェルによって吸収することで、ラッチアップ現象の発生を抑制しようとしている。
【特許文献１】特開平７−１１１３１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、こうした半導体装置を例えば車両等に搭載しようとすると、半導体装置に対して、数十ｋＶもの大きな負サージが印加されることがある。また、車両等においては、コストダウンや体格の小型化等の要求から、上記入力保護素子領域と上記ロジック回路領域との間の分離領域の幅を狭くせざるを得ない状況にある。このように、上記分離領域の幅を十分にとれないうえで大きな負サージが印加されると、入力保護素子領域及びカットウェルで吸収しきれなかった負サージが、入力保護素子領域からロジック回路領域へと半導体基板内部を伝播し、結局、ラッチアップ現象が生じてしまうおそれがある。
【０００５】
なお、ラッチアップ現象が発生する半導体装置として、ＣＭＯＳトランジスタ素子を有する半導体装置について説明したが、ＣＭＯＳトランジスタ素子に限らず、寄生トランジスタ（寄生サイリスタ）が構成される半導体装置であれば、上述した事態は同様に起こり得る。
【０００６】
本発明は、こうした実情に鑑みてなされたものであって、その目的は、体格の小型化とともにラッチアップ耐量を高めることのできる半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
こうした目的を達成するため、請求項１に記載の発明では、第１導電型のチャネル領域を有する第１ＭＯＳトランジスタ素子及び前記第１導電型とは異なる導電型である第２導電型のチャネル領域を有する第２ＭＯＳトランジスタ素子を有するロジック回路が内部に形成されるロジック回路領域と、前記第１及び第２導電型の各領域によって構成される入力保護素子領域とを、前記第２導電型の同一の半導体基板の表層部に有する半導体装置として、前記ロジック回路領域と前記入力保護素子領域との間に、これら両領域間を横切るように設けられる溝と、前記溝の内壁に接するとともに所定の電位に固定される電極とを備え、前記入力保護素子領域に接続される入力端子を介して前記半導体基板にサージが印加されたときに、前記入力保護素子領域から前記ロジック回路領域へと前記半導体基板内を伝播するキャリアが、前記溝及び前記電極を通じて、前記半導体基板内部から排除されることとした。
【０００８】
半導体装置としてのこのような構成では、入力保護素子領域に接続される入力端子を介して半導体装置に大きなサージ（負サージあるいは正サージ）が印加されると、まず、この入力保護素子領域においてキャリアが当該半導体基板内部から排除される。すなわち、入力端子を介して半導体装置に印加されたサージが負サージである場合、キャリアは電子であるため、まず、入力保護素子領域において当該半導体基板内部から外部へ放出される。また、入力端子を介して半導体装置に印加されたサージが正サージである場合、キャリアは正孔（ホール）であるため、まず、入力保護素子領域によって当該半導体基板内部への流入が抑制されている。そして、入力保護素子領域において吸収されずに該入力保護素子領域から半導体基板内部に漏れ出た電子、あるいは、入力保護素子領域において流入を抑制しきれずに該入力保護素子領域から半導体基板内部に流入したホールは、入力保護素子領域からロジック回路領域へ、半導体基板内部を伝播しようとする。
【０００９】
しかしながら、こうしたキャリアが電子である場合には、電子は、入力保護素子領域とロジック回路領域との間に、これら両領域間を横切るように設けられた溝と、該溝の内壁に接するとともに所定の電圧に設定される電極を通じて、当該半導体基板内部から除去されることとなる。すなわち、溝及び電極が、入力保護素子領域からロジック回路領域への電子の伝播軌道上に存在する場合にあっては、伝播軌道を移動する電子はこれら溝及び電極に衝突し、電極に吸収され、そして所定の電位に放出される。また、溝及び電極が、入力保護素子領域からロジック回路領域への電子の伝播軌道からわずかに離間している場合にあっては、伝播軌道を移動する電子は、溝及び電極に引き寄せられて、溝及び電極に衝突し、電極に吸収され、そして所定の電位に放出される。
【００１０】
一方、こうしたキャリアがホールである場合には、ホールは、入力保護素子領域とロジック回路領域との間に、これら両領域間を横切るように設けられた溝と、該溝の内壁に接するとともに所定の電圧に設定される電極を通じて、当該半導体基板内部から排除されることとなる。すなわち、溝及び電極が、入力保護素子領域からロジック回路領域へのホールの伝播軌道上に存在する場合にあっては、伝播軌道を移動するホールはこれら溝及び電極に衝突し、電極に吸収され、そして、半導体基板内部から除去される。また、溝及び電極が、入力保護素子領域からロジック回路領域へのホールの伝播軌道からわずかに離間している場合にあっては、伝播軌道を移動するホールは、溝及び電極に引き寄せられて、溝及び電極に衝突し、電極に吸収され、そして半導体基板内部から除去される。
【００１１】
こうした態様をもって、入力保護素子領域から漏れ出て半導体基板内部を伝播する電子、あるいは、入力保護素子領域から侵入して半導体基板内部を伝播するホールは、半導体基板内部から排除されることなる。
【００１２】
そして、入力端子を介して入力保護素子領域に多量の電子あるいはホールが流入したとしても、ロジック回路領域に達するまでにそのほとんどが溝及び電極に吸収されて、当該半導体装置内部から除去される。あるいは、ロジック回路領域に到達したとしても、その電子数あるいはホール数はごく僅かである。そのため、当該半導体装置におけるラッチアップ現象の発生を抑制することができるようになり、ひいては、当該半導体装置のラッチアップ耐量を高めることができるようになる。なお、ここで、ラッチアップ耐量とは、当該半導体装置にサージが印加されたとしてもラッチアップ現象が生じることのない、サージ電圧の上限値を意味する。
【００１３】
また、背景技術の欄に記載したカットウェルを利用する従来技術においては、例えばイオン注入を通じて半導体基板にウェルが形成される。この際、注入されたイオンは、半導体基板内で拡散してしまうため、入力保護素子領域及びロジック回路領域の正常の動作を確保するためには、これら両領域を分離する分離領域の幅を十分に取ることが必要となる。しかしながら、半導体装置としての上記構成によれば、入力保護素子領域からロジック回路領域へと半導体基板内を伝播する電子の放出機構あるいはホールの除去機構としての溝及び電極の幅は僅かで済むため、カットウェルを利用する従来技術ほど、分離領域の幅は必要とされない。したがって、当該半導体装置の体格の小型化を図ることができるようになる。
【００１４】
ところで、入力保護素子領域にて吸収あるいは抑制されなかったサージは、入力保護素子領域を中心として放射状に一旦広がり、ロジック回路領域に再び放射状に集中する複数の伝播経路にて半導体基板内を伝播する。
【００１５】
その点、上記請求項１に記載の構成において、例えば請求項２に記載の発明のように、前記ロジック回路領域よりも前記入力保護素子領域寄りに前記溝を形成することとすれば、上記複数の伝播経路が集中している箇所に、溝及び電極を配置することができるため、入力保護素子領域から漏れ出たキャリアを効率よく吸収し、半導体基板から排除することができるようになる。したがって、ロジック回路領域よりも入力保護素子領域寄りに溝及び電極が形成された場合には、入力保護素子領域とロジック回路領域との間の略中央に溝及び電極が形成された場合に比して、溝及び電極が同一の体積で形成されたとしても、より多くのキャリアを吸収し、所定の電位に放出することができるようになる。あるいは、溝及び電極の体積をより小さくしても、入力保護素子領域とロジック回路領域との間の略中央に溝及び電極が形成された場合と同程度の電子吸収性能を実現することができるようになる。
【００１６】
また、入力保護素子領域から漏れ出たキャリアは、入力保護素子領域を中心として放射状に一旦広がり、ロジック回路領域に再び放射状に集中する複数の伝播経路をたどることは、上述した通りである。こうした放射状に広がる複数の伝播経路のうち、直線状の（最短の）伝播経路をたどるキャリアの数が最も多い。
【００１７】
したがって、例えば請求項３に記載の発明のように、前記ロジック回路領域と前記入力保護素子領域とを結ぶ直線を横切るように位置するように前記溝を形成することが望ましい。これにより、入力保護素子領域から漏れ出てロジック回路領域へ伝播しようとするキャリアの大部分を、溝及び電極によって吸収し、所定の電位に放出することができるようになる。
【００１８】
なお、例えば請求項４に記載の発明のように、前記ロジック回路領域と前記入力保護素子領域間を横切る方向における前記溝の長さを、前記ロジック回路領域の前記入力保護素子領域に対向する側の長さ及び前記入力保護素子領域の前記ロジック回路領域に対向する側の長さのうちのより長い方よりもさらに長く形成することが望ましい。また、例えば請求項５に記載の発明のように、前記溝の深さ方向における先端を、前記半導体基板の内部において、前記ロジック回路領域の深さ方向の先端及び前記入力保護素子領域の深さ方向の先端のうちのより深い位置まで達する方よりもさらに深い位置に達するように形成することが望ましい。溝の長さあるいは溝の深さをこのように形成することで、入力保護素子領域を中心として放射状に一旦広がり、ロジック回路領域に再び放射状に集中する伝播経路をたどるキャリアを、溝及び電極を通じて広範に吸収し、所定の電位に放出することができるようになる。
【００１９】
ところで、電極は、半導体基板に形成された溝の内壁に接するように形成されるため、溝（半導体材料）と電極との接合面は、ショットキー接合となることもある。そしてこの場合、入力保護素子領域から漏れ出たキャリアは、電極に吸収されにくくなり、ひいては、所定の電位に放出されにくくなることが懸念される。
【００２０】
その点、上記請求項１〜５のいずれかに記載の構成において、例えば請求項６に記載の発明のように、前記キャリアの前記電極内への移動を促進する促進部が、前記溝の周囲に形成されていることとした。半導体装置としてのこのような構成によれば、溝と電極との接合がショットキー接合となった場合であれ、溝の周囲に形成された促進部によって入力保護素子領域から流入したキャリアの電極内への移動が促進されているため、上記懸念は払拭される。
【００２１】
こうした不純物領域の形成場所については、上記請求項６に記載の構成において、例えば請求項７に記載の発明のように、前記促進部を、前記溝の側面のうちの前記入力保護素子領域に対向する部分に形成することが望ましい。そもそも、キャリアの漏出源は入力保護素子領域であり、溝及び電極の側面のうちの入力保護素子領域に対向する部分から吸収され、所定の電位に放出されるキャリア数が最も多い。多くのキャリアがたどる伝播経路に不純物領域を形成する上記構成によれば、入力保護素子領域から漏れ出たキャリアの電極内への移動が促進されているため、キャリアをより効率よく吸収し、所定の電位に放出することができるようになる。
【００２２】
あるいは、上記請求項６に記載の構成において、例えば請求項８に記載の発明のように、前記促進部を、前記溝の側面のうちの前記入力保護素子領域及び前記ロジック回路領域のいずれとも対向しない部分の近傍に形成してもよい。上述したように、溝及び電極の側面のうちの入力保護素子領域に対向する部分から吸収され、所定の電位に放出されるキャリア数が最も多い一方、溝及び電極の側面のうちの入力保護素子領域及びロジック回路領域のいずれとも対向しない部分から吸収され、所定の電位に放出されるキャリア数は、少ない。その点、溝及び電極の側面のうちの入力保護素子領域及びロジック回路領域のいずれとも対向しない部分に不純物領域を形成する上記構成によれば、入力保護素子領域から漏れ出たキャリアの電極内への移動が促進されているため、より多くのキャリアを吸収し、所定の電位に放出することができるようになる。
【００２３】
またあるいは、上記請求項６に記載の構成において、例えば請求項９に記載の発明のように、前記促進部を、前記溝の先端の周囲にのみ形成してもよい。これにより、簡素な構成で、入力保護素子領域から漏れ出たキャリアを吸収し、所定の電位に放出することができるようになる。
【００２４】
具体的には、例えば請求項１０に記載の発明のように、前記電極が設定される前記所定の電位を、グランド電位とし、前記促進部を、前記半導体基板よりも高濃度で且つ前記半導体基板と同一の導電型である前記第２導電型の不純物領域とし、前記溝内部に形成されている前記電極を、前記半導体基板よりも高濃度で且つ前記半導体基板と同一の導電型である前記第２導電型の材料から形成することが望ましい。これにより、入力保護素子領域に印加されたサージのうちでも、特に、負サージに対処することができるようになる。
【００２５】
一方、例えば請求項１１に記載の発明のように、前記電極が設定される前記所定の電位を、グランド電位より高く、且つ、前記ロジック回路領域内に形成されるロジック回路の駆動電位よりも低い電位とし、前記促進部を、前記半導体基板よりも高濃度で且つ前記半導体基板とは異なる導電型である前記第１導電型の不純物領域とし、前記溝内部に形成されている前記電極を、前記半導体基板よりも高濃度で且つ前記半導体基板とは異なる導電型である前記第１導電型の材料から形成することが望ましい。これにより、入力保護素子領域に印加されたサージのうちでも、特に、正サージに対処することができるようになる。
【発明を実施するための最良の形態】
【００２６】
以下、図１〜図３を参照しつつ、本発明にかかる半導体装置の一実施の形態について説明する。なお、図１は、本実施の形態の半導体装置の側面断面図であり、図２は、同実施の形態の半導体装置の平面図である。
【００２７】
本実施の形態の半導体装置では、以下に詳述するように、ロジック回路領域２と入力保護素子領域３との間に、これら両領域間を横切るように設けられるトレンチ４と、該トレンチ４内壁に接するとともに接地電位ＧＮＤに設定される電極５ｐをこのトレンチ４内部に形成している。これにより、当該半導体装置１０の体格の小型化とともに、ラッチアップ耐量を高めようとしている。
【００２８】
図１に示されるように、本実施の形態の半導体装置１０は、Ｐ型（第２導電型）の同一の半導体基板１ｐの表層部に、ロジック回路が内部に形成されるＮ型（第１導電型）のロジック回路領域２を有している。このロジック回路領域２には、例えばｎＭＯＳトランジスタ素子（第１ＭＯＳトランジスタ素子）及びｐＭＯＳトランジスタ素子（Ｐウェル、第２ＭＯＳトランジスタ素子）２２が組み合わされたＣＭＯＳトランジスタ素子が形成されている。一方、半導体装置１０は、半導体基板１ｐの表層部に、Ｎ型層とＰ型層の各領域によって保護素子が構成される入力保護素子領域３を有している。この入力保護素子領域３には、入力端子３１に接続された高濃度のＮ型層３２及び接地電位ＧＮＤに接続された高濃度のＰ型層３３が形成されている。
【００２９】
ところで、半導体基板１ｐにＣＭＯＳトランジスタ素子が形成される半導体装置１０においては、その構造上、寄生トランジスタ、正確には、寄生サイリスタが構成される。詳しくは、図１に示されるように、「高濃度のＮ型層３２／Ｐ型半導体基板１ｐ／Ｎ型ロジック回路領域２」によって寄生ＮＰＮトランジスタが構成されており、「Ｐ型半導体基板１ｐ／Ｎ型ロジック回路領域２／Ｐ型層２２」によって寄生ＰＮＰトランジスタが構成されている。これら寄生ＮＰＮトランジスタ及び寄生ＰＮＰトランジスタによって、半導体基板１ｐ内部に寄生サイリスタが構成されている。
【００３０】
こうした寄生サイリスタは、当該半導体装置１０の外部から例えば負サージなどのノイズ（外部雑音）が入力端子３１に印加されることを引き金として、動作することがある。この寄生サイリスタが動作すると、半導体基板１ｐ内部を貫通電流が流れ続ける、いわゆるラッチアップ現象が発生することがある。そして、このラッチアップ現象が生じると、電流を制御することができなくなるどころか、過大な電流が流れ続けることに起因して発生する熱により、当該半導体装置１０自体が破壊されてしまうこともある。
【００３１】
ただし、高濃度Ｎ型層３２は、該高濃度Ｎ型層３２に隣接して形成される高濃度Ｐ型層３３とともに、ダイオードを構成しており、例えば、入力端子３１に負サージが印加される、すなわち、入力端子３１を介して電子が流入すると、流入した電子は、高濃度Ｎ型層３２及び高濃度Ｐ型層３３を介して接地電位ＧＮＤに放出される。すなわち、当該半導体装置１０の外部に放出される。このように、入力保護素子領域３によって、静電気放電（Electro StaticDischarge、ＥＳＤ）や、入力端子３１に印加される負サージ等の外来ノイズに起因するラッチアップ現象の発生が抑制されてはいる。
【００３２】
しかしながら、こうした半導体装置１０を例えば車両等に搭載しようとすると、半導体装置１０に対して、例えば数十ｋＶもの大きな負サージが印加されることがある。また、車両等においては、コストダウンや体格の小型化等の要求から、ロジック回路領域２と入力保護素子領域３との間の分離領域の幅を狭くせざるを得ない状況にある。このように、分離領域の幅を十分にとれないうえで大きな負サージが印加されると、入力保護素子領域３で吸収しきれなかった負サージ、すなわち、入力保護素子領域３から漏れ出た電子は、入力保護素子領域３からロジック回路領域２へと半導体基板１ｐ内部を伝播し、結局、ラッチアップ現象が発生してしまうおそれがある。
【００３３】
そこで、本実施の形態の半導体装置１０では、図１及び図２に示されるように、半導体装置１０を構成する半導体基板１ｐの、ロジック回路領域２の端部と入力保護素子領域３の端部との間の略中央に、これら両領域２及び３を横切るように、所定の深さ並びに所定の幅（図１において奥行き方向の長さ）でもって、適宜の手法を通じてトレンチ（溝）４が形成されている。
【００３４】
詳しくは、図１に示されるように、トレンチ４は、半導体基板１ｐの上表面を基準として例えば深さ「Ｄｔ」にて形成されている。このトレンチ４の深さＤｔは、半導体基板１ｐに形成される入力保護素子領域３の先端が到達する深さ「Ｄｒ」や、半導体基板１ｐに形成されるロジック回路領域２の先端が到達する深さ「Ｄｃ」よりも深くなっている。なお、トレンチ４の深さＤｔをこのような深さに設定する理由については、当該半導体装置１０の動作ととともに後述する。
【００３５】
また、図２に示されるように、トレンチ４は、例えば長さ「Ｌｔ」にて形成されている。この長さ「Ｌｔ」は、ロジック回路領域２の入力保護素子領域３に対向する側の長さ「Ｌｃ」や、入力保護素子領域３のロジック回路領域２に対向する側の長さ「Ｌｒ」よりも長くなっている。なお、トレンチ４の長さＬｔをこのような長さに設定する理由についても、当該半導体装置１０の動作とともに後述する。
【００３６】
また、図１に示されるように、トレンチ４内部には、該トレンチ４内壁に接するとともに、接地電位ＧＮＤに設定される電極５ｐが形成されている。そして、この電極５ｐは、例えばポリシリコン等の導電材料を用いて、例えば高濃度のＰ型にて形成されている。そして、半導体基板１ｐ内部においては、図１に示されるように、高濃度Ｐ型の不純物領域６ｐが、トレンチ４の全周囲に形成されている。
【００３７】
以上のように構成された半導体装置１０に対し、入力端子３１を介して、数十ｋＶもの大きな負サージが印加される、すなわち、半導体基板１ｐ内部に大量の電子が流入すると、まず、入力保護素子領域３によって、該印加されたサージの一部が吸収される。しかしながら、流入した電子が吸収されて、当該半導体装置１外に放出されることはほとんどない。入力保護素子領域３にて吸収されずに漏れ出た電子は、入力保護素子領域３からロジック回路領域２へ半導体基板１ｐ内部を伝播しようとする。
【００３８】
このとき、入力保護素子領域３にて吸収されずに漏れ出た電子は、入力保護素子領域３を中心として放射状に一旦広がり、ロジック回路領域２に再び放射状に集中する複数の伝播経路にて半導体基板１ｐ内を伝播する。そして、こうした複数の伝播経路のうち、直線状（最短）の伝播経路をたどる電子数が最も多い。
【００３９】
そのため、図１に示されるように、また、上述したように、入力保護素子領域３の先端が到達する深さＤｒや、ロジック回路領域２の先端が到達する深さＤｃよりも深い、深さＤｔにトレンチ４の深さを形成することとすれば、少なくとも、たどる電子数が最も多い直線状の伝播経路に、トレンチ４を、ひいては電極５ｐを、配置することができるようになる。具体的には、図１に示されるように、入力保護素子領域３からロジック回路領域２へ伝播する際にたどる電子数の少ない、放射状の伝播経路ｅ３上には、当該トレンチ４及び電極５ｐは配置されていない。しかしながら、入力保護素子領域３からロジック回路領域２へ伝播する際にたどる電子数の多い、直線状（最短）の伝播経路ｅ１及びｅ２上には、当該トレンチ４及び電極５ｐは、配置されることとなる。
【００４０】
また、図２に示されるように、これも上述したように、ロジック回路領域２の入力保護素子領域３に対向する側の長さＬｃや、入力保護素子領域３のロジック回路領域２に対向する側の長さＬｒよりも長い、長さＬｔにトレンチ４の長さを形成することとすれば、少なくとも、たどる電子数が最も多い直線状の伝播経路に、トレンチ４を、ひいては電極５ｐを、配置することができるようになる。具体的には、図２に示されるように、入力保護素子領域３からロジック回路領域２へ伝播する際にたどる電子数が少ない、放射状の伝播経路ｅ７及びｅ８上には、当該トレンチ４及び電極５ｐは、配置されていない。しかしながら、入力保護素子領域３からロジック回路領域２へ伝播する際にたどる電子数が多い、直線状（最短）の伝播経路ｅ４〜ｅ６上には、当該トレンチ４及び電極５ｐは、配置されることとなる。
【００４１】
そして、入力保護素子領域３にて吸収されずに漏れ出た電子のうち、伝播経路ｅ１及びｅ２並びにｅ４〜ｅ６をたどる電子は、これら伝播経路ｅ１及びｅ２並びにｅ４〜ｅ６上に配置されたトレンチ４及び電極５ｐに衝突し、電極５ｐに吸収され、接地電位ＧＮＤに放出される。一方、入力保護素子領域３にて吸収されずに漏れ出た電子のうち、伝播経路ｅ３並びにｅ７及びｅ８をたどる電子の一部は、トレンチ４及び電極５ｐに引き寄せられて、トレンチ４及び電極５ｐに衝突し、電極５ｐに吸収され、接地電位ＧＮＤに放出される。
【００４２】
このように、入力端子３１を介して入力保護素子領域３に多量の電子が流入したとしても、ロジック回路領域２に達するまでにそのほとんどがトレンチ４及び電極５ｐに吸収されて、当該半導体装置１０外に放出され、ロジック回路領域２に到達したとしても、その電子数はごく僅かである。そのため、当該半導体装置１０におけるラッチアップ現象の発生を抑制することができるようになり、ひいては、当該半導体装置１０のラッチアップ耐量を高めることができるようになる。なお、ここで、ラッチアップ耐量とは、当該半導体装置１０に負サージが印加されたとしてもラッチアップ現象が生じることのない、サージ電圧の上限値を意味する。
【００４３】
図３に、本実施の形態の半導体装置１０におけるラッチアップ耐量についてのシミュレーション結果を、カットウェルを用いた従来の半導体装置におけるラッチアップ耐量についてのシミュレーション結果と併せて示す。図３に示されるように、カットウェルを用いた従来の半導体装置のラッチアップ耐量は、およそ「０．５ｋＶ」であったが、当該半導体装置１０のラッチアップ耐量は、およそ「５０ｋＶ」であり、ラッチアップ耐量をおよそ１００倍にも高めることができるようになる。なお、ここでのトレンチ４の深さは、例えば「１５μｍ」に設定されている。また、ラッチアップ耐量とは、当該半導体装置１０に負サージが印加されたとしてもラッチアップ現象が生じることのない、サージ電圧の上限値を意味している。
【００４４】
また、背景技術の欄に記載したカットウェルを利用する従来技術においては、例えばイオン注入を通じて半導体基板にウェルが形成される。この際、注入されたイオンは、半導体基板内で拡散してしまうため、入力保護素子領域及びロジック回路領域の正常の動作を確保するためには、これら両領域を分離する分離領域の幅を十分に取ることが必要となる。
【００４５】
しかしながら、半導体装置１０としての上述した構成によれば、入力保護素子領域３からロジック回路領域２へと半導体基板１ｐ内を伝播する電子の放出機構としてのトレンチ４及び電極５ｐの幅は僅かで済むため、カットウェルを利用する従来技術ほど、分離領域の幅は必要とされない。したがって、当該半導体装置１０の体格の小型化を図ることができる。
【００４６】
なお、本発明にかかる半導体装置は、上記実施の形態で例示した構造に限られるものではなく、本実施の形態を適宜変更した例えば次の形態として実施することもできる。
【００４７】
上記実施の形態では、半導体基板１ｐに形成されたトレンチ４内部を全て埋める態様で電極５ｐを形成していたが、トレンチ４を全て埋めるように電極５ｐを形成しなくともよい。トレンチ４内部の少なくとも一部に、接地電位ＧＮＤに設定される電極が形成されていればよい。
【００４８】
また、先の図１に対応する図として例えば図４に示すように、不純物領域１６ｐをトレンチ４の先端の周囲にのみ形成することとしてもよい。このような構造を有する半導体装置１０ａによっても、漏れ出た電子を、「入力保護素子領域３→半導体基板１ｐ→不純物領域１６ｐ→電極５ｐ→接地電位ＧＮＤ」といった態様で、当該半導体装置１０ａ内部から放出することができるようになる。
【００４９】
上記実施の形態（変形例を含む）では、接地電位ＧＮＤに設定される電極５ｐを形成する導電材料として、例えばポリシリコンを採用したが、これに限られず、任意の導電材料を用いてもよい。また、導電材料にて電極を形成していたが、これに限られず、適宜の金属材料を用いて電極を形成してもよい。ただし、金属材料を用いて電極を形成する場合、金属電極は、半導体基板１ｐに形成されたトレンチ４の内壁に接するように形成されるため、トレンチ４と金属との接合面はショットキー接合となってしまう。そのため、入力保護素子領域３から漏れ出た電子は、電極に吸収されにくくなり、ひいては、ラッチアップ現象が生じるおそれもある。そのため、この場合には、トレンチ４の周囲のうちの、金属電極がトレンチ４内壁に接する部分に対応する部分には、高濃度Ｐ型の不純物領域６ｐを形成することが望ましい。
【００５０】
上記実施の形態（変形例を含む）では、当該半導体基板内部の負サージを排除するべく、トレンチ４内部に、該トレンチ４内壁に接するとともに接地電位ＧＮＤに設定される電極５ｐを高濃度のＰ型にて形成し、トレンチ４の全周囲に、高濃度Ｐ型の不純物領域６ｐを形成していたが、これに限られない。入力端子３１を介して当該半導体基板１ｐに印加されるサージは、負サージだけでなく正サージもある。こうした正サージに対処するためには、トレンチ内部に、接地電位ＧＮＤより高く、且つ、ロジック回路領域内に形成されるロジック回路の駆動電位よりも低い電位に設定される電極を高濃度のＮ型にて形成し、トレンチ４の全周囲に、高濃度Ｎ型の不純物領域を形成する構成としてもよい。これにより、半導体基板内を伝播するホールを吸収し、所定の電位に放出することができるようになる。すなわち、半導体基板内からホールを除去することができるようになる。
【００５１】
上記実施の形態（変形例を含む）では、半導体基板の内部において、高濃度Ｐ型（もしくはＮ型）の不純物領域をトレンチの全周囲に形成していたが、これに限られず、他には例えば、高濃度Ｐ型（もしくはＮ型）の不純物領域をトレンチ４の側面にのみ形成することとしてもよい。あるいは、高濃度Ｐ型（もしくはＮ型）の不純物領域を、トレンチの側面のうちの入力保護素子領域及びロジック回路領域のいずれとも対向しない部分に形成することとしてもよい。これにより、トレンチ及び電極が配置されていない、キャリア（電子及びホール）の伝播経路に不純物領域を形成するため、そうした伝播経路をたどるキャリアをも、電極に吸収することができるようになる。また、あるいは、高濃度Ｐ型（もしくはＮ型）の不純物領域を、トレンチの側面のうちの入力保護素子領域に対向する部分に形成することとしてもよい。これにより、多くのキャリアがたどる伝播経路に不純物領域を形成するため、キャリアをより効率よく吸収し、グランド電位もしくは所定の電位に放出することができるようになる。
【００５２】
上記実施の形態（変形例を含む）では、キャリア（電子あるいはホール）の電極５ｐ内への移動を促進させる手段として、トレンチ４の周囲に不純物領域６ｐや１６ｐを形成していたが、不純物領域に限られない。要は、キャリアの電極５ｐ内への移動を促進させることができればよい。また、キャリアの電極５ｐ内への移動が十分に促進されていれば、こうした促進部を割愛することとしてもよい。
【００５３】
上記実施の形態（変形例を含む）では、トレンチ４を、半導体基板１ｐに形成される入力保護素子領域３の先端が到達する深さＤｒや、半導体基板１ｐに形成されるロジック回路領域２の先端が到達する深さＤｃよりも深い、深さＤｔにて形成していたが、トレンチ４の深さについてもこれに限られない。要は、たどるキャリア数が多い直線状の伝播経路に、トレンチ４及び電極５ｐを配置することができれば、その深さについては任意である。
【００５４】
上記実施の形態（変形例を含む）では、トレンチ４を、ロジック回路領域２の入力保護素子領域３に対向する側の長さＬｃや、入力保護素子領域３のロジック回路領域２に対向する側の長さＬｒよりも長い、長さＬｔにて形成したが、トレンチ４の長さについてもこれに限られない。要は、たどるキャリア数が多い直線状の伝播経路に、トレンチ４及び電極５ｐを、配置することができれば、その長さについては任意である。
【００５５】
上記実施の形態（変形例を含む）では、先の図２に示すように、トレンチ４を、ロジック回路領域２と入力保護素子領域３とを結ぶ直線を横切るように位置するように形成していたが、これに限られない。他にも、先の図１及び図４に対応する図として図５に示すように、トレンチ４を、ロジック回路領域２よりも入力保護素子領域３寄りに形成することとしてもよい。こうした構造を有する半導体装置１０ｂでは、漏れ出たキャリアの伝播経路が集中している箇所に、トレンチ４を、ひいては電極５ｐを配置することができるようになる。したがって、そうした箇所に配置されている限り、トレンチ４及び電極５ｐを半導体基板１ｐに小さく形成した場合であっても、漏れ出たキャリアを吸収し、当該半導体装置１０外へ放出することができるようになる。要は、ロジック回路領域２と入力保護素子領域３との間に、これら両領域間を横切るように、トレンチ４を、ひいては電極５ｐを形成すればよい。
【００５６】
上記実施の形態（変形例を含む）では、ロジック回路としてＣＭＯＳをロジック回路領域２に形成することとしたが、ロジック回路としてはＣＭＯＳに限られず、寄生トランジスタ（寄生サイリスタ）が構成される半導体装置であれば、本発明を適用することは有効である。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施の形態の半導体装置の側面断面図。
【図２】同実施の形態の半導体装置の平面図。
【図３】同実施の形態の半導体装置におけるラッチアップ耐量についてのシミュレーション結果を、カットウェルを用いた従来の半導体装置におけるラッチアップ耐量についてのシミュレーション結果と併せて示すグラフ。
【図４】同実施の形態の変形例を示す側面断面図。
【図５】同実施の形態の他の変形例を示す側面断面図。
【符号の説明】
【００５８】
１０、１０ａ、１０ｂ…半導体装置、１ｐ…半導体基板、２…ロジック回路領域、２１…ｐＭＯＳ、２２…ｎＭＯＳ、３…入力保護素子領域、３１…入力端子、３２…高濃度Ｎ型層、３３…高濃度Ｐ型層、４…トレンチ（溝）、５、５ｐ…電極、６ｐ、１６ｐ…不純物領域（促進部）。
【図１】
2008124205.tif 000003
【図２】
2008124205.tif 000004
【図３】
2008124205.tif 000005
【図４】
2008124205.tif 000006
【図５】
2008124205.tif 000007