(57)【要約】【課題】デバイス利得、帯域幅、および動作周波数が増加するトランジスタを提供すること。【解決手段】第１のスペーサ層が、ゲート電極とドレイン電極との間、およびゲート電極とソース電極との間の活性領域の表面の少なくとも一部の上にある。ゲートは、ソース電極とドレイン電極に向かって延在する一般的にＴ字型の頂部を備える。フィールドプレートは、スペーサ層の上であって、ゲート頂部の少なくとも１つの区域のオーバーハングの下にある。フィールドプレートは、第２のスペーサ層により少なくとも部分的に覆われており、第２のスペーサ層は第１の活性層の表面の少なくとも一部の上、ならびにゲートとドレインとの間、およびゲートとソースとの間にある。少なくとも１つの導電性経路が、フィールドプレートをソース電極またはゲートに電気的に接続する。【選択図】図１
2008124440.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタであって、
活性領域と、
前記活性領域と接触しているソースおよびドレイン電極と、
前記ソース電極と前記ドレイン電極との間にあり、前記活性領域と接触しているゲートであって、拡大された頂部を有するゲートと、
前記ゲートの前記拡大された頂部の少なくとも一部の下にある少なくとも１つのフィールドプレートと、
前記フィールドプレートを前記ソース電極または前記ゲートに電気的に接続する少なくとも１つの導電性経路と
を備えることを特徴とするトランジスタ。
【請求項２】
前記ゲートと前記ドレイン電極との間、および前記ゲートと前記ソース電極との間の、前記活性領域の表面の少なくとも一部の上の第１のスペーサ層であって、前記少なくとも１つのフィールドプレートは、前記スペーサ層の上にある第１のスペーサ層をさらに備えることを特徴とする請求項１に記載のトランジスタ。
【請求項３】
前記第１のスペーサ層の表面の少なくとも一部の上にあり、前記フィールドプレートの少なくとも一部を覆う第２のスペーサ層をさらに備えることを特徴とする請求項２に記載のトランジスタ。
【請求項４】
前記拡大された部分の底部と前記拡大された部分の下にある層との間に空間をさらに備えることを特徴とする請求項１に記載のトランジスタ。
【請求項５】
前記第２のスペーサ層は、前記フィールドプレートの少なくとも一部を覆うことを特徴とする請求項３に記載のトランジスタ。
【請求項６】
前記少なくとも１つの導電性経路は、前記フィールドプレートとソース電極との間に引き回され、それぞれの前記経路は、前記活性領域の外で引き回され、前記フィールドプレートと前記ソース電極とを電気的に接続することを特徴とする請求項１に記載のトランジスタ。
【請求項７】
前記少なくとも１つの導電性経路は、前記フィールドプレートとゲートとの間に引き回され、それぞれの前記経路は、前記活性領域の外で引き回され、前記フィールドプレートと前記ゲートとを電気的に接続することを特徴とする請求項１に記載のトランジスタ。
【請求項８】
前記少なくとも１つの導電性経路は、前記フィールドプレートと前記ゲートとの間に引き回されている導電性ビアを備えることを特徴とする請求項１に記載のトランジスタ。
【請求項９】
前記第１のスペーサ層は、誘電体またはいくつかの誘電体層を備えることを特徴とする請求項２に記載のトランジスタ。
【請求項１０】
前記ゲートは、前記活性領域内で少なくとも部分的にリセス化されていることを特徴とする請求項１に記載のトランジスタ。
【請求項１１】
前記フィールドプレートは、ゲート−ソース間容量およびゲート−ドレイン間容量を低減することを特徴とする請求項１に記載のトランジスタ。
【請求項１２】
前記拡大された頂部は、前記ゲートコンダクタンスを高めることを特徴とする請求項１に記載のトランジスタ。
【請求項１３】
高電子移動度トランジスタ（ＨＥＭＴ）であって、
基板上に連続的に配置された緩衝層および障壁層と、
前記緩衝層と前記障壁層との間のヘテロ界面に存在する二次元電子ガス（２ＤＥＧ）チャネル層と、
ともに前記２ＤＥＧ層と接触するソース電極およびドレイン電極と、
前記ソース電極とドレイン電極との間の前記障壁層上にあり、前記障壁層と接触し、一般的にＴ字型の形状を有するゲートと、
前記第１の誘電体層上であって前記ゲートの前記Ｔ字型頂部の少なくとも一部の下にあるフィールドプレートと、
前記フィールドプレートを前記ソース電極または前記ゲートに電気的に接続する少なくとも１つの導電性経路と
を具備することを特徴とする高電子移動度トランジスタ（ＨＥＭＴ）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタに関し、より詳細には、性能を改善するためにフィールドプレートを使用するトランジスタに関する。
【背景技術】
【０００２】
ＡｌＧａＮ／ＧａＮ半導体材料の製造における改良により、高周波、高温、および高出力用途の高電子移動度トランジスタ（ＨＥＭＴ）などのＡｌＧａＮ／ＧａＮトランジスタの開発が進展した。ＡｌＧａＮ／ＧａＮは、大きなバンドギャップ、高いピーク電子速度値および高い飽和電子速度値を有する（非特許文献１参照）。ＡｌＧａＮ／ＧａＮ  ＨＥＭＴは、さらに、１０１３ｃｍ−２を超える２ＤＥＧシート密度および比較的高い電子移動度（最大２０１９ｃｍ２／Ｖｓまで）を有することができる（非特許文献２参照）。これらの特性によりＡｌＧａＮ／ＧａＮ  ＨＥＭＴは、非常に高い電圧を発生し、ＲＦ、マイクロ波、およびミリメートル波周波数における高出力動作を行うことができる。
【０００３】
ＡｌＧａＮ／ＧａＮ  ＨＥＭＴは、サファイヤ基板上に成長され、電力密度４．６Ｗ／ｍｍおよび全出力電力７．６Ｗを示した（非特許文献３参照）。ＡｌＧａＮ／ＧａＮ  ＨＥＭＴは、ＳｉＣ上に成長され、８ＧＨｚで電力密度９．８Ｗ／ｍｍ（非特許文献４参照）、および９ＧＨｚで全出力電力２２．９Ｗ（非特許文献５参照）を示した。
【０００４】
特許文献１には、緩衝層および基板上に成長されたＧａＮ／ＡｌＧａＮベースのＨＥＭＴが開示されている。非特許文献６および７には、他のＡｌＧａＮ／ＧａＮ  ＨＥＭＴおよび電界効果トランジスタ（ＦＥＴ）が説明されている。これらのデバイスのいくつかは、１００ギガヘルツと高い利得帯域幅積（ｆＴ）（非特許文献８参照）、およびＸ帯域で最大１０Ｗ／ｍｍと高い電力密度（非特許文献９参照および非特許文献１０参照）を示した。
【０００５】
電子トラップおよびその結果であるＤＣ特性とＲＦ特性との差は、これらのデバイスの性能における制限要因となりうる。窒化ケイ素（ＳｉＮ）パッシベーションを使用してこのトラップ問題を緩和し、その結果として電力密度が１０ＧＨｚで１０Ｗ／ｍｍを超える高性能デバイスを実現した。特許文献２では、ＧａＮベースのトランジスタにおけるトラップ効果を低減する方法および構造が開示されている。しかし、これらの構造内には高い電界が存在するため、電荷トラップが依然として問題になりうる。
【０００６】
【特許文献１】米国特許第５，１９２，９８７号明細書
【特許文献２】米国特許第６，５８６，７８１号明細書
【特許文献３】米国特許第Ｒｅ．３４，８６１号明細書
【特許文献４】米国特許第４，９４６，５４７号明細書
【特許文献５】米国特許第５，２００，０２２号明細書
【特許文献６】米国特許第５，２９０，３９３号明細書
【特許文献７】米国特許第５，６８６，７３８号明細書
【特許文献８】米国特許第５，３９３，９９３号明細書
【特許文献９】米国特許第５，５２３，５８９号明細書
【特許文献１０】米国特許第５，７３９，５５４号明細書
【特許文献１１】米国特許第６，３１６，７９３号明細書
【特許文献１２】米国特許第６，５４８，３３３号明細書
【特許文献１３】米国特許出願公開第２００２／０１６７０２３号明細書
【特許文献１４】米国特許出願公開第２００３／００２００９２号明細書
【特許文献１５】米国特許第５，２９６，３９５号明細書
【特許文献１６】米国特許第７，１７０，１１１号明細書
【非特許文献１】B. Gelmont, K. Kim and M. Shur, "Monte Carlo Simulation of Electron Transport in Gallium Nitride," J. Appl. Phys. 74, (1993), pp. 1818-1821
【非特許文献２】R. Gaska et al., "Electron Transport in AlGaN-GaN Heterostructures Grown on 6H-SiC Substrates," Appl. Phys. Lett. 72, (1998), pp. 707-709
【非特許文献３】Y. F. Wu et al., "GaN-Based FETs for Microwave Power Amplification," IEICE Trans. Electron. E-82-C, (1999), pp. 1895-1905
【非特許文献４】Y. F. Wu et al., "Very-High Power Density A.1GaN/GaN HEMTs," IEEE Trans. Electron. Dev. 48, (2001), pp. 586-590
【非特許文献５】M. Micovic et al., "AIGaN/GaN Heterojunction Field Effect Transistors Grown by Nitrogen Plasma Assisted Molecular Beam Epitaxy," IEEE Trans. Electron. Dev. 48, (2001), pp. 591-596
【非特許文献６】Gaska et al., "High-Temperature Performance of AlGaN/GaN HFET's on SiC Substrates," IEEE Electron Device Letters, 18, (1997), pp. 492-494
【非特許文献７】Wu et al., "High Al-content AlGaN/GaN HEMTs With Very High Performance," IEDM-1999 Digest, pp. 925-927, Washington DC, Dec. 1999
【非特許文献８】Lu et al., "AlGaN/GaN HEMTs on SIC With Over 100 GHz ft and Low Microwave Noise," IEEE Transactions on Electron Devices, Vol. 48, No. 3, March 2001, pp. 581-585
【非特許文献９】Wu et al., "Bias-dependent Performance of High-Power AlGaN/GaN HEMTs," IEDM-2001, Washington DC, Dec. 2-6, 2001
【非特許文献１０】Wu et al., "High Al-Content AlGaN/GaN MODFETs for Ultrahigh Performance," IEEE Electron Device Letters 19, (1998), pp. 50-53
【非特許文献１１】S Kamalkar and U. K. Mishra, "Very High Voltage AlGaN/GaN High Electron Mobility Transistors Using a Field Plate Deposited on a Stepped Insulator," Solid State Electronics 45, (2001), pp. 1645-1662
【発明の開示】
【発明が解決しようとする課題】
【０００７】
これまで、マイクロ波周波数域におけるＧａＮベースのＨＥＭＴの性能を高めるためにフィールドプレートが使用されており、フィールドプレートのないデバイスに対する性能の改善が示された（非特許文献１１参照）。多くのフィールドプレートアプローチでは、トランジスタのゲートに接続されたフィールドプレートを必要とし、フィールドプレートはチャネルのドレイン側の上にあった。この結果、トランジスタのゲート−ドレイン側の電界が減少し、これにより絶縁破壊電圧を高め、高電界トラップ効果を低減させることができる。しかし、ゲート−ドレインフィールドプレートを有するトランジスタは、特にゲートのソース側の電界が顕著になるＣ級（またそれ以上の級の）動作においては比較的低い信頼性性能を示す可能性がある。
【０００８】
さらに他のフィールドプレートアプローチでは、フィールドプレートをソースに接続する必要があった。ソース接続フィールドプレートでは、ゲート−ドレイン間容量が低くなり、その結果、利得が増大する。しかしこの配置では、フィールドプレートがソースに接続されているため、ゲート−フィールドプレート間容量、またはゲート−ソース間容量が増大する。フィールドプレートがゲートの上にある状態では、ゲートの断面積を増やすことが困難であり、したがってゲートコンダクタンスが制限される。ゲート−ソース間容量を加えることで、デバイス帯域幅を低減することができるが、制限されたゲートコンダクタンスにより、電力利得遮断周波数が制限される。
【課題を解決するための手段】
【０００９】
本発明は、低いゲート−ソース間容量およびゲート−ドレイン間容量ならびに高いゲートコンダクタンスで動作し、それによりデバイス利得、帯域幅、および動作周波数が増加するトランジスタを提供する。本発明によるトランジスタの一実施形態は、チャネル層を有する活性領域を備える。ソース電極およびドレイン電極は、前記活性領域と接触しており、ゲートが、前記ソース電極と前記ドレイン電極との間にあり、前記活性領域と接触している。前記ゲートは、ゲートコンダクタンスを高めるオーバーハングを有する一般的にＴ字型の頂部（ｔｏｐ  ｐｏｒｔｉｏｎ）を備える。第１のスペーサ層が、前記ゲート電極と前記ドレイン電極との間、および前記ゲート電極と前記ソース電極との間の前記活性層の少なくとも一部の上にある。ソース接続フィールドプレートが、前記ゲートの前記Ｔ字型部分の少なくとも一部の下の前記第１のスペーサ層上にある。第２のスペーサ層が、前記第１のスペーサ層の上にあり、前記フィールドプレートの少なくとも一部を覆う。
【００１０】
本発明による高電子移動度トランジスタ（ＨＥＭＴ）の一実施形態は、基板上に連続的に配置されている緩衝層および障壁層を備え、二次元電子ガス（２ＤＥＧ）層が前記緩衝層と前記障壁層との間のヘテロ界面に存在する。ソース電極およびドレイン電極が備えられ、共に前記２ＤＥＧ層と接触し、ゲートが、前記ソース電極と前記ドレイン電極との間の前記障壁層上に備えられる。前記ゲートは、前記ゲートと一体化され、ゲートコンダクタンスを高める一般的にＴ字型の頂部を備える。第１の誘電体層が、前記ゲート電極と前記ドレイン電極との間、および前記ゲート電極と前記ソース電極との間の前記障壁層の表面の少なくとも一部の上にあり、前記ゲートは、前記第１の誘電体層の開口部を通して前記障壁層と接触している。ソース接続フィールドプレートが、前記ゲートの前記Ｔ字型部分の少なくとも一部の下の前記第１の誘電体層上にある。第２の誘電体層が、前記第１の誘電体層の上にあり、前記フィールドプレートの少なくとも一部を覆う。
【００１１】
本発明による高電子移動度トランジスタ（ＨＥＭＴ）の一実施形態は、基板上に連続的に配置されているＧａＮ層および障壁層を備え、二次元電子ガス（２ＤＥＧ）層が前記ＧａＮ層と前記障壁層との間のヘテロ界面に存在する。ソース電極およびドレイン電極が備えられ、共に前記２ＤＥＧと接触し、ゲートが、前記ソース電極と前記ドレイン電極との間の前記障壁層上に備えられる。前記ゲートは、前記ゲートと一体化され、ゲートコンダクタンスを高めるＴ字型の頂部を備える。第１のスペーサ層が、前記ゲート電極と前記ドレイン電極との間、および前記ゲート電極と前記ソース電極との間の前記障壁層の表面の少なくとも一部の上にあり、ゲート開口部が、前記障壁層内のリセスと接触している。ソース接続フィールドプレートが、前記ゲートの前記Ｔ字型部分の少なくとも一部の下の前記第１のスペーサ層上にある。第２のスペーサ層が、前記第１のスペーサ層の上にあり、前記フィールドプレートの少なくとも一部を覆う。
【００１２】
本発明による高電子移動度トランジスタ（ＨＥＭＴ）の一実施形態は、基板上の緩衝層と前記緩衝層上の障壁層とを備え、二次元電子ガス（２ＤＥＧ）層が、前記緩衝層と前記障壁層との間のヘテロ界面に存在する。ＩｎｘＧａ１−ｘＮ層が、前記緩衝層内に挿入される。ソース電極およびドレイン電極が備えられ、共に前記２ＤＥＧと接触し、ゲートが、前記ソース電極と前記ドレイン電極との間の前記障壁層上に備えられる。前記ゲートは、前記ゲートと一体化され、ゲートコンダクタンスを高める一般的にＴ字型の頂部を備える。第１の誘電体層が、前記ゲート電極と前記ドレイン電極との間、および前記ゲート電極と前記ソース電極との間の前記障壁層の表面の少なくとも一部の上にある。ソース接続フィールドプレートが、前記ゲートの前記Ｔ字型部分の少なくとも一部の下の前記第１の誘電体層上にある。第２の誘電体層が、前記第１の誘電体層の上にあり、前記フィールドプレートの少なくとも一部を覆う。
【００１３】
本発明のこれら及びさらなる特徴および利点は、添付図面と併せて以下の詳細な説明を読むことで当業者に明らかになるであろう。
【発明を実施するための最良の形態】
【００１４】
本出願は、２００６年１１月１３日に出願したＹｉｆｅｎｇ  Ｗｕの仮特許出願第６０／８５８，８５１号の利益を主張するものである。
【００１５】
本発明は、低いゲート−ソース間およびゲート−ドレイン間容量とともに高いゲートコンダクタンスを与える高電子移動度トランジスタ（ＨＥＭＴ）等のトランジスタのための構造を提供する。この結果、デバイス利得、帯域幅、および動作周波数を高めたデバイスが得られる。本発明は一般的に、「Ｔ字型」ゲートを有するトランジスタであって、ゲートのＴ字型部分のオーバーハングの一方または両方の下にあるか、または下に「埋設」されたフィールドプレートを備えるものを対象とする。
【００１６】
この配置は、ワイドバンドギャップ材料で作られたトランジスタ構造等の多くの異なるトランジスタ構造とともに使用することができる。トランジスタは一般的に、複数の半導体層を有する活性領域を備え、複数の半導体層のうちの１つがチャネル層である。チャネル層は、多くの場合、二次元電子ガス（２ＤＥＧ）により構成される。金属のソース電極およびドレイン電極が、活性領域と接触するように形成され、ゲートが、活性領域内の電界を変調するために、ソース電極とドレイン電極との間の活性領域上に形成される。
【００１７】
第１のスペーサ層が、ゲートとドレインとの間の活性領域の表面の少なくとも一部と、ゲートとソースとの間の表面の少なくとも一部とを覆う形で、活性領域の上側に形成される。第２のスペーサ層が、ゲートとドレインとの間の第１のスペーサ層領域の表面の少なくとも一部と、ゲートとソースとの間の表面の少なくとも一部とを覆う形で、第１のスペーサ層の上側に形成される。第１および第２のスペーサ層は、誘電体層またはいくつかの誘電体層の組合せを備えることができ、いくつかの実施形態ではエピタキシャル成長層等の他の材料を備えることができる。
【００１８】
一実施形態では、第１のスペーサ層は、ゲート電極とドレイン電極との間、およびゲート電極とソース電極との間の活性領域の最上面（ｔｏｐｍｏｓｔ  ｓｕｒｆａｃｅ）を覆う。後述のように他の実施形態では、スペーサ層は活性領域の表面のより少ない部分を覆うことができる。
【００１９】
導電性の第１のフィールドプレートが第１のスペーサ層上に形成され、第１のスペーサ層は、フィールドプレートと下の活性領域との間の絶縁を行う。第１のフィールドプレートは、ゲートのドレイン側上のＴ字型部分の下からドレイン電極に向かって、スペーサ層上に距離Ｌｔｄだけ延在している。第１のフィールドプレートは、ソース電極またはゲートのいずれかに電気的に接続することができる。本発明による異なる実施形態では、追加のスペーサ層フィールドおよびフィールドプレートの対も備えることができる。例えば、フィールドプレートは代替的に、ゲートのソース側上のＴ字型部分の下からソース電極に向かって、スペーサ層上に距離Ｌｔｓだけ延在するようにすることもできる。好ましい実施形態では、ゲートのＴ字型部分の下面とその下の層との間に、ゲートとソースとの間の容量を最小にするための間隔がある。
【００２０】
一実施形態では、第２のスペーサ層は、フィールドプレート全体をそれが実質的に埋設されるように覆うとともに、ゲート電極とドレイン電極との間、およびゲート電極とソース電極との間の第１のスペーサ層領域の最上面を覆う。後述のように他の実施形態では、第２のスペーサ層は、第１のスペーサ層の表面のより少ない部分を覆うか、あるいはフィールドプレートの一部を覆うことができる。さらに他の実施形態では、第２のスペーサ層は、ゲートとソースおよびドレインとの間の第２のスペーサ層領域の最上面のみを覆い、フィールドプレートを覆わない。
【００２１】
このフィールドプレート配置では、ピーク電界、ゲート−ソース間容量、およびゲート−ドレイン間容量を低減できるが、さらにゲートコンダクタンスを高めることもできる。静電容量を低くし、ゲートコンダクタンスを高くすることで、デバイス利得、帯域幅、および動作周波数が上がるとともに、絶縁破壊電圧が高くなり、トラッピングが低減される。電界を低くすることは、漏れ電流の低減や信頼性の向上等の他の利点ももたらす。ソース接続フィールドプレートは、ゲートのソース側の容量が低減されるように配置され、これにより、負バイアスがより大きいゲート条件を必要とする用途に対する性能およびロバスト性が高まる。これは、Ｃ級および他の上級（例えば、Ｅ、Ｆ）の動作を含む。フィールドプレートをソースに接続しておくことで、トランジスタのドレイン側に生じるピーク電界が低減するので、ドレイン側の容量も低減される。
【００２２】
本発明による埋設されたソース接続フィールドプレート配置を利用することができるトランジスタの一種に、緩衝層と緩衝層上の障壁層とを一般的には備える高電子移動度トランジスタ（ＨＥＭＴ）がある。二次元電子ガス（２ＤＥＧ）チャネル層が、緩衝層と障壁層との間のヘテロ界面に配置されている。ソース電極とドレイン電極との間の障壁層上に、ゲート電極が形成される。ＨＥＭＴはさらに、上述のいくつかのスペーサ層およびフィールドプレート配置も備える。
【００２３】
本発明によるゲート−ソース間フィールドプレート配置を利用することができるトランジスタの別の種類として、電界効果トランジスタ、および特に、緩衝層と緩衝層上のチャネル層とを一般的には備える金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）がある。ゲートが、ソース電極とドレイン電極との間のチャネル層上に形成され、ＭＥＳＦＥＴはさらに、上述のいくつかのスペーサ層およびフィールドプレート配置を備える。
【００２４】
要素または層が、別の要素または層の「上にある」、「に接続されている」、「に結合されている」、または「接触している」と言及される場合、その要素または層は、直接に他の要素または層の上にあるか、接続されているか、結合されているか、もしくは接触しているか、または介在する要素または層が存在することができることが理解されるであろう。対照的に、ある要素が、別の要素または層の「上に直接にある」、「に直接に接続されている」、「に直接に結合されている」、または「直接に接触している」と言及される場合、介在する要素または層は存在しない。同様に、第１の要素または層が、第２の要素または層に「電気的に接触している」または「電気的に結合されている」と言及される場合、第１の要素または層と第２の要素または層との間に電流の流れを許す電気的経路があるということである。電気的経路は、コンデンサ、結合インダクタ、および／または導体素子の間に直接の接触がなくても電流の流れを許す他の要素とすることができる。
【００２５】
図１および２は、好ましくはＩＩＩ族窒化物ベースの本発明によるＨＥＭＴ  １０の一実施形態を示しているが、他の材料系を使用することもできる。「ＩＩＩ族窒化物」は、窒素と、周期表のＩＩＩ族に属する元素、通常はアルミニウム（Ａｌ）、ガリウム（Ｇａ）、およびインジウム（Ｉｎ）との間に形成される半導体化合物を指す。この用語は、ＡｌＧａＮおよびＡｌＩｎＧａＮなどの三元および四元化合物も指す。
【００２６】
ＨＥＭＴ  １０は、炭化ケイ素、サファイヤ、スピネット、ＺｎＯ、シリコン、窒化ガリウム、窒化アルミニウム、またはＩＩＩ族窒化物材料の成長を支えられる材料またはそれらの材料の組合せから形成することができる基板１２を備える。核形成層１４を基板１２上に形成することができ、これにより、基板１２とＨＥＭＴ  １０内の次の層との間の格子不整合を低減することができる。核形成層１４は、厚さを約１０００オングストローム（Å）とすべきであるが、他の厚さとすることもできる。核形成層１４は、多くの異なる材料を含むことができ、好適な材料としてはＡｌｚＧａ１−ｚＮ（０≦ｚ≦１）があり、有機金属化学気相堆積法（ＭＯＣＶＤ）、ハイドライド気相エピタキシー法（ＨＶＰＥ）、または分子線エピタキシー法（ＭＢＥ）等の既知の半導体成長技術を使用して基板１２上に形成することができる。
【００２７】
基板１２は、多くの異なる材料により構成することができ、好適な基板は炭化ケイ素の４Ｈポリタイプであるが、３Ｃ、６Ｈ、および１５Ｒポリタイプを含む他の炭化ケイ素ポリタイプも使用できる。炭化ケイ素は、サファイヤよりもＩＩＩ族窒化物に大幅に近い結晶格子整合を有し、その結果、品質のより高いＩＩＩ族窒化物膜が得られる。炭化ケイ素はさらに、非常に高い熱伝導性を有し、炭化ケイ素上のＩＩＩ族窒化物デバイスの全出力が基板の熱散逸により制限されない（サファイヤ上に形成されたいくつかのデバイスの場合にそうであるように）。また、炭化ケイ素基板が利用できると、商用デバイスを可能にするデバイス絶縁および寄生容量の低減の可能性となる。ＳｉＣ基板は、ノースカロライナ州ダラムのＣｒｅｅ，Ｉｎｃ．から入手可能であり、その生産方法は、科学文献ならびに特許文献３、４および５に説明されている。
【００２８】
核形成層１４の形成は、基板１２に使用される材料に依存しうる。例えば、様々な基板上に核形成層１４を形成する方法は、特許文献６および７で説明されている。これらは共に、本明細書に完全に記載されたかのように参照により組み込む。炭化ケイ素基板上に核形成層を形成する方法は、特許文献８、９および１０で説明されている。これらは共に、本明細書に完全に記載されたかのように参照により組み込む。
【００２９】
ＨＥＭＴ  １０は、核形成層１４上に形成された高抵抗緩衝層１６をさらに備える。緩衝層１６は、ＩＩＩ族窒化物材料のドープまたはアンドープ層を備えることができ、好ましい緩衝層１６は、ＡｌｘＧａｙＩｎ（１−ｘ−ｙ）Ｎ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）などのＩＩＩ族窒化物材料により構成される。緩衝層１６には、その一部がＦｅでドープされた厚さ約０．５〜２０μｍのＧａＮ等の他の材料も使用することができる。
【００３０】
障壁層１８が、緩衝層１６上に形成され、緩衝層１６は障壁層１８と核形成層１４との間にサンドイッチ状に挟まれる。緩衝層１６のように、障壁層１８はＩＩＩ族窒化物材料のドープまたはアンドープ層を備えることができる。障壁層は、ＡｌｘＧａ１−ｘＮまたはＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（ｘは０〜１）の１つ又はいくつかの層でにより構成することができ、ｘは、障壁層１８が傾斜層となるように深さの関数とすることができる。２ＤＥＧチャネル層２６は、緩衝層１６と障壁層１８との間のヘテロ界面のところに生じ、緩衝層１６、２ＤＥＧチャネル層２６、および障壁層１８は一般的にＨＥＭＴ活性領域を形成する。
【００３１】
例示的ＨＥＭＴ構造は、特許文献２および１１〜１４に説明されている。これらの文献は、本明細書に完全に記載されたかのように参照により組み込む。他の窒化物ベースのＨＥＭＴ構造が特許文献１および１５に説明されている。これらの文献は、本明細書に完全に記載されたかのように参照により組み込む。緩衝層１６および障壁層１８は、核形成層１４を成長させるために使用される方法と同じ方法を使用して作製することができる。デバイス間の電気的分離は、活性ＨＥＭＴの外でメサエッチングまたはイオン注入を行うことにより達成される。
【００３２】
金属のソース電極２０およびドレイン電極２２は、障壁層１８と接触するように形成され、ゲート２４は、ソース電極２０とドレイン電極２２との間に、第１の非導電性スペーサ層２８内の開口部を通して障壁層１８上に形成される。ゲート２４が適切なレベルにバイアスされたときに、緩衝層１６と障壁層１８との間の２ＤＥＧチャネル層２６を通りソース電極２０とドレイン電極２２との間に電流が流れることができる。ソース電極２０およびドレイン電極２２の形成については、上記の特許文献および非特許文献に詳述されている。
【００３３】
ソース電極２０およびドレイン電極２２は、これらに限定されないが、チタン、アルミニウム、金、またはニッケルの合金を含む異なる材料で作製することができる。ゲート２４も、これらに限定されないが、金、ニッケル、白金、チタン、クロム、チタンとタングステンの合金、または白金シリサイドを含む異なる材料で作製することができる。ゲート２４は、多くの異なる長さ（Ｌｇ）を有することができ、好適なゲート長は１０ｎｍから１０００ｎｍまでの範囲であるが、他のゲート長も使用できる。
【００３４】
第１の非導電性スペーサ層２８は、ゲート２４の周りと、ゲート２４とソースおよびドレイン電極２０、２２との間の障壁層１８の表面の少なくとも一部の周りに形成される。図１に示されているように、スペーサ層２８は、ゲート２４とソースおよびドレイン電極２０、２２との間の障壁層１８全体を覆う。第１のスペーサ層２８は、誘電体層、またはいくつかの誘電体層の組合せを備えることができる。ＳｉＮ、ＳｉＯ２、Ｓｉ、Ｇｅ、ＭｇＯｘ、ＭｇＮｘ、ＺｎＯ、ＳｉＮｘ、ＳｉＯｘ、それらの合金または層配列等の異なる誘電体材料を使用することができる。第１のスペーサ層は、厚さがさまざまであってよく、厚さの好適な範囲は約５０ｎｍから５００ｎｍまでである。図２に最もよく示されているように、ゲート２４は、ゲートコンタクト３６のところで接触する。
【００３５】
ゲート２４は、ゲート２４よりも大きく、ゲート２４と一体化された、一般的にＴ字型の頂部３４も備える。大きな頂部３４は、張り出し、ゲートよりも大きな断面を有し、その結果、抵抗が低くなり、ゲートコンダクタンスが高くなる。頂部３４およびゲートは、一般的にＴ字型であるが、これらは多くの異なる形状をとりうることが理解されるだろう。目的は、ゲート２４上に、導電性を高めて高周波動作に対応できるようにする区域を備えることであり、この区域は、この目的を達成するように拡大されている。拡大された頂部に対し特定の形状を持たせることは、重要でない。
【００３６】
頂部３４は、さらに、さまざまな材料から作製することができ、その一部は、上記のゲート２４の材料と同じか、または類似のものとすることができる。頂部３４のオーバーハングは、多くの異なる長さ（Ｌｔｐ）を有することができ、好適な長さは、０．２μｍから２μｍまでの範囲であるが、他の長さも使用できる。さらに、頂部３４は、その下の層に接しているか、またはその層の上方にあり、図示されている実施形態では、第２のスペーサ層３０に接しているか、またはその上方にある。一実施形態では、頂部３４とスペーサ層３０との間に間隔が設けられ、これにより、ゲートとソースとの間の容量を低くすることができる。頂部３４およびゲートは、既知のフォトレジスト技術を使用して作製することができ、一実施形態では、フォトレジスト層をスペーサ層３０上に備え、頂部をフォトレジスト層上に形成することができる。フォトレジスト層をその後に取り除くと、スペーサ層と頂部との間に間隔が残る。
【００３７】
第２のスペーサ層３０は、ゲート２４とソースおよびドレイン電極２０、２２との間にある第１のスペーサ層２８の表面の少なくとも一部の上と、フィールドプレート３２の少なくとも一部の上に形成される。図１に示されているように、第２のスペーサ層３０は、ゲート２４とソースおよびドレイン電極２０、２２との間の第１のスペーサ層２８全体を覆う。第２のスペーサ層３０は、誘電体層、またはいくつかの誘電体層の組合せを含むことができる。ＳｉＮ、ＳｉＯ２、Ｓｉ、Ｇｅ、ＭｇＯｘ、ＭｇＮｘ、ＺｎＯ、ＳｉＮｘ、ＳｉＯｘ、それらの合金または層配列等の異なる誘電体材料を使用することができる。第２のスペーサ層３０は、厚さがさまざまであってよく、厚さの好適な範囲は約５０ｎｍから５００ｎｍまでである。
【００３８】
フィールドプレート３２は、ゲート頂部３４のオーバーハングの下のスペーサ層２８上に形成され、フィールドプレートは、図１に示されているようにスペーサ層２８上で距離Ｌｔｄにわたりドレイン電極２２に向かって延在するか、またはそれとは別に距離Ｌｔｓにわたりソース電極２０に向かって延在する。スペーサ層２８は、フィールドプレート３２と障壁層１８との間を絶縁するように配置され、したがって、スペーサ層２８は第１のフィールドプレート３２の下の障壁層１８を覆うだけでよい。しかしながら、製造しやすくするために、スペーサ層２８は、典型的には、障壁層１８全体を覆う。Ｌｔｄは、さまざまな距離とすることができ、距離の好適な範囲は０．０５〜０．５μｍである。同様に、Ｌｔｓは、さまざまな距離とすることができ、距離の好適な範囲は０．０５〜０．５μｍである。他の実施形態では、フィールドプレートは連続的でなくてよいが、必要に応じて穴または中断部を備えることができる。第２のスペーサ層３０は、フィールドプレート３２を覆うこともできる。
【００３９】
フィールドプレート３２は、多くの異なる導電性材料を用いることができ、好適な材料は、標準的な金属化法を使用して堆積された金属または金属積層である。本発明による一実施形態では、フィールドプレート３２は、後述のようにそれが電気的に接続される形態と同じ金属により構成される。
【００４０】
フィールドプレート３２は、ソース電極２０またはゲート２４のいずれかに電気的に接続することができる。図２は、ＨＥＭＴ  １０の活性領域の外で引き回され（ｒｕｎｓ  ｏｕｔｓｉｄｅ  ｔｈｅ  ａｃｔｉｖｅ  ａｒｅａ）、ソース電極２０に接続されている第１の導電性経路３８を通して第１のフィールドプレート３２をソース電極２０に電気的に接続することができる一実施形態を示している。図２に示されているように、経路３８は、ゲートコンタクト３６と反対側の縁でＨＥＭＴの活性領域の外に引き回される。本発明による代替実施形態では、導電性経路は、ゲートコンタクト３６側でＨＥＭＴ  １０の活性領域の外に引き回すか、またはＨＥＭＴ  １０は、ＨＥＭＴ  １０の片側または両側に引き回される２つまたはそれ以上の導電性経路を備えることができる（図示せず）。一実施形態では、導電性経路は、ソース電極２０と同じ材料で構成することができ、他の実施形態では、異なる材料で構成することができ、ソース電極２０の形成の後に作製プロセスの異なる工程で形成することができる。これは、本発明によりフィールドプレートをソースに接続できる様々な方法のうちの１つのみを説明していることが理解されるだろう。
【００４１】
あるいは、フィールドプレート３２は多くの異なる方法によりゲート２４に電気的に接続することもでき、そのうちの２つの好適な方法が本明細書で説明される。第１に、フィールドプレートは、ＨＥＭＴ  １０の活性領域の外でフィールドプレート３２とゲート２４との間に引き回されている第２の導電性経路４０によりゲート２４に接続することができる。導電性経路４０は、ゲートコンタクト３６、またはゲート２４のゲートコンタクト３６と反対側の一部等のゲート２４のＨＥＭＴの活性領域の外の部分に接続することができる。あるいは、複数の導電性経路を使用して、フィールドプレート３２とゲート２４とを接続することができる。
【００４２】
代替的接続構造は、導電性ビア（図示せず）の形態の導電性経路を備え、この経路は、第１のフィールドプレート３２からゲート２４へ、第１または第２のスペーサ層２８、３０を通して引き回されるように形成されうる。これらのビアは、ゲート２４とフィールドプレート３２との間を電気的に接続するものであり、ビアは、まずエッチングなどによりスペーサ層２８、３０に穴を形成し、次いで、別個の工程またはフィールドプレート３２の形成時に穴に導電性材料を充填することにより形成することができる。ビアは、ゲート２４からフィールドプレート３２へ電流拡散が効果的に進むようにフィールドプレート３２の下に周期的に配置することができる。
【００４３】
図３は、図１および２のＨＥＭＴ  １０と同じであり、ＨＥＭＴ  １０と似た多くの形態を有するＨＥＭＴ  ４０を示しており、類似の形態については、この図およびこれ以降の図を説明する際に同じ参照番号が使用されている。ＨＥＭＴ  ４０では、第２の非導電性スペーサ層３０を、フィールドプレート３２と、第１のスペーサ２８のゲート２４とドレイン２２との間の部分とに被さるように形成されているものとして示しており、ゲート２４とソース２０との間にある第１のスペーサ２８は第２のスペーサ層３０により覆われていない状態にある。第２のスペーサ層３０が、ゲート２４とソース２０との間、およびゲート２４とドレイン２２との間の第１のスペーサ層２８全体の一部しか覆うことができない様々な実施形態があることが理解されるだろう。
【００４４】
加えて、図３のゲート２４の一般的にＴ字型の頂部４２は、図１および２の頂部３４と異なる形状である。頂部３４、４２は、ゲートコンダクタンスを高めるために、さまざまな形状およびサイズを有しうることが理解されるだろう。頂部４２がソース２０およびドレイン２２に向かって延在する程度は様々であり、典型的なゲート−ソース間間隔は０．０５μｍから２μｍ、典型的なゲート−ドレイン間間隔は０μｍから３μｍである。
【００４５】
図４は、ＨＥＭＴ  １０と類似の多くの形態を有する本発明によるＨＥＭＴ  ５０の別の実施形態を示しており、類似の形態については、同じ参照番号が使用される。ＨＥＭＴ  ５０は、基板１２と、核形成層１４と、緩衝層１６と、障壁層１８と、ソース電極２０と、ドレイン電極２２と、ゲート２４と、２ＤＥＧ  ２６のチャネル層と、第１のスペーサ層２８と、第２のスペーサ層３０と、ゲート頂部３４とを備える。
【００４６】
しかしながら、頂部３４のドレイン側のオーバーハングの下に１つのフィールドプレート３２を有するだけではなく、第２のフィールドプレート部分４４を第１のスペーサ層２８または第２のスペーサ層３０上に堆積させることができる（図示せず）。本発明による異なる第２のフィールドプレートは、異なった形で覆うことができ、第２のフィールドプレート４４は、図示されているようにソース２０とゲート２４との間の頂部３４のオーバーハングの下にあり、ゲート２４および頂部３４と一体化されている。多くの異なるフィールドプレート配置を含むことができ、第１のスペーサ層２８は活性層全体の全部または一部を覆い、第２のスペーサ層３０は第１もしくは第２のフィールドプレート３２、４４の全部もしくは一部、または第１のスペーサ層２８の全部もしくは一部を覆うことが理解されるだろう。第２のスペーサ層３０が、第１もしくは第２のフィールドプレート３２、４４および／またはスペーサ層２８全体の一部しか覆わない実施形態では、第２のスペーサ層３０は、第１のフィールドプレート３２と第２のフィールドプレート４４との間を電気的に絶縁する程度には、第１または第２のフィールドプレート３２、４４を覆っていなければならない。
【００４７】
第２のフィールドプレート４４は、ソース電極２０またはゲート２４に接続することができ、多くの異なる接続構造を使用することができる。第２の導電性バスを第２のスペーサ層３０上に形成し、第２のフィールドプレート４４とソース電極２０との間に延在させることができる。望ましくない静電容量が入り込むほど活性領域を覆いすぎないようにしながら、異なる数のバスを使用して、電流がソース電極２０から第２のフィールドプレート４４内に効果的に拡散するようにできる。第１のフィールドプレート３２は、さらに、ＨＥＭＴ  ４０の活性領域の外で引き回され、ソース電極２０に接続されている第３の導電性経路を通してソース電極２０に電気的に接続することもできる。
【００４８】
第２のフィールドプレート４４を堆積し、それをソース電極２０に接続した後、窒化ケイ素等の誘電体パッシベーション層（図示せず）により活性構造を覆うことができる。誘電体パッシベーション層を形成する方法については、上記の特許文献および非特許文献において詳述されている。図１および２のＨＥＭＴ  １０および後述のトランジスタも、（１つ又は複数の）スペーサ層および（１つ又は複数の）フィールドプレートの形成の後、誘電体パッシベーション層により覆うことができる。
【００４９】
図５は、ＨＥＭＴ  １０と類似の多くの形態を有する本発明によるＨＥＭＴ  ６０の他の実施形態を示しており、類似の形態については、同じ参照番号が使用される。ＨＥＭＴ  ６０は、基板１２と、核形成層１４と、緩衝層１６と、障壁層１８と、ソース電極２０と、ドレイン電極２２と、ゲート２４と、２ＤＥＧ  ２６のチャネル層と、フィールドプレート３２と、ゲート頂部３４とを備える。
【００５０】
しかしながら、ＨＥＭＴ  ６０は、ゲート２４とソース２０との間、および／またはゲート２４とドレイン２２との間の障壁層１８の全表面の一部しか覆うことができない第１のスペーサ層４６を備える。この覆う範囲は、フィールドプレート３２と障壁層１８との間を電気的に絶縁するのに十分なものでなければならない。加えて、第２のスペーサ層４８は、ゲート２４とソース２０との間、および／またはゲート２４とドレイン２２との間の第１のスペーサ層４６の全表面の一部しか覆わない可能性がある。
【００５１】
図６は、ＨＥＭＴ  １０と類似の多くの形態を有する本発明によるＨＥＭＴ  ７０の他の実施形態を示している。ＨＥＭＴ  ７０は、基板１２と、核形成層１４と、緩衝層１６と、障壁層１８と、ソース電極２０と、ドレイン電極２２と、ゲート２４と、２ＤＥＧ  ２６のチャネル層と、第１のスペーサ層２８と、第２のスペーサ層３０と、フィールドプレート３２と、ゲート頂部３４とを備える。
【００５２】
しかしながら、ＨＥＭＴ  ７０は、障壁層１８のリセス５２がゲート２４の下側部分５４を受容する代替実施形態を示している。さらに、ｌｎｘＧａ１−ｘＮ層５６を、エネルギー障壁として用いるためにＧａＮ緩衝層等に含めることができる。この層は、他の材料により構成することもでき、この配置は特許文献１８において説明されている。この文献は、本明細書に完全に記載されたかのように参照により本明細書に取り込む。
【００５３】
図７は、表５８および６２を示しており、これは、標準ゲート接続され、かつ埋設されたソース接続のフィールドプレートを有する２つのＧａＮ  ＨＥＭＴの電流利得遮断周波数（Ｆｔ）および電力利得遮断周波数（Ｆｍａｘ）の利得をプロットしたものである。表５８および６２は、ＧａＮベースのＨＥＭＴの動作特性を比較しており、表５８の標準ＦＰデバイスと比較したときに、表６２の埋設されたＦＰデバイスが５０％高いＦｍａｘを示していることがわかる。
【００５４】
このフィールドプレート配置は、ＭＥＳＦＥＴおよび金属酸化膜半導体ヘテロ構造電界効果トランジスタ（ＭＯＳＨＦＥＴ）を含むＨＥＭＴ以外のトランジスタに応用することができることが理解されるだろう。このフィールドプレート配置は、通信、計装、軍事用途等を目的とするマイクロ波およびミリメートル波電力増幅器にも応用することができる。
【００５５】
本発明は、いくつかの好ましい構成を参照して詳説されているが、他の形態も考えられる。埋設フィールドプレートおよびゲート配置は、多くの異なるデバイスにおいて使用することができる。フィールドプレートおよびゲートは、多くの異なる形状をとることもでき、様々な方法でソースコンタクトに接続することができる。したがって、本発明の精神および範囲は、上述の本発明の好ましい形態に限定されるべきではない。
【図面の簡単な説明】
【００５６】
【図１】本発明によるＨＥＭＴの一実施形態の断面図である。
【図２】図１に示されている実施形態の平面図である。
【図３】本発明によるＨＥＭＴの別の実施形態の断面図である。
【図４】いくつかのフィールドプレートを有する本発明によるＨＥＭＴの別の実施形態の断面図である。
【図５】いくつかのフィールドプレートを有する本発明によるＨＥＭＴの別の実施形態の断面図である。
【図６】いくつかのフィールドプレートを有する本発明によるＨＥＭＴの別の実施形態の断面図である。
【図７】フィールドゲート−ソースフィールドプレートを有しないＨＥＭＴと比べた本発明によるＨＥＭＴの動作特性を比較した表を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【外国語明細書】
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