(57)【要約】【課題】      ＳｉＣ半導体層に、ＳｉＣ半導体層とのコンタクト抵抗が低いオーミック電極を形成する半導体装置の製造方法を提供する。【解決手段】  ＳｉＣ半導体層に接するＴｉ層と、Ｔｉ層に接するＡｌ層を形成し、ＴｉとＡｌが反応してＡｌ３Ｔｉが生成する第１基準温度（６８６℃）よりも高く、そのＡｌ３ＴｉとＳｉＣが反応してＴｉ３ＳｉＣ２が生成する第２基準温度（９７０℃）よりも低い温度で、ＳｉＣ半導体層とＴｉ層とＡｌ層に熱処理を行ない、Ａｌ３Ｔｉ層を形成する工程と、Ｔｉ層とＡｌ層からＡｌ３Ｔｉが生成する反応が終了した後、第２基準温度よりも高い温度で、ＳｉＣ半導体層とＡｌ３Ｔｉ層に熱処理を行ない、ＳｉＣ半導体層とオーミック接触をするＴｉ３ＳｉＣ２層を形成する工程を備えている。【選択図】  図７
2008078435.tif 000002
【特許請求の範囲】
【請求項１】
ＳｉＣ半導体層に接するＴｉ層を形成する第１工程と、
そのＴｉ層の上にＡｌ層を形成する第２工程と、
前記ＳｉＣ半導体層と前記Ｔｉ層と前記Ａｌ層に、ＴｉとＡｌが反応してＡｌ３Ｔｉが生成する第１基準温度よりも高く、そのＡｌ３ＴｉとＳｉＣが反応してＴｉ３ＳｉＣ２が生成する第２基準温度よりも低い温度で熱処理を行ない、Ａｌ３Ｔｉ層を形成する第３工程と、
ＴｉとＡｌからＡｌ３Ｔｉが生成する反応が終了した後、前記ＳｉＣ半導体層と前記Ａｌ３Ｔｉ層に、前記第２基準温度よりも高い温度で熱処理を行ない、前記ＳｉＣ半導体層とオーミック接触をするＴｉ３ＳｉＣ２層を形成する第４工程を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記Ｔｉ層の膜厚と前記Ａｌ層の膜厚との比が、［１：２．８４］から［１：４］の間であることを特徴とする請求項１の半導体装置の製造方法。
【請求項３】
前記Ｔｉ３ＳｉＣ２層の膜厚が、５ｎｍ±５０ｎｍであることを特徴とする請求項１の半導体装置の製造方法。
【請求項４】
ＳｉＣ半導体層と、
ＳｉＣ半導体層に接しているとともに、Ａｌ４Ｃ３を含まないＴｉ３ＳｉＣ２層を用いて形成されているオーミック電極を備えていることを特徴とする半導体装置。
【請求項５】
ＳｉＣ半導体層と、
ＳｉＣ半導体層に接しているとともに、Ｔｉ５Ｓｉ３ＣＸを含まないＴｉ３ＳｉＣ２層を用いて形成されているオーミック電極を備えていることを特徴とする半導体装置。
【請求項６】
ＳｉＣ半導体層と、
ＳｉＣ半導体層に接しているとともに、ＴｉＣを含まないＴｉ３ＳｉＣ２層を用いて形成されているオーミック電極を備えていることを特徴とする半導体装置。



【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳｉＣ半導体層に、ＳｉＣ半導体層とのコンタクト抵抗が低いオーミック電極を形成する技術に関する。
【背景技術】
【０００２】
ＳｉＣ半導体は、高温で動作する半導体装置に求められる特性を多く備えている。また、ＳｉＣ半導体は、優れた耐絶縁破壊電圧を有する。このため、近年、ＳｉＣ半導体層を用いた半導体装置の研究開発が活発に進められている。一方、ＳｉＣ半導体層に接する金属電極を形成すると、その界面においてエネルギー障壁が発生する。エネルギー障壁の高さは、ＳｉＣ半導体の電子親和力と禁制帯エネルギー幅ならびに金属電極材料の仕事関数により定まる。ＳｉＣ半導体は非常に広い禁制帯エネルギー幅を有することから、特にｐ型ＳｉＣ半導体層に接する金属電極を形成する場合に、その界面におけるエネルギー障壁が高くなる。ＳｉＣ半導体層と金属電極の界面でのエネルギー障壁が高いほど、両者間のコンタクト抵抗が高くなる。したがって、ＳｉＣ半導体層に、ＳｉＣ半導体層とのコンタクト抵抗が低いオーミック電極を形成することは困難であることが知られている。
【０００３】
非特許文献１には、ＳｉＣ半導体層の表面にＴｉ膜とＡｌ膜を順に形成し、あるいはＴｉとＡｌの合金膜を形成し、本明細書に添付する図１０に示すように、１０００度で２分程度の熱処理を行なう方法が記載されている。この方法により、ＳｉＣ半導体層の表面に、ＴｉとＳｉＣの反応層（Ｔｉ３ＳｉＣ２層）が形成される。この反応層は、ＳｉＣ半導体層とオーミック接触をする。したがって、反応層を用いてコンタクト抵抗の低い電極を形成することができる。
【０００４】
【非特許文献１】クロフトン（J.Crofton）、外５名、「ＴｉおよびＡｌ−Ｔｉによるｐ型ＳｉＣ用オーミック電極（Titanium and aluminium-titanium ohmic contacts to p-type SiC.）」、ソリッドステートエレクトロニクス（Solid-State Electronics）、（英国)、エルゼビア（Elsevier Science Ltd.）、１９９７年、第４１巻、ｐ．１７２５−１７２９
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記した製造方法により形成された反応層は、複数の種類の金属膜をＳｉＣ半導体層の表面に形成し、１０００℃の高温で一気に熱処理を行なうため、種々の副生成物を含んでいる。
例えば、ＳｉＣ半導体層の表面にＴｉ膜とＡｌ膜を順に形成し、１０００度程度の熱処理を行なうと、反応層はＴｉ３ＳｉＣ２のみから成る一様な膜にはならず、Ａｌ４Ｃ３やＴｉ５Ｓｉ３ＣＸやＴｉＣ等の副生成物を含んだ膜となる。
Ｔｉ３ＳｉＣ２以外の副生成物が存在する膜を用いて電極を形成すると、コンタクト抵抗が高くなり、特性の良いオーミック電極を形成することができない。
本発明は、上記の問題点を解決するために創案された。
【課題を解決するための手段】
【０００６】
（請求項１に記載の発明）
本発明は、ＳｉＣ半導体層に接するオーミック電極が形成されている半導体装置を製造する方法に用いられる。
本発明の半導体装置の製造方法は、ＳｉＣ半導体層に接するＴｉ層を形成する第１工程と、そのＴｉ層の上にＡｌ層を形成する第２工程と、ＳｉＣ半導体層とＴｉ層とＡｌ層に、ＴｉとＡｌが反応してＡｌ３Ｔｉが生成する第１基準温度よりも高く、そのＡｌ３ＴｉとＳｉＣが反応してＴｉ３ＳｉＣ２が生成する第２基準温度よりも低い温度で熱処理を行ない、Ａｌ３Ｔｉ層を形成する第３工程と、ＴｉとＡｌからＡｌ３Ｔｉが生成する反応が終了した後、ＳｉＣ半導体層とＡｌ３Ｔｉ層に、前記第２基準温度よりも高い温度で熱処理を行ない、ＳｉＣ半導体層とオーミック接触をするＴｉ３ＳｉＣ２層を形成する第４工程を備えている。
【０００７】
発明者らは、ＳｉＣとＴｉとＡｌについて、その温度と各物質間の反応状況との関連を見出した。これによれば、ＳｉＣ半導体層に接するように形成したＴｉ層のＴｉと、Ｔｉ層の上に形成したＡｌ層のＡｌが反応し、Ａｌ３Ｔｉが生成される始める温度（第１基準温度）は、Ａｌの融解温度（約６６０℃）よりも高い約６８６℃である。また、生成されたＡｌ３ＴｉとＳｉＣ半導体層のＳｉＣが反応し、Ｔｉ３ＳｉＣ２（反応層）が生成され始める温度（第２基準温度）は、約９７０℃である。
なお、第３工程では、要は、Ｔｉ層のＴｉとＡｌ層のＡｌが反応してＡｌ３Ｔｉが生成される反応が終了するまでの間、ＳｉＣ半導体層とＴｉ層とＡｌ層が、第１基準温度と第２基準温度との間にあればよい。例えば、ＳｉＣ半導体層とＴｉ層とＡｌ層を、第１基準温度から第２基準温度に向けて徐々に昇温してもよい。
【０００８】
ＳｉＣ半導体層に対するコンタクト抵抗の低いオーミック電極を形成するためには、第３工程で生成されるＡｌ３Ｔｉ層が、一様な膜としてＳｉＣ半導体層に接するように形成することが好ましい。この時点（第３工程が終了した時点）で、Ｔｉ膜のＴｉやＡｌ膜のＡｌの反応が完了し、未反応のＴｉがＳｉＣ半導体層に接して存在せず、かつ、Ａｌ融液層がＳｉＣ半導体層まで到達していなければ、ＳｉＣ半導体層表面の電極を形成する領域の全てがＡｌ３Ｔｉ層のみと接することになる。ＳｉＣ半導体層がＡｌ３Ｔｉ層のみと接している状態であれば、第４工程でＡｌ４Ｃ３やＴｉ５Ｓｉ３ＣＸやＴｉＣ等の副生成物が生成されることを抑制することができる。
これにより、一様なＴｉ３ＳｉＣ２の反応層を形成することができ、この反応層を用いてコンタクト抵抗の低いオーミック電極を形成することができる。
【０００９】
（請求項２に記載の発明）
Ｔｉ層の膜厚と、Ａｌ層の膜厚との比が、１：２．８４から１：４の間であることが好ましい。
上述したように、Ｔｉ層とＡｌ層は、第１基準温度よりも高いとともに、第２基準温度よりも低い温度で熱処理されることによりＳｉＣ半導体層に接するＡｌ３Ｔｉ層を形成する。この際、Ａｌ層に存在するＡｌの原子数が、Ｔｉ層に存在するＴｉの原子数の３倍であれば、両者が過不足なく反応してＡｌ３Ｔｉが生成される。この場合、Ｔｉ層とＡｌ層の膜厚比は１：２．８４となる。この膜厚比と比較してＴｉ層が厚いと、ＳｉＣ半導体層に接して未反応のＴｉが残留するか、あるいはＴｉＡｌ２やγＴｉＡｌ等のＡｌ３Ｔｉ以外のＡｌ−Ｔｉ系金属間化合物が形成されることとなる。この状態は、ＳｉＣ半導体層に対するコンタクト抵抗の低いオーミック電極を形成するためには好ましくない。一方、この膜厚比と比較してＡｌ層が厚いと、Ａｌ３Ｔｉ層の上にＡｌ融液層が残留する。Ａｌ３Ｔｉ層の上に若干量のＡｌ融液層が残留していても、第４工程でのＳｉＣ半導体層とＡｌ３Ｔｉ層の反応には影響を及ぼさない。しかし、Ａｌ層が著しく厚い場合には、第３工程でＡｌ融液層がＳｉＣ半導体層まで到達して副生成物が生成される原因となる。Ｔｉ層とＡｌ層の膜厚比が１：４までであれば、第４工程においてＳｉＣ半導体層とＡｌ３Ｔｉ層の反応する際に、Ａｌ融液層が影響を及ぼすことがない。
なお、上述の説明では、第３工程に熱処理中にＡｌ融液層の表面から蒸発によって失われるＡｌ原子数が考慮されていない。単位時間に単位面積あたりでＡｌ表面から蒸発するＡｌ原子の数は、熱処理温度と雰囲気の状態により一意に定まる。したがって、第３工程において適用する熱処理温度と雰囲気を考慮し、第２工程で形成するＡｌ層の厚さを上記範囲内（Ｔｉ層の膜厚と、Ａｌ層の膜厚との比が、１：２．８４から１：４の間となる範囲内）で決定することが好ましい。
【００１０】
（請求項３に記載の発明）
Ｔｉ３ＳｉＣ２層の膜厚は、５ｎｍ±５０ｎｍであることが好ましい。
本発明の半導体装置の製造方法によれば、５ｎｍ〜５０ｎｍの間の膜厚のＴｉ３ＳｉＣ２層により、コンタクト抵抗の低い電極を形成することができる。
【００１１】
（請求項４に記載の発明）
本発明は新規な半導体装置を実現する。この半導体装置は、ＳｉＣ半導体層と、ＳｉＣ半導体層に接しているとともに、Ａｌ４Ｃ３を含まないＴｉ３ＳｉＣ２層（反応層）を用いて形成されているオーミック電極を備えている。
従来の技術で記載したように、ＳｉＣ半導体層に接するＴｉ膜と、そのＴｉ膜を被覆するＡｌ膜を順に形成し、１０００度程度で熱処理して形成した反応層には、副生成物であるＡｌ４Ｃ３が含まれている。本発明の反応層にはＡｌ４Ｃ３が含まれていないので、ＳｉＣ半導体層に対するコンタクト抵抗が低いオーミック電極を形成することができる。
【００１２】
（請求項５に記載の発明）
また、半導体装置が、ＳｉＣ半導体層と、ＳｉＣ半導体層に接しているとともに、Ｔｉ５Ｓｉ３ＣＸを含まないＴｉ３ＳｉＣ２層（反応層）を用いて形成されているオーミック電極を備えていることが好ましい。
従来の技術で記載したように、ＳｉＣ半導体層に接するＴｉ膜と、そのＴｉ膜を被覆するＡｌ膜を順に形成し、１０００度程度で熱処理して形成した反応層には、副生成物であるＴｉ５Ｓｉ３ＣＸが含まれている。本発明の反応層にはＴｉ５Ｓｉ３ＣＸが含まれていないので、ＳｉＣ半導体層に対するコンタクト抵抗が低いオーミック電極を形成することができる。
【００１３】
（請求項６に記載の発明）
また、半導体装置が、ＳｉＣ半導体層と、ＳｉＣ半導体層に接しているとともに、ＴｉＣを含まないＴｉ３ＳｉＣ２層（反応層）を用いて形成されているオーミック電極を備えていることが好ましい。
従来の技術で記載したように、ＳｉＣ半導体層に接するＴｉ膜と、そのＴｉ膜を被覆するＡｌ膜を順に形成し、１０００度程度で熱処理して形成した反応層には、副生成物であるＴｉＣが含まれている。本発明の反応層にはＴｉＣが含まれていないので、ＳｉＣ半導体層に対するコンタクト抵抗が低いオーミック電極を形成することができる。
【発明の効果】
【００１４】
本発明によれば、ＳｉＣ半導体層に対するコンタクト抵抗が低いオーミック電極を形成することができる。
【発明を実施するための最良の形態】
【００１５】
以下に説明する実施例の主要な特徴を列記しておく。
（第１特徴）
ＳｉＣ半導体層とＴｉ層とＡｌ層に、ＴｉとＡｌが反応してＡｌ３Ｔｉが生成される第１基準温度よりも高く、そのＡｌ３ＴｉとＳｉＣが反応してＴｉ３ＳｉＣ２が生成される第２基準温度よりも低い温度で、１分間以上に及ぶ熱処理を行ない、Ａｌ３Ｔｉ層を形成する工程を有している。
（第２特徴）
ＳｉＣ半導体層は、ｐ型の半導体層である。
（第３特徴）
第１基準温度は、６８６℃である。
（第４特徴）
第２基準温度は、９７０℃である。
【実施例】
【００１６】
本発明を具現化した半導体装置とその製造方法の実施例を、図１〜図７を参照して説明する。本実施例では、本発明の半導体装置が、ＳｉＣ基板を用いて形成されたｐチャネルＭＯＳＦＥＴである場合について説明する。
図１は、本実施例の半導体装置１の断面図である、図２〜図５は、半導体装置１が備えるソース電極３０及びドレイン電極４０の製造工程を説明する図である。図６は、ＳｉＣとＴｉとＡｌが温度に対応して反応する状況を示すＤＳＣ（示差走査熱量測定）曲線である。図７は、電極を形成する際に行う熱処理の温度を説明する図である。
【００１７】
まず、図１の断面図を参照して半導体装置１の概略構成を説明する。
半導体装置１は、ｎ型のＳｉＣ半導体層１０の表面側の両端に、対を成すｐ＋型ＳｉＣ半導体層２０ａ，２０ｂを備えている。
ｐ＋型ＳｉＣ半導体層２０ａの表面の左端から半導体装置１の中心側に向けて、反応層３１が伸びている。反応層３１は、Ｔｉ３ＳｉＣ２で形成されている。詳しくは後述するが、反応層３１には、Ａｌ４Ｃ３及びＴｉ５Ｓｉ３ＣＸ及びＴｉＣ等の副生成物は含まれていない。反応層３１は、ｐ＋型ＳｉＣ半導体層２０ａとオーミック接触をしている。なお、ｐ＋型ＳｉＣ半導体層２０ａの表面の半導体装置１の中心側には、反応層３１によって覆われていない領域がある。
反応層３１の上には表面層３２が形成されている。表面層３２はＡｌで形成されている。反応層３１と表面層３２により、オーミック電極であるソース電極３０が形成されている。
【００１８】
同様に、ｐ＋型ＳｉＣ半導体層２０ｂの表面の右端から半導体装置１の中心側に向けて、反応層４１が伸びている。反応層４１は、Ｔｉ３ＳｉＣ２で形成されている。反応層４１には、Ａｌ４Ｃ３及びＴｉ５Ｓｉ３ＣＸ及びＴｉＣ等の副生成物は含まれていない。反応層４１はｐ＋型ＳｉＣ半導体層２０ｂとオーミック接触をしている。なお、ｐ＋型ＳｉＣ半導体層２０ｂの表面の半導体装置１の中心側には、反応層４１によって覆われていない領域がある。
反応層４１の上には表面層４２が形成されている。表面層４２はＡｌで形成されている。反応層４１と表面層４２により、オーミック電極であるドレイン電極４０が形成されている。
【００１９】
反応層３１で覆われていないｐ＋型ＳｉＣ半導体層２０ａの表面から、反応層４１で覆われていないｐ＋型ＳｉＣ半導体層２０ｂの表面に亘って、ゲート絶縁膜６０が、ｎ型のＳｉＣ半導体層１０の表面に伸びている。
ゲート絶縁膜６０の上には、ゲート電極５０が形成されている。
【００２０】
このように構成された半導体装置１は、ソース電極３０とドレイン電極４０間に所定のソース・ドレイン間電圧が印加されるとともに、ゲート電極５０に所定のゲート電圧が印加されるとオン状態になる。すなわち、ｐ＋型ＳｉＣ半導体層２０ａとｐ＋型ＳｉＣ半導体層２０ｂの間の半導体領域であり、ｎ型のＳｉＣ半導体層１０の表面の領域（絶縁膜６０を介してゲート電極５０と対向している領域）に、キャリアが移動できるｐ型のチャネルが形成される。このチャネルを介して、ソース電極３０とドレイン電極４０間をキャリアが移動することで、ソース電極３０とドレイン電極４０間に電流が流れ、半導体装置１がオン状態となる。ゲート電極５０に印加する電圧が、半導体装置１がオンすることができるゲート電圧未満になるとチャネルが消滅する。すると、ソース電極３０とドレイン電極４０間をキャリアが移動できなくなり、半導体装置１がオフ状態となる。
半導体装置１がオン状態となる動作やオフ状態となる動作については、周知の事項なので詳細な説明は省略する。
【００２１】
次に、図１〜図５を参照して、半導体装置１の製造工程の一部を説明する。ここでは、ソース電極３０を形成する際の主要な工程を説明する。ソース電極３０は、前述したように、ｐ＋型ＳｉＣ半導体層２０ａの表面に形成される。従来の技術で記載したように、ｐ＋型ＳｉＣ半導体層に接するコンタクト抵抗の低いオーミック電極を形成することは、困難であった。本実施例のソース電極３０を形成する工程では、所望の生成物以外の種々の副生成物が生成されることを防止する。副生成物は、結果的に形成された電極のコンタクト抵抗を高くする原因となる。これにより、コンタクト抵抗の低いオーミック電極のソース電極３０を形成する。
【００２２】
まず、ｎ型のＳｉＣ基板を準備する（図１参照）。
そして、通常のｐチャネルＭＯＳＦＥＴの形成プロセスに従い、順次、基板に酸化工程やフォトリソグラフィー工程やエッチング工程やイオン打ち込み工程等を組み合わせて行なう。これにより、基板に絶縁膜６０とポリシリコンにより成るゲート電極５０と、ｐ＋型ＳｉＣ半導体層２０ａ，２０ｂを形成する。その後、ゲート電極５０等を絶縁する酸化膜（特に図示していない。）を、ＣＶＤ法（化学気相成長法）を用いて堆積する。
そして、ｐ＋型ＳｉＣ半導体層２０ａの表面を覆っている酸化膜に、フォトリソグラフィーにより、ソース電極３０を形成するためのコンタクトホールを形成する。また、ｐ＋型ＳｉＣ半導体層２０ｂの表面を覆っている酸化膜に、フォトリソグラフィーにより、ドレイン電極４０を形成するためのコンタクトホールを形成する。次に、コンタクトホールを形成したｐ＋型ＳｉＣ半導体層２０ａの表面にソース電極３０を形成する。また、コンタクトホールを形成したｐ＋型ＳｉＣ半導体層２０ｂの表面にドレイン電極４０を形成する。
以下に、ｐ＋型ＳｉＣ半導体層２０ａの表面にソース電極３０を形成する工程について詳しく説明する。なお、以下では、ソース電極３０を形成する工程のみについて説明するが、実際は、ドレイン電極４０も、ｐ＋型ＳｉＣ半導体層２０ｂの表面にソース電極３０と同時に形成する。
【００２３】
図２〜図５は、図１に示す半導体装置１のｐ＋型ＳｉＣ半導体層２０ａ部分を拡大して示してある。
図２に示すように、ｐ＋型ＳｉＣ半導体層２０ａの表面の一部であり、ソース電極３０を形成する位置に、Ｔｉ膜３４を蒸着させる（請求項でいう第１工程）。
そのＴｉ膜３４の上に、図３に示すようにＡｌ膜３６を蒸着させる（請求項でいう第２工程）。
なお、上記Ｔｉ膜３４と上記Ａｌ膜３６は、その膜厚比が１：２．８４から１：４の範囲内におさまるように形成する。
【００２４】
（第１熱処理工程）
ｐ＋型ＳｉＣ半導体層２０ａとＴｉ膜３４とＡｌ膜３６を含む基板に、第１熱処理工程を施す。
図７に示すように、第１熱処理工程では、基板の温度が、室温から上がり始めて７００℃になるように加熱する。この７００℃という温度については、詳細を後述する。基板の温度が６８６℃以上になると、Ｔｉ膜３４のＴｉとＡｌ膜３６のＡｌが反応し、Ａｌ３Ｔｉが生成し始める（併せて図６参照）。基板の温度が７００℃に達してからは、図７に示すＭ１（時間）の間、基板の温度が７００℃を維持するように加熱する（請求項でいう第３工程）。このＭ１（時間）としては、Ｔｉ膜３４のＴｉとＡｌ膜３６のＡｌによりＡｌ３Ｔｉが生成する反応が終了するまでの時間よりも長い時間を設定する。反応が終了するまでの時間は、Ｔｉ膜３４やＡｌ膜３６の膜厚等にも関連するので、Ｍ１（時間）は一律には決定していないが、通常は、１分から６０分までの間の時間とする。重要なことは、Ｍ１（時間）が経過した時点で、Ａｌ３Ｔｉが生成する反応が終了している時間に決定することである。先述したように、Ｔｉ膜３４とＡｌ膜３６の膜厚比が１：２．８４であり、Ａｌ膜３６の表面から蒸発により失われるＡｌの原子数が無視できる程度に少数である場合、Ｔｉ膜３４のＴｉとＡｌ膜３６のＡｌは、過不足なく反応してＡｌ３Ｔｉとなる。そして、図４に示すようにＡｌ３Ｔｉ層３８が形成される。ｐ＋型ＳｉＣ半導体層２０ａに接する未反応のＡｌとＴｉは存在しない。
【００２５】
（第２熱処理工程）
Ｔｉ膜３４のＴｉとＡｌ膜３６のＡｌが反応してＡｌ３Ｔｉ層３８となったら、図７に示すように、基板の温度が、７００℃から上がり始めて１０００℃になるように加熱する。この１０００℃という温度については、詳細を後述する。基板の温度が９７０℃以上になると、Ａｌ３Ｔｉ層３８とｐ＋型ＳｉＣ半導体層２０ａが反応し、Ｔｉ３ＳｉＣ２の生成が開始する（併せて図６参照）。基板の温度が１０００℃に達してからは、２分程度、基板の温度が１０００℃を維持するように加熱する（請求項でいう第４工程）。所定の時間が経過した後、十分に低い温度まで冷却すると、上記Ａｌ３Ｔｉ層３８とｐ＋型ＳｉＣ半導体層２０ａの反応が停止する。この時点では、Ａｌ３Ｔｉ層３８とｐ＋型ＳｉＣ半導体層２０ａとの界面全域に、図５に示す反応層３１（請求項でいうＴｉ３ＳｉＣ２層）が薄く形成される。
【００２６】
その後、基板を加熱することを止め、基板の温度が少なくともアルミニウムの融点（６６０℃程度）以下に戻るまで放置しておく。
反応層３１の上部にＡｌの表面層３２を形成し、ソース電極３０を形成する（併せて図１参照）。前述したように、ドレイン電極４０もソース電極３０と同様の構成であり、ソース電極３０と同時に形成される。
【００２７】
上記製造工程のうち、第１熱処理工程でＭ１（時間）に維持した熱処理の温度（７００℃）と、第２熱処理工程で２分間維持した熱処理の温度（１０００℃）について説明する。
発明者らは、図６に示すように、ＳｉＣとＴｉとＡｌが温度に対応して反応する状況を示すＤＳＣ（示差走査熱量測定）曲線を実測して得た。
これによれば、Ａｌは、６６０℃で融解する。
融解したＡｌは、６８６℃（請求項でいう第１基準温度）で、発熱をしながらＴｉと反応し始める。ＡｌとＴｉが反応するとＡｌ３Ｔｉが生成する。したがって、第１熱処理工程でＭ１（時間）維持する熱処理の温度としては、７００℃を設定すれば、７００℃を維持している間はＡｌとＴｉが反応し続けることができる。ＡｌとＴｉの少なくとも一方がなくなった時点で、ＡｌとＴｉの反応が終了する。７００℃は後述するＡｌ３ＴｉとＳｉＣが反応する温度（９７０℃）よりも低い温度であるので、生成されたＡｌ３Ｔｉは、そのままＡｌ３Ｔｉ層３８としてｐ＋型ＳｉＣ半導体層２０ａの上面に存在している。
そして、Ａｌ３Ｔｉは、９７０℃（請求項でいう第２基準温度）付近で、発熱をしながらＳｉＣと反応し始める。Ａｌ３ＴｉとＳｉＣが反応するとＴｉ３ＳｉＣ２が生成する。したがって、第２熱処理工程で２分間維持する基板の熱処理の温度としては、１０００℃を設定すれば、１０００℃を維持している間はＡｌ３Ｔｉ層３８のＡｌ３Ｔｉとｐ＋型ＳｉＣ半導体層２０ａのＳｉＣが反応し続けることができる。所定の時間、基板をこの温度で保持した後、基板の冷却を開始して基板が十分に低い温度に達するようにすれば、Ａｌ３ＴｉとＳｉＣの反応が停止する。生成されたＴｉ３ＳｉＣ２は、Ｔｉ３ＳｉＣ２層３１としてｐ＋型ＳｉＣ半導体層２０ａの上面に存在している。
【００２８】
ｐ＋型ＳｉＣ半導体層２０ａの表面にコンタクト抵抗の低いオーミック電極のソース電極３０を形成するためには、Ｔｉ３ＳｉＣ２の反応層３１が形成される途中の過程で生成されるＡｌ３Ｔｉ層３８（図４参照）が、一様な膜としてｐ＋型ＳｉＣ半導体層２０ａに接するように形成する必要がある。第１熱処理工程のＭ１（時間）が終了した時点で、Ｔｉ膜３４とＡｌ膜３６（併せて図３参照）の反応が完了し、Ａｌ３Ｔｉ層３８が一様な膜としてｐ＋型ＳｉＣ半導体層２０ａに接するように形成されていることが好ましい。ｐ＋型ＳｉＣ半導体層２０ａがＡｌ３Ｔｉ層３８のみと接している状態であれば、第２熱処理工程で、Ａｌ４Ｃ３やＴｉ５Ｓｉ３ＣＸやＴｉＣ等の副生成物が生成されることを抑制することができる。
しがって、本実施例のソース電極３０を形成する工程では、図７に示すように、熱処理工程を上述した第１熱処理工程と第２熱処理工程の２段階に分けて行っている。
これにより、一様なＴｉ３ＳｉＣ２の反応層３１を形成することができ、この反応層３１を用いてコンタクト抵抗の低いオーミック電極のソース電極３０を形成することができる。
【００２９】
また、本実施例のソース電極３０を形成する工程では、反応層３１（Ｔｉ３ＳｉＣ２層）が電極領域全域に形成されるために必要な厚さ（通常５ｎｍ〜５０ｎｍ）となるように、第２熱処理工程における熱処理温度と熱処理時間を設定している。したがって、薄い反応層３１を形成することができる。反応層は薄いほど、電極部の総合抵抗（コンタクト抵抗と電極のバルク抵抗の和）を低減できることから、本実施例で形成されるオーミック電極は、良好な特性を発現する。
【００３０】
本実施例では、第１熱処理工程期間のＭ１（時間）の間で、基板の温度を７００℃に維持する場合について説明したが、この間の基板の温度は、必ずしも一定温度に維持しなくてもよい。例えば、図８に示すように、Ｍ１（時間）の間は、基板の温度を第１基準温度から第２基準温度に向けて徐々に昇温してもよい。このように、Ｍ１（時間）の間は、基板の温度が第１基準温度と第２基準温度との間にあればよい。上記実施例と同様、Ｍ１（時間）が終了した時点では、Ｔｉ層のＴｉとＡｌ層のＡｌが反応してＡｌ３Ｔｉが生成される反応が終了している。
【００３１】
本実施例では、本発明の半導体装置をｐチャネルＭＯＳＦＥＴに適用した場合について説明したが、半導体装置はｐチャネルＭＯＳＦＥＴに限定されるものではなく、本発明は種々の半導体装置に適用される。例えば、本発明の半導体装置は、図９に示すｎチャネルの縦型パワーＭＯＳＦＥＴにも適用することができる。
ｎチャネルの縦型パワーＭＯＳＦＥＴである半導体装置２は、ｎ＋型のＳｉＣ半導体層７０の上部にｎ−型のＳｉＣ半導体層７２を備えている。
半導体装置２は、ｎ−型のＳｉＣ半導体層７２の表面側の両端に、対を成すｐ型ＳｉＣ半導体層７４ａ，７４ｂを備えている。ｐ型ＳｉＣ半導体層７４ａ，７４ｂの表面側の一部の領域に、ｎ＋型ソース領域（ＳｉＣ半導体層）７６ａ，７６ｂが形成されている。
ｐ型ＳｉＣ半導体層７４ａの表面の左端からｎ＋型ＳｉＣ半導体層７６ａに亘り、反応層７８ａが伸びている。反応層７８ａは、Ｔｉ３ＳｉＣ２で形成されている。反応層７８ａには、Ａｌ４Ｃ３及びＴｉ５Ｓｉ３ＣＸ及びＴｉＣ等の副生成物は含まれていない。反応層７８ａは、ｐ型ＳｉＣ半導体層７４ａとオーミック接触をしている。なお、ｐ型ＳｉＣ半導体層７４ａとｎ＋型ソース領域７６ａの半導体装置２の中心側には、反応層７８ａによって覆われていない領域がある。
同様に、ｐ型ＳｉＣ半導体層７４ｂの表面の右端からｎ＋型ＳｉＣ半導体層７６ｂに亘り、反応層７８ｂが伸びている。
【００３２】
反応層７８ａで覆われていないｎ＋型ソース領域７６ａの表面から、反応層７８ｂで覆われていないｎ＋型ソース領域７６ｂの表面に亘って、ゲート絶縁膜８０が形成されている。ゲート絶縁膜８０に包まれるようにゲート電極８２が形成されている。
反応層７８ａと反応層７８ｂとゲート絶縁膜８０を覆うように、ＮｉあるいはＮｉ／Ａｌより成る表面層８４が形成されている。反応層７８ａ，７８ｂと表面層８４により、オーミック電極であるソース電極８５が形成されている。
ｎ＋型のＳｉＣ半導体層７０の裏面にはＮｉのドレイン電極８６が形成されている。
【００３３】
このように構成された半導体装置２は、ソース電極８５とドレイン電極８６の間に所定のソース・ドレイン間電圧が印加されるとともに、ゲート電極８２に所定のゲート電圧が印加されるとオン状態になる。すなわち、ｐ型ＳｉＣ半導体層７４ａ及びｐ型ＳｉＣ半導体層７４ｂの、絶縁膜８０を介してゲート電極８２と対向している領域に、キャリアが移動できるｎ型のチャネルが形成される。このチャネルを介して、キャリアが、ソース電極８５と接しているｎ＋型ソース領域７６ａとｎ＋型ソース領域７６ｂからｎ−型のＳｉＣ半導体層７２に移動する。そして、キャリアが、ｎ＋型のＳｉＣ半導体層７０を通ってドレイン電極８６に移動することで、ソース電極８５とドレイン電極８６の間に電流が流れ、半導体装置２がオン状態となる。ゲート電極８２に印加する電圧が、半導体装置２がオンすることができるゲート電圧未満になるとチャネルが消滅する。すると、ソース電極８５とドレイン電極８６の間をキャリアが移動できなくなり、半導体装置２がオフ状態となる。
半導体装置２がオンする動作やオフする動作については周知の事項なので詳細な説明は省略する。
【００３４】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【００３５】
【図１】ｐチャネルＭＯＳＦＥＴである半導体装置１の断面図である。
【図２】半導体装置１が備えるソース電極及びドレイン電極の製造工程を示す。
【図３】半導体装置１が備えるソース電極及びドレイン電極の製造工程を示す。
【図４】半導体装置１が備えるソース電極及びドレイン電極の製造工程を示す。
【図５】半導体装置１が備えるソース電極及びドレイン電極の製造工程を示す。
【図６】ＳｉＣとＴｉとＡｌの熱処理による反応特性を示すＤＳＣ（示差走査熱量測定）曲線である。
【図７】電極を形成する際の熱処理のプロセスの例を説明する図である。
【図８】電極を形成する際の熱処理のプロセスの他の例を説明する図である。
【図９】ｎチャネル縦型ＭＯＳパワーＭＯＳＦＥＴである半導体装置２の断面図である。
【図１０】電極を形成する際の、従来の熱処理のプロセスの例を説明する図である。
【符号の説明】
【００３６】
１，２  半導体装置
１０  ｎ型ＳｉＣ半導体層
２０ａ，２０ｂ  ｐ＋型ＳｉＣ半導体層
３０，８５  ソース電極
３１，４１，７８ａ，７８ｂ  反応層
３２，４２，８４  表面層
４０，８６  ドレイン電極
５０，８２  ゲート電極
６０，８０  絶縁膜
７０  ｎ＋型ＳｉＣ半導体層
７２  ｎ−型ＳｉＣ半導体層
７４ａ，７４ｂ  ｐ型ＳｉＣ半導体層
７６ａ，７６ｂ  ｎ＋型ソース領域
【図１】
2008078435.tif 000003
【図２】
2008078435.tif 000004
【図３】
2008078435.tif 000005
【図４】
2008078435.tif 000006
【図５】
2008078435.tif 000007
【図６】
2008078435.tif 000008
【図７】
2008078435.tif 000009
【図８】
2008078435.tif 000010
【図９】
2008078435.tif 000011
【図１０】
2008078435.tif 000012
【手続補正書】
【提出日】平成19年4月26日(2007.4.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項３
【補正方法】変更
【補正の内容】
【請求項３】
前記Ｔｉ３ＳｉＣ２層の膜厚が、５ｎｍ〜５０ｎｍであることを特徴とする請求項１の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
（請求項３に記載の発明）
Ｔｉ３ＳｉＣ２層の膜厚は、５ｎｍ〜５０ｎｍであることが好ましい。
本発明の半導体装置の製造方法によれば、５ｎｍ〜５０ｎｍの間の膜厚のＴｉ３ＳｉＣ２層により、コンタクト抵抗の低い電極を形成することができる。