(57)【要約】【課題】大規模な半導体素子を高精度に測定できる半導体評価回路を提供する。【解決手段】トランジスタ特性を評価するための１または複数の評価セルアレイで構成される半導体評価回路であって、評価セルアレイは、マトリクス状に配列された評価セルと、各列に属する評価セル用の共通ゲート線と、各列に属する評価セル用の共通ソース線と、各列に属する評価セル用の共通ソースセンス線と、各行に属する評価セル用の共通ドレイン線と、制御信号に応じて共通ドレイン線をドレイン電圧または第１電圧に設定する第３制御手段と、共通ドレイン線とドレインセンス端子とを接続、開放する第４制御手段と、共通ソース線をソース電圧またはソースバイアス電圧に設定する第５制御手段と、共通ゲート線をゲート電圧または第１電圧に設定する第６制御手段と、共通ソースセンス線とソースセンス端子とを接続、開放する第７制御手段と、から構成される。【選択図】図２
2008140862.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタ特性を評価するための１または複数の評価セルアレイで構成される半導体評価回路であって、
前記評価セルアレイは、
マトリクス状に配列されたｎ行ｍ列（ｎ，ｍは正の整数）の評価セルと、
各列に属する前記評価セル用のｍ本の共通ゲート線と、
各列に属する前記評価セル用のｍ本の共通ソース線と、
各列に属する前記評価セル用のｍ本の共通ソースセンス線と、
各行に属する前記評価セル用のｎ本の共通ドレイン線と、
制御信号に応じて、前記共通ドレイン線をドレイン電圧または第１電圧に設定する第３制御手段と、
前記制御信号に応じて、前記共通ドレイン線とドレインセンス端子とを接続、開放する第４制御手段と、
前記制御信号に応じて、前記共通ソース線をソース電圧またはソースバイアス電圧に設定する第５制御手段と、
前記制御信号に応じて、前記共通ゲート線をゲート電圧または前記第１電圧に設定する第６制御手段と、
前記制御信号に応じて、前記共通ソースセンス線とソースセンス端子とを接続、開放する第７制御手段と、から構成され、
前記評価セルは、
ドレインが前記共通ドレイン線に接続され、ソースが前記共通ソース線に接続された被測定トランジスタと、
ゲート選択信号に応じて、前記被測定トランジスタのゲートの接続先を前記共通ゲート線と前記第１電圧との間で切り替える第１制御手段と、
前記被測定トランジスタのゲートが前記共通ゲート線に接続された場合に前記被測定トランジスタのソースを前記共通ソースセンス線に接続し、該被測定トランジスタのゲートが前記第１電圧に接続された場合に該被測定トランジスタのソースを開放する第２制御手段と、から構成される事を特徴とする。
【請求項２】
前記第１制御手段は、一端が前記被測定トランジスタのゲートに接続され、他端が前記共通ゲート線に接続され、ゲート選択信号に応じて開閉状態が制御される第１スイッチと、
一端が前記被測定トランジスタのゲートに接続され、他端に前記第１電圧が印加され、前記第１スイッチと異なる開閉状態に制御される第２スイッチと、を含み、
前記第２制御手段は、一端が前記被測定トランジスタのソースに接続され、他端が前記共通ソースセンス線に接続され、前記第１スイッチと同じ開閉状態に制御される第３スイッチを含み、
前記第３制御手段は、一端が各々の前記共通ドレイン線に接続され、他端が、前記ドレイン電圧が印加されるドレイン電圧印加端子に接続された複数の第４スイッチと、
一端が各々の前記共通ドレイン線に接続され、他端に前記第１電圧が印加される複数の第５スイッチと、を含み、
前記第４制御手段は、一端が各々の前記共通ドレイン線に接続され、他端が前記ドレインセンス端子に接続された複数の第６スイッチを含み、
前記第５制御手段は、一端が各々の前記共通ソース線に接続され、他端が、前記ソース電圧が印加されるソース電圧印加端子に接続された複数の第７スイッチと、
一端が各々の前記共通ソース線に接続され、他端が、前記ソースバイアス電圧が印加されるソースバイアス電圧印加端子に接続された複数の第８スイッチと、を含み、
前記第６制御手段は、一端が各々の前記共通ゲート線に接続され、他端が、前記ゲート電圧が印加されるゲート電圧印加端子に接続された複数の第９スイッチと、
一端が各々の前記共通ゲート線に接続され、他端に前記第１電圧が印加される複数の第１０スイッチと、を含み、
前記第７制御手段は、一端が各々の前記共通ソースセンス線に接続され、他端がソースセンス端子に接続された複数の第１１スイッチを含むことを特徴とする請求項１に記載の半導体評価回路。
【請求項３】
前記複数の第４スイッチと前記複数の第６スイッチは、前記共通ドレイン線の両端に各々接続されることを特徴とする請求項２に記載の半導体評価回路。
【請求項４】
前記複数の第１スイッチから第１１スイッチは、前記被測定トランジスタよりも耐圧が高いトランジスタで構成される事を特徴とする請求項２または請求項３に記載の半導体評価回路。
【請求項５】
前記複数の第１スイッチから第１１スイッチは、ＮＭＯＳトランジスタであることを特徴とする請求項２から請求項４の何れか１項に記載の半導体評価回路。
【請求項６】
前記第１電圧は接地電圧であり、
前記ソースバイアス電圧は、前記接地電圧よりも高いことを特徴とする請求項１から請求項５までの何れか１項に記載の半導体評価回路。
【請求項７】
前記評価セルアレイに属する評価対象の被測定トランジスタに前記ゲート電圧と、前記ソース電圧と、前記ドレイン電圧とを印加する事を特徴とする請求項１から請求項６までの何れか１項に記載の半導体評価回路。
【請求項８】
前記評価セルアレイに属する全ての被測定トランジスタに前記ゲート電圧と、前記ソース電圧と、前記ドレイン電圧とを同時に印加する事を特徴とする請求項１から請求項６までの何れか１項に記載の半導体評価回路。
【請求項９】
前記複数の第１スイッチから第１１スイッチを全て開放して、該複数の第１スイッチから第１１スイッチのリーク電流を測定する事を特徴とする請求項１から請求項６までの何れか１項に記載の半導体評価回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体評価回路に関し、特に多数の半導体素子の特性を評価するための技術に関するものである。
【背景技術】
【０００２】
半導体の微細プロセスを開発する場合、微細素子（トランジスタ、抵抗素子等）の特性の評価解析を行うため、種々の寸法の素子からなるＴＥＧ(Test Element Group)を半導体ウェハー中に作製し、その評価解析結果を基にプロセス条件等を設定することで大量生産に耐えうる素子を開発している。
【０００３】
これまでのプロセス開発では、ＴＥＧ中に作製された個々のトランジスタの特性を評価、解析することで最適なプロセス条件とトランジスタ構造を設定できたが、微細化が進むにつれて複数のトランジスタ間の特性ばらつきが無視できなくなってきた。
また、トランジスタ周辺の状態によってトランジスタに加えられるストレスが変わり、トランジスタの特性が変化するという現象も無視できなくなってきている。
【０００４】
このような状況から、例えば加工レベルが４５ｎｍの微細プロセスでは、隣接したトランジスタであっても両者の特性がばらついてしまうので、ＳＲＡＭ（Static Random Access Memory）等の微小信号をペアトランジスタ（隣接した２つのトランジスタ）で検知するような検知回路、増幅回路は動作マージンが低下するか、あるいは動作不能になることが予測されている。
【０００５】
この場合、個々のトランジスタの評価のみでは十分なデータが得られないため、大量のトランジスタの特性を評価し、統計処理して分析を行ない、システマティックな特性差とばらつきによる特性差とを分離して解析できるような大規模なＴＥＧが必要である。
【０００６】
従来、大規模な素子評価を行うＴＥＧとして、例えば図１（ａ）に示すように複数個のトランジスタをマトリックス状に配置して評価できるＤＭＡ（Device Matrix Array）−ＴＥＧがある（非特許文献１参照）。
【０００７】
同図を参照して従来技術に係るＤＭＡ−ＴＥＧの構成を以下に説明する。ＤＵＴ１１〜ＤＵＴｎｍは被測定トランジスタである。被測定トランジスタＤＵＴ１１〜ＤＵＴ１ｍのドレインは、共通ドレイン線Ｄ１に接続され、ソースは共通ソース線Ｓ１に接続される。共通ドレイン線Ｄ１はスイッチＳＷ２を介してドレイン電圧が供給される共通のドレインフォース線(Drain Force)に接続される。また、共通ドレイン線Ｄ１の電圧をモニターするために、ドレイン電圧センス線ＤＳ１がスイッチＳＷ１を介してドレインセンス線(Drain Sense)に接続される。
【０００８】
また、共通ソース線Ｓ１は共通のソース電源(Source Force)に接続される。さらに、この共通ソース線Ｓ１の電圧をモニターするために、共通ソース線Ｓ１はスイッチＳＷ３を介してソースセンス線(Source Sense)に接続される。なお、上記のスイッチＳＷ１〜ＳＷ３は、図示しないデコーダの出力信号によって制御される。
【０００９】
これらのセットを一組として、上述と同様な接続でｎ番目のセットである被測定トランジスタＤＵＴｎ１〜ＤＵＴｎｍまで設けられている。また、被測定トランジスタＤＵＴ１１〜ＤＵＴｎ１のゲートは共通ゲート線Ｇ１に接続され、同様にして被測定トランジスタＤＵＴ１ｍ〜ＤＵＴｎｍのゲートは共通ゲート線Ｇｍに接続される。
【００１０】
また、共通ゲート線Ｇ１にはゲート選択回路１００を介してゲート電圧ＶＧ１またはゲート非選択電圧ＶＧＸの何れかが供給される。選択信号ＥＮ１がハイレベル（選択）になるとゲート電圧ＶＧ１がゲート線Ｇ１に供給され、選択信号ＥＮ１がローレベル（非選択）になると、ゲート非選択電圧ＶＧＸがゲート線Ｇ１に供給される。ゲート非選択電圧ＶＧＸは通常はゼロボルトであるが、必要に応じてマイナス電圧も設定できる。
このような構成のＤＭＡ−ＴＥＧにより、ｍ×ｎ個の被測定トランジスタＤＵＴ１１〜ＤＵＴｎｍの特性が評価できる。
【００１１】
ここで、上記共通ドレイン線Ｄ１にはｍ個の被測定トランジスタＤＵＴ１１〜ＤＵＴ１ｍが並列接続されているため、各被測定トランジスタにオフリーク電流（トランジスタが完全にオフできずに流れる電流）があると、非選択の被測定トランジスタを通じてリーク電流が流れるため、測定したい被測定トランジスタの特性が正確に評価できなくなる。この場合には、例えばゲート非選択電圧ＶＧＸを−０．２Ｖ程度にして、オフリーク電流を抑えるようにする。
なお、図１（ｂ）はスイッチＳＷ１〜ＳＷ３の回路図である。
【非特許文献１】Yoshiyuki Shimizu, Mitsuo Nakamura, Toshimasa Matsuoka, and Kenji Taniguchi, ``Test structure for precise statistical characteristics measurement of MOSFETs,'' IEEE 2002 Int. Conference on Microelectronic Test Structure ( ICMTS 2002 ), pp. 49-54, April 2002
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述の従来技術に係るＤＭＡ−ＴＥＧによれば、大規模なＤＭＡ−ＴＥＧ（例えばｍ＝ｎ＝５１２、すなわち５１２Ｋ個のトランジスタ評価が出来るＴＥＧ）を構成した場合、共通ドレイン線Ｄ１には５１２個のトランジスタが接続される。ここで、微細トランジスタにオフリーク電流が１０ｐＡ程度流れる場合には、非選択のトランジスタに流れるリーク電流の総和は１０ｐＡ×５１１個＝５．１ｎＡとなり、選択されたトランジスタに流れるドレイン電流に対して無視できないので、高精度な測定が出来ないという問題があった。
【００１３】
この場合、非選択ゲート電圧ＶＧＸに−０．３Ｖを印加するとリーク電流は１桁〜２桁減少するため、リーク電流対策として有効である。しかし、例えばドレイン電圧が１．０Ｖであるとドレイン−ゲート間の電圧差は１．３Ｖとなり、ＧｉＤＬ(Gate induced Drain Leakage)と呼ばれるリーク電流が生じる。すなわち、ドレイン近傍の空乏層がゲート電圧で変調され、表面付近の空乏層に高電界が印加され、Band to Band（半導体のエネルギーバンド間）のリーク電流がドレインから基板に流れてしまい、測定精度が悪化するという問題があった。
【００１４】
また、共通ソース線Ｓ１〜Ｓｎにはソース電圧センス端子（Source Sense）が設けられており、共通ソース線Ｓ１〜Ｓｎの電圧を測定できるが、共通ソース線Ｓ１〜Ｓｎに１本設けられているだけである。従って、例えばＴＥＧの両端に位置するＤＵＴ１１とＤＵＴ1ｍのソース電位は共通ソース線Ｓ１〜Ｓｎの抵抗によって電位差が生じてしまうので、高精度な測定が出来ないという問題もあった。
【００１５】
さらに、微細トランジスタは酸化膜が非常に薄いため、ゲートリーク電流がドレイン、ソースに流れる。ここで、共通ゲート線Ｇ１〜Ｇｍにはそれぞれ５１２個のトランジスタのゲートが並列に接続されているため、上記ゲートリーク電流が無視できず高精度な測定が出来ないという問題もあった。
【００１６】
本発明は上記事情を考慮してなされたもので、その目的は、大規模な半導体素子を高精度に測定できる半導体評価回路を提供する事である。
【課題を解決するための手段】
【００１７】
本発明は上記の課題を解決するためになされたもので、本発明に係る半導体評価回路は、トランジスタ特性を評価するための１または複数の評価セルアレイで構成される半導体評価回路であって、前記評価セルアレイは、マトリクス状に配列されたｎ行ｍ列の評価セルと、各列に属する前記評価セル用のｍ本の共通ゲート線と、各列に属する前記評価セル用のｍ本の共通ソース線と、各列に属する前記評価セル用のｍ本の共通ソースセンス線と、各行に属する前記評価セル用のｎ本の共通ドレイン線と、制御信号に応じて、前記共通ドレイン線をドレイン電圧または第１電圧に設定する第３制御手段と、前記制御信号に応じて、前記共通ドレイン線とドレインセンス端子とを接続、開放する第４制御手段と、前記制御信号に応じて、前記共通ソース線をソース電圧またはソースバイアス電圧に設定する第５制御手段と、前記制御信号に応じて、前記共通ゲート線をゲート電圧または前記第１電圧に設定する第６制御手段と、前記制御信号に応じて、前記共通ソースセンス線とソースセンス端子とを接続、開放する第７制御手段と、から構成され、前記評価セルは、ドレインが前記共通ドレイン線に接続され、ソースが前記共通ソース線に接続された被測定トランジスタと、ゲート選択信号に応じて、前記被測定トランジスタのゲートの接続先を前記共通ゲート線と前記第１電圧との間で切り替える第１制御手段と、前記被測定トランジスタのゲートが前記共通ゲート線に接続された場合に前記被測定トランジスタのソースを前記共通ソースセンス線に接続し、該被測定トランジスタのゲートが前記第１電圧に接続された場合に該被測定トランジスタのソースを開放する第２制御手段と、から構成される事を特徴とする。
本発明によれば、評価対象の被測定トランジスタが属する列以外の列に属する被測定トランジスタのソースに、被測定トランジスタのソースに印加されるソース電圧とは異なるソースバイアス電圧を与えることができる。また、ソースセンス端子とドレインセンス端子が評価対象の被測定トランジスタのソースとドレインにそれぞれ接続されるので、ソース電圧とドレイン電圧を正確に測定できる。それにより、測定精度が高くなる。
また、複数の評価セルアレイを備える事が出来るので、複数組の評価セルアレイに属する被測定トランジスタを同時に測定でき、測定速度が向上する。
【００１８】
上記半導体評価回路において、前記第１制御手段は、一端が前記被測定トランジスタのゲートに接続され、他端が前記共通ゲート線に接続され、ゲート選択信号に応じて開閉状態が制御される第１スイッチと、一端が前記被測定トランジスタのゲートに接続され、他端に前記第１電圧が印加され、前記第１スイッチと異なる開閉状態に制御される第２スイッチと、を含み、前記第２制御手段は、一端が前記被測定トランジスタのソースに接続され、他端が前記共通ソースセンス線に接続され、前記第１スイッチと同じ開閉状態に制御される第３スイッチを含み、前記第３制御手段は、一端が各々の前記共通ドレイン線に接続され、他端が、前記ドレイン電圧が印加されるドレイン電圧印加端子に接続された複数の第４スイッチと、一端が各々の前記共通ドレイン線に接続され、他端に前記第１電圧が印加される複数の第５スイッチと、を含み、前記第４制御手段は、一端が各々の前記共通ドレイン線に接続され、他端が前記ドレインセンス端子に接続された複数の第６スイッチを含み、前記第５制御手段は、一端が各々の前記共通ソース線に接続され、他端が、前記ソース電圧が印加されるソース電圧印加端子に接続された複数の第７スイッチと、一端が各々の前記共通ソース線に接続され、他端が、前記ソースバイアス電圧が印加されるソースバイアス電圧印加端子に接続された複数の第８スイッチと、を含み、前記第６制御手段は、一端が各々の前記共通ゲート線に接続され、他端が、前記ゲート電圧が印加されるゲート電圧印加端子に接続された複数の第９スイッチと、一端が各々の前記共通ゲート線に接続され、他端に前記第１電圧が印加される複数の第１０スイッチと、を含み、前記第７制御手段は、一端が各々の前記共通ソースセンス線に接続され、他端がソースセンス端子に接続された複数の第１１スイッチを含むことを特徴とする。
【００１９】
上記半導体評価回路において、前記複数の第４スイッチと前記複数の第６スイッチは、前記共通ドレイン線の両端に各々接続されることを特徴とする。
この発明では、被測定トランジスタの何れが選択された場合であっても、共通ドレイン線に電流が流れない位置で電圧を測定する事ができる。従って、測定精度が高くなる。
【００２０】
上記半導体評価回路において、前記複数の第１スイッチから第１１スイッチは、前記被測定トランジスタよりも耐圧が高いトランジスタで構成される事を特徴とする。
この発明では、スイッチを構成するトランジスタに起因するリーク電流を削減できる。
【００２１】
上記半導体評価回路において、前記複数の第１スイッチから第１１スイッチは、ＮＭＯＳトランジスタであることを特徴とする。
この発明では、スイッチの面積を小さくする事が出来る。
【００２２】
上記半導体評価回路において、前記第１電圧は接地電圧であり、前記ソースバイアス電圧は、前記接地電圧よりも高いことを特徴とする。
この発明では、評価対象の被測定トランジスタが属する列以外の列に属する非選択の被測定トランジスタのソースに接地電圧よりも高いソースバイアス電圧を印加し、ゲートを接地するので、それら非選択の被測定トランジスタのオフリーク電流を低減させることができる。また、それら非選択の被測定トランジスタのゲート−ドレイン間電圧差を大きくする必要がないため、リーク電流ＧｉＤＬとゲートリーク電流も低減させることができる。
【００２３】
上記半導体評価回路において、前記評価セルアレイに属する評価対象の被測定トランジスタに前記ゲート電圧と、前記ソース電圧と、前記ドレイン電圧とを印加する事を特徴とする。
この発明では、評価対象の被測定トランジスタのみに電圧を印加して評価する事が出来る。
【００２４】
上記半導体評価回路において、前記評価セルアレイに属する全ての被測定トランジスタに前記ゲート電圧と、前記ソース電圧と、前記ドレイン電圧とを同時に印加する事を特徴とする。
この発明では、全ての被測定トランジスタに同時に電圧を印加出来るので、ストレステストを行う事が出来る。
【００２５】
上記半導体評価回路において、前記複数の第１スイッチから第１１スイッチを全て開放して、該複数の第１スイッチから第１１スイッチのリーク電流を測定する事を特徴とする。
この発明では、全ての被測定トランジスタに電圧が印加されないので、スイッチのリーク電流のみを測定する事ができる。
【発明の効果】
【００２６】
本発明によれば、評価対象のトランジスタが属する列以外の列に属する非選択のトランジスタのソースに微小のソースバイアス電圧を印加し、ゲートに接地電圧を印加するようにしたので、それら非選択のトランジスタのオフリーク電流とリーク電流ＧｉＤＬとゲートリーク電流を低減させることができる。従って、大規模な半導体素子を高精度に測定できる半導体評価回路を実現出来る。
【発明を実施するための最良の形態】
【００２７】
＜第１の実施形態＞
以下、図２から図４を参照して本発明の第１の実施形態について説明する。
図２は、本発明の実施形態に係るＤＭＡ−ＴＥＧの回路図である。
同図において、１−１１，２−１１，３−１１，１−１ｍ，２−１ｍ，３−１ｍ，１−ｎ１，２−ｎ１，３−ｎ１，１−ｎｍ，２−ｎｍ，３−ｎｍ、５−１，５−ｎ，７−１，７−ｍはトランジスタ、４−１，４−ｎ，６−１，６−ｎ，８−１，８−ｍ，９−１，９−ｎ，１０−１，１０−ｎ，１１−１，１１−ｎはスイッチ、ＤＵＴ１１，ＤＵＴ１ｍ，ＤＵＴｎ１，ＤＵＴｎｍは被測定トランジスタ、３０−１，３０−ｎはインバータである。
【００２８】
このＤＭＡ−ＴＥＧは、被測定トランジスタを含む基本ユニットがｎ行ｍ列（ｍ，ｎは正の整数）のマトリックスを構成するが、理解を容易にするためにマトリックスの４隅の評価セルのみを図示している。また、被測定トランジスタＤＵＴ１１〜ＤＵＴｎｍは耐圧が低い例えば１Ｖ系の微細トランジスタであり、これら以外のスイッチ等は耐圧が高い例えば３Ｖ系のトランジスタから構成される。
【００２９】
共通ドレイン線Ｄ１には被測定トランジスタＤＵＴ１１とＤＵＴ１ｍのドレインが共通接続される。また、共通ドレイン線Ｄｎには被測定トランジスタＤＵＴｎ１，ＤＵＴｎｍのドレインが共通接続される。
【００３０】
また、被測定トランジスタＤＵＴ１１のソースはドレイン線Ｄ１，Ｄｎと直交する共通ソース線Ｓ１に接続されると共に、トランジスタ３−１１（第３スイッチ）を介して共通ソースセンス線Ｓｓ１に接続される。同様に、被測定トランジスタＤＵＴｎ１のソースは共通ソース線Ｓ１に接続されると共に、トランジスタ３−ｎ１（第３スイッチ）を介して共通ソースセンス線Ｓｓ１に接続される。
【００３１】
また、被測定トランジスタＤＵＴ１ｍのソースはドレイン線Ｄ１，Ｄｎと直交する共通ソース線Ｓｍに接続されると共に、トランジスタ３−１ｍを介して共通ソースセンス線Ｓｓｍに接続される。同様に、被測定トランジスタＤＵＴｎｍのソースは共通ソース線Ｓｍに接続されると共に、トランジスタ３−ｎｍを介して共通ソースセンス線Ｓｓｍに接続される。
【００３２】
さらに、被測定トランジスタＤＵＴ１１のゲートは選択時オンとなるトランジスタ１−１１（第１スイッチ）を介して共通ゲート線Ｇ１に接続され、また、非選択時オンとなるトランジスタ２−１１（第２スイッチ）を介して接地される。同様に、被測定トランジスタＤＵＴｎ１のゲートは選択時オンとなるトランジスタ１−ｎ１（第１スイッチ）を介して共通ゲート線Ｇ１に接続され、また、非選択時オンとなるトランジスタ２−ｎ１（第２スイッチ）を介して接地される。
【００３３】
同様に、被測定トランジスタＤＵＴ１ｍのゲートは選択時オンとなるトランジスタ１−１ｍを介して共通ゲート線Ｇｍに接続され、また、非選択時オンとなるトランジスタ２−１ｍを介して接地される。さらに、被測定トランジスタＤＵＴｎｍのゲートは選択時オンとなるトランジスタ１−ｎｍを介して共通ゲート線Ｇｍに接続され、また、非選択時オンとなるトランジスタ２−ｎｍを介して接地される。
【００３４】
さらに、トランジスタ１−１１，３−１１，１−１ｍ，３−１ｍのゲートは、ゲート選択信号（Gate Sel-1）に共通接続される。また、ゲート選択信号（Gate Sel-1）はインバータ３０−１に入力され、インバータ３０−１の出力はトランジスタ２−１１，２−１ｍのゲートに共通接続される。
【００３５】
同様にトランジスタ１−ｎ１，３−ｎ１，１−ｎｍ，３−ｎｍのゲートは、ゲート選択信号（Gate Sel-n）に共通接続される。また、ゲート選択信号（Gate Sel-n）はインバータ３０−ｎに入力され、インバータ３０−ｎの出力はトランジスタ２−ｎ１，２−ｎｍのゲートに共通接続される。
【００３６】
上述した被測定トランジスタＤＵＴ１１、トランジスタ１−１１，２−１１，３−１１は、基本ユニット（評価セル）Ｕｎｉｔ１−１を構成する。この基本ユニットＵｎｉｔ１−１がｎ行ｍ列のマトリックス状に配列されて評価セルアレイが構成される。また、スイッチとして機能するトランジスタ１−１１，２−１１，３−１１は、基本ユニットＵｎｉｔ１−１の面積を出来るだけ小さくするためＮＭＯＳトランジスタのみで構成している。
そして、この評価セルアレイに以下の構成を更に備えて本実施形態に係るＤＭＡ−ＴＥＧが構成される。
【００３７】
共通ドレイン線Ｄ１，Ｄｎは、被評価トランジスタＤＵＴ１１側においてそれぞれスイッチ４−１，４−ｎ（第４スイッチ）を介してドレインフォース線ＤＦに共通接続され、ドレインフォース線ＤＦはドレインフォース端子（Drain Force；ドレイン電圧印加端子）に接続される。このドレインフォース端子（Drain Force）には、ドレイン電圧が印加される。
【００３８】
また、共通ドレイン線Ｄ１，Ｄｎは、被評価トランジスタＤＵＴ１ｍ側においてそれぞれトランジスタ５−１，５−ｎ（第５スイッチ）を介して接地されると共に、それぞれスイッチ６−１，６−ｎ（第６スイッチ）を介してドレインセンス線ＤＳに共通接続され、ドレインセンス線ＤＳはドレインセンス端子（Drain Sense）に共通接続される。
【００３９】
また、共通ソース線Ｓ１，Ｓｎは、それぞれスイッチ１１−１，１１−ｍ（第７スイッチ）を介してソースフォース線ＳＦに共通接続され、ソースフォース線ＳＦは電流計２０の一端に接続される。電流計２０の他端はソースフォース端子（Source Force；ソース電圧印加端子）に接続される。このソースフォース端子（Source Force）には、ソース電圧が印加される。
【００４０】
また、共通ソース線Ｓ１，Ｓｎは、それぞれスイッチ８−１，８−ｍ（第８スイッチ）を介してソースバイアス線ＳＢに共通接続され、ソースバイアス線ＳＢはソースバイアス端子（Source Bias；ソースバイアス印加端子）に共通接続される。このソースバイアス端子（Source Bias）には、ソースバイアス電圧が印加される。
【００４１】
さらに、共通ソースセンス線Ｓｓ１，Ｓｓｍは、それぞれスイッチ９−１，９−ｍ（第１１スイッチ）を介してソースセンス線ＳＳに共通接続され、ソースセンス線ＳＳはソースセンス端子（Source Sense）に共通接続される。
【００４２】
また、共通ゲート線Ｇ１，Ｇｍは、それぞれスイッチ１０−１，１０−ｍ（第９スイッチ）を介してゲートフォース線ＧＦに共通接続され、ゲートフォース線ＧＦはゲートフォース端子（Gate Force；ゲート電圧印加端子）に接続される。このゲートフォース端子（Gate Force）には、ゲート電圧が印加される。また、共通ゲート線Ｇ１，Ｇｍは、それぞれトランジスタ７−１，７−ｍ（第１０スイッチ）を介して接地される。
【００４３】
図示されていない評価セルに対しても上記と同様の接続がなされ、このＤＭＡ−ＴＥＧは評価セルアレイの各列に属する評価セル用のｍ本の共通ゲート線と、各列に属する評価セル用のｍ本の共通ソース線と、各列に属する評価セル用のｍ本の共通ソースセンス線と、各行に属する評価セル用のｎ本の共通ドレイン線とを備える。
【００４４】
なお、上記トランジスタ１−１１〜１−ｎｍ，２−１１〜２−ｎｍ，３−１１〜３−ｎｍ，５−１〜５−ｎ，７−１〜７−ｍ、スイッチ４−１〜４−ｎ，６−１〜６−ｎ、８−１〜８−ｍ，９−１〜９−ｎ，１０−１〜１０−ｎ，１１−１〜１１−ｎは、それぞれ図示しないデコーダから出力される制御信号によって開閉状態が制御される。デコーダを含んだ全体構成については後述する。
【００４５】
ここで、上記トランジスタ１−１１〜１−ｎｍ，２−１１〜２−ｎｍとデコーダは、本発明における第１制御手段として機能し、上記トランジスタ３−１１〜３−ｎｍとデコーダは、本発明における第２制御手段として機能する。
また、上記トランジスタスイッチ４−１〜４−ｎ，５−１〜５−ｎとデコーダは、本発明における第３制御手段として機能し、上記スイッチ６−１〜６−ｎとデコーダは、本発明における第４制御手段として機能する。さらに、上記スイッチ８−１〜８−ｍ，１１−１〜１１−ｍは、本発明における第５制御手段として機能し、上記スイッチ１０−１〜１０−ｍとトランジスタ７−１〜７−ｍとデコーダは、本発明における第６制御手段として機能する。また、上記スイッチ９−１〜９−ｍとデコーダは、本発明における第７制御手段として機能する。
【００４６】
次に、図３を参照してこのＤＭＡ−ＴＥＧの動作を説明する。
以下、被測定トランジスタＤＵＴ１１を評価対象として選択する場合を考える。まず、スイッチ４−１，９−１，１０−１，１１−１が図示しないデコーダにより選択されてオンする。また、ゲート選択信号（Gate Sel-1）がハイレベル（図中に示した“１”）に設定されトランジスタ１−１１，３−１１がオンし、ゲートにローレベル“０”が印加されるトランジスタ２−１１がオフする。また、スイッチ７−１、８−１はオフに制御される。
【００４７】
また、ドレインフォース端子（Drain Force）には図示しない電源により１Ｖが印加され、ゲートフォース端子（Gate Force）には図示しない電源により１Ｖが印加され、ソースフォース端子（Source Force）には図示しない電源により０Ｖが印加される。これにより、共通ゲート線Ｇ１に１Ｖ、共通ドレイン線Ｄ１に１Ｖ，共通ソース線Ｓ１にＶｓｓ（０Ｖ；第１電圧）が印加される。
【００４８】
また、ソースフォース端子（Source Force）に印加される電圧が０Ｖであっても、共通ソース線Ｓ１とスイッチ１１−１とが有する抵抗成分を介して被測定トランジスタＤＵＴ１１のソースからソースフォース端子（Source Force）に電流が流れることで、被測定トランジスタＤＵＴ１１のソース電圧に０Ｖからの浮きが生じる。ここで、共通ソースセンス線Ｓｓ１にはトランジスタ３−１１を介して被測定トランジスタＤＵＴ１１のソース電圧が印加されるので、そのソース電圧をソースセンス端子（Source Sense）に接続される図示しない電圧計で検知し、検知された電圧を基にソースフォース端子（Source Force）に接続される図示しない電源の電圧を調整して被測定トランジスタＤＵＴ１１のソース電圧を正確に０Ｖに設定できる（ケルビン測定）。
そして、電流計２０を用いて被測定トランジスタＤＵＴ１１に流れる電流が測定される。
【００４９】
また、同様の手法により、被測定トランジスタＤＵＴ１１のドレイン電圧をドレインセンス端子（Drain Sense）に接続される図示しない電圧計で検知し、検知された電圧を基にドレインフォース端子（Drain Force）に接続される図示しない電源の電圧を調整して被測定トランジスタＤＵＴ１１のドレイン電圧を正確に１Ｖに設定できる。
【００５０】
なお、ドレインセンス端子（Drain Sense）は、共通ドレイン線Ｄ１の配線抵抗によって電圧降下が発生しても被測定トランジスタＤＵＴ１１のドレイン電圧を正確に検知できるようにするため、ドレインフォース端子（Drain Force）の反対側に配置される。この配置によって、被測定トランジスタＤＵＴ１１〜ＤＵＴ１ｍの何れを選択した場合であっても正確にドレイン電圧を検知できる。
【００５１】
次に、非選択である被測定トランジスタＤＵＴ１ｍについて説明する。図示しないデコーダによりスイッチ１０−ｍがオフに、スイッチ７−ｍがオンに制御されるため、共通ゲート線Ｇｍは０Ｖとなる。また、前述のゲート選択信号（Gate Sel-1）によりトランジスタ１−１ｍはオンであり、トランジスタ２−１ｍはオフであるため、被測定トランジスタＤＵＴ１ｍのゲートには０Ｖが印加され、オフとなる。
【００５２】
ここで、スイッチ１１−ｍはオフ、スイッチ８−ｍはオンであるため、共通ソース線Ｓｍにはソースバイアス端子（Source Bias）に接続された図示しない電源によって０．３Ｖが印加され、被測定トランジスタＤＵＴ１ｍのゲート−ソース間電圧差は−０．３Ｖとなり、オフリークが削減される。
なお、ソースバイアス端子（Source Bias）に印加する電圧は、リーク電流が発生しない電圧に調整される。
また、トランジスタ３−１ｍはオンであるが、スイッチ９−ｍはオフであるのでソースセンス端子（Source Sense）には影響を与えない。
【００５３】
続いて、非選択である被測定トランジスタＤＵＴｎ１について説明する。図示しないデコーダによりゲート選択信号（Gate Sel-n）がローレベル“０”に制御されるので、トランジスタ１−ｎ１がオフし、トランジスタ２−ｎ１がオンする。従って、被測定トランジスタＤＵＴｎ１のゲートには０Ｖが印加される。また、スイッチ４−ｎがオフ、スイッチ６−ｎがオフ、トランジスタ５−ｎがオンに制御されるので、共通ドレイン線Ｄｎが０Ｖとなる。従って、被測定トランジスタＤＵＴｎ１は完全にオフとなり、リーク電流は生じない。
【００５４】
次に、非選択である被測定トランジスタＤＵＴｎｍについて説明する。トランジスタ１−ｎｍ，３−ｎｍはオフ、トランジスタ２−ｎｍはオン、スイッチ４−ｎはオフ、スイッチ６−ｎ，８−ｍはオン、トランジスタ５−ｎはオンであるので、被測定トランジスタＤＵＴｎｍのゲートは０Ｖ、ドレインは０Ｖ、ソースは０．３Ｖとなる。この条件下では、オフリークが図中に矢印で示した経路３００に沿って逆流する可能性があるが、ドレイン電圧が０．３Ｖ程度ではオフリークも非常に少なく、また、オフリークがあってもスイッチ５−ｎを介してＶＳＳに流れるので、ドレインセンス端子（Ｄｒａｉｎ  Ｓｅｎｓｅ）には流れず、測定精度に影響を与えない。
【００５５】
上述した構成では、同一の行に属する被測定トランジスタのソースはソース毎にケルビン測定を行える構成として、ドレインは共通ドレイン線を利用してケルビン測定を行える構成としていている（４端子ケルビン測定）。ゲートはケルビン測定を行なわないが、共通ゲート線に流れる電流はゲートリーク電流のみであり、その大きさは無視できるので特に問題はない。また、ドレインに大電流が流れるとレイアウトの場所依存性が出てくるが、静特性を測定する場合には、ＭＯＳトランジスタの特性上、５極管特性（飽和領域での特性）はドレイン電圧依存性が非常に小さくなるので、測定誤差は小さくなり大きな問題とはならない。
上述した４端子ケルビン測定を用いて被測定トランジスタＤＵＴ１１のドレイン電圧とソース電圧を正確に設定できるので、測定精度が向上する。
【００５６】
このような構成のＤＭＡ−ＴＥＧを用いれば、微細トランジスタのオフリークが対策出来、３端子ケルビン測定を行う事が出来、ゲートリーク電流及びリーク電流ＧｉＤＬが対策出来るので、高精度な測定が行える大規模ＤＭＡ−ＴＥＧが提供できる。
【００５７】
図４には、デコーダを含めたＤＭＡ−ＴＥＧの全回路図を示す。
このＤＭＡ−ＴＥＧは、図２に示した回路に、アドレスバッファ（Address Buffer）と、Xアドレス用プリデコーダ（Pre Dec(X)）と、Yアドレス用プリデコーダ（Pre Dec(Y)）と、Xアドレス用メインデコーダ（Main Dec(X)）と、Yアドレス用メインデコーダ（Main Dec(Y)）と、パッド（AX0〜AX8, AY0〜AY8, Drain Force, Drain Source, Source Force, Source Sense, Gate, GND, Source Bias, DUT Sub, 3V Tr Sub, VDD(3V), VSS(3V)）とを加えて構成される。Xアドレス用メインデコーダ（Main Dec(X)）は、デコーダＭＤＸ１〜ＭＤＸ５１２により構成され、Yアドレス用メインデコーダ（Main Dec(Y)）はデコーダＭＤＹ１〜ＭＤＵ５１２により構成される。また、このＤＭＡ−ＴＥＧは基本ユニットＵｎｉｔ１−１〜Ｕｎｉｔ５１２−５１２からなる５１２×５１２の評価セルアレイを構成する。
【００５８】
パッドから９本のＸアドレス信号ＡＸ０〜ＡＸ８と、９本のＹアドレス信号ＡＹ０〜ＡＹ８がそれぞれアドレスバッファ（Address Buffer）を介してXアドレス用プリデコーダ（Pre Dec(X)）と、Yアドレス用プリデコーダ（Pre Dec(Y)）に入力される。そして、Xアドレス用プリデコーダ（Pre Dec(X)）から出力される信号はXアドレス用メインデコーダ（Main Dec(X)）に入力され、Xアドレス用メインデコーダ（Main Dec(X)）から出力される制御信号が各スイッチを制御する。同様にして、Ｙアドレス用プリデコーダ（Pre Dec(Y)）から出力される信号はYアドレス用メインデコーダ（Main Dec(Y)）に入力され、Yアドレス用メインデコーダ（Main Dec(Y)）から出力される制御信号が各スイッチを制御する。
このＤＭＡ−ＴＥＧは５１２Ｋ個の被測定トランジスタから構成され大規模でありながら、評価対象外の被測定トランジスタからのリーク電流が少なく、４端子ケルビン測定が可能であるために高精度な測定が行える。
【００５９】
＜第２の実施形態＞
次に、図５から図１３を参照して本発明の第２の実施形態について説明する。
図５は、図４のＤＭＡ−ＴＥＧにテストモードを追加するための回路である。
同図（ａ）に示すテストモードに対応したアドレスバッファ回路は、図４のＤＭＡ−ＴＥＧにおけるＸアドレス信号ＡＸ０〜ＡＸ８，ＡＹ０〜ＡＹ８が入力されるアドレスバッファ（Address Buffer）と置換される。
また、同図（ｂ）に示したテスト信号入力回路が２つ追加される。
【００６０】
テスト信号ＴＥＳＴ１，ＴＥＳＴ２は、２つのテスト信号入力回路にそれぞれ入力され、反転テスト信号ＴＥＳＴ１Ｂ，ＴＥＳＴ２Ｂがそれぞれ出力される。この反転テスト信号ＴＥＳＴ１Ｂ，ＴＥＳＴ２Ｂは、上述したテストモードに対応したアドレスバッファ回路の全てに入力される。
【００６１】
次に、このテスト回路が追加されたＤＭＡ−ＴＥＧの動作を表１、表２を参照して説明する。
まず、表１に示すように、テスト信号ＴＥＳＴ１＝ＴＥＳＴ２＝‘０’の時はノーマルモードであり、第１の実施形態で説明した通常のＤＭＡ−ＴＥＧとして動作する。
また、テスト信号ＴＥＳＴ１＝‘１’，ＴＥＳＴ２＝‘０’の時は、アドレスバッファ出力信号ａｘｉ、ａｘｉｂはともに‘１’となり、図４に示したＤＭＡ−ＴＥＧの被評価トランジスタは全選択状態となる。
【００６２】
一方、テスト信号ＴＥＳＴ２＝‘１’の時は、テスト信号ＴＥＳＴ１の状態にかかわらず、アドレスバッファ出力ａｘｉ、ａｘｉｂはともに‘０’となり、図４に示したＤＭＡ−ＴＥＧの被評価トランジスタは全非選択状態となる。
【００６３】
【表１】
2008140862.tif 000003
【００６４】
ここで、全選択状態のときに、図４に示したゲートフォースパッド(Gate Force)、ドレインフォースパッド（Drain Force）、ソースフォースパッド（Source Force）を介して被測定トランジスタに電圧を印加する事により、ストレステストを行う事ができる。
【００６５】
表２は、被測定トランジスタのゲートをＧＦ、ドレインをＤＦ、ソースをＳＦとして、それらに印加する電圧とストレステストモードとの関係を記載している。具体的には、ゲートストレスモード、ドレインストレスモード１、ドレインストレスモード２の何れかを選択して表２に示す様に電圧を印加すると、その電圧が全ての被測定トランジスタＤＵＴに同時に印加され、短時間でストレステストを行うことが出来る。
また、ＴＥＳＴ２＝‘１’とすると全ての被測定トランジスタに接続されるスイッチがオフとなるので、全ての被測定トランジスタが全非選択となって電圧が印加されず、スイッチのオフリーク電流を測定することが出来る。
【００６６】
【表２】
2008140862.tif 000004
【００６７】
次に、スイッチのオフリークについて述べる。例えば、後述する計算により、スイッチの大きさは例えばＮＭＯＳトランジスタの場合Ｌ（ゲート長）／Ｗ（ゲート幅）＝０．６ｕｍ／２０ｕｍの大きさが必要となる。このとき、例えばドレインフォース線ＤＦに接続されるスイッチを考えると、スイッチの数は５１２個あるので、スイッチの合計のＷ（ゲート幅）は１０２４０ｕｍとなり、巨大なトランジスタとなる。通常の３Ｖ系のトランジスタでは、オフリーク電流は単位Ｗ（ゲート幅）当たり（すなわちＷ＝１ｕｍ当たり）１０−１４Ａ（０．０１ｐＡ）〜１０−１３Ａ（０．１ｐＡ）程度なので、Ｗ＝１０２４０ｕｍのトランジスタのオフリーク電流は約１００ｐＡ〜１ｎＡ程度となる。
【００６８】
通常、被測定トランジスタの閾値を測定する場合には１００ｎＡ〜１μＡ程度の電流値で判断するので、この場合はスイッチのオフリーク電流は無視できるレベルであるが、もし３Ｖトランジスタの出来具合が悪く、単位あたりのオフリーク電流が１０−１２（１ｐＡ）程度に悪化すると、オフリーク電流が１０ｎＡも流れてしまい、精度の良い被測定トランジスタの評価が出来なくなる。この場合は、前述した全非選択テストモードによりオフリーク電流の判定をしておく必要がある。
【００６９】
次に、スイッチの最適化について説明する。
上述してきた例ではスイッチとしてＣＭＯＳタイプを使用してきたが、ここで、ＣＭＯＳタイプのスイッチとＮＭＯＳのみのスイッチの比較を行う。
図６（ａ）にＣＭＯＳタイプのスイッチ、同図（ｂ）にＮＭＯＳタイプのスイッチを示す。この２つのタイプのスイッチを比較するために、まずＰＭＯＳトランジスタとＮＭＯＳトランジスタの負荷特性の比較を行う。
【００７０】
図７にＰＭＯＳトランジスタとＮＭＯＳトランジスタの負荷特性を示す。同図は、ある製造プロセスにおけるＰＭＯＳトランジスタとＮＭＯＳトランジスタのドレイン電圧Ｖｄをパラメータとした時のドレイン電流Ｉｄ（縦軸）と出力電圧Ｖｏｕｔ（横軸）の関係を表す図である。同図に特性を示したＰＭＯＳトランジスタの大きさはＬ／Ｗ＝０．６／２０μｍ、ＮＭＯＳトランジスタの大きさはＬ／Ｗ＝０．６／１０μｍである。
【００７１】
ＰＭＯＳトランジスタの特性は、ドレイン電圧Ｖｄ＝１．２Vの時は出力電圧Ｖｏｕｔによらず、ほとんど電流は流れない。その理由は、ＰＭＯＳトランジスタの閾値が高いので電流駆動能力が下がるためである。即ち、ＰＭＯＳトランジスタを流れる電流は、飽和領域では｜（Ｖｇ−Ｖｄ−Ｖｔｈｐ）｜の二乗に比例するので、閾値Ｖｔｈｐ＝０．８Ｖとすると｜Ｖｇ−Ｖｄ−Ｖｔｈｐ｜＝｜０−１．２−０．８｜＝０．４Ｖとなり電流駆動能力が小さい事が分かる。なお、ドレイン電圧Ｖｄを高くすると電流駆動能力は大きくなる。
【００７２】
一方、ＮＭＯＳトランジスタはゲート電圧が３．３Ｖなので、閾値Ｖｔｈｎ＝０．８Ｖとしても３極菅領域で動作するため負荷特性はほぼ直線となり、例えば出力電圧Ｖｏｕｔ＝１．０Ｖのときドレイン電流Ｉｄ＝５００μＡの電流を流そうとすれば、ドレイン電圧Ｖｄ＝１．２Ｖで良い。従って、１Ｖ系の被測定トランジスタＤＵＴを評価する場合のスイッチ（例えば図２に示したスイッチ４−１〜４−ｎ，６−１〜６−ｎ、８−１〜８−ｍ，９−１〜９−ｎ，１０−１〜１０−ｎ，１１−１〜１１−ｎ）は、ＮＭＯＳトランジスタのみの構成で問題ないことがわかる。これにより、スイッチ及び評価ユニットの面積を小さく出来る。
【００７３】
次に、本発明のＤＭＡ−ＴＥＧに用いるスイッチの大きさを設定する。
図８に被測定トランジスタとスイッチの等価回路図を示す。まず、被測定トランジスタＤＵＴに流れる最大電流を決める。測定したい被測定トランジスタＤＵＴの寸法を最大Ｌ／Ｗ＝０．０６／２μｍのＮＭＯＳトランジスタとすると、例えばある製造プロセスにおいてはドレイン電圧Ｖｄ＝ゲート電圧Ｖｇ＝１．０Ｖの条件で約１ｍＡのドレイン電流が流れる。
【００７４】
図７に示したシミュレーション結果から、被測定トランジスタＤＵＴのドレイン電圧Ｖｄを１．０Ｖにしてドレインスイッチ（Drain SW）に１ｍＡを流すためには、ドレインスイッチ（Drain SW）のドレインとソースに印加される電圧がそれぞれ１．２Ｖ、１．０Ｖである事が分かるので、ドレインスイッチ（Drain SW）の寸法はＷ＝２０μｍが必要である。同様に、ソーススイッチ（Source SW）の寸法もＷ＝２０μｍに設定すれば良い。このとき、ソース電圧ＶＳｆｏｒｃｅ＝−０．２Ｖとなる。すなわち、この場合、ドレインスイッチ（Drain SW）及びソーススイッチ（Source SW）の抵抗値は、それぞれ２００Ωに設定された事になる。
【００７５】
ドレインフォース電圧ＶＤｆｏｒｃｅ（１．２Ｖ）と被測定トランジスタＤＵＴのドレイン電圧Ｖｄ（１．０Ｖ）の電圧差を０．２Ｖに設定したのは、後述するテスターを用いた四端子ケルビン測定を高速化するためである。
【００７６】
次に、このＤＭＡ−ＴＥＧの測定について説明する。
図９に四端子ケルビン測定時のテスター系の概略図を示す。同図には、被測定トランジスタＤＵＴに接続されたドレインフォースパッド（Drain Force Pad）およびドレインセンスパッド（Drain Sense Pad）が、フォースプローブ（Force Probe）およびセンスプローブ（Sense Probe）と同軸ケーブル９０１とを介してテスター９００へ接続される経路が示されている。また、ＤＭＡ−ＴＥＧ内のドレインフォースパッド（Drain Force Pad）と被測定トランジスタＤＵＴまでの総抵抗を抵抗Ｒｆｏｒｃｅ、ドレインセンスパッド（Drain Sense Pad）から被測定トランジスタＤＵＴまでの総抵抗を抵抗Ｒｓｅｎｓｅとする。
【００７７】
ここで、テスター９００における測定に要する時間は、基本的には被測定トランジスタＤＵＴのドレイン端子からテスター９００へ接続されるまでの信号経路上の抵抗、寄生容量に依存して決まる。単体トランジスタの四端子ケルビン測定を行う場合は、抵抗Ｒｆｏｒｃｅ，Ｒｓｅｎｓｅはほとんどゼロであり、またテスター９００のプローブ系の抵抗、寄生容量はそれほど大きくないので、測定時間には影響しない。しかしながら、ＤＭＡ−ＴＥＧの場合は、設計の仕方によっては抵抗Ｒｆｏｒｃｅ，Ｒｓｅｎｓｅの値が大きくなり、この抵抗Ｒｆｏｒｃｅ，Ｒｓｅｎｓｅが大きくなると、場合によっては測定系の時定数が大きくなり測定時間が長くなるという問題が生じる。
従って、抵抗Ｒｆｏｒｃｅ，Ｒｓｅｎｓｅの値は測定時間を考慮して決める必要がある。以下に、ＤＭＡ−ＴＥＧの各配線とスイッチの抵抗値を示す。
【００７８】
図１０に、ＤＭＡ−ＴＥＧの各配線が有する抵抗値を説明するための回路図を示す。このＤＭＡ−ＴＥＧの構成は、１ブロックとして基本ユニットＵｎｉｔが縦方向（列方向）に５１２個、横方向（行方向）に１２８個並んで基本ブロック（評価セルアレイ）を構成しており、この基本ブロックが４個横（行方向）に並ぶ事により、全体で縦５１２個、横１２８×４＝５１２個の被測定トランジスタが配列されたＤＭＡ−ＴＥＧを構成する。１つの基本ユニットＵｎｉｔの大きさは、縦、横共に９μｍである。
【００７９】
ここでは、最大の配線抵抗を見積もるために、基本ユニットＵｎｉｔ５１２−１２８について考える。基本ユニットＵｎｉｔ５１２−１２８は、共通ドレイン線Ｄ５１２とスイッチ４−５１２とドレインフォース線ＤＦを介してドレインフォースパッド（Drain Force）に接続され、スイッチ６−５１２とドレインセンス線ＤＳを介してドレインセンスパッド（Drain Sense）に接続され、共通ソース線Ｓ１２８とスイッチ１１−１２８とソースフォース線ＳＦを介してソースフォースパッド（Source Force）に接続され、共通ソースセンス線ＳＳ１２８とスイッチ９−１２８とソースセンス線ＳＳを介してソースセンスパッド（Source Sense）に接続されている。
【００８０】
これらの経路が有する抵抗は、主にスイッチ４−５１２，６−５１２，９−１２８，１１−１２８を構成するトランジスタの抵抗とメタル配線抵抗である。同図において、メタルで配線される経路にはメタルの配線幅と抵抗値Ｒ１〜Ｒ４が示されている。例えば、ドレインフォースパッド（Drain Force）に接続されるドレインフォース線ＤＦは、抵抗値Ｒ１となる配線幅２０μｍに設定する。
【００８１】
図１１に、このＤＭＡ−ＴＥＧの配線抵抗を加えた等価回路図を示す。同図（ａ）は被測定トランジスタのドレイン系の抵抗値を示し、同図（ｂ）はソース系の抵抗値を示す。図１０を参照して、以下に配線抵抗を見積もる過程を示す。図１１（ａ）に示すドレイン系の場合、ドレインフォース線ＤＦは縦方向（列方向）の配線であり、１つの基本ユニットＵｎｉｔ当たりの配線長は９μｍなので、全体の配線長は９μｍ×５１２＝４６０８μｍとなる。ここで、ドレインフォースパッド（Drain Force）までの配線の距離を考慮して加算すると、ドレインフォース線ＤＦの長さは約６０００μｍとなる。配線幅を２０μｍに設定すると、メタル配線の単位長さ当たりの抵抗値ρｓ＝０．１８Ω／□なので、ドレインフォース線ＤＦの総抵抗Ｒ１は、Ｒ１＝６０００÷２０×０．１８＝５４Ωとなる。
【００８２】
同様に、共通ドレイン線Ｄ５１２は基本ユニット内の配線長が９μｍなので、全体の配線長は９μｍ×１２８＝１１５２μｍとなる。配線幅を３μｍに設定したので、共通ドレイン線Ｄ５１２の抵抗値Ｒ２は、Ｒ２＝１１５２÷３×０．１８＝６９Ωとなる。同様に、ドレインセンス線ＤＳの抵抗値Ｒ３は、Ｒ３＝１０８Ωとなる。
【００８３】
次に、スイッチの抵抗を見積もる。ドレインフォースパッド（Drain Force）側のスイッチ４−５１２のトランジスタサイズはＷ＝２０μｍ、ドレインセンスパッド（Drain Sense）側のスイッチ６−５１２のトランジスタサイズはＷ＝２μｍであるので、それぞれの抵抗値は図７を用いて説明した見積により２００Ω、２０００Ωとなる。従って、図１１（ａ）に示すように、ドレインフォースパッド（Drain Force）から被測定トランジスタＤＵＴのドレインまでの抵抗は３２３Ω、被測定トランジスタＤＵＴのドレインからドレインセンスパッド（Drain Sense）までの抵抗は２１０８Ωとなる。
【００８４】
同様にして、図１１（ｂ）に示すソース系の抵抗値を計算すると、ソースフォース線ＳＦの抵抗値Ｒ１＝５４Ω、共通ソース線Ｓ１２８の抵抗値Ｒ２＝２７６Ω、共通ソースセンス線Ｓｓ１２８の抵抗値Ｒ３＝２７００Ω、ソースセンス線ＳＳの抵抗値Ｒ４＝１０８Ωとなる。従って、ソースフォースパッド（Source Force）から被測定トランジスタＤＵＴのソースまでの抵抗は４３０Ω、被測定トランジスタＤＵＴからソースセンスパッド（Source Sense）までの抵抗値は３８０８Ωとなる。ここで、各パッドから被測定トランジスタＤＵＴの各端子までの抵抗値は、図９を参照して説明したテスター測定系の考察より測定時間を考慮して、５００Ω以下に設定した。
【００８５】
次に、図１２に、このＤＭＡ−ＴＥＧの全体のブロック図を示す。同図において、アドレス入力、テスト端子等の入力パッドは記載を省略してある。
同図において、１２００はカラムアドレスバッファ、１２０１はローアドレスバッファ、１２０２はカラムプリデコーダ、１２０３はロープリデコーダ、１２１０−１〜１２１０−４はカラムデコーダ＆ＳＷ、１２２０−１〜１２２０−４はローデコーダ＆ＳＷ、１２３０−１〜１２３０−４は評価セルアレイである。
【００８６】
評価セルアレイ１２３０−１〜１２３０−４は４分割して構成されており、前述してきた様にドレインの配線抵抗を削減している。また、本構成では、ドレインフォースパッド（Drain Force）、ドレインセンスパッド（Drain Sense）、ソースフォースパッド（Source Force）、ソースセンスパッド（Source Sense）の４端子は、４つに分割した評価セルアレイ１２３０−１〜１２３０−４のそれぞれに設けて出来るだけ配線抵抗の削減を図っている。
【００８７】
被測定トランジスタＤＵＴに接続されるゲートパッド（DUT Gate）、Ｓｕｂ電圧パッド（DUT Sub）、ソースバイアス入力パッド（Source Bias）、３Ｖ系トランジスタのＶｃｃ（3V Tr Vcc），ＧＮＤ（3V Tr GND）等は抵抗値がほとんど問題にならないので、各アレイで共通でも良い。もちろん、トータル端子数に余裕がある場合には、例えばゲートパッド（DUT Gate）は評価セルアレイ毎に設ける等の自由度はある。
【００８８】
また、端子数に制限があり、配線抵抗を多少緩和しても良い場合には、４つの評価セルアレイで別々に設けられているドレインフォースパッド（Drain Force）、ドレインセンスパッド（Drain Sense）、ソースフォースパッド（Source Force）、ソースセンスパッド（Source Sense）の４端子を共通にしても良い。
【００８９】
次に、このＤＭＡ−ＴＥＧの動作を説明する。
まず、図示しないアドレス入力パッドからアドレスがカラムアドレスバッファ１２００とローアドレスバッファ１２０１に入力される。カラムアドレスバッファ１２００は、入力されたアドレスに応じた信号をカラムプリデコーダ１２０２に出力し、カラムプリデコーダ１２０２は、その信号をデコードしてカラムデコーダ＆ＳＷ１２１０−１〜１２１０−４に出力する。カラムデコーダ＆ＳＷ１２１０−１〜１２１０−４は、入力された信号に応じて内部のスイッチの開閉状態を制御して、アドレスに対応した評価セルアレイ１２３０−１〜１２３０−４内のそれぞれの被測定トランジスタにソースフォースパッド（Source Force）とソースセンスパッド（Source Sense）を接続する。
【００９０】
同様にして、ローデコーダ＆ＳＷ１２２０−１〜１２２０−４は、入力された信号に応じて内部のスイッチの開閉状態を制御して、アドレスに対応した評価セルアレイ１２３０−１〜１２３０−４内のそれぞれの被測定トランジスタにドレインフォースパッド（Drain Force）とドレインセンスパッド（Drain Sense）とゲートパッド（DUT Gate）を接続する。
【００９１】
そして、各パッドに電圧を印加して、第１の実施形態と同様に被測定トランジスタの評価が行える。ここで、このＤＭＡ−ＴＥＧでは、４つの評価セルアレイ１２３０−１〜１２３０−４のそれぞれに属する４つの被測定トランジスタを同時に測定できるので、評価速度が４倍に向上する。
また、前述したテストモードに設定する事もできる。
【００９２】
次に、基本ユニットのレイアウトの概略図を図１３に示す。この概略図はｎ行ｍ列に属する基本ユニットＵｎｉｔｎ−ｍを示し、理解を容易にするためにコンタクトホール、ビアホール等は省略して各構成要素の概略的な配置を表している。
同図において、１３００は被測定トランジスタＤＵＴｎｍのレイアウトを表し、１３１０はトランジスタ１−ｎｍ，２−ｎｍ，３−ｎｍのレイアウトを表す。
【００９３】
同図に示す様に、被測定トランジスタＤＵＴｎｍは基本ユニットＵｎｉｔｎ−ｍの右下に位置し、３個の３V系のスイッチ用のトランジスタ１−ｎｍ，２−ｎｍ，３−ｎｍは左側に位置する。１Ｖ系の被測定トランジスタＤＵＴｎｍと３Ｖ系のスイッチ用のトランジスタ１−ｎｍ，２−ｎｍ，３−ｎｍは、それぞれが配置されるウェルＷｅｌｌを分離して、それぞれのウェルＷｅｌｌの電位はそれぞれ設定される。
このように１つの基本ユニットＵｎｉｔｎ−ｍに属する被測定トランジスタＤＵＴｎｍとトランジスタ１−ｎｍ，２−ｎｍ，３−ｎｍは隣接して配置される。
【００９４】
以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
例えば、被測定トランジスタの個数は上述した例に限られない。また、行と列の関係を入れ替えても良い。
また、第１の実施形態で説明したＤＭＡ−ＴＥＧに用いられるスイッチは、ＮＭＯＳトランジスタでも良い。
【図面の簡単な説明】
【００９５】
【図１】従来技術に係るＤＭＡ−ＴＥＧの回路図である。
【図２】本発明の第１の実施形態に係るＤＭＡ−ＴＥＧの回路図である。
【図３】同上のＤＭＡ−ＴＥＧの動作を説明するための回路図である。
【図４】同上のデコーダを含めたＤＭＡ−ＴＥＧの全回路図である。
【図５】本発明の第２の実施形態に係るＤＭＡ−ＴＥＧにテストモードを追加するための回路である。
【図６】同上のＣＭＯＳタイプのスイッチとＮＭＯＳタイプのスイッチを示す回路図である。
【図７】同上のＰＭＯＳトランジスタとＮＭＯＳトランジスタの負荷特性図である。
【図８】同上の被測定トランジスタとスイッチの等価回路図である。
【図９】同上の四端子ケルビン測定時のテスター系の概略図である。
【図１０】同上のＤＭＡ−ＴＥＧの各配線が有する抵抗値を説明するための回路図である。
【図１１】同上のＤＭＡ−ＴＥＧの配線抵抗を加えた等価回路図である。
【図１２】同上のＤＭＡ−ＴＥＧの全体のブロック図である。
【図１３】同上のＤＵＴユニットのレイアウト図である。
【符号の説明】
【００９６】
１−１１，２−１１，３−１１，１−１ｍ，２−１ｍ，３−１ｍ，１−ｎ１，２−ｎ１，３−ｎ１，１−ｎｍ，２−ｎｍ，３−ｎｍ、５−１，５−ｎ，７−１，７−ｍ  トランジスタ、４−１，４−ｎ，５−１，５−ｎ，６−１，６−ｎ、８−１，８−ｎ，９−１，９−ｎ，１０−１，１０−ｎ，１１−１，１１−ｎ  スイッチ、ＤＵＴ１１，ＤＵＴ１ｍ，ＤＵＴｎ１，ＤＵＴｎｍ  被測定トランジスタ、３０−１，３０−ｎ  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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