(57)【要約】【課題】エッチングプロセスのゆらぎによるばらつきを抑制することのできる半導体装置の製造方法を提供する。【解決手段】半導体基板上に、第１の材料膜を介して第２の材料膜を形成する膜形成工程と、前記第２の材料膜を所定のパターンにするパターン化工程と、所定のパターンにされた前記第２の材料膜の幅をエッチングにより細めるスリミング工程と、前記第１の材料膜をエッチングして、幅を細めた前記第２の材料膜のパターンを前記第１の材料膜に転写する第１の材料膜エッチング工程と、エッチングされた前記第１の材料膜の幅を測定する測定工程と、測定した前記第１の材料膜の幅に基づき、前記第１の材料膜の幅を所定の幅にする寸法調整工程と、を含むことを特徴とする半導体装置の製造方法。【選択図】図１Ｂ
2008124399.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、第１の材料膜を介して第２の材料膜を形成する膜形成工程と、
前記第２の材料膜を所定のパターンにするパターン化工程と、
所定のパターンにされた前記第２の材料膜の幅をエッチングにより細めるスリミング工程と、
前記第１の材料膜をエッチングして、幅を細めた前記第２の材料膜のパターンを前記第１の材料膜に転写する第１の材料膜エッチング工程と、
エッチングされた前記第１の材料膜の幅を測定する測定工程と、
測定した前記第１の材料膜の幅に基づき、前記第１の材料膜の幅を所定の幅にする寸法調整工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記寸法調整工程は、
測定した前記第１の材料膜の幅に基づき、前記第１の材料膜の側面を所定の深さまで酸化する工程と、
前記第１の材料膜の酸化した部分を除去する工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板上にゲート絶縁膜、ゲート電極材料膜、ゲート上絶縁膜、およびレジストを順次積層する積層工程と、
前記レジストをリソグラフィ法により所定のパターンにするリソグラフィ工程と、
前記レジストの幅をエッチングにより細めるスリミング工程と、
幅を細めた前記レジストをマスクとして、前記ゲート上絶縁膜をエッチングするゲート上絶縁膜エッチング工程と、
前記レジストを剥離し、前記ゲート上絶縁膜をマスクとして、前記ゲート電極材料膜をエッチングするゲート電極材料膜エッチング工程と、
エッチングされた前記ゲート電極材料膜の幅を測定する測定工程と、
測定した前記ゲート電極材料膜の幅に基づき、前記ゲート電極材料膜の幅を所定のゲート長に加工して、ゲート電極を形成するゲート電極形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に、前記半導体基板のエッチングマスクとなる第１のマスク材料、前記第１のマスク材料のエッチングマスクとなる第２のマスク材料、およびレジストを順次積層する積層工程と、
前記レジストをリソグラフィ法により所定のパターンにするリソグラフィ工程と、
所定のパターンにされた前記レジストをマスクとして、前記第２のマスク材料をエッチングする第２のマスク材料エッチング工程と、
前記レジストを剥離し、エッチングされた前記第２のマスク材料の幅を測定する測定工程と、
測定した前記第２のマスク材料の幅に基づき、前記第２のマスク材料の幅をエッチングにより小さくする寸法調整工程と、
幅を小さくした前記第２のマスク材料をマスクとして、前記第１のマスク材料をエッチングする第１のマスク材料エッチング工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１のマスク材料エッチング工程の後、
前記第１のマスク材料をマスクとして、前記半導体基板をエッチングして溝を形成する溝形成工程と、
前記半導体基板の前記溝に絶縁膜を堆積させる堆積工程と、
前記絶縁膜を平坦化することにより、前記溝に素子分離構造を形成する素子分離構造形成工程と、
を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エッチング法を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の半導体素子の微細化に伴い、リソグラフィ法の限界以下の微細なパターンを形成する必要が生じてきている。こうした微細化に伴い、従来あまり問題とされなかった、ウェハ間の半導体素子の寸法のばらつきの影響が大きくなり、このばらつきを抑えることが、半導体素子の特性の安定化に必要となっている。
【０００３】
こうした寸法のばらつきは、主にリソグラフィ法により形成されるレジスト寸法のばらつきと、エッチング工程におけるエッチング対象の寸法のばらつきとに分別される。
【０００４】
例えば、ゲート電極を形成する場合、半導体基板上にゲート絶縁膜、およびゲート電極となる多結晶シリコン膜を堆積した後、その上に、リソグラフィ法により、リソグラフィ法の限界の寸法でレジストパターンを形成する。このレジストパターンの各レジストの寸法をドライエッチングにより細めて、この細めたレジストパターンが転写されるように多結晶シリコンのエッチングを行い、ゲート電極を形成する。
【０００５】
このような工程においては、レジストパターンは５〜１０ｎｍ程度のばらつきをもってリソグラフィ法により形成され、また、数ｎｍのばらつきをもってドライエッチングにより細められる。その結果、出来上がったゲート電極の寸法は、目標とする寸法から１０ｎｍ以上ものばらつきを有することになる。
【０００６】
一方、従来の半導体装置の製造方法として、リソグラフィ法により形成したレジストパターンのＳＥＭ（Scanning Electron Microscope）波形を測定して、その波形を基準となる素子の波形と比較し、その結果をエッチング条件に反映することにより、ロット間の寸法のばらつきを抑える技術がある（例えば、特許文献１参照）。
【０００７】
しかし、この従来の半導体装置の製造方法によれば、リソグラフィ法によるばらつきを吸収して寸法を揃えられるものの、エッチングプロセスのゆらぎによるばらつきまでは抑えることができない。
【特許文献１】特開２００１−１４３９８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、エッチングプロセスのゆらぎによるばらつきを抑制することのできる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様は、半導体基板上に、第１の材料膜を介して第２の材料膜を形成する膜形成工程と、前記第２の材料膜を所定のパターンにするパターン化工程と、所定のパターンにされた前記第２の材料膜の幅をエッチングにより細めるスリミング工程と、前記第１の材料膜をエッチングして、幅を細めた前記第２の材料膜のパターンを前記第１の材料膜に転写する第１の材料膜エッチング工程と、エッチングされた前記第１の材料膜の幅を測定する測定工程と、測定した前記第１の材料膜の幅に基づき、前記第１の材料膜の幅を所定の幅にする寸法調整工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【００１０】
また、本発明の一態様は、半導体基板上にゲート絶縁膜、ゲート電極材料膜、ゲート上絶縁膜、およびレジストを順次積層する積層工程と、前記レジストをリソグラフィ法により所定のパターンにするリソグラフィ工程と、前記レジストの幅をエッチングにより細めるスリミング工程と、幅を細めた前記レジストをマスクとして、前記ゲート上絶縁膜をエッチングするゲート上絶縁膜エッチング工程と、前記レジストを剥離し、前記ゲート上絶縁膜をマスクとして、前記ゲート電極材料膜をエッチングするゲート電極材料膜エッチング工程と、エッチングされた前記ゲート電極材料膜の幅を測定する測定工程と、測定した前記ゲート電極材料膜の幅に基づき、前記ゲート電極材料膜の幅を所定のゲート長に加工して、ゲート電極を形成するゲート電極形成工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【００１１】
また、本発明の一態様は、半導体基板上に、前記半導体基板のエッチングマスクとなる第１のマスク材料、前記第１のマスク材料のエッチングマスクとなる第２のマスク材料、およびレジストを順次積層する積層工程と、前記レジストをリソグラフィ法により所定のパターンにするリソグラフィ工程と、所定のパターンにされた前記レジストをマスクとして、前記第２のマスク材料をエッチングする第２のマスク材料エッチング工程と、前記レジストを剥離し、エッチングされた前記第２のマスク材料の幅を測定する測定工程と、測定した前記第２のマスク材料の幅に基づき、前記第２のマスク材料の幅をエッチングにより小さくする寸法調整工程と、幅を小さくした前記第２のマスク材料をマスクとして、前記第１のマスク材料をエッチングする第１のマスク材料エッチング工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１２】
本発明によれば、エッチングプロセスのゆらぎによるばらつきを抑制することのできる半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１３】
〔第１の実施の形態〕
（半導体装置の製造）
図１Ａ（ａ）〜（ｃ）、図１Ｂ（ｄ）〜（ｇ）、図１Ｃ（ｈ）〜（ｊ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００１４】
まず、図１Ａ（ａ）に示すように、単結晶シリコン等からなる半導体基板２上に、例えば厚さ１．２ｎｍのシリコン酸化膜３、例えば厚さ１２０ｎｍの多結晶シリコン膜４、例えば厚さ５０ｎｍのＴＥＯＳ（Tetraethoxysilane）膜５、反射防止膜６、およびレジスト７をＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）により順次積層する。
【００１５】
シリコン酸化膜３は、後の工程においてゲート絶縁膜１０のパターンとなる膜であるが、シリコン酸化膜３の代わりに、例えば、Ｈｆ化合物、Ｚｒ化合物等の高誘電材料膜を用いてもよい。さらに、多結晶シリコン膜４は、ゲート電極９の材料となる膜であるが、多結晶シリコン膜４の代わりに、金属膜や、これらの積層膜等を用いてもよい。
【００１６】
また、ＴＥＯＳ膜５の代わりに、例えば、ＢＳＧ（boro-silicate glass）膜、ＢＰＳＧ（boro-phospho-silicate glass）膜、窒化シリコン膜のような、下層の多結晶シリコン膜４を高い選択比でエッチングできる材料からなる絶縁膜を用いてもよい。
【００１７】
次に、図１Ａ（ｂ）に示すように、レジスト７をリソグラフィ法によりパターニングする。ここで、レジスト７は、ＴＥＯＳ膜５のパターニングを行う際のエッチングマスクとして働く。レジスト７は、リソグラフィ法によりパターニングできる限界の幅（例えば７０ｎｍであり、目的とするゲート電極９のゲート長よりも大きい）を有して加工されるが、リソグラフィ法による寸法のばらつきを含む。
【００１８】
次に、図１Ａ（ｃ）に示すように、スリミングステップにより、レジスト７を細める。スリミングステップは、例えばＯ２にＣｌ、ＣＦ４等を混合したガスをエッチャントとして用いるドライエッチングにより行われる。最終的に、幅（ゲート長）がＬのゲート電極９を形成する場合は、スリミングステップによりレジスト７の幅をＬ＋αにする。ここで、αは、例えば６ｎｍであり、リソグラフィ法およびスリミングステップによるレジスト７の寸法のばらつき幅と、後の工程におけるゲート電極９を形成するためのＴＥＯＳ膜５および多結晶シリコン膜４のエッチング量のばらつき幅を加えたものよりも大きい。なお、同図に示すように、スリミングステップにおいて、反射防止膜６もエッチングされる。
【００１９】
次に、図１Ｂ（ｄ）に示すように、レジスト７をマスクとしてＴＥＯＳ膜５をドライエッチングによりパターニングする。
【００２０】
次に、図１Ｂ（ｅ）に示すように、レジスト７、および反射防止膜６をアッシングにより剥離する。
【００２１】
次に、図１Ｂ（ｆ）に示すように、ＴＥＯＳ膜５をマスクとして多結晶シリコン膜４をドライエッチングによりパターニングして、幅Ｌ＋αで形成されたレジスト７のパターンを多結晶シリコン膜４にまで転写する。ただし、パターニングの際のエッチング量のばらつきにより、多結晶シリコン膜４の幅はＬ＋αから僅かにずれる。このときの多結晶シリコン膜４の幅をＬ＋βとする。
【００２２】
パターニング後、ＣＤ−ＳＥＭ（Critical Dimension SEM）を用いて、多結晶シリコン膜４の幅Ｌ＋βを測定する。この段階において、多結晶シリコン膜４の幅は、目的とするＬよりもβだけ大きい。
【００２３】
次に、図１Ｂ（ｇ）に示すように、熱酸化工程により、多結晶シリコン膜４の両側面を酸化させ、酸化領域８を形成する。このとき、酸化領域８の表面からの垂直方向の深さはβ／２であり、多結晶シリコン膜４の酸化されていない領域の幅は、Ｌである。酸化領域８の表面からの深さは、例えば熱酸化の実施時間によって調整することができ、その深さのばらつきは多結晶シリコン膜４を形成する際のエッチング量のばらつきよりも少ない。
【００２４】
次に、図１Ｃ（ｈ）に示すように、希フッ酸処理により酸化領域８を除去する。これにより、多結晶シリコン膜４は、ゲート長がＬであるゲート電極９となる。また、この希フッ酸処理によりゲート電極９下以外で露出したシリコン酸化膜３も同時に除去され、ゲート絶縁膜１０のパターンが形成される。
【００２５】
さらに、ここでの希フッ酸処理により、図１Ｃ（ｉ）に示すように、ゲート電極９上のＴＥＯＳ膜５をも完全に除去することができる。なお、ＴＥＯＳ膜５の代わりにシリコン窒化膜を用いた場合は、例えば、熱リン酸を用いたウェットエッチング処理により、シリコン窒化膜を除去することができる。
【００２６】
次に、図１Ｃ（ｊ）に示すように、ゲート電極９の側面に絶縁材料からなるゲート側壁１１、半導体基板２の表面近傍にエクステンション領域１２ａを含むソース・ドレイン領域１２を形成する。その後、図示しないが、層間絶縁膜、コンタクト、配線等を形成して半導体装置１を形成する。
【００２７】
（第１の実施の形態の効果）
この第１の実施の形態によれば、リソグラフィ法およびスリミングステップによるレジスト７の寸法のばらつき、並びにＴＥＯＳ膜５および多結晶シリコン膜４のエッチング量のばらつきの影響を考慮して、多結晶シリコン膜４を目的とする幅よりも大きめの幅を有するようにパターニングし、その後、ＣＤ−ＳＥＭにより多結晶シリコン膜４の幅を測定し、酸化領域８を形成、除去することにより、目的のゲート長を有するゲート電極９を精度よく形成することができる。
【００２８】
なお、酸化領域８を形成、除去する工程の代わりに、ウェットエッチングを行って多結晶シリコン膜４の幅を調整してもよい。
【００２９】
〔第２の実施の形態〕
（半導体装置の製造）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｈ）、図２Ｃ（ｉ）〜（ｋ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００３０】
まず、図２Ａ（ａ）に示すように、単結晶シリコン等からなる半導体基板２上に、例えば厚さ１００ｎｍのシリコン窒化膜１３、例えば厚さ１５０ｎｍのＴＥＯＳ膜１４、例えば厚さ１００ｎｍの多結晶シリコン膜１５、およびレジスト１６をＬＰＣＶＤにより順次積層する。
【００３１】
なお、多結晶シリコン膜１５の代わりに、ＴＥＯＳ膜１４、およびレジスト１６とのエッチング選択比が高い材料からなる他の膜を用いてもよい。
【００３２】
また、ＴＥＯＳ膜１４の代わりに、シリコンとのエッチング選択比が高い材料からなる他の膜を用いてもよい。さらに、ＴＥＯＳ膜１４を用いずに、シリコン窒化膜１３の膜厚を厚くして用いてもよい。
【００３３】
次に、図２Ａ（ｂ）に示すように、レジスト１６をリソグラフィ法によりパターニングする。ここで、多結晶シリコン膜１５は、ＴＥＯＳ膜１４をエッチングする際にマスクとして働く膜であり、レジスト１６は、多結晶シリコン膜１５をエッチングする際のマスクとして働く。最終的に、素子領域１９（素子分離領域１８の間の領域）の幅をＬとする場合、レジスト１６の幅をＬ＋αとする。ここで、αは、例えば８ｎｍであり、リソグラフィ法によるレジスト１６の寸法のばらつき幅と、後の工程における多結晶シリコン膜１５をパターニングする際のエッチング量のばらつき幅を加えたものよりも大きい。
【００３４】
次に、図２Ａ（ｃ）に示すように、レジスト１６をマスクとして、多結晶シリコン膜１５をドライエッチングによりパターニングする。パターニングの結果、エッチング量のばらつきにより、多結晶シリコン膜１５の幅はＬ＋αから僅かにずれる。このときの多結晶シリコン膜１５の幅をＬ＋βとする。
【００３５】
次に、図２Ａ（ｄ）に示すように、アッシングによりレジスト１６を剥離する。レジスト１６の剥離後、ＣＤ−ＳＥＭを用いて、多結晶シリコン膜１５の幅Ｌ＋βを測定する。この段階において、多結晶シリコン膜１５の幅は、目的とするＬよりもβだけ大きい。
【００３６】
次に、図２Ｂ（ｅ）に示すように、例えばコリンを用いるアルカリ系のウェットエッチングにより、多結晶シリコン膜１５を表面から垂直方向にβ／２の深さの領域まで除去し、多結晶シリコン膜１５の幅をＬにする。ここで、除去される多結晶シリコン膜１５の表面からの深さは、例えばウェットエッチングの実施時間によって調整することができ、その深さのばらつきは半導体基板２をエッチングする際のエッチング量のばらつきよりも少ない。なお、ここで多結晶シリコン膜１５の幅を調整することなく、後の工程におけるＴＥＯＳ膜１４およびシリコン窒化膜１３のエッチング後に、これらの幅をＬに調整した場合、Ｌ＋βの幅で形成された多結晶シリコン膜１５がマスクとなってしまい、幅Ｌのパターンを半導体基板２に転写することは困難である。
【００３７】
次に、図２Ｂ（ｆ）に示すように、多結晶シリコン膜１５をマスクとしてＴＥＯＳ膜１４、およびシリコン窒化膜１３をドライエッチングする。
【００３８】
次に、図２Ｂ（ｇ）に示すように、多結晶シリコン膜１５およびＴＥＯＳ膜１４をマスクとして半導体基板２をエッチングし、例えば深さ３００ｎｍの溝２０を形成する。このエッチングの際に、多結晶シリコン膜１５は消費されてＴＥＯＳ膜１４が露出する。
【００３９】
次に、図２Ｂ（ｈ）に示すように、ＴＥＯＳ膜１４を希フッ酸処理により剥離した後、半導体基板２の溝２０、およびシリコン窒化膜１３の上に、ＣＶＤ法によりシリコン酸化膜１７を堆積させる。
【００４０】
次に、図２Ｃ（ｉ）に示すように、シリコン窒化膜１３をストッパとしてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行い、シリコン酸化膜１７の平坦化を行う。
【００４１】
次に、図２Ｃ（ｊ）に示すように、シリコン窒化膜１３を熱リン酸により剥離する。シリコン酸化膜１７は、素子分離領域１８となり、素子分離領域１８の間は、ゲート長方向の幅がＬである素子領域１９となる。
【００４２】
次に、図２Ｃ（ｋ）に示すように、半導体基板２上の素子領域１９に、ゲート絶縁膜１０を介してゲート電極９を形成し、ゲート電極９の側面に絶縁材料からなるゲート側壁１１、半導体基板２の表面近傍にエクステンション領域１２ａを含むソース・ドレイン領域１２を形成する。その後、図示しないが、層間絶縁膜、コンタクト、配線等を形成して半導体装置１を形成する。
【００４３】
（第２の実施の形態の効果）
この第２の実施の形態によれば、リソグラフィ法によるレジスト１６の寸法のばらつき、および多結晶シリコン１５のエッチング量のばらつきの影響を考慮してレジスト１６の幅を目的とする幅よりも大きめにパターニングし、その後、多結晶シリコン１５の幅をＣＤ−ＳＥＭにより測定し、ウェットエッチングにより調整することにより、ほぼ目的の幅の素子領域１９を有する半導体装置１を精度よく形成することができる。
【００４４】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００４５】
例えば、本発明は、上記各実施の形態において示したゲート電極や素子領域の形成に限られず、エッチングを用いる各種の部材の形成に適用することができる。
【００４６】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【００４７】
【図１Ａ】（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図１Ｂ】（ｄ）〜（ｇ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図１Ｃ】（ｈ）〜（ｊ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図２Ａ】（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｂ】（ｅ）〜（ｈ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｃ】（ｉ）〜（ｋ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【００４８】
１    半導体装置
２    半導体基板
３、１７    シリコン酸化膜
４、１５    多結晶シリコン膜
５、１４    ＴＥＯＳ膜
７、１６    レジスト
８    酸化領域
９    ゲート電極
１０    ゲート絶縁膜
１３    シリコン窒化膜
１８    素子分離構造
【図１Ａ】
2008124399.tif 000003
【図１Ｂ】
2008124399.tif 000004
【図１Ｃ】
2008124399.tif 000005
【図２Ａ】
2008124399.tif 000006
【図２Ｂ】
2008124399.tif 000007
【図２Ｃ】
2008124399.tif 000008