(57)【要約】【課題】幅の狭いＳＴＩを埋め込み性の良い絶縁膜で形成すると共に、幅が広いＳＴＩの絶縁膜においては応力による膜はがれの問題等を回避することができる半導体装置の製造方法を提供すること。【解決手段】半導体装置の製造方法は、半導体基板101の主表面に第１の溝1061と該溝よりも幅の広い第２の溝1062とを同時に形成し、基板101の主表面上及び第１及び第２の溝1061,1062の内部に第１の絶縁膜108を形成することにより第１の溝1061の開口部の幅を狭くし、第１の絶縁膜108の上に高密度プラズマＣＶＤによって第２の絶縁膜109を形成することにより、第１の溝1061の開口部を塞ぎつつ該溝の中に空隙を形成し、且つ第２の溝1062に第２の絶縁膜109を埋め込み、開口部を塞いでいる第２の絶縁膜109を異方性エッチングにより除去し、空隙に成膜時に流動性を有する絶縁膜110を埋め込む。【選択図】      図８
2008103645.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面に第１のアイソレーション溝と該溝よりも幅の広い第２のアイソレーション溝とを形成する工程と、
前記基板の主表面上及び前記第１及び第２のアイソレーション溝の内部に第１の絶縁膜を形成することにより前記第１のアイソレーション溝の開口部の幅を狭くする工程と、
前記第１の絶縁膜の上に高密度プラズマＣＶＤによって第２の絶縁膜を形成することにより、前記第１のアイソレーション溝の開口部を塞ぎつつ該溝の中に空隙を形成し、且つ前記第２のアイソレーション溝に第２の絶縁膜を埋め込む工程と、
前記開口部を塞いでいる前記第２の絶縁膜を異方性エッチングにより除去する工程と、
前記空隙に成膜時に流動性を有する絶縁膜を埋め込む工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１と第２のアイソレーション溝とを形成する工程においてマスクとして用いたマスク材を、前記異方性エッチングの終了時に残存させる
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板の主表面に第１のアイソレーション溝を形成する工程と、
前記半導体基板の主表面上及び前記第１のアイソレーション溝の内部に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に成膜時に流動性を有する絶縁膜を形成することにより、前記第１の絶縁膜を介して前記第１のアイソレーション溝を前記成膜時に流動性を有する絶縁膜で埋め込む工程と、
前記第１のアイソレーション溝よりも幅の広い第２のアイソレーション溝を形成する工程と、
前記第２のアイソレーション溝を高密度プラズマＣＶＤによって第２の絶縁膜で埋め込む工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記第１のアイソレーション溝を前記成膜時に流動性を有する絶縁膜で埋め込む工程の後に、前記第１のアイソレーション溝の上に、シリコン酸化膜、或いは、シリコン窒化膜からなるバリア膜を形成する工程をさらに含み、
その後に、前記第２のアイソレーション溝を形成する
ことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記成膜時に流動性を有する絶縁膜が、ポリシラザンまたは水素シルセスキオサン（(ＨＳｉＯ３／２)ｎ、但しｎは整数）を主成分とする塗布材料を用いて形成されたスピンオングラス（ＳＯＧ）膜である
ことを特徴とする請求項１又は３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離領域の形成にシャロートレンチアイソレーション（Shallow Trench Isolation：ＳＴＩ）技術を用いる半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＬＳＩの微細化は、高集積化による素子の性能向上(動作速度向上及び低消費電力化)及び製造コストの抑制を目的として積極的に進められている。近年量産レベルでも最小加工寸法が９０nmのメモリー素子が生産されるようになってきている。さらに、開発段階のロジックデバイスの場合、ゲート長で３０nm程度まで微細化されたデバイスが既に試作されている。このように、技術的難度は高まってきてはいるものの、今後も一層の微細化が進展していくことが予測されている。
【０００３】
このような急激な素子の微細化のためには、素子面積の大半を占める素子分離領域の微細化が重要である。近年、素子分離領域の形成方法としては、異方性エッチングで形成された溝に絶縁膜を埋め込んで形成することにより微細化に適しているシャロートレンチアイソレーション(Shallow Trench Isolation：ＳＴＩ)技術が採用されている。
【０００４】
ＳＴＩ技術によって形成される溝の幅は９０nmから７０nm程度の０．１ミクロン以下の溝幅に達しているが、微細化に伴って素子分離領域を形成する困難の度合いも急激に増している。なぜならば、素子間の分離は隣接素子間の実効的距離、すなわち素子分離領域を迂回するときの最短距離で決まるのであるが、デバイスの微細化によって絶縁性を低下させないためには、上記実効的距離を従来並みに保つことが必要だからである。
【０００５】
即ち、ＳＴＩのトレンチ深さを少なくともほぼ一定に保つことが求められるにもかかわらず、ＳＴＩのトレンチの幅は微細化によって細くなるので、絶縁膜を埋め込む溝のアスペクト比は微細化の世代毎に大きくなり、埋め込みも急激に困難になっていく構図となっている。
【０００６】
特に、今後、ハーフピッチが４５nmから３２nmへと微細化が進んで行くと、現在標準的なＳＴＩへの絶縁膜埋め込み技術として用いられている高密度プラズマ(High Density Plasma：ＨＤＰ)-ＣＶＤで形成されたシリコン酸化膜による埋め込みは非常に困難になる。
【０００７】
なぜならば、ＨＤＰ-ＣＶＤは元来異方性の高い成膜方法ではあるが、ＳＴＩの幅が３０nmをきると、殆どＳＴＩ内へは堆積がおこらなくなるからである。これは、ＳＴＩ上部の端部に一度、偶発的に成膜が生じてオーバーハング形状になると、そこを核にして一気にＳＴＩの溝上部が塞がってしまうためである。
【０００８】
このため、ＳＴＩ埋め込み材料としてスピンオングラス(ＳＯＧ)膜、ＴＥＯＳ(TetraEthoxy Silane)/Ｏ３膜、あるいは凝縮ＣＶＤ膜等の埋め込み時、あるいは熱処理時に流動性を有する絶縁膜の利用が近年集中的に検討されている（例えば、特許文献１参照）。
【０００９】
しかし、これらの成膜時に流動性を有する絶縁膜は、一般的に膜密度が低く、膜中のＣ、Ｎ、Ｈ等の不純物も多く、加工耐性も低い。特にウエットエッチングレートが速いという問題があった。この問題を解決するには、水蒸気雰囲気中での熱処理によって膜質を改質する等の手法が一般的であるが、ハーフピッチ４５nm〜３２nmの世代では、水蒸気酸化によって素子領域自体が酸化されてその幅が細くなってしまうという問題もあり、十分な改質は困難であった。
【００１０】
また、これらの成膜時に流動性を有する絶縁膜は一般に大きな膜収縮をするため、高い引っ張り応力を発現する傾向にあり、細い素子領域ではＳＴＩの応力による変形や欠陥の発生という問題を有していた。さらに、この応力は成膜された絶縁膜の体積と相関するため、広いＳＴＩ領域では強い応力による膜はがれの問題があった。
【特許文献１】特開２００５−１６６７００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、幅の狭いＳＴＩを埋め込み性の良い絶縁膜で形成すると共に、幅が広いＳＴＩの絶縁膜においては応力による膜はがれの問題等を回避することができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００１２】
この発明の第１の態様に係る半導体装置の製造方法は、半導体基板の主表面に第１のアイソレーション溝と該溝よりも幅の広い第２のアイソレーション溝とを同時に形成する工程と、前記基板の主表面上及び前記第１及び第２のアイソレーション溝の内部に第１の絶縁膜を形成することにより前記第１のアイソレーション溝の開口部の幅を狭くする工程と、前記第１の絶縁膜の上に高密度プラズマＣＶＤによって第２の絶縁膜を形成することにより、前記第１のアイソレーション溝の開口部を塞ぎつつ該溝の中に空隙を形成し、且つ前記第２のアイソレーション溝に第２の絶縁膜を埋め込む工程と、前記開口部を塞いでいる前記第２の絶縁膜を異方性エッチングにより除去する工程と、前記空隙に成膜時に流動性を有する絶縁膜を埋め込む工程とを含む。
【００１３】
この発明の第２の態様に係る半導体装置の製造方法は、半導体基板の主表面に第１のアイソレーション溝を形成する工程と、前記半導体基板の主表面上及び前記第１のアイソレーション溝の内部に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に成膜時に流動性を有する絶縁膜を形成することにより、前記第１の絶縁膜を介して前記第１のアイソレーション溝を前記成膜時に流動性を有する絶縁膜で埋め込む工程と、前記第１のアイソレーション溝よりも幅の広い第２のアイソレーション溝を形成する工程と、前記第２のアイソレーション溝を高密度プラズマＣＶＤによって第２の絶縁膜で埋め込む工程とを含む。
【発明の効果】
【００１４】
本発明によれば、幅の狭いＳＴＩを埋め込み性の良い絶縁膜で形成すると共に、幅が広いＳＴＩの絶縁膜においては応力による膜はがれの問題等を回避することができる半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【００１６】
(第１の実施形態)
本発明の第１の実施形態に係る半導体装置の製造方法を図１乃至図１４を用いて説明する。
【００１７】
本実施形態はフラッシュメモリの製造方法の例であり、半導体基板上にあらかじめゲート絶縁膜及びフローティングゲートとなるゲート電極膜を形成しておいてから、ＳＴＩを形成する場合の例である。
【００１８】
まず、図１に示すように、半導体基板１０１上にゲート絶縁膜となるシリコン熱酸窒化膜１０２を８nm、フローティングゲートとなるＰドープ多結晶シリコン膜１０３を１２０nm、ＣＭＰ(Chemical Mechanical Polishing)の研磨ストッパーとなるシリコン窒化膜１０４を１００nm形成する。次に基板全面に反応性イオンエッチング(ＲＩＥ:Reactive Ion Etching)のマスクとなるＣＶＤシリコン酸化膜１０５を形成し（図１）、更にフォトレジスト膜を塗布する（図示せず）。
【００１９】
次に通常のリソグラフィ技術によってフォトレジス膜を加工し、フォトレジスト膜をマスクとしてＲＩＥにより、シリコン酸化膜１０５を加工して、図２に示すようにハードマスク１０５を形成する。フォトレジストはアッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する（図２）。
【００２０】
次に、図３に示すように、ＣＶＤシリコン酸化膜であるハードマスク１０５を用いてＲＩＥにより、前記シリコン窒化膜１０４、Ｐドープ多結晶シリコン膜１０３、シリコン熱酸窒化膜１０２、半導体基板１０１を順次加工する。
【００２１】
これにより、半導体基板１０１にエッチング深さ２２０nmのＳＴＩとなるアイソレーション溝１０６１、１０６２を形成する。セル部のＳＴＩとなるアイソレーション溝１０６１の幅は４５nm、周辺回路のＳＴＩとなるアイソレーション溝１０６２の幅は１００nm以上である。
【００２２】
続いて、図４に示すように、アイソレーション溝１０６１及び１０６２の内面を熱酸化して膜厚３nmのシリコン熱酸化膜１０７を形成する。更に、図５に示すようにシランとＮ２Ｏとを原料として用いるＣＶＤ法で基板全面に膜厚１５nmのライナー絶縁膜であるシリコン酸化膜１０８（第１の絶縁膜）を形成する。この結果、セル部のアイソレーション溝１０６１の開口幅はシリコン酸化膜１０８によって狭められて、１０nm程度となる（図５）。
【００２３】
なお、ここで本実施形態とは異なり、アイソレーション溝１０６１を全てシリコン酸化膜１０８で埋め込もうとすると、ライナー絶縁膜は、溝内に一様な膜厚で成膜されるので、溝中央に必ず合わせ目が残ってしまう。この合わせ目がＳＴＩ上部に形成されると、ウェットエッチング工程時に、合わせ目から薬液が浸み込んでＳＴＩがエッチングされてしまうという問題がある。
【００２４】
次に、図６に示すように、基板全面に高密度プラズマ（ＨＤＰ）-ＣＶＤによってシリコン酸化膜１０９（第２の絶縁膜）を５００nm形成する。具体的には、シラン／酸素／水素又はヘリウム或いは両者の混合ガス、を用いて、成膜温度６００〜８００℃、バイアス２〜３ｋＷ、Ｄ／Ｓ比（Depo/Sputter Rate Ratio)６〜１１の条件下で成膜する。
【００２５】
ＨＤＰ-ＣＶＤのプロセスにおいては、成膜（Depo）とエッチング（Sputter）が並存する状態で成膜することにより異方性の成膜を行なう。Ｄ／Ｓ比とは、成膜レート(Depo Rate)とエッチングレート（Sputter Rate）の比であり、成膜形状を特徴づける量である。図６において形成されたＨＤＰ-ＣＶＤシリコン酸化膜１０９は、比較的高温でプラズマエネルギーによって膜が緻密化されるため良好な膜質を有している。
【００２６】
本実施形態においてはセル部のアイソレーション溝１０６１の幅はシリコン酸化膜１０８の形成により溝幅が２０nm以下となっているために、ＨＤＰ-ＣＶＤシリコン酸化膜１０９は一瞬でアイソレーション溝１０６１の上部をふさいでしまう。
【００２７】
なぜならば、ＨＤＰ-ＣＶＤは元来異方性の高い成膜方法ではあるが、図８７に示されるように、ＳＴＩの幅が３０nmより細くなると、ＳＴＩ内の底部へは殆ど堆積がおこらなくなるからである。図８７は、ＨＤＰ-ＣＶＤによって膜厚４００nmのシリコン酸化膜を基板上に形成した場合における、ＳＴＩの幅（nm）と、そのときＳＴＩ底部に堆積するシリコン酸化膜の膜厚（nm）との関係を示した図である。
【００２８】
ＳＴＩの幅が狭くなると、図８８に示すように、ＳＴＩの溝上部の端部に一度偶発的に成膜が生じてオーバーハング形状になってしまうと、そこを核にして一気にＳＴＩの溝上部が塞がってしまう。
【００２９】
即ち、溝幅が５０〜７０nm程度までは、ＨＤＰ-ＣＶＤ成膜時のエッチング作用でオーバーハング部が削りとられてしまうが、３０nm幅をきるようなＳＴＩへの埋め込みの場合は、オーバーハング部が削り取られるよりも早く溝上部がふさがってしまうのである。
【００３０】
本実施形態の場合、狭ＳＴＩ部となるアイソレーション溝１０６１の幅はライナー絶縁膜であるシリコン酸化膜１０８を形成する前において４５nmであり、仮にこの状態でＨＤＰ-ＣＶＤによって成膜したとしてもシリコン酸化膜の堆積は不完全になる程度に狭い幅の溝である。従って、この後の工程でアイソレーション溝１０６１を別の膜、即ち成膜時に流動性を有する絶縁膜で埋め込むために、シリコン酸化膜１０８によって溝幅をさらに狭くしておいてＨＤＰ-ＣＶＤシリコン酸化膜１０９でアイソレーション溝１０６１の上部を一旦塞いでしまう。
【００３１】
この結果、狭ＳＴＩ部となるアイソレーション溝１０６１には、ＨＤＰ-ＣＶＤシリコン酸化膜１０９が殆ど埋め込まれない一方、幅が１００nm以上ある周辺回路部等のＳＴＩとなるアイソレーション溝１０６２はＨＤＰ-ＣＶＤシリコン酸化膜１０９で完全に埋め込まれる(図６)。
【００３２】
次に図７に示すように、公知のリソグラフィ技術及び反応性イオンエッチング技術を用いてアイソレーション溝１０６１の上のＨＤＰ-ＣＶＤシリコン酸化膜１０９を除去して、アイソレーション溝１０６１の上部を開口する。
【００３３】
このとき、後のＣＭＰ工程におけるストッパーとなるシリコン窒化膜１０４の端部は、ＳＴＩ加工時のハードマスクとして用いたシリコン酸化膜１０５によって保護されることになる。これによって、ＣＭＰのストッパーであるシリコン窒化膜１０４の端部が削れることに起因するトランジスタの歩留り低下という問題を回避することができる。
【００３４】
次に図８に示すように、基板全面にポリシラザン膜１１０を形成することにより、アイソレーション溝１０６１の内部を完全に埋め込む。ポリシラザン膜１１０は、以下で説明するように成膜時に流動性を有するＳＯＧ膜であり、ボイド（void:未充填空洞）を発生させずにアイソレーション溝１０６１の内部を埋め込むことが可能である。
【００３５】
また、セル部に対応して部分的にＲＩＥで掘り下げられたＨＤＰ-ＣＶＤシリコン酸化膜１０９は段差が大きいため、このままではこの後の工程であるＣＭＰによる平坦化が難しいが、ポリシラザン膜１１０は、塗布時に液体であるので陥没部に優先的に流れ込み比較的平坦な形状が得やすい。従ってその後のＣＭＰによる平坦化が容易となる利点もある。さらに、アイソレーション溝１０６１を全てライナー絶縁膜であるシリコン酸化膜１０８で埋め込んだ場合に残ってしまう合わせ目も形成されない。
【００３６】
詳細は図示しないが、ポリシラザン膜１１０の形成は以下のように行う。
【００３７】
まず、平均分子量が２０００〜６０００の過水素化シラザン(パーハイドロシラザン)重合体[(ＳｉＨ２ＮＨ)ｎ]をキシレン、ジブチルエーテル等に分散して過水素化シラザン重合体溶液を生成する。その過水素化シラザン重合体溶液をスピンコーティング法により、半導体基板１０１表面に塗布する。液体の塗布であるために、本実施形態のように幅が２０nm以下の狭いアイソレーション溝１０６１内部であってもボイド（空洞）やシーム(seam:継ぎ目状の未充填）を生じることなく、過水素化シラザン重合体を埋め込むことが可能である。スピンコーティング法の条件は例えば半導体基板１０１の回転速度１２００rpm、回転時間３０秒、過水素化シラザン重合体溶液の滴下量２ccで、狙い塗布膜厚はベーク直後で４５０nmである。
【００３８】
次に塗膜を形成した半導体基板１０１をホットプレート上で１５０℃に加熱し、不活性ガス雰囲気中でベークすることにより、過水素化シラザン重合体溶液中の溶媒を揮発させる。この状態では塗膜中には溶媒起因の炭素あるいは炭化水素が不純物として数パーセントから十数パーセント程度残存しており、過水素化ポリシラザン膜は残留溶媒を含んだ密度の低いシリコン窒化膜に近い状態にある。
【００３９】
さらに、前記過水素化ポリシラザン膜に対して水蒸気酸化を行うことで、膜中に残存したＣ、Ｎを除去する。更に、８００℃から１０００℃の不活性ガス雰囲気中でアニールを行うことにより、ポリシラザン膜１１０を緻密化する。
【００４０】
次に図９に示すように、ＣＭＰ技術により、シリコン窒化膜１０４をストッパーとして、ポリシラザン膜１１０、ＨＤＰ-ＣＶＤシリコン酸化膜１０９、シリコン酸化膜１０５、及びシリコン酸化膜１０８を研磨する。これにより、ポリシラザン膜１１０はアイソレーション溝１０６１の内部にのみ残存し、ＨＤＰ-ＣＶＤシリコン酸化膜１０９はアイソレーション溝１０６２の内部にのみ残存することになる。
【００４１】
次に反応性イオンエッチングによって、図１０に示すように、アイソレーション溝１０６１及び１０６２内に残存する埋め込み絶縁膜(ＨＤＰ-ＣＶＤシリコン酸化膜１０９、及びポリシラザン膜１１０)及びシリコン酸化膜１０８を１００nmエッチバックする。
【００４２】
さらに、図１１に示すように、公知のリソグラフィ技術及びＲＩＥ技術により、セル部ＳＴＩ領域となるアイソレーション溝１０６１内をさらに４０nmエッチバックする。
【００４３】
次に、図１２に示すようにホット燐酸中でシリコン窒化膜１０４を除去し、アイソレーション溝１０６１及び１０６２にＳＴＩ領域が形成された。ここで、ホット燐酸中でのエッチングレートの違いからポリシラザン膜１１０の上部がやや凹んでしまう。
【００４４】
次に、図１３に示すように、電極間絶縁膜(ＩＰＤ:Inter-Poly-Dielectric)となるＯＮＯ膜１１１を形成し、更にコントロールゲート電極となるＰドープ多結晶シリコン膜１１２を形成する。公知のリソグラフィ技術及びＲＩＥ技術によってＰドープ多結晶シリコン膜１１２、ＯＮＯ膜１１１、Ｐドープ多結晶シリコン膜１０３を順次加工して、コントロールゲート及びフローティングゲートを形成する（図示せず）。
【００４５】
この後、詳細な工程の説明は省略するが、図１４に示すように層間絶縁膜(ＰＭＤ:Pre-Metal-Dielectric)１１３、１１４、１１５、及び配線１１６、１１７、コンタクトプラグ１１８、１１９を有する多層配線構造を形成することにより、最終構造のデバイスとなる。
【００４６】
以上述べたように本実施形態の半導体装置の製造方法によって、幅の狭いＳＴＩと幅の広いＳＴＩとをリソグラフィ工程を追加することなく作り分けることが可能である。
【００４７】
即ち、幅が４５nm程の狭いセル部のＳＴＩは、成膜時に流動性を有することにより埋め込み性の良い絶縁膜を用いることでボイドやシームが発生しないように埋め込むことができる。それと同時に、幅の広い周辺回路部のＳＴＩは加工耐性に優れたＨＤＰ-ＣＶＤシリコン酸化膜のみで埋め込んだ構造を実現することができる。
【００４８】
主として周辺回路部となる幅の広いＳＴＩはＨＤＰ-ＣＶＤシリコン酸化膜のみで埋め込むことが可能になるので、幅が狭いセル部のＳＴＩと同様に成膜時に流動性を有する埋め込み絶縁膜で埋め込んだ場合にひきおこされる強い応力の影響を受けないですむ。そのため、それによる膜はがれやトランジスタのしきい値のずれ等の問題を回避できるという利点がある。
【００４９】
さらに、従来、成膜時に流動性を有する絶縁膜とＨＤＰ-ＣＶＤシリコン酸化膜をともに用いるハイブリッド構造を形成するためには、ＣＭＰ工程が２回必要であることから、工程数の増大と同時に、工程の複雑化によるプロセスマージンの低下という問題があった。しかし本実施形態においては、ＣＭＰ工程が１回ですむので、工程の簡略化が計れる。
【００５０】
なお、本実施形態においては、幅が狭いＳＴＩとなる溝を埋め込むための成膜時に流動性を有している絶縁膜としてポリシラザン膜を用いたが、別種のＳＯＧ膜、例えばＨＳＱ（Hydrogen Silises Quioxane：水素シルセスキオサン：(ＨＳｉＯ３／２)ｎ、但しｎは整数）膜、あるいは凝縮ＣＶＤ膜を用いて幅が狭いＳＴＩ用の溝を埋め込むことも可能である。
【００５１】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の製造方法を図１５乃至図３０を用いて説明する。
【００５２】
本実施形態はロジック素子の製造方法の例であり、この場合、半導体基板上にまずＳＴＩを形成してから、トランジスタを形成することになる。本実施形態ではマルチゲートオキサイド工程のウエットエッチングに耐えるＳＴＩ構造を実現するための製造方法を示す。
【００５３】
まず、図１５に示すように、半導体基板２０１上に犠牲膜となるシリコン酸化膜２０２を２nm、ＣＭＰの研磨ストッパーとなるシリコン窒化膜２０３を１００nm形成する。次に基板全面に反応性イオンエッチング(ＲＩＥ)のマスクとなるＣＶＤシリコン酸化膜２３０を形成し（図１５）、更にフォトレジスト膜を塗布する（図示せず）。
【００５４】
次に通常のリソグラフィ技術によってフォトレジス膜を加工し、フォトレジスト膜をマスクとしてＲＩＥにより、シリコン酸化膜２３０を加工して、図１６に示すようにハードマスク２３０を形成する。フォトレジストはアッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する（図１６）。
【００５５】
次に、図１７に示すように、ＣＶＤシリコン酸化膜のハードマスク２３０を用いてＲＩＥにより、前記シリコン窒化膜２０３、シリコン熱酸化膜２０２、半導体基板２０１を順次加工して、半導体基板にエッチング深さ２５０nmの溝２０４１、２０４２を形成する。ここで溝２０４２は、溝２０４１より幅が広くなっている。続いて、図１８に示すように弗酸蒸気によって、マスク材のＣＶＤシリコン酸化膜２３０を選択除去する。
【００５６】
次に、図１９に示すようにホット燐酸中でシリコン窒化膜２０３を５nmエッチングする。このとき、最も幅の細いＳＴＩとなる溝２０４１の幅は３２nmである。以上のようにＳＴＩとなるアイソレーション溝２０４１、２０４２が形成された。
【００５７】
続いて、図２０に示すようにアイソレーション溝２０４１、２０４２の内面を熱酸化して３nmのシリコン熱酸化膜２０５を形成する。次に、図２１に示すように、基板全面にＴＥＯＳを原料とするＬＰＣＶＤ法によりライナー絶縁膜であるシリコン酸化膜２０６（第１の絶縁膜）を１２nm形成する。
【００５８】
従って、当初３２nm幅であったアイソレーション溝２０４１の幅は狭くなり、基板２０１の表面より下では溝中央に８nm幅のスペースが、溝の上部ではシリコン窒化膜２０３がホット燐酸によるエッチングでプルバックされているため１８nmのスペースが開いていることになる（図２１）。
【００５９】
次に、図２２に示すように、基板全面にＨＤＰ-ＣＶＤシリコン酸化膜２０７（第２の絶縁膜）を５００nm形成する。成膜条件は第１の実施形態と同様である。このとき、第１の実施形態と同様に、狭い幅のＳＴＩとなるアイソレーション溝２０４１の内部にはＨＤＰ-ＣＶＤシリコン酸化膜２０７が殆ど埋め込まれることなく、アイソレーション溝２０４１の上部のみがＨＤＰ-ＣＶＤシリコン酸化膜２０７で覆われた状態となる。従って、アイソレーション溝２０４１の内部にボイドが残存した形状となる（図２２）。
【００６０】
次に、図２３に示すように、公知のリソグラフィ技術及び反応性イオンエッチング技術により、アイソレーション溝２０４１の上のＨＤＰ-ＣＶＤシリコン酸化膜２０７を除去し、アイソレーション溝２０４１の内部に形成されたボイドの上部を開口する。
【００６１】
次に、図２４に示すように基板全面にシラン及び過酸化水素を原料として用いる凝縮ＣＶＤ膜２０８を形成する。凝縮ＣＶＤ膜２０８は成膜時に流動性を有し、かつ狭スペースの底部から選択的に成長する性質を有するため、アイソレーション溝２０４１の底部付近の８nm幅程度のスペースにも埋め込むことが可能である。
【００６２】
凝縮ＣＶＤ膜２０８を形成するには、真空チャンバー中で半導体基板２０１を０℃に冷却し、シラン及び過酸化水素を導入して反応させる。これにより、成膜時に高い流動性を有する凝縮ＣＶＤ膜２０８が形成される。凝縮ＣＶＤ膜は、１０nm幅以下の細いアイソレーション溝を埋め込むことも可能である。
【００６３】
そしてさらに、凝縮ＣＶＤ膜２０８に対して３００℃、６００Torrの減圧水蒸気雰囲気中で酸化を行ない、更に８００℃３０分の窒素アニールを行うことにより、良好な絶縁性を示す凝縮ＣＶＤ膜２０８実現することができる。
【００６４】
次に、図２５に示すようにＣＭＰ技術により、シリコン窒化膜２０３をストッパーとして、ＨＤＰ-ＣＶＤシリコン酸化膜２０７、シリコン酸化膜２０６、凝縮ＣＶＤ膜２０８を研磨する。これにより、凝縮ＣＶＤ膜２０８は、アイソレーション溝２０４１の内部にのみ残存し、ＨＤＰ-ＣＶＤシリコン酸化膜２０７はアイソレーション溝２０４２の内部にのみ残存することになる。
【００６５】
次に、図２６に示すように、ホット燐酸中でシリコン窒化膜２０３を除去することにより、ＳＴＩ領域を形成する。このとき、ＳＴＩ部２４０は基板表面から、約８０nm出っ張った状態にある。
【００６６】
次に、図２７に示すように、通常のリソグラフィ技術と反応性イオンエッチング技術を用いてＳＴＩ部２４０の高さ調整を行う。
【００６７】
続いて、犠牲酸化膜の剥離を行ってはゲート酸化膜を形成するマルチオキサイド工程が行なわれるが、工程の途中の図は省略する。
【００６８】
ここで、ゲート酸化膜の前処理に用いるウエットエッチング薬液に対するＣＶＤシリコン酸化膜２０６と凝縮ＣＶＤ膜２０８とのウエットエッチングレートの比率、即ち（凝縮ＣＶＤ膜２０８のウエットエッチングレート／シリコン酸化膜２０６のウエットエッチングレート）をＲとする。さらに、図２８に示すように、幅が狭いＳＴＩ部における、側壁部でのＣＶＤ酸化膜２０６の膜厚をｄ、基板２０１からの凝縮ＣＶＤ膜２０８の高さをｈ、最終的に残すＳＴＩ（凝縮ＣＶＤ膜２０８）の基板２０１からの高さをＨとするとき、
ｈ−Ｈ＞ｄＲ
とすることで、マルチオキサイドのウエットエッチング工程を経たあとに、図２９に示すように、ほぼ平滑なＳＴＩ上部構造を有し、素子領域の端部でのＳＴＩの落込みのない良好なＳＴＩ形状を実現することができる。本実施形態の場合、ｈ=８０nm、Ｈ=３０nm、ｄ=１２nmであるからＲ＜４が必要であり、これはＨＦ:ＮＨ４Ｆ=１：１５のバッファード弗酸によって達成可能である。
【００６９】
この後、図３０に示すようにゲート酸化膜となるシリコン熱酸窒化膜２０９、ゲート電極となる多結晶シリコン膜２１０を形成し、公知のリソグラフィ技術及びＲＩＥ技術により加工し、更に公知の拡散層形成技術でソース/ドレイン領域２５０及びＬＤＤ(Lightly Doped Drain)領域を形成し、ＭＯＳトランジスタ２１１を形成する。
【００７０】
さらに、詳細な工程の説明は省略するが、図３０に示すように層間絶縁膜(ＰＭＤ)２１２、２１３、２１４、２１５、２１６、及び配線２１７、２１８、２１９、２２０、コンタクトプラグ２２１、２２２、２２３、２２４を有する多層配線構造を形成することにより、最終構造のデバイスとなる。
【００７１】
以上述べたように本実施形態の半導体装置の製造方法によっても、幅の狭いＳＴＩと幅の広いＳＴＩとをリソグラフィ工程を追加することなく作り分けることが可能である。
【００７２】
即ち、幅が３２nm程の狭いセル部のＳＴＩは、成膜時に流動性を有することにより埋め込み性の良い絶縁膜を用いることでボイドやシームが発生しないように埋め込むことができる。それと同時に、幅の広い周辺回路部のＳＴＩは加工耐性に優れたＨＤＰ-ＣＶＤシリコン酸化膜のみで埋め込んだ構造を実現することができる。
【００７３】
主として周辺回路部となる幅の広いＳＴＩはＨＤＰ-ＣＶＤシリコン酸化膜のみで埋め込むことが可能になるので、幅が狭いセル部のＳＴＩと同様に成膜時に流動性を有する埋め込み絶縁膜で埋め込んだ場合にひきおこされる強い応力の影響を受けないですむ。そのため、それによる膜はがれやトランジスタのしきい値のずれ等の問題を回避できるという利点がある。
【００７４】
さらに、従来、成膜時に流動性を有する絶縁膜とＨＤＰ-ＣＶＤシリコン酸化膜をともに用いるハイブリッド構造を形成するためには、ＣＭＰ工程が２回必要であることから、工程数の増大と同時に、工程の複雑化によるプロセスマージンの低下という問題があった。しかし本実施形態においては、ＣＭＰ工程が１回ですむので、工程の簡略化が計れる。
【００７５】
なお、本実施形態においては、幅が狭いＳＴＩとなる溝を埋め込むための成膜時に流動性を有している絶縁膜として、凝縮ＣＶＤ膜を用いたが、第１の実施形態のように、ポリシラザン膜、或いは、ＨＳＱ（水素シルセスキオサン）膜等のＳＯＧ膜を埋め込み材として用いることも可能である。
【００７６】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置の製造方法を図３１乃至図５０を用いて説明する。
【００７７】
本実施形態はフラッシュメモリの製造方法の例であり、この場合、半導体基板上にあらかじめゲート絶縁膜及びフローティングゲートとなるゲート電極膜を形成しておいてから、まずセル部のＳＴＩを形成する。その後に、セル部を保護するバリア膜としてシリコン窒化膜を形成してから周辺部のＳＴＩを形成する。
【００７８】
まず、図３１に示すように、半導体基板３０１上にゲート絶縁膜となるシリコン熱酸窒化膜３０２を８nm、フローティングゲートとなるＰドープ多結晶シリコン膜３０３を１２０nm、ＣＭＰの研磨ストッパーとなるシリコン窒化膜３０４を６０nm形成する。次に基板全面に反応性イオンエッチング(ＲＩＥ)のマスクとなるＣＶＤシリコン酸化膜３０５を形成し（図３１）、更にフォトレジスト膜を塗布する（図示せず）。
【００７９】
次に通常のリソグラフィ技術によってフォトレジス膜を加工し、フォトレジスト膜をマスクとしてＲＩＥにより、シリコン酸化膜３０５を加工して、図３２に示すようにハードマスク３０５を形成する。シリコン酸化膜３０５の加工はセル部に対してのみ行う。フォトレジストはアッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する（図３２）。
【００８０】
次に、図３３に示すように、ＣＶＤシリコン酸化膜のハードマスク３０５を用いてＲＩＥにより、前記シリコン窒化膜３０４、Ｐドープ多結晶シリコン膜３０３、シリコン熱酸窒化膜３０２、半導体基板３０１を順次加工する。
【００８１】
これにより、半導体基板３０１にエッチング深さ２２０nmのＳＴＩとなるアイソレーション溝３０６を形成する。セル部のＳＴＩとなるアイソレーション溝３０６の幅は４５nmである。
【００８２】
続いて、図３４に示すように、アイソレーション溝３０６の内面を熱酸化して膜厚３nmのシリコン熱酸化膜３０７を形成する。次に、図３５に示すようにシランとＮ２Ｏとを原料として用いるＣＶＤ法で基板全面に膜厚１５nmのライナー絶縁膜であるシリコン酸化膜３０８（第１の絶縁膜）を形成する。
【００８３】
ここでシリコン酸化膜３０８は、この後に形成する成膜時に流動性を有するポリシラザン膜との間に介在して密着性を高める機能を有すると同時に、ポリシラザン膜からの不純物のバリアとしても機能する。また、シリコン酸化膜３０８を形成しないと、ポリシラザン膜の膜厚を厚くする必要があるので加工が難しくなる。従って、シリコン酸化膜３０８は、ポリシラザン膜の膜厚を最小化する目的も有している。
【００８４】
次に、図３６に示すように、基板全面にポリシラザン膜３０９を形成することにより、アイソレーション溝３０６の内部を完全に埋め込む。ポリシラザン膜３０９は、先に説明したように成膜時に流動性を有するＳＯＧ膜であり、ボイドを発生させずにアイソレーション溝３０６の内部を埋め込むことが可能である。
【００８５】
ポリシラザン膜３０９の形成は、第１の実施形態で説明したのと同様の手法で形成するので詳細な説明は省略するが、スピンコーティング時の狙い塗布膜厚は、本実施形態の場合ベーク直後で２５０nmである。
【００８６】
第１の実施形態同様、不活性ガス雰囲気中でのアニールによりポリシラザン膜３０９を緻密化した後、図３７に示すように、シリコン窒化膜３０４をストッパーとして、ＣＭＰによりシリコン酸化膜３０５、シリコン酸化膜３０８、及びポリシラザン膜３０９を研磨する。これにより、ポリシラザン膜３０９はアイソレーション溝３０６の内部にのみ残存する。
【００８７】
次に、図３８に示すように、基板全面にバリア膜となるシリコン窒化膜３１０を２０nm形成する。次に基板全面に反応性イオンエッチング(ＲＩＥ)のマスクとなるＣＶＤシリコン酸化膜３１１を形成し（図３８）、更にフォトレジスト膜を塗布する（図示せず）。
【００８８】
次に通常のリソグラフィ技術によってフォトレジス膜を加工し、フォトレジスト膜をマスクとしてＲＩＥにより、図３９に示すように、シリコン酸化膜３１１を加工してハードマスク３１１を形成する。シリコン酸化膜３１１の加工は周辺部の１００nm幅以上の広いＳＴＩを形成するために行う。フォトレジストはアッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する（図３９）。
【００８９】
次に、図４０に示すように、ＣＶＤシリコン酸化膜からなるハードマスク３１１を用いてＲＩＥにより、シリコン窒化膜３１０、３０４を加工する。
【００９０】
次に、図４１に示すように、ウエットエッチングによりハードマスク３１１を除去する。セル部のＳＴＩはシリコン窒化膜３１０によって保護されているため、変形、変質する等の問題は生じない。
【００９１】
次に、図４２に示すように、シリコン窒化膜３１０、３０４をマスクとしてＰドープ多結晶シリコン膜３０３、シリコン熱酸窒化膜３０２、半導体基板３０１を順次加工する。
【００９２】
これにより、半導体基板３０１にエッチング深さ２２０nmのＳＴＩとなるアイソレーション溝３４０を形成する。周辺回路部のＳＴＩとなるアイソレーション溝３４０の幅は上述したように１００nm以上である。
【００９３】
続いて、図４３に示すように、アイソレーション溝３４０の内面を熱酸化して膜厚３nmのシリコン熱酸化膜３１２を形成する。このときセル部３５０はバリア膜であるシリコン窒化膜３１０で保護されているため、セル部３５０のＰドープ多結晶シリコン膜３０３とシリコン熱酸窒化膜３０２との界面、或いはシリコン熱酸窒化膜３０２と半導体基板３０１との界面にくさび状に酸化膜が侵入するバーズビーク酸化を防止することが可能となる。
【００９４】
また、シリコン窒化膜３１０でセル部３５０を保護しているので、シリコン熱酸化膜３１２の膜厚をセル部３５０のシリコン熱酸化膜３０７の膜厚とは異なるようにすることも可能となる。
【００９５】
次に、図４４に示すように、基板３０１全面にＨＤＰ-ＣＶＤシリコン酸化膜３１３（第２の絶縁膜）を５００nm形成する。成膜条件は第１の実施形態と同様である。本実施形態の周辺回路部等においては、幅が１００nmより細い埋め込みが困難なＳＴＩは存在しないため、幅が１００nm以上の周辺回路部等のＳＴＩとなるアイソレーション溝３４０はＨＤＰ-ＣＶＤシリコン酸化膜３１３で完全に埋め込まれる。
【００９６】
次に、図４５に示すように、ＣＭＰ技術により、シリコン窒化膜３１０、３０４をストッパーとして、ＨＤＰ-ＣＶＤシリコン酸化膜３１３を研磨して、アイソレーション溝３４０の内部にのみ残存させる。
【００９７】
次に、図４６に示すように、ホット燐酸中でシリコン窒化膜３１０、３０４を除去する。ここで、ホット燐酸中でのエッチングレートの違いからポリシラザン膜３０９の上部がやや凹んでしまう。
【００９８】
次に、図４７に示すように、反応性イオンエッチングによって、残存した埋め込み絶縁膜(ＨＤＰ-ＣＶＤシリコン酸化膜３１３、シリコン酸化膜３０８、及びポリシラザン膜３０９)を８０nmエッチバックすることにより、セルのＳＴＩ３０６、及び周辺回路部のＳＴＩ３４０を形成する。
【００９９】
さらに、図４８に示すように、公知のリソグラフィ技術及びＲＩＥ技術により、セル部のＳＴＩ領域となるアイソレーション溝３０６内をさらに４０nmエッチバックする。
【０１００】
次に、図４９に示すように、基板全面に、電極間絶縁膜(ＩＰＤ)となるＯＮＯ膜３１４を形成し、更に、コントロールゲート電極となるＰドープ多結晶シリコン膜３１５を形成する。
【０１０１】
そして、公知のリソグラフィ技術及びＲＩＥ技術によってＰドープ多結晶シリコン膜３１５、ＯＮＯ膜３１４、Ｐドープ多結晶シリコン膜３０３を順次加工して、コントロールゲート及びフローティングゲートを形成する（図示せず）。
【０１０２】
この後、詳細な工程の説明は省略するが、図５０に示すように層間絶縁膜(ＰＭＤ)３１６、３１７、３１８、及び配線３１９、３２０、コンタクトプラグ３２１、３２２を有する多層配線構造を形成することにより、最終構造のデバイスとなる。
【０１０３】
以上述べたように本実施形態の半導体装置の製造方法により、セル部と周辺部を作り分けることが可能となる。即ち、セル部は埋め込み性がよい膜、例えばポリシラザン膜で埋め込み、周辺回路部は加工耐性に優れた膜、例えばＨＤＰ-ＣＶＤシリコン酸化膜で埋め込むというように、埋め込み絶縁膜を使い分けることができる。
【０１０４】
主として周辺回路部となる幅の広いＳＴＩはＨＤＰ-ＣＶＤシリコン酸化膜のみで埋め込むことが可能になるので、幅が狭いセル部のＳＴＩと同様に成膜時に流動性を有する埋め込み絶縁膜で埋め込んだ場合にひきおこされる強い応力の影響を受けないですむ。そのため、それによる膜はがれやトランジスタのしきい値のずれ等の問題を回避できるという利点がある。
【０１０５】
さらに、セル部の上にバリア膜を設けることで、周辺回路部のＳＴＩを形成するときの影響でセル部のＳＴＩが変形、変質することを防ぐことができる。例えば、周辺回路部のエッチングでセル部の完成したＳＴＩがエッチングされてしまう、あるいは周辺回路部ＳＴＩ形成時にセル部が酸化されてしまうことを防ぐことができる。
【０１０６】
また、本実施形態のようにバリア膜としてシリコン窒化膜を用いることにより、周辺回路部でのウエット加工を自由に行うことができる。また周辺回路部の酸化によってセルが酸化されることを防ぐことが可能となる。
【０１０７】
なお、本実施形態においては、幅が狭いＳＴＩとなる溝を埋め込むための成膜時に流動性を有している絶縁膜としてポリシラザン膜を用いたが、別種のＳＯＧ膜、例えばＨＳＱ（Hydrogen Silises Quioxane：水素シルセスキオサン：(ＨＳｉＯ３／２)ｎ、但しｎは整数）膜、あるいは凝縮ＣＶＤ膜を用いて幅が狭いＳＴＩ用の溝を埋め込むことも可能である。
【０１０８】
（第４の実施形態）
本発明の第４の実施形態に係る半導体装置の製造方法を図５１乃至図６８を用いて説明する。
【０１０９】
本実施形態も第３の実施形態と同様にフラッシュメモリの製造方法の例であるが、ＳＴＩを形成するに際して、まずセル部のＳＴＩを形成する。そのあとに、セル部を保護するバリア膜としてハードマスクと兼用可能なシリコン酸化膜を形成し、その後、周辺部のＳＴＩを形成する。
【０１１０】
まず、図５１に示すように、半導体基板４０１上にゲート絶縁膜となるシリコン熱酸窒化膜４０２を８nm、フローティングゲートとなるＰドープ多結晶シリコン膜４０３を１２０nm、ＣＭＰの研磨ストッパーとなるシリコン窒化膜４０４を６０nm形成する。次に基板全面に反応性イオンエッチング(ＲＩＥ)のマスクとなるＣＶＤシリコン酸化膜４０５を形成し（図５１）、更にフォトレジスト膜を塗布する（図示せず）。
【０１１１】
次に通常のリソグラフィ技術によってフォトレジス膜を加工し、フォトレジスト膜をマスクとしてＲＩＥにより、シリコン酸化膜４０５を加工して、図５２に示すようにハードマスク４０５を形成する。シリコン酸化膜４０５の加工はセル部に対してのみ行う。フォトレジストはアッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する（図５２）。
【０１１２】
次に、図５３に示すように、ＣＶＤシリコン酸化膜のハードマスク４０５を用いてＲＩＥにより、シリコン窒化膜４０４、Ｐドープ多結晶シリコン膜４０３、シリコン熱酸窒化膜４０２、半導体基板４０１を順次加工する。
【０１１３】
これにより、半導体基板４０１にエッチング深さ２２０nmのセル部のＳＴＩとなるアイソレーション溝４０６を形成する。アイソレーション溝４０６の幅は４５nmである。
【０１１４】
続いて、図５４に示すように、アイソレーション溝４０６の内面を熱酸化して膜厚３nmのシリコン熱酸化膜４０７を形成する。次に、図５５に示すようにシランとＮ２Ｏとを原料として用いるＣＶＤ法で基板全面に膜厚１５nmのライナー絶縁膜であるシリコン酸化膜４０８（第１の絶縁膜）を形成する。シリコン酸化膜４０８の機能及び目的は第３の実施形態においてシリコン酸化膜３０８について述べたのと同様である。
【０１１５】
次に、図５６に示すように、基板全面にポリシラザン膜４０９を形成することにより、アイソレーション溝４０６の内部を完全に埋め込む。ポリシラザン膜４０９は、先に説明したように成膜時に流動性を有するＳＯＧ膜であり、ボイドを発生させずにアイソレーション溝４０６の内部を埋め込むことが可能である。
【０１１６】
ポリシラザン膜４０９の形成方法は、第１及び第３の実施形態と同様であり、過水素化シラザン重合体溶液をスピンコーティング法により、半導体基板４０１表面に塗布し、ベーキングにより有機溶媒を除去した後に水蒸気酸化を行うことで、膜中に残存したＣ、Ｎを除去する。更に、８００℃から１０００℃の不活性ガス雰囲気中でアニールを行うことにより、ポリシラザン膜４０９を緻密化する。
【０１１７】
次に、図５７に示すようにＣＭＰ技術により、シリコン窒化膜４０４をストッパーとして、シリコン酸化膜４０５、シリコン酸化膜４０８、及びポリシラザン膜４０９を研磨する。これにより、ポリシラザン膜４０９はアイソレーション溝４０６の内部にのみ残存することになる。
【０１１８】
次に、図５８に示すように、基板全面にバリア膜兼ハードマスク膜となるシリコン酸化膜４１０をＴＥＯＳを原料に用いるＬＰＣＶＤ法により１００nm形成し（図５８）、更に基板全面にフォトレジスト膜を塗布する（図示せず）。
【０１１９】
次に通常のリソグラフィ技術によってフォトレジス膜を加工し、フォトレジスト膜をマスクとしてＲＩＥにより、図５９に示すように、シリコン酸化膜４１０を加工してハードマスク４１０を形成する。シリコン酸化膜４１０の加工は周辺部の１００nm幅以上の広いＳＴＩを形成するために行う。フォトレジストはアッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する（図５９）。
【０１２０】
そして、図６０に示すように、ＣＶＤシリコン酸化膜のハードマスク４１０を用いてＲＩＥにより、シリコン窒化膜４０４、Ｐドープ多結晶シリコン膜４０３、シリコン熱酸窒化膜４０２、半導体基板４０１を順次加工する。
【０１２１】
これにより、半導体基板４０１にエッチング深さ２２０nmのＳＴＩとなるアイソレーション溝４１１を形成する。周辺回路部のＳＴＩとなるアイソレーション溝４１１の幅は上述したように１００nm以上である。
【０１２２】
続いて、図６１に示すように、アイソレーション溝４１１の内面を熱酸化して膜厚３nmのシリコン熱酸化膜４１２を形成する。このとき本実施形態においては、セル部４５０はバリア膜である厚いシリコン酸化膜４１０で保護されているため、セル部４５０のＰドープ多結晶シリコン膜４０３とシリコン熱酸窒化膜４０２との界面、或いはシリコン熱酸窒化膜４０２と半導体基板４０１との界面にくさび状に酸化膜が侵入するバーズビーク酸化を防止することが可能となる。
【０１２３】
また、シリコン酸化膜４１０でセル部４５０を保護しているので、シリコン熱酸化膜４１２の膜厚をセル部４５０のシリコン熱酸化膜４０７の膜厚とは異なるようにすることも可能となる。
【０１２４】
次に、図６２に示すように、基板４０１全面にＨＤＰ-ＣＶＤシリコン酸化膜４１３(第２の絶縁膜）を５００nm形成する。成膜条件は第１の実施形態と同様である。本実施形態の周辺回路部等においては、幅が１００nmより細い埋め込みが困難なＳＴＩは存在しないため、幅が１００nm以上の周辺回路部等のＳＴＩとなるアイソレーション溝４１１はＨＤＰ-ＣＶＤシリコン酸化膜４１３で完全に埋め込まれる。
【０１２５】
ＨＤＰ-ＣＶＤシリコン酸化膜４１３の形成を埋め込み性のよい条件下で実行すると、セル部４５０の表面を削ってしまったり、酸化させてしまうという問題が発生する場合がある。しかし、本実施形態においては、セル部４５０を厚いシリコン酸化膜のバリア膜４１０で保護しているため、このような問題は生じない。
【０１２６】
次に、図６３に示すように、ＣＭＰ技術により、シリコン窒化膜４０４をストッパーとして、シリコン酸化膜４１０、ＨＤＰ-ＣＶＤシリコン酸化膜４１３を研磨して、アイソレーション溝４１１内部にのみＨＤＰ-ＣＶＤシリコン酸化膜４１３を残存させる。
【０１２７】
次に、図６４に示すように、ホット燐酸中でシリコン窒化膜４０４を除去する。ここで、ホット燐酸中でのエッチングレートの違いからポリシラザン膜４０９の上部がやや凹んでしまう。
【０１２８】
次に、図６５に示すように、反応性イオンエッチングによって、残存した埋め込み絶縁膜(ＨＤＰ-ＣＶＤシリコン酸化膜４１３、シリコン酸化膜４０８、及びポリシラザン膜４０９)を６０nmエッチバックすることにより、セルのＳＴＩ４０６、及び周辺回路部のＳＴＩ４１１を形成する。
【０１２９】
さらに、図６６に示すように、公知のリソグラフィ技術及びＲＩＥ技術により、セル部のＳＴＩ領域となるアイソレーション溝４０６内をさらに４０nmエッチバックする。
【０１３０】
次に、図６７に示すように、基板全面に、電極間絶縁膜(ＩＰＤ)となるＯＮＯ膜４１４を形成し、更に、コントロールゲート電極となるＰドープ多結晶シリコン膜４１５を形成する。
【０１３１】
そして、公知のリソグラフィ技術及びＲＩＥ技術によってＰドープ多結晶シリコン膜４１５、ＯＮＯ膜４１４、Ｐドープ多結晶シリコン膜４０３を順次加工して、コントロールゲート及びフローティングゲートを形成する（図示せず）。
【０１３２】
この後、詳細な工程の説明は省略するが、図６８に示すように層間絶縁膜(ＰＭＤ)４１６、４１７、４１８、及び配線４１９、４２０、コンタクトプラグ４２１、４２２を有する多層配線構造を形成することにより、最終構造のデバイスとなる。
【０１３３】
以上述べたように本実施形態の半導体装置の製造方法により、セル部と周辺部を作り分けることが可能となる。即ち、セル部は埋め込み性がよい膜、例えばポリシラザン膜で埋め込み、周辺回路部は加工耐性に優れた膜、例えばＨＤＰ-ＣＶＤシリコン酸化膜で埋め込むというように、埋め込み絶縁膜を使い分けることができる。
【０１３４】
主として周辺回路部となる幅の広いＳＴＩはＨＤＰ-ＣＶＤシリコン酸化膜のみで埋め込むことが可能になるので、幅が狭いセル部のＳＴＩと同様に成膜時に流動性を有する埋め込み絶縁膜で埋め込んだ場合にひきおこされる強い応力の影響を受けないですむ。そのため、それによる膜はがれやトランジスタのしきい値のずれ等の問題を回避できるという利点がある。
【０１３５】
さらに、セル部の上にバリア膜を設けることで、周辺回路部のＳＴＩを形成するときの影響でセル部のＳＴＩが変形、変質することを防ぐことができる。例えば、周辺回路部のエッチングでセル部の完成したＳＴＩがエッチングされてしまう、あるいは周辺回路部ＳＴＩ形成時にセル部が酸化されてしまうことを防ぐことができる。
【０１３６】
また、本実施形態のようにバリア膜として厚いシリコン酸化膜を用いることにより、シリコン窒化膜を用いた場合と同様にセルを保護することができる。また周辺回路加工の際に用いるハードマスクとの兼用が可能である。
【０１３７】
なお、本実施形態においては、幅が狭いＳＴＩとなる溝を埋め込むための成膜時に流動性を有している絶縁膜としてポリシラザン膜を用いたが、別種のＳＯＧ膜、例えばＨＳＱ（Hydrogen Silises Quioxane：水素シルセスキオサン：(ＨＳｉＯ３／２)ｎ、但しｎは整数）膜、あるいは凝縮ＣＶＤ膜を用いて幅が狭いＳＴＩ用の溝を埋め込むことも可能である。
【０１３８】
（第５の実施形態）
本発明の第５の実施形態に係る半導体装置の製造方法を図６９乃至図８６を用いて説明する。
【０１３９】
本実施形態も第３、第４の実施形態と同様にフラッシュメモリの製造方法の例であるが、ＳＴＩを形成するに際してまず周辺部のＨＤＰシリコン酸化膜埋め込みＳＴＩを形成する。そのあとに、セル部のＳＴＩを形成する。
【０１４０】
まず、図６９に示すように、半導体基板５０１上にゲート絶縁膜となるシリコン熱酸窒化膜５０２を８nm、フローティングゲートとなるＰドープ多結晶シリコン膜５０３を１２０nm、ＣＭＰの研磨ストッパーとなるシリコン窒化膜５０４を６０nm形成する。次に基板全面に反応性イオンエッチング(ＲＩＥ)のマスクとなるＣＶＤシリコン酸化膜５０５を形成し（図６９）、更にフォトレジスト膜を塗布する（図示せず）。
【０１４１】
次に通常のリソグラフィ技術によってフォトレジス膜を加工し、フォトレジスト膜をマスクとしてＲＩＥにより、前記シリコン酸化膜５０５を加工して、図７０に示すようにハードマスク５０５を形成する。シリコン酸化膜５０５の加工は幅が１００nm以上の広い周辺部のＳＴＩに対して行う。フォトレジストはアッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する（図７０）。
【０１４２】
次に、図７１に示すように、ＣＶＤシリコン酸化膜のハードマスク５０５を用いてＲＩＥにより、シリコン窒化膜５０４、Ｐドープ多結晶シリコン膜５０３、シリコン熱酸窒化膜５０２、半導体基板５０１を順次加工する。
【０１４３】
これにより、半導体基板５０１にエッチング深さ２２０nmのＳＴＩとなるアイソレーション溝５０６を形成する。周辺部のＳＴＩとなるアイソレーション溝５０６の幅は１００nm以上ある。
【０１４４】
続いて、図７２に示すように、アイソレーション溝５０６の内面を熱酸化して膜厚３nmのシリコン熱酸化膜５０７を形成する。
【０１４５】
次に、図７３に示すように、基板全面にＨＤＰ-ＣＶＤシリコン酸化膜５０８（第２の絶縁膜）を５００nm形成する。成膜条件は第１の実施形態と同様である。本実施形態の周辺回路部では、幅が１００nmより細い埋め込みが困難なＳＴＩは存在しないため、幅が１００nm以上の周辺回路部等のＳＴＩとなるアイソレーション溝５０６はＨＤＰ-ＣＶＤシリコン酸化膜５０８で完全に埋め込まれる。
【０１４６】
ＨＤＰ-ＣＶＤシリコン酸化膜５０８の形成を埋め込み性のよい(デポ成分に対してスパッタ成分が多くなる)条件下で実行すると、セル部の上端を削ってしまうという問題が発生する場合がある。しかし本実施形態においては、この時点でセル部は未加工であるため、このような問題は生じない。
【０１４７】
次に、図７４に示すように、ＣＭＰ技術により、シリコン窒化膜５０４をストッパーとして、シリコン酸化膜５０５、ＨＤＰ-ＣＶＤシリコン酸化膜５０８を研磨して、アイソレーション溝５０６内部にのみＨＤＰ-ＣＶＤシリコン酸化膜５０８残存させる。
【０１４８】
次に、図７５に示すように、基板全面に反応性イオンエッチング(ＲＩＥ)のマスクとなるＣＶＤシリコン酸化膜５０９を形成し、更にフォトレジスト膜を塗布する（図示せず）。
【０１４９】
次に、通常のリソグラフィ技術によってフォトレジス膜を加工し、フォトレジスト膜をマスクとしてＲＩＥにより、図７６に示すように、シリコン酸化膜５０９を加工してハードマスク５０９を形成する。シリコン酸化膜５０９の加工はセル部に対してのみ行う。フォトレジストはアッシャー及び硫酸過酸化水素水混合液でのエッチングにより除去する（図７６）。
【０１５０】
そして、図７７に示すように、ＣＶＤシリコン酸化膜のハードマスク５０９を用いてＲＩＥにより、前記シリコン窒化膜５０４、Ｐドープ多結晶シリコン膜５０３、シリコン熱酸窒化膜５０２、半導体基板５０１を順次加工する。
【０１５１】
これにより、半導体基板５０１にエッチング深さ２２０nmのセル部のＳＴＩとなるアイソレーション溝５３０を形成する。アイソレーション溝５３０の幅は４５nmである。
【０１５２】
続いて、図７８に示すように、アイソレーション溝５３０の内面を熱酸化して膜厚３nmのシリコン熱酸化膜５１０を形成する。このようにシリコン熱酸化膜５１０の形成と、シリコン熱酸化膜５０７の形成とは別工程で行なっているので、両者の膜厚を変えることも可能である。
【０１５３】
次に、図７９に示すように、シランとＮ２Ｏとを原料として用いるＣＶＤ法で基板全面に膜厚１５nmのライナー絶縁膜であるシリコン酸化膜５１１（第１の絶縁膜）を形成する。シリコン酸化膜５１１の機能及び目的は第３の実施形態においてシリコン酸化膜３０８について述べたのと同様である。
【０１５４】
次に、図８０に示すように、基板全面にポリシラザン膜５１２を５０nm形成することにより、アイソレーション溝５３０の内部を完全に埋め込む。ポリシラザン膜５１２、先に説明したように成膜時に流動性を有するＳＯＧ膜であり、ボイドを発生させずにアイソレーション溝５３０の内部を埋め込むことが可能である。
【０１５５】
ポリシラザン膜５１２の形成方法は、第１、第３、及び第４の実施形態と同様である。
【０１５６】
不活性ガス雰囲気中でのアニールによりポリシラザン膜５１２を緻密化した後、図８１に示すように、シリコン窒化膜５０４をストッパーとして、ＣＭＰによりシリコン酸化膜５０９、シリコン酸化膜５１１及びポリシラザン膜５１２を研磨する。これにより、ポリシラザン膜５１２はアイソレーション溝５３０の内部にのみ残存する。
【０１５７】
次に、図８２に示すように、ホット燐酸中でシリコン窒化膜５０４を除去する。ここで、ホット燐酸中でのエッチングレートの違いからポリシラザン膜５１２の上部がやや凹んでしまう。
【０１５８】
次に、図８３に示すように、反応性イオンエッチングによって、残存する埋め込み絶縁膜(ＨＤＰ-ＣＶＤシリコン酸化膜５０８、シリコン酸化膜５１１、及びポリシラザン膜５１２)を６０nmエッチバックする。
【０１５９】
更に、図８４に示すように、公知のリソグラフィ技術及び反応性イオンエッチング技術により、セル部のアイソレーション溝５３０内に残存する埋め込み絶縁膜(シリコン酸化膜５１１、及びポリシラザン膜５１２)を８０nmエッチバックする。
【０１６０】
以上により、セル部のＳＴＩ５３０及び周辺回路部のＳＴＩ５０６が形成された。
【０１６１】
次に、図８５に示すように、電極間絶縁膜(ＩＰＤ)となるＯＮＯ膜５１３を形成し、更に、コントロールゲート電極となるＰドープ多結晶シリコン膜５１４を形成する。
【０１６２】
そして、公知のリソグラフィ技術及びＲＩＥ技術によってＰドープ多結晶シリコン膜５１４、ＯＮＯ膜５１３、Ｐドープ多結晶シリコン膜５０３を順次加工して、コントロールゲート及びフローティングゲートを形成する（図示せず）。
【０１６３】
この後、詳細な工程の説明は省略するが、図８６に示すように層間絶縁膜(ＰＭＤ)５１５、５１６、５１７、及び配線５１８、５１９、コンタクトプラグ５２０、５２１を有する多層配線構造を形成することにより、最終構造のデバイスとなる。
【０１６４】
以上述べたように本実施形態の半導体装置の製造方法により、セル部と周辺部を作り分けることが可能となる。即ち、セル部は埋め込み性がよい膜、例えばポリシラザン膜で埋め込み、周辺回路部は加工耐性に優れた膜、例えばＨＤＰ-ＣＶＤシリコン酸化膜で埋め込むというように、埋め込み絶縁膜を使い分けることができる。
【０１６５】
主として周辺回路部となる幅の広いＳＴＩはＨＤＰ-ＣＶＤシリコン酸化膜のみで埋め込むことが可能になるので、幅が狭いセル部のＳＴＩと同様に成膜時に流動性を有する埋め込み絶縁膜で埋め込んだ場合にひきおこされる強い応力の影響を受けないですむ。そのため、それによる膜はがれやトランジスタのしきい値のずれ等の問題を回避できるという利点がある。
【０１６６】
なお、本実施形態においては、幅が狭いＳＴＩとなる溝を埋め込むための成膜時に流動性を有している絶縁膜としてポリシラザン膜を用いたが、別種のＳＯＧ膜、例えばＨＳＱ（Hydrogen Silises Quioxane：水素シルセスキオサン：(ＨＳｉＯ３／２)ｎ、但しｎは整数）膜、あるいは凝縮ＣＶＤ膜を用いて幅が狭いＳＴＩ用の溝を埋め込むことも可能である。
【０１６７】
以上、第１乃至第５の実施形態で説明したように、ＳＴＩの形成方法を工夫することにより、狭い幅のＳＴＩと広い幅のＳＴＩとを形成する場合に相互が及ぼす悪影響（例えば、熱処理による縮み、酸化等）を回避しつつ、それぞれに異なる構成の絶縁膜を埋め込んだ構造を比較的容易に作成することが可能になる。
【０１６８】
これにより、非常に微細なＳＴＩを広い幅のＳＴＩと混載させて形成することが可能になるので、半導体装置の微細化を促進し、性能および集積度の向上が可能となる。
【０１６９】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０１７０】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法の一製造工程を示す断面図。
【図２】図１に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図３】図２に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図４】図３に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図５】図４に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図６】図５に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図７】図６に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図８】図７に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図９】図８に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図１０】図９に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図１１】図１０に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図１２】図１１に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図１３】図１２に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図１４】図１３に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図１５】本発明の第２の実施形態に係る半導体装置の製造方法の一製造工程を示す断面図。
【図１６】図１５に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図１７】図１６に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図１８】図１７に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図１９】図１８に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図２０】図１９に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図２１】図２０に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図２２】図２１に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図２３】図２２に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図２４】図２３に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図２５】図２４に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図２６】図２５に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図２７】図２６に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図２８】図２７の幅が狭いＳＴＩの一部を拡大した図。
【図２９】図２７に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図３０】図２９に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図３１】本発明の第３の実施形態に係る半導体装置の製造方法の一製造工程を示す断面図。
【図３２】図３１に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図３３】図３２に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図３４】図３３に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図３５】図３４に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図３６】図３５に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図３７】図３６に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図３８】図３７に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図３９】図３８に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図４０】図３９に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図４１】図４０に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図４２】図４１に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図４３】図４２に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図４４】図４３に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図４５】図４４に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図４６】図４５に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図４７】図４６に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図４８】図４７に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図４９】図４８に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図５０】図４９に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図５１】本発明の第４の実施形態に係る半導体装置の製造方法の一製造工程を示す断面図。
【図５２】図５１に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図５３】図５２に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図５４】図５３に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図５５】図５４に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図５６】図５５に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図５７】図５６に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図５８】図５７に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図５９】図５８に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図６０】図５９に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図６１】図６０に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図６２】図６１に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図６３】図６２に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図６４】図６３に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図６５】図６４に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図６６】図６５に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図６７】図６６に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図６８】図６７に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図６９】本発明の第５の実施形態に係る半導体装置の製造方法の一製造工程を示す断面図。
【図７０】図６９に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図７１】図７０に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図７２】図７１に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図７３】図７２に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図７４】図７３に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図７５】図７４に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図７６】図７５に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図７７】図７６に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図７８】図７７に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図７９】図７８に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図８０】図７９に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図８１】図８０に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図８２】図８１に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図８３】図８２に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図８４】図８３に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図８５】図８４に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図８６】図８５に引き続く半導体装置の製造方法の一製造工程を示す断面図。
【図８７】ＨＤＰ-ＣＶＤによってシリコン酸化膜を形成した場合の、ＳＴＩの幅（nm）と、そのときＳＴＩ底部に堆積するシリコン酸化膜の膜厚（nm）との関係を示した図。
【図８８】ＨＤＰ-ＣＶＤによる膜形成において、ＳＴＩの溝上部が塞がってしまう過程を示した図。
【符号の説明】
【０１７１】
１０１、２０１、３０１、４０１、５０１…半導体基板、
１０２、２０９、３０２、４０２、５０２…シリコン熱酸窒化膜、
１０３、１１２、３０３、３１５、４０３、４１５、５０３、５１４…Ｐドープ多結晶シリコン膜、  １０４、２０３、３０４、４０４、５０４…シリコン窒化膜、
１０５、２３０、３０５、３１１、４０５、５０５、５０９…ＣＶＤシリコン酸化膜（ハードマスク）、
１０７、２０２、２０５、３０７、３１２、４０７、４１２、５０７、５１０…シリコン熱酸化膜、
１０８、２０６、３０８、４０８、５１１…シリコン酸化膜（ライナー絶縁膜）、
１０９、２０７、３１３、４１３、５０８…ＨＤＰ-ＣＶＤシリコン酸化膜、
１１０、３０９、４０９、５１２…ポリシラザン膜、
１１１、３１４、４１４、５１３…ＯＮＯ膜、
１１３、１１４、２１２、２１３、３１６、３１７、４１６、４１７、５１５、５１６…層間絶縁膜、
１１６、１１７、２１７、２１８、３１９、３２０、４１９、４２０、５１８、５１９…配線、
１１８、１１９、２２１、２２２、３２１、３２２、４２１、４２２、５２０、５２１…コンタクトプラグ、  ２０８…凝縮ＣＶＤ膜、  ２１０…多結晶シリコン膜、
２１１…ＭＯＳトランジスタ、  ２４０…ＳＴＩ部、  ２５０…ドレイン領域
３０６、３４０、４０６、４１１、５０６、５３０、１０６１、１０６２、２０４１、２０４２…アイソレーション溝、  ３１０…シリコン窒化膜（バリア膜）、
３５０、４５０…セル部、  ４１０…シリコン酸化膜（バリア膜）。
【図１】
2008103645.tif 000003
【図２】
2008103645.tif 000004
【図３】
2008103645.tif 000005
【図４】
2008103645.tif 000006
【図５】
2008103645.tif 000007
【図６】
2008103645.tif 000008
【図７】
2008103645.tif 000009
【図８】
2008103645.tif 000010
【図９】
2008103645.tif 000011
【図１０】
2008103645.tif 000012
【図１１】
2008103645.tif 000013
【図１２】
2008103645.tif 000014
【図１３】
2008103645.tif 000015
【図１４】
2008103645.tif 000016
【図１５】
2008103645.tif 000017
【図１６】
2008103645.tif 000018
【図１７】
2008103645.tif 000019
【図１８】
2008103645.tif 000020
【図１９】
2008103645.tif 000021
【図２０】
2008103645.tif 000022
【図２１】
2008103645.tif 000023
【図２２】
2008103645.tif 000024
【図２３】
2008103645.tif 000025
【図２４】
2008103645.tif 000026
【図２５】
2008103645.tif 000027
【図２６】
2008103645.tif 000028
【図２７】
2008103645.tif 000029
【図２８】
2008103645.tif 000030
【図２９】
2008103645.tif 000031
【図３０】
2008103645.tif 000032
【図３１】
2008103645.tif 000033
【図３２】
2008103645.tif 000034
【図３３】
2008103645.tif 000035
【図３４】
2008103645.tif 000036
【図３５】
2008103645.tif 000037
【図３６】
2008103645.tif 000038
【図３７】
2008103645.tif 000039
【図３８】
2008103645.tif 000040
【図３９】
2008103645.tif 000041
【図４０】
2008103645.tif 000042
【図４１】
2008103645.tif 000043
【図４２】
2008103645.tif 000044
【図４３】
2008103645.tif 000045
【図４４】
2008103645.tif 000046
【図４５】
2008103645.tif 000047
【図４６】
2008103645.tif 000048
【図４７】
2008103645.tif 000049
【図４８】
2008103645.tif 000050
【図４９】
2008103645.tif 000051
【図５０】
2008103645.tif 000052
【図５１】
2008103645.tif 000053
【図５２】
2008103645.tif 000054
【図５３】
2008103645.tif 000055
【図５４】
2008103645.tif 000056
【図５５】
2008103645.tif 000057
【図５６】
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【図５７】
2008103645.tif 000059
【図５８】
2008103645.tif 000060
【図５９】
2008103645.tif 000061
【図６０】
2008103645.tif 000062
【図６１】
2008103645.tif 000063
【図６２】
2008103645.tif 000064
【図６３】
2008103645.tif 000065
【図６４】
2008103645.tif 000066
【図６５】
2008103645.tif 000067
【図６６】
2008103645.tif 000068
【図６７】
2008103645.tif 000069
【図６８】
2008103645.tif 000070
【図６９】
2008103645.tif 000071
【図７０】
2008103645.tif 000072
【図７１】
2008103645.tif 000073
【図７２】
2008103645.tif 000074
【図７３】
2008103645.tif 000075
【図７４】
2008103645.tif 000076
【図７５】
2008103645.tif 000077
【図７６】
2008103645.tif 000078
【図７７】
2008103645.tif 000079
【図７８】
2008103645.tif 000080
【図７９】
2008103645.tif 000081
【図８０】
2008103645.tif 000082
【図８１】
2008103645.tif 000083
【図８２】
2008103645.tif 000084
【図８３】
2008103645.tif 000085
【図８４】
2008103645.tif 000086
【図８５】
2008103645.tif 000087
【図８６】
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【図８７】
2008103645.tif 000089
【図８８】
2008103645.tif 000090