(57)【要約】【課題】  集積回路メモリのための回路および方法は、適切なアドレスソースを定めるまで行選択回路のイネーブルを遅延させる欠点を克服する。【解決手段】  集積回路メモリのための回路および方法は、実際の内部リフレッシュ動作が起こる少なくとも１サイクル前に、デバイスにリフレッシュコマンドを与えるルックアヘッド機能を組入れる。外部コマンドが適用されるのと同じクロックでアクティブサイクルが実行される。アクティブコマンドは変更されず、アクティブコマンドの発生と同じクロックサイクルで実行される。アクティブコマンドは、行アドレスラッチを外部でまたは内部で供給すべきかを判断するのを待たずに、即時に実行可能である。【選択図】        図１３
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【特許請求の範囲】
【請求項１】
ＤＲＡＭメモリをリフレッシュするための方法であって、外部から適用されるリフレッシュコマンドに対して少なくとも１クロックサイクルだけオンチップリフレッシュ動作の開始を遅延させるステップを含む、方法。
【請求項２】
以前のクロックサイクルでリフレッシュコマンドが適用されなかったとき、適用されたアクティブコマンドに応答して外部行アドレスを捕捉するステップをさらに含む、請求項１に記載の方法。
【請求項３】
以前のＮ番目のクロックサイクルでリフレッシュコマンドが適用されなかったとき、適用されたアクティブコマンドに応答して外部行アドレスを捕捉するステップをさらに含み、Ｎは１以上の整数である、請求項１に記載の方法。
【請求項４】
以前のクロックサイクルでリフレッシュコマンドが適用されていないとき、各クロックサイクルで外部行アドレスを捕捉するステップをさらに含む、請求項１に記載の方法。
【請求項５】
以前のＮ番目のクロックサイクルでリフレッシュコマンドが適用されていないとき、各クロックサイクルで外部行アドレスを捕捉するステップをさらに含み、Ｎは１以上の整数である、請求項１に記載の方法。
【請求項６】
外部から適用されたリフレッシュコマンドの後で内部リフレッシュアドレスを捕捉するステップをさらに含み、内部リフレッシュアドレスは、外部アドレスコマンドが適用された後にクロックサイクルラッチされる、請求項１に記載の方法。
【請求項７】
集積回路メモリにおいて行アドレスを生成するための方法であって、
少なくとも１サイクルのルックアヘッドリフレッシュコマンドを行アドレスラッチに与えて、行アドレスラッチの入力の正しい選択を予め定めるステップと、
アクティブコマンドを受けたら、遅滞なく行アドレスラッチを即時にクロック動作するステップとを含む、方法。
【請求項８】
集積ＤＲＡＭメモリ回路であって、
ＤＲＡＭメモリアレイと、
外部から適用されるリフレッシュコマンドに対して少なくとも１クロックサイクルだけＤＲＡＭメモリアレイにおけるオンチップリフレッシュ動作の開始を遅延させるための手段とを含む、回路。
【請求項９】
以前のクロックサイクルでリフレッシュコマンドが適用されなかったとき、適用されたアクティブコマンドに応答して外部行アドレスを捕捉するための手段をさらに含む、請求項８に記載の回路。
【請求項１０】
以前のＮ番目のクロックサイクルでリフレッシュコマンドが適用されなかったとき、適用されたアクティブコマンドに応答して外部行アドレスを捕捉するための手段をさらに含み、Ｎは１以上の整数である、請求項８に記載の回路。
【請求項１１】
リフレッシュコマンドが以前のクロックサイクルで適用されていないとき、各クロックサイクルで外部行アドレスを捕捉するための手段をさらに含む、請求項８に記載の回路。
【請求項１２】
リフレッシュコマンドが以前のＮ番目のクロックサイクルで適用されていないとき、各クロックサイクルで外部行アドレスを捕捉するための手段をさらに含み、Ｎは１以上の整数である、請求項８に記載の回路。
【請求項１３】
外部から適用されたリフレッシュコマンドの後に内部リフレッシュアドレスを捕捉するための手段をさらに含み、内部リフレッシュアドレスは、外部アドレスコマンドが適用された後にクロックサイクルラッチされる、請求項８に記載の回路。
【請求項１４】
集積回路メモリのための行アドレス回路であって、
外部行アドレスを受けるための入力、リフレッシュ制御信号を受けるための制御端子および出力を有する第１のトランスミッションゲートと、
内部行アドレスを受けるための入力、反転されたリフレッシュ制御信号を受けるための制御端子および出力を有する第２のトランスミッションゲートと、
第１および第２のトランスミッションゲートの出力に結合された入力ならびに出力アドレス信号を与えるための出力を有するラッチとを含み、
以前のクロックサイクルで適用されたリフレッシュ制御信号がないことにより、第１のトランスミッションゲートがイネーブルされかつ第２のトランスミッションゲートが不能にされ、以前のクロックサイクルで適用されたリフレッシュ制御信号が存在することにより、第１のトランスミッションゲートが不能にされかつ第２のトランスミッションゲートがイネーブルされる、行アドレス回路。
【請求項１５】
集積回路メモリのための行アドレス回路であって、
外部行アドレスを受けるための入力、リフレッシュ制御信号を受けるための制御端子および出力を有する第１のトランスミッションゲートと、
内部行アドレスを受けるための入力、反転されたリフレッシュ制御信号を受けるための制御端子および出力を有する第２のトランスミッションゲートと、
第１および第２のトランスミッションゲートの出力に結合された入力ならびに出力アドレス信号を与えるための出力を有するラッチとを含み、
以前のＮ番目のクロックサイクルで適用されたリフレッシュ制御信号がないことにより、第１のトランスミッションゲートがイネーブルされかつ第２のトランスミッションゲートが不能にされ、以前のＮ番目のクロックサイクルで適用されたリフレッシュ制御信号が存在することにより、第１のトランスミッションゲートが不能にされかつ第２のトランスミッションゲートがイネーブルされ、Ｎは１以上の整数である、行アドレス回路。
【請求項１６】
集積回路メモリのための行制御回路であって、
第１のアドレスを受けるための入力、および出力を有する入力信号バッファと、
第２のアドレスを与えるための出力を有するリフレッシュカウンタと、
入力信号バッファの出力に結合された入力、リフレッシュ制御信号を受けるための制御端子、および出力を有する第１のトランスミッションゲートと、
リフレッシュカウンタの出力に結合された入力、反転されたリフレッシュ制御信号を受けるための制御端子、および出力を有する第２のトランスミッションゲートと、
第１および第２のトランスミッションゲートの出力に結合された入力ならびに出力アドレス信号を与えるための出力を有するラッチとを含む、行制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、集積回路メモリに関し、より特定的には、行アクセススピードおよび集積回路メモリにおけるリフレッシュ機能との相互作用に関する。
【背景技術】
【０００２】
リフレッシュコマンドまたはアクティブコマンドは、集積回路メモリにおいていずれのクロックサイクルでも発生し得、サイクルのタイプの内部（オンチップ）検出を実行することを必要とする。この検出プロセスはデバイス内の行アドレス経路の速度を遅くする。
【０００３】
オンチップリフレッシュ回路構成は、数十年にわたりＤＲＡＭ設計に組み入れられてきた。最初に導入されたときは通常は外部から供給される行アドレスの代わりに内部で生成されるアドレスを用いてリフレッシュ動作を実行するようにＤＲＡＭに通知するのに、別個のリフレッシュピンを用いた。後に、／ＣＡＳ−ｂｅｆｏｒｅ−／ＲＡＳ（ＣＡＳ＝コラムアドレスストローブおよびＲＡＳ＝ロウアドレスストローブ）コマンドを用いてオンチップリフレッシュサイクルをイネーブルした。／ＣＡＳがハイでありかつ／ＲＡＳがローに移行したとき、／ＲＡＳがローになったときに供給される外部アドレスを用いて通常の行選択を行なった。しかしながら、／ＲＡＳがローになったときに／ＣＡＳがローであった場合、リフレッシュ動作は、内部で生成されたリフレッシュアドレスを用いて実行された。
【０００４】
今日では、ＳＤＲＡＭは２つの異なるタイプのリフレッシュ、すなわちオートリフレッシュおよびセルフリフレッシュをサポートする。オートリフレッシュは、特定のコマンド命令、すなわち、ＤＲＡＭの入力クロック信号の立上がりエッジでサンプリングされる、ローの／ＣＳ（チップセレクト）、／ＲＡＳおよび／ＣＡＳと、ハイの／ＷＥ（ライトイネーブル）とを用いる。セルフリフレッシュコマンドはオートリフレッシュと類似しているが、パワーダウンモードに入るのと同時に起こる。セルフリフレッシュでは、デバイスは、リフレッシュサイクルを（それ自身で時間を計って）周期的に実行して、パワーダウンモードの間の記憶済みデータの完全性を維持する。
【０００５】
以前は、上述の方法を用いてオンチップリフレッシュを組み入れることでデバイスの性能に及ぼす影響はほとんどなかった。しかしながら、ＤＲＡＭおよびＳＤＲＡＭの動作周波数が増すにつれ、従来の方法を用いるオンチップリフレッシュを含むことが行アクセス性能に影響を及ぼすようになってきた。現在の方法の場合、アクティブコマンドを実行可能ないずれのサイクルの間にも、前にデバイスがアイドル状態（プリチャージ状態）だったならば、代わりにリフレッシュコマンドを実行することができた。このため、オンチップ回路構成は、現在の命令がアクティブまたはリフレッシュコマンドであるか否かに依存して適切なアドレスを選択する間は行選択を遅らせなければならない。このプロセスは大部分の例では複雑である。コマンドに依存して、外部から供給された行アドレスまたは内部で生成されたリフレッシュアドレスカウンタからのアドレスのいずれかを保持するのに、コマンドアドレスラッチを用いる。クロックレートが増すにつれ、行選択がイネーブル可能になる前にどのアドレスを用いるかを選択することによるペナルティは、行選択時間のより大きな割合を占めるようになる。
【０００６】
したがって、望まれるのは、不所望に行アクセス時間を加えることなく、集積回路ＤＲＡＭにおいてリフレッシュ機能をイネーブルするための回路および方法である。
【発明の開示】
【０００７】
この発明に従うと、集積回路メモリのための回路および方法は、各サイクルコマンドに基づいて適切なアドレスソースが決定されるまで行選択回路構成のイネーブルを遅延させなければならないという欠点を克服する。この発明の回路および方法は、実際の内部でのリフレッシュ動作の開始が起こる１クロックサイクル前にリフレッシュコマンドをデバイスに与えるルックアヘッド方策を組み入れる。アクティブコマンドは変更されず、アクティブコマンドの発生と同じクロックサイクルで実行される。こうすると、アクティブコマンドは、行アドレスラッチを外部からまたは内部で供給すべきかを判断するのを待つ必要なく、即時に実行可能である。
【０００８】
この発明はメモリのＲＥＦＲＥＳＨコマンドのためにルックアヘッドを用いる。この発明は、新たなルックアヘッドリフレッシュ法を用いてもシステムサイクル時間に影響を及ぼさない一方で、アクティブサイクルレイテンシ（ＡＣＴＩＶＥコマンドから、選択された行およびセンスアンプが活性化されるまでの時間）を低減する。ＡＣＴＩＶＥコマンドが与えられるいずれの所与のクロックサイクルでも、それがＡＣＴＩＶＥコマンドまたはＲＥＦＲＥＳＨコマンドであるかの制御論理の判断を待つ必要なく、ＡＣＴＩＶＥコマンドクロックサイクルでアドレス入力を選択する。これとは逆に、それがＡＣＴＩＶＥコマンドまたはＲＥＦＲＥＳＨコマンドであるかを制御論理が判断するのを待つ必要なく、リフレッシュが始まるコマンドクロックサイクルでリフレッシュカウンタを選択する。というのも、条件は、前のクロックサイクルで実行されたＲＥＦＲＥＳＨコマンドを介して予め定められていたからである。
【０００９】
この発明の主な利点は、それがリフレッシュコマンドとアクティブコマンドとの間の分離を規定し、それによりデバイスがサイクルタイプの検出プロセスを待たずに行アドレス経路を予め選択可能にすることである。サイクルタイプの検出はルックアヘッド（早期）リフレッシュコマンドを介して行なわれる。
【００１０】
別の利点は、この発明の方法が非リフレッシュコマンド性能を損なわずにオンチップでのリフレッシュを可能にすることである。
【００１１】
この発明の別の利点は、示されるタイミング例が標準的なＳＤＲＡＭメモリに当てはまるだけでなく、この発明およびタイミング図が埋込みＤＲＡＭおよび特別なＤＲＡＭにも当てはまることである。
【００１２】
この発明の以上およびその他の目的、特徴および利点は、添付の図面を参照してなされ
る、この発明の好ましい実施例の以下の詳細な説明からより明らかになるであろう。
【発明を実施するための最良の形態】
【００１３】
ここで図１を参照して、ＤＲＡＭチップまたは埋込みメモリなどの典型的な集積回路メモリ１０の高度に単純化されたブロック図は、２つの鏡像メモリアレイ部分１２および１６と、／ＲＡＳ、／ＣＡＳ、／ＷＥおよび／ＣＳ入力を有する命令デコーダ２２、次には行プリデコーダ２６に結合される、ＲＡ（行アドレス）入力を含む行制御論理ブロック２４を含む関連の行制御回路構成１４とを含む。命令デコーダ２２および行プリデコーダ２６の出力はアレイ部分１２および１６に結合される。行プリデコーダ２６は外部から適用されたアドレスを"予めデコード"して、次に行デコーダ２０がこれらを完全にデコードする。各メモリアレイ部分１２および１６は、多数のメモリアレイ１８（図１に示されるのは４つであるが、所望によりいずれの数も用いることができる）と、関連の共有センスアンプブロック２８および端センスアンプブロック３０とを含む。図１のメモリ１０は集積回路メモリの簡略化された典型例として示されるだけであり、したがって多くの典型的な機能ブロックは示されていない。さらに、メモリのアーキテクチャおよびレイアウトは所望により変更可能であり、より詳細に後述されるこの発明の行アドレスバッファ回路を依然として用いることができる。
【００１４】
ここで図２を参照して、ブロック図は図１の集積回路メモリ１０の行制御回路構成のさらなる詳細を示す。パッドバッファおよびクロックドライバブロック３２はＣＬＫＰＤ（クロックパッド）信号を受け、ＭＣＬＫ（マスタクロック）信号を生成する。パッドバッファおよび半サイクルラッチブロック３４はＭＣＬＫ信号およびＲＡＰＤ（行アドレスパッド入力）信号を受け、ＲＡＩＮ（行アドレス入力）信号を生成する。リフレッシュアドレスカウンタブロック３６は、ＭＣＬＫ信号と、ＲＥＦＢ（相補リフレッシュコマンド）およびＰＲＥＢ（相補プリチャージコマンド）信号と、ＲＥＦＡＤＲ（リフレッシュアドレス）信号を生成するための出力とを受ける。パッドバッファおよび半サイクルラッチブロック３８は、ＭＣＬＫ信号ならびに／ＲＡＳ、／ＣＡＳ、／ＷＥおよび／ＣＳ信号を含むＣＯＮＴＲＯＬ信号を受け、ＲＡＳ、ＣＡＳ、ＷＥおよびＣＳ信号を生成する。命令デコーダ２２はＲＡＳ、ＣＡＳ、ＷＥおよびＣＳ信号ならびにＭＣＬＫ信号を受け、ＲＥＦＢ、ＰＲＥＢ、ＡＣＴＢ（相補アクティブコマンド）およびＷＲＩＴＥＢ（相補書込コマンド）、ＲＥＡＤＢ（相補読出コマンド）制御信号を生成する。行アドレスマルチプレクサおよびラッチブロック４０は、ＭＣＬＫ、ＲＡＩＮ、ＲＥＦＡＤＲ、ＡＣＴＢおよびＲＥＦＢ信号を受け、ＬＲＡ（ラッチされた行アドレス）信号を生成する。アドレスマルチプレクサは、順次のバーストアクセスのためのバーストカウンタをしばしば含む。図面を簡略化するため、バーストカウンタは図２には図示されない。
【００１５】
図３から図５を全般的に参照して、図１の集積回路メモリ１０の行制御回路構成の一部を形成する公知の行アドレスマルチプレクサ回路の３つの回路図が示される。
【００１６】
図３は、ＤＲＡＭメモリ内の行アドレスに用いるべきソースを選択するための一般的な回路および方法を図示する。リフレッシュカウンタ３６はＲＥＦＲＥＳＨコマンドが実行されたときに選択され、外部アドレスはＡＣＴＩＶＥコマンドが実行されたときに選択される。先行技術は、ＲＥＦＲＥＳＨコマンドまたはＡＣＴＩＶＥコマンドのいずれかが同じクロックサイクルで発生するのを許した。これが行なわれると、オンチップ制御論理ブロック４２はどのタイプのコマンドが発せられたかを判断しなければならない。コマンドがＡＣＴＩＶＥコマンドであったならば、制御論理４２は、行アドレスラッチブロック４４の入力信号として外部アドレス経路を選択する、図３に"／ＡＣＴＩＶＥ"として示される信号を活性化する。コマンドがＲＥＦＲＥＳＨコマンドであったならば、制御論理は、行アドレスラッチ４４の入力信号としてオンチップリフレッシュカウンタ３６を選択する、図３に"／ＲＥＦＲＥＳＨ"として示される信号を活性化する。どのタイプのコマンドが発せられたかを制御論理４２が判断するには時間がかかり、このことが行アドレスラッチ４４の入力ソースの選択を遅延させる。以前は、これは性能を大きく阻害するものではなかった。しかしながら、性能に対する要求が増すにつれ、この遅延はより意味を持つようになり、アクティブコマンドまたはリフレッシュコマンドのいずれに対しても行アドレス経路の速度を遅くしない選択方法を見出すことが必要になっている。
【００１７】
行アドレスラッチ４４は、結合されたトランジスタＭ６およびＭ８ならびにインバータＵ４を含む第１のスイッチを含む。トランジスタＭ６およびＭ８のゲートは、論理ゲートＵ２を介してゲート制御されるＣＬＫおよび／ＡＣＴＩＶＥ信号によって制御される。スイッチへの信号入力はパッドバッファＵ１を介してＡＤＤＲＥＳＳ  ＩＮＰＵＴによって与えられる。第２のスイッチは結合されたトランジスタＭ７およびＭ９ならびにインバータＵ５を含む。トランジスタＭ６およびＭ８のゲートは、論理ゲートＵ３を介してゲート制御されるＣＬＫおよび／ＲＥＦＲＥＳＨ信号によって制御される。スイッチへの信号入力はリフレッシュカウンタ３６の出力によって与えられる。２つのスイッチの出力は、結合されたインバータＵ１０およびＵ１１を含むラッチ回路によってラッチされる。ラッチの出力は行アドレス回路構成に結合される。
【００１８】
制御論理４２がＡＤＤＲＥＳＳ  ＩＮＰＵＴ信号のセットアップおよびホールド時間に対して正しいサイクル動作（ＡＣＴＩＶＥまたはＲＥＦＲＥＳＨ）を選択するのに長時間かかる場合、図４に示されるように、アドレスプリラッチ４６を加えることが必要であろう。プリラッチ４６は、結合されたトランジスタＭ１２およびＭ１３を含むクロックドスイッチおよびＣＬＫ信号を受けるためのインバータＵ１４を含む。ラッチ部分は相互に結合されたインバータＵ１５およびＵ１６を含む。プリラッチ４６を加えることでさらに不所望に性能に影響を及ぼす可能性がある。プリラッチ４６を加えると、プリラッチ４６と行アドレスラッチ４４との組合せは全サイクルラッチになる。これは、行アドレスが行アドレス経路の中にさらに"リップルを生じる"のを防止する。
【００１９】
ここで図５を参照して、ＰチャネルトランジスタＭ３およびＭ４、ＮチャネルトランジスタＭ５およびＭ６ならびにラッチされた行アドレス信号ＬＲＡおよびラッチされた相補行アドレス信号ＬＲＡＢを生成するためのインバータＵ１２およびＵ３を含む行アドレスバッファおよびラッチ回路のより詳細な図が示される。
【００２０】
ここで図６を参照して、簡略化された概略図は、図３から図５に示された行アドレスバッファ回路の本質的な機能性を示す。第１の信号経路で、入力信号ラッチ４８は、ノード５２のＲＡＥＮ行イネーブル信号が制御するトランスミッションゲート５６に信号を与える。第２の信号経路で、リフレッシュカウンタ５０は、ノード５４のＲＥＦＥＮリフレッシュイネーブル信号が別個におよび独立して制御するトランスミッションゲート５８に信号を与える。トランスミッションゲート５６および５８の出力は、相互に結合されたインバータ６０および６２によってともに結合されかつラッチされる。次に、ラッチ出力はさらなる行制御回路構成、特に行プリデコーダに送達される。
【００２１】
ここで図７を参照して、図３から図５の行アドレスバッファ回路のアクティブおよびリフレッシュ動作と関連の簡略化されたタイミング図が示される。行選択回路構成のイネーブルは、ソース（外部アドレス）が判断され得るまで遅延されなければならない。図面の簡略化のため、ＲＥＡＤおよびＷＲＩＴＥコマンドは、図７では省略されている。ＰＲＥＣＨＡＲＧＥコマンドは、メモリアレイ中の選択された行およびバンクをプリチャージする。同様に、行選択回路構成のイネーブルは、ここでも、ソース（リフレッシュカウンタからの内部アドレス）が判断され得るまで遅延されなければならない。
【００２２】
ここで図８を参照して、図３から図５の行アドレスバッファ回路のリフレッシュサイクルのタイミング図が示される。ＣＬＫＰＤ（クロックパッド）、ＣＭＤＰＤ／ＲＡＰＤ（コマンドパッド／行アドレスパッド）、ＲＥＦＢ、ＲＥＦＥＮおよびＬＲＡ信号が示される。留意すべきなのは、リフレッシュコマンドＲＥＦがデコードされるまではＬＲＡ（０：Ｎ）が有効でないことである。この結果、ＲＥＦＥＮ信号がアクティブになり、行アドレスラッチ回路のマルチプレクサを介してリフレッシュカウンタアドレス（ＲＥＦＡＤＲ）経路を選択する。同様に、図９は、図３から図５の行アドレスバッファ回路のアクティブサイクルのタイミング図を示す。ＣＬＫＰＤ、ＣＭＤＰＤ／ＲＡＰＤ、ＲＥＦＢ、ＲＥＦＥＮおよびＬＲＡ信号が示される。留意すべきなのは、アクティブコマンドＡＣＴがデコードされるまではＬＲＡ（０：Ｎ）が有効でないことである。この結果、ＲＡＥＮ信号がアクティブになり、行アドレスラッチ回路のマルチプレクサを介して外部アドレス経路を選択する。
【００２３】
ここで図１０を参照して、ブロック図は、この発明に従う図１の集積回路メモリ１０の行制御回路構成のさらなる詳細を示す。行制御回路構成の全体的な構造は同じであるが、パッドバッファ回路３４′はラッチ回路部分を含まず、以下にさらに詳細に説明されるように、行アドレスマルチプレクサおよびラッチ回路４０′はこの発明に従って変更を加えられる。
【００２４】
ここで図１１を参照して、図１の集積回路メモリ１０の行制御回路構成の一部を形成する、行アドレスバッファおよびラッチ回路の回路図が示されるが、これはこの発明に従って変更されている。ラッチ部分は、ＰチャネルトランジスタＭ３およびＭ４、ＮチャネルトランジスタＭ５およびＭ６ならびにラッチされた行アドレス信号ＬＲＡおよびラッチされた相補行アドレス信号ＬＲＡＢを生成するためのインバータＵ１２およびＵ３を含む。第１のトランスミッションゲートはトランジスタＭ７およびＭ８ならびにインバータＵ８を含む。トランスミッションゲートの入力は、インバータＵ１０の出力を介して受けられる相補ＲＡＩＮ（行アドレス入力）信号に結合される。トランジスタＭ７およびＭ８のゲート制御ノードは、マスタクロックＭＣＬＫおよびリフレッシュクロックＲＥＦＣＬＫ信号を受けるＮＯＲゲートＵ９が生成するＲＡＥＮおよびＲＡＥＮＢ信号によって制御される。同様に、第２のトランスミッションゲートはトランジスタＭ９およびＭ１０ならびにインバータＵ７を含む。トランスミッションゲートの入力は、インバータＵ４の出力を介して受けられる相補ＲＥＦＡＤＲ信号に結合される。トランジスタＭ７およびＭ８のゲート制御ノードは、リフレッシュクロックＲＥＦＣＬＫ信号を受けるインバータＵ５が生成するＲＥＦＥＮおよびＲＥＦＥＮＢ信号によって制御される。
【００２５】
図１１では、２つのトランスミッションゲートＭ７／Ｍ８およびＭ９／Ｍ１０はそれぞれＲＡＥＮおよびＲＥＦＥＮ信号によって制御されるが、これらの信号の両者ともＲＥＦＣＬＫ信号から導出されるものであり、図３から図５を参照して前述されたメモリアーキテクチャでのように独立して生成された信号ではないことに留意することが重要である。図１１に記載の回路は、さらなるクロックサイクルの介入遅延なく、外部で生成されたアドレスが行プリデコーダにわたってリップルを生じるのを許す。
【００２６】
ここで図１２を参照して、簡略化された概略図が、図１１に示された行アドレスバッファ回路の本質的な機能を示す。第１の信号経路で、入力信号バッファ４９はトランスミッションゲート５６に信号を与える。トランスミッションゲートは、インバータ６４によって反転されたＲＥＦＥＮ信号である、ノード５５のＲＥＦＥＮＢ信号によって制御される。第２の信号経路で、リフレッシュカウンタ５０は、同様にノード５４のＲＥＦＥＮリフレッシュイネーブル信号によって制御されるトランスミッションゲート５８に信号を与える。トランスミッションゲート５６および５８の出力は、相互に結合されたインバータ６０および６２によってともに結合されかつラッチされる。次にラッチ出力は、さらなる行制御回路構成、特に前のような行プリデコーダに送達される。
【００２７】
この発明の回路における主な相違は、第１の信号経路では外部アドレスはもはやラッチされず、２つのトランスミッションゲート５６および５８は別個に制御されず、両者ともルックアヘッドＲＥＦＥＮ信号で制御されることである。このように、ＲＥＦＥＮＢ信号がトランスミッションゲート５６に存在すれば、行プリデコーダにわたって外部アドレスにリップルを生じさせることができる。
【００２８】
ここで図１３を参照して、図１１の行アドレスバッファ回路のアクティブ動作およびリフレッシュ動作と関連の簡略化されたタイミング図が示される。行アクティブコマンドは、行アドレスのソースを定めるのを待つ必要はない。以前のように、タイミング図を簡略化するため、ＲＥＡＤおよびＷＲＩＴＥコマンドは省略されており、ＰＲＥＣＨＡＲＧＥコマンドがメモリアレイ中の選択された行およびバンクをプリチャージする。リフレッシュコマンドは１クロックサイクルだけ遅延される。アドレスのソース（内部または外部）を定めるのを待つ必要がないため、したがってリフレッシュサイクルはクロックのすぐ後にスタートすることができる。
【００２９】
ここで図１４を参照して、図１１の行アドレスバッファ回路のアクティブサイクルのタイミング図が示される。ＣＬＫＰＤ、ＣＭＤＰＤ、ＲＥＦＣＬＫ、ＲＡＥＮ、ＲＡＰＤおよびＬＲＡ信号が示される。図１４で留意すべきなのは、アドレスのソースを定めるのをさらに待たずに、ラッチされた行アドレス信号ＬＲＡがＲＡＥＮ信号の立上がりエッジの後で即時に利用可能なことである。
【００３０】
ここで図１５を参照して、図１１の行アドレスバッファ回路のリフレッシュサイクルのタイミング図が示される。図１４のタイミング図に示されるのと同じメモリアドレスおよび制御信号が示される。図８で留意すべきなのは、ルックアヘッドＲＥＦＥＮ信号が与えられるため、内部基準クロックがスタートしないうちに、内部基準クロックのスタートから、内部リフレッシュカウンタからの基準アドレスが利用可能なことである。
【００３１】
この発明の原則をその好ましい実施例において説明しかつ図示したが、そのような原則から逸脱することなく、この発明を構成および詳細において変更可能であることが当業者には認められる。好ましい方法および回路が示されたが、好ましい方法および回路の正確な詳細は、特定の用途の必要に応じて、所望のように変更可能である。たとえば、行アドレスマルチプレクサをプリエンプティブに選択するためにコマンドが発生するのを待つ必要はない。したがって、添付の請求項の精神および範囲内に入るすべての変更および変形を請求するものである。
【図面の簡単な説明】
【００３２】
【図１】２つのメモリアレイ部分を含む典型的な集積回路メモリと、命令デコーダ、行制御論理ブロックおよび行プリデコーダを含む関連の行制御回路構成との、高度に簡略化されたブロック図である。
【図２】図１の集積回路メモリの行制御回路構成のさらなる詳細を示すブロック図である。
【図３】図１の集積回路メモリの行制御回路構成の一部を形成する公知の行アドレスバッファ回路の回路図である。
【図４】図１の集積回路メモリの行制御回路構成の一部を形成する公知の行アドレスバッファ回路の回路図である。
【図５】図１の集積回路メモリの行制御回路構成の一部を形成する公知の行アドレスバッファ回路の回路図である。
【図６】図３から図５に示された行アドレスバッファ回路の本質的な機能性を示す簡略化概略図である。
【図７】図３から図５の行アドレスバッファ回路の動作と関連の簡略化されたタイミング図である。
【図８】図３から図５の行アドレスバッファ回路のリフレッシュサイクルのタイミング図である。
【図９】図３から図５の行アドレスバッファ回路のアクティブサイクルのタイミング図である。
【図１０】図１の集積回路メモリの行制御回路構成のさらなる詳細を示す、この発明に従うブロック図である。
【図１１】図１の集積回路メモリの行制御回路構成の一部を形成する、この発明に従う行アドレスバッファ回路の回路図である。
【図１２】図１１に示される行アドレスバッファ回路の本質的な機能性を示す簡略化された概略図である。
【図１３】図１１の行アドレスバッファ回路の動作と関連の簡略化されたタイミング図である。
【図１４】図１１の行アドレスバッファ回路のリフレッシュサイクルのタイミング図である。
【図１５】図１１の行アドレスバッファ回路のアクティブサイクルのタイミング図である。
【符号の説明】
【００３３】
１８  メモリアレイ、２２  命令デコーダ、２４  行制御論理、２６  行プリデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成20年2月15日(2008.2.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＤＲＡＭメモリをリフレッシュするための方法であって、外部から適用されるリフレッシュコマンドに対して少なくとも１クロックサイクルだけオンチップリフレッシュ動作の開始を遅延させるステップを含む、方法。