(57)【要約】【課題】複数のデータ入出力線から複数ビット同時読出しが可能な半導体装置において、データ入出力線の配線容量及び接合容量を小さくしてデータ読出し時間を短縮する。【解決手段】メモリセルアレイ１に、Ｙ軸方向に所定の間隔で形成されワード線ＷＬ又はこれと同一方向に配線された信号線と金属配線Ｗｍとを接続するコンタクトが形成されるシャント領域ＳＨが形成される。また、Ｘ軸方向に沿って、同時に選択される複数のビット線ＢＬのデータを同時に転送可能なように、複数のデータ入出力線Ｉ／Ｏが形成される。データ入出力線Ｉ／Ｏは、Ｘ軸方向において所定の間隔で分割され、この分割された部分ごとに、延長領域ＥＸ内にその長手方向に沿って形成される引出し線ＥＬと接続され、この引出し線ＥＬを介して読出し回路１２と接続される。【選択図】図１
2008041967.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイ領域に配置され第１方向に沿って延びるワード線と前記第１方向と直交する第２方向に沿って延びるビット線の交点に複数のメモリセルを構成してなるメモリセルアレイと、
データキャッシュアレイ領域に配置され前記メモリセルから読み出されたデータを一時保持するデータキャッシュを配列してなるデータキャッシュアレイと、
前記メモリセルアレイ領域中に前記第２方向に延びる様に所定の間隔で形成され前記ワード線又はこれと同一方向に配線された信号線と他の金属配線とを接続するコンタクトが形成されるシャント領域と、
前記データキャッシュアレイ領域中に前記シャント領域が延長されて形成される延長領域と、
前記第１方向に沿って延びるように形成され同時に選択され得る複数の前記ビット線のデータを前記データキャッシュアレイを介して同時に転送可能に配置された複数のデータ入出力線と、
前記データキャッシュアレイの周囲に配置され前記複数のデータ入出力線がそれぞれ接続される複数の読出回路と
を備え、
前記データ入出力線は、前記第１方向において所定の間隔で分割されると共に、この分割された部分ごとに、前記延長領域内にその長手方向に沿って形成される引出し線と接続され、この引出し線を介して前記読出し回路と接続される
ことを特徴とする半導体記憶装置。
【請求項２】
前記データ入出力線は、前記メモリセルアレイを構成する複数のメモリセルアレイブロックの境界位置において分割されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記メモリセルアレイが第１方向に沿って複数個並べて配置され、読出し回路は、複数個の前記メモリセルアレイに対しインターリーブアクセスを実行可能に構成されたことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記データ入出力線は、
前記ビット線の１つのデータが転送される第１のデータ入出力線と、
前記ビット線の１つのデータと対をなす相補ビット線のデータが転送される第２のデータ入出力線とを備え、
前記引出し線は、前記第１のデータ入出力線と接続される第１の引出し線と、前記第２のデータ入出力線と接続される第２の引出し線と
を備えたことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記延長領域に沿って、前記データキャッシュを構成する半導体素子に一定の信号を供給する信号線を配置してなることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、より詳しくは複数のデータ入出力線を有し複数ビット同時読み出し可能に構成された半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ、ＳＲＡＭ、ＦｅＲＡＭ、フラッシュＥＥＰＲＯＭ等の半導体記憶装置は、ワード線とビット線の交点に配置された複数のメモリセルを備えている。選択されたメモリセルに接続されたビット線は、例えばゲート回路、データラッチ、センスアンプ、データバッファ等を介して間接的に、データを入出力するためのデータ入出力線（Ｉ／Ｏ線）に接続される。ワード線及びビット線のデコーダによる選択により、メモリセルのデータがビット線に読み出され、これが対応するデータ入出力線に読み出されることにより、データの読出しが行われる。
【０００３】
また、データ入出力線を複数本、例えば８本形成し、それぞれのデータ入出力線に独立した読出し回路を備えることにより、複数ビット同時読出しを可能にした半導体記憶装置も知られている（例えば特許文献１参照）。この８本のデータ入力線に、同時に選択された８本のビット線が、ゲート回路等を介して接続され、独立した８つの読出し回路が独自に動作することにより、８ビット同時読み出しが行われる。
【０００４】
また、同様な構成のメモリセルアレイを複数組配置し、これらメモリセルアレイのビット線をメモリセルアレイ毎に設けられた８本のデータ入出力線に接続すると、同時読み出し可能なビット数を１６、２４、３２…と増やすことが可能になる。また、これら複数のメモリセルアレイをサイクル毎に順次活性化する、いわゆるインターリーブアクセスを行なう事で、同時に読出すデータは８ビットでも読み出しのサイクルタイム短縮が可能となる。
【０００５】
このような複数ビット同時読み出しが可能な半導体記憶装置では、データ入出力線が配線引き回しのために長くなって配線容量が大きくなるという問題があった。また、集積度が増すほど接合容量が増大するため、集積度が増加すると１ビット当たりの読出し時間は増加する傾向にある。
【特許文献１】特開２００３−１６８２８７号広報（段落００２３〜００４８、図１等）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、複数のデータ入出力線から複数ビット同時読出しが可能な半導体装置において、データ入出力線の配線容量及び接合容量を小さくしてデータ読出し時間を短縮することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る半導体記憶装置は、メモリセルアレイ領域に配置され第１方向に沿って延びるワード線と前記第１方向と直交する第２方向に沿って延びるビット線の交点に複数のメモリセルを構成してなるメモリセルアレイと、データキャッシュアレイ領域に配置され前記メモリセルから読み出されたデータを一時保持するデータキャッシュを配列してなるデータキャッシュアレイと、前記メモリセルアレイ領域中に前記第２方向に延びるように所定の間隔で形成され前記ワード線又はこれと同一方向に配線された信号線と他の金属配線とを接続するコンタクトが形成されるシャント領域と、前記データキャッシュアレイ領域中に前記シャント領域が延長されて形成される延長領域と、前記第１方向に沿って延びるように形成され同時に選択され得る複数の前記ビット線のデータを前記データキャッシュアレイを介して同時に転送可能に配置された複数のデータ入出力線と、前記データキャッシュアレイの周囲に配置され前記複数のデータ入出力線がそれぞれ接続される複数の読出回路とを備え、前記データ入出力線は、前記第１方向において所定の間隔で分割されると共に、この分割された部分ごとに、前記延長領域内にその長手方向に沿って形成される引出し線と接続され、この引出し線を介して前記読出し回路と接続されることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、複数のデータ入出力線から複数ビット同時読出しが可能な半導体装置において、データ入出力線の配線容量及び接合容量を小さくしてデータ読出し時間を短縮することができる半導体装置を提供することが可能になる。
【発明を実施するための最良の形態】
【０００９】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１０】
[第１の実施の形態]  図１は、本発明の第１の実施の形態に係る半導体記憶装置の平面的なレイアウトを示すものである。図１に示すように、この半導体記憶装置は、領域Ａ−１、Ａ−２、Ｂ、Ｃ、Ｄを備えており、領域Ａ−１及びＡ−２には、それぞれ１つのメモリセルアレイブロックＡ１及び１つのデータキャッシュアレイブロックＡ３、１つのメモリセルアレイブロックＡ２及びデータキャッシュアレイブロックＡ４が形成される。
メモリセルアレイブロックＡ１、Ａ２により、１つのメモリセルアレイ１が形成される。領域Ｂは、従来において配線を引き回すための領域として用いられていた周辺領域であり、本実施の形態では利用されない。また、領域Ｃは、後述する読出し回路１２を含む周辺回路が形成される周辺回路領域である。なお、領域Ｄは、配線引き回し等を行うスペースが無い狭い周辺領域である。
【００１１】
メモリセルアレイブロックＡ１、Ａ２は、Ｘ軸方向（第１方向）に延びる複数のワード線ＷＬと、Ｙ軸方向（第２方向）に延びる複数のビット線ＢＬを備え、これらの交点にメモリセルＭＣを備えている。このワード線ＷＬ及びビット線ＢＬが図示しないデコーダにより選択されることにより、その交点に存在するメモリセルＭＣのデータが選択されたビット線ＢＬに読み出される。
【００１２】
一方、データキャッシュアレイブロックＡ３、Ａ４は、複数のセンスアンプ兼データラッチ１０と、複数のカラムスイッチ１１とを備えている。このセンスアンプ兼データラッチ１０とカラムスイッチ１１とでデータキャッシュ回路が構成されている。すなわち、各ビット線ＢＬには、センスアンプ兼データラッチ１０が接続され、このセンスアンプ兼データラッチ１０で検知・増幅されたデータは、カラムスイッチ１１を介してＸ軸方向に延びるように形成される複数本（ここでは８本とする）のデータ入出力線Ｉ／Ｏに転送される。この実施の形態では、複数ビット同時読み出しを実行するため、１つのメモリセルアレイブロックＡ１又はＡ２において、複数のビット線ＢＬが同時に選択され、この複数のビット線ＢＬからのデータがカラムスイッチ１１を介して同数のデータ入出力線Ｉ／Ｏに転送される。また、この実施の形態のデータ入出力線Ｉ／Ｏは、Ｘ軸方向において所定の間隔で分割されており、この例では、領域Ａ−１とＡ−２の境界位置において分割されている。従来においては、図１に示すようなメモリ構成の場合、データ入出力線Ｉ／Ｏは領域Ａ−１からＡ−２に亘って連続的に形成されていたが、そのような構成の場合、データ入出力線Ｉ／Ｏの配線長が長くなって配線容量及び接合容量が増加し、データ読出し時間が長くなる場合がある。本実施の形態では、上記のように分割がされることにより、データ入出力線Ｉ／Ｏの配線容量や接合容量を減少させることができ、これにより１ビットの読出し時間を短縮し、読出しサイクルを高速化することができる。
【００１３】
また、領域Ａ−１、Ａ−２には、複数のビット線ＢＬごとにＸ軸方向に所定の間隔で、シャント領域ＳＨが形成されている。このシャント領域ＳＨは、ゲート配線遅延を緩和するため、配線容量の大きなワード線ＷＬ又はこれと同一方向に配線された信号線と、これと平行に走る金属配線Ｗｍとを、所定の間隔でコンタクトさせるための間隙部分として形成される領域であり、ビット線ＢＬと同様にＹ軸方向を長手方向として形成されている。
【００１４】
また、データキャッシュアレイＡ３、Ａ４には、このシャント領域ＳＨをＹ方向に延長してなる延長領域ＥＸが形成されている。メモリセルアレイブロックＡ１、Ａ２においては、ビット線ＢＬがＹ方向に延びてセンスアンプ兼データラッチ１０及びカラムスイッチ１１と接続される。このため、データキャッシュアレイＡ３、Ａ４に形成される延長領域ＥＸには、センスアンプ兼データラッチ１０及びカラムスイッチ１１は形成されていない。
【００１５】
周辺回路領域としての領域Ｃには、前述したように、データ入出力線Ｉ／Ｏが接続される複数の読出回路１２が配置されている。読出回路１２は、分割された８本のデータ入出力線Ｉ／Ｏ毎に、この例では領域Ａ−１、Ａ−２のそれぞれに、データ入出力線Ｉ／Ｏの数に対応した８個づつ、計１６個が形成される。すなわち、本実施の形態では、領域Ａ−１、Ａ−２の境界においてデータ入出力線Ｉ／Ｏが２分割され、分割された２つの部分それぞれに８個ずつ、計１６個の読出し回路１２が接続される。このため、１６個の読出し回路１２を独立に同時に動作させることにより、１６ビット同時データ読出しが可能になる。従来のデータ入出力線Ｉ／Ｏが分割されない構成の場合、８ビット同時データ読出しのみが可能であり、この点、本実施の形態によれば、従来に比べデータ読出し時間を短縮することが可能になる。なお、メモリセルアレイブロックＡ１、Ａ２に対し交互にアクセスを行い、８ビットインターリーブアクセスを実行するように構成することも可能である。
【００１６】
このように本実施の形態が構成されているため、従来複数の領域Ａ−１、Ａ−２に亘って連続的にデータ入出力線Ｉ／Ｏが接続されていたのに比べ、データ入出力線Ｉ／Ｏ１本当たりに接続される読出し回路１２の数を多くすることができる。一般的に表現すれば、データ入出力線Ｉ／Ｏをｎ分割することにより、同時読出しが可能なビット数もｎ倍とすることができる。
【００１７】
そして、この読出し回路１２とデータ入出力線Ｉ／Ｏとの間とは、延長領域ＥＸ内にその長手方向に沿って形成される引出し線ＥＬによって接続される。シャント領域ＳＨは、メモリセルアレイに既存の空き領域であり、その長手方向に沿って走る配線は存在しない。このため、延長領域ＥＸも空き領域である。そこで本実施の形態では、この延長領域ＥＸをデータ入出力線Ｉ／Ｏの読出回路１２への引出し通路として用いる。
【００１８】
従来においては、主にデータ入出力線の読出回路への引出し領域Ｂを用いて行うレイアウトが採用されていた。しかし、このレイアウトの場合、データ入出力線の配線長が長くなり、配線容量や接合容量が大きくなるという問題がある。本実施の形態では、前述したようにデータ入出力線Ｉ／ＯをＸ軸方向の所定の間隔で分割することに加え、延長領域ＥＸに沿って形成された引出し線ＥＬにより読出回路１２とデータ入出力線Ｉ／Ｏとを接続する。したがって、引出し線ＥＬの部分も含めたデータ入出力線の配線長は従来に比べ格段に短くなり、配線容量や接合容量を小さくし、読出し時間を短縮し読み出しサイクルを高速化することができる。
【００１９】
[第２の実施の形態]  次に、本発明の第２の実施の形態に係る半導体記憶装置の平面的レイアウトを、図２を参照して説明する。第１の実施の形態と同一の構成要素については図２において同一の符号を付し、その詳細な説明は省略する。
この実施の形態の半導体記憶装置は、メモリセルアレイブロックＡ１、Ａ２を備えた図１と同様のメモリセルアレイ１をＸ軸方向に２個並べて配置する構成を有している。１つのメモリセルアレイ１にそれぞれ１６個、計３２個（１６×２）の読出し回路１２が設けられている。その他は、各メモリセルアレイ１の領域の境界においてデータ入出力線Ｉ／Ｏが分割されている点なども含め、第１の実施の形態と同様である。すなわち、１つのメモリセルアレイ１において１６ビット同時読出しが可能であるため、２つのメモリセルアレイ１により１６ビットのインターリーブアクセスを実現することが可能になる。
【００２０】
ここで、本実施の形態においてインターリーブアクセスを実施することの利点を、図３を参照して説明する。インターリーブアクセスを行わず、例えば図２に示す３２個の読出し回路１２を同時に動作させる場合、図３（ａ）に示すように、例えば６０ｎＳのサイクル内で、各読出し回路１２においてデータセンス、プリチャージを繰り返すことは、十分可能である。しかし、データ読出し時間を短くしようとして、例えば図３（ｂ）に示すように、３０ｎＳのサイクル内で、各読出し回路１２においてデータセンス、プリチャージする時間を確保することは困難であり、誤動作が生じ得る。
【００２１】
一方、２系統のメモリセルアレイ１の１つ毎にインターリーブアクセスを実行し、例えば一方がデータセンス中に他方はプリチャージ動作を実行するようにすれば、１系統当たり６０ｎＳのサイクル内でデータセンスとプリチャージを実行できればよく、誤動作の虞はなく、しかもデータ読出し時間も短くすることができる。なお、インターリーブアクセスの場合、一方でデータセンス中に他方でプリチャージ動作をするなど異なる動作とする必要はなく、２系統の両方でデータセンス又はプリチャージを同時に行う構成としてもよい。
【００２２】
[第３の実施の形態]  次に、本発明の第３の実施の形態に係る半導体記憶装置を、図４を参照して説明する。第１の実施の形態と同一の構成要素については図４において同一の符号を付し、その詳細な説明は省略する。この実施の形態では、ビット線ＢＬと相補ビット線／ＢＬとからなるビット線対のデータを複数組同時にデータ読出しし、データ入出力線Ｉ／Ｏ、相補データ入出力線／Ｉ／Ｏからなるデータ線対に読み出す構成としている。データ入出力線Ｉ／Ｏ、相補データ入出力線／Ｉ／Ｏには、それぞれ引出し線ＥＬ、／ＥＬが接続されている。引出し線ＥＬ、／ＥＬは、いずれも延長領域ＥＸ内に、この長手方向に沿って配置されているので、データ入出力線Ｉ／Ｏ、／Ｉ／Ｏの配線長は、上記の実施の形態と同様に短い。その他の点は上記の実施の形態と同様である。また、図５に示すように、このようなメモリセルアレイ１を、図２の例と同様にＸ軸方向に複数並べて配置することも可能である。
【００２３】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、置換、転用、削除等が可能である。例えば、図６に示すように、延長領域ＥＸ内に配置された引出し線ＥＬ、／ＥＬを流れる信号が外乱の影響を受けることを防止するため、延長領域ＥＸに沿って、略一定の信号が流れる配線例えば電源線２０を配置することも可能である。電源線２０には、一定の電源電圧ＶＤＤ、接地電圧ＧＮＤが供給されるので、引出し線ＥＬ、／ＥＬに流れる信号に対する外乱の影響を遮蔽するシールド線として用いられ得る。図６の例では、例えばセンスアンプ兼データラッチ１０に含まれるＣＭＯＳインバータを構成するｐ型ＭＯＳトランジスタＴＰのソース、ｎ型ＭＯＳトランジスタＴＮのソースにそれぞれ電源電圧ＶＤＤ及び接地電圧ＧＮＤを供給する電源線２０が接続される。この電源線２０によって、引出し線ＥＬ、／ＥＬを挟み込む構成となっている。この構成によれば、引出し線ＥＬ、／ＥＬの遮蔽のために新たにシールド線を配線することなく、引出し線ＥＬ、／ＥＬにノイズが印加されることを防止することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の平面的なレイアウトを示す。
【図２】本発明の第２の実施の形態に係る半導体記憶装置の平面的なレイアウトを示す。
【図３】第２の実施の形態においてインターリーブアクセスを実施する場合の動作を説明する。
【図４】本発明の第３の実施の形態に係る半導体記憶装置の平面的なレイアウトを示す。
【図５】第３の実施の形態の変形例を示す。
【図６】本発明の実施の形態の変形例を示す。
【符号の説明】
【００２５】
１・・・メモリセルアレイ、  １０・・・センスアンプ兼データラッチ、  １１・・・カラムスイッチ、  １２・・・読出し回路、  ２０・・・電源線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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