(57)【要約】【課題】めっきにより形成された金属部の応力による基板の反りを抑制するとともに、半導体素子の動作時の電流により発生する熱を、熱伝導率の大きい金属部を通して、最短距離で放熱する。【解決手段】支持基板２０と、支持基板上に形成された半導体層３１とを備えている。支持基板２０の厚み全体にわたる一部の領域が、めっきにより形成された金属部２３であり、及び、支持基板の他の領域が半導体部２２である。特に、動作領域１２の直下の支持基板をめっきにより形成された金属部とし、動作領域以外の領域、すなわち非動作領域１４の直下の支持基板の領域が半導体部２２とする。【選択図】図１
2008078486.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、
該支持基板上に形成された半導体層と
を備える半導体素子であって、
前記支持基板の、厚み全体にわたる一部の領域がめっきにより形成された金属部であり、
前記支持基板の他の領域が半導体部である
ことを特徴とする半導体素子。
【請求項２】
支持基板と、
該支持基板上に形成された半導体層と
を備える半導体素子であって、
該半導体素子の動作時に、前記半導体層中の電流が流れる領域を動作領域とし、かつ、該半導体層中の、該動作領域以外の領域を非動作領域としたときに、
前記動作領域の直下の前記支持基板の領域がめっきにより形成された金属部であり、
前記非動作領域の直下の前記支持基板の領域が半導体部である
ことを特徴とする半導体素子。
【請求項３】
前記支持基板の、前記半導体層が形成された面とは反対側の面上に金属層を備えることを特徴とする請求項１又は２に記載の半導体素子。
【請求項４】
前記半導体素子が、電界効果トランジスタであり、及び
前記非動作領域の前記半導体層に素子分離膜が形成されている
ことを特徴とする請求項１〜３のいずれか一項に記載の半導体素子。
【請求項５】
前記動作領域の前記半導体層に、前記金属部と前記電界効果トランジスタのソース電極とを連結する、金属プラグが形成されている
ことを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記半導体素子が、ヘテロ接合バイポーラトランジスタであり、及び
前記非動作領域の前記半導体層に素子分離膜が形成されている
ことを特徴とする請求項１〜３のいずれか一項に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体素子、特に、支持基板の一部がめっきにより形成された金属部であり、他の部分が半導体部である半導体素子に関するものである。
【背景技術】
【０００２】
半導体素子をパッケージに実装するに当たり、半導体素子の取り扱いを容易にするため、主に次の２つの方法で形成された支持基板が用いられている。
【０００３】
図１０を参照して、第１の方法について説明する（例えば、非特許文献１参照）。
【０００４】
先ず、下地基板１３０上に、電極又は配線である金属配線１５０を形成した後に、下地基板１３０の表面及び金属配線１５０を表面保護膜１６０で覆った半導体ウエハを形成する（図１０（Ａ））。次に、下地基板１３０を３０〜５０μｍの厚さに薄膜化して、薄膜化された下地基板を支持基板１３２とする（図１０（Ｂ））。次に、支持基板１３２の裏面に、スパッタ法やめっき法により、メタル膜１２０を形成する（図１０（Ｃ））。最後に、例えばダイシングにより、半導体ウエハを各チップに分離する（図１０（Ｄ））。
【０００５】
図１１を参照して、第２の方法について説明する（例えば、特許文献１又は非特許文献２参照）。
【０００６】
第２の方法では、先ず、半導体の下地層１３６、下地層１３６上の埋め込み酸化膜（ＢＯＸ）層１３７、及び、ＢＯＸ層１３７上のＳＯＩ層１３８を備えるＳＯＩ基板１３５上に電極や配線である金属配線１５０を形成した後に、ＳＯＩ基板１３５の表面及び金属配線１５０を表面保護膜１６０で覆った半導体ウエハを形成する（図１１（Ａ））。次に、絶縁体又は導電体などの新たな支持基板１８０を、エポキシ接着剤やアクリレート接着剤などの接着剤１７０を用いて表面保護膜１６０上に貼り付ける（図１１（Ｂ））。次に、ＳＯＩ基板１３５の下地層１３６を、エッチング又は研磨により除去する（図１１（Ｃ））。最後に、例えばダイシングにより、半導体ウエハを各チップに分離する（図１１（Ｄ））。
【０００７】
上述の第１の方法では、支持基板として用いられるシリコン基板の放熱性が悪いため、発熱量の多い半導体素子では性能劣化を引き起こす恐れがある。また、第２の方法では、接着剤を用いて新たな支持基板を貼り付けているため、接着剤の耐熱性の観点から、発熱の大きいデバイスへの適用が困難である。
【０００８】
そこで、第３の方法として、裏面側の半導体の下地基板を完全に除去した後に、裏面側にめっき層を形成して、めっき層を新たに支持基板として用いる方法が報告されている（例えば、特許文献２参照）。
【０００９】
また、第４の方法として、放熱が必要な領域の半導体の支持基板を一部薄膜化し、その薄膜化した部分にめっき層を形成する方法が提案されている（例えば、特許文献３参照）。
【特許文献１】特開平７−３２１２９８号公報
【特許文献２】特開２００３−１９７９８０号公報
【特許文献３】特開２００４−７１８８６号公報
【非特許文献１】「いざ出陣！！ＧａＮ電子デバイス」半導体産業新聞フォーラム  ２００３年
【非特許文献２】“Ａ  ３．５−ｍＷ、２．５−ＧＨｚ  Ｄｉｖｅｒｓｉｔｙ  Ｒｅｃｅｉｖｅｒ  ａｎｄ  ａ  １．２−ｍＷ，  ３．６−ＧＨｚ  ＶＣＯ  ｉｎ  Ｓｉｌｉｃｏｎ  ｏｎ  Ａｎｙｔｈｉｎｇ”、  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  Ｖｏｌ．３３，  Ｎｏ．１２（１９９８）ｐｐ．２０７４−２０７９
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述の第３の方法では、支持基板として用いられるめっき層の応力により、基板が反ってしまう恐れがあり、半導体素子としての実用化は容易ではない。
【００１１】
また、上述の第４の方法では、依然として、放熱が必要な動作領域に半導体の支持基板が残存しているため、放熱が充分ではなく、半導体素子の性能劣化を引き起こす原因となりうる。
【００１２】
そこで、この出願に係る発明者が鋭意研究を行ったところ、支持基板の厚み全体にわたる一部の領域をめっきされた金属部とし、他の部分を半導体部とすることで、放熱性に優れ、かつ、めっき層の応力による基板の反りが抑制される半導体素子を提供できることを見出した。また、発明者は、特に、半導体素子の動作時に電流が流れる動作領域の直下の支持基板を金属部とし、非動作領域の直下の支持基板を半導体部とすることで、より効果的に放熱が行われることを見出した。
【００１３】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、放熱性に優れ、かつ、基板の反りを抑制できる半導体素子を提供することである。
【課題を解決するための手段】
【００１４】
上述した目的を達成するために、この発明の半導体素子は、支持基板と、支持基板上に形成された半導体層とを備えている。支持基板の一部の領域を、支持基板の厚みの全体にわたってめっきにより形成された金属部とし、及び、支持基板の、金属部以外の他の領域を半導体部とする。
【００１５】
この発明の半導体素子の実施に当たり、特に、半導体層中の、動作領域の直下の支持基板の領域をめっきにより形成された金属部とし、半導体層中の、動作領域以外の領域、すなわち非動作領域の直下の支持基板の領域を半導体部とするのが好適である。
【発明の効果】
【００１６】
この発明の半導体素子によれば、半導体素子を、めっきにより形成された金属部と半導体部の双方で支える構造となっているため、めっきにより形成された金属部の応力による基板の反りを抑制できる。
【００１７】
また、特に、半導体素子の動作時に電流が流れる動作領域の直下の支持基板の領域を金属部とすれば、熱伝導率の大きい金属部を通して、最短距離で放熱されるために効率的である。
【発明を実施するための最良の形態】
【００１８】
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の組成（材質）および数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。
【００１９】
(半導体素子)
図１を参照して、この発明の半導体素子として、ＧａＮ半導体電界効果トランジスタの一構成例について説明する。図１は、ＧａＮ半導体電界効果トランジスタの一構成例の切断端面を示す図である。
【００２０】
ここでは、半導体素子として、ＧａＮ半導体電界効果トランジスタ（ＧａＮ−ＨＥＭＴ）１０について説明する。ＧａＮ−ＨＥＭＴ１０は、支持基板２０と、支持基板２０上に形成された半導体層３１とを備えている。
【００２１】
半導体層３１は、支持基板２０上に順次に積層されて構成される、緩衝層３２、チャネル層３５及びキャリア供給層３７を備えている。緩衝層３２は、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）などの単層膜又は多層膜として構成される。緩衝層３２は、支持基板２０とチャネル層３５との間で格子緩和効果を生じさせるために設けられる。チャネル層３５は、例えば、ＧａＮ膜で構成される。また、キャリア供給層３７は、例えば、ＡｌＧａＮ膜で構成される。これら、半導体層３１の各層は、例えば、有機金属化学気相法や分子線エピタキシ法によって形成される。
【００２２】
チャネル層３５及びキャリア供給層３７間の接合はヘテロ接合であって、ポテンシャル井戸を持つエネルギーバンド構造を持つ。このポテンシャル井戸に閉じ込められた電子はヘテロ接合の接合面３５ａと垂直な方向には運動の自由度がなく、二次元電子ガスと呼ばれる。この二次元電子ガスは電子移動度が大きく、ソース・ドレイン間に流れる二次元電子ガスによる電流が、ゲート電極に印加される電圧で制御される。なお、キャリア供給層３７の上側表面上にゲートリーク電流低減のために、キャップ層としてＧａＮ層を設けても良い。
【００２３】
半導体層３１には、素子分離膜３８が形成されている。素子分離膜３８は、半導体層３１に、アルゴン（Ａｒ）又は窒素（Ｎ）のイオンが注入されて形成される。ここでは、ＧａＮ−ＨＥＭＴ１０を平面的に見た場合に、半導体層３１中に、素子分離膜３８が形成された領域を非動作領域１４と称する。非動作領域１４は、半導体素子の動作時に電流が流れない領域である。また、非動作領域１４で画成される領域を動作領域１２と称する。この動作領域１２は、半導体素子の動作時に電流が流れる領域である。
【００２４】
動作領域１２の上面に、制御電極として、ショットキー性を示すゲート電極５４が形成されている。また、ゲート電極５４を挟む位置に、それぞれゲート電極５４と離間して、第１及び第２主電極５２ａ及び５２ｂが形成されている。第１及び第２主電極５２ａ及び５２ｂは、オーミック性を示す電極であり、それぞれドレイン電極５２ａ及びソース電極５２ｂとして機能する。電界効果トランジスタの動作時には、ソース・ドレイン電極間のチャネル層３５、すなわち動作領域１２のチャネル層３５に電流が流れる。なお、ドレイン電極５２ａ及びソース電極５２ｂは、両電極間のチャネル層３５に電流が流れるように設けられれば良く、その一部分が素子分離膜３８上にあっても良い。
【００２５】
ゲート電極５４、ドレイン電極５２ａ及びソース電極５２ｂを覆うように、半導体層３１上に表面保護膜６０が形成されている。表面保護膜６０は、例えば、シリコン窒化膜、シリコン酸化膜又はシリコン酸窒化膜で形成される。
【００２６】
なお、半導体層３１、半導体層３１上に形成された各電極５２ａ、５２ｂ及び５４、並びに表面保護膜６０の構成は、従来周知のＧａＮ−ＨＥＭＴと同様である。
【００２７】
支持基板２０は、その一部の領域が支持基板２０の厚みの全体にわたってめっきにより形成された金属部２３で構成されており、金属部２３以外の他の領域がシリコンなどの半導体部２２で構成されている。支持基板２０をこのような金属部２３と半導体部２２とで構成すると、ＧａＮ−ＨＥＭＴ１０で発生した熱は、半導体層３１から、熱伝導率の高い金属部２３を経て外部に伝導するので、この支持基板２０によって、半導体層３１からの充分な放熱を保証し得る。なお、ここでは、めっきを行う際に用いられるめっき用のカレント電極２４ａと、メッキにより形成されためっき電極２６ａを合わせて、金属部２３と称している。
【００２８】
さらに、支持基板２０の下面、すなわち、支持基板２０の、半導体層３１が形成されている面とは反対側の面２３ａには、金属層２８が形成されている。この金属層２８は、めっき用のカレント電極２４ｂと、めっき電極２６ｂとで構成され金属部２３と一体的に形成されている。ここで、支持基板２０の厚さが、半導体素子を取り扱う上で必要な厚さを有している場合は、金属層２８を備えない構成としても良い。
【００２９】
上述した構成の半導体素子によれば、半導体素子を、めっきにより形成された金属部２３と半導体部２２の双方で構成される支持基板が支える構造となっている。このため、めっきにより形成された金属部２３の応力による基板の反りを抑制できる。
【００３０】
なお、めっきにより形成された金属部２３を、半導体素子の動作時に、電流が流れる動作領域１２の直下に設けると、熱伝導率が高い金属部２３を経て最短距離で放熱されるために効率的である。すなわち、動作領域１２の直下の支持基板２０の領域を金属部２３とし、及び、非動作領域１４の直下の支持基板２０の領域を半導体部２２とするのが好適である。なお、図１では、素子分離膜３８が形成されている領域すなわち素子分離領域を非動作領域１４として、この領域の支持基板２０の部分を半導体部２２とし、この半導体部２２以外の、他の領域を金属部２３とする構成例を示している。しかし、非動作領域１４と、支持基板２０の半導体部２２が形成された領域とが一致している必要は無い。半導体素子の発熱量、及びめっきにより形成される金属部２３の応力等に応じて、金属部２３及び半導体部２２の大きさを決めることができる。
【００３１】
ここでは、半導体素子としてＧａＮ−ＨＥＭＴについて説明したが、この例に限定されない。半導体層として、例えば、ガリウムヒ素（ＧａＡｓ）、インジウム燐（ＩｎＰ）、ＩＩＩ−Ｖ族半導体を用いても良い。また、本発明は、ＳＯＩ基板を用いて形成された半導体素子にも適用可能である。この場合、半導体の下地層、下地層上に形成された埋め込み酸化膜（ＢＯＸ）、及び、埋め込み酸化膜（ＢＯＸ）上に形成されたシリコン層、すなわちＳＯＩ層が積層された構造であるＳＯＩ基板に対して、下地層を一部埋め込み酸化膜が露出するまで除去した後、下地層が除去された部分をめっきによる金属の埋め込みを行うことによって、新たに支持基板を形成できる。この新たに形成された支持基板では、ＳＯＩ基板の中で、残存する下地層が半導体部となり、めっきにより埋め込まれた金属の部分が金属部となる。
【００３２】
図２を参照して、この発明の半導体素子として、ＧａＮ半導体電界効果トランジスタの他の構成例について説明する。図２は、ＧａＮ半導体電界効果トランジスタ他の構成例の要部の切断端面を示す図である。
【００３３】
図２に示すＧａＮ−ＨＥＭＴ１１は、半導体層３１に、金属部２３とソース電極５２ｂを接続する金属プラグ２９を備える点が、図１を参照して説明したＧａＮ−ＨＥＭＴと異なっている。ここでは、カレント電極２５（２５ａ，２５ｂ，２５ｃ）及びめっき電極２７（２７ａ，２７ｂ，２７ｃ）のうち、半導体層３１に形成された貫通孔９０の内部の部分のカレント電極２５ｃ及びめっき電極２７ｃを金属プラグ２９と称する。このように、半導体層３１に支持基板２０の金属部２３とソース電極５２ｂとを接続する金属プラグ２９を設ける構成にすると、基板電極として機能する金属部２３とソース電極５２ｂとの間の配線が短くなる。このため、この配線を短くすることが要求される、例えば高周波回路での使用に適する。
【００３４】
図３を参照して、この発明の半導体素子の他の例として、ＧａＮ半導体ヘテロ接合バイポーラトランジスタの構成例について説明する。図３は、ＧａＮ半導体ヘテロ接合バイポーラトランジスタの構成例の要部の切断端面を示す図である。
【００３５】
この構成例のＧａＮ半導体ヘテロ接合バイポーラトランジスタ（ＧａＮ−ＨＢＴ）１５は、支持基板２０と、支持基板２０上に形成された半導体層１３１とを備えて構成される、ＮＰＮバイポーラトランジスタである。なお、ＧａＮ−ＨＢＴとして機能するＮＰＮバイポーラトランジスタの構成については、従来周知であるので詳細な説明を省略する。また、支持基板２０の構成は、図１を参照して説明したＧａＮ−ＨＥＭＴの場合と同様である。
【００３６】
半導体層１３１は、緩衝層７０と、多層の半導体積層体７１とを備えている。緩衝層７０は、例えば窒化アルミニウム（ＡｌＮ）で構成されている。半導体積層体７１は、コレクタ部７２と、コレクタ部７２上にメサ構造で形成されているベース部７５と、ベース部７５上にメサ構造で形成されているエミッタ部７８とを備える、２段のメサ構造となっている。
【００３７】
コレクタ部７２は、半絶縁性のＧａＮ層（ＳＩ−ＧａＮ層）７３と、ＳＩ−ＧａＮ層７３上に形成された、ｎ＋−ＧａＮ層７４とを備えている。ｎ＋−ＧａＮ層７４には、ｎ型の不純物が高濃度にドープされている。
【００３８】
ベース部７５は、ｎ＋−ＧａＮ層７４上に形成されたｎ−ＧａＮ層７６と、ｎ−ＧａＮ層７６上に形成された、ｐ−ＧａＮ層７７を備えている。ｎ−ＧａＮ層７６には、ｎ型の不純物がドープされている。また、ｐ−ＧａＮ層７７には、ｐ型の不純物がドープされている。
【００３９】
エミッタ部７８は、ｎ−ＡｌＧａＮ層７９と、ｎ−ＡｌＧａＮ層７９上に形成されたｎ＋−ＧａＮ層８０とを備えている。ｎ−ＡｌＧａＮ層７９には、ｎ型の不純物がドープされている。ｎ＋−ＧａＮ層８０には、ｎ型の不純物が高濃度にドープされている。
【００４０】
なお、ｎ型の不純物として、例えばシリコン（Ｓｉ）が用いられる。また、ｐ型の不純物として、例えばマグネシウム（Ｍｇ）が用いられる。
【００４１】
ここで、エミッタ部７８に形成されている、ｎ−ＡｌＧａＮ層７９と、ｎ＋−ＧａＮ層８０とが、エミッタとして機能し、ベース部７５に形成されているｐ−ＧａＮ層７７がベースとして機能し、また、ベース部７５に形成されているｎ−ＧａＮ層７６、及び、コレクタ部７２に形成されているｎ＋−ＧａＮ層７４がコレクタとして機能する。
【００４２】
コレクタ部７２上には、メサ状に形成されたベース部７５と離間して、コレクタ電極５５が形成されている。また、ベース部７５上には、メサ状に形成されたエミッタ部７８と離間して、ベース電極５７が形成されている。さらに、エミッタ部７８上には、エミッタ電極５９が形成されている。
【００４３】
支持基板２０は、その一部が厚みの全体にわたってめっきにより形成された金属部２３であり、金属部２３以外の他の部分がシリコンなどの半導体部２２で構成されている。ＧａＮ−ＨＢＴ１５で発生した熱は、半導体積層体７１から、熱伝導率の高い金属部２３を経て外部に伝導するので、この支持基板２０によって、半導体層１３１からの充分な放熱がなされる。
【００４４】
上述した構成の半導体素子は、当該半導体素子を、めっきにより形成された金属部２３と半導体部２２の双方で構成される支持基板で支える構造となっている。このため、めっきにより形成された金属部の応力による基板の反りを抑制できる。
【００４５】
なお、めっきにより形成された金属部２３を、半導体素子の動作時に、電流が流れる動作領域１２の直下に設けると、熱伝導率が高い金属部２３を経て最短距離で放熱されるために効率的である。すなわち、動作領域１２の直下の支持基板２０の領域部分を金属部２３とし、及び、非動作領域１４の直下の支持基板２０の領域を半導体部２２とするのが好適である。
【００４６】
(半導体素子の製造方法)
図４〜７を参照して、図１を参照して説明したＧａＮ半導体電界効果トランジスタの一構成例の製造方法について説明する。図４〜７は、ＧａＮ半導体電界効果トランジスタの製造方法を説明するための工程図であって、各製造工程段階で得られた構造体の主要部の切断端面をそれぞれ示している。
【００４７】
先ず、下地基板２１として、シリコン基板を用意する。
【００４８】
次に、下地基板２１の一方の主面すなわち上面２１ａ上に、半導体層３０を形成する。半導体層３０は、緩衝層３２、チャネル層３４及びキャリア供給層３６が順次に積層された積層構造として構成される。緩衝層３２は、ＡｌＮ、ＧａＮ又はＡｌＧａＮの単層膜又は多層膜として形成される。チャネル層３４は、不純物がドープされていないＧａＮ層として形成される。キャリア供給層３６は、不純物がドープされていないＡｌＧａＮ層として形成される。緩衝層３２、チャネル層３４及びキャリア供給層３６は、例えば、任意好適な従来周知の有機金属化学気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ−Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、又は、分子線結晶成長法（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）により、形成される。なお、キャリア供給層３６の上側にゲートリーク電流低減のために、キャップ層としてＧａＮ層を設けても良い（図４（Ａ））。
【００４９】
次に、緩衝層３２、チャネル層３４及びキャリア供給層３６が順次に積層されて形成された半導体層３０上に、従来周知のフォトリソグラフィ法を用いて、レジストパターン４０を形成する。このレジストパターン４０は、動作領域１２の半導体層３０を覆い、非動作領域１４の半導体層３０を露出させる（図４（Ｂ））。
【００５０】
次に、レジストパターン４０をマスクとして用いたイオン注入を行って、半導体層３１に素子分離膜３８を形成する。ここでは、ＡｒやＮをイオン注入して、非動作領域１４の、キャリア供給層及びチャネル層の全部又は一部を高抵抗化する。この高抵抗化された部分が素子分離膜３８である。動作領域１２のキャリア供給層３７及びチャネル層３５は、高抵抗化されずに残る（図４（Ｃ））。ここでは、素子分離を、素子分離膜３８を形成して行う例について示したが、ＲＩＥ等のドライエッチングにより、メサ分離して行っても良い。
【００５１】
次に、レジストパターン４０を、例えばアセトンなどの有機溶剤で除去する（図４（Ｄ））。
【００５２】
次に、従来周知のフォトリソグラフィ法を用いて、半導体層３１上にオーミック電極形成用のレジストパターン４２を形成する。オーミック電極形成用のレジストパターン４２は、オーミック電極が形成される領域の半導体層３１を露出し、それ以外の領域の半導体層３１を覆う（図５（Ａ））。
【００５３】
次に、レジストパターン４２に設けられる開口部により露出している半導体層３１上、及び、レジストパターン４２上に、従来周知の電子ビーム蒸着法等を用いて、金属膜５０を蒸着する（図５（Ｂ））。
【００５４】
オーミック電極は、公知の電極材料を用いて形成されれば良く、金属膜５０は、例えば、Ｔｉ、Ａｌ、Ｍｏ、Ｎｉの単層膜又は多層膜で形成される。その後、例えば、任意好適な周知のレジスト剥離液を用いてレジストパターン４２及び金属膜５０の不要な部分を除去することにより、すなわち、リフトオフ法により、オーミック電極５２ａ及び５２ｂを形成する。オーミック電極５２ａ及び５２ｂは、ドレイン電極５２ａ及びソース電極５２ｂとして用いられる（図５（Ｃ））。
【００５５】
オーミック電極５２ａ及び５２ｂの形成後、ゲート電極５４を形成する。ゲート電極５４の形成は、オーミック電極５２ａ及び５２ｂの形成と同様の工程で行われる。先ず、半導体層３１の上側表面上にフォトレジストを塗布する。その後、フォトレジストに対して、露光、現像等の従来周知のフォトリソグラフィ法を施すことにより加工を行って、ゲート電極が形成される領域の半導体層３１の上側表面を露出させるレジストパターンを形成する。次に、レジストパターンに設けられる開口部により露出している半導体層３１上、及び、レジストパターン上に、金属を蒸着する。その後、例えば、任意好適な周知のレジスト剥離液を用いてレジストパターンを除去することにより、すなわち、リフトオフ法により、ゲート電極５４を形成する。ゲート電極５４の材料としては、公知の電極材料を用いれば良く、例えば、Ｎｉ、Ｐｔ、Ａｕ等の単層膜又は多層膜が用いられる（図５（Ｄ））。
【００５６】
次に、半導体層３１上に、ドレイン電極５２ａ、ソース電極５２ｂ及びゲート電極５４などの電極及びその他の配線を覆う表面保護膜６０を形成する。表面保護膜６０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜の単層膜又は多層膜で形成される。この表面保護膜６０の形成は、従来周知の化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法や、ＰＥ−ＣＶＤ法（プラズマアシストＣＶＤ法）により行われる（図６（Ａ））。
【００５７】
次に、表面保護膜６０上に、エポキシ接着剤又はアクリレート接着剤などの接着剤６２を塗布し、石英基板、ガラス基板又はシリコン基板等の保持用基板６４を貼り付ける。保持用基板６４は後述する研磨を行う際に用いるだけなので、研磨の際に半導体素子を保持できれば良い。また、半導体素子の取り扱う上で必要が無ければ、保持用基板６４を貼り付けなくても良い（図６（Ｂ））。
【００５８】
次に、下地基板２１を、従来周知の研磨技術を用いて、下地基板２１の一方の主表面２１ａとは反対側の他方の主表面、すなわち下面２１ｂから、３０〜１００μｍ程度の厚さに研磨して下地基板２０ａに変える（図６（Ｃ））。
【００５９】
次に、従来周知のフォトリソグラフィ法により、下地基板２０ａの下面２０ｃ上に、レジストパターン４４を形成する。このレジストパターン４４は、非動作領域１４の下地基板２０ａを覆い、動作領域１２の下地基板２０ａを部分的に露出する（図７（Ａ））。
【００６０】
次に、レジストパターン４４を用いたエッチングを行い、動作領域１２の下地基板２０ａの露出部分を除去して、下地基板のエッチング残部を半導体部２２として残存させるとともに、半導体層３１を部分的に露出させる。このエッチングは、例えば、ＳＦ６ガスを用いたドライエッチングや、ＫＯＨ等のアルカリ溶液を用いたウェットエッチングで行うことができる。なお、ドライエッチングを行う場合は、半導体層へのプラズマダメージに対する注意が必要になる（図７（Ｂ））。
【００６１】
次に、レジストパターン４４をアセトンなどの有機溶剤を用いて除去する（図７（Ｃ））。
【００６２】
次に、半導体部２２の下面上及び露出した半導体層３１の部分上に、めっき用のカレント電極２４（２４ａ，２４ｂ）を形成する。カレント電極２４は、例えば、電子ビーム蒸着法やスパッタ法を用いたＴｉ、Ａｕ又はＰｔの単層膜又は多層膜で形成される（図１参照）。
【００６３】
次に、カレント電極２４を用いためっきを行って、カレント電極２４上にめっき電極２６（２６ａ，２６ｂ）を形成する。めっき電極２６の材質は、放熱が良い材料、すなわち、熱伝導率が半導体よりも高い材料であれば良く、例えば、ＡｕやＣｕが用いられる。
【００６４】
最後に、表面保護膜６０上に貼り付けていた、接着剤６２及び保持用基板６４を除去する。なお、保持用基板６４を貼り付けた状態で、ダイシング等によりチップ分離を行い、その後、保持用基板６４を除去しても良い。上述の工程を行うことにより、図１を参照して説明したＧａＮ−ＨＥＭＴが得られる。
【００６５】
次に、図２を参照して説明したＧａＮ半導体電界効果トランジスタの他の構成例の製造方法について、図８及び９を参照して説明する。図８及び９は、ＧａＮ半導体電界効果トランジスタの製造方法を説明するための工程図であって、各製造工程段階で得られた構造体の主要部の切断端面をそれぞれ示している。
【００６６】
レジストパターンを用いたエッチングを行うことにより、動作領域の下地基板を除去して、半導体層３１の部分を露出させた後、レジストパターンを除去するまでの工程は、図４（Ａ）〜図７（Ｃ）を参照して説明したのと同様なので、ここでは説明を省略する。
【００６７】
レジストパターンを除去した後、従来周知のフォトリソグラフィ法により、ソース電極５２ｂ直下の半導体層３１を部分的に露出するレジストパターン４６を形成する（図８（Ａ））。
【００６８】
次に、レジストパターン４６を用いたエッチングを行い、ソース電極５２ｂ直下の半導体層３１の部分を除去して貫通孔９０を形成する。このエッチングは、例えば、Ｃｌ２やＢＣｌ３を反応ガスとして用いた、ＲＩＥなどの従来周知のドライエッチングで行うことができる。ここで、ソース電極５２ｂとして、Ｔｉ、Ａｌ、Ｍｏ、Ｎｉなどを用いているので、Ｃｌ２やＢＣｌ３を反応ガスとして用いたドライエッチングにおいてソース電極５２ｂがエッチストップとして機能する。このため、ソース電極５２ｂが露出した時点で、エッチングが止まる（図８（Ｂ））。
【００６９】
次に、レジストパターン４６をアセトンなどの有機溶剤を用いて除去する（図８（Ｃ））。
【００７０】
次に、半導体部２２の下面上と貫通孔９０内に露出したソース電極５２ｂ及び半導体層３１の側面上とに、めっき用のカレント電極２５（２５ａ，２５ｂ，２５ｃ）を形成する。カレント電極２５は、例えば、電子ビーム蒸着法やスパッタ法を用いたＴｉ、Ａｕ又はＰｔの単層膜又は多層膜で形成される（図９（Ａ））。
【００７１】
次に、カレント電極２５を用いためっきを行って、カレント電極２５上にめっき電極２７を形成する。めっき電極２７（２７ａ，２７ｂ，２７ｃ）の材質は、放熱が良い材料、すなわち、熱伝導率が半導体よりも高い材料であれば良く、例えば、ＡｕやＣｕが用いられる。このとき、カレント電極２５及びめっき電極２７のうち貫通孔９０の内部の部分を金属プラグ２９と称する（図９（Ｂ））。
【００７２】
最後に、基板の表面側に貼り付けていた、接着剤６２及び保持用基板６４を除去する。なお、保持用基板を貼り付けた状態で、ダイシング等によりチップ分離を行い、その後、保持用基板を除去しても良い。上述の工程を行うことにより、図２を参照して説明したＧａＮ−ＨＥＭＴが得られる。
【００７３】
次に、図３を参照して説明したＧａＮ半導体ヘテロ接合バイポーラトランジスタの構成例の製造方法について説明する。
【００７４】
ＧａＮ−ＨＢＴを製造する場合、半導体層及び電極の形成、すなわち、ＧａＮ−ＨＢＴとして機能する部分は、従来周知の方法を用いて行えば良い。また、半導体層及び電極を形成した後、支持基板の、動作領域の直下の部分をめっきされた金属部とし、非動作領域の直下の部分をシリコンとする工程は、図６（Ｃ）及び図７（Ａ）〜（Ｃ）を参照して説明した、ＧａＮ−ＨＥＭＴと同様に行えば良く、ここでは説明を省略する。
【図面の簡単な説明】
【００７５】
【図１】ＧａＮ半導体電界効果トランジスタの一構成例の要部の切断端面を示す図である。
【図２】ＧａＮ半導体電界効果トランジスタの他の構成例の要部の切断端面を示す図である。
【図３】ＧａＮ半導体ヘテロ接合バイポーラトランジスタの構成例の要部の切断端面を示す図である。
【図４】ＧａＮ半導体電界効果トランジスタの製造方法を説明するための工程図（その１）である。
【図５】ＧａＮ半導体電界効果トランジスタの製造方法を説明するための工程図（その２）である。
【図６】ＧａＮ半導体電界効果トランジスタの製造方法を説明するための工程図（その３）である。
【図７】ＧａＮ半導体電界効果トランジスタの製造方法を説明するための工程図（その４）である。
【図８】ＧａＮ半導体電界効果トランジスタの製造方法を説明するための工程図（その５）である。
【図９】ＧａＮ半導体電界効果トランジスタの製造方法を説明するための工程図（その６）である。
【図１０】ＧａＮ半導体電界効果トランジスタの製造方法の従来例を説明するための工程図（その１）である。
【図１１】ＧａＮ半導体電界効果トランジスタの製造方法の従来例を説明するための工程図（その２）である。
【符号の説明】
【００７６】
１０、１１    ＧａＮ−ＨＥＭＴ
１２    動作領域
１４    非動作領域
１５    ＧａＮ−ＨＢＴ
２０、１３２、１８０    支持基板
２０ａ、２１、１３０、  下地基板
２２    半導体部
２３    金属部
２４（２４ａ，２４ｂ）、２５（２５ａ，２５ｂ，２５ｃ）    カレント電極
２６（２６ａ，２６ｂ）、２７（２７ａ，２７ｂ，２７ｃ）    めっき電極
２８    金属層
２９    金属プラグ
３０、３１、１３１    半導体層
３２    緩衝層
３４、３５    チャネル層
３５ａ    接合面
３６、３７    キャリア供給層
３８    素子分離膜
４０、４２、４４、４６    レジストパターン
５０    金属膜
５２ａ    ドレイン電極（オーミック電極）
５２ｂ    ソース電極（オーミック電極）
５４    ゲート電極
５５    コレクタ電極
５７    ベース電極
５９    エミッタ電極
６０、１６０    表面保護膜
６２、１７０    接着剤
６４    保持用基板
７０    緩衝層
７１    半導体積層体
７２    コレクタ部
７３    ＳＩ−ＧａＮ層
７４、８０    ｎ＋−ＧａＮ層
７５    ベース部
７６    ｎ−ＧａＮ層
７７    ｐ−ＧａＮ層
７８    エミッタ部
７９    ｎ−ＡｌＧａＮ層
９０    貫通孔
１２０    メタル膜
１３６    下地層
１３７    ＢＯＸ層
１３８    ＳＯＩ層
１５０    金属配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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