(57)【要約】【課題】半導体装置(チップ)の面積増大を抑制しつつ内部への水分の侵入を防止する。【解決手段】低誘電性を確保するために多孔質な構造を有するＬow‐ｋ膜を用いた層間絶縁膜１５,１７,１９を多層に積層して多層配線構造を形成し、スクライブラインに沿ってレーザーダイシングを半導体基板１１表面が露出するまで行う。そして、上記Ｌow‐ｋ膜よりも水分の浸透し難い膜で全体に側壁保護膜２２を成膜した後、側壁保護膜２２をエッチバックして金属パッド２０を露出させると共に、半導体装置側面に成膜された側壁保護膜２２を残して、半導体装置側面を側壁保護膜２２で保護する。こうして、半導体装置の側面からの水分の浸入を側壁保護膜２２によって抑制することにより、半導体装置の回路形成領域の周囲にシールリングを形成する必要を無くし、半導体チップの縮小化を図る。【選択図】図１
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【特許請求の範囲】
【請求項１】
トランジスタ素子を含む電子素子が形成された半導体基板上に、下地層間膜が形成されており、
上記下地層間膜上に、金属配線を有する１層以上の層間絶縁膜が積層されて形成されており、
上記積層された層間絶縁膜のうち最上層に位置する層間絶縁膜の表面に、上記金属配線からの信号を外部に取り出すための取り出し電極が形成されており、
上記最上層の層間絶縁膜の表面における上記取り出し電極を除いた全領域を覆って形成された表面保護膜と、
上記下地層間膜および上記層間絶縁膜における側壁全域を覆って形成された側壁保護膜と
を備えたことを特徴とする半導体装置。
【請求項２】
トランジスタ素子を含む電子素子が形成された半導体基板上に、下地層間膜が形成されており、
上記下地層間膜上に、金属配線を有する１層以上の層間絶縁膜が積層されて形成されており、
上記積層された層間絶縁膜のうち最上層に位置する層間絶縁膜の表面に、上記金属配線からの信号を外部に取り出すための取り出し電極が形成されており、
上記半導体基板の側端部は、上記下地層間膜および上記層間絶縁膜における側壁よりも外方に突出しており、
上記最上層の層間絶縁膜の表面における上記取り出し電極を除いた全領域を覆って形成された表面保護膜と、
上記下地層間膜および上記層間絶縁膜における側壁全域を覆うと共に、上記半導体基板における上記下地層間膜および上記層間絶縁膜における側壁よりも外方に突出した突出部を覆って形成された側壁保護膜と
を備えたことを特徴とする半導体装置。
【請求項３】
請求項１あるいは請求項２に記載の半導体装置において、
上記側壁保護膜は、シリコン窒化膜,シリコン酸窒化膜,アルミ酸化膜,アルミ窒化膜および酸化チタン膜のうちの何れか一つである
ことを特徴とする半導体装置。
【請求項４】
請求項１あるいは請求項２に記載の半導体装置において、
上記層間絶縁膜の総数は１０層未満であり、
上記側壁保護膜の膜厚は２０nm以上且つ２００nm以下である
ことを特徴とする半導体装置。
【請求項５】
請求項１あるいは請求項２に記載の半導体装置において、
上記層間絶縁膜の総数は少なくとも１０層以上且つ１８層以下であり、
前記側壁保護膜の膜厚は２００nm以上且つ９００nm以下である
ことを特徴とする半導体装置。
【請求項６】
請求項２に記載の半導体装置において、
上記側壁保護膜における上記半導体基板の上記突出部を覆っている部分の上記下地層間膜および上記各層間絶縁膜の側壁面からの長さは、５μm以上且つ５５μm以下であることを特徴とする半導体装置。
【請求項７】
請求項１あるいは請求項２に記載の半導体装置において、
上記側壁保護膜の内側は、回路形成領域のみによって構成されている
ことを特徴とする半導体装置。
【請求項８】
請求項１あるいは請求項２に記載の半導体装置において、
上記複数の層間絶縁膜のうちの少なくとも一つは、低誘電率膜で構成されていることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
上記低誘電率膜は、多孔質構造を有する膜であることを特徴とする半導体装置。
【請求項１０】
半導体基板上に、配線を内包する１層以上の層間絶縁膜を積層して形成する工程と、
最上層の層間絶縁膜の表面に、上記配線からの信号を外部に取り出すための配線電極パッドを形成する工程と、
表面保護膜を、上記最上層の層間絶縁膜の表面上に堆積する工程と、
上記最上層の層間絶縁膜における上記配線電極パッド上の上記表面保護膜を除去する工程と、
スクライブラインに沿って上記半導体基板上に形成された層間絶縁膜を所定幅に除去する第１ダイシング工程と、
露出した上記層間絶縁膜の側壁および上記配線電極パッドの表面を含む表面全体を覆って側壁保護膜を形成する工程と、
異方性エッチバックによって、上記側壁保護膜を上記配線電極パッド表面が露出するまで除去する工程と、
上記スクライブラインに沿って上記半導体基板までを完全に切断してチップ状に分割する第２ダイシング工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項１１】
半導体基板上に、配線を内包する１層以上の層間絶縁膜を積層して形成する工程と、
最上層の層間絶縁膜の表面に、上記配線からの信号を外部に取り出すための配線電極パッドを形成する工程と、
表面保護膜を、上記最上層の層間絶縁膜の表面上に堆積する工程と、
スクライブラインに沿って上記半導体基板上に形成された層間絶縁膜を所定幅に除去する第１ダイシング工程と、
露出した上記層間絶縁膜の側壁を含む表面全体を覆って側壁保護膜を形成する工程と、
上記側壁保護膜上に、上記配線電極パッドの部分のみに開口を有するマスクを形成する工程と、
上記マスクを用いて、異方性エッチバックによって、上記表面保護膜と上記側壁保護膜とを上記配線電極パッドの表面が露出するまで除去する工程と、
上記スクライブラインに沿って上記半導体基板までを完全に切断してチップ状に分割する第２ダイシング工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０あるいは請求項１１に記載の半導体装置の製造方法において、
上記第１ダイシング工程は、レーザーダイシングによって行われることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０あるいは請求項１１に記載の半導体装置の製造方法において、
上記第２ダイシング工程は、レーザーダイシングによって行われることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１０あるいは請求項１１に記載の半導体装置の製造方法において、
上記第２ダイシング工程は、ブレードダイシングによって行われることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１０あるいは請求項１１に記載の半導体装置の製造方法において、
上記第１ダイシング工程における上記層間絶縁膜の除去は、半導体基板表面まで行われることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１０あるいは請求項１１に記載の半導体装置の製造方法において、
上記第１ダイシング工程における上記層間絶縁膜の除去は、上記半導体基板の一部が除去されるまで行われることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１０あるいは請求項１１に記載の半導体装置の製造方法において、
上記側壁保護膜の形成は、シリコン窒化膜,シリコン酸窒化膜,アルミ酸化膜,アルミ窒化膜あるいは酸化チタン膜によって行われる
ことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１０あるいは請求項１１に記載の半導体装置の製造方法において、
上記層間絶縁膜のうちの少なくとも１層は、低誘電率膜で形成する
ことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１１に記載の半導体装置の製造方法において、
上記第２ダイシング工程におけるスクライブライン幅は、２０μm以上且つ６０μm以下であり、
上記第２ダイシング工程におけるカーフ幅は、１０μm以上且つ４０μm以下であり、
上記第２ダイシング工程の結果、上記層間絶縁膜の側壁を覆っている上記側壁保護膜の下端部は、上記層間絶縁膜の側壁から５μm以上且つ２５μm以下の長さで上記半導体基板の表面の延在方向に延在して、上記半導体基板の表面を覆っている
ことを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１１に記載の半導体装置の製造方法において、
上記第２ダイシング工程におけるスクライブライン幅は、６０μm以上且つ１２０μm以下であり、
上記第２ダイシング工程におけるカーフ幅は、１０μm以上且つ４０μm以下であり、
上記第２ダイシング工程の結果、上記層間絶縁膜の側壁を覆っている上記側壁保護膜の下端部は、上記層間絶縁膜の側壁から１０μm以上且つ５５μm以下の長さで上記半導体基板の表面の延在方向に延在して、上記半導体基板の表面を覆っている
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、層間絶縁膜等の絶縁膜を使用した多層配線構造を有する半導体装置、および、その製造方法に関する。
【背景技術】
【０００２】
ウェハ状態の半導体基板上に複数個配置された半導体装置は、格子状に配置されたスクライブライン領域によって隔てられている。そして、前半製造工程を経た後、上記スクライブラインに沿ってダイシングされて、個々の半導体装置(チップ)に分割される。その場合、ブレードダイシングのような機械的な切断方法においては、スクライブライン周辺の回路形成部に、ダイシングの際の機械的衝撃を受けて部分的にクラックや欠けや膜剥がれが生ずる場合がある。
【０００３】
特に、デバイスの高速化のために、半導体装置の層間絶縁膜には、比誘電率の低いＬow‐ｋ膜が近年用いられている。しかしながら、上記Ｌow‐ｋ膜は、一般的に低誘電性を確保する上で多孔質な構造を有しているので、シリコン酸化膜と比較して機械的強度や密着性が著しく弱い。そのために、通常のブレードダイシングのような機械的な切断では、顕著に膜剥がれやクラック等を引き起こしてしまう。
【０００４】
このブレードダイシング時の機械的衝撃によって上記Ｌow‐ｋ膜に膜剥がれやクラック等が発生するという課題に対しては、個々のチップへの分割に、機械的な衝撃の無いレーザーダイシングを用いる方法が取られてきている。
【０００５】
上記レーザーダイシングによるチップへの分割法には、レーザー光線の集光点を半導体基板(ウェハー)上に形成された半導体装置の表面に合せて照射することによって溶融切断する方法と、レーザー光線の集光点位置を半導体基板(ウェハー)の内部に合せて多光子吸収による改質領域を形成させた後に、半導体基板を割断する方法とがある。尚、前者のレーザー光線の集光点を半導体装置の表面に合せて溶融切断を行う方法では、レーザー光線出力の調整によって、例えば、上記半導体基板を切断せずに上記半導体装置の部分のみを切断する等、切断の深さを設定することができる。尚、上記レーザーダイシングの技術に関しては、特開２００４‐１１１４２８号公報(特許文献１)等に開示されている。
【０００６】
このように、上記レーザーダイシングを用いることによって、半導体装置の層間絶縁膜の膜剥がれやクラック等は抑制されるのであるが、ダイシングによって露出した上記半導体装置の側面からの水分の浸入を抑制することはできない。この切断された半導体装置の側面からの水分浸入の抑制には、半導体装置の回路形成部とスクライブライン(ダイシング領域部)との間に、上記回路形成部を囲むようにシールリングを設けることが行われている。このシールリングは、上記回路形成部の配線形成時および上部配線と下部配線とを接続する接続孔配線形成時に、上記配線あるいは接続孔配線と同時に形成されるものである。尚、上記シールリングで水分の浸入を抑制することによって、デバイス特性の劣化や金属配線の腐食が抑制される。尚、上記シールリングの技術に関しては、特開２０００‐２３２１０４号公報(特許文献２)および特開２００４‐２９７０２２号公報(特許文献３)等に開示されている。
【０００７】
図１３は、上記シールリングが設けられた半導体装置の縦断面を示し、図１４は、上記シールリングが設けられた半導体装置の平面を示す。図１３および図１４において、半導体基板１上に、上記Ｌow‐ｋ膜等で成る複数の絶縁膜２〜５が形成され、各絶縁膜２〜５上に形成された素子および配線６,７と上部配線６および下部配線７を接続する接続孔配線８とが形成された回路形成領域９と、この回路形成領域９の周囲を取り囲むように形成されたシールリング領域１０とを、有している。尚、このシールリング領域１０の幅は、回路形成領域９との間のスペースも含めて２０μm程度が一般的である。
【０００８】
しかしながら、上記特許文献２および上記特許文献３に開示された従来の半導体装置においては、ダイシングによってチップが分割された後に、半導体装置の側面に露出した状態の多孔質なＬow‐ｋ膜や上記Ｌow‐ｋ膜の密着面(界面)から浸入する水分が、回路形成領域９の周囲を取り囲むように形成されたシールリング領域１０によって防止されるのではあるが、図１３および図１４に示すように、シールリング領域１０の面積分だけ半導体装置(チップ)の面積が増大してしまい、チップ面積の縮小化を妨げる要因の一つになっている。
【特許文献１】特開２００４‐１１１４２８号公報
【特許文献２】特開２０００‐２３２１０４号公報
【特許文献３】特開２００４‐２９７０２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、この発明の課題は、半導体装置(チップ)の面積増大を抑制しつつ内部への水分の侵入を防止できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、この発明の半導体装置は、
トランジスタ素子を含む電子素子が形成された半導体基板上に、下地層間膜が形成されており、
上記下地層間膜上に、金属配線を有する１層以上の層間絶縁膜が積層されて形成されており、
上記積層された層間絶縁膜のうち最上層に位置する層間絶縁膜の表面に、上記金属配線からの信号を外部に取り出すための取り出し電極が形成されており、
上記最上層の層間絶縁膜の表面における上記取り出し電極を除いた全領域を覆って形成された表面保護膜と、
上記下地層間膜および上記層間絶縁膜における側壁全域を覆って形成された側壁保護膜と
を備えたことを特徴としている。
【００１１】
上記構成によれば、電子素子が形成された半導体基板上に積層されて形成された下地層間膜および金属配線を有する１層以上の層間絶縁膜において、最上層の層間絶縁膜の表面における取り出し電極を除いた全領域を表面保護膜で覆うと共に、上記下地層間膜および上記層間絶縁膜の側壁全域を側壁保護膜で覆っている。したがって、レーザーダイシングによって個々の半導体装置(チップ)に分割した後に、最上層の層間絶縁膜の表面と上記下地層間膜および上記層間絶縁膜の側壁とから内部に水分等が浸入するのを抑制することができる。
【００１２】
すなわち、この発明によれば、水分浸入を抑制するためのシールリングを、半導体装置の回路形成部とスクライブラインとの間に、上記回路形成部を囲むように設ける必要が無くなり、その分だけ半導体装置のチップ面積の縮小化を図ることが可能になる。さらに、チップ面積の縮小によって、同一面積の半導体基板(ウェハー)上に作成できる半導体装置(チップ)数を増加することができ、半導体装置作成の効率を上げることができる。
【００１３】
また、この発明の半導体装置は、
トランジスタ素子を含む電子素子が形成された半導体基板上に、下地層間膜が形成されており、
上記下地層間膜上に、金属配線を有する１層以上の層間絶縁膜が積層されて形成されており、
上記積層された層間絶縁膜のうち最上層に位置する層間絶縁膜の表面に、上記金属配線からの信号を外部に取り出すための取り出し電極が形成されており、
上記半導体基板の側端部は、上記下地層間膜および上記層間絶縁膜における側壁よりも外方に突出しており、
上記最上層の層間絶縁膜の表面における上記取り出し電極を除いた全領域を覆って形成された表面保護膜と、
上記下地層間膜および上記層間絶縁膜における側壁全域を覆うと共に、上記半導体基板における上記下地層間膜および上記層間絶縁膜における側壁よりも外方に突出した突出部を覆って形成された側壁保護膜と
を備えたことを特徴としている。
【００１４】
上記構成によれば、電子素子が形成された半導体基板上に積層されて形成された下地層間膜および金属配線を有する１層以上の層間絶縁膜において、最上層の層間絶縁膜の表面における取り出し電極を除いた全領域を表面保護膜で覆うと共に、上記下地層間膜および上記層間絶縁膜の側壁全域を側壁保護膜で覆っている。したがって、レーザーダイシングによって個々の半導体装置(チップ)に分割した後に、最上層の層間絶縁膜の表面と上記下地層間膜および上記層間絶縁膜の側壁とから内部に水分等が浸入するのを抑制することができる。さらに、上記側壁保護膜は、上記半導体基板における上記下地層間膜および上記層間絶縁膜の側壁よりも外方に突出した突出部を覆っている。したがって、上記側壁保護膜の下端と上記半導体基板の上記突出部との隙間から進入しようとする水分等を防止することができる。
【００１５】
すなわち、この発明によれば、水分浸入を抑制するためのシールリングを、半導体装置の回路形成部とスクライブラインとの間に、上記回路形成部を囲むように設ける必要が無く、その分だけ半導体装置のチップ面積の縮小化を図ることが可能になる。さらに、チップ面積の縮小によって、同一面積の半導体基板(ウェハー)上に作成できる半導体装置(チップ)数を増加することができ、半導体装置作成の効率を上げることができる。
【００１６】
また、１実施の形態の半導体装置では、
上記側壁保護膜は、シリコン窒化膜,シリコン酸窒化膜,アルミ酸化膜,アルミ窒化膜および酸化チタン膜のうちの何れか一つである。
【００１７】
この実施の形態によれば、上記側壁保護膜として、上記下地層間膜および上記層間絶縁膜よりも水分が浸透し難いシリコン窒化膜,シリコン酸窒化膜,アルミ酸化膜,アルミ窒化膜および酸化チタン膜のうちの何れか一つで形成した膜を使用している。したがって、上記複数の層間絶縁膜の側壁から内部への水分の浸入を、確実に抑制することができる。
【００１８】
また、１実施の形態の半導体装置では、
上記層間絶縁膜の総数は１０層未満であり、
上記側壁保護膜の膜厚は２０nm以上且つ２００nm以下である。
【００１９】
この実施の形態によれば、１０層未満の層数で積層されている上記層間絶縁膜の側壁全体が、２０nm以上且つ２００nm以下の膜厚を有する上記側壁保護膜で覆われている。したがって、上記複数の層間絶縁膜の側壁から内部への水分の浸入を、確実に抑制することができる。
【００２０】
また、１実施の形態の半導体装置では、
上記層間絶縁膜の総数は少なくとも１０層以上且つ１８層以下であり、
前記側壁保護膜の膜厚は２００nm以上且つ９００nm以下である。
【００２１】
この実施の形態によれば、１０層以上且つ１８層以下の層数で積層されている上記層間絶縁膜の側壁全体が、２００nm以上且つ９００nm以下の膜厚を有する上記側壁保護膜で覆われている。したがって、上記複数の層間絶縁膜の側壁から内部への水分の浸入を、確実に抑制することができる。
【００２２】
また、１実施の形態の半導体装置では、
上記側壁保護膜における上記半導体基板の上記突出部を覆っている部分の上記下地層間膜および上記各層間絶縁膜の側壁面からの長さは、５μm以上且つ５５μm以下である。
【００２３】
この実施の形態によれば、上記半導体基板の上記突出部を覆っている上記側壁保護膜の上記下地層間膜および上記各層間絶縁膜の側壁面からの長さは、５μm〜２５μmである。したがって、上記側壁保護膜の下端と上記半導体基板の上記突出部との隙間から進入し様とする水分等を、確実に防止することができる。
【００２４】
また、１実施の形態の半導体装置では、
上記側壁保護膜の内側は、回路形成領域のみによって構成されている。
【００２５】
この実施の形態によれば、上記側壁保護膜の内側は、回路形成領域のみによって構成されており、シールリングは構成されてはいない。したがって、シールリングが形成されていない分だけ半導体装置のチップ面積の縮小化を図ることが可能になる。その場合であっても、上記下地層間膜および上記複数の層間絶縁膜の側壁全域を覆っている上記側壁保護膜によって、上記下地層間膜および上記複数の層間絶縁膜の側壁から内部への水分等の浸入が抑制される。
【００２６】
また、１実施の形態の半導体装置では、
上記複数の層間絶縁膜のうちの少なくとも一つは、低誘電率膜で構成されている。
【００２７】
この実施の形態によれば、デバイスの高速化を図るために、上記複数の層間絶縁膜のうちの少なくとも一つはＬow‐k膜等の多孔質構造を有する低誘電率膜で構成されている。その場合であっても、上記複数の層間絶縁膜の側壁全域は上記側壁保護膜によって覆われているので、上記複数の層間絶縁膜の側壁から内部への水分等の浸入が抑制される。
【００２８】
また、１実施の形態の半導体装置では、
上記低誘電率膜は、多孔質構造を有する膜である。
【００２９】
この実施の形態によれば、上記複数の層間絶縁膜のうちの少なくとも一つは、多孔質構造を有する低誘電率膜で構成されている。その場合であっても、上記複数の層間絶縁膜の側壁全域は上記側壁保護膜によって覆われているので、上記複数の層間絶縁膜の側壁から内部への水分等の浸入が抑制される。
【００３０】
また、この発明の半導体装置の製造方法は、
上記低誘電率膜は、多孔質構造を有する膜である。
【００３１】
半導体基板上に、配線を内包する１層以上の層間絶縁膜を積層して形成する工程と、
最上層の層間絶縁膜の表面に、上記配線からの信号を外部に取り出すための配線電極パッドを形成する工程と、
表面保護膜を、上記最上層の層間絶縁膜の表面上に堆積する工程と、
上記最上層の層間絶縁膜における上記配線電極パッド上の上記表面保護膜を除去する工程と、
スクライブラインに沿って上記半導体基板上に形成された層間絶縁膜を所定幅に除去する第１ダイシング工程と、
露出した上記層間絶縁膜の側壁および上記配線電極パッドの表面を含む表面全体を覆って側壁保護膜を形成する工程と、
異方性エッチバックによって、上記側壁保護膜を上記配線電極パッド表面が露出するまで除去する工程と、
上記スクライブラインに沿って上記半導体基板までを完全に切断してチップ状に分割する第２ダイシング工程と
を備えたことを特徴としている。
【００３２】
上記構成によれば、スクライブラインに沿って上記層間絶縁膜を所定幅に除去する第１ダイシング工程によって露出した上記層間絶縁膜の側壁全体が、側壁保護膜によって覆われる。したがって、第２ダイシング工程によってチップ状に分割された後に、上記複数の層間絶縁膜の側壁から内部に水分等が浸入するのを抑制することができる。
【００３３】
すなわち、この発明によれば、水分浸入を抑制するためのシールリングを、半導体装置の回路形成部とスクライブラインとの間に、上記回路形成部を囲むように設ける必要が無くなり、その分だけ半導体装置のチップ面積の縮小化を図ることが可能になる。さらに、チップ面積の縮小によって、同一面積の半導体基板(ウェハー)上に作成できる半導体装置(チップ)数を増加することができ、半導体装置作成の効率を上げることができる。
【００３４】
また、この発明の半導体装置の製造方法は、
半導体基板上に、配線を内包する１層以上の層間絶縁膜を積層して形成する工程と、
最上層の層間絶縁膜の表面に、上記配線からの信号を外部に取り出すための配線電極パッドを形成する工程と、
表面保護膜を、上記最上層の層間絶縁膜の表面上に堆積する工程と、
スクライブラインに沿って上記半導体基板上に形成された層間絶縁膜を所定幅に除去する第１ダイシング工程と、
露出した上記層間絶縁膜の側壁を含む表面全体を覆って側壁保護膜を形成する工程と、
上記側壁保護膜上に、上記配線電極パッドの部分のみに開口を有するマスクを形成する工程と、
上記マスクを用いて、異方性エッチバックによって、上記表面保護膜と上記側壁保護膜とを上記配線電極パッドの表面が露出するまで除去する工程と、
上記スクライブラインに沿って上記半導体基板までを完全に切断してチップ状に分割する第２ダイシング工程と
を備えたことを特徴としている。
【００３５】
上記構成によれば、スクライブラインに沿って上記層間絶縁膜を所定幅に除去する第１ダイシング工程によって露出した上記層間絶縁膜の側壁全体が、側壁保護膜によって覆われる。したがって、第２ダイシング工程によってチップ状に分割された後に、上記複数の層間絶縁膜の側壁から内部に水分等が浸入するのを抑制することができる。さらに、上記側壁保護膜は、上記半導体基板における上記下地層間膜および上記複数の層間絶縁膜の側壁よりも外方に突出した突出部を覆っている。したがって、上記側壁保護膜の下端と上記半導体基板の上記突出部との隙間から水分等が進入するのを防止することができる。
【００３６】
すなわち、この発明によれば、水分浸入を抑制するためのシールリングを、半導体装置の回路形成部とスクライブラインとの間に、上記回路形成部を囲むように設ける必要が無くなり、その分だけ半導体装置のチップ面積の縮小化を図ることが可能になる。さらに、チップ面積の縮小によって、同一面積の半導体基板(ウェハー)上に作成できる半導体装置(チップ)数を増加することができ、半導体装置作成の効率を上げることができる。
【００３７】
また、１実施の形態の半導体装置の製造方法では、
上記第１ダイシング工程は、レーザーダイシングによって行われる。
【００３８】
この実施の形態によれば、上記第１ダイシング工程は、レーザーダイシングによって行われるので、上記層間絶縁膜の膜剥がれやクラック等が防止される。さらに、上記レーザーダイシングによって露出した上記層間絶縁膜の側壁全体が、側壁保護膜によって覆われる。したがって、第２ダイシング工程によってチップ状に分割された際に、上記複数の層間絶縁膜の側壁から内部に水分等が浸入するのを抑制することができる。
【００３９】
また、１実施の形態の半導体装置の製造方法では、
上記第２ダイシング工程は、レーザーダイシングによって行われる。
【００４０】
この実施の形態によれば、上記半導体基板までを完全に切断してチップ状に分割する第２ダイシング工程はレーザーダイシングによって行われるので、切断される上記半導体基板の剥がれやクラック等が防止される。
【００４１】
また、１実施の形態の半導体装置の製造方法では、
上記第２ダイシング工程は、ブレードダイシングによって行われる。
【００４２】
この実施の形態によれば、上記半導体基板までを完全に切断してチップ状に分割する第２ダイシング工程を、ブレードダイシングによって行うので、上記第２ダイシング工程における製造コストを下げることができる。
【００４３】
また、１実施の形態の半導体装置の製造方法では、
上記第１ダイシング工程における上記層間絶縁膜の除去は、半導体基板表面まで行われる。
【００４４】
この実施の形態によれば、上記第１ダイシング工程によって総ての層の上記層間絶縁膜が除去される。したがって、全層の上記層間絶縁膜における側壁が側壁保護膜によって覆われる。
【００４５】
また、１実施の形態の半導体装置の製造方法では、
上記第１ダイシング工程における上記層間絶縁膜の除去は、上記半導体基板の一部が除去されるまで行われる。
【００４６】
この実施の形態によれば、上記第１ダイシング工程によって総ての層の上記層間絶縁膜が完全に除去される。したがって、全層の上記層間絶縁膜における側壁が側壁保護膜によって覆われる。
【００４７】
また、１実施の形態の半導体装置の製造方法では、
上記側壁保護膜の形成は、シリコン窒化膜,シリコン酸窒化膜,アルミ酸化膜,アルミ窒化膜あるいは酸化チタン膜によって行われる。
【００４８】
この実施の形態によれば、上記側壁保護膜として、上記下地層間膜および上記層間絶縁膜よりも水分が浸透し難いシリコン窒化膜,シリコン酸窒化膜,アルミ酸化膜,アルミ窒化膜および酸化チタン膜のうちの何れか一つで形成した膜を使用している。したがって、上記複数の層間絶縁膜の側壁から内部への水分の浸入を、確実に抑制することができる。
【００４９】
また、１実施の形態の半導体装置の製造方法では、
上記層間絶縁膜のうちの少なくとも１層は、低誘電率膜で形成される。
【００５０】
この実施の形態によれば、デバイスの高速化を図るため、上記層間絶縁膜のうちの少なくとも１層は、Ｌow‐k膜等の多孔質構造を有する低誘電率膜で構成されている。その場合であっても、上記層間絶縁膜の側壁全域は上記側壁保護膜によって覆われているので、上記複数の層間絶縁膜の側壁から内部への水分等の浸入が抑制される。
【００５１】
また、１実施の形態の半導体装置の製造方法では、
上記第２ダイシング工程におけるスクライブライン幅は、２０μm以上且つ６０μm以下であり、
上記第２ダイシング工程におけるカーフ幅は、１０μm以上且つ４０μm以下であり、
上記第２ダイシング工程の結果、上記層間絶縁膜の側壁を覆っている上記側壁保護膜の下端部は、上記層間絶縁膜の側壁から５μm以上且つ２５μm以下の長さで上記半導体基板の表面の延在方向に延在して、上記半導体基板の表面を覆っている。
【００５２】
この実施の形態によれば、上記層間絶縁膜の側壁を覆っている上記側壁保護膜の下端部における上記層間絶縁膜の側壁から上記半導体基板の表面の延在方向への延在部の長さを５μm以上且つ２５μm以下にしている。したがって、スクライブ時の位置ずれを考慮しても、上記半導体基板の表面を上記側壁保護膜によって十分に覆うことができる。
【００５３】
また、１実施の形態の半導体装置の製造方法では、
上記第２ダイシング工程におけるスクライブライン幅は、６０μm以上且つ１２０μm以下であり、
上記第２ダイシング工程におけるカーフ幅は、１０μm以上且つ４０μm以下であり、
上記第２ダイシング工程の結果、上記層間絶縁膜の側壁を覆っている上記側壁保護膜の下端部は、上記層間絶縁膜の側壁から１０μm以上且つ５５μm以下の長さで上記半導体基板の表面の延在方向に延在して、上記半導体基板の表面を覆っている。
【００５４】
この実施の形態によれば、上記層間絶縁膜の側壁を覆っている上記側壁保護膜の下端部における上記層間絶縁膜の側壁から上記半導体基板の表面の延在方向への延在部の長さを１０μm以上且つ５５μm以下にしている。したがって、スクライブ時の位置ずれを考慮しても、上記半導体基板の表面を上記側壁保護膜によって十分に覆うことができる。
【発明の効果】
【００５５】
以上より明らかなように、この発明の半導体装置は、電子素子が形成された半導体基板上に積層されて形成された下地層間膜および金属配線を有する１層以上の層間絶縁膜において、最上層の層間絶縁膜の表面における取り出し電極を除いた全領域を表面保護膜で覆うと共に、上記下地層間膜および上記層間絶縁膜の側壁全域を側壁保護膜で覆っているので、レーザーダイシングにより個々の半導体装置(チップ)に分割した後に、上記最上層の層間絶縁膜の表面と上記下地層間膜および上記層間絶縁膜の側壁とから内部に水分等が浸入するのを防止することができる。
【００５６】
したがって、この発明によれば、水分浸入を防止するためのシールリングを、半導体装置の回路形成部とスクライブラインとの間に、上記回路形成部を囲むように設ける必要が無く、その分だけ半導体装置のチップ面積の縮小化を図ることができる。さらに、チップ面積の縮小によって、同一面積の半導体基板(ウェハー)上に作成できる半導体装置(チップ)数を増加することができ、半導体装置作成の効率を上げることができる。
【００５７】
また、この発明の半導体装置は、電子素子が形成された半導体基板上に積層されて形成された下地層間膜および金属配線を有する１層以上の層間絶縁膜において、最上層の層間絶縁膜の表面における取り出し電極を除いた全領域を表面保護膜で覆うと共に、上記下地層間膜および上記層間絶縁膜の側壁全域を側壁保護膜で覆っているので、レーザーダイシングによって個々の半導体装置(チップ)に分割した後に、上記最上層の層間絶縁膜の表面と上記下地層間膜および上記層間絶縁膜の側壁とから内部に水分等が浸入するのを抑制することができる。さらに、上記側壁保護膜は、上記半導体基板における上記下地層間膜および上記層間絶縁膜の側壁よりも外方に突出した突出部を覆っているので、上記側壁保護膜の下端と上記半導体基板の上記突出部との隙間からの水分等の進入を防止することができる。
【００５８】
したがって、この発明によれば、水分浸入を抑制するためのシールリングを、半導体装置の回路形成部とスクライブラインとの間に、上記回路形成部を囲むように設ける必要が無く、その分だけ半導体装置のチップ面積の縮小化を図ることができる。さらに、チップ面積の縮小によって、同一面積の半導体基板(ウェハー)上に作成できる半導体装置(チップ)数を増加することができ、半導体装置作成の効率を上げることができる。
【００５９】
また、この発明の半導体装置の製造方法は、スクライブラインに沿って層間絶縁膜を所定幅に除去する第１ダイシング工程によって露出した上記層間絶縁膜の側壁全体を、側壁保護膜によって覆うので、第２ダイシング工程によってチップ状に分割された後に、上記複数の層間絶縁膜の側壁から内部に水分等が浸入するのを防止することができる。
【００６０】
すなわち、この発明によれば、水分浸入を抑制するためのシールリングを、半導体装置の回路形成部とスクライブラインとの間に、上記回路形成部を囲むように設ける必要が無くなり、その分だけ半導体装置のチップ面積の縮小化を図ることができる。さらに、チップ面積の縮小によって、同一面積の半導体基板(ウェハー)上に作成できる半導体装置(チップ)数を増加することができ、半導体装置作成の効率を上げることができる。
【００６１】
また、この発明の半導体装置の製造方法は、スクライブラインに沿って層間絶縁膜を所定幅に除去する第１ダイシング工程によって露出した上記層間絶縁膜の側壁全体を、側壁保護膜によって覆うので、第２ダイシング工程によってチップ状に分割された後に、上記複数の層間絶縁膜の側壁から内部に水分等が浸入するのを防止できる。
【００６２】
さらに、上記側壁保護膜は、上記半導体基板における上記下地層間膜および上記層間絶縁膜の側壁よりも外方に突出した突出部を覆っているので、上記側壁保護膜の下端と上記半導体基板の上記突出部との隙間から進入しようとする水分等を防止することができる。
【００６３】
すなわち、この発明によれば、水分浸入を抑制するためのシールリングを、半導体装置の回路形成部とスクライブラインとの間に、上記回路形成部を囲むように設ける必要が無くなり、その分だけ半導体装置のチップ面積の縮小化を図ることが可能になる。さらに、チップ面積の縮小によって、同一面積の半導体基板(ウェハー)上に作成できる半導体装置(チップ)数を増加することができ、半導体装置作成の効率を上げることができる。
【発明を実施するための最良の形態】
【００６４】
以下、この発明を図示の実施の形態により詳細に説明する。
【００６５】
・第１実施の形態
図１は、本実施の形態の半導体装置における縦断面図である。図１に示すように、この半導体装置は、半導体基板１１上にトランジスタ素子１２等の各種素子が形成され、トランジスタ素子１２を含む上記各種素子を覆うように下地層間膜１３が形成され、下地層間膜１３上に銅配線等の金属配線１４を有する第１層間絶縁膜１５が形成されている。さらに、第１層間絶縁膜１５上に、表面に銅配線等の金属配線１６が形成された第２層間絶縁膜１７が形成されており、さらに、第２層間絶縁膜１７上に、表面に銅配線等の金属配線１８が形成された第３層間絶縁膜１９が形成されている。さらに、第３層間絶縁膜１９の表面には、下層の第２層間絶縁膜１７の表面に形成された金属配線１６から電気信号を取り出すための金属パッド２０が形成されている。
【００６６】
そして、上記第３層間絶縁膜１９の表面における金属パッド２０の部分を除いた領域の全体に、表面保護膜２１が形成されている。また、下地層間膜１３,第１層間絶縁膜１５,第２層間絶縁膜１７および第３層間絶縁膜１９の側壁には側壁保護膜２２が形成されている。こうして、第３層間絶縁膜１９の表面と、下地層間膜１３,第１層間絶縁膜１５,第２層間絶縁膜１７および第３層間絶縁膜１９の側壁とが、保護膜によって保護された半導体装置が構成される。
【００６７】
尚、本実施の形態においては、上記層間絶縁膜を４層に形成しているが、上記層間絶縁膜の層数は特に限定されるものではなく、単層または４層以上且つ１２層以下の何れかの層数で積層可能である。
【００６８】
図２(a)〜図５(j)に、本実施の形態における半導体装置の製造方法の各工程における半導体装置の断面を示す。以下、図２(a)〜図５(j)に従って、本半導体装置の製造方法について説明する。
【００６９】
先ず、図２(a)に示すように、半導体基板１１上にトランジスタ素子１２等の各種素子が形成された後、全体に下地層間膜１３が積層される。この下地層間膜１３は、ＢＰＳＧ(Boro-phospho silicate glass)膜や、ＰＳＧ(Phospho Silicate glass)膜や、プラズマＳiＮ膜や、ＣＶＤ(Chemical Vapor Deposition：化学気相成長法)ＳiＯ2膜や、上記Ｌow‐ｋ膜であるＳiＣ膜やＳiＯＣ膜の単層で形成される。あるいは、これらの積層膜で形成される。
【００７０】
次に、上記下地層間膜１３に、例えば、トランジスタ素子１２のソース電極およびドレイン電極に接続するコンタクト素子２３を形成した後に、下地層間膜１３の表面全体に第１層間絶縁膜１５を形成する。本実施の形態における第１層間絶縁膜１５は、上記Ｌow‐ｋ膜であって、ＳiＣ膜とＳiＯＣ膜との積層構造である。但し、ＳiＯＣ膜を１０nm〜７０nmの膜厚でＣＶＤ法によって成膜した後、ＳiＯＣ膜を１５０nm〜５００nmの膜厚でＣＶＤ法によって成膜することによって形成している。
【００７１】
次に、配線溝を形成するために、フォトレジスト(図示せず)をマスクにして、ドライエッチングによって第１層間絶縁膜１５を構成する上記ＳiＯＣ膜を除去した後に、上記フォトレジストをアッシングによって取り除く。さらに、上記ＳiＯＣ膜が除去されて露出した第１層間絶縁膜１５の一部を成す上記ＳiＣ膜を、ドライエッチングによって除去する。こうして、図２(b)に示すように、第１配線溝２４が形成される。その際に、上記フォトレジストマスクは、上記ＳiＣ膜を除去した後に取り除いても差し支えない。
【００７２】
次に、全面に銅拡散防止用金属膜および銅のシード層を形成した後、電解メッキ法によって全面に銅を形成する。そして、科学的機械研磨法(ＣＭＰ法)によって第１配線溝２４内部以外の金属膜を除去し、図２(c)に示すように、第１配線溝２４を銅拡散防止用金属膜と銅とで充填して、金属配線１４を形成する。但し、図２(c)において、銅拡散防止用金属膜および銅のシード層は図示されていない。尚、本実施の形態においては、銅拡散防止用金属膜として、窒化タンタルをスパッタ法で形成する。また、銅のシード層も、同様にスパッタ法によって形成する。
【００７３】
次に、図３(d)に示すように、全面に第２層間絶縁膜１７を形成する。本実施の形態においては、第２層間絶縁膜１７は、上記Ｌow‐ｋ膜であって、ＳiＣ膜とＳiＯＣ膜との積層構造である。但し、ＳiＯＣ膜を１０nm〜７０nmの膜厚でＣＶＤ法によって成膜した後に、ＳiＯＣ膜を５００nm〜１０００nmの膜厚でＣＶＤ法によって成膜することによって形成している。
【００７４】
次に、図３(e)に示すように、フォトレジスト(図示せず)をマスクとして、ドライエッチングによって第２層間絶縁膜１７にビアホール２５aを形成した後、上記フォトレジストをアッシングによって取り除く。この時点では、ビアホール２５aの底にはＳiＣ膜が残っており、後に行われる配線溝エッチング時のエッチング停止膜となる。
【００７５】
次に、第２配線溝形成のためのフォトレジスト(図示せず)をマスクとして、ドライエッチングによって第２層間絶縁膜１７に第２配線溝２６を形成した後、上記フォトレジストをアッシングによって取り除く。そうした後、ビアホール２５aの底に存在する上記ＳiＣ膜を、ドライエッチングにより除去する。その際に、上記フォトレジストマスクは、上記ＳiＣ膜を除去した後に取り除いてもよい。図３(e)に、ビアホール２５aと第２配線溝２６とが形成された後の状態を示す。
【００７６】
次に、全面に銅拡散防止用金属膜および銅のシード層を形成した後、電解メッキ法によって全面に銅を形成することによって、ビアホール２５aと第２配線溝２６とに銅を充填する。そして、ＣＭＰ法によって第２配線溝２６内部以外の金属膜を除去し、図３(f)に示すように、金属配線１６およびビアホール接続配線２５を形成する。但し、図３(f)において、銅拡散防止用金属膜および銅のシード層は図示されていない。以上の工程を繰り返すことによって、図４(g)に示すように、銅でなる金属配線１８,金属パッド２０およびビアホール接続配線２７が形成された第３層間絶縁膜１９が形成される。さらに、４層以上の多層配線構造を形成することも可能である。
【００７７】
本実施の形態においては、最上層の層間絶縁膜(第３層間絶縁膜１９)に金属配線１８,金属パッド２０およびビアホール接続配線２７を形成した後、表面全体に表面保護膜２１を形成し、図４(g)に示すように、外部との電気的接続を行うために、金属パッド２０の表面に形成された表面保護膜２１を、既知のフォトリソグラフィおよびＲＩＥ(Reactive Ion Etching：反応性イオンエッチング)によって除去して、金属パッド２０の上部に開口２８を設けることによってパッド表面露出部を得る。
【００７８】
次に、夫々の半導体装置を隔てているスクライブラインに沿ってレーザーダイシングを行い、図４(h)に示すように、半導体装置の分離(ダイシング)を半導体基板１１の表面が露出するまで行う。その場合、上記レーザーダイシングによって半導体基板１１の一部がダイシングされても構わない。
【００７９】
次に、上記レーザーダイシングによって露出した半導体装置側面の各絶縁膜(上記Ｌow‐ｋ膜)を保護するために、図４(i)に示すように、上記Ｌow‐ｋ膜よりも水分の浸透し難い膜で側壁保護膜２２を全体に成膜する。本実施の形態においては、側壁保護膜２２として、プラズマＣＶＤ法によってＳiＯＮ膜あるいはＳiＮ膜を成膜する。側壁保護膜２２の厚さは２０nm〜２００nm程度である。但し、層間絶縁膜の層数が１０層あるいはそれ以上１８層以下の場合には、側壁保護膜２２の厚さを２００nm〜９００nm程度にする必要がある。ここで、上述した側壁保護膜２２の膜厚は、平坦な半導体基板１１上あるいは半導体基板１１上に形成された絶縁膜上の平坦な場所での測定値である。尚、側壁保護膜２２として、Ａl2Ｏ3やＡlＮやＴiＯ2を用いても構わない。
【００８０】
そうした後、上記側壁保護膜２２をＲＩＥによってエッチバックすることによって、図５(j)に示すように、表面保護膜２１の開口２８内に成膜された側壁保護膜２２は無くなり、金属パッド２０が露出する。その場合に、図５(j)に示すように、半導体装置側面に成膜された側壁保護膜２２は、ＲＩＥによる異方性エッチングのために消失することは無い。また、表面保護膜２１における開口２８の側壁にも側壁保護膜２２が残る。
【００８１】
その後、ダイシングシート(図示せず)を半導体基板(ウェハ)１１の裏面に貼り付け、ブレードダイシングあるいはレーザーダイシングによって、半導体基板１１を図４(h)に示すダイシングの幅より狭い幅で切断して、個々の半導体装置(チップ)に分割する。
【００８２】
以上の工程によって、図１に示すように、側壁が側壁保護膜２２によって保護された半導体装置を形成することができるのである。
【００８３】
以上のごとく、本実施の形態においては、低誘電性を確保するために多孔質な構造を有するＬow‐ｋ膜を用いた層間絶縁膜１５,１７,１９を多層に積層して、多層配線構造を形成し、夫々の半導体装置を隔てているスクライブラインに沿ってダイシングを行う際に、先ずレーザーダイシングを半導体基板１１の表面が露出するまで行う。そして、上記Ｌow‐ｋ膜よりも水分の浸透し難い膜で全体に側壁保護膜２２を成膜した後、側壁保護膜２２をＲＩＥによってエッチバックすることによって、表面に形成された金属パッド２０を露出させると共に、半導体装置側面に成膜された側壁保護膜２２を残して、半導体装置側面を側壁保護膜２２で保護するようにしている。
【００８４】
したがって、上記半導体装置の側面からの水分の浸入を側壁保護膜２２によって抑制することができる。すなわち、この実施の形態によれば、半導体装置の回路形成領域の周囲にシールリングを形成する必要が無く、半導体チップの縮小化を図ることができるのである。
【００８５】
一例を挙げると、５mm角の半導体チップからシールリングを無くした場合には、チップ面積を約２％縮小することが可能になる。
【００８６】
上記実施の形態においては、上記半導体装置の側面を側壁保護膜２２で保護して、シールリングの形成を無くしている。しかしながら、勿論、チップ面積に余裕があれば、シールリングを形成した半導体装置にこの発明を適用しても差し支えない。図６は、シールリングを形成した半導体装置にこの発明を適用した場合の半導体装置の縦断面図である。図６において、回路形成領域２９の周囲にシールリング領域３０が配置され、その外側にある半導体装置の側面を、側壁保護膜２２で覆っている。
【００８７】
その場合における上記シールリングは、回路形成領域の金属配線１４,１６および上部配線１６と下部配線１４とを接続するビアホール接続配線２５を形成する際に、同時に形成することができる。したがって、半導体装置の製造手順にシールリングの製造手順を新たに加える必要が無く、半導体装置の製造手順にシールリングの有無が影響することはないのである。したがって、設計によってシールリングの有無が決定されると言える。
【００８８】
・第２実施の形態
上記第１実施の形態では、上記側壁保護膜２２の下端は半導体基板１１の上面と接触しているだけである。したがって、側壁保護膜２２の下端と半導体基板１１の上面とに隙間がある場合には、この隙間から水等が侵入する可能性がある。本実施の形態は、側壁保護膜２２によって、半導体基板１１における下地層間膜１３および第１層間絶縁膜１５〜第３層間絶縁膜１９の側壁よりも外方に突出している突出部をも覆うことによって、側壁保護膜２２の下端と半導体基板１１の上面との隙間から水等が侵入するのを防止するものである。
【００８９】
図７は、本実施の形態の半導体装置における縦断面図である。但し、図１に示す上記第１実施の形態における半導体装置の場合と同じ部材には同じ番号を付している。図７に示すように、この半導体装置は、半導体基板１１上にトランジスタ素子１２等の各種素子が形成され、トランジスタ素子１２を含む上記各種素子を覆うように下地層間膜１３が形成され、下地層間膜１３上に銅配線等の金属配線１４を有する第１層間絶縁膜１５が形成されている。さらに、第１層間絶縁膜１５上に、表面に銅配線等の金属配線１６が形成された第２層間絶縁膜１７が形成されており、さらに、第２層間絶縁膜１７上に、表面に銅配線等の金属配線１８が形成された第３層間絶縁膜１９が形成されている。さらに、第３層間絶縁膜１９の表面には、下層の第２層間絶縁膜１７の表面に形成された金属配線１６から電気信号を取り出すための金属パッド２０が形成されている。
【００９０】
そして、上記第３層間絶縁膜１９の表面における金属パッド２０の部分を除いた領域の全体と、下地層間膜１３および各層間絶縁膜１５,１７,１９の側壁全域と、スクライブライン領域における半導体基板１１上であって下地層間膜１３に隣接する半導体基板１１上とを被覆して、側壁保護膜２２が形成されている。こうして、下地層間膜１３に隣接する半導体基板１１および第３層間絶縁膜１９の表面と、下地層間膜１３,第１層間絶縁膜１５,第２層間絶縁膜１７および第３層間絶縁膜１９の側壁とが、保護膜によって保護された半導体装置が構成される。
【００９１】
尚、本実施の形態においては、上記層間絶縁膜を４層に形成しているが、上記層間絶縁膜の層数は特に限定されるものではなく、単層または４層以上且つ１２層以下の何れかの層数で積層可能である。
【００９２】
図８(a)〜図１１(j)に、本実施の形態における半導体装置の製造方法の各工程における半導体装置の断面を示す。以下、図８(a)〜図１１(j)に従って、本半導体装置の製造方法について説明する。
【００９３】
先ず、図８(a)に示すように、半導体基板１１上にトランジスタ素子１２等の各種素子が形成された後に、全体に下地層間膜１３が積層される。この下地層間膜１３は、ＢＰＳＧ膜やＰＳＧ膜やプラズマＳiＮ膜やＣＶＤＳiＯ2膜や上記Ｌow‐ｋ膜(ＳiＣ膜やＳiＯＣ膜)の単層で形成される。あるいは、これらの積層膜で形成される。
【００９４】
次に、上記下地層間膜１３に、例えば、トランジスタ素子１２のソース電極およびドレイン電極に接続するコンタクト素子２３を形成した後に、下地層間膜１３の表面全体に第１層間絶縁膜１５を形成する。本実施の形態における第１層間絶縁膜１５は、上記Ｌow‐ｋ膜であって、ＳiＣ膜とＳiＯＣ膜との積層構造である。但し、ＳiＯＣ膜を１０nm〜７０nmの膜厚でＣＶＤ法によって成膜した後、ＳiＯＣ膜を１５０nm〜５００nmの膜厚でＣＶＤ法によって成膜することによって形成している。
【００９５】
次に、配線溝を形成するために、フォトレジスト(図示せず)をマスクにして、ドライエッチングによって第１層間絶縁膜１５を構成する上記ＳiＯＣ膜を除去した後に、上記フォトレジストをアッシングによって取り除く。さらに、上記ＳiＯＣ膜が除去されて露出した第１層間絶縁膜１５の一部を成す上記ＳiＣ膜を、ドライエッチングによって除去する。こうして、図８(b)に示すように、第１配線溝２４が形成される。その際に、上記フォトレジストマスクは、上記ＳiＣ膜を除去した後に取り除いても差し支えない。
【００９６】
次に、全面に銅拡散防止用金属膜および銅のシード層を形成した後、電解メッキ法によって全面に銅を形成する。そして、科学的機械研磨法(ＣＭＰ法)によって第１配線溝２４内部以外の金属膜を除去し、図８(c)に示すように、第１配線溝２４を銅拡散防止用金属膜と銅とで充填して、金属配線１４を形成する。但し、図８(c)において、銅拡散防止用金属膜および銅のシード層は図示されていない。尚、本実施の形態においては、銅拡散防止用金属膜として、窒化タンタルをスパッタ法で形成する。また、銅のシード層も、同様にスパッタ法によって形成する。
【００９７】
次に、図９(d)に示すように、全面に第２層間絶縁膜１７を形成する。本実施の形態においては、第２層間絶縁膜１７は、上記Ｌow‐ｋ膜であって、ＳiＣ膜とＳiＯＣ膜との積層構造である。但し、ＳiＯＣ膜を１０nm〜７０nmの膜厚でＣＶＤ法によって成膜した後に、ＳiＯＣ膜を５００nm〜１０００nmの膜厚でＣＶＤ法によって成膜することによって形成している。
【００９８】
次に、図９(e)に示すように、フォトレジスト(図示せず)をマスクとして、ドライエッチングによって第２層間絶縁膜１７にビアホール２５aを形成した後、上記フォトレジストをアッシングによって取り除く。この時点では、ビアホール２５aの底にはＳiＣ膜が残っており、後に行われる配線溝エッチング時のエッチング停止膜となる。
【００９９】
次に、第２配線溝形成のためのフォトレジスト(図示せず)をマスクとして、ドライエッチングによって第２層間絶縁膜１７に第２配線溝２６を形成した後、上記フォトレジストをアッシングによって取り除く。そうした後、ビアホール２５aの底に存在する上記ＳiＣ膜を、ドライエッチングにより除去する。その際に、上記フォトレジストマスクは、上記ＳiＣ膜を除去した後に取り除いてもよい。図９(e)に、ビアホール２５aと第２配線溝２６とが形成された後の状態を示す。
【０１００】
次に、全面に銅拡散防止用金属膜および銅のシード層を形成した後、電解メッキ法によって全面に銅を形成することによって、ビアホール２５aと第２配線溝２６とに銅を充填する。そして、ＣＭＰ法によって第２配線溝２６内部以外の金属膜を除去し、図９(f)に示すように、金属配線１６およびビアホール接続配線２５を形成する。但し、図９(f)において、銅拡散防止用金属膜および銅のシード層は図示されていない。以上の工程を繰り返すことによって、図１０(g)に示すように、銅でなる金属配線１８,金属パッド２０およびビアホール接続配線２７が形成された第３層間絶縁膜１９が形成される。さらに、４層以上の多層配線構造を形成することも可能である。
【０１０１】
本実施の形態においては、最上層の層間絶縁膜(第３層間絶縁膜１９)に金属配線１８,金属パッド２０およびビアホール接続配線２７を形成した後、図１０(g)に示すように、表面全体に表面保護膜２１を形成する。
【０１０２】
次に、夫々の半導体装置を隔てているスクライブラインに沿ってレーザーダイシングを行い、図１０(h)に示すように、半導体装置の分離(ダイシング)を半導体基板１１の表面が露出するまで行う。その場合、上記レーザーダイシングによって半導体基板１１の一部がダイシングされても構わない。
【０１０３】
次に、上記レーザーダイシングによって露出した半導体装置側面の各絶縁膜(上記Ｌow‐ｋ膜)を保護するために、図１０(i)に示すように、上記Ｌow‐ｋ膜よりも水分の浸透し難い膜で側壁保護膜２２を全体に成膜する。本実施の形態においては、側壁保護膜２２として、プラズマＣＶＤ法によってＳiＯＮ膜あるいはＳiＮ膜を成膜する。側壁保護膜２２の厚さは２０nm〜２００nm程度である。但し、層間絶縁膜の層数が１０層あるいはそれ以上１８層以下の場合には、側壁保護膜２２の厚さを２００nm〜９００nm程度にする必要がある。ここで、上述した側壁保護膜２２の膜厚は、平坦な半導体基板１１上あるいは半導体基板１１上に形成された絶縁膜上の平坦な場所での測定値である。尚、上記側壁保護膜２２として、Ａl2Ｏ3やＡlＮやＴiＯ2を用いても構わない。
【０１０４】
そうした後、図１１(j)に示すように、外部との電気的接続を行うために、金属パッド２０の表面に形成された表面保護膜２１および側壁保護膜２２を、既知のフォトリソグラフィおよびＲＩＥによって除去して、金属パッド２０の上部に開口３１を設ける。こうして、金属パッド２０の表面が露出される。
【０１０５】
尚、上記スクライブライン内において、上記金属パッド２０上に開口３１を設ける際のフォトリソグラフィ時に使用したレジストを残しても取り去っても構わない。図１１(j)は、上記レジスト(図示せず)を残した場合を示しており、金属パッド２０の表面を露出させるＲＩＥ時にスクライブライン底の側壁保護膜２２は除去されない。但し、上記レジストを取り去ってスクライブライン内にレジストが無い状態であっても、金属パッド２０の上の表面保護膜２１および側壁保護膜２２とスクライブライン底の側壁保護膜２２とが除去されるだけであって、半導体装置側面に成膜された側壁保護膜２２は、図５(j)に示すように、ＲＩＥによる異方性エッチングのために消失することは無い。
【０１０６】
この後、ダイシングシート(図示せず)を半導体基板(ウェハ)１１の裏面に貼り付け、ブレードダイシングあるいはレーザーダイシングによって、半導体基板１１を図１０(h)に示すダイシングの幅よりも狭い幅で切断して、個々の半導体装置(チップ)に分割する。
【０１０７】
以上の工程によって、図７に示すように、側壁が側壁保護膜２２によって保護された半導体装置を形成することができるのである。さらに、図７に示すように、分割された個々の半導体装置の側面において、側壁保護膜２２は、半導体基板１１における下地層間膜１３および第１層間絶縁膜１５〜第３層間絶縁膜１９の側壁よりも外方に突出している突出部をも覆っている。
【０１０８】
表１に、上記側壁保護膜２２が半導体基板１１の上記突出部を覆っている部分の突出長さＬを示す。
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【０１０９】
表１において、「ａ」はスクライブライン幅(μm)であり、「ｂ」はカーフ幅(μm)である。表１によれば、半導体装置上のスクライブライン幅を２０μm〜１２０μmとし、従来の水を使用するプレートダイシングやウエットレスなレーザーダイシングを使用してスクライブラインをスクライブ(切削)する際のカーフ幅(切削幅)を１０μm〜４０μmとした場合に、突出長さＬは、おおよそ５μm〜５５μmの範囲で形成されることが分かる。
【０１１０】
また、上記カーフ幅(切削幅)を１０μm〜４０μmとした場合に、スクライブライン幅を下記のごとく、「２０μm〜６０μm」と「６０μm〜１２０μm」とに２分類すると、
（Ａ）スクライブライン幅が２０μm〜６０μmの場合
図７に示す突出長さＬの寸法は、表１より、５μm〜２５μmが得られる。そして、スクライブラインをスクライブ(切削)する際のスクライブ位置のセンターからのズレが４μm程度あるとした場合には、実際に得られる突出長さＬの範囲は、おおよそ１μm〜２９μmとなる。
（Ｂ）スクライブライン幅が６０μm〜１２０μmの場合
図７に示す突出長さＬの寸法は、表１より、１０μm〜５５μmが得られる。そして、スクライブラインをスクライブ(切削)する際におけるスクライブ位置のセンターからのズレが４μm程度あるとした場合には、実際に得られる突出長さＬの範囲は、おおよそ６μm〜５９μmとなる。
【０１１１】
以上のごとく、本実施の形態においては、低誘電性を確保するために多孔質な構造を有するＬow‐ｋ膜を用いた層間絶縁膜１５,１７,１９を多層に積層して、多層配線構造を形成し、夫々の半導体装置を隔てているスクライブラインに沿ってダイシングを行う際に、先ずレーザーダイシングを半導体基板１１の表面が露出するまで行う。そして、上記Ｌow‐ｋ膜よりも水分の浸透し難い膜で全体に側壁保護膜２２を成膜した後、側壁保護膜２２をフォトリソグラフィおよびＲＩＥによって、表面に形成された金属パッド２０を露出させると共に、半導体装置側面に成膜された側壁保護膜２２を残して、半導体装置側面を側壁保護膜２２で保護するようにしている。
【０１１２】
さらに、上記側壁保護膜２２は、半導体基板１１における下地層間膜１３および第１層間絶縁膜１５〜第３層間絶縁膜１９の側壁よりも外方に突出している突出部をも覆うようにしている。したがって、側壁保護膜２２の下端と半導体基板１１の上記突出部との隙間から内部に進入する水分等を防止することができる。
【０１１３】
以上のことより、上記半導体装置の側面からの水分の浸入を側壁保護膜２２によって、より完全に抑制することができる。すなわち、この実施の形態によれば、半導体装置の回路形成領域の周囲にシールリングを形成する必要が無く、半導体チップの縮小化を図ることができるのである。
【０１１４】
尚、図１２は、シールリングを形成した半導体装置にこの発明を適用した場合の半導体装置の縦断面図である。図１２において、回路形成領域３２の周囲にシールリング領域３３が配置され、その外側にある半導体装置の側面を、側壁保護膜２２で覆っている。
【０１１５】
ここで、本実施の形態によれば、上記側壁保護膜２２によって半導体装置の側面からの水分の浸入が抑制される。そのため、半導体装置(チップ)に対するシールリングの形成を不要にすることができ、図７に示すように、シールリングの無い半導体装置を形成することが可能になる。
【０１１６】
尚、上記シールリングは、回路形成領域の金属配線１４,１６および上部配線１６と下部配線１４とを接続するビアホール接続配線２５を形成する際に、同時に形成することができる。したがって、半導体装置の製造手順にシールリングの製造手順を新たに加える必要が無く、半導体装置の製造手順にシールリングの有無が影響することはないのである。したがって、設計によってシールリングの有無が決定されると言える。
【０１１７】
図７に示すように、上記シールリングを無くした場合には、半導体装置(チップ)の縮小化を図ることができる。一例を挙げると、５mm角の半導体チップからシールリングを無くした場合には、チップ面積を約２％縮小することができる。
【図面の簡単な説明】
【０１１８】
【図１】この発明の半導体装置における構造を示す縦断面図である。
【図２】図１に示す半導体装置の製造工程における縦断面図である。
【図３】図２とは異なる製造工程における縦断面図である。
【図４】図２および図３とは異なる製造工程における縦断面図である。
【図５】図２〜図４とは異なる製造工程における縦断面図である。
【図６】シールリングを形成した半導体装置に図２〜図５に示す製造方法を適用した場合の縦断面図である。
【図７】図１とは異なる半導体装置における縦断面図である。
【図８】図７に示す半導体装置の製造工程における縦断面図である。
【図９】図８とは異なる製造工程における縦断面図である。
【図１０】図８および図９とは異なる製造工程における縦断面図である。
【図１１】図８〜図１０とは異なる製造工程における縦断面図である。
【図１２】シールリングを形成した半導体装置に図８〜図１１に示す製造方法を適用した場合の縦断面図である。
【図１３】シールリングが設けられた従来の半導体装置の縦断面図である。
【図１４】図１３に示す半導体装置の平面を示す図である。
【符号の説明】
【０１１９】
１１…半導体基板、
１２…トランジスタ素子、
１３…下地層間膜、
１４…金属配線、
１５…第１層間絶縁膜、
１６…金属配線、
１７…第２層間絶縁膜、
１８…金属配線、
１９…第３層間絶縁膜、
２０…金属パッド、
２１…表面保護膜、
２２…側壁保護膜、
２３…コンタクト素子、
２４…第１配線溝、
２５,２７…ビアホール接続配線、
２５a…ビアホール、
２６…第２配線溝、
２８,３１…開口、
２９,３２…回路形成領域、
３０,３３…シールリング領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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