(57)【要約】【課題】ゲート電極のシリサイド化の際に形成された金属シリサイドに起因する短絡の発生を防止し、半導体装置の製造歩留まりを向上することができる半導体装置の製造方法および半導体装置を提供する。【解決手段】半導体基板上に、シリコンを含む配線パターンが形成され、配線パターン上に金属膜が形成される。次いで、熱処理により上記配線パターンがシリサイド化される。そして、当該シリサイド化に伴う上記配線パターンの膨張により、目的とする領域外に成長した金属シリサイドに対して、当該配線パターンの近傍に形成される導電体パターンとの短絡を防止する処理を行う。上記短絡防止は、酸化処理や除去処理により達成される。例えば、酸化処理は、フッ素と酸素とを含むガスから生成されるプラズマにより行うことができる。【選択図】図３
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【特許請求の範囲】
【請求項１】
金属シリサイド配線を備える半導体装置の製造方法において、
半導体基板上に、シリコンを含む配線パターンを形成する工程と、
前記配線パターン上に金属膜を形成する工程と、
熱処理により前記配線パターンをシリサイド化する工程と、
前記シリサイド化の際に、目的とする領域外に成長した金属シリサイドに対して、前記配線パターンの近傍に形成される導電体パターンとの短絡を防止する処理を行う工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記短絡防止処理が、前記目的とする領域外に成長した金属シリサイドを酸化することにより、金属シリサイドを不導体化する処理である請求項１記載の半導体装置の製造方法。
【請求項３】
前記短絡防止処理が、前記目的とする領域外に成長した金属シリサイドを除去する処理である請求項１記載の半導体装置の製造方法。
【請求項４】
前記金属シリサイドの酸化がプラズマを用いて行われる請求項２記載の半導体装置の製造方法。
【請求項５】
前記プラズマが、フッ素と酸素とを含むガスから生成される請求項４記載の半導体装置の製造方法。
【請求項６】
前記金属シリサイドの酸化が熱酸化により行われる請求項２記載の半導体装置の製造方法。
【請求項７】
配線と当該配線の近傍に形成されたコンタクト構造とを備える半導体装置の製造方法において、
半導体基板上に、配線パターンを形成する工程と、
前記配線パターンが形成された半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜にコンタクト構造を構成する貫通孔を形成する工程と、
前記貫通孔の形成過程で当該貫通孔内に露出した、前記配線パターンから延出した導電体に対して、貫通孔に充填される導電体との短絡を防止する処理を行う工程と、
前記貫通孔に導電体を充填する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記短絡防止処理が、前記貫通孔の形成過程で前記配線パターンから延出した導電体が露出してから、当該貫通孔の形成が完了するまでの間に行われる請求項７記載の半導体装置の製造方法。
【請求項９】
前記配線が金属シリサイド配線である請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記短絡防止処理が、前記貫通孔内に露出した導電体を酸化することにより、当該導電体を不導体化する処理である請求項７または８記載の半導体装置の製造方法。
【請求項１１】
前記短絡防止処理が、前記貫通孔内に露出した導電体を除去する処理である請求項７または８記載の半導体装置の製造方法。
【請求項１２】
前記導電体の酸化がプラズマを用いて行われる請求項１０記載の半導体装置の製造方法。
【請求項１３】
前記プラズマが、フッ素と酸素とを含むガスから生成される請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記導電体の酸化が熱酸化により行われる請求項１０記載の半導体装置の製造方法。
【請求項１５】
前記貫通孔内に露出した導電体が等方性エッチングにより除去される請求項１１記載の半導体装置の製造方法。
【請求項１６】
前記短絡防止処理工程の後、前記導電体充填工程が開始されるまでの間に、前記貫通孔の内側面に絶縁性のサイドウォールを形成する工程をさらに有する請求項７〜１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記サイドウォールがハフニウム、ジルコニウム、およびアルミニウムの中から選択された少なくとも１の金属を含有する酸化物である請求項１６記載の半導体装置の製造方法。
【請求項１８】
金属シリサイドゲート電極を有する、Ｐ型トランジスタおよびＮ型トランジスタを備えた半導体装置の製造方法において、
半導体基板上のＰ型トランジスタ形成領域に、Ｐ型トランジスタの金属シリサイドゲート電極を形成する工程と、
半導体基板上のＮ型トランジスタ形成領域に、Ｎ型トランジスタの金属シリサイドゲート電極を形成する工程と、
少なくとも、前記Ｐ型トランジスタのゲート電極の形成領域から延出し、目的とする領域外に成長した金属シリサイドを酸化する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
前記金属シリサイドゲート電極がニッケルシリサイドからなるフルシリサイドゲート電極であり、前記目的とする領域外に成長した金属シリサイドを酸化する工程が、
Ｐ型トランジスタおよびＮ型トランジスタのゲート電極が形成された半導体基板上に、Ｐ型トランジスタのゲート電極上に開口を有するマスクパターンを形成する工程と、
前記マスクパターンを介して、Ｐ型トランジスタのゲート電極表面を酸化することにより、目的とする領域外に成長したニッケルシリサイドを酸化するとともに、当該ゲート電極を形成するニッケルシリサイドをニッケルリッチに変化させる工程と、
を含む請求項１８記載の半導体装置の製造方法。
【請求項２０】
配線と当該配線の近傍に形成されたコンタクト構造とを備える半導体装置において、
金属シリサイド層を有する配線と、
前記配線の表面に形成された前記金属シリサイドの酸化層と、
を備えたことを特徴とする半導体装置。
【請求項２１】
配線と当該配線の近傍に形成されたコンタクト構造とを備える半導体装置において、
金属シリサイド層を有する配線と、
コンタクト構造を構成する貫通孔の内側面に形成された絶縁性のサイドウォールと、
を備えたことを特徴とする半導体装置。
【請求項２２】
前記配線がトランジスタのゲート電極である請求項２０または２１記載の半導体装置。
【請求項２３】
前記酸化層の膜厚が少なくとも１０ｎｍである請求項２０記載の半導体装置。
【請求項２４】
前記配線と前記コンタクト構造との最短距離が７０ｎｍ以下の有限値である請求項２０または２１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法および半導体装置に関し、特に、配線と当該配線に近接して形成されたコンタクト構造とを備える半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化および動作速度の高速化に伴って、ゲート電極として、電極全体がシリサイド化されたフルシリサイド電極、いわゆるＦＵＳＩ（Fully Silicided）電極の採用が提案されている。ＦＵＳＩ電極は、従来と同様の工程によりポリシリコンゲート電極を形成した後、ゲート電極全体をシリサイド化することにより形成される。
【０００３】
図２１および図２２は、ＦＵＳＩ電極の形成過程を示す工程断面図である。まず、公知の微細加工技術により、図２１（ａ）に示すように、シリコン基板１００の表面にゲート電極構造が形成される。当該ゲート電極構造では、シリコン基板１００の表面にゲート絶縁膜１０１を介してゲート電極１０３が形成されている。ゲート電極１０３上には、ゲートキャップ層１０４が形成されている。ゲート電極１０３およびゲートキャップ層１０４の側面には、サイドウォール１０５が形成されている。サイドウォール１０５の両側に位置するシリコン基板１００に形成された、ソース領域およびドレイン領域を構成する不純物領域（図示せず）の表面には、シリサイド領域１０２が形成されている。
【０００４】
上述のゲート電極構造が形成されたシリコン基板１００の全面に、図２１（ｂ）に示すようにシリコン窒化膜からなるライナー膜１０６が堆積される。ライナー層１０６上には、ＮＳＧ（Non-doped Silicon Glass）膜からなるＰＭＤ（Pre Metal Dielectric）膜１０７が形成される。その後、当該ＰＭＤ膜１０７対してＣＭＰ（Chemical Mechanical Polishing）処理を施すことにより、図２１（ｃ）に示すように、ＰＭＤ膜１０７の表面にゲートキャップ層１０４を露出させる。
【０００５】
続いて、図２１（ｄ）に示すように、シリコン基板１００の全面に対してドライエッチングを行うことにより、ゲートキャップ層１０４が除去される。ここでは、ゲートキャップ層１０４はシリコン酸化膜により構成されているため、当該ドライエッチングによりシリコン酸化膜からなるＰＭＤ膜１０７の膜厚も減少する。
【０００６】
次に図２２（ａ）に示すようにスパッタリング蒸着法によりシリコン基板１００の全面にニッケル膜１０８が堆積される。その後、熱処理を施すことにより、図２２（ｂ）に示すように、ゲート電極１０３の全体がシリサイド化され、シリサイドゲート電極１０９が形成される。シリサイドゲート電極１０９は、シリサイド化に伴う体積膨張により、サイドウォール１０５間の空間（以下、ゲート電極領域という。）からはみ出した部分１１０を有している。なお、シリコンと未反応のニッケル膜１０８は、ウエットエッチングにより除去される。
【０００７】
その後、図２２（ｃ）に示すように、シリコン基板１００の全面にＮＳＧ膜が形成され、当該ＮＳＧ膜をＣＭＰ処理により平坦化することで、追加ＰＭＤ膜１１１が形成される。追加ＰＭＤ膜１１１が形成されると、公知のフォトリソグラフィ技術およびエッチング技術により、追加ＰＭＤ膜１１１、ＰＭＤ膜１０７およびライナー膜１０６に貫通孔（コンタクトホール）が形成される。なお、ライナー膜１０６は、ＰＭＤ膜１０７に対するエッチングの際にエッチングストッパとして機能する。すなわち、ＰＭＤ膜１０７のエッチングは、ライナー膜１０６が露出した時点で停止する。その後、膜厚の薄いライナー膜１０６をエッチングすることにより、基板面内で均質なコンタクトホールを形成することができる。
【０００８】
続いて、上記貫通孔が形成されたシリコン基板１００の全面に、下層から、チタン膜、窒化チタン膜、タングステン膜が順に形成され、ＣＭＰ処理を経ることによりコンタクトプラグ１１２が形成される。図２２（ｃ）では、シリサイドゲート電極１０９の一方側のシリサイド領域１０２に接続するコンタクトプラグ１１２のみを図示している。
【０００９】
なお、後掲の特許文献１には、シリサイドゲート電極を備える半導体装置において、ゲート電極をシリサイド化する過程で異常成長したシリサイドゲート電極の突起を除去する手法が提案されている。特許文献１では、ゲート電極をシリサイド化した後に超音波洗浄を行うことによりシリサイドゲート電極の突起を除去している。
【特許文献１】特開２００３−７６４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述の従来のゲート電極形成方法において、ゲート電極領域からはみ出たニッケルシリサイド領域１１０は、シリコン基板１００の面内で、そのはみ出し量（長さ）にばらつきがある。当該ばらつきは、ゲート長やゲート面積などのゲート電極構造の違いや基板面内でのゲート加工寸法バラツキ、ニッケルシリサイド化熱処理温度の基板面内ばらつき等に起因して発生する。このため、シリコン基板１００の面内では、ゲート電極領域からはみ出たニッケルシリサイド領域１１０が、コンタクトプラグ１１２に接触する位置までに達している箇所も存在する場合がある。この場合、図２３に示すように、コンタクトプラグ１１２と、ゲート電極領域からはみ出たニッケルシリサイド電極１０９の延出部１１０ａとが接触して意図しない短絡を発生させるという不具合が発生する。このような意図しない短絡が発生した素子は不良品であり、半導体装置の製造歩留まりが低下することになる。
【００１１】
これに対し、特許文献１記載された手法を適用することが考えられるが、特許文献１に開示された技術では、超音波洗浄による振動により突起を除去している。このため、サイドウォール１０５の表面に接触した状態で成長した上記延出部１１０ａを除去することは非常に困難である。
【００１２】
本発明は、上記従来の事情を鑑みて提案されたものであって、ゲート電極のシリサイド化の際に形成された金属シリサイドに起因する短絡の発生を防止し、半導体装置の製造歩留まりを向上することができる半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明では、以下の技術的手段を採用している。すなわち、本発明に係る半導体装置の製造方法は、金属シリサイド配線を備える半導体装置の製造方法であって、まず、半導体基板上に、シリコンを含む配線パターンが形成され、配線パターン上に金属膜が形成される。次いで、熱処理により上記配線パターンがシリサイド化される。そして、当該シリサイド化の際に、目的とする領域外に成長した金属シリサイドに対して、当該配線パターンの近傍に形成される導電体パターンとの短絡を防止する処理を行う。
【００１４】
本構成によれば、金属シリサイド配線に近接してコンタクト構造等の導電体が形成される場合であっても、配線のシリサイド化に伴って膨張した金属シリサイドに起因する短絡の発生を抑制することができる。この結果、半導体装置の製造歩留まりを向上させることができる。
【００１５】
上記短絡防止処理は、例えば、目的とする領域外に成長した金属シリサイドを酸化する処理や除去する処理である。上記金属シリサイドの酸化は、例えば、フッ素と酸素とを含むガスから生成されるプラズマによる酸化処理や熱酸化等により行うことができる。
【００１６】
また、本発明は、配線と当該配線の近傍に形成されたコンタクト構造とを備える半導体装置の製造方法を提供することもできる。すなわち、本発明に係る半導体装置の製造方法では、まず、半導体基板上に、配線パターンが形成される。次いで、配線パターンが形成された半導体基板上に絶縁膜が形成される。当該絶縁膜には、コンタクト構造を構成する貫通孔が形成される。そして、貫通孔の形成過程で当該貫通孔内に露出した、上記配線パターンから延出した導電体に対して、貫通孔に充填される導電体との短絡を防止する処理が行われる。その後、貫通孔に導電体が充填される。
【００１７】
本構成によれば、配線パターンから延出した導電体とコンタクト構造との間で意図しない短絡が発生することを確実に防止することができる。なお、上記短絡防止処理は、上記貫通孔の形成過程で上記配線パターンから延出した導電体が露出してから、当該貫通孔の形成が完了するまでの間に行うこともできる。以上の構成は、上記配線が金属シリサイド配線である場合に特に好適である。
【００１８】
上記短絡防止処理は、上記貫通孔内に露出した導電体を酸化する処理や除去する処理等である。ここで、上記配線パターンから延出した導電体の酸化は、例えば、フッ素と酸素とを含むガスから生成されるプラズマによる酸化処理や熱酸化等により行うことができる。また、上記配線パターンから延出した導電体の除去は、等方性エッチングにより行うことができる。
【００１９】
さらに、上記構成において、短絡防止処理工程の後、導電体充填工程が開始されるまでの間に、上記貫通孔の内側面に絶縁性のサイドウォールを形成してもよい。当該サイドウォールの材質には、ハフニウム、ジルコニウム、およびアルミニウムの中から選択された少なくとも１の金属を含有する酸化物を採用することができる。
【００２０】
加えて、本発明は、金属シリサイドゲートを有する、Ｐ型トランジスタおよびＮ型トランジスタを備えた半導体装置の製造方法を提供することもできる。すなわち、本発明に係る半導体装置の製造方法は、まず、半導体基板上のＰ型トランジスタ形成領域に、Ｐ型トランジスタの金属シリサイドゲート電極が形成される。また、半導体基板上のＮ型トランジスタ形成領域に、Ｎ型トランジスタの金属シリサイドゲート電極が形成される。そして、Ｐ型トランジスタのゲート電極の形成領域から延出し、目的とする領域外に成長した金属シリサイドの酸化処理が行われる。
【００２１】
特に、上記金属シリサイドゲート電極がニッケルシリサイドからなるフルシリサイドゲート電極である場合、上記目的とする領域外に成長した金属シリサイドを酸化する工程は、Ｐ型トランジスタおよびＮ型トランジスタのゲート電極が形成された半導体基板上にＰ型トランジスタのゲート電極上に開口を有するマスクパターンが形成された状態でＰ型トランジスタのゲート電極表面を酸化することにより行うことができる。このとき、Ｐ型トランジスタのゲート電極を構成するニッケルシリサイドがニッケルリッチに変化する。
【００２２】
一方、他の観点では、本発明は、配線と当該配線の近傍に形成されたコンタクト構造とを備える半導体装置として好適な構造を提供することができる。すなわち、本発明に係る半導体装置は、金属シリサイド層を有する配線と、当該配線の表面に形成された前記金属シリサイドの酸化層とを備える構成である。また、金属シリサイド層を有する配線と、コンタクト構造を構成する貫通孔の内側面に形成された絶縁性のサイドウォールとを備える構成とすることもできる。上記配線は、例えば、トランジスタのゲート電極である。
【発明の効果】
【００２３】
本発明によれば、配線とコンタクト構造とが近接して形成される状況下で、配線とコンタクト構造との良好な絶縁状態を確保することができる。これにより、高い製造歩留まりを実現することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。以下の実施形態では、ＦＵＳＩゲート電極を備えたＮ型トランジスタおよびその製造方法として本発明を具体化している。
【００２５】
（第１の実施形態）
図１〜図４は、本発明の第１の実施形態における半導体装置の製造過程を示す工程断面図である。図１（ａ）に示すように、まず、ＳＴＩ（Shallow Trench Isolation）等の素子分離（図示せず）により区分されたシリコン基板１０上に、ＣＶＤ（Chemical Vapor Deposition）法等により、シリコン酸窒化膜１１、ポリシリコン膜１２、およびシリコン酸化膜１３が順に形成される。本実施形態では、シリコン酸窒化膜１１の膜厚を２．０ｎｍ程度、ポリシリコン膜１２の膜厚を１２０ｎｍ程度、シリコン酸化膜１３の膜厚を５０ｎｍ程度としている。
【００２６】
シリコン酸化膜１３上には、周知のリソグラフィ技術により、ゲート電極の形成領域を被覆するレジストパターン（図示せず）が形成される。当該レジストパターンをマスクとしたドライエッチングによりゲート電極加工が行われ、図１（ｂ）に示すように、ポリシリコン膜１２からなるゲート電極３およびシリコン酸化膜１３からなるゲートキャップ層４が形成される。また、当該ドライエッチングにより、ゲート電極３の直下以外のシリコン酸窒化膜１１が除去される。ゲート電極３の直下のシリコン酸窒化膜１１は、ゲート絶縁膜１として機能する。
【００２７】
また、ゲート電極３の両側に位置するシリコン基板１０には、ゲート電極３およびゲートキャップ層４をマスクとしてボロン等のｐ型の不純物をイオン注入により導入することで、ｐ型の不純物領域２１が形成される。当該不純物領域２１はエクステンション領域として機能する。
【００２８】
次に、シリコン基板１０の全面に、ＣＶＤ法等により、シリコン窒化膜が形成される。当該シリコン窒化膜に対して異方性エッチングが行われ、図１（ｃ）に示すように、ゲート電極３およびゲートキャップ層４の側面にシリコン窒化膜からなるサイドウォール５が形成される。また、ゲート電極３、ゲートキャップ層４、およびサイドウォール５をマスクとして、ボロン等のｐ型の不純物をイオン注入により導入することで、サイドウォール５の両側に位置するシリコン基板１０にｐ型の不純物領域２２が形成される。不純物領域２２は不純物領域２１よりも高い不純物濃度を有しており、ソース領域またはドレイン領域として機能する。
【００２９】
この後、シリコン基板１０の全面にスパッタリング蒸着法等によりニッケル膜（図示せず）が堆積され、その後の熱処理により、図１（ｄ）に示すように、不純物領域２２上にニッケルシリサイド層２が形成される。このときゲート電極３上にもニッケル膜が堆積しているが、ゲート電極３の上面はシリコン酸化膜からなるゲートキャップ層４により被覆されているためシリサイド化されない。なお、以降の工程断面図では、不純物領域２１、２２の図示を省略する。
【００３０】
次いで、図２（ａ）に示すように、ＣＶＤ法等により、シリコン基板１０の全面に、シリコン窒化膜からなるライナー膜６が３０ｎｍ程度の膜厚で形成される。ライナー膜６上には、ＣＶＤ法等によりＰＭＤ膜となるＮＳＧ膜７が６００ｎｍ程度の膜厚で堆積される。続いて、ＮＳＧ膜７に対してゲートキャップ層４が露出するまでＣＭＰ処理が行われる（図２（ｂ））。
【００３１】
次に、ドライエッチング処理により、露出したゲートキャップ膜４を除去し、ゲート電極３を露出させる。上述のように、ゲートキャップ膜４は、シリコン酸化膜からなる。すなわち、ゲートキャップ膜４と、ＮＳＧ膜７は同種の材質からなる膜である。このため、図２（ｃ）に示すように、当該ドライエッチング処理により、ＮＳＧ膜７もエッチングされる。
【００３２】
続いて、図３（ａ）に示すように、シリコン基板１０の全面に、スパッタリング蒸着法等により、ニッケル膜８が堆積される。その後の熱処理によりニッケル膜８とポリシリコンからなるゲート電極３とを反応させ、ゲート電極３をニッケルシリサイド化する。これにより、図３（ｂ）に示すように、ニッケルシリサイドからなるシリサイドゲート電極９が形成される。このとき、体積膨張により、シリサイドゲート電極９は、ゲート電極領域（サイドウォール５の間）から、その一部がはみ出す状態で形成される。なお、当該熱処理後には、Ｈ2ＳＯ4溶液による選択ウエットエッチング処理を施すことにより、シリコンと未反応のニッケル膜８が選択的に除去される。
【００３３】
上述のように、シリコン基板１０の面内において、シリサイドゲート電極９のゲート電極領域からのはみ出し量（長さ）はシリコン基板１０上の位置により異なる。例えば、ゲート長が４０ｎｍ程度である場合、はみ出し量Ｌ（図３（ｂ）参照）は７０ｎｍ以上に達する。このため、以降の工程において、ニッケルシリサイド層２上に形成されるコンタクトプラグと、ゲート電極との間の最短距離が７０ｎｍ程度である技術ノードが３２ｎｍ以降のプロセスでは、ゲート電極とコンタクト構造とが短絡する可能性がある。
【００３４】
本実施形態では、シリサイドゲート電極９が形成されたシリコン基板１０に対して、フッ素と酸素を含むガスを用いたプラズマ処理を行う。本実施形態では、酸素ガスと四フッ化炭素とを含むガスによりプラズマ処理を行っている。当該プラズマ処理により、シリサイドゲート電極９を構成するニッケルシリサイドはその表面から所定深さにわたって酸化され、図３（ｃ）に示すように酸化層３１が形成される。当該酸化処理により、以降の工程でニッケルシリサイド層２上に形成されるコンタクトプラグとの短絡が懸念される、はみ出し量の大きいニッケルシリサイド部９ａ（図３（ｂ）参照）は、当該プラズマ処理により完全に酸化層３１に変換される。
【００３５】
なお、フッ素と酸素とを含むガスを用いたプラズマ処理により変換された酸化層３１の絶縁特性は、以下の実験により確認している。図５は、当該実験に使用した試料の断面ＳＥＭ写真である。図５に示すように、当該試料は、シリコン基板４１上にニッケルシリサイド層４２が形成されており、その上にシリコン窒化膜４４およびＮＳＧ膜４５が順に形成されている。ここで、各部の膜厚は、ニッケルシリサイド層４２が２５ｎｍ程度、シリコン窒化膜４４が３０ｎｍ程度、ＮＳＧ膜４５が３５０ｎｍ程度である。
【００３６】
当該構成の試料において、ＮＳＧ膜４５、シリコン窒化膜４４に貫通孔を形成し、当該貫通孔を形成した試料に対して、フッ素と酸素を含むプラズマ処理を行った。これにより、貫通孔底部のニッケルシリサイド層４２が酸化層４３に変換される。酸化層４３の電気的導通の有無を確認するために、上記貫通孔に下層から、チタン、窒化チタン、タングステンが順に積層されたコンタクトプラグ４６を形成し、当該コンタクトプラグ４６とニッケルシリサイド層４２との間の電気抵抗率を測定した。その結果、導通なしと看做せる電気抵抗率（１０ｋΩ・ｃｍ以上）が得られた。これより、フッ素と酸素とを含むガスから生成されたプラズマに、ニッケルシリサイドを曝露することにより変換された酸化層４３は絶縁体であるといえる。なお、酸化層４３の厚さは１０ｎｍ以上であれば良好な絶縁性を得ることができる。
【００３７】
上記プラズマ処理が完了すると、追加のＮＳＧ膜１１が堆積され、ＣＭＰ処理による表面の平坦化が行われる。その後、ＮＳＧ膜１１上に、コンタクトホール形成位置に開口を有するレジストパターン（図示せず）が形成される。当該レジストパターンをマスクとして、追加ＮＳＧ膜１１、ＮＳＧ膜７、およびライナー膜６のエッチングが行われ、コンタクトホールが形成される。続いて、コンタクトホールが形成されたシリコン基板１０の全面に、チタン膜、窒化チタン膜、およびタングステン膜が順に堆積され、ＣＭＰ処理により追加ＮＳＧ膜１１上の余分な導体膜が除去される。これにより、図４に示すようにコンタクトプラグ１２が形成される。なお、当該コンタクトプラグ１２上には、周知の手法により上層配線等の導電体が形成され、半導体装置が完成する。
【００３８】
また、本実施形態で説明した製造工程に限らず、図４に示すような、配線上に酸化層を備えた構造を採用することにより、ゲート電極等の配線とコンタクトプラグとが接触して短絡することがないという信頼性の高い半導体装置を実現することができる。
【００３９】
以上説明したように、本実施形態では、ゲート電極領域からはみ出たニッケルシリサイド部は酸化され、絶縁体である酸化層に変換される。このため、この酸化層とコンタクトプラグとが接触した場合であっても、シリサイドゲート電極とコンタクトプラグとの間の短絡を確実に防止することができる。この結果、半導体装置の製造歩留まりを向上させることができる。なお、本実施形態では、フッ素と酸素とを含むガスによるプラズマ処理でニッケルシリサイドの酸化を行ったが、他の酸化方法、例えばＨ2Ｏ雰囲気下やＯ2雰囲気下での熱酸化によりニッケルシリサイドを酸化してもよい。
【００４０】
また、通常、ＦＵＳＩゲート電極を採用する半導体装置では、Ｎ型トランジスタのゲート電極とＰ型トランジスタのゲート電極とで異なるシリサイド組成を採用している。例えば、Ｎ型トランジスタのゲート電極にはニッケルダイシリサイドＮｉＳｉ（Ｎｉ：Ｓｉ＝１：１）が使用され、Ｐ型トランジスタのゲート電極には、ニッケルリッチなダイニッケルシリサイドＮｉ2Ｓｉ（Ｎｉ：Ｓｉ＝２：１）が使用される。このため、Ｎ型トランジスタのゲート電極とＰ型トランジスタのゲート電極とでは、それぞれ異なるシリサイドプロセスが適用されている。また、ＮｉＳｉとＮｉ2Ｓｉでは、同一条件で上述のプラズマ処理を行った場合に形成される酸化層の厚さが異なる。このため、Ｎ型トランジスタとＰ型トランジスタとを同一基板上に形成する場合には、Ｎ型トランジスタのゲート電極とＰ型トランジスタのゲート電極とに対して、それぞれ別々に上述のプラズマ処理を行うことが好ましい。これにより、形成される酸化層の膜厚をそれぞれ独立に制御することができる。
【００４１】
（第２の実施形態）
第１の実施形態では、ゲート電極をシリサイド化した直後にプラズマ処理を行い、ゲート電極領域よりはみ出したニッケルシリサイドを酸化層に変換したが、当該酸化層への変換は、コンタクトホール形成時に行うこともできる。図６および図７は、本実施形態の半導体装置の製造過程を示す工程断面図である。なお、図６および図７において、第１の実施形態と同一の部位には同一の符号を付し、以下での詳細な説明を省略する。また、図６および図７では、半導体基板に形成された不純物領域の図示を省略している。
【００４２】
本実施形態では、第１の実施形態と同様に、第１の実施形態において、図１（ａ）〜（ｄ）、図２（ａ）〜（ｃ）、および図３（ａ）、（ｂ）を用いて説明した工程を経て、図６（ａ）に示すゲート電極構造が形成される。
【００４３】
次いで、シリコン基板１０の全面にＣＶＤ法等により追加のＮＳＧ膜１１が堆積され、ＣＭＰ処理により表面の平坦化が行われる。その後、ＮＳＧ膜１１上に、コンタクトホール形成位置に開口を有するレジストパターン（図示せず）が形成される。当該レジストパターンをマスクとして、追加ＮＳＧ膜１１およびＮＳＧ膜７のエッチングが行われ、図６（ｂ）に示すように、コンタクトホール１３が形成される。このとき、以降の工程で形成されるコンタクトプラグと接触する位置まで延出したニッケルシリサイド部９ａが存在する箇所では、コンタクトホール１３内に、ニッケルシリサイド部９ａが露出する。
【００４４】
本実施形態では、当該状態において、フッ素と酸素とを含むガスを用いたプラズマ処理を行う。ここでは、酸素ガスと四フッ化炭素とを含むガスによりプラズマ処理を行っている。当該プラズマ処理により、コンタクトホール１３内に露出したニッケルシリサイド部９ａはその表面から所定深さにわたって酸化され、図６（ｃ）に示すように、絶縁体である酸化層３２が形成される。
【００４５】
続いて、ライナー膜６をエッチングすることにより、図７（ａ）に示すように、コンタクトホール１３の底部にニッケルシリサイド層２が露出される。そして、シリコン基板１０の全面に、チタン膜、窒化チタン膜、およびタングステン膜が順に堆積され、ＣＭＰ処理により追加ＮＳＧ膜１１上の余分な導体膜が除去される。これにより、図７（ｂ）に示すようにコンタクトプラグ１２が形成される。なお、当該コンタクトプラグ１２上には、周知の手法により上層配線等の導電体が形成され、半導体装置が完成する。
【００４６】
以上説明したように、本実施形態では、コンタクトホールを形成した際に、コンタクトホール内に露出したニッケルシリサイドが不導体化される。このため、この酸化層とコンタクトプラグとが接触した場合であっても、シリサイドゲート電極とコンタクトプラグとの間の短絡を確実に防止することができる。この結果、半導体装置の製造歩留まりを向上させることができる。なお、本実施形態では、フッ素と酸素とを含むガスによるプラズマ処理でニッケルシリサイドの酸化を行ったが、他の酸化方法、例えばＨ2Ｏ雰囲気下やＯ2雰囲気下での熱酸化によりニッケルシリサイドを酸化してもよい。
【００４７】
（第３の実施形態）
第２の実施形態では、コンタクトホール内に露出したニッケルシリサイドに対してプラズマ処理を行うことにより酸化層に変換したが、この場合、コンタクトホール内には酸化層の突起が残留する。このような突起がコンタクトホール１３内に大きく突出していると、コンタクトホールへの導電体の充填が阻害され、ボイド等が形成される可能性がある。そこで、本実施形態では、酸化層の突起を除去することができる手法を説明する。図８および図９は、本実施形態の半導体装置の製造過程を示す工程断面図である。なお、図８および図９において、第１および第２の実施形態と同一の部位には同一の符号を付し、以下での詳細な説明を省略する。また、図８および図９では、半導体基板に形成された不純物領域の図示を省略している。
【００４８】
まず、第１の実施形態と同様に、第１の実施形態において、図１（ａ）〜（ｄ）、図２（ａ）〜（ｃ）、および図３（ａ）、（ｂ）を用いて説明した工程を経て、図８（ａ）に示すゲート電極構造が形成される。
【００４９】
次いで、シリコン基板１０の全面にＣＶＤ法等により追加のＮＳＧ膜１１が堆積され、ＣＭＰ処理により表面の平坦化が行われる。その後、ＮＳＧ膜１１上に、コンタクトホール形成位置に開口を有するレジストパターン（図示せず）が形成される。当該レジストパターンをマスクとして、追加ＮＳＧ膜１１およびＮＳＧ膜７のエッチングが行われる。本実施形態では、図８（ｂ）に示すように、ＮＳＧ膜７が完全にエッチング除去される前に、ＮＳＧ膜７のエッチングが停止される。このとき、以降の工程で形成されるコンタクトプラグと接触する位置まで延出したニッケルシリサイド部９ａが存在する箇所では、コンタクトホール１３内に、ニッケルシリサイド部９ａが露出する。なお、図８（ｂ）では、追加ＮＳＧ膜１１上にレジストパターンが存在しているが、ここでは図示を省略している。
【００５０】
本実施形態では、当該状態において、フッ素と酸素とを含むガスを用いたプラズマ処理を行う。ここでは、酸素ガスと四フッ化炭素とを含むガスによりプラズマ処理を行っている。当該プラズマ処理により、コンタクトホール１３内に露出したニッケルシリサイド部９ａはその表面から所定深さにわたって酸化され、図８（ｃ）に示すように、絶縁体である酸化層３２が形成される。
【００５１】
続いて、残りのＮＳＧ膜７のエッチングが行われる。酸化層３２の主成分はＳｉＯ2である。このため、当該エッチングにおいて、コンタクトホール１３内に露出している酸化層３２は、エッチング除去される。そして、ライナー膜６をエッチングすることにより、図９（ａ）に示すように、コンタクトホール１３の底部にニッケルシリサイド層２が露出される。
【００５２】
図１０は、コンタクトホール１３の底部にニッケルシリサイド層２が露出した時点での、コンタクトホール１３近傍の構造を模式的に示す平面図である。図１０（ａ）は、本実施形態に対応し、図１０（ｂ）は上述の第２の実施形態に対応している。図１０から理解できるように、図１０（ｂ）では、コンタクトホール１３内に酸化層３２が突出しており、コンタクトホール１３が狭窄している。これに対し、本実施形態では、図１０（ａ）に示すように、コンタクトホール１３内に酸化層３２が突出した場合であっても、酸化層３２形成後のＮＳＧ膜７のエッチング過程で除去されるため、所定の大きさのコンタクトホールを形成することができる。なお、図１０において、ゲート絶縁膜１を図示しているが、ゲート絶縁膜１として示す領域がゲート電極領域に対応している。
【００５３】
その後、シリコン基板１０の全面に、チタン膜、窒化チタン膜、およびタングステン膜が順に堆積され、ＣＭＰ処理により追加ＮＳＧ膜１１上の余分な導体膜が除去される。これにより、図９（ｂ）に示すように、コンタクトプラグ１２が形成される。なお、当該コンタクトプラグ１２上には、周知の手法により上層配線等の導電体が形成され、半導体装置が完成する。
【００５４】
以上説明したように、本実施形態では、コンタクトホール１３を形成した際に、コンタクトホール１３内に露出したニッケルシリサイドが不導体化される。このため、この酸化層とコンタクトプラグとが接触した場合であっても、シリサイドゲート電極とコンタクトプラグとの間の短絡を確実に防止することができる。さらに、コンタクトホール内に酸化層の突起が残存しないため、コンタクトホールが狭窄することもない。この結果、半導体装置の製造歩留まりを向上させることができる。なお、本実施形態では、フッ素と酸素とを含むガスによるプラズマ処理でニッケルシリサイドの酸化を行ったが、他の酸化方法、例えばＨ2Ｏ雰囲気下やＯ2雰囲気下での熱酸化によりニッケルシリサイドを酸化してもよい。
【００５５】
また、本実施形態や上記第２に実施形態で説明した製造工程に限らず、図７（ｂ）、あるいは図９（ｂ）に示すような、配線から延出した導電体の先端部に酸化層を備えた構造を採用することにより、ゲート電極等の配線とコンタクトプラグとが接触して短絡することがないという信頼性の高い半導体装置を実現することができる。
【００５６】
（第４の実施形態）
第１〜第３の実施形態では、コンタクトプラグと短絡する可能性のあるニッケルシリサイド部を酸化層に置換することにより、コンタクトプラグとゲート電極との短絡を防止した。しかしながら、コンタクトプラグと短絡する可能性のあるニッケルシリサイド部を除去することにより短絡を防止することも可能である。そこで、本実施形態では、ゲート電極領域からはみ出したニッケルシリサイドを除去する手法について説明する。図１１は、本実施形態の半導体装置の製造過程を示す工程断面図である。なお、図１１において、第１〜第３の実施形態と同一の部位には同一の符号を付し、以下での詳細な説明を省略する。また、図１１では、半導体基板に形成された不純物領域の図示を省略している。
【００５７】
まず、第１の実施形態と同様に、第１の実施形態において、図１（ａ）〜（ｄ）、図２（ａ）〜（ｃ）、および図３（ａ）、（ｂ）を用いて説明した工程を経て、図１１（ａ）に示すゲート電極構造が形成される。
【００５８】
本実施形態では、次いで、図１１（ｂ）に示すようにニッケルシリサイドを３０ｎｍ程度エッチングすることによりゲート電極領域からはみ出して形成されたニッケルシリサイド部を除去する。当該エッチングは、公知のプラズマエッチングにより行うことができる。当該エッチングのエッチングガスとして、例えば、ＢＣｌ3のような塩素系ガスを用いることにより、サイドウォール５やＮＳＧ膜７を構成するシリコン酸化膜や、ライナー膜６を構成するシリコン窒化膜との高い選択性を得ることができる。
【００５９】
次いで、シリコン基板１０の全面にＣＶＤ法等により追加のＮＳＧ膜１１が堆積され、ＣＭＰ処理による表面の平坦化が行われる。その後、ＮＳＧ膜１１上に、コンタクトホール形成位置に開口を有するレジストパターン（図示せず）が形成される。当該レジストパターンをマスクとして、追加ＮＳＧ膜１１、ＮＳＧ膜７、およびライナー膜６のエッチングが行われる。そして、シリコン基板１０の全面に、チタン膜、窒化チタン膜、およびタングステン膜が順に堆積され、ＣＭＰ処理により追加ＮＳＧ膜１１上の余分な導体膜が除去される。これにより、図１１（ｃ）に示すように、コンタクトプラグ１２が形成される。なお、当該コンタクトプラグ１２上には、周知の手法により上層配線等の導電体が形成され、半導体装置が完成する。
【００６０】
以上説明したように、本実施形態では、体積膨張によりゲート電極領域よりはみ出して形成されたニッケルシリサイド部がエッチング除去される。このため、シリサイドゲート電極とコンタクトプラグとが短絡することを確実に防止することができる。この結果、半導体装置の製造歩留まりを向上させることができる。
【００６１】
（第５の実施形態）
第４の実施形態では、コンタクトプラグと短絡する可能性のあるニッケルシリサイド部をエッチングにより除去した。しかしながら、当該ニッケルシリサイド部は、他の手法により除去することもできる。そこで、本実施形態では、第４の実施形態と異なる手法により、ニッケルシリサイド部を除去する事例について説明する。図１２および図１３は、本実施形態の半導体装置の製造過程を示す工程断面図である。なお、図１２および図１３において、第１〜第４の実施形態と同一の部位には同一の符号を付し、以下での詳細な説明を省略する。また、図１２および図１３では、半導体基板に形成された不純物領域の図示を省略している。
【００６２】
まず、第１の実施形態と同様に、第１の実施形態において、図１（ａ）〜（ｄ）、図２（ａ）〜（ｃ）、および図３（ａ）、（ｂ）を用いて説明した工程を経て、図１２（ａ）に示すゲート電極構造が形成される。
【００６３】
本実施形態では、次いで、図１２（ｂ）に示すように、シリコン基板１０の全面に、ＣＶＤ法等により、ＮＳＧ膜１５が形成される。ＮＳＧ膜１５の膜厚は、ゲート電極領域からはみ出して形成されたニッケルシリサイドを完全に被覆できる膜厚であればよい。
【００６４】
続いて、図１２（ｃ）に示すように、ＣＭＰ処理によりＮＳＧ膜１５が研磨され、ゲート電極領域にあるシリサイドゲート電極９が露出される。これにより、体積膨張によりゲート電極領域よりはみ出して形成されたニッケルシリサイド部がエッチング除去される。
【００６５】
この後、シリコン基板１０の全面にＣＶＤ法等により追加のＮＳＧ膜１１が堆積され、ＣＭＰ処理により表面の平坦化が行われる。その後、ＮＳＧ膜１１上に、コンタクトホール形成位置に開口を有するレジストパターン（図示せず）が形成される。当該レジストパターンをマスクとして、追加ＮＳＧ膜１１、ＮＳＧ膜１５、ＮＳＧ膜７、およびライナー膜６のエッチングが行われる。そして、シリコン基板１０の全面に、チタン膜、窒化チタン膜、およびタングステン膜が順に堆積され、ＣＭＰ処理により追加ＮＳＧ膜１１上の余分な導体膜が除去される。これにより、図１３に示すように、コンタクトプラグ１２が形成される。なお、当該コンタクトプラグ１２上には、周知の手法により上層配線等の導電体が形成され、半導体装置が完成する。
【００６６】
以上説明したように、本実施形態では、体積膨張によりゲート電極領域よりはみ出して形成されたニッケルシリサイド部がエッチング除去される。このため、シリサイドゲート電極とコンタクトプラグとの間の短絡を確実に防止することができる。この結果、半導体装置の製造歩留まりを向上させることができる。
【００６７】
（第６の実施形態）
第４および第５の実施形態では、ゲート電極をシリサイド化した直後にゲート電極領域よりはみ出したニッケルシリサイド部を除去したが、当該除去はコンタクトホール形成時に行うこともできる。図１４および図１５は、本実施形態の半導体装置の製造過程を示す工程断面図である。なお、図１４および図１５において、第１〜第５の実施形態と同一の部位には同一の符号を付し、以下での詳細な説明を省略する。また、図１４および図１５では、半導体基板に形成された不純物領域の図示を省略している。
【００６８】
まず、第１の実施形態と同様に、第１の実施形態において、図１（ａ）〜（ｄ）、図２（ａ）〜（ｃ）、および図３（ａ）、（ｂ）を用いて説明した工程を経て、図１４（ａ）に示すゲート電極構造が形成される。
【００６９】
次いで、シリコン基板１０の全面にＣＶＤ法等により追加のＮＳＧ膜１１が堆積され、ＣＭＰ処理により表面の平坦化が行われる。その後、ＮＳＧ膜１１上に、コンタクトホール形成位置に開口を有するレジストパターン（図示せず）が形成される。当該レジストパターンをマスクとして、追加ＮＳＧ膜１１およびＮＳＧ膜７のエッチングが行われる。本実施形態では、図１４（ｂ）に示すように、ＮＳＧ膜７が完全にエッチング除去される前に、ＮＳＧ膜７のエッチングが停止される。このとき、以降の工程で形成されるコンタクトプラグと接触する位置まではみ出したニッケルシリサイド部９ａが存在する箇所では、コンタクトホール１３内に、ニッケルシリサイド部９ａが露出する。なお、図１４（ｂ）では、追加ＮＳＧ膜１１上にレジストパターンが存在しているが、ここでは図示を省略している。
【００７０】
本実施形態では、当該状態において、ＤＨＦ溶液（Ｈ2Ｏ：ＨＦ＝２００：１）によるウエットエッチング処理を１２０秒間行う。当該ウエットエッチング処理により、コンタクトホール１３内に露出したニッケルシリサイド部９ａは除去され、図１４（ｃ）に示すようにオフセット部６１が形成される。なお、エッチング液としてＤＨＦ溶液（Ｈ2Ｏ：ＨＦ＝２００：１）を用いることにより、少ない酸化膜（ＮＳＧ膜）のエッチング量（約５ｎｍ）でニッケルシリサイドを約３０ｎｍエッチングすることができる。
【００７１】
続いて、残りのＮＳＧ膜７のエッチングが行われる。シリコン酸化膜のドライエッチングは、フルオロカーボンを含むエッチングガスを用いることにより行うことができる。ここでは、ＣＨＦ3ガスとＣＦ4ガスの混合ガスにより生成したプラズマによりＮＳＧ膜７のエッチングを行っている。オフセット部６１は当該エッチングの過程で、主にＣＨＦ3により形成されるポリマー６２で埋められる。
【００７２】
その後、ライナー膜６をエッチングすることにより、図１５（ａ）に示すように、コンタクトホール１３の底部にニッケルシリサイド層２が露出される。そして、シリコン基板１０の全面に、チタン膜、窒化チタン膜、およびタングステン膜が順に堆積され、ＣＭＰ処理により追加ＮＳＧ膜１１上の余分な導体膜が除去される。これにより、図１５（ｂ）に示すように、コンタクトプラグ１２が形成される。なお、当該コンタクトプラグ１２上には、周知の手法により上層配線等の導電体が形成され、半導体装置が完成する。
【００７３】
以上説明したように、本実施形態では、コンタクトホール１３を形成した際に、コンタクトホール１３内に露出したニッケルシリサイドが除去される。このため、シリサイドゲート電極とコンタクトプラグとの間の短絡を確実に防止することができる。この結果、半導体装置の製造歩留まりを向上させることができる。
【００７４】
また、本実施形態で説明した製造工程に限らず、図１５（ｂ）に示すような、配線から延出した導電体の先端部を除去し、当該除去部に絶縁体を充填する構造を採用することにより、ゲート電極等の配線とコンタクトプラグとが接触して短絡することがないという信頼性の高い半導体装置を実現することができる。
【００７５】
（第７の実施形態）
第６の実施形態では、コンタクトホールを形成した際に、コンタクトホール内に露出したニッケルシリサイド部を除去し、当該除去により形成されたオフセット部を、ＮＳＧ膜のドライエッチングの過程で生成されるポリマーで充填した。しかしながら、例えば、オフセット部を形成した後にエッチングされるＮＳＧ膜の膜厚が薄い場合等、オフセット部を充填するに十分なポリマーが生成されない状況下では、コンタクトホールを充填する導体膜がオフセット部に進入する可能性がある。そこで、本実施形態では、当該オフセット部に絶縁体を積極的に充填する手法について説明する。図１６〜図１８は、本実施形態の半導体装置の製造過程を示す工程断面図である。なお、図１６〜図１８において、第１〜第６の実施形態と同一の部位には同一の符号を付し、以下での詳細な説明を省略する。また、図１６〜図１８では、半導体基板に形成された不純物領域の図示を省略している。
【００７６】
まず、第１の実施形態と同様に、第１の実施形態において、図１（ａ）〜（ｄ）、図２（ａ）〜（ｃ）、および図３（ａ）、（ｂ）を用いて説明した工程を経て、図１６（ａ）に示すゲート電極構造が形成される。
【００７７】
次いで、シリコン基板１０の全面にＣＶＤ法等により追加のＮＳＧ膜１１が堆積され、ＣＭＰ処理により表面の平坦化が行われる。その後、ＮＳＧ膜１１上に、コンタクトホール形成位置に開口を有するレジストパターン（図示せず）が形成される。当該レジストパターンをマスクとして、追加ＮＳＧ膜１１およびＮＳＧ膜７のエッチングが行われる。本実施形態では、図１６（ｂ）に示すように、ＮＳＧ膜７が完全にエッチング除去される前に、ＮＳＧ膜７のエッチングが停止される。このとき、以降の工程で形成されるコンタクトプラグと接触する位置まではみ出したニッケルシリサイド部９ａが存在する箇所では、コンタクトホール１３内に、ニッケルシリサイド部９ａが露出する。なお、図１６（ｂ）では、追加ＮＳＧ膜１１上にレジストパターンが存在しているが、ここでは図示を省略している。
【００７８】
本実施形態では、当該状態において、ＤＨＦ（Ｈ2Ｏ：ＨＦ＝２００：１）によるウエットエッチング処理を１２０秒間行う。当該ウエットエッチング処理により、コンタクトホール１３内に露出したニッケルシリサイド部９ａは除去され、図１６（ｃ）に示すようにオフセット部６１が形成される。続いて、残りのＮＳＧ膜７のエッチングが行われる。ここでは、ＮＳＧ膜７のエッチングの過程でオフセット部６１にポリマーが充填されなかったものとする。その後、ライナー膜６をエッチングすることにより、図１７（ａ）に示すように、コンタクトホール１３の底部にニッケルシリサイド層２が露出される。
【００７９】
本実施形態では、次いで、ＡＬＤ（Atomic Layer CVD）法等によりシリコン基板１０の全面に酸化アルミニウム（Ａｌ2Ｏ3）膜が堆積される。そして、当該Ａｌ2Ｏ3膜に対してエッチバック処理を行うことにより、図１７（ｂ）に示すように、コンタクトホール１３の側壁にコンタクトサイドウォール７１が形成される。このとき、オフセット部６１はＡｌ2Ｏ3膜により充填される。
【００８０】
続いて、シリコン基板１０の全面に、チタン膜、窒化チタン膜、およびタングステン膜が順に堆積され、ＣＭＰ処理により追加ＮＳＧ膜１１上の余分な導体膜が除去される。これにより、図１８に示すように、コンタクトプラグ１２が形成される。なお、当該コンタクトプラグ１２上には、周知の手法により上層配線等の導電体が形成され、半導体装置が完成する。
【００８１】
以上説明したように、本実施形態では、コンタクトホール１３を形成した際に、コンタクトホール１３内に露出したニッケルシリサイドが除去される。そして、当該除去により形成されたオフセット部６１に絶縁体であるＡｌ2Ｏ3膜を充填している。このため、シリサイドゲート電極とコンタクトプラグとの間の短絡を確実に防止することができる。この結果、半導体装置の製造歩留まりを向上させることができる。
【００８２】
なお、本発明では、ＮＳＧ膜７を完全にエッチング除去する前にＮＳＧ膜７のエッチングを停止してオフセット部６１を形成したが、ＮＳＧ膜７を完全に除去した後にウエットエッチングを行うことによりオフセット部を形成した場合でも同様の効果を得ることができる。
【００８３】
また、本実施形態では、Ａｌ2Ｏ3によりコンタクトサイドウォールを形成したが、他の絶縁膜によりコンタクトサイドウォールを形成した場合でも同様の効果を得ることができる。この場合、ＨｆＯ2等のハフニウム酸化物や、ＺｒＯ2等のジルコニウム酸化物等のＨＦ系やＮＨ4ＯＨ系の溶液に対するエッチングレートが低い材料を用いることが好ましい。当該材料を採用することにより、コンタクトホールの開口を行った後、コンタクトホール底部に露出したシリコン基板１０表面の自然酸化膜を除去するためのウエットエッチングにおいて、コンタクトホールの径の増大が抑制される。このため、シリサイドゲート電極とコンタクトプラグとの間の短絡をより確実に防止することができる。
【００８４】
さらに、本実施形態で説明した製造工程に限らず、図１８に示すような、コンタクトサイドウォールを備えた構造を採用することにより、ゲート電極等の配線とコンタクトプラグの両者が接触して短絡することがないという、信頼性の高い構造を実現することができる。
【００８５】
（第８の実施形態）
第１の実施形態において述べたように、ＦＵＳＩゲート電極を採用する半導体装置では、例えば、Ｎ型トランジスタのゲート電極がニッケルダイシリサイド（ＮｉＳｉ）で構成され、Ｐ型トランジスタのゲート電極がダイニッケルシリサイド（Ｎｉ2Ｓｉ）で構成される。本実施形態では、このようなＮ型トランジスタとＰ型トランジスタとが混載された半導体装置の形成に好適な半導体装置の製造方法について説明する。図１９および図２０は、本実施形態の半導体装置の製造過程を示す工程断面図である。なお、図１９および図２０において、第１の実施形態と同一の部位には同一の符号を付し、以下での詳細な説明を省略する。また、図１９および図２０では、半導体基板に形成された不純物領域の図示を省略している。さらに、図１９および図２０では、半導体基板上のＰ型トランジスタ形成領域とＮ型トランジスタ形成領域とを並べて示している。図面において左方がＰ型トランジスタ形成領域であり、右方がＮ型トランジスタ形成領域である。
【００８６】
まず、第１の実施形態と同様に、第１の実施形態において、図１（ａ）〜（ｄ）を用いて説明した工程を経て、Ｐ型トランジスタ形成領域５１とＮ型トランジスタ形成領域５２とのそれぞれに、ポリシリコン等からなるゲート電極３が形成される。なお、Ｎ型トランジスタ形成領域には、図１（ｂ）、（ｃ）において説明したエクステンション領域として機能するｎ型の不純物領域、ソース領域またはドレイン領域として機能するｎ型の不純物領域が、ヒ素等のｎ型の不純物をイオン注入により導入することで形成されている。続いて、第１の実施形態において、図２（ａ）〜図２（ｃ）を用いて説明したように、ＮＳＧ膜７が形成され、ＣＭＰ処理およびエッチバックを経てゲート電極３上のゲートキャップ膜が除去される。
【００８７】
次いで、図１９（ｂ）に示すように、公知のフォトリソグラフィ技術により、Ｎ型トランジスタ形成領域５２を被覆するレジストパターン１６（マスクパターン）が形成される。当該状態で、エッチバックが行われ、図１９（ｃ）に示すように、Ｐ型トランジスタ形成領域５１のゲート電極３の膜厚が約１／２（ここでは、膜厚が６０ｎｍ程度）に減少される。
【００８８】
続いて、アッシング処理等により、Ｎ型トランジスタ形成領域５２に残留しているレジストパターン１６を除去した後、図２０（ａ）に示すように、シリコン基板１０の全面にスパッタリング蒸着法等によりニッケル膜８が堆積される。その後の熱処理により、ニッケル膜８とポリシリコンからなるゲート電極３とを反応させ、図２０（ｂ）に示すように、ゲート電極３をニッケルシリサイド化する。当該熱処理は、Ｎ型トランジスタ形成領域５２のゲート電極３の全体がＮｉＳｉとなる条件で行われる。このとき、Ｐ型トランジスタ形成領域５１のゲート電極３は、Ｎ型トランジスタ形成領域５２のゲート電極３と反応したＮｉと同量のＮｉと反応する。上述したように、Ｐ型トランジスタ形成領域５１のゲート電極３の膜厚は、Ｎ型トランジスタ形成領域５２のゲート電極３の１／２である。したがって、Ｐ型トランジスタ形成領域５１のシリサイドゲート電極９ｐは、Ｎ型トランジスタ形成領域５２のシリサイドゲート電極９ｎよりもニッケルリッチなＮｉ2Ｓｉが主成分となる。この結果、図２０（ｂ）に示すように、Ｐ型トランジスタ形成領域５１には、Ｎｉ2Ｓｉからなるシリサイドゲート電極９ｐが形成され、Ｎ型トランジスタ形成領域５２には、ＮｉＳｉからなるシリサイドゲート電極９ｎが形成される。
【００８９】
また、Ｎｉ2Ｓｉには、ＮｉＳｉに比べて、結晶格子中に２倍の量のＮｉ原子が存在することになる。したがって、シリサイド化に伴う体積膨張は、ＮｉＳｉに比べてＮｉ2Ｓｉの方が大きくなる。このため、図２０（ｂ）に示すように、Ｐ型トランジスタ形成領域５１に形成されたシリサイド電極９ｐの方が、目的とする領域以外に金属シリサイドがはみ出す可能性は高い。
【００９０】
そこで、本実施形態では、第１の実施形態の図３（ｃ）において説明した酸化処理を、Ｐ型トランジスタ形成領域５１のシリサイドゲート電極９ｐに対して実施する。ここでは、図２０（ｃ）に示すように、Ｎ型トランジスタ形成領域５２を被覆するレジストパターン１７を形成し、当該状態で酸化処理を行う。これにより、Ｐ型トランジスタ形成領域５１のシリサイドゲート電極９ｐの表面に酸化層３１が形成され、当該酸化層３１により、ゲート電極領域からはみ出して形成されたゲート電極９ｐと、以降で形成されるコンタクトプラグ（図４参照）との短絡を確実に防止することができる。
【００９１】
また、酸化層３１を形成する過程では、ニッケルシリサイド中のＳｉが酸化されてＳｉＯ2が形成される。すなわち、ニッケルシリサイド中のＳｉが消費される。したがって、ニッケルシリサイドに酸化処理を施すことにより、ニッケルシリサイドを、よりニッケルリッチにすることができる。この観点では、ゲート電極９ｐをニッケルリッチにするために、酸化層３１の形成を行ってもよい。例えば、図１９（ｃ）に示したエッチバック工程において、Ｐ型トランジスタ形成領域５１のゲート電極膜厚が、Ｎ型トランジスタ形成領域５２のゲート電極膜厚の１／２より大きくなっていた場合、上述の熱処理より形成されたシリサイドゲート電極９ｐは、全体がＮｉ2Ｓｉにならない。しかしながら、酸化層３１の形成工程を経ることにより、シリサイドゲート電極９ｐを、よりニッケルリッチにすることができ、シリサイドゲート電極９ｐの全体をＮｉ2Ｓｉにすることができる。なお、シリサイドゲート電極形成工程以降の工程は、第１の実施形態で説明した工程と同一であるためここでの説明は省略する。
【００９２】
以上説明したように、本実施形態によれば、Ｐ型トランジスタ形成領域のゲート電極領域からはみ出たニッケルシリサイド（Ｎｉ2Ｓｉ）部は酸化され、絶縁体である酸化層に変換される。このため、この酸化層とコンタクトプラグとが接触した場合であっても、シリサイドゲート電極とコンタクトプラグとの間の短絡を確実に防止することができる。この結果、半導体装置の製造歩留まりを向上させることができる。なお、当該酸化処理は、フッ素と酸素とを含むガスによるプラズマ処理や、Ｈ2Ｏ雰囲気下やＯ2雰囲気下での熱酸化等により行うことができる。また、本実施形態では、Ｐ型トランジスタのシリサイドゲート電極に対してのみ酸化処理を実施したが、第１の実施形態で述べたように、Ｎ型トランジスタのシリサイドゲート電極に対して別途、酸化処理を行ってもよい。また、本実施形態では、好ましい事例として、ゲート電極をシリサイド化した直後に酸化処理を行ったが、当該酸化処理は、第２の実施形態や第３の実施形態において説明したようにコンタクトホール形成時に行うこともできる。
【００９３】
なお、本発明は、以上で説明した各実施形態に限定されるものではなく、本発明の効果を奏する範囲において、種々の変形および応用が可能である。例えば、上記各実施形態では、特に好適な事例として、金属シリサイド配線がＦＵＳＩゲート電極である半導体装置について説明したが、金属シリサイド配線は半導体基板上に形成されたいかなる配線であってもよい。また、金属シリサイド配線は全てシリサイド化されている必要はなく、その一部のみがシリサイド化された配線に対しても、同様の効果を得ることができる。また、金属シリサイド配線に限らず、配線の形成過程で体積膨張等により導電体が目的としない領域に延出する状況が生じるいかなる材質の配線に対しても本発明を適用することができる。
【００９４】
また、各実施形態で説明した、成膜およびエッチング等の各プロセスは、他の等価なプロセスに置換することが可能である。
【産業上の利用可能性】
【００９５】
本発明は、配線と当該配線に近接して形成された導電体との意図しない短絡を確実に防止できるという効果を有し、半導体装置の製造方法および半導体装置として有用である。
【図面の簡単な説明】
【００９６】
【図１】本発明の第１の実施形態における半導体装置の製造過程を示す工程断面図
【図２】本発明の第１の実施形態における半導体装置の製造過程を示す工程断面図
【図３】本発明の第１の実施形態における半導体装置の製造過程を示す工程断面図
【図４】本発明の第１の実施形態における半導体装置の製造過程を示す工程断面図
【図５】酸化層の絶縁性を確認した試料を示す断面ＳＥＭ写真
【図６】本発明の第２の実施形態における半導体装置の製造過程を示す工程断面図
【図７】本発明の第２の実施形態における半導体装置の製造過程を示す工程断面図
【図８】本発明の第３の実施形態における半導体装置の製造過程を示す工程断面図
【図９】本発明の第３の実施形態における半導体装置の製造過程を示す工程断面図
【図１０】本発明の第２および第３の実施形態における半導体装置の平面図
【図１１】本発明の第４の実施形態における半導体装置の製造過程を示す工程断面図
【図１２】本発明の第５の実施形態における半導体装置の製造過程を示す工程断面図
【図１３】本発明の第５の実施形態における半導体装置の製造過程を示す工程断面図
【図１４】本発明の第６の実施形態における半導体装置の製造過程を示す工程断面図
【図１５】本発明の第６の実施形態における半導体装置の製造過程を示す工程断面図
【図１６】本発明の第７の実施形態における半導体装置の製造過程を示す工程断面図
【図１７】本発明の第７の実施形態における半導体装置の製造過程を示す工程断面図
【図１８】本発明の第７の実施形態における半導体装置の製造過程を示す工程断面図
【図１９】本発明の第８の実施形態における半導体装置の製造過程を示す工程断面図
【図２０】本発明の第８の実施形態における半導体装置の製造過程を示す工程断面図
【図２１】従来の半導体装置の製造過程を示す工程断面図
【図２２】従来の半導体装置の製造過程を示す工程断面図
【図２３】従来の半導体装置において発生する不良を示す断面図
【符号の説明】
【００９７】
１、１０１  ゲート絶縁膜
２、１０２  ニッケルシリサイド層（金属シリサイド層）
３、１０３  ゲート電極
４、１０４  ゲートキャップ層
５、１０５  サイドウォール
６、１０６  ライナー膜
７、１０７  ＮＳＧ膜
８、１０８  Ｎｉ膜
９、１０９  シリサイドゲート電極
９ａ  ゲート電極領域よりはみ出したニッケルシリサイド
１０、１００  シリコン基板
３１  酸化層
３２  酸化層
６１  オフセット部
６２  ポリマー
７１  コンタクトサイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図５】
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