(57)【要約】【課題】ワード線の選択動作を高速化する。【解決手段】第１及び第２の電源電圧を用いて動作する半導体記憶装置であって、第１の電源電圧が供給されるメモリセルＭＣと、メモリセルＭＣに接続されたワード線ＷＬと、第２の電源電圧を有するアドレス信号に基づいて、ワード線ＷＬの選択／非選択を制御するデコーダ１５とを具備する。デコーダ１５は、ワード線ＷＬの電圧レベルを第１の電源電圧に変化させるレベルシフタ１５Ａと、第１の電源電圧が供給され、かつワード線ＷＬの選択時に、レベルシフタ１５Ａに第１の電源電圧より低い電圧を供給するスイッチ回路１５Ｂとを含む。【選択図】      図３
2008152845.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の電源電圧を用いて動作する半導体記憶装置であって、
前記第１の電源電圧が供給されるメモリセルと、
前記メモリセルに接続されたワード線と、
前記第２の電源電圧を有するアドレス信号に基づいて、前記ワード線の選択／非選択を制御するデコーダと
を具備し、
前記デコーダは、
前記ワード線の電圧レベルを前記第１の電源電圧に変化させるレベルシフタと、
前記第１の電源電圧が供給され、かつ前記ワード線の選択時に、前記レベルシフタに前記第１の電源電圧より低い電圧を供給するスイッチ回路と
を含むことを特徴とする半導体記憶装置。
【請求項２】
前記アドレス信号は、前記ワード線の選択時に前記第１の電源電圧に設定され、かつ前記ワード線の非選択時に接地電圧に設定され、
前記スイッチ回路は、ソース端子に前記第１電源電圧が供給され、ドレイン端子が前記レベルシフタに接続され、ゲート端子に前記アドレス信号が入力される第１のＰＭＯＳトランジスタを含むことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記スイッチ回路は、ソース端子に前記第１電源電圧が供給され、ドレイン端子が前記レベルシフタに接続され、ゲート端子が接地された第２のＰＭＯＳトランジスタを含むことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記レベルシフタは、前記ワード線の選択時に、インバータ回路を介して前記ワード線に接続されたノードを接地電圧に設定し、かつ前記ワード線の非選択時に、前記ノードを前記第１の電源電圧に設定することを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記レベルシフタは、前記ワード線の選択時に前記ノードを接地電圧に引き下げるＮＭＯＳトランジスタと、前記ワード線の非選択時に前記ノードを前記第１の電源電圧に引き上げる第３のＰＭＯＳトランジスタとを含むことを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、例えばスタティック型のメモリセルを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
半導体素子の微細化及びＬＳＩ（Large-Scale Integrated Circuit）の高機能化に伴い、近年のＬＳＩでは消費電力の増大が大きな問題となっている。そのため、処理負荷に応じて動作周波数、電源電圧を動的に制御する手法が採用されている。具体的には、低負荷の処理の場合には電源電圧及び動作周波数を下げることで、消費電力を抑える。このような制御を行うＬＳＩの低消費電力化には、低負荷時に極力、動作電圧を低くすることが重要である。
【０００３】
しかしながら、ＬＳＩ中の半導体記憶装置として多用されているＳＲＡＭ（Static Random Access Memory）は、デバイスのスケーリングの進展に伴いメモリセルの電圧マージンが減少しており、低電圧動作が困難となってきている。このため、ＬＳＩ中のメモリセル部は電圧を下げずに、その他ロジック回路部の電圧のみを下げる手法が取られている。このようなＬＳＩは、例えば下記の非特許文献１に記載されている。
【０００４】
このようなＳＲＡＭにおいて、メモリセルの電源とこのメモリセルに接続されたワード線との電源には常に高い電圧が用いられるが、その他のロジック回路部では、処理負荷が軽い場合には低い電圧が用いられる。このため、ＳＲＡＭのロウデコーダ部では、ロジック用電源とセル用電源との境界に電位差が生じるため、レベルシフタが必要になる。
【０００５】
レベルシフタは、セル用電源電圧にプルアップするためのＰＭＯＳトランジスタと、接地電圧にプルダウンするためのＮＭＯＳトランジスタとを含む。このようなレベルシフタは、安定動作のために通常、プルダウン用ＮＭＯＳトランジスタの電流駆動力に比べ、プルアップ用ＰＭＯＳトランジスタの電流駆動力を十分小さく設定する必要がある。その結果、ワード線の選択時と非選択時とで、動作速度が大きく異なるため、ＳＲＡＭ全体の動作速度が低下するという問題がある。
【非特許文献１】Muhammad Khellah et al., “A 4.2GHz 0.3mm2 256kb Dual-Vcc SRAM Building Block in 65nm CMOS”, ISSCC Digest of Technical Papers, 2006, pp 624-625.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ワード線の選択動作を高速化することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一視点に係る半導体記憶装置は、第１及び第２の電源電圧を用いて動作する半導体記憶装置であって、前記第１の電源電圧が供給されるメモリセルと、前記メモリセルに接続されたワード線と、前記第２の電源電圧を有するアドレス信号に基づいて、前記ワード線の選択／非選択を制御するデコーダとを具備する。前記デコーダは、前記ワード線の電圧レベルを前記第１の電源電圧に変化させるレベルシフタと、前記第１の電源電圧が供給され、かつ前記ワード線の選択時に、前記レベルシフタに前記第１の電源電圧より低い電圧を供給するスイッチ回路とを含む。
【発明の効果】
【０００８】
本発明によれば、ワード線の選択動作を高速化することが可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＳＲＡＭの構成を示すブロック図である。ＳＲＡＭは、スタティック型の複数のメモリセルＭＣから構成されたメモリセルアレイ１１を備えている。メモリセルアレイ１１には、それぞれがロウ方向に延在するように複数のワード線ＷＬが配設されている。また、メモリセルアレイ１１には、それぞれがカラム方向に延在するように複数のビット線対ＢＬ，／ＢＬが配設されている。メモリセルアレイ１１の行の選択は、ワード線ＷＬにより行われる。メモリセルアレイ１１の列の選択は、ビット線対ＢＬ，／ＢＬにより行われる。
【００１１】
複数のビット線対ＢＬ，／ＢＬには、カラムデコーダ１２が接続されている。カラムデコーダ１２は、制御回路１６から供給されるカラムアドレス信号をデコードし、ビット線対ＢＬ，／ＢＬの対応する１対を選択する。
【００１２】
カラムデコーダ１２には、書き込み／読み出し回路１３が接続されている。書き込み／読み出し回路１３は、カラムデコーダ１２により選択された列に対してデータの書き込み及び読み出しを行う。すなわち、書き込み／読み出し回路１３は、外部回路から入力された入力データＤＩを書き込みデータとしてメモリセルアレイ１１に書き込む。また、書き込み／読み出し回路１３は、メモリセルアレイ１１から読み出しデータを読み出し、この読み出しデータを出力データＤＯとして外部回路に出力する。
【００１３】
プリチャージ回路１４は、読み出し及び書き込み動作を実行する前に、ビット線対ＢＬ，／ＢＬをハイレベル電圧にプリチャージする。例えば、プリチャージ回路１４は、制御回路１６から供給されるプリチャージ信号に基づいてプリチャージ動作を実行する。すなわち、プリチャージ回路１４は、プリチャージ信号が活性化された場合にビット線対ＢＬ，／ＢＬをハイレベル電圧にプリチャージし、一方プリチャージ信号が非活性化された場合にプリチャージを解除する。
【００１４】
複数のワード線ＷＬには、ロウデコーダ１５が接続されている。ロウデコーダ１５は、制御回路１６から供給されるロウアドレス信号をデコードし、ワード線ＷＬの対応する１本を選択する。ロウデコーダ１５の具体的な構成については後述する。
【００１５】
制御回路１６は、ＳＲＡＭ内の各回路を制御する。制御回路１６には、外部回路からアドレス信号ＡＤＤ及び制御信号ＣＮＴ等が入力される。制御回路１６は、アドレス信号ＡＤＤに基づいて、カラムデコーダ１２に供給されるカラムアドレス信号を生成する。また、制御回路１６は、例えば制御信号ＣＮＴに基づいて、プリチャージ動作、書き込み動作、及び読み出し動作等を制御する。
【００１６】
また、制御回路１６は、プリデコーダ１６Ａを備えている。プリデコーダ１６Ａは、アドレス信号ＡＤＤに基づいて、ロウデコーダ１５に供給されるロウアドレス信号を生成する。このロウアドレス信号は、上位ロウアドレス信号ＰＢ及び下位ロウアドレス信号ＰＡからなる。
【００１７】
図２は、図１に示したメモリセルＭＣの構成を示す回路図である。メモリセルＭＣは、第１のインバータ回路ＩＮＶ１及び第２のインバータ回路ＩＮＶ２を備えている。第１のインバータ回路ＩＮＶ１は、負荷用ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）ＬＤ１と駆動用ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）ＤＶ１とにより構成されている。ＰＭＯＳトランジスタＬＤ１及びＮＭＯＳトランジスタＤＶ１は、セル用電源電圧ＶＤＤＣが供給されるセル用電源端子と、接地電圧ＶＳＳが供給される接地端子との間に直列に接続されている。
【００１８】
第２のインバータ回路ＩＮＶ２は、負荷用ＰＭＯＳトランジスタＬＤ２と駆動用ＮＭＯＳトランジスタＤＶ２とにより構成されている。ＰＭＯＳトランジスタＬＤ２及びＮＭＯＳトランジスタＤＶ２は、セル用電源端子と接地端子との間に直列に接続されている。
【００１９】
具体的には、ＰＭＯＳトランジスタＬＤ１のソース端子は、セル用電源端子に接続されている。ＰＭＯＳトランジスタＬＤ１のドレイン端子は、記憶ノードＮ１を介してＮＭＯＳトランジスタＤＶ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＬＤ１のゲート端子は、ＮＭＯＳトランジスタＤＶ１のゲート端子に接続されている。ＮＭＯＳトランジスタＤＶ１のソース端子は、接地端子に接続されている。
【００２０】
ＰＭＯＳトランジスタＬＤ２のソース端子は、セル用電源端子に接続されている。ＰＭＯＳトランジスタＬＤ２のドレイン端子は、記憶ノードＮ２を介してＮＭＯＳトランジスタＤＶ２のドレイン端子に接続されている。ＰＭＯＳトランジスタＬＤ２のゲート端子は、ＮＭＯＳトランジスタＤＶ２のゲート端子に接続されている。ＮＭＯＳトランジスタＤＶ２のソース端子は、接地端子に接続されている。
【００２１】
ＰＭＯＳトランジスタＬＤ１のゲート端子は、記憶ノードＮ２に接続されている。ＰＭＯＳトランジスタＬＤ２のゲート端子は、記憶ノードＮ１に接続されている。換言すると、第１のインバータ回路ＩＮＶ１と第２のインバータ回路ＩＮＶ２とは、クロスカップル接続されている。すなわち、第１のインバータ回路ＩＮＶ１の出力端子は第２のインバータ回路ＩＮＶ２の入力端子に接続され、第２のインバータ回路ＩＮＶ２の出力端子は第１のインバータ回路ＩＮＶ１の入力端子に接続されている。
【００２２】
記憶ノードＮ１は、ＮＭＯＳトランジスタからなるトランスファーゲートＸＦ１を介してビット線ＢＬに接続されている。トランスファーゲートＸＦ１のゲート端子は、ワード線ＷＬに接続されている。
【００２３】
記憶ノードＮ２は、ＮＭＯＳトランジスタからなるトランスファーゲートＸＦ２を介してビット線／ＢＬに接続されている。トランスファーゲートＸＦ２のゲート端子は、ワード線ＷＬに接続されている。このようにして、メモリセルＭＣが構成されている。
【００２４】
ところで、ＳＲＡＭは、セル用電源電圧ＶＤＤＣ及びロジック用電源電圧ＶＤＤＬの２つの電源電圧を用いて動作する。セル用電源電圧ＶＤＤＣ及びロジック用電源電圧ＶＤＤＬは、例えば外部回路からＳＲＡＭに供給される。セル用電源電圧ＶＤＤＣは、メモリセルアレイ１１、及びロウデコーダ１５の一部（ワード線ＷＬを駆動する回路）に供給される。それ以外の周辺回路には、ロジック用電源電圧ＶＤＤＬが供給される。
【００２５】
ロジック用電源電圧ＶＤＤＬは、可変電圧であり、プロセッサにより制御されるＳＲＡＭの動作モードに応じて、この動作モードに要求される速度でＳＲＡＭが動作するのに必要な電圧に設定される。例えば、ロジック用電源電圧ＶＤＤＬは、ＳＲＡＭの高速動作が要求される動作モードでは１．２Ｖ程度に設定され、比較的低速でよい動作モードでは０．８Ｖ程度に設定される。
【００２６】
メモリセルＭＣは、データ保持の安定性を確保する必要性から電源電圧を下げることができない。また、ワード線電位もメモリセルへのデータ書き込みマージンの確保やセル電流の確保などの観点から、同じく大きく下げることができない。このような理由により、メモリセルＭＣ、及びロウデコーダ１５の一部には、高い電圧に固定されたセル用電源電圧ＶＤＤＣが供給される。セル用電源電圧ＶＤＤＣは、１．２Ｖ程度に設定される。
【００２７】
このように、メモリセルＭＣ等に供給されるセル用電源電圧ＶＤＤＣにのみ高い電源電圧を使用し、ロジック用電源電圧ＶＤＤＬのみを動作モードに応じて動的に変えることにより、メモリセルＭＣのデータ保持安定性や書き込みマージンを確保しながら、すべてのモードを高い電源電圧で動作させる場合と比較して、ＳＲＡＭの消費電力を低減させることが可能となる。
【００２８】
次に、ロウデコーダ１５の具体的な構成について説明する。前述したように、メモリセルＭＣと周辺回路とで異なる動作電圧を用いているため、ロウデコーダ１５では、ロジック用電源電圧ＶＤＤＬとセル用電源電圧ＶＤＤＣとの境界に電位差が生じる。このため、ロウデコーダ１５は、レベルシフタを備えている。図３は、図１に示したロウデコーダ１５の構成を示す回路図である。ロウデコーダ１５は、複数のブロックから構成されている。なお、図３は、複数のブロックのうちの１つのブロックについて示している。
【００２９】
ロウデコーダ１５は、複数のワード線ＷＬ<０>〜ＷＬ<ｎ−１>に対応して設けられた複数のロウデコーダ１５<０>〜１５<ｎ−１>を備えている。ロウデコーダ１５<０>〜１５<ｎ−１>はそれぞれ、ＮＡＮＤ回路ＮＡ１、インバータ回路ＩＶ１、及び電圧レベルをシフトするためのレベルシフタ１５Ａから構成されている。レベルシフタ１５Ａは、２つのプルアップ用ＰＭＯＳトランジスタＰＣ１，ＰＣ２、２つのプルダウン用ＮＭＯＳトランジスタＮＣ１，ＮＣ２、及びインバータ回路ＩＶ２から構成されている。ＮＡＮＤ回路ＮＡ１及びインバータ回路ＩＶ１の電源端子には、ロジック用電源電圧ＶＤＤＬが供給されている。インバータ回路ＩＶ２の電源端子には、セル用電源電圧ＶＤＤＣが供給されている。
【００３０】
ＮＡＮＤ回路ＮＡ１の一方の入力端子には、上位ロウアドレス信号ＰＢが入力されている。ＮＡＮＤ回路ＮＡ１の他方の入力端子には、下位ロウアドレス信号ＰＡ<０>が入力されている。なお、上位ロウアドレス信号ＰＢは、１つのブロックを選択するためのロウアドレス信号である。下位ロウアドレス信号ＰＡは、１つのブロック内の１本のワード線ＷＬを選択するためのロウアドレス信号である。したがって、上位ロウアドレス信号ＰＢと下位ロウアドレス信号ＰＡとの組み合わせにより、複数のブロックに接続された全てのワード線のうちの１本を選択することができる。
【００３１】
ＮＡＮＤ回路ＮＡ１の出力端子は、ＮＭＯＳトランジスタＮＣ２のゲート端子に接続されている。ＮＭＯＳトランジスタＮＣ２のソース端子は、接地端子に接続されている。ＮＭＯＳトランジスタＮＣ２のドレイン端子は、ＰＭＯＳトランジスタＰＣ２のドレイン端子に接続されている。ＰＭＯＳトランジスタＰＣ２のソース端子は、セル用電源端子に接続されている。
【００３２】
また、ＮＡＮＤ回路ＮＡ１の出力端子は、インバータ回路ＩＶ１の入力端子に接続されている。インバータ回路ＩＶ１の出力端子は、ＮＭＯＳトランジスタＮＣ１のゲート端子に接続されている。ＮＭＯＳトランジスタＮＣ１のソース端子は、接地端子に接続されている。ＮＭＯＳトランジスタＮＣ１のドレイン端子は、ＰＭＯＳトランジスタＰＣ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＰＣ１のソース端子は、共通ソース線ｌｃｓに接続されている。
【００３３】
ＰＭＯＳトランジスタＰＣ１とＰＭＯＳトランジスタＰＣ２とは、クロスカップル接続されている。すなわち、ＰＭＯＳトランジスタＰＣ１のゲート端子は、ＰＭＯＳトランジスタＰＣ２のドレイン端子に接続されている。ＰＭＯＳトランジスタＰＣ２のゲート端子は、ＰＭＯＳトランジスタＰＣ１のドレイン端子に接続されている。
【００３４】
ＮＭＯＳトランジスタＮＣ１のドレイン端子は、ノードｌｓを介してインバータ回路ＩＶ２の入力端子に接続されている。インバータ回路ＩＶ２の出力端子は、ワード線ＷＬに接続されている。
【００３５】
共通ソース線ｌｃｓには、スイッチ回路１５Ｂが接続されている。スイッチ回路１５Ｂは、ブロックに対して１つずつ設けられている。スイッチ回路１５Ｂは、スイッチ素子としての２つのＰＭＯＳトランジスタＰＳ１，ＰＳ２から構成されている。ＰＭＯＳトランジスタＰＳ１，ＰＳ２のドレイン端子は、共通ソース線ｌｃｓに接続されている。ＰＭＯＳトランジスタＰＳ１，ＰＳ２のソース端子は、セル用電源端子に接続されている。ＰＭＯＳトランジスタＰＳ１のゲート端子には、上位ロウアドレス信号ＰＢが入力されている。ＰＭＯＳトランジスタＰＳ２のゲート端子は、接地端子に接続されている。
【００３６】
ここで、ＰＭＯＳトランジスタＰＳ２の電流駆動力はＰＭＯＳトランジスタＰＳ１の電流駆動力に比べて十分小さくなるように設定される。また、通常のレベルシフタでは、正常なレベルシフト動作を行うために、接地側のプルダウン用ＮＭＯＳトランジスタの電流駆動力は、プルアップ用ＰＭＯＳトランジスタのそれよりも大きく設定される。しかし、本実施形態では、このような制約がなく、プルアップ用ＰＭＯＳトランジスタＰＣ１とプルダウン用ＮＭＯＳトランジスタＮＣ１との電流駆動力比（βＰＣ１／βＮＣ１）は、１程度、或いは１以上に設定される。同様に、プルアップ用ＰＭＯＳトランジスタＰＣ２とプルダウン用ＮＭＯＳトランジスタＮＣ２との電流駆動力比（βＰＣ２／βＮＣ２）は、１程度、或いは１以上に設定される。
【００３７】
このように構成されたＳＲＡＭの動作について説明する。図４は、ロウデコーダ１５の動作波形を示す図である。
【００３８】
ワード線選択時には、選択されたブロックに対応する上位ロウアドレス信号ＰＢがハイレベル（ロジック用電源電圧ＶＤＤＬと同じ電圧）となる。また、下位ロウアドレス信号ＰＡ<０>〜ＰＡ<ｎ−１>のうちのいずれか１つがハイレベルとなり、上位ロウアドレス信号ＰＢを共有するｎ本のワード線ＷＬ<０>〜ＷＬ＜ｎ−１＞のうちの１本がハイレベルとなる。図４及び以下の説明では、ワード線ＷＬ<０>が選択された場合を一例として示している。
【００３９】
上位ロウアドレス信号ＰＢがハイレベルとなると、ＰＭＯＳトランジスタＰＳ１のゲート−ソース間電圧が下がるので、ＰＭＯＳトランジスタＰＳ１の電流駆動力は低下する。従って、共通ソース線ｌｃｓの電圧レベルは、セル用電源電圧ＶＤＤＣよりも低くなる。
【００４０】
また、上位ロウアドレス信号ＰＢ及び下位ロウアドレス信号ＰＡ<０>がハイレベルとなると、ＮＡＮＤ回路ＮＡ１の出力がローレベルとなり、プルダウン用ＮＭＯＳトランジスタＮＣ１のゲート端子はハイレベルに設定される。これにより、ＮＭＯＳトランジスタＮＣ１がオンする。
【００４１】
ＰＭＯＳトランジスタＰＳ１のゲート端子のハイレベルの確定は、ＮＭＯＳトランジスタＮＣ１のゲート端子がハイレベルに確定するよりも早い。従って、ＮＭＯＳトランジスタＮＣ１がオンすると、速やかに共通ソース線ｌｃｓのレベルが低下する。これにより、プルアップ用ＰＭＯＳトランジスタＰＣ１のゲート−ソース間電圧が下がるので、ＰＭＯＳトランジスタＰＣ１のプルアップ強度が弱くなる。この結果、ＮＭＯＳトランジスタＮＣ１によるプルダウン動作を高速に行うことが可能となり、ワード線ＷＬ<０>の選択動作を高速に行うことが可能となる。
【００４２】
なお、図４は、ロジック用電源電圧ＶＤＤＬ（０．８Ｖ）が、セル用電源電圧ＶＤＤＣ（１．２Ｖ）に比べて低い場合の動作波形を示している。ロジック用電源電圧ＶＤＤＬがセル用電源電圧ＶＤＤＣと同じ（すなわち、ともに１．２Ｖ）の場合には、ＰＭＯＳトランジスタＰＳ１はオフ状態となる。しかし、ＰＭＯＳトランジスタＰＳ２は常にオンしているので、共通ソース線ｌｃｓがフローティング状態となることはない。
【００４３】
また、前述したように、ＰＭＯＳトランジスタＰＳ２の電流駆動力はＰＭＯＳトランジスタＰＳ１の電流駆動力に比べて十分小さくなるように設定されている。従って、ワード線ＷＬ<０>の選択時に、共通ソース線ｌｃｓの電圧レベルは、セル用電源電圧ＶＤＤＣよりも低く設定される。これにより、ロジック用電源電圧ＶＤＤＬがセル用電源電圧ＶＤＤＣと同じ場合でも、ワード線ＷＬ<０>の選択動作を高速に行うことが可能となる。
【００４４】
一方、ワード線ＷＬ<０>の非選択時には、上位ロウアドレス信号ＰＢ及び下位ロウアドレス信号ＰＡ<０>がともにローレベルとなる。上位ロウアドレス信号ＰＢがローレベルとなると、ＰＭＯＳトランジスタＰＳ１のゲート−ソース間電圧が上がるので、ＰＭＯＳトランジスタＰＳ１の電流駆動力は増加する。従って、共通ソース線ｌｃｓのレベルは、セル用電源電圧ＶＤＤＣと同程度に設定される。
【００４５】
これにより、プルアップ用ＰＭＯＳトランジスタＰＣ１がオン、プルダウン用ＮＭＯＳトランジスタＮＣ１がオフすることにより、共通ソース線ｌｃｓのレベルが低下することなく、ＰＭＯＳトランジスタＰＣ１によるプルアップ動作を高速に行うことが可能となる。この結果、ワード線ＷＬ<０>の非選択動作を高速に行うことが可能となる。
【００４６】
図５は、本実施形態のロウデコーダ１５と比較例のロウデコーダとについて、ワード線の選択動作（rise）と非選択動作（fall）との遅延時間を示す図である。なお、比較例のロウデコーダは、ＰＭＯＳトランジスタＰＣ１のソース端子がセル用電源端子にスイッチ回路を介さず直接接続されており、また、ＮＭＯＳトランジスタＮＣ１の電流駆動力がＰＭＯＳトランジスタＰＣ１のそれより十分大きく設定されている。
【００４７】
図５に示すように、比較例のロウデコーダでは、ワード線の選択動作に比べて非選択動作が著しく遅くなっている。一方、本実施形態のロウデコーダ１５では、非選択動作でも選択動作と同等の遅延とすることできる。これにより、ＳＲＡＭ全体の高速動作が可能となる。
【００４８】
また、本実施形態のロウデコーダ１５は、例えば８ロウでスイッチ回路１５Ｂ（ＰＭＯＳトランジスタＰＳ１，ＰＳ２）を共有した場合（ｎ＝８）、比較例の構成に比べて素子数の増加は２％程度に抑えることができる。すなわち、本実施形態をＳＲＡＭに適用した場合でも、微小な面積増加に抑えることができる。
【００４９】
（第２の実施形態）
上記第１の実施形態のロウデコーダでは、図４の動作波形に示すように、ワード線選択時に共通ソース線ｌｃｓのレベルが低下することで、ＰＭＯＳトランジスタＰＣ１のプルアップ強度を低下させるようにしている。共通ソース線ｌｃｓを共有するロウデコーダのうちワード線が選択されないものは、共通ソース線ｌｃｓのレベル低下によりレベルシフタ１５Ａの出力レベルも一時的に低下する。
【００５０】
この時、レベルシフタ１５Ａの出力レベルの低下が大きいと、非選択のワード線が誤って選択されたり、レベルシフタでの貫通電流が大きくなったりする可能性がある。第２の実施形態は、このような動作を回避するための例である。
【００５１】
図６は、本発明の第２の実施形態に係るロウデコーダ１５の構成を示す回路図である。スイッチ回路１５Ｂには、ダイオード接続されたレベルクランプ用ＰＭＯＳトランジスタＰＳ３が付加されている。その他の構成は、第１の実施形態のロウデコーダ１５と同じである。
【００５２】
ＰＭＯＳトランジスタＰＳ３のゲート端子は、そのドレイン端子に接続されている。ＰＭＯＳトランジスタＰＳ３のドレイン端子は、共通ソース線ｌｃｓに接続されている。ＰＭＯＳトランジスタＰＳ３のソース端子は、セル用電源端子に接続されている。
【００５３】
ＰＭＯＳトランジスタＰＳ３は、共通ソース線ｌｃｓのレベルが、セル用電源電圧ＶＤＤＣからＰＭＯＳトランジスタＰＳ３の閾値電圧と同程度降下したところでオンする。従って、共通ソース線ｌｃｓのレベルは、セル用電源電圧ＶＤＤＣからＰＭＯＳトランジスタＰＳ３の閾値電圧を引いた電圧にクランプされる。これにより、共通ソース線ｌｃｓのレベルが下がり過ぎるのを防止することができる。この結果、非選択ワード線の誤動作やレベルシフタの貫通電流を防止することができる。
【００５４】
（第３の実施形態）
第１の実施形態のロウデコーダでは、１つのブロックに含まれる複数のロウでスイッチ回路１５Ｂを共有しているが、ロウ毎（ワード線毎）にスイッチ回路１５Ｂを設けることも可能である。図７は、本発明の第３の実施形態に係るロウデコーダ１５の構成を示す回路図である。本実施形態では、各ワード線ＷＬに対してレベルシフタ１５Ａ及びスイッチ回路１５Ｂが設けられている。なお、図７は、１本のワード線ＷＬ<ｍ>に接続されたロウデコーダ１５<ｍ>について示している。従って、実際には、ロウデコーダ１５は、図７に示したロウデコーダ１５<ｍ>を全ワード線分備えている。
【００５５】
ワード線ＷＬ<ｍ>は、上位ロウアドレス信号ＰＢ及び下位ロウアドレス信号ＰＡがともにハイレベルとなることで選択される。このときのレベルシフタ１５Ａ及びスイッチ回路１５Ｂの動作は、第１の実施形態と同じである。
【００５６】
一方、ワード線ＷＬ<ｍ>は、上位ロウアドレス信号ＰＢ及び下位ロウアドレス信号ＰＡがともにローレベルとなることで非選択となる。このときのレベルシフタ１５Ａ及びスイッチ回路１５Ｂの動作は、第１の実施形態と同じである。このようにしてロウデコーダを構成した場合でも、ワード線ＷＬの選択動作及び非選択動作を高速に行うことが可能となる。
【００５７】
本実施形態では、スイッチ回路１５Ｂがワード線毎に設けられている。従って、第１の実施形態のように共通ソース線ｌｃｓのレベル低下が他のワード線に影響することがないので、レベルクランプ用ＰＭＯＳトランジスタＰＳ３は不要である。また、上位ロウアドレス信号ＰＢ及び下位ロウアドレス信号ＰＡのうちどちらの信号でＰＭＯＳトランジスタＰＳ１のゲートを制御してもよい。
【００５８】
また、ワード線毎にスイッチ回路１５Ｂを設ける場合には、プルアップ用ＰＭＯＳトランジスタＰＣ１のドレイン端子側にスイッチ回路１５Ｂを挿入するようにしてもよい。図８は、第３の実施形態に係るロウデコーダ１５の他の例を示す回路図である。
【００５９】
レベルシフタ１５Ａに含まれるプルアップ用ＰＭＯＳトランジスタＰＣ１のソース端子は、セル用電源端子に接続されている。スイッチ回路１５Ｂに含まれるＰＭＯＳトランジスタＰＳ１，ＰＳ２のソース端子は、プルアップ用ＰＭＯＳトランジスタＰＣ１のドレイン端子に接続されている。ＰＭＯＳトランジスタＰＳ１，ＰＳ２のドレイン端子は、ノードｌｓ<ｍ>に接続されている。
【００６０】
図８のようにロウデコーダ１５を構成した場合でも、図７に示したロウデコーダ１５と同じ効果を得ることができる。
【００６１】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態に係るＳＲＡＭの構成を示すブロック図。
【図２】図１に示したメモリセルＭＣの構成を示す回路図。
【図３】図１に示したロウデコーダ１５の構成を示す回路図。
【図４】ロウデコーダ１５の動作波形を示す図。
【図５】本実施形態のロウデコーダ１５と比較例のロウデコーダとについて、ワード線の選択動作と非選択動作との遅延時間を示す図。
【図６】本発明の第２の実施形態に係るロウデコーダ１５の構成を示す回路図。
【図７】本発明の第３の実施形態に係るロウデコーダ１５の構成を示す回路図。
【図８】第３の実施形態に係るロウデコーダ１５の他の例を示す回路図。
【符号の説明】
【００６３】
ＷＬ…ワード線、ＢＬ，／ＢＬ…ビット線、ＭＣ…メモリセル、ＩＮＶ１，ＩＮＶ２…インバータ回路、ＬＤ１，ＬＤ２…負荷用ＰＭＯＳトランジスタ、ＤＶ１，ＤＶ２…駆動用ＮＭＯＳトランジスタ、ＸＦ１，ＸＦ２…トランスファーゲート、Ｎ１，Ｎ２…記憶ノード、ｌｃｓ…共通ソース線、ｌｓ…ノード、ＮＡ１…ＮＡＮＤ回路、ＰＣ１，ＰＣ２…プルアップ用ＰＭＯＳトランジスタ、ＮＣ１，ＮＣ２…プルダウン用ＮＭＯＳトランジスタ、ＩＶ１，ＩＶ２…インバータ回路、ＰＳ１，ＰＳ２…ＰＭＯＳトランジスタ、ＰＳ３…クランプ用ＰＭＯＳトランジスタ、１１…メモリセルアレイ、１２…カラムデコーダ、１３…書き込み／読み出し回路、１４…プリチャージ回路、１５…ロウデコーダ、１５Ａ…レベルシフタ、１５Ｂ…スイッチ回路、１６…制御回路、１６Ａ…プリデコーダ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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