(57)【要約】      （修正有）【課題】除外区域のないエピタキシー用の複合構造の製造方法及び複合構造を含む多層構造を提供する。【解決手段】支持基板１０上の半導体材料の少なくとも１つの結晶成長シード層１１を備え、支持基板１０及び結晶成長シード層１１は、それぞれ、それらの接合面の周辺上に面取り面又は縁部丸み付け区域を有する、エピタキシー用の複合構造１３の製造において、結晶成長シード層１１を支持基板１０上に分子付着により直接接合するか、あるいは酸化物などの接合層１２を介して接合する工程と、結晶成長シード層１１を薄化する工程とを含み、この結晶成長シード層１１は、薄化後に、その最初の直径と同一の直径を有する。前記複合構造１３は、その上にＧａＮをエピタキシャル成長させた後、接合層１２で切り離し、続いてシード層を化学エッチングにより除去して、自立型ＧａＮを得る。【選択図】図２Ｃ
2008303137.tif 000002
【特許請求の範囲】
【請求項１】
支持基板（１０）上に半導体材料の少なくとも１つの結晶成長シード層（１１）を備え、前記支持基板（１０）及び前記結晶成長シード層（１１）は、両方ともそれらの接合面の周辺上に面取り面又は縁部丸み付け区域を有するエピタキシー用の複合構造（１３）の製造方法であって、
前記結晶成長シード層（１１）を前記支持基板（１０）上に分子付着によって接合する少なくとも１つの工程と、
前記結晶成長シード層（１１）を薄化する少なくとも１つの工程とを有し、
前記結晶成長シード層（１１）は、薄化後に、その最初の直径と同一の直径を有することを特徴とする複合構造の製造方法。
【請求項２】
前記薄化工程の間、除去される前記結晶成長シード層の厚さは、前記結晶成長シード層（１１）の最終厚さが前記面取り面又は前記縁部丸み付け区域がそれを超えて延びる厚さよりも厚くなるように選択されることを特徴とする請求項１に記載の複合構造の製造方法。
【請求項３】
前記結晶成長シード層（１１）は、５〜１００μｍの最終厚さまで薄化されることを特徴とする請求項２に記載の複合構造の製造方法。
【請求項４】
前記結晶成長シード層（１１）は、表面上において１０９／ｃｍ２未満の欠陥密度を有することを特徴とする請求項１，２又は３に記載の複合構造の製造方法。
【請求項５】
前記支持基板（１１）は、多結晶ＡｌＮ，単結晶又は多結晶ＧａＮ，単結晶又は多結晶ＳｉＣ，サファイア，セラミック，合金の少なくとも１つから選択された材料から成ることを特徴とする請求項１乃至４のいずれかに記載の複合構造の製造方法。
【請求項６】
半導体材料の前記結晶成長シード層（１１）は、単結晶Ｓｉ，単結晶ＳｉＣ，単結晶サファイア，ならびに二元，三元，又は四元のＩＩＩ／ＮもしくはＩＩＩ／Ｖ材料の少なくとも１つから選択された材料から成ることを特徴とする請求項５に記載の複合構造の製造方法。
【請求項７】
前記接合工程の前に、前記支持基板（１０）の前記接合面上に接合層を形成する、かつ／又は半導体材料の前記結晶成長シード層（１１）の前記接合面上に接合層を形成する工程を含むことを特徴とする請求項１乃至６のいずれかに記載の複合構造の製造方法。
【請求項８】
前記接合層は、酸化物層，ダイヤモンド層，ＡｌＮ層，又は窒化シリコン層から選択されることを特徴とする請求項７に記載の複合構造の製造方法。
【請求項９】
５Å  ＲＭＳ未満の表面粗さが得られるように、接合される各面の表面を平坦化する工程を含むことを特徴とする請求項１乃至８のいずれかに記載の複合構造の製造方法。
【請求項１０】
結晶成長シード層（１１）を備えた複合構造（１３）上に、半導体材料層（１４）をエピタキシャル成長させ、前記複合構造（１３）は、請求項１乃至９のいずれかに記載の複合構造の製造方法に従って作成されることを特徴とする半導体材料層の製造方法。
【請求項１１】
前記半導体材料層（１４）の前記エピタキシャル成長の前に、前記結晶成長シード層（１１）上に核生成層を形成することを特徴とする請求項１０に記載の半導体材料層の製造方法。
【請求項１２】
前記エピタキシャル成長は、前記半導体材料層（１４）と前記結晶成長シード層（１１）を組み合わせて少なくとも１００μｍの厚さが得られるように、指定された時間にわたって実施されることを特徴とする請求項１０又は１１に記載の半導体材料層の製造方法。
【請求項１３】
支持基板（１０）及び前記結晶成長シード層（１１）を除去する工程をさらに含むことを特徴とする請求項１２に記載の半導体材料層の製造方法。
【請求項１４】
前記支持基板（１０）及び前記結晶成長シード層（１１）を除去する前記工程の後、５０ミクロン未満の反りが得られるように、前記半導体材料層（１４）に対して実施される両面ラップ仕上げ工程と、前記除去の後に露出した面を研磨する工程と、前記半導体材料層（１４）の周辺部分（１４ａ）を除去する工程とをさらに含むことを特徴とする請求項１３に記載の半導体材料層の製造方法。
【請求項１５】
前記半導体材料層（１４）は、ＧａＮ層，又は二元，三元，もしくは四元のＩＩＩ／Ｎ材料であることを特徴とする請求項１０乃至１４のいずれかに記載の半導体材料層の製造方法。
【請求項１６】
結晶成長シード層（１１）は支持基板（１０）と同じ直径を有し、半導体材料の前記結晶成長シード層（１１）は少なくとも５μｍの厚さを有することを特徴とする複合構造（１３）を含む多層構造。
【請求項１７】
前記結晶成長シード層（１１）上にエピタキシャル成長させることによって形成された半導体材料層（１４）を設けたことを特徴とする請求項１６に記載の複合構造を含む多層構造。
【請求項１８】
前記半導体材料層（１４）は少なくとも１００μｍの厚さを有する、又は、前記半導体材料層（１４）及び前記結晶成長シード層（１１）は合わせて少なくとも１００μｍの厚さを有することを特徴とする請求項１７に記載の複合構造を含む多層構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エピタキシー用の複合構造の製造方法及び複合構造を含む多層構造に関し、より詳細には、一般的に支持基板と半導体材料層のエピタキシャル成長がそこを起源として実施される結晶成長シード層とを含む複合構造から、エピタキシャル（ホモエピタキシャル又はヘテロエピタキシャル）成長によって作成される、ＩＩＩ／Ｎ系、ＩＩＩ／Ｖ系などの半導体材料、又はＩＶ族材料の層の分野に関する。
【０００２】
「ＩＩＩ／Ｖ系材料」という表現は、元素周期表のＩＩＩ族及びＶ族の元素から成る材料を意味するもので、これらの材料は、二元，三元，又は四元の材料であってもよい。
【背景技術】
【０００３】
この種の複合構造は、一般に、周知のスマートカット（Ｓｍａｒｔ  Ｃｕｔ）（登録商標）技術を使用して作成される。スマートカット（登録商標）技術を使用した、エピタキシャル成長用の複合構造の１つの実例が図１Ａ乃至図１Ｃに示される。
【０００４】
図１Ａ乃至図１Ｃは、従来のエピタキシー用の複合構造を示す概略断面図である。図１Ａには、ソース基板又はドナー基板１を示しており、その１つの面には、基板内の特定の深さに弱化区域（ｗｅａｋｅｎｄ  ｚｏｎｅ）２を作るため、イオン種１０（例えば、Ｈ＋イオン）を衝撃させることによって注入が行われる。図１Ｂに示されるように、注入が行われたドナー基板１の面は、支持基板又は「受取り」基板３と（ウェハ接合によって）緊密に接触するようにされる。次に、図１Ｃに示されるように、注入が行われた面とドナー基板１の弱化区域２との間に位置する部分を受取り基板３上に移動させるため、ドナー基板１は弱化区域２において劈開され、移動された部分は結晶成長シード層４を構成する。
【０００５】
図１Ｃに示されるように、スマートカット（登録商標）技術によって薄い結晶成長シード層４を支持基板３上に移動させることにより複合基板を製造する間、結晶成長シード層（薄層）４の移動されない部分に相当する「除外区域（ｅｘｃｌｕｓｉｏｎ  ｚｏｎｅ）」又はリング５が、支持基板３の周辺上に形成される。
【０００６】
これは、図１Ｂに非常に概略的に示されるように、またＳＥＭＩ（商標）に従って、ドナー基板１及び支持基板３が、それらそれぞれの表面の周辺上に、面取り面（ｃｈａｍｆｅｒ）又は「縁部丸み付け（ｅｄｇｅ  ｒｏｕｎｄｉｎｇ）」区域（ｚｏｎｅ）１ａ及び３ａを有するためであり、それらは、基板の取扱いをより容易にし、これらの縁部が突出した縁部であった場合に作成され得る、ウェハ表面の微粒子汚染源である縁部フラグメントを回避する役割を果たす。
【０００７】
しかし、そのような面取り面が存在することにより、支持基板３とドナー基板１がそれらの周辺の周りで良好に接触することが妨げられる。結果として、アセンブリの周辺上で得られる接合力は、ドナー基板１が支持基板３上に移動される部分をその全幅にわたって保持するには不十分である。移動される結晶成長シード層４は、それが注入によって形成される方法に起因して、数百ナノメートルに限定される小さな厚さを有する。この小さな厚さによって結晶成長シード層４は機械的に弱化され、分離の間に面取り面において割れる。したがって、ドナー基板１から分離された結晶成長シード層４は支持体の周辺においては移動されず、それによって除外区域５が作られる。
【０００８】
除外区域５を含む、結晶成長シード層４上にエピタキシーによって形成された厚い層は、移動された薄い結晶成長シード層４の切頭された直径の形状に適合し、その直径は標準化された支持基板３の直径よりも小さい。これは結果として材料の損失につながる。
【０００９】
それに加えて、厚い層が次に、スマートカット（登録商標）技術に従って薄い層を移動させるためのドナー基板１として使用されると、縁部丸み付けによって除外区域５が再び生じる。得られた基板は、最終的に、失われた材料の非常に大きなリングを有し、それによってその使用が限定される。
【００１０】
特許文献１は、この現象について記載しており、この除外区域に相当するドナー基板上の材料が低減され、かつ分離の瞬間に剥離されるように、注入量及びエネルギーがパラメータ化された薄層移動方法を開示している。したがって、ドナー基板はより容易に再利用される。
【００１１】
しかし、特定の移動方法の有無に関わらず、除外区域は移動された層の周辺上に常に残る。標準化された基板の直径に等しい直径を有する移動された層を得るため、移動されるべき層の所望の直径よりも大きな直径を有する支持基板及びドナー基板を使用することが必要である。しかし、追加材料のコストに加えて、この種の複合構造を製造するのに使用される処理機器は、特定の（標準的な）直径を有するウェハ、例えば、直径２００ｍｍのウェハを受け入れるのにのみ適している。この機器は、一般に、他の直径用に調節することができない。
【００１２】
さらに、支持基板と弱化されたドナー基板との間の接合を強化するのに必要な加熱は、アセンブリが十分に接合される前に破断を引き起こしてはならない。この場合、破断が部分的であるか精度が低いというリスクがある。低温で接合するために十分な付着が必要であるにも関わらず、それを得るため、接合される表面は完全に平坦でなければならず、良好な接触と最大限の付着を得るため、表面上のいかなる粗さも高度に研磨されなければならない。これにより、特にＳｉＣ又はＧａＮなどの硬質材料の場合、製造コストがさらに増加する。
【００１３】
【特許文献１】米国特許第６９７４７６０号明細書
【非特許文献１】Sanz-Velasco et al., "Room temperature wafer bonding using oxygen plasma treatment in reactive ion etchers with and without inductively coupled plasma" (Journal of Electrochemical Society 150, G155, 2003)
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、上述の欠点を修正し、成長層の最初の直径に相当する指定の直径を有する、特にＩＩＩ／Ｎ系、ＩＩＩ／Ｖ系、及びＩＶ系の半導体材料の厚い層をエピタキシャル成長させることを可能にする、かつ周辺の面取り面又は縁部丸み付け区域を有するウェハが使用される場合であってもそれを可能にする複合構造の製造方法及び複合構造を含む多層構造を提供することにある。
【課題を解決するための手段】
【００１５】
本発明は、支持基板上の半導体材料の少なくとも１つの結晶成長シード層を備え、支持基板及び結晶成長シード層は、両方ともそれらの接合面の周辺上に面取り面又は縁部丸み付け区域を有するエピタキシー用の複合構造の製造方法（プロセス）であって、結晶成長シード層を支持基板上に分子付着によって接合する少なくとも１つの工程と、結晶成長シード層を薄化する少なくとも１つの工程とを含み、前記結晶成長シード層は、薄化後に、その最初の直径と同一の直径を有する製造方法を用いて達成される。
【００１６】
したがって、本発明の製造方法により、スマートカット（登録商標）技術を使用して作成される成長基板に比べて直径が損なわれることなく、エピタキシャル成長層を形成するための成長基板を得ることが可能になる。これは、スマートカット（登録商標）技術を使用してそのような複合構造を製造する場合とは異なり、本発明の製造方法による複合構造は、結晶成長シード層を移動させることなく作成され、それによって、結晶成長シード層の周辺上に除外区域が現れることを防ぎ、その結果、結晶成長シード層を形成するのに使用されるウェハの最初の直径に相当する指定の直径を有する結晶成長シード層が直接提供されるためである。この結晶成長シード層から得られた半導体材料の厚い層は、結果として、やはり同じ指定の直径を有することになる。
【００１７】
さらに、本発明の製造方法は、結晶成長シード層の周辺上に除外区域を伴わないので、通常の処理機器を使用して、標準的な直径を有する結晶成長シード層及び支持基板を用いて複合構造が直接形成されてもよい。
【００１８】
本発明の１つの実施態様によれば、除去される結晶成長シード層の厚さは、前記薄化された結晶成長シード層の最終厚さが、面取り面又は縁部丸み付け区域がそれを超えて延びる厚さよりも大きくなるように選択される。
【００１９】
結晶成長シード層は、薄化された後であっても、スマートカット（登録商標）技術を使用した移動によって得られるものよりも厚いままである。したがって、層は、スマートカット（登録商標）移動によって得られるものよりも高い機械的強度を有し、それによって、様々な取扱い作業の間の脆砕性がより低くなり、その結果、構造又は後に続く成長の残りの部分を汚染するリスクが低減される。結晶成長シード層は、５〜１００μｍ、好ましくは約５０μｍの最終厚さまで薄化される。
【００２０】
支持基板は、特に、多結晶ＡｌＮ，単結晶又は多結晶ＧａＮ，単結晶又は多結晶ＳｉＣ，サファイア，酸化アルミニウム，すなわち、アルミナなどのセラミック、あるいは、ハステロイ系のＭｏ，Ｃｒ，及びＮｉ合金などの合金の少なくとも１つから選択された材料から成ってもよく、それら様々な金属の割合は、合金が、エピタキシャル成長させるべき材料に近い熱膨張係数を有するように選択される。
【００２１】
半導体材料の結晶成長シード層は、特に、（１１１）Ｓｉなどの単結晶Ｓｉ，単結晶ＳｉＣ，単結晶サファイア，及び二元，三元，又は四元のＩＩＩ／ＮもしくはＩＩＩ／Ｖ材料の少なくとも１つから選択された材料から成ってもよい。これらの材料は、窒化ガリウム（ＧａＮ）などのＩＩＩ／Ｎ材料のエピタキシャル成長に使用されてもよい。これらのいくつか、例えば、Ｓｉは、また、ゲルマニウムなどのＩＶ族材料又はＧａＡｓなどのＩＩＩ／Ｖ材料のエピタキシャル成長に使用されてもよい。
【００２２】
本発明の１つの実施態様によれば、製造方法は、接合工程の前に、支持基板の接合面上に、かつ／又は半導体材料の結晶成長シード層の接合面上に、接合層、例えば酸化物層を形成する工程を含んでもよい。
【００２３】
本発明の他の実施態様によれば、本発明の製造方法は、支持基板と結晶成長シード層のいずれかの接合面を直接、又は接合層の接合面を、プラズマ処理によって活性化する工程を含んでいる。
【００２４】
接合工程は、室温で表面を緊密に接触させて配置することによる。接合を強化するための１つ又は複数の安定化アニーリング工程が、約１００℃〜１０００℃の温度で実施されてもよい。安定化アニーリング工程は、特に、約２００℃〜５００℃の温度で少なくとも１時間実施される。破断を防ぐためにスマートカット（登録商標）技術を用いる場合のように、接合を実施するためのサーマルバジェット（ｔｈｅｒｍａｌ  ｂｕｄｇｅｔ）（温度／時間対）は限定されないので、完全に平坦であって、かつ粗さが特に低いウェハを有することはそれほど重要ではない。接合層が使用されるとき、接合されるウェハの面の粗さは、実際には１ミクロンＲＭＳ程度であってもよい。これに要する表面処理はそれほど高価ではない。したがって、複合構造を製造するコストは低減されるが、この複合構造の有用性は暫時的でしかないため、そのことは特に有利である。これは、複合構造が結果として生じるデバイスにおいては見出されず、エピタキシャル成長させた半導体材料が形成された後、結晶成長シード層は破壊されるためである。
【００２５】
本発明の１つの特定の実施態様によれば、結晶成長シード層の薄化は、２つの連続した薄化工程の間に実施される接合を安定化するアニーリング工程を伴ういくつかの工程で実施されてもよく、安定化アニーリング工程はそれぞれ、温度を増加させて、すなわちその前のアニーリング工程よりも高い温度で実施される。薄化工程及びアニーリング工程は、結晶成長シード層の所望の厚さ及び所望の接合力が得られるまで繰り返される。
【００２６】
本発明は、また、結晶成長シード層を含む複合構造上に半導体材料層をエピタキシャル成長させることを含み、複合構造が上述の製造方法に従って作成される、半導体材料の、特に、ＩＩＩ／Ｖ系，ＩＩＩ／Ｎ系，及びＩＶ系の層を作成する製造方法に関する。
【００２７】
本発明の１つの実施態様によれば、エピタキシャル成長は、自立型であるのに十分な厚さ、すなわち、少なくとも１００μｍの厚さを有する半導体材料層の形成に相当する、指定の時間にわたって実施される。変形例として、結晶成長シード層は、エピタキシャル再成長に使用することができる自立型構造を形成するため、エピタキシャル成長させた半導体材料層によって保持されてもよい。
【００２８】
この場合、半導体材料層のエピタキシャル成長は指定の時間にわたって実施され、それによって、結晶成長シード層と半導体材料層を組み合わせて少なくとも１００μｍの厚さを得ることが可能になる。
【００２９】
半導体材料層を作成する製造方法は、また、半導体材料層をエピタキシャル成長させる前に、結晶成長シード層上に核生成層を形成することを含んでもよい。この核生成層は、エピタキシャル成長させた半導体材料の結晶の質を改善する緩衝層として作用する。
【００３０】
半導体材料層を作成する製造方法は、次の工程の１つ又は複数をさらに含んでもよい。それは、
半導体材料層をエピタキシャル成長させた後、支持基板及び結晶成長シード層を、任意に核生成層と共に（自立型半導体層の場合）除去する工程、
半導体材料層をエピタキシャル成長させた後、支持基板（自立型シード層／半導体層構造の場合）を除去する工程、
５０ミクロン未満の反りを得るため、半導体材料の自立層に両面ラップ仕上げを施し、除去によって露出した面の粗さと潜在的に加工硬化された区域とを低減するため、その面に研磨工程を施す工程と、半導体材料層の１０６／ｃｍ２未満の平均転位密度が得られるように、半導体材料層の周辺部分を除去する工程である。
【００３１】
本発明は、また、少なくとも５μｍの厚さを有する半導体材料の結晶成長シード層を含む、上述したエピタキシー用の複合構造の製造方法に従って作成された複合構造を含む多層構造に関する。
【００３２】
多層構造は、さらに、上述の半導体材料層を作成する方法に従って、結晶成長シード層上にエピタキシャル成長させることによって形成された半導体材料層を含んでもよい。
【００３３】
本発明の１つの実施態様によれば、半導体材料層は、自立型であるために十分な少なくとも１００μｍの厚さを有する。また、少なくとも１００μｍの厚さのシード層／半導体層構造、すなわち、自立型構造の形成を可能にする厚さを有してもよい。
【発明を実施するための最良の形態】
【００３４】
本発明は、一般に、エピタキシーによって形成した直後に指定のウェハ直径を有する、ウェハの形態の半導体材料層、特に、ＩＩＩ／Ｖ，ＩＩＩ／Ｎ，及びＩＶ材料の層をエピタキシーによって作成することを対象とする。この目的のため、本発明は、面取り面又は「縁部丸み付け」区域を有するウェハを起源とする、エピタキシー用の複合構造の製造方法を提案し、その製造方法により、いずれにしても、結晶成長シード層を形成するのに使用されるウェハ最初の直径に比べて直径を損なうことなく、半導体材料のエピタキシャル成長層を作成することが可能になる。後述するように、本発明によるエピタキシー用の複合構造は、少なくとも支持基板と半導体材料の結晶成長シード層とを含んでいる。
【００３５】
支持基板の材料は、複合構造からのエピタキシーによって形成されるべき半導体材料に近い熱膨張係数（ＴＥＣ）を有するように選択されてもよく、それにより、冷却の間、かつエピタキシャル成長層の厚さが閾値厚さを超えたときの、複合構造におけるクラックの出現が回避される。
【００３６】
支持基板の材料は、多結晶ＡｌＮ（単結晶ＡｌＮよりも安価である）、単結晶又は多結晶ＳｉＣ，ハステロイ（Ｃｒ，Ｍｏ，及びＮｉの合金）などの合金，サファイア，アルミナＡｌ２Ｏ３としても知られている酸化アルミニウムなどのセラミック，あるいは、熱膨張係数がエピタキシャル成長される半導体材料の熱膨張係数に一致する他の任意の安価な材料であってもよい。窒化ガリウム（ＧａＮ）エピタキシーの場合、支持体は、好ましくは、多結晶又は単結晶ＧａＮ及び多結晶窒化アルミニウム（ＡｌＮ）から選択される。多結晶ＡｌＮはセラミックなので、その熱膨脹係数はＧａＮの熱膨脹係数に一致するように作成中に調節されてもよい。
【００３７】
結晶成長シード層の材料は単結晶材料である。それは、半導体材料を、１０９／ｃｍ２未満、好ましくは裏面上において１０６／ｃｍ２未満、例えば、ゲルマニウム材料の場合は１０４／ｃｍ２の欠陥密度で成長させることができるように選択される。半導体材料のエピタキシャル成長層の裏面は、結晶成長シード層と接触していた面であって、ただし、その後の使用のために層を最終調整する間に薄化することが可能であった面に相当する。この面は、半導体材料の層における最も高い欠陥密度を有するが、それは、成長の間、形成されたエピ層の欠陥濃度が減少する傾向にあるためである。ウルツ鉱型結晶構造のｃ軸に沿って成長するＧａＮの場合、これは一般的にＮ極面である。
【００３８】
ホモエピタキシーによって半導体材料層を形成する場合、結晶成長シード層は、その表面上において、１０９／ｃｍ２未満、好ましくは１０６／ｃｍ２未満の欠陥密度を有すれば十分である。ヘテロエピタキシーによって半導体材料層を形成する場合、結晶成長シード層の材料は、欠陥密度が１０９／ｃｍ２未満、好ましくは裏面上において１０６／ｃｍ２未満の半導体材料層の成長を可能にする、格子定数及び結晶の質を有するように選択される。
【００３９】
結晶成長シード層の材料は、また、シード層の厚さが支持基板の厚さと比べて最早無視できないとき、その熱膨張係数の影響がより大きいことから、支持基板の熱膨脹係数に近い熱膨張係数を有するように選択されてもよい。その結果、構造は、それが受ける温度変化の間安定したままとなる。さらに、支持基板への結晶成長シード層の接合を安定化させるアニーリング工程は、材料の熱膨張係数の差がより小さいほど、より高温で実施されてもよい。
【００４０】
結晶成長シード層は、特に、例えば、ＧａＮエピタキシーに適合された、サファイア（Ａｌ２Ｏ３），単結晶シリコン，例えば、（１１１）Ｓｉ，単結晶ＳｉＣ，あるいは、二元，三元，又は四元の単結晶ＩＩＩ／ＶもしくはＩＩＩ／Ｎ材料から成ってもよい。エピタキシー用に調整された面の粗さは、数Å  ＲＭＳである。
【００４１】
良く知られているように、結晶成長シード層の性質に応じて、ＩＩＩ／Ｖ又はＩＩＩ／Ｎ半導体材料をベースとする、様々な二元，三元，又は四元の材料が形成されてもよい。本発明のエピタキシー用の複合構造は、特に、ＧａＮ，ＩｎＧａＮ，ＡｌＧａＮ，ＡｌＧａＩｎＮ，及び窒化インジウムＩｎＮのエピタキシャル成長のためのものである。
【００４２】
図２Ａ乃至図２Ｇは、本発明に係るエピタキシー用の複合構造の製造工程を説明するための概略断面図である。また、図３は、図２Ａ乃至図２Ｇにおいて実施される工程のフローチャートを示す図である。
【００４３】
本発明の一実施形態による、複合構造を製造し、次いで、半導体材料、ここではＩＩＩ／Ｎ材料の層をエピタキシーによって製造する方法を、図２Ａ乃至図２Ｇ及び図３を参照して以下に記載する。
【００４４】
これは図２Ａ乃至図２Ｇには示されていないが、支持基板及び結晶成長シード層は、それぞれ、それらの２つの表面上に、図１Ａ乃至図１Ｃにおいて意図的に強調して示されるＳＥＭＩ（商標）規格に準拠した面取り面（ｃｈａｍｆｅｒ）又は「縁部丸み付け（ｅｄｇｅ  ｒｏｕｎｄｉｎｇ）」を有する。
【００４５】
エピタキシー用の複合構造の製造は、支持基板を結晶成長シード層に接合させることによって開始される。この接合は、それら２つの要素の間を直接、又は接合層を介して分子付着させることによって実施される。
【００４６】
ウェハ接合の原理はそれ自体が良く知られており、さらに詳細には記載しない。ちなみに、分子付着による接合は、２つの表面を緊密に接触させる、すなわち特定の材料（接着剤、ワックス、低融点金属など）を使用せずに接触させることに基づき、２つの表面間の引力は、分子付着（互いに接合されるべき２つの表面の原子又は分子間の電子相互作用のための引力（ファンデルワールス力）全体によって誘発される接合）を引き起こすのに十分な強さである。
【００４７】
ここで示される実施形態では、接合層は、支持基板１０の１つの面と、ＩＩＩ／Ｎ材料の結晶成長シード層１１の１つの面との両方の面上に蒸着される（ステップＳ１、図２Ａ）。ここで記載される例では、支持基板１０は、多結晶窒化アルミニウム（ＡｌＮ）で作られ、結晶成長シード層１１はサファイア（Ａｌ２Ｏ３）で作られる。支持基板１０及び結晶成長シード層１１は、それぞれ１μｍの表面粗さを有する。
【００４８】
本実施形態にて使用される接合層１２ａ，１２ｂは、それぞれ、支持基板１０及び結晶成長シード層１１上に蒸着された酸化物接合層である。より正確には、ここでの接合層１２ａ，１２ｂは、ＬＰＣＶＤ（低圧化学蒸着法）によって、又はＰＥＣＶＤ（プラズマ促進化学蒸着法）によって形成された酸化シリコン（ＳｉＯ２）層である。しかし、接合層１２ａ，１２ｂは、また、ダイヤモンド層，ＳＯＧ（塗布ガラス）タイプのガラス層，ＡｌＮ層，窒化シリコン（Ｓｉ３Ｎ４など）層，又はＢＰＳＧ（ボロホスホシリケートガラス）酸化物層であってもよい（ＢＰＳＧ酸化物は、ボロン及びリンでドープされたシリケートガラスとして、当業者には良く知られている）。２つの接合層が使用される場合、より良好な付着を得るため、異なる接合材料を選択することが有利なことがある。例えば、Ｓｉ３Ｎ４層が、ＧａＮ結晶成長シード層１１上に蒸着され、それが、酸化シリコン層で覆われたサファイア支持基板に接合されてもよい。接合層（１つ又は複数）は、数十ｎｍ〜約１０μｍの厚さを有する。
【００４９】
接合層１２ａ，１２ｂが酸化物であるとき、結晶成長シード層１１と支持基板１０の間の接合力を増加させるため、必要であれば、接合前に、蒸着温度よりも高い温度で酸化物を緻密化するアニーリング工程が実施されてもよい。
【００５０】
酸化物接合層１２ａ，１２ｂの表面は、５Å  ＲＭＳ未満の表面粗さを得るため、また、結果としてその後の緊密な接触（ステップＳ２）をより容易にするため、ＣＭＰ（化学的機械的研磨）によって平坦化される。
【００５１】
次に、酸化物接合層１２ａ，１２ｂを緊密に接触させることによって、また、５００℃で約２時間安定化アニーリング工程を実施することによって、結晶成長シード層１１への支持基板１０のプラズマ型接合が実施されてもよい（図２Ｂ、ステップＳ４及びＳ５）。接合はプラズマ型であり、すなわち、酸化物接合層１２ａ，１２ｂの表面は、互いに緊密に接触するようにされる前にプラズマ処理される（ステップＳ３）。プラズマ処理により、特に、酸化物接合層１２ａ，１２ｂの接合性を増加させるため、それらの接合表面を活性化することが可能になる。したがって、酸化物接合層１２ａ，１２ｂの表面は、酸素，窒素，アルゴン，又は他のガスをベースとするプラズマに晒されてもよい。
【００５２】
この目的に使用される機器は、特に、元々はＣＣ−ＲＩＥ（容量結合型反応性イオンエッチング）又はＩＣＰ−ＲＩＥ（誘導結合プラズマ型反応性イオンエッチング）向けに設計された機器であってもよい。さらなる詳細については、例えば、非特許文献１を参照してもよい。
【００５３】
他の大気圧プラズマ機器、又はＥＣＲ（電子サイクロトロン共鳴）タイプもしくはヘリコンタイプの供給源を備えた機器も使用されてもよい。
【００５４】
実際には、プラズマ接合活性化は、一般に、事前にＲＣＡ洗浄作業などの化学洗浄作業を行い、その後、あらゆる粗さを平滑にするため化学的機械的研磨を行い、次に、数秒〜数分間にわたって表面をプラズマに晒すことを含んでいる。
【００５５】
上述した処理工程（Ｓ２乃至Ｓ５）は、また、当然ながら、酸化物層以外の接合層、特に、ダイヤモンド，ＡｌＮ，又は窒化シリコンから成る接合層を用いて実施されてもよい。
【００５６】
接合層１２ａ，１２ｂなしに支持基板１０と結晶成長シード層１１との間を接合する場合、上述したように、これら２つの要素の接合表面は、また、事前にプラズマ活性化されてもよい。これら２つの要素間の接合は、使用される材料の性質に応じて、親水性接合又は疎水性接合であってもよい。
【００５７】
図２Ｂに示されるように、接合後に得られるのは、支持基板１０、酸化物接合層１２ａ，１２ｂに相当する酸化物層１２、ならびに結晶成長シード層１１を含む複合構造である。
【００５８】
結晶成長シード層１１は、５０μｍの厚さまで薄化される（ステップＳ６，図２Ｃ）。この薄化作業は、結晶成長シード層１１の露出面のラップ仕上げ、及び／又は機械的研磨、及び／又は化学エッチングによって実施されてもよい。次に、結晶成長シード層１１の表面は、ＣＭＰによってエピタキシー用に調整されてもよい。結晶成長シード層１１の最終厚さは、面取り面又は縁部丸み付けがそれを超えて延びる厚さよりも大きくなるように選択され、それによって、結晶成長シード層１１の直径のあらゆる低減と、この機械的に脆弱な層が剥がれ落ちるあらゆるリスクとが回避される。一般に、結晶成長シード層１１の最終厚さは、約５〜１００μｍ、好ましくは５０μｍである。
【００５９】
したがって、エピタキシー用の構造を製造する間の、結晶成長シード層１１の直径のあらゆる低減を回避することにより、続いて形成されるエピタキシャル成長層の直径を最初に決定することが可能であるが、それは、この層が結晶成長シード層１１と同じ直径を有するようになるためである。例えば、標準的な直径（例えば、１００ｍｍ、２００ｍｍ、又は３００ｍｍ）を有するエピ層を得ることが望ましい場合、意図される標準的な直径を有するウェハから形成される結晶成長シード層を用いて、本発明によるエピタキシー用の構造を作成すれば十分である。
【００６０】
図２Ｃに示されるように、その結果得られるのは、支持基板１０、酸化物（ＳｉＯ２）接合層１２、及び薄化された結晶成長シード層１１を含む、エピタキシー用の複合構造１３である。この複合構造１３には、さらに、９００℃の温度で約１時間実施される、接合を安定化させる第２のアニーリング工程が施されてもよい（ステップＳ７）。
【００６１】
結晶成長シード層１１の薄化をいくつかの工程で実施することも可能であり、その間に、複合構造の接合力を改善するため、接合安定化アニーリング工程が実施されてもよい。例えば、２００℃での第１の接合安定化アニーリング工程の後、結晶成長シード層１１は、指定の厚さ、例えば、５００ミクロンまで薄化され、次に、他の安定化アニーリング工程が３００℃で１時間実施される。次に、４００ミクロンの厚さまで第２の薄化工程が実施され、続いて、他の安定化アニーリング工程が、その前のアニーリング工程よりも高い温度で、例えば、４００℃で実施される。結晶成長シード層の所望の接合力及び所望の厚さが達成されるまで、これらの工程が繰り返されてもよい。
【００６２】
以下の説明は、複合構造１３の結晶成長シード層１１を起源とする、ＩＩＩ／Ｎ単結晶材料のエピ層を作成するために行われる工程に関する。
【００６３】
形成されたＩＩＩ／Ｎ材料のエピ層は、自立型であるために十分な、すなわち、機械的支持体又は補強材を追加することなくそれ自体を支持することができる層を形成するのに十分な厚さを有さなければならない。この目的のため、ＩＩＩ／Ｎ材料の層が、１００μｍ〜１ｍｍ、好ましくは５００μｍ〜１ｍｍの厚さを有するまで、エピタキシャル成長が実施される。
【００６４】
ＩＩＩ／Ｎ材料の層は、少なくとも部分的にＨＶＰＥ（ハイドライド気相成長法）によって成長される。この種のエピタキシーは７００℃〜１１００℃の温度で実施される。
【００６５】
エピタキシャル成長は、ＩＩＩ／Ｎ材料の層が実質上自立型であるのに十分な厚さに達するまで継続され、その厚さに達すると支持基板１０から切り離される。
【００６６】
そのようなエピタキシーを実施する方法と、結晶成長シード層及びＩＩＩ／Ｎ材料の厚い層両方の個々のパラメータ及び方位とは、当業者には知られている。結晶成長シード層の結晶面によってエピタキシャル成長材料の結晶面が決まるので、結晶成長シード層の結晶方位を選択することによって、極性、非極性、又は半極性の材料を得ることが可能であり、それはＧａＮの場合に望ましいことがある。
【００６７】
本発明の代替実施形態では、ＩＩＩ／Ｎ材料の前記厚い層を成長させる前に、結晶成長シード層の材料及び／又はＩＩＩ／Ｎ材料の厚い層を作成するために後で使用される材料と同じ材料で作られた、核生成層（図面には図示なし）をエピタキシャル成長させる工程を実施することも可能である。しかし、この核生成層は、また、ＩＩＩ／Ｎ材料の厚い層及び／又は結晶成長シード層とは異なる性質のものであってもよい。例えば、厚いＧａＮ層をエピタキシャル成長させる前に、炭化シリコン（ＳｉＣ）結晶成長シード層上にＡｌＮ核生成層を蒸着することが可能である。結晶成長シード層上の核生成層は、バッファとして作用し、後で形成されるＩＩＩ／Ｎ材料の厚い層の結晶の質を改善することを可能にする。核生成層は１０ｎｍ〜１０μｍの厚さを有する。
【００６８】
この場合、また特にＧａＮの場合、この核生成層のエピタキシーは、ＭＯＣＶＤ（金属・有機化学気相成長法）によって、又はＭＢＥ（分子線エピタキシー）によって実施されてもよい。  
ＥＬＯ（エピタキシャル横方向成長）法を使用することも可能である。
【００６９】
ここに記載される実施形態では、ＧａＮ層のエピタキシャル成長は、８００℃の温度で、厚さ約１ｍｍのＧａＮ層１４を形成するのに十分な時間にわたって、ＨＶＰＥによってＡｌ２Ｏ３結晶成長シード層１１上において実施される（ステップＳ８、図２Ｄ）。
【００７０】
接合層１２が酸化物層であるとき、それは次に、支持基板１０を構造の残りの部分から分離するため、例えば、ＨＦ溶液を用いて化学エッチングを施される（ステップＳ９、図２Ｅ）。
【００７１】
ＧａＮ層１４上に残っている残留酸化物及び結晶成長シード層１１は、化学エッチングを施されることによって除去される（ステップＳ１０、図２Ｆ）。そのような材料を除去するための化学エッチング技術は、当業者には良く知られている。
【００７２】
結晶成長シード層、及び酸化物接合層がない場合は、任意に支持基板は、また、研磨によって機械的に除去されてもよい。
【００７３】
自立型ＧａＮ層は、平坦度を補正し、かつ／又はその後の使用のためには大き過ぎる「ウェハの反り」を有する傾向があるあらゆる領域を除去するため、両面ラップ仕上げによって研磨される。材料の２つの面は、５０ミクロン未満の反りを得るように同時に研磨される（最大の表面平行度は１５ミクロンの反りで達成される）。したがって、例えば、その後の使用において接合することができるように、表面の粗さを５Å未満の値まで低減するため、裏面に対して研磨工程を実施することが必要である（ステップＳ１１、図２Ｆ）。この研磨は、裏面上の欠陥密度を、所望の有用な変位密度、例えば、１０７／ｃｍ２未満、好ましくは１０６／ｃｍ２未満などまで低減する役割も果たす。最後に、この研磨は、両面ラップ仕上げ工程によって潜在的に加工硬化された表面下領域を除去する役割を果たす。
【００７４】
本来、非常に高い欠陥密度及び場合によってはクラックを有する、自立型ＧａＮ層１４の周辺部分１４ａも、最終的には層が１０６／ｃｍ２の最大欠陥密度を有するように、除去されてもよい（ステップＳ１２、図２Ｇ）。
【００７５】
層の両面上においてその周辺付近に面取り面又は丸み付けされた縁部を形成するため、調節作業も実施される。
【００７６】
本発明の他の実施形態によれば、エピタキシーによって形成された結晶成長シード層と半導体層の組み合わせが自立型であり得るような厚さを有する材料の薄層を得るため、エピタキシー用に調整された複合構造に対してエピタキシャル成長が実施される。半導体エピ層と結晶成長シード層を組み合わせた厚さは、１００μｍ〜１ｍｍ、好ましくは５００μｍ〜１ｍｍである。この場合、支持基板のみが除去される。その結果得られる構造は、所望の厚さに達するまで、薄層と同じ材料におけるエピタキシャル再成長に使用される。異なる材料を使用することも考えられる。本発明のこの実施形態の利点は、エピタキシャル再成長に、支持体の性質に起因する熱膨張係数の不整合歪みがないという点にある。
【００７７】
さらに、本発明によるエピタキシー用の複合構造は、支持基板１０と同じ直径を有する結晶成長シード層を用いて作成されてもよいが、結晶成長シード層の直径により、エピタキシーによって形成される半導体層の直径が決まるため、支持基板は、また、結晶成長シード層と異なる直径を有してもよい。エピ層が自立型であるために十分な厚さであるとき、周辺部分の除去を含む表面処理工程により、必要であれば、その直径を変更することが可能になる。
【００７８】
本発明の製造方法は、また、半導体材料の自立層の作成に限定されない。本発明の製造方法を使用して得られたエピタキシー用の複合構造は、また、特定の性質を有する最終基板上に移動されることが意図される薄層を成長させるのに使用されてもよい。本発明の複合構造は、また、自立型であってもよい様々な半導体材料の薄層のスタックを成長させるのに使用されてもよい。
【図面の簡単な説明】
【００７９】
【図１Ａ】従来のエピタキシー用の複合構造を示す概略断面図である。
【図１Ｂ】従来のエピタキシー用の複合構造を示す概略断面図である。
【図１Ｃ】従来のエピタキシー用の複合構造を示す概略断面図である。
【図２Ａ】本発明に係るエピタキシー用の複合構造の製造工程を説明するための概略断面図である。
【図２Ｂ】本発明に係るエピタキシー用の複合構造の製造工程を説明するための概略断面図である。
【図２Ｃ】本発明に係るエピタキシー用の複合構造の製造工程を説明するための概略断面図である。
【図２Ｄ】本発明に係るエピタキシー用の複合構造の製造工程を説明するための概略断面図である。
【図２Ｅ】本発明に係るエピタキシー用の複合構造の製造工程を説明するための概略断面図である。
【図２Ｆ】本発明に係るエピタキシー用の複合構造の製造工程を説明するための概略断面図である。
【図２Ｇ】本発明に係るエピタキシー用の複合構造の製造工程を説明するための概略断面図である。
【図３】図２Ａ乃至図２Ｇにおいて実施される工程のフローチャートを示す図である。
【図１Ａ】
2008303137.tif 000003
【図１Ｂ】
2008303137.tif 000004
【図１Ｃ】
2008303137.tif 000005
【図２Ａ】
2008303137.tif 000006
【図２Ｂ】
2008303137.tif 000007
【図２Ｃ】
2008303137.tif 000008
【図２Ｄ】
2008303137.tif 000009
【図２Ｅ】
2008303137.tif 000010
【図２Ｆ】
2008303137.tif 000011
【図２Ｇ】
2008303137.tif 000012
【図３】
2008303137.tif 000013