(57)【要約】【課題】  フェルミスレショルド電界効果（フェルミＦＥＴ）とその製造方法を改良する。【解決手段】  フェルミスレショルド電界効果型トランジスタは、ソース領域、ドレイン領域、そしてチャネル領域と同一の導電度型にある輪郭形成タブ領域を含む。この輪郭形成タブ領域は不均一な深さを持つ。この輪郭付けされたタブ（あるいは深さを変化させたタブ(coutoured tub)は、チャネル領域の下よりもソース領域と（または）ドレイン領域の下でのほうがより深くなっていることが好ましい。こうして、タブ・基板間接合は、チャネル領域の下よりもソース領域と（または）ドレイン領域の下でのほうがより深い。拡散容量はそれにより、一様な深さを持つタブと比較して減少し、その結果、低電圧において高い飽和電流が生み出される。輪郭付けされたタブは、ゲートをマスクとする基板への付加的な注入によって形成することができる。【選択図】  図１４
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【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板（２１）と、
前記半導体基板の一面（２１ａ）（以下、半導体基板面）にある空間的に離れた第２の導電型のソース領域（２３）及びドレイン領域（２４）と、
前記半導体基板の前記半導体基板面において、前記空間的に離れたソース領域とドレイン領域との間にある前記第２の導電型のフェルミチャネル領域（３６）と、
前記半導体基板の前記半導体基板面にある前記第２の導電型のフェルミタブ領域（２２′）と、
前記空間的に離れたソース領域とドレイン領域との間の、前記半導体基板面上にあるゲート絶縁層（２６）と、
前記ソース領域、前記ドレイン領域、そして前記ゲート絶縁層をそれぞれ接触させるためのソース接触子（３１）、ドレイン接触子（３２）、及びゲート接触子（２９）と、を備えた電界効果型トランジスタであって、
前記フェルミタブ領域は、第１の所定の深さ（Ｙ1）にわたって前記半導体基板面から前記空間的に離れたソース領域及びドレイン領域の少なくとも一つの領域の下方にまで延長するとともに、前記第１の所定の深さよりも小さい第２の所定の深さ（Ｙ2）にわたって前記半導体基板面から前記フェルミチャネル領域の下方にまで延長し、さらに前記フェルミチャネル領域（３６）の深さは、第３の所定の深さ（Ｙf）であって前記第２の所定の深さ（Ｙ2）よりも小さいことを特徴とするフェルミスレショルド電界効果型トランジスタ（２０′）。
【請求項２】
前記フェルミチャネル領域が第３の所定の深さ（Ｙf）にわたって前記半導体基板面から延長するとともに、前記第２の所定の深さは、前記第３の所定の深さにおいて生成される前記半導体基板面に垂直な静電場がゼロとなるように選択されていることを特徴とする請求項１に記載のフェルミスレショルド電界効果型トランジスタ。
【請求項３】
前記第２の所定の深さは、前記半導体基板のフェルミ電位の２倍の当該電界効果型トランジスタのスレショルド電圧が生成されるように選択されることを特徴とする請求項１に記載のフェルミスレショルド電界効果型トランジスタ。
【請求項４】
前記フェルミチャネル領域は、第３の所定の深さ（Ｙf）にわたって前記半導体基板面から延長するとともに、前記第２の所定の深さは、前記第２の導電型のキャリアが前記ソース領域から前記ドレイン領域まで前記フェルミチャネル領域内を流れ、当該電界効果型トランジスタのスレショルド電圧を越えた電圧が前記ゲートに印加される際に前記第３の所定の深さから前記半導体基板面に向けて延長するように選択されることを特徴とする請求項１に記載のフェルミスレショルド電界効果型トランジスタ。
【請求項５】
前記フェルミチャネル領域が第３の所定の深さ（Ｙf）にわたって前記半導体基板面から延長するとともに、前記第２の所定の深さと前記第３の所定の深さの少なくとも一つが、前記第２の導電型のキャリアが前記フェルミチャネル領域内を前記ソース領域から前記ドレイン領域まで前記半導体基板面の下を、前記フェルミチャネル領域内に反転層を生成することなく、流れることができるように選択されることを特徴とする請求項１に記載のフェルミスレショルド電界効果型トランジスタ。
【請求項６】
前記第１の所定の深さは、前記ソース接触子にゼロバイアスが印加された際に、前記第１の所定の深さと前記ソース領域との間で前記フェルミタブ領域を空乏化するように選択されることを特徴とする請求項１に記載のフェルミスレショルド電界効果型トランジスタ。
【請求項７】
前記第１の所定の深さは、前記ドレイン接触子にゼロバイアスが印加された際に前記第１の所定の深さと前記ドレイン領域との間で前記フェルミタブ領域を空乏化するように選択されることを特徴とする請求項１に記載のフェルミスレショルド電界効果型トランジスタ。
【請求項８】
前記半導体基板が、前記フェルミタブに隣接した、一様なドーピング濃度でドープされた第１の導電型であることを特徴とする請求項１に記載のフェルミスレショルド電界効果型トランジスタ。
【請求項９】
前記半導体基板はドーピング濃度Ｎｓｕｂ でドープされ、絶対ケルビン温度Ｔでの固有なキャリア濃度ｎi と誘電率εsとを有するとともに、前記フェルミタブ領域はドーピング濃度Ｎtubでドープされ、前記ソース領域は第４の所定の深さＸj にわたって前記半導体基板面から延長し、前記第１の所定の深さは、ｑ＝１．６×１０-19クーロン、ｋ＝１．３８×１０-23ジュール／絶対ケルビン温度、としたとき、
【数１】
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に等しいことを特徴とする請求項１に記載のフェルミスレショルド電界効果型トランジスタ。
【請求項１０】
第２の導電型の半導体基板の中に、該半導体基板の一面（以下、半導体基板面）（２１ａ）から該半導体基板面からの所定の深さ（Ｙ2）まで延長する第１の導電型のフェルミタブ（２２）と、前記半導体基板面における前記フェルミタブの一部の上にゲート（２８）を形成するステップと、
前記第１の導電型の第１イオン（６２）を前記半導体基板面に向けて、前記所定の深さよりも大きな深さ（Ｙ1 ）まで注入するとともに、その際、前記フェルミタブ及び前記第１イオンが不均一なフェルミタブの深さを有する輪郭形成フェルミタブ（２２′）を形成するように前記ゲートがその下の前記半導体基板への前記第１イオンの注入をマスクするようにしたステップと、
前記第１の導電型の第２イオン（６３）を前記半導体基板面に向けて注入するとともに、その際、前記フェルミタブ内にソース領域（２３）及びドレイン領域（２４）を形成するように前記ゲートがその下の前記半導体基板への前記第２イオンの注入をマスクするようにしたステップと、
を含む、フェルミスレショルド電界効果型トランジスタの製造方法。
【請求項１１】
前記第２イオンを注入するステップが前記第１イオンを注入するステップに先立って行われることを特徴とする請求項１０に記載のフェルミスレショルド電界効果型トランジスタの製造方法。
【請求項１２】
前記第１イオンを注入するステップは、前記第１の導電型にある所定のイオン種をある照射量とエネルギで注入するステップを含むとともに、前記第２イオンを注入するステップは、前記所定のイオン種を第２の照射量とエネルギで注入するステップを含むことを特徴とする請求項１０に記載のフェルミスレショルド電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［関係出願のクロス・リファレンス］
本出願は、１９９３年２月２３日に出願された米国特許出願番号第０８／０３７，６３６号、現在では米国特許第５，３７４，８３６号の一部継続出願である。また、この米国特許自身、１９９２年１１月１８日に同時継続出願された米国特許出願番号第０７／９７７，６８９号、現在では米国特許第５，３６９，２９５号の一部継続出願である。さらにこの米国特許自身、１９９２年１月２８日に出願された米国特許出願番号第０７／８２６，９３９号、現在では米国特許第５，１９４，９２３号の継続出願である。これらすべての先願の開示はその全体を引用することにより本明細書の一部をなすものとする。
【０００２】
［発明の分野］
本発明は一般的に電界効果型デバイス、特に高電流を生み出すことのできる集積回路電界効果型トランジスタに関する。
【背景技術】
【０００３】
［発明の背景］
電界効果型トランジスタ（ＦＥＴ）は、論理デバイス、メモリデバイス、そしてマイクロプロセッサのような、超大規模集積化（ＶＬＳＩ（very large scale integration））及び極超大規模集積化（ＵＬＳＩ（ultra large scale integration））応用のための主能動デバイスになっている。それは集積回路ＦＥＴがその性質から高インピーダンス、高密度、そして低電力の装置であることが理由である。多くの研究開発は、ＦＥＴの速度と集積密度の改善に焦点を置くとともに、その電力消費を減少させることにも焦点を置いてきた。
【０００４】
高速、高性能ＦＥＴトランジスタについては共同出願者であるヴァイナル（Albert．W．Vinal）による、ともに「フェルミスレショルド電界効果型トランジスタ（Fermi Threshold Field Effect Transistor）」と題された米国特許第４，９８４，０４３号及び米国特許第４，９９０，９７４号に開示されている。またこれらはともに本発明の譲り受け人に譲り渡されている。
【０００５】
これらの特許は、デバイスのスレショルド電位を半導体物質のフェルミ電位の２倍に設定することにより、反転を必要としないエンハンスメントモードで動作する酸化金属半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）を記述している。当業者にはよく知られているように、フェルミ電位は、半導体物質におけるエネルギ状態の一電子による占有確率が１／２である電位として定義される。上記ビナルの特許に記述されているように、スレショルド電位がフェルミ電位の２倍に設定されると、酸化物の厚み、チャネル長、ドレイン電圧、そして基板ドーピングに対するスレショルド電位の依存性は実質的に消滅する。さらに、スレショルド電位がフェルミ電位の２倍に設定されるとき、基板面における酸化物とチャネルとの間の垂直電場は最小化され、そして実際には実質ゼロとなる。チャネルにおけるキャリア移動度はそれによって最小化され、ホットエレクトロン効果が大きく減少した高速デバイスへと導かれる。デバイス性能は実質的にデバイスの大きさに依存しない。
【０００６】
既知のＦＥＴデバイスと比較してフェルミスレショルドＦＥＴは大きな改善であるにもかかわらず、フェルミデバイスにはその静電容量を低下させる必要があった。ともにヴァイナル（Albert．W．Vinal）による、「減少したゲートと拡散容量を有するフェルミスレショルド電界効果型トランジスタ（Fermi Threshold Field Effect Transistor with Reduecd Gate and Diffusion Capacitance）」と題された米国特許出願番号第０７／８２６，９３９号と米国特許出願番号第０７／９７７，６８９号によれば、キャリア伝導をサポートするために半導体表面で生成される反転層（inversion layer）を要求することなく、伝導キャリアがゲート下の基板内部の所定の深さでのチャネル内を流れることを許されたフェルミＦＥＴデバイスが記述されている。従って、チャネル電荷の平均的深さは、半導体基板の誘電率がゲート容量の一部として含まれることを要求する。それ故に、ゲート容量は実質的に減少される。
【０００７】
上記特許出願に記述されているように、低容量フェルミＦＥＴは、所定の深さ、基板の導電度型とは逆の導電度型、そしてドレイン及びソースと同一の導電度型を有するフェルミタブ（Fermi-tub）領域を使って実現されることが好ましい。フェルミタブ領域は、基板表面から下方に所定の深さにまで延長され、ドレイン・ソース間拡散はタブ境界の内部にあるフェルミタブの中に形成される。フェルミタブは、その中のソース、ドレイン、チャネル、そしてフェルミタブがすべてドープされた同一の導電度型で、しかし、異なったドーピング濃度にある、単一接合トランジスタを形成する。それによってフェルミタブを含んだ低容量フェルミＦＥＴが提供される。フェルミタブを含んだ低容量のフェルミＦＥＴを、ここでは、「低容量フェルミＦＥＴ」、あるいは「タブＦＥＴ(tub-FET)」と呼ぶことにする。
【０００８】
既知のＦＥＴと比較して、フェルミＦＥＴと低容量フェルミＦＥＴが大きく改善されたにもかかわらず、まだ低電圧におけるフェルミＦＥＴの動作に改善の必要が残されている。当業者にはよく知られているように、現在、一般的に、５ボルト、３ボルト、１ボルト以下のような電源で動作する低電力ポータブルかつ（または）バッテリ電源のデバイスに対する強い要請がある。
【０００９】
不幸にも、動作電圧が減少するにつれ、ＦＥＴデバイスはまた、回路速度を決定する飽和電流に対するドレイン電圧の比を向上させるため、一般的にチャネル長を減少せざるを得ない状況にある。しかしながら、ＦＥＴデバイスのチャネル長を、収率を許容できる範囲に保ちながら減少させることは困難である。
【００１０】
特に、ある与えられたチャネル長に対して、動作電圧を低下させれば横方向の電場が線形的に減衰する。非常に低い動作電圧において、横方向の電場はチャネル内のキャリアが飽和電流に達することが妨げられるほど低いものとなる。この結果、有効なドレイン電流が急激に降下する。ドレイン電流の効果の急激な降下によって、ある与えられたチャネル長に対して有効な回路速度を得るための電圧減少が制限される。
【００１１】
１９８８年５月１１日付けのドイツ出願番号第３７３７１４４号(ヒューレットパッカード社（Hewlett Packard Company）)には、不純物濃度が減少した付加的な領域を含む電界効果型トランジスタが記述されている。
【００１２】
１９９１年３月６日付けの英文日本特許抄録集(Patent Abstracts of Japan)第０１５巻０９４号（Ｅ−１０４１）と１９９０年１２月１９日付けの日本国特許公開公報(JP A)第０２，３０５，４４３号（三洋電機株式会社）には電界効果型トランジスタのドレイン近傍に形成された低濃度ｎ型層が記述されている。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
以上のことから、本発明の目的はフェルミスレショルド電界効果（フェルミＦＥＴ）とその製造方法を改良することである。
【００１４】
本発明の他の目的は、比較的低い動作電圧で高電流を発生させることができるフェルミＦＥＴとその製造方法を改良することである。
【課題を解決するための手段】
【００１５】
これらの目的と他の諸目的は、本発明によれば、深さが一様でない輪郭形成されたフェルミタブ領域を含むフェルミＦＥＴによって提供される。特に、フェルミタブはチャネル領域の下よりもソースとドレイン領域（あるいはこれらのいずれか）の下での方がより深くなっている。こうして、タブ・基板間接合はチャネル領域の下よりもソースおよび／またはドレイン領域の下での方がより深くなっている。拡散容量はそれによって、深さが一様なフェルミタブを含んだフェルミＦＥＴの場合よりも減少し、その結果、高飽和電流は低電圧で発生する。当業者は、この輪郭形成タブフェルミＦＥＴ(contoured tub Fermi FET)はまた、たとえば、５ボルトより大きな動作電圧といった高電圧にも適用させることができることが理解できるであろう。
【００１６】
特に、本発明による輪郭形成タブ・フェルミスレショルドＦＥＴは、第１の導電度型の半導体基板と、基板表面側における第２の導電度型の空間的に離れたソース及びドレイン領域とを含む。第２の導電度型のチャネル領域はまた、空間的に離れたソース及びドレイン領域の間の基板表面側の半導体基板内に形成される。第２の導電度型のタブ領域はまた、基板表面側の半導体内に含まれる。タブ領域の第１の所定の深さは基板表面から空間的に離れたソース及びドレイン領域の少なくとも一つの領域下にまで延長され、タブ領域の第２の所定の深さは基板表面からチャネル領域下にまで延長される。第２の所定の深さは第１の所定の深さよりも小さい。ゲート絶縁層、ソース接触子、ドレイン接触子、そしてゲート接触子もまた含まれる。基板接触子もまた含めることができる。
【００１７】
好ましくは、第２の所定の深さ、つまりチャネルに隣接する輪郭付けされたタブ(contoured tub)の深さ、は上記出願第０８／８２６，９３９号と出願第０７／９７７，６８９号に定義されたようなフェルミＦＥＴ基準を満足するように選択する。特に、第２の所定の深さをチャネルの底での基板表面に垂直な静電場成分がゼロとなるように選択する。第２の所定の深さはまた、電界効果型トランジスタに対するスレショルド電圧が半導体基板のフェルミ電位の２倍になるような選択することも可能である。第１の所定の深さ、つまりソース及び（または）ドレイン領域に隣接する輪郭付けされたタブ領域の深さを、ソース及び（または）ドレイン接触子にゼロバイアスが印加されたときに、ソース及び（または）ドレイン領域の下でのタブ領域を空乏化するように選択することが好ましい。
【００１８】
本発明による輪郭付けされたタブあるいは深さを変化させたタブ(contoured tub)は、タブの深さが一様であるフェルミＦＥＴと比較すると、付加的なイオン注入ステップによって形成することができる。まず最初に第１の導電度型のタブを、第２の導電度型の半導体基板の中に基板表面から所定の深さまで延長させて形成する。タブを形成する中で、標準的な界磁酸化物領域をマスクとして使用することができる。ゲートはその後、基板表面におけるタブの一部分の上に形成される。第１の導電度型の第１のイオンを基板表面側内部の所定の深さより大きな深さで注入する。このときゲート下の基板内部への第１のイオンの注入をゲートがマスクする。タブ及び第１のイオンはそれによって不均一な深さを持った輪郭付けされたタブを形成する。第１の導電度型の第２のイオンをゲート下の基板内部に向かって注入し、ソース及びドレイン領域を形成する。このときゲート下の基板内部への第２のイオンの注入をゲートがマスクする。輪郭付けされたタブを形成するための第１のイオン注入ステップよりも先にソース及びドレイン領域を形成するための第２のイオンの注入ステップを行えることは理解できるであろう。第１のイオン注入ステップと第２のイオンの注入ステップは両方とも異なった照射量とエネルギにある同一のイオン種を使用するのが好ましい。しかしながら、異なったイオン種も使用しても構わない。
【００１９】
従って、半導体基板・フェルミタブ間接合はソース及び（または）ドレイン領域から引き離される。このために拡散容量が減少し、それにより低電圧における輪郭形成タブフェルミＦＥＴの速度が増大する。フェルミタブをソース領域とドレイン領域の両方あるいはいずれかの下で輪郭を描くことができる。輪郭付けされたタブはまた、米国特許出願番号第０８／０８３７，６３６号のゲート側壁スペーサ及び基板接触子とともに使用することができる。それによって、低電圧作動に特に適したフェルミＦＥＴが提供される。
【発明を実施するための最良の形態】
【００２０】
［詳細な説明］
以下、図面を参照しながら本発明の好ましい実施形態を詳細に説明する。本発明は、しかしながら、多数の実施形態が可能であり、ここに説明される実施形態に限定されるものとして解釈すべきではない。むしろ、ここに説明される実施形態は、開示が詳細かつ完全であるように、そして当業者にとって本発明の範囲を十分に把握できるものであるように提供される。なお、図面の中では、層の厚さや領域は分かりやすくするために誇張されている。また、全体を通して、類似の構成要素には等しい番号が与えられている。
【００２１】
本発明による輪郭形成タブ・フェルミスレショルド電界効果型トランジスタ(contoured tub Fermi Threshold FET transistor)の記述の前に、米国特許出願番号第０８／０３７，６３６号の高電流フェルミスレショルド電界効果型トランジスタとともに、米国特許出願番号第０７／８２６，９３９号と米国特許出願第０７／９７７，６８９号の減少したゲート及び拡散容量を有するフェルミスレショルド電界効果型トランジスタ（「低容量フェルミＦＥＴ」あるいは「タブＦＥＴ」とも呼ばれる）を説明する。より完全な記述はこれらの出願に記載されており、その全体を引用することによりその開示の一部をなすものとする。低容量フェルミＦＥＴを記述した後に、本発明による高電流フェルミＦＥＴを、低漏れ電流短チャネルフェルミＦＥＴとともに記述する。
【００２２】
［減少したゲート容量及び拡散容量を有するフェルミＦＥＴ］
以下、フェルミタブ(Fermi tub)を含む低容量フェルミＦＥＴを概観する。さらに詳細については出願第０７／８２６，９３９号と出願第０７／９７７，６８９号を参照する。
【００２３】
従来のＭＯＳＦＥＴデバイスは、キャリア伝導をサポートするために半導体表面で生成される反転層を必要とする。反転層の深さは一般的に１００Å以下である。こうした環境下では、ゲート容量は本質的に、厚さによって分かたれるゲート絶縁層の誘電率である。言い換えると、チャネル電荷は、基板の誘電性の効果がゲート容量を決定する上で重要ではないほど基板表面に接近している。
【００２４】
伝導キャリアがゲート下のチャネル領域内に閉じ込めれている場合は、ゲート容量を低下させることができる。ただしここで、ゲート容量を計算するにはチャネル電荷の平均的深さは基板の誘電率を含めることを必要とする。一般的に、低容量フェルミＦＥＴのゲート容量は以下の式で与えられる。
【数１】
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【００２５】
ここで、Ｙfはフェルミチャネルと呼ばれる伝導チャネルの深さ、ｅsは基板の誘電率、そしてβは基板表面下のフェルミチャネル内を流れるチャージの平均的深さを決定する因子である。βは、ソースからチャネルに流されたキャリアの深さ依存性に依存する。低容量フェルミＦＥＴに対し、
【数２】
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である。ＴOXはゲート酸化物層の厚さ、ｅiはその誘電率である。
【００２６】
低容量フェルミＦＥＴは、所定の深さのフェルミタブ領域を含む。ただし、このタブは基板の導電度型とは逆の導電度型で、ドレインとソースの導電度型と同一の導電度型にある。フェルミタブは基板表面から下方に所定の深さまで延長し、ドレイン・ソース間拡散はフェルミタブ境界内にあるフェルミタブ領域内に形成される。好ましいフェルミタブの深さはフェルミチャネルの深さＹfと空乏の深さＹoとの和である。所定の深さＹfと幅Ｚを有するフェルミチャネル領域は、ドレイン・ソース拡散の間に延長される。フェルミチャネルの導電性はゲート電極に印加された電圧によって制御される。
【００２７】
ゲート容量は主にフェルミチャネルの深さとフェルミチャネルにおけるキャリア分布によって決定され、比較的、ゲート酸化物層の厚さとは独立している。拡散容量は、フェルミタブの深さと基板内での空乏の深さＹoとの和と、拡散の深さＸdとの間の差に逆比例的に依存している。拡散の深さは好ましくはフェルミタブの深さＹtubよりも小さいほうがよい。フェルミタブ領域に対するドーパントの濃度は好ましくは、フェルミチャネルの深さがＭＯＳＦＥＴにおける反転層の３倍よりも大きいことが許されるように選択される。
【００２８】
従って、低容量フェルミＦＥＴは第１の表面を有する第１の導電度型の半導体基板と、第１の表面における半導体基板内の第２の導電度型のフェルミタブ領域と、第１の表面におけるフェルミタブ領域内の空間的に離れた第２の導電度型のソース及びドレイン領域と、そして空間的に離れたソース及びドレイン領域の間の第１の表面におけるフェルミタブ内の第２の導電度型のチャネルと、を含む。チャネルは第１の表面から第１の所定の深さ（Ｙf）を延長し、タブはチャネルから第２の所定の深さ（Ｙo）を延長する。ゲート絶縁層は空間的に離れたソース及びドレイン領域の間の第１の表面における基板上に与えられる。ソース電極、ドレイン電極、及びゲート電極は、ソース領域、ドレイン領域、及びゲート絶縁層をそれぞれ電気的に接触させるために与えられる。
【００２９】
電界界効果型トランジスタのスレショルド電圧がゲート電極に印加される際、少なくとも第１及び第２の所定の深さが、第１の深さにおいて第１の表面に垂直な静電場成分がゼロとなるように選択される。第１及び第２の所定の深さはまた、電界界効果型トランジスタのスレショルド電圧を越える電圧がゲート電極に印加される際に、第２の導電型のキャリアが第１の所定の深さから第１の表面に向かって延長するとともに、チャネル内をソースからドレインに流れるように選択される。キャリアは、ソース領域からドレイン領域に向かって第１の表面の真下を、フェルミタブ内に反転層を生成することなく、流れる。第１及び第２の所定の深さはまたゲート絶縁層に隣接する基板表面で、基板接触子と基板との間の電圧とポリシリシリコンゲート電極とデート電極との間の電圧との和に等しくかつ
逆の電圧が生み出されるよう選択される。
【００３０】
基板が、ドーピング密度Ｎsでドープされ、絶対ケルビン温度Ｔで固有キャリア濃度Ｎiと誘電率ｅsを持ち、電界効果型トランジスタが基板を電気的に接触させるための基板接触子を含み、そしてチャネルが第１の所定の深さＹfを基板表面から延長し、フェルミ領域が第２の所定の深さＹoをチャネルから延長し、フェルミタブ領域がＮsのα因子倍の濃度のドーピング濃度でドーピングされ、ゲートが電極がドーピング密度Ｎpでドーピングされた第１の導電度型のポリシリコン層を含むとき、第１の所定の深さ（Ｙf）は以下の式に等しい。
【数３】
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【００３１】
ここで、ｑは１．６×１０-19クーロン、そしてＫは１．３８×１０-23ジュール／絶対ケルビン温度を表す。第２の所定の深さ（Ｙo）は以下の式で与えられる。
【数４】
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【００３２】
ここで、φsは２φf＋ＫＴ／ｑｌｎαに等しく、φfは半導体基板のフェルミ電位である。
【００３３】
［高電流フェルミＦＥＴ構造］
いま図１を参照すると、そこには米国特許出願番号第０８／０３７，６３６号によるＮチャネル高電流フェルミＦＥＴが示されている。当業者であれば、Ｎ領域及びＰ領域の導電性を逆転させれば、Ｐチャネル高電流フェルミＦＥＴが得られることは理解できるであろう。
【００３４】
図１に示されたように、高電流フェルミＦＥＴは、第１の導電型の、ここではＰ型の、基板表面２１ａを含む半導体基板２１の中で製造される。第２の導電型の、ここではＮ型の、フェルミタブ領域２２は表面２１ａにおいて基板２１の中に形成される。第２の導電型の、ここではＮ型の、空間的に離れたソース、ドレイン領域２３、２４はそれぞれ表面２１ａにおいてフェルミタブ２２の中に形成される。当業者であれば、ソース、ドレイン領域を表面２１ａの中のトレンチ（細長い溝）の中に形成することもできることは理解できるであろう。
【００３５】
ゲート絶縁層２６は、空間的に離れたソース、ドレイン領域２３、２４の間の、表面２１ａにおける基板２１の中に形成される。当業者であれば、ゲート絶縁層は一般的にシリコン酸化物でよいことは理解できるであろう。しかしながら、窒化ケイ素及びその他の絶縁体で置き換えることができる。
【００３６】
ゲート電極はゲート絶縁層２６上、基板２１とは逆側に形成される。ゲート電極は第１の導電型の、ここではＰ型の、多結晶シリコン（ポリシリコン）のゲート電極層２８を含むことが好ましい。導体ゲート電極層、一般的には金属ゲート電極層２９、はポリシリコンゲート電極２８の上、ゲート絶縁層２６とは逆側に形成される。ソース電極３１及びドレイン電極３２はまた、それぞれソース領域２３及びドレイン領域２４の上に形成される。
【００３７】
第１の導電型の、ここではＰ型の、基板接触子３３はまた、示されたようにフェルミタブ２２の内側の、あるいはタブの外側のいずれかにおける基板２２中に形成される。示されたように、基板接触子３３はドーピングされた第１の導電型、ここではＰ型、であり、比較的重くドーピングされた領域３３ａと比較的軽くドーピングされた領域３３ｂを含む。基板電極３４によって基板への接触が完成される。
【００３８】
図１に関して以上のように記述された構造は、米国特許出願番号第０７／９７７，６８９号及び米国特許出願番号第０７／８２６，９３９の低容量フェルミＦＥＴに対応している。すでにこれらの出願の中で記述されているように、チャネル３６はソース領域２３とドレイン領域２４の間に形成される。図１にＹfで表されたこのチャネルの、表面２１ａからの深さと、図１にＹo で表されたこのチャネルの底からフェルミタブ２２の底までの深さは、基板２１、タブ領域２２、そしてポリシリコンゲート電極２８のドーピングレベルを一緒に加えて、上記式２と式３の関係を使用して高性能かつ低容量電界効果型トランジスタを提供することができるように選択される。
【００３９】
なおも図１を参照すると、第２の伝導型の、ここではＮ型の、ソースインジェクタ領域３７ａは、ソース領域２３に隣接し、ドレイン領域と対向するようにするように与えられる。以下に説明されるように、ソースインジェクタ領域は、キャリアがチャネル３６に流される深さを制御することによって高電流フェルミＦＥＴを提供する。ソースインジェクタ領域３７ａはただソース領域２３とドレイン領域２４との間で延長することのみできる。図１に示されているように、ソースインジェクタ領域はソース領域２３を取り囲んでソースインジェクタタブ領域３７を形成するようにすることが好ましい。ソースインジェクタタブ領域３７はソース領域２３を、側面及び底面部の上で十分に取り囲むことができる。この他には、ソースインジェクタタブ領域３７はソース領域２３を側部で取り囲み、ソース領域２３がソースインジェクタタブ領域３７を通って底部まではみ出すようにすることができる。なお他に、ソースインジェクタ領域３７ａは基板２１内部に向かって、フェルミタブ２２と基板２１との接合部まで延長することができる。ドレインインジェクタ領域３８ａ、好ましくはドレイン領域２４を囲むドレインインジェクタタブ領域３８、もまた提供されることが好ましい。
【００４０】
ソースインジェクタ領域３７ａ及びドレインインジェクタ領域３８ａ、あるいはソースインジェクタタブ領域３７及びドレインインジェクタタブ領域３８はドーピングされた第２の導電型、ここではＮ型、であることが好ましい。このときのドーピングのレベルは、フェルミタブ２２の比較的低いドーピングレベルとソース２３とドレイン２４の比較的高いドーピングレベルとの中間的がよい。従って、図１に示されたように、フェルミタブ２２はＮ型として設計され、ソース及びドレインインジェクタタブ領域３７、３８はＮ＋型、そしてソース及びドレイン領域２３、２４はＮ＋＋型として設計される。こうして単一接合トランジスタは形成される。
【００４１】
高電流フェルミＦＥＴは、既存のＦＥＴの約４倍の駆動電流を提供する。ゲート容量は従来のＦＥＴデバイスのゲート容量の約半分である。ソースインジェクタタブ領域３７のドーピング濃度はチャネル３６に流されたキャリアの深さを制御する。このキャリアの深さは一般的に約１０００Åである。ソースインジェクタタブ領域３７のドーピング濃度は一般的に２Ｅ１８であり、少なくとも、注入された大多数のキャリアに対して望まれた最大深さ以上の深さを持っていることが好ましい。他に、以下において記述されるように、ソースインジェクタタブ領域３７は、サブスレショルド漏れ電流を最小化するために、フェルミタブ領域２２と同程度の深さまで延長することができる。チャネル３６に流されたキャリアの濃度はドレインに対向するソースインジェクタ領域３７ａのドーピング濃度を
越えることができないことが示されることになる。ドレインに対向するソースインジェクタ領域部分の幅は一般的に０．０５〜０．１５マイクロメータ（μｍ）の範囲にある。ソース及びドレイン領域２３、２４のドーピング濃度は一般的に１Ｅ１９以上である。フェルミタブ２２の深さ（＝Ｙf＋Ｙo）は近似的に２２００Åで、ドーピング濃度は近似的に１．８Ｅ１６である。
【００４２】
図１に示されているように、高電流フェルミＦＥＴ２０はまた、基板表面２１ａ上にゲート側壁スペーサ４１を含んでいる。このゲート側壁スペーサは、ソースインジェクタ領域３７ａの隣接部からポリシリコンゲート電極２８の隣接部まで延長する。ゲート側壁スペーサ４１はまた、ドレインインジェクタ領域３８ａの隣接部からポリシリコンゲート電極２８の隣接部まで延長していることが好ましい。特に、図１に示されているように、ゲート側壁スペーサ４１はポリシリコンゲート電極側壁２８ａから延長し、ソース及びドレインインジェクタ領域３７ａ、３８ａの上にそれぞれのしかかっている。ゲート側壁スペーサ４１はポリシリコンゲート電極２８を取り囲んでいることが好ましい。また、以下に記述されるように、ゲート絶縁層２６は基板表面２１ａで、ソースインジェクタ領域３７ａ上及びドレインインジェクタ領域３８ａ上に向けて延長し、ゲート側壁スペーサ４１はまた、ソースインジェクタ領域３７上及びドレインインジェクタ領域３８上に向けて延長していることが好ましい。
【００４３】
ゲート側壁スペーサ４１はフェルミＦＥＴ２０のピンチオフ電圧を低下させ、その飽和電流を以下に記述される方法で増大させる。ゲート側壁スペーサはゲート絶縁層２６の誘電率よりも大きな誘電率を持つ絶縁体であることが好ましい。こうして、たとえば、ゲート絶縁層２６がケイ素酸化物である場合、ゲート側壁スペーサは窒化ケイ素であることが好ましい。ゲート絶縁層２６が窒化ケイ素である場合、ゲート側壁スペーサは窒化ケイ素の誘電率よりも大きな誘電率を持つ絶縁体であることが好ましい。
【００４４】
図１に示されているように、ゲート側壁スペーサ４１はまたそれぞれソース、ドレイン領域２３、２４の上に向けて延長することができる。そして、ソース、ドレイン電極３１、３２をそれぞれ、ゲート側壁スペーサ領域の延長の中に形成することができる。普通の界磁酸化物あるいは他の絶縁体４２領域はソース接触子、ドレイン接触子、そして基板接触子を分離する。ゲート側壁スペーサ４１の外側表面４１ａは断面図の中で曲線を描いているように描かれているが、三角形の断面を描くような直線的外部表面、あるいは方形の断面を描くような直角外部表面といったような他の形状も可能であることは当業者であれば理解できるであろう。
【００４５】
［０．８μｍ高電流フェルミＦＥＴの設計］
いま図２Ａ〜２Ｃを参照して、図１に示されたような０．８μｍチャネルの高電流フェルミＦＥＴを設計するための好ましいドーピング見通し及び形状を説明する。Ｎ及びＰチャネルＦＥＴは両方とも同様な方法で製造できることは当業者であれば理解できるであろう。図２Ａ〜２Ｃは、図５Ｂと５Ｃに示されたドレイン電流特性を導く０．８μｍチャネル長デバイスを提供するための、Ｎチャネル高電流フェルミＦＥＴのドーピング見通しを示したシュミレーション結果である。多数の既知技術を使って、いかにこれらのドーピング見通しを達成するかは、当業者にはよく知られている。
【００４６】
図２Ａ〜２Ｃの例では、ポリシリコンゲート電極２８のＰ型ドーピング濃度はＰまたはＮチャネルＦＥＴのいずれかに対して２Ｅ１９である。ＳｉＯ２のゲート絶縁層２６は厚さは１４０Åである。ポリシリコンのゲート電極２８の厚さは３０００Åである。ゲート側壁スペーサ４１の高さはまた３０００Åであり、ゲート側壁スペーサ４１は窒化ケイ素から製造される。ドレインに対向しているソースインジェクタタブ領域部分３７ａの幅は約０．１マイクロメータ（μｍ）であり、ゲート絶縁層２６はこの領域を約０．０５マイクロメータ（μｍ）分オーバラップしている。
【００４７】
図２Ａを参照すると、そこには図１の２Ａ−２Ａ′線に沿った、面２１ａに対して垂直方向の、ソース２３を中心としたドーピング見通しが示されている。グラフが適用された領域はまた図２Ａの水平軸の最上位においてラベル付けされている。示されているように、ゲート側壁スペーサ４１は約１４０Åの厚さを有し、ソース領域２３は面２１ａから約２０００Åの深さを有する。ソースインジェクタタブ領域３７は面２１ａから約２０００Åの深さを有し、フェルミタブ２２は面２１ａから２２００Åの深さ（Ｙf＋Ｙo）を有する。基板２１の厚さは約１マイクロメータ（μｍ）である。ソースインジェクタタブ３７のドーピング濃度は約２Ｅ１８であり、ソース領域２３のドーピング濃度は約２．５Ｅ１９である。
【００４８】
図２Ｂには、図１の２Ｂ−２Ｂ′線に沿ったドーピング見通しが示されている。図２Ｂに示されているように、フェルミタブ２２は、二重こぶを与える二度注入処理を使って注入されている。しかしながら、もし望むのならば、フェルミタブに対するより一様なドーピング見通しを与えるのに、多重注入あるいは他の技術が用いられ得ることは当業者であれば理解できるであろう。フェルミタブ２２の深さは約２２００Åであり、平坦な領域における平均の濃度が１．８Ｅ１６であることが示される。効果的な猫背基板のドーピング濃度は約１Ｅ１７である。
【００４９】
図２Ｃには、図１の２Ｃ−２Ｃ′線に沿ったドーピング見通しが示されている。言い換えれば、ソース領域２３の中間からソースインジェクタ領域３７ａ、チャネル３６、そしてドレインインジェクタ領域３８ａを経由してドレイン２４の中間に至るドーピング見通しである。これららの領域は図２Ｃにも同様に記されている。
【００５０】
［インジェクタ及びゲート側壁スペーサ領域の作用］
図３を参照すると、そこにはソースインジェクタ領域３７ａとゲート側壁スペーサ領域４１の作用を説明するためのソース２３とポリシリコンゲート電極２８の間の拡大断面図が示されている。ゲート電圧がソース電圧を越えると、電場Ｅiiはインタジェクタ領域３７ａとスペーサ領域４１との間の接点３９で終点となる。電場Ｅiiはポリシリコンゲート電極２８とソースインジェクタ領域３７ａの表面の電位差によって生み出される。図３に示されているように、この電場はソースインジェクタ領域３７ａの表面における深さδ内のところに電荷を蓄積させる。インジェクタ・絶縁体間の接点３９における境界条件からと発散定理から、以下の条件が成り立つ。
【数５】
2008124492.tif 000007
【００５１】
ここでｅsは基板２１の誘電率、Ｅsは接点３９におけるインジェクタ３７ａ内での電場、ｅii はスペーサ領域４１の誘電率、そしてＥiin は接点３９におけるスペーサ領域４１内での電場である。
【００５２】
それゆえに、シリコンの表面での電場Ｅiiは、接点における異なった誘電率とインジェクタ絶縁体内における電場Ｅiinを使って、以下の式で表される。
【数６】
2008124492.tif 000008
【００５３】
ソース２３がアース電位にあり、ポリシリコンゲート電極２８がグランド（Ｎチャネル）より上のゲート電圧Ｖgにあるとき、インジェクタ絶縁体電場Ｅiinはゲート及びインジェクタ表面の電圧差φsを効果スペーサ領域絶縁体の厚さβＴinで割ったものとして以下の式で表される。ただしここでＶtはスレショルド電圧である。
【数７】
2008124492.tif 000009
【００５４】
外辺電場因子βは一般的に１よりも大きく、これは図３に示されたように、ポリシリコンゲート電極２８の側壁２８ａと接点３９からの外辺電場経路の長さによるものである。長チャネルデバイスに対してβが１．０に接近する。短チャネルデバイスに対して、β＞１．０である。この違いは絶縁体接点の上のポリシリコンゲート電極２８内の電荷蓄積層の深さによるものである。短チャネルデバイスに対して、この深さは外辺電場因子を増大させながら増大する。
【００５５】
ゲート側壁スペーサ４１はゲート絶縁体層２６と同一の物質であればよい。しかしながら一般的には、ゲート側壁スペーサ４１の誘電率ｅiiはゲート絶縁体層２６の誘電率ｅgiよりも大きなものとすべきである。比ｅii／ｅgiは少なくとも外辺電場因子βに等しくすべきである。β＝１である場合は、増大した誘電率はスレショルド漏れ電流を減少させるように作用する。ゲート絶縁体２６に対しては二酸化ケイ素（ＳｉＯ2）、ゲート側壁スペーサ４１に対しては三窒化ケイ素（Ｓｉ3Ｎ4）が良好な物質選択である。
【００５６】
数式５と数式６に基づき、表面電場Ｅs は以下の式で与えられる。
【数８】
2008124492.tif 000010
【００５７】
ここでδは蓄積領域の深さ、ｑは電荷、そしてＮac（ｙ）はインジェクタ表面における蓄積電荷の深さ依存濃度を表す。
【００５８】
フェルミＦＥＴの伝導性は反転ではなく蓄積に依存しているので、低ドレイン電圧でのゲート電極下の大多数のキャリアの同等な全蓄積に対する類似する表現が以下の式で与えられる。
【数９】
2008124492.tif 000011
【００５９】
表面電位φsと表面電場Ｅsとの間の基本的な関係がいま導かれる。ドレイン電圧がゼロに近いときのチャネル領域３６における全電荷は以下の式で与えられる。
【数１０】
2008124492.tif 000012
【００６０】
ここでＮch（ｙ）は垂直方向に計測されたチャネル電荷の体積密度、δはチャネルのソース端における流れ電荷の深さを表す。発散定理によれば、チャネルのソース端における絶縁体・シリコン間接点３９でのシリコン内での垂直電場強度Ｅsは以下の式で表される。
【数１１】
2008124492.tif 000013
【００６１】
式９と式１０を比較すると、表面電場Ｅs はチャネルの深さ方向の電荷分布に依存しないが、ただゲート領域の単位面積あたりの全電荷Ｑ＊に依存している。
こうして、以下の式が成立する。
【数１２】
2008124492.tif 000014
【００６２】
これと同一なチャネル電荷分布によるチャネルのソース端での表面電位が決定される。ポアソン方程式を使用すると、チャネルのソース端におけるインジェクタ絶縁体下の表面電位φs は、以下の式のようになる。
【数１３】
2008124492.tif 000015
【００６３】
続いてソース・チャネル間接点における、ゲートによって誘導された超過電荷のフェルミチャネル領域への注入はソースインジェクタ領域３７ａの特性に依存した流れの深さについて全く一様であることが示される。これらの環境下で、流れの深さδ内でＮch（ｙ）＝Ｎdoを仮定することは理にかなっている。この条件の下で、式１２は以下のように変形される。
【数１４】
2008124492.tif 000016
【００６４】
それゆえに、式９から、条件Ｎch（ｙ）＝Ｎdoによって表面電位φsと表面電場Ｅsとの間の以下のような基本的な関係が導かれる。
【数１５】
2008124492.tif 000017
【００６５】
言葉で説明すると、チャネルのソース端に近い表面電位は流れチャネルの深さδの半分と表面電場Ｅsとの積になる。
【００６６】
式１４を式８に代入し、表面電場Ｅsについて解くと、以下の式が得られる。
【数１６】
2008124492.tif 000018
【００６７】
図３に示されているように、式１５における因子δはタブＦＥＴチャネル内のキャリアの効果的な流れの深さに対応している。効果的ゲート容量Ｃ*g（Ｆ／ｃｍ2）は以下の式で与えられる。
【数１７】
2008124492.tif 000019
【００６８】
このため、式１５はドレイン飽和電流とその構造依存性を予測するのに使用することができる。ドレイン飽和電流は以下の式で与えられる。
【数１８】
2008124492.tif 000020
【００６９】
言葉で説明すると、飽和電流は効果的ゲート容量Ｃ*gとチャネル幅Ｚ、キャリア速度Ｖと、そしてゲート駆動電圧Ｖg−Ｖtの積で与えられる。チャネル長Ｌoは式１７の中には直接には現れてこない。チャネル長の役割を明らかにするために、式１７におけるキャリア速度Ｖの表現を変形する。式１７はキャリア移動度μと横方向の電場Ｅlを使って以下のように書き換えられる。
【数１９】
2008124492.tif 000021
【００７０】
電子に対しては、以下の式が成立する。
【数２０】
2008124492.tif 000022
【数２１】
2008124492.tif 000023
【数２２】
2008124492.tif 000024
【数２３】
2008124492.tif 000025
【００７１】
式１９ａ〜１９ｃを式１７に代入すると、ドレイン飽和電流に対する以下のような基本的な解が得られる。
【数２４】
2008124492.tif 000026
【００７２】
ここでＣ*g式１６で与えられたものである。
【００７３】
Ｐチャネルデバイスに対しても同様な表現が以下の式で与えられる。
【数２５】
2008124492.tif 000027
【００７４】
短チャネルデバイスと大きなゲートドライブに対しては、飽和電流は以下のようなチャネル長とキャリア移動性に依存しない簡単な式になる。
【数２６】
2008124492.tif 000028
【００７５】
従って、１ミクロンに満たないチャネル長ＬoはフェルミＦＥＴのドレイン飽和電流を決定するときにはほとんど役割を果たさない。飽和電流を最も基本的に制御するものはインジェクタ及び絶縁体の厚さとそれらの相対的な誘電率、そして有効的な流れの深さである。インジェクタタブのドーピング濃度と深さは、流れの深さδが２００Åよりも大きくなるように選択される。
【００７６】
図４Ａは４Ｂは、Ｎ、ＰチャネルタブＦＥＴに対してシュミレートされたドレイン飽和電流をチャネル長Ｌo とゲート絶縁層の厚みＴgin の関数としてプロットしたものである。絶縁体の厚みと比較したＮチャネル長に対する相対的不感性に注目する。Ｐチャネルデバイスは、ホール速度に対する横方向の電場効果のためにチャネル長に対してより敏感である。図４Ｃは、δ＝２００Åに対してシュミレートされた、ゲート絶縁層の厚みに対するゲート容量をプロットしたものである。
【００７７】
タブＦＥＴの設計において以下の式が満たされるとき、あるインジェクタタブの深さに対して、最大飽和電流を伴う最低ピンチオフ電圧と最小サブスレショルド底電流が得られる。この式はインジェクタ３７、スペーサ４１、そしてゲート絶縁体２６の誘電率を関係付ける。
【数２７】
2008124492.tif 000029
【００７８】
式１８から、タブＦＥＴの設計における議論の一つとして以下の関係が得られる。
【数２８】
2008124492.tif 000030
【００７９】
Ｔiin＝Ｔginの場合は、以下の式が得られる。
【数２９】
2008124492.tif 000031
【００８０】
実際の高電流フェルミＦＥＴの設計では、ゲート側壁絶縁体４１に対して窒化ケイ素（Ｓｉ3Ｎ4）を、そしてゲート絶縁体２６に対しては二酸化ケイ素（ＳｉＯ2）を使用するこができる。窒化ケイ素、二酸化ケイ素の誘電率はそれぞれ７Ｅ−１３、３．４５Ｅ−１３（Ｆ／ｃｍ2）である。比率はβ＝１．５よりも大きい。続いて、超高駆動電流フェルミＦＥＴの１．６ｍａ／ｍｉｃｒｏｎのＮチャネルと０．８ｍａ／ｍｉｃｒｏｎのＰチャネルデバイスは１００Å窒化ケイ素のゲート絶縁体を使用することが好ましいことが示される。二酸化ケイ素絶縁体とは異なって、窒化ケイ素絶縁体は高い電場強度、１Ｅ７（Ｖ／ｃｍ）を有し、それゆえ、やがて絶縁体の健全性を改善する際の高ゲート破壊電圧を保全する間に薄くすることができる。窒化ケイ素絶縁体を使用するフェルミＦＥＴデバイスに対し、スペーサ及びインジェクタの絶縁体を窒化ケイ素とすることができる。しかしインジェクタ及び側壁の絶縁体は２倍の誘電率を有すものが好ましい。また当業者であれば、ゲート側壁スペーサ４１を直接に表面２１ａの上に延長する必要はないが、側壁スペーサとは異なる物質からできた厚い絶縁層をインジェクタ３７と側壁スペーサ４１との間の接点３９に形成することができることは理解されるであろう。
【００８１】
図５Ｂと５Ｃは、０．８ミクロンのＮチャネル高電流フェルミＦＥＴデバイスのドレイン電流性能のシュミレーションを示している。図５Ａは従来の０．８ミクロンＭＯＳＮチャネルのデバイスに対する類似のシュミレーションである。図５Ａは１５０ÅＳｉＯ2ゲート絶縁体を有する５ボルトＭＯＳ技術を示している。図５Ｂは１４０ÅＳｉＯ2ゲート絶縁体での高電流フェルミＦＥＴ性能に関する類似のシュミレーションである。図５Ｃは１００Å窒化ケイ素ゲート絶縁体での高電流フェルミＦＥＴ性能に関する類似のシュミレーションである。両方の場合において、高電流フェルミＦＥＴのドレイン電流及びピッチオフ性能はＭＯＳあるいは埋蔵チャネル技術を遙に凌いでいる。ＭＯＳあるいは埋蔵チャネル技術との比較における同様な強烈な改善は、Ｐチャネル高電流フェルミＦＥＴデバイスに対しても起こる。Ｐチャネル飽和電流は一般的にＮチャネル飽和電流の半分であり、ピンチオフ電圧はＮチャネルの値のほぼ２倍である。
【００８２】
図５Ｂと４Ｃに示された高電流フェルミＦＥＴに対する一般的な底電流とサブスレショルド漏れ電流の振る舞いは図６Ａと６Ｂに示されている。Ｎチャネル高電流フェルミＦＥＴの振る舞いは図６Ａに、そしてＰチャネル高電流フェルミＦＥＴの振る舞いは図６Ｂに示されている。これらの図は、１μｍ幅あたりの０．８μｍトランジスタに対するＮチャネル電流と、１μｍ幅あたりの０．８μｍトランジスタに対するＰチャネル電流をそれぞれ示している。底電流は一般的に常温かつ５ボルトのバイアス印加において２Ｅ−１３（Ａ／μｍ）である。これは以下に記述される短チャネル技術を用いて２Ｅ−１５（Ａ／μｍ）まで下げることができる。
【００８３】
図７は、異なった側壁スペーサ構造４１（図１）を有する５ボルトのＮチャネル高電流フェルミＦＥＴドレイン電流に対してシュミレートされた最悪の場合の比較プロットをを示している。すべてのプロットにおいて、ＳｉＯ2ゲート絶縁体２８の厚みは１３２Åある。異なった構造は図８Ａ〜８Ｃに示されている。
【００８４】
図８Ａは、ゲート側壁スペーサ４１が窒化ケイ素、一方、ゲート絶縁体２６が二酸化ケイ素であるケース１を示す。ゲート絶縁体２６はまた、接点３９においてインジェクタ３７ａの先端部をややオーバラップするように示されている。ケース２では、図８Ｂはゲート側壁スペーサ４３を窒化ケイ素、そしてゲート絶縁体２６を二酸化ケイ素として示している。このケースでは、ゲート絶縁体２６は接点３９においてソースインジェクタ領域３７ａをオーバラップしていないが、その先端と接触している。ケース３では、図８Ｃはゲート側壁スペーサ４１ａとゲート絶縁体４３が両方とも二酸化ケイ素であるものとして示している。この構造は、ポリシリコンゲート２８の先端が接点３９においてややソースインジェクタ領域３７ａをオーバラップするように示されている。すべてのケースでは、効
果的チャネル長は０．７１μｍとした。
【００８５】
図７に示されたように、ケース１では最小ピンチオフ電圧を有する最大ドレイン飽和電流が生み出される。また、ケース１では、いかなるドレイン電圧に対しても最小サブスレショルド底電流が生み出される。ケース１はまた、式２４と式２５で与えられた条件を満足している。従って、ケース１は好ましいものであり、その結果、ゲート絶縁領域２６が接点３９においてソースインジェクタ領域３７ａの上を部分的に延長し、そしてゲート側壁スペーサ領域４１はゲート絶縁領域２６よりもより大きな誘電率を有する。
【００８６】
［低漏れ電流フェルミスレショルド電界効果型トランジスタ］
図９Ａと９Ｂを参照して、短チャネルを有するフェルミＦＥＴはさらに低漏れ電流を生み出すことを記述する。以下、これらのデバイスを「低漏れ電流フェルミＦＥＴ」と呼ぶことにする。図９Ａの低漏れ電流フェルミＦＥＴ５０は第１の導電度型、ここではＰ型の、底漏れ電流制御領域５１を含む。底漏れ電流制御領域５１は基板２１に比べて高濃度でドーピングされている。従って、図９Ａの中では、Ｐ＋と記されている。図９Ｂの低漏れ電流フェルミＦＥＴ６０は、好ましくフェルミタブ２２の深さにまで延長された、延長されたソース及びドレインインジェクタ領域３７ａと３８ａを含む。
【００８７】
図９Ａを参照すると、底漏れ電流制御領域５１はソース、ドレイン領域２３、２４の対向端の間から基板２１を横切って延長し、そしてフェルミタブ２２の深さの上から下まで基板内部に延長している。それはフェルミチャネル３６の下にそしてそれと並ぶように位置している。すでに記述された式との整合性を図るために、フェルミチャネル３６から底電流漏れ電流制御領域５１までの深さはＹoと記される。図９ＡのフェルミＦＥＴトランジスタの残りの部分は、チャネルがより短くなったことを除けば、図１に示されたものと同一である。当業者であれば、図９Ａのデバイスの高電流特性を持たない低漏れ電流低容量、短チャネルフェルミＦＥＴを提供するには、ゲート側壁スペーサ領域４１はもちろんのこと、インジェクタ領域３７ａ、３８ａと（または）インジェクタタブ３７、３８を省
略することができることは理解でよう。
【００８８】
底漏れ電流制御領域５１は短チャネルフェルミ電界効果型トランジスタ、つまり低拡散空乏容量を維持しながら近似的に０．５μｍ以下のチャネル長を有する電界効果型トランジスタ、におけるドレイン誘導注入を最小化する。たとえば、５ボルトで、３Ｅ−１３（Ａ）以下の漏れ電流を維持することができる。
【００８９】
底漏れ電流制御領域は式２を使って設計することができる。ただしここで、図９に示されているように、Ｙo はチャネルから底漏れ制御領域５１の先端までの深さである。因子αは底漏れ電流制御領域５１のＰドーピングとフェルミタブ２２のＮドーピングとの間の比率である。因子αは底漏れ電流制御領域内、つまりゲート２８の下、で約０．５に設定されるのが好ましい。ソース及びドルイン領域２３、２４の下では、因子αは、拡散空乏容量を最小化するために約１．０に設定されるのが好ましい。言い換えると、基板２１とフェルミタブ２２のドーピング濃度はソース、ドレイン領域下の領域ではほぼ等しい。従って、上記設計パラメータに対して、そして、０．５ミクロンのチャネル幅に対して、底漏れ電流制御領域５１のドーピング濃度は近似的に５Ｅ１７であり、５ボルトのドレイン
またはソースの拡散電位が与えられたタブ接合領域における部分的空乏化をサポートするには十分深い。
【００９０】
いま図９Ｂを参照すると、底漏れ電流制御領域の他の設計では、ソースインジェクタ領域３７ａとドレインインジェクタ領域３８ａの深さが、好ましくはフェルミタブの深さ（Ｙf＋Ｙo）まで延長されている。図９Ｂに示されたように、全体のソースインジェクタ領域３７とドレインインジェクタ領域３８の深さは、フェルミタブの深さ（Ｙf＋Ｙo）まで延長されていることが好ましい。インジェクタタブ３７、３８の底とフェルミタブ２２の底との間の分離距離はチャネル長の半分以下、かつゼロに近づくことが好ましい。これらの条件の下で、インジェクタタブ３７、３８は約１．５Ｅ１８／ｃｍ3のドーピング濃度を有する。基板接触領域３３ｂの深さはまた、フェルミタブの深さに近づくように延長することが好ましい。図９ＢのフェルミＦＥＴトランジスタ６０の残りの部分は、短チャネルが示されていることを除けば、図１に示されたものと同一である。
【００９１】
［０．５μｍの低漏れ電流フェルミＦＥＴの設計］
図１０Ａ〜１０Ｂを参照すると、図９Ａに示されたような０．５μｍの低漏れ電流フェルミＦＥＴを設計するための好ましいドーピング見通し形状が示されている。当業者でれば、Ｎ、ＰチャネルＦＥＴは両方とも同様な方法で製造できることは理解できよう。すべてのドーピング見通し形状は、インジェクタ領域３７、３８の対向表面の間のチャネル領域３６の長さが０．８μｍではなく０．５μｍであり、そして底漏れ制御電流制御領域５１がすでに記述されたように付加されたことことを除けば、図２Ａ〜２Ｃに示されたものと同一である。当業者にとっては、よく知られた技術を使用して、いかにこれらのドーピング見通しを実現することができるかはよく知られている。
【００９２】
図１０Ａは、図９Ａの１０Ａ−１０Ａ′線に沿った、チャネル３６あたりを中心とした、垂直ドーピング見通しを示している。見通しが適用された領域はまた図１０Ａの水平軸の最上位にラベル付けされている。示されているように、底電流漏れ電流制御領域５１は、基板２１の最上位面２１ａからの深さについて１９５０Åから４０００Åで延長している。従って、フェルミタブ２２と基板２１の間の接点について中心化されている。ドーピング濃度は５Ｅ１７である。図２Ａ〜２Ｃとは対照的に、基板２１は１Ｅ１７の濃度でドーピングされている。
【００９３】
図１０Ｂは、図９Ａの１０Ｂ−１０Ｂ′線に沿ったドーピング見通しを示している。示されているように、底電流漏れ電流制御領域５１は、ソースインジェクタ領域３７ａとドレインインジェクタ領域３８ａの間を、チャネル長、すなわち約０．５μｍ、とほぼ同一の距離を水平方向に延長する。
【００９４】
図１０Ｃ〜１０Ｄは、図９Ｂに示されたような０．５μｍの低漏れ電流フェルミＦＥＴを設計するための好ましいドーピング見通し形状を示している。当業者でれば、Ｎ、ＰチャネルＦＥＴは両方とも同様な方法で製造できることは理解できよう。すべてのドーピング見通し形状は、ソースインジェクタ領域３７、ドレインインジェクタ領域３８、そして基板接触子３３ｂが約２０００Åタブの深さにまで延長し、そしてインジェクタ領域３７、３８の対向表面の間のチャネル領域３６の長さが０．８μｍではなく０．５μｍであることを除けば、図２Ａ〜２Ｃに示されたものと同一である。
【００９５】
図１０Ｃは、図９Ｂの１０Ｃ−１０Ｃ′線に沿った垂直方向のドーピング見通しを示している。またチャネル３６のあたりに中心化されている。示されているように、基板のドーピング濃度は１Ｅ１８である。図１０Ｄは、図９Ｂの１０Ｄ−１０Ｄ′線に沿ったドーピング見通しを示している。示されているように、ソースインジェクタタブ３７はフェルミタブの深さまで延長する。
【００９６】
［底漏れ電流制御領域の作用］
ここでは図９Ａの底漏れ電流制御領域５１と図９Ｂの深いインジェクション領域についての、短チャネルデバイスの漏れ電流を減少させるための作用理論が記述される。サブスレショルドの議論の手始めにまず、底漏れ電流に適用される用語を定義する。インジェクタタブの深さがいかに底漏れ電流に影響を与えるかはその後、ドレイン誘導注入とドレイン場スレショルドとともに議論する。
【００９７】
フェルミＦＥＴのサブスレショルドにおける振る舞いを記述する方程式を解くには、いくつかの新しい定義が必要である。図１１は基本的な振る舞いをグラフに示したものである。サブスレショルド電流の振る舞いには４つの主たる特徴がある。これらの振る舞い領域は図１１においてＡ、Ｂ、Ｃ、そしてＤFTLでラベル付けされている。ポイントＡは「サブスレショルド・スレショルド（Ｖstt）」を定義している。ポイントＢはノーマル条件スレショルドを定義する。ポイントＣはドレイン電圧によって影響を受けた際の「底漏れ電流」を定義する。最後に、ＤFTLに対する矢印は「ドレイン場スレショルド低下」を定義する。サブスレショルド・スレショルドは注入ゲート場がゼロになったときに発生する。
【００９８】
図９Ａと９Ｂを参照すると、ドレイン電圧に対する底電流依存性は、チャネル３６に対向しているソースインジェクタ拡散３７ａで終点となるドレイン場成分の結果である。このソース終点ドレイン場によってチャネル３６へのキャリア注入が引き起こされる。このサブスレショルド効果は「ドレイン誘導注入（以下、ＤＩＩ）」と呼ばれている。
【００９９】
ＤＩＩは大多数のキャリアフェルミＦＥＴと埋蔵チャネル電界効果型デバイスの特性である。スレショルドの下では、大多数のキャリアチャネル３６とフェルミタブ領域２２は、ドレイン場がチャネル領域を横切って延長することを妨げる電荷サイトを含んでいない。結果として、ドレイン場はチャネルと対向しているソース空乏領域内で終点となり、注入（インジェクション）を引き起こすことができる。
【０１００】
これとは対照的に、少数派のキャリアＭＯＳデバイスにはソースとドレインを取り持つための基板領域が必要とされる。ドレイン場はそれゆえに、チャネルに対向しているドレイン拡散と隣接する基板領域のイオン化によって終止する。基板領域が完全にソース、ドレイン拡散の間で空乏化されたとき、よく知られた突抜け現象が発生し、突然かつ高い注入電流が引き起こされる。
【０１０１】
整理すると、ＭＯＳデバイス設計には突抜け問題とスレショルド問題から困難がある。埋蔵チャネルデバイスは突抜け問題とＤＩＩの両方から問題がある。しかしながら、フェルミＦＥＴデバイスはただ、底漏れ電流制御領域により、あるいはインジェクタ領域３７、３８の深さを増大させることにより減少させることができる。よってＤＩＩ条件だけが問題である。ＭＯＳ及び埋蔵チャネルに比較されるフェルミＦＥＴの重要電流と速度利益は、ＭＯＳ及び埋蔵チャネルにおける突抜け現象とスレショルドを消滅させることと対峙するように、フェルミＦＥＴにおけるＤＩＩを制御するのに必要とされる設計拘束条件よりもはるかに重きをなす。両問題はチャネルを短くしたときにより重要となる。
【０１０２】
以下の解析において、大多数のキャリアフェルミＦＥＴデバイスにおけるドレイン電気力線をそらす際の、インジェクタの深さＹd が与える影響が記述される。図９Ａの底漏れ電流制御領域５１、あるいは図９Ｂの深いインジェクタタブは仮想的にＤＩＩを消滅させる。
【０１０３】
図１２Ａは、ドレイン誘導注入が、フェルミタブ２２とインジェクタ３７、３８を含み、しかし側壁スペーサ４１を含まない低容量フェルミＦＥＴで問題となるときの電気力線を示している。特に、インジェクタタブの底角領域は、そこでの電界の混み合いによる過度なＤＩＩに寄与している。図１２Ｂは、基板空乏領域２１の低端をソース、ドレインインジェクタタブ３７、３８の底により近付けることによって効果を最小化する適当な矯正尺度を示している。図９Ａの底電流漏れ制御領域５１もまたこの結果を与える。
【０１０４】
その深さでポリゲート基板２８で終点となるドレイン場の経路積分が基板領域２１内で終点となるドレイン場の経路積分に等しくなるような、チャネル３６と対向しているドレインインジェクタ３８におけるある深さＹL が存在する。その点において、ドレイン場はチャネル領域と対向しているソース２３で終点となる。ソースインジェクタ３８上で終点となる電気力線の数を最小化するインジェクタタブの深さが存在する。これは因子αが１よりも大きくなることを要求する。一般的に、α＜Ｌo／２である。フェルミＦＥＴを設計する際、以下に導出される式３１が議論される。予測された深さＹLはインジェクタの深さを越えるべきでなく、そうでないとしたら、夥しい底漏れ電流がサブスレショルド領域内にある拡散の底と角から流れることになる。以下に導出される式３２によって最小の底電流が生み出される。
【０１０５】
式３２はまた、米国特許第４，９９０，９７４号と米国特許第４，９８４，０４３号で定義されたオリジナルのフェルミＦＥＴに対する基本設計基準を予測する。特に、Ｙtub＝Ｙo、Ｙo＝Ｙpであるとき、α＝１かつＹL＝Ｙoである。言い換えると、この場合、拡散の深さＹdはフェルミチャネルの深さＹoと等しくあるべきである。Ｙpは基板領域の空乏の深さである。
【０１０６】
式３２は以下のように導出される。Ｒ1を、ポリシリコンゲート電極２８上で終点となる電気力線に対する効果的半径とする。Ｒ2を、基板領域２１内で終点となる電気力線に対する効果的半径とする。Ｅd を、これらの電気力線に沿ったドレイン場とする。拡散間の電場は、拡散の下の基板領域内で終点となる電場と比較して、サブスレショルド領域内ではほとんど一様である。
【０１０７】
以下の式が成り立つ。
【数３０】
2008124492.tif 000032
【数３１】
2008124492.tif 000033
【数３２】
2008124492.tif 000034
【数３３】
2008124492.tif 000035
【０１０８】
式２６から式２９を使用すると、以下の表式が得られる。
【数３４】
2008124492.tif 000036
【０１０９】
ここで、Ｖwは井戸型ポテンシャルＫＴ／ｑｌｎ（Ｎ＾／Ｎｓ）、Ｖpjはポリシリコンゲート電極接合ポテンシャルＫＴ／ｑｌｎ（Ｎ＾／Ｎpoly）である。
【０１１０】
もしＶw＝Ｖpjであれば、以下の式が成り立つ。
【数３５】
2008124492.tif 000037
【０１１１】
式３１は電場強度Ｅdに依存しない。基板空乏の深さＹpは設計により小さくするべきものである。
【０１１２】
突抜けは短チャネルＭＯＳ及び埋蔵チャネルデバイスにとって深刻な問題である。その効果を最小化するには高い基板ドーピングが必要とされる。すべてのＦＥＴ構造において、第２のドレイン誘導現象、つまり「ドレイン場スレショルド低下（以下、ＤＦＴＬ）」が発生する。簡単に説明すると、ＤＦＴＬは、ゲート電圧がドレイン電圧よりも低いときにゲートに終止されるゲート電圧により生成された電場の結果としてチャネルのソース端近くで印加される絶縁体電位の結果として生じるものである。このドレイン誘導絶縁体電位は常にスレショルド電圧を低下させる方向にある。突抜けは低容量フェルミＦＥＴによって消滅するが、しかしながらＤＦＴＬは残存する。ＤＦＴＬによるスレショルド電圧ΔＶｔにおける変化に対する表現は、ドレイン電圧がゲート電圧よりも大きいときには以下
の式で与えられる。
【数３６】
2008124492.tif 000038
【０１１３】
ここで、Ｌoはチャネル長で、Ｘdは拡散長である。
【０１１４】
ＤＦＴＬの効果はドレイン電圧がゲート電圧を越える分だけ増大し、チャネル長が短くなったときに低ゲート電圧でより明白にある。ゲート絶縁体の厚さを薄くにつれ、この効果は減少する。
【０１１５】
ＤＦＴＬの効果を実験的に測定する方法は、デバイスのサブスレショルドの振る舞いをプロットすることである。図６Ａと６Ｂを参照する。ＤＦＴＬはドレイン電圧Ｖd が増大するにつれ、上昇カーブ（Ｌｏｇ10 （Ｉch ）の左への電圧平行移動の原因になる。
【０１１６】
［輪郭形成タブフェルミスレショルド電界効果型トランジスタ］
図１４を参照すると、そこには本発明によるＮチャネル輪郭形成タブフェルミＦＥＴが示されている。当業者にとっては、Ｐチャネル輪郭形成タブフェルミＦＥＴはＮ及びＰ導電型を逆転させることによって得られることは理解できよう。図１４に示されているように、輪郭形成タブフェルミＦＥＴ２０′は、一様なタブの深さを有する図１のタブ２２ではなく輪郭形成タブ(contoured tub)２２′が存在することを除けば、図１の高電流フェルミＦＥＴ２０に類似している。インジェクタタブとインジェクタ領域は存在するけれども示されていない。
【０１１７】
なお図１４を参照すると、輪郭付けされたタブ２２′は基板面２１ａから空間的に離れたドレイン、ソース領域２３、２４の少なくとも一つの領域の下までの第１の所定の深さＹ1を有する。輪郭付けされたタブ２２′は基板面２１ａからチャネル領域３６の下までの第２の所定の深さＹ2を有する。本発明によれば、輪郭付けされたタブ２２′を形成するには、Ｙ2はＹ1とは異なる。好ましくはＹ2はＹ1より小さいほうがよい。別の言い方をすると、輪郭付けされたタブ２２′と基板２１の間の接合は、ソース、ドレーン領域２３、２４を離れて、チャネル下のタブフェルミＦＥＴ基準に指定された場所からは比較的に下方に押し下げられる。その結果、ソース及び（または）ドレイン拡散容量が減少し、それにより輪郭付けされたタブ２２′が低電圧で作動することが許される。当業者であれば、非対称的なデバイスを提供するには、輪郭付けされたタブ２２′をソース領域２３またはドレイン領域２４の下に設定すればよいことは理解できよう。しかしながら、輪郭付けされたタブがソース及びドレイン領域の下に設定される対称デバイスが形成されることが好ましい。
【０１１８】
第２の所定の深さＹ2は、米国特許出願番号第０７／８２６，９３９号と米国特許出願番号第０７／９７７，６８９号の低容量フェルミＦＥＴ（タブＦＥＴ）基準に基づいて選択される。これらの基準は、ＹfとＹoを決定し、そしてそれらが一緒になって第２の所定の深さＹ2 を形成するものであり、以上に記述された。
【０１１９】
第１の所定の深さ（Ｙ1）は第２の所定の深さＹ2よりも大きく選択される。第１の所定の深さＹ1 は、ソース及びドレイン接触子３１、３２にそれぞれゼロ電圧が印加されたときに第１の所定の深さＹ1とソース及びドレイン領域の間のタブ領域２２′を空乏化させるように選択される。こうして、それぞれゼロソースバイアスあるいはゼロドレインバイアスの下でＹn でラベルされた全領域が全体的に空乏化されることが好ましい。この基準に基づくと、第１の所定の深さＹ1は以下の式で決定される。
【数３７】
2008124492.tif 000039
ここで、Ｎsubは基板２１のドーピング濃度、Ｎtubは輪郭付けされたタブ２２′のドーピング濃度である。この式は以下のようにして導出される。
【０１２０】
いま図１５Ａと１５Ｂを参照すると、そこには図１４の輪郭形成タブフェルミＦＥＴに対するドーピング見通し形状が示されている。図１５Ａは図１４の線１５Ａに沿ったドーピング見通しを示している。示されているように、Ｘjでラベルされたソース、ドーピング領域２３、２４の深さは約０．１４μｍ，そしてドーピング濃度は約５×１０20／ｃｍ3から約１×１０16／ｃｍ3にまで減少する。輪郭付けされたタブの深さＹn（これはＹ1−Ｙjに等しい）はドーピング濃度が約１×１０16／ｃｍ3であるときに約０．４μｍにまで延長する。基板のドーピング２１は約８×１０15／ｃｍ3である。
【０１２１】
いま図１５Ｂを参照すると、そこには図１４の線１５Ａに沿ったドーピング見通しが示されている。示されているように、第２の所定の深さＹ2はドーピング濃度が約５×１０15／ｃｍ3であるときに約０．２５μｍにまで延長する。基板のドーピング２１は約８×１０15／ｃｍ3である。従って、第１の所定の深さＹ1と第２の所定の深さＹ2との差は約０．１５μｍである。
【０１２２】
［輪郭形成フェルミＦＥＴの動作］
任意の論理回路を通過するために必要とされる時間の遅れは以下の式で表すことができる。
【数３８】
2008124492.tif 000040
【０１２３】
ここで、Ｔdは全遅延時間、Ｆoはファンアウト、Ｆiはファンイン、そしてＬdはゲート電極に垂直な拡散幅である。フェルミタブＦＥＴの設計では最初から式３４のＩ*sat（方形飽和電流）に焦点を置いている。電源電圧Ｖdに対する最も合理的な値に対して、非常に高い飽和電流が生み出されているので、フェルミＦＥＴはすぐれた論理速度を実現することができる。
【０１２４】
ＦＥＴデバイスは一般的にドレイン電圧が減少するとともにトランジスタチャネル長を縮小化させ、全体的な回路速度を駆動する傾向とともにＶd／Ｉsatを改善する。超低電力ポータブル及び（または）バッテリ駆動デバイスでは、低コスト生産のためにチャネル長が比較的安定であることが必要とされてものの、ドレイン電圧がさらに低下されることが最近主張されている。ある固定チャネル長において、ドレイン電圧を低下せると、横方向の電場が線形的に減少する。超低ドレイン電圧では、横方向の電場は、チャネル内のキャリアが飽和電流に達することを抑制するのに十分なほど十分低いものとなっている。この結果、効果的にある与えられたチャネル長Ｌo に対して利用可能な回路速度を取得するための動作電圧を最小にしておくと、有効なドレイン電流が出し抜けに低下する。
【０１２５】
式３４における括弧内の３項はそれぞれゲート容量（Ｃ*g）、ソース／ドレイン拡散容量（Ｃ*d）、金属配線容量（Ｃw）によって支配される。デバイスによって生成された有効な駆動電流が受け入れ可能なレベルに達することができない場合、その時はこれらの項を減少させれば遅延がより短なものとなる。
【０１２６】
第３項（配線容量Ｃw）を減少させることはよく理解されている。この項は実質的に、中間レベルにある誘電体の厚みを増大させること（またはより小さな相対誘電率を持つ金属を使用すること）、あるいは、トランジスタ幅Ｚを増大させること、のいずれかによって減少する。第１項Ｃ*gはゲート容量の関数である。ただし、タブＦＥＴデバイスでは、初期のキャリアの流れがＦＥＴチャネル領域の底あたりにあるので、超低電圧で動作したときにこのゲート容量は特に低いものとなる。
【０１２７】
本発明によれば、上記遅延方程式の第２項は減少する。第２項、つまりＣ*d、はトランジスタの拡散化したソース及びドレイン領域に付随した単位面積あたりの容量である。多数の低電力回路に対して、この項は式３４の括弧内にある３つの項の内の最大成分を表す。普通のＭＯＳＦＥＴに付随した、ソース／ドレインと基板との間の接合を形成する拡散容量は、以下の片側だけの階段接合近似を使って表される。
【数３９】
2008124492.tif 000041
【０１２８】
ここで次式を使用した。
【０１２９】
【数４０】
2008124492.tif 000042
そしてＶdは通常のリバースバイアス条件に対しては負である。タブＦＥＴは、普通のＭＯＳＦＥＴの上での固有のドレイン容量平均を有する。これは少なくとも部分的にタブの深さが拡散の深さよりも大きいことによる。拡散化された領域を囲むフェルミタブの相対ドーピングがより小さくなると、次式のように容量方程式が修正される。
【数４１】
2008124492.tif 000043
【０１３０】
Ｗsubはタブ・基板間接合、つまり領域２２′と２１によって形成された接合、の基板側の空乏領域の幅である。険しいグラフを仮定すると、Ｗsubは次式で表される。
【数４２】
2008124492.tif 000044
【０１３１】
フェルミＦＥＴトランジスタ性能の最適化には、他の理由との関係で、サブスレショルド漏れを制御し、プロセス感度を最小化するための、フェルミタブの深さＹtubと基板ドーピングに対する限界が存在する。こうしてドレイン容量は標準的ＭＯＳと比較してより低いレベルに制限されるが、しかし超低電圧動作にとっては十分すぎるものである。
【０１３２】
問題を提起するために、タブ・基板間接合が拡散の端から十分離れたところに移動したような輪郭付けされたタブが与えられたものとする。ドレインの上かつ接合の下の領域におけるドーピング見通しは、全領域がゼロバイアス印加の下で空乏化されるように調整されるこが好ましい。そのとき拡散容量はＹ1−Ｘjの大きさに比例して減少する。ここでＹ1は、拡散下の領域内の基板表面下のタブの深さである。この深さは、接合のフェルミタブ側の空乏幅が拡散に近づくポイントまで増大させることができる。このポイントでは、全空乏幅Ｗdは以下の式に従って振る舞う。
【数４３】
2008124492.tif 000045
【０１３３】
空乏近似を使用すると、ＰＮ接合による全空乏層幅は以下の式のように記述することができる。
【数４４】
2008124492.tif 000046
【０１３４】
全空乏幅Ｗdは２つの部分から成る。接合ＹnのＮ型側の空乏幅と、接合ＹpのＰ型側の空乏幅の２つである。階段接合と平坦なドーピング見通しを仮定すると、この２つの領域の相対幅は、各領域の電荷量が次式で与えられる電荷量に一致するように、接合の各側のドーピング密度に比例する。
【数４５】
2008124492.tif 000047
【０１３５】
低電力への適用に対して、接合（ＮチャネルフェルミＦＥＴに対してはＹn）のフェルミタブ側の空乏領域は、ゼロボルトバイアスがかかったソース／ドレイン拡散の端に近づくことが望ましい。以下の２つの式を仮定する。
【数４６】
2008124492.tif 000048
と、
【数４７】
2008124492.tif 000049
【０１３６】
Ｙnに対する式は次式のように書き換えることができる。
【数４８】
2008124492.tif 000050
【０１３７】
Ｎdに対してはＮsub、Ｎaに対してはＮtubを代入すると、深さＹnは次式で与えられる。
【数４９】
2008124492.tif 000051
【０１３８】
長さＹnが図１４に示されたような拡散化されたソース及びドレイン領域の下のフェルミタブのオーバラップに等しくなるように設定されたとき、容量及びトランジスタ漏れに対する性能が最適化される。容量減少の大きさは、ゼロバイアスＹnが式４５によって与えられるようにＮsubとＮtubが調整されたときに、長さＹnに依存することになる。
【０１３９】
図１６は拡散下のタブ濃度に対する長さＹnとこのタブ濃度の基板濃度に対する比率を示している。上の方のラインはＮtub／Ｎsub＝０．５である。中間、及び下の方のラインはそれぞれＮtub／Ｎsub ＝１．０と１．５に対するものである。
【０１４０】
ＰＩＳＣＥＳ２（２次元的デバイスシミュレータ）が従来のタブＦＥＴと輪郭形成タブフェルミＦＥＴの拡散容量をモデル化するのに使用された。図１７に、０〜１ボルトの間のＶdで測定された、同一のレイアウト領域を有するドレイン領域に対する拡散容量がグラフで示されている。示されたように、輪郭付けされたタブはドレイン拡散容量を１２パーセント以上も減少させ、その結果、予測された回路性能に改善がもたらされる。さらにタブ形状の最適化によって、特定のアーキテクチャと使用されたドーピング見通しに依存する、さらに大きな改善がもたらされる。また、高電圧及び電力アプリケーションに対して設計されたフェルミＦＥＴトランジスタにおいて、対応する改善がもたらされる。
【０１４１】
［輪郭形成タブフェルミＦＥＴの製造］
輪郭形成タブフェルミＦＥＴを製造するための代表的なプロセスについて記述する。一般的に、第１の所定の深さ部分を、ソース、ドレイン注入処理の間の付加的な注入ステップで形成することができる。この付加的な処理はタブ・基板間接合が拡散端から十分引き離されるようなエネルギにおいてなされる。こうした注入はまた「シャドー注入」と呼ばれている。
【０１４２】
特に、図１８Ａを参照すると、第１の導電度型の一様な深さを持つタブ２２は、第２の導電度型の半導体基板２１内で形成される。タブ２２は基板２１の表面２１ａから基板２１からの所定の深さＹ2にまで延長する。タブ２２は一般的に、マスクとして界磁酸化物６１を使用して、表面２１ａにおける基板２１内への第１の導電度型のイオン注入によって形成される。タブ２２を形成した後、ゲート絶縁層２６とゲート電極層２８が従来の技術を使って形成される。
【０１４３】
いま図１８Ｂを参照すると、第１の導電度型の第１のイオン６２が基板表面２１ａに向けて、Ｙ2 よりも大きな深さＹ1まで注入される。ゲート２８はゲート下の基板内への第１のイオン６２の注入をマスクする。従って、タブ２２と第１のイオン６２は不均一な深さを持つ輪郭付けされたタブ２２′を形成する。一般的に、第１のイオン６２はより低い照射量で注入される。ただしこの注入は、タブ２２を形成した注入よりは相対的により高いエネルギで行われる。
【０１４４】
いま図１８Ｃを参照すると、第１の導電度型にある第２のイオン６３が基板表面２１ａに注入される。再び、ゲート２８はゲート下の基板内への第２のイオン６２の注入をマスクする。これによって基板表面２１ａから深さＸjのところまでソース、ドレイン領域２３、２４が形成される。第２のイオン６３の注入は一般的に低い照射量で行われる。またこの注入は、タブ２２を形成した注入よりは低いエネルギで行われる。その後、従来の処理を使用して、トランジスタを完成し、このトランジスタへの接触子を形成する。
【０１４５】
当業者であれば、第２のイオン（図１８Ｃ参照）の注入ステップを第１のイオン６２（図１８Ｂ参照）の注入ステップに先んじて行うことができることは理解できよう。また、イオン６２と６３として、ホウ素やリンのような同一のイオン種を使用し得ることも理解できよう。しかしながら、同一の導電度型の異なったイオン種も使用することができる。
【０１４６】
図面と明細書において、本発明の一般的に好ましい実施形態が開示されてきた。そこには特定の用語が使用されているが、それらはただ包括的かつ記述的な意味において使用されたのであり、なんらかの限定目的のためには使用されていない。
【図面の簡単な説明】
【０１４７】
【図１】米国特許出願番号第０８／０３７，６３６号によるＮチャネル高電流フェルミＦＥＴの断面図である。
【図２】図２Ａ〜図２Ｃは０．８ミクロン（１μｍ）チャネルを有する図１の高電流フェルミＦＥＴに対する好ましいドーピング見通し形状を示した図である。
【図３】図１の高電流フェルミＦＥＴの一部拡大断面図である。
【図４】図４Ａと４ＢはそれぞれＮチャネルフェルミＦＥＴとＰチャネルフェルミＦＥＴに対してシュミレートされた、チャネル長とゲート絶縁層の厚みの関数としてのドレイン飽和電流をそれぞれグラフに示した図である。図４ＣはフェルミＦＥＴに対してシュミレートされた、ゲート絶縁層の厚さに対するゲート容量をグラフに示した図である。
【図５】図５Ａは従来の０．８ミクロン（０．８μｍ）ＮチャネルＭＯＳＦＥＴに対してシュミレートされたトランジスタドレイン電流特性をグラフに示した図である。図５Ｂと５Ｃは０．８ミクロン（０．８μｍ）Ｎチャネル高電流フェルミＦＥＴに対してシュミレートされたトランジスタドレイン電流特性をグラフに示した図である。
【図６】図６Ａと６ＢはＮチャネルフェルミＦＥＴとＰチャネルフェルミＦＥＴに対してシュミレートされた底電流とサブスレショルド漏れ量の振る舞いをグラフに示した図である。
【図７】図７は高電流フェルミＦＥＴにおける異なった側壁スペーサ構造に対してシュミレートされた、ドレインバイアスに対するドレイン電流の最悪の場合の比較をグラフに示した図である。
【図８】図８Ａ〜８Ｃは図７においてグラフに示された側壁スペーサ構造の拡大断面図である。
【図９】図９Ａは米国特許出願番号第０８／０３７，６３６号による短チャネル低漏れ電流フェルミＦＥＴの第１の実施形態の断面図である。図９Ｂは米国特許出願番号第０８／０３７，６３６号による短チャネル低漏電流フェルミＦＥＴの第２の実施形態の断面図である。
【図１０】図１０Ａと１０Ｂは図９Ａの０．５ミクロン（０．８μｍ）チャネル低漏れ電流フェルミＦＥＴを設計するための好ましいドーピング見通し形状をグラフに示した図である。図１０Ｃと１０Ｄは図９Ｂの０．５ミクロン（０．８μｍ）チャネル低漏れ電流フェルミＦＥＴを設計するための好ましいドーピング見通し形状をグラフに示した図である。
【図１１】図１１は電界効果型トランジスタのサブスレショルド電圧−電流の基本的な振る舞いをグラフに示した図である。
【図１２】図１２Ａと１２Ｂはドレイン誘導接合を示した電界効果型トランジスタの拡大断面図である。
【図１３】図１３は電界効果型トランジスタのゲートスルーレートに対してシュミレートされた理論的限界をグラフに示した図である。
【図１４】図１４は本発明によるＮチャネル輪郭形成タブフェルミＦＥＴの断面図である。
【図１５】図１５Ａと１５Ｂは図１４の輪郭形成タブフェルミＦＥＴに対するドーピング見通し形状の例をグラフに示した図である。
【図１６】図１６は本発明による輪郭形成タブフェルミＦＥＴに対して、輪郭付けされたタブの深さをドーピング濃度の関数としてグラフに示した図である。
【図１７】図１７は標準的タブフェルミＦＥＴと本発明による輪郭形成タブフェルミＦＥＴに対して、容量をドレインバイアスの関数としてグラフに示した図である。
【図１８】図１８Ａ〜１８Ｃは中間製造段階にある図１４の輪郭形成タブフェルミＦＥＴの断面図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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