(57)【要約】【課題】ゲート絶縁膜の膜厚が薄くなった部分、即ち、段差部による半導体素子特性への影響を低減し、半導体素子の信頼性を向上させることを目的とする。また、そのような半導体素子を有する半導体装置を実現するための作製方法を提供する。【解決手段】半導体層と、半導体層の端部を覆うゲート電極と、当該半導体層及びゲート電極を絶縁する絶縁層を有し、半導体層の端部及びゲート電極が重なる領域を絶縁する絶縁層の膜厚が、半導体層の中央部を覆う絶縁層の膜厚より厚い半導体装置である。【選択図】図１
2008103666.tif 000002
【特許請求の範囲】
【請求項１】
絶縁表面上に形成される半導体層と、
半導体層上に形成されるゲート電極と、
前記半導体層及び前記ゲート電極の間に設けられる絶縁層とを有し、
前記絶縁層は第１の膜厚の領域及び前記第１の膜厚より厚い第２の膜厚の領域を有し、
前記第２の膜厚の領域は、前記ゲート電極と重畳する前記半導体層の端部を覆うことを特徴とする半導体装置。
【請求項２】
請求項１において、前記第２の膜厚は前記第１の膜厚の１．２以上４．５倍以下であることを特徴とする半導体装置。
【請求項３】
請求項１において、前記第１の膜厚は３ｎｍ以上３０ｎｍ以下であり、前記第２の膜厚は３．６ｎｍ以上１３５ｎｍ以下であることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、前記半導体層は前記ゲート電極に覆われる領域で第３の膜厚であり、前記半導体層の端部で前記第３の膜厚より薄い第４の膜厚であることを特徴とする半導体装置。
【請求項５】
絶縁表面上に形成された半導体層と、
前記半導体層上に形成されるゲート電極と、
前記半導体層及び前記ゲート電極の間に形成されるゲート絶縁膜と、
前記半導体層の端部及び前記ゲート電極が重畳する領域に形成される絶縁層とを有することを特徴とする半導体装置。
【請求項６】
請求項５において、前記絶縁層は、前記半導体層及び前記ゲート絶縁膜に挟まれることを特徴とする半導体装置。
【請求項７】
請求項５において、前記絶縁層は、前記ゲート絶縁膜及び前記ゲート電極に挟まれることを特徴とする半導体装置。
【請求項８】
請求項５において、前記絶縁層は、前記半導体層上で開口部を有することを特徴とする半導体装置。
【請求項９】
請求項５において、前記絶縁層は、非連続層であることを特徴とする半導体装置。
【請求項１０】
請求項９において、前記絶縁層の長さは、前記ゲート電極のゲート長方向において３μｍ以上１０μｍ以下であることを特徴とする半導体装置。
【請求項１１】
請求項５乃至１０のいずれか一項において、前記ゲート絶縁膜の膜厚は２０ｎｍであり、前記絶縁層の膜厚は５ｎｍ以上７０ｎｍ以下であることを特徴とする半導体装置。
【請求項１２】
請求項５乃至１１のいずれか一項において、前記絶縁層の端部の側面は前記絶縁表面に対して垂直であることを特徴とする半導体装置。
【請求項１３】
請求項５乃至１１のいずれか一項において、前記絶縁層の端部の側面は前記絶縁表面に対して傾斜していることを特徴とする半導体装置。
【請求項１４】
請求項５乃至１１のいずれか一項において、前記絶縁層の端部は、前記半導体層の傾斜している側面上に配置していることを特徴とする半導体装置。
【請求項１５】
基板上に形成された絶縁層と、
絶縁層上に形成された半導体層と、
前記半導体層上に形成されるゲート絶縁膜と、
ゲート絶縁膜上に形成されるゲート電極とを有し、
前記半導体層の端部は前記基板の表面に対して第１の角度で傾斜しており、前記絶縁層の端部は前記基板の表面に対して第２の角度で傾斜しており、
前記第２の角度は前記第１の角度より小さいことを特徴とする半導体装置。
【請求項１６】
請求項１５において、前記第１の角度は１０度以上４０度以下であり、前記第２の角度は５度以上１５度以下であることを特徴とする半導体装置。
【請求項１７】
絶縁表面上に半導体層を形成し、
前記半導体層上に第１の絶縁層を形成し、
前記第１の絶縁層上にマスクを形成した後、前記第１の絶縁層を選択的に除去して前記半導体層の端部を覆う第２の絶縁層を形成し、
前記半導体層の露出部及び前記第２の絶縁層にゲート絶縁膜として機能する第３の絶縁層を形成し、
前記第３の絶縁層上にゲート電極として機能する導電層を形成することを特徴とする半導体装置の作製方法。
【請求項１８】
絶縁表面上に半導体層を形成し、
前記半導体層上にゲート絶縁膜として機能する第１の絶縁層を形成し、
前記第１の絶縁層上に第２の絶縁層を形成し、
前記第２の絶縁層上にマスクを形成した後、前記第２の絶縁層を選択的に除去して前記半導体層の端部を覆う第３の絶縁層を形成し、
前記第１の絶縁層上にゲート電極として機能する導電層を形成することを特徴とする半導体装置の作製方法。
【請求項１９】
絶縁表面上に半導体層を形成し、
半導体層上に底辺より上辺の長さが長い台形状のマスクを形成し、
前記半導体層及び前記台形状のマスク上に第１の絶縁層を形成した後、前記台形状のマスクを除去して前記半導体層の端部を覆う第２の絶縁層を形成し、
前記第２の絶縁層及び前記半導体層の露出部にゲート絶縁膜として機能する第３の絶縁層を形成し、
前記第３の絶縁層上にゲート電極として機能する導電層を形成することを特徴とする半導体装置の作製方法。
【請求項２０】
絶縁表面上に半導体層を形成し、
前記半導体層上にゲート絶縁膜として機能する第１の絶縁層を形成し、
前記第１の絶縁層上に底辺より上辺の長さが長い台形状のマスクを形成し、
前記第１の絶縁層及び前記台形状のマスク上に第２の絶縁層を形成した後、前記台形状のマスクを除去して前記半導体層の端部を覆う第３の絶縁層を形成し、
前記第２の絶縁層上にゲート電極として機能する導電層を形成することを特徴とする半導体装置の作製方法。
【請求項２１】
絶縁表面上に半導体層を形成し、
前記半導体層上にマスクを形成し、
前記半導体層及び前記マスク上に第１の絶縁層を形成し、前記マスク及び前記第１の絶縁層の一部を除去した後、前記マスクの残存部を除去して前記半導体層の端部を覆う第２の絶縁層を形成し、
前記第２の絶縁層及び前記半導体層の露出部にゲート絶縁膜として機能する第３の絶縁層を形成し、
前記第３の絶縁層上にゲート電極として機能する導電層を形成することを特徴とする半導体装置の作製方法。
【請求項２２】
絶縁表面上に半導体層を形成し、
前記半導体層上にゲート絶縁膜として機能する第１の絶縁層を形成し、
前記第１の絶縁層上にマスクを形成し、
前記第１の絶縁層及び前記マスク上に第２の絶縁層を形成し、前記マスク及び前記第１の絶縁層の一部を除去した後、前記マスクの残存部を除去して前記半導体層の端部を覆う第３の絶縁層を形成し、
前記第２の絶縁層上にゲート電極として機能する導電層を形成することを特徴とする半導体装置の作製方法。
【請求項２３】
透光性を有する基板上に半導体層を形成し、
前記半導体層上に第１の絶縁層を形成し、
前記第１の絶縁層上にレジストを塗布した後、前記半導体層をマスクとして前記透光性を有する基板から前記レジストに光を照射して前記レジストを露光し、
前記露光されたレジストを現像して前記第１の絶縁層上にマスクを形成し、
前記マスクを用いて前記第１の絶縁層をエッチングして前記半導体層の端部を覆う第２の絶縁層を形成し、
前記第２の絶縁層及び前記半導体層の露出部にゲート絶縁膜として機能する第３の絶縁層を形成し、
前記第３の絶縁層上にゲート電極として機能する導電層を形成することを特徴とする半導体装置の作製方法。
【請求項２４】
透光性を有する基板上に半導体層を形成し、
前記半導体層上にゲート絶縁膜として機能する第１の絶縁層を形成し、
前記第１の絶縁層上に第２の絶縁層を形成し、
前記第２の絶縁層上にレジストを塗布した後、前記半導体層をマスクとして前記透光性を有する基板から前記レジストに光を照射して前記レジストを露光し、
前記露光されたレジストを現像して前記第２の絶縁層上にマスクを形成し、
前記マスクを用いて前記第２の絶縁層をエッチングして前記半導体層の端部を覆う第３の絶縁層を形成し、
前記第１の絶縁層上にゲート電極として機能する導電層を形成することを特徴とする半導体装置の作製方法。
【請求項２５】
絶縁表面上に第１の半導体層を形成し、
前記第１の半導体層上にマスクを形成し、
前記マスクを用い前記第１の半導体層をエッチングして第２の半導体層を形成し、
前記マスクの表面を撥液処理した後、前記第２の半導体層の一部を覆う第１の絶縁層を形成し、
前記マスクを除去した後、前記第１の絶縁層及び前記半導体層を覆うゲート絶縁膜として機能する第２の絶縁層を形成し、
前記第２の絶縁層上にゲート電極として機能する導電層を形成することを特徴とする半導体装置の作製方法。
【請求項２６】
絶縁表面上に第１の半導体層を形成し、
前記第１の半導体層上にゲート絶縁膜として機能する第１の絶縁層を形成し、
前記第１の絶縁層上にマスクを形成し、
前記マスクを用い前記第１の絶縁層及び前記第１の半導体層をエッチングして第２の絶縁層及び第２の半導体層を形成し、
前記マスクの表面を撥液処理した後、前記第２の半導体層の一部を覆う第３の絶縁層を形成し、
前記マスクを除去した後、前記第２の絶縁層上にゲート電極として機能する導電層を形成することを特徴とする半導体装置の作製方法。
【請求項２７】
絶縁表面上に半導体層を形成し、
前記半導体層上に第１の絶縁層を形成し、
前記第１の絶縁層を異方性エッチングして、前記半導体層の側面に接する第２の絶縁層を形成し、
前記第２の絶縁層及び前記半導体層を覆うゲート絶縁膜として機能する第３の絶縁層を形成し、
前記第３の絶縁層上にゲート電極として機能する導電層を形成することを特徴とする半導体装置の作製方法。
【請求項２８】
絶縁表面上に半導体層を形成し、
前記半導体層上に第１の絶縁層を形成し、
前記第１の絶縁層上にマスクを形成した後、高密度プラズマ処理により前記半導体層の端部の一部を酸化し、
前記マスクを除去した後、前記第１の絶縁層上にゲート電極として機能する導電層を形成することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその作製方法に関し、特に異なる半導体素子の半導体層が分離された半導体装置及びその作製方法に関する。
【背景技術】
【０００２】
半導体層が分離された半導体素子の代表例として、図２４に一般的な薄膜トランジスタの上面図及び断面図を示す。図２４（Ａ）は、薄膜トランジスタの上面図を示し、図２４（Ｂ）は図２４（Ａ）のＡ１−Ｂ１の断面図を示し、図２４（Ｃ）は図２４（Ａ）のＡ２−Ｂ２の断面図を示し、図２４（Ｄ）は図２４（Ｃ）の半導体層３２の端部２５の拡大図を示す。図２４（Ｂ）乃至（Ｄ）に示すように、薄膜トランジスタは、基板３０上に、下地膜として機能する絶縁層３１が形成され、絶縁層３１上に、チャネル形成領域３２ａ、ソース領域及びドレイン領域として機能する高濃度不純物領域３２ｂ、３２ｃを有する半導体層３２が形成され、半導体層３２及び絶縁層３１上にゲート絶縁膜として機能する絶縁層３３が形成され、絶縁層３３上にゲート電極として機能する導電層３４が形成される。
【０００３】
図２４に示した薄膜トランジスタを作製する工程において、選択的にエッチングされた半導体層３２上にゲート絶縁膜として機能する絶縁層３３を形成する場合、半導体層３２の端部２５において絶縁層３３の被覆性が低下する。絶縁層３３の膜厚が薄くなった部分においては、ゲート電圧の電界強度が強くなり、ゲート電圧に対するストレスが強くなるため、薄膜トランジスタの耐圧や信頼性に悪影響を与えていた。
【０００４】
また、半導体層３２の端部２５には、基板及び各薄膜の応力が集中するため、素子特性の変動を引き起こす問題となっていた。
【０００５】
この半導体層３２の端部の段差に起因するゲート絶縁膜の被覆性の低下を改善する手段として、活性層の端部をテーパー形状とする手段が用いられている（特許文献１）。
【０００６】
一方、高速動作を必要とする回路を構成する薄膜トランジスタとしては、チャネル長が短く、且つゲート絶縁膜の膜厚が薄いことが好ましい。このため、ゲート絶縁膜の膜厚は、数十ナノメートと膜厚が薄くなっている。
【特許文献１】特開２００５−１６７２０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、半導体層の端部をテーパー形状にしても、電界や応力の集中は依然として問題となっている。特に、ゲート絶縁膜の膜厚を数十ナノメートと薄くした場合、この問題が顕著である。
【０００８】
本願発明はこのような課題を解決するための技術であり、ゲート絶縁膜の膜厚が薄くなった部分、即ち、段差部による半導体素子特性への影響を低減し、半導体素子の信頼性を向上させることを目的とする。また、そのような半導体素子を有する半導体装置を実現するための作製方法を提供することも課題とする。
【課題を解決するための手段】
【０００９】
本発明の一は、半導体層と、半導体層の端部を覆うゲート電極と、当該半導体層及びゲート電極を絶縁する絶縁層を有する半導体装置において、半導体層の端部及びゲート電極が重なる領域を絶縁する絶縁層の膜厚が、半導体層の中央部を覆う絶縁層の膜厚より厚いことを特徴とする。
【００１０】
また、本発明の一は、基板上に形成される下地膜として機能する絶縁層と、該絶縁層上に形成される半導体層と、下地膜として機能する絶縁層及び半導体層を覆うゲート絶縁膜として機能する絶縁層とを有する半導体装置において、半導体層の端部の側面は前記基板の表面に対して第１の角度で傾斜しており、下地膜として機能する絶縁層は基板の表面に対して第２の角度で傾斜しており、第２の角度は前記第１の角度より小さいことを特徴とする。即ち、半導体層の側面の傾斜と下地膜として機能する絶縁層の傾斜が徐々に小さくなることを特徴とする。
【００１１】
なお、第１の角度は１０度以上４０度以下であり、前記第２の角度は５度以上１５度以下であることが好ましい。
【００１２】
また、本発明の一は、半導体層と、半導体層の端部を覆うゲート電極と、当該半導体層及びゲート電極を絶縁する絶縁層を有する半導体装置において、当該半導体層及びゲート電極を絶縁する絶縁層を、半導体層の中央部より半導体層の端部において厚くなるように形成することを特徴とする。
【００１３】
なお、本発明の半導体装置において、半導体層は複数形成され、複数の半導体層はそれぞれ分離されている。
【発明の効果】
【００１４】
半導体層と、半導体層の端部を覆うゲート電極と、当該半導体層及びゲート電極を絶縁する絶縁層を有する半導体装置において、半導体層の端部及びゲート電極が重なる領域を絶縁する絶縁層の膜厚を、半導体層の中央部を覆う絶縁層の膜厚より厚くすることで、半導体層の端部及びゲート電極が短絡することを防止することができる。特に、ゲート絶縁膜として機能する絶縁膜の膜厚が数ナノメート〜数十ナノメートのように、膜厚が半導体層の膜厚よりも薄い場合に特に効果的である。
【００１５】
また、半導体層上に形成された絶縁層をエッチングして除去した場合に、半導体層の端部の側面と下地膜として機能する絶縁層との接する部分において絶縁層に凹部が形成される場合があるが、半導体層の端部を覆う領域の膜厚が厚い絶縁層を形成することで当該凹部を絶縁層で充填することができる。このため、ゲート絶縁膜として機能する絶縁層等を形成した場合に、被覆不良等を低減することが可能である。これらの結果、後に形成される半導体素子の信頼性を高めることが可能である。
【発明を実施するための最良の形態】
【００１６】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
【００１７】
（実施の形態１）
本実施の形態では、半導体層の端部におけるゲート絶縁膜の被覆性低下によるゲート電圧のリーク電流を抑制することが可能な半導体素子の構造及び作製方法を提供する。ここでは、半導体素子として薄膜トランジスタを用いて示す。
【００１８】
図１は本発明に係る半導体装置の主要な構成を説明するための上面図及び断面図である。図１（Ａ）は、特に薄膜トランジスタの要部の上面図を示し、図１（Ｂ）は図１（Ａ）のＡ１−Ｂ１の断面図を示し、図１（Ｃ）は図１（Ａ）のＡ２−Ｂ２の断面図を示している。この薄膜トランジスタは、絶縁表面を有する基板３０上に作製されている。絶縁表面を有する基板３０としては、ガラス基板、石英基板、サファイア基板、セラミック基板、表面に絶縁層が形成された金属基板などを用いることができる。
【００１９】
この絶縁表面を有する基板３０上に半導体層３２が形成されている。基板３０と半導体層３２の間には、下地膜として機能する絶縁層３１を設けても良い。この絶縁層３１は、基板３０から半導体層３２へアルカリ金属などの不純物が拡散して汚染することを防ぐものであり、ブロッキング層として適宜設ければ良い。
【００２０】
絶縁層３１としては、酸化珪素、窒化珪素、酸素と窒素を含有した珪素（酸窒化珪素）等の絶縁材料を用いて形成する。例えば、絶縁層３１を２層構造とする場合、第１層目の絶縁層として酸素より窒素を多く含む酸窒化珪素層を形成し、第２層目の絶縁層として窒素より酸素を多く含む酸窒化珪素層を形成するとよい。また、第１層目の絶縁層として窒化珪素層を形成し、第２層目の絶縁層として酸化珪素層を形成してもよい。
【００２１】
半導体層３２は、単結晶半導体又は多結晶半導体で形成されたものを用いることが好ましい。半導体材料としては、シリコンが好ましく、その他にシリコンゲルマニウム半導体を用いることもできる。また、素子分離の目的から、絶縁表面に島状の半導体層を形成し、該半導体層に一又は複数の不揮発性メモリ素子または薄膜トランジスタを形成することが好ましい。
【００２２】
このように、絶縁表面に形成された半導体層を島状に分離形成することで、同一基板上に複数の薄膜トランジスタと周辺回路を形成した場合にも、有効に素子分離をすることができる。すなわち、１０Ｖ〜２０Ｖ程度の電圧で書き込みや消去を行う必要のあるメモリ素子アレイと、３Ｖ〜７Ｖ程度の電圧で動作してデータの入出力や命令の制御を主として行う周辺回路を同一基板上に形成した場合でも、各素子に印加する電圧の違いによる相互の干渉を防ぐことができる。
【００２３】
半導体層３２にはｐ型不純物が注入されていても良い。ｐ型不純物として、例えばホウ素が用いられ、５×１０１５ａｔｏｍｓ／ｃｍ３〜１×１０１６ａｔｏｍｓ／ｃｍ３程度の濃度で添加されていても良い。これは、トランジスタのしきい値電圧を制御するためのものであり、チャネル形成領域に添加されることで有効に作用する。チャネル形成領域は、後述するゲート電極として機能する導電層３４と略一致する領域に形成されるものであり、半導体層３２の一対の高濃度不純物領域３２ｂ、３２ｃの間に位置するものである。
【００２４】
一対の高濃度不純物領域３２ｂ、３２ｃは不揮発性メモリ素子においてソース領域及びドレイン領域として機能する領域である。一対の高濃度不純物領域３２ｂ、３２ｃはｎ型不純物であるリン若しくはヒ素をピーク濃度で約１０２１ａｔｏｍｓ／ｃｍ３で添加することで形成される。
【００２５】
また、半導体層３２に低濃度不純物領域３２ｄ、３２ｅを設けてもよい。低濃度不純物領域３２ｄ、３２ｅを設けることにより、ドレイン端の電界を緩和して、書き込み及び消去の繰り返しによる劣化を抑制することができる。
【００２６】
半導体層３２上には、半導体層の端部を覆う絶縁層３６、ゲート絶縁膜として機能する絶縁層３３、ゲート電極として機能する導電層３４が形成される。
【００２７】
半導体層の端部を覆う絶縁層３６は、半導体層３２の端部及びゲート電極として機能する導電層３４が短絡することを防止するために設ける。このため、半導体層３２の端部及びゲート電極として機能する導電層３４が重畳する領域において、半導体層３２上に形成されていることが好ましい。
【００２８】
図１（Ａ）において、破線は絶縁層３６の端部を示し、破線の内側には絶縁層３６が形成されておらず、破線の外側に絶縁層３６が形成され半導体層３２の端部を覆っている。即ち、絶縁層３６は半導体層３２上に開口部を有する。
【００２９】
なお、半導体層の端部を覆う絶縁層３６は、半導体層３２の端部及びゲート電極として機能する導電層３４が短絡することを防止するために設けるため、半導体層３２の端部及びゲート電極として機能する導電層３４が重畳する領域に形成されていればよい。
【００３０】
代表的には、図２（Ａ）乃至（Ｃ）に示すように、半導体層３２の端部及びゲート電極として機能する導電層３４が重畳する領域に絶縁層３９ａ、３９ｂが形成されていてればよい。即ち、絶縁層３９ａ、３９ｂは、基板上に非連続的に形成された非連続層である。このため、図２（Ｂ）に示すように、図２（Ａ）のＡ１−Ｂ１の断面では絶縁層３９ａ、３９ｂが形成されず、図２（Ｃ）のＡ２−Ｂ２の断面で示すように、半導体層３２の端部においてゲート電極として機能する導電層３４が形成される領域のみ絶縁層３９ａ、３９ｂが形成される。
【００３１】
また、ゲート電極のチャネル長方向における絶縁層３９ａ、３９ｂの長さは３μｍ以上１０μｍ以下、好ましくは３μｍ以上５μｍ以下である。
【００３２】
このように、半導体層の端部を覆う絶縁層３６、３９ａ、３９ｂを形成することで、半導体層３２の端部及びゲート電極として機能する導電層３４が短絡することを防止することができる。特に、ゲート絶縁膜として機能する絶縁膜の膜厚が数ナノメート〜数十ナノメートのように、膜厚が半導体層の膜厚よりも薄い場合に特に効果的である。また、半導体層３２上に形成された絶縁層をエッチングにより全て除去した場合に、半導体層３２の端部と絶縁層３１との接する部分において絶縁層３１に凹部が形成される場合があるが、絶縁層３６、３９ａ、３９ｂを形成することで当該凹部を絶縁層で充填することができる。このため、ゲート絶縁膜として機能する絶縁層等を形成した場合に、被覆不良等を低減することが可能である。これらの結果、後に形成される半導体素子の信頼性を高めることが可能である。
【００３３】
絶縁層３６、３９ａ、３９ｂは、酸化珪素、窒化アルミニウム、窒化珪素、酸化珪素と窒化珪素の積層構造、酸化珪素と窒化アルミニウムの積層構造等で形成する。
【００３４】
次に、絶縁層３６、３９ａ、３９ｂの端部の断面形状について、図１及び図３を用いて説明する。ここでは、代表例として絶縁層３６を用いて示すが、絶縁層３９ａ、３９ｂにも適宜適用することができる。
【００３５】
図１（Ｂ）に示すように、絶縁層３６の端部の側面は、半導体層３２の表面に対して垂直、好ましくは８５°以上９５°以下にすることができる。絶縁層３６の端部の側面が垂直である場合、半導体層３２の端部を覆うためのマスク合わせのマージンを小さくすることが可能であり、半導体層の面積を小さくすることが可能である。即ち、高集積化が可能である。
【００３６】
また、図３（Ａ）に示すように、絶縁層３６の端部３６ａの側面を半導体層３２の表面に対してテーパー形状、好ましくは３０°以上８５°未満、更に好ましくは４５°以上６０°以下の傾斜を有する形状にすることができる。絶縁層３６の端部３６ａの側面をテーパー形状にすることで、後述するゲート絶縁膜として機能する絶縁層が、半導体層の端部を覆う絶縁層３６を覆う被覆性を高めることが可能である。即ち、半導体層及びゲート電極の間のリーク電流を抑制することが可能である。
【００３７】
また、図３（Ｂ）に示すように、半導体層３２の側面３２ｆがテーパー形状、好ましくは３０°以上８５°未満、更に好ましくは４５°以上６０°以下の傾斜を有する形状である場合、絶縁層３６の側面３６ｂが半導体層３２の側面３２ｆに位置してもよい。絶縁層３６の側面３６ｂが半導体層３２の側面３２ｆに位置することで、後述するゲート絶縁膜の凹凸を低減することが可能であり、被覆性を高めることが可能である。即ち、半導体層及びゲート電極の間のリーク電流を抑制することが可能である。
【００３８】
さらには、半導体層３２の上面及び側面で形成される稜上に絶縁層３６の端部の側面が形成されてもよい。この場合、絶縁層３６が半導体層を覆う面積が少なく、寄生薄膜トランジスタを形成せずとも、半導体層及びゲート電極の間のリーク電流を抑制することが可能である。
【００３９】
さらには、半導体層３２の表面及び絶縁層３６の表面が平らでもよい。この場合、後に形成するゲート絶縁膜として機能する絶縁層が半導体層３２を覆う被覆率を高めることが可能である。また、寄生薄膜トランジスタを形成せずとも、半導体層及びゲート電極の間のリーク電流を抑制することが可能である。
【００４０】
ゲート絶縁膜として機能する絶縁層３３は酸化珪素若しくは酸化珪素と窒化珪素の積層構造等で形成する。絶縁層３３は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁層を堆積することで形成しても良い。また、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成すると良い。半導体層（代表的にはシリコン層）を、プラズマ処理により酸化又は窒化することにより形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。
【００４１】
プラズマ処理による固相酸化処理若しくは固相窒化処理として、マイクロ波（代表的には２．４５ＧＨｚ）で励起され、電子密度が１×１０１１ｃｍ−３以上１×１０１３ｃｍ−３以下、且つ電子温度が０．５ｅＶ以上１．５ｅＶ以下のプラズマを利用することが好ましい。固相酸化処理若しくは固相窒化処理において、５００℃以下の温度において、緻密な絶縁層を形成すると共に実用的な反応速度を得るためである。
【００４２】
このプラズマ処理により半導体層３２の表面を酸化する場合には、酸素雰囲気下（例えば、酸素（Ｏ２）又は一酸化二窒素（Ｎ２Ｏ）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、若しくは酸素又は一酸化二窒素と水素（Ｈ２）と希ガス雰囲気下）で行う。また、プラズマ処理により窒化をする場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下、窒素と水素と希ガス雰囲気下、若しくはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。
【００４３】
図２３にプラズマ処理を行うための装置の構成例を示す。このプラズマ処理装置は、基板２１０を配置するための支持台２８０と、ガスを導入するためのガス供給部２７６、ガスを排気するために真空ポンプに接続する排気口２７８、アンテナ２７２、誘電体板２７４、プラズマ発生用のマイクロ波を供給するマイクロ波供給部２８４を有している。また、支持台２８０に温度制御部２８２を設けることによって、基板２１０の温度を制御することも可能である。
【００４４】
以下に、プラズマ処理について説明する。なお、プラズマ処理とは、半導体基板、絶縁層、導電層に対する酸化処理、窒化処理、酸窒化処理、水素化処理、表面改質処理を含んでいる。これらの処理は、その目的に応じて、ガス供給部２７６から供給するガスを選択すれば良い。
【００４５】
酸化処理若しくは窒化処理を行うには以下のようにすれば良い。まず、処理室内を真空にし、ガス供給部２７６から酸素又は窒素を含むプラズマ処理用ガスを導入する。基板２１０は室温若しくは温度制御部２８２により１００℃〜５５０℃に加熱する。なお、基板２１０と誘電体板２７４との間隔は、２０ｍｍ〜８０ｍｍ（好ましくは２０ｍｍから６０ｍｍ）程度である。次に、マイクロ波供給部２８４からアンテナ２７２にマイクロ波を供給する。そしてマイクロ波をアンテナ２７２から誘電体板２７４を通して処理室内に導入することによって、プラズマ２８６を生成する。マイクロ波の導入によりプラズマの励起を行うと、低電子温度（３ｅＶ以下、好ましくは１．５ｅＶ以下）で高電子密度（１×１０１１ｃｍ−３以上）のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）及び／又は窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体基板の表面を酸化又は窒化することができる。プラズマ処理用ガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、５００℃以下の低温で固相反応による酸化、窒化をすることができる。
【００４６】
図２３に示す装置を用いた高密度プラズマ処理により形成される好適な絶縁層３３の一例は、酸化雰囲気下のプラズマ処理により半導体層３２上に３ｎｍ〜６ｎｍの厚さで酸化珪素層を形成し、その後窒素雰囲気下でその酸化珪素層の表面を窒化プラズマで処理した窒素プラズマ処理層を形成する。具体的には、まず、酸素雰囲気下でのプラズマ処理により半導体層３２上に３ｎｍ〜６ｎｍの厚さで酸化珪素層を形成する。その後、続けて窒素雰囲気下でプラズマ処理を行うことにより酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表面近傍とは、酸化珪素層の表面から概略０．５ｎｍ〜１．５ｎｍの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層の表面から概略１ｎｍの深さに窒素を２０〜５０原子％の割合で含有した構造となる。
【００４７】
半導体層３２の代表例としての珪素層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化層を形成することができる。また、当該酸化層をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができる。
【００４８】
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃〜１０５０℃で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、半導体素子、特に薄膜トランジスタや不揮発性記憶素子のゲート絶縁膜として機能する絶縁層として信頼性の高い絶縁層を形成することができる。
【００４９】
ゲート電極として機能する導電層３４はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料で形成することが好ましい。また、リン等の不純物元素を添加した多結晶シリコンを用いることができる。また、一層又は複数層の金属窒化物層と上記の金属層の積層構造で導電層３４を形成しても良い。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物層を設けることにより、金属層の密着性を向上させることができ、剥離を防止することができる。
【００５０】
さらには、図３（Ｃ）に示すように、半導体層３２上にゲート絶縁膜として機能する絶縁層３３を形成し、ゲート絶縁膜として機能する絶縁層３３上に半導体層３２の端部を覆う絶縁層３８を設けてもよい。
【００５１】
絶縁層３８においても、図１に示す絶縁層３６と同様に、半導体層３２の端部をすべて覆うように設けられていてもよい。また図２に示す絶縁層３９ａ、３９ｂと同様に、半導体層３２の端部及びゲート電極として機能する導電層３４が重畳する領域に絶縁層３８が形成してもよい。また、絶縁層３８の端部の形状及び配置は、図１（Ｂ）に示すように、半導体膜に対し垂直状であってもよい。また、図３（Ａ）に示すように、テーパー状であってもよい。さらには、図３（Ｂ）に示すように、半導体層３２の側面上に位置してもよい。
【００５２】
また、上記半導体層の端部を覆う絶縁層は、ＳＯＩ（Ｓｉ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を用いることもできる。ＳＯＩ基板として、鏡面研磨ウェハーに酸素イオンを注入した後、高温アニールすることにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて作られた所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｙｇｅｎ）基板を用いても良い。
【００５３】
半導体基板がｎ型である場合にはｐ型不純物が注入されたｐウェルが形成されている。ｐ型不純物として、例えばホウ素が用いられ、５×１０１５ｃｍ−３〜１×１０１６ｃｍ−３程度の濃度で添加されている。ｐウェルを形成することにより、この領域にｎチャネル型のトランジスタを形成することができる。また、ｐウェルに添加するｐ型不純物は、トランジスタのしきい値電圧を制御する作用もある。半導体基板に形成されるとするチャネル形成領域は、後述するゲートと略一致する領域に形成されるものであり、半導体基板に形成される一対の不純物領域の間に位置している。
【００５４】
次に、図１乃至図３に示す薄膜トランジスタの作製工程について以下に説明する。
【００５５】
図４（Ａ）に示すように、基板３０上に絶縁層３１を形成し、絶縁層３１上に半導体層３２を形成し、半導体層３２上に絶縁層４０を形成し、絶縁層４０上にマスク４１を形成する。
【００５６】
絶縁層３１はＣＶＤ法、スパッタリング法、塗布法等を用い、酸化珪素、窒化珪素、酸素と窒素を含有した珪素（酸窒化珪素）等の絶縁材料を用いて形成する。
【００５７】
半導体層３２は、スパッタリング法、プラズマＣＶＤ法若しくは減圧ＣＶＤ法によって基板３０の全面に形成した半導体層を結晶化した後、選択的にエッチングして、単結晶半導体又は多結晶半導体で形成することができる。半導体膜の結晶化法としては、レーザ結晶化法、瞬間熱アニール（ＲＴＡ）又はファーネスアニール炉を用いた熱処理による結晶化法、結晶化を助長する金属元素を用いる結晶化法又はこれら方法を組み合わせて行う方法を採用することができる。半導体層３２は、厚さ１０ｎｍ以上１５０ｎｍ以下、好ましくは３０ｎｍ以上１００ｎｍ以下、更に好ましくは５０ｎｍ以上８０ｎｍ以下で形成する。
【００５８】
絶縁層４０は、ＣＶＤ法、スパッタリング法、塗布法等を用い、酸化珪素、窒化珪素、酸素と窒素を含有した珪素（酸窒化珪素）等の絶縁材料を用いて形成する。
【００５９】
マスク４１は、少なくとも後に形成されるゲート電極に覆われる半導体層３２の端部を覆う領域に形成する。さらには、半導体層３２の端部を覆う領域に形成する。マスク４１は、フォトリソグラフィー工程によりレジストを露光現像して形成する。また、液滴吐出法により選択的に組成物を吐出して、マスク４１を形成してもよい。
【００６０】
次に、図４（Ｂ）に示すように、マスク４１を用いて絶縁層４０をエッチングして絶縁層３６を形成する。このとき、半導体層３２の一部が露出される。次に、絶縁層３６及び半導体層３２の露出部上にゲート絶縁膜として機能する絶縁層３３を形成する。
【００６１】
ゲート絶縁膜として機能する絶縁層３３は酸化珪素若しくは酸化珪素と窒化珪素の積層構造等で形成する。絶縁層３３は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁層を堆積することで形成しても良い。また、上記した図２３で示す装置を用いたプラズマ処理による固相酸化若しくは固相窒化で形成しても良い。半導体層（代表的にはシリコン層）を、プラズマ処理により酸化又は窒化することにより形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。
【００６２】
次に、図４（Ｃ）に示すように、ゲート絶縁膜として機能する絶縁層３３上にゲート電極として機能する導電層３４を形成する。また、半導体層３２にゲート電極と重畳するチャネル形成領域３２ａ、高濃度の不純物領域３２ｂ、３２ｃ、低濃度不純物領域３２ｄ、３２ｅを形成する。
【００６３】
導電層３４は、スパッタリング法、蒸着法、インクジェット法、ＣＶＤ法等を用い、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料で形成することが好ましい。導電層３４の厚さは１００ｎｍ以上１０００ｎｍ以下、好ましくは２００ｎｍ以上８００ｎｍ以下、好ましくは３００ｎｍ以上５００ｎｍ以下で形成する。
【００６４】
半導体層３２に、ゲート電極またはマスクを用いて選択的に不純物を添加して、ゲート電極と重畳するチャネル形成領域３２ａ、高濃度の不純物領域３２ｂ、３２ｃ、低濃度不純物領域３２ｄ、３２ｅを形成する。
【００６５】
次に、図４の（Ａ）乃至（Ｃ）と異なる工程を用いた形態について、図４（Ｄ）−（Ｆ）を用いて説明する。
【００６６】
図４（Ｄ）に示すように、基板３０上に絶縁層３１を形成し、絶縁層３１上に半導体層３２を形成する。次に、半導体層３２上にゲート絶縁膜として機能する絶縁層３３を形成した後、絶縁層４０を形成し、絶縁層４０上にマスク４１を形成する。
【００６７】
次に、図４（Ｅ）に示すように、マスク４１を用いて絶縁層４０をエッチングして絶縁層３６を形成する。ここでは、絶縁層３３をエッチングせず、絶縁層４０のみを選択的にエッチングすることが可能な絶縁層３３、４０を適宜選択する必要がある。即ち、絶縁層４０としては、絶縁層３３より密度が高くエッチングレートの高い膜を形成する。このような膜としては、原料ガスの流量や電圧の値を変化させることで形成することができる。また、絶縁層３３及び絶縁層４０を異なる材料で形成し、絶縁層４０のみを選択的にエッチングすることが可能なエッチャントを用いて絶縁層４０をエッチングして、絶縁層３６を形成してもよい。
【００６８】
この後、図３（Ｃ）と同様にして、ゲート電極として機能する導電層３４を形成し、半導体層３２にゲート電極と重畳するチャネル形成領域３２ａ、高濃度の不純物領域３２ｂ、３２ｃ、低濃度不純物領域３２ｄ、３２ｅを形成する。
【００６９】
以上のように半導体層及びゲート電極の間に流れるリーク電流を抑制した薄膜トランジスタを作製することができる。
【００７０】
なお、図４（Ａ）においては、絶縁層４０を薄膜成膜法により形成したが、図５（Ａ）に示すように、塗布法により絶縁層４６を形成した後、図４（Ｂ）及び（Ｃ）と同様の工程により、絶縁層４８を形成してもよい。
【００７１】
絶縁層４６はエポキシ樹脂、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル樹脂等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素基）が用いられる。また、置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【００７２】
このような工程により形成された絶縁層は、基板全体において凹凸が少ないため、絶縁層３３への凹凸の影響が少なく、絶縁層３３の膜厚を薄くしても、被覆率を保持することが可能である。
【００７３】
さらには、図５（Ｄ）に示すように、半導体層３２上にゲート絶縁膜として機能する絶縁層３３を形成した後、絶縁層４６を形成し、絶縁層４６上にマスク４７を形成してもよい。この後、図５（Ｅ）に示すようにマスク４７を用いて絶縁層４６をエッチングして、半導体層３２の端部を絶縁層３３を介して覆う絶縁層４８を形成してもよい。
【００７４】
上記とは異なる工程を用いた半導体装置の作製工程について、図６及び図７を用いて説明する。
【００７５】
図６（Ａ）に示すように、基板３０上に絶縁層３１を形成し、絶縁層３１上に半導体層３２を形成する。次に、半導体層３２上にマスク４４を形成した後、マスク４４及び半導体層３２上、さらには絶縁層３１上に絶縁層を形成する。ここでは、マスク４４を断面において底辺より上辺の長さが長い台形（以下、逆台形と示す。）にすることで、その上に絶縁層を形成した場合、マスク上に形成される絶縁層４５及びマスクの周辺、具体的には露出されている半導体層３２表面及び絶縁層３１上に絶縁層３６を形成することができる。
【００７６】
次に、図６（Ｂ）に示すように、マスク４４を除去することでマスク４４上に形成された絶縁層４５も除去する。この結果、半導体層３２の端部を覆う絶縁層３６のみを形成することができる。
【００７７】
この後、半導体層３２及び絶縁層３６上にゲート絶縁膜として機能する絶縁層３３を形成し、図６（Ｃ）に示すように、ゲート絶縁膜として機能する絶縁層３３上にゲート電極として機能する導電層３４を形成する。また、半導体層３２にゲート電極と重畳するチャネル形成領域３２ａ、高濃度の不純物領域３２ｂ、３２ｃ、低濃度不純物領域３２ｄ、３２ｅを形成する。
【００７８】
次に、図６の（Ａ）乃至（Ｃ）と異なる工程を用いた形態について、図６（Ｄ）−（Ｆ）を用いて説明する。
【００７９】
図６（Ｄ）に示すように、基板３０上に絶縁層３１を形成し、絶縁層３１上に半導体層３２を形成する。次に、半導体層３２上にゲート絶縁膜として機能する絶縁層３３を形成した後、絶縁層３３上に逆台形状のマスク４４を形成し、逆台形状のマスク４４及び半導体層３２上、さらには絶縁層３３上に絶縁層３６を形成する。
【００８０】
次に、図６（Ｅ）に示すように、マスク４４を除去することでマスク４４上に形成された絶縁層４５も除去する。この結果、半導体層３２の端部を覆う絶縁層３６のみを形成することができる。
【００８１】
この後、図６（Ｃ）と同様にして、ゲート電極として機能する導電層３４を形成し、半導体層３２にゲート電極と重畳するチャネル形成領域３２ａ、高濃度の不純物領域３２ｂ、３２ｃ、低濃度不純物領域３２ｄ、３２ｅを形成する。
【００８２】
以上のように半導体層及びゲート電極の間に流れるリーク電流を抑制した薄膜トランジスタを作製することができる。
【００８３】
なお、図６においては、絶縁層３６及び４５を薄膜成膜法により形成したが、図７（Ａ）に示すように、半導体層３２上にマスク５０を形成し、マスク５０及び半導体層３２上に、塗布法により絶縁層５１を形成した場合、図７（Ｂ）に示すように、絶縁層５１およびマスク５０を等方的にエッチングして、残存する絶縁層５３及び残存するマスク５２を形成する。図７（Ｂ）において、破線５０ａはエッチングされる前のマスク５０を示し、破線５１ａはエッチングされる前の絶縁層５１を示す。
【００８４】
次に、図７（Ｃ）に示すように、エッチングされたマスク５２を除去することで、半導体層３２の端部を覆う絶縁層５３を形成することができる。このような工程により形成された絶縁層５３は、基板全体において凹凸が少ないため、絶縁層３３への凹凸の影響が少なく、絶縁層３３の膜厚を薄くしても、被覆率を保持することが可能である。
【００８５】
さらには、図７（Ｆ）に示すように、半導体層３２上にゲート絶縁膜として機能する絶縁層３３を形成した後、絶縁層３３上にマスク５０を形成し、マスク５０及び絶縁層３３上に、塗布法により絶縁層５１を形成する。
【００８６】
次に、図７（Ｇ）に示すように、絶縁層５１およびマスク５０を等方的にエッチングして、エッチングされた絶縁層５３及びエッチングされたマスク５２を形成する。
【００８７】
次に、図７（Ｈ）に示すように、エッチングされたマスク５２を除去することで、半導体層３２の端部を絶縁層３３を介して覆う絶縁層５３を形成することができる。このような工程により形成された絶縁層５３は、基板全体において凹凸が少ないため、後に形成されるゲート電極として機能する導電層３４への凹凸の影響が少なく、絶縁層３３の膜厚を薄くしても、被覆率を保持することが可能である。
【００８８】
上記とは異なる工程を用いた半導体装置の作製工程について、図８及び図９を用いて説明する。図８及び図９では、半導体層を形成するときのマスクを用いて、半導体層の端部を覆う絶縁層を形成する工程について説明する。以下に説明する作製工程は、図４乃至図７と比較して、マスクを形成するフォトマスクの枚数を一枚削減することが可能であるため、スループットを向上させることが可能である。また、フォトマスクを用いたマスク合わせの工程が少なくなるため、アライメントのずれによる歩留まりの低下を低減することが可能である。
【００８９】
図８では、裏面露光を用いて半導体層をマスクとして、半導体層の端部を覆う絶縁層を形成するためのマスクを形成する工程について説明する。
【００９０】
図８（Ａ）に示すように、基板３０上に絶縁層３１を形成し、絶縁層３１上に半導体層３２を形成する。次に、半導体層３２上に絶縁層４０を形成した後、レジスト５８を形成する。
【００９１】
ここでは、基板３０、絶縁層３１及び絶縁層４０は後にレジスト５８を露光する光が透光するような材料を用いて形成する。即ち、透光性を有する基板を用いる。
【００９２】
次に、基板３０からレジスト５８に光５４を照射して、レジスト５８の一部を露光する。ここでは、光５４としては、半導体層３２に吸収され、基板３０、絶縁層３１、絶縁層４０を透過し、且つレジスト５８を露光する光を用いる。ここでは、半導体層をマスクとしてレジスト５８を露光するため、半導体層が吸収する波長３５０ｎｍ以上の光、代表的にはｉ線（３６５ｎｍ）、ｇ線（４３６ｎｍ）又はｈ線（４０５ｎｍ）を用いればよい。
また、光量を高めることで、半導体層３２の裏側に回り込み、半導体層３２上のレジストをも露光することができる。
【００９３】
露光したレジストを現像して、図８（Ｂ）に示すマスク６０を形成する。次に、マスク６０を用いて絶縁層４０をエッチングして、図８（Ｃ）に示すように半導体層３２の端部を覆う絶縁層３６を形成することができる。
【００９４】
この後、図８（Ｄ）に示すように、半導体層３２及び絶縁層３６上にゲート絶縁膜として機能する絶縁層３３を形成する。また、半導体層３２にゲート電極と重畳するチャネル形成領域３２ａ、高濃度の不純物領域３２ｂ、３２ｃ、低濃度不純物領域３２ｄ、３２ｅを形成する。
【００９５】
次に、図８の（Ａ）乃至（Ｅ）と異なる工程を用いた形態について、図８（Ｆ）−（Ｉ）を用いて説明する。
【００９６】
図８（Ｆ）に示すように、基板３０上に絶縁層３１を形成し、絶縁層３１上に半導体層３２を形成する。次に、半導体層３２上にゲート絶縁膜として機能する絶縁層３３を形成し、絶縁層３３上に絶縁層４０を形成した後、レジスト５８を形成する。次に、基板３０からレジスト５８に光５４を照射して、レジスト５８の一部を露光する。
【００９７】
露光したレジストを現像して、図８（Ｇ）に示すマスク６０を形成する。次に、マスク６０を用いて絶縁層４０のみをエッチングして、図８（Ｈ）に示すように、半導体層３２の端部を絶縁層３３を介して覆う絶縁層３６を形成することができる。
【００９８】
この後、図８（Ｅ）と同様にして、図８（Ｉ）に示すようにゲート電極として機能する導電層３４を形成し、半導体層３２にゲート電極と重畳するチャネル形成領域３２ａ、高濃度の不純物領域３２ｂ、３２ｃ、低濃度不純物領域３２ｄ、３２ｅを形成する。
【００９９】
以上のように半導体層及びゲート電極の間に流れるリーク電流を抑制した薄膜トランジスタを作製することができる。
【０１００】
次に、半導体層を形成するマスクを用いて、半導体層の端部を覆う絶縁層を形成する工程について図９を用いて説明する。
【０１０１】
図９（Ａ）に示すように、基板３０上に絶縁層３１を形成し、絶縁層３１上に半導体層５９を形成する。次に、半導体層５９上にマスク６０を形成する。
【０１０２】
次に、図９（Ｂ）に示すように、半導体層５９をマスク６０を用いてエッチングして、半導体層３２を形成する。
【０１０３】
次に、図９（Ｃ）に示すように、マスク６０をエッチングまたはアッシングしてマスク６０の形状を若干小さくしてマスク６１を形成した後、マスク６１の表面を撥液処理する。ここでは、撥液処理として、マスク６１の表面をフッ素プラズマで処理する。なお、マスク６１を形成した後、マスク６１表面を撥液処理しているが、この代わりに撥液性の組成物を半導体層３２上に、インクジェット法を用いて撥液性の組成物を滴下して形成してもよい。なお、破線６０ａは、アッシングされる前のマスク６０を示す。
【０１０４】
また、撥液性の組成物の一例として、フッ化炭素鎖を有する有機樹脂（フッ素系樹脂）を用いることができる。フッ素系樹脂として、ポリテトラフルオロエチレン（ＰＴＦＥ；四フッ化エチレン樹脂）、パーフルオロアルコキシアルカン（ＰＦＡ；四フッ化エチレンパーフルオロアルキルビニルエーテル共重合樹脂）、パーフルオロエチレンプロペンコーポリマー（ＰＦＥＰ；四フッ化エチレン−六フッ化プロピレン共重合樹脂）、エチレン−テトラフルオロエチレンコポリマー（ＥＴＦＥ；四フッ化エチレン−エチレン共重合樹脂）、ポリビニリデンフルオライド（ＰＶＤＦ；フッ化ビニリデン樹脂）、ポリクロロトリフルオロエチレン（ＰＣＴＦＥ；三フッ化塩化エチレン樹脂）、エチレン−クロロトリフルオロエチレンコポリマー（ＥＣＴＦＥ；三フッ化塩化エチレン−エチレン共重合樹脂）、ポリテトラフルオロエチレン−パーフルオロジオキソールコポリマー（ＴＦＥ−ＰＤＤ）、ポリビニルフルオライド（ＰＶＦ；フッ化ビニル樹脂）等を用いることができる。
【０１０５】
また、撥液性の組成物の一例としては、Ｒｎ−Ｓｉ−Ｘ（４−ｎ）（ｎ＝１、２、３）の化学式で表される有機シランが挙げられる。ここで、Ｒは、フルオロアルキル基やアルキル基などの比較的不活性な基を含む物である。また、Ｘはハロゲン、メトキシ基、エトキシ基又はアセトキシ基など、基質表面の水酸基あるいは吸着水と縮合反応により結合可能な加水分解基からなる。
【０１０６】
また、有機シランの一例として、Ｒにフルオロアルキル基を有するフルオロアルキルシラン（以下、ＦＡＳという）を用いることができる。ＦＡＳのＲは、（ＣＦ３）（ＣＦ２）ｘ（ＣＨ２）ｙ（ｘは０以上１０以下の整数、ｙは０以上４以下の整数）で表される構造を持ち、複数個のＲ又はＸがＳｉに結合している場合には、Ｒ又はＸはそれぞれすべて同じでも良いし、異なっていてもよい。代表的なＦＡＳとしては、ヘプタデカフルオロテトラヒドロデシルトリエトキシシラン、ヘプタデカフルオロテトラヒドロデシルトリクロロシラン、トリデカフルオロテトラヒドロオクチルトリクロロシラン、トリフルオロプロピルトリメトキシシラン等のフルオロアルキルシラン（ＦＡＳ）が挙げられる。
【０１０７】
また、有機シランの一例として、Ｒにアルキル基を有するアルコキシシランを用いることができる。アルコキシシランとしては、炭素数２〜３０のアルコキシシランが好ましい。代表的には、エチルトリエトキシシラン、プロピルトリエトキシシラン、オクチルトリエトキシシラン、デシルトリエトキシシラン、オクタデシルトリエトキシシラン（ＯＤＳ）、エイコシルトリエトキシシラン、トリアコンチルトリエトキシシランがあげられる。なお、長鎖アルキル基を有するシラン化合物は、特に塗れ性を低下させることが可能であり好ましい。
【０１０８】
次に、塗布法または印刷法により絶縁層６２を形成する。ここでは、絶縁材料を含む組成物を塗布または印刷し、乾燥及び焼成を行って絶縁層６２を形成する。絶縁層６２の材料は、図５に示す絶縁層４６と同様の材料を適宜用いることができる。
【０１０９】
次にマスク６１を除去して、半導体層３２の端部を覆う絶縁層６２を形成することができる。
【０１１０】
この後、図９（Ｄ）に示すように、半導体層３２及び絶縁層３６上にゲート絶縁膜として機能する絶縁層３３を形成し、ゲート絶縁膜として機能する絶縁層３３上にゲート電極として機能する導電層３４を形成する。また、半導体層３２にゲート電極と重畳するチャネル形成領域３２ａ、高濃度の不純物領域３２ｂ、３２ｃ、低濃度不純物領域３２ｄ、３２ｅを形成する。
【０１１１】
なお、絶縁層６２は、基板表面に対して上に凸の形状をとなっているが、図９（Ｅ）に示すように基板表面に対して下に凸の形状の絶縁層６３を形成してもよい。これら、絶縁層６２、６３の形状は、絶縁層６２、６３を形成する組成物の濃度、粘度等により適宜形成することができる。
【０１１２】
次に、図９の（Ａ）乃至（Ｅ）と異なる工程を用いた形態について、図９（Ｆ）−（Ｉ）を用いて説明する。
【０１１３】
図９（Ｆ）に示すように、基板３０上に絶縁層３１を形成し、絶縁層３１上に半導体層５９を形成する。次に、半導体層５９上に、ゲート絶縁膜として機能する絶縁層３３を形成した後、絶縁層３３上にマスク６０を形成する。
【０１１４】
次に、図９（Ｇ）に示すように、半導体層５９及び絶縁層３３をマスク６０を用いてエッチングして、半導体層３２及び絶縁層３３ｃを形成する。
【０１１５】
次に、図９（Ｈ）に示すように、マスク６０をエッチングまたはアッシングしてマスク６０の形状を若干小さくしてマスク６１を形成した後、マスク６１の表面を撥液処理し、撥液層６１ａを形成する。次に、塗布法または印刷法により、半導体層３２の端部を絶縁層３３ｃを介して覆う絶縁層６２を形成する。次に、マスク６１を除去する。
【０１１６】
この後、図９（Ｅ）と同様にして、ゲート電極として機能する導電層３４を形成し、半導体層３２にゲート電極と重畳するチャネル形成領域３２ａ、高濃度の不純物領域３２ｂ、３２ｃ、低濃度不純物領域３２ｄ、３２ｅを形成する。
【０１１７】
以上のように半導体層及びゲート電極の間に流れるリーク電流を抑制した薄膜トランジスタを作製することができる。
【０１１８】
次に、マスクを用いずに、半導体層の端部を覆う絶縁層を形成する工程について図１０及び図１１を用いて説明する。
【０１１９】
図１０（Ａ）に示すように、基板３０上に絶縁層３１を形成し、絶縁層３１上に半導体層３２を形成する。次に、隣接する半導体層３２の間に絶縁層５５を形成する。ここでは、絶縁層５５としては、絶縁層を形成する材料を有する組成物をインクジェット法または印刷法により選択的に形成することで、半導体層３２の端部を覆う絶縁層５５を形成することができる。
【０１２０】
次に、図１０（Ｂ）に示すように、半導体層３２及び絶縁層５５上にゲート絶縁膜として機能する絶縁層３３を形成する。
【０１２１】
次に、図１０（Ｃ）に示すように、ゲート絶縁膜として機能する絶縁層３３上にゲート電極として機能する導電層３４を形成する。また、半導体層３２にゲート電極と重畳するチャネル形成領域３２ａ、高濃度の不純物領域３２ｂ、３２ｃ、低濃度不純物領域３２ｄ、３２ｅを形成する。
【０１２２】
なお、絶縁層５５は、基板表面に対して上に凸の形状をとなっているが、図１０（Ｄ）に示すように、基板３０表面に対して下に凸の形状の絶縁層５６を形成してもよい。これら、絶縁層５５、５６の形状は、絶縁層５５、５６を形成する組成物の濃度、粘度等により適宜形成することができる。
【０１２３】
次に、図１０の（Ａ）乃至（Ｄ）と異なる工程を用いた形態について、図１０（Ｅ）−（Ｇ）を用いて説明する。
【０１２４】
図１０（Ｅ）に示すように、基板３０上に絶縁層３１を形成し、絶縁層３１上に半導体層３２を形成する。次に、半導体層３２上に、ゲート絶縁膜として機能する絶縁層３３を形成した後、絶縁層３３上に隣接する半導体層３２の間に絶縁層５５を形成する。
【０１２５】
この後、図１０（Ｄ）と同様にして、ゲート電極として機能する導電層３４を形成し、半導体層３２にゲート電極と重畳するチャネル形成領域３２ａ、高濃度の不純物領域３２ｂ、３２ｃ、低濃度不純物領域３２ｄ、３２ｅを形成する。
【０１２６】
なお、絶縁層５５は、基板表面に対して上に凸の形状をとなっているが、図１０（Ｇ）に示すように、基板３０表面に対して下に凸の形状の絶縁層５６を形成してもよい。
【０１２７】
以上のように半導体層及びゲート電極の間に流れるリーク電流を抑制した薄膜トランジスタを作製することができる。
【０１２８】
上記とは異なる工程でマスクを用いずに半導体層の端部を覆う絶縁層を形成する工程について、図１１を用いて説明する。
【０１２９】
図１１（Ａ）に示すように、基板３０上に絶縁層３１を形成し、絶縁層３１上に半導体層３２を形成する。ここで、半導体層３２の端部の側面は、基板３０の表面に対し、垂直または８５°以上９５°以下にすることが好ましい。このようにすることで、後に形成する絶縁層６９を歩留まり高く形成することが可能である。次に、半導体層３２上に絶縁層４０を形成する。ここでは、絶縁層４０として半導体層３２の膜厚の１．５〜３倍に形成することが好ましい。絶縁層４０は、プラズマＣＶＤ法で酸化珪素、酸窒化珪素を用いて形成する。
【０１３０】
次に、絶縁層４０を、基板に対して垂直方向のエッチングを主体とした異方性エッチングにより選択的にエッチングして、図１１（Ｂ）に示すような半導体層３２の側面に接する絶縁層６９を形成することができる。当該手法により、半導体層３２の側面及び表面の稜を覆わないものの、半導体層３２の側面及び絶縁層３１の稜を覆う絶縁層６９を形成することができる。
【０１３１】
次に、図１１（Ｂ）に示すように、半導体層３２及び絶縁層６９上にゲート絶縁膜として機能する絶縁層３３を形成する。
【０１３２】
次に、図１１（Ｃ）に示すように、ゲート絶縁膜として機能する絶縁層３３上にゲート電極として機能する導電層３４を形成する。また、半導体層３２にゲート電極と重畳するチャネル形成領域３２ａ、高濃度の不純物領域３２ｂ、３２ｃ、低濃度不純物領域３２ｄ、３２ｅを形成する。
【０１３３】
なお、低濃度不純物領域３２ｄ、３２ｅは必要に応じて設ければよい。
【０１３４】
以上のように半導体層及びゲート電極の間に流れるリーク電流を抑制した薄膜トランジスタを作製することができる。
【０１３５】
（実施の形態２）
本実施の形態では、半導体層の端部におけるゲート絶縁膜の被覆性低下によるゲート電圧のリーク電流を抑制することが可能な半導体素子の構造及び作製方法を提供する。ここでは、半導体素子として薄膜トランジスタを用いて示す。
【０１３６】
図１２（Ａ）には本発明に係る半導体装置の主要な構成を説明するための断面図である。図１２（Ａ）は、特に薄膜トランジスタの断面図を示し、図１２（Ｂ）及び（Ｃ）は図１２（Ａ）の作製工程において、特に半導体層の端部６７の拡大図を示す。
【０１３７】
この薄膜トランジスタは、絶縁表面を有する基板３０上に作製されている。また、基板３０及び薄膜トランジスタの間に絶縁層３１が形成されている。薄膜トランジスタは半導体層６６、ゲート絶縁膜として機能する絶縁層３３、ゲート電極として機能する導電層３４で構成される。また、半導体層３２はチャネル形成領域３２ａ、高濃度不純物領域３２ｂ、３２ｃ、低濃度不純物領域３２ｄ、３２ｅで構成される。
【０１３８】
本実施の形態で示す半導体層６６は、側面以外の領域において、第１の膜厚の領域６６ａ、及び第１の膜厚より厚い第２の膜厚の領域６６ｂを有することを特徴とし、且つゲート絶縁膜として機能する絶縁層３３において、第３の膜厚の領域３３ａ及び第３の膜厚より薄い第４の膜厚の領域３３ｂを有することを特徴とする。なお、半導体層６６の第１の膜厚の領域６６ａ及び絶縁層３３の第３の膜厚の領域３３ａは、半導体層６６の側面に接している。このように半導体層６６の側面付近において十分に絶縁層の膜厚を確保することが可能であるため、半導体層６６及びゲート電極として機能する導電層３４の間においてリーク電流の発生を抑制することができる。
【０１３９】
次に、本実施の形態で示す半導体層及び絶縁層の形成方法について図１２（Ｂ）及び（Ｃ）を用いて説明する。
【０１４０】
図１２（Ｂ）に示すように、基板３０上に絶縁層３１を形成し、絶縁層３１上に半導体層６６を形成する。ここで、半導体層６６の側面は、３０°以上８５°未満、更に好ましくは４５°以上６０°以下の傾斜を有する形状にすることが好ましい。このようにすることで、後に照射するプラズマを効率よく受けることが可能であり、半導体層６６の側面付近の絶縁層の膜厚を厚くすることが可能である。次に、半導体層３２上に絶縁層３３を形成する。
【０１４１】
次に絶縁層３３上にマスク６８を形成する。マスク６８は半導体層のチャネル形成領域となる部分を覆うように形成することが好ましい。次に、半導体層６６の一部に、実施の形態１及び図２３で示すような装置を用いた高密度プラズマ処理により、半導体層６６の一部を固相酸化または固相窒化して絶縁層を形成する。このようなプラズマ処理により酸化又は窒化することにより形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れている。
【０１４２】
この結果、図１２（Ｃ）に示すように、半導体層の一部、特に半導体層の側面に接する領域６６ａにおいて膜厚が薄くなり、且つそれを覆う絶縁層において膜厚が厚くなる。なお、破線６６ｃは、高密度プラズマ処理する前の半導体層を示す。
【０１４３】
更には、マスク６８を用いて半導体層６６にリンまたはボロンを添加した後、図１２（Ｂ）に示すようにプラズマ処理することにより、半導体層６６の酸化速度が促進される。このため、半導体層６６の側面に接する領域において、半導体層６６の膜厚が薄くなるとともに、当該領域を覆う絶縁層３３の膜厚が厚くなる。
【０１４４】
このように半導体層６６の側面付近において十分に絶縁層の膜厚を確保することが可能であるため、半導体層３２及びゲート電極として機能する導電層３４の間においてリーク電流の発生を抑制することができる。
【０１４５】
（実施の形態３）
本実施の形態では、半導体層の端部におけるゲート絶縁膜の被覆性低下によるゲート電圧のリーク電流を抑制することが可能な半導体素子の構造及び作製方法を提供する。ここでは、半導体素子として薄膜トランジスタを用いて示す。
【０１４６】
図１３（Ａ）には本発明に係る半導体装置の主要な構成を説明するための断面図である。図１３（Ａ）は、特に薄膜トランジスタの断面図を示し、図１３（Ｂ）及び（Ｃ）は図１３（Ａ）の半導体層の端部６４の拡大図を示す。この薄膜トランジスタは、絶縁表面を有する基板３０上に作製されている。また、基板３０及び薄膜トランジスタの間に絶縁層３１が形成されている。薄膜トランジスタは半導体層３２、ゲート絶縁膜として機能する絶縁層３３、ゲート電極として機能する導電層３４で構成される。また、半導体層３２はチャネル形成領域３２ａ、高濃度不純物領域３２ｂ、３２ｃ、低濃度不純物領域３２ｄ、３２ｅで構成される。
【０１４７】
図１３（Ｂ）に示すように半導体層３２の端部の側面は、基板と平行な面に対してθ１の角度で傾斜し、下地膜として機能する絶縁層３１の表面は、基板と平行な面に対してθ２の角度で傾斜し、さらにθ１は１０度以上４０度以下であり、θ２は５度以上１５度以下である。このように、半導体層３２の端部の側面の傾斜角度より、下地膜として機能する絶縁層３１の表面の傾斜角度が小さいと、半導体層３２及び絶縁層３１の界面がなだらかになり、半導体層３２及び絶縁層３１上に形成されるゲート絶縁膜として機能する絶縁層３３の被覆率を高めることが可能である。このため、半導体層３２及びゲート電極との間でリーク電流が生じることを防止することが可能である。
【０１４８】
また、図１３（Ｃ）に示すように、下地膜として機能する絶縁層３１の表面が基板表面に対して凸の形状であっても良い。このような形状においても半導体層３２及び絶縁層３１の界面がなだらかになり、半導体層３２及び絶縁層３１上に形成されるゲート絶縁膜として機能する絶縁層３３の被覆率を高めることが可能である。このため、半導体層３２及びゲート電極との間でリーク電流が生じることを防止することが可能である。
【０１４９】
（実施の形態４）
本実施の形態では、上記実施の形態で示すようなゲート電極及び半導体層間でリーク電流を低減することが可能な構造を適用した半導体素子の一例について示す。なお、本実施の形態では、実施の形態１で示す構造を適用した例を示すが、実施の形態２及び３を適宜適用することができる。
【０１５０】
図１４において、ゲート電極及び半導体層間でリーク電流を低減することが可能な構造を適用した薄膜トランジスタの構造を示す。
【０１５１】
図１４（Ａ）に示すように、ゲート電極として機能する導電層３４の側面にスペーサ３５が形成されていてもよい。また、このスペーサ３５を利用して、ゲート電極として機能する導電層３４のチャネル長方向の両端に低濃度不純物領域３２ｄ、３２ｅを形成することができる。この低濃度不純物領域３２ｄ、３２ｅは低濃度ドレイン（ＬＤＤ）として機能する。低濃度不純物領域３２ｄ、３２ｅを設けることにより、ドレイン端の電界を緩和して、書き込み及び消去の繰り返しによる劣化を抑制することができる。
【０１５２】
スペーサ３５は、絶縁層３３及び導電層３４上に、ＣＶＤ法、スパッタリング法等により、導電層３４の厚さの１．５〜３倍の厚さの絶縁層を形成した後、異方性エッチングにより絶縁層をエッチングすることで、選択的に導電層３４の側面に形成することができる。
【０１５３】
また、図１４（Ｂ）に示すように、ゲート電極として機能する導電層が積層構造であり、一方の導電層が他方の導電層と比較して大きい構造であっても良い。即ち、積層する導電層の一方が外側に突出した形状であってもよい。ここでは、ゲート絶縁膜として機能する絶縁層３３に接する側の導電層８０が、その上に形成される導電層８１より面積大きい例を示す。なお、この形状に限られず、導電層８０の方が小さく導電層８１の方が大きくてもよい。導電層８０において導電層８１の外側に形成される領域と、低濃度不純物領域３２ｄ、３２ｅが絶縁層３３を介して重畳する。ゲート電極として機能する導電層８０、８１をこのような形状とすることで、導電層８０において導電層８１の外側に形成される領域を通過して半導体層に不純物を添加することができる。即ち、不純物を添加する工程により半導体層３２において、チャネル形成領域３２ａ、高濃度の不純物領域３２ｂ、３２ｃ、及び低濃度不純物領域３２ｄ、３２ｅを同時に形成することが可能である。このため、スループットを向上させることができる。
【０１５４】
また、図１４（Ｃ）に示すように、ゲート電極として機能する導電層８２が半導体層３２の低濃度不純物領域３２ｄ、３２ｅを覆う構造としてもよい。このような構造の薄膜トランジスタは、ゲート電極として機能する導電層８２を形成する前に、低濃度の不純物を半導体層３２に添加して、低濃度不純物領域３２ｄ、３２ｅを形成した後、ゲート電極として機能する導電層８２を形成する。次に、導電層８２をマスクとして半導体層３２に不純物を高濃度添加することで、形成することができる。
【０１５５】
さらに、図示しないが半導体層３２に低濃度不純物領域を有さず、チャネル形成領域３２ａ、及び高濃度の不純物領域３２ｂ、３２ｃで構成されるシングルドレイン構造の薄膜トランジスタとすることができる。このような薄膜トランジスタは、低濃度不純物領域を形成する工程が必要ないため、スループットを向上させることができる。
【０１５６】
次に、図１５において、ゲート電極及び半導体層間でリーク電流を低減することが可能な構造を適用した不揮発性記憶素子の構造を示す。
【０１５７】
図１５（Ａ）に示す不揮発性記憶素子は、半導体層３２上にトンネル酸化膜として機能する絶縁層８３が形成され、絶縁層８３上に電荷蓄積層８４、コントロール絶縁膜として機能する絶縁層８５、ゲート電極として機能する導電層８６が形成される。また、電荷蓄積層８４及びゲート電極として機能する導電層８６の端部が揃っている。また、半導体層３２に低濃度不純物領域を有さず、チャネル形成領域３２ａ、及び高濃度の不純物領域３２ｂ、３２ｃで構成されるシングルドレイン構造である。このような不揮発性記憶素子は、低濃度不純物領域を形成する工程が必要ないため、スループットを向上させることができる。
【０１５８】
トンネル酸化膜として機能する絶縁層８３としては、電荷蓄積層８４に電荷を注入するためのトンネル絶縁層として用いる。絶縁層８３は、実施の形態１で示すゲート絶縁膜として機能する絶縁層３３と同様の材料及び方法により形成することができる。代表的には、酸化珪素、若しくは酸化珪素と窒化珪素の積層構造等で形成することができる。また、半導体層３２の表面を、図２３に示す装置により高密度プラズマ処理して半導体層３２の表面を酸化して絶縁層を形成してもよい。さらには、プラズマＣＶＤ法により酸化珪素を用いて絶縁層を形成した後、図２３に示す装置によりプラズマ処理して、酸化又は窒化することにより絶縁層を形成してもよい。この場合、酸化珪素の表面を窒化した場合は、酸化珪素層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層が設けられる。なお、表面近傍とは、酸化珪素層の表面から概略０．５ｎｍ〜１．５ｎｍの深さをいう。例えば、窒素雰囲気下でプラズマ処理を行うことによって、酸化珪素層の表面から概略１ｎｍの深さに窒素を２０〜５０原子％の割合で含有した構造となる。
【０１５９】
後述する電荷蓄積層が導電層または半導体層で形成されるフローティングゲートの場合、絶縁層８３は３ｎｍ〜６ｎｍの厚さに形成することが好ましい。例えば、ゲート長を６００ｎｍとする場合、絶縁層８３は３ｎｍ〜６ｎｍの厚さに形成することができる。また、後述する電荷蓄積層が絶縁層で形成される場合、絶縁層８３は１ｎｍ〜１０ｎｍ、好ましくは１ｎｍ〜５ｎｍの厚さに形成することが好ましい。例えば、ゲート長を６００ｎｍとする場合、絶縁層８３は１ｎｍ〜３ｎｍの厚さに形成することができる。
【０１６０】
電荷蓄積層８４としては、半導体材料または導電性材料の層または粒子で形成し浮遊ゲートとすることができる。半導体材料としては、シリコン、シリコンゲルマニウム等がある。シリコンを用いる場合、アモルファスシリコンやポリシリコンを用いることができる。さらには、リンがドープされたポリシリコンを用いることができる。導電性材料としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、前記元素を主成分とする合金、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）、あるいは導電性を付与した珪素膜で形成すれば良い。このような材料から成る導電層の下には窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）などの窒化物、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドなどのシリサイドを形成しておいても良い。更には、上記半導体材料同士、導電性材料同士、または半導体材料及び導電性材料の積層構造としてもよい。例えば、シリコン層及びゲルマニウム層の積層構造としてもよい。
【０１６１】
また、電荷蓄積層８４として、絶縁性であり、電荷を保持するトラップを有する層で形成することもできる。このような材料の代表例として、代表的にはシリコン化合物、ゲルマニウム化合物がある。シリコン化合物としては、窒化珪素、酸窒化珪素、水素が添加された酸窒化珪素等がある。ゲルマニウム化合物としては、窒化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等がある。
【０１６２】
コントロール絶縁膜として機能する絶縁層８５としては、酸化珪素、窒化珪素、酸窒化珪素、酸化アルミニウムなどの一層若しくは複数層を、減圧ＣＶＤ法やプラズマＣＶＤ法などで形成する。絶縁層８５の厚さは１ｎｍ〜２０ｎｍ、好ましくは５〜１０ｎｍで形成する。例えば、窒化珪素層を３ｎｍの厚さに堆積し、酸化珪素層の厚さを５ｎｍの厚さに堆積したものを用いることができる。
【０１６３】
ゲート電極として機能する導電層８６としては、実施の形態１で示すゲート電極として機能する導電層３４の材料及び作製方法を適宜用いることができる。
【０１６４】
また、図１５（Ｂ）に示すように、電荷蓄積層８４、コントロール絶縁膜として機能する絶縁層８５、及びゲート電極として機能する導電層８６の側面にマスク８７が形成されていてもよい。なお、マスクは、トンネル酸化膜として機能する絶縁層８３、電荷蓄積層８４、コントロール絶縁膜として機能する絶縁層８５、及びゲート電極として機能する導電層８６の側面に形成されていてもよい。又、マスク８７、及び低濃度不純物領域３２ｄ、３２ｅが絶縁層８３を介して重畳する。
【０１６５】
また、図１５（Ｃ）に示すように、電荷蓄積層８９がゲート電極として機能する導電層８６と比較して大きい構造であっても良い。即ち、電荷蓄積層８９が外側に突出した形状であってもよい。電荷蓄積層８９において導電層８６の外側に形成される領域と、低濃度不純物領域３２ｄ、３２ｅが絶縁層３３を介して重畳する。電荷蓄積層８９及びゲート電極として機能する導電層８６をこのような形状とすることで、電荷蓄積層８９において導電層８６の外側に形成される領域を通過して半導体層に不純物を添加することができる。即ち、不純物を添加する工程により半導体層３２において、チャネル形成領域３２ａ、高濃度の不純物領域３２ｂ、３２ｃ、及び低濃度不純物領域３２ｄ、３２を同時に形成することが可能である。このため、スループットを向上させることができる。
【０１６６】
また、図１５（Ｄ）に示すように、電荷蓄積層９１の方が小さくゲート電極として機能する導電層９３の方が大きくてもよい。このような構造の薄膜トランジスタは、ゲート電極として機能する導電層９３を形成する前に、低濃度の不純物を半導体層３２に添加して、低濃度不純物領域３２ｄ、３２ｅを形成した後、ゲート電極として機能する導電層９３を形成する。次に、導電層９３をマスクとして半導体層３２に不純物を高濃度添加することで、形成することができる。
【０１６７】
このような不揮発性メモリ素子を用いて、様々な態様の不揮発性半導体記憶装置を得ることができる。図１６に不揮発性メモリセルアレイの等価回路の一例を示す。１ビットの情報を記憶するメモリセルＭＳ０１は、選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１で構成されている。選択トランジスタＳ０１は、ビット線ＢＬ０と不揮発性メモリ素子Ｍ０１の間に直列に挿入され、ゲートがワード線ＷＬ１に接続されている。不揮発性メモリ素子Ｍ０１のゲートはワード線ＷＬ１１に接続されている。不揮発性メモリ素子Ｍ０１にデータの書き込むときは、ワード線ＷＬ１とビット線ＢＬ０をＨレベル、ＢＬ１をＬレベルとして、ワード線ＷＬ１１に高電圧を印加すると、前述のように電荷蓄積層に電荷が蓄積される。データを消去する場合には、ワード線ＷＬ１とビット線ＢＬ０をＨレベルとし、ワード線ＷＬ１１に負の高電圧を印加すれば良い。
【０１６８】
このメモリセルＭＳ０１において、選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１をそれぞれ、絶縁表面に島状に分離して形成された半導体層で形成することにより、素子分離領域を特段設けなくても、他の選択トランジスタ若しくは不揮発性メモリ素子との干渉を防ぐことができる。また、メモリセルＭＳ０１内の選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１は共にｎチャネル型なので、この両者を一つの島状に分離した半導体層で形成することにより、この二つの素子を接続する配線を省略することができる。
【０１６９】
図１７は、ビット線に不揮発性メモリ素子を直接接続したＮＯＲ型の等価回路を示している。このメモリセルアレイは、ワード線ＷＬとビット線ＢＬが互いに交差して配設し、各交差部に不揮発性メモリ素子を配置している。ＮＯＲ型は、個々の不揮発性メモリ素子のドレインをビット線ＢＬに接続する。ソース線ＳＬには不揮発性メモリ素子のソースが共通接続される。
【０１７０】
この場合もこのメモリセルＭＳ０１において、不揮発性メモリ素子Ｍ０１を絶縁表面に島状に分離して形成された半導体層で形成することにより、素子分離領域を特段設けなくても、他の不揮発性メモリ素子との干渉を防ぐことができる。また、複数の不揮発性メモリ素子（例えば、図１７に示すＭ０１〜Ｍ２３）を一つのブロックとして扱い、これらの不揮発性メモリ素子を一つの島状に分離した半導体層で形成することにより、ブロック単位で消去動作を行うことができる。
【０１７１】
ＮＯＲ型の動作は、例えば、次の通りである。データ書き込みは、ソース線ＳＬを０Ｖとし、データを書込むために選択されたワード線ＷＬに高電圧を与え、ビット線ＢＬにはデータ”０”と”１”に応じた電位を与える。例えば、”０”と”１”に対してそれぞれＨレベル、Ｌレベルの電位をビット線ＢＬに付与する。”０”データを書き込むべく、Ｈレベルが与えられた不揮発性メモリ素子ではドレイン近傍でホットエレクトロンが発生し、これが浮遊ゲートに注入される。”１”データの場合この様な電子注入は生じない。
【０１７２】
“０”データが与えられたメモリセルでは、ドレインとソースとの間の強い横方向電界により、ドレインの近傍でホットエレクトロンが生成され、これが電荷蓄積層に注入される。これにより、電荷蓄積層に電子が注入されてしきい値電圧が高くなった状態が”０”である。”１”データの場合はホットエレクトロンが生成されず、電荷蓄積層に電子が注入されずしきい値電圧の低い状態、すなわち消去状態が保持される。
【０１７３】
データを消去するときは、ソース線ＳＬに１０Ｖ程度の正の電圧を印加し、ビット線ＢＬは浮遊状態としておく。そしてワード線に負の高電圧を印加して（制御ゲートに負の高電圧を印加して）、電荷蓄積層から電子を引き抜く。これにより、データ”１”の消去状態になる。
【０１７４】
データ読み出しは、ソース線ＳＬを０Ｖにすると共にビット線ＢＬを０．８Ｖ程度とし、選択されたワード線Ｗに、データ”０”と”１”のしきい値の中間値に設定された読み出し電圧を与え、不揮発性メモリ素子の電流引き込みの有無を、ビット線ＢＬに接続されるセンスアンプで判定することにより行う。
【０１７５】
図１８は、ＮＡＮＤ型メモリセルアレイの等価回路を示す。ビット線ＢＬには、複数の不揮発性メモリ素子を直列に接続したＮＡＮＤセルＮＳ１が接続されている。複数のＮＡＮＤセルが集まってブロックＢＬＫ１を構成している。図１８で示すブロックＢＬＫ１のワード線は３２本である（ワード線ＷＬ０〜ＷＬ３１）。ブロックＢＬＫ１の同一行に位置する不揮発性メモリ素子には、この行に対応するワード線が共通接続されている。
【０１７６】
この場合、選択トランジスタＳ１、Ｓ２と不揮発性メモリ素子Ｍ０〜Ｍ３１が直列に接続されているので、これらを一つのまとまりとして一つの半導体層で形成しても良い。それにより不揮発性メモリ素子を繋ぐ配線を省略することが出来るので、集積化を図ることができる。また、隣接するＮＡＮＤセルとの分離を容易に行うことができる。また、選択トランジスタＳ１、Ｓ２の半導体層とＮＡＮＤセルＮＳ１の半導体層を分離して形成しても良い。不揮発性メモリ素子Ｍ０〜Ｍ３１の電荷蓄積層から電荷を引き抜く消去動作を行うときに、そのＮＡＮＤセルの単位で消去動作を行うことができる。また、一つのワード線に共通接続する不揮発性メモリ素子（例えばＭ３０の行）を一つの半導体層で形成しても良い。
【０１７７】
書込み動作では、ＮＡＮＤセルＮＳ１が消去状態、つまりＮＡＮＤセルＮＳ１の各不揮発性メモリ素子のしきい値が負電圧の状態にしてから実行される。書込みは、ソース線ＳＬ側のメモリ素子Ｍ０から順に行う。メモリ素子Ｍ０への書込みを例として説明すると概略以下のようになる。
【０１７８】
図１９（Ａ）は、”０”書込みをする場合、選択ゲート線ＳＧ２に例えばＶｃｃ（電源電圧）を印加して選択トランジスタＳ２をオンにすると共にビット線ＢＬ０を０Ｖ（接地電圧）にする。選択ゲート線ＳＧ１は０Ｖとして、選択トランジスタＳ１はオフとする。次に、メモリセルＭ０のワード線ＷＬ０を高電圧Ｖｐｇｍ（２０Ｖ程度）とし、これ以外のワード線を中間電圧Ｖｐａｓｓ（１０Ｖ程度）にする。ビット線ＢＬの電圧は０Ｖなので、選択されたメモリセルＭ０のチャネル形成領域の電位は０Ｖとなる。ワード線ＷＬ０とチャネル形成領域との間の電位差が大きいため、メモリセルＭ０の電荷蓄積層には前述のようにＦ−Ｎトンネル電流により電子が注入される。これにより、メモリセルＭ０のしきい値電圧が正の状態（”０”が書込まれた状態）となる。
【０１７９】
一方”１”書込みをする場合は、図１９（Ｂ）に示すように、ビット線ＢＬを例えばＶｃｃ（電源電圧）にする。選択ゲート線ＳＧ２の電圧がＶｃｃであるため、選択トランジスタＳ２のしきい値電圧Ｖｔｈに対して、ＶｃｃマイナスＶｔｈ（Ｖｃｃ−Ｖｔｈ）になると、選択トランジスタＳ２がカットオフする。従って、メモリセルＭ０のチャネル形成領域はフローティング状態となる。次に、ワード線ＷＬ０に高電圧Ｖｐｇｍ（２０Ｖ）、それ以外のワード線に中間電圧Ｖｐａｓｓ（１０Ｖ）の電圧を印加すると、各ワード線とチャネル形成領域との容量カップリングにより、チャネル形成領域の電圧がＶｃｃ−Ｖｔｈから上昇し例えば８Ｖ程度となる。チャネル形成領域の電圧が高電圧に昇圧されるため、”０”の書込みの場合と異なり、ワード線ＷＬ０とチャネル形成領域の間の電位差が小さい。したがって、メモリセルＭ０の浮遊ゲートには、Ｆ−Ｎトンネル電流による電子注入が起こらない。よって、メモリセルＭ０のしきい値は、負の状態（”１”が書込まれた状態）に保たれる。
【０１８０】
消去動作をする場合は、図２０（Ａ）に示すように、選択されたブロック内の全てのワード線に負の高電圧（Ｖｅｒｓ）を印加する。ビット線ＢＬ、ソース線ＳＬをフローティング状態とする。これにより、ブロックの全てのメモリセルにおいて浮遊ゲート中の電子がトンネル電流により半導体層に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。
【０１８１】
図２０（Ｂ）に示す読み出し動作では、読出しの選択がされたメモリセルＭ０のワード線ＷＬ０の電圧Ｖｒ（例えば０Ｖ）とし、非選択のメモリセルのワード線ＷＬ１〜３１及び選択ゲート線ＳＧ１、ＳＧ２を電源電圧より少し高い読出し用中間電圧Ｖｒｅａｄとする。すなわち、図２１に示すように、選択メモリ素子以外のメモリ素子はトランスファートランジスタとして働く。これにより、読出しの選択がされたメモリセルＭ０に電流が流れるか否かを検出する。つまり、メモリセルＭ０に記憶されたデータが”０”の場合、メモリセルＭ０はオフなので、ビット線ＢＬは放電しない。一方、”１”の場合、メモリセルＭ０はオンするので、ビット線ＢＬが放電する。
【０１８２】
図２２は、上記記憶素子を有する不揮発性半導体記憶装置の回路ブロック図の一例を示している。不揮発性半導体記憶装置は、メモリセルアレイ２５２と周辺回路２５４が同一の基板上に形成されている。メモリセルアレイ２５２は、図１６、図１７、図１８で示すような構成を有している。周辺回路２５４の構成は以下の通りである。
【０１８３】
ワード線選択のためにロウデコーダ２６２と、ビット線選択のためにカラムデコーダ２６４が、メモリセルアレイ２５２の周囲に設けられている。アドレスは、アドレスバッファ２５６を介してコントロール回路２５８に送られ、内部ロウアドレス信号及び内部カラムアドレス信号がそれぞれロウデコーダ２６２及びカラムデコーダ２６４に転送される。
【０１８４】
データ書き込み及び消去には、電源電位を昇圧した電位が用いられる。このため、コントロール回路２５８により動作モードに応じて制御される昇圧回路２６０が設けられている。昇圧回路２６０の出力はロウデコーダ２６２やカラムデコーダ２６４を介して、ワード線Ｗやビット線ＢＬに供給される。センスアンプ２６６はカラムデコーダ２６４から出力されたデータが入力される。センスアンプ２６６により読み出されたデータは、データバッファ２６８に保持され、コントロール回路２５８からの制御により、データがランダムアクセスされ、データ入出力バッファ２７０を介して出力されるようになっている。書き込みデータは、データ入出力バッファ２７０を介してデータバッファ２６８に一旦保持され、コントロール回路２５８の制御によりカラムデコーダ２６４に転送される。
【０１８５】
このように、不揮発性半導体記憶装置では、メモリセルアレイ２５２において、電源電位とは異なる電位を用いる必要がある。そのため、少なくともメモリセルアレイ２５２と周辺回路２５４の間は、電気的に絶縁分離されているこことが望ましい。この場合、以下で説明する実施例のように、不揮発性メモリ素子及び周辺回路のトランジスタを絶縁表面に形成した半導体層で形成することにより、容易に絶縁分離をすることができる。それにより、誤動作を無くし、消費電力の低い不揮発性半導体記憶装置を得ることができる。
【０１８６】
以下、本発明に係る不揮発性半導体記憶装置について、実施例により詳細に説明する。以下に説明する本発明の構成において、同じ要素を指す符号は異なる図面で共通して用い、その場合における繰り返しの説明は省略する場合がある。
【実施例１】
【０１８７】
本実施例では、半導体装置として不揮発性記憶素子を有する不揮発性半導体記憶装置の一例に関して図面を参照して説明する。なお、ここでは、不揮発性半導体記憶装置において、メモリ部を構成する不揮発性メモリ素子と、当該メモリ部と同一の基板上に設けられメモリ部の制御等を行うロジック部を構成するトランジスタ等の素子とを同時に形成する場合を示す。
【０１８８】
まず、本実施例で示す不揮発性半導体記憶装置におけるメモリ部の模式図を図１６に示す。
【０１８９】
本実施例で示すメモリ部は、制御用トランジスタＳと不揮発性メモリ素子Ｍを有するメモリセルが複数設けられている。図１６では、制御用トランジスタＳ０１と不揮発性メモリ素子Ｍ０１により一つのメモリセルが形成されている。また、同様に、制御用トランジスタＳ０２と不揮発性メモリ素子Ｍ０２、制御用トランジスタＳ０３と不揮発性メモリ素子Ｍ０３、制御用トランジスタＳ１１と不揮発性メモリ素子Ｍ１１、制御用トランジスタＳ１２と不揮発性メモリ素子Ｍ１２、制御用トランジスタＳ１３と不揮発性メモリ素子Ｍ１３とによりメモリセルが形成されている。
【０１９０】
制御用トランジスタＳ０１のゲート電極はワード線ＷＬ１に接続され、ソース又はドレインの一方はビット線ＢＬ０に接続され、他方は不揮発性メモリ素子Ｍ０１のソース又はドレインに接続されている。また、不揮発性メモリ素子Ｍ０１のゲート電極はワード線ＷＬ１１に接続され、ソース又はドレインの一方は制御用トランジスタＳ０１のソース又はドレインに接続され、他方はソース線ＳＬに接続されている。
【０１９１】
なお、メモリ部に設けられる制御用トランジスタは、ロジック部に設けられるトランジスタと比較して駆動電圧が高いため、メモリ部に設けるトランジスタとロジック部に設けるトランジスタのゲート絶縁膜等を異なる厚さで形成することが好ましい。例えば、駆動電圧が小さくしきい値電圧のばらつきを小さくしたい場合にはゲート絶縁膜が薄い薄膜トランジスタを設けることが好ましく、駆動電圧が大きくゲート絶縁膜の耐圧性が求められる場合にはゲート絶縁膜が厚い薄膜トランジスタを設けることが好ましい。
【０１９２】
従って、本実施例では、駆動電圧が小さくしきい値電圧のばらつきを小さくしたいロジック部のトランジスタに対しては厚さが薄い絶縁層を形成し、駆動電圧が大きくゲート絶縁膜の耐圧性が求められるメモリ部のトランジスタに対しては厚さが厚い絶縁層を形成する場合に関して以下に図面を参照して説明する。なお、図２８は上面図を示し図２５〜図２７は図２８におけるＡ−Ｂ間、Ｃ−Ｄ間、Ｅ−Ｆ間及びＧ−Ｈ間の断面図を示している。また、Ａ−Ｂ間及びＣ−Ｄ間はロジック部に設けられる薄膜トランジスタを示し、Ｅ−Ｆ間はメモリ部に設けられる不揮発性メモリ素子を示し、Ｇ−Ｈ間はメモリ部に設けられる薄膜トランジスタを示している。また、本実施例では、Ａ−Ｂ間に設ける薄膜トランジスタをｐチャネル型、Ｃ−Ｄ間、Ｇ−Ｈ間に設ける薄膜トランジスタをｎチャネル型、Ｅ−Ｆ間に設けられる不揮発性メモリ素子をＭＯＮＯＳ型とし、不揮発性メモリ素子の電荷の蓄積を電子で行う場合に関して説明するが、本発明の不揮発性半導体装置はこれに限られるものでない。
【０１９３】
まず、基板１００上に第１の絶縁層１０２を介して島状の半導体層１０４、１０６、１０８を形成し、当該島状の半導体層１０４、１０６、１０８を覆うように第２の絶縁層１１１を形成する。次に、第２の絶縁層１１１上にマスク１１４を形成する（図２５（Ａ）、図２８（Ａ）参照）。
【０１９４】
ここでは、基板１００としてガラス基板を用いる。また、第１の絶縁層１０２としては、プラズマＣＶＤ法により厚さ５０ｎｍの窒素含有量が酸素含有量より高い酸窒化珪素層を形成した後、厚さ１００ｎｍの酸素含有量が窒素含有量より高い酸窒化珪素層を形成する。
【０１９５】
次に、第１の絶縁層１０２上にプラズマＣＶＤ法により厚さ１０ｎｍ以上１５０ｎｍ以下、好ましくは３０ｎｍ以上１００ｎｍ以下、更に好ましくは５０ｎｍ以上８０ｎｍ以下の半導体層を形成する。ここでは、厚さ６６ｎｍのアモルファスシリコン層を成膜し、５００℃１時間及び５５０度４時間で加熱してアモルファスシリコン層に含まれる水素を除去した後、スキャンスピードが３５ｃｍ／秒のレーザ光を照射してアモルファスシリコンを結晶化してポリシリコン層を形成する。ここでは、レーザ光の光源としてＬＤ励起の連続発振（ＣＷ）レーザ（ＹＶＯ４の第２高調波（波長５３２ｎｍ））を用いる。次に、ポリシリコン層の表面にレーザ光の照射により形成された酸化膜を除去した後、新たにポリシリコン層上に過酸化水素水を用いて酸化膜を形成し、その上にレジストを塗布する。この後フォトリソグラフィー工程によりレジストを露光及び現像してマスクを形成する。この後、ポリシリコン層に１×１０１７〜３×１０１７ｃｍ−３のボロン（Ｂ）をドーピングして、後に形成される薄膜トランジスタの閾値電圧を制御する。次に、マスクを用いてポリシリコン層をエッチングして、ポリシリコンで形成される半導体層１０４、１０６、１０８を形成する。このとき、流量比が４対１５のＳＦ６及び酸素をエッチングガスとして用いる。
【０１９６】
次に、マスクを除去した後、第２の絶縁層１１１として、流量比１対８００のシラン及び一酸化二窒素（Ｎ２Ｏ）を原料としたプラズマＣＶＤ法により、厚さ４０ｎｍの酸素含有量が窒素含有量より多い酸窒化珪素層を形成する。次に、第２の絶縁層１１１上にレジストを塗布した後、フォトリソグラフィー工程によりレジストを露光現像してマスク１１４を形成する。
【０１９７】
次に、マスク１１４を用いてフッ化水素酸とフッ化アンモニウムと界面活性剤の混合物をエッチャントとして第２の絶縁層１１１をウエットエッチングして第３の絶縁層１１２を形成する。
【０１９８】
なお、半導体層１０８の上方に形成された第３の絶縁層１１２は、後に完成する薄膜トランジスタにおいてゲート絶縁膜として機能する。また、ゲート絶縁膜の膜厚の薄い薄膜トランジスタにおいて、第３の絶縁層１１２は半導体層１０４、１０６、１０８の端部を覆うため、半導体層及びゲート電極に生じるリーク電流を低減することができる。
【０１９９】
次に、半導体層１０４、１０６、１０８上に、厚さ１〜１０ｎｍ、好ましくは１〜５ｎｍの第４の絶縁層１１６、１１８、１２０をそれぞれ形成する（図２５（Ｂ）参照）。
【０２００】
ここでは、半導体層１０４、１０６、１０８に、基板温度４００度、圧力１１０Ｐａ、アルゴン、酸素、及び、水素を用いて高密度プラズマ処理を行って、当該半導体層１０４、１０６、１０８を酸化処理して、当該半導体層１０４、１０６、１０８上にそれぞれの酸化層を第４の絶縁層１１６、１１８、１２０として形成する。なお、このときのガスの流量比を、アルゴン：酸素：水素＝１８０：１：１とする。また、第４の絶縁層１１６、１１８、１２０は、ＣＶＤ法やスパッタリング法により酸化珪素層又は窒化珪素層を形成してもよいし、ＣＶＤ法やスパッタリング法で形成した上記層に高密度プラズマ処理により、酸化処理または窒化処理を行ってもよい。また、高密度プラズマ処理により半導体層１０４、１０６、１０８に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、半導体層１０４、１０６、１０８に接して酸化珪素層が形成され、当該酸化珪素層の表面又は表面近傍に窒素プラズマ処理層が形成される。窒素プラズマ処理層とは、酸化珪素層の表面から概略１ｎｍの深さに窒素を２０〜５０原子％の割合で含有させた構造とする。窒素プラズマ処理層には、酸素と窒素を含有した珪素（酸窒化珪素）が形成されている。
【０２０１】
本実施例において、メモリ部に設けられた半導体層１０８上に形成される第４の絶縁層１２０は、後に完成する不揮発性メモリ素子において、トンネル酸化膜として機能する。従って、第４の絶縁層１２０の厚さが薄いほど、トンネル電流が流れやすく、メモリとして高速動作が可能となる。また、第４の絶縁層１２０の厚さが薄いほど、後に形成される電荷蓄積層に低電圧で電荷を蓄積させることが可能となるため、不揮発性半導体記憶装置の消費電力を低減することができる。そのため、第４の絶縁層１１６、１１８、１２０は、厚さを薄く（例えば、１０ｎｍ以下）形成することが好ましい。
【０２０２】
一般的に、半導体層上に絶縁層を薄く形成する方法として熱酸化法があるが、基板１００としてガラス基板等の融点が十分に高くない基板を用いる場合には、熱酸化法により第４の絶縁層１１６、１１８、１２０を形成することは非常に困難である。また、ＣＶＤ法やスパッタリング法により形成した絶縁層は、層の内部に欠陥を含んでいるため膜質が十分でなく、厚さを薄く形成した場合にはピンホール等の欠陥が生じる問題がある。従って、本実施例で示すように、高密度プラズマ処理により第４の絶縁層１１６、１１８、１２０を形成することによって、ＣＶＤ法やスパッタリング法等により形成した絶縁層より緻密な絶縁層を形成することができる。また、ＣＶＤ法やスパッタリング法により絶縁層を形成した場合には、半導体層の端部の被覆が十分でなく、後に第４の絶縁層１２０上に形成される導電層等と半導体層とがリークする場合がある。しかしながら、ここでは、半導体層の端部を第３の絶縁層１１２で覆い、更に高密度プラズマ処理することにより、緻密な第４の絶縁層を形成することが可能で、半導体層１０４、１０６、１０８の端部を第３の絶縁層１１２及び第４の絶縁層１１６、１１８、１２０で十分に被覆することができる。その結果、メモリとして高速動作や電荷保持特性を向上させることができる。
【０２０３】
次に、第１の絶縁層１１２、第４の絶縁層１１６、１１８、１２０を覆うように電荷蓄積層１２２を形成する（図２５（Ｃ）参照）。電荷蓄積層１２２として、膜中に電荷をトラップする欠陥を有している絶縁層、又は導電性粒子又はシリコン等の半導体粒子を含む絶縁層で形成することができる。ここでは、シラン、アンモニア、一酸化二窒素、水素を用いたプラズマＣＶＤ法により窒素含有量が酸素含有量より高い酸窒化珪素層を形成する。このときの流量比をシラン：アンモニア：一酸化二窒素：水素＝１：１０：２：４０とする。なお、酸窒化珪素層の代わりに、窒化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化合物で電荷蓄積層を形成してもよい。窒化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化合物を電荷蓄積層に用いる場合、ゲルマニウム元素を含む雰囲気中（例えば、ＧｅＨ４及びＮや２や、ＧｅＨ４及びＮＨ３や、ＧｅＨ４及びＮ２Ｏ等を含む雰囲気）でプラズマＣＶＤ法を行うことにより電荷蓄積層を形成することができる。また、酸化ゲルマニウムをアンモニア雰囲気で加熱した焼結体を蒸着して窒化ゲルマニウムを用いた電荷蓄積層を形成することができる。また、ＧｅＨ４及びＨ２や、ＧｅＨ４及びＳｉＨ４及びＨ２等を含む雰囲気でプラズマＣＶＤ法を行うことにより、ゲルマニウム粒子やシリコンゲルマニウム粒子を形成することができる。
【０２０４】
ここでは、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性記憶素子を形成するため、電荷蓄積層１２２として酸窒化珪素層を形成したが、電荷蓄積層１２２として５０ｎｍのアモルファスシリコン層をプラズマＣＶＤ法により形成した後、レーザ光を照射してポリシリコン層を形成してもよい。また、電荷蓄積層１２２として厚さ３０ｎｍのタングステン層をスパッタリング法により形成してもよい。また、電荷蓄積層１２２としてプラズマＣＶＤ法により、ゲルマニウム層やシリコンゲルマニウム層を形成してもよい。
【０２０５】
次に、半導体層１０４、１０６上に形成された第２の絶縁層１１６、１１８、電荷蓄積層１２２と、半導体層１０８上に形成された電荷蓄積層１２２を選択的に除去し、半導体層１０８上に形成された、第２の絶縁層１２０と電荷蓄積層１２２を残存させる。ここでは、メモリ部に設けられた半導体層１０８を選択的にレジスト１２４で覆い、レジスト１２４で覆われていない第２の絶縁層１１６、１１８と電荷蓄積層１２２をエッチングすることによって選択的に除去する（図２６（Ａ）参照）。なお、図２６（Ａ）では、電荷蓄積層１２２をエッチングして選択的に除去することによって、電荷蓄積層１２２の一部を残存させ、電荷蓄積層１２６を形成する例を示している。
【０２０６】
次に、半導体層１０４、１０６、半導体層１０８の上方に形成された電荷蓄積層１２６、半導体層１０８を覆うように第５の絶縁層１２８を形成する（図２６（Ｂ）参照）。
【０２０７】
第５の絶縁層１２８は、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素、窒化珪素、酸窒化珪素等の絶縁材料を用いて単層又は積層して形成する。ここでは、第５の絶縁層１２８として、流量比１対８００のシラン及び一酸化二窒素（Ｎ２Ｏ）を原料としたプラズマＣＶＤ法により、厚さ１〜２０ｎｍの酸素含有量が窒素含有量より多い酸窒化珪素層を形成する。
【０２０８】
なお、半導体層１０８の上方に形成された第５の絶縁層１２８は、後に完成する不揮発性メモリ素子においてコントロール絶縁層として機能し、半導体層１０４、１０６の上に形成された第５の絶縁層１２８は、後に完成するトランジスタにおいてゲート絶縁膜として機能する。
【０２０９】
次に、半導体層１０４、１０６、１０８の上方に形成された第５の絶縁層１２８を覆うように厚さは１００ｎｍ以上１０００ｎｍ以下、好ましくは２００ｎｍ以上８００ｎｍ以下、好ましくは３００ｎｍ以上５００ｎｍ以下の導電層１３４、１３６、１３８、１４０を形成する（図２６（Ｃ）、図２８（Ｂ）参照）。ここでは、導電層として、厚さ３０ｎｍの窒化タンタル層と厚さ２７０ｎｍのタングステン層を積層した後、マスクを用いて上記積層した導電層を選択的にエッチングして、３０ｎｍの窒化タンタル層と厚さ２７０ｎｍのタングステン層で形成される導電層１３４、１３６、１３８、１４０を形成する。なお、メモリ部に設けられた半導体層１０８の上方に形成される導電層１３８は、後に完成する不揮発性メモリ素子において制御ゲートとして機能する。また、導電層１３４、１３６、１４０は、後に完成するトランジスタにおいてゲート電極として機能する。
【０２１０】
次に、フォトリソグラフィー工程により、半導体層１０４を覆うようにマスク１４２を選択的に形成し、当該マスク１４２、導電層１３６、１３８、１４０をマスクとして半導体層１０６、１０８に不純物元素を導入することによって不純物領域を形成する（図２７（Ａ）参照）。ここでは、不純物元素として、リン（Ｐ）を用いる。ここでは、ピーク濃度で１０２１ａｔｏｍｓ／ｃｍ３のリン（Ｐ）を半導体層に添加する。
【０２１１】
ここで、不揮発性記憶素子の拡大図を図２９に示す。図２９（Ａ）はメモリ部の不揮発性記憶素子の上面図を示し、図２９（Ｂ）は図２９（Ａ）のＡ−Ｂの断面図である。図２９（Ｂ）に示すように、半導体層において絶縁層１１２に覆われる領域には不純物が添加されないようにすることが好ましい。領域１２６ａにおいては、電荷蓄積層１２６及び半導体層の間に形成され、トンネル酸化膜として機能する絶縁層は絶縁層１２０である。一方、領域１２６ｂにおいては、電荷蓄積層１２６及び半導体層の間に形成され、トンネル酸化膜として機能する絶縁層は絶縁層１１２である。このため、領域１２６ｂにおける電荷トンネル酸化膜として機能する絶縁層の膜厚が異なると、電荷蓄積層への電子の注入及び放出がばらつき、不揮発性記憶素子の特性が低下する。このため、メモリ部の半導体層において、半導体層の端部を覆う絶縁層に覆われる領域には、不純物をドーピングしないことが好ましい。
【０２１２】
図２７（Ａ）においては、不純物元素を導入することによって、半導体層１０６にソース領域又はドレイン領域を形成する不純物領域１４６とチャネル形成領域１４４が形成される。また、半導体層１０８には、ソース領域又はドレイン領域を形成する不純物領域１５０とチャネル形成領域１４８が形成される。また、半導体層１０８には、ソース領域又はドレイン領域を形成する不純物領域１５４とチャネル形成領域１５２が形成される。
【０２１３】
次に、半導体層１０６、１０８を覆うようにレジスト１５６を選択的に形成し、当該レジスト１５６、導電層１３４をマスクとして半導体層１０４に不純物元素を導入することによって不純物領域を形成する（図２７（Ｂ）、図２７（Ｃ）参照）。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いる。ここでは、図２７（Ａ）で半導体層１０６、１０８に導入した不純物元素と異なる導電型を有する不純物元素（例えば、ボロン（Ｂ））を導入する。ここでは、ピーク濃度で１０２１ａｔｏｍｓ／ｃｍ３のボロン（Ｂ）を半導体層に添加する。その結果、半導体層１０４にソース領域又はドレイン領域を形成する不純物領域１６０とチャネル形成領域１５８が形成される。
【０２１４】
次に、第３の絶縁層１２８、導電層１３４、１３６、１３８、１４０を覆うように絶縁層１６２を形成し、加熱して半導体層の不純物を活性化し、当該絶縁層１６２上に半導体層１０４、１０６、１０８にそれぞれ形成された不純物領域１４６、１５０、１５４、１６０と電気的に接続する導電層１６４を形成する（図２７（Ｃ）、図２８（Ｄ）参照）。
【０２１５】
絶縁層１６２は、ＣＶＤ法やスパッタリング法等により、酸化珪素、窒化珪素、酸窒化珪素等の酸素または窒素を有する絶縁層やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む層、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素基）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【０２１６】
ここでは、絶縁層１６２として、シラン及び一酸化二窒素を用いたプラズマＣＶＤ法により５０ｎｍの酸素含有量が窒素含有量より多い酸窒化珪素層を形成し、シラン、アンモニア、水素、及び一酸化二窒素を用いたプラズマＣＶＤ法により１００ｎｍの窒素含有量が酸素含有量より多い酸窒化珪素層を形成し、シラン及び一酸化二窒素を用いたプラズマＣＶＤ法により厚さ６００ｎｍの酸素含有量が窒素含有量より多い酸窒化珪素層を形成する。
【０２１７】
半導体層の不純物の活性化としては、ここでは窒素雰囲気、５５０℃４時間の加熱を行う。
【０２１８】
導電層１６４は、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電層１６４は、例えば、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層とバリア層の積層構造、バリア層とアルミニウムシリコン（Ａｌ−Ｓｉ）層と窒化チタン（ＴｉＮ）層とバリア層の積層構造を採用するとよい。なお、バリア層とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電層１６４を形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア層を形成すると、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体層と良好なコンタクトをとることができる。
【０２１９】
ここでは、ＣＨＦ３及びＨｅを用いたドライエッチングにより絶縁層を選択的にエッチングして開口部を形成するとともに、半導体層の不純物領域１４６、１５０、１５４、１６０の一部を露出する。次に、スパッタリング法により厚さ６０ｎｍのチタン層、厚さ４０ｎｍの窒化チタン層、厚さ３００ｎｍのアルミニウム層、厚さ１００ｎｍの層を積層した後、フォトリソグラフィー工程により形成されたマスクを用いてエッチングして、導電層１６４を形成する。
【０２２０】
なお、本実施例では、メモリ部に形成される不揮発性メモリ素子のコントロール絶縁膜として機能する絶縁層とロジック部に形成される薄膜トランジスタのゲート絶縁膜を同時に形成する例（図２６（Ｂ））を示したがこれに限られない。例えば、図３０に示すように形成してもよい。以下に、具体的に説明する。
【０２２１】
まず、図２５（Ｃ）まで同様に形成した後、電荷蓄積層１２２上に第３の絶縁層１２８を形成する（図３０（Ａ））。次に、半導体層１０８を覆うようにレジスト１２４を選択的に形成した後、半導体層１０４、１０６、１０８の上方に形成された電荷蓄積層１２２と第３の絶縁層１２８を選択的に除去し、電荷蓄積層１２６及び絶縁層１２７を形成する。（図３０（Ｂ））。その後、露出した半導体層１０４、１０６の表面にゲート絶縁膜として機能する絶縁層１６８、１７０を形成する（図３０（Ｃ））。絶縁層１６８、１７０は、第２の絶縁層１１６、１１８、１２０の形成で説明したように高密度プラズマ処理を用いて設けてもよいし、ＣＶＤ法やスパッタリング法によって形成することができる。
【０２２２】
図３０に示すように形成することによって、ロジック部に形成される薄膜トランジスタのゲート絶縁膜とメモリ部に形成される不揮発性メモリ素子のコントロール絶縁膜とを異なる厚さや材料で設けることもできる。
【０２２３】
また、本実施例で示した工程において、ゲート電極として機能する導電層１３４、１３６、１３８、１４０の側面に接するように絶縁層１７２（サイドウォールともいう）を設けてもよい（図３１参照）。半導体層１０４、１０６、１０８に絶縁層１７２をマスクとして不純物元素を導入することによって、当該半導体層１０４、１０６、１０８にそれぞれＬＤＤとして機能する低濃度不純物領域１８０、１７４、１７６、１７８を形成することができる。
【０２２４】
なお、絶縁層１７２は、半導体層１０４と直接接するように設けてもよいし（図３１（Ａ）参照）、当該絶縁層１７２の下方に他の絶縁層や電荷蓄積層が設けられた構造としてもよい（図３１（Ｂ）参照）。
【０２２５】
また、本実施例では、メモリ部に設けられた半導体層１０８と導電層１３８が交差する部分に選択的に電荷蓄積層１２６を設けた構造を示したが、これに限られない。例えば、半導体層１０８の上方全面に電荷蓄積層１２６を設けた構成としてもよい。なお、不揮発性メモリ素子において、チャネル長をＬ、チャネル幅をＷとした場合、電荷蓄積層１２６はチャネル長Ｌ及びチャネル幅Ｗより大きくなるように設けてもよいし、チャネル長Ｌとチャネル幅Ｗの一方より大きくなるように設けてもよいし、チャネル長Ｌ及びチャネル幅Ｗより小さくなるように（常に半導体層１０８上に設けられた状態）設けてもよい。
【０２２６】
本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。
【実施例２】
【０２２７】
本実施例では、上記実施例１で示した構造において、一つの島状の半導体層に複数の不揮発性メモリ素子を設けた場合に関して図面を参照して説明する。なお、上記実施例と同じものを指す場合には同様の符号を用いて示し説明を省略する。なお、図３２は上面図を示し、図３３は図３２におけるＥ−Ｆ間、Ｇ−Ｈ間の断面図を示している。
【０２２８】
本実施例で示す不揮発性半導体記憶装置は、ビット線ＢＬ０、ＢＬ１にそれぞれ電気的に接続された島状の半導体層２００ａ、２００ｂが設けられており、島状の半導体層２００ａ、２００ｂの各々に複数の不揮発性メモリ素子が設けられている（図３２、図３３参照）。具体的には、半導体層２００ａにおいて、選択トランジスタＳ０１、Ｓ０２の間に複数の不揮発性メモリ素子Ｍ０、Ｍ３０、Ｍ３１を有するＮＡＮＤセル２０２ａが設けられている。また、半導体層２００ｂにおいても、選択トランジスタの間に複数の不揮発性メモリ素子を有するＮＡＮＤセル２０２ｂが設けられている。また、半導体層２００ａ、２００ｂを分離して設けることによって、隣接するＮＡＮＤセル２０２ａとＮＡＮＤセル２０２ｂを絶縁分離することが可能となる。
【０２２９】
また、一つの島状の半導体層に複数の不揮発性メモリ素子を設けることによって、より不揮発性メモリ素子の集積化が可能となり、大容量の不揮発性半導体記憶装置を形成することができる。
【０２３０】
本実施例は、本明細書で示した他の実施の形態又は実施例と組み合わせて行うことができる。
【実施例３】
【０２３１】
本実施例では、非接触でデータの入出力が可能である半導体装置の適用例に関して図面を参照して以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によっては、ＲＦＩＤタグ、ＩＤタグ、ＩＣタグ、ＩＣチップ、ＲＦタグ、無線タグ、電子タグまたは無線チップともよばれる。
【０２３２】
図３４に示すように、半導体装置８００は、非接触でデータを交信する機能を有し、高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０およびアンテナ８９０を有している。高周波回路８１０はアンテナ８９０より信号を受信して、データ変調回路８６０より受信した信号をアンテナ８９０から出力する回路であり、電源回路８２０は受信信号から電源電位を生成する回路であり、リセット回路８３０はリセット信号を生成する回路であり、クロック発生回路８４０はアンテナ８９０から入力された受信信号を基に各種クロック信号を生成する回路であり、データ復調回路８５０は受信信号を復調して制御回路８７０に出力する回路であり、データ変調回路８６０は制御回路８７０から受信した信号を変調する回路である。また、制御回路８７０としては、例えばコード抽出回路９１０、コード判定回路９２０、ＣＲＣ判定回路９３０および出力ユニット回路９４０が設けられている。なお、コード抽出回路９１０は制御回路８７０に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路９２０は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、ＣＲＣ判定回路９３０は判定されたコードに基づいて送信エラー等の有無を検出する回路である。
【０２３３】
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ８９０により無線信号が受信される。無線信号は高周波回路８１０を介して電源回路８２０に送られ、高電源電位（以下、ＶＤＤと記す。）が生成される。ＶＤＤは半導体装置８００が有する各回路に供給される。また、高周波回路８１０を介してデータ復調回路８５０に送られた信号は復調される（以下、復調信号と記す。）。さらに、高周波回路８１０を介してリセット回路８３０を通った信号およびクロック発生回路８４０を通った復調信号は制御回路８７０に送られる。制御回路８７０に送られた信号は、コード抽出回路９１０、コード判定回路９２０およびＣＲＣ判定回路９３０等によって解析される。そして、解析された信号にしたがって、記憶回路８８０内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路９４０を通って符号化される。さらに、符号化された半導体装置８００の情報はデータ変調回路８６０を通って、アンテナ８９０により無線信号に載せて送信される。なお、半導体装置８００を構成する複数の回路においては、低電源電位（以下、ＶＳＳ）は共通であり、ＶＳＳはＧＮＤとすることができる。また、上記した半導体素子、代表的には薄膜トランジスタを用いて高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、他の回路の制御を行う制御回路８７０、記憶回路８８０等を形成することができる。また、上記した不揮発性半導体記憶装置を記憶回路８８０に適用することができる。本発明の半導体装置は、駆動電圧を低くすることができるため、非接触でデータを交信できる距離をのばすことが可能となる。
【０２３４】
このように、リーダ／ライタから半導体装置８００に信号を送り、当該半導体装置８００から送られてきた信号をリーダ／ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
【０２３５】
また、半導体装置８００は、各回路への電源電圧の供給を電源（バッテリー）を搭載せず電磁波により行うタイプとしてもよいし、電源（バッテリー）を搭載して電磁波または電源（バッテリー）により各回路に電源電圧を供給するタイプとしてもよい。
【０２３６】
次に、上記半導体装置の構造の一例に関して図面を用いて説明する。本実施の形態の半導体装置の上面図を図３５（Ａ）に、図３５（Ａ）における線Ｘ−Ｙの断面図を図３５（Ｂ）に示す。
【０２３７】
図３５（Ａ）に示すように、基板４００上に半導体装置は記憶回路４０４、集積回路部４２１、アンテナ４３１が設けられている。なお、図３５に示す記憶回路４０４は図３４に示す記憶回路８８０に相当し、集積回路部４２１は図３４に示す高周波回路８１０、電源回路８２０、リセット回路８３０、クロック発生回路８４０、データ復調回路８５０、データ変調回路８６０、及び制御回路８７０に相当し、アンテナ４３１は図３４に示すアンテナ８９０に相当する。また、上記実施の形態で示した薄膜トランジスタを用いて、記憶回路４０４の一部、集積回路部４２１を形成することができる。また、上記不揮発性記憶装置を用いて記憶回路４０４の一部を形成することができる。
【０２３８】
図３５（Ｂ）に示すように、半導体装置は、素子形成層４０３が基板４００、４０１によって挟まれている。また、素子形成層４０３と基板４００、４０１それぞれは、接着材４０２、４０５によって固着されている。また、素子形成層４０３には、絶縁層４５３、不揮発性記憶素子４４０、トランジスタ４４１、４４２が形成される。また、不揮発性記憶素子４４０、トランジスタ４４１、４４２上に絶縁層４５４が形成され、絶縁層４５４には配線が形成される。また、絶縁層４５４及び配線上にアンテナ４３１が形成され、アンテナ４３１及び絶縁層４５５上に絶縁層４３２が形成される。アンテナ４３１は、絶縁層４５５に形成される開口部において、絶縁層４５４上に形成される配線４５６と接続される。配線４５６は集積回路の一部である高周波回路に接続される。また、記憶回路４０４には不揮発性記憶素子４４０、トランジスタ４４１を有し、集積回路部４２１にはトランジスタ４４２を有する例を示したが、その他抵抗素子、容量素子、整流素子等も有する。
【０２３９】
本実施例では、絶縁層４５５にポリイミド層を用いて形成し、導電層にチタン膜、アルミニウム膜、及びチタン膜が積層された導電層を用い、アンテナ４３１に印刷法により形成された銀合金層をそれぞれ用いている。絶縁層４３２はアンテナ４３１の凹凸を緩和するために形成しており、塗布法により組成物を塗布し、乾燥・焼成をして形成することが好ましい。ここでは、絶縁層４３２として、エポキシ樹脂層を用いて形成する。基板４００、４０１にＰＥＮフィルムを用い、接着材４０２、４０５に熱可塑性樹脂を用いる。
【０２４０】
なお、アンテナは、記憶回路に対して、重なって設けてもよいし、重ならずに周囲に設ける構造でもよい。また重なる場合も全面が重なってもよいし、一部が重なっている構造でもよい。アンテナ部と記憶回路が重なる構造であると、アンテナが交信する際に信号に載っているノイズ等や、電磁誘導により発生する起電力の変動等の影響による、半導体装置の動作不良を減らすことが可能であり、信頼性が向上する。また、半導体装置を小型化することもできる。
【０２４１】
また、上述した非接触データの入出力が可能である半導体装置における信号の伝送方式は、電磁結合方式、電磁誘導方式またはマイクロ波方式等を用いることができる。伝送方式は、実施者が使用用途を考慮して適宜選択すればよく、伝送方式に伴って最適なアンテナを設ければよい。
【０２４２】
例えば、半導体装置における信号の伝送方式として、電磁結合方式または電磁誘導方式（例えば１３．５６ＭＨｚ帯）を適用する場合には、磁界密度の変化による電磁誘導を利用するため、アンテナとして機能する導電層を輪状（例えば、ループアンテナ）、らせん状（例えば、スパイラルアンテナ）に形成する。
【０２４３】
また、半導体装置における信号の伝送方式として、マイクロ波方式（例えば、ＵＨＦ帯（８６０〜９６０ＭＨｚ帯）、２．４５ＧＨｚ帯等）を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよく、例えば、アンテナとして機能する導電層を線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）またはリボン型の形等に形成することができる。また、アンテナとして機能する導電層の形状は線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
【０２４４】
アンテナとして機能する導電層は、ＣＶＤ法、スパッタリング法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、銅（Ｃｕ）、金（Ａｕ）、白金（Ｐｔ）ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
【０２４５】
例えば、スクリーン印刷法を用いてアンテナとして機能する導電層を形成する場合には、粒径が数ナノメートから数十μｍの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷し、乾燥・焼成することによって設けることができる。導電体粒子としては、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）およびチタン（Ｔｉ）等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコーン樹脂等の有機樹脂が挙げられるまた、上述した材料以外にも、セラミックやフェライト等をアンテナに適用してもよい。
【０２４６】
また、電磁結合方式または電磁誘導方式を適用する場合であって、アンテナを備えた半導体装置を金属に接して設ける場合には、当該半導体装置と金属との間に透磁率を備えた磁性材料を設けることが好ましい。アンテナを備えた半導体装置を金属に接して設ける場合には、磁界の変化に伴い金属に渦電流が流れ、当該渦電流により発生する反磁界によって、磁界の変化が弱められて通信距離が低下する。そのため、半導体装置と金属との間に透磁率を備えた材料を設けることにより金属の渦電流を抑制し通信距離の低下を抑制することができる。なお、磁性材料としては、高い透磁率を有し高周波損失の少ないフェライトや金属薄膜を用いることができる。
【０２４７】
また、本実施例においては、素子形成層においてトランジスタ等の半導体素子とアンテナとして機能する導電層を直接形成した半導体装置を示したが、これに限定される物ではない。例えば、半導体素子とアンテナとして機能する導電層を別々の基板上に設けた後に、電気的に接続するように貼り合わせることによって設けてもよい。
【０２４８】
本発明により、半導体層及びゲート電極間のリーク電流を抑制した素子を用いた信頼性の高い半導体装置を作製することができる。
【０２４９】
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部３２１０を含む携帯端末の側面には、通信機（例えば、リーダ／ライタ）３２００が設けられ、品物３２２０の側面には半導体装置３２３０が設けられる（図３６（Ａ））。品物３２２０に含まれる半導体装置３２３０に通信機（例えば、リーダ／ライタ）３２００をかざすと、表示部３２１０に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品３２６０をベルトコンベアにより搬送する際に、通信機（例えば、リーダ／ライタ）３２４０と、商品３２６０に設けられた半導体装置３２５０を用いて、該商品３２６０の検品を行うことができる（図３６（Ｂ））。このように、システムに半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。
【０２５０】
また、本発明の不揮発性半導体記憶装置は、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、本発明の不揮発性半導体記憶装置を適用した電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられるそれら電子機器の具体例を図３７に示す。
【０２５１】
図３７（Ａ）、（Ｂ）は、デジタルカメラを示している。図３７（Ｂ）は、図３７（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、レンズ２１１３、操作キー２１１４、シャッターボタン２１１５などを有する。また、取り出し可能な不揮発性のメモリ２１１６を備えており、当該デジタルカメラで撮影したデータをメモリ２１１６に記憶させておく構成となっている。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ２１１６に適用することができる。
【０２５２】
また、図３７（Ｃ）は、携帯電話を示しており、携帯端末の１つの代表例である。この携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯電話は、取り出し可能な不揮発性のメモリ２１２５を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ２１２５に記憶させ再生することができる。本発明を用いて形成された不揮発性の半導体記憶装置は当該メモリ２１２５に適用することができる。
【０２５３】
また、図３７（Ｄ）は、デジタルプレーヤーを示しており、オーディオ装置の１つの代表例である。図３７（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１、メモリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部２１３２は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作部２１３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、表示部２１３１は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メモリ部２１３２に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
【０２５４】
また、図３７（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４を含んでいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部２１４４は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作キー２１４３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１４４に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
【０２５５】
以上の様に、本発明の不揮発性半導体記憶装置の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。
【実施例４】
【０２５６】
本実施例では、実施の形態１で示すようなリーク電流を抑制することが可能な半導体素子において、第２の絶縁層３６の最適な膜厚を計算により検証（シミュレーション）した結果について以下に示す。本実施例では、半導体素子として薄膜トランジスタを用いた。
【０２５７】
はじめに、薄膜トランジスタの第２の絶縁層３６の最適な膜厚を計算により検証（シミュレーション）した結果について示す。計算には、離散化されたメッシュ上（「Ｄｅｖｉｓｅ−３Ｄ」でＭｅｓｈの作成）で、デバイス方程式（（１）キャリアの連続方程式、（２）ポアソン方程式）を反復法を用いて解法している。計算には、日本シノプシス株式会社の「Ｄｅｓｓｉｓ−３Ｄ」を用いている。
【０２５８】
計算に用いたｐチャネル型薄膜トランジスタの構造を図３８に示す。図３８（Ａ）は、薄膜トランジスタの上面図である。薄膜トランジスタのチャネル幅を３．５μｍ、チャネル長を１．５μｍ、半導体層、ゲート絶縁膜として機能する絶縁層３３（以下、第１の絶縁層３３と示す。）、及び半導体層の端部を覆う絶縁層３６（以下、第２の絶縁層３６と示す。）が重なる領域（以下、ＦＯｘ領域３７と示す。）の幅を１μｍ、ゲート電極として機能する導電層３４及び開口部の距離を１μｍ、開口部及びＦＯｘ領域３７の距離を１μｍとした。また、開口部、即ち半導体層のソース領域及びドレイン領域として機能する不純物領域３２ｂ、３２ｃにはボロンがドーピングされ、ボロンの活性化率を１０％とし、シート抵抗を５００Ω、ボロンの濃度を４．８７×１０１９／ｃｍ３とした。
【０２５９】
図３８（Ｂ）は、図３８（Ａ）のＡ１−Ｂ１の断面図であり、図３８（Ｃ）は、図３８（Ａ）のＡ２−Ｂ２の断面図である。半導体層の厚さを６６ｎｍとし、第１の絶縁層３３の厚さを２０ｎｍとし、ゲート電極として機能する導電層３４の厚さを４００ｎｍとし、第２の絶縁層３６の厚さを０ｎｍ、２０ｎｍ、４０ｎｍｍ、６０ｎｍ７０ｎｍ、８０ｎｍ、及び１００ｎｍと設定した時の薄膜トランジスタの電流電圧特性を計算により検証した。その結果を図３９に示す。図３９においては、バツ印は第２の絶縁層３６の膜厚０ｎｍとしたときの電流電圧特性、黒三角印は第２の絶縁層３６の膜厚２０ｎｍとしたときの電流電圧特性、黒菱形印は第２の絶縁層３６の膜厚４０ｎｍとしたときの電流電圧特性、黒丸印は第２の絶縁層３６の膜厚６０ｎｍとしたときの電流電圧特性、黒四角印は第２の絶縁層３６の膜厚７０ｎｍとしたときの電流電圧特性、白丸印は第２の絶縁層３６の膜厚８０ｎｍとしたときの電流電圧特性、白四角印は第２の絶縁層３６の膜厚１００ｎｍとしたときの電流電圧特性を示す。
【０２６０】
図３９より第２の絶縁層３６の膜厚を厚くすると、こぶ（ｋｉｎｋ）が生じることが分かった。
【０２６１】
ここで、電流電圧特性においてこぶ（ｋｉｎｋ）が発生する原因について、以下に示す。半導体層、第１の絶縁層３３、及び第２の絶縁層３６が重なる領域（ＦＯｘ領域３７）は、半導体層３２、第１の絶縁層３３、第２の絶縁層３６、及びゲート電極として機能する導電層３４により寄生ＭＯＳトランジスタとなってしまう。寄生ＭＯＳトランジスタでは、ゲート絶縁膜として機能する第１の絶縁層の膜厚が厚くなる（ここでは、第１の絶縁層３３及び第２の絶縁層３６の和）。また、寄生ＭＯＳトランジスタのチャネル長も短い。このことから、寄生ＭＯＳトランジスタは短チャネル効果によって低い閾値（Ｖｔｈ）で電流が流れてしまう。当該電流電圧特性及び通常の薄膜トランジスタ（ゲート絶縁膜として機能する絶縁層が第１の絶縁層３３のみの薄膜トランジスタ）の電流電圧特性が合わさることにより、こぶ（ｋｉｎｋ）が形成されてしまう。
【０２６２】
次に、薄膜トランジスタの電流電圧特性にこぶ（ｋｉｎｋ）がではじめる第２の絶縁層３６の膜厚を計算により検証した。ここでは、図３９において、電圧が−１．６〜−０．８Ｖの範囲４９における電流電圧特性を示す曲線の傾き（Δｌｏｇ（Ｉｄ）／ΔｌｏｇＶｇ）を図４０に示す。傾きを１階微分した値（即ち、電流電圧特性を示す曲線を２階微分した値）の符号が変化するもの（ここでは、正の値から負の値に変化するもの）において、図３９に示す電流電圧特性の曲線に、こぶができるといえる。
【０２６３】
ここでは、図４０に示すように、第２の絶縁層３６の厚さが８０ｎｍ及び１００ｎｍにおいて、電流電圧特性を示す曲線を二階微分した値が正の値から負の値に変化していることがわかった。このことから、第２の絶縁層３６の厚さを７０ｎｍ以下とすると、電流電圧特性にこぶができないことがわかる。
【０２６４】
また、半導体層３２上に第１の絶縁層３３を形成する前に、半導体層３２表面に形成される酸化物層を除去する工程がある。半導体層３２の表面に形成される酸化物層は、大気中の酸素に半導体層３２が触れて酸化され形成される自然酸化膜である。当該酸化物層を除去する際、図４１（Ａ）に示すように、半導体層３２の下地膜として形成される絶縁層３１も除去され、窪み３７が形成される。この後、第１の絶縁層３３を形成すると、半導体層３２及び窪み３７の段差を覆いきれず、第１の絶縁層３３が部分的に切断されるという問題がある。このような第１の絶縁層３３上にゲート電極を形成すると半導体層３２及びゲート電極層の間でリーク電流が生じてしまう。
【０２６５】
このとこから、図４１（Ｂ）に示すように、第２の絶縁層３６としては、絶縁層３１の窪みを覆う厚さが必要である。当該窪みの深さは５ｎｍ程度であるので、第２の絶縁層３６の厚さも５ｎｍ以上あることが好ましい。
【０２６６】
以上のことから、薄膜トランジスタのリーク電流を抑制しつつ、電流電圧特性を保つことが可能な第２の絶縁層３６の膜厚は５ｎｍ以上７０ｎｍ以下が好ましい。なお、このときの第１の絶縁層３３の膜厚は２０ｎｍである。
【０２６７】
さらには、半導体層３２上には、膜厚の異なる絶縁層が形成されており、膜厚の薄い領域（即ち、第１の絶縁層３３が形成される領域）の厚さをｔ１とし、膜厚の厚い領域（即ち、第１の絶縁層３３及び第２の絶縁層３６が形成される領域）の厚さをｔ２とする。このとき、上記電流電圧特性にこぶができないときの第１の絶縁層３３及び第２の絶縁層３６の厚さの計算の結果から、膜厚の厚い領域の厚さｔ２は、ｔ１の１．２以上４．５倍以下であることが好ましい。
【０２６８】
さらには、上記計算の結果から半導体層３２上の膜厚の薄い絶縁層（即ち、第１の絶縁層３３）の厚さを３ｎｍ以上３０ｎｍ以下とし、半導体層３２上の膜厚の厚い絶縁層（即ち、第１の絶縁層３３及び第２の絶縁層３６の積層）の厚さを３．６ｎｍ以上１３５ｎｍ以下、好ましくは５ｎｍ以上１３５ｎｍ以下とすることが好ましい。第１の絶縁層３３の厚さを３ｎｍより薄くすると厚さのばらつきが生じ、半導体層３２及びゲート電極においてリーク電流が発生してしまう。また、第１の絶縁層３３の厚さを３０ｎｍより厚くすると、高速動作が可能な薄膜トランジスタを作製することが困難となる。このときの薄膜トランジスタのチャネル長を０．１〜３μｍ、好ましくは０．１〜１．５μｍとする。また、薄膜トランジスタのＳ値を５０〜１２０、好ましくは６０〜１００ｍＶ／ｄｅｃとする。このような構造とすることで、リーク電流が抑制され、且つ高速動作が可能な薄膜トランジスタを作製することができる。
【実施例５】
【０２６９】
次に、第２の絶縁層３６の膜厚を５０ｎｍまたは１５０ｎｍとして作製したｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタの電流電圧特性の測定結果について、以下に示す。
【０２７０】
はじめに薄膜トランジスタの作製工程について、図４を用いて説明する。基板３０上に下地膜として機能する絶縁層３１を形成し、絶縁層３１上に半導体層３２を形成した。基板３０としては、厚さ０．７ｍｍのＡＮ１００（旭ガラス社製）を用いた。絶縁層３１としては、プラズマＣＶＤ法により厚さ５０ｎｍの窒化酸化珪素層を形成した後、厚さ１００ｎｍの酸化窒化珪素層を形成した。半導体層３２としては、プラズマＣＶＤ法により厚さ６６ｎｍの非晶質珪素層を形成し、炉で５００℃１時間加熱して非晶質珪素層の水素だしを行った後、非晶質珪素層にレーザ光を照射し、結晶性珪素層を形成した。このときのレーザ光の照射条件は、レーザ発振器としてパルス発振のＮｄ：ＹＶＯ４の第２高調波を用いた。次に、フォトリソグラフィー工程で形成したレジストマスクを用いて結晶性珪素層を選択的にエッチングして半導体層３２を形成した。
【０２７１】
次に、半導体層３２上に絶縁層４０としてプラズマＣＶＤ法により厚さ５０ｎｍまたは１５０ｎｍの酸化窒化珪素層を成膜した後、フォトリソグラフィー工程で形成したレジストマスクを用いて酸化窒化珪素層を選択的にエッチングして、第２の絶縁層３６を形成した。
【０２７２】
次に、半導体層３２及び第２の絶縁層３６上に第１の絶縁層３３を形成した。ここでは、第１の絶縁層３３としては、プラズマＣＶＤ法により厚さ２０ｎｍの酸化窒化珪素層を形成した。
【０２７３】
次に、ゲート電極として機能する導電層３４を形成した。ここでは、ゲート電極として機能する導電層３４としては、スパッタリング法に厚さ３０ｎｍの窒化タンタル層を形成した後、厚さ１７０ｎｍまたは３７０ｎｍのタングステン層を形成し、フォトリソグラフィー工程で形成したレジストマスクを用いて選択的に窒化タンタル層及びタングステン層をエッチングしてゲート電極として機能する導電層３４を形成した。なお、後にｎチャネル型薄膜トランジスタとなるゲート電極は、厚さ３０ｎｍの窒化タンタル及び厚さ３７０ｎｍのタングステン層が積層されており、後にｐチャネル型薄膜トランジスタとなるゲート電極は厚さ３０ｎｍの窒化タンタル及び厚さ１７０ｎｍのタングステン層が積層されている。
【０２７４】
次に、ゲート電極として機能する導電層３４をマスクとして半導体層３２に不純物を添加し、ソース領域及びドレイン領域を形成した。ここでは、後にｎチャネル型薄膜トランジスタとなる半導体層にリンをイオンドープ法により添加する。このときのイオンドープ法の条件は、加速電圧２０ｋＶ、ドーズ量１．５×１０１５／ｃｍ２とした。また、後にｐチャネル型薄膜トランジスタとなる半導体層にボロンをイオンドープ法により添加する。このときのイオンドープ法の条件は、加速電圧１５ｋＶ、ドーズ量３．４×１０１５／ｃｍ２とした。
【０２７５】
次に、第１の絶縁層３３及びゲート電極として機能する導電層３４上に層間絶縁層を形成する。層間絶縁層としては、プラズマＣＶＤ法により厚さ１００ｎｍの窒化酸化珪素層を形成した後、厚さ６００ｎｍの酸化窒化珪素層を形成する。この後、加熱して半導体層３２を水素化する。
【０２７６】
次に、層間絶縁層及び第１の絶縁層３３をエッチングして開口部を形成するとともに、半導体層３２のソース領域及びドレイン領域のそれぞれ一部を露出する。次に、スパッタリング法により厚さ１００ｎｍのチタン層、厚さ３００ｎｍのアルミニウム層、及び厚さ１００ｎｍのチタン層を積層した後、フォトリソグラフィー工程により形成したレジストマスクを用いて選択的にエッチングしてチタン層、アルミニウム層、及びチタン層が積層された配線を形成する。以上の工程により、第２の絶縁層３６の厚さが５０ｎｍのｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタ、並びに第２の絶縁層３６の厚さが１５０ｎｍのｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタを形成した。
【０２７７】
次に、ｎチャネル型薄膜トランジスタの電流電圧特性を図４２（Ａ）に示す。実線は第２の絶縁層３６の厚さが５０ｎｍの薄膜トランジスタの測定結果であり、破線は第２の絶縁層３６の厚さが１５０ｎｍの薄膜トランジスタの測定結果を示す。また、実線及び破線４２ａはＶｄ（ドレイン電圧）を１Ｖとし、実線及び破線４２ｂはＶｄを３Ｖとした測定結果である。
【０２７８】
図４２（Ａ）に示すように、第２の絶縁層３６の厚さが５０ｎｍの時には、薄膜トランジスタの電流電圧特性を示す曲線にこぶは見られないが、第２の絶縁層３６の厚さが１５０ｎｍの時には、薄膜トランジスタの電流電圧特性を示す曲線にこぶが見られることがわかる。
【０２７９】
次に、ｐチャネル型薄膜トランジスタの電流電圧特性を図４２（Ｂ）に示す。実線は第２の絶縁層３６の厚さが５０ｎｍの薄膜トランジスタの測定結果であり、破線は第２の絶縁層３６の厚さが１５０ｎｍの薄膜トランジスタの測定結果を示す。また、実線及び破線４３ａはＶｄ（ドレイン電圧）を−１Ｖとし、実線及び破線４３ｂはＶｄを−３Ｖとした測定結果である。
【０２８０】
図４２（Ｂ）に示すように、第２の絶縁層３６の厚さが５０ｎｍの時には、薄膜トランジスタの電流電圧特性を示す曲線にこぶは見られないが、第２の絶縁層３６の厚さが１５０ｎｍの時には、薄膜トランジスタの電流電圧特性を示す曲線に若干こぶが見られることがわかる。
【０２８１】
以上のことから、半導体層の端部を覆う絶縁層（第２の絶縁層）の厚さを実施例４の計算で求めた範囲以内とすると、こぶのない電流電圧特性を有する薄膜トランジスタを作製することができる。
【図面の簡単な説明】
【０２８２】
【図１】本発明に係る半導体装置の主要な構成を説明するための上面図及び断面図である。
【図２】本発明に係る半導体装置の主要な構成を説明するための上面図及び断面図である。
【図３】本発明に係る半導体装置の主要な構成を説明するための断面図である。
【図４】本発明に係る半導体装置の作製工程を説明するための断面図である。
【図５】本発明に係る半導体装置の作製工程を説明するための断面図である。
【図６】本発明に係る半導体装置の作製工程を説明するための断面図である。
【図７】本発明に係る半導体装置の作製工程を説明するための断面図である。
【図８】本発明に係る半導体装置の作製工程を説明するための断面図である。
【図９】本発明に係る半導体装置の作製工程を説明するための断面図である。
【図１０】本発明に係る半導体装置の作製工程を説明するための断面図である。
【図１１】本発明に係る半導体装置の作製工程を説明するための断面図である。
【図１２】本発明に係る半導体装置の作製工程を説明するための断面図である。
【図１３】本発明に係る半導体装置の主要な構成を説明するための断面図である。
【図１４】本発明に係る半導体装置の主要な構成を説明するための断面図である。
【図１５】本発明に係る半導体装置の主要な構成を説明するための断面図である。
【図１６】不揮発性メモリセルアレイの等価回路の一例を示す図である。
【図１７】ＮＯＲ型不揮発性メモリセルアレイの等価回路の一例を示す図である。
【図１８】ＮＡＮＤ型不揮発性メモリセルアレイの等価回路の一例を示す図である。
【図１９】ＮＡＮＤ型不揮発性メモリの書き込み動作を説明する図である。
【図２０】ＮＡＮＤ型不揮発性メモリの消去及び読み出し動作を説明する図である。
【図２１】電荷が蓄積された”０”の場合と消去された”１”の場合における不揮発性メモリのしきい値電圧の変化を示す図である。
【図２２】不揮発性半導体記憶装置の回路ブロック図の一例を示す図である。
【図２３】プラズマ処理装置の構成を説明する図である。
【図２４】従来例を説明する上面図及び断面図である。
【図２５】本発明に係る半導体装置の作製工程を説明するための断面図である。
【図２６】本発明に係る半導体装置の作製工程を説明するための断面図である。
【図２７】本発明に係る半導体装置の作製工程を説明するための断面図である。
【図２８】本発明に係る半導体装置の作製工程を説明するための上面図である。
【図２９】本発明に係る半導体装置の主要な構成を説明するための上面図及び断面図である。
【図３０】本発明に係る半導体装置の作製工程の一例を説明するための断面図である。
【図３１】本発明に係る半導体装置の作製工程の一例を説明するための断面図である。
【図３２】本発明に係る半導体装置の上面の一例を示す図である。
【図３３】本発明に係る半導体装置の一例を説明するための断面図である。
【図３４】本発明に係る半導体装置の一例を説明するための図である。
【図３５】本発明に係る半導体装置の一例を説明するための上面図及び断面図である。
【図３６】本発明に係る半導体装置の使用形態の一例を示す図である。
【図３７】本発明に係る半導体装置の使用形態の一例を示す図である。
【図３８】計算に用いた薄膜トランジスタの構造を示す図である。
【図３９】計算から求めた薄膜トランジスタの電流電圧特性を示す図である。
【図４０】図３９に示す電流電圧特性の傾きを示す図である。
【図４１】本発明に係る半導体装置の一例を説明するための断面図である。
【図４２】本発明に係る半導体装置の薄膜トランジスタの電流電圧特性を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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