(57)【要約】【課題】記憶部がＤＲＡＭによって構成されたＴＣＡＭを備えた半導体記憶装置において、プロセスコストを低減可能な半導体記憶装置を提供する。【解決手段】不純物領域５１１および５１２に挟まれた領域にＰ型のウエル領域６０１が設けられ、当該ウエル領域６０１上に、ゲート絶縁膜ＧＸを介してチャージライン４０２が設けられている。この、ゲート絶縁膜ＧＸが、キャパシタＣ２０のキャパシタ絶縁膜となり、ウエル領域６０１が電極キャパシタＣ２０のストレージノードＳＮ２として機能する。ウエル領域６０１の側面に接するようにＰ型の不純物領域５１２が設けられており、層間絶縁膜４を貫通して不純物領域５１２およびゲート配線４０５に達するように設けられたコンタクト部５２２により、ストレージノードＳＮ２はトランジスタＴ２２のゲート電極に電気的に接続される。【選択図】図６
2008124350.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に埋め込み絶縁膜およびＳＯＩ層が積層されたＳＯＩ基板上に配設された半導体記憶装置であって、
データを保持するキャパシタと、
前記キャパシタのストレージノードに第１のソース・ドレイン領域が接続され、第２のソース・ドレイン領域が、前記データを与える第１の信号線に接続された第１導電型の第１のトランジスタと、
第２の信号線と第３の信号線との間に直列に接続された、第１導電型の第２および第３のトランジスタと、を備え、
前記第２のトランジスタのゲート電極が前記ストレージノードに電気的に接続され、
前記キャパシタは、前記ＳＯＩ層の表面内に選択的に設けられた第２導電型の不純物を含んだウエル領域を前記ストレージノードとし、前記ウエル領域上に配設されたゲート絶縁膜をキャパシタ絶縁膜とし、前記ゲート絶縁膜上に配設されたゲート電極をセルプレートとして有し、
前記第１のトランジスタは、前記ウエル領域の側面に接して設けられた第１導電型の第１の不純物領域を前記第１のソース・ドレイン領域として有する、半導体記憶装置。
【請求項２】
前記半導体記憶装置は、前記ＳＯＩ層上に配設された絶縁膜によって覆われ、
前記第２のトランジスタの前記ゲート電極は、その一部が、ゲート配線として前記ＳＯＩ層を貫通して前記埋め込み絶縁膜に達する素子分離絶縁膜上に配設され、
前記ウエル領域は、前記絶縁膜を貫通して前記ゲート配線に達するコンタクト部を介して前記第２のトランジスタの前記ゲート電極に電気的に接続される、請求項１記載の半導体記憶装置。
【請求項３】
前記ウエル領域の、前記第１の不純物領域が接する前記側面とは反対側の側面に接するように、前記ＳＯＩ層の表面内に設けられた第２導電型の第２の不純物領域を備え、
前記コンタクト部は、前記絶縁膜を貫通して前記第２の不純物領域にも達するように設けられる、請求項２記載の半導体記憶装置。
【請求項４】
前記ウエル領域は、前記第１の不純物領域が接する前記側面とは反対側の側面から延在するウエル延在部を有し、
前記ウエル延在部は、前記ウエル領域よりも厚みが薄く、前記埋め込み絶縁膜上に配設され、前記ウエル延在部の上部には、前記ＳＯＩ層の表面から前記ウエル延在部に達する部分分離絶縁膜が配設され、
前記コンタクト部は、前記絶縁膜および前記部分分離絶縁膜を貫通して前記ウエル延在部にも達するように設けられる、請求項２記載の半導体記憶装置。
【請求項５】
前記第１のトランジスタの前記第１の不純物領域をカソードとし、前記ウエル領域をアノードとして有するＰＮ接合ダイオードを備える、請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、３通りの記憶状態を有するＴＣＡＭ(Ternary Content Addressable Memory) を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
ＴＣＡＭは、記憶部がＳＲＡＭ（Static Random Acces Memory）によって構成されるものと、ＤＲＡＭ（Dyinamic Random Acces Memory）によって構成されるものとが一般的であるが、ＳＲＡＭを用いた場合、１セル当たり、ＣＭＯＳ−ＳＲＡＭ２個分に相当する１２個のトランジスタと、検索動作をするための４個のトランジスタが必要となり、合計１６個のトランジスタを必要とする。このため１セル当たりの面積が大きくなり、装置小型化の制約となる。
【０００３】
また、ＤＲＡＭを用いる場合としては、例えば、特許文献１の図４に構成の一例が示されている。
【０００４】
すなわち、ＤＲＡＭで記憶部を構成する場合、メモリトランジスタとなる２つのＭＯＳトランジスタのソース・ドレイン領域には、それぞれキャパシタが接続され、当該キャパシタに電荷を保持することでデジタル情報を記憶することができる。
【０００５】
しかし、これらのキャパシタを形成するには、下部電極となるストレージノードを形成し、その上に誘電体膜を形成し、さらにその上に上部電極となるセルプレートを形成することになるが、このような工程はＤＲＡＭ特有の工程であり、特殊プロセスを必要として、プロセスコストが高くなるという問題があった。
【０００６】
【特許文献１】特開２００５−３２９９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のように、従来のＴＣＡＭを備えた半導体記憶装置においては、記憶部をＳＲＡＭによって構成する場合にはセル面積を小さくできず、ＤＲＡＭによって構成する場合には、プロセスコストが高くなるという問題があった。
【０００８】
本発明は上記のような問題点を解消するためになされたもので、記憶部がＤＲＡＭによって構成されたＴＣＡＭを備えた半導体記憶装置において、プロセスコストを低減可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る１の実施の形態においては、以下の半導体記憶装置が提示されている。すなわち、ＳＯＩ層の表面内に設けられた導電型の異なる２つの不純物領域に挟まれてＰ型のウエル領域が設けられ、当該ウエル領域上に、ゲート絶縁膜を介してチャージラインが設けられている。この、ゲート絶縁膜が、キャパシタ絶縁膜となり、ゲート絶縁膜下のウエル領域がデータ保持用のキャパシタのストレージノードとして機能する。また、ウエル領域は、ウエル領域の側面に接するように設けられたＰ型の不純物領域が、層間絶縁膜を貫通して当該Ｐ型の不純物領域および検索トランジスタのゲート電極に達するように設けられたコンタクト部に接続されることで、検索トランジスタのゲート電極に電気的に接続される。
【発明の効果】
【００１０】
上記実施の形態によれば、ＳＯＩデバイスにおけるボディ領域のヒストリー効果を利用して、電位的に浮遊した状態のウエル領域、すなわちボディ領域をデータ保持用のキャパシタのストレージノードとして利用するので、データ保持用のキャパシタをＣＭＯＳプロセスで形成することができる。このため、記憶部をＤＲＡＭによって構成する場合でも、データ蓄積のためのキャパシタを形成するためにＣＭＯＳプロセスとは異なるプロセスを使用する必要がなくなり、プロセスコストを低減できる。
【発明を実施するための最良の形態】
【００１１】
＜ＴＣＡＭの構成および動作＞
本発明に係る実施の形態の説明に先立って、一般的なＴＣＡＭの構成および動作について図１〜図３を用いて説明する。
【００１２】
図１は、記憶部がＤＲＡＭによって構成されたＴＣＡＭ１００の構成の一例を示す図であり、ＴＣＡＭセルＴＳ内のＤＲＡＭキャパシタへのデータの書込および読み出しは、通常のＤＲＡＭと同様に、ワードラインＷＬおよびビットラインＢＬを介して行う。
【００１３】
１つのＴＣＡＭセルＴＳの動作には、１本のワードラインＷＬ、２本のビットラインＢＬ、１本のマッチラインＭＬおよび対をなすサーチラインＳＬ、／ＳＬが必要である。
【００１４】
ワードラインＷＬは、駆動のためのワードラインドライバＷＬＤに接続されて、ビットラインＢＬはデータの読み出し、書込を行うセンスアンプＳＡに接続され、マッチラインＭＬは、マッチラインＭＬの状態をセンスするマッチラインアンプＭＬＡに接続され、サーチラインＳＬおよび／ＳＬは、駆動のためのサーチラインドライバＳＤに接続されている。
【００１５】
ＴＣＡＭセルＴＳは、ワードラインＷＬ、ビットラインＢＬ、マッチラインＭＬおよびサーチラインＳＬ、／ＳＬが交差する部分に設けられ、ＴＣＡＭセルＴＳがマトリックス状に配列されることでメモリアレイを構成する。
【００１６】
なお、上記各ラインの他に、接地電位を供給する接地ライン、ＤＲＡＭキャパシタのセルプレートへのチャージラインもＴＣＡＭセルＴＳに接続されるが、図１においては省略している。
【００１７】
図２には、ＴＣＡＭ１００を構成する１ビット分のＴＣＡＭセルＴＳとして、従来的に使用される回路構成を有するＴＣＡＭセルＴＳ０を示す。図２においては、２本のビットラインＢＬを、それぞれビットラインＢＬ１およびＢＬ２として区別する。これらは対ではなく、独立して動作するものであり、ＴＣＡＭセルＴＳ０内の２つのキャパシタＣ１およびＣ２に、それぞれ独立してデータを書込むためにこのような構成を採る。なお、データの読み出しに際しては、別のセルアレイのビットラインとで対をなすオープンビットライン構造を採用している。
【００１８】
図２に示すように、１つのＴＣＡＭセルＴＳ０は、６個のＮチャネル型の電界効果型のトランジスタＴ１〜Ｔ６と、２つのキャパシタＣ１およびＣ２で構成されている。
【００１９】
トランジスタＴ１は、ゲート電極がワードラインＷＬに接続され、一方のソース・ドレイン電極がビットラインＢＬ１に接続され、他方のソース・ドレイン電極がキャパシタＣ１のストレージノードＮ１に接続され、キャパシタＣ１のセルプレートには、図示しないチャージラインを介してプレート電位Ｖｃｐが与えられている。
【００２０】
トランジスタＴ３は、ゲート電極がキャパシタＣ１のストレージノードＮ１に接続され、一方のソース・ドレイン電極がマッチラインＭＬに接続され、他方のソース・ドレイン電極が、トランジスタＴ４の一方のソース・ドレイン電極に接続されている。
【００２１】
トランジスタＴ４は、ゲート電極がサーチラインＳＬに接続され、他方のソース・ドレイン電極が、接地ラインＧＮＤに接続されている。
【００２２】
また、トランジスタＴ２は、ゲート電極がワードラインＷＬに接続され、一方のソース・ドレイン電極がビットラインＢＬ２に接続され、他方のソース・ドレイン電極がキャパシタＣ２のストレージノードＮ２に接続され、キャパシタＣ２のセルプレートには、図示しないチャージラインを介してプレート電位Ｖｃｐが与えられている。
【００２３】
トランジスタＴ５は、ゲート電極がキャパシタＣ２のストレージノードＮ２に接続され、一方のソース・ドレイン電極がマッチラインＭＬに接続され、他方のソース・ドレイン電極が、トランジスタＴ６の一方のソース・ドレイン電極に接続されている。
【００２４】
トランジスタＴ６は、ゲート電極がサーチライン／ＳＬに接続され、他方のソース・ドレイン電極が、接地ラインＧＮＤに接続されている。
【００２５】
トランジスタＴ１およびＴ２は、それぞれキャパシタＣ１およびＣ２に電荷の書込を行うトランジスタであるので、これらを保持トランジスタと呼称し、これらが配設される部分を保持トランジスタ部と呼称する。
【００２６】
また、トランジスタＴ３〜Ｔ６は、ＴＣＡＭの検索動作を行うトランジスタであるので、これらを検索トランジスタと呼称し、これらが配設される部分を検索トランジスタ部と呼称する。
【００２７】
次に、図２を参照しつつ、図３を用いてＴＣＡＭセルＴＳ０の動作について説明する。
図３は、ＴＣＡＭセルＴＳ０の動作を場合分けして一覧表にして示す図である。図３に示すように、１つのＴＣＡＭセルＴＳ０のデータ記憶状態には３通りの場合がある。
【００２８】
すなわち、キャパシタＣ１およびＣ２のそれぞれのストレージノードＮ１およびＮ２の電位の組み合わせが、（Ｎ１，Ｎ２）＝（Ｈｉｇｈ，Ｌｏｗ）、（Ｌｏｗ，Ｈｉｇｈ）および（Ｌｏｗ，Ｌｏｗ）の３通りである。
【００２９】
また、検索を行うデータの状態も３通りあり、それらはサーチラインＳＬおよび／ＳＬの電位の組み合わせが、（ＳＬ，／ＳＬ）＝（Ｈｉｇｈ，Ｌｏｗ）、（Ｌｏｗ，Ｈｉｇｈ）および（Ｌｏｗ，Ｌｏｗ）の３通りである。
【００３０】
また、ストレージノードＮ１およびＮ２の電位がある状態のＴＣＡＭセルに対して、サーチラインＳＬおよび／ＳＬのある電位の組み合わせで、検索を行った場合、そのセルが、予め電位「Ｈｉｇｈ」の状態に立ち上げられたマッチラインに対して、どのような状態の変化（マッチラインへの寄与）をもたらすかについては、以下の２通りがある。
【００３１】
すなわち、マッチラインＭＬの電位を「Ｈｉｇｈ」の状態から「Ｌｏｗ」の状態に変化させる組み合わせは以下の２通りである。
【００３２】
ストレージノードＮ１およびＮ２の電位の組み合わせが（Ｎ１，Ｎ２）＝（Ｈｉｇｈ，Ｌｏｗ）に対して、サーチラインＳＬおよび／ＳＬの電位の組み合わせが（ＳＬ，／ＳＬ）＝（Ｈｉｇｈ，Ｌｏｗ）で検索する場合と、ストレージノードＮ１およびＮ２の電位の組み合わせが（Ｎ１，Ｎ２）＝（Ｌｏｗ，Ｈｉｇｈ）に対して、サーチラインＳＬおよび／ＳＬの電位の組み合わせが（ＳＬ，／ＳＬ）＝（Ｌｏｗ，Ｈｉｇｈ）で検索する場合の２通りである。
【００３３】
これは、前者の組み合わせでは、図２に示す直列に接続されたトランジスタＴ３およびＴ４がオン状態となり、「Ｈｉｇｈ」状態にあるマッチラインＭＬの電位を接地電位にまで落とすためである。
【００３４】
また、後前者の組み合わせでは、図２に示す直列に接続されたトランジスタＴ５およびＴ６がオン状態となり、「Ｈｉｇｈ」状態にあるマッチラインＭＬの電位を接地電位に落とすためである。
【００３５】
このように、マッチラインＭＬの電位が「Ｈｉｇｈ」状態から「Ｌｏｗ」状態に変化する状態を、検索が不一致の状態と呼称する。
【００３６】
逆に、マッチラインＭＬの電位が「Ｈｉｇｈ」状態から変化しない状態を検索が一致した状態と呼称する。
【００３７】
すなわち、ストレージノードＮ１およびＮ２の電位の組み合わせが（Ｎ１，Ｎ２）＝（Ｈｉｇｈ，Ｌｏｗ）に対して、サーチラインＳＬおよび／ＳＬの電位の組み合わせが（Ｓ
Ｌ，／ＳＬ）＝（Ｌｏｗ，Ｈｉｇｈ）で検索する場合と、ストレージノードＮ１およびＮ２の電位の組み合わせが（Ｎ１，Ｎ２）＝（Ｌｏｗ，Ｈｉｇｈ）に対して、サーチラインＳＬおよび／ＳＬの電位の組み合わせが（ＳＬ，／ＳＬ）＝（Ｈｉｇｈ，Ｌｏｗ）で検索
する場合の２通りである。
【００３８】
これらの場合には、図２に示す直列に接続されたトランジスタＴ３およびＴ４の組（またはＴ５およびＴ６の組）において、一方のトランジスタがオン状態となっても他方のトランジスタはオフ状態であるため、マッチラインＭＬの電位が接地電位に落ちることがなく、マッチラインＭＬの電位が「Ｈｉｇｈ」状態から変化しない。
【００３９】
また、マッチラインＭＬの電位が「Ｈｉｇｈ」状態から変化しない状態としては、ストレージノードＮ１およびＮ２の電位の組み合わせが（Ｎ１，Ｎ２）＝（Ｌｏｗ，Ｌｏｗ）であるか、サーチラインＳＬおよび／ＳＬの電位の組み合わせが（ＳＬ，／ＳＬ）＝（Ｌｏｗ，Ｌｏｗ）で検索する場合があるが、これらの状態はマスクの状態と呼称し、検索が一致した状態および不一致の状態とは区別する。このように、検索が一致した状態および不一致の状態の他にマスクの状態を有することが、名称「Ｔｅｒｎａｒｙ」の由来となっている。
【００４０】
なお、以上においては、ＴＣＡＭセルの１セルについて説明したが、実際のＴＣＡＭにおいては、図１に示したように１本のマッチラインＭＬには複数個のＴＣＡＭセルＴＳが接続されており、それらに対してデータの検索は同時に行われる。従って、１本のマッチラインＭＬについて１個でも検索が不一致のセルがあると、マッチラインＭＬの電位は「Ｈｉｇｈ」状態から「Ｌｏｗ」状態に変化し、１本のマッチラインＭＬに接続されたすべてのＴＣＡＭセルＴＳが、検索に対して一致した状態、またはマスクの状態の場合にのみマッチラインは「Ｈｉｇｈ」の状態を保つ。
【００４１】
＜実施の形態＞
次に、本発明に係る半導体記憶装置の実施の形態について、図４〜図７を用いて説明する。
【００４２】
＜装置構成＞
図４は、図１に示したＴＣＡＭ１００を構成する１ビット分のＴＣＡＭセルＴＳに、本発明を適用した場合の回路構成を示す図であり、図２に示したＴＣＡＭセルＴＳ０と区別するためにＴＣＡＭセルＴＳ１と呼称する。
【００４３】
図４に示すように、ＴＣＡＭセルＴＳ１においては、Ｎチャネル型の電界効果型のトランジスタＴ１２、Ｔ１３、Ｔ２２およびＴ２３によって検索トランジスタ部が構成され、Ｎチャネル型の電界効果型のトランジスタＴ１０およびＴ２０と、ダイオードＤ１およびＤ２、キャパシタＣ１０およびＣ２０によって保持トランジスタ部が構成されている。
【００４４】
トランジスタＴ１０は、ゲート電極がワードラインＷＬに接続され、一方のソース・ドレイン電極がビットラインＢＬ１に接続され、他方のソース・ドレイン電極がダイオードＤ１のカソードに接続されている。そして、ダイオードＤ１のアノードはキャパシタＣ１のストレージノードＳＮ１に接続され、キャパシタＣ１０のセルプレートは、チャージラインＣＬに接続されている。
【００４５】
トランジスタＴ１２は、ゲート電極がキャパシタＣ１０のストレージノードＳＮ１に接続され、一方のソース・ドレイン電極がマッチラインＭＬに接続され、他方のソース・ドレイン電極が、トランジスタＴ１３の一方のソース・ドレイン電極に接続されている。
【００４６】
トランジスタＴ１３は、ゲート電極がサーチラインＳＬに接続され、他方のソース・ドレイン電極が、接地ラインＧＮＤに接続されている。
【００４７】
また、トランジスタＴ２０は、ゲート電極がワードラインＷＬに接続され、一方のソース・ドレイン電極がビットラインＢＬ２に接続され、他方のソース・ドレイン電極がダイオードＤ２のカソードに接続されている。そして、ダイオードＤ２のアノードはキャパシタＣ２０のストレージノードＳＮ２に接続され、キャパシタＣ２０のセルプレートは、チャージラインＣＬに接続されている。
【００４８】
トランジスタＴ２２は、ゲート電極がキャパシタＣ２０のストレージノードＳＮ２に接続され、一方のソース・ドレイン電極がマッチラインＭＬに接続され、他方のソース・ドレイン電極が、トランジスタＴ２３の一方のソース・ドレイン電極に接続されている。
【００４９】
トランジスタＴ２３は、ゲート電極がサーチライン／ＳＬに接続され、他方のソース・ドレイン電極が、接地ラインＧＮＤに接続されている。
【００５０】
次に、図４に示したＴＣＡＭセルＴＳ１の平面レイアウトを示す図５および部分断面を示す図６を用いて、発明の特徴部である保持トランジスタ部の構成について説明する。
【００５１】
図５に示すように、ＴＣＡＭセルＴＳ１はＳＯＩ基板上に左右対称にレイアウトされている。なお、ＳＯＩ基板は、図６に示すように、シリコン基板１上に埋め込み絶縁膜２およびＳＯＩ層３が積層された構成を有している。
【００５２】
図５において、検索トランジスタであるトランジスタＴ１０のソース・ドレイン領域となるＮ型の不純物領域４１０および４１１が、ワードライン４０１の側面外方のＳＯＩ層３（図６）の表面内に選択的に配設されている。そして、これらと線対称な位置関係となるように、トランジスタＴ１０から間を空けて、トランジスタＴ２０のソース・ドレイン領域となるＮ型の不純物領域５１０および５１１がワードライン４０１の側面外方のＳＯＩ層３の表面内に選択的に配設されている。
【００５３】
ワードライン４０１のうち、不純物領域４１０および４１１に挟まれた部分がトランジスタＴ１０のゲート電極となり、不純物領域５１０および５１１に挟まれた部分がトランジスタＴ２０のゲート電極となる。なお、トランジスタＴ１０のゲート電極の下のＳＯＩ層３の表面内にはＰ型のウエル領域５０２が形成され、トランジスタＴ２０のゲート電極の下のＳＯＩ層３の表面内にはＰ型のウエル領域６０２が形成される。
【００５４】
ワードライン４０１は、トランジスタＴ１０およびＴ２０のゲート電極として共通に使用されるだけでなく、隣接する他のＴＣＡＭセルにおいても検索トランジスタのゲート電極として共通して使用される。
【００５５】
ワードライン４０１に平行して延在するようにチャージライン４０２が配設されている。チャージライン４０２はその一部の幅が他の部分より幅広となった構成となっており、トランジスタＴ１０側の幅広部分の側面外方のＳＯＩ層３の表面内に、不純物領域４１１およびＰ型の不純物領域４１２が選択的に配設されている。また、トランジスタＴ２０側の幅広部分の側面外方のＳＯＩ層３の表面内に、不純物領域５１１およびＰ型の不純物領域５１２が選択的に配設されている。
【００５６】
チャージライン４０２のうち、不純物領域４１１および４１２に挟まれた部分がキャパシタＣ１０のセルプレートとなり、不純物領域５１１および５１２に挟まれた部分がキャパシタＣ２０のセルプレートとなる。なお、キャパシタＣ１０を構成するセルプレートの下のＳＯＩ層３の表面内にはＰ型のウエル領域５０１が形成され、キャパシタＣ２０を構成するセルプレートの下のＳＯＩ層３の表面内にはＰ型のウエル領域６０１が形成される。
【００５７】
チャージライン４０２は、キャパシタＣ１０およびＣ２０のセルプレートとして共通に使用されるだけでなく、隣接する他のＴＣＡＭセルにおいてもキャパシタのセルプレートとして共通して使用される。
【００５８】
ここで、不純物領域４１１はトランジスタＴ１０のソース・ドレイン領域として機能するとともに、ダイオードＤ１のカソードとしても機能する。また、不純物領域４１２はダイオードＤ１のアノードとして機能し、コンタクト部４２２を介してゲート配線４０３に接続されている。
【００５９】
ゲート配線４０３は、チャージライン４０２と平行して延在するように設けられるが、１つのＴＣＡＭセル内で完結する配線であり、トランジスタＴ１２のソース・ドレイン領域となるＮ型の不純物領域４１４および４１５がゲート配線４０３の側面外方のＳＯＩ層３の表面内に選択的に配設されている。
【００６０】
また、ゲート配線４０３と平行して延在するようにゲート配線４０４が設けられるが、１つのＴＣＡＭセル内で完結する配線であり、トランジスタＴ１３のソース・ドレイン領域となるＮ型の不純物領域４１３および４１４がゲート配線４０４の側面外方のＳＯＩ層３の表面内に選択的に配設されている。なお、ゲート配線４０４はコンタクト部４２５を介してサーチラインＳＬ（図４）に接続される。
【００６１】
ゲート配線４０３のうち、不純物領域４１４および４１５に挟まれた部分がトランジスタＴ１２のゲート電極となり、ゲート配線４０４のうち、不純物領域４１３および４１４に挟まれた部分がトランジスタＴ１３のゲート電極となる。
【００６２】
なお、不純物領域４１４は、トランジスタＴ１２およびＴ１３において共通のソース・ドレイン領域となり、不純物領域４１３は、コンタクト部４２３を介して接地ラインＧＮＤ（図４）に接続され、不純物領域４１５は、コンタクト部４２４を介してマッチラインＭＬ（図４）に接続される。
【００６３】
また、不純物領域５１１はトランジスタＴ２０のソース・ドレイン領域として機能するとともに、ダイオードＤ２のカソードとしても機能する。そして、不純物領域５１２はダイオードＤ２のアノードとして機能し、コンタクト部５２２を介してゲート配線４０５に接続されている。
【００６４】
ゲート配線４０５は、チャージライン４０２と平行して延在するように設けられるが、１つのＴＣＡＭセル内で完結する配線であり、トランジスタＴ２２のソース・ドレイン領域となるＮ型の不純物領域５１４および５１５がゲート配線４０５の側面外方のＳＯＩ層３の表面内に選択的に配設されている。
【００６５】
また、ゲート配線４０５と平行して延在するようにゲート配線４０６が設けられるが、１つのＴＣＡＭセル内で完結する配線であり、トランジスタＴ２３のソース・ドレイン領域となるＮ型の不純物領域５１３および５１４がゲート配線４０６の側面外方のＳＯＩ層３の表面内に選択的に配設されている。なお、ゲート配線４０６はコンタクト部５２５を介してサーチライン／ＳＬ（図４）に接続される。
【００６６】
ゲート配線４０５のうち、不純物領域５１４および５１５に挟まれた部分がトランジスタＴ２２のゲート電極となり、ゲート配線４０６のうち、不純物領域５１３および５１４に挟まれた部分がトランジスタＴ２３のゲート電極となる。
【００６７】
なお、不純物領域５１４は、トランジスタＴ２２およびＴ２３において共通のソース・ドレイン領域となり、不純物領域５１３は、コンタクト部５２３を介して接地ラインＧＮＤ（図４）に接続され、不純物領域５１５は、コンタクト部５２４を介してマッチラインＭＬ（図４）に接続される。
【００６８】
図６は、図５に示すＡ−Ａ線での断面構成を示す図である。
図６に示すように、ＴＣＡＭセルＴＳ１はシリコン基板１上に埋め込み絶縁膜２およびＳＯＩ層３が積層されたＳＯＩ基板上に配設され、ＳＯＩ基板上を覆うように、層間絶縁膜４が配設されている。
【００６９】
図６において、不純物領域５１１および５１２に挟まれた領域にＰ型のウエル領域６０１が設けられ、当該ウエル領域６０１上に、ゲート絶縁膜ＧＸを介してチャージライン４０２が設けられている。この、ゲート絶縁膜ＧＸが、キャパシタＣ２０のキャパシタ絶縁膜となり、ウエル領域６０１が電極キャパシタＣ２０のストレージノードＳＮ２（図４）として機能する。
【００７０】
このように、ウエル領域６０１がキャパシタＣ２０のストレージノードＳＮ２として機能するのは、ＳＯＩ基板上に形成される半導体装置（ＳＯＩデバイス）に特有のヒストリー効果に起因している。すなわち、ＳＯＩデバイスでは埋め込み絶縁膜２によって各不純物領域がシリコン基板１から電気的に絶縁されるので、「ボディ領域」と呼ばれるトランジスタのゲート直下の領域、すなわち図６の例ではウエル領域６０１に電荷が蓄積され、この状態がしばらく元に戻らない現象がヒストリー効果である。
【００７１】
ＴＣＡＭセルＴＳ１においては、図６に示すように、ボディ領域がダイオードＤ２のＰＮ接合によってトランジスタＴ２０から電気的に分離され、また、ボディ領域のゲート幅方向の側面外方はＳＯＩ層３の主面から埋め込み絶縁膜２に達するように設けられた素子分離絶縁膜（図示せず）によって他の半導体素子から電気的に分離されているので、ヒストリー効果を積極的に利用する構成となっている。
【００７２】
このヒストリー効果を利用して、電位的に浮遊した状態のボディ領域をストレージノードとして利用して、データ保持を行うことが本発明の特徴である。
【００７３】
なお、チャージライン４０２およびゲート絶縁膜ＧＸの側面にはサイドウォール絶縁膜ＳＷが形成されており、キャパシタＣ２０は、電界効果トランジスタと同じ構成を有している。
【００７４】
Ｐ型の不純物領域５１２は、ウエル領域６０１の、不純物領域５１１が接する側面とは反対側の側面に接するように設けられており、層間絶縁膜４を貫通して不純物領域５１２およびゲート配線４０５に達するように設けられたコンタクト部５２２により、ストレージノードＳＮ２がトランジスタＴ２２のゲート電極に電気的に接続されることになる。
【００７５】
ゲート配線４０５は、ＳＯＩ層３の主面から埋め込み絶縁膜２に達するように設けられたシリコン酸化膜等の絶縁膜で形成される素子分離絶縁膜５上に配設されており、素子分離絶縁膜５上に選択的に設けたゲート絶縁膜ＧＸ上に配設されている。なお、ゲート配線４０５およびゲート絶縁膜ＧＸの側面にはサイドウォール絶縁膜ＳＷが形成されている。
【００７６】
また、不純物領域５１０および５１１に挟まれた領域にＰ型のウエル領域６０２が設けられ、当該ウエル領域６０２上に、ゲート絶縁膜ＧＸを介してワードライン４０１が設けられ、ワードライン４０１およびゲート絶縁膜ＧＸの側面にはサイドウォール絶縁膜ＳＷが形成されている。
【００７７】
そして、ウエル領域６０２に接するようにＮ型の不純物領域５１０が設けられており、層間絶縁膜４を貫通して不純物領域５１０に達するように設けられたコンタクト部５２１により、不純物領域５１０はビットラインＢＬ２に電気的に接続されることになる。
【００７８】
なお、先に説明したように、Ｎ型の不純物領域５１１とＰ型のウエル領域６０１とで、ダイオードＤ２が構成され、ウエル領域６０１は、ダイオードＤ２のアノードとしても機能する。
【００７９】
以上説明した図６は、保持トランジスタ部のトランジスタＴ２０、キャパシタＣ２０およびダイオードＤ２の構成を示すものであったが、トランジスタＴ１０、キャパシタＣ１０およびダイオードＤ１においても同様の構成を有することは言うまでもない。
【００８０】
なお、不純物領域４１２とゲート配線４０３とを電気的に接続するコンタクト部４２２および不純物領域５１２とゲート配線４０５とを電気的に接続するコンタクト部５２２は、いわゆるシェアードコンタクトである。シェアードコンタクトは、不純物領域とゲート配線とを直接に接続することができ、配線が不要となって構造を単純にできる。
【００８１】
シェアードコンタクトはＳＲＡＭでも使われる技術だが、ＳＲＡＭの場合は電位を与えるために配線も必要とするが、本発明ではボディ領域の電位をゲート電極に与えるために使用するので、配線は不要である。
【００８２】
なお、キャパシタＣ１０およびＣ２０のストレージノードＳＮ１およびＳＮ２から効率良く電荷を引き出して、それぞれトランジスタＴ１２およびＴ２２に与えるために、キャパシタＣ１０およびＣ２０のボディ領域に接続される不純物領域４１２および５１２の導電型はＰ型となっている。
【００８３】
一方、他の不純物領域の導電型はＮ型となっており、不純物領域４１２および５１２は他の不純物領域とは同時に形成することができない。
【００８４】
そこで、他の不純物領域の形成に際しては、破線領域４００および５００で示すように、不純物領域４１２および５１２を覆う専用の注入マスクを使用するが、当該注入マスクのレイアウトに際しては以下の点に留意する。
【００８５】
すなわち、上記注入マスクを形成する際の重ね合わせのトレランスをＷａおよびＷｂとすると、キャパシタＣ１０およびＣ２０を構成する電界効果トランジスタのゲート長は、Ｗａ＋Ｗｂで規定され、そのばらつきをσｇａｔｅとする。また、上記注入マスクのゲート長に沿った方向の寸法をＷｉとし、そのばらつきをσｉとする。また、ゲート電極と注入マスクとの重ね合わせばらつきをσｇｉとすると、ＷａおよびＷｂには以下の数式（１）および（２）の関係が成り立つようにする。
【００８６】
Ｗａ＞√（（σｇａｔｅ／２）2＋（σｉ／２）2＋σｇｉ2）  ・・・（１）
Ｗｂ＞√（（σｇａｔｅ／２）2＋（σｉ／２）2＋σｇｉ2）  ・・・（２）
なお、トレランスＷａは、マスク領域が大きくなる方向に注入マスクがずれることを想定したトレランスであり、トレランスＷｂは、マスク領域が小さくなる方向に注入マスクがずれることを想定したトレランスであり、両者は同量であることを想定している。
【００８７】
＜動作＞
次に、図７に示すタイミングチャートを用いてＴＣＡＭセルＴＳ１の動作について説明する。
【００８８】
図７においては、検索が不一致の状態、検索が一致した状態およびマスク状態のそれぞれについて、書込動作および検索動作を示している。
【００８９】
まず、検索が不一致の状態の例として、ストレージノードＳＮ１およびＳＮ２に保持されたデータの組み合わせが（ＳＮ１，ＳＮ２）＝（１，０）の場合、すなわち、トランジスタＴ１２およびＴ２２のゲート電極に、それぞれ１および０のデータが与えられる場合に対して、サーチラインＳＬおよび／ＳＬのデータの組み合わせが（ＳＬ，／ＳＬ）＝（１，０）で検索する場合について説明する。
【００９０】
まず、タイミング７０１でワードラインＷＬの電位を電源電位ＶＣＣとし、チャージラインＣＬの電位を接地電位ＧＮＤにして書込可能状態にする。このとき、ビットラインＢＬ１およびＢＬ２、ストレージノードＳＮ１およびＳＮ２、サーチラインＳＬおよび／ＳＬの電位は接地電位ＧＮＤとなっており、マッチラインＭＬの電位は電源電位ＶＣＣとなっている。
【００９１】
次に、タイミング７０２でビットラインＢＬ１の電位を電源電位ＶＣＣに遷移させて書込を行う。このとき、ビットラインＢＬ２は接地電位ＧＮＤを維持する。
【００９２】
タイミング７０３で、チャージラインＣＬの電位が電源電位ＶＣＣになってチャージラインＣＬが閉じるときに、ストレージノードＳＮ１の電位が、容量カップリングの効果によって電源電位ＶＣＣにまで上昇し、トランジスタＴ１２のゲート電極の電位が電源電位ＶＣＣとなって、データ１が与えられ、トランジスタＴ１２がオン状態となる。
【００９３】
ここで、ワードラインＷＬを開き、ビットラインＢＬ１の電位を電源電位ＶＣＣにすることで、ダイオードＤ１の接合容量、キャパシタＣ１０の絶縁膜容量、ＳＯＩ基板とボディ領域との接合容量などで電荷が蓄積され、チャージラインＣＬを閉じることで、これらの容量カップリングによりストレージノードＳＮ１の電位が上昇する。
【００９４】
なお、この場合、ビットラインＢＬ２は接地電位ＧＮＤであるので、ストレージノードＳＮ２の電位は接地電位ＧＮＤのままで、トランジスタＴ２２のゲート電極のデータは０である。
【００９５】
書込が終わると、ワードラインＷＬの電位を接地電位ＧＮＤとしてワードラインＷＬを閉じるとともに、ビットラインＢＬ１の電位も接地電位ＧＮＤにする。
【００９６】
検索動作においては、サーチラインＳＬの電位を電源電位ＶＣＣとする。なお、サーチライン／ＳＬの電位は接地電位ＧＮＤを維持する。
【００９７】
これにより、トランジスタＴ１２およびＴ１３がオン状態となり、マッチラインＭＬの電位は、タイミング７０４で電源電位ＶＣＣから接地電位ＧＮＤに遷移し、検索が不一致と判断される。なお、検索動作が終了するとサーチラインＳＬの電位は接地電位ＧＮＤに戻り、トランジスタＴ１３がオフして、マッチラインＭＬの電位は電源電位ＶＣＣに復帰する。
【００９８】
次に、検索が一致した状態の例として、ストレージノードＳＮ１およびＳＮ２に保持されたデータの組み合わせが（ＳＮ１，ＳＮ２）＝（０，１）の場合、すなわち、トランジスタＴ１２およびＴ２２のゲート電極に、それぞれ０および１のデータが与えられる場合に対して、サーチラインＳＬおよび／ＳＬのデータの組み合わせが（ＳＬ，／ＳＬ）＝（１，０）で検索する場合について説明する。
【００９９】
まず、タイミング７０５でワードラインＷＬの電位を電源電位ＶＣＣとし、チャージラインＣＬの電位を接地電位ＧＮＤにして書込可能状態にする。ワードラインＷＬが開くと、ビットラインＢＬ１の電位は接地電位ＧＮＤであるので、キャパシタＣ１０のストレージノードＳＮ１、すなわちボディ領域から電荷が抜かれてストレージノードＳＮ１の電位が降下して接地電位ＧＮＤとなる。
【０１００】
このとき、ビットラインＢＬ１およびＢＬ２、ストレージノードＳＮ２、サーチラインＳＬおよび／ＳＬの電位は接地電位ＧＮＤとなっており、マッチラインＭＬの電位は電源電位ＶＣＣとなっている。
【０１０１】
次に、タイミング７０６でビットラインＢＬ２の電位を電源電位ＶＣＣに遷移させて書込を行う。このとき、ビットラインＢＬ１は接地電位ＧＮＤを維持する。
【０１０２】
タイミング７０７で、チャージラインＣＬの電位が電源電位ＶＣＣになってチャージラインＣＬが閉じるときに、ストレージノードＳＮ２の電位が、容量カップリングの効果によって電源電位ＶＣＣにまで上昇し、トランジスタＴ２２のゲート電極の電位が電源電位ＶＣＣとなって、データ１が与えられ、トランジスタＴ２２がオン状態となる。
【０１０３】
この場合、ビットラインＢＬ１は接地電位ＧＮＤであるので、ストレージノードＳＮ１の電位は接地電位ＧＮＤのままで、トランジスタＴ１２のゲート電極のデータは０である。
【０１０４】
書込が終わると、ワードラインＷＬの電位を接地電位ＧＮＤとしてワードラインＷＬを閉じるとともに、ビットラインＢＬ２の電位も接地電位ＧＮＤにする。
【０１０５】
検索動作においては、タイミング７０８で、サーチラインＳＬの電位を電源電位ＶＣＣとするが、サーチライン／ＳＬの電位は接地電位ＧＮＤであるので、トランジスタＴ２３はオフ状態を維持し、また、トランジスタＴ１３はオン状態となるがトランジスタＴ１２はオフ状態であるので、マッチラインＭＬの電位は電源電位ＶＣＣを維持し、検索が一致したものと判断される。
【０１０６】
次に、マスク状態の例として、ストレージノードＳＮ１およびＳＮ２に保持されたデータの組み合わせが（ＳＮ１，ＳＮ２）＝（０，０）の場合、すなわち、トランジスタＴ１２およびＴ２２のゲート電極に、ともに０のデータが与えられる場合に対して、サーチラインＳＬおよび／ＳＬのデータの組み合わせが（ＳＬ，／ＳＬ）＝（０，１）で検索する場合について説明する。
【０１０７】
まず、タイミング７０９でワードラインＷＬの電位を電源電位ＶＣＣとし、チャージラインＣＬの電位を接地電位ＧＮＤにして書込可能状態にする。ワードラインＷＬが開くと、ビットラインＢＬ２の電位は接地電位ＧＮＤであるので、キャパシタＣ２０のストレージノードＳＮ２、すなわちボディ領域から電荷が抜かれてストレージノードＳＮ２の電位が降下して接地電位ＧＮＤとなる。
【０１０８】
このとき、ビットラインＢＬ１、ストレージノードＳＮ１、サーチラインＳＬおよび／ＳＬの電位は接地電位ＧＮＤとなっており、マッチラインＭＬの電位は電源電位ＶＣＣとなっている。
【０１０９】
なお、本例では、ストレージノードＳＮ１およびＳＮ２に書込むべきデータはともに０であるので、ビットラインＢＬ１およびＢＬ２の電位を遷移させる必要はなく、ビットラインＢＬ１およびＢＬ２は接地電位ＧＮＤを維持する。
【０１１０】
書込が終わると、ワードラインＷＬの電位を接地電位ＧＮＤとしてワードラインＷＬを閉じる。
【０１１１】
検索動作においては、タイミング７１０で、サーチライン／ＳＬの電位を電源電位ＶＣＣとするのでトランジスタＴ２３はオン状態となるが、サーチラインＳＬの電位は接地電位ＧＮＤであるので、トランジスタＴ１３はオフ状態を維持し、また、トランジスタＴ１２およびＴ２２もオフ状態であるので、マッチラインＭＬの電位は電源電位ＶＣＣを維持する。
【０１１２】
＜効果＞
以上説明したように、ＴＣＡＭセルＴＳ１においては、キャパシタＣ１０およびＣ２０を、電界効果トランジスタのゲート電極、ゲート絶縁膜およびボディ領域によって構成し、ＳＯＩデバイスにおけるボディ領域のヒストリー効果により、電位的に浮遊した状態のウエル領域５０１および６０１（すなわちボディ領域）をストレージノードとして利用するので、キャパシタＣ１０およびＣ２０をＣＭＯＳプロセスで形成することができる。このため、記憶部をＤＲＡＭによって構成する場合でも、データ蓄積のためのキャパシタを形成するためにＣＭＯＳプロセスとは異なるプロセスを使用する必要がなくなり、プロセスコストを低減できる。
【０１１３】
＜変形例＞
図５を用いて説明したＴＣＡＭセルＴＳ１の平面レイアウトにおいては、キャパシタＣ１０およびＣ２０のボディ領域に接続される不純物領域４１２および５１２を設け、ストレージノードＳＮ１およびＳＮ２から効率良く電荷を引き出して、それぞれトランジスタＴ１２およびＴ２２に与える構成とした。しかし、不純物領域４１２および５１２の導電型がＰ型であるため、他の不純物領域とは同時に形成することができず、専用の注入マスクが必要であった。
【０１１４】
しかし、不純物領域４１２および５１２を設けない構成とすることで、上記注入マスクを不要とすることができる。以下、図８および図９を用いて、ＴＣＡＭセルＴＳ１の変形例として、不純物領域４１２および５１２を有さないＴＣＡＭセルＴＳ１Ａの構成を説明する。
【０１１５】
なお、図８および図９においては、図５および図６に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１１６】
図８に示すように、ＴＣＡＭセルＴＳ１Ａにおいては、チャージライン４０２のトランジスタＴ１０側の幅広部分の下のＳＯＩ層３の表面内には、Ｐ型のウエル領域５０１が設けられ、トランジスタＴ２０側の幅広部分の下のＳＯＩ層３の表面内には、Ｐ型のウエル領域６０１が設けられている。これは、図５に示したＴＣＡＭセルＴＳ１においても同様であるが、ＴＣＡＭセルＴＳ１Ａにおいてはウエル領域５０１および６０１が、コンタクト部４２２および５２２の下部にまで延在している。
【０１１７】
図９は、図８に示すＢ−Ｂ線での断面構成を示す図であり、図９に示すように、ウエル領域６０１は、不純物領域５１１とは反対側の側面から延在するウエル延在部６０１１を有している。ウエル延在部６０１１は、ウエル領域６０１よりも厚みが薄く、埋め込み絶縁膜２上に接した状態で、コンタクト部５２２の下部を過ぎて、さらにトランジスタＴ２２の下部にまで延在している。
【０１１８】
そしてウエル延在部６０１１の上部にはシリコン酸化膜等の絶縁膜で形成された部分分離絶縁膜９０１が配設され、コンタクト部５２２は、部分分離絶縁膜９０１を貫通してウエル延在部６０１１に達するように設けられている。このため、ウエル領域６０１の電荷は、ウエル延在部６０１１を介してコンタクト部５２２に与えられるので、ＴＣＡＭセルＴＳ１のように不純物領域５１２を設ける必要がなくなる。
【０１１９】
これは、キャパシタＣ１０においても同様であり、ウエル領域５０１の電荷は、ウエル延在部５０１１を介してコンタクト部４２２に与えられるので、ＴＣＡＭセルＴＳ１のように不純物領域４１２を設ける必要がなくなる。
【０１２０】
なお、素子分離絶縁膜５が、ＳＯＩ層３の主面から埋め込み絶縁膜２に達するように設けられて、完全分離絶縁膜とも呼称されるのに対し、部分分離絶縁膜９０１は、その底部と埋め込み絶縁膜２との間にＳＯＩ層３が残るように設けられており、ＳＯＩ層３を介して電荷の移動が可能な構成となっている。図６の例では、部分分離絶縁膜９０１の下のＳＯＩ層３にＰ型の不純物が導入されて、ウエル延在部６０１１として構成されている。
【０１２１】
以上説明したように、ＴＣＡＭセルＴＳ１Ａにおいては、不純物領域４１２および５１２を設けないので、他の不純物領域の形成時に注入マスクで覆う必要がなくなり、上記注入マスクの重ね合わせのトレランス考慮してキャパシタＣ１０およびＣ２０のセルプレートの大きさを決定せずとも済むので、セルプレートを小さくしてセルサイズを小さくできるという利点がある。
【図面の簡単な説明】
【０１２２】
【図１】記憶部がＤＲＡＭによって構成されたＴＣＡＭの構成の一例を示す図である。
【図２】ＴＣＡＭ１００を構成する１ビット分のＴＣＡＭセルの回路構成の一例を示す図である。
【図３】ＴＣＡＭセルの動作を場合分けして一覧表として示す図である。
【図４】本発明に係る実施の形態のＴＣＡＭセルの回路構成を示す図である。
【図５】本発明に係る実施の形態のＴＣＡＭセルの平面レイアウトを示す図である。
【図６】本発明に係る実施の形態のＴＣＡＭセルの部分断面を示す図である。
【図７】本発明に係る実施の形態のＴＣＡＭセルの動作を説明するフローチャートである。
【図８】本発明に係る実施の形態の変形例のＴＣＡＭセルの平面レイアウトを示す図である。
【図９】本発明に係る実施の形態の変形例のＴＣＡＭセルの部分断面を示す図である。
【符号の説明】
【０１２３】
１  シリコン基板、２  埋め込み絶縁膜、３  ＳＯＩ層、４  層間絶縁膜、５  素子分離絶縁膜、４０４，４０５  ゲート配線、４１０，４１１，４１２，５１０，５１１，５１２  不純物領域、５０１，６０１  ウエル領域、９０１  部分分離絶縁膜、５０１１，６０１１  ウエル延在部、ＳＮ１，ＳＮ２  ストレージノード。
【図１】
2008124350.tif 000003
【図２】
2008124350.tif 000004
【図３】
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【図４】
2008124350.tif 000006
【図５】
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【図６】
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【図７】
2008124350.tif 000009
【図８】
2008124350.tif 000010
【図９】
2008124350.tif 000011