(57)【要約】【課題】ＰＭＯＳにおけるキャリアの移動度を高くしつつ、なおかつＮＭＯＳの移動度を所望の程度に維持するようにした半導体装置及びその製造方法を提供する。【解決手段】面方位が（１１０）であるシリコン基板に形成された埋め込み型ＮＭＯＳと埋め込み型ＰＭＯＳとを備え、埋め込み型ＮＭＯＳのソース−ドレイン間の電流方向は＜１００＞方向であり、埋め込み型ＰＭＯＳのソース−ドレイン間の電流方向は＜１１０＞方向である。このような構成であれば、埋め込み型ＮＭＯＳの移動度と埋め込み型ＰＭＯＳの移動度はそれぞれ最大値となる。【選択図】図１
2008103417.tif 000002
【特許請求の範囲】
【請求項１】
面方位が（１１０）のシリコン基板に形成された埋め込みチャネル型ＮＭＯＳトランジスタを備えたことを特徴とする半導体装置。
【請求項２】
前記シリコン基板に形成された埋め込みチャネル型ＰＭＯＳトランジスタを備え、
前記埋め込みチャネル型ＮＭＯＳトランジスタのソース−ドレイン間の電流方向は前記シリコン基板に対して＜１００＞方向であり、
前記埋め込みチャネル型ＰＭＯＳトランジスタのソース−ドレイン間の電流方向は前記シリコン基板に対して＜１１０＞方向であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シリコン基板に形成された表面チャネル型ＮＭＯＳトランジスタと表面チャネル型ＰＭＯＳトランジスタとを備え、
前記表面チャネル型ＮＭＯＳトランジスタのソース−ドレイン間の電流方向は前記基板に対して＜１００＞方向から＋４５度の方向または−４５度の方向であり、
前記表面チャネル型ＰＭＯＳトランジスタのソース−ドレイン間の電流方向も前記基板に対して＜１００＞方向から＋４５度の方向または−４５度の方向であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
アナログ回路を前記埋め込みチャネル型ＮＭＯＳトランジスタと前記埋め込みチャネル型ＰＭＯＳトランジスタとで構成し、
デジタル回路を表面チャネル型ＮＭＯＳトランジスタと表面チャネル型ＰＭＯＳトランジスタとで構成することを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項５】
面方位が（１１０）のシリコン基板にＰ型不純物を注入しＰ型ウエル領域を形成する工程と、
前記シリコン基板にＮ型不純物を注入し、前記シリコン基板内にキャリア伝導のためのＮ−型埋め込みチャネル領域を形成する工程と、
前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にＰ型ドープトポリシリコンを堆積し、当該Ｐ型ドープトポリシリコンを所定形状にエッチングしてＰ＋型ゲート電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＰＭＯＳトランジスタにおけるキャリアの移動度を高くしつつ、なおかつＮＭＯＳトランジスタの移動度を所望の程度に維持するようにした技術に関する。
【背景技術】
【０００２】
電流駆動能力（以下、単に駆動能力ともいう。）を要するデバイス、例えばレーザーダイオードドライバでは出力段はその特性上、ＰＭＯＳトランジスタ（以下、単にＰＭＯＳともいう。）で駆動するほうが有利であることが知られており、より性能を上げるためには、ＰＭＯＳの駆動能力を上げる必要がある。駆動能力を上げるためには単純にＭＯＳサイズを大きくすれば良いが、その結果、ＰＭＯＳがチップ面積の大部分を占有することになってしまう。このようなデバイスにおいて、ＰＭＯＳの駆動能力を上げつつ且つチップ面積を縮小するには、ＰＭＯＳの駆動能力そのもの、つまり移動度を上げることが重要である。
【０００３】
ＰＭＯＳ、特に、表面チャネル型（以下、単に表面型ともいう。）ＰＭＯＳの移動度を上げる手段として、移動度の高い面方位や電流方向を利用する方法が考えられる（例えば、非特許文献１参照。）。非特許文献１には、表面型ＰＭＯＳではシリコン基板の面方位が（１１０）で電流方向が＜１１０＞のときキャリアの移動度が最大であること、および面方位が（１１０）では移動度が電流方向に依存することが記されている。
【０００４】
一般に、半導体装置の製造工程では、基板表面の面方位が（１００）のシリコンウエハを用いている。その理由としてシリコン酸化膜界面の界面準位が低いことが挙げられる（例えば、非特許文献２参照）。ただ界面準位に関していえば、従来方法の熱酸化技術の向上や、ラジカル酸化の開発等により（１００）以外の面方位のシリコンウエハにおいても良質の絶縁膜が得られるようになった（例えば、非特許文献３参照）ため、面方位が（１１０）のシリコンウエハを用いた半導体装置の製造が可能になった。
【０００５】
更に、ＰＭＯＳにおいては、埋め込みチャネル型（以下、単に埋め込み型ともいう。）ＰＭＯＳと表面型ＰＭＯＳが一般的に製造されていること、埋め込み型ＰＭＯＳの方が表面型ＰＭＯＳに比べて移動度が高いことが知られている。特に、基板表面の面方位が（１１０）のシリコンウエハを用いた場合、埋め込みＰＭＯＳは、表面型ＰＭＯＳの場合と同様に、電流方向が＜１１０＞のときキャリアの移動度が最大であること、および面方位が（１１０）では移動度が電流方向に依存すること、が知られている。
【０００６】
一方、ＮＭＯＳトランジスタ（以下、単にＮＭＯＳともいう。）においては、そのほとんどが表面型ＮＭＯＳであるが、まれにノイズ対策のために埋め込み型ＮＭＯＳを用いる例もある（例えば、特許文献１、２参照）。但し、これらはすべて基板表面の面方位が（１００）のシリコンウエハを用いており、基板表面の面方位が（１１０）のシリコンウエハを用いた例はない。
【特許文献１】特開平７−３２１２２０号公報
【特許文献２】特開平８−１８６２５３号公報
【非特許文献１】Ｔ．  Ｓａｔｏ，  Ｙ．  Ｔａｋｅｉｓｈｉ，  Ｈ．  Ｈａｒａ  ａｎｄ  Ｙ．  Ｏｋａｍｏｔｏ：  Ｐｈｙｓ．  Ｒｅｖ．，  Ｂ４，  １９５０  （１９７１）
【非特許文献２】Ｍ．  Ｈ．  Ｗｈｉｔｅ  ａｎｄ  Ｊ．  Ｒ．  Ｃｒｉｃｃｈｉ：  ＩＥＥＥ  Ｔｒａｎｓ．  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，  ＥＤ−１９，  １２８０，  （１９７２）
【非特許文献３】２０００  Ｓｙｎｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ，  Ｈｏｎｏｌｕｌｕ，  Ｈａｗａｉｉ，  Ｊｕｎｅ  １３−１５，  ２０００  “Ａｄｖａｎｃｅｄ  ｏｆ  Ｒａｄｉｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｆｏｒ  Ｉｍｐｒｏｖｉｎｇ  Ｒｅｌｉａｂｉｌｉｔｙ  ｏｆ  Ｕｌｔｒａ−Ｔｈｉｎ  Ｇａｔｅ  Ｏｘｉｄｅ”
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ここで、非特許文献１によると、表面型ＰＭＯＳにおいては、面方位が（１１０）の方が（１００）より移動度は高いことが記されている。逆に、表面型ＮＭＯＳにおいては、面方位が（１１０）の方が（１００）のものより移動度は低く、面方位が（１００）のときキャリアの移動度が最大であることが記されている。したがって、表面型ＮＭＯＳでは、面方位が（１１０）のシリコンウエハを用いても、駆動能力の向上は望めないし、かえって移動度の低下を招いてしまうことが予想される。
【０００８】
そのため、表面型ＰＭＯＳの場合、面方位（１００）から面方位（１１０）に代えることによって、駆動能力を同等に保ちつつチップ面積における占有面積を小さくすることができるが、同じ基板上に作られている表面型ＮＭＯＳの駆動能力も同時に高く保つためには、この表面型ＮＭＯＳの占有面積をさらに大きくする必要があった。そのため、面方位が（１１０）のシリコンウエハを用いる場合としては適用例が限られてしまう。例えば、ＮＭＯＳを使用せずＰＭＯＳだけからなる回路に適用する場合、ＰＭＯＳの駆動能力や速度が必要であるがＮＭＯＳの駆動能力や速度はそれ程必要でない場合、等が挙げられる。
【０００９】
このように、従来の技術では面方位が（１１０）のシリコンウエハを用いる場合、
その用例が限られてしまい、ＰＭＯＳとＮＭＯＳ共に駆動能力を保ちつつ占有面積を小さくすることは困難であった。
本発明は、このような事情に鑑みてなされたものであって、ＰＭＯＳにおけるキャリアの移動度を高くしつつ、なおかつＮＭＯＳの移動度を所望の程度に維持するようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【００１０】
〔発明１〕  上記目的を達成するために、発明１の半導体装置は、面方位が（１１０）のシリコン基板に形成された埋め込みチャネル型ＮＭＯＳトランジスタを備えたことを特徴とするものである。ここで、本願における結晶の面方位・方向の表記について説明する。ある特定の結晶面方位をミラー指数（ｈｋｌ）で表す。また（ｈｋｌ）面に垂直な方向を＜ｈｋｌ＞で表記する。
【００１１】
発明１の半導体装置によれば、埋め込みチャネル型ＮＭＯＳトランジスタの移動度は、面方位が（１００）のシリコン基板（以下、（１００）基板ともいう。）に形成された表面チャネル型ＮＭＯＳトランジスタの移動度と同程度である。したがって、ＮＭＯＳトランジスタの占有面積を増大させることなく、その電流駆動能力を（１００）基板の場合と同程度に高く保つことが可能である。
【００１２】
〔発明２〕  発明２の半導体装置は、発明１の半導体装置において、前記シリコン基板に形成された埋め込みチャネル型ＰＭＯＳトランジスタを備え、前記埋め込みチャネル型ＮＭＯＳトランジスタのソース−ドレイン間の電流方向は前記シリコン基板に対して＜１００＞方向であり、前記埋め込みチャネル型ＰＭＯＳトランジスタのソース−ドレイン間の電流方向は前記シリコン基板に対して＜１１０＞方向であることを特徴とするものである。
このような構成であれば、埋め込みチャネル型ＮＭＯＳトランジスタの移動度と埋め込みチャネル型ＰＭＯＳトランジスタの移動度はそれぞれ最大値となる。したがって、半導体装置の電流駆動能力を全体的に向上することができ、そのチップ面積を縮小することができる。
【００１３】
〔発明３〕  発明３の半導体装置は、発明１または発明２の半導体装置において、前記シリコン基板に形成された表面チャネル型ＮＭＯＳトランジスタと表面チャネル型ＰＭＯＳトランジスタとを備え、前記表面チャネル型ＮＭＯＳトランジスタのソース−ドレイン間の電流方向は前記基板に対して＜１００＞方向から＋４５度の方向または−４５度の方向であり、前記表面チャネル型ＰＭＯＳトランジスタのソース−ドレイン間の電流方向も前記基板に対して＜１００＞方向から＋４５度の方向または−４５度の方向であることを特徴とするものである。
【００１４】
このような構成であれば、表面チャネル型ＮＭＯＳトランジスタにおいて、＜１００＞方向から＋４５度の方向に電流方向が設定された場合と、＜１００＞方向から−４５度の方向に電流方向が設定された場合のそれぞれの移動度は等価になる。同様に、表面チャネル型ＰＭＯＳトランジスタにおいても、＜１００＞方向から＋４５度の方向に電流方向が設定された場合と、＜１００＞方向から−４５度の方向に電流方向が設定された場合のそれぞれの移動度は等価になる。したがって、レイアウトが簡便になる。
【００１５】
〔発明４〕  発明４の半導体装置は、発明２または発明３の半導体装置において、アナログ回路を前記埋め込みチャネル型ＮＭＯＳトランジスタと前記埋め込みチャネル型ＰＭＯＳトランジスタとで構成し、デジタル回路を表面チャネル型ＮＭＯＳトランジスタと表面チャネル型ＰＭＯＳトランジスタとで構成することを特徴とするものである。このような構成であれば、アナログ回路の電流駆動能力を高めることが可能であり、そのチップ内での占有面積を小さくすることができる。
【００１６】
〔発明５〕  発明５の半導体装置の製造方法は、面方位が（１１０）のシリコン基板にＰ型不純物を注入しＰ型ウエル領域を形成する工程と、前記シリコン基板にＮ型不純物を注入し、前記シリコン基板内にキャリア伝導のためのＮ−型埋め込みチャネル領域を形成する工程と、前記シリコン基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にＰ型ドープトポリシリコンを堆積し、当該Ｐ型ドープトポリシリコンを所定形状にエッチングしてＰ＋型ゲート電極を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。このような構成であれば、面方位が（１１０）のシリコン基板に形成された埋め込みチャネル型ＮＭＯＳトランジスタを得ることができる。
【発明の効果】
【００１７】
面方位が（１１０）のシリコン基板において、ＮＭＯＳトランジスタの構造を埋め込みチャネル型にすることで、その移動度を（１００）基板の場合と同程度まで上昇させることができる。したがって、ＰＭＯＳにおけるキャリアの移動度を高くしつつ、なおかつＮＭＯＳの移動度を所望の程度に維持することができるので、チップ面積の縮小に寄与することができる。本発明は、例えば、レーザーダイオードドライバのようなデバイスに適用して極めて好適である。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、この実施の形態では、（１）第１実施形態の欄で本発明の実施の形態に係る半導体装置１００の構成例とその製造方法について説明し、（２）第２実施形態の欄で半導体装置１００の他の製造方法について説明する。その後、（３）試作およびその評価結果の欄で、半導体装置１００の利点を試作品での評価結果に基づいて説明する。
【００１９】
（１）第１実施形態
図１は、本発明の実施の形態に係る半導体装置１００の構成例を示す図である。
図１に示すように、この半導体装置１００は、面方位が（１１０）のシリコン基板に、埋め込みチャネル型（以下、埋め込み型）ＮＭＯＳと、表面チャネル型（以下、表面型）ＮＭＯＳと、埋め込み型ＰＭＯＳと、表面型ＰＭＯＳとを備えた構成となっており、埋め込み型ＮＭＯＳと表面型ＮＭＯＳとの間、表面型ＮＭＯＳと埋め込み型ＰＭＯＳとの間、および、埋め込み型ＰＭＯＳと表面型ＰＭＯＳとの間は、それぞれＬＯＣＯＳ層によって素子分離されている。
【００２０】
埋め込み型ＮＭＯＳは、Ｐ型ＷＥＬＬ３と、Ｎ−型であるチャネル領域５１と、ゲート酸化膜７と、タングステンシリサイド９を堆積したＰ＋型であるゲート電極１０と、サイドウォール１４と、ソース・ドレインを構成するＮ−領域２０およびＮ＋領域１５と、からなる。ここで、チャネル領域５１は、キャリア伝導のためのチャネルを形成する埋め込みチャネル領域である。また、表面型ＮＭＯＳは、Ｐ型ＷＥＬＬ３と、Ｐ型のチャネル領域５２と、ゲート酸化膜７と、タングステンシリサイド９を堆積したＮ＋型であるゲート電極１１と、サイドウォール１４と、ソース・ドレインを構成するＮ−領域２０およびＮ＋領域１５と、からなる。
【００２１】
また、埋め込み型ＰＭＯＳはＮ型ＷＥＬＬ４と、Ｐ−型であるチャネル領域６１と、ゲート酸化膜７と、タングステンシリサイド９を堆積したＮ＋型であるゲート電極１２と、サイドウォール１４と、ソース・ドレインを構成するＰ−領域２１およびＰ＋領域１６と、からなる。ここで、チャネル領域６１は、キャリア伝導のためのチャネルを形成する埋め込みチャネル領域である。また、表面型ＰＭＯＳは、Ｎ型ＷＥＬＬ４と、Ｎ型のチャネル領域６２と、ゲート酸化膜７と、タングステンシリサイド９を堆積したＰ＋型であるゲート電極１３と、サイドウォール１４と、ソース・ドレインを構成するＰ−領域２１およびＰ＋領域１６と、からなる。
【００２２】
一例として、半導体装置１００では、面方位が（１１０）のシリコン基板にデジタル回路部とアナログ回路部とが設けられており、デジタル回路部は表面型ＮＭＯＳと表面型ＰＭＯＳとで構成され、駆動能力を要するアナログ回路部は埋め込み型ＮＭＯＳと埋め込み型ＰＭＯＳとで構成されている。次に、この半導体装置１００の製造方法について説明する。
図２（ａ）〜図６（ｃ）は、本発明の第１実施形態に係る半導体装置１００の製造方法を示す工程図である。図２（ａ）に示すように、スライス面が（１１０）面であるＰ型基板に、素子分離膜１を形成し、犠牲酸化膜２を例えば３０〔ｎｍ〕形成する。
【００２３】
次に、埋め込み型ＰＭＯＳ領域と表面型ＰＭＯＳ領域とを覆い、埋め込み型ＮＭＯＳ領域と表面型ＮＭＯＳ領域とを露出する形状のレジストパターンＲ１を基板上に形成する。そして、このレジストパターンＲ１をマスクに、埋め込み型ＮＭＯＳ領域と表面型ＮＭＯＳ領域とに例えばＢ＋を２００ＫｅＶ、１Ｅ１３〔ｃｍ−２〕の条件でイオン注入し、さらに例えばＢ＋を７０ＫｅＶ、９Ｅ１２〔ｃｍ−２〕の条件でイオン注入する。これにより、埋め込み型ＮＭＯＳ領域と表面型ＮＭＯＳ領域の基板にそれぞれＰ型ＷＥＬＬ３を形成する。Ｐ型ＷＥＬＬ３を形成した後、レジストパターンＲ１を除去する。
【００２４】
次に、図２（ｂ）に示すように、埋め込み型ＮＭＯＳ領域と、埋め込み型ＰＭＯＳ領域と、表面型ＰＭＯＳ領域とを覆い、表面型ＮＭＯＳ領域を露出する形状のレジストパターンＲ２を基板上に形成する。そして、このレジストパターンＲ２をマスクに、閾値電圧調整のために表面型ＮＭＯＳ領域に例えばＢＦ２＋を４０ＫｅＶ、４Ｅ１２〔ｃｍ−２〕の条件でイオン注入する。これにより、表面型ＮＭＯＳ領域のＰ型ＷＥＬＬ３表面にチャネル領域５２を形成する。チャネル領域を形成した後、レジストパターンＲ２を除去する。
【００２５】
次に、図２（ｃ）に示すように、表面型ＮＭＯＳ領域と、埋め込み型ＰＭＯＳ領域と、表面型ＰＭＯＳ領域とを覆い、埋め込み型ＮＭＯＳ領域を露出する形状のレジストパターンＲ３を基板上に形成する。そして、このレジストパターンＲ３をマスクに、埋め込み型ＮＭＯＳ領域に例えばＰ＋を３０ＫｅＶ、１Ｅ１３〔ｃｍ−２〕の条件でイオン注入する。これにより、埋め込み型ＮＭＯＳ領域のＰ型ＷＥＬＬ３表面にチャネル領域５１を形成する。ここでは、埋め込み型ＮＭＯＳのチャネル領域の反転層をより浅く形成させるためにＡｓ＋を用いても構わない。チャネル領域５１を形成した後、レジストパターンＲ３を除去する。
【００２６】
次に、図３（ａ）に示すように、埋め込み型ＮＭＯＳ領域と表面型ＮＭＯＳ領域とを覆い、埋め込み型ＰＭＯＳ領域と表面型ＰＭＯＳ領域とを露出する形状のレジストパターンＲ４を基板上に形成する。そして、このレジストパターンＲ４をマスクに、埋め込み型ＰＭＯＳ領域と表面型ＰＭＯＳ領域とに例えばＰ＋を３００ＫｅＶ、１Ｅ１３〔ｃｍ−２〕の条件でイオン注入し、さらに例えばＰ＋を１５０ＫｅＶで５Ｅ１２〔ｃｍ−２〕イオンの条件でイオン注入する。これにより、埋め込み型ＰＭＯＳ領域と表面型ＰＭＯＳ領域の基板にそれぞれＮ型ＷＥＬＬ４を形成する。Ｎ型ＷＥＬＬ４を形成した後、レジストパターンＲ４を除去する。
【００２７】
次に、図３（ｂ）に示すように、埋め込み型ＮＭＯＳ領域と、表面型ＮＭＯＳ領域と、埋め込み型ＰＭＯＳ領域とを覆い、表面型ＰＭＯＳ領域を露出する形状のレジストパターンＲ５を基板上に形成する。そして、このレジストパターンＲ５をマスクに、表面型ＰＭＯＳ領域に例えばＰ＋を３０ＫｅＶ、４Ｅ１２〔ｃｍ−２〕の条件でイオン注入する。これにより、表面型ＰＭＯＳ領域のＮ型ＷＥＬＬ４表面にチャネル領域６２を形成する。チャネル領域６２を形成した後、レジストパターンＲ５を除去する。
【００２８】
次に、図３（ｃ）に示すように、埋め込み型ＮＭＯＳ領域と、表面型ＮＭＯＳ領域と、表面型ＰＭＯＳ領域とを覆い、埋め込み型ＰＭＯＳ領域を露出する形状のレジストパターンＲ６を基板上に形成する。そして、このレジストパターンＲ６をマスクに、埋め込み型ＰＭＯＳ領域に例えばＢＦ２＋を４０ＫｅＶ、１Ｅ１３〔ｃｍ−２〕でイオン注入する。これにより、埋め込み型ＰＭＯＳ領域のＮ型ＷＥＬＬ４表面にチャネル領域６１を形成する。チャネル領域６１を形成した後、レジストパターンＲ６を除去する。
【００２９】
次に、図４（ａ）において、犠牲酸化膜を除去後、ゲート酸化膜７を例えば６．５〔ｎｍ〕形成し、さらにポリシリコン８を堆積し、その上に酸化膜（スルー膜）を堆積する。続いて、埋め込み型ＮＭＯＳ領域と表面型ＰＭＯＳ領域とを覆い、表面型ＮＭＯＳ領域と埋め込み型ＰＭＯＳ領域とを露出する形状のレジストパターンＲ７を基板上に形成する。そして、このレジストパターンＲ７をマスクに、ポリシリコン８に例えばＰ＋をイオン注入してＮ型ポリシリコンを形成する。この図４（Ａ）に示すイオン注入工程は、表面型ＮＭＯＳと埋め込み型ＰＭＯＳのゲート電極形成のために行う。Ｐ＋をイオン注入した後、レジストパターンＲ７を除去する。
【００３０】
次に、図４（ｂ）に示すように、表面型ＮＭＯＳ領域と埋め込み型ＰＭＯＳ領域とを覆い、埋め込み型ＮＭＯＳ領域と表面型ＰＭＯＳ領域とを露出する形状のレジストパターンＲ８を基板上に形成する。そして、このレジストパターンＲ８をマスクに、ポリシリコン８に例えばＢＦ２＋をイオン注入してＰ型ポリシリコンを形成する。この図４（Ｂ）に示すイオン注入工程は、埋め込み型ＮＭＯＳと表面型ＰＭＯＳのゲート電極形成のために行う。ＢＦ２＋をイオン注入した後、レジストパターンＲ８を除去する。
【００３１】
次に、図４（ｃ）に示すように、酸化膜（スルー膜）を除去後、部分的にＮ型とＰ型とが作りこまれたポリシリコン膜８上にタングステンシリサイド９を堆積する。このタングステンシリサイド９は、ゲートの低抵抗化だけでなく、後の工程で行う埋め込み型ＮＭＯＳおよび埋め込み型ＰＭＯＳのソース・ドレイン形成時のイオン注入よってゲート電極にＰＮ接合が生じてしまうのを防ぐことを目的として形成している。
【００３２】
次に、図５（ａ）に示すように、ポリシリコン８及びタングステンシリサイド９を部分的にドライエッチングし、埋め込み型ＮＭＯＳのゲート電極１０と、表面型ＮＭＯＳのゲート電極１１と、埋め込み型ＮＭＯＳのゲート電極１２と、表面型ＰＭＯＳのゲート電極１３とを同時に形成する。
次に、図５（ｂ）に示すように、埋め込み型ＰＭＯＳ領域と表面型ＰＭＯＳ領域とを覆い、埋め込み型ＮＭＯＳ領域と表面型ＮＭＯＳ領域とを露出する形状のレジストパターンＲ９を基板上に形成する。そして、このレジストパターンＲ９をマスクに、埋め込み型ＮＭＯＳと表面型ＮＭＯＳ領域とに例えばＰ＋をイオン注入する。これにより、ＮＭＯＳのソース・ドレインの一部であるＮ−領域２０を形成する。Ｎ−領域２０を形成した後、レジストパターンＲ９を除去する。
【００３３】
次に、図５（ｃ）に示すように、埋め込み型ＮＭＯＳ領域と表面型ＮＭＯＳ領域とを覆い、埋め込み型ＰＭＯＳ領域と表面型ＰＭＯＳ領域とを露出する形状のレジストパターンＲ１０を基板上に形成する。そして、このレジストパターンＲ１０をマスクに、埋め込み型ＰＭＯＳと表面型ＰＭＯＳ領域に例えばＢＦ２＋をイオン注入する。これにより、ＰＭＯＳのソース・ドレインの一部であるＰ−領域２１を形成する。Ｐ−領域２１を形成した後、レジストパターンＲ１０を除去する。
【００３４】
次に、図６（ａ）に示すように、基板上の全面に酸化膜を堆積し、これをドライエッチすることで、電極１０、１１、１２、１３の側面にそれぞれサイドウォール１４を形成する。
次に、図６（ｂ）に示すように、埋め込み型ＰＭＯＳ領域と表面型ＰＭＯＳ領域とを覆い、埋め込み型ＮＭＯＳ領域と表面型ＮＭＯＳ領域とを露出する形状のレジストパターンＲ１１を基板上に形成する。そして、このレジストパターンＲ１１をマスクに、埋め込み型ＮＭＯＳと表面型ＮＭＯＳ領域とに例えばＡｓ＋をイオン注入する。これにより、ＮＭＯＳのソース・ドレインの一部であるＮ＋領域１５を形成する。Ｎ＋領域１５を形成した後、レジストパターンＲ１１を除去する。
【００３５】
次に、図６（ｃ）に示すように、埋め込み型ＮＭＯＳ領域と表面型ＮＭＯＳ領域とを覆い、埋め込み型ＰＭＯＳ領域と表面型ＰＭＯＳ領域と露出する形状のレジストパターンＲ１２を基板上に形成する。そして、このレジストパターンＲ１２をマスクに、埋め込み型ＰＭＯＳと表面型ＰＭＯＳ領域とに例えばＢＦ２＋をイオン注入する。これにより、ＰＭＯＳのソース・ドレインの一部であるＰ＋領域１６を形成する。Ｐ＋領域１６を形成した後、レジストパターンＲ１２を除去する。このようにして、図１に示したように、埋め込み型ＮＭＯＳと、表面型ＮＭＯＳと、埋め込み型ＰＭＯＳと、表面型ＰＭＯＳとを同一基板上に有する半導体装置１００を得る。
【００３６】
このように、本製造方法によれば、従来プロセスに対してイオン注入を変更するだけで同一基板上に埋め込み型ＮＭＯＳ、表面型ＮＭＯＳ、埋め込み型ＰＭＯＳ、表面型ＰＭＯＳを形成できる。即ち、埋め込み型と表面型のＮＭＯＳあるいは埋め込み型と表面型のＰＭＯＳを同一ウエハに作り分けることは、閾値電圧の調整用のイオン注入とゲート電極のイオン注入とをそれぞれ打ち分けることで容易にできる。
【００３７】
（２）第２実施形態
図７は、本発明の第２実施形態に係る半導体装置１００の製造方法を示す工程図である。なお、この第２実施形態において、閾値電圧調整用のイオン注入までは第１実施形態の図２（ａ）〜図３（ｃ）で示される工程と同じであるため、その説明を省略する。
図２（ａ）〜図３（ｃ）で示される工程の後、図７において犠牲酸化膜を除去する。そして、基板上にゲート酸化膜１７を形成し、その上にボロンドープトポリシリコン１８を堆積する。このボロンドープトポリシリコン１８は、例えば７００℃、２５０ｓ、８０Ｔｏｒｒで、ＳｉＨ４を５０ｓｃｃｍおよびＨ２で１００ｐｐｍに希釈したＢ２Ｈ６を６０ｓｃｃｍ流すことにより形成する。次に、ボロンドープトポリシリコン１８上にタングステンシリサイド１９を堆積する。図７で示される工程の後は、第１実施形態の図５（ａ）〜図６（ｃ）と同じであるため、その説明を省略する。
【００３８】
従来から、Ｐ型ポリシリコンについては、ノンドープトシリコンを堆積後にボロンをイオン注入することによって形成することが一般的に行われている。しかしながら微細化に伴ってゲート酸化膜を薄くする必要があり、こうした状況から、ゲート電極からのボロンの突き抜けがしばしば問題となる。例えば、埋め込み型ＮＭＯＳと表面型ＰＭＯＳではＰ型ポリシリコンをゲート電極として使用するため、ボロン突き抜けによって閾値電圧のミスマッチが大きくなることが挙げられる。
【００３９】
図７ではボロンの突き抜け防止対策として、ゲート電極をボロンのドープトポリシリコンで形成した。この手法で得られるボロンドープトポリシリコンは、ボロンをイオン注入することによって形成されるＰ形ポリシリコンよりもボロンの染み出しが起きにくいことが特徴であり、この特徴によって、閾値電圧のミスマッチが発生しにくい。
なお、第２の実施形態に係る製造方法によれば、ゲート電極のＰ型、Ｎ型の作り分けが困難になる。即ち、埋め込み型ＮＭＯＳと表面型ＰＭＯＳとを同一ウエハに搭載することは可能であるが、それに加えて、同一ウエハに表面型ＮＭＯＳと埋め込み型ＰＭＯＳとを搭載することは難しくなる。したがって、第２実施形態に係る製造方法は、埋め込み型ＮＭＯＳと表面型ＰＭＯＳのみを同一ウエハに搭載する場合に好適である。
【００４０】
但し、工程が多少複雑になるが、別の方法によれば、ゲートのつくりわけが可能となり、埋め込み型ＮＭＯＳと、表面型ＰＭＯＳと、表面型ＮＭＯＳと、埋め込み型ＰＭＯＳとを同一ウエハに搭載することできる。例えば、Ｐ（リン）またはＡｓ等がドープされたＮ型ポリシリコンを基板上に堆積した後、その上にシリコン酸化膜を堆積し、リソ工程で表面型ＮＭＯＳ領域と埋め込み型ＰＭＯＳ領域とをマスクする（即ち、表面型ＮＭＯＳ領域と埋め込み型ＰＭＯＳ領域とを覆い、埋め込み型ＮＭＯＳ領域と表面型ＰＭＯＳ領域とを露出する形状の酸化膜パターンを基板上に形成する。）。
【００４１】
そして、この酸化膜パターンをマスクにＮ型ポリシリコンをエッチングし、さらに、ゲート酸化膜をウェットエッチする。次に、基板を再度熱酸化して、埋め込み型ＮＭＯＳ領域と表面型ＰＭＯＳ領域の基板上にそれぞれゲート酸化膜を形成する。そして、ゲート酸化膜形成後の基板上の全面に、ボロン等がドープされたＰ型ポリシリコン（即ち、ボロンドープトポリシリコン）を堆積する。その後、Ｎ型ポリシリコン上の余分なＰ型ポリシリコンを除去することで、Ｎ型ポリシリコンのゲート電極とＰ型ポリシリコンのゲート電極とを得ることができる。
【００４２】
（３）試作およびその評価結果
ところで、ＰＭＯＳにおいては表面型と埋め込み型は一般的に製造されており、また埋め込み型ＰＭＯＳの移動度が表面型のそれより高いことが知られている。移動度は、不純物散乱、格子散乱、表面散乱で決定される。埋め込み型ＰＭＯＳの移動度が表面型のそれより高い理由は、表面散乱の影響が表面型より埋め込み型の方が小さいためと考えられている。ＰＭＯＳと同様に、ＮＭＯＳでも埋め込み型にすることで移動度が向上することが予想されるが、従来は、移動度上昇を目的に埋め込み型ＮＭＯＳが使用されることはなかった。
【００４３】
例えば、特許文献１、２には、面方位が（１００）のシリコンウエハに埋め込み型ＮＭＯＳを形成したことが記載されているが、その用法はノイズ低減のためである。ＮＭＯＳにおいて移動度を向上させるために埋め込み型が使用されない理由として、埋め込み型による移動度上昇の効果が小さいことが考えられる。但し、以上のことは、全て（１００）面に関することで、（１１０）面でも同様であるとは限らない。なぜなら、面方位によって移動度の表面散乱の寄与が異なることが考えられるからである。例えば（１１０）の表面型ＮＭＯＳの移動度は（１００）面の表面型ＮＭＯＳの移動度より低いが、その原因として表面散乱の大きさによる可能性がある。
【００４４】
したがって、実際に（１１０）の表面型ＮＭＯＳの移動度における表面散乱の寄与が（１００）のそれより大きいのであれば、表面型から埋め込み型したときの移動度上昇の効果が、（１１０）面の方が（１００）面より大きいことが期待できる。そこで、本発明者は（１１０）の埋め込み型ＮＭＯＳを試作し評価を行った。以下、試作した（１１０）の埋め込み型ＮＭＯＳの評価結果を述べる。
【００４５】
図８（ａ）〜（ｃ）は、表面型ＮＭＯＳと埋め込み型ＮＭＯＳの各ドレイン電流のゲート電圧依存性（線形領域特性）を示す図である。
詳しく説明すると、図８（ａ）は、面方位が（１００）の基板に表面型と埋め込み型ＮＭＯＳを形成したときの評価結果である。図８（ｂ）は、面方位が（１１０）の基板に、電流方向が＜１１０＞となるように表面型と埋め込み型ＮＭＯＳを形成したときの評価結果である。図８（ｃ）は、面方位が（１１０）の基板に、電流方向が＜１００＞となるように表面型と埋め込み型ＮＭＯＳを形成したときの評価結果である。図８（ａ）〜（ｃ）の横軸はゲート電圧（Ｖ）を示し、左側の縦軸はドレイン電流（Ａ）を示す。また、右側の縦軸はコンダクタンスｇｍ（Ｓ）を示す。さらに、図中の実線はゲート電圧に対するドレイン電流値を示し、破線はゲート電圧に対するコンダクタンスを示す。なお、図８（ａ）〜（ｃ）で使用した試作品は、ＮＭＯＳのゲート幅（Ｗ）が１５μｍ、ゲート長（Ｌ）が１５μｍであり、評価時にソース・ドレイン間に印加する電圧（Ｖｄｓ）を０．１Ｖとした。
【００４６】
図８（ａ）〜（ｃ）において最大コンダクタンス（ｇｍ−Ｍａｘ）を比較する。図８（ａ）から分かるように、（１００）面では、ｇｍ−Ｍａｘは埋め込み型と表面型でそれほど変わらない。しかしながら、図８（ｂ）および（ｃ）から分かるように、（１１０）面では、埋め込み型のｇｍ−Ｍａｘが＜１００＞、＜１１０＞方向ともに表面型に比べ１．７倍以上の上昇を示した。したがって、ＮＭＯＳのｇｍ−Ｍａｘを上昇させるという点において、（１００）面よりも（１１０）面の方が表面型から埋め込み型にする効果が高いといえる。
【００４７】
図９（ａ）〜（ｃ）は、表面型ＮＭＯＳと埋め込み型ＮＭＯＳの各ドレイン電流のドレイン電圧依存性（飽和領域特性）を示す図である。
詳しく説明すると、図９（ａ）は、面方位が（１００）の基板に表面型と埋め込み型ＮＭＯＳを形成したときの評価結果である。図９（ｂ）は、面方位が（１１０）の基板に、電流方向が＜１１０＞となるように表面型と埋め込み型ＮＭＯＳを形成したときの評価結果である。図９（ｃ）は、面方位が（１１０）の基板に、電流方向が＜１００＞となるように表面型と埋め込み型ＮＭＯＳを形成したときの評価結果である。図９（ａ）〜（ｃ）の横軸はドレイン電圧（Ｖ）を示し、縦軸はドレイン電流（Ａ）を示す。なお、図９（ａ）〜（ｃ）で使用した試作品は、ＮＭＯＳのＷ／Ｌ＝１５μｍ／１５μｍである。また、各ＮＭＯＳの閾値電圧の違いを考慮するために、閾値電圧よりも＋１Ｖ高い電圧（即ち、Ｖｇｓ＝閾値電圧＋１Ｖ）をゲート電極に印加してドレイン電流の測定を行った。
【００４８】
図９（ａ）〜（ｃ）において飽和電流値を比較する。  図９（ａ）から分かるように、（１００）面では、表面型から埋め込み型にしても殆ど飽和電流が上昇していない。しかしながら、図９（ｂ）および（ｃ）から分かるように、（１１０）面では＜１００＞、＜１１０＞方向ともに、表面型から埋め込み型にすることで飽和電流値が１．８倍以上になる。このような評価結果から、ｇｍ−Ｍａｘと同様に飽和電流値に関しても、（１００）面よりも（１１０）面の方がチャネルを表面型から埋め込み型にする効果が高いことが分かった。
表１に、ＮＭＯＳ、ＰＭＯＳそれぞれの表面型と埋め込み型の、最大コンダクタンス（ｇｍ−Ｍａｘ）、移動度、飽和電流値を表す。
【００４９】
【表１】
2008103417.tif 000003
【００５０】
表１に示す移動度は、ｇｍ−Ｍａｘから算出した値である。（１００）面の表面型ＮＭＯＳに対して、（１１０）面の＜１００＞方向の表面型ＮＭＯＳの移動度は０．６倍であるが、埋め込み型にすることで移動度が１．０倍まで上昇した。以上から、（１１０）面のＮＭＯＳおいて、線形領域と飽和領域ともに表面型から埋め込み型にすることで駆動能力が向上すること、なおかつその向上する度合いが（１００）面に比べ非常に大きいことが判明した。即ち、（１１０）面のＮＭＯＳを埋め込み型にすることで、＜１１０＞方向では（１００）面のＮＭＯＳと同程度まで上昇させることができる、ということが分かった。
【００５１】
なお、（１１０）面では移動度が電流方向に依存し、ＰＭＯＳでは電流方向が＜１１０＞のとき移動度が最大値を示し、電流方向が＜１００＞のとき移動度が最小値を示すことが知られている。さらに、本発明者による試作品の評価結果から、ＮＭＯＳでは電流方向が＜１００＞のとき移動度が最大値を示し、電流方向が＜１１０＞のとき移動度が最小値を示すことが分かった。以上のことから、ＭＯＳの配置には電流方向を考慮する必要がある。
【００５２】
図１０  は、（１１０）基板におけるＭＯＳの配置例を示す図である。ここでは、オリエンテーションフラットの面方位を（１１０）にした（１１０）基板を参照しながら電流方向について説明する。図１０に示す＜１１０＞方向に垂直なｘ−ｘ’方向にＭＯＳの電流方向を設置する場合、ＮＭＯＳの移動度は最大になるが、ＰＭＯＳの移動度は最小の方向になる。図１０に示す＜１１０＞に平行なｙ−ｙ’方向にＭＯＳの電流方向を設置する場合では、ＰＭＯＳの移動度は最大の方向になるが、ＮＭＯＳの移動度は最小の方向になる。
【００５３】
そこで、図１０に示す＜１１０＞に対して＋４５°傾いたｚ−ｚ’方向にＭＯＳの電流方向を設置すると、ＮＭＯＳとＰＭＯＳの移動度がともに最大値と最小値の中間で、なおかつｚ−ｚ’方向に直交するｗ−ｗ’方向（即ち、＜１１０＞に対して−４５°傾いた方向）でも移動度が等価になるため、レイアウトが簡便になる。いずれの電流方向にＭＯＳを配置するかは任意に設定可能である。
【００５４】
例えば、デジタル回路とアナログ回路を混載したデバイスの場合、デジタル回路部では表面型ＮＭＯＳと表面型ＰＭＯＳの電流方向をレイアウトが簡便な＜１１０＞に対して４５°のｚ−ｚ’方向およびｗ−ｗ’方向に配置し、同時にアナログ回路部では埋め込み型ＮＭＯＳの電流方向を移動度が最大になるｘ−ｘ’方向に、埋め込み型ＰＭＯＳの電流方向を移動度が最大になるｙ−ｙ’方向にそれぞれ配置することなどが可能である。
【図面の簡単な説明】
【００５５】
【図１】実施の形態に係る半導体装置１００の構成例を示す図。
【図２】第１実施形態に係る半導体装置１００の製造方法を示す図（その１）。
【図３】第１実施形態に係る半導体装置１００の製造方法を示す図（その２）。
【図４】第１実施形態に係る半導体装置１００の製造方法を示す図（その３）。
【図５】第１実施形態に係る半導体装置１００の製造方法を示す図（その４）。
【図６】第１実施形態に係る半導体装置１００の製造方法を示す図（その５）。
【図７】第２実施形態に係る半導体装置１００の製造方法を示す図。
【図８】表面型ＮＭＯＳと埋め込み型ＮＭＯＳの線形領域特性を示す図。
【図９】表面型ＮＭＯＳと埋め込み型ＮＭＯＳの飽和領域特性を示す図。
【図１０】（１１０）基板におけるＭＯＳの配置例を示す図。
【符号の説明】
【００５６】
１  素子分離膜
２  犠牲酸化膜
３  Ｐ型ＷＥＬＬ
４  Ｎ型ＷＥＬＬ
７  ゲート酸化膜
８  ポリシリコン
９  タングステンシリサイド
１０  ゲート電極（埋め込み型Ｎ）
１１  ゲート電極（表面型Ｎ）
１２  ゲート電極（埋め込み型Ｐ）
１３  ゲート電極（表面型Ｐ）
１４  サイドウォール
１５  ソース・ドレインＮ＋領域（ＮＭＯＳ）
１６  ソース・ドレインＰ＋領域（ＰＭＯＳ）
１７  ゲート酸化膜
１８  ボロンドープドポリシリコン
１９  タングステンシリサイド
２０  ソース・ドレインＮ−領域（ＮＭＯＳ）
２１  ソース・ドレインＰ−領域（ＰＭＯＳ）
５２  チャネル領域（表面Ｎ）
５１  チャネル領域（埋め込みＮ）
６２  チャネル領域（表面Ｐ）
６１  チャネル領域（埋め込みＰ）
Ｒ１〜Ｒ１２  レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2008103417.tif 000008
【図６】
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【図７】
2008103417.tif 000010
【図８】
2008103417.tif 000011
【図９】
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【図１０】
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