(57)【要約】【課題】不揮発性メモリー装置及び該形成方法を提供する。【解決手段】不揮発性メモリー装置は、セル領域、低電圧領域及び高電圧領域を持つ基板を含む。セル領域に接地選択トランジスター、ストリング選択トランジスター及びセルトランジスターが位置する。低電圧領域に低電圧トランジスターが位置する。高電圧領域に高電圧トランジスターが位置する。接地選択トランジスターの不純物領域の上に共通ソースコンタクトが位置し、低電圧トランジスターの不純物領域の上に第１低電圧コンタクトが位置する。ストリング選択トランジスターの不純物領域の上にビットラインコンタクトが位置し、高電圧トランジスターの不純物領域の上に第１高電圧コンタクトが位置する。ビットラインコンタクトの上にビットラインが位置する。基板の上に第１層間絶縁膜が位置し、第１層間絶縁膜の上に第２層間絶縁膜が位置する。【選択図】図２
2008103733.tif 000002
【特許請求の範囲】
【請求項１】
セル領域、低電圧領域及び高電圧領域を含む基板を提供する段階と、
前記セル領域に接地選択トランジスター、ストリング選択トランジスター及びセルトランジスターを形成し、前記低電圧領域に低電圧トランジスターを形成し、前記高電圧領域に高電圧トランジスターを形成する段階と、
前記接地選択トランジスターの不純物領域の上に共通ソースコンタクトと、前記低電圧トランジスターの不純物領域の上に第１低電圧コンタクトを形成する段階と、
前記ストリング選択トランジスターの不純物領域の上にビットラインコンタクトと、前記高電圧トランジスターの不純物領域の上に第１高電圧コンタクトを形成する段階と、
前記ビットラインコンタクトの上にビットラインを形成する段階とを含むことを特徴とする不揮発性メモリー装置の形成方法。
【請求項２】
前記ビットラインコンタクトを形成する前に前記共通ソースコンタクトの上に共通ソースパッドを形成する段階をさらに含むことを特徴とする請求項１に記載の不揮発性メモリー装置の形成方法。
【請求項３】
前記第１低電圧コンタクトの上に第１低電圧パッドを形成する段階をさらに含み、
前記第１低電圧パッドと前記共通ソースパッドは同時に形成されることを特徴とする請求項２に記載の不揮発性メモリー装置の形成方法。
【請求項４】
前記第１低電圧パッドの上に第３低電圧コンタクトを形成する段階と、
前記第３低電圧コンタクトの上に第３低電圧パッドを形成する段階とをさらに含み、
前記第３低電圧コンタクトと前記ビットラインコンタクトは同時に形成され、前記第３低電圧パッドと前記ビットラインは同時に形成されることを特徴とする請求項３に記載の不揮発性メモリー装置の形成方法。
【請求項５】
前記低電圧トランジスターのゲートの上に第２低電圧コンタクトと、前記高電圧トランジスターのゲートの上に第２高電圧コンタクトを形成する段階をさらに含み、
前記第２低電圧コンタクト、前記第２高電圧コンタクト及び前記共通ソースコンタクトは同時に形成されることを特徴とする請求項２に記載の不揮発性メモリー装置の形成方法。
【請求項６】
前記第２低電圧コンタクトの上に第２低電圧パッドと、前記第２高電圧コンタクトの上に第２高電圧パッドを形成する段階をさらに含み、
前記第２低電圧パッド、前記第２高電圧パッド及び前記共通ソースパッドは同時に形成されることを特徴とする請求項５に記載の不揮発性メモリー装置の形成方法。
【請求項７】
前記第２低電圧パッドの上に第４低電圧コンタクトを形成する段階と、
前記第４低電圧コンタクトの上に第４低電圧パッドを形成する段階とをさらに含み、
前記第４低電圧コンタクトと前記ビットラインコンタクトは同時に形成され、前記第４低電圧パッドと前記ビットラインは同時に形成されることを特徴とする請求項６に記載の不揮発性メモリー装置の形成方法。
【請求項８】
前記第２高電圧パッドの上に第３高電圧コンタクトを形成する段階と、
前記第３高電圧コンタクトの上に第３高電圧パッドを形成する段階とをさらに含み、
前記第３高電圧コンタクトと前記ビットラインコンタクトは同時に形成され、前記第３高電圧パッドと前記ビットラインは同時に形成されることを特徴とする請求項６に記載の不揮発性メモリー装置の形成方法。
【請求項９】
前記第１高電圧コンタクトの上に第１高電圧パッドを形成する段階をさらに含み、
前記第１高電圧パッドと前記ビットラインは同時に形成されることを特徴とする請求項２に記載の不揮発性メモリー装置の形成方法。
【請求項１０】
前記高電圧トランジスターのゲートの上に第２高電圧コンタクトを形成する段階と、
前記第２高電圧コンタクトの上に第２高電圧パッドを形成する段階とをさらに含み、
前記第２高電圧コンタクトと前記ビットラインコンタクトは同時に形成され、前記第２高電圧パッドと前記ビットラインは同時に形成されることを特徴とする請求項９に記載の不揮発性メモリー装置の形成方法。
【請求項１１】
セル領域、低電圧領域及び高電圧領域を含む基板と、
前記セル領域に配置される接地選択トランジスター、ストリング選択トランジスター及びセルトランジスターと、前記低電圧領域に配置される低電圧トランジスターと、前記高電圧領域に配置される高電圧トランジスターと、
前記接地選択トランジスターの不純物領域の上の共通ソースコンタクトと、前記低電圧トランジスターの不純物領域の上の第１低電圧コンタクトと、
前記ストリング選択トランジスターの不純物領域の上のビットラインコンタクトと、前記高電圧トランジスターの不純物領域の上の第１高電圧コンタクトと、
前記ビットラインコンタクトの上のビットラインと、
前記基板の上の第１層間絶縁膜と、
前記第１層間絶縁膜上の第２層間絶縁膜とを含み、
前記共通ソースコンタクトと前記第１低電圧コンタクトは前記第１層間絶縁膜の高さまで延長され、前記ビットラインコンタクトと前記第１高電圧コンタクトは前記第２層間絶縁膜の高さまで延長されていることを特徴とする不揮発性メモリー装置。
【請求項１２】
前記共通ソースコンタクトの上に位置して前記共通ソースコンタクトと隣り合う他の共通ソースコンタクトを電気的に連結する共通ソースパッドをさらに含むことを特徴とする請求項１１に記載の不揮発性メモリー装置。
【請求項１３】
前記第１低電圧コンタクトの上の第１低電圧パッドをさらに含み、
前記第１低電圧パッドと前記共通ソースパッドは前記第１層間絶縁膜の上に位置することを特徴とする請求項１２に記載の不揮発性メモリー装置。
【請求項１４】
前記第１低電圧パッドの上の第３低電圧コンタクトと、前記第３低電圧コンタクトの上の第３低電圧パッドとをさらに含み、
前記第３低電圧コンタクトは前記第２層間絶縁膜の高さまで延長されていて、前記第３低電圧パッドと前記ビットラインは前記第２層間絶縁膜の上に位置することを特徴とする請求項１３に記載の不揮発性メモリー装置。
【請求項１５】
前記低電圧トランジスターのゲートの上の第２低電圧コンタクトと、前記高電圧トランジスターのゲートの上の第２高電圧コンタクトとをさらに含み、
前記第２低電圧コンタクト、前記第２高電圧コンタクト及び前記共通ソースコンタクトは前記第１層間絶縁膜の高さまで延長されていることを特徴とする請求項１２に記載の不揮発性メモリー装置。
【請求項１６】
前記第２低電圧コンタクトの上の第２低電圧パッドと、前記第２高電圧コンタクトの上の第２高電圧パッドとをさらに含み、
前記第２低電圧パッド、前記第２高電圧パッド及び前記共通ソースパッドは前記第１層間絶縁膜の上に位置することを特徴とする請求項１５に記載の不揮発性メモリー装置。
【請求項１７】
前記第２低電圧パッドの上の第４低電圧コンタクトと、前記第４低電圧コンタクトの上の第４低電圧パッドとをさらに含み、
前記第４低電圧コンタクトは前記第２層間絶縁膜の高さまで延長されていて、前記第４低電圧パッドと前記ビットラインは前記第２層間絶縁膜の上に位置することを特徴とする請求項１６に記載の不揮発性メモリー装置。
【請求項１８】
前記第２高電圧パッドの上の第３高電圧コンタクトと、前記第３高電圧コンタクトの上の第３高電圧パッドとをさらに含み、
前記第３高電圧コンタクトは前記第２層間絶縁膜の高さまで延長されていて、前記第３高電圧パッドと前記ビットラインは前記第２層間絶縁膜の上に位置することを特徴とする請求項１６に記載の不揮発性メモリー装置。
【請求項１９】
前記第１高電圧コンタクトの上の第１高電圧パッドをさらに含み、
前記第１高電圧パッドは前記第２層間絶縁膜の上に位置することを特徴とする請求項１１に記載の不揮発性メモリー装置。
【請求項２０】
前記高電圧トランジスターのゲートの上の第２高電圧コンタクトと、前記第２高電圧コンタクトの上の第２高電圧パッドとをさらに含み、
前記第２高電圧コンタクトは前記第１層間絶縁膜の高さまで延長されていて、前記第２高電圧パッドは前記第１層間絶縁膜の上に位置することを特徴とする請求項１９に記載の不揮発性メモリー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、更に詳しくは不揮発性メモリー装置及び該形成方法に関する。
【背景技術】
【０００２】
一般的に半導体メモリー装置は電源の供給が中断されることによって記憶された情報が消える揮発性メモリー装置（ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）と電源の供給が中断されても記憶された情報が保存できる不揮発性メモリー装置（ｎｏｎ  ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）とに区分される。
【０００３】
フラッシュメモリー装置は不揮発性メモリー装置として、一般的にセルアレイ領域と周辺回路領域を含む。セルアレイ領域には接地選択トランジスター、ストリング選択トランジスター及び前記接地選択トランジスターと前記ストリング選択トランジスターの間に複数のセルトランジスターが配置され、周辺回路領域には低電圧トランジスターと高電圧トランジスターが配置される。前記接地選択トランジスターの一側には共通ソースラインが配置され、前記ストリング選択トランジスターの一側にはビットラインコンタクトが配置されて上部のビットラインと電気的に連結される。周辺回路領域には低電圧トランジスター及び高電圧トランジスターに電気的に連結されるコンタクト、パッド及び配線が配置される。
【０００４】
このように、フラッシュメモリー装置はセルアレイ領域と周辺回路領域に多くのコンタクト、パッド及び配線が複雑に配置されるので該製造工程も複雑になる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
製造工程が単純化できる不揮発性メモリー装置の形成方法及び該方法によって形成された不揮発性メモリー装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の不揮発性メモリー装置は、セル領域、低電圧領域及び高電圧領域を含む基板と、前記セル領域に配置される接地選択トランジスター、ストリング選択トランジスター及びセルトランジスターと、前記低電圧領域に配置される低電圧トランジスターと、前記高電圧領域に配置される高電圧トランジスターと、前記接地選択トランジスターの不純物領域の上の共通ソースコンタクトと、前記低電圧トランジスターの不純物領域の上の第１低電圧コンタクトと、前記ストリング選択トランジスターの不純物領域の上のビットラインコンタクトと、前記高電圧トランジスターの不純物領域の上の第１高電圧コンタクトと、前記ビットラインコンタクトの上のビットラインと、前記基板の上の第１層間絶縁膜及び前記第１層間絶縁膜上の第２層間絶縁膜を含む。前記共通ソースコンタクトと前記第１低電圧コンタクトは前記第１層間絶縁膜の高さまで延長され、前記ビットラインコンタクトと前記第１高電圧コンタクトは前記第２層間絶縁膜の高さまで延長される。
【０００７】
前記共通ソースコンタクトの上に位置して前記共通ソースコンタクトと隣り合う他の共通ソースコンタクトを電気的に連結する共通ソースパッドをさらに含む。前記第１低電圧コンタクトの上の第１低電圧パッドをさらに含む。前記第１低電圧パッドと前記共通ソースパッドは前記第１層間絶縁膜の上に位置する。前記第１低電圧パッドの上の第３低電圧コンタクトと、前記第３低電圧コンタクトの上の第３低電圧パッドをさらに含む。前記第３低電圧コンタクトは前記第２層間絶縁膜の高さまで延長され、前記第３低電圧パッドと前記ビットラインは前記第２層間絶縁膜の上に位置する。
【０００８】
前記低電圧トランジスターのゲートの上の第２低電圧コンタクトと、前記高電圧トランジスターのゲートの上の第２高電圧コンタクトとをさらに含む。前記第２低電圧コンタクト、前記第２高電圧コンタクト及び前記共通ソースコンタクトは前記第１層間絶縁膜の高さまで延長される。前記第２低電圧コンタクトの上の第２低電圧パッドと、前記第２高電圧コンタクトの上の第２高電圧パッドをさらに含む。前記第２低電圧パッドと、前記第２高電圧パッド及び前記共通ソースパッドは前記第１層間絶縁膜の上に位置する。前記第２低電圧パッドの上の第４低電圧コンタクトと、前記第４低電圧コンタクトの上の第４低電圧パッドをさらに含む。前記第４低電圧コンタクトは前記第２層間絶縁膜の高さまで延長され、前記第４低電圧パッドと前記ビットラインは前記第２層間絶縁膜の上に位置する。前記第２高電圧パッドの上の第３高電圧コンタクトと、前記第３高電圧コンタクトの上の第３高電圧パッドとをさらに含む。前記第３高電圧コンタクトは前記第２層間絶縁膜の高さまで延長され、前記第３高電圧パッドと前記ビットラインは前記第２層間絶縁膜の上に位置する。
【０００９】
前記第１高電圧コンタクトの上に第１高電圧パッドをさらに含む。前記第１高電圧パッドは前記第２層間絶縁膜の上に位置する。前記高電圧トランジスターのゲートの上の第２高電圧コンタクトと、前記第２高電圧コンタクトの上の第２高電圧パッドをさらに含む。前記第２高電圧コンタクトは前記第１層間絶縁膜の高さまで延長され、前記第２高電圧パッドは前記第１層間絶縁膜の上に位置する。
【００１０】
本発明の不揮発性メモリー装置の形成方法は、セル領域、低電圧領域及び高電圧領域を含む基板を提供する段階、前記セル領域に接地選択トランジスター、ストリング選択トランジスター及びセルトランジスターを形成し、前記低電圧領域に低電圧トランジスターを形成し、前記高電圧領域に高電圧トランジスターを形成する段階、前記接地選択トランジスターの不純物領域の上に共通ソースコンタクトと、前記低電圧トランジスターの不純物領域の上に第１低電圧コンタクトを形成する段階、前記ストリング選択トランジスターの不純物領域の上にビットラインコンタクトと、前記高電圧トランジスターの不純物領域の上に第１高電圧コンタクトを形成する段階及び前記ビットラインコンタクトの上にビットラインを形成する段階を含む。
【００１１】
前記形成方法は、前記ビットラインコンタクトを形成する前に前記共通ソースコンタクトの上に共通ソースパッドを形成する段階をさらに含む。前記形成方法は、前記第１低電圧コンタクトの上に第１低電圧パッドを形成する段階をさらに含む。前記第１低電圧パッドと前記共通ソースパッドは同時に形成される。前記形成方法は前記第１低電圧パッドの上に第３低電圧コンタクトを形成する段階及び前記第３低電圧コンタクトの上に第３低電圧パッドを形成する段階をさらに含む。前記第３低電圧コンタクトと前記ビットラインコンタクトは同時に形成され、前記第３低電圧パッドと前記ビットラインは同時に形成される。
【００１２】
前記形成方法は、前記低電圧トランジスターのゲートの上に第２低電圧コンタクトと、前記高電圧トランジスターのゲートの上に第２高電圧コンタクトを形成する段階をさらに含む。前記第２低電圧コンタクト、前記第２高電圧コンタクト及び前記共通ソースコンタクトは同時に形成される。前記形成方法は、前記第２低電圧コンタクトの上に第２低電圧パッドと、前記第２高電圧コンタクトの上に第２高電圧パッドを形成する段階をさらに含む。前記第２低電圧パッド、前記第２高電圧パッド及び前記共通ソースパッドは同時に形成される。前記形成方法は、前記第２低電圧パッドの上に第４低電圧コンタクトを形成する段階及び前記第４低電圧コンタクトの上に第４低電圧パッドを形成する段階をさらに含む。前記第４低電圧コンタクトと前記ビットラインコンタクトは同時に形成され、前記第４低電圧パッドと前記ビットラインは同時に形成される。前記形成方法は、前記第２高電圧パッドの上に第３高電圧コンタクトを形成する段階及び前記第３高電圧コンタクトの上に第３高電圧パッドを形成する段階をさらに含む。前記第３高電圧コンタクトと前記ビットラインコンタクトは同時に形成され、前記第３高電圧パッドと前記ビットラインは同時に形成される。
【００１３】
前記形成方法は、前記第１高電圧コンタクトの上に第１高電圧パッドを形成する段階をさらに含む。前記第１高電圧パッドと前記ビットラインは同時に形成される。前記形成方法は、前記高電圧トランジスターのゲートの上に第２高電圧コンタクトを形成する段階及び前記第２高電圧コンタクトの上に第２高電圧パッドを形成する段階をさらに含む。前記第２高電圧コンタクトと前記ビットラインコンタクトは同時に形成され、前記第２高電圧パッドと前記ビットラインは同時に形成される。
【発明の効果】
【００１４】
本発明によると、不揮発性メモリー装置の製造工程がが単純化できる。又、不揮発性メモリー装置が高集積化できる。
【発明を実施するための最良の形態】
【００１５】
以下に、添付された図面を参考にして、本発明の実施形態を詳しく説明する。しかしながら、本発明はここに説明される実施形態に限定されなく他の形態に具体化できる。寧ろ、ここに紹介される実施形態は開示された内容が完全になる様に、又、当業者に本発明の思想を十分に伝達する為に提供されるものである。
【００１６】
本明細書で、第１、第２の用語が多様な技術構成の要素を記述する為に使用されたが、前記要素が該用語によって限定されるものではない。係る用語は、該当の要素を互いに区別する為に使用されるものである。又、ある膜が他の膜又は基板の上に有ると記載される場合に、該他の膜又は基板の上に直接形成したり又は、その間に第３の膜を介させることもできる。又、図面の膜、領域の厚さは明確性の為に誇張されている。
【００１７】
（不揮発性メモリー装置の構造）
図１は本発明の実施形態による不揮発性メモリー装置の概略的なレイアウト図であり、図２は本発明の一実施形態による不揮発性メモリー装置を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。
【００１８】
図１及び図２を参考にすれば、セル領域、低電圧領域、高電圧領域を含む半導体基板に活性領域を画定する素子分離膜が配置される。
【００１９】
先に、セル領域を見れば、セル領域には接地選択トランジスター１１０、ストリング選択トランジスター１１１、及び、接地選択トランジスター１１０とストリング選択トランジスター１１１の間に複数のセルトランジスター１１２が位置する。接地選択トランジスター１１０は接地選択ゲートの構造物１１３と該両側の不純物領域１１６、１１８を含み、ストリング選択トランジスター１１１はストリング選択ゲートの構造物１１４と該両側の不純物領域１１７、１１８を含み、セルトランジスター１１２はセルゲートの構造物１１５と該両側の不純物領域１１８を含む。以下には、説明を容易にする為にセル領域に位置する不純物領域１１６、１１７、１１８を接地不純物領域１１６、ストリング不純物領域１１７及びセル不純物領域１１８に区分して表示する。即ち、接地選択ゲートの構造物１１３の両側の不純物領域はセル不純物領域１１８と接地不純物領域１１６になり、ストリング選択ゲートの構造物１１４の両側の不純物領域はセル不純物領域１１８とストリング不純物領域１１７になり、セルゲートの構造物１１５の両側の不純物領域はセル不純物領域１１８になる。
【００２０】
基板の上に接地選択トランジスター１１０、ストリング選択トランジスター１１１及びセルトランジスター１１２を覆う第１層間絶縁膜１４０が位置する。接地不純物領域１１６の上に第１層間絶縁膜１４０を貫通する共通ソースコンタクト１５１が位置し、共通ソースコンタクト１５１の上に共通ソースパッド１６１が位置する。第１層間絶縁膜１４０の上に共通ソースパッド１６１を覆う第２層間絶縁膜１７０が位置する。ストリング不純物領域１１７の上に第１及び第２層間絶縁膜１４０、１７０を貫通するビットラインコンタクト１８１が位置する。
【００２１】
第２層間絶縁膜１７０の上にモールディング絶縁膜１９０が位置し、モールディング絶縁膜１９０の中にビットラインコンタクト１８１と接触するビットライン２１１が位置する。モールディング絶縁膜１９０の上に第３層間絶縁膜２２０が位置する。セル領域Ａはビットライン方向の断面図であるのでモールディング絶縁膜１９０が図示されてない。
【００２２】
次に、低電圧領域Ｂを見れば、低電圧領域Ｂには低電圧トランジスター１２０が位置する。低電圧トランジスター１２０は基板の上に低電圧ゲート絶縁膜１２２を介して配置された低電圧ゲート１２４と両側の低電圧不純物領域１２６を含む。
【００２３】
基板の上に低電圧トランジスター１２０を覆う第１層間絶縁膜１４０が位置する。低電圧不純物領域１２６と低電圧ゲート１２４の上に各々第１層間絶縁膜１４０を貫通する第１低電圧コンタクト１５３と第２低電圧コンタクト１５５が位置する。第１低電圧コンタクト１５３の上に第１低電圧パッド１６３が位置し、第２低電圧コンタクト１５５の上に第２低電圧パッド１６５が位置する。第１層間絶縁膜１４０の上に第１及び第２低電圧パッド１６３、１６５を覆う第２層間絶縁膜１７０が位置する。第１低電圧パッド１６３及び第２低電圧パッド１６５の上に各々第２層間絶縁膜１７０を貫通する第３低電圧コンタクト１８３と第４低電圧コンタクト１８５が位置する。
【００２４】
第２層間絶縁膜１７０の上にモールディング絶縁膜１９０が位置し、モールディング絶縁膜１９０の中に第３低電圧コンタクト１８３及び第４低電圧コンタクト１８５と各々接触する第３低電圧パッド２１３及び第４低電圧パッド２１５が位置する。モールディング絶縁膜１９０の上に第３層間絶縁膜２２０が位置し、第３層間絶縁膜２２０の上に低電圧配線２４３が位置する。低電圧配線２４３は第３層間絶縁膜を貫通するビア２３３によって第３低電圧パッド２１３と電気的に連結される。
【００２５】
次に、高電圧領域Ｃを見れば、高電圧領域Ｃには高電圧トランジスター１３０が位置する。高電圧トランジスター１３０は基板の上に高電圧ゲート絶縁膜１３２を介して配置された高電圧ゲート１３４と該両側の高電圧不純物領域１３６を含む。高電圧ゲート絶縁膜１３２の厚さは低電圧ゲート絶縁膜１２２より厚い。
【００２６】
基板の上に高電圧トランジスター１３０を覆う第１層間絶縁膜１４０が位置する。高電圧ゲート１３４の上に第１層間絶縁膜１４０を貫通する第２高電圧コンタクト１５９が位置する。第２高電圧コンタクト１５９の上に第２高電圧パッド１６９が位置する。第１層間絶縁膜１４０の上に第２高電圧パッド１６９を覆う第２層間絶縁膜１７０が位置する。高電圧不純物領域１３６の上に第１及び第２層間絶縁膜１４０、１７０を貫通する第１高電圧コンタクト１８７が位置し、第２高電圧パッド１６９の上に第２層間絶縁膜１７０を貫通する第３高電圧コンタクト１８９が位置する。
【００２７】
第２層間絶縁膜１７０の上にモールディング絶縁膜１９０が位置し、モールディング絶縁膜１９０の中に第１高電圧コンタクト１８７及び第３高電圧コンタクト１８９と各々接触する第１高電圧パッド２１７及び第３高電圧パッド２１９が位置する。モールディング絶縁膜１９０の上に第３層間絶縁膜２２０が位置し、第３層間絶縁膜２２０の上に高電圧配線２４７が位置する。高電圧配線２４７は第３層間絶縁膜２２０を貫通するビア２３７によって第１高電圧パッド２１７と電気的に連結される。
【００２８】
本実施形態に於いて、共通ソースコンタクト１５１、第１及び第２低電圧コンタクト１５３、１５５及び第２高電圧コンタクト１５９は同じ物質からなり、共通ソースパッド１６１、第１及び第２低電圧パッド１６３、１６５及び第２高電圧パッド１６９は同じ物質からなる。又、ビットラインコンタクト１８１、第３及び第４低電圧コンタクト１８３、１８５及び第１及び第３高電圧コンタクト１８７、１８９は同じ物質からなり、ビットライン２１１、第３及び第４低電圧パッド２１３、２１５及び第１及び第３高電圧パッド２１７、２１９は同じ物質からなる。
【００２９】
図３は本発明の他の実施形態による不揮発性メモリー装置を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。本実施形態では上述した実施形態と重複する部分の説明は省略し、異なる部分を主として説明する。
【００３０】
図１及び図３を参考にして、低電圧領域を見れば、上述した実施形態と違って第１低電圧パッド１６３の上に第３低電圧コンタクト１８３と第３低電圧パッド２１３が配置されない。従って、第１低電圧コンタクト１６３は第２層間絶縁膜１７０、モールディング絶縁膜１９０及び第３層間絶縁膜２２０を貫通する低電圧ビア２３３によって低電圧配線２４３と電気的に連結される。
【００３１】
又、低電圧領域と高電圧領域で、第２低電圧パッド１６５の上に第３低電圧コンタクト１８５と第３低電圧パッド２１５とが配置されなく、第２高電圧パッド１６９の上に第３高電圧コンタクト１８９と第３高電圧パッド２１９とが配置されない。
【００３２】
本発明の実施形態によると、低電圧領域Ｂと高電圧領域Ｃに配置されるコンタクトとパッドはセル領域に配置される共通ソースコンタクト、共通ソースパッド、ビットラインコンタクト及びビットラインと同じ物質からなる。又、低電圧領域Ｂと高電圧領域Ｃに配置されるコンタクトとパッドは多様な構造に配置できる。
【００３３】
（不揮発性メモリー装置の形成方法）
図４乃至図１０は図２の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。
【００３４】
図１及び図４を参考にすれば、セル領域Ａ、低電圧領域Ｂ及び高電圧領域Ｃを含む半導体基板１０１が提供される。基板に活性領域を画定する素子分離膜１０４が形成される。セル領域Ａには接地選択トランジスター１１０、ストリング選択トランジスター１１１、及び、接地選択トランジスター１１０とストリング選択トランジスター１１１の間に複数のセルトランジスター１１２が形成される。接地選択トランジスター１１０は接地選択ゲートの構造物１１３と該両側の不純物領域即ち、セル不純物領域１１８と接地不純物領域１１６を含む。ストリング選択トランジスター１１１はストリング選択ゲートの構造物１１４と該両側の不純物領域即ち、セル不純物領域１１８とストリング不純物領域１１７を含む。セルトランジスター１１２はセルゲートの構造物１１５と該両側のセル不純物領域１１８を含む。低電圧領域Ｂには低電圧トランジスター１２０が形成される。低電圧トランジスター１２０は基板の上に低電圧ゲート絶縁膜１２２を介して形成された低電圧ゲート１２４と該両側の低電圧不純物領域１２６を含む。高電圧領域Ｃには高電圧トランジスター１３０が形成される。高電圧トランジスター１３０は基板の上に高電圧ゲート絶縁膜１３２を介して形成された高電圧ゲート１３４と該両側の高電圧不純物領域１３６を含む。高電圧ゲート絶縁膜１３２は低電圧ゲート絶縁膜１２２より厚く形成される。
【００３５】
図１及び図５を参考にすれば、基板の上に第１層間絶縁膜１４０を形成した後パターニングしてコンタクトホール１４１、１４３、１４５、１４９が形成される。セル領域Ａには接地不純物領域１１６が露出されるコンタクトホール１４１が形成され、低電圧領域Ｂには低電圧ゲート１２４と低電圧不純物領域１２６が露出されるコンタクトホール１４３、１４５が形成され、高電圧領域Ｃには高電圧ゲート１３４が露出されるコンタクトホール１４９が形成される。
【００３６】
図１及び図６を参考にすれば、コンタクトホール１４１、１４３、１４５、１４９の中に接地不純物領域１１６と接触する共通ソースコンタクト１５１、低電圧不純物領域１２６と接触する第１低電圧コンタクト１５３、低電圧ゲート１３４と接触する第２低電圧コンタクト１５５及び高電圧ゲート１３４と接触する第２高電圧コンタクト１５９が形成される。
【００３７】
共通ソースコンタクト１５１、第１及び第２低電圧コンタクト１５３、１５５と第２高電圧コンタクト１５９は同時に形成される。即ち、薄膜形成工程を実施してコンタクトホール１４１、１４３、１４５、１４９を導電物質、例えば、タングステン及び／又はポリシリコンで詰めた後、第１層間絶縁膜１４０が露出される平坦化工程を実施することによって形成される。
【００３８】
続いて、共通ソースコンタクト１５１の上に共通ソースパッド１６１が形成され、第１低電圧コンタクト１５３及び第２低電圧コンタクト１５５の上に各々第１低電圧パッド１６３と第２低電圧パッド１６５が形成され、第２高電圧コンタクト１５９の上に第２高電圧パッド１６９が形成される。パッド１６１、１６３、１６５、１６９は第１層間絶縁膜１４０の上に導電膜を形成した後、パターニングすることによって形成される。従って、共通ソースパッド１６１、第１及び第２低電圧パッド１６３、１６５、第２高電圧パッド１６９は同じ物質で同時に形成される。パッド１６１、１６３、１６５、１６９は金属物質、例えば、タングステンで形成される。
【００３９】
コンタクト１５１、１５３、１５５、１５９とパッド１６１、１６３、１６５、１６９は同じ物質で形成される場合には、一回の薄膜形成工程を実施した後パターニングすることによって形成される。
【００４０】
図１及び図７を参考にすれば、第１層間絶縁膜１４０の上に第２層間絶縁膜１７０を形成した後エッチング工程を実施してコンタクトホール１７１、１７３、１７５、１７７、１７９が形成される。セル領域Ａには第１及び第２層間絶縁膜１４０、１７０がパターニングされてストリング不純物領域１１７が露出されるコンタクトホール１７１が形成され、低電圧領域Ｂには第２層間絶縁膜１７０がパターニングされて第１及び第２低電圧パッド１６３、１６５が露出されるコンタクトホール１７３、１７５が形成され、高電圧領域Ｃには第１及び第２層間絶縁膜１４０、１７０がパターニングされて高電圧不純物領域１３６が露出されるコンタクトホール１７７と、第２層間絶縁膜１７０がパターニングされて第２高電圧パッド１６９が露出されるコンタクトホール１７９が形成される。第１層間絶縁膜１４０がエッチングされる間に第１及び第２低電圧パッド１６３、１６５と第２高電圧パッド１６９はエッチング阻止膜の役割をする。
【００４１】
図１及び図８を参考にすれば、コンタクトホール１７１、１７３、１７５、１７７、１７９の中にストリング不純物領域１１７と接触するビットラインコンタクト１８１、第１低電圧パッド１６３と接触する第３低電圧コンタクト１８３、第２低電圧パッド１６５と接触する第４低電圧コンタクト１８５、高電圧不純物領域１３６と接触する第１高電圧コンタクト１７７及び第２高電圧パッド１６９と接触する第３高電圧コンタクト１８９が形成される。
【００４２】
ビットラインコンタクト１８１、第３及び第４低電圧コンタクト１８３、１８５と第１及び第３高電圧コンタクト１８７、１８９は同時に形成される。即ち、薄膜形成工程を実施してコンタクトホール１７１、１７３、１７５、１７７、１７９を導電物質、例えば、タングステンで詰めた後第２層間絶縁膜１７０が露出される平坦化工程を実施することによって形成される。
【００４３】
続いて、第２層間絶縁膜１７０の上にモールディング絶縁膜１９０を形成した後パターニングしてセル領域Ａにはビットラインコンタクト１８１が露出される開口部１９１が形成され、低電圧領域Ｂには第３及び第４低電圧コンタクト１８３、１８５が露出される開口部１９３、１９５が形成され、高電圧領域Ｃには第１及び第３高電圧コンタクト１８７、１８９が露出される開口部１９７、１９９が形成される。
【００４４】
図１及び図９を参考にすれば、開口部１９１、１９３、１９５、１９７、１９９の中にビットラインコンタクト１８１と接触するビットライン２１１、第３低電圧コンタクト１８３と接触する第３低電圧パッド２１３、第４低電圧コンタクト１８５と接触する第４低電圧パッド２１５、第１高電圧コンタクト１８７と接触する第１高電圧パッド２１７及び第３高電圧コンタクト１８９と接触する第３高電圧パッド２１９が形成される。
【００４５】
ビットライン２１１、第３及び第４低電圧パッド２１３、２１５と第１及び第３高電圧パッド２１７、２１９は同時に形成される。即ち、薄膜形成工程を実施して開口部を金属物質、例えば、銅で詰めた後モールディング絶縁膜が露出される平坦化工程を実施することによって形成される。
【００４６】
本実施形態では、ダマシン工程を利用してビットライン２１１とパッド２１３、２１５、２１７、２１９が形成されるが、他に導電膜を形成した後これをパターニングすることによってビットラインとパッドを形成しても良い。
【００４７】
図１及び図１０を参考にすれば、モールディング絶縁膜１９０の上に第３層間絶縁膜２２０を形成した後パターニングしてビアホール２２３、２２７が形成される。低電圧領域Ｂには第３低電圧パッド２１３が露出されるビアホール２２３が形成され、高電圧領域Ｃには第１高電圧パッド２１７が露出されるビアホール２２７が形成される。図示されてないが、第４低電圧パッド２１５が露出されるビアホールと第３高電圧パッド２１９が露出されるビアホールが更に形成できる。
【００４８】
また、図１及び図２を参考にすれば、ビアホール２２３、２２７の中に第３低電圧パッド２１３と接触する低電圧ビア２３３と、第１高電圧パッド２１７と接触する高電圧ビア２３７が形成され、低電圧ビア２３３及び低電圧ビア２３７の上に各々低電圧配線２４３及び高電圧配線２４７が形成される。
【００４９】
ビア２３３、２３７及び配線２４３、２４７は金属物質、例えば、アルミニウムでビアホールを詰める導電膜を形成した後パターニングすることによって形成される。即ち、ビア２３３、２３７及び配線２４３、２４７は一回の薄膜形成工程を実施した後パターニングすることによって形成される。
【００５０】
上述した実施形態では、高電圧ゲート１３４の上に第２高電圧コンタクト１５９、第２高電圧パッド１６９、第３高電圧コンタクト１８９及び第３高電圧パッド２１９が形成されるが、他の形に形成できる。例えば、第２高電圧コンタクト１５９と第２高電圧パッド１６９を形成しなくて、第３高電圧コンタクト１８９がゲート電極１３６と接触する様に形成できる。
【００５１】
図１１乃至図１４は図３の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。上述した実施形態に於いて、図４乃至図６から説明された部分は本実施形態にも同一に適用される。
【００５２】
図１及び図１１を参考にすれば、第１層間絶縁膜１４０の上に第２層間絶縁膜１７０を形成した後エッチング工程を実施してコンタクトホール１７１、１７７が形成される。セル領域Ａには第１及び第２層間絶縁膜１４０、１７０がパターニングされてストリング不純物領域１１７が露出されるコンタクトホール１７１が形成され、高電圧領域Ｃには第１及び第２層間絶縁膜１４０、１７０がパターニングされて高電圧不純物領域１３６が露出されるコンタクトホール１７７が形成される。
【００５３】
図１及び図１２を参考にすれば、コンタクトホール１７１、１７７の中にストリング不純物領域１１７と接触するビットラインコンタクト１８１及び高電圧不純物領域１３６と接触する第１高電圧コンタクト１８７が形成される。
【００５４】
ビットラインコンタクト１８１と第１高電圧コンタクト１８７は同時に形成される。即ち、薄膜形成工程を実施してコンタクトホール１７１、１７７を導電物質、例えば、タングステン及び／又はポリシリコンで詰めた後第２層間絶縁膜が露出される平坦化工程を実施することによって形成される。
【００５５】
続いて、第２層間絶縁膜１７０の上にモールディング絶縁膜１９０を形成した後パターニングしてセル領域Ａにはビットラインコンタクト１８１が露出される開口部１９１が形成され、高電圧領域Ｃには第１高電圧コンタクト１８７が露出される開口部１９７が形成される。
【００５６】
図１及び図１３を参考にすれば、開口部１９１、１９７の中にビットラインコンタクト１８１と接触するビットライン２１１及び第１高電圧コンタクト１８７と接触する第１高電圧パッド２１７が形成される。
【００５７】
ビットライン２１１及び第１高電圧パッド２１７は同時に形成される。即ち、ビットライン２１１及び第１高電圧パッド２１７は薄膜形成工程を実施して開口部１９１、１９７を金属物質、例えば、銅で詰めた後モールディング絶縁膜が露出される平坦化工程を実施することによって形成される。
【００５８】
図１及び図１４を参考にすれば、モールディング絶縁膜１９０の上に第３層間絶縁膜２２０を形成した後エッチング工程を実施してビアホール２２３、２２７が形成される。低電圧領域Ｂには第２層間絶縁膜１７０、モールディング絶縁膜１９０及び第３層間絶縁膜２２０がパターニングされて第１低電圧パッド１６３が露出されるビアホール２２３が形成され、高電圧領域Ｃには第３層間絶縁膜２２０がパターニングされて第１高電圧パッド２１７が露出されるビアホール２２７が形成される。第２層間絶縁膜１７０とモールディング絶縁膜１９０がエッチングされる間に第１高電圧パッド２１７はエッチング阻止膜の役割をする。図示されてないが、第２低電圧パッド１６５が露出されるビアホールと第２高電圧パッド１６９が露出されるビアホールが更に形成できる。
【００５９】
また、図１及び図３を参考にすれば、ビアホール２２３、２２７の中に第１低電圧パッド１６３と接触する低電圧ビア２３３と、第１高電圧パッド２１７と接触する高電圧ビア２３７が形成され、低電圧ビア２３３及び高電圧ビア２３７の上に各々低電圧配線２４３及び高電圧配線２４７が形成される。ビア２３３、２３７及び配線２４３、２４７は金属物質、例えば、アルミニウムでビアホールを詰める導電膜を形成した後パターニングすることによって形成される。
【００６０】
本発明の実施形態によると、セル領域に共通ソースコンタクトとビットラインコンタクトが形成される時に低電圧領域と高電圧領域のコンタクトが共に形成されるので製造工程が単純化される。又、セル領域に共通ソースパッド及びビットラインが形成される時に低電圧領域及び高電圧領域にパッドが共に形成される。
【００６１】
又、本発明の実施形態によると、高電圧不純物領域に接触する第１高電圧コンタクトをポリシリコンで形成する場合、金属物質で形成する事より第１高電圧コンタクトは高い耐圧を持つ。従って、高電圧不純物領域の面積を小さくすることができるので、メモリー装置が高集積化できる。
【００６２】
前記本発明に対する具体的な実施形態は本願発明を限定するためのものではなく、説明するためのものである。従って、本発明の範囲は特許請求範囲に記載された内容によって定められる。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施形態による不揮発性メモリー装置の概略的なレイアウト図である。
【図２】本発明の一実施形態による不揮発性メモリー装置を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。
【図３】本発明の他の実施形態による不揮発性メモリー装置を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。
【図４】図２の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。
【図５】図２の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。
【図６】図２の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。
【図７】図２の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。
【図８】図２の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。
【図９】図２の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。
【図１０】図２の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。
【図１１】図３の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。
【図１２】図３の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。
【図１３】図３の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。
【図１４】図３の不揮発性メモリー装置を形成する方法を説明する為の図１のＩ−Ｉ’線、ＩＩ−ＩＩ’線及びＩＩＩ−ＩＩＩ’線による断面図である。
【符号の説明】
【００６４】
Ａ  セル領域
Ｂ  低電圧領域
Ｃ  高電圧領域
１０１  半導体基板  
１１０  接地選択トランジスター
１１１  ストリング選択トランジスター
１１２  セルトランジスター
１２０  低電圧トランジスター
１３０  高電圧トランジスター
１４０  第１層間絶縁膜
１５１  共通ソースコンタクト
１７０  第２層間絶縁膜
１８１  ビットラインコンタクト
２１１  ビットライン
【図１】
2008103733.tif 000003
【図２】
2008103733.tif 000004
【図３】
2008103733.tif 000005
【図４】
2008103733.tif 000006
【図５】
2008103733.tif 000007
【図６】
2008103733.tif 000008
【図７】
2008103733.tif 000009
【図８】
2008103733.tif 000010
【図９】
2008103733.tif 000011
【図１０】
2008103733.tif 000012
【図１１】
2008103733.tif 000013
【図１２】
2008103733.tif 000014
【図１３】
2008103733.tif 000015
【図１４】
2008103733.tif 000016