(57)【要約】【課題】素子終端領域の耐圧を向上させ、素子全体として耐圧を向上させた半導体装置及びその製造方法を提供する。【解決手段】半導体素子が形成される素子領域及び当該素子領域を囲う終端領域を有する半導体装置において、ｎ＋＋型層１と、素子領域においてｎ＋＋型層１上に形成された、不純物濃度がｎ＋＋型層１以下であるｎ＋型層２と、素子領域におけるｎ＋型層２、及び終端領域におけるｎ＋＋型層１に形成された、ｎ型ドリフト層３とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体素子が形成される素子領域及び当該素子領域を囲う終端領域を有する半導体装置において、
第１導電型の第１半導体層と、
前記素子領域において前記第１半導体層上に形成された、第１導電型の第２半導体層と、
前記素子領域における前記第２半導体層上、及び前記終端領域における前記第１半導体層上に形成された、不純物濃度が第２半導体層よりも小さい第１導電型の第３半導体層と、
前記素子領域において、前記第３半導体層の表面に選択的に形成された第２導電型の半導体ベース層と、
前記半導体ベース層の表面に選択的に形成された第１導電型の半導体拡散層と、
前記第１の半導体層に接合するように形成された第１の主電極と、
前記半導体ベース層と前記半導体拡散層に接合するように形成された第２の主電極と、
前記半導体ベース層、前記半導体拡散層、及び前記第３半導体層に接するように絶縁膜を介して形成された制御電極と
を有することを特徴とする半導体装置。
【請求項２】
前記素子領域の前記第３半導体層内に、前記第１半導体層の表面に沿って周期的に配置してなる第２導電型のピラー層を有する
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記終端領域の前記第３半導体層内に、前記第１半導体層の表面に沿って周期的に配置してなる前記第２導電型のピラー層を有し、
当該ピラー層は、前記素子領域よりも前記終端領域において深く形成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記素子領域の間には、配線電極を有する配線領域を有し、
当該配線領域には、前記第１半導体層上に前記第３半導体層が形成され、当該第３半導体層の上に前記半導体ベース層が形成され、当該半導体ベース層に絶縁膜を介して前記配線電極が形成されていることを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
【請求項５】
半導体装置が形成される素子領域及び当該素子領域を囲う終端領域を有する半導体装置を製造するための方法において、
第１導電型の第１半導体層上に、第１導電型の第２半導体層を形成する工程と、
前記第２半導体層の一部に第１導電型或いは第２導電型の不純物をイオン注入する工程と、
前記第２半導体層上に不純物濃度が前記第２半導体層よりも小さい第１導電型の第３半導体層をエピタキシャル成長させることと、前記不純物を熱拡散させることとにより、前記第１半導体層上に前記第２半導体層を介して前記第３半導体層が形成された前記素子領域となる部分、及び前記第１半導体層上に前記第３半導体層が形成された前記終端領域となる部分を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
縦型パワーＭＯＳＦＥＴのオン抵抗は、伝達層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗は、その不純物濃度で決定され、不純物濃度を高くすればオン抵抗を下げることができる。しかし、不純物濃度が高くなると、ドリフト層がベース層と形成するＰＮ接合の耐圧が下がるため、不純物濃度は耐圧に応じて決まる限界以上には上げることができない。このように素子耐圧とオン抵抗との間にはトレードオフの関係が存在する。このトレードオフを改善することは、低消費電力の半導体装置を提供しようとする場合に重要な課題である。このトレードオフには、素子材料により決まる限界が有り、この限界を超えることが低オン抵抗の半導体装置の実現への道である。
【０００３】
この構造において、パワー半導体素子は、ＭＯＳＦＥＴ等が形成される素子領域と、耐圧を保持するため素子領域を囲うように形成される終端領域とを有している。終端領域の耐圧が素子領域の耐圧より低いと、十分なアバランシェ電流が流れる前に終端領域が負性抵抗モードへ入るため、アバランシェ耐量（サステイン状態に入るときのアバランシェ電流値）が低くなる。このため、素子領域の耐圧が終端領域の耐圧より低くなるように設計を行い、素子領域のキャリア排出能力を高め、素子領域の面積割合を大きく保持しつつ、十分大きいアバランシェ電流が流せるパワー半導体装置が望まれている。
【０００４】
特に、スーパージャンクションのＭＯＳＦＥＴ（例えば、特許文献１）においては、ブレイクダウン時点に、ドリフト層の全厚さに亘って電界強度が高くなる。このため、終端の耐圧が低いと、アバランシェ降伏が生じてからのアバランシェ電流と電圧の伸びも小さいうちに破壊に至ってしまい、実使用に耐える耐量が確保できない。
【特許文献１】特開２００６−７３９８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、終端領域の耐圧を向上させ、素子全体として耐圧を向上させた半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る半導体装置は、半導体素子が形成される素子領域及び当該素子領域を囲う終端領域を有する半導体装置において、第１導電型の第１半導体層と、前記素子領域において前記第１半導体層上に形成された、第１導電型の第２半導体層と、前記素子領域における前記第２半導体層上、及び前記終端領域における前記第１半導体層上に形成された、不純物濃度が第２半導体層よりも小さい第１導電型の第３半導体層と、前記素子領域において、前記第３半導体層の表面に選択的に形成された第２導電型の半導体ベース層と、前記半導体ベース層の表面に選択的に形成された第１導電型の半導体拡散層と、前記第１の半導体層に接合するように形成された第１の主電極と、前記半導体ベース層と前記半導体拡散層に接合するように形成された第２の主電極と、前記半導体ベース層、前記半導体拡散層、及び前記第３半導体層に接するように絶縁膜を介して形成された制御電極とを有することを特徴とする。
【０００７】
また、本発明の一態様に係る半導体装置の製造方法は、半導体装置が形成される素子領域及び当該素子領域を囲う終端領域を有する半導体装置を製造するための方法において、第１導電型の第１半導体層上に、第１導電型の第２半導体層を形成する工程と、前記第２半導体層の一部に第１導電型或いは第２導電型の不純物をイオン注入する工程と、前記第２半導体層上に不純物濃度が前記第２半導体層よりも小さい第１導電型の第３半導体層をエピタキシャル成長させることと、前記不純物を熱拡散させることとにより、前記第１半導体層上に前記第２半導体層を介して前記第３半導体層が形成された前記素子領域となる部分、及び前記第１半導体層上に前記第３半導体層が形成された前記終端領域となる部分を形成する工程とを有することを特徴とする。
【発明の効果】
【０００８】
この発明によれば、終端領域の耐圧を向上させ、素子全体として耐圧を向上させた半導体装置及びその製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の一実施形態を、図面を参照して詳細に説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型としたＭＯＳＦＥＴを例にとって説明する。なお、以下において、記載「ｐ＋＋」は、記載「ｐ＋」よりも不純物濃度が大であり、記載「ｐ＋」は、記載「ｐ」よりも不純物濃度が大であることを示す。また、同様に、記載「ｎ＋＋」は、記載「ｎ＋」よりも不純物濃度が大であり、記載「ｎ＋」は、記載「ｎ」よりも不純物濃度が大であることを示す。
【００１０】
［第１実施形態］
図１は、本発明の第１実施形態に係わるパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。図１に示すように、本発明の第１実施形態に係るＭＯＳＦＥＴは、半導体素子が形成される素子領域と、素子領域を囲う終端領域とにより構成されている。なお、本実施形態における素子領域と終端領域の境界は、一例として、後述する最外周のｐ型ベース層４の側面と、その側面に対向するｐ型ガードリング層１６の側面との間であるものとする。
【００１１】
本実施形態に係るＭＯＳＦＥＴは、ドレイン層として機能するｎ＋＋型基板１上に形成されている。そして、終端領域を除く素子領域においては、ｎ＋＋型基板１上に、ｎ＋型層２が形成され、終端領域におけるｎ＋＋型基板１上、及び素子領域におけるｎ＋型層２の上にｎ型ドリフト層３が形成されている。なお、ｎ＋型層２は、素子領域の境界を超えない位置（境界の手前）まで形成されている。
【００１２】
素子領域のｎ型ドリフト層３の表面には、ｐ型ベース層４が選択的に形成され、更にこのｐ型ベース層４の表面には、ｐ＋型コンタクト層５及びｎ型ソース拡散層６が紙面垂直方向を長手方向とするストライプ状に選択的に形成されている。
【００１３】
また、ｎ型ソース拡散層６、ｐ型ベース層４、及びｎ型ドリフト層３の上には、ゲート絶縁膜７を介してゲート電極８が紙面垂直方向を長手方向とするストライプ形状に形成されている。ゲート絶縁膜７及びゲート電極８は、図２に示すように、隣接する２つのｐ型ベース層４に共通に形成されている。
【００１４】
ｐ型ベース層４及びｎ型ソース拡散層６上には、各ＭＯＳＦＥＴに共通のソース電極９が接続されている。ソース電極９は、ゲート絶縁膜７等により、ゲート電極８と絶縁されている。一方、ｎ型ドリフト層３とは反対側のｎ＋＋型基板１の面には、ドレイン電極１０が設けられている。
【００１５】
また、終端領域の端部には、ｐ型フィールドストップ層１２が設けられている。そのｐ型フィールドストップ層１２の表面には、ｎ型フィールドストップ層１３が設けられ、さらにｐ型フィールドストップ層１２及びｎ型フィールドストップ層１３の表面には、ゲート電極８又はソース電極９と接続されたフィールドストップ電極１４が設けられている。
【００１６】
また、複数のｐ型ベース層４のうち最外周のｐ型ベース層の更に外周には、ｐ型ガードリング層１６が形成されており、このｐ型ガードリング層１６の表面には、ｐ＋型コンタクト層１７が形成されている。
【００１７】
上記のように本発明の第１実施形態に係る半導体装置によれば、素子領域のｎ＋＋型基板１の上のみに、ｎ＋型層２が形成されている。換言すると、終端領域のｎ型ドリフト層３は、素子領域よりも厚く形成されている。したがって、素子領域の耐圧を決定すれば、サステイン状態に入るときの終端領域はアバランシェ降伏の閾値に達することはない。そのため、素子領域で流せる限界のアバランシェ電流が、そのまま終端領域で流せるアバランシェ電流の実行値となり、十分な耐圧を確保することができる。よって、半導体装置全体の終端領域の耐圧は、向上する。
【００１８】
仮に、耐圧を超えたバイアスが印可されてブレイクダウンが発生しても、負性抵抗領域に至るまでの電流、電圧の伸びが向上する。なお、終端領域においては、オン抵抗などの特性に影響しないため、ｎ型ドリフト層３を厚くしたとしても、耐圧以外の特性は変化しない。
【００１９】
また、ｎ＋型層２の不純物濃度は、ｎ型ドリフト層３よりも高ければよく、ｎ＋＋型層１の不純物濃度以下であればよい。
【００２０】
また、ｎ＋型層２は、上述したように素子領域の境界を超えないように形成することが条件である。ここで、ｎ＋型層２が、素子領域の境界を超えて形成されると、終端領域の耐圧は小さくなり、終端領域が破壊されることとなる。さらには、ｎ＋型層２の不純物拡散係数等を考慮し、境界から素子領域側に所定距離あけてｎ＋型層２を形成することが、好適である。
【００２１】
次に、図２を参照して、本発明の第１実施形態に係る半導体装置の製造方法の一例を説明する。
【００２２】
先ず、図２（ａ）に示すように、ｎ＋＋型基板１の上にｎ＋型層２をエピタキシャル成長させ、後に素子領域となる表面に、レジスト膜３１を形成する。次に、図２（ｂ）に示すように、ｎ＋型層２の所定深さに、ｐ型不純物となるボロン（Ｂ）３２をイオン注入する。つづいて、図２（ｃ）に示すように、レジスト膜３１を除去し、さらにその表面に、ｎ型ドリフト層３をエピタキシャル成長させる。そして、ｎ＋型層２に注入されたボロン（Ｂ）３２は、ｎ型ドリフト層３の堆積と共に、熱拡散され、終端領域におけるｎ＋型層２のキャリア濃度を低下させる。これにより、図２（ｄ）に示すように、終端領域のｎ＋型層２は、ｎ型ドリフト層３に変化する。
【００２３】
以後、周知のＭＯＳＦＥＴ形成工程を実行して、図１に示すように、ｐ型ベース層４、ｐ＋型コンタクト層５、ｎ型ソース層６、ゲート絶縁膜７、ゲート電極８、ソース電極９、ドレイン電極１０、絶縁膜１１、ｐ型フィールドストップ層１２、ｎ型フィールドストップ層１３、及びフィールドストップ電極１４を形成し、図１に示すような第１実施形態に係る半導体装置が製造される。
【００２４】
次に、図３を参照して、本発明の第１実施形態に係る半導体装置の別の製造方法を説明する。図３（ａ）に示すように、ｎ＋＋型基板１の上にｎ型ドリフト層３をエピタキシャル成長させ、後に終端領域となるｎ型ドリフト層３の表面に、レジスト膜３３を形成する。つづいて、図３（ｂ）に示すように、ｎ型ドリフト層３の所定深さに、ｎ型不純物となるリン（Ｐ）３４をイオン注入する。つづいて、図３（ｃ）に示すように、レジスト膜３３を除去し、さらにその表面に、ｎ型ドリフト層３をエピタキシャル成長させる。そして、ｎ型ドリフト層３に注入されたリン（Ｐ）３４は、ｎ型ドリフト層３の堆積と共に、熱拡散され、素子領域におけるｎ型ドリフト層３のキャリア濃度を向上させる。これにより、図２（ｄ）に示すように、素子領域のｎ型ドリフト層３はｎ＋型層２に変化する。
【００２５】
以後、周知のＭＯＳＦＥＴ形成工程を実行して、図１に示すように、ｐ型ベース層４、ｐ＋型コンタクト層５、ｎ型ソース層６、ゲート絶縁膜７、ゲート電極８、ソース電極９、ドレイン電極１０、絶縁膜１１、ｐ型フィールドストップ層１２、ｎ型フィールドストップ層１３、及びフィールドストップ電極１４を形成し、図１に示すような第１実施形態に係る半導体装置が製造される。
【００２６】
次に、図４を参照して、本発明の第１実施形態に係る半導体装置の別の製造方法を説明する。図４（ａ）に示すように、ｎ＋＋型基板１の上にレジスト膜３３を形成する。つづいて、図４（ｂ）に示すように、フォトリソグラフィ等により、ｎ＋＋型基板１を所定深さまでエッチングし、レジスト膜３３を除去する。つまり、エッチングされることなくｎ＋＋型基板１に残存する凸部として半導体層２’が形成される。つづいて、図４（ｃ）に示すように、ｎ＋＋型基板１の表面にｎ型ドリフト層３を堆積させる。そして、図４（ｄ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）等により、ｎ型ドリフト層３の表面を研磨して、ｎ型ドリフト層３の表面を平坦化する。
【００２７】
以後、周知のＭＯＳＦＥＴ形成工程を実行して、図１に示すように、ｐ型ベース層４、ｐ＋型コンタクト層５、ｎ型ソース層６、ゲート絶縁膜７、ゲート電極８、ソース電極９、ドレイン電極１０、絶縁膜１１、ｐ型フィールドストップ層１２、ｎ型フィールドストップ層１３、及びフィールドストップ電極１４を形成し、図１に示すような第１実施形態に係る半導体装置が製造される。なお、半導体層２’により、終端領域と比較し、素子領域におけるｎ型ドリフト層３は、厚く形成されているので、この半導体層２’は、上述したｎ＋型層２と同様の機能を有する。
【００２８】
［第２実施形態］
次に、図５を参照して、本発明の第２実施形態に係る半導体装置について説明する。なお、第１実施形態と同様の構成は、同一の符号を付し、その説明を省略する。
【００２９】
第２実施形態に係る半導体装置は、第１実施形態と異なり、ｎ型ドリフト層３が形成された領域に、各々のｐ型ベース層４の下方に延びるｐ型ピラー層１５が周期的に形成され、スーパージャンクション構造を構成している。スーパージャンクション構造はｐピラー層とｎピラー層に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎピラー層を通して電流を流すことで、材料限界を超えた低オン抵抗を実現する。耐圧を保持するためには、ｎピラー層とｐピラー層の不純物量を精度良く制御する必要がある。
【００３０】
上記のように、この実施形態のパワーＭＯＳＦＥＴでは、第１実施形態と同様に、ｎ＋型層２により終端領域の耐圧を向上させることができる。また、この形態によれば、上記のように構成されたスーパージャンクション構造により、ＭＯＳＦＥＴの非導通時、空乏層を素子領域において、横方向（素子領域から終端領域に延びる方向）に伸ばし、更に素子領域の耐圧を向上させることが可能となる。
【００３１】
なお、図５に示す例では、ｐ型ピラー層１５は、ｎ＋型層２と接していないが、接するように形成してもよい。また、スーパージャンクション構造により、素子領域の耐圧が向上するので、第１実施形態よりも、ｎ＋型層２を厚く形成する等して、終端領域の耐圧を素子領域よりも高くする構成とされている。
【００３２】
［第３実施形態］
次に、図６を参照して、本発明の第３実施形態に係る半導体装置について説明する。なお、第１実施形態と同様の構成は、同一の符号を付し、その説明を省略する。
【００３３】
第３実施形態に係る半導体装置は、第２実施形態と異なり、終端領域にも、ｐ型ピラー層１５が周期的に形成され、スーパージャンクション構造が構成されている。
【００３４】
上記のように、この実施形態のパワーＭＯＳＦＥＴでは、第１実施形態と同様に、ｎ＋型層２により、終端領域の耐圧を向上させることができる。また、第３実施形態に係るパワーＭＯＳＦＥＴでは、上記のように構成されたスーパージャンクション構造により、第２実施形態と比較して、ｐ型ピラー層１５による空乏層を、素子領域の端部で縮小させることなく、終端領域まで延ばすことが可能となる。したがって、素子領域及び終端領域の耐圧を向上させることができる。
【００３５】
［第４実施形態］
次に、図７を参照して、本発明の第４実施形態に係る半導体装置について説明する。なお、第３実施形態と同様の構成は、同一の符号を付し、その説明を省略する。
【００３６】
第４実施形態に係る半導体装置は、第３実施形態と異なり、終端領域に形成されたｐ型ピラー層１５は、素子領域よりも深く形成されている。
【００３７】
上記のように、この実施形態のパワーＭＯＳＦＥＴでは、第１実施形態と同様にｎ＋型層２により、終端領域の耐圧を向上させることができる。また、第４実施形態に係るパワーＭＯＳＦＥＴでは、終端領域に形成されたｐ型ピラー層１５は、素子領域よりも深く形成されている。したがって、終端領域において、深さ方向に亘って、さらに空乏層を広範囲に形成することが可能となる。よって、終端領域の耐圧をさらに向上させることができる。
【００３８】
［第５実施形態］
次に、図８を参照して、本発明の第５実施形態に係る半導体装置について説明する。なお、第４実施形態と同様の構成は、同一の符号を付し、その説明を省略する。
【００３９】
第５実施形態に係る半導体装置は、第４実施形態と異なり、ｐ型ガードリング層１６よりも外周側のｎ型ドリフト層３の表面に、ｐ型リサーフ層１８が設けられている。なお、ｐ型リサーフ層１８は、ｐ型ベース層４よりも深く形成されている。
【００４０】
また、終端領域の表面に形成された絶縁膜１１中には、フィールドプレート電極１９が設けられ、そのフィールドプレート電極１９に接続するゲート電極２０が設けられている。このゲート電極２０は、上述したゲート電極８に電気的に接続されている。
【００４１】
ここで、このｐ型ガードリング層１６、ｐ＋型コンタクト層１７、及びｐ型リサーフ層１８は、好ましくはｐ型ベース層４よりも大きい不純物濃度を有するものとされる。通常、ｐ型ベース層４の不純物濃度は、ゲート閾値電圧により決められる。しかし、素子領域外周に形成されるｐ型ガードリング層１６、ｐ＋型コンタクト層１７及びｐ型リサーフ層１８は、ゲート閾値電圧には無関係なため、その不純物濃度を自由に決定することができる。
【００４２】
上記のように、この実施形態のパワーＭＯＳＦＥＴでは、第１実施形態と同様にｎ＋型層２により、終端領域の耐圧を向上させることができる。
【００４３】
また、例えば、ゲート電極８同士の間隔、及びｐ型ベース層４同士の間隔を小さくすると共に、ｐ型ベース層４の接合深さを小さく形成する場合、素子領域の端部に電界が集中することになる。そこで、第５実施形態に係るパワーＭＯＳＦＥＴによれば、ｐ型ガードリング層１１及びｐ＋型コンタクト層１７に加え、更にｐ型リサーフ層１８を設けているので、素子領域の端部における電界集中を緩和することができる。
【００４４】
また、第５実施形態に係るパワーＭＯＳＦＥＴは、絶縁膜１１の上面に形成されたフィールドプレート電極１９により、電界集中の緩和を促すことも可能とされている。
【００４５】
［第６実施形態］
次に、図９を参照して、本発明の第６実施形態に係る半導体装置について説明する。なお、第５実施形態と同様の構成は、同一の符号を付し、その説明を省略する。図９は、第６実施形態に係る半導体装置の素子領域の概略側面図である。なお、図９は素子領域のみを示しているが、第６実施形態に係る半導体装置も第１〜第５実施形態と同様に、終端領域を有している。
【００４６】
第６実施形態に係る半導体装置は、第１〜第５実施形態の構成に加え、素子領域の間に配線領域を設けている。配線領域のｎ＋＋型基板上には、ｎ＋型層２が設けられておらず、直接ｎ型ドリフト層３が形成されている。ｎ型ドリフト層３の表面には、ｐ型ベース層２１が設けられている。ｐ型ベース層２１のさらに表面には、ｐ＋型コンタクト層２２が形成されている。ｐ＋型コンタクト層２２の表面には、ゲート絶縁膜（ゲートパッド）２３を介して、ゲート配線電極２４が設けられている。なお、ゲート絶縁膜２３は、ソース電極９に接するように形成され、ゲート配線電極２４は、ソース電極９と接しないように形成されている。
【００４７】
ここで、配線領域においては、終端領域と同じように、ｐ型ベース層２１とｎ型ドリフト層３とによって広いｐ／ｎジャンクション構造によるダイオードが形成されている。すなわち、配線領域は、終端領域と同様にダイオードとしての耐圧が存在する。また、ゲート絶縁膜２３が設けられているので、ｐ＋型コンタクト層２２の上部にソースコンタクトを形成することができない。つまり、素子領域のように多数のソースコンタクトを形成し、積極的にキャリアを排出する構造となっていない。したがって、十分な耐圧がない場合、広い領域を有する配線領域のｎ型ドリフト層３の中でアバランシェ電流が発生すると、ゲート絶縁膜２３とゲート絶縁膜７との間のソース電極９に形成されるソースコンタクトにキャリアが集中し、配線領域は破壊に至る。
【００４８】
そこで、上記のように、この実施形態のパワーＭＯＳＦＥＴでは、配線領域において、ｎ＋＋型層１上にｎ＋型層２を形成していないので、その耐圧が高くなり、破壊を招く恐れはない。また、第１実施形態と同様に、ｎ＋型層２により終端領域の耐圧を向上させることができる。また、この形態によれば、上記のように構成されたスーパージャンクション構造により、ＭＯＳＦＥＴの非導通時、空乏層を素子領域において、横方向（素子領域から終端領域に延びる方向）に伸ばし、更に素子領域の耐圧を向上させることが可能となる。
【００４９】
なお、図９に示す例では、ｐ型ピラー層１５は、ｎ＋型層２と接していないが、接するように形成してもよい。また、スーパージャンクション構造により、素子領域の耐圧が向上するので、第１実施形態よりも、ｎ＋型層２を厚く形成する等して、終端領域の耐圧を素子領域よりも高くする構成とされている。
【００５０】
以上、本発明の第１乃至第６実施形態を説明したが、この発明は、上記実施形態に限定されるものではない。例えば、第１の導電型をｎ型、第２の導電型をｐ型として説明をしたが、第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。また例えば、ＭＯＳＦＥＴのゲート部やスーパージャンクション構造の平面パターンは、ストライプ状（図１０）に限らず、格子状（図１１）や千鳥状に形成してもよい。
【００５１】
また、第５実施形態の構成であるｐ型リサーフ層１８、及びフィールドプレート電極１９は、第５実施形態に限られず、その他、第１〜第４及び第６の各実施形態にも適応できる。
【００５２】
また、半導体装置としてプレーナ型のＭＯＳＦＥＴを説明したが、半導体装置としては、例えば、ｐ型ベース層に沿って形成したトレンチに絶縁膜を介してゲート電極を埋め込んだ、いわゆるトレンチゲート型のＭＯＳＦＥＴであってもよい。また、ＭＯＳＦＥＴに限られることはなく、ＩＧＢＴなどであってもよい。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１実施形態に係る半導体装置の概略側面図である。
【図２】本発明の第１実施形態に係る半導体装置の第１の製造方法の一例を説明する図である。
【図３】本発明の第１実施形態に係る半導体装置の製造方法の別の一例を説明する図である。
【図４】本発明の第１実施形態に係る半導体装置の製造方法の別の一例を説明する図である。
【図５】本発明の第２実施形態に係る半導体装置の概略側面図である。
【図６】本発明の第３実施形態に係る半導体装置の概略側面図である。
【図７】本発明の第４実施形態に係る半導体装置の概略側面図である。
【図８】本発明の第５実施形態に係る半導体装置の概略側面図である。
【図９】本発明の第６実施形態に係る半導体装置の素子領域の概略側面図である。
【図１０】本発明のスーパージャンクション構造の平面パターンを示す図である。
【図１１】本発明のスーパージャンクション構造の平面パターンを示す図である。
【符号の説明】
【００５４】
１…ｎ＋＋型基板、２…ｎ＋型層、３…ｎ型ドリフト層、４…ｐ型ベース層、５…ｐ＋型コンタクト層、６…ｎ型ソース拡散層、７…ゲート絶縁膜、８…ゲート電極、９…ソース電極、１０…ドレイン電極、１１…絶縁膜、１２…ｐ型フィールドストップ層、１３…ｎ型フィールドストップ層、１４…フィールドストップ電極、１５，１５’…ｐ型ピラー層、１６…ｐ型ガードリング層、１７…ｐ＋型コンタクト層、１８…リサーフ層、１９…フィールドプレート電極、２０…電極、２１…ｐ型ベース層、２２…ｐ＋型コンタクト層、２３…ゲート絶縁膜、２４…ゲート配線電極、３１，３３…レジスト膜、３２…ボロン（Ｂ）、３４…リン（Ｐ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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