(57)【要約】【課題】容量素子のキャパシタ膜を、少なくともＳｒ及びＯを含有するペロブスカイト構造の誘電体材料から形成することにより、更なる大容量化を実現するも、長期間に亘る低リーク電流を達成する。【解決手段】容量素子におけるキャパシタ膜であるＢＳＴ薄膜について、その表面から深さ２．５ｎｍまでの部位（厚みが２．５ｎｍの表層部位）において２種の化学的状態Ｓｒ（Ｉ）及びＳｒ（ＩＩ）が存在し、Ｓｒ（Ｉ）の平均濃度をＡＣ（Ｉ）、Ｓｒ（ＩＩ）の平均濃度をＡＣ（ＩＩ）として、Ｒ＝ＡＣ（ＩＩ）／ＡＣ（Ｉ）とした場合、０＜Ｒ≦０．３、更に好ましくは０＜Ｒ≦０．１となるように調節し、キャパシタ膜を形成する。【選択図】図３
2008078605.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上方において、下部電極と上部電極によりキャパシタ膜を挟持してなる容量素子と
を含み、
前記キャパシタ膜は、ＡＢＯ3のペロブスカイト構造の誘電体材料からなり、その最表面における結晶構造がＢＯ2終端面とされてなることを特徴とする電子デバイス。
【請求項２】
前記キャパシタ膜を構成するＡＢＯ3は、Ｂ元素がＴｉ又はＺｒであることを特徴とする請求項１に記載の電子デバイス。
【請求項３】
基板と、
前記基板の上方において、下部電極と上部電極によりキャパシタ膜を挟持してなる容量素子と
を含み、
前記キャパシタ膜は、少なくともストロンチウム（Ｓｒ）及び酸素（Ｏ）を含有する誘電体材料からなり、その表面から５ｎｍ以内の深さの表層部分に、結合エネルギーの異なる２種の状態であり、結合エネルギーが低いＳｒであるＳｒ（Ｉ）と、結合エネルギーがＳｒ（Ｉ）よりも高いＳｒ（ＩＩ）とを含有しており、
前記表層部分におけるＳｒ（Ｉ）の平均濃度をＡＣ（Ｉ）、前記表層部分におけるＳｒ（ＩＩ）の平均濃度をＡＣ（ＩＩ）として、
Ｒ＝ＡＣ（ＩＩ）／ＡＣ（Ｉ）
とした場合、
０＜Ｒ≦０．３
とされていることを特徴とする電子デバイス。
【請求項４】
前記キャパシタ膜の前記Ｒの値について、
０＜Ｒ≦０．１
とされていることを特徴とする請求項３に記載の電子デバイス。
【請求項５】
前記キャパシタ膜は、ＳｒＴｉＯ3，（Ｂａ，Ｓｒ）ＴｉＯ3，ＳｒＺｒＯ3，（Ｂａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ3から選ばれた１種からなることを特徴とする請求項３又は４に記載の電子デバイス。
【請求項６】
基板と、
前記基板の上方において、下部電極と上部電極によりキャパシタ膜を挟持してなる容量素子と
を含む電子デバイスの製造方法であって、
前記キャパシタ膜を形成するに際して、
前記下部電極上に、ＡＢＯ3のペロブスカイト構造の誘電体材料を堆積する工程と、
堆積された前記誘電体材料の最表面における結晶構造がＢＯ2終端面となるように、前記最表面の状態を制御する工程と
を含むことを特徴とする電子デバイスの製造方法。
【請求項７】
前記キャパシタ膜を構成するＡＢＯ3は、Ｂ元素がＴｉ又はＺｒであることを特徴とする請求項６に記載の電子デバイスの製造方法。
【請求項８】
前記最表面の状態を制御する工程では、堆積された前記誘電体材料を、酸素を含有する雰囲気下において１００℃〜９００℃の範囲内の温度でアニール処理することにより、前記制御を行うことを特徴とする請求項６又は７に記載の電子デバイスの製造方法。
【請求項９】
基板と、
前記基板の上方において、下部電極と上部電極によりキャパシタ膜を挟持してなる容量素子と
を含む電子デバイスの製造方法であって、
前記キャパシタ膜を形成するに際して、
前記下部電極上に、少なくともストロンチウム（Ｓｒ）及び酸素（Ｏ）を含有する誘電体材料を堆積する工程と、
堆積された前記誘電体材料の表面から５ｎｍ以内の深さの領域における表層部分に、結合エネルギーの異なる２種の状態であり、結合エネルギーが低いＳｒであるＳｒ（Ｉ）と、結合エネルギーがＳｒ（Ｉ）よりも高いＳｒ（ＩＩ）とを含有し、前記表層部分におけるＳｒ（Ｉ）の平均濃度をＡＣ（Ｉ）、前記表層部分におけるＳｒ（ＩＩ）の平均濃度をＡＣ（ＩＩ）として、
Ｒ＝ＡＣ（ＩＩ）／ＡＣ（Ｉ）
とした場合、
０＜Ｒ≦０．３
となるように、前記表層部分の状態を制御する工程と
を含むことを特徴とする電子デバイスの製造方法。
【請求項１０】
前記表層部分の状態を制御する工程では、堆積された前記誘電体材料を、酸素を含有する雰囲気下において１００℃〜９００℃の範囲内の温度でアニール処理することにより、前記制御を行うことを特徴とする請求項９に記載の電子デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子を備えた電子デバイス及びその製造方法に関し、特に、高誘電率膜や強誘電体膜をキャパシタ誘電体膜に用いる容量素子を備えた電子デバイスに関する。
【背景技術】
【０００２】
近時では、半導体装置に代表される電子デバイスに用いられる容量素子は、電源バスライン間の結合によって生じる電圧ノイズや電圧変動を抑制するためのデカップリングキャパシタ、ＤＲＡＭやＦｅＲＡＭなどの半導体記憶装置の蓄積容量、マイクロ波素子に用いられる能動可変素子等として、電子デバイスの分野において様々な用途に用いられている。
【０００３】
容量素子のキャパシタ膜材料としては、特許文献１，２のように、例えばＳｒＴｉＯ3（ＳＴＯ）や（Ｂａ，Ｓｒ）ＴｉＯ3（ＢＳＴ）のような、少なくともＳｒ及びＯを含有するペロブスカイト構造（組成式：ＡＢＯ3）の高誘電率・強誘電率の材料が注目されている。
【０００４】
【特許文献１】特開平８−２２７９８０号公報
【特許文献２】特開２０００−５８７９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記したようなペロブスカイト構造の誘電体材料からなるキャパシタ膜を有する容量素子を備えた電子デバイスでは、大容量や低リーク電流、長寿命等、種々の特性の向上が要求される。
しかしながら、ペロブスカイト構造を有する誘電体膜は、その特性に膜の配向方向が強く関係しており、ある特性（例えば容量値の電圧可変性）を最適化するために膜の配向方向を選択すると、他の特性（例えばリーク電流特性）を犠牲にせざるを得なかった。
【０００６】
また、あるアプリケーションに特化して容量素子の最適化を行った場合であっても、更なるデバイス特性の向上を図るためには、他の面から容量素子の特性を向上する必要がある。このため、各面における種々の特性を同時に向上し得る構造が望まれていた。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、ＡＢＯ3のペロブスカイト構造の誘電体材料からなるキャパシタ膜を備えた容量素子において、更なる大容量化を実現するも、長期間に亘る低リーク電流を達成することを可能とし、種々の特性を同時に向上させ得る容量素子を備えた信頼性の高い電子デバイス及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の電子デバイスは、基板と、前記基板の上方において、下部電極と上部電極によりキャパシタ膜を挟持してなる容量素子とを含み、前記キャパシタ膜は、ＡＢＯ3のペロブスカイト構造の誘電体材料からなり、その最表面における結晶構造がＢＯ2終端面とされてなる。
【０００９】
本発明の電子デバイスは、基板と、前記基板の上方において、下部電極と上部電極によりキャパシタ膜を挟持してなる容量素子とを含み、前記キャパシタ膜は、少なくともストロンチウム（Ｓｒ）及び酸素（Ｏ）を含有する誘電体材料からなり、その表面から５ｎｍ以内の深さの領域における表層部分に、結合エネルギーの異なる２種の状態のＳｒであるＳｒ（Ｉ）及びＳｒ（ＩＩ）を含有しており、前記表層部分におけるＳｒ（Ｉ）の平均濃度をＡＣ（Ｉ）、前記表層部分におけるＳｒ（ＩＩ）の平均濃度をＡＣ（ＩＩ）として、
Ｒ＝ＡＣ（ＩＩ）／ＡＣ（Ｉ）とした場合、
０＜Ｒ≦０．３
とされている。
【００１０】
基板と、前記基板の上方において、下部電極と上部電極によりキャパシタ膜を挟持してなる容量素子とを含む電子デバイスの製造方法であって、前記キャパシタ膜を形成するに際して、前記下部電極上に、ＡＢＯ3のペロブスカイト構造の誘電体材料を堆積する工程と、堆積された前記誘電体材料の最表面における結晶構造がＢＯ2終端面となるように、前記最表面の状態を制御する工程とを含む。
【００１１】
本発明の電子デバイスの製造方法は、基板と、前記基板の上方において、下部電極と上部電極によりキャパシタ膜を挟持してなる容量素子とを含む電子デバイスの製造方法であって、前記キャパシタ膜を形成するに際して、前記下部電極上に、少なくともストロンチウム（Ｓｒ）及び酸素（Ｏ）を含有する誘電体材料を堆積する工程と、堆積された前記誘電体材料の表面から５ｎｍ以内の深さの領域における表層部分に、結合エネルギーの異なる２種の状態のＳｒであるＳｒ（Ｉ）及びＳｒ（ＩＩ）が含有され、前記表層部分におけるＳｒ（Ｉ）の平均濃度をＡＣ（Ｉ）、前記表層部分におけるＳｒ（ＩＩ）の平均濃度をＡＣ（ＩＩ）として、
Ｒ＝ＡＣ（ＩＩ）／ＡＣ（Ｉ）
とした場合、
０＜Ｒ≦０．３
となるように、前記表層部分の状態を制御する工程とを含む。
【発明の効果】
【００１２】
本発明によれば、ＡＢＯ3のペロブスカイト構造の誘電体材料からなるキャパシタ膜を備えた容量素子において、更なる大容量化を実現するも、長期間に亘る低リーク電流を達成することを可能とし、種々の特性を同時に向上させ得る容量素子を備えた信頼性の高い電子デバイスを実現することができる。
【発明を実施するための最良の形態】
【００１３】
−本発明の基本骨子−
初めに、本発明者は、容量素子のキャパシタにおけるキャパシタ膜の誘電体材料として、ＡＢＯ3のペロブスカイト構造で少なくともＡサイトにＳｒを含有する誘電体材料を採用し、更なる大容量化を実現することを前提として、しかも長期間に亘る低リーク電流を達成することを可能すべく、当該キャパシタ膜の表面状態に着目した。
【００１４】
当該キャパシタ膜の表面状態を調べる手法として、飛散角度を可変としたＸ線光電子分光分析装置（ＡＲＸＰＳ：Angle Resolved ＸＰＳ）を用いる。このＡＲＸＰＳでは、図１に示すように、飛散角度を種々に調節して、放出された光電子を検知する。ＡＲＸＰＳでは、飛散角度を調節することにより、光電子の放出される部位の深さを制御することができる。例えばＢＳＴ薄膜をサンプルとした場合、飛散角度を３０°に調節すると光電子の放出される部位の深さは約１．５ｎｍ、飛散角度を９０°に調節すると光電子の放出される部位の深さは約３．０ｎｍとなる。このＡＲＸＰＳを用いた測定により、サンプルであるＢＳＴ薄膜の表層部位における、陽イオンであるＢａ，Ｓｒ，Ｔｉの化学的状態及び濃度を検知することができる。
【００１５】
ＡＲＸＰＳによりＢＳＴ薄膜の表面状態を調べた結果を図２に示す。図２では、光電子の放出される部位の深さが５ｎｍ以内、ここでは２．５ｎｍ以内となるように飛散角度を調節（具体的には１０°）した。
図示のように、Ｓｒの３ｄ軌道のスペクトル（Ｓｒ３ｄスペクトル）が得られた。詳細には、ＢＳＴ薄膜の表層部位において、結合エネルギーの異なる２種の化学的状態のＳｒが存在していることが確認された。以下、これらの化学的状態をＳｒ（Ｉ）及びＳｒ（ＩＩ）と呼ぶ。
【００１６】
詳細には、Ｓｒ（Ｉ）に対応する、結合エネルギーが約１３３ｅＶ（ＳｒIb）及び約１３５ｅＶ（ＳｒIa）におけるスピン軌道分離は、Ｓｒのペロブスカイト構造に起因して生じている。一方、Ｓｒ（ＩＩ）に対応する、結合エネルギーが約１３４ｅＶ（ＳｒIIb）及び約１３６ｅＶ（ＳｒIIa）のＳｒ（Ｉ）よりも高値におけるスピン軌道分離が存在することが判る。
【００１７】
本発明では、ＳＴＯやＢＳＴ等の薄膜において、表層部位でＳｒ（Ｉ）及びＳｒ（ＩＩ）の双方の化学的状態を混在化させることが可能であることを利用して、容量素子における種々の特性を同時に向上させる。
【００１８】
図３は、容量素子において、キャパシタ膜であるＢＳＴ薄膜の表層部位におけるＳｒ（Ｉ）とＳｒ（ＩＩ）との存在割合を変えたときの、印加電圧と電流密度との関係を示す特性図である。
同図において、Ｓｒ（Ｉ）とＳｒ（ＩＩ）との存在割合は、ＢＳＴ薄膜の表面から深さ５ｎｍ以内の領域、ここでは２．５ｎｍまでの部位（厚みが２．５ｎｍの表層部位）におけるＳｒ（Ｉ）の平均濃度をＡＣ（Ｉ）、Ｓｒ（ＩＩ）の平均濃度をＡＣ（ＩＩ）として、以下の（１）式で定義されるＲ値とする。
Ｒ＝ＡＣ（ＩＩ）／ＡＣ（Ｉ）・・・（１）
【００１９】
図３に示すように、Ｒ＝１．２の場合に比較して、Ｒ＝０．３２以下の場合でリーク電流の明確な改善結果が見られ、Ｒ＝０．１３，０．０３の場合ではリーク電流が大幅に低減していることが判る。本発明では、Ｒ値の誤差等を考慮して、
０＜Ｒ≦０．３、更に好ましくは０＜Ｒ≦０．１
とすることを提示する。ここで、Ｓｒ（ＩＩ）の結合エネルギーとＳｒ（Ｉ）の結合エネルギーとの差は、０．７ｅＶ〜１．３ｅＶの範囲内の値であるが望ましい。
【００２０】
上記のようにＲ値を制御するには、以下の（１）〜（３）の工程を順次行うことが有効である。
（１）キャパシタ膜（例えばＳＴＯ薄膜又はＢＳＴ薄膜等）を、水に１分間程度浸漬させる。
（２）キャパシタ膜を、硝酸に所定時間浸漬させる。
（３）キャパシタ膜を、例えば１atmの酸素（Ｏ2）雰囲気下において１００℃〜９００℃、好ましくは３００℃〜８５０℃の範囲内の温度（例えば４５０℃程度）で１時間程度アニール処理する。
【００２１】
上記の（１）〜（３）の手法を用いた場合において、（２）の工程の硝酸浸漬時間とＲ値との関係について調べた。実験結果を図４に示す。
図示のように、硝酸浸漬時間を５秒間程度とすることでＲ＝０．３が得られ、硝酸浸漬時間を延長することでＲ値は漸次低減し、１８０秒間程度とすることでＲ＝０．０３が達成される。
【００２２】
更に本発明者は、上記の結果を、ＡＢＯ3で示されるペロブスカイト構造の誘電体材料へ一般化すべく考察を重ね、更なる大容量化と共に容量値の電圧可変性やリーク電流特性等のキャパシタ特性を同時に向上させ得る主要因が、キャパシタ膜の最表面における結晶構造にあることに想到した。
【００２３】
ペロブスカイト構造の誘電体材料からなるキャパシタ膜を備えた容量素子において、キャパシタ特性を劣化させる主原因としては、キャパシタ膜の水分による劣化がある。特に、例えば１ｎｍ〜１０００ｎｍ程度の薄いキャパシタ膜では、その表層（当該キャパシタ膜の上部電極側の表層）における水分の浸入は、キャパシタ特性にとって致命的である。
【００２４】
ＡＢＯ3で示されるペロブスカイト構造の誘電体膜の最表面は、図５に示すように、ＡＯで終端する最表面（ＡＯ終端面）の状態と、ＢＯ2で終端する最表面（ＢＯ2終端面）の状態との２種類の状態を採り得る。一般的に堆積された直後の当該誘電体材料（as depo）では、両状態が混在した形態を採る。これら２種類の状態は、上記したＡＲＸＰＳにより識別することができる。
【００２５】
ここで、当該誘電体材料として（Ｂａ，Ｓｒ）ＴｉＯ3（ＢＳＴ）を用いる場合を例示する。
図６に、ＢＳＴにおいて、飛散角度を１０°に調節した場合におけるＢａの３ｄ軌道のスペクトル（Ｂａ３ｄスペクトル）、及びＳｒの３ｄ軌道のスペクトル（Ｓｒ３ｄスペクトル ）を示す。
【００２６】
Ｂａ３ｄスペクトル及びＳｒ３ｄスペクトルにおいて、それぞれピーク位置の異なる２種類のスピン軌道を示す低結合エネルギー状態のＢａ及びＳｒ（Ｂａ（Ｉ），Ｓｒ（Ｉ））が確認される。Ｂａ（Ｉ），Ｓｒ（Ｉ）は、ペロブスカイト相において、Ｂａ及びＳｒに１２個の酸素原子（Ｏ）が配位する状態と等価であり、ＢＯ2終端面（ここではＴｉＯ2終端面）が形成されたときのＢａ及びＳｒの状態を表す。他方、Ｂａ（Ｉ），Ｓｒ（Ｉ）よりも高結合エネルギー状態のＢａ及びＳｒ（Ｂａ（ＩＩ），Ｓｒ（ＩＩ））はＡＯ終端面が形成されたときのＢａ及びＳｒの状態を表す。
【００２７】
当該誘電体膜に水処理を施したところ、図示のように、Ｂａ（ＩＩ），Ｓｒ（ＩＩ）が殆ど消失し、ほぼＢａ（Ｉ），Ｓｒ（Ｉ）の状態のみとなった。これは上記の例で言えば（１）式のＲ値が極めて大きくなったことと等価であり、ＡＯ終端面のＢａ及びＳｒと水（Ｈ2Ｏ）との間で化学反応は生じたものと考えられる。更に、当該誘電体膜に水処理の後に酸素雰囲気中で４５０℃のアニール処理を行った場合では、再びＢａ（ＩＩ），Ｓｒ（ＩＩ）が多くなり、これらとＢａ（Ｉ），Ｓｒ（Ｉ）との混在状態が認められた。これは上記の例で言えばＲ値が小さくなり、キャパシタ特性が向上することを意味する。
【００２８】
図７に、飛散角度を３０°に調節した場合におけるＡＲＸＰＳによる炭素（Ｃ）の１ｓ軌道のスペクトル（Ｃ１ｓスペクトル）及び酸素（Ｏ）の１ｓ軌道のスペクトル（Ｏ１ｓスペクトル）を示す。
図７において、Ｏ１ｓスペクトルにおける結合エネルギーが５３１ｅＶの状態と、Ｃ１ｓスペクトルにおける結合エネルギーが２８８ｅＶの状態とは、Ｂａ及びＳｒの水酸基及び／又は炭酸塩の形態を示している。
【００２９】
図８に、飛散角度を３０°に調節した場合におけるＡＲＸＰＳによるＴｉＯ2終端面におけるＴｉの２ｐ軌道のスペクトル（Ｔｉ２ｐスペクトル））を示す。
図示のように、誘電体材料の堆積直後、水処理を施した場合、硝酸処理及び水処理を施した場合、硝酸処理及び水処理を施した後、酸素雰囲気中で４５０℃のアニール処理を行った場合のそれぞれにおいて、Ｔｉ２ｐスペクトルには変化が見られなかった。このことは、最表面がＴｉＯ2終端面とされた誘電体膜では、水処理の影響を受けることがない。即ち、最表面がＡＯ終端面とされた誘電体膜では水分の影響を大きく受けるのに対して、最表面がＴｉＯ2終端面とされた誘電体膜では、水分に対する化学的状態が極めて安定であることが判る。
【００３０】
以上より、本発明では、ＳＴＯやＢＳＴ等のペロブスカイト構造のキャパシタ膜において、その最表面における結晶構造がＢＯ2終端面とされてなるキャパシタ膜を提示する。これは、言わばＲ値を用いた上記の議論を一般化させたものであり、理想化した状態としては、Ｒ＝０がキャパシタ膜の最表面が全てＢＯ2終端面とされた場合に相当するものと考えられる。このように、最表面全体におけるＡＯ終端面に対するＢＯ2終端面の割合を可及的に大きくなるように制御することにより、キャパシタ膜の水分による劣化を抑止し、ひいては、大容量化の実現とともに長期間に亘る低リーク電流を達成することを可能とし、種々の特性を同時に向上させ得る容量素子を備えた信頼性の高い電子デバイスを実現することができる。
【００３１】
上記のようにキャパシタ膜の最表面を制御するには、以下の（１），（２）の工程を順次行うことが有効である。当該処理により、当該最表面におけるをＢＯ2終端面の割合を可及的に大きくすることができる。
（１）キャパシタ膜（例えばＳＴＯ薄膜又はＢＳＴ薄膜等）を、例えばフッ酸（ＨＦ）緩衝液により化学洗浄する。
（２）ＢＳＴ薄膜を、例えば１atmの酸素（Ｏ2）雰囲気下において１００℃〜９００℃、好ましくは３００℃〜８５０℃の範囲内の温度（例えば４５０℃程度）で例えば１時間程度アニール処理する。
【００３２】
−本発明を適用した具体的な実施形態−
上記した本発明の基本骨子を踏まえ、本発明を適用した具体的な諸実施形態について説明する。以下の各実施形態では、電子デバイスとして、いわゆるスタック型（容量素子において、下部電極の下方及び上部電極の上方でそれぞれ電気的接続がとられる構造）の容量素子を備えて各メモリセルが構成され、複数のメモリセルが例えばマトリクス状に配設されてなる半導体メモリを例示する。以下の各実施形態では、説明の便宜上、半導体メモリのメモリセルの構成をその製造方法と共に説明する。
【００３３】
（第１の実施形態）
図９〜図１３は、第１の実施形態によるスタック型の半導体メモリの製造方法を工程順に示す概略断面図である。
【００３４】
先ず、図９（ａ）に示すように、シリコン半導体基板１０上に選択トランジスタとして機能するＭＯＳトランジスタ２０を形成する。
詳細には、シリコン半導体基板１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。ここで、シリコン半導体基板の代わりに、Ｇｅ基板、ＳｉＧｅ基板、ＧａＡｓ基板、ＩｎＡｓ基板、ＩｎＰ基板、又はその他のＩＩＩ／Ｖ族の化合物半導体基板を用いても良い。また、シリコン半導体基板の代わりに、所定の基板（例えば絶縁基板）上にＳｉ層、Ｇｅ層、ＳｉＧｅ層、ＧａＡｓ層、ＩｎＡｓ層、ＩｎＰ層、又はその他のＩＩＩ／Ｖ族の化合物半導体層を形成するようにしても良い。
【００３５】
次に、素子活性領域に不純物、ここでは例えばＰ型不純物であるホウ素（Ｂ+）を例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１２を形成する。
【００３６】
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１３上にゲート電極１４をパターン形成する。このとき同時に、ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５がパターン形成される。
【００３７】
次に、キャップ膜１５をマスクとして素子活性領域に不純物、ここではＮ型不純物である砒素（Ａｓ+）を例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１６を形成する。
【００３８】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。
【００３９】
次に、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして素子活性領域に不純物、ここではＮ型不純物であるリン（Ｐ+）をＬＤＤ領域１６よりも不純物濃度が高くなる条件でイオン注入し、ＬＤＤ領域１６と重畳されるソース／ドレイン領域１８を形成して、ＭＯＳトランジスタ２０を完成させる。
【００４０】
続いて、図９（ｂ）に示すように、ＭＯＳトランジスタ２０の保護膜２１、及び層間絶縁膜２２を順次形成する。
詳細には、ＭＯＳトランジスタ２０を覆うように、保護膜２１、及び層間絶縁膜２２を順次形成する。ここで、保護膜２１としては、シリコン窒化膜を材料とし、ＣＶＤ法により膜厚１３０ｎｍ程度に堆積する。層間絶縁膜２２としては、例えばプラズマＴＥＯＳ膜(膜厚１３００ｎｍ程度)を形成し、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。
【００４１】
続いて、図９（ｃ）に示すように、ＭＯＳトランジスタ２０のソース／ドレイン領域１８と接続される導電プラグ１９Ａ，１９Ｂを形成する。
詳細には、先ず、各ソース／ドレイン領域１８をエッチングストッパーとして、当該各ソース／ドレイン領域１８の表面の一部が露出するまで層間絶縁膜２２、及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔１９ａをそれぞれ形成する。
【００４２】
次に、各ビア孔１９ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）１９ｂを形成する。そして、ＣＶＤ法によりグルー膜１９ｂを介して各ビア孔１９ａを埋め込むように例えばＷ膜を堆積する。その後、ＣＭＰにより層間絶縁膜２２を研磨ストッパーとしてＷ膜及びグルー膜１９ｂを研磨し、各ビア孔１９ａ内をグルー膜１９ｂを介してＷで埋め込む導電プラグ１９Ａ，１９Ｂをそれぞれ同時形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００４３】
続いて、図１０（ａ）に示すように、導電性下地膜２３を形成する。
詳細には、後述の容量素子における下部電極の密着層となる導電性下地膜２３を形成する。導電性下地膜２３の材料としては、Ｐｔ，Ｉｒ，Ｚｒ，Ｔｉの第１群から選ばれた１種或いは第１群から選ばれた少なくとも２種の合金、又はＴｉＯx，ＩｒＯx，ＰｔＯx，ＺｒＯx（０＜ｘ≦２）の第２群から選ばれた１種或いは第２群から選ばれた少なくとも２種の酸化物の積層構造、ＴｉＮ，ＴｉＡｌＮ，ＴａＮ，ＴａＳｉＮの第３群から選ばれた１種或いは第３群から選ばれた少なくとも２種の酸化物の積層構造、又は第１群から選ばれた１種或いは第１群から選ばれた少なくとも２種の合金と、第２群から選ばれた１種或いは第２群から選ばれた少なくとも２種の酸化物の積層構造と、第３群から選ばれた１種或いは第３群から選ばれた少なくとも２種の酸化物の積層構造とから、適宜選択された積層構造等が好適である。本実施形態では、ＴｉＯ2を材料として、例えばＲＦマグネトロン・スパッタ法により膜厚５０ｎｍ程度に堆積し、導電性下地膜２３を形成する。
【００４４】
続いて、図１０（ｂ）に示すように、下部電極膜２４、キャパシタ膜２５、上部電極膜２６を順次形成する。
詳細には、先ず、導電性下地膜２３上に、後述の下部電極となる下部電極膜２４を形成する。下部電極膜２４の材料としては、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ａｕ，Ａｇ，Ｃｕの第１群から選ばれた１種或いは第１群から選ばれた少なくとも２種の合金、又はＰｔＯx，ＩｒＯx，ＲｕＯx（０＜ｘ≦２）の第２群から選ばれた１種或いは第２群から選ばれた少なくとも２種の酸化物の積層構造、又は第１群から選ばれた１種或いは第１群から選ばれた少なくとも２種の合金と、第２群から選ばれた１種或いは第２群から選ばれた少なくとも２種の酸化物の積層構造との積層構造が好適である。本実施形態では、Ｐｔを材料として、例えばＲＦマグネトロン・スパッタ法により膜厚１００ｎｍ程度に堆積し、下部電極膜２４を形成する。
【００４５】
続いて、下部電極膜２４上に、誘電体膜であるキャパシタ膜２５を形成する。
キャパシタ膜２５の材料としては、ＡＢＯ3のペロブスカイト構造の誘電体材料、例えば、ＳｒＴｉＯ3（ＳＴＯ），（Ｂａ，Ｓｒ）ＴｉＯ3（ＢＳＴ），ＳｒＺｒＯ3，（Ｂａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ3等から選ばれた１種が好適である。
本実施形態では、先ず、例えばＢＳＴ、ここではＢａ0.7Ｓｒ0.3ＴｉＯ3を材料として、例えばＲＦマグネトロン・スパッタ法により膜厚１００ｎｍ程度に堆積し、ＢＳＴ薄膜を形成する。
【００４６】
次に、ＢＳＴ薄膜の形成されたシリコン半導体基板１０を、水に１分間程度浸漬させる。
次に、ＢＳＴ薄膜の形成されたシリコン半導体基板１０を所定時間、ここでは１８０秒間程度、硝酸（ＨＮＯ3）に浸漬させる。
そして、ＢＳＴ薄膜を、例えば１atmの酸素（Ｏ2）雰囲気下において、例えば４５０℃程度で１時間程度アニール処理する。
以上により、深さ２．５ｎｍ程度までの表層部位２５ａにおいて、上記した（１）式で定義されるＲ値が例えば０．０３程度とされてなる、キャパシタ膜２５が形成される。
【００４７】
続いて、キャパシタ膜２５上に、後述の上部電極となる上部電極膜２６を形成する。
上部電極膜２６の材料としては、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ａｕ，Ａｇ，Ｃｕの第１群から選ばれた１種或いは第１群から選ばれた少なくとも２種の合金、又はＰｔＯx，ＩｒＯx，ＲｕＯx（０＜ｘ≦２），ＳｒＲｕＯ3，ＬａＮｉＯ3の第２群から選ばれた１種或いは第２群から選ばれた少なくとも２種の酸化物の積層構造、又は第１群から選ばれた１種或いは第１群から選ばれた少なくとも２種の合金と、第２群から選ばれた１種或いは第２群から選ばれた少なくとも２種の酸化物の積層構造との積層構造が好適である。本実施形態では、Ｐｔを材料として、例えばＲＦマグネトロン・スパッタ法により膜厚１００ｎｍ程度に堆積し、上部電極膜２６を形成する。
【００４８】
続いて、図１０（ｃ）に示すように、上部電極膜２６、キャパシタ膜２５、下部電極膜２４、及び導電性下地膜２３をパターニングし、容量素子３０を完成させる。
詳細には、リソグラフィーにより上部電極膜２６上にレジストパターン４０を形成し、このレジストパターン４０をマスクとして上部電極膜２６、キャパシタ膜２５、下部電極膜２４、及び導電性下地膜２３をドライエッチングする。このエッチングにより、下部電極３１と上部電極３２との間にキャパシタ膜２５を挟持し、下部電極３１が導電プラグ１９Ａと導電性下地膜２３を介して電気的に接続されてなる容量素子３０がパターン形成される。
【００４９】
続いて、図１１（ａ）に示すように、層間絶縁膜３３を形成する。
詳細には、レジストパターン４０を灰化処理等により除去した後、容量素子３０の全面を覆うように、層間絶縁膜３３を形成する。ここで、層間絶縁膜３３としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜３３の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【００５０】
続いて、図１１（ｂ）に示すように、容量素子３０の上部電極３２へのビア孔３５ａを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜３３をパターニングし、上部電極３２の表面の一部を露出させるビア孔３５ａを形成する。
【００５１】
続いて、図１２（ａ）に示すように、導電プラグ１９Ｂへのビア孔３５ｂを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜３３をパターニングし、導電プラグ１９Ｂの表面の一部を露出させるビア孔３５ｂを形成する。
【００５２】
続いて、図１２（ｂ）に示すように、容量素子３０の上部電極３２と接続される導電プラグ３５Ａと、導電プラグ１９Ｂと接続される導電プラグ３５Ｂとを同時形成する。
詳細には、先ず、ビア孔３５ａ，３５ｂの壁面を覆うように下地膜（グルー膜）３５ｃを形成した後、ＣＶＤ法によりグルー膜３５ｃを介してビア孔３５ａ，３５ｂを埋め込むようにＷ膜を形成する。そして、層間絶縁膜３３をストッパーとして例えばＷ膜及びグルー膜３５ｃをＣＭＰにより研磨し、ビア孔３５ａ，３５ｂ内をグルー膜３５ｃを介してＷで埋め込む導電プラグ３５Ａ，３５Ｂを形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００５３】
続いて、図１３に示すように、導電プラグ３５Ａ，３５Ｂとそれぞれ接続される各配線４１を形成する。
詳細には、先ず、層間絶縁膜３３上の全面にスパッタ法等によりバリアメタル膜４２、配線膜４３及びバリアメタル膜４４を堆積する。バリアメタル膜４２としては、スパッタ法により例えばＴｉ膜を膜厚６０ｎｍ程度及びＴｉＮ膜を膜厚３０ｎｍ程度に積層成膜する。配線膜４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚４００ｎｍ程度に成膜する。バリアメタル膜４４としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚７０ｎｍ程度に積層成膜する。
【００５４】
次に、反射防止膜として例えばＳｉＯＮ膜又は反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜４４、配線膜４３及びバリアメタル膜４２を配線形状に加工し、導電プラグ３５Ａ，３５Ｂとそれぞれと接続される各配線４１をパターン形成する。なお、配線膜４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、配線４１としてＣｕ配線を形成しても良い。
【００５５】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるスタック型の半導体メモリを完成させる。
【００５６】
なお、上記したＢＳＴ薄膜に施すアニール処理は、例えばＢＳＴ薄膜上に上部電極膜２６を形成した後に、当該ＢＳＴ薄膜に施し、上部電極膜２６下にキャパシタ膜２５を形成するようにしても良い。この場合、当該アニール処理の温度は、上部電極膜２６がＰｔからなる場合には７００℃以下、ＩｒＯ2からなる場合には９００℃以下、Ａｕからなる場合には４００℃以下とすることが望ましく、上記のように４５０℃とすれば良い。
【００５７】
以上説明したように、本実施形態によれば、容量素子３０のキャパシタ膜２５を、少なくともＳｒ及びＯを含有するペロブスカイト構造の誘電体材料、ここではＢＳＴ薄膜から形成することにより、更なる大容量化を実現するも、長期間に亘る低リーク電流を達成することを可能とし、種々の特性を同時に向上し得る容量素子３０を備えた信頼性の高い半導体メモリを実現することができる。
【００５８】
（第２の実施形態）
本実施形態では、容量素子３０のキャパシタ膜を以下のように形成する。なお、その他の構成部材については、第１の実施形態と同様の構成であり、同様に形成するものとする。
【００５９】
［形成例１］
キャパシタ膜の材料としては、ＡＢＯ3のペロブスカイト構造の誘電体材料、例えば、ＳｒＴｉＯ3（ＳＴＯ），（Ｂａ，Ｓｒ）ＴｉＯ3（ＢＳＴ），ＳｒＺｒＯ3，（Ｂａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ3等から選ばれた１種が好適である。
本実施形態では、先ず、例えばＢＳＴ、ここではＢａ0.7Ｓｒ0.3ＴｉＯ3を材料として、例えばＲＦマグネトロン・スパッタ法により膜厚１００ｎｍ程度に堆積し、ＢＳＴ薄膜を形成する。
【００６０】
次に、ＢＳＴ薄膜の形成されたシリコン半導体基板１０を、例えばフッ酸（ＨＦ）緩衝液により化学洗浄する。
そして、ＢＳＴ薄膜を、例えば１atmの酸素（Ｏ2）雰囲気下において、例えば４５０℃程度で例えば１時間程度アニール処理する。
以上により、最表面５１ａにおける結晶構造が可及的にＴｉＯ2終端面とされてなる（最表面において、（Ｂａ，Ｓｒ）Ｏ終端面に対するＴｉＯ2終端面の割合が可及的に大きい）、キャパシタ膜５１が形成される。図１４に、第１の実施形態における図１３に対応した半導体メモリの様子を示す。
【００６１】
［形成例２］
キャパシタ膜の材料としては、ＡＢＯ3のペロブスカイト構造の誘電体材料、例えば、ＳｒＴｉＯ3（ＳＴＯ），（Ｂａ，Ｓｒ）ＴｉＯ3（ＢＳＴ），ＳｒＺｒＯ3，（Ｂａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ3等から選ばれた１種が好適である。
本実施形態では、先ず、ここではＳＴＯを材料として、例えばＲＦマグネトロン・スパッタ法により膜厚１００ｎｍ程度に堆積し、ＳＴＯ薄膜を形成する。
【００６２】
次に、ＳＴＯ薄膜の形成されたシリコン半導体基板１０を、例えばフッ酸（ＨＦ）緩衝液により化学洗浄する。
そして、ＳＴＯ薄膜を、例えば１atmの酸素（Ｏ2）雰囲気下において、例えば４５０℃程度で例えば１時間程度アニール処理する。
以上により、最表面５２ａにおける結晶構造が可及的にＴｉＯ2終端面とされてなる（最表面において、ＳｒＯ終端面に対するＴｉＯ2終端面の割合が可及的に大きい）、キャパシタ膜５２が形成される。図１５に、第１の実施形態における図１３に対応した半導体メモリの様子を示す。
【００６３】
なお、ＡＢＯ3のペロブスカイト構造として、形成例１，２のＢＳＴ薄膜又はＳＴＯ薄膜の代わりに、ＳｒＺｒＯ3又は（Ｂａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ3を用いても良い。ＳｒＺｒＯ3を用いた場合には、最表面における結晶構造が可及的にＺｒＯ2終端面とされてなる（最表面において、ＳｒＯ終端面に対するＺｒＯ2終端面の割合が可及的に大きい）、キャパシタ膜２５が形成される。また、（Ｂａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ3を用いた場合には、最表面における結晶構造が可及的に（Ｚｒ，Ｔｉ）Ｏ2終端面とされてなる（最表面において、（Ｂａ，Ｓｒ）Ｏ終端面に対する（Ｚｒ，Ｔｉ）Ｏ2終端面の割合が可及的に大きい）、キャパシタ膜２５が形成される。
【００６４】
以上説明したように、本実施形態によれば、容量素子３０のキャパシタ膜２５を、ＡＢＯ3のペロブスカイト構造の誘電体材料から形成することにより、更なる大容量化を実現するも、長期間に亘る低リーク電流を達成することを可能とし、種々の特性を同時に向上し得る容量素子３０を備えた信頼性の高い半導体メモリを実現することができる。
【００６５】
なお、形成例１，２において、上記したＢＳＴ薄膜又はＳＴＯ薄膜に施すアニール処理は、例えばＢＳＴ薄膜又はＳＴＯ薄膜上に上部電極膜２６を形成した後に、当該ＢＳＴ薄膜又はＳＴＯ薄膜に施し、上部電極膜２６下にキャパシタ膜２５を形成するようにしても良い。この場合、当該アニール処理の温度は、上部電極膜２６がＰｔからなる場合には７００℃以下、ＩｒＯ2からなる場合には９００℃以下、Ａｕからなる場合には４００℃以下とすることが望ましく、上記のように４５０℃とすれば良い。
【００６６】
また、上記した各実施形態では、本発明を適用する電子デバイスとして半導体メモリを例示したが、本発明はこれに限定されるものではない。
例えば、他の半導体メモリとしてＦｅＲＡＭや、電気信号から特定範囲の周波数成分の信号を分離するためのフィルタキャパシタ、電源バスライン間の結合によって生じる電圧ノイズや電圧変動を抑制するためのデカップリングキャパシタ、マイクロ波素子に用いられる能動可変素子等の電子デバイスにおける容量素子に、上記した容量素子３０と同様の構成のものを適用することが可能であり、同様の優れた効果を奏することができる。
【００６７】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６８】
（付記１）基板と、
前記基板の上方において、下部電極と上部電極によりキャパシタ膜を挟持してなる容量素子と
を含み、
前記キャパシタ膜は、ＡＢＯ3のペロブスカイト構造の誘電体材料からなり、その最表面における結晶構造がＢＯ2終端面とされてなることを特徴とする電子デバイス。
【００６９】
（付記２）前記キャパシタ膜を構成するＡＢＯ3は、Ｂ元素がＴｉ又はＺｒであることを特徴とする付記１に記載の電子デバイス。
【００７０】
（付記３）前記キャパシタ膜を構成するＡＢＯ3は、Ａ元素がＳｒ，Ｂａ，Ｃａ，Ｍｇ，Ｐｂ，Ｌａ，Ｙ，Ｂｉからなる群のうちから選ばれた１種、或いは前記群のうちから選ばれた少なくとも２種であることを特徴とする付記１又は２に記載の電子デバイス。
【００７１】
（付記４）基板と、
前記基板の上方において、下部電極と上部電極によりキャパシタ膜を挟持してなる容量素子と
を含み、
前記キャパシタ膜は、少なくともストロンチウム（Ｓｒ）及び酸素（Ｏ）を含有する誘電体材料からなり、その表面から５ｎｍ以内の深さの領域における表層部分に、結合エネルギーの異なる２種の状態であり、結合エネルギーが低いＳｒであるＳｒ（Ｉ）と、結合エネルギーがＳｒ（Ｉ）よりも高いＳｒ（ＩＩ）とを含有しており、
前記表層部分におけるＳｒ（Ｉ）の平均濃度をＡＣ（Ｉ）、前記表層部分におけるＳｒ（ＩＩ）の平均濃度をＡＣ（ＩＩ）として、
Ｒ＝ＡＣ（ＩＩ）／ＡＣ（Ｉ）
とした場合、
０＜Ｒ≦０．３
とされていることを特徴とする電子デバイス。
【００７２】
（付記５）前記キャパシタ膜の前記Ｒの値について、
０＜Ｒ≦０．１
とされていることを特徴とする付記４に記載の電子デバイス。
【００７３】
（付記６）前記キャパシタ膜は、ＳｒＴｉＯ3，（Ｂａ，Ｓｒ）ＴｉＯ3，ＳｒＺｒＯ3，（Ｂａ，Ｓｒ）（Ｚｒ，Ｔｉ）Ｏ3から選ばれた１種からなることを特徴とする付記４又は５に記載の電子デバイス。
【００７４】
（付記７）Ｓｒ（ＩＩ）の結合エネルギーとＳｒ（Ｉ）の結合エネルギーとの差が０．７ｅＶ〜１．３ｅＶの範囲内の値であることを特徴とする付記４〜６のいずれか１項に記載の電子デバイス。
【００７５】
（付記８）前記下部電極は、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ａｕ，Ａｇ，Ｃｕの第１群から選ばれた１種或いは前記第１群から選ばれた少なくとも２種の合金、又はＰｔＯx，ＩｒＯx，ＲｕＯx（０＜ｘ≦２）の第２群から選ばれた１種或いは前記第２群から選ばれた少なくとも２種の酸化物の積層構造、又は前記第１群から選ばれた１種或いは前記第１群から選ばれた少なくとも２種の合金と、前記第２群から選ばれた１種或いは前記第２群から選ばれた少なくとも２種の酸化物の積層構造との積層構造からなることを特徴とする付記１〜７のいずれか１項に記載の電子デバイス。
【００７６】
（付記９）前記上部電極は、Ｐｔ，Ｐｄ，Ｉｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ａｕ，Ａｇ，Ｃｕの第１群から選ばれた１種或いは前記第１群から選ばれた少なくとも２種の合金、又はＰｔＯx，ＩｒＯx，ＲｕＯx（０＜ｘ≦２），ＳｒＲｕＯ3，ＬａＮｉＯ3の第２群か
ら選ばれた１種或いは前記第２群から選ばれた少なくとも２種の酸化物の積層構造、又は前記第１群から選ばれた１種或いは前記第１群から選ばれた少なくとも２種の合金と、前記第２群から選ばれた１種或いは前記第２群から選ばれた少なくとも２種の酸化物の積層構造との積層構造からなることを特徴とする付記１〜８のいずれか１項に記載の電子デバイス。
【００７７】
（付記１０）
基板と、
前記基板の上方において、下部電極と上部電極によりキャパシタ膜を挟持してなる容量素子と
を含む電子デバイスの製造方法であって、
前記キャパシタ膜を形成するに際して、
前記下部電極上に、ＡＢＯ3のペロブスカイト構造の誘電体材料を堆積する工程と、
堆積された前記誘電体材料の最表面における結晶構造がＢＯ2終端面となるように、前記最表面の状態を制御する工程と
を含むことを特徴とする電子デバイスの製造方法。
【００７８】
（付記１１）前記キャパシタ膜を構成するＡＢＯ3は、Ｂ元素がＴｉ又はＺｒであることを特徴とする付記１０に記載の電子デバイスの製造方法。
【００７９】
（付記１２）前記キャパシタ膜を構成するＡＢＯ3は、Ａ元素がＳｒ，Ｂａ，Ｃａ，Ｍｇ，Ｐｂ，Ｌａ，Ｙ，Ｂｉからなる群のうちから選ばれた１種、或いは前記群のうちから選ばれた少なくとも２種であることを特徴とする付記１０又は１１に記載の電子デバイスの製造方法。
【００８０】
（付記１３）前記最表面の状態を制御する工程では、堆積された前記誘電体材料を、酸素を含有する雰囲気下において１００℃〜９００℃の範囲内の温度でアニール処理することにより、前記制御を行うことを特徴とする付記１０〜１２のいずれか１項に記載の電子デバイスの製造方法。
【００８１】
（付記１４）前記アニール処理を行う前に、
堆積された前記誘電体材料をフッ酸緩衝液により化学洗浄する工程を更に含むことを特徴とする付記１３に記載の電子デバイスの製造方法。
【００８２】
（付記１５）基板と、
前記基板の上方において、下部電極と上部電極によりキャパシタ膜を挟持してなる容量素子と
を含む電子デバイスの製造方法であって、
前記キャパシタ膜を形成するに際して、
前記下部電極上に、少なくともストロンチウム（Ｓｒ）及び酸素（Ｏ）を含有する誘電体材料を堆積する工程と、
堆積された前記誘電体材料の表面から５ｎｍ以内の深さの領域における表層部分に、結合エネルギーの異なる２種の状態であり、結合エネルギーが低いＳｒであるＳｒ（Ｉ）と、結合エネルギーがＳｒ（Ｉ）よりも高いＳｒ（ＩＩ）とを含有し、前記表層部分におけるＳｒ（Ｉ）の平均濃度をＡＣ（Ｉ）、前記表層部分におけるＳｒ（ＩＩ）の平均濃度をＡＣ（ＩＩ）として、
Ｒ＝ＡＣ（ＩＩ）／ＡＣ（Ｉ）
とした場合、
０＜Ｒ≦０．３
となるように、前記表層部分の状態を制御する工程と
を含むことを特徴とする電子デバイスの製造方法。
【００８３】
（付記１６）前記キャパシタ膜を形成する際に、前記Ｒの値について、
０＜Ｒ≦０．１
に調節することを特徴とする付記１５に記載の電子デバイスの製造方法。
【００８４】
（付記１７）前記キャパシタ膜を、ＳｒＴｉＯ3，（Ｂａ，Ｓｒ）ＴｉＯ3，ＳｒＺｒＯ3，（Ｂａ，Ｓｒ，Ｚｒ）ＴｉＯ3から選ばれた１種を用いて形成することを特徴とする付記１５又は１６に記載の電子デバイスの製造方法。
【００８５】
（付記１８）
前記表層部分の状態を制御する工程では、堆積された前記誘電体材料を、酸素を含有する雰囲気下において１００℃〜９００℃の範囲内の温度でアニール処理することにより、前記制御を行うことを特徴とする付記１５〜１７のいずれか１項に記載の電子デバイスの製造方法。
【００８６】
（付記１９）
前記アニール処理を、３００℃〜８５０℃の範囲内の温度で行うことを特徴とする付記１８に記載の電子デバイスの製造方法。
【００８７】
（付記２０）
前記アニール処理を行う前に、
堆積された前記誘電体材料を水に浸漬させる工程と、
堆積された前記誘電体材料を硝酸に浸漬させる工程と
を更に含むことを特徴とする付記１８又は１９に記載の電子デバイスの製造方法。
【図面の簡単な説明】
【００８８】
【図１】飛散角度を可変としたＸ線光電子分光分析装置（ＡＲＸＰＳ：Angle Resolved ＸＰＳ）による分析方法を説明するための模式図である。
【図２】ＡＲＸＰＳによりＢＳＴ薄膜の表面状態を調べた結果を示す特性図である。
【図３】容量素子において、キャパシタ膜であるＢＳＴ薄膜の表層部位におけるＳｒ（Ｉ）とＳｒ（ＩＩ）との存在割合を変えたときの、印加電圧と電流密度との関係を示す特性図である。
【図４】本発明における（１）〜（３）の手法を用いた場合において、（２）の工程の硝酸浸漬時間とＲ値との関係を示す特性図である。
【図５】ＡＢＯ3で示されるペロブスカイト構造の誘電体膜の最表面の様子を示す模式図である。
【図６】ＢＳＴにおいて、飛散角度を１０°に調節した場合におけるＢａの３ｄ軌道のスペクトル（Ｂａ３ｄスペクトル）、及びＳｒの３ｄ軌道のスペクトル（Ｓｒ３ｄスペクトル ）を示す特性図である。
【図７】飛散角度を３０°に調節した場合におけるＡＲＸＰＳによる炭素（Ｃ）の１ｓ軌道のスペクトル（Ｃ１ｓスペクトル）及び酸素（Ｏ）の１ｓ軌道のスペクトル（Ｏ１ｓスペクトル）を示す特性図である。
【図８】飛散角度を３０°に調節した場合におけるＡＲＸＰＳによるＴｉＯ2終端面におけるＴｉの２ｐ軌道のスペクトル（Ｔｉ２ｐスペクトル））を示す特性図である。
【図９】第１の本実施形態によるスタック型の半導体メモリの製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、第１の実施形態によるスタック型の半導体メモリの製造方法を工程順に示す概略断面図である。
【図１１】図１０に引き続き、第１の実施形態によるスタック型の半導体メモリの製造方法を工程順に示す概略断面図である。
【図１２】図１１に引き続き、第１の実施形態によるスタック型の半導体メモリの製造方法を工程順に示す概略断面図である。
【図１３】図１２に引き続き、第１の実施形態によるスタック型の半導体メモリの製造方法を工程順に示す概略断面図である。
【図１４】第２の実施形態の形成例１によるスタック型の半導体メモリを示す概略断面図である。
【図１５】第２の実施形態の形成例２によるスタック型の半導体メモリを示す概略断面図である。
【符号の説明】
【００８９】
１０  シリコン半導体基板
２０  ＭＯＳトランジスタ
２４  下部電極膜
２５，５１，５２  キャパシタ膜
２６  上部電極膜
３０  容量素子
３１  下部電極
３２  上部電極
３３  層間絶縁膜
４１  配線
５１ａ，５２ａ  最表面
【図１】
2008078605.tif 000003
【図２】
2008078605.tif 000004
【図３】
2008078605.tif 000005
【図４】
2008078605.tif 000006
【図５】
2008078605.tif 000007
【図６】
2008078605.tif 000008
【図７】
2008078605.tif 000009
【図８】
2008078605.tif 000010
【図９】
2008078605.tif 000011
【図１０】
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【図１１】
2008078605.tif 000013
【図１２】
2008078605.tif 000014
【図１３】
2008078605.tif 000015
【図１４】
2008078605.tif 000016
【図１５】
2008078605.tif 000017