(57)【要約】【課題】微細化したときにも高いデータ信頼性を得ることができる半導体記憶装置を提供する。【解決手段】電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置において、前記ダミーセルは、書き込み電圧印加によりしきい値電圧を上昇させる第１の書き込みモードと、所定しきい値電圧に達した後の前記第１の書き込みモードよりしきい値電圧上昇を抑制した第２の書き込みモードとの組み合わせにより、前記メモリセルの消去しきい値電圧より高いしきい値電圧に設定される。【選択図】図１３
2008140488.tif 000002
【特許請求の範囲】
【請求項１】
電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置において、
前記ダミーセルは、書き込み電圧印加によりしきい値電圧を上昇させる第１の書き込みモードと、所定しきい値電圧に達した後の前記第１の書き込みモードよりしきい値電圧上昇を抑制した第２の書き込みモードとの組み合わせにより、前記メモリセルの消去しきい値電圧より高いしきい値電圧に設定される
ことを特徴とする半導体記憶装置。
【請求項２】
前記ダミーセルの第１の書き込みモードは、第１ビット線制御電圧をＮＡＮＤセルユニットのチャネルに転送した状態で書き込み電圧を印加して行うものであり、
前記ダミーセルの第２の書き込みモードは、前記第１ビット線制御電圧より高い第２ビット線制御電圧をＮＡＮＤセルユニットのチャネルに転送した状態で前記書き込み電圧を印加して行うものである
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ＮＡＮＤセルユニット内のダミーセルを含む全メモリセルは、一括データ消去の後、ソフトプログラムにより過消去状態を解消した所定しきい値分布の消去状態に設定され、
前記ＮＡＮＤセルユニット内のダミーセルは、前記ソフトプログラムに続いて、前記第１及び第２の書き込みモードを含む書き込み動作により他のメモリセルより高いしきい値電圧状態に設定される
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置において、
前記ＮＡＮＤセルユニット内のダミーセルを含む全メモリセルは、一括データ消去の後、ソフトプログラムにより過消去状態を解消した所定しきい値分布の消去状態に設定され、
前記ＮＡＮＤセルユニット内のダミーセルは、前記一括データ消去後、ソフトプログラムの前に、他のメモリセルより高いしきい値電圧に設定する書き込みが行われる
ことを特徴とする半導体記憶装置。
【請求項５】
前記ダミーセルは、第１ビット線制御電圧をＮＡＮＤセルユニットのチャネルに転送した状態で書き込み電圧を印加してしきい値電圧を上昇させる第１の書き込みモードと、所定しきい値電圧に達した後前記第１ビット線制御電圧より高い第２ビット線制御電圧をＮＡＮＤセルユニットのチャネルに転送した状態で前記書き込み電圧を印加してしきい値電圧上昇を抑制する第２の書き込みモードとにより、前記メモリセルの消去しきい値電圧より高いしきい値電圧状態に設定される
ことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置のデータ消去方法であって、
消去単位内のダミーセルを含む全メモリセルを一括消去し、
前記消去単位内のダミーセルを含む全メモリセルを対象として、過消去状態を解消するためのソフトプログラムを行い、
前記ソフトプログラムの後または前に、前記消去単位内のダミーセルに対して、書き込み電圧印加によりしきい値電圧を上昇させる第１の書き込みモードと、所定しきい値電圧に達した後の前記第１の書き込みモードよりしきい値電圧上昇を抑制した第２の書き込みモードとの組み合わせにより、前記メモリセルの消去しきい値電圧より高いしきい値電圧に設定する書き込みを行う
ことを特徴とする半導体記憶装置のデータ消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的書き換え可能な不揮発性メモリセルを用いて構成される半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にＮＡＮＤ型フラッシュメモリの誤書き込み率低減技術に関する。
【背景技術】
【０００２】
電気的書き換えが可能でかつ、高集積化が可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、複数のメモリセルを隣接するもの同士でソース／ドレイン拡散層を共有する形で直列接続して、ＮＡＮＤセルユニットを構成する。ＮＡＮＤセルユニットの両端はそれぞれ、選択ゲートトランジスタを介してビット線及びソース線に接続する。この様なＮＡＮＤセルユニット構成により、ＮＯＲ型と比べて単位セル面積が小さくかつ大容量記憶が可能となる。
【０００３】
ＮＡＮＤ型フラッシュメモリのメモリセルは、半導体基板にトンネル絶縁膜を介して形成された電荷蓄積層（浮遊ゲート）とその上にゲート間絶縁膜を介して積層された制御ゲートとを有し、浮遊ゲートの電荷蓄積状態によりデータを不揮発に記憶する。具体的には、浮遊ゲートに電子を注入したしきい値電圧の高い状態を例えばデータ“０”、浮遊ゲートの電子を放出させたしきい値電圧の低い状態をデータ“１”として、２値データ記憶を行う。最近は、書き込みしきい値分布を細分化して、４値等の多値記憶も行われている。
【０００４】
ＮＡＮＤ型フラッシュメモリのデータ書き込みは、選択ワード線に沿って配列された全メモリセル（或いはその半分）を１ページとして、ページ単位で行われる。具体的に書き込みは、選択ワード線に書き込み電圧Ｖｐｇｍを与えて、セルチャネルから浮遊ゲートにＦＮトンネリングにより電子を注入するという動作として行われる。この場合、ビット線から書き込みデータ“０”，“１”に応じてＮＡＮＤセルチャネルの電位が制御される。
【０００５】
即ち、“０”書き込みの場合は、ビット線にＶｓｓを与えて、これをオンさせた選択ゲートトランジスタを介して選択セルのチャネルまで転送する。このとき、選択セルでは浮遊ゲートとチャネル間に大きな電界がかかって、浮遊ゲートに電子が注入される。一方、“１”書き込み（非書き込み）の場合は、ビット線にＶｄｄを与えて、ＮＡＮＤセルチャネルをＶｄｄ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタのしきい値電圧）まで充電してフローティング状態にする。このとき、セルチャネルがワード線からの容量結合により電位上昇して、浮遊ゲートへの電子注入が禁止される。
【０００６】
Ｖｐｇｍが与えられた“１”書き込みセル（非書き込みセル）で、セルチャネルの昇圧が不十分であると、浮遊ゲートへの電子注入が生じ、望ましくないしきい値変動（誤書き込み）が生じる。非選択ワード線には通常、書き込み電圧Ｖｐｇｍより低い書き込みパス電圧（中間電圧）Ｖｍを与えて、ＮＡＮＤセルユニット内のチャネル電圧を制御し、“１”書き込み選択セルの浮遊ゲートへの電子注入を生じないようにしている。選択セルのチャネルブーストを十分にするためには、Ｖｍを高めることが通常行われるが、逆に“０”書き込みセルを含むＮＡＮＤセルユニット内では非選択セルに弱い書き込みが生じることになるため、Ｖｍの最適化が必要である。
【０００７】
これまで、ＮＡＮＤ型フラッシュメモリにおいて“１”書き込みセルや非選択セルでの誤書き込みを抑制するための書き込み時のチャネル電圧制御方式として、次のようなものが提案されている。
【０００８】
（１）“１”書き込み時、ＮＡＮＤセルユニット内の全チャネルをフローティング状態にして、ワード線からの容量結合によりチャネルをブーストするセルフブースト（Ｓｅｌｆ−Ｂｏｏｓｔ：ＳＢ）方式。
【０００９】
（２）“１”書き込み時の選択セルのチャネルのみを他から分離してブーストするローカルセルフブースト（Ｌｏｃａｌ  Ｓｅｌｆ−Ｂｏｏｓｔ：ＬＳＢ）方式。
【００１０】
（３）同様に、ソース線側のメモリセルから順番に書き込みを行うシーケンシャル書き込みを前提として、選択セルを含む未書き込み領域を既書き込み領域と分離してブーストする消去領域セルフブースト（Ｅｒａｓｅ  Ａｒｅａ  Ｓｅｌｆ−Ｂｏｏｓｔ：ＥＡＳＢ）方式。
【００１１】
これらのチャネル電圧制御方式を適用した場合にも、ＮＡＮＤ型フラッシュメモリの微細化が更に進んだ場合に問題になるのは、選択ゲートトランジスタ（特にソース線側の選択ゲートトランジスタ）に隣接するセルでの誤書き込みである。データ書き込み時、ソース線側の選択ゲートトランジスタはゲート電圧０Ｖのオフ状態とされるが、これに隣接するセルが、書き込み電圧Ｖｐｇｍが与えられた“１”書き込みセル（非書き込みセル）であるとき、選択ゲートトランジスタのドレイン端でゲート誘導ドレインリーク電流ＧＩＤＬ（Ｇａｔｅ−Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ  ）が発生し、隣接する非書き込みセルの浮遊ゲートに電子が注入されるという誤書き込みが生じる。選択ゲートトランジスタに隣接するセルに書き込みパス電圧Ｖｍ（＜Ｖｐｇｍ）が与えられる場合にも同様の誤書き込みが生じる懸念がある。
【００１２】
更にビット線側の選択ゲートトランジスタに隣接するセルでも、同様の誤書き込みが生じる。
【００１３】
このＧＩＤＬ電流に起因する誤書き込みを抑制するために、選択ゲートトランジスタのドレイン端のＧＩＤＬ電流を抑制する工夫（例えば、チャネルプロファイルの改善）や、ＧＩＤＬに起因するにホットエレクトロン注入を抑制するための工夫（例えば選択ゲートトランジスタとメモリセルの間の距離を大きくする）等が考えられている。しかしこれらの対策は、最小加工寸法がますます小さくなると、実効的な解決法にならない。
【００１４】
このような誤書き込みに対して、選択ゲートトランジスタの隣に、データ記憶に利用されないダミーセルを配置する方式は一定程度有効になる（例えば、特許文献１参照）。
【００１５】
更に一括消去後に消去セルのなかの過消去状態を解消させるために、所謂ソフトプログラムを行う方式が知られている（例えば、特許文献２参照）。この方式は、データのしきい値範囲を全体として狭くすることができるので、隣接セルの浮游ゲート間容量結合によるデータ変化を防止する上で重要になる。特に微細化の進んだＮＡＮＤフラッシュメモリ、とりわけ多値ＮＡＮＤフラッシュメモリにおいて誤書き込み対策技術として重要である。
【特許文献１】特開２００６−１８６３５９号公報
【特許文献２】特開２００６−０５９５３２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
この発明は、微細化したときにも高いデータ信頼性を得ることができる半導体記憶装置とそのデータ消去方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
この発明の第１の態様による半導体記憶装置は、電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置であって、
前記ダミーセルは、書き込み電圧印加によりしきい値電圧を上昇させる第１の書き込みモードと、所定しきい値電圧に達した後の前記第１の書き込みモードよりしきい値電圧上昇を抑制した第２の書き込みモードとの組み合わせにより、前記メモリセルの消去しきい値電圧より高いしきい値電圧に設定される
ことを特徴とする。
【００１８】
この発明の第２の態様による半導体記憶装置は、電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置であって、
前記ＮＡＮＤセルユニット内のダミーセルを含む全メモリセルは、一括データ消去の後、ソフトプログラムにより過消去状態を解消した所定しきい値分布の消去状態に設定され、
前記ＮＡＮＤセルユニット内のダミーセルは、前記一括データ消去後、ソフトプログラムの前に、他のメモリセルより高いしきい値電圧に設定する書き込みが行われることを特徴とする。
【００１９】
この発明の第３の態様による半導体記憶装置のデータ消去方法は、電気的書き換え可能な直列接続された複数の不揮発性メモリセルと、その両端部をそれぞれビット線及びソース線に接続するための第１及び第２の選択ゲートトランジスタとを有するＮＡＮＤセルユニットを配列してメモリセルアレイが構成されかつ、前記ＮＡＮＤセルユニット内に前記第１及び第２の選択ゲートトランジスタにそれぞれ隣接してダミーセルが挿入された半導体記憶装置のデータ消去方法であって、
消去単位内のダミーセルを含む全メモリセルを一括消去し、
前記消去単位内のダミーセルを含む全メモリセルを対象として、過消去状態を解消するためのソフトプログラムを行い、
前記ソフトプログラムの後または前に、前記消去単位内のダミーセルに対して、書き込み電圧印加によりしきい値電圧を上昇させる第１の書き込みモードと、所定しきい値電圧に達した後の前記第１の書き込みモードよりしきい値電圧上昇を抑制した第２の書き込みモードとの組み合わせにより、前記メモリセルの消去しきい値電圧より高いしきい値電圧に設定する書き込みを行う
ことを特徴とする。
【発明の効果】
【００２０】
この発明によると、微細化したときにも高いデータ信頼性を得ることができる半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、実施の形態によるＮＡＮＤ型フラッシュメモリの全体構成の概略であり、図２はそのメモリセルアレイ１００の等価回路を示す。ＮＡＮＤ型フラッシュメモリの基本単位であるＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵは、直列接続された複数のメモリセルＭＣ０−ＭＣ３１とその両端に配置された二つの選択トランジスタＳＧ１，ＳＧ２を基本構成とする。
【００２２】
但しこの実施の形態では、選択ゲートトランジスタＳＧ１，ＳＧ２にそれぞれ隣接して、データ記憶を行わない“ダミーセル”ＭＣＤＤ，ＭＣＤＳが挿入されている。ダミーセルＭＣＤＤ，ＭＣＤＳは通常のアドレス入力によってアクセスができない他、他の通常のメモリセルＭＣ０−ＭＣ３１と同様に構成されている。以下では、ダミーセルとの対比で、通常のメモリセルＭＣ０−ＭＣ３１を“レギュラーセル”と称する場合がある。
【００２３】
ＮＡＮＤセルユニットＮＵは、その一端が選択トランジスタＳＧ１を介してビット線ＢＬに接続され、他端が選択トランジスタＳＧ２を介して、メモリアレイ１００内で共通のソース線ＣＥＬＳＲＣに接続されている。
【００２４】
1つのメモリセルは、シリコン基板のＰ型ウェルに形成されたＮ型ソース／ドレイン拡散層を有し、電荷蓄積層としての浮遊ゲートと制御ゲートの積層ゲート構造を有する。この浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルのしきい値を変化させて、1ビットのデータ、あるいは多ビットのデータを記憶させる。
【００２５】
但し、電荷蓄積層として浮游ゲートを持つメモリセル方式に代わり、ゲート絶縁膜中に絶縁層からなる電荷蓄積層（電荷トラップ）を持つメモリセルを用いることもできる。
【００２６】
ＮＡＮＤセルユニットＮＵ内の各レギュラーセルＭＣ０−ＭＣ３１及びダミーセルＭＣＤＤ，ＭＣＤＳの制御ゲートは別々のレギュラーワード線ＷＬ０−ＷＬ３１及びダミーワードＷＬＤＤ，ＷＬＤＳに接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれ選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００２７】
レギュラーワード線ＷＬ０−ＷＬ３１、ダミーワード線ＷＬＤＤ，ＷＬＤＳ及び選択ゲート線ＳＧＤ，ＳＧＳを共有するＮＡＮＤセルユニットの集合は、データ一括消去の単位となるブロックＢＬＫを構成する。通常図示のように、ビット線の方向に複数のブロックＢＬＫｉ，ＢＬＫｉ＋１，…が配列される。
【００２８】
ＮＡＮＤ型フラッシュメモリは、種々の動作をコマンド入力を伴って実現している。たとえば、書き込み動作においては、データロードコマンドを入出力回路１からコマンドレジスタ２にラッチし、書き込み先アドレスを入出力回路１を介してアドレスレジスタ３にラッチし、続いて、書き込みデータを入出力回路１を介してセンスアンプ回路（兼書き込み回路）３０にロードする。この後、書き込み実行コマンドを入出力回路１を介してコマンドレジスタ２にラッチすると、内部で自動的に書き込み動作が開始される。
【００２９】
即ち書き込み実行コマンドが入力されると、シーケンス制御回路４が動作を開始する。シーケンス制御回路４は、書き込み動作においては、書き込み動作に必要な電圧の制御や、書き込みパルス印加動作やベリファイ読み出し動作のタイミング制御、所望の書き込み動作が終了するまで書き込みパルス印加動作とベリファイ読み出し動作を繰り返す制御など行う。
【００３０】
高電圧発生回路５は、シーケンス制御回路４に制御されて、書き込み電圧Ｖｐｇｍ、書き込みパス電圧Ｖｐａｓｓその他、ロウ系の信号駆動回路２０やページバッファ制御回路６に必要な高電圧（昇圧電圧）を発生する。
【００３１】
ロウ系の信号駆動回路２０は、ワード線電圧を制御する、ＮＡＮＤセルユニット内のワード線数に等しい数のＣＧデコーダ・ドライバ２６と、ドレイン側選択ゲート線ＳＧＤを制御するＳＧＤドライバ２２、ソース側選択ゲート線ＳＧＳを制御するＳＧＳドライバ２３、ダミーワード線ＷＬＤＤ，ＷＬＤＳを駆動するＣＧＤ，ＣＧＳドライバ２４，２５、及びブロックデコーダ用の昇圧電源電圧ＶＲＤＥＣを出力するためのＶＲＤＥＣドライバ２１を有する。これらのドライバ２１−２６は、メモリセルアレイ１００の複数のブロックで共有される。
【００３２】
ＮＡＮＤ型フラッシュメモリでは、選択されたＮＡＮＤセルユニットの複数のワード線に対して複数の電圧を用いて動作させることが必要であるため、ロウアドレスの中で、ＮＡＮＤセルユニット内のワード線を選択するページアドレスが、ＣＧデコーダ・ドライバ２６のそれぞれに入力されている。
【００３３】
メモリセルアレイ１００の各ブロックのワード線端部には、ブロック選択機能を持つ狭義のロウデコーダ１０が配置されている。ロウデコーダ１０は、アドレスレジスタ３からブロックアドレスを受けてこれをデコードするブロックデコーダ１１と、このブロックデコーダ１１の出力により共通に制御されて書き込み、消去及び読み出しに必要な電圧を選択ブロック内のワード線や選択ゲート線に伝達するための転送トランジスタアレイ１２とを有する。ブロックデコーダ１１には、転送トランジスタアレイ１２の共通ゲートＴＧに所望の電圧を出力するためのレベルシフト回路が含まれる。
【００３４】
転送トランジスタアレイ１２の各一端は、ドライバ２１−２６の出力に接続され、他端はセルアレイ１００内のワード線、ダミーワード線及び選択ゲート線に接続される。例えば、書き込みパルス印加動作においては、選択ワード線に書き込み電圧Ｖｐｇｍ（２０Ｖ程度）を印加する必要がある。このとき転送トランジスタ１２の共通ゲートＴＧには、ＶＲＤＥＣドライバ２１から供給されるＶｐｇｍ＋Ｖｔ（Ｖｔは転送トランジスタ１２のしきい値相当の電圧）が印加される。
【００３５】
ＮＡＮＤ型フラッシュメモリは、書き込みと消去にＦＮトンネル電流を用いる。特に書き込み動作においては、ＮＯＲ型メモリセルと異なり、1つのメモリセルのしきい値シフトに必要な電流が微小であるため同時に多数のメモリセルを書き込むことができる。したがって、書き込み、読み出しの一括処理単位のページ長を、２ｋＢｙｔｅや４ｋＢｙｔｅと大きくすることができる。ページバッファを構成するセンスアンプ回路３０内のセンスユニットＳＡも、ページ長と同数含まれている。
【００３６】
カラムデコーダ７は、例えば書き込みデータをロードする場合には、アドレスレジスタ３から送られるカラムアドレスをデコードして、入出力回路１と選択されたセンスユニットＳＡを接続して、カラムアドレス毎の書き込みデータをセンスアンプ回路３０にセットする。読み出し動作においては、その逆であり、一括してページバッファ３０に読み出したデータを、カラムアドレスに従って選択されたセンスユニットＳＡから入出力回路１に出力する。
【００３７】
図１では省略しているが、実際には入出力回路１とページバッファ３０の間には、所定のサイクルでデータの入出力を実現するための回路が組み込まれている。
【００３８】
図２は、偶数番のビット線ＢＬｅと隣接する奇数番のビット線ＢＬｏとが一つのセンスアンプＳＡを共有する例を示している。書き込みまたは読み出し時、選択信号ＳＥＬｅ，ＳＥＬｏにより、偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏは勢選択的にセンスアンプＳＡに接続される。このとき非選択ビット線は、シールド線として機能させることにより、ビット線間の干渉が防止される。
【００３９】
このセンスアンプ方式の場合は、図２のワード線ＷＬ１が選択された場合について示しているが、１ワード線と全偶数番ビット線ＢＬｅにより選択されるメモリセルが同時書き込みまたは読み出しの単位である１ページ（偶数ページ）を構成し、１ワード線と全奇数番ビット線ＢＬｏにより選択されるメモリセルが同時書き込みまたは読み出しの単位である他の１ページ（奇数ページ）を構成する。
【００４０】
前述のように、ダミーワード線ＷＬＤＤ，ＷＬＤＳは、レギュラーワード線ＷＬ０−３１のようには選択アクセスされることはない。従って、ロウ系信号駆動回路２０におけるレギュラーワード線駆動のためのデコーダ・ドライバ（ＣＧＤＥＣ・ＤＲＶ）２６と、ダミーワード線駆動のためのドライバ（ＣＧＤＤＲＶ，ＣＧＳＤＲＶ）２４，２５とは、基本的に前者が５ビット或いは６ビットからなるワード線アドレスをデコードするためのデコーダを含み、後者はそれがない点で異なる。
【００４１】
図３Ａは、具体的にレギュラーワード線駆動のためのデコーダ・ドライバ（ＣＧＤＥＣ・ＤＲＶ）２６と、ダミーワード線駆動のためのドライバ（ＣＧＤＤＲＶ，ＣＧＳＤＲＶ）２４，２５とに対するアドレス信号入力の相違を示している。例えば３２ワード線の一つを選択するためのアドレス信号がＲＡ＜４：０＞であるとして、デコーダ・ドライバ（ＣＧＤＥＣ・ＤＲＶ）２６にはこれらのアドレス信号ＲＡ＜４：０＞をデコードするデコーダ設けられている。
【００４２】
一方、ダミーワード線駆動のためのドライバ（ＣＧＤＤＲＶ，ＣＧＳＤＲＶ）２４，２５には、通常のアドレス信号は入らず、当該ブロックが選択されたときに常に活性になるように制御される。また、ダミーワード線を選択する必要があるテスト時には、これらにはコマンド等に基づくテスト時選択信号（或いは他の専用アドレス信号等）が入るようになっている。
【００４３】
更に、図３Ｂ及び図３Ｃはそれぞれ、レギュラーワード線駆動のためのデコーダ・ドライバ（ＣＧＤＥＣ・ＤＲＶ）２６と、ダミーワード線駆動のためのドライバ（ＣＧＤＤＲＶ，ＣＧＳＤＲＶ）２４，２５の具体構成例を示している。
【００４４】
図３Ｂのデコーダ・ドライバ２６は、各動作でワード線ＷＬｉの選択／非選択状態に応じて所定タイミングで所定電圧を出力するように、ワード線ＷＬｉの選択／非選択状態を識別するためのデコーダ２６ａと、その選択／非選択信号に基づいて所定タイミングで所定電圧を出力するためのＣＧｉロジック制御回路２６ｂと、その制御信号を受けて種々の電圧を出力するためのスイッチ回路群２６ｃ〜２６ｑとを有する。
【００４５】
デコーダ２６ａは、アドレスレジスタから出力される、ＮＡＮＤストリング内のワード線アドレスを識別するためのアドレス信号ＲＡ＜４：０＞をデコードして、各ＣＧドライバ回路内のＣＧ制御ロジック回路に選択／非選択信号を伝達する。アドレス信号ＲＡのビット数は、３２個の直列接続セルからなる３２ＮＡＮＤストリングセルの場合には５ビットであるが、６４ＮＡＮＤストリングセルの場合は６ビットとなる。
【００４６】
後述するページ書き込み動作においては、ＮＡＮＤストリング内の選択ワード線位置に応じて非選択状態の電圧が印加されることがあるため、ＣＧデコーダ２６ａの出力は、自身の制御線ＣＧｉのみならず、複数のＣＧドライバにまたがって出力される。
【００４７】
ＣＧｉ制御ロジック回路２６ｂは、シーケンス制御回路から出力される選択ワード線用の制御信号ＣＧＳＥＬＶ又は非選択ワード線用の制御信号ＣＧＵＳＥＬＶを受けて、自身の選択／非選択状態を参照して、スイッチ回路群２６ｃ〜２６ｑを制御する。
【００４８】
スイッチ回路群のうち転送ゲート２６ｄ，２６ｆに付属するブースタ回路２６ｃ，２６ｅは、詳細を示さないが、例えばＮＭＯＳトランジスタやキャパシタで構成される小規模の昇圧回路である。従って昇圧クロック信号ＰＭＰＣＬＫと転送しようとする電圧が入力されている。一方、転送ゲート２６ｈ，２６ｊ，２６ｌ，２６ｎにそれぞれ付属する回路２６ｇ，２６ｉ，２６ｋ，２６ｍは、高耐圧トランジスタで構成された一般的なクロスカップル型のレベルシフタ回路であり、その高電位電源としてＶＢＳＴが入力されている。
【００４９】
例えば、ページ書き込み時に、ＣＧｉのドライバが選択された場合には、ＣＧＶＳＥＬ_Ｖｉがシーケンサの制御信号ＣＧＳＥＬ_Ｖと同期した波形となり、ＣＧＵＳＥＬ_Ｖｉ、ＣＧＶａ_Ｖｉ、ＣＧＶｂ_Ｖｉ、ＣＧＶｃ_Ｖｉ、およびＣＧＶＥ_Ｖｉは“Ｌ”のままとなる。ＣＧＶＳＥＬ_Ｖｉが“Ｈ”になると、ブースタ回路２６ｃが高耐圧トランジスタ２６ｄのゲートを昇圧して、ＶＳＥＬに印加されたＶｐｇｍがＣＧｉに出力される。書き込み動作の非選択状態の場合には、書き込みパルスの電圧印加規則や、選択ワード線の位置によって、ＶＵＳＥＬ、Ｖａ、Ｖｂ、Ｖｃのいずれかが出力される。
【００５０】
ＣＧＶＥ_Ｖは消去動作時に、レギュラーワード線にＶＥを出力する場合の制御信号である。これはＶＥが０Ｖ固定の場合には必ずしも必要ではない。
【００５１】
各スイッチ回路の電圧転送ゲート（２６ｄ，２６ｆ，２６ｈ，２６ｊ，２６ｌ，２６ｎ）、および、接地パスのトランジスタ２６ｐ等には、ＣＧｉに書き込み電圧Ｖｐｇｍが印加されるため、高耐圧トランジスタが用いられる。特に、Ｖｐｇｍを放電するパスには、デプレション型の高耐圧トランジスタ２６ｐとエンハンスメント型の高耐圧トランジスタ２６ｑを直列接続して、一つのトランジスタに印加されるドレイン・ソース間電圧を緩和する措置がとられている。
【００５２】
図３Ｃは、ダミーワード線ＷＬＤＳ対応の制御線ＣＧＤＳ用のドライバ回路２５の一例である。回路構成は、図３ＢのＣＧドライバ回路と似ているが、ＣＧデコード回路は伴わない。ＣＧＤＳ制御ロジック回路２５ａと、その出力により制御されるスイッチ回路群２５ｂ〜２５ｎにより、読み出し、書き込み、および消去動作において、ダミーワード線用の所定の電圧が出力されるように回路が構成されている。
【００５３】
通常は、レギュラーセルの非選択ワード線のように扱われるが、後述のように、所定の動作においては選択ワード線に印加される電圧ＶＳＥＬを用いて、選択ワード線のように書き込み動作やベリファイ動作も行えるように構成されている。すなわち、シーケンスにより決まった動作の中で、シーケンス制御回路から出力されるＣＧＤＳ選択信号により、選択ワード線のごとく動作する。あるいは、ＣＧＤＳ選択信号は、テストモードなどで、アドレス入力を伴って選択される場合もあるが、この場合には、ダミーワード線を選択するためのコマンドと、所定のロウアドレス入力とのＡＮＤ論理が成立した場合などに限られる。
【００５４】
ダミーワード線ＷＬＤＤ対応の制御線ＣＧＤＤ側のドライバ回路は図示しないが、出力電圧や制御タイミングはやや異なるものの、図３ＣのＣＧＤＳ側ドライバ回路とほぼ同じ構成となる。
【００５５】
図４は、この実施の形態のＮＡＮＤ型フラッシュメモリが４値記憶を行う場合のデータしきい値分布の一例を示している。レギュラーセルは、負しきい値状態Ｅと、３つの正のしきい値状態Ａ，Ｂ，Ｃとのいずれかのデータ状態に設定される。これらのデータ状態がそれぞれ、Ｅ＝（１，１），Ａ＝（１，０），Ｂ＝（０，０），Ｃ＝（０，１）なる４値データとなる。
【００５６】
ダミーセルのしきい値状態Ｄは、正のしきい値範囲でできるだけ狭い分布が望ましいが、レギュラーセルのしきい値状態のとりうる範囲よりは狭く、かつしきい値上限値がレギュラーセルの最上位データ状態Ｃを超えない所定の範囲にあればよい。
【００５７】
図５は、ダミーセルが上述のような正のしきい値状態Ｄを持つ場合の書き込み時の電圧パルス波形を示す。ダミーセルは、後述するようにレギュラーセルＭＣ０−３１が書き込まれる前に、所定の正のしきい値に設定される。したがって、ダミーワード線ＷＬＤＤには、図５に示すように、他のレギュラーワード線に先立って確実にオンする電圧ＶＰＤＤ，ＶＰＤＳを印加する。
【００５８】
タイミングＴ１からＴ２にかけてレギュラーセル側にビット線に印加された書き込み電位を転送する。タイミングＴ２以降、選択レギュラーワード線ＷＬｎに書き込み電圧Ｖｐｇｍを、非選択レギュラーワード線には中間電圧（書き込みパス電圧）Ｖｍ（＜Ｖｐｇｍ）を、選択レギュラーワード線に近いソース線側の非選択レギュラーワード線ＷＬｎ−１，ＷＬｎ−２にはそれぞれ、電圧Ｖａ，Ｖｂ（Ｖｂ＜Ｖａ＜Ｖｍ）をそれぞれ与える。電圧Ｖｂはチャネル分離用の電圧で例えば０Ｖである。これは、チャネルブースト方式として、ＥＡＳＢ方式を用いた場合を示している。
【００５９】
これにより、“０”書きこみセルでは、選択セルチャネルに０Ｖが転送されて、ＦＮトンネル電流による書き込みが行われる。“１”書き込みセル（非書き込みセル）ては、ＮＡＮＤストリング内のチャネルおよび拡散層領域がワード線とのカップリングでブーストされ、書き込みは生じない。
【００６０】
図６は、ソース線ＣＥＬＳＲＣに最も近いレギュラーワード線ＷＬ０が選択された非書き込み（“１”書き込み）の場合の書き込み電圧印加条件をＮＡＮＤストリングの断面で示している。図７は参考のため、ダミーセルＭＣＤＤ，ＭＣＤＳがない場合について、同様にワード線ＷＬ０が選択された非書き込みの場合の電圧印加条件を示している。これらでは、レギュラーワード線が８本の場合を例示しているが、これはあくまで一例に過ぎない。
【００６１】
図７の従来例では、ソース線側選択ゲートトランジスタＳＧ２が０Ｖであり、これに隣接するレギュラーセルＭ０に書き込み電圧Ｖｐｇｍが印加される結果、選択ゲートトランジスタＳＧ２のドレイン端でＧＩＤＬ電流が流れて電子がレギュラーセルＭＣ０に注入されるという誤書き込みが生じる可能性がある。
【００６２】
これに対して、図６に示すように、ソース線側選択ゲートトランジスタに隣接してダミーセルＭＣＤＳを挿入することにより、レギュラーセルＭＣ０での誤書き込みが防止される。すなわち、ダミーワード線ＷＬＤＳに印加されるＶＰＤＳとダミーセルＭＣＤＳのしきい値電圧との関係で決まるダミーセル部のチャネル電位が、レギュラーセル領域のチャネル電位よりも低くなるようにして、レギュラーセルから選択ゲートトランジスタＳＧ２に向けて、ブースト状態のチャネル電位を段階的に低下させる。これによって、レギュラーセルの隣のダミーセル部だけでなく、選択ゲートトランジスタＳＧ２においても、ＧＩＤＬを抑制することができ、誤書き込みの原因となるＧＩＤＬの発生を抑制することが容易となる。
【００６３】
ＶＰＤＳは、ダミーセルＭＣＤＳのしきい値電圧に応じて最適な値をとりうる。これは例えば図５に示したＶｍ，Ｖａ或いはＶｂと同じであってもよいし、或いはダミーセル用として生成される微調整可能な電圧でもよい。
【００６４】
レギュラーワード線ＷＬ０に接続されたメモリセルＭＣ０に書き込みが行われる場合、ダミーセルＭＣＤＳのしきい値電圧が負の場合と正の場合を比較すると、しきい値電圧が負の場合には、最適化されるダミーワード線ＷＬＤＳの電圧はしきい値が正の場合に比べて低い電圧になる。ここで、レギュラーセルＭＣ０の書き込み特性に関して考えると、ダミーワード線ＷＬＤＳに印加される電圧が低いとそのワード線とのカップリングによって、レギュラーセルＭＣ０の書き込み特性が遅くなり、ダミーセルと隣接しないメモリセルより高い書き込み電圧を必要とすることになる。また、微細化に伴って、ワード線間の距離は世代毎に縮小されてきて、配線間の電界が懸念されるようになってきた。したがって、ダミーセルＭＣＤＳのしきい値電圧は、負の状態にあるより正の状態にあるほうが好ましい一面がある。
【００６５】
ビット線側でのダミーセルＭＣＤＤも同様にＧＩＤＬを防止する働きをする。このビット線側のダミーセルＭＣＤＤのダミーワード線ＷＬＤＤに与える電圧ＶＰＤＤは、ソース線側のダミーワード線ＷＬＤＳの電圧ＶＰＤＳと同じでもよいし、或いは異なってもよい。
【００６６】
ダミーセルのしきい値電圧を高め、ソース線側のレギュラーワード線ＷＬ０が選択されたときにこれと隣接するダミーＷＬＤＳとの間の電位差、同様にビット線側のレギュラーワード線ＷＬ７が選択されたときにこれに隣接するダミーワード線ＷＬＤＤの間の電位差を小さくするために、消去シーケンスにおいて次のようなダミーセル書き込み制御を行う。
【００６７】
図８が消去シーケンスを示している。消去は選択ブロック内の全セルを一括して消去する。まず、消去パルス印加動作（ステップＳ１）と、消去ベリファイ動作（ステップＳ２）を行って、選択ブロックのレギュラーセルおよびダミーセルを消去する。全セルが消去されたか否かを判断して（ステップＳ３）、全セルの消去が確認されるまで、消去電圧印加とベリファイとを繰り返す。
【００６８】
図９は、消去パルス印加動作波形を示している。選択ブロックでは全ワード線（レギュラーワード線とダミーワード線）を０Ｖ、選択ゲート線ＳＧＤ，ＳＧＳをＶｄｄ−Ｖｔとし、ビット線及びソース線はフローティングとし、セルアレイが形成されたｐ型ウェルの端子ＣＰＷＥＬに消去電圧Ｖｅｒａを印加する。これにより、選択ブロック内の全セルの浮游ゲートから電子が放出される。
【００６９】
この消去動作により、図１０に示すように、レギュラーセルの書き込みデータ状態Ａ，Ｂ，Ｃ及びダミーセルの書き込みデータ状態Ｄは、消去状態（負のしきい値データ状態）Ｅ０に変化する。消去ベリファイでは、セルしきい値電圧が負になったことだけを確認している。即ち消去状態Ｅ０は、しきい値下限値は制御されていないから、大きく負方向にしきい値が変化した過消去状態のセルが発生する。
【００７０】
そこで、消去後に、過消去状態を解消させるためのソフトプログラムを行う（ステップＳ４）。これは、図５のようなＥＡＳＢ方式のチャネルブーストを行う場合において、選択セルが含まれたチャネル領域と選択セルより所定数離れたソース側のチャネル領域を電気的に分離するためには、消去状態のしきい値電圧が所定のしきい値の範囲にある必要があるためである。
【００７１】
また、フローティングゲート型メモリセルにおいては、メモリセルのフローティングゲート間の干渉ノイズを抑制するためにもソフトプログラムが重要である。但し、このソフトプログラムは、レギュラーセルのみを対象とする。
【００７２】
具体的には、ビット線から０Ｖを選択ＮＡＮＤセルユニットのチャネルに転送し、選択ブロックの全レギュラーワード線にソフトプログラム用書き込み電圧Ｖｓｐｇｍを与え、ダミーワード線ＷＬＤＤ，ＷＬＤＳには書き込みパス電圧Ｖｍを与えて、選択された全レギュラーセルで同時に弱い書き込みを行う。  
【００７３】
ソフトプログラムは、図１０に示すように、過消去状態を含むしきい値状態Ｅ０から、過消去状態がないしきい値状態Ｅを得るのが目的である。即ち確認するしきい値電圧は負であるので、ベリファイ動作では、ダミーワード線を含む全ワード線に例えば０Ｖを与え、ＮＡＮＤストリングのソース線ＣＥＬＳＲＣにＶｄｄを与えて、ビット線が所定値まで充電されるか否かを検出する。
【００７４】
具体的にソフトプログラム・ベリファイはステップＳ５とＳ７の２段階で行われる。第１のベリファイステップＳ５は、所定数のＮＡＮＤストリングのセルしきい値が図１０に示すＶＳＰ１を越えたことを検出してパスとする判断を行う（ステップＳ６）。
【００７５】
この第１のベリファイの判定ステップＳ６をパスした後、第２のベリファイステップＳ７は、しきい値を少し正方向に移動させたレギュラーセルが、所定のしきい値以下に入っていることを確認するものである。ソフトプログラムが行き過ぎて、判定しきい値に相当するしきい値電圧ＶＳＰ２を越えたものが許容個数以上ある場合には、ベリファイ判定ステップＳ８はフェイルとなり、もう一度消去動作に戻る。
【００７６】
次に、ダミーセルに対して書き込み（ステップＳ９）と書き込みベリファイ（ステップＳ１０）を行う。
【００７７】
図１２にはダミーセル書き込み電圧波形を示し、図１３はＮＡＮＤストリングの書き込み電圧印加条件を示す。ダミーワード線ＷＬＤＤ，ＷＬＤＳに書き込み電圧Ｖｐｇｍを印加して、残りのレギュラーワード線は書き込みパス電圧Ｖｍを与えて、ＮＡＮＤストリングの二つのダミーセルＭＣＤＳ，ＭＣＤＤで同時に書き込みを行う。
【００７８】
図１４に示すように、レギュラーセルの場合と同様に、ダミーセルに対してもステップアップ書き込み制御を行う。すなわち、書き込みパルスを印加した後で、ベリファイ動作を行い、所定レベルまで書き込みできたら、非書き込み状態する。全てのダミーセル書き込みができたか否かを判定して（ステップＳ１１）、書き込み不足のダミーセルがある場合には、書き込み電圧を所定のレベルΔＶｐｇｍだけ増加させて、再び書き込みパルス印加動作を行う。
【００７９】
なおダミーセル書き込みのベリファイ動作（ステップＳ１０）は基本的に、ビット線側のダミーセルＭＣＤＤとソース線側のダミーセルＭＣＤＳとに対して別々に行う。そして図１１に示すように、二つのダミーセルＭＣＤＤ，ＭＣＤＳについて共に、所定のベリファイレベルＶｖｆｙｄまで書き込みができたＮＡＮＤストリングに対して、以後ビット線にＶｄｄ（約２．５Ｖ）を印加して非書き込み状態とし、それ以上のしきい値シフトを抑制する。
【００８０】
ところで、ダミーセル書き込みの“非書き込み”時に、通常の書き込みシーケンスにおけると同様のチャネルブーストを適用したとすると、ダミーセル自身に選択ゲートトランジスタのドレイン端でのＧＩＤＬ起因の誤書き込みが生じる。この実施の形態では、この様な事態を防止すべく、ダミーセル書き込み時の非書き込みの条件を、ＮＡＮＤフラッシュメモリの通常のページ書き込み時の非書き込みの場合とは異ならせている。この点を以下に具体的に説明する。
【００８１】
図１２に示したように、ダミーセルの書き込み時、ビット線側選択ゲート線ＳＧＤにはＶｄｄより選択ゲートトランジスタのしきい値電圧以上高い４．５Ｖ程度の電圧を与えている。従って、ビット線にＶｄｄを与える非書き込み状態になっても選択ゲートトランジスタは、カットオフしない。言い換えれば、ダミーセル書き込みにおいては、ベリファイがパスした後、非書き込み状態にするために、ＮＡＮＤストリング内のチャネルとビット線とが導通した状態として、チャネルにＶｄｄを転送し、チャネルブーストは行わない。
【００８２】
従って、ダミーセルのベリファイパス後の“非書き込み”は、厳密に云えば非書き込みではなく、書き込み条件が抑制された書き込みである。即ちベリファイでパスしたＮＡＮＤストリングでは、それまでのチャネル電圧０Ｖでの書き込み状態から、チャネル電圧Ｖｄｄの書き込み状態に変わり、ワード線とチャネル間の電位差がＶｐｇｍからＶｐｇｍ−Ｖｄｄに減少して、書き込み条件が大きく抑制される。
【００８３】
この書き込み電圧の低下は、セルの書き込み速度のばらつきが大きいとベリファイでパスした状態のしきい値にとどめることが難しい。実際には、その書き込みばらつきは、約４Ｖ程度あるので、チャネル電圧をＶｄｄにした後で、４Ｖ−２．５Ｖ＝１．５Ｖ程度は、ダミーセルのしきい値分布が上にシフトする可能性がある。
【００８４】
図１１は、この様なダミーセル書き込み条件で、データ状態Ｄが書かれる様子を示している。そのデータ状態Ｄの上すその破線部分は、非書き込み状態になってもしきい値がシフトすることを示している。
【００８５】
ステップアップ書き込みにより、もともとのしきい値分布は、例えば、ΔＶｐｇｍ＝１Ｖの場合に、ノイズを含めて１．３Ｖ程度の分布になると仮定すると、上述の余剰な書き込み分１．５Ｖと合わせて、２．８Ｖ程度の分布に制御できる見込みとなる。ステップアップ書き込みをしない場合には、これが４Ｖ程度の分布ということになる。
【００８６】
しかしながら、通常の書き込みシーケンスにおけると同様にチャネルブーストを適用した場合のダミーセル自身に選択ゲートトランジスタのドレイン端でのＧＩＤＬ起因の誤書き込みに比べると、上述した非書き込み条件でのしきい値上昇は許容できる範囲に抑えることが可能である。
【００８７】
なおダミーセルへの書き込みは、上述のように書き込み時間ができるだけ短くなるように、ＮＡＮＤストリング内の二つのダミーセルに同時に書き込みを行っているが、片方ずつ順次書き込みと書き込みベリファイを行ってもよい。
【００８８】
図１５は、二つのダミーセルに順次書き込みとベリファイを行う場合の消去シーケンスを、図８と対応させて示している。後半のダミーセル書き込みが図８と異なる。即ち、一方のダミーセル（ＷＬＤＳ側）書き込み（ステップＳ９ａ）とベリファイ（ステップＳ１０ａ）を行い、書き込み完了判定を行う（ステップＳ１１ａ）。書き込み完了判定後、他方のダミーセル（ＷＬＤＤ側））書き込み（ステップＳ９ｂ）とベリファイ（ステップＳ１０ｂ）を行い、書き込み完了判定を行う（ステップＳ１１ｂ）。
【００８９】
図１６は、以上に説明した３種のダミーセルの書き込み電圧印加法（１）〜（３）をまとめて示している。最初の電圧印加法（１）はダミーワード線ＷＬＤＤ，ＷＬＤＳで同時に書き込みを行う場合であり、（２）はダミーワード線ＷＬＤＳのみで書き込みを行う場合、（３）はダミーワード線ＷＬＤＤのみで書き込みを行う場合を示している。
【００９０】
また図１７は、二つのダミーセルに対するベリファイを個々に行う場合の電圧印加法（１），（２）を示している。ソース線側のダミーワード線ＷＬＤＳにベリファイ電圧Ｖｖｆｙｄを与え、ビット線側のダミーワード線ＷＬＤＤは読み出しパス電圧Ｖｒｅａｄを与える電圧印加法（１）と、ビット線側のダミーワード線ＷＬＤＤにベリファイ電圧Ｖｖｆｙｄを与え、ソース線側のダミーワード線ＷＬＤＳは読み出しパス電圧Ｖｒｅａｄを与える電圧印加法（２）とが順次適用される。
【００９１】
図１８Ａ及び図１８Ｂは、この実施の形態によるフラッシュメモリのデータ書き込み時のＮＡＮＤストリングの電圧印加条件を、ワード線ＷＬ０−７がそれぞれ選択された場合について示している。図１９は、参考例として、ダミーセルがない場合について、同様の書き込み時の電圧印加条件を示している。これらはいずれもＥＡＳＢ方式の場合である。
【００９２】
図１８Ａでは、書き込み電圧Ｖｐｇｍが印加されるレギュラーワード線のソース線側に隣接するワード線に順次、Ｖａ，Ｖｂ（Ｖｂ＜Ｖａ＜Ｖｍ）を印加している。Ｖｂがチャネル分離用電圧（例えば０Ｖ）である。ダミーワード線ＷＬＤＤ，ＷＬＤＳにはそれぞれ電圧ＶＰＤＤ（＜Ｖｐｇｍ），ＶＰＤＳ（＜Ｖｐｇｍ）を印加している。
【００９３】
図１８Ｂでは、書き込み電圧Ｖｐｇｍが印加されるレギュラーワード線のソース線側での電界を更に緩和すべく、隣接ワード線に順次、Ｖａ，Ｖｂ，Ｖｃ（Ｖｃ＜Ｖｂ＜Ｖａ＜Ｖｍ）を印加している。Ｖｃがチャネル分離用電圧（例えば０Ｖ）である。ダミーワード線ＷＬＤＤ，ＷＬＤＳには図１８Ａと同様に、それぞれ電圧ＶＰＤＤ（＜Ｖｐｇｍ），ＶＰＤＳ（＜Ｖｐｇｍ）を印加している。
【００９４】
図１９の従来例は、ダミーワード線がない他、図１８Ａと同様である。図１９の太枠で囲んだ箇所がＧＩＤＬ起因の誤書き込みが生じる可能性がある部分を示している。図１８Ａ，図１８Ｂでは、対応する太枠で囲んだ箇所の電界が緩和されている。
【００９５】
以上のようにこの実施の形態によると、ＮＡＮＤストリングへのダミーセルの挿入により、レギュラーセルのＧＩＤＬによる誤書き込みを防止することができる。また、ダミーセルのしきい値電圧を最適制御することにより、ダミーセル自身のドレイン端でのＧＩＤＬに起因するレギュラーセルの誤書き込みが防止される。更にまた、ダミーセル自身の書き込み動作において、非書き込みになったときにチャネルブーストを行わないようにすることで、ダミーセル自身へのＧＩＤＬによる誤書き込みが防止される。
【００９６】
図２０は、図８の実施の形態と異なり、ダミーセルへの書き込み（ステップＳ９−Ｓ１１）をソフトプログラム（ステップＳ４−Ｓ８）の前に行う制御方法を採用した実施の形態である。すなわち、消去パルス印加動作によって、選択されたブロック内のすべてのセルが消去された後に、まず、ダミーセルの書き込みを行う。
【００９７】
ここでの書き込みパルス印加動作は、先の実施の形態と同様に、ベリファイによって非書き込みとするＮＡＮＤストリングにおいては、ビット線に印加されるＶｄｄをチャネル領域まで転送して、チャネル領域をブーストさせない条件での書き込みとする。
【００９８】
この方法によって、まず、ダミーセルに対する書き込みに関しては、ＧＩＤＬを抑制してしきい値分布を所望の広さの分布に制御できる。そして、ダミーセルのしきい値を設定した後で、ソフトプログラムを行うために、ソフトプログラムパルス印加動作時のダミーワード線の電圧は、通常の書き込み動作時と同じ設定電圧にすることができるという利点がある。
【００９９】
ソフトプログラム動作においては、図１０に示すように、消去状態のしきい値分布をできるだけ狭くするために、ベリファイがパスしたＮＡＮＤストリングは、以後非書き込み状態とする必要がある。この非書き込み状態は、通常のページプログラム時と同様にチャネルブーストさせる方式が望ましいが、その際にも、選択ゲートトランジスタのドレイン端でＧＩＤＬが生じると、選択ゲートへの影響や、レギュラーセルへの影響も懸念される。したがって、ソフトプログラムパルス印加中のＧＩＤＬも抑えることが望ましい。
【０１００】
先の実施の形態では、ダミーセルへの書き込みがソフトプログラムの後であったために、ソフトプログラム中のダミーセルのしきい値は、消去された直後の広く分布するしきい値であった。したがって、ＧＩＤＬを抑制するためには、この消去しきい値に対して適切な電圧を印加する必要があった。一方で、通常のレギュラーセルへの書き込み動作の場合には、ダミーセルへの書き込みが行われた後なので、そのしきい値に適した電圧が必要となっていた。
【０１０１】
本実施の形態においては、ソフトプログラムを行う前に、すでにダミーセルへのしきい値設定が行われているので、ソフトプログラムにおいても、通常のレギュラーセルへの書き込み動作においても、非書き込み時のＧＩＤＬを抑制するために必要となる電圧は同じか、調整が必要であったとしても同程度の電圧でよいことが期待される。
【０１０２】
なお図１５の実施の形態で説明したと同様に、この実施の形態においてもビット線側とソース線側のダミーセルの書き込みとベリファイを別々に行うことができる。
【０１０３】
以上より、ダミーセルへの書き込みにおいては、チャネルをブーストさせることなくＧＩＤＬを抑制した書き込みパルスを用いてしきい値制御を行い、ソフトプログラム動作、通常の書き込み制御においては、設定されたダミーセルのしきい値に応じた最適な電圧を制御ゲートに印加して、ＧＩＤＬを抑制した書き込みを行うことができる半導体記憶装置を実現することができる。
【図面の簡単な説明】
【０１０４】
【図１】実施の形態によるＮＡＮＤ型フラッシュメモリの構成を示す図である。
【図２】同フラッシュメモリのメモリセルアレイ構成を示す図である。
【図３Ａ】同フラッシュメモリのロウ系信号駆動回路へのアドレス信号入力を示す図である。
【図３Ｂ】レギュラーワード線対応のＣＧデコーダ・ドライバの構成を示す図である。
【図３Ｃ】ダミーワード線対応のＣＧＤＳドライバの構成を示す図である。
【図４】同フラッシュメモリの４値データしきい値分布を示す図である。
【図５】同フラッシュメモリの書き込みパルス波形を示す図である。
【図６】同フラッシュメモリの書き込み電圧印加条件を示す図である。
【図７】従来例の書き込み電圧印加条件を示す図である。
【図８】実施の形態のフラッシュメモリの消去シーケンスを示す図である。
【図９】同フラッシュメモリの消去電圧印加条件を示す図である。
【図１０】同フラッシュメモリの消去及びその後のソフトプログラムによるデータしきい値変化を示す図である。
【図１１】同フラッシュメモリのダミーセル書き込みによるしきい値変化を示す図である。
【図１２】同ダミーセル書き込みの電圧パルス波形を示す図である。
【図１３】同ダミーセル書き込みの電圧印加条件を示す図である。
【図１４】同ダミーセル書き込みのステップアップ書き込み方式を示す図である。
【図１５】他の実施の形態によるフラッシュメモリの消去シーケンスを示す図である。
【図１６】ダミーセル書き込み時のワード線電圧印加法をまとめて示す図である。
【図１７】ダミーセルの書き込みベリファイ時のワード線電圧印加法をまとめて示す図である。
【図１８Ａ】実施の形態のフラッシュメモリ書き込み時のワード線電圧印加法を示す図である。
【図１８Ｂ】実施の形態のフラッシュメモリ書き込み時の他のワード線電圧印加法を示す図である。
【図１９】従来例のフラッシュメモリ書き込み時のワード線電圧印加法を示す図である。
【図２０】他の実施の形態によるフラッシュメモリの消去シーケンスを示す図である。
【符号の説明】
【０１０５】
１…Ｉ／Ｏバッファ、２…コマンドレジスタ、３…アドレスレジスタ、４…コントローラ、５…高電圧発生回路、６…ページバッファドライバ、７…カラムデコーダ、１０…ロウデコーダ、１１…ブロックデコーダ、１２…転送トランジスタアレイ、２０…ロウ系信号駆動回路、２１…ブロックデコーダドライバ、２２，２３…選択ゲート線ドライバ、２４，２５…ダミーワード線ドライバ、２６…ワード線デコーダ・ドライバ、３０…ページバッファ、１００…メモリセルアレイ、ＮＵ…ＮＡＮＤセルユニット、ＭＣ０−ＭＣ３１…メモリセル（レギュラーセル）、ＭＣＤＤ，ＭＣＤＳ…ダミーセル、ＷＬ０−ＷＬ３１…レギュラーワード線、ＷＬＤＤ，ＷＬＤＳ…ダミーワード線。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１９】
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【図２０】
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