(57)【要約】【課題】半導体記憶装置において、回路面積の増加を極力抑えて、ソース線への高電圧供給経路における電圧降下を低減する。【解決手段】高電圧発生回路１０の出力は、第１の転送ゲート１３を介してソース線ＳＬに接続され、第２の転送ゲート１４を介してワード線ＷＬに接続されている。第１の転送ゲート１３は書き込みイネーブル信号ＷＲＴによってオンオフが制御されたＰチャネル型ＭＯＳトランジスタで構成され、第２の転送ゲート１４は消去イネーブル信号ＥＲＡによってオンオフが制御されたＰチャネル型ＭＯＳトランジスタで構成されている。また、高電圧発生回路１０の出力を、高電圧スイッチング回路１１を介さずにソース線ＳＬに供給する第３の転送ゲート１５が設けられている。第３の転送ゲート１５はＰチャネル型ＭＯＳトランジスタで構成され、そのゲートには高電圧スイッチング回路１１の反転出力が印加される。【選択図】図１
2008140430.tif 000002
【特許請求の範囲】
【請求項１】
電気的にデータの消去及び書込みが可能な複数の不揮発性メモリセルトランジスタと、
前記複数の不揮発性メモリセルトランジスタのソースが接続されたソース線と、
前記複数の不揮発性メモリセルトランジスタの制御ゲートが接続されたワード線と、
データの消去及び書き込みのための高電圧を発生する高電圧発生回路と、
選択信号に応じてスイッチングし、高電圧発生回路から発生された高電圧を出力する高電圧スイッチング回路と、
書き込みイネーブル信号に応じて導通し、高電圧スイッチング回路から出力された高電圧をソース線に出力する第１のスイッチと、
消去イネーブル信号に応じて導通し、高電圧スイッチング回路から出力された高電圧をワード線に出力する第２のスイッチと、
書き込みイネーブル信号に応じて導通し、高電圧発生回路から発生された高電圧を、高電圧スイッチング回路を介さずに前記ソース線に出力する第３のスイッチを備えることを特徴とする半導体記憶装置。
【請求項２】
前記高電圧スイッチング回路は、前記高電圧発生回路から発生された高電圧が電源電圧として印加されると共に、選択信号に応じてセットされるラッチ回路からなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のスイッチ、前記第２のスイッチ及び前記第３のスイッチは、転送ゲートからなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記不揮発性メモリセルトランジスタは、ソース及びドレインと、チャネルの一部上にゲート絶縁膜を介して形成されたフローティングゲートと、このフローティングゲート上に形成された絶縁膜と、フローティングゲートの側面及び前記絶縁膜を被覆して形成されたトンネル絶縁膜と、このトンネル絶縁膜及びチャネルの一部上に形成された制御ゲートと、を備えることを特徴とする請求項１、２、３のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、電気的にデータの消去及び書込みが可能な複数の不揮発性メモリセルトランジスタを備える半導体記憶装置に関する。
【背景技術】
【０００２】
近年、不揮発性メモリは、携帯電話機やデジタルカメラ等の民生品にとどまらず、高いデータ保持の信頼性が求められる車載、航空、医療機器、ＩＤカードなどにも採用されている。
【０００３】
一般的な不揮発性メモリとしてＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）が知られている。これは、フローティングゲート（浮遊ゲート）に所定の電荷量が蓄積されているか否かによって、２値又はそれ以上の多値のデジタルデータを記憶し、その電荷量に応じたチャネルの導通の変化を検知することで、デジタルデータを読み出すことができるものである。また、このＥＥＰＲＯＭは、半導体基板上にフローティングゲートと制御ゲートとが順次積層された構造を持つスタックゲート型（Stacked-Gate Type）と、フローティングゲートと制御ゲートとがともに半導体基板のチャネルと対向する構造を持つスプリットゲート型(Split-Gate Type)とに分類される。
【０００４】
図３は、スプリットゲート型ＥＥＰＲＯＭの１つのメモリセルトランジスタＭＴの構造を示す断面図である。Ｐ型半導体基板１０１の表面に所定間隔を隔ててｎ＋型のドレイン１０２及びｎ＋型のソース１０３が形成され、それらの間にチャネル１０４が形成されている。このチャネル１０４の一部上及びソース１０３の一部上には、ゲート絶縁膜１０５を介してフローティングゲート１０６が形成されている。フローティングゲート１０６上には、ゲート絶縁膜１０５に比して厚い絶縁膜１０７が形成されている。
【０００５】
また、フローティングゲート１０６の側面及び厚い絶縁膜１０７の上面の一部を被覆するようにトンネル絶縁膜１０８が形成されている。トンネル絶縁膜１０８上及びチャネル１０４の一部上には制御ゲート１０９が形成されている。
【０００６】
上述した構成のメモリセルトランジスタＭＴの動作を説明すると以下の通りである。まず、データ「０」の書き込み時には、制御ゲート１０９とソース１０３に所定の電圧（例えば、Ｐ型半導体基板１０１に０Ｖ、制御ゲート１０９に２Ｖ）、ソース１０３に高電圧（例えば、１０Ｖ）を印加し、チャネル１０４に電流を流すことにより、ゲート絶縁膜１０５を通してフローティングゲート１０６にチャネルホットエレクトロン（Channel Hot Electron）を注入する。フローティングゲート１０６に注入されたチャネルホットエレクトロンは電荷としてフローティングゲート１０６内に保持される。
【０００７】
一方、前記メモリセルトランジスタＭＴに記憶されたデータ「０」を消去する時には、ドレイン１０２及びソース１０３を接地し、制御ゲート１０９に所定の高電圧（例えば、１３Ｖ）を印加することにより、トンネル絶縁膜１０８にファウラー・ノルドハイム・トンネル電流（Fowler-Nordheim Tunneling Current）を流し、フローティングゲート１０６に蓄積された電子を制御ゲート１０９へ引き抜く。この消去により、メモリセルトランジスタＭＴに記憶されたデジタルデータは「１」になる。
【０００８】
また、前記メモリセルに記憶されたデータを読み出す時は、制御ゲート１０９及びドレイン１０２に所定の電圧（例えば、制御ゲート１０９に３Ｖ、ドレイン１０２に１Ｖ）を印加する。すると、フローティングゲート１０６に蓄積された電子の電荷量に応じて、ソース・ドレイン間にセル電流Icが流れる。データ「０」が書き込まれている場合にはメモリセルトランジスタＭＴのしきい値は高くなるので、セル電流Icは通常０μＡ程度に小さくなり、データ「１」が書き込まれている場合にはメモリセルトランジスタＭＴのしきい値は低くなるので、セル電流Icは通常４０μＡ程度になる。
【０００９】
そして、このセル電流Icを所定のセンスアンプで基準電流Irefと比較することによって「０」のデータか、「１」のデータかの判定が行われる。例えば、基準電流Iref（＝２０μＡ）とした場合に、セル電流Icが２０μＡ以上の電流量であれば、センスアンプはそれを検出して電圧値５Ｖ（データ「１」）を出力し、２０μＡ以下の電流量であれば、電圧値０Ｖ（データ「０」）を出力する。上述した技術は例えば、特許文献１に記載されている。
【００１０】
上述のように、メモリセルトランジスタＭＴにおいては、データの書き込み時及び消去時に高電圧を印加する必要がある。そのような半導体記憶装置の回路構成について図４を参照して説明する。
【００１１】
高電圧発生回路１は、半導体記憶装置に入力される電源電圧Ｖｃｃ（例えば、３Ｖ）を昇圧して高電圧ＨＶを発生する。高電圧スイッチング回路２はソース線ＳＬ又はワード線ＷＬを選択する選択信号ＳＥＬに応じてスイッチングし、高電圧発生回路１によって発生された高電圧ＨＶを出力する。ソース線ＳＬには複数のメモリセルトランジスタＭＴ１，ＭＴ２，ＭＴ３，・・・のソースが共通接続され、ワード線ＷＬには複数のメモリセルトランジスタＭＴ１，ＭＴ２，ＭＴ３，・・・の制御ゲートが共通接続されている。そして、データ書き込み時（プログラム時）には、第１の転送ゲート３をオンさせ、第２の転送ゲート４をオフさせてソース線ＳＬに高電圧ＨＶを印加し、データ消去時（プログラム消去時）には、第１の転送ゲート３をオフさせ、第２の転送ゲート４をオンさせてワード線ＷＬに高電圧ＨＶを印加していた。
【特許文献１】特開２０００−１７３２７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、同時にデータ書き込みが行われるメモリセルトランジスタＭＴ１，ＭＴ２，ＭＴ３，・・・の数が増加すると、高電圧供給経路、即ち高電圧スイッチング回路２及び第１の転送ゲート３の書き込み電流が増加し、その分、電圧降下（ＩＲドロップ）が大きくなり、同時に書き込みができるメモリセルトランジスタの数が制限されてしまう。その一方、高電圧供給経路の電圧降下を低減するために、高電圧スイッチング回路２及び第１の転送ゲート３を構成するトランジスタを低インピーダンスにするには、そのサイズを大きく設計しなければならならず、回路面積が大きくなるという問題が生じる。
【課題を解決するための手段】
【００１３】
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体記憶装置は、電気的にデータの消去及び書込みが可能な複数の不揮発性メモリセルトランジスタと、前記複数の不揮発性メモリセルトランジスタのソースが接続されたソース線と、前記複数の不揮発性メモリセルトランジスタの制御ゲートが接続されたワード線と、データの消去及び書き込みのための高電圧を発生する高電圧発生回路と、選択信号に応じてスイッチングし、高電圧発生回路から発生された高電圧を出力する高電圧スイッチング回路と、書き込みイネーブル信号に応じて導通し、高電圧スイッチング回路から出力された高電圧をソース線に出力する第１のスイッチと、消去イネーブル信号に応じて導通し、高電圧スイッチング回路から出力された高電圧をワード線に出力する第２のスイッチと、書き込みイネーブル信号に応じて導通し、高電圧発生回路から発生された高電圧を、高電圧スイッチング回路を介さずに前記ソース線に出力する第３のスイッチを備えることを特徴とするものである。
【発明の効果】
【００１４】
本発明の半導体記憶装置によれば、回路面積の増加を極力抑えて、ソース線への高電圧供給経路における電圧降下を低減することができる。これにより、不揮発性メモリセルトランジスタへ供給する書き込み電流を増加させて、多ビットの同時書き込みが可能になる。
【発明を実施するための最良の形態】
【００１５】
次に、本発明の実施形態による半導体記憶装置について、図面を参照しながら説明する。図１は、本発明の半導体記憶装置の回路図であり、データ書き込み時に対応している。
【００１６】
高電圧発生回路１０は、半導体記憶装置に入力される電源電圧Ｖｃｃ（例えば、３Ｖ）を昇圧して高電圧ＨＶを発生する回路であり、例えば、チャージポンプ回路によって構成することができる。
【００１７】
高電圧スイッチング回路１１は、ソース線ＳＬ又及びワード線ＷＬを共通とするメモリセルトランジスタ群ごとに１つ設けられており、ソース線ＳＬ又はワード線ＷＬを選択する選択信号ＳＥＬに応じてスイッチングし、高電圧発生回路１０によって発生された高電圧ＨＶを出力する回路である。すなわち、高電圧スイッチング回路１１は、入力と出力が互いにクロス接続された第１のＣＭＯＳインバータＩＮＶ１及び第２のＣＭＯＳインバータＩＮＶ２と、第１のＣＭＯＳインバータＩＮＶ１の出力（第２のインバータＩＮＶ２の入力）にドレイン接続され、ソースが接地され、選択信号ＳＥＬによってオンオフが制御されたセット用ＭＯＳトランジスタ１１２、第２のＣＭＯＳインバータＩＮＶ２の出力（第１のＣＭＯＳインバータＩＮＶ１の入力）にドレインが接続され、ソースが接地され、リセット信号ＲＳＴによってオンオフが制御されたリセット用ＭＯＳトランジスタ１１３を備える。
【００１８】
第１のＣＭＯＳインバータＩＮＶ１及び第２のＣＭＯＳインバータＩＮＶ２の高電圧側の電源電圧として高電圧発生回路１０によって発生された高電圧ＨＶが供給されている。このように、高電圧スイッチング回路１１は基本的にはラッチ回路である。
【００１９】
ソース線ＳＬには複数のメモリセルトランジスタＭＴ１，ＭＴ２，ＭＴ３，・・・のソースが共通接続され、ワード線ＷＬには複数のメモリセルトランジスタＭＴ１，ＭＴ２，ＭＴ３，・・・の制御ゲートが共通接続されている。また、ワード線ＷＬを選択するワード線デコーダ１６が設けられている。複数のメモリセルトランジスタＭＴ１，ＭＴ２，ＭＴ３，・・・は、図３のスプリットゲート型ＥＥＰＲＯＭのメモリセルトランジスタである。
【００２０】
そして、高電圧発生回路１０の出力（第２のＣＭＯＳインバータＩＮＶ２の出力）は、第１の転送ゲート１３を介してソース線ＳＬに供給され、第２の転送ゲート１４を介してワード線ＷＬに供給される。第１の転送ゲート１３は書き込みイネーブル信号ＷＲＴによってオンオフが制御されたＰチャネル型ＭＯＳトランジスタで構成され、第２の転送ゲート１４は消去イネーブル信号ＥＲＡによってオンオフが制御されたＰチャネル型ＭＯＳトランジスタで構成されている。
【００２１】
また、高電圧発生回路１０の出力を、高電圧スイッチング回路１１を介さずに、ソース線ＳＬに供給する第３の転送ゲート１５が設けられている。第３の転送ゲート１５はＰチャネル型ＭＯＳトランジスタで構成され、そのゲートには高電圧スイッチング回路１１の反転出力（第１のＣＭＯＳインバータＩＮＶ１の出力）が印加されている。ここで、第１の転送ゲート１３、第２の転送ゲート１４及び第３の転送ゲート１５はオン抵抗を下げるためにＣＭＯＳの転送ゲートで構成してもよい。
【００２２】
次に、上述した回路の書き込み動作について説明する。選択信号ＳＥＬがＨレベルになると、セット用ＭＯＳトランジスタ１１２がオンし、高電圧発生回路１０の出力はＨレベルになる。ワード線ＷＬはワード線デコーダ１６によりＨレベル（例えば、２Ｖ）に設定される。これにより、ワード線ＷＬに接続されたメモリセルトランジスタＭＴ１，ＭＴ２，ＭＴ３，・・・はオンする。
【００２３】
また、書き込みイネーブル信号ＷＲＴはＬレベル、消去イネーブル信号ＥＲＡはＨレベルに設定されるので、第１の転送ゲート１３はオンし、第２の転送ゲート１４はオフする。また、セット用ＭＯＳトランジスタ１１２がオンすることで、高電圧スイッチング回路１１の反転出力（第１のＣＭＯＳインバータＩＮＶ１の出力）はＬレベルになるので、それを受けて、第３の転送ゲート１５がオンする。
【００２４】
そして、高電圧発生回路１０によって高電圧ＨＶ（例えば、１０Ｖ）が発生されると、高電圧スイッチング回路１１の出力は高電圧ＨＶとなり、第１の転送ゲート１３を通してソース線ＳＬに供給される。また、これと同時に、高電圧発生回路１０で発生された高電圧ＨＶは第３の転送ゲート１５を通して、ソース線ＳＬに供給される。
【００２５】
複数のメモリセルトランジスタの中で、書き込みが行われるメモリセルトランジスタ（例えば、ＭＴ１，ＭＴ２，ＭＴ３）のドレインは定電流回路１７を通して接地され、書き込みが行われないメモリセルトランジスタ（例えば、ＭＴｘ）のドレインにはＨレベルが印加される。これにより、書き込みが行われるメモリセルトランジスタ（例えば、ＭＴ１，ＭＴ２，ＭＴ３）には、第３の転送ゲート１５及び高電圧スイッチング回路１１から書き込み電流(Ｉpp1,Ｉpp2)が供給される。定電流回路１７が設けられていることにより、書き込みが行われるメモリセルトランジスタには一定の書き込み電流が流れるように構成されている。この書き込み電流がメモリセルトランジスタのチャネルに流れることにより、ゲート絶縁膜１０５を通してフローティングゲート１０６にチャネルホットエレクトロン（Channel Hot Electron）が注入される。フローティングゲート１０６に注入されたチャネルホットエレクトロンは電荷としてフローティングゲート１０６内に保持される。
【００２６】
ここで、第３の転送ゲート１５の書き込み電流Ｉpp1を高電圧スイッチング回路１１からの書き込み電流Ｉpp2に比して非常に大きく設定する（Ｉpp2≪Ｉpp1)ことにより、高電圧発生回路１０は主として高電圧ＨＶの保持機能（ラッチ機能）を発揮し、書き込み電流については、その大部分を第３の転送ゲート１５を通して供給する。こうすることで、回路面積の増加を極力抑えて、ソース線ＳＬへの高電圧供給経路における電圧降下を低減することができる。そして、不揮発性メモリセルトランジスタへ供給する書き込み電流を増加させて、多ビットの同時書き込みが可能になる。
【００２７】
すなわち、第３の転送ゲート１５を設けずに、高電圧発生回路１０から第１の転送ゲート１３を通して書き込み電流を供給する場合においては、高電圧発生回路１０のＰチャネル型ＭＯＳトランジスタ１１４及び第１の転送ゲート１３を通して書き込み電流を流すことになるが、その電流経路に２つのＭＯＳトランジスタが直列に入るため、電圧降下が大きい。書き込み電流を確保するためには、Ｐチャネル型ＭＯＳトランジスタ１１４及び第１の転送ゲート１３のサイズ（つまり、ＭＯＳトランジスタのチャネル幅）を大きくしなければならない。Ｐチャネル型ＭＯＳトランジスタ１１４のサイズだけを大きくすると、第１及び第２のインバータＩＮＶ１，ＩＮＶ２で構成されるラッチ回路のバランスがくずれるので、第１及び第２のインバータＩＮＶ１，ＩＮＶ２を構成する４つのＭＯＳトランジスタのサイズを大きくしなければならない。そのため、回路面積が非常に大きくなってしまう。これに対して、本発明によれば、書き込み電流供給専用の第１の転送ゲート１３を設けたので、高電圧発生回路１０は高電圧ＨＶの保持に特化することができ、それを構成するトランジスタのサイズは小さくてよい。これにより、回路面積が抑えられる。
【００２８】
次に、データ消去時の動作について図２を参照して説明する。ワード線デコーダ１６の動作により、ワード線ＷＬがＨレベル（例えば、３Ｖ）に設定されると、セット用ＭＯＳトランジスタ１１２がオンし、高電圧発生回路１０の出力はＨレベルになる。また、書き込みイネーブル信号ＷＲＴはＨレベル、消去イネーブル信号ＥＲＡはＬレベルに設定されるので、第１の転送ゲート１３はオフし、第２の転送ゲート１４はオンする。第３の転送ゲート１５がオフに設定されている。
【００２９】
そして、高電圧発生回路１０によって高電圧ＨＶ（例えば、１３Ｖ）が発生されると、高電圧スイッチング回路１１の出力は高電圧ＨＶとなり、この高電圧ＨＶは第２の転送ゲート１４を通してワード線ＷＬに供給される。データ消去されるメモリセルトランジスタのソース及びドレインは接地される。これにより、メモリセルトランジスタのトンネル絶縁膜１０８にファウラー・ノルドハイム・トンネル電流が流れ、フローティングゲート１０６に蓄積された電子が制御ゲート（ワード線ＷＬ）へ引き抜かれることでデータの消去が行われる。ファウラー・ノルドハイム・トンネル電流は書き込み電流に比して非常に小さいので、第２の転送ゲート１４のサイズは小さくてもよい。
【図面の簡単な説明】
【００３０】
【図１】本発明の半導体記憶装置を説明する回路図である。
【図２】本発明の半導体記憶装置を説明する回路図である。
【図３】スプリットゲート型ＥＥＰＲＯＭのメモリセルを説明する断面図である。
【図４】従来の半導体記憶装置を説明する回路図である。
【符号の説明】
【００３１】
１０  高電圧発生回路            １１  高電圧スイッチング回路
１３  第１の転送ゲート          １４  第２の転送ゲート
１５  第３の転送ゲート          １６  ワード線デコーダ
１７  定電流回路                １０１  Ｐ型半導体基板
１０２  ドレイン            １０３  ソース
１０４  チャネル                １０５  ゲート絶縁膜
１０６  フローティングゲート    １０７  厚い絶縁膜
１０８  トンネル絶縁膜          １０９  制御ゲート
１１２  セット用ＭＯＳトランジスタ
１１３  リセット用ＭＯＳトランジスタ
１１４  Ｐチャネル型ＭＯＳトランジスタ
ＩＮＶ１  第１のＣＭＯＳインバータ
ＩＮＶ２  第２のＣＭＯＳインバータ
ＳＬ  ソース線                  ＷＬ  ワード線
【図１】
2008140430.tif 000003
【図２】
2008140430.tif 000004
【図３】
2008140430.tif 000005
【図４】
2008140430.tif 000006