(57)【要約】【課題】半導体集積回路においてスキャンラッチのためのデータ保持と共に電源遮断時のデータ保持に要する回路規模を小さくする。【解決手段】回路ブロックＣＫＢは、信号経路ＲＰＡＳＳ及びテスト経路ＴＰＡＳＳの途中に配置された複数のパルスラッチ回路ＤＲＰＬを備える。パルスラッチ回路は、電源供給遮断の対象とされ、クロック同期でデータを入力してラッチするマスタラッチ回路ＭＬと、電源供給遮断の非対象とされ、データをスタティックにラッチするスレーブラッチ回路ＳＬと、マスタラッチ回路とスレーブラッチ回路の記憶ノードをデータ転送可能に選択的に接続するデータ転送回路ＤＴを有する。パルスラッチ回路は、電源遮断モードでマスタラッチ回路からスレーブラッチ回路に記憶データを退避させ、電源再開モードで記憶データをマスタラッチ回路に復帰させ、スキャン動作モードでメインラッチ回路からスレーブラッチ回路にスキャンデータを転送する。【選択図】図２
2008078754.tif 000002
【特許請求の範囲】
【請求項１】
選択的に電源の供給が遮断可能にされた回路ブロックを有し、
前記回路ブロックは信号経路及びテスト経路の途中に配置された複数のデータ保持素子を備え、
前記データ保持素子は、電源供給遮断の対象とされクロック同期でデータを入力してラッチする第１ラッチ回路、電源供給遮断の非対象とされデータをスタティックにラッチする第２ラッチ回路、及び前記第１ラッチ回路の記憶ノードと前記第２ラッチ回路の記憶ノードとをデータ転送可能に選択的に接続する転送回路を有し、
前記テスト経路から入力されるデータを前記第１ラッチ回路、前記転送回路、及び前記第２ラッチ回路を通して前記テスト経路に伝播する第１動作モードと、
前記信号経路から入力されるデータを前記第１ラッチ回路を通して前記信号経路に伝播する第２動作モードと、
電源の供給が遮断されるとき前記第１ラッチ回路の記憶データを前記転送回路を通して前記第２ラッチ回路に退避する第３動作モードと、
前記電源の供給を再開するとき前記第２ラッチ回路の記憶データを前記転送回路を通して前記第１ラッチ回路に復帰する第４動作モードと、を有する半導体集積回路。
【請求項２】
前記第１ラッチ回路は、前記信号経路の上流に接続するデータ入力端子、前記テスト経路の上流に接続するテストデータ入力端子、クロック信号を入力するクロック入力端子、前記クロック入力端子から入力されるクロック信号の第1状態に応答して前記データ入力端子又は前記テストデータ入力端子からのデータを入力する入力ゲート、前記入力ゲートから入力されたデータを前記クロック入力端子から入力されるクロック信号の第２状態に応答してラッチする第１スタティックラッチ、及び前記第1スタティックラッチの記憶データを前記信号経路の下流に出力するデータ出力端子を有し、
前記第２ラッチ回路は、第２スタティックラッチ、前記第２スタティックラッチの記憶情報を前記テスト経路の下流に出力するテスト出力端子を有する請求項１記載の半導体集積回路。
【請求項３】
前記回路ブロックは、半導体集積回路のグランド端子との間に動作電源の供給遮断に用いるグランドスイッチを有する請求項２記載の半導体集積回路。
【請求項４】
前記クロック信号の第１状態はローレベルであり、前記第１状態の期間は前記クロック信号の第２状態の期間より短い請求項３記載の半導体集積回路。
【請求項５】
前記転送回路は、前記第１ラッチ回路の相補記憶ノードと前記第２ラッチ回路の相補記憶ノードとの間に夫々配置された一対のｎチャンネル型トランスファＭＯＳトランジスタと、
前記第１ラッチ回路の相補記憶ノードに夫々ドレインが結合され、前記トランスファＭＯＳトランジスタを挟んで前記第２ラッチ回路の相補記憶ノードに夫々ゲートが交差結合された一対のｐチャンネル型チャージＭＯＳトランジスタと、
前記一対のチャージＭＯＳトランジスタのソースを選択的に電源端子に接続する第1スイッチＭＯＳトランジスタと、を有し、
前記第３動作モードにおいて前記トランスファＭＯＳトランジスタはオン状態に制御され且つ前記第１スイッチＭＯＳトランジスタはオフ状態に制御され、
前記第４動作モードにおいて前記トランスファＭＯＳトランジスタはオフ状態に制御され且つ前記第１スイッチＭＯＳトランジスタはオン状態に制御される請求項３記載の半導体集積回路。
【請求項６】
第１動作モードにおいて、前記トランスファＭＯＳトランジスタのゲート入力信号は、前記クロック入力端子に供給されるクロック信号に対してノンオーバーラップクロックとされる請求項５記載の半導体集積回路。
【請求項７】
前記第２スタティックラッチは、逆並列接続された一対のＣＭＯＳインバータと、前記ＣＭＯＳインバータのｐチャンネル型ＭＯＳトランジスタへの電源の供給を選択的に遮断可能な第２スイッチＭＯＳトランジスタとを有し、
前記第２スイッチＭＯＳトランジスタは、前記トランスファＭＯＳトランジスタとは逆相でスイッチ制御される請求項５記載の半導体集積回路。
【請求項８】
前記回路ブロックは、半導体集積回路の電源端子との間に動作電源の供給遮断に用いる電源スイッチを有する請求項２記載の半導体集積回路。
【請求項９】
前記クロック信号の第１状態はハイレベルであり、前記第１状態の期間は前記クロック信号の第２状態の期間より短い請求項８記載の半導体集積回路。
【請求項１０】
前記転送回路は、前記第１ラッチ回路の相補記憶ノードと前記第２ラッチ回路の相補記憶ノードとの間に夫々配置された一対のｎチャンネル型トランスファＭＯＳトランジスタと、
前記第１ラッチ回路の相補記憶ノードに夫々ドレインが結合され、前記トランスファＭＯＳトランジスタを挟んで前記第２ラッチ回路の相補記憶ノードに夫々ゲートが交差結合された一対のｎチャンネル型ディスチャージＭＯＳトランジスタと、
前記一対のディスチャージＭＯＳトランジスタのソースを選択的にグランド端子に接続する第３スイッチＭＯＳトランジスタと、を有し、
前記第３動作モードにおいて前記トランスファＭＯＳトランジスタはオン状態に制御され且つ前記第３スイッチＭＯＳトランジスタはオフ状態に制御され、
前記第４導モードにおいて前記トランスファＭＯＳトランジスタはオフ状態に制御され且つ前記第３スイッチＭＯＳトランジスタはオン状態に制御される請求項８記載の半導体集積回路。
【請求項１１】
第１動作モードにおいて、前記トランスファＭＯＳトランジスタのゲート入力信号は、前記クロック入力端子に供給されるクロック信号に対してノンオーバーラップクロックとされる請求項１０記載の半導体集積回路。
【請求項１２】
前記第２スタティックラッチは、逆並列接続された一対のＣＭＯＳインバータと、前記ＣＭＯＳインバータのｐチャンネル型ＭＯＳトランジスタへの電源の供給を選択的に遮断可能な第４スイッチＭＯＳトランジスタとを有し、
前記第４スイッチＭＯＳトランジスタは、前記トランスファＭＯＳトランジスタとは逆相でスイッチ制御される請求項１０記載の半導体集積回路。
【請求項１３】
前記データ保持素子は、前記第１ラッチ回路の前記出力端子を選択的に初期化する初期化回路を有する請求項２記載の半導体集積回路。
【請求項１４】
前記データ保持素子は、前記初期化回路による前記出力端子の初期化レベルをハイレベル又はローレベルに選択する端子を有する請求項１３記載の半導体集積回路。
【請求項１５】
前記第1動作モードにおいて、前記テスト経路を介して直列された複数のデータ保持素子はテスト容易化のためのスキャンレジスタを構成する請求項１記載の半導体集積回路。
【請求項１６】
第1動作モードにおいて、前記スキャンレジスタを介して転送されるデータを前記半導体集積回路の外部から入力する制御と外部へ出力する制御を行うＪＴＡＧ回路を有する請求項１５記載の半導体集積回路。
【請求項１７】
選択的に電源の供給が遮断可能にされた回路ブロックを有し、
前記回路ブロックは信号経路及びテスト経路の途中に配置された複数のデータ保持素子を備え、
前記データ保持素子は、電源供給遮断の対象とされ、前記信号経路に接続するデータ入力端子又はテスト経路に接続するテストデータ入力端子からクロック同期でデータを入力してラッチし、ラッチしたデータを前記信号経路に接続するデータ出力端子から出力する第１ラッチ回路、電源供給遮断の非対象とされ、データをスタティックにラッチし、ラッチしたデータを前記テスト経路に接続するテストデータ出力端子から出力する第２ラッチ回路、及び前記第１ラッチ回路の記憶ノードのデータを前記第２ラッチ回路の記憶ノードに転送し、又は前記第２ラッチ回路の記憶ノードのデータを前記第１ラッチ回路の記憶ノードに転送する転送回路を有し、
電源の供給が遮断されるとき前記転送回路は前記第１ラッチ回路の記憶データを前記第２ラッチ回路に退避し、前記電源の供給を再開するとき前記転送回路は前記第２ラッチ回路の記憶データを前記第１ラッチ回路に復帰する半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に係り、特に、組合せ回路と共にデータパスに配置された順序回路のような情報保持素子の電源遮断時における記憶情報の退避やテスト容易化のためのスキャンパスの構成に関し、例えば携帯機器向けシステムＬＳＩ又はマイクロプロセッサに適用して有用な技術に関する。
【背景技術】
【０００２】
近年、半導体製造プロセスの微細化による高集積化が促進された結果、ひとつのＬＳＩ（半導体集積回路）上にシステムのほとんどを集積したＳｏＣ（System-on-a-Chip）を提供することが可能になった。一方、このプロセスの微細化によりトランジスタ単体のリーク電流はサブスレッショルドリーク電流に代表されるように、益々増大してきており、ＳｏＣのチップ全体のリーク電流は非常に多くなっている。このリーク電流を低減させるために、オンチップの電源遮断技術（特許文献1）が知られている。このような電源遮断機構をＳｏＣ内部に搭載する場合、この電源遮断機構を効率よく使用するためには、電源遮断状態からの高速復帰が重要である。電源遮断を実施するとき、内部の論理回路の状態が消失しないようにすることが望ましい。電源遮断からの高速復帰技術として、論理回路内部の状態保持素子(フリップフロップやラッチ)に電源遮断時にも格納データを保持させる技術(特許文献２、特許文献３)が知られている。特許文献２には低消費電力モードにおいてマスタラッチ部の動作電源を遮断し、スレーブラッチ部のみその動作電源の電圧レベルを高くしてリーク電流を低減しつつ情報信号を保持するようにしたフリップフロップについて記載がある。特許文献３には電源遮断可能なマスタスレーブラッチ部と電源遮断時にスレーブラッチ部の記憶情報を保持し電源非遮断とされる退避用ラッチとを備えた不揮発性マスタスレーブフリップフロップについて記載がある。特許文献４には電源遮断時に電源遮断ブロックへの入力と電源遮断ブロックからの出力を保持する観測用フリップフロップを配置し、これを連ねてスキャンチェーンを構成し、スキャンシフト動作させて電源遮断時の制御が正常であるか否かの確認を可能にすることについて記載がある。
【０００３】
【特許文献１】特開２００３−９２３５９号公報
【特許文献２】特開２０００−２４４２８７号公報
【特許文献３】特開２００５−１６７１８４号公報
【特許文献４】特開２００３−９８２２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
背景技術で説明したように、今後のＳｏＣにおいては、オンチップの電源遮断が必須であり、しかも、電源遮断状態からの高速復帰が望まれる。しかし、デバイステストの容易化等のためにロジック回路を構成する順序回路に対して所要のデータを入出力するためのスキャンパスを構成するスキャンラッチを設けることは必須であり、そのような事情の下で、電源遮断時にもデータを保持できる状態保持素子(フリップフロップやラッチなど)を併せて設けるとなると、状態保持素子によるチップ占有面積が著しく増大し、それにより、実質的にオンチップ可能な論理規模が制限されるという問題点を生ずる。
【０００５】
本発明の目的は、スキャンラッチのためのデータ保持と共に電源遮断時のデータ保持に要する回路規模の小さな半導体集積回路を提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
〔１〕本発明に係る半導体集積回路は、選択的に電源の供給が遮断可能にされた回路ブロック（ＣＫＢ）を有する。前記回路ブロックは信号経路（ＲＰＡＳＳ）及びテスト経路（ＴＰＡＳＳ）の途中に配置された複数のデータ保持素子（ＤＲＰＬ）を備える。前記データ保持素子は、電源供給遮断の対象とされクロック同期でデータを入力してラッチする第１ラッチ回路（ＭＬ）、電源供給遮断の非対象とされデータをスタティックにラッチする第２ラッチ回路（ＳＬ）、及び前記第１ラッチ回路の記憶ノード（ｎｄ１，ｎｄ２）と前記第２ラッチ回路の記憶ノード（ｎｄ３，ｎｄ４）とをデータ転送可能に選択的に接続する転送回路（ＤＴ）を有する。半導体集積回路は、前記テスト経路から入力されるデータを前記第１ラッチ回路、前記転送回路、及び前記第２ラッチ回路を通して前記テスト経路に伝播する第１動作モードと、前記信号経路から入力されるデータを前記第１ラッチ回路を通して前記信号経路に伝播する第２動作モードと、電源の供給が遮断されるとき前記第１ラッチ回路の記憶データを前記転送回路を通して前記第２ラッチ回路に退避する第３動作モードと、前記電源の供給を再開するとき前記第２ラッチ回路の記憶データを前記転送回路を通して前記第１ラッチ回路に復帰する第４動作モードとを有する。
【０００９】
上記半導体集積回路によれば、第１動作モードにおいてテスト経路に配置された複数のデータ保持素子に第1ラッチ回路及び第２ラッチ回路を介して順次テストデータを送り、あるいは第1ラッチ回路が保持するデータを取り出すことができる。要するに、直列された複数の第1ラッチ回路及び第２ラッチ回路をテスト容易化のためのスキャンパスとして利用することができる。実動作に用いる第２動作モードに対して第1動作モードでは1個のデータ保持素子に対して第1ラッチ回路及び第２ラッチ回路を用いてマスタ・スレーブ動作でデータ伝播を制御することが可能であるから、第１動作モードに用いる転送クロックは第２動作モードに用いる同期クロックに対して高精度であることを要しない。第２ラッチ回路はスキャンパスを構成するためのラッチ回路として用いられると共に、電源が遮断されたとき第1ラッチ回路の記憶情報を退避するラッチ回路にも兼用するので、スキャンラッチのためのデータ保持と共に電源遮断時のデータ保持に要する回路規模を小さくすることができる。スキャンパスによるテスト容易化の構成は、製造された半導体集積回路の論理が設計どおりに動作するかを調べるために、実際の半導体集積回路に動作データを入力し実際にプログラムを動作させて評価するために現在必須の機能となっており、更に、電源遮断時の状態保存と復帰を短時間で行うための記憶機構を付加するという要請が高い現状において、上記手段によるデータ保持素子を採用することは面積オーバーヘッドの削減に効果がある。
【００１０】
本発明の一つの具体的な形態として、前記第１ラッチ回路は、前記信号経路の上流に接続するデータ入力端子（Ｄ）、前記テスト経路の上流に接続するテストデータ入力端子（ＳＩ）、クロック信号を入力するクロック入力端子（ＣＫ）、前記クロック入力端子から入力されるクロック信号の第1状態に応答して前記データ入力端子又は前記テストデータ入力端子からのデータを入力する入力ゲート（ＴＧ１）、前記入力ゲートから入力されたデータを前記クロック入力端子から入力されるクロック信号の第２状態に応答してラッチする第１スタティックラッチ（ＩＮＶ１，ＣＩＮＶ１）、及び前記第1スタティックラッチの記憶データを前記信号経路の下流に出力するデータ出力端子（Ｑ）を有する。前記第２ラッチ回路は、第２スタティックラッチ、前記第２スタティックラッチの記憶情報を前記テスト経路の下流に出力するテスト出力端子（ＳＯ）を有する。
【００１１】
〔２〕前記回路ブロックの電源遮断形態の一つとして、例えば、前記回路ブロックは半導体集積回路のグランド端子との間に動作電源の供給遮断に用いるグランドスイッチ（ＰＳＷ１）を有する。グランドスイッチをオフ状態にして電源遮断を行うと、グランドスイッチに接続する回路ブロック内部の仮想グランドはフローティングになり、リーク電流によって回路ブロックの内部ノードは電源電圧に収束しようとする。
【００１２】
このとき、前記クロック信号の第１状態をローレベルとし、前記第１状態の期間を前記クロック信号の第２状態の期間より短くするのがよい。電源を再投入する場合、第４動作モードにより、第２ラッチ回路の保持データを第１ラッチ回路に復帰させるとき、当該第１ラッチ回路には前記入力ゲートを介して不所望な信号が第１ラッチ回路に入力されることによって退避データが破壊されないことが必要である。電源遮断状態における回路ブロックの内部ノードは電源電圧即ちハイレベルに収束しているので、その状態は、電源の投入時にあって前記入力ゲートをカットオフ若しくは高インピーダンス状態にするように作用し、復帰データの不所望な破壊を抑制するように働く。また、前記第１状態の期間を前記クロック信号の第２状態の期間より短くすることにより、前記クロック入力端子から入力される１相のクロック信号を用いた第１ラッチ回路によるラッチ動作における入力データの突き抜けを発生し難くすることができる。
【００１３】
前記転送回路は、例えば、前記第１ラッチ回路の相補記憶ノードと前記第２ラッチ回路の相補記憶ノードとの間に夫々配置された一対のｎチャンネル型トランスファＭＯＳトランジスタ（ＭＮ１，ＭＮ２）と、前記第１ラッチ回路の相補記憶ノードに夫々ドレインが結合され、前記トランスファＭＯＳトランジスタを挟んで前記第２ラッチ回路の相補記憶ノードに夫々ゲートが交差結合された一対のｐチャンネル型チャージＭＯＳトランジスタ（ＭＰ４，ＭＰ５）と、前記一対のチャージＭＯＳトランジスタのソースを選択的に電源端子に接続する第１スイッチＭＯＳトランジスタ（ＭＰ３）とを有する。前記第３動作モードにおいて前記トランスファＭＯＳトランジスタはオン状態に制御され且つ前記第１スイッチＭＯＳトランジスタはオフ状態に制御される。前記第４動作モードにおいて前記トランスファＭＯＳトランジスタはオフ状態に制御され且つ前記第１スイッチＭＯＳトランジスタはオン状態に制御される。この転送回路における特徴的な構成は、第４動作モードによる退避データの復帰のための第１ラッチ回路の相補記憶ノードに対する駆動機構である。仮に、復帰も退避と同じようにトランスファＭＯＳトランジスタを用いるとすると、電源遮断状態で電源電圧にチャージされている第１ラッチ回路の相補記憶ノードを第２ラッチ回路で相補レベルに駆動することが容易ではなく、逆に反転データが復帰される虞がある。これに対し、上記駆動機構を用いる場合には、第４動作モードによる復帰動作ではトランスファＭＯＳトランジスタはカットオフ状態にされているので第２ラッチ回路が保持する退避データは破壊されず、且つ、その退避データの値に従って一方のチャージＭＯＳトランジスタを駆動して、第１ラッチ回路のハイレベル側の記憶ノードに対するハイレベルを維持させる。電源遮断状態において内部ノードは電源電圧のハイレベルに収束しているから、それをハイレベルに維持するのにさほど大きな駆動能力を要しない。電源が再投入されて、フローティングの仮想グランドにグランド電位が供給されるに従ってローレベルにされるべき記憶ノードはグランド電位に向けて放電される。第１ラッチ回路のハイレベル側の記憶ノードに対してはハイレベルが維持されているので、ローレベルにされるべき記憶ノードとの電位差が徐々に大きくなり、第１ラッチ回路は第２ラッチ回路の記憶データを正確に受け取ることができる。
【００１４】
第１動作モードにおいて、前記トランスファＭＯＳトランジスタのゲート入力信号は、前記クロック入力端子に供給されるクロック信号に対してノンオーバーラップクロックとされる。要するに、第１動作モードにおいて、第１ラッチ回路と第２ラッチ回路はマスタ・スレーブのラッチ動作を行う。
【００１５】
前記第２スタティックラッチは、例えば逆並列接続された一対のＣＭＯＳインバータ（ＩＮＶ３，ＩＮＶ４）と、前記ＣＭＯＳインバータのｐチャンネル型ＭＯＳトランジスタへの電源の供給を選択的に遮断可能な第２スイッチＭＯＳトランジスタ（ＭＰ１，ＭＰ２）とを有する。前記第２スイッチＭＯＳトランジスタは、前記トランスファＭＯＳトランジスタとは逆相でスイッチ制御される。これにより、第３動作モードによる退避動作において、第２ラッチ回路は、トランスファＭＯＳトランジスタのオン期間に第１ラッチ回路の保持データが供給されてきたとき、ローレベル側のディスチャージだけを行って第２スタティックラッチの記憶ノードの相補レベルを実現するので、ＣＭＯＳインバータの過渡応答による貫通電流を生ぜず、その分、低消費電力に寄与する。トランスファＭＯＳトランジスタのオフ状態と共に第２スタティックラッチには第２スイッチＭＯＳトランジスタから電源が供給されるので、退避データをそのまま保持することができる。
【００１６】
〔３〕前記回路ブロックの電源遮断形態の別の形態として、前記回路ブロックは半導体集積回路の電源端子との間に動作電源の供給遮断に用いる電源スイッチ（ＰＳＷ２）を有する。電源スイッチをオフ状態にして電源遮断を行うと、電源スイッチに接続する回路ブロック内部の仮想電源配線はフローティングになり、リーク電流によって回路ブロックの内部ノードはグランド電位に収束しようとする。このとき、前記クロック信号の第１状態をハイレベルとし、前記第１状態の期間を前記クロック信号の第２状態の期間より短くするのがよい。グランド側を遮断する上記手段に対して極性を逆に考えれば同様の理由によって同じ効果を得る。
【００１７】
前記転送回路は、前記第１ラッチ回路の相補記憶ノードと前記第２ラッチ回路の相補記憶ノードとの間に夫々配置された一対のｎチャンネル型トランスファＭＯＳトランジスタ（ＭＮ３，ＭＮ４）と、前記第１ラッチ回路の相補記憶ノードに夫々ドレインが結合され、前記トランスファＭＯＳトランジスタを挟んで前記第２ラッチ回路の相補記憶ノードに夫々ゲートが交差結合された一対のｎチャンネル型ディスチャージＭＯＳトランジスタ（ＭＮ６，ＭＮ７）と、前記一対のディスチャージＭＯＳトランジスタのソースを選択的にグランド端子に接続する第３スイッチＭＯＳトランジスタ（ＭＮ５）と、を有する。前記第３動作モードにおいて前記トランスファＭＯＳトランジスタはオン状態に制御され且つ前記第３スイッチＭＯＳトランジスタはオフ状態に制御される。前記第４動作モードにおいて前記トランスファＭＯＳトランジスタはオフ状態に制御され且つ前記第３スイッチＭＯＳトランジスタはオン状態に制御される。この転送回路における特徴的な構成は、第４動作モードによる退避データの復帰のための第１ラッチ回路の相補記憶ノードに対する駆動機構である。グランド側を遮断する上記手段に対して極性を逆に考えれば同様の理由によって同じ効果を得る。
【００１８】
第１動作モードにおいて、前記トランスファＭＯＳトランジスタのゲート入力信号は、前記クロック入力端子に供給されるクロック信号に対してノンオーバーラップクロックとされる。要するに、第１動作モードにおいて、第１ラッチ回路と第２ラッチ回路はマスタ・スレーブのラッチ動作を行う。
【００１９】
前記第２スタティックラッチは、例えば逆並列接続された一対のＣＭＯＳインバータと、前記ＣＭＯＳインバータのｐチャンネル型ＭＯＳトランジスタへの電源の供給を選択的に遮断可能な第４スイッチＭＯＳトランジスタとを有する。前記第４スイッチＭＯＳトランジスタは、前記トランスファＭＯＳトランジスタとは逆相でスイッチ制御される。上記同様、ＣＭＯＳインバータの過渡応答による貫通電流を生ぜず、その分、低消費電力に寄与する。
【００２０】
〔４〕本発明の別の具体的な形態として、前記データ保持素子は前記第１ラッチ回路の前記出力端子を選択的に初期化する初期化回路を有する。また、前記データ保持素子は前記初期化回路による前記出力端子の初期化レベルをハイレベル又はローレベルに選択する端子（ＲＳ，ＰＲＳ）を有する。パワーオンリセットによる初期化、第１動作モードにおいてテスト経路を介してデータ保持素子から順次データを外部に取り出した後の初期化等に利用することができる。
【００２１】
前記第1動作モードにおいて前記テスト経路を介して直列された複数のデータ保持素子はテスト容易化のためのスキャンレジスタを構成する。例えば、第1動作モードにおいて、前記スキャンレジスタを介して転送されるデータを前記半導体集積回路の外部から入力する制御と外部へ出力する制御を行うＪＴＡＧ回路を有する。
【００２２】
〔５〕本発明の別の観点による半導体集積回路は、選択的に電源の供給が遮断可能にされた回路ブロックを有する。そして、前記回路ブロックは信号経路及びテスト経路の途中に配置された複数のデータ保持素子を備える。前記データ保持素子は、電源供給遮断の対象とされ、前記信号経路に接続するデータ入力端子又はテスト経路に接続するテストデータ入力端子からクロック同期でデータを入力してラッチし、ラッチしたデータを前記信号経路に接続するデータ出力端子から出力する第１ラッチ回路、電源供給遮断の非対象とされ、データをスタティックにラッチし、ラッチしたデータを前記テスト経路に接続するテストデータ出力端子から出力する第２ラッチ回路、及び前記第１ラッチ回路の記憶ノードのデータを前記第２ラッチ回路の記憶ノードに転送し、又は前記第２ラッチ回路の記憶ノードのデータを前記第１ラッチ回路の記憶ノードに転送する転送回路を有する。前記半導体集積回路は、電源の供給が遮断されるとき前記転送回路は前記第１ラッチ回路の記憶データを前記第２ラッチ回路に退避し、前記電源の供給を再開するとき前記転送回路は前記第２ラッチ回路の記憶データを前記第１ラッチ回路に復帰する。
【発明の効果】
【００２３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２４】
すなわち、半導体集積回路においてスキャンラッチのためのデータ保持と共に電源遮断時のデータ保持に要する回路規模を小さくすることができる。
【発明を実施するための最良の形態】
【００２５】
《半導体集積回路》
図２には、本発明の実施形態に係る半導体集積回路の一例が示される。同図の半導体集積回路ＬＳＩは、例えば単結晶シリコンのような１個の半導体基板に相補型ＭＯＳ（ＣＭＯＳ）集積回路製造技術により形成され、例えばマイクロコンピュータのようなシステムオンチップの半導体集積回路として構成される。
【００２６】
同図には代表的に１個の回路ブロックＣＫＢが例示される。回路ブロックＣＫＢは、順序回路として代表的に示されたパルスラッチ回路ＤＲＰＬを備え、組合せ回路として代表的に示されたインバータ回路ＩＮＶ及びナンドゲート回路ＮＡＮＤが示される。パルスラッチ回路ＤＲＰＬは、データ入力端子Ｄ及びデータ出力端子Ｑと共に、スキャンパスに接続するためのスキャン入力端子ＳＩ及びスキャン出力端子ＳＯを備える。データ入力端子Ｄ及びデータ出力端子Ｑは、半導体集積回路ＬＳＩの本来のデータ処理機能を実現するための信号経路ＲＰＡＳＳに接続され、通常、パルスラッチ回路ＤＲＰＬ間には組合せ回路ＩＮＶ，ＮＡＮＤが配置されている。スキャン入力端子ＳＩ及びスキャン出力端子ＳＯは、スキャンパスを構成するテスト経路ＴＰＡＳＳに接続する。スキャンパスの性質上、テスト経路ＴＰＡＳＳの上流に配置されたパルスラッチ回路ＤＲＰＬのスキャン出力端子ＳＯが下流に配置されたパルスラッチ回路ＤＲＰＬのスキャン入力端子ＳＩに接続され、半導体集積回路ＬＳＩ全体でテスト経路ＴＰＡＳＳには順次パルスラッチ回路ＤＲＰＬ間が直列配置される。これにより、パルスラッチ回路ＤＲＰＬは、テスト経路ＴＰＡＳＳに沿ってシフトレジスタ動作可能にされる。
【００２７】
回路ブロックＣＫＢは、選択的に動作電源の供給が遮断可能にされる回路である。回路ブロックＣＫＢには、高電位側電源として動作電源電圧ＶＤＤが供給され、低電位側電源としてグランド電圧ＶＳＳ及び仮想グランド電圧ＶＳＳＭが供給される。仮想グランド電圧ＶＳＳＭは、ｎチャンネル型の電源スイッチＭＯＳトランジスタＰＳＷ１を介してグランド電圧ＶＳＳに接続される。電源スイッチＭＯＳトランジスタＰＳＷ１は、低消費電力状態への指示に応答してオフ状態にされ、その解除の指示に応答してオン状態にされる。また、電源スイッチＭＯＳトランジスタＰＳＷ１は、例えばゲート絶縁膜厚の厚いＮチャンネル型ＭＯＳトランジスタで形成される。電源スイッチコントローラＰＳＷＣは、電源スイッチＭＯＳトランジスタＰＳＷ１のスイッチ制御回路である。電源スイッチＭＯＳトランジスタＰＳＷ１がオフ状態にされると、仮想グランド電圧ＶＳＳＭの回路ノードはフローティングにされる。
【００２８】
パルスラッチ回路ＤＲＰＬは、クロック入力端子ＣＫからのクロック同期でデータをデータ入力端子Ｄ又はスキャン入力端子ＳＩから入力してラッチする第１ラッチ回路（マスタラッチ回路）ＭＬ、電源供給遮断の非対象とされ、データをスタティックにラッチする第２ラッチ回路（スレーブラッチ回路）ＳＬ、及びマスタラッチ回路ＭＬの記憶ノードとスレーブラッチ回路ＳＬの記憶ノードとをデータ転送可能に選択的に接続する転送回路（データ転送回路）ＤＴから構成される。尚、クロック入力端子ＣＫから入力されるクロック信号を便宜上、クロック信号ＣＫと記す。データ出力端子Ｑは例えばマスタラッチ回路ＭＬの記憶ノードに接続され、スキャン出力端子ＳＯはスレーブラッチ回路ＳＬの記憶ノードに接続される。また、パルスラッチ回路ＤＲＰＬは、スキャンイネーブル信号ＳＥに応じて、入力系統がデータ入力端子Ｄ又はスキャン入力端子ＳＩに切替えられる。
【００２９】
パルスラッチ回路ＤＲＰＬにおいて、マスタラッチ回路ＭＬは仮想グランド電圧ＶＳＳＭに接続され、低消費電力状態に呼応して電源の供給が遮断される。スレーブラッチ回路ＳＬはグランド電圧ＶＳＳに接続され、低消費電力状態においても電源の供給が遮断されず、低消費電力状態においてマスタラッチ回路ＭＬの記憶情報を保持する所謂バルーンラッチとして機能される。ＳＴＲはマスタラッチ回路ＭＬの記憶データをスレーブラッチ回路ＳＬへ転送する制御端子、ＲＳＴＲはスレーブラッチ回路ＳＬの記憶データをマスタラッチ回路ＭＬへ復帰させる制御端子である。尚、制御端子ＲＳＴＲから入力される信号を便宜上、リストア信号ＲＳＴＲと記す。
【００３０】
その詳細については後述するが、パルスラッチ回路ＤＲＰＬの動作形態は第１乃至第４動作モードに大別される。第１動作モードは、テスト経路ＴＰＡＳＳからスキャン入力端子ＳＩ入力されるデータ（スキャンデータ又はテストデータとも記す）をマスタラッチ回路ＭＬ、データ転送回路ＤＬ、及びスレーブラッチ回路ＳＬを通してテスト経路ＴＰＡＳＳの下流に伝播する動作形態である（以下、スキャン動作モードと記す）。このとき、マスタラッチ回路ＭＬとスレーブラッチ回路ＳＬはマスタ・スレーブのラッチ動作を行う。第１動作モードにおいてマスタラッチ回路ＭＬは、クロック入力端子ＣＫからのクロックに同期し、スレーブラッチ回路ＳＬは制御端子ＳＴＲからのクロックに同期する。第２動作モードは、信号経路ＲＰＡＳＳからデータ入力端子Ｄに入力されるデータを、マスタラッチ回路ＭＬを通してデータ出力端子Ｑより信号経路ＲＰＡＳＳの下流に伝播する動作形態である（以下、通常動作モードと記す）。第３動作モードは、電源スイッチＭＯＳトランジスタＰＳＷ１をオフ状態にして動作電源の供給を遮断するとき、マスタラッチ回路ＭＬの記憶データを、転送回路ＤＴを通してスレーブラッチ回路ＳＬに退避する動作形態である（以下、電源遮断モードと記す）。第４動作モードは、電源スイッチＭＯＳトランジスタＰＳＷ１をオン状態にして動作電源の供給を再開するとき、スレーブラッチ回路ＳＬの記憶データを、データ転送回路ＤＴを通してマスタラッチ回路ＭＬに復帰する動作形態である（以下、電源再開モードと記す）。
【００３１】
《パルスラッチ回路ＤＲＰＬ》
図１には、パルスラッチ回路ＤＲＰＬの回路構成の詳細が例示される。マスタラッチ回路ＭＬは、逆並列接続されたＣＭＯＳインバータ回路ＩＮＶ１とクロックドＣＭＯＳインバータ回路ＣＩＮＶ１とからなる第１スタティックラッチと、トランスミッションゲートＴＧ１等を備える。トランスミッションゲートＴＧ１は、クロック信号ＣＫに応答してデータ入力端子Ｄからのデータ又はスキャン入力端子ＳＩからのスキャンデータを入力する。クロック信号ＣＫは、ネガティブアクティブ型のクロックとされ、ハイレベルでスタンバイされる。即ち、クロック信号ＣＫがハイレベルのとき、トランスミッションゲートＴＧ１はカットオフ状態となり、ローレベルでＯＮ状態とされる。第１スタティックラッチは、トランスミッションゲートＴＧ１から入力されたデータをクロック信号ＣＫのハイレベルに応答してラッチする。第１スタティックラッチの記憶データは、通常動作モードにおいて、データ出力端子Ｑから信号経路ＲＰＡＳＳに出力される。
【００３２】
データ転送回路ＤＴは、例えば一対のｎチャンネル型トランスファＭＯＳトランジスタＭＮ１，ＭＮ２と、一対のｐチャンネル型チャージＭＯＳトランジスタＭＰ４，ＭＰ５と、ｐチャンネル型スイッチＭＯＳトランジスタＭＰ３と、上記制御端子ＳＴＲと、制御端子ＲＳＴＲ等を備える。トランスファＭＯＳトランジスタＭＮ１，ＭＮ２は、マスタラッチ回路ＭＬの相補記憶ノードｎｄ１，ｎｄ２とスレーブラッチ回路ＳＬの相補記憶ノードｎｄ３，ｎｄ４との間にそれぞれ配置されている。トランスファＭＯＳトランジスタＭＮ１，ＭＮ２のゲート入力信号は、制御端子ＳＴＲから入力されるデータ退避信号ＳＴＲ０又はスキャンデータ転送信号ＳＣＡＮＣＫ（図３参照）とされる。チャージＭＯＳトランジスタＭＰ４，ＭＰ５は、マスタラッチ回路ＭＬの相補記憶ノードｎｄ１，ｎｄ２にそれぞれドレインが結合され、トランスファＭＯＳトランジスタＭＮ１，ＭＮ２を挟んでスレーブラッチ回路ＳＬの相補記憶ノードｎｄ３，ｎｄ４にそれぞれゲートが交差結合されている。スイッチＭＯＳトランジスタＭＰ３は、チャージＭＯＳトランジスタＭＰ４，ＭＰ５のソースを選択的に電源端子に接続する。スイッチＭＯＳトランジスタＭＰ３のゲート入力信号は、リストア信号ＲＳＴＲとされる。電源遮断モードにおいて、トランスファＭＯＳトランジスタＭＮ１，ＭＮ２は、そのゲートに制御端子ＳＴＲからのハイレベルのデータ退避信号ＳＴＲ０を受け、オン状態に制御され、かつ、スイッチＭＯＳトランジスタＭＰ３は、そのゲートにハイレベルのリストア信号ＲＳＴＲを受け、オフ状態に制御される。これにより、マスタラッチ回路ＭＬの相補記憶ノードｎｄ１，ｎｄ２と、スレーブラッチ回路ＳＬの相補記憶ノードｎｄ３，ｎｄ４とが接続され、マスタラッチ回路ＭＬの記憶データがスレーブラッチ回路ＳＬに退避される。
【００３３】
スレーブラッチ回路ＳＬは、グランド電圧ＶＳＳで動作する回路ブロックＣＫＶＳＳ内に配置された第２スタティックラッチと、スキャン出力端子ＳＯとを備える。第２スタティックラッチは、例えば逆並列接続された一対のＣＭＯＳインバータ回路ＩＮＶ３，ＩＮＶ４と、ＣＭＯＳインバータ回路のｐチャンネル型ＭＯＳトランジスタへの電源の供給を選択的に遮断可能なスイッチＭＯＳトランジスタＭＰ１，ＭＰ２とを備える。スイッチＭＯＳトランジスタＭＰ１，ＭＰ２は、上記トランスファＭＯＳトランジスタＭＮ１，ＭＮ２とは逆相でスイッチ制御される。これにより、電源遮断モードにおいて、スレーブラッチ回路ＳＬは、トランスファＭＯＳトランジスタＭＮ１，ＭＮ２のオン期間にマスタラッチ回路ＭＬの記憶データが供給されてきたとき、ローレベル側のディスチャージだけを行って第２スタティックラッチの記憶ノードｎｄ３，ｎｄ４の相補レベルを実現する。このため、ＣＭＯＳインバータ回路の過渡応答による貫通電流を生ぜず、その分、低消費電力に寄与し、例えば０．５Ｖ程度の低電圧で退避動作が可能とされる。また、トランスファＭＯＳトランジスタＭＮ１，ＭＮ２のオフ状態と共に、第２スタティックラッチにはスイッチＭＯＳトランジスタＭＰ１，ＭＰ２から電源が供給されるので、記憶データをそのまま保持できる。
【００３４】
次に、電源再開モードについて説明する。データ転送回路ＤＴにおいて、トランスファＭＯＳトランジスタＭＮ１，ＭＮ２は、そのゲートにローレベルのデータ退避信号ＳＴＲ０を受け、オフ状態に制御され、かつ、スイッチＭＯＳトランジスタＭＰ３は、そのゲートにローレベルのリストア信号ＲＳＴＲを受け、オン状態に制御される。トランスファＭＯＳトランジスタＭＮ１，ＭＮ２はカットオフ状態にされているのでスレーブラッチ回路ＳＬが保持する記憶データは破壊されず、かつ、その記憶データの値に従ってチャージＭＯＳトランジスタＭＰ４，ＭＰ５の一方を駆動して、マスタラッチ回路ＭＬのハイレベル側の記憶ノードに対するハイレベルを維持させる。
【００３５】
電源スイッチＭＯＳトランジスタＰＳＷ１がオフ状態とされる電源遮断状態において、回路ブロックＣＫＢ内部の仮想グランド電圧ＶＳＳＭはフローティングになり、リーク電流によって回路ブロックＣＫＢの内部ノードは電源電圧に収束しようとする。この電源電圧のハイレベルに収束している内部ノードを、ハイレベルに維持するために大きな駆動能力は要求されない。そして、電源が再投入されて、フローティングの仮想グランド電圧ＶＳＳＭにグランド電位ＶＳＳが供給されるに従って、ローレベルにされるべき記憶ノードはグランド電位ＶＳＳに向けて放電される。そのため、マスタラッチ回路ＭＬのハイレベル側の記憶ノードに対してはハイレベルが維持されているので、ローレベルにされるべき記憶ノードとの電位差が徐々に大きくなり、マスタラッチ回路ＭＬはスレーブラッチ回路ＳＬの記憶データを正確に受け取ることができる。
【００３６】
これに対して、仮に電源再開モードにおいてトランスファＭＯＳトランジスタＭＮ１，ＭＮ２を用いた場合には、マスタラッチ回路ＭＬの相補記憶ノードｎｄ１，ｎｄ２が電源遮断状態で電源電圧にチャージされているので、相補記憶ノードｎｄ１，ｎｄ２をスレーブラッチ回路ＳＬで相補レベルに駆動することが容易ではなく、高速に復帰動作を行うことができず、さらに、反転データが復帰される可能性もある。
【００３７】
また、電源再開モードでは、スレーブラッチ回路ＳＬに退避された記憶データをマスタラッチ回路ＭＬに復帰させるとき、トランスミッションゲートＴＧ１を介して不所望な信号がマスタラッチ回路ＭＬに入力され、スレーブラッチ回路ＳＬから復帰された記憶データが破壊されてしまうことを回避する必要がある。電源遮断状態での回路ブロックＣＫＢの内部ノードはハイレベルに収束しているから、電源の投入時にはトランスミッションゲートＴＧ１をカットオフ状態又は高インピーダンス状態にするように作用し、記憶データの不所望な破壊を抑制するように働く。さらに、電源再開モードにおいて、クロック信号ＣＫは、ローレベル期間をハイレベル期間より短くされる。これにより、クロック入力端子から入力される１相のクロック信号ＣＫを用いたマスタラッチ回路ＭＬによるラッチ動作での入力データの突き抜けを発生し難くできる。
【００３８】
《クロック供給系》
図３には、半導体集積回路ＬＳＩのクロック供給系が例示されている。半導体集積回路ＬＳＩは、フェーズロックドループ回路ＰＬＬと、ストア回路ＳＴＲＣと、スキャン制御回路ＳＣＡＮＣＮＴ等を備えている。フェーズロックドループ回路ＰＬＬは、ハイレベル期間とローレベル期間が等しいデューティ比５０のグローバルクロックＣＬＫを生成する。ストア回路ＳＴＲＣは、電源遮断モードにおいて、マスタラッチ回路ＭＬの記憶データを退避させるためのデータ退避信号ＳＴＲ０を出力する。スキャン制御回路ＳＣＡＮＣＮＴは、スキャン動作モードを実行するためのスキャンイネーブル信号ＳＥを出力する。半導体集積回路ＬＳＩのクロック供給系は、グローバルクロックＣＬＫを半導体集積回路ＬＳＩ全域に分配するクロックツリー構造とされる。グローバルクロックＣＬＫは、複数の分岐や複数段のクロックバッファＣＫＢＵＦを介して複数のクロックツリーＣＫＴＲに伝播される。クロックツリーＣＫＴＲには、複数のローカルクロックツリーＬＣＫＴＲと、複数のクロックバッファＣＫＢＵＦ等が配置されている。クロック供給系のクロック配線は、例えば等幅、等長配線とされている。尚、ローカルクロックツリーＬＣＫＴＲは、上記グローバルクロックＣＬＫ、データ退避信号ＳＴＲ０、スキャンイネーブル信号ＳＥを共通に供給するための単位として区切られており、上記回路ブロックＣＫＢは、電源供給の遮断及び再開を共通で行うことができる単位として区切られている。
【００３９】
ローカルクロックツリーＬＣＫＴＲは、ツリー構造を有しており、分岐による同一階層毎に駆動能力を等しくするためのクロックバッファＣＫＢＵＦと、複数のパルス発生回路ＰＧと、インバータ回路ＩＮＶと、セレクタＳＥＬ等が配置されている。ローカルクロックツリーＬＣＫＴＲには、グローバルクロックＣＬＫと、データ退避信号ＳＴＲ０と、スキャンイネーブル信号ＳＥが入力される。図中、点線で囲まれた上側の領域に含まれるクロック配線には、複数のパルス発生回路ＰＧと、インバータ回路ＩＮＶとが配置されており、グローバルクロックＣＬＫが入力され、クロック信号ＣＫが出力される。このインバータ回路ＩＮＶを介したパルス発生回路ＰＧからはクロック信号ＣＫとは逆相、即ちクロック信号ＣＫに対するノンオーバーラップクロックとされるスキャンデータ転送信号ＳＣＡＮＣＫが出力される。また、点線で囲まれた下側の領域に含まれるクロック配線には、セレクタＳＥＬが配置されており、データ退避信号ＳＴＲ０とスキャンデータ転送信号ＳＣＡＮＣＫとが入力され、スキャンイネーブル信号ＳＥが選択信号として入力される。セレクタＳＥＬは、スキャンイネーブル信号ＳＥがハイレベルであれば（スキャン動作モード）、スキャンデータ転送信号ＳＣＡＮＣＫを選択し、ローレベルであれば、電源遮断モードにおいてデータ退避信号ＳＴＲ０を選択し、これらの信号を制御端子ＳＴＲに出力する。
【００４０】
スキャン動作モードでは、スキャンデータ転送信号ＳＣＡＮＣＫが制御端子ＳＴＲから入力されるから、マスタラッチ回路ＭＬとスレーブラッチ回路ＳＬはマスタ・スレーブのラッチ動作を行うことになる。即ち、上記通常動作モードに対してスキャン動作モードでは、１つのパルスラッチ回路ＤＲＰＬに対してマスタラッチ回路ＭＬ及びスレーブラッチ回路ＳＬを用いてマスタ・スレーブ動作でデータ伝播を制御することが可能である。このため、スキャン動作モードに用いる転送クロックは、通常動作モードに用いる同期クロックに対して高精度である必要がない。尚、上側の領域では、クロック信号ＣＫを出力するので、グローバルクロックＣＬＫに対する夫々のクロック信号ＣＫの遅延量は小さいことが必要である。下側の領域では、スキャン動作モードに用いるスキャンデータ転送信号ＳＣＡＮＣＫを出力するので、その必要はない。
【００４１】
《パルス発生回路ＰＧ》
図４には、パルス発生回路ＰＧの回路構成が例示される。パルス発生回路ＰＧは、図４（ａ）に示すように、奇数段、例えば３段のインバータ回路と、最終段のナンドゲート回路とを有し、グローバルクロックＣＬＫと、インバータ回路による遅延信号が共にハイレベルであるときに、出力であるクロック信号ＣＫがローレベルとされ、それ以外ではハイレベル固定とされる。クロック信号ＣＫがローレベルとされる期間は、インバータ回路によるクロック信号の遅延時間で決定される。これにより、パルス発生回路ＰＧは、ローレベルの期間が短く、ハイレベルの期間が長いパルス状のクロック信号ＣＫを生成する。尚、パルス幅は、インバータ回路の段数で調整すればよい。
【００４２】
ところで、電源再開モードにおいて仮想グランド電圧ＶＳＳＭは、一般に半導体集積回路ＬＳＩ内部で不均一であって、パルス発生回路ＰＧとパルスラッチ回路ＤＲＰＬの距離が大きければ、パルスラッチ回路ＤＲＰＬに供給されるクロック信号ＣＫをハイレベルに固定することが信号伝達の途中で保障できなくなる可能性がある。このため、パルス発生回路ＰＧは、上記したローカルクロックツリーＬＣＫＴＲの下層、即ちパルスラッチ回路ＤＲＰＬに近いところに配置される。これにより、クロック信号ＣＫがハイレベルに確実に固定され、電源再開モードにおいて、データ転送回路ＤＴによりスレーブラッチ回路ＳＬからマスタラッチ回路ＭＬに記憶データを復帰させるとき、パルスラッチ回路ＤＲＰＬが誤動作することを回避できる。
【００４３】
また、電源遮断モードにおいてグローバルクロックＣＬＫ、クロック信号ＣＫは共にグランド側がフローティングとなる。また、電源遮断前に論理値がローレベルとなっていた記憶ノードは、電源遮断により電源電圧ＶＤＤ側に上昇することになる。そして、電源供給が再開されると、ローレベルとなるべき記憶ノードは、電源電圧ＶＤＤに近いレベルから下降することになる。このとき、電源の復帰が一様でないので、例えば遠距離からの信号では、ローカルの電源との相関が全くないので、ハイレベルに戻る時間が遅くなる可能性がある。この場合には、一時的に電源が復帰するときに論理値がローレベルとして見えてしまい、後段の回路でスイッチングが発生し、誤動作が発生する可能性がある。
【００４４】
これに対して、ローカルクロックツリーＬＣＫＴＲ内に配置された回路であれば、それらの電源は略同時に応答するので、上記のような誤動作は発生しない。要するに、上記パルス発生回路ＰＧによれば、電源再開モードにおいてもクロック信号ＣＫをハイレベルに固定できる。また、パルス発生回路ＰＧとパルスラッチ回路ＤＲＰＬまでの距離が大きい場合であっても、図４（ｂ）に例示するように、プルアップ用Ｐチャンネル型ＭＯＳトランジスタを設けることで、誤動作を回避できる。このプルアップ用Ｐチャンネル型ＭＯＳトランジスタは、例えば不図示の電源遮断信号と連動した制御信号ＣＴＬにより制御される。尚、プルアップ用Ｐチャンネル型ＭＯＳトランジスタは、パルス発生回路ＰＧの内部に配置したが、これに限定されず、パルスラッチ回路ＤＲＰＬの近傍や、パルスラッチ回路ＤＲＰＬの内部に配置するようにしてもよい。
【００４５】
《実動作モードでのパルスラッチ回路の動作》
図５には、パルスラッチ回路ＤＲＰＬの実動作モードでの動作タイミングを示すタイミングチャートが例示されている。尚、実動作モードとは、上記通常動作モードと、電源遮断モードと、電源再開モードとを総称している。時刻Ｔ１，Ｔ２では、パルスラッチ回路ＤＲＰＬは、データ入力端子Ｄからデータを取込み、データ出力端子Ｑから出力している。この時刻Ｔ１〜Ｔ２の期間は、通常動作モードに相当し、図中「ＮＯＲＭ」と示す。次に、パルスラッチ回路ＤＲＰＬは、電源遮断モードに移行する。まず、時刻Ｔ３では、パルス発生回路ＰＧによりクロック信号ＣＫがハイレベルに固定される。そして、ストア回路ＳＴＲＣによりデータ退避信号ＳＴＲ０がハイレベルとされ、データ転送回路ＤＴは、マスタラッチ回路ＭＬの記憶データをスレーブラッチ回路ＳＬに退避させる。時刻Ｔ４では、データ退避信号ＳＴＲ０をローレベルとし、スレーブラッチ回路ＳＬで記憶データを保持させる。これに同期して時刻Ｔ５では、電源遮断を要求する要求信号ＰＳＷ＿ＲＥＱがローレベルとされると共に、これに同期して、時刻Ｔ５で応答信号ＰＳＷ＿ＡＣＫがローレベルとされる。要求信号ＰＳＷ＿ＲＥＱと応答信号ＰＳＷ＿ＡＣＫは、スタンバイ制御回路ＳＴＢＹＣ（図１７参照）と電源スイッチコントローラＰＳＷＣの間でやり取りされる信号である。この時刻Ｔ３〜Ｔ５の期間を図中「ＲＥＳＥＲＶＥ」と示す。
【００４６】
そして、時刻Ｔ６では電源スイッチＭＯＳトランジスタＰＳＷ１による電源遮断が実行される。その結果、仮想グランド電圧ＶＳＳＭは、内部論理回路のリーク電流により徐々に上昇し、時刻Ｔ７で電源電圧ＶＤＤの付近のレベルまで上昇する。時刻Ｔ８では、電源スイッチＭＯＳトランジスタＰＳＷ１をＯＮにする準備として、リストア信号ＲＳＴＲをローレベルとし、スレーブラッチ回路ＳＬの記憶データをマスタラッチ回路ＭＬに復帰させる準備をする。これに同期して時刻Ｔ９では、電源投入を要求する要求信号ＰＳＷ＿ＲＥＱがハイレベルとされる。この時刻Ｔ６〜Ｔ９の期間では、半導体集積回路ＬＳＩで電源遮断が実行されると共に、電源投入に対する準備動作が行われており、図中「ＰＯＷＥＲＤＮ」と示す。
【００４７】
時刻Ｔ１０では、時刻Ｔ９での要求信号ＰＳＷ＿ＲＥＱに同期して電源スイッチＭＯＳトランジスタＰＳＷ１がＯＮとなり、電源供給が再開される。その結果、仮想グランド電圧ＶＳＳＭが徐々に降下し、時刻Ｔ１１ではグランドレベル付近まで放電される。この時刻Ｔ１０〜Ｔ１１において、スレーブラッチ回路ＳＬの記憶データに応じて、マスタラッチ回路ＭＬの記憶ノードｎｄ１，ｎｄ２の値が徐々に固定され、仮想グランド電圧ＶＳＳＭが時刻Ｔ１１で完全に０Ｖになったとき、記憶データの復帰動作が完了する。この時刻Ｔ１０〜Ｔ１１の期間は、上記電源再開モードに相当し、図中「ＰＯＷＥＲＯＮ」と示す。
【００４８】
その後、時刻Ｔ１２で応答信号ＰＳＷ＿ＡＣＫがハイレベルになると、時刻Ｔ１３において、リストア信号ＲＳＴＲをハイレベルに戻し、時刻Ｔ１４でクロック信号ＣＫの供給を開始させ、再び通常動作モードに移行する。この時刻Ｔ１２〜Ｔ１４を図中「ＮＯＲＭ」と示す。
【００４９】
《スキャン動作モードでのパルスラッチ回路ＤＲＰＬの動作》
図６には、パルスラッチ回路ＤＲＰＬのスキャン動作モードでの動作タイミングを示すタイミングチャートが例示されている。ここでは、グローバルクロックＣＬＫと、クロック信号ＣＫと、スキャンデータ転送信号ＳＣＡＮＣＫとの対応関係を主に説明する。クロック信号ＣＫは、グローバルクロックＣＬＫの立ち上がりに同期して、ローレベルとされる。ここで、クロック信号ＣＫがローレベルとされる期間はＰ１である。スキャンイネーブル信号ＳＥは、スキャン動作モードではハイレベルとされる。セレクタＳＥＬは、スキャンイネーブル信号ＳＥがハイレベルであるから、スキャンデータ転送信号ＳＣＡＮＣＫを選択し、パルスラッチ回路ＤＲＰＬの制御端子ＳＴＲに出力する。スキャンデータ転送信号ＳＣＡＮＣＫは、グローバルクロックＣＬＫの立ち下りに同期して、ハイレベルとされる。ここで、スキャンデータ転送信号ＳＣＡＮＣＫがハイレベルとされる期間はＰ１である。尚、Ｐ１は、クロック信号ＣＫとスキャンデータ転送信号ＳＣＡＮＣＫで同期間としたが、これに限られず適宜変更してもよい。
【００５０】
パルスラッチ回路ＤＲＰＬでは、クロック信号ＣＫのＰ１期間において、スキャン入力端子ＳＩがスキャンデータ（例えばＤ１）を保持している。このスキャンデータＤ１は、Ｐ１期間でマスタラッチ回路ＭＬに保持される。その後、スキャンデータ転送信号ＳＣＡＮＣＫのＰ１期間において、マスタラッチ回路ＭＬのノードｎｄ１の値（例えば／Ｄ１）が、データ転送回路ＤＴを介してスレーブラッチ回路ＳＬのノードｎｄ３に転送され、図示を省略したが、マスタラッチ回路ＭＬのノードｎｄ２の値が、スレーブラッチ回路ＳＬのノードｎｄ４に転送される。このとき、スキャン出力端子ＳＯの値もスキャンデータＤ１とされ、スキャンデータＤ１が次段のパルスラッチ回路ＤＲＰＬのスキャン入力端子ＳＩに転送される。
【００５１】
次段のパルスラッチ回路ＤＲＰＬでは、スキャンイネーブル信号ＳＥがハイレベルとされ、入力系統がスキャン入力端子ＳＩとなっているから、スキャン入力端子ＳＩのスキャンデータが決定される。その後、クロック信号ＣＫがローレベルとなると、このスキャンデータは次段のパルスラッチ回路ＤＲＰＬに保持される。要するに、スキャンイネーブル信号ＳＥが共通化された複数のパルスラッチ回路ＤＲＰＬでは、マスタラッチ回路ＭＬとスレーブラッチ回路ＳＬを介して順次スキャンデータを送り、あるいはマスタラッチ回路ＭＬが保持するデータを半導体集積回路ＬＳＩの外部に取り出すこともできる。従って、直列された複数のマスタラッチ回路ＭＬとスレーブラッチ回路ＳＬは、シフトレジスタ動作を行う。尚、この取り出されたデータは、例えば半導体集積回路ＬＳＩの外部で期待値と比較され、故障検出等に利用される。言換えると、直列された複数のマスタラッチ回路ＭＬとスレーブラッチ回路ＳＬは、テスト容易化のためのスキャンパスを構成することになる。
【００５２】
このように、半導体集積回路ＬＳＩによれば、スレーブラッチ回路ＳＬは、スキャン動作モードではスキャンパスを構成するためのラッチ回路として用いられ、電源遮断モードではマスタラッチ回路ＭＬの記憶データを退避するラッチ回路として用いられるので、スキャンラッチのためのデータ保持と共に電源遮断時のデータ保持に要する回路規模を小さくすることができる。従って、回路ブロックＣＫＢにパルスラッチ回路ＤＲＰＬを配置することにより、面積オーバーヘッドの削減に効果がある。
【００５３】
《リセット機能を備えたパルスラッチ回路》
図７〜図１１には、リセット機能を備えたパルスラッチ回路の回路構成が例示されている。以下に例示する各パルスラッチ回路では、図１に例示したパルスラッチ回路ＤＲＰＬとの重複部分については同一符号を付し、適宜説明を省略した。ここで、リセット機能は、マスタラッチ回路ＭＬのデータ出力端子Ｑを選択的に初期化する初期化回路により実現される。尚、以下では初期化レベルをローレベルとする。この初期化回路は、パワーオンリセットによる初期化や、スキャン動作モードにおいてテスト経路を介してパルスラッチ回路から順次スキャンデータを半導体集積回路ＬＳＩの外部に取り出した後の初期化等に利用される。
【００５４】
図７に例示するパルスラッチ回路ＤＲＰＬａのマスタラッチ回路ＭＬａは、マスタラッチ回路ＭＬと比べると、リセット信号ＲＳＢが入力されるリセット端子ＲＳが配置され、クロックドインバータ回路ＣＩＮＶ１の代わりにクロックドナンドゲート回路ＣＮＡＮＤ１が配置され、クロックバッファの一部のインバータ回路がノアゲート回路ＮＯＲ１に変更されている。リセット制御は、クロック信号ＣＫをゲーティング状態した後に行われる。リセット信号ＲＳＢがローレベルになると、上記ノアゲート回路ＮＯＲ１からのクロック出力ｃｋｂがローレベルに固定されるので、トランスミッションゲートＴＧ１がカットオフ状態となると共に、上記クロックドナンドゲート回路ＣＮＡＮＤ１からの出力により記憶ノードｎｄ１がハイレベルになる。その結果、データ出力端子Ｑはローレベルに固定される。このようなマスタラッチ回路ＭＬａによれば、通常動作モードにおいて記憶ノードｎｄ２のレベルを短時間で固定でき、さらにラッチ動作を短時間で安定させることができる。また、上記ノアゲート回路ＮＯＲ１は、クロック信号ＣＫをリセット信号ＲＳＢで固定することができるから、クロック制御が不要とされる。
【００５５】
図８に例示するパルスラッチ回路ＤＲＰＬｂのマスタラッチ回路ＭＬｂは、マスタラッチ回路ＭＬと比べると、上記リセット端子ＲＳが配置され、データ出力端子Ｑが記憶ノードｎｄ２に接続され、その出力の値がマスタラッチ回路ＭＬのデータ出力端子Ｑに対して反転信号となっており、さらに、インバータ回路ＩＮＶ１の代わりにナンドゲート回路ＮＡＮＤ１回路が配置されている。リセット信号ＲＳＢがローレベルになると、記憶ノードｎｄ２がハイレベルになるから、データ出力端子Ｑはローレベルに固定される。マスタラッチ回路ＭＬｂでは、構成素子数を少なくでき、また、リセット期間中にクロック信号ＣＫをゲーティングすることを要しない。このため、クロックゲーティング制御とは独立してリセット制御を行うことができる。尚、マスタラッチ回路ＭＬｂでは、入力と出力の極性が相違しているが、出力にインバータ回路を一段追加するか、又は入力が反転入力となるように論理設計をすることで、入力と出力の極性を合わせるようにしてもよい。
【００５６】
図９に例示するパルスラッチ回路ＤＲＰＬｃのマスタラッチ回路ＭＬｃは、マスタラッチ回路ＭＬと比べると、上記リセット端子ＲＳが配置され、インバータ回路ＩＮＶ１の代わりに上記ナンドゲート回路ＮＡＮＤ１が配置され、データ入力端子Ｄとスキャンデータ入力端子ＳＩに接続されたインバータ回路がそれぞれノアゲート回路ＮＯＲに変更され、これらのノアゲート回路ＮＯＲとリセット端子ＲＳの間にインバータ回路ＩＮＶ２が配置されている。このマスタラッチ回路ＭＬでは、構成素子数が多くなるが、クロック信号ＣＫの値によらずリセット制御が可能となる。即ち、クロック信号ＣＫがハイレベルであれば、上記ナンドゲート回路ＮＡＮＤ１の出力によりデータ出力端子Ｑが決定される。また、クロック信号ＣＫがローレベルであれば、データ入力端子Ｄ及びスキャンデータ入力端子ＳＩからの入力データを受けるノアゲート回路ＮＯＲからの出力がデータ出力端子Ｑの出力となる。要するに、このマスタラッチ回路ＭＬｃによれば、クロック信号のハイレベル固定を行わずに、言換えるとクロック制御を行わずにリセット制御が可能とされる。
【００５７】
図１０に例示するパルスラッチ回路ＤＲＰＬｄのマスタラッチ回路ＭＬｄは、マスタラッチ回路ＭＬと比べると、上記リセット端子ＲＳが配置され、インバータ回路ＩＮＶ１の代わりに上記ナンドゲート回路ＮＡＮＤ１が配置され、クロックバッファの一部のインバータ回路が上記ノアゲート回路ＮＯＲ１に変更され、このノアゲート回路ＮＯＲ１とリセット端子ＲＳの間にインバータ回路ＩＮＶ２が配置されている。このマスタラッチ回路ＭＬｄでは、リセット期間にクロック信号ＣＫをハイレベル固定とすることで、リセット機能が実現される。
【００５８】
図１１に例示するパルスラッチ回路ＤＲＰＬｅのマスタラッチ回路ＭＬｅは、マスタラッチ回路ＭＬと比べると、インバータ回路ＩＮＶ１の代わりにノアゲート回路ＮＯＲ２が配置され、上記リセット端子ＲＳが配置されている。このマスタラッチ回路ＭＬでは、リセット制御時にクロックゲーティングを連動させることができる。即ち、リセット信号ＲＳがハイレベルになると、まず記憶ノードｎｄ２がローレベルになり、そして記憶ノードｎｄ１がハイレベルになるから、データ出力端子Ｑがローレベルに固定される。このマスタラッチ回路ＭＬｅでは、クロック信号ＣＫをゲーティングする必要があるが、構成素子数を少なくできる。
【００５９】
《リセット機能及びプリセット機能を備えたパルスラッチ回路》
図７〜図１１に例示したパルスラッチ回路ＤＲＰＬａ〜ｅでは、マスタラッチ回路ＭＬａ〜ｅのデータ出力端子Ｑの初期化レベルをローレベルにするリセット機能についてのみ説明したが、以下では、リセット機能だけでなく、初期化レベルをハイレベルに固定するプリセット機能も備えたパルスラッチ回路について説明する。図１２に例示するパルスラッチ回路ＤＲＰＬｆのマスタラッチ回路ＭＬｆは、マスタラッチ回路ＭＬと比べると、プリセット信号ＰＲＳＢが入力されるプリセット端子ＰＲＳと上記リセット端子ＲＳが配置され、インバータ回路ＩＮＶ１とクロックドインバータ回路ＣＩＮＶ１の代わりにそれぞれナンドゲート回路ＮＡＮＤ３とクロックドナンドゲート回路ＣＮＡＮＤ１が配置され、クロックバッファの一部のインバータ回路がノアゲート回路ＮＯＲ１に変更されている。このマスタラッチ回路ＭＬｆでは、クロックゲーティングを行った後に、例えばリセット信号ＲＳとプリセット信号ＰＲＳＢを共にローレベルとすれば、データ出力端子Ｑをハイレベルに固定できる。即ち、このマスタラッチ回路ＭＬによれば、リセット信号ＲＳＢとプリセット信号ＰＲＳＢを用いて、データ出力端子Ｑをローレベル又はハイレベルに固定できる。尚、図７〜図１１に例示したパルスラッチ回路ＤＲＰＬａ〜ｅに対してプリセット機能を付加することも可能であり、また、プリセット機能のみが必要であるときには、例えば図７に例示したマスタラッチ回路ＭＬａに対して上記クロックドナンドゲート回路ＣＮＡＮＤ１をクロックドノアゲート回路に変更し、リセット信号ＲＳＢのハイレベルとローレベルを逆転させればよい。このような変更は、図８〜図１１に例示したマスタラッチ回路ＭＬｂ〜ｅに対しても行うことができる。
【００６０】
図１３に例示するパルスラッチ回路ＤＲＰＬｇのマスタラッチ回路ＭＬｇは、マスタラッチ回路ＭＬと比べると、上記プリセット端子ＰＲＳと上記リセット端子ＲＳが配置され、インバータ回路ＩＮＶ１の代わりに複合ゲートＯＲＮＡＮＤが配置されている。パルスラッチ回路ＤＲＰＬｇは、複合ゲートＯＲＮＡＮＤを用いることでリセット機能及びプリセット機能が可能とされる。マスタラッチ回路ＭＬｇでは、複合ゲートＯＲＮＡＮＤにリセット信号ＲＳＢと負性プリセット信号ＰＲＳＢが入力され、リセット時には、リセット信号ＲＳＢと負性プリセット信号ＰＲＳＢを共にハイレベルとすれば、データ出力端子Ｑがローレベルに固定される。また、プリセット時には、プリセット信号ＰＲＳＢをローレベルとし、リセット信号ＲＥＳをハイレベル又はローレベルとすれば、データ出力端子Ｑがハイレベルに固定される。尚、通常動作モードでは、プリセット信号ＰＲＳＢをハイレベル、リセット信号ＲＥＳをローレベルとすればよい。
【００６１】
《電源構造》
図１４には、インバータ回路と共に電源構造が例示されている。電源遮断時に電源が遮断されるインバータ回路では、図中（ａ）に示すように、Ｐチャンネル型ＭＯＳトランジスタのソース電源及び基板電圧がＶＤＤ、Ｎチャンネル型ＭＯＳトランジスタのソース電源が仮想グランド線ＶＳＳＭ、基板電源がＶＳＳとされる。電源遮断時に電源が遮断されないインバータ回路では、図中（ｂ）に示すように、Ｐチャンネル型ＭＯＳトランジスタのソース電源及び基板電源がＶＤＤ、Ｎチャンネル型ＭＯＳトランジスタのソース電源及び基板電源がＶＳＳとされる。図中（ａ）により電源遮断時に基板へのリーク電流の発生を抑制することができる。
【００６２】
図１５には、図１４に例示した電源構造のレイアウトが例示されている。ここでは、標準セルの構造がインバータ回路を例に示されており、ＶＳＳ電源とＶＤＤ電源が標準セルの上下端に配置されている。図中（ａ）の領域は上記した電源遮断されるインバータ回路に対応しており、（ｂ）の領域は上記した電源遮断されないインバータ回路に対応している。標準セルのＮチャンネル型ＭＯＳトランジスタの基板には同じＶＳＳが印加されるので、標準セルの下端にある第一メタルＭ１のＶＳＳ配線からコンタクトを通じてＮチャンネル型ＭＯＳトランジスタの基板に印加される。標準セル用のＮチャンネル型ＭＯＳトランジスタ電源は、ＶＳＳＭ電源線が第一メタルＭ１で配線される。これは、ＶＳＳ配線の直上の配線チャネルで配線されることが望ましい。一方、電源遮断される側のＮチャンネルＭＯＳトランジスタのソース電源は、ＶＳＳＭ配線があるので、ＶＳＳ電源から第一メタルＭ１で配線できず、代わりに拡散配線を用いて配線されている。
【００６３】
《半導体集積回路ＬＳＩ内に配線する各種信号の電源》
図１６には、半導体集積回路ＬＳＩ内に配線する各種信号の電源が論理回路の電源構造と共に例示されている。回路ブロックＣＫＢは、その両端に電源スイッチＰＳＷが接続されている。回路ブロックＣＫＢには、ＶＤＤ電源と、ＶＳＳ電源と、電源スイッチＰＳＷを介した仮想グランド電源ＶＳＳＭとが印加される。電源スイッチＰＳＷは、上記した電源スイッチＭＯＳトランジスタＰＳＷ１に相当し、例えばＩ／Ｏ回路で用いられる高耐圧かつ低リークであるゲート絶縁膜厚の厚いＮチャンネル型ＭＯＳトランジスタで形成されている。この電源スイッチＰＳＷのゲート入力信号を制御する電源スイッチコントローラＰＳＷＣは、Ｉ／Ｏ電源ＶＣＣとＶＳＳで動作する。このため、ゲート入力信号は、ＶＣＣ電位レベルの制御信号とされる。制御回路ＤＲＳＥＣは、パルスラッチ回路ＤＲＰＬを制御する回路であって、上記したストア回路ＳＴＲＣとスキャン制御回路ＳＣＡＮＣＮＴ等（図３参照）だけでなく、リストア信号ＲＳＴＲを生成する所定の回路も備える。
【００６４】
制御回路ＤＲＳＥＣは、ＶＤＤとＶＳＳ電源で動作する。制御端子ＳＴＲに入力されるデータ退避信号ＳＴＲ０は、回路ブロックＣＫＢが電源遮断されたときでも制御可能なように、回路ブロックＣＫＢ内部でＶＤＤとＶＳＳを印加された回路で伝達される。リストア信号ＲＳＴＲは、回路ブロックＣＫＢが電源遮断されると制御する必要がないので、回路ブロックＣＫＢ内部でＶＤＤとＶＳＳＭが印加された回路で伝達される。グローバルクロックＣＬＫは、リストア信号ＲＳＴＲと同様に回路ブロックＣＫＢ内部でＶＤＤとＶＳＳＭが印加された回路で伝達される。
【００６５】
《スタンバイ制御》
図１７には、各種スタンバイモードへの遷移及び復帰を制御するスタンバイ制御回路ＳＴＢＹＣの概略構成が例示されている。ここで、スタンバイ制御回路ＳＴＢＹＣは、半導体集積回路ＬＳＩのシステム制御回路の一例として示されている。スタンバイ制御回路ＳＴＢＹＣは、電源スイッチコントローラＰＳＷＣと、パルスラッチ回路ＤＲＰＬと、回路ブロックＣＫＢとを制御する回路であって、例えば、外部からの割込み信号に応じて電源遮断や電源遮断からの復帰動作を制御する。割込み信号により電源遮断を行う場合には、電源スイッチコントローラＰＳＷＣとの間で要求信号ＰＳＷ＿ＲＥＱ信号と応答ＰＳＷ＿ＡＣＫをやり取りして、電源スイッチコントローラＰＳＷＣの状態を把握し、その後、システム制御を行う。また、パルスラッチ回路ＤＲＰＬは、制御端子ＳＴＲに入力される信号（上記データ退避信号ＳＴＲ０）と、リストア信号ＲＳＴＲにより制御される。
【００６６】
以下では、スタンバイ制御回路ＳＴＢＹＣによって実行される高速復帰スタンバイモードについて主に説明する。まず、上記パルスラッチ回路ＤＲＰＬを必要最低限のラッチとレジスタに対して適用した場合について説明する。スタンバイ制御回路ＳＴＢＹＣには、内部レジスタの読み書きを行うためシステムバスＳＹＳＢＵＳが接続されており、また、割込み要求信号ＩＲＱ、リセット信号ＲＳＴ、クロック信号ＲＣＬＫ、上記電源スイッチコントローラＰＳＷＣからの応答信号ＰＳＷ＿ＡＣＫが入力される。スタンバイ制御回路ＳＴＢＹＣの出力は、制御端子ＳＴＲに入力されるデータ退避信号ＳＴＲ０、リストア信号ＲＳＴＲ、スタンバイモードからの復帰後にＣＰＵに割込みを通知する不図示の割込み信号、リセット後のＣＰＵ実行開始アドレスＲＳＴ−ＶＥＣ、論理回路のリセット信号ＲＳＴ１、電源スイッチの制御信号とされるＰＳＷ＿ＲＥＱである。
【００６７】
スタンバイ制御回路ＳＴＢＹＣは、システムバスＳＹＳＢＵＳから読み書き可能なレジスタとしてスタンバイモード制御レジスタＳＴＢＣＲと、ブートアドレスレジスタＢＡＲとを備え、システムバスＳＹＳＢＵＳからの読み書き操作はデコーダにより制御される。スタンバイモード制御レジスタＳＴＢＣＲは、現在のスタンバイモードに対応する値を保持する。また、システムバスＳＹＳＢＵＳからのスタンバイモード制御レジスタＳＴＢＣＲへの書込みは、対応する各種低電流モードへの遷移要求となる。ブートアドレスレジスタＢＡＲは、高速復帰スタンバイモードから復帰し、リセットを解除したとき、ＣＰＵが最初に実行する命令のアドレスを保持する。尚、この例では、スタンバイモードへの遷移要求をスタンバイモード制御レジスタＳＴＢＣＲへの書込みにより与えるが、スリープ命令やスタンバイ命令などの専用命令の利用やスタンバイモード制御レジスタＳＴＢＣＲと専用命令との組み合わせにより遷移を要求することも可能である。その場合、ＣＰＵは、図示しないスリープ要求応答線を介して遷移要求をスタンバイ制御回路ＳＴＢＹＣに伝えることで実現できる。
【００６８】
スタンバイ制御回路ＳＴＢＹＣに含まれる同期化回路ＳＹＮＣは、半導体集積回路ＬＳＩ外部からの割込み要求ＩＲＱを外部クロック信号ＲＣＬＫに同期化する。電流モード制御順序回路ＳＴＢＹＣ−ＦＳＭは、スタンバイモードの遷移・復帰の必要性を判別し、必要ならば遷移・復帰のシーケンスを出力する。電流モード制御順序回路ＳＴＢＹＣ−ＦＳＭの入力は、スタンバイモードレジスタＳＴＢＣＲの値、割り込み要求ＩＲＱ、遷移・復帰時のシーケンスの中でどのステップを実行しているかを示す状態保持レジスタＳＴＡＴＥである。また、電流モード制御順序回路ＳＴＢＹＣ−ＦＳＭの出力は、スタンバイ制御回路ＳＴＢＹＣの出力と、現在スタンバイモードか否かを示すスタンバイモード信号ＳＴＢＹＭＯＤＥである。
【００６９】
外部からの割込み要求信号ＩＲＱを受けて高速復帰スタンバイモードに遷移する場合には、まず、クロックをゲーティングする制御を行う。その後、上記データ退避信号ＳＴＲ０を発行して制御端子ＳＴＲに出力し、パルスラッチ回路ＤＲＰＬ内のメインラッチＳＬの記憶データをスレーブラッチ回路ＳＬに退避させて、電源遮断に備える。記憶データの退避動作が完了した後、電源スイッチＭＯＳトランジスタＰＳＷ１をＯＦＦにする制御を要求信号ＰＳＷ＿ＲＥＱで行う。電源遮断が行われた否かは応答信号ＰＳＷ＿ＡＣＫにより検出する。電源が遮断されると、回路ブロックＣＫＢは高速復帰スタンバイモードに遷移する。
【００７０】
次に、外部からの割込み要求信号ＩＲＱを受けて高速復帰スタンバイモードから復帰する場合について説明する。ここでは、必要最低限のデータのみパルスラッチ回路ＤＲＰＬに保持した場合について説明する。外部からの割込み信号を受けて、スタンバイ制御回路ＳＴＢＹＣは、回路ブロックＣＫＢの電源スイッチＭＯＳトランジスタＰＳＷ１をＯＮする制御を行う。そのとき、まず、リストア信号ＲＳＴＲを発行し、その後、電源スイッチＭＯＳトランジスタＰＳＷ１をＯＮする制御を行うために、電源スイッチコントローラＰＳＷＣに要求信号ＰＳＷ＿ＲＥＱを発行する。これにより、電源スイッチＭＯＳトランジスタＰＳＷ１がＯＮになるに従ってパルスラッチ回路ＤＲＰＬのスレーブラッチ回路ＳＬに退避されていた記憶データがマスタラッチ回路ＭＬに戻り、必要最低限の設定データが復帰される。電源が供給された後、高速復帰スタンバイモードに入るときに、内部メモリや外部メモリに退避した情報をＣＰＵ等の各回路モジュールに戻した後に、割込み要求信号ＩＲＱに対応した割込み処理を行う必要がある。この割込み処理は所定の命令を実行することにより行われる。
【００７１】
従って、高速復帰スタンバイモードから復帰するときには、復帰後に最初に実行すべき命令が格納されているメモリのアドレスを保持しておく必要がある。そこで、スタンバイモードから復帰するときに最初に実行する命令を格納しているメモリのアドレスを保持するためのブートアドレスレジスタＢＡＲを設け、高速復帰スタンバイモードに遷移するときにブートアドレスレジスタＢＡＲに実行開始アドレスを設定する構成としている。尚、高速復帰スタンバイモードから復帰するときの実行開始アドレスを常に同じにすることも可能である。この場合には、ハードワイヤードで構成して高速復帰スタンバイモードへの遷移時の実行アドレスの設定を省略することも可能である。ここでのスタンバイ制御回路ＳＴＢＹＣによれば、ブートアドレスレジスタＢＡＲを設けているから、ソフトウェア作成者が復帰後の実行開始アドレスを自由に設定することを可能とし、高速復帰スタンバイモード復帰時に必要なプログラムをメモリ空間の任意の位置に配置することを可能としている。尚、ここでは、パルスラッチ回路ＤＲＰＬを部分的に採用した場合でのスタンバイ制御回路ＳＴＢＹＣについて説明したが、これに限られず、回路ブロックＣＫＢ内の論理回路に含まれる全てのラッチ及びレジスタを上記パルスラッチ回路ＤＲＰＬで置き換えてもよい。このようなシステムでは、割込みによる復帰時に、ＣＰＵ（回路モジュール）内の情報が全て保持されているため、ＣＰＵ実行開始アドレスＲＳＴ−ＶＥＣで値を書込む必要はなくなる。従って、このようなシステムでは、ブートアドレスレジスタＢＡＲ、セレクタＳＥＬ１が不要とされる。
【００７２】
《テスト回路》
図１８には、半導体集積回路ＬＳＩ内に配置されたテスト回路の概略構成が例示されている。テスト回路とは、上記したスキャン動作モードにおいて、複数のパルスラッチ回路ＤＲＰＬ内の直列された複数のマスタラッチ回路ＭＬとスレーブラッチ回路ＳＬに順次テストデータを送り、あるいはマスタラッチ回路ＭＬが保持するデータを取り出すための回路である。テスト回路は、一般にＪＴＡＧと呼ばれる共通仕様を満たしていることが多い。テスト時においてＪＴＡＧ端子から半導体集積回路ＬＳＩ内に、例えば、テスト用クロック信号ＴＣＫと、テストデータ信号ＴＤＩと、テストモジュール切替え信号ＴＭＳと、リセット信号ＴＲＳＴ等が入力され、これらの信号がデバッグインタフェース回路ＤＢＧＩＯに入力される。また、デバッグインタフェース回路ＤＢＧＩＯからはテスト出力信号ＴＤＯが半導体集積回路ＬＳＩの外部に出力される。デバッグ制御回路ＤＢＧＣＮＴには、デバッグ用クロック、入力データ、モジュール選択信号、リセット信号等が入力され、テストクロック信号ＴＣＫによって、テスト用入力信号を逐次、半導体集積回路ＬＳＩ内部の論理部にあるパルスラッチ回路ＤＲＰＬに伝送する。
【００７３】
スキャン動作モードにおいて、パルスラッチ回路ＤＲＰＬには、クロック入力端子にクロック信号ＣＫが入力され、制御端子ＳＴＲにスキャンデータ転送信号ＳＣＡＮＣＫが入力される必要がある。ここでは、デバッグ制御回路ＤＢＧＣＮＴから出力されるクロック信号ＣＫ２がパルス発生回路ＰＧ１に入力され、クロック信号ＣＫ２の立ち上がりでローレベルとなるパルス状のクロック信号ＣＫ３が生成される。このクロック信号ＣＫ３がクロック信号ＣＫとしてパルスラッチ回路ＤＲＰＬのクロック入力端子に入力される。また、パルス発生回路ＰＧ２にはクロック信号ＣＫ２が入力され、クロック信号ＣＫ２の立ち下がりエッジでハイレベルとなるパルス状のクロック信号ＣＫ４が生成される。このクロック信号ＣＫ４はセレクタＳＥＬに入力される。セレクタＳＥＬは、スキャンイネーブル信号ＳＥがハイレベルであるから、データ退避信号ＳＴＲ０ではなくクロック信号ＣＫ４を選択し、スキャンデータ転送信号ＳＣＡＮＣＫとして制御端子ＳＴＲに出力する。
【００７４】
さらに、クロック信号ＣＫ３とクロック信号ＣＫ４を用いて送られたテストデータは順次、パルスラッチ回路ＤＲＰＬにセットされ、全てのパルスラッチ回路ＤＲＰＬにセットが完了した後、動作検証が行われる。セットした状態から所定の動作を実行し、規定サイクル後の内部データを最終段のパルスラッチ回路ＤＲＰＬのスキャンデータ出力端子ＳＯからデバッグ制御回路ＤＢＧＣＮＴに取り出す。例えば図示のように、初段のパルスラッチ回路ＤＲＰＬにはテストデータＳＤ０がセットされ、最終段のパルスラッチ回路ＤＲＰＬからはテストデータＳＤ１が取り出される。このときのデータ転送もクロック信号ＣＫ３とクロック信号ＣＫ４を使用する。そして、デバッグインタフェース回路ＤＢＧＩＯを介して半導体集積回路ＬＳＩの外部に取り出す。即ち、スキャン動作モードにおいて、テスト経路を介して直列された複数のパルスラッチ回路ＤＲＰＬは、テスト容易化のためのスキャンレジスタを構成することになる。これにより、半導体集積回路ＬＳＩの外部で所定の期待値と取り出したデータとの比較等を行い所定の動作検証が可能とされる。尚、ＪＴＡＧ端子には外部からクロックが入力されるので、フェーズロックドループ回路ＰＬＬは不要としてもよいが、デバッグ時に内部クロックが必要になることを考慮して図示している。
【００７５】
以上、本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７６】
例えば、上記したパルスラッチ回路ＤＲＰＬでは、グランド電圧ＶＳＳ側で電源遮断を行うようにしたが、これに限られず、電源電圧ＶＤＤ側で電源遮断を行うようにしてもよい。図１９には、図１に例示したパルスラッチ回路ＤＲＰＬと電源遮断形態が異なるパルスラッチの回路構成が例示されている。パルスラッチ回路ＤＲＰＬｈは、パルスラッチ回路ＤＲＰＬと比べると、半導体集積回路ＬＳＩの電源端子との間に配置され、動作電源の供給遮断に用いる電源スイッチＭＯＳトランジスタＰＳＷ２を備えており、このＶＤＤ側の電源遮断を行うために、データ転送回路ＤＴの回路構成が変更されている。
【００７７】
データ転送回路ＤＴａは、例えば一対のｎチャンネル型トランスファＭＯＳトランジスタＭＮ３，ＭＮ４と、一対のｎチャンネル型ディスチャージＭＯＳトランジスタＭＮ６，ＭＮ７と、ｎチャンネル型スイッチＭＯＳトランジスタＭＮ５等とを備える。トランスファＭＯＳトランジスタＭＮ３，ＭＮ４は、マスタラッチ回路ＭＬの相補記憶ノードｎｄ１，ｎｄ２とスレーブラッチ回路ＳＬの相補記憶ノードｎｄ３，ｎｄ４との間にそれぞれ配置されている。ディスチャージＭＯＳトランジスタＭＮ６，ＭＮ７は、マスタラッチ回路ＭＬの相補記憶ノードｎｄ１，ｎｄ２にそれぞれドレインが結合され、トランスファＭＯＳトランジスタＭＮ３，ＭＮ４を挟んでスレーブラッチ回路ＳＬの相補記憶ノードｎｄ３，ｎｄ４にそれぞれゲートが交差結合されている。スイッチＭＯＳトランジスタＭＮ５は、ディスチャージＭＯＳトランジスタＭＮ６，ＭＮ７のソースを選択的にグランド端子に接続する。
【００７８】
次に、データ転送回路ＤＴａの動作を説明する。電源遮断モードにおいて、トランスファＭＯＳトランジスタＭＮ３，ＭＮ４はオン状態に制御され、かつ、スイッチＭＯＳトランジスタＭＮ５はオフ状態に制御される。電源再開モードにおいて、トランスファＭＯＳトランジスタＭＮ３，ＭＮ４は、オフ状態に制御され、かつ、スイッチＭＯＳトランジスタＭＮ５はオン状態に制御される。このデータ転送回路ＤＴの特徴は、電源再開モードでの復帰動作におけるマスタラッチ回路ＭＬの相補記憶ノードｎｄ１，ｎｄ２に対する駆動機構にある。即ち、データ転送回路ＤＴａにおいて、トランスファＭＯＳトランジスタＭＮ３，ＭＮ４は、そのゲートにローレベルのデータ退避信号ＳＴＲ０を受け、オフ状態に制御され、かつ、スイッチＭＯＳトランジスタＭＮ５は、そのゲートにハイレベルのリストア信号ＲＳＴＲを受け、オン状態に制御される。トランスファＭＯＳトランジスタＭＮ３，ＭＮ４はカットオフ状態にされているのでスレーブラッチ回路ＳＬが保持する記憶データは破壊されず、かつ、その記憶データの値に従ってディスチャージＭＯＳトランジスタＭＮ６，ＭＮ７の一方を駆動して、マスタラッチ回路ＭＬのローレベル側の記憶ノードに対するローレベルを維持させる。
【００７９】
電源スイッチＭＯＳトランジスタＰＳＷ２がオフ状態とされる電源遮断状態において、回路ブロックＣＫＢ内部の仮想電源電圧ＶＤＤＭはフローティングになり、リーク電流によって回路ブロックＣＫＢの内部ノードはグランド電圧に収束しようとする。このグランド電圧のローレベルに収束している内部ノードを、ローレベルに維持するために大きな駆動能力は要求されない。そして、電源が再投入されて、フローティングの仮想グランド電圧ＶＤＤＭに電源電位ＶＤＤが供給されるに従って、ハイレベルにされるべき記憶ノードは電源電位ＶＤＤに向けて充電される。そのため、マスタラッチ回路ＭＬのローレベル側の記憶ノードに対してはローレベルが維持されているので、ハイレベルにされるべき記憶ノードとの電位差が徐々に大きくなり、マスタラッチ回路ＭＬはスレーブラッチ回路ＳＬの記憶データを正確に受け取ることができる。また、パルスラッチ回路ＤＲＰＬｈでは、クロック信号ＣＫのハイレベル期間をローレベル期間より短くするのがよい。これは、グランド側を遮断する図１に例示したパルスラッチ回路ＤＲＰＬに対して、極性を逆に考えると、電源遮断時に、回路ブロックＣＫＢの内部ノードはグランド電圧に収束しようとするので、クロック信号ＣＫのハイレベル期間を短くすることで、トランスミッションゲートＴＧ１が不所望にＯＮ状態になることを回避できる。要するに、ここでのクロック信号ＣＫは、ポジティブアクティブ型のクロックとされ、ローレベルでスタンバイされる。
【００８０】
図２０には、パルスラッチ回路ＤＲＰＬｈの実動作モードでの動作タイミングを示すタイミングチャートが例示されている。時刻Ｔ１〜Ｔ２は上記通常動作モードに相当し、データ入力端子Ｄからデータ出力端子Ｑにデータが移動する。時刻Ｔ３では、クロック信号ＣＫを停止し、ローレベルに固定する。その後、データ退避信号ＳＴＲ０をハイレベルとし、マスタラッチ回路ＭＬの記憶データをスレーブラッチ回路ＳＬに退避させる。そして、時刻Ｔ４では、データ退避信号ＳＴＲ０をローレベルとし、スレーブラッチ回路ＳＬで記憶データを保持させる。時刻Ｔ５では、要求信号ＰＳＷ＿ＲＥＱがローレベルとされ、さらに、応答信号ＰＳＷ＿ＡＣＫがローレベルとされる。
【００８１】
そして、時刻Ｔ６では、電源スイッチＭＯＳトランジスタＰＳＷ２による電源遮断が実行される。その結果、仮想電源線ＶＤＤＭは、内部論理回路のリーク電流により徐々にＶＳＳレベルに近づくことになる。時刻Ｔ８で電源スイッチＭＯＳトランジスタＰＳＷ２（又はレギュレータ）をＯＮする準備として、リストア信号ＲＳＴＲをハイレベルにする。これにより、スレーブラッチ回路ＳＬの記憶データをマスタラッチ回路ＭＬに復帰させる準備をする。これに同期して、時刻Ｔ９では、要求信号ＰＳＷ＿ＲＥＱがハイレベルとされる。時刻Ｔ１０で電源スイッチＭＯＳトランジスタＰＳＷ２がＯＮ制御されると、ＶＤＤＭレベルが徐々にグランドレベルに向けて充電される。時刻Ｔ１０〜Ｔ１１において、マスタラッチ回路ＭＬはスレーブラッチ回路ＳＬの記憶データに応じて記憶ノードｎｄ１，ｎｄ２の値が徐々に固定され、ＶＳＳＭが完全に０Ｖになったとき、記憶データの復帰動作が完了する。その後、時刻Ｔ１２で、電源スイッチＭＯＳトランジスタＰＳＷ２からの応答信号ＰＳＷ＿ＡＣＫがハイレベルになると、これに同期して時刻Ｔ１３でリストア信号ＲＳＴＲをローレベルに戻す。そして、時刻Ｔ１４でクロック信号ＣＫの供給を開始させ、再び通常動作モードに移行する。
【００８２】
また、図２には、パルスラッチ回路ＤＲＰＬと所定の論理回路の電源構造を例示したが、これに限定されない。図２１には、パルスラッチ回路ＤＲＰＬと論理回路の他の電源構造が例示されている。ここでは、パルスラッチ回路ＤＲＰＬの電源遮断時におけるスレーブラッチ回路ＳＬの第２スタティックラッチを含む回路ブロックのグランド電源が、基板と異なる第２仮想グランド電源ＶＳＳＭ２が印加される例が示される。回路ブロックＣＫＢは、電源スイッチコントローラＰＳＷＣ１で制御され、仮想グランド電源ＶＳＳＭと接続された電源スイッチＰＳＷ１と、電源スイッチコントローラＰＳＷＣ２で制御され、第２仮想グランド電源ＶＳＳＭ２と接続された電源スイッチＰＳＷ３と、グランド電源ＶＳＳと接続された電源スイッチＰＳＷ４とによって、グランド側で電源遮断が行われる。
【００８３】
図２２には、図２１に例示した電源構造がインバータ回路を用いて例示されている。尚、図中（ａ）に示されるインバータ回路は、図１４の図中（ａ）に示したインバータ回路と同様であるので、説明を省略する。電源遮断時に電源が遮断されないインバータ回路では、図中（ｂ）に示すように、Ｐチャンネル型ＭＯＳトランジスタのソース電源及び基板電源がＶＤＤ、Ｎチャンネル型ＭＯＳトランジスタのソース電源が第２仮想グランド線ＶＳＳＭ２、基板電源がＶＳＳとされる。
【００８４】
図２３には、図２１に例示した電源構造のレイアウトが例示されている。ここでは、標準セルの構造がインバータ回路を例に示しており、ＶＳＳ電源とＶＤＤ電源が標準セルの上下端に配置されている。図中（ａ）の領域は、上記した図１５の図中（ａ）の領域に対応しており、説明を適宜省略する。また、図中（ｂ）の領域は、図２２に例示した電源遮断されないインバータ回路に対応している。標準セルのＮチャンネル型ＭＯＳトランジスタの基板には同じＶＳＳが印加されるので、標準セルの下端にある第一メタルＭ１のＶＳＳ配線からコンタクトを通じてＮチャンネル型ＭＯＳトランジスタの基板に印加される。標準セル用のＮチャンネル型ＭＯＳトランジスタ電源は、ＶＳＳＭ電源線が第一メタルＭ１で配線される。これは、ＶＳＳ配線の直上の配線チャネルで配線されることが望ましい。一方、電源遮断される側のＮチャンネル型ＭＯＳトランジスタのソース電源は、第２仮想グランドＶＳＳＭ２が必要である。しかし、これは電源遮断時のパルスラッチ回路ＤＲＰＬとは異なるインバータ回路などの通常の標準セルでは、このＶＳＳＭ２電源が不要であるから、全てのセル内に配線するのは面積効率の面から好ましくない。そこで、ＶＳＳＭ２は端子として定義し、信号配線として配線する。このようにしても、ＶＳＳＭ２を必要とする回路は高速動作が必要ないので、電源インピーダンスが多少高くなっても問題は生じない。
【００８５】
図２４には、パルスラッチ回路ＤＲＰＬに対してスキャン機能を除いたパルスラッチの回路構成が例示されている。パルスラッチ回路ＤＲＰＬｉには、スキャンパスが形成されていないので、パルスラッチ回路ＤＲＰＬに比べて、回路構成を簡略化できる。そして、パルスラッチ回路ＤＲＰＬｉを、スキャン機能が必ずしも必要でない部分に適用すれば、回路規模をより小さくできる。図２５には、パルスラッチ回路ＤＲＰＬｈに対してスキャン機能を除いたパルスラッチの回路構成が例示されている。パルスラッチ回路ＤＲＰＬｊには、スキャンパスが形成されていないので、パルスラッチ回路ＤＲＰＬｈに比べて、回路構成を簡略化できる。そして、パルスラッチ回路ＤＲＰＬｊを、スキャン機能が必ずしも必要でない部分に適用すれば、回路規模をより小さくできる。
【図面の簡単な説明】
【００８６】
【図１】パルスラッチ回路ＤＲＰＬの回路構成の詳細を例示する説明図である。
【図２】本発明の実施形態に係る半導体集積回路の概略構成を例示する説明図である。
【図３】半導体集積回路ＬＳＩ内のクロック供給系の概略構成を例示する説明図である。
【図４】パルス発生回路ＰＧの回路構成を例示する説明図である。
【図５】パルスラッチ回路ＤＲＰＬの実動作モードでの動作タイミングを示すタイミングチャートである。
【図６】パルスラッチ回路ＤＲＰＬのスキャン動作モードでの動作タイミングを示すタイミングチャートである。
【図７】パルスラッチ回路ＤＲＰＬａの回路構成を例示する説明図である。
【図８】パルスラッチ回路ＤＲＰＬｂの回路構成を例示する説明図である。
【図９】パルスラッチ回路ＤＲＰＬｃの回路構成を例示する説明図である。
【図１０】パルスラッチ回路ＤＲＰＬｄの回路構成を例示する説明図である。
【図１１】パルスラッチ回路ＤＲＰＬｅの回路構成を例示する説明図である。
【図１２】パルスラッチ回路ＤＲＰＬｆの回路構成を例示する説明図である。
【図１３】パルスラッチ回路ＤＲＰＬｇの回路構成を例示する説明図である。
【図１４】インバータ回路と共に電源構造を例示する説明図である。
【図１５】電源構造のレイアウトを例示する説明図である。
【図１６】半導体集積回路ＬＳＩ内に配線する各種信号の電源が論理回路の電源構造と共に例示する説明図である。
【図１７】各種スタンバイモードへの遷移及び復帰を制御するスタンバイ制御回路ＳＴＢＹＣの概略構成を例示する説明図である。
【図１８】半導体集積回路ＬＳＩ内に配置されたテスト回路の概略構成を例示する説明図である。
【図１９】パルスラッチ回路ＤＲＰＬと電源遮断形態が異なるパルスラッチ回路の回路構成を例示する説明図である。
【図２０】パルスラッチ回路ＤＲＰＬｈの実動作モードでの動作タイミングを示すタイミングチャートである。
【図２１】パルスラッチ回路ＤＲＰＬと論理回路の他の電源構造を例示する説明図である。
【図２２】図２１に例示した電源構造をインバータ回路を用いて例示する説明図である。
【図２３】図２１に例示した電源構造のレイアウトを例示する説明図である。
【図２４】パルスラッチ回路ＤＲＰＬに対してスキャン機能のないパルスラッチ回路の回路構成を例示する説明図である。
【図２５】パルスラッチ回路ＤＲＰＬｈに対してスキャン機能のないパルスラッチ回路の回路構成を例示する説明図である。
【符号の説明】
【００８７】
ＬＳＩ  半導体集積回路
ＤＲＰＬ  パルスラッチ回路
Ｄ  データ入力端子
Ｑ  データ出力端子
ＳＩ  スキャン入力端子
ＳＯ  スキャン出力端子
ＳＥ  スキャンイネーブル信号
ＣＬＫ  グローバルクロック
ＣＫ  クロック信号
ＳＣＡＮＣＫ  スキャンデータ転送信号
ＳＴＲ０  データ退避信号
ＲＳＴＲ  リストア信号
ＭＬ  マスタラッチ
ＳＬ  スレーブラッチ
ＤＴ  データ転送回路
ＣＫＢ  回路ブロック
ＰＳＷＣ  電源スイッチコントローラ
ＰＳＷ１  電源スイッチ
ＶＳＳＭ  仮想グランド線
ＰＧ  パルス発生回路
ＴＧ  トランスミッションゲート
ＩＮＶ  インバータ回路
ＣＩＮＶ  クロックドインバータ回路
ＭＰ  Ｐチャンネル型ＭＯＳトランジスタ
ＭＮ  Ｎチャンネル型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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