(57)【要約】【課題】安定的に導波路リッジの上表面において半導体層と電極層との接触面積の減少を防止し、この半導体層におけるエッチング損傷を防止する。【解決手段】半導体層の上に金属キャップ層７５を積層して導波路リッジ４０を形成し、これをＳｉＯ２膜７８で覆い、レジストを塗布した後、導波路リッジ４０頂部のＳｉＯ２膜７８の表面が露呈しかつチャネル３８のＳｉＯ２膜７８を導波路リッジ４０の金属キャップ層７５表面よりも高くかつ導波路リッジ４０のＳｉＯ２膜７８表面よりも低い表面を有するレジスト膜により埋設するレジストパターン８２を形成し、レジストパターン８２をマスクとしてドライエッチングによりＳｉＯ２膜７８を除去し、さらにウエットエッチングにより金属キャップ層７５を除去し、導波路リッジ４０のｐ−ＧａＮ層７４表面を露呈させ電極層４６を形成する。【選択図】図８
2008124438.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１導電型の第１の半導体層、活性層、第２導電型の第２の半導体層およびキャップ層を順次積層し、半導体積層構造を形成する工程と、
この半導体積層構造の表面にレジストを塗布し、写真製版工程により導波路リッジに対応した幅を有するストライプ状レジスト膜部分を備えた第１のレジストパターンを形成する工程と、
この第１のレジストパターンをマスクとして、キャップ層をエッチングにより除去し第２の半導体層を露呈させる工程と、
第１のレジストパターンをマスクとして、ドライエッチングにより第２の半導体層の上表面側の一部を除去し底部に第２の半導体層の一部を残した凹部を形成することにより導波路リッジを形成する工程と、
第１のレジストパターンを除去し、凹部と最表面にキャップ層を有する導波路リッジとを含む半導体積層構造の表面に第１の絶縁膜を形成する工程と、
導波路リッジ頂部に形成された第１の絶縁膜の表面が露呈するとともに、導波路リッジに隣接する凹部の第１の絶縁膜を、導波路リッジの第２の半導体層表面よりも高くかつ導波路リッジ頂部上の第１の絶縁膜表面よりも低い表面を有するレジスト膜により埋設する第２のレジストパターンを形成する工程と、
第２のレジストパターンをマスクとしてドライエッチングにより第１の絶縁膜を除去し、導波路リッジのキャップ層表面を露呈させる工程と、
ウエットエッチングによりキャップ層を除去し第２の半導体層を露呈させる工程と、
露呈した導波路リッジの第２の半導体層の表面上に電極層を形成する工程と、
を含む半導体光素子の製造方法。
【請求項２】
半導体積層構造を形成する工程においてキャップ層として金属層を積層すること特徴とした請求項１記載の半導体光素子の製造方法。
【請求項３】
半導体積層構造を形成する工程において、第２導電型の第２の半導体層が金属キャップ層に近接してコンタクト層を有することを特徴とした請求項１または２記載の半導体光素子の製造方法。
【請求項４】
第２のレジストパターンを形成する工程が、
第１の絶縁膜上にレジストを塗布するとともに、導波路リッジに隣接する凹部のレジスト膜の膜厚が導波路リッジ頂部のレジスト膜の膜厚さよりも厚いレジスト膜を形成する工程と、
このレジスト膜の表面から一様にレジストを除去し、導波路リッジに隣接する凹部のレジスト膜を残しながら導波路リッジ頂部の第１の絶縁膜を露呈させる工程と、
を含むことを特徴とした請求項１乃至３のいずれか１項に記載の半導体光素子の製造方法。
【請求項５】
第２の半導体層がＧａＮ系の半導体層により形成されたことを特徴とする請求項１乃至４のいずれか１項に記載の半導体光素子の製造方法。
【請求項６】
半導体基板上に第１導電型の第１の半導体層、活性層、および第２導電型の第２の半導体層を順次積層し、半導体積層構造を形成する工程と、
この半導体積層構造の表面にレジストを塗布し、写真製版工程により導波路リッジに対応した幅を有するストライプ状レジスト膜部分を備えた第１のレジストパターンを形成する工程と、
この第１のレジストパターンをマスクとして、ドライエッチングにより第２の半導体層の上表面側の一部を除去し底部に第２の半導体層の一部を残した凹部を形成することにより導波路リッジを形成する工程と、
凹部と第１のレジストパターンを残した導波路リッジとを含む半導体積層構造の表面に第１の絶縁膜を形成する工程と、
凹部と導波路リッジの頂部に第１の絶縁膜を残しつつ、導波路リッジ側面の第１の絶縁膜を除去し導波路リッジ側壁を露呈させる工程と、
リフトオフ法によりレジストパターンとこのレジストパターン上に残っている第１の絶縁膜とを除去し、第２の半導体層を露呈させる工程と、
露呈した導波路リッジの第２の半導体層の表面上に電極層を形成する工程と、
を含む半導体光素子の製造方法。
【請求項７】
第２の半導体層がＧａＮ層系の半導体層により形成されたことを特徴とする請求項６記載の半導体光素子の製造方法。
【請求項８】
第１の絶縁膜を形成する工程において、第１の絶縁膜がＳｉ，Ｔｉ，Ａｌ，Ｖ，Ｚｒ，Ｎｂ，Ｈｆ，Ｔａの酸化膜またはＳｉＮ、ＳｉＯＮ、ＢＮ、ＳｉＣ、ＡｌＮ、ＴｉＮ、ＴｉＣを含む材料を、蒸着、またはスパッタリングまたはＣＶＤにより形成することを特徴とした請求項６または７記載の半導体光素子の製造方法。
【請求項９】
基板上に第１導電型の第１の半導体層、活性層、第２導電型の第２の半導体層およびキャップ層を順次積層した半導体積層構造の表面にレジストを塗布し、写真製版工程により導波路リッジに対応した形状を有するレジスト膜部分を備えた第１のレジストパターンを形成する工程と、
この第１のレジストパターンをマスクとして、キャップ層をエッチングにより除去し第２の半導体層を露呈させる工程と、
第１のレジストパターンをマスクとして、ドライエッチングにより第２の半導体層の上表面側の一部を除去し底部に第２の半導体層の一部を残した凹部を形成することにより導波路リッジを形成する工程と、
第１のレジストパターンを除去し、凹部と最表面にキャップ層を有する導波路リッジとを含む半導体積層構造の表面に第１の絶縁膜を形成する工程と、
導波路リッジ頂部に形成された第１の絶縁膜の表面が露呈するとともに、導波路リッジに隣接する凹部の第１の絶縁膜を、導波路リッジの第２の半導体層表面よりも高くかつ導波路リッジ頂部上の第１の絶縁膜表面よりも低い表面を有するレジスト膜により埋設する第２のレジストパターンを形成する工程と、
第２のレジストパターンをマスクとしてドライエッチングにより第１の絶縁膜を除去し、導波路リッジのキャップ層表面を露呈させる工程と、
ウエットエッチングによりキャップ層を除去し第２の半導体層を露呈させる工程と、
露呈した導波路リッジの第２の半導体層の表面上に電極層を形成する工程と、
を含む半導体光素子の製造方法。
【請求項１０】
基板上に第１導電型の第１の半導体層、活性層、および第２導電型の第２の半導体層を順次積層した半導体積層構造の表面にレジストを塗布し、写真製版工程により導波路リッジに対応した形状を有するレジスト膜部分を備えた第１のレジストパターンを形成する工程と、
この第１のレジストパターンをマスクとして、ドライエッチングにより第２の半導体層の上表面側の一部を除去し底部に第２の半導体層の一部を残した凹部を形成することにより導波路リッジを形成する工程と、
凹部と第１のレジストパターンを残した導波路リッジとを含む半導体積層構造の表面に第１の絶縁膜を形成する工程と、
凹部と導波路リッジの頂部に第１の絶縁膜を残しつつ、導波路リッジ側面の第１の絶縁膜を除去し導波路リッジ側壁を露呈させる工程と、
リフトオフ法によりレジストパターンとこのレジストパターン上に残っている第１の絶縁膜とを除去し、第２の半導体層を露呈させる工程と、
露呈した導波路リッジの第２の半導体層の表面上に電極層を形成する工程と、
を含む半導体光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体光素子の製造方法に係り、特に導波路リッジ頂部に電極を備えた半導体光素子の製造方法に関する。
【背景技術】
【０００２】
近年、光ディスクの高密度化に必要である青色領域から紫外線領域におよぶ発光が可能な半導体レーザとして、ＡｌＧａＩｎＮなどの窒化物系ＩＩＩ−Ｖ族化合物半導体を用いた窒化物系半導体レーザの研究開発が盛んに行われ、既に実用化している。
このような青紫色ＬＤ（以下レーザダイオードをＬＤと記載する）はＧａＮ基板上に化合物半導体を結晶成長させて形成される。
【０００３】
代表的な化合物半導体にはＩＩＩ族元素とＶ族元素とが結合したＩＩＩ−Ｖ族化合物半導体があり、複数のＩＩＩ族原子やＶ族原子が結合することにより様々な組成比を有する混晶化合物半導体が得られる。青紫色ＬＤに使用される化合物半導体としては、例えば、ＧａＮ，ＧａＰＮ、ＧａＮＡｓ、ＩｎＧａＮ，ＡｌＧａＮなどがある。
導波路リッジ型のＬＤは、通常導波路リッジの頂部に電極層を設ける。この電極層と導波路リッジの最上層であるコンタクト層との接続は、導波路リッジを覆う絶縁膜において導波路リッジ頂部に開口を設け、この開口を介して行われる。この開口を有する絶縁膜は、導波路リッジを形成するときに使用されたレジストマスクを用いリフトオフ法を用いて形成される。このためにコンタクト層と接着しているレジストマスクは、コンタクト層との接合部においてコンタクト層の表面に沿って凹んでいるために、リフトオフ後も導波路リッジを覆う絶縁膜の一部がこの窪みの部分に残留し、その残留した絶縁膜分だけコンタクト層の表面を覆うことになり、電極層とコンタクト層の接触面積がコンタクト層の全表面積よりも小さくなる。
【０００４】
従来の赤色ＬＤにおいて使用されるコンタクト層の材料、例えばＧａＡｓ等では、コンタクト抵抗が比較的低いので、リフトオフ法によって生じる接触面積の減少がコンタクト抵抗を大きく増加させることはなく、ＬＤの動作電圧の上昇に大きき影響することはなかった。
しかしながら青紫色ＬＤの場合コンタクト層に使用される材料が、ＧａＮ等であり、材料のコンタクト抵抗が比較的高く、このために電極とコンタクト層との接触面積の低下が、電極とコンタクト層とのコンタクト抵抗を高め、青紫色ＬＤの動作電圧を高める結果となっていた。
【０００５】
電極とコンタクト層との接触面積の減少を防止するための、ＬＤの製造方法の公知例には次のようなものがある。
窒化物半導体レーザ素子を形成する場合において、まず複数の半導体層を含むウエハのｐ型コンタクト１１１層上にパラジウム／モリブデン／金からなるｐ型電極層１１２が形成される。次にｐ型電極層１１２の上にストライプ状のレジストマスク（図示せず）を形成し、ＲＩＥ（反応性イオンエッチング）によってリッジストライプ１１４を形成する。すなわちＡｒガスによってｐ型電極１１２をエッチングにより形成し、さらにＡｒとＣｌ２とＳｉＣｌ４の混合ガスによってＰ型コンタクト層１１１とｐ型クラッド層１１０の途中までエッチング、またはｐガイド層１０９の途中までエッチングすることによりリッジストライプが形成される。さらにリッジストライプ１１４のレジストを残したままで、ウエハの上面を覆うように、絶縁膜１１５（主としてＺｒＯ２からなるＺｒ酸化物）が厚さ０．５μｍに形成される。その後レジストを除去することによりリッジストライプ１１４の上辺が露出される。さらにｐ型電極１１２と少なくともその両側近傍の絶縁膜１１５を覆うようにモリブデンと金からなるｐ型パッド電極１１６が形成される。（例えば、特許文献１、第９頁、４２−５０行、及び図１  参照）。
【０００６】
またもう一つの公知例では二つの異なるフォトレジスト層を積層するステップを含むリッジ導波管半導体ＬＤを製造するための自己整合法を開示している。この製造方法は次のような方法である。
下側のフォトレジスト層は３００ｎｍ未満の波長を有する光だけに反応し、上側のフォトレジスト層は３００ｎｍより長い波長を有する光だけに反応する。第２被覆導波層４０６とこの上にキャップ層４０８が形成された半導体積層構造において、キャップ層４０８と第２被覆導波層４０６の一部分が除去されリッジ構造４１４とダブルチャネル４１２が形成される。さらにリッジ構造４１４とダブルチャネル４１２の表面に第２絶縁膜４１６が形成される。この第２絶縁膜の上に下層の第１フォトレジスト層４２０と上層の第２フォトレジスト層４２２が形成される。リッジ構造４１４近傍の第１フォトレジスト層４２０を露出するために第２フォトレジスト層４２２がパターン化される。次にリッジ構造４１４上の第２絶縁膜４１６を露出させるために第１フォトレジスト層４２０に対してＲＩＥプロセスが行われる。次にリッジ４１４の外側の第２絶縁膜４１６を除去するためにＲＩＥプロセスを含むエッチングプロセスが実行される。次に残存している第１フォトレジスト層４２０および第２フォトレジスト層４２２が除去され、第１金属層４２４が電極として蒸着される（例えば、特許文献２、段落番号［００２４］から［００３４］、及び図７乃至図１８  参照）。
【０００７】
さらに別の公知例では、Ａｌのメタルマスクを用いてウエットエッチングによりコンタクト層をエッチングし、さらにメタルマスクを残したままコンタクト層をマスクとしてウエットエッチングを行うことにより、リッジとチャネルを形成するとともに、プラズマＣＶＤにより絶縁膜を全面に形成し、次いでＡｌパターンとその上に堆積した絶縁膜をリフトオフで除去する。次いで通常のリソグラフィプロセスによりｐ側電極の部分が露出するレジストパターンを形成し、このレジストパターンをマスクとして電極材料を真空蒸着し、レジストパターンとその上の電極材料をリフトオフで除去しリッジのコンタクト層に密着する電極を形成することが開示されている（例えば、特許文献３、段落番号［００２５］から［００３４］、及び図１  参照）。
【０００８】
さらに別の公知例では次のような工程が開示されている。コンタクト層１３の表面のほぼ全面に第１の保護膜６１を形成し、この第１の保護膜６１の上にストライプ状の第３の保護膜６３を形成する。第３の保護膜６３をつけたまま第１の保護膜６１をエッチングした後、第３の保護膜６３を除去し、ストライプ状の第１の保護膜６１を形成する。ついで第１の保護膜をマスクとしてｐ側コンタクト層１３とコンタクト層の下の層、例えばｐ側クラッド層１２の途中、までエッチングすることによりストライプ状の導波路を形成する。次に第１の保護膜６１と異なる材料で絶縁性のある第２の保護膜６２をストライプ状の導波路の側面とエッチングされて露出した窒化物半導体層、先のエッチングではｐ側クラッド層１２の平面に形成し、リフトオフ法により第１の保護膜６１のみを除去し第２の保護膜とｐ側コンタクト層１３の上に、そのｐ側コンタクト層１３と電気的に接続したｐ電極を形成する（例えば、特許文献４、段落番号［００２０］から［００２７］、及び図１  参照）。
【０００９】
これらの従来の方法でも導波路リッジのコンタクト層と電極層との接触面積は確保されるとしても、金属膜と金属膜の下層の半導体層とを同時にエッチングする工程や、２層のレジストを使用する場合に下層のレジストを安定して所定の厚みを残してエッチングを停止する工程や、金属膜をマスクとしたり複数の保護膜を使用する場合のリフトオフを行う工程等を含むなど、安定的に特性の揃ったデバイスを製造する上での問題点があった。また複数のレジストや保護膜を使用する場合の工程の自由度の低下などの問題点もあった。
【００１０】
このため簡単な工程により、導波路リッジの上表面において半導体層と電極層との接触面積の減少を安定的に防止することを目的として、次のような製造工程が開発された。
まず半導体層を積層したウエハに溝部を形成することにより、導波路リッジを形成し、ウエハ全面にＳｉＯ２膜を形成する。次いでウエハ全面にレジストを塗布し導波路リッジの頂部におけるレジスト膜の膜厚よりも溝部におけるレジスト膜の膜厚が厚くなるようにレジスト膜を形成する。次いでレジスト膜の表面から一様にドライエッチングによりレジストを除去し、溝部のレジスト膜は残しながら導波路リッジの頂部におけるレジスト膜を除去し、導波路リッジの頂部を露呈させたレジストパターンを形成する。次いでこのレジストパターンをマスクとして、露呈したＳｉＯ２膜を表面から一様にエッチングし、溝部の側面及び底部に形成したＳｉＯ２膜を残しつつ、導波路リッジの頂部に形成されたＳｉＯ２膜を除去し、導波路リッジの頂部においてはＳｉＯ２膜に確実に開口部を形成する。  次いでレジストパターンを除去した後、導波路リッジの頂部にｐ側電極を形成する。
【００１１】
なお、ｐ型オーミック電極をマスクとしてリッジストライプを形成する公知例としては、ＧａＮよりなるｐ型コンタクト層の上面にストライプ状の金属層（第１層がＮｉ／Ａｕ、第２層がＰｔ）を形成し、次いで熱処理（合金化）をしてｐ側オーミック電極を形成し、このｐ側オーミック電極をマスクとしてＣｌ２をエッチングガスに用いｐ型ガイド層が露出するまでエッチングするという例が開示されている（例えば、特許文献５、段落番号［００３５］から［００３８］、及び図２  参照）。
【００１２】
またリッジ形成を行う別の公知例では次のような工程が開示されている。第１の工程においてｐ側コンタクト層１３の表面のほぼ全面にＳｉ酸化物からなる第１の保護膜６１を形成し、この第１の保護膜６１の上にストライプ状の第３の保護膜６３を形成する。第３の保護膜６３をつけたまま第１の保護膜６１をエッチングした後、第３の保護膜６３を除去し、ストライプ状の第１の保護膜６１を形成する。ついで第２の工程において、第１の保護膜６１が形成されたｐ側コンタクト層１３の第１の保護膜６１が形成されていない部分からエッチングして、第１の保護膜６１の直下部分に保護膜の形状に応じたストライプ状の導波路領域を形成する。次に第３の工程において第２の保護膜を第１の保護膜６１と異なる材料であって、絶縁性を有する材料を用いてストライプ状の導波路の側面、エッチングされて露出した窒化物半導体層（ｐ側クラッド層１２）の平面、及び第１の保護膜６１の上に形成する。第２の保護膜６２を形成後に、エッチングにより第１の保護膜６１を除去することにより、第１の保護膜６１上に形成された第２の保護膜のみが除去され、ストライプの側面およびｐ側クラッド層１２の平面には第２の保護膜が連続して形成される。
第３の工程でのエッチング処理は、特に限定されないが、例えばフッ酸を用いてドライエッチングする方法が挙げられる（例えば、特許文献６、段落番号［００１８］から［００２４］、及び図６  参照）。
【００１３】
【特許文献１】再公表特許（Ａ１）  ＪＰ  ＷＯ２００３／０８５７９０  公報
【特許文献２】特開２０００−２２２６１号公報
【特許文献３】特開２０００−３４０８８０号公報
【特許文献４】特開２００３−１４２７６９号公報
【特許文献５】特開２００４−２５３５４５号公報
【特許文献６】特開２０００−１１４６６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
従来の方法において、導波路リッジを形成した後ＳｉＯ２膜で覆いレジストを塗布し、溝部のレジスト膜は残しながら導波路リッジの頂部を露呈させたレジストパターンを形成し、このレジストパターンマスクとして、露呈したＳｉＯ２膜を表面から一様にエッチングし、溝部の側面及び底部に形成したＳｉＯ２膜を残しつつ、導波路リッジの頂部に形成されたＳｉＯ２膜を除去し、導波路リッジの頂部にＳｉＯ２膜の開口部を形成する工程において、ＳｉＯ２膜を除去するエッチングにドライエッチングを行う場合、ＳｉＯ２膜に覆われていた半導体層にエッチングによる損傷が発生する場合がある。例えばＳｉＯ２膜の下層がｐ型コンタクト層であった場合にはエッチングによる損傷を受け、コンタクト抵抗が増加する場合があった。特にｐ型コンタクト層がＧａＮ系の材料で構成されていると、ＧａＮ系の材料はウエットエッチングでは材料の除去を行うことが難しくこの損傷部分をウエットエッチングで取り除くことが困難であるという問題点があった。
【００１５】
この発明は上記の問題点を解決するためになされたもので、第１の目的は簡単な工程により、導波路リッジの上表面において半導体層と電極層との接触面積の減少を安定的に防止するとともに導波路リッジの頂部の半導体層におけるエッチングによる損傷を防止することが可能で、歩留まりの高い製造方法を提供することである。
【課題を解決するための手段】
【００１６】
この発明に係る半導体光素子の製造方法は、半導体基板上に第１導電型の第１の半導体層、活性層、第２導電型の第２の半導体層およびキャップ層を順次積層し、半導体積層構造を形成する工程と、この半導体積層構造の表面にレジストを塗布し、写真製版工程により導波路リッジに対応した幅を有するストライプ状レジスト膜部分を備えた第１のレジストパターンを形成する工程と、この第１のレジストパターンをマスクとして、キャップ層をエッチングにより除去し第２の半導体層を露呈させる工程と、第１のレジストパターンをマスクとして、ドライエッチングにより第２の半導体層の上表面側の一部を除去し底部に第２の半導体層の一部を残した凹部を形成することにより導波路リッジを形成する工程と、第１のレジストパターンを除去し、凹部と最表面にキャップ層を有する導波路リッジとを含む半導体積層構造の表面に第１の絶縁膜を形成する工程と、導波路リッジ頂部に形成された第１の絶縁膜の表面が露呈するとともに、導波路リッジに隣接する凹部の第１の絶縁膜を、導波路リッジの第２の半導体層表面よりも高くかつ導波路リッジ頂部上の第１の絶縁膜表面よりも低い表面を有するレジスト膜により埋設する第２のレジストパターンを形成する工程と、第２のレジストパターンをマスクとしてドライエッチングにより第１の絶縁膜を除去し、導波路リッジのキャップ層表面を露呈させる工程と、ウエットエッチングによりキャップ層を除去し第２の半導体層を露呈させる工程と、露呈した導波路リッジの第２の半導体層の表面上に電極層を形成する工程と、を含むものである。
【発明の効果】
【００１７】
この発明に係る半導体光素子の製造方法においては、導波路リッジに隣接する凹部に形成された第２のレジストパターンが、導波路リッジのキャップ層表面よりも高くかつ導波路リッジ頂部上の第１の絶縁膜表面よりも低い表面を有する。この第２のレジストパターンを用いてドライエッチングにより導波路リッジ頂部の第１の絶縁膜を除去すると、導波路リッジの側面及び凹部の第１の絶縁膜を残しながら、導波路リッジ頂部のキャップ層が露呈される。さらにウエットエッチングによりキャップ層を除去すると、第２の半導体層が露呈され、この露呈された第２の半導体層に電極層が形成される。この簡単な工程により第２の半導体層と電極層とが接触面積の減少がなく接合可能となる。さらに第２のレジストパターンをマスクとしてドライエッチングにより第１の絶縁膜を除去するときに、導波路リッジの第２の半導体層の上にキャップ層が形成されているので、第２の半導体にドライエッチングによる損傷を防止することができて、ドライエッチングに起因する第２の半導体層のコンタクト抵抗の増加を抑制することができる。
【発明を実施するための最良の形態】
【００１８】
以下の実施の形態においては、半導体光素子として、例えば青紫色ＬＤを例にして説明するが、青紫色ＬＤに限らず、赤色ＬＤなど半導体光素子全般に適用して同様の効果を奏する。
したがって、半導体積層構造を構成する各材料は、窒化物系半導体に限らず、ＩｎＰ系材料やＧａＡｓ系材料も含まれる。また、基板はＧａＮ基板に限らず、ＩｎＰ、ＧａＡｓ，Ｓｉ，ＳｉＣなどのその他の半導体基板や、サファイア基板などの絶縁基板であってもよい。
実施の形態１．
図１は、この発明の一実施の形態に係る半導体ＬＤの断面図である。なお各図において同じ符号は同じものかまたは相当のものを示す。
図１において、このＬＤ１０は導波路リッジ型の青紫色ＬＤで、ｎ型ＧａＮ基板１２（以下、“ｎ型”を“ｎ−”と、また“ｐ型”を“ｐ−”、特に不純物がドーピングされていないアンドープの場合は“ｉ−”と表記する）の一方主面であるＧａ面上にｎ−ＧａＮで形成されたバッファ層１４、このバッファ層１４の上にｎ−ＡｌＧａＮで形成された第１の半導体層としての、例えば第１ｎ−クラッド層１６，第２ｎ−クラッド層１８，および第３ｎ−クラッド層２０が形成され、この第３ｎクラッド層２０の上にｎ−ＧａＮで形成されたｎ側光ガイド層２２、ＩｎＧａＮで形成されたｎ側ＳＣＨ（Separate Confinement Heterostructure）層２４、および活性層２６が順次積層されている。
【００１９】
この活性層２６の上にＩｎＧａＮで形成されたｐ側ＳＣＨ層２８、ｐ−ＡｌＧａＮで形成された電子障壁層３０、ｐ−ＧａＮで形成されたｐ側光ガイド層３２、ｐ−ＡｌＧａＮで形成されたｐ−クラッド層３４、及びｐ−ＧａＮで形成されたコンタクト層３６が順次積層されている。第２の半導体層としては、この実施の形態では、ｐ−クラッド層３４とコンタクト層３６とを含んでいる。しかし場合によって第２の半導体層は１層であっても３層以上であってもかまわない。
コンタクト層３６およびｐ−クラッド層３４に凹部としてのチャネル３８を形成することにより、コンタクト層３６およびコンタクト層３６と接する側のｐ−クラッド層３４の一部が導波路リッジ４０を形成している。
導波路リッジ４０はＬＤ１０の共振器端面となる劈開端面の幅方向の中央部分に配設され、共振器端面となる両端面の間に延在している。この導波路リッジ４０はその長手方向の寸法、即ち共振器長は１０００μｍで、その長手方向に直交する方向のリッジ幅が数μｍ〜数十μｍで、例えばこの実施の形態では１．５μｍである。
またチャネルの幅はこの実施の形態では１０μｍである。チャネル３８を介して導波路リッジ４０の両外側に形成された台状部は、例えば電極パッド基台４２である。
また導波路リッジ４０の深さ、即ちチャネル３８の底面からの高さは、たとえば０．５μｍである。
【００２０】
導波路リッジ４０の側壁および電極パッド基台４２の側壁を含むチャネル３８の両側面及び底面は、第１の絶縁膜としての第１シリコン酸化膜４４により被覆されている。チャネル３８の両側面を被覆する第１シリコン酸化膜４４の上端はコンタクト層３６の上表面から少し突出している。この第１シリコン酸化膜４４は、例えば膜厚が２００ｎｍのＳｉＯ２膜で形成されている。またこの第１シリコン酸化膜４４はコンタクト層３６の上表面には形成されておらず、第１シリコン酸化膜４４が有する開口部４４ａはコンタクト層３６の上表面全体を露呈させている。
コンタクト層３６の上表面にはコンタクト層３６と接して電気的に接続されたｐ側電極４６が配設されている。ｐ側電極４６は真空蒸着法により白金（Ｐｔ）およびＡｕを順次積層することにより形成される。このｐ側電極４６はコンタクト層３６の上表面に密接し、この上表面からさらに第１シリコン酸化膜４４の上端を挟み込むように覆い、導波路リッジ４０の側壁上の第１シリコン酸化膜４４を経てチャネル３８底部の第１シリコン酸化膜４４の一部の上まで延在している。
また、電極パッド基台４２の上表面の上、およびチャネル３８内の電極パッド基台４２の側面上の第１シリコン酸化膜４４とチャネル３８底部の第１シリコン酸化膜４４の一部の表面上には、例えばＳｉＯ２で形成された第２シリコン酸化膜４８が配設されている。
ｐ側電極４６の表面上にはｐ側電極４６と密着してパッド電極５０が配設されこのパッド電極５０は、両側のチャネル３８内部のｐ側電極４６、第１シリコン酸化膜４４、およに第２シリコン酸化膜４８の上に配設され、さらに電極パッド基台４２の上表面に配設されている第２シリコン酸化膜４８の上にまで延在している。
さらにｎ−ＧａＮ基板１２の裏面には、真空蒸着法によりＴｉおよびＡｕ膜を順次積層することにより形成されたｎ側電極５２が配設されている。
【００２１】
このＬＤ１０においては、ｎ型不純物としてシリコン（Ｓｉ）が、ｐ型不純物としてはマグネシウム（Ｍｇ）がドープされている。
ｎ−ＧａＮ基板１２は層厚が１００μｍ程度である。またバッファ層１４は層厚が１μｍ程度である。第１ｎ−クラッド層１６は層厚が４００ｎｍ程度で、例えばｎ−Ａｌ０．０７Ｇａ０．９３Ｎにより形成され、第２ｎ−クラッド層１８は層厚が１０００ｎｍ程度で、例えばｎ−Ａｌ０．０４５Ｇａ０．９５５Ｎにより形成され、第３ｎ−クラッド層２０は層厚が３００ｎｍ程度で、例えばｎ−Ａｌ０．０１５Ｇａ０．９８５Ｎ層により形成される。
ｎ側光ガイド層２２の層厚は、例えば８０ｎｍである。ｎ側ＳＣＨ層２４は膜厚は３０ｎｍでｉ−Ｉｎ０．０２Ｇａ０．９８Ｎにより形成される。
【００２２】
活性層２６は、ｎ側ＳＣＨ層２４に接して配設されたｉ−Ｉｎ０．１２Ｇａ０．８８Ｎからなる層厚が５ｎｍのウエル層２６ａとウエル層２６ａの上に配設されたｉ−Ｉｎ０．０２Ｇａ０．９８Ｎのからなる層厚が８ｎｍのバリア層２６ｂとこのバリア層２６ｂの上に配設されたｉ−Ｉｎ０．１２Ｇａ０．８８Ｎからなる層厚が５ｎｍのウエル層２６ｃとから構成される２重量子井戸構造である。
活性層２６のウエル層２６ｃの上に、これと接して配設されたｐ側ＳＣＨ層２８は膜厚は３０ｎｍで、ｉ−Ｉｎ０．０２Ｇａ０．９８Ｎにより形成される。
電子障壁層３０は層厚が２０ｎｍ程度で、ｐ−Ａｌ０．２Ｇａ０．８Ｎにより形成される。ｐ側光ガイド層３２は層厚が１００ｎｍ、ｐ−クラッド層３４は層厚が５００ｎｍ程度でｐ−Ａｌ０．０７Ｇａ０．９３Ｎにより形成され、コンタクト層３６の層厚は２０ｎｍである。
【００２３】
次にＬＤ１０の製造方法について説明する。
図２〜図１４はこの発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
この製造工程においては、ｎ−ＧａＮ基板１２とこの上に順次積層されたｐ側光ガイド層３２までの各層は製造工程において特に変化がないので、各図から省略され、ｐ側光ガイド層３２の一部を含むそれより上層の各層について断面が示されている。
まず、予めサーマルクリーニングなどにより表面を洗浄したＧａＮ基板１２上に有機金属化学気相成長法（以下、ＭＯＣＶＤ法という）により、例えば１０００℃の成長温度でバッファ層１４としてのｎ−ＧａＮ層を形成する。
次いで、第１ｎ−クラッド層１６としてのｎ−Ａｌ０．０７Ｇａ０．９３Ｎ層、第２ｎ−クラッド層１８としてのｎ−Ａｌ０．０４５Ｇａ０．９５５Ｎ層、第３ｎ−クラッド層２０としてのｎ−Ａｌ０．０１５Ｇａ０．９８５Ｎ層、ｎ側光ガイド層２２としてのｉ−Ｉｎ０．０２Ｇａ０．９８Ｎ層、ｎ側ＳＣＨ層２４としてのｉ−Ｉｎ０．０２Ｇａ０．９８Ｎ層とが順次形成され、この上に活性層２６を構成するウエル層２６ａとしてのｉ−Ｉｎ０．１２Ｇａ０．８８Ｎ層とバリア層２６ｂとしてのｉ−Ｉｎ０．０２Ｇａ０．９８Ｎ層とウエル層２６ｃとしてのｉ−Ｉｎ０．１２Ｇａ０．８８Ｎ層とが順次形成される。
次いで活性層２６の上にｐ側ＳＣＨ層２８としてのｉ−Ｉｎ０．０２Ｇａ０．９８Ｎ層、電子障壁層３０としてのｐ−Ａｌ０．２Ｇａ０．８Ｎ層、ｐ側光ガイド層３２としてのｐ−Ａｌ０．２Ｇａ０．８Ｎ層７０、ｐ−クラッド層３４としてのｐ−Ａｌ０．０７Ｇａ０．９３Ｎ層７２、およびコンタクト層３６としてのｐ−ＧａＮ層７４が順次積層されたウエハが形成され、さらにｐ−ＧａＮ層７４の上にキャップ層としての金属キャップ層７５が積層される。今便宜的に金属キャップ層７５を含めた積層構造を半導体積層構造と称しておく。
金属キャップ層７５はＡｕまたはＣｒ等で形成され、金属キャップ層７５の膜厚は５ｎｍ〜２５０ｎｍ、さらに望ましくは２０ｎｍ〜５０ｎｍである。
図２はこの工程の結果を示している。
なお金属キャップ層７５がコンタクト層３６と接する側に、コンタクト層３６と密着性のよいＴｉ層を薄く設け、Ｔｉ層の上にＡｕまたはＣｒ等を積層する構成にしてもよい。
【００２４】
次に図３を参照して、金属キャップ層７５が積層された半導体積層構造全面に、レジストを塗布し、写真製版工程により、導波路リッジ４０の形状に対応した部分７６ａにレジストを残し、チャネル３８の形状に対応した部分７６ｂのレジストを除去した第１のレジストパターンとしてのレジストパターン７６を形成する。この工程の結果が図３である。この実施の形態では導波路リッジ４０の形状に対応した部分７６ａの幅は１．５μｍ、チャネル３８の形状に対応した部分７６ｂの幅は１０μｍである。
【００２５】
次に図４を参照して、レジストパターン７６をマスクとして金属キャップ層７５、ｐ−ＧａＮ層７４、ｐ−Ａｌ０．０７Ｇａ０．９３Ｎ層７２のｐ−ＧａＮ層７４と接する側の一部をエッチングし、ｐ−Ａｌ０．０７Ｇａ０．９３Ｎ層７２の一部を残して底部としたチャネル３８を形成する。
このエッチングは、例えばドライエッチングにより行い、金属キャップ層７５をドライエッチングし、その後ＲＩＥ（Reactive Ion Etching）により、ｐ−ＧａＮ層７４とｐ−Ａｌ０．０７Ｇａ０．９３Ｎ層７２のｐ−ＧａＮ層７４と接する側の一部をエッチングし、ｐ−Ａｌ０．０７Ｇａ０．９３Ｎ層７２の一部を残して底部としたチャネル３８を形成する。この場合のエッチング深さａはこの実施の形態ではａ＝５００ｎｍ（０．５μｍ）程度である。チャネル３８を形成することにより、導波路リッジ４０および電極パッド基台４２が形成される。図４はこの工程の結果を示している。
【００２６】
次に図５を参照して、先のエッチングに使用したレジストパターン７６を有機溶剤等を用いて除去する。このときのチャネル３８の深さ、即ち導波路リッジ４０の高さはエッチング深さａに等しく、５００ｎｍ（０．５μｍ）程度である。図５はこの工程の結果を示している。
【００２７】
次に、図６を参照して、ウエハ全面にＣＶＤ法、あるいは真空蒸着法、あるいはスパッタリング法等を使用し、例えば膜厚が０．２μｍの第１の絶縁膜としての第１シリコン酸化膜４４となるＳｉＯ２膜７８を形成する。ＳｉＯ２膜７８は導波路リッジ４０の上表面、チャネル３８の内部の表面、および電極パッド基台４２の上表面を覆う。図６はこの工程の結果を示している。
この場合の絶縁膜としてＳｉＯ２を使用しているが、ＳｉＯ２の他に、ＳｉＯｘ（０＜ｘ＜２）、ＳｉＮ、ＳｉＯＮ，ＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＡｌＮ、ＺｒＯ２、Ｎｂ２Ｏ５などが使用できる。
【００２８】
次に図７を参照して、ウエハ全面にフォトレジストを塗布し、導波路リッジ４０の頂部及び電極パッド基台４２の頂部におけるレジスト膜の膜厚ｃよりもチャネル３８におけるレジスト膜の膜厚ｂが厚くなるようにレジスト膜８０を形成する。例えばｂ＝０．８μｍ程度、ｃ＝０．４μｍ程度になるようにレジスト膜８０を形成する。
図７においては、チャネル３８上のレジスト膜８０の表面が導波路リッジ４０の頂部及び電極パッド基台４２の頂部におけるレジスト膜８０の表面より凹んでいるように記載しているが、レジスト膜の表面が一様に平らに形成できれば、自ずとｂ＞ｃが満足される。
しかし図７に描くようにチャネル３８上のレジスト膜８０の表面が導波路リッジ４０の頂部及び電極パッド基台４２の頂部におけるレジスト膜８０の表面より凹んでいたとしても、ｂ＞ｃが満足されていれば、レジスト膜８０の表面の形状はどのようであってもかまわない。
【００２９】
通常フォトレジストはスピンコート法を用いて塗布する。すなわちレジストをウエハ上に滴下し、ウエハを自転させることにより均一な膜厚にする。
そしてフォトレジストの粘度および滴下量、ウエハ回転時の回転数及び回転時間を適切な値にすることにより、レジスト膜の膜厚を制御することができる。
図７に示されたようにウエハの表面に段差或いは凹部が形成されている場合は突出している部分、すなわちこの場合では導波路リッジ４０の頂部及び電極パッド基台４２の頂部で薄く、凹んでいる部分、この場合ではチャネル３８のところで厚くなるが、その膜厚の差の大小は、フォトレジストの粘度に影響される。
【００３０】
図７に示されているようなウエハの場合では、粘度が小さいと、チャネル３８のエッチング深さａ、チャネル３８におけるレジスト膜８０の膜厚ｂ、および導波路リッジ４０の頂部または電極パッド基台４２の頂部におけるレジスト膜８０の膜厚ｃとの関係は、ｂ＝ｃ＋ａに近くなる。これはレジスト膜８０の表面が一様にほぼ平らにすることができることを意味する。
また、レジスト膜８０の表面が一様にほぼ平らにならずに、チャネル３８のところでレジストの表面が凹む場合においては、フォトレジストの粘度が大きくなるとｂ＝ｃに近くなる。これはチャネル３８におけるレジスト膜８０の膜厚が導波路リッジ４０の頂部または電極パッド基台４２の頂部におけるレジスト膜８０の膜厚とほぼ等しくなることを意味している。
またレジスト膜８０の表面が一様にほぼ平らにならずに、チャネル３８のところでレジストの表面が凹む場合においては、よほどレジストの粘度が低くならない限り、ｂ＞ｃ、すなわちチャネル３８部分におけるレジスト膜８０の膜厚が導波路リッジ４０の頂部または電極パッド基台４２の頂部におけるレジスト膜８０の膜厚よりも厚くなる。
このように、レジストの粘度とウエハ回転時の回転数を適切に設定することにより、チャネル３８部分におけるレジスト膜８０の膜厚ｂと導波路リッジ４０の頂部または電極パッド基台４２の頂部におけるレジスト膜８０の膜厚ｃとの関係を所望の関係、すなわちｂ＞ｃ、に設定することができる。図７はこの工程の結果を示している。
【００３１】
次に図８を参照して、レジスト膜８０の表面から一様にレジストを除去し、チャネル３８のレジスト膜８０は残しながら導波路リッジ４０の頂部および電極パッド基台４２の頂部におけるレジスト膜８０を完全に除去し、導波路リッジ４０の頂部および電極パッド基台４２の頂部それぞれのＳｉＯ２膜７８を露呈させたレジストパターン８２を形成する。
例えばＯ２プラズマを用いたドライエッチングにより所定の厚さ分、即ち導波路リッジ４０の頂部および電極パッド基台４２の頂部のＳｉＯ２膜７８が完全に露呈し、しかもチャネル３８にレジスト膜８０の表面が金属キャップ層７５の上面よりも高く残る程度に、この実施の形態では例えば４００ｎｍ程度エッチングする。
なお、この実施の形態の場合レジスト膜８０の表面が金属キャップ層７５の上面よりも高く残る程度に、エッチングしている。しかしレジスト膜８０は、その表面が第２の半導体層の上面よりも高く残る程度、すなわちこの実施の形態では第２の半導体層としてｐ−クラッド層３４とコンタクト層３６とを含んでいるので、コンタクト層３６の上面よりも高く残る程度にエッチングすればよい。
レジスト膜８０は、チャネル３８におけるレジスト膜８０の膜厚が８００ｎｍ程度に、またに導波路リッジ４０の頂部および電極パッド基台４２の頂部のレジスト膜８０の膜厚が４００ｎｍ程度に形成されている。このためレジスト膜８０の表面から４００ｎｍ程度だけエッチングでレジストを除去すると、導波路リッジ４０の頂部および電極パッド基台４２の頂部のレジスト膜８０は除去され、ＳｉＯ２膜７８の上面が露呈されるとともに、チャネル３８におけるレジスト膜８０の表面はＳｉＯ２膜７８の膜厚の半分程度の高さ位置に形成されることになり、この残留したレジスト膜が第２のレジストパターンとしてのレジストパターン８２になる。
【００３２】
レジスト膜８０の表面から一様にエッチングを行なう場合のエッチングの停止は
例えばＯ２プラズマを用いたドライエッチングによりレジスト膜を除去するときのエッチング量の制御は、Ｏ２プラズマを用いたドライエッチングによりレジスト膜を除去するとき生成されるＣＯがプラズマ中で励起されて発する波長４５１ｎｍの励起光の強度をエッチング室の外部から観察しながらドライエッチングを行うことにより正確に行われる。
レジスト膜８０のエッチング量を精度良く検出しながら、エッチングができるので、チャネル３８内のレジスト膜を残しながら導波路リッジ４０の頂部および電極パッド基台４２の頂部におけるレジスト膜８０を除去したレジストパターン８２の形成が可能となる。図８はこの工程の結果を示している。
【００３３】
次に図９を参照して、レジストパターン８２をマスクとして、露呈したＳｉＯ２膜７８を表面から一様にエッチングし、チャネル３８の側面及び底部に形成したＳｉＯ２膜７８を残しつつ、導波路リッジ４０の頂部および電極パッド基台４２の頂部に形成されたＳｉＯ２膜７８を完全に除去する。導波路リッジ４０の頂部においてはＳｉＯ２膜７８に確実に開口部４４ａを形成する。
この場合のエッチングは、ＣＦ４等による反応性イオンエッチング法等のドライエッチングやバッファードフッ酸等によるウエットエッチング法を使用することができる。
この工程においてドライエッチングによりＳｉＯ２膜７８を除去するとき、金属キャップ層７５がコンタクト層３６としてのｐ−ＧａＮ層７４を覆っている。このためにドライエッチングによる損傷がｐ−ＧａＮ層７４に及ばない。従ってＬＤ１０として完成したときに、コンタクト層３６に損傷が発生していない。従ってドライエッチングによる損傷に起因するコンタクト抵抗の増加を抑制することができる。延いてはＬＤ１０の歩留まりを高くすることができる。
なお金属キャップ層７５の材料は、この工程において絶縁膜をエッチングするエッチャントでエッチングされず且つウエットエッチングできる材料であれば使用可能である。
これらの場合も正確なエッチング量を次のような方法で制御することが可能となる。
例えば、ＳｉＯ２膜７８をＣＦ４ガスなどのフッ素を含むガスを用いてドライエッチングする場合、ＳｉＯ２膜７８中のＳｉとエッチングガス中のＦとにより発生するＳｉＦ２から発する波長約３９０ｎｍの光の強度を観測することにより、エッチングを停止すればよい。
またＳｉＯ２膜７８をバッファードフッ酸等によるウエットエッチングを行う場合、導波路リッジ４０の頂部および電極パッド基台４２の頂部に形成されたＳｉＯ２膜７８にウエハ表面の対向位置から単一波長のレーザ光を入射し、反射された光の強度を計測することにより、ＳｉＯ２膜７８の残存厚みが０になったことを確認してエッチングを停止すればよい。図９はこの工程の結果を示している。
【００３４】
次に図１０を参照して、レジストパターン８２を有機溶剤を用いたウエットエッチングにより、除去する。図１０はこの工程の結果を示している。
さらに、金属キャップ層７５をウエットエッチングにより除去する。金属キャップ層７５がＡｕを用いて形成されている場合には王水により、Ｃｒを用いて形成されている場合には塩酸により除去される。本実施の形態においては、金属キャップ層として、例えばＡｕ，Ｃｒを例にして説明したが、Ａｕ，Ｃｒに限らず、導波路リッジ４０の側壁の絶縁膜が影響を受けないようなエッチャントで除去できるものであれば同様に金属キャップ層として用いることができる。
またＴｉ層がコンタクト層３６と接する側に使用されている場合には、ＨＦ系のエッチング液で除去されるが、この場合はＳｉＯ２膜もエッチングされるので、Ｔｉ層の層厚を薄くしておくことが必要である。本実施の形態ではＳｉＯ２膜は２００ｎｍであり、この程度のＳｉＯ２膜の膜厚に対して、Ｔｉ層の膜厚としては５ｎｍ以上３０ｎｍ以下が望ましい。図１１はこの工程の結果を示している。
【００３５】
次に、図１２を参照して、導波路リッジ４０の頂部にｐ側電極４６を形成する。
まずウエハ全面にレジストを塗布し、写真製版工程により導波路リッジ４０の最上層であるｐ−ＧａＮ層７４の上表面、導波路リッジ４０の側壁およびチャネル３８底部の一部を開口したレジストパターン（図示せず）を形成し、このレジストパターン上にＰｔとＡｕの積層構造からなる電極層を、例えば真空蒸着法により成膜した後、レジスト膜とこのレジスト膜の上に形成された電極層とをリフトオフ法を用いて除去することにより、ｐ側電極４６を形成する。
導波路リッジ４０の頂部のｐ−ＧａＮ層７４の上表面はＳｉＯ２膜７８に覆われることなく全上表面を開口部４４ａにより露呈しているので、このｐ側電極４６とｐ−ＧａＮ層７４との接触面積は開口部４４ａの形成に際して減少することはない。
従って、ｐ側電極４６とｐ−ＧａＮ層７４との接触面積の減少に基づくコンタクト抵抗の増加を防止することができる。
またチャネル３８の両側面を被覆するＳｉＯ２膜７８の上端はｐ−ＧａＮ層７４の上表面から少し突出している。ｐ側電極４６はｐ−ＧａＮ層７４の上表面に密接し、この上表面からさらにＳｉＯ２膜７８の上端を挟み込むように覆い、導波路リッジ４０の側壁上のＳｉＯ２膜７８を経てチャネル３８底部のＳｉＯ２膜７８の一部の上まで延在するように形成される。図１２はこの工程の結果を示している。
【００３６】
次に、第２シリコン酸化膜４８を形成する。
図１３を参照して、まずウエハ全面にレジストを塗布し、写真製版工程によりｐ側電極４６上を除く部分、すなわち電極パッド基台４２上表面、およびチャネル３８内の電極パッド基台４２側面とチャネル３８底部の一部に開口を有するレジストパターン（図示せず）を形成し、ウエハ全面に厚みが１００ｎｍのＳｉＯ２膜を蒸着により形成し、リフトオフ法によりｐ側電極４６上に形成されたレジスト膜とこのレジスト膜の上に形成されたＳｉＯ２膜とを除去することにより、ＳｉＯ２膜で形成された第２シリコン酸化膜４８を形成する。図１３はこの工程の結果を示している。
この場合の絶縁膜としてはＳｉＯ２の他に、ＳｉＯｘ（０＜ｘ＜２）、ＳｉＮ、ＳｉＯＮ，ＴｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ＡｌＮ、ＺｒＯ２、Ｎｂ２Ｏ５などが使用できる。
【００３７】
最後に、図１４を参照して、ｐ側電極４６、チャネル３８及び第２シリコン酸化膜４８上に真空蒸着法によりＴｉ、Ｐｔ，及びＡｕからなる金属膜を積層し、パッド電極５０が形成される。図１４はこの工程の結果を示している。
【００３８】
変形例１
図１５〜１７はこの発明に係る半導体ＬＤのもう一つの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
先に説明した半導体ＬＤの各製造工程のうち、図１〜図６までの工程は、この変形例においても同じである。先の説明の図７及び図８の工程の代替として図１５〜図１７の工程が使用される。
先の図６の工程において、ＳｉＯ２膜７８により導波路リッジ４０の上表面、チャネル３８の内部の表面、および電極パッド基台４２の上表面が覆われた後、図１５を参照して、ウエハ全面にノボラック樹脂を主成分とするフォトレジストを塗布し、導波路リッジ４０に隣接するチャネル３８においてレジスト膜９０の表面が導波路リッジ４０頂部のＳｉＯ２膜７８の上面とほぼ同じ高さを有するレジスト膜９０を形成する。
この実施の形態ではチャネル３８におけるレジスト膜９０の層厚ｄ、すなわちチャネル３８の底部に配設されたＳｉＯ２膜７８の表面からレジスト膜９０の表面までの高さｄが、例えば５００ｎｍ（０．５μｍ）程度の寸法である。
この場合、チャネル３８におけるレジスト膜９０の層厚ｄを正確に制御したレジスト膜９０の製造方法は、既に説明した図７におけるレジスト膜８０の形成方法と同様に、レジストの粘度とウエハ回転時の回転数を適切に設定することにより、チャネル３８部分におけるレジスト膜９０の膜厚ｄを所望の値に設定することができる。図１５はこの工程の結果を示している。
【００３９】
次に、図１６を参照して、レジスト膜９０に写真製版工程を用いて、チャネル３８の底面のＳｉＯ２膜７８上の一部にレジスト膜９０を残し、チャネル３８内においてレジスト膜９０と導波路リッジ４０の側壁上のＳｉＯ２膜７８との間およびレジスト膜９０と電極パッド基台４２の側壁上のＳｉＯ２膜７８との間に、所定の間隔ｅを設定して離隔するとともに、導波路リッジ４０頂部および電極パッド基台４２頂部におけるＳｉＯ２膜７８表面を一様に露呈させたレジストパターン９２を形成する。図１６はこの工程の結果を示す。
【００４０】
次に、図１７を参照して、ウエハを熱処理、例えば大気中で１４０℃の温度を保って１０分間加熱することにより、フォトレジストが流動化し、チャネル３８内においてレジスト膜９０と導波路リッジ４０の側壁上のＳｉＯ２膜７８との間およびレジスト膜９０と電極パッド基台４２の側壁上のＳｉＯ２膜７８との間の所定の間隔ｅをなくすることにより、すなわちレジスト膜とチャネル３８内の側壁上のＳｉＯ２膜７８とを密着させることにより、チャネル３８内にレジスト膜は残しながら導波路リッジ４０の頂部および電極パッド基台４２の頂部を露呈させたレジストパターン８２を形成する。図１７はこの工程の結果を示している。
レジストパターン８２のチャネル３８内に配設されたレジスト膜表面の高さ位置ｆは、導波路リッジ４０頂部および電極パッド基台４２頂部におけるＳｉＯ２膜７８表面よりも低く、導波路リッジ４０頂部および電極パッド基台４２頂部における金属キャップ層７５の上面よりも高く残る程度に設定される。この実施の形態においてはｆ＝４００ｎｍ程度の寸法に設定される。
そして、このためには、この工程における熱処理の前後において、レジスト膜の体積変化がないとした場合には、図１５及び図１６の断面におけるレジストパターン９２の断面積とレジストパターン８２の断面積が等しいとして、所望のｆ値が得られるように間隔ｅを設定する必要がある。
なお、図１６においてレジストパターン９２の間隔ｅをチャネル３８内のレジスト膜の両側に設けているが、所望のｆ値が得られるように間隔ｅが設定されるのであれば、間隔が片側に設けられてもかまわない。
この工程以降の工程は、先に説明した図９以降の工程と同じである。
【００４１】
この実施の形態１のＬＤ１０の製造方法においては、半導体層を積層したウエハ上に、さらに金属キャップ層７５を形成した半導体積層構造にチャネル３８を形成することにより、導波路リッジ４０および電極パッド基台４２を形成し、ウエハ全面にＳｉＯ２膜７８を形成する。
次いでウエハ全面にレジストを塗布し導波路リッジ４０の頂部及び電極パッド基台４２の頂部におけるレジスト膜８０の膜厚よりもチャネル３８におけるレジスト膜の膜厚が厚くなるようにレジスト膜８０を形成する。
次いでレジスト膜８０の表面から一様にレジストを除去し、チャネル３８のレジスト膜８０は残しながら導波路リッジ４０の頂部および電極パッド基台４２の頂部におけるレジスト膜８０を除去し、導波路リッジ４０の頂部および電極パッド基台４２の頂部を露呈させたレジストパターン８２を形成する。
次いでレジストパターン８２をマスクとして、露呈したＳｉＯ２膜７８を表面から一様にドライエッチングし、チャネル３８の側面及び底部に形成したＳｉＯ２膜７８を残しつつ、導波路リッジ４０の頂部および電極パッド基台４２の頂部に形成されたＳｉＯ２膜７８を除去し、導波路リッジ４０の頂部においてはＳｉＯ２膜７８に確実に金属キャップ層７５を露呈する開口部４４ａを形成する。
次いでレジストパターン８２を除去した後、金属キャップ層７５をウエットエッチングにより除去する。次いで導波路リッジ４０の頂部にｐ側電極４６を形成する。
【００４２】
このＬＤの製造方法においては、ｐ側電極４６と接触する半導体層、この場合はコンタクト層３６となるｐ−ＧａＮ層７４、の上表面がＳｉＯ２膜７８の開口部４４ａにより確実に露呈され、ｐ−ＧａＮ層７４の上表面上にＳｉＯ２膜７８が残留することがない。このためにｐ側電極４６とコンタクト層３６との接触面積が減少されることはなく動作電圧が増加しない。さらにドライエッチングにより導波路リッジ４０の頂部に形成されたＳｉＯ２膜７８を除去する際に、コンタクト層３６が金属キャップ層７５に覆われているためにドライエッチングによる損傷を受けない。従ってドライエッチングの損傷に起因するコンタクト抵抗の増大を抑制することができ、動作電圧が増加しない。延いては簡単な工程で特性のよいＬＤ１０を歩留まりよく製造することができる。
【００４３】
以上のように、この発明に係る半導体光素子の製造方法は、半導体基板上に第１導電型の第１の半導体層、活性層、第２導電型の第２の半導体層およびキャップ層を順次積層し、半導体積層構造を形成する工程と、この半導体積層構造の表面にレジストを塗布し、写真製版工程により導波路リッジに対応した幅を有するストライプ状レジスト膜部分を備えた第１のレジストパターンを形成する工程と、この第１のレジストパターンをマスクとして、キャップ層をエッチングにより除去し第２の半導体層を露呈させる工程と、第１のレジストパターンをマスクとして、ドライエッチングにより第２の半導体層の上表面側の一部を除去し底部に第２の半導体層の一部を残した凹部を形成することにより導波路リッジを形成する工程と、第１のレジストパターンを除去し、凹部と最表面にキャップ層を有する導波路リッジとを含む半導体積層構造の表面に第１の絶縁膜を形成する工程と、導波路リッジ頂部に形成された第１の絶縁膜の表面が露呈するとともに、導波路リッジに隣接する凹部の第１の絶縁膜を、導波路リッジの第２の半導体層表面よりも高くかつ導波路リッジ頂部上の第１の絶縁膜表面よりも低い表面を有するレジスト膜により埋設する第２のレジストパターンを形成する工程と、第２のレジストパターンをマスクとしてドライエッチングにより第１の絶縁膜を除去し、導波路リッジのキャップ層表面を露呈させる工程と、ウエットエッチングによりキャップ層を除去し第２の半導体層を露呈させる工程と、露呈した導波路リッジの第２の半導体層の表面上に電極層を形成する工程と、を含むもので、導波路リッジに隣接する凹部に形成された第２のレジストパターンが、導波路リッジのキャップ層表面よりも高くかつ導波路リッジ頂部上の第１の絶縁膜表面よりも低い表面を有する。この第２のレジストパターンを用いてドライエッチングにより導波路リッジ頂部の第１の絶縁膜を除去すると、導波路リッジの側面及び凹部の第１の絶縁膜を残しながら、導波路リッジ頂部のキャップ層が露呈される。さらにウエットエッチングによりキャップ層を除去すると、第２の半導体層が露呈され、この露呈された第２の半導体層に電極層が形成される。この簡単な工程により第２の半導体層と電極層とが接触面積の減少がなく接合可能となる。さらに第２のレジストパターンをマスクとしてドライエッチングにより第１の絶縁膜を除去するときに、導波路リッジの第２の半導体層の上にキャップ層が形成されているので、第２の半導体にドライエッチングによる損傷を防止することができて、ドライエッチングに起因する第２の半導体層のコンタクト抵抗の増加を抑制することができる。延いては簡単な工程で特性のよい半導体光素子を歩留まりよくを製造することができる。
【００４４】
実施の形態２．
図１８は、この発明の一実施の形態に係る半導体ＬＤの断面図である。
図１８において、このＬＤ１００は導波路リッジ型の青紫色ＬＤで、実施の形態１で説明したＬＤ１０の構成とほぼ同じ構成である。
ＬＤ１００がＬＤ１０と相違するところは、ＬＤ１０においては、導波路リッジ４０の側壁および電極パッド基台４２の側壁を含むチャネル３８の両側面及び底面は、第１シリコン酸化膜４４により被覆されているのに対して、ＬＤ１００においては波路リッジ４０の側壁および電極パッド基台４２の側壁を含むチャネル３８の両側面が第１シリコン酸化膜４４におおわれておらず、チャネル３８の底面のみが第１シリコン酸化膜４４により被覆されていることである。
従ってｐ側電極４６はコンタクト層３６の上表面及び導波路リッジ４０の側壁と直接接触してチャネル３８の底面まで延在している。また第２シリコン酸化膜４８も電極パッド基台４２の側壁を直接覆い、電極パッド基台４２の上表面まで延在している。この他はＬＤ１０と同様の構成になっている。
【００４５】
次にＬＤ１００の製造方法について説明する。
図１９〜図２７はこの発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
この製造工程においても、ｎ−ＧａＮ基板１２とこの上に順次積層されたｐ側光ガイド層３２までの各層は製造工程において特に変化がないので、各図から省略され、ｐ側光ガイド層３２の一部を含むそれより上層の各層について断面が示されている。
まず、予めサーマルクリーニングなどにより表面を洗浄したＧａＮ基板１２上に有機金属化学気相成長法（以下、ＭＯＣＶＤ法という）により、例えば１０００℃の成長温度でバッファ層１４としてのｎ−ＧａＮ層、第１ｎ−クラッド層１６としてのｎ−Ａｌ０．０７Ｇａ０．９３Ｎ層、第２ｎ−クラッド層１８としてのｎ−Ａｌ０．０４５Ｇａ０．９５５Ｎ層、第３ｎ−クラッド層２０としてのｎ−Ａｌ０．０１５Ｇａ０．９８５Ｎ層、ｎ側光ガイド層２２としてのｉ−Ｉｎ０．０２Ｇａ０．９８Ｎ層、ｎ側ＳＣＨ層２４としてのｉ−Ｉｎ０．０２Ｇａ０．９８Ｎ層とが順次形成され、この上に活性層２６を構成するウエル層２６ａとしてのｉ−Ｉｎ０．１２Ｇａ０．８８Ｎ層とバリア層２６ｂとしてのｉ−Ｉｎ０．０２Ｇａ０．９８Ｎ層とウエル層２６ｃとしてのｉ−Ｉｎ０．１２Ｇａ０．８８Ｎ層とが順次形成される。
次いで活性層２６の上にｐ側ＳＣＨ層２８としてのｉ−Ｉｎ０．０２Ｇａ０．９８Ｎ層、電子障壁層３０としてのｐ−Ａｌ０．２Ｇａ０．８Ｎ層、ｐ側光ガイド層３２としてのｐ−Ａｌ０．２Ｇａ０．８Ｎ層７０、ｐ−クラッド層３４としてのｐ−Ａｌ０．０７Ｇａ０．９３Ｎ層７２、およびコンタクト層３６としてのｐ−ＧａＮ層７４が順次積層された半導体積層構造が形成される。
図１９はこの工程の結果を示している。
【００４６】
次に図２０を参照して、半導体積層構造全面にレジストを塗布し、写真製版工程により、導波路リッジ４０の形状に対応した部分７６ａにレジストを残し、チャネル３８の形状に対応した部分７６ｂのレジストを除去した第１のレジストパターンとしてのレジストパターン７６を形成する。この工程の結果が図２０である。
【００４７】
次に図２１を参照して、レジストパターン７６をマスクとしてｐ−ＧａＮ層７４、ｐ−Ａｌ０．０７Ｇａ０．９３Ｎ層７２のｐ−ＧａＮ層７４と接する側の一部をエッチングし、ｐ−Ａｌ０．０７Ｇａ０．９３Ｎ層７２の一部を残して底部としたチャネル３８を形成する。このエッチングは、ＲＩＥ（Reactive Ion Etching）により、ｐ−ＧａＮ層７４とｐ−Ａｌ０．０７Ｇａ０．９３Ｎ層７２のｐ−ＧａＮ層７４と接する側の一部をエッチングし、ｐ−Ａｌ０．０７Ｇａ０．９３Ｎ層７２の一部を残して底部としたチャネル３８を形成する。図２１はこの工程の結果を示している。
【００４８】
次に図２２を参照して、先のエッチングに使用したレジストパターン７６を残したまま、ウエハ全面にＣＶＤ法、あるいは真空蒸着法、あるいはスパッタリング法等を使用し、例えば膜厚が０．２μｍの第１の絶縁膜としての第１シリコン酸化膜４４となるＳｉＯ２膜７８を形成する。ＳｉＯ２膜７８は導波路リッジ４０の上表面、チャネル３８の内部の表面、および電極パッド基台４２の上表面を覆う。図２２はこの工程の結果を示している。
この場合の絶縁膜の材料としてはＳｉ、Ｔｉ、Ａｌ、Ｖ、Ｚｒ、Ｎｂ、Ｈｆ、Ｔａの酸化物、ＳｉＮ、ＳｉＯＮ、ＢＮ、ＳｉＣ、ＡｌＮ、ＴｉＮ、ＴｉＣを用いることができる。これらの材料は面方位によってエッチングレートが異なる。すなわちこれらの材料を使用して、真空蒸着法、あるいはスパッタリング法、ＣＶＤ法等により絶縁膜を形成した場合、導波路リッジ４０頂部及びチャネル３８の底面の膜質は導波路リッジの側壁上に形成された膜質と異なる。即ちエッチングレートが異なり、導波路リッジの側壁上に形成された膜のエッチングレートは、導波路リッジ４０頂部及びチャネル３８の底面の膜と比較して５０〜１００倍のエッチングレートを有している。
【００４９】
次に図２３を参照して、先に形成したＳｉＯ２膜７８を、ＢＨＦ（１６％）：Ｈ２Ｏ＝１：１００のエッチング液を使用し、１０秒間エッチングを行うと、導波路リッジ４０の側面に形成されたＳｉＯ２膜７８は完全に除去されるが、導波路リッジ４０頂部及びチャネル３８の底面に形成されているＳｉＯ２膜７８はほとんどエッチングされずに残る。
図２３はこの工程の結果を示している。
【００５０】
次に図２４を参照して、先のレジストパターン７６を有機溶剤等を用いたウエットエッチングにより、除去する。同時にレジストパターン上に残っていたＳｉＯ２膜７８も除去され、チャネル３８の底面に形成されているＳｉＯ２膜７８のみが残される。
この工程で導波路リッジ４０および電極パッド基台４２となる部分が形成される。図２４はこの工程の結果を示している。
この工程ではｐ−ＧａＮ層７４の上表面を露呈させるためのドライエッチングがないので、ｐ−ＧａＮ層７４にドライエッチングによる損傷が発生しない。従ってｐ−ＧａＮ層７４により構成されるコンタクト層３６のドライエッチングの損傷に起因するコンタクト抵抗の増大を抑制することができる。
【００５１】
次に、図２５を参照して、導波路リッジ４０の頂部にｐ側電極４６を形成する。
まずウエハ全面にレジストを塗布し、写真製版工程により導波路リッジ４０の最上層であるｐ−ＧａＮ層７４の上表面、導波路リッジ４０の側壁およびチャネル３８底部の一部を開口したレジストパターン（図示せず）を形成し、このレジストパターン上にＰｔとＡｕの積層構造からなる電極層を、例えば真空蒸着法により成膜した後、レジスト膜とこのレジスト膜の上に形成された電極層とをリフトオフ法を用いて除去することにより、ｐ側電極４６を形成する。
導波路リッジ４０の頂部のｐ−ＧａＮ層７４の上表面はＳｉＯ２膜７８に覆われることなく全上表面を開口部４４ａにより露呈しているので、このｐ側電極４６とｐ−ＧａＮ層７４との接触面積は開口部４４ａの形成に際して減少することはない。
従って、ｐ側電極４６とｐ−ＧａＮ層７４との接触面積の減少に基づくコンタクト抵抗の増加を防止することができるとともにドライエッチングによる損傷に起因するコンタクト抵抗の増大も抑制することができる。図２５はこの工程の結果を示している。
なお、この製造方法では導波路リッジ４０の側面に絶縁膜はなく、導波路リッジ４０の側面は直接ｐ側電極４６と接触している。従ってｐ側電極４６とｐ−クラッド層３４の側面と直接に接触する場合が発生する。しかしながらｐ側電極４６とｐ−クラッド層３４の側面とが直接に接触したとしてもｐ−クラッド層３４のコンタクト抵抗は高くほとんど電流が流れていないのではないかと考えられ、初期特性には特に問題はないと考えられる。
【００５２】
次に第２の絶縁膜としての第２シリコン酸化膜４８を形成する。図２６はこの工程の結果を示している。
この場合の絶縁膜の材料としてはＳｉ、Ｔｉ、Ａｌ、Ｖ、Ｚｒ、Ｎｂ、Ｈｆ、Ｔａの酸化物、ＳｉＮ、ＳｉＯＮ、ＢＮ、ＳｉＣ、ＡｌＮ、ＴｉＮ、ＴｉＣなどが使用できる。
最後に、ｐ側電極４６、チャネル３８及び第２シリコン酸化膜４８上に真空蒸着法によりＴｉ、Ｐｔ，及びＡｕからなる金属膜を積層し、パッド電極５０が形成される。図２７はこの工程の結果を示している。
第２シリコン酸化膜４８の形成およびパッド電極５０の形成は実施の形態１で説明したのと同様である。
【００５３】
この実施の形態による半導体光素子の製造方法は、まずｎ型ＧａＮ基板１２上に第１ｎ−クラッド層１６，第２ｎ−クラッド層１８，および第３ｎ−クラッド層２０、活性層２６、ｐ−クラッド層３４およびコンタクト層３６を順次積層し、半導体積層構造を形成し、次いで、この半導体積層構造の表面にレジストを塗布し、導波路リッジ４０に対応した幅を有するストライプ状レジスト膜部分を備えたレジストパターン７６を形成し、このレジストパターン７６をマスクとして、導波路リッジ４０を形成する。次いでチャネル３８とレジストパターン７６を残した導波路リッジ４０とを含む半導体積層構造の表面にＳｉＯ２膜７８を形成し、チャネル３８と導波路リッジ４０の頂部にＳｉＯ２膜７８を残しつつ、導波路リッジ４０側面のＳｉＯ２膜７８を除去し導波路リッジ側壁を露呈させる。次いでリフトオフ法によりレジストパターン７６とこのレジストパターン７６上に残っているＳｉＯ２膜７８とを除去し、コンタクト層３６を露呈させ、露呈した導波路リッジ４０のコンタクト層３６およびｐ−クラッド層３４の表面上にｐ側電極４６を形成する。この半導体光素子の製造方法においては、ｐ側電極４６とｐ−ＧａＮ層７４との接触面積は開口部４４ａの形成に際して減少することはない。さらに導波路リッジ４０の頂部のコンタクト層３６を露呈させる際にドライエッチングを使用していないので、コンタクト層にドライエッチングによる損傷が発生せず、コンタクト抵抗の増加が抑制される。延いては、簡単な工程により特性のよいＬＤを歩留まりよく製造することができる。
【００５４】
以上のようにこの発明に係る半導体光素子の製造方法は、半導体基板上に第１導電型の第１の半導体層、活性層、および第２導電型の第２の半導体層を順次積層し、半導体積層構造を形成する工程と、この半導体積層構造の表面にレジストを塗布し、写真製版工程により導波路リッジに対応した幅を有するストライプ状レジスト膜部分を備えた第１のレジストパターンを形成する工程と、この第１のレジストパターンをマスクとして、ドライエッチングにより第２の半導体層の上表面側の一部を除去し底部に第２の半導体層の一部を残した凹部を形成することにより導波路リッジを形成する工程と、凹部と第１のレジストパターンを残した導波路リッジとを含む半導体積層構造の表面に第１の絶縁膜を形成する工程と、凹部と導波路リッジの頂部に第１の絶縁膜を残しつつ、導波路リッジ側面の第１の絶縁膜を除去し導波路リッジ側壁を露呈させる工程と、リフトオフ法によりレジストパターンとこのレジストパターン上に残っている第１の絶縁膜とを除去し、第２の半導体層を露呈させる工程と、露呈した導波路リッジの第２の半導体層の表面上に電極層を形成する工程と、を含むもので、簡単な工程により第２の半導体層と電極層とが接触面積の減少がなく接合される。さらに導波路リッジの頂部の第２の半導体層を露呈させる際にドライエッチングを使用していないので、第２の半導体層にドライエッチングによる損傷が発生せず、コンタクト抵抗の増加が抑制される。延いては、簡単な工程により特性のよい半導体光素子を歩留まりよく製造することができる。
【産業上の利用可能性】
【００５５】
以上のように、この発明に係る半導体光素子の製造方法は、導波路リッジ頂部に電極を備えた半導体光素子の製造方法に適している。
【図面の簡単な説明】
【００５６】
【図１】この発明の一実施の形態に係る半導体ＬＤの断面図である。
【図２】この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【図３】この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【図４】この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【図５】この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【図６】この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【図７】この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【図８】この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【図９】この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【図１０】この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【図１１】この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【図１２】この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【図１３】この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【図１４】この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【図１５】この発明に係る半導体ＬＤのもう一つの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【図１６】この発明に係る半導体ＬＤのもう一つの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【図１７】この発明に係る半導体ＬＤのもう一つの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【図１８】この発明の一実施の形態に係る半導体ＬＤの断面図である。
【図１９】この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【図２０】この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【図２１】この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【図２２】この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【図２３】この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【図２４】この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【図２５】この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【図２６】この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【図２７】この発明に係る半導体ＬＤの製造方法の各製造工程を示す半導体ＬＤの一部断面図である。
【符号の説明】
【００５７】
１２  ｎ型ＧａＮ基板、    １６  第１ｎ−クラッド層、    １８  第２ｎ−クラッド層、    ２０  第３ｎ−クラッド層、    ２６  活性層、    ３４  ｐ−クラッド層、    ３６  コンタクト層、    ７５  金属キャップ層、    ７６  レジストパターン、    ４０  導波路リッジ、    ７８  ＳｉＯ２膜、    ８２  レジストパターン、    ４６  ｐ側電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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