(57)【要約】【課題】画素の増幅トランジスタのゲート酸化膜厚を薄膜化した固体撮像素子において、タイミングジェネレータ等の論理回路などを内蔵しかつ低電圧化する場合、トリプルオキサイドプロセスが必要となり、プロセスコストが上昇する。【解決手段】論理回路、シフトレジスタ中のトランジスタ、アナログ回路中でゲートソースおよびゲートドレイン間に印加される電圧が電源電圧以下に限定されるトランジスタの少なくとも一部のゲート酸化膜厚を、画素の増幅トランジスタのゲート酸化膜厚と同一にする。これにより、デュアルオキサイドプロセスからの工程追加無く、画素の増幅トランジスタのゲート酸化膜の薄膜化によるノイズ低減と、論理回路やシフトレジスタの低電圧化による低消費電力化、高速化、低ノイズ化が実現される。また、ＭＯＳ容量のゲート酸化膜を増幅トランジスタの厚みと同一にすることによるチップサイズ縮小も実現できる。【選択図】図６
2008124229.tif 000002
【特許請求の範囲】
【請求項１】
入射光を電荷に変換する光電変換素子、光電変換素子に蓄積した電荷を転送するための転送トランジスタ、転送された電荷を保持するための浮遊拡散容量を含む電荷保持手段、それ自身のゲート電極が前記電荷保持手段と電気的に接続された増幅トランジスタ、前記光電変換素子と電荷保持手段をリセットするためのリセットトランジスタを少なくとも有する画素が複数配置された受光部と、
前記画素からの信号を外部に出力するための信号処理回路と、
前記画素および信号処理回路を駆動する駆動回路と
を含み、前記増幅トランジスタのゲート酸化膜が第１の膜厚で形成され、前記転送トランジスタとリセットトランジスタの少なくとも一方が第２の膜厚で形成され、第１の膜厚が第２の膜厚より薄い固体撮像素子において、
受光部以外の少なくとも１つのトランジスタのゲート酸化膜の膜厚が前記第１の膜厚と同じであることを特徴とする
固体撮像素子。
【請求項２】
前記信号処理回路、駆動回路の動作を制御するタイミングジェネレータを同一素子内に有し、それを構成するトランジスタのゲート酸化膜厚が第１の膜厚で構成されることを特徴とする
請求項１記載の固体撮像素子。
【請求項３】
行を順次走査する行選択手段を含む垂直走査回路を同一素子内に有し、それを構成する少なくとも一部のトランジスタのゲート酸化膜厚が第１の膜厚で構成されることを特徴とする
請求項１記載の固体撮像素子。
【請求項４】
上記垂直走査回路と上記受光部の間に、垂直走査回路の出力である画素駆動信号を昇圧あるいは降圧するレベルシフト回路を有することを特徴とする
請求項３記載の固体撮像素子。
【請求項５】
列を順次走査する列選択手段を含む水平走査回路を同一素子内に有し、それを構成する少なくとも一部のトランジスタのゲート酸化膜厚が、第１の膜厚で構成されることを特徴とする
請求項１記載の固体撮像素子。
【請求項６】
列毎に設けた容量手段と、容量手段に保持された信号を外部に読み出すための共通水平信号線とを接続する列選択トランジスタを有し、上記水平走査回路と上記受光部の間に、水平走査回路の出力である列選択トランジスタの駆動信号を昇圧あるいは降圧するためのレベルシフト回路を有することを特徴とする
請求項５記載の固体撮像素子。
【請求項７】
入射光を電荷に変換する光電変換素子、光電変換素子に蓄積した電荷を転送するための転送トランジスタ、転送された電荷を保持するための浮遊拡散容量を含む電荷保持手段、それ自身のゲート電極が前記電荷保持手段と電気的に接続された増幅トランジスタ、前記光電変換素子と電荷保持手段をリセットするためのリセットトランジスタを少なくとも有する画素が複数配置された受光部と、
前記画素からの信号を外部に出力するための信号処理回路と、
前記画素および信号処理回路を駆動する駆動回路と
を含み、前記増幅トランジスタのゲート酸化膜が第１の膜厚で形成され、前記転送トランジスタとリセットトランジスタの少なくとも一方が第２の膜厚で形成され、第１の膜厚が第２の膜厚より薄い固体撮像素子において、
信号処理回路に含まれるＭＯＳ容量素子のゲート酸化膜の厚みが第１の膜厚で構成されることを特徴とする固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素内に増幅トランジスタを有するＭＯＳ型固体撮像素子に関するものである。
【背景技術】
【０００２】
近年、携帯電話、デジタルスチルカメラやムービーカメラの画像情報取得手段としてのＭＯＳ型固体撮像素子への要求は、高画質を保持しながら、画素ピッチ縮小による高解像度、低消費電力、低コストを実現することにある。
【０００３】
ここで、一般的なＭＯＳ型固体撮像素子の動作について説明する。
図６はＭＯＳ型固体撮像素子を示し、図７はその画素の駆動についてのタイミング波形を示している。入射光を電荷に変換する光電変換素子としてのフォトダイオード１０は、垂直方向と水平方向にマトリクス状に配置されており、垂直走査回路１００の行選択制御線１３０で選択される行選択トランジスタ５０と、水平走査回路３００の列選択制御線３１０で選択される列選択トランジスタ２６０とによって走査して読み出し動作を実行している。垂直走査回路１００と水平走査回路３００は、タイミングジェネレータ４００が発生するタイミング信号によって同期した走査タイミングで動作している。２７０は垂直共通信号線、１５０は電流源トランジスタ、２００はクランプ容量、２１０はカラムアンプ、２２０はカラムアンプ帰還容量、２３０はカラムアンプリセットトランジスタ、２４０は列ＣＤＳ(Correlated Double Sampling)回路、２５０はサンプリング容量、３２０は水平共通信号線、３３０は出力アンプ、３４０は出力信号線である。
【０００４】
ある行に含まれる全画素のフォトダイオード１０は、図７のリセット期間において、転送制御線１１０およびリセット制御線１２０の両方を”Ｈ”電位にすることにより、フォトダイオード１０およびフローティングディフュージョン６０がリセットされる。その後、蓄積時間を経過した後、読み出し動作が行われる。読み出し期間中は、行選択信号線が”Ｈ”にセットされ、まず期間前半にリセット制御線１２０が”Ｈ”にセットされてフローティングディフュージョン６０のリセットが行われる。リセット制御線１２０が”Ｌ”電位にセットされた後、期間後半に転送制御線１１０が”Ｈ”電位にセットされ、フォトダイオード１０の信号電荷がフローティングディフュージョン６０に転送される。この動作におけるフローティングディフュージョン６０の電位変動は、図７に示したようにフローティングディフュージョン６０が取り得る最大電位はリセット時の電位、最小の電位は、図中に破線で示した通り、非常に強い光が入射した過飽和時での読み出し電位となる。
【０００５】
この動作において、増幅トランジスタ４０のゲートとドレイン間あるいはゲートとソース間に印加される最大電圧は、一般的には、下記理由により、リセットトランジスタ３０と転送トランジスタ２０の少なくともいずれかより小さくなる。フローティングディフュージョン６０のダイナミックレンジを確保するためには、リセット時のフローティングディフュージョン６０の電位が、画素電源１４０の電位にセットされることが望ましい。ノーマリーオンのＮ型ＭＯＳトランジスタで電源電位にリセットする場合は、リセットされるソース側の電位は、Ｎ型ＭＯＳトランジスタのしきい値電圧分低くなってしまう。このため、画素電源１４０の電位にフローティングディフュージョン６０をセットするために、リセットトランジスタ３０のしきい値電位を下げる、あるいはリセットトランジスタ３０の“Ｈ”電位を、画素電源１４０の電位より、リセットトランジスタのしきい値電圧分以上上げることが必要となる。
【０００６】
前者の場合、フローティングディフュージョン６０に信号電子が蓄積されて電位が下がってくると、リセットトランジスタ３０のしきい値電圧が低いため、リセットトランジスタ３０を通じて画素電源１４０との間にリークが起こり、フローティングディフュージョン６０の下限電位は、ＧＮＤより高い、ある一定電位で以下には下がらない。従って、増幅トランジスタ４０のゲートとドレイン間の最大電圧は、画素電源１４０から、この一定電位を引いた電圧となる。
【０００７】
一方、後者の場合は、リセットトランジスタのしきい値が高いため、フローティングディフュージョン６０の電位はＧＮＤ近傍まで下がる。この状態でリセット制御線１２０に”Ｈ”電位が印加された場合、リセットトランジスタ３０のゲートとソース、すなわちフローティングディフュージョンとの間に一時的に画素電源１４０の電位にリセットトランジスタのしきい値電圧を加えた電圧以上が印加される。
【０００８】
また、転送トランジスタ２０においても、フォトダイオード１０からフローティングディフュージョン６０への電荷転送効率の向上のために、転送制御線１１０の”Ｈ”電位を、画素電源１４０より昇圧することがしばしば行われるが、この場合もリセットトランジスタ３０と同様、転送トランジスタ２０のゲートとソース間には、画素電源＋昇圧電圧以上が印加される。
【０００９】
ここで画素のトランジスタのゲート酸化膜の厚みについて説明する。
リセットトランジスタ３０、転送トランジスタ２０のゲート酸化膜の厚みは、上記に説明した電圧印加条件を信頼性上満たす厚みに設定する。また、それぞれのトランジスタを駆動するリセット制御線１２０や転送制御線１１０は垂直走査回路１００内で生成されるため、この回路にも同様の耐圧が要求される。従って、ベースとなるトランジスタ、プロセスは、この耐圧を満足する標準的なプロセスから選ばれることが多い。
【００１０】
しかしながら、上記の通り、増幅トランジスタ４０のゲートソース間あるいはゲートドレイン間に印加される電圧は相対的に低いため、増幅トランジスタ４０のゲート酸化膜の厚みは、耐圧という観点において、リセットトランジスタ３０や転送トランジスタ２０より薄く最適化することは可能である。
【００１１】
一方、画素の増幅トランジスタ４０において発生する１／ｆノイズやランダムテレグラフシグナルノイズは、ＭＯＳ型固体撮像素子の撮像特性に大きく影響を与えることが知られている。１／ｆノイズのノイズパワーは、一般的に、トランジスタのゲート面積（ゲート幅Ｗ＊ゲート長Ｌ）とゲート容量に反比例する。画素の微細化が進むに従って、画素のトランジスタのゲート面積を大きくすることは困難であるため、ノイズ低減のためには、増幅トランジスタ４０のゲート酸化膜の厚みを薄くすることが有効である。
【特許文献１】特開２０００−４９３２３公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記の通り、ダイナミックレンジ確保とノイズ低減を両立させるためには、増幅トランジスタ４０のゲート酸化膜の膜厚を第１の膜厚とし、転送トランジスタ２０、リセットトランジスタ３０の少なくとも一方のゲート酸化膜の厚みを第２の膜厚とし、第１の膜厚は第２の膜厚より薄くすることが有効である。このデバイスを実現するためには、１チップ上に２種類のゲート酸化膜厚を形成する、いわゆるデュアルオキサイドプロセスが必要である。
【００１３】
一方、ＭＯＳ型固体撮像素子においては、タイミングジェネレータなどのロジック回路が同一素子内に内蔵されることが多い。消費電力低減、ノイズ低減、回路動作の高速化、トランジスタサイズ縮小によるチップ面積低減等の目的のためには、ロジック回路は低電圧向けの標準的プロセスで形成されることが望ましい。
【００１４】
しかしながら、これは第３のゲート酸化膜厚を必要とするためトリプルオキサイドプロセスが必要となり、工程増加によるプロセスコストの上昇、酸化膜厚のばらつき増加による特性ばらつきの増加を引き起こす。
【００１５】
また、ＭＯＳ型固体撮像素子においては、一般的にはＭＯＳ容量が用いられるが、一般的にこのＭＯＳ容量はノイズ減のために列毎に数ピコファラド程度のものが用いられるため、チップサイズを増加させる要因となっている。
【課題を解決するための手段】
【００１６】
本発明は上記課題を解決するためになされたものであり、増幅トランジスタ４０のゲート酸化膜の膜厚を第１の膜厚とし、転送トランジスタ２０、リセットトランジスタ３０の少なくとも一方のゲート酸化膜の厚みを第２の膜厚とし、第１の膜厚は第２の膜厚より薄く設定されたＭＯＳ型固体撮像素子において、画素から構成される受光部以外の少なくとも一部のトランジスタのゲート酸化膜が第１の膜厚と同じであることを特徴とする。
【００１７】
すなわち、タイミングジェネレータ４００、垂直走査回路１００、水平走査回路３００に使われるトランジスタ、あるいはゲートソース間、ゲートドレイン間に印加される最大電圧が増幅トランジスタ４０のそれより低い、カラムアンプ２１０、列ＣＤＳ回路２４０および出力アンプ３３０中のトランジスタ、のいずれかのトランジスタのゲート酸化膜の厚みを第１の膜厚で構成することにより、プロセス工程の追加無く、消費電力低減、ノイズ低減、チップ面積縮小、高速化が実現される。
【００１８】
さらに、本発明は、カラムアンプ２１０、列ＣＤＳ回路２４０および出力アンプ３３０等に用いられるＭＯＳ容量において、ゲート基板間に印加される電圧が、増幅トランジスタ４０のそれよりも低い容量に対して、ゲート酸化膜の厚みを第１の膜厚で構成することを特徴とする。これにより、単位面積あたりの容量が第２の膜厚で形成するよりも大きくなり、プロセス工程追加無く、ノイズ低減とチップサイズの縮小が可能となる。なお、一般的なＭＯＳ容量においては、ソースとドレインがチャネルを通じてショートするように、チャネル領域にイオン注入が施され、ソースとドレインおよびチャネルは同電位となる。このソース、ドレインおよびチャネル領域をここで基板と定義している。
【発明の効果】
【００１９】
この構成によると、増幅トランジスタ４０のゲート酸化膜を第１の膜厚で構成した固体撮像素子は、プロセス工程の追加無く、低消費電力、低ノイズ、回路動作の高速化およびチップ面積の縮小を実現することが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の固体撮像素子を各実施の形態に基づいて説明する。
（実施の形態１）
本発明の実施の形態１の固体撮像素子は、図６に示した固体撮像素子の基本構成において、タイミングジェネレータ４００を構成するトランジスタのゲート酸化膜の厚みが従来とは異なっている。
【００２１】
具体的には、垂直走査回路１００、水平走査回路３００、２００〜２６０からなる列並列回路などを制御するタイミングジェネレータ４００を構成しているトランジスタのゲート酸化膜の厚みが、画素の増幅トランジスタ４０と同じ第１の厚みで形成されている点が異なっている。
【００２２】
タイミングジェネレータ４００の設計は、スタンダードセルライブラリと呼ばれる、ロジック回路を効率良く設計するためのプリミティブセルライブラリをベースとし、ＲＴＬ（Register Transfer Level） で記述された論理回路を、論理合成、セル自動配置ツールを用いて設計する手法が一般的である。
【００２３】
例えば、図６の固体撮像素子を、ゲート酸化膜の厚みが９ｎｍの３．３Ｖプロセスをベースとして形成し、フローティングディフュージョン６０のリセット電位を画素電源１４０にするために、イオン注入により調整してリセットトランジスタ３０のしきい値電圧を−０．３Ｖとし、ノーマリーオンのトランジスタで構成することを仮定する。この場合、フローティングディフュージョン６０の最低電圧は、リセットトランジスタ３０を通じてのオフリークとのバランスにより、ある中間電位にクリップされる。例えば、ここではこの電位を０．８Ｖ、画素電源１４０を３．３Ｖとすると、増幅トランジスタ４０のゲートソース間電圧の最大値は２．５Ｖになる。ここで、ゲート酸化膜の電界の上限を仮に５ＭＶ／ｃｍとすると、増幅トランジスタ４０のゲート酸化膜の膜厚は５ｎｍに設定することが可能である。従って、タイミングジェネレータ４００を構成するトランジスタのゲート酸化膜の膜厚も５ｎｍに設定する。
【００２４】
この条件でのタイミングジェネレータ４００の設計方法は２通り存在する。
第１の方法は、トランジスタのゲート酸化膜の厚みが５ｎｍに最も近いスタンダードセルライブラリを用いる方法である。この場合、トランジスタの特性はスタンダードセルライブラリから若干ずれるが、センサの駆動周波数は一般的に最大３０ＭＨｚ程度のため、固体撮像素子向けのゲート酸化膜厚５ｎｍのトランジスタと、スタンダードセルライブラリのトランジスタの特性を比較した上でタイミングマージンを確保することにより、十分設計は可能である。
【００２５】
これにより、画素電源１４０より低い電源電圧でタイミングジェネレータ４００を動作させることが可能となり、消費電力低減、ノイズ低減、トランジスタサイズ縮小による回路面積低減が可能となり、また必要に応じて駆動周波数の増加も可能となる。
【００２６】
第２の方法は、５ｎｍのトランジスタのスタンダードセルライブラリを開発する方法である。効果については第１の方法と同様である。
なお、本実施の形態は、画素が４つのトランジスタで構成される例を示しているが、行選択トランジスタ５０が存在しない構成の画素からなる固体撮像素子においても、全く同様の効果が得られることは言うまでも無い。
【００２７】
（実施の形態２）
図１は本発明の実施の形態２の固体撮像素子の要部を示し、その他は図６と同じである。
【００２８】
この図１では、垂直走査回路１００に含まれている、リセット用行選択回路１６０、読み出し用行選択回路１７０、行マルチプレクサ回路１８０の少なくとも一部のトランジスタのゲート酸化膜厚が、画素の増幅トランジスタ４０のゲート酸化膜の膜厚である第１の膜厚と同じに構成されている。ここで、リセット用行選択回路１６０、読み出し用行選択回路１７０は、一般的にはシフトレジスタの１次元配列や、アドレスデコーダから構成される。
【００２９】
前記第１の膜厚で形成されるトランジスタにより構成される回路部の電源電圧は、ゲート酸化膜の電界上限から決まる電圧以上に設定する。図１に示すようにタイミングジェネレータ４００を内蔵する場合、電源電圧を共通にすることが、外部制御系の規模の観点からも望ましい。また、垂直走査回路１００は、転送制御線１１０、リセット制御線１２０、行選択制御線１３０の少なくともいずれかの”Ｈ”電位を供給するための昇圧機能、あるいは”Ｌ”電位を負電位にするための降圧機能を有している。
【００３０】
これにより、第１の膜厚とは異なる第２の膜厚で構成する場合と比較して、プロセス工程の増加無く、消費電力低減、ノイズ低減、高速化、トランジスタサイズ縮小による回路面積低減が可能となる。
【００３１】
なお、本実施の形態は、画素が４つのトランジスタで構成される例を示しているが、行選択トランジスタ５０が存在しない構成の画素からなる固体撮像素子においても、全く同様の効果が得られることは言うまでも無い。
【００３２】
（実施の形態３）
図２は本発明の実施の形態３の固体撮像素子の要部を示し、その他は図６と同じである。
【００３３】
この図２では、転送制御線１１０、リセット制御線１２０、行選択制御線１３０の少なくともいずれかの”Ｈ”電位、”Ｌ”電位のいずれかあるいは両方の電位を調整するための行レベルシフト回路１９０を有していることを特徴とする。レベルシフト回路を、画素からなる受光部と行マルチプレクサ回路１８０の間に配置することにより、リセット用行選択回路１６０、読み出し用行選択回路１７０、行マルチプレクサ回路１８０の全ブロックを前記第１の膜厚からなるトランジスタで構成することが可能となり、消費電力低減、ノイズ低減、高速化、トランジスタサイズ縮小による回路面積低減の効果がより顕著となる。
【００３４】
なお、本実施の形態は、画素が４つのトランジスタで構成される例を示しているが、行選択トランジスタ５０が存在しない構成の画素からなる固体撮像素子においても、全く同様の効果が得られることは言うまでも無い。
【００３５】
（実施の形態４）
図３は本発明の実施の形態４の固体撮像素子の要部を示し、その他は図６と同じである。
【００３６】
この図３では、水平走査回路３００に含まれる、列選択回路３５０、列マルチプレクサ回路３６０の少なくとも一部のトランジスタのゲート酸化膜厚が、画素の増幅トランジスタ４０のゲート酸化膜の膜厚である第１の膜厚と同じである。ここで、列選択回路３５０は、一般的には、シフトレジスタの１次元配列や、アドレスデコーダから構成される。
【００３７】
前記第１の膜厚で構成される回路部の電源電圧は、ゲート酸化膜の電界上限から決まる電圧以下に設定する。図３に示すようにタイミングジェネレータ４００を同一素子内に内蔵する場合、電源電圧を共通にすることが、外部制御系の規模の観点からも望ましい。なお、水平走査回路３００は、サンプリング容量２５０からの読み出しの高速化、あるいはオフリーク電流抑制のため、列選択制御線３１０の“Ｈ”あるいは“Ｌ”電位の調整が必要な場合、昇圧機能、降圧機能のいずれかあるいは両方を有している。
【００３８】
これにより、第２の膜厚で構成する場合と比較して、プロセス工程の増加無く、消費電力低減、ノイズ低減、高速化、トランジスタサイズ縮小による回路面積低減が可能となる。
【００３９】
なお、本実施の形態は、画素が４つのトランジスタで構成される例を示しているが、行選択トランジスタ５０が存在しない構成の画素からなる固体撮像素子においても、全く同様の効果が得られることは言うまでも無い。
【００４０】
（実施の形態５）
図４は本発明の実施の形態５の固体撮像素子の要部を示し、その他は図６と同じである。
【００４１】
この図４では、実施の形態４に対し、列選択制御線３１０の”Ｈ”電位、”Ｌ”電位のいずれかあるいは両方の電位を調整するための列レベルシフト回路３７０を有していることを特徴とする。レベルシフト回路を、画素からなる受光部と列マルチプレクサ回路３６０の間に配置することにより、列選択回路３６０、列マルチプレクサ回路３６０の全ブロックを前記第１の膜厚からなるトランジスタで構成することが可能となり、消費電力低減、ノイズ低減、高速化、トランジスタサイズ縮小による回路面積低減の効果がより顕著となる。
【００４２】
なお、本実施の形態は、画素が４つのトランジスタで構成される例を示しているが、行選択トランジスタ５０が存在しない構成の画素からなる固体撮像素子においても、全く同様の効果が得られることは言うまでも無い。
【００４３】
（実施の形態６）
図５は本発明の実施の形態６の固体撮像素子の要部を示し、その他は図６と同じである。
【００４４】
この図５は、図６に示したカラムアンプ２１０の一例であり、ＰＭＯＳ負荷トランジスタ５６０、ＮＭＯＳドライバトランジスタ５２０、および出力線５５０の電位が一定以上に上昇しないようにクリップするためのＰＭＯＳクリップトランジスタ５３０より成る。
【００４５】
出力電位のクリップ機能は、回路の電流変動の抑制や、後段回路の特性への整合性の目的で用いられる。２つのＰＭＯＳトランジスタは、それぞれバイアス線Ａ５００、バイアス線Ｂ５１０により基準電位にバイアスされている。入力線５４０の電位が画素の信号電荷に応じて低下する結果、出力線５５０の電位は反転増幅されて上昇する。この際、入力線５４０の電位がＮＭＯＳドライバトランジスタ５２０のしきい値電圧以下まで下がると、ＮＭＯＳドライバトランジスタ５２０がカットオフする。ＰＭＯＳクリップトランジスタ５３０は、ＮＭＯＳドライバトランジスタ５２０がカットオフして、出力線の電位５５０がバイアス線Ｂ５１０の電位に対しＰＭＯＳクリップトランジスタ５３０のしきい値電圧を加えた電位まで上昇すると、オンする。従って、出力線５５０の電位は、ＰＭＯＳクリップトランジスタ５３０のしきい値電圧によって決まる、電源電圧以下のある中間電位に上限クリップされる。
【００４６】
この構成において、ＮＭＯＳドライバトランジスタ５２０に印加される最大のゲートドレイン間の電圧は、上記上限クリップ電位になる。この電圧を、画素の増幅トランジスタ４０のゲート酸化膜である、第１の膜厚において規定される耐圧以下になるようにバイアス線Ｂ５１０の電位や、ＰＭＯＳクリップトランジスタ５３０のしきい値電圧やサイズを調整することにより、カラムアンプ２１０で発生する１／ｆノイズ低減が、プロセス工程増加無しに実現される。
【００４７】
（実施の形態７）
この実施の形態７は、図６に示した固体撮像素子の基本構成において、クランプ容量２００、カラムアンプ帰還容量２３０、サンプリング容量２５０および列ＣＤＳ回路２４０に用いられるＭＯＳ容量のうち、少なくとも一部のＭＯＳ容量のゲート酸化膜の厚みが、画素の増幅トランジスタ４０のゲート酸化膜厚である、第１の膜厚と同一に構成されている点が従来とは異なっている。
【００４８】
例えば、クランプ容量２００のカラムアンプ２１０側の電位は、最大電位がカラムアンプリセットトランジスタ２３０がオンしたリセット時の電位で、最小電位がＧＮＤになるため、ゲート基板間の最大電圧は、カラムアンプのリセット電位になる。この電位は一般的には電源電圧の１／２程度になるため、第１の膜厚で耐圧の面での信頼性上の問題は生じない。他ＭＯＳ容量においても、ゲート基板間の最大電圧が、第１の膜厚で規定される耐圧以下であれば、前記第１の膜厚で構成可能であることは言うまでも無い。ＭＯＳ容量のゲート酸化膜の厚みを、第１の膜厚で構成することにより、プロセス工程の追加無しに、単位面積あたりのＭＯＳ容量を増加させることが可能となり、チップサイズ低減が可能となる。
【産業上の利用可能性】
【００４９】
本発明は、プロセス工程の追加無く、固体撮像素子の低消費電力、低ノイズ、回路動作の高速化およびチップ面積の縮小を実現することができ、携帯電話、デジタルスチルカメラやムービーカメラの高性能化を期待できる。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態２の固体撮像素子の要部の構成図
【図２】本発明の実施の形態３の固体撮像素子の要部の構成図
【図３】本発明の実施の形態４の固体撮像素子の要部の構成図
【図４】本発明の実施の形態５の固体撮像素子の要部の構成図
【図５】本発明の実施の形態６の固体撮像素子の要部の構成図
【図６】ＭＯＳ型固体撮像素子の構成図
【図７】図６のタイミング図
【符号の説明】
【００５１】
１０    フォトダイオード
２０    転送トランジスタ
３０    リセットトランジスタ
４０    増幅トランジスタ
５０    行選択トランジスタ
６０    フローティングディフュージョン
１００    垂直走査回路
１１０    転送制御線
１２０    リセット制御線
１３０    行選択制御線
１４０    画素電源
１５０    電流源トランジスタ
１６０    リセット用行選択回路
１７０    読み出し用行選択回路
１８０    行マルチプレクサ回路
１９０    行レベルシフト回路
２００    クランプ容量
２１０    カラムアンプ
２２０    カラムアンプ帰還容量
２３０    カラムアンプリセットトランジスタ
２４０    列ＣＤＳ回路
２５０    サンプリング容量
２６０    列選択トランジスタ
２７０    垂直共通信号線
３００    水平走査回路
３１０    列選択制御線
３２０    水平共通信号線
３３０    出力アンプ
３４０    出力信号線
３５０    列選択回路
３６０    列マルチプレクサ回路
３７０    列レベルシフト回路
４００    タイミングジェネレータ
５００    バイアス線Ａ
５１０    バイアス線Ｂ
５２０    ＮＭＯＳドライバトランジスタ
５３０    ＰＭＯＳクリップトランジスタ
５４０    入力線
５５０    出力線
５６０    ＰＭＯＳ負荷トランジスタ
【図１】
2008124229.tif 000003
【図２】
2008124229.tif 000004
【図３】
2008124229.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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