(57)【要約】【課題】  スイッチング電流（過渡的な貫通電流）等による瞬間の過渡電流が、内部配線を流れる事による配線からの電磁波の直接輻射、及びその結果生じる内部電源の電圧降下や、急激な電圧変化によって、その信号がＩＯ出力端子に重畳され出力される事で生じる間接輻射による不要輻射が、無視できないレベルとなってきている。【解決手段】  エーシック内部のクロックのスキュー調整を分散化させそのエーシックを用いたシステムでエーシックで不要輻射が生じないようにする。特に同一のクロック端子に接続されてその端子からのクロックスキューが互いに異なるブロックを少なくとも２つ以上形成させ互いにクロックオンするタイミングがことならせ少なくとも同じ電源ライン間に複数のブロックにまたがって配置してコンタクトで電源接続されていることを特徴とする。【選択図】  図３
2008092268.tif 000002
【特許請求の範囲】
【請求項１】
同一のクロック端子に接続されて、その端子からのクロックスキューの分布が互いに異なる論理ブロックを少なくとも２つ以上有しており、
同じ電源ライン間に、少なくとも２つ以上の前記複数のブロックがまたがって配置され、配線手段で各ブロック中に含まれるFF素子の電源端子に電源が供給されていることを特徴とするASIC。
【請求項２】
GND及びVDDの外部電源が接続するgnd、及びvddの電源端子が、パッケージの対抗面またはそれに相当する位置にそれぞれペアーで配置され、
それぞれasicにgnd電位を供給するgndpadとVDDの電位を供給するvddpadに、接続され、そこから、ASICのチップの対向する両端から、ASICチップ内部に電源が供給されている事を特徴とする特許請求範囲第１項記載のASIC。
【請求項３】
同一のクロック端子に接続されて、その端子からのクロックスキューが互いに異なる論理ブロックが複数形成されているASICにおいて、
個別論理ブロックのffの同時スイッチングによって生じる電流ピークのそれぞれの立ち上がり時間ｔｒ全てが500nsec程度、又はそれ以上であることを特徴とするASIC。
【請求項４】
同一の基本クロック端子に接続されて、その端子からのクロックスキューが互いに異なる論理ブロックが少なくとも２つ以上有しており、
少なくとも前記クロックと別系統のクロックを有するブロックを1個以上有しており、互いにクロックONするタイミングが異なっており、
少なくとも同じ電源ライン間に、複数のブロックがまたがって配置されていることを特徴とするASIC。
【請求項５】
前記別系統のクロックの周波数は、基本クロック周波数の１／２以下か、又は、間欠のクロックであることを特徴とした請求項４記載のASIC。
【請求項６】
少なくとも、前記分離されたブロックへの電源、VDD，GND間には、静電容量が分散して挿入されている事を特徴とする請求項1乃至請求項５のASIC
【請求項７】
前記容量は、ASICの制御に用いていない空きゲートを構成しているＭＯＳ容量を用いる事を特徴とした請求項６記載のASIC。
【請求項８】
前記ASICは、QFP構造のリードフレームに実装されている事を特徴とする請求範囲１乃至請求項７記載のASIC。
【請求項９】
前記ASICは、電源に接続する信号引出し部分は、少なくともCuのL成分より、Ｌ成分の大きな材質で構成されている事を特徴とした請求範囲１乃至請求項８記載のASIC。
【請求項１０】
前記請求範囲1乃至請求項９のASICを用いた画像形成装置において、ASICのIO端子の少なくとも一本以上の出力端子がバッファを介さず、直接又は、それの実装された、前記ASICが実装された物とは異なる第2の基板を通じて接続された構造を有する画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は同期クロックを用いて設計されたＡＳＩＣ及びそれを用いた画像形成装置に関し、更に詳しくはＡＳＩＣ内における同期回路のスイッチングによって生じる不要輻射の低減に関する。
【背景技術】
【０００２】
従来、同期回路で構成され、独立した機能ブロックを複数搭載した半導体集積回路（ＩＣ）では、同一クロックにて接続される全てのフリップフロップを調べ、クロックの入力端子からの遅延を計算しＦＦ間のクロックスキューを調整し、各々のフリップフロップに供給されるクロックの入力端子からのクロック遅延を同等にするようクロックツリーを構成してその動作性能（ＩＯのＡＣスペック等）を向上させようとしていた。具体的には、クロックのスキューを±５００ＰＳ以下の範囲に納めるような設計となっていた。
【特許文献１】特開2000-３０７３９５号公報
【特許文献２】特開2004-３４８４６６号公報
【特許文献３】特開平１０−０９１２７４号公報
【非特許文献１】ＭＯＳ  ＬＳＩ設計入門（Ｊ．メーバー  Ｍ．Ａ．ジャック  Ｐ．Ｂ．デニア著  菅野卓雄  桜井貴康  監訳）産業図書  Ｐ６５〜６９
【非特許文献２】「ＣＭＯＳの応用設計技法  」著者  鈴木八十二  産報出版のＰ７２〜７６
【非特許文献３】Design  wave  magazine  2002年  11月号  P１４３
【非特許文献４】超高速MOSデバイス  著者  菅野卓雄監修  香山晋編  培風著  ｐ236〜P257
【非特許文献５】超高速MOSデバイス  著者  菅野卓雄監修  香山晋編  培風著  ｐ245  図6.17
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ここで問題になってくるのが、ＡＳＩＣ（ＩＣ）内部のＦＦの駆動に関わるバッファ、インバータ等のゲートによる同時スイッチングである。
【０００４】
ＡＳＩＣは高集積化により、１チップに多ゲート化搭載可能となりその結果、多ＦＦを搭載することで多くの論理機能を1チップに搭載可能となって来ている。
【０００５】
そして従来は、1万ゲートでも十分大きなＩＣであった物が、近頃では、10万ゲート〜1000万ゲートのものが普通となり、さらにそれを超える物も、増えてきている。そのため、チップサイズが大きくなる結果、内部の電源配線の長さが長くなってきており、多数のＦＦの駆動のためのインバータ、バッファのスイッチング動作によるスイッチング電流（過渡的な貫通電流）等による瞬間の過渡電流が、内部配線を流れる事による配線からの電磁波の直接輻射、及びその結果生じる内部電源の電圧降下や、急激な電圧変化によって、その信号がＩＯ出力端子に重畳され出力される事で生じる間接輻射による不要輻射が、無視できないレベルとなってきている。
【０００６】
同時に、そのようなＡＳＩＣ内部のＦＦの同時動作に関わるクロックバッファ等バッファ、インバータ等のゲートの同時スイッチングは、回路の動作マージンが低下させたり、システムの誤動作を生じさせる原因となる可能性が生じる。
【０００７】
具体的に説明する。
【０００８】
まず、図6（ｂ）に示すようなＦＦのドライバ回路を、構成する６−１〜６−２のインバータ回路の詳細回路、図7(a)で説明する。
【０００９】
ＣＭＯＳのインバータ回路は、通常図7(a)の７−１のＰＣＨ  ＭＯＳ  ＦＥＴと、７−２のＮＣＨ  ＭＯＳＦＥＴから構成されており、詳細動作に関しては、非特許文献１参照等紹介されているので省略するが、７−１のように、ＰＣＨＭＯＳ  ＦＥＴのソース側をＶＤＤに接続し、ドレイン側を７−４の出力端子と７−２のＮＣＨＭＯＳ  ＦＥＴのドレインに接続し、そのソースをＶＳＳに接続し、７−１と７−２のＦＥＴのゲートを７−３の入力端子に接続し、前記ＶＤＤ，ＶＳＳ間に７−１，７−２のＦＥＴ共にＯＮとなりうる十分な電源を印加して７−３の入力端子とＶＳＳ間にＶＩＮを0ＶからＶＤＤまで可変させると図7(b)に図示したＶｏの特性のように７−４の出力電圧が変化すると共に、この例では、最大電流がＶＤＤ／２のときになっているが（この値はＰＣＨＭＯＳ及び、ＮＣＨＭＯＳのデメンジョン設計で変わってくるが）、７−１，７−２のＦＥＴがＯＮ領域のとき電流が流れる。理想的な方形波が加われば、本来この過渡電流は０となるはずだが、実際のクロックの信号波形は、信号の立ち上がりｔｒが０ではありえず、この立ち上がりの遷移状態で、ASIC中の回路では次段のゲート容量の充放電電流に加えて、ＰＣＨ，ＮＣＨＦＥＴ共に流れる貫通電流による過渡電流が流れる。
【００１０】
実際のＡＳＩＣにおけるスイッチングの際には、ＰＣＨ  ＭＯＳ，ＮＣＨＭＯＳ両者がオン時の過渡電流をいかに小さくするかが、消費電力、不要輻射を小さくする為の、重要な課題である。
【００１１】
次に、FF（フリップフロップ）(以下FFと記す)に関して説明する。
【００１２】
図６（b）の６−２のインバータの出力端子をφに、６−１のインバータの出力端子をφバーとして図６(a)の回路のφ，φバーに接続することで、図８(a)に示すシンボルの動作を可能とするＤＦＦ（Dタイプフリップフロップ）（以下DFFと記す）が構成される。
【００１３】
（ＦＦの詳細は、非特許文献２参照、そこに具体的な動作等も記述されているため、詳細の説明は省略する。）
このように構成されたＦＦに図８(b)の下図のようなクロックを６−４の入力端子に加えると、図８(b)の上段図の電流波形のような過渡電流は、クロックの遷移毎、かつ遷移後０〜０．５ｎｓｅｃ程度の範囲で流れる。
【００１４】
数千個以上のＦＦのクロック入力に同時にクロックが入力され、その立ち上がり、立下り毎に、最悪数百ｍＡ/電源PIN以上の非常に立ち上がりの急峻な過渡電流が流れる事になる。そのような、急峻な電流（電圧）変化が数ｍｍの配線に流れる場合、分布定数的に扱わねばならなくなることは経験的に知られているが、それは逆にいうなら、このような条件下では、インピーダンスが固定定数から分布定数に変化し、Ｌ成分等による輻射による損失、即ち、言い換えるなら輻射ノイズが生じることに他ならない。
【００１５】
そして、固定定数では、無視できたL成分が、電流変化の関数で変化して増大し、Ｌによる不要輻射と共に、Lｄｉ／ｄｔの効果による電源電圧変動を、内部電源に引き起こす事で、ＡＳＩＣの不安定要因をも作り出す。（Ｌは、電源配線上のインダクタンス成分）特に配線幅が細い場合、インダクタンス値が増えるため、そのような現象が起こりやすくなる。
【００１６】
（非特許文献３、５参照）
最近のASIC上の配線長は、５ｍｍから10ｍｍ以上のサイズまで大きくなってきており、QFPのリードフレーム（256PINQFPのサイズは、２８ｍｍ２ある）を含めた電源の配線長は、VDD，VSS毎に最悪10〜20mmにも達するとみなせる。
【００１７】
すなわち、このような条件がASIC内部で生じると、FFの同時スイッチングのスキューのタイミングが±２００PSの範囲のレベルでは、特に非常に強い不要輻射が生じることが実際観測されており、±５００ＰＳの範囲でも危険性をもつ。（部分的に非線形な電流変化が生じるような分布がある場合）
具体的には、 ｔｄ＝L√εｒ／Co
（L：配線長、Co：光速、εｒ：比誘電率、ｔｄ(又はtr)：電圧、電流の立ち上がり時間）
の条件より立ち上がりtdが厳しくなることで、回路を分布定数的に扱う必要がでてきているが、設計的な対策はまだおこなわれていないのが現状である。
【００１８】
そして、現実に、最近のレイアウトツールのスキューの調整能力が上がってきた結果回路のスキューが、従来より1〜２オーダーも上がって調整が可能となってきており、現実に、バルク上の配線長と上記スキューのチューニングによるFFの同時スイッチングによって、マクロ的なASIC内部で配線領域を分布定数的に扱わなければならなくなる領域に設計条件が突入している。具体的には、1万ゲートレベルでは、数十PSEC程度のスキューでのFFのクロックタイミングでの設計が可能となってきている。
【００１９】
そのようなＡＳＩＣを用いた場合、ASICの内部配線に、FFのスイッチングオンオフの過渡時にマクロ的に１００PS〜３００PS程度の立ち上がりの急峻なカウンセラーと電流が流れる事で、ASICの内部配線を分布定数的に扱う必要のある領域に突入する事で、その変動でIO端子上にクロックの信号が重畳されノイズ成分として外部に放射されたりして、そのシステム機器でＡＳＩＣ原因による不要輻射レベルをASIC外部のIO等での対策で落とす事が非常に困難となって来ている。
【００２０】
なお、この原因は、６−１，６―２のインバータによるバッファだけでなく、FF本体を構成する4個のNOR（これは、ｓｅｔ，ｒｅｓｅｔ端子がＬで固定されているとき、等価的にインバータとなるため、ＦＦのデータが反転する場合に、前述の過渡電流が流れる可能性がある。）によっても生じる可能性がある。
【００２１】
そのため、そのような不要輻射を抑える技術が必要となってきている。
【００２２】
一例としては、ＳＳＣＧを用いて、スペクトルを逐次変動させる事で、見かけ上不要輻射を少なく見せる技術はあるが、そのような手段では、ノイズ源を本質的になくすことは出来ないし、コスト的にもノイズ対策で余計な費用がかかることになる。具体的には、図５に示す回路の総電流の図に示してあるが、ＳＳＣＧの場合には、その最上階の電流波形のように、クロックの周期の増減に応じてピーク電流の周期が増減する事で、その電流ピークは全く変わらないため、本質的には、不要輻射の絶対値は変わらず、本質的な対策になっていない。
【００２３】
ASIC内部で、ブロックを分割してSSCGをかける提案も見受けられるが、特許文献２参照）このようにしても、ブロックの大きさと、電源配線等のやり方で容易に上記に示したような条件が実現され、不要輻射の対策には本質的にならない。
【００２４】
上記の強度の不要輻射を発生しないものの、電源電圧を変動させる点では似ている、ASICのIOの同時スイッチングに関しては、従来からもいろいろ対策されてきており、現在では、メーカーの設計ルールを満足するような、追加電源PINを付加させれば問題は生じなくなっているが、本特許における課題は、通常のルールで作っても生じてしまう可能性が大きい問題がある。
【００２５】
実際、ＩＯスイッチングの対策として、ＡＳＩＣ内部の機能ブロック毎のタイミングを、クロックバッファの数を変えて対策し、コストダウンに供するというアイデアもあるが、（特許文献１参照）ここでは、機能ブロック毎のタイミングを、クロックバッファの段数を変えて、ＩＯバッファのスイッチングのタイミングを変えるというアイデアが散見されるが、メガマクロの機能ブロックでは、現在ではブロックレベルが数千〜数万個のＦＦを持つものも数多く見られ、それらの１つのメガマクロ内の同時スイッチングだけで、上記、本特許で言及している問題が容易に生じてしまう。
【００２６】
又従来の、同時スイッチングによるノイズにかんしていろいろ特許が出願されているが、そのノイズ原因が、電流量とノイズ発生源は等価という仮定で行われており、本特許で言及している配線長によるパラメータは実質的に無視されている。
【００２７】
即ち、従来の文献では、電流量とノイズの発生量は等価（比例）という立場で説明されているが、本特許では、電流立ち上がり時間とＡＳＩＣ内部の配線長のパラメータが重要で、電流量とノイズの発生量が不連続に変化するポイントが生じるという視点に立ったノイズに対する特許である。
【００２８】
（特許文献３参照）
特許文献３に電流量とノイズの発生量は等価と説明するとあり、他の文献も原則同じ条件での記載と考えられる。
【課題を解決するための手段】
【００２９】
１：同一のクロック端子に接続されて、その端子からのクロックスキューの分布が互いに異なる論理ブロックを少なくとも２つ以上有しており、
同じ電源ライン間に、少なくとも２つ以上の前記複数のブロックがまたがって配置されコンタクトやメタル配線や、ポリSi等の配線手段で各ブロック中に含まれるFF素子の電源端子に電源が供給される様に構成したので、短距離の論理ブロック間で電荷の移動が生じる事で、長い電源ライン上を流れる過渡電流、即ち電流のｄｉ／ｄｔを小さくする作用が生じる。
【００３０】
２：GND及びVDDの外部電源が接続するgnd、及びvddの電源端子が、パッケージの対抗面またはそれに相当する位置にそれぞれペアーで配置され、
それぞれasicにgnd電位を供給するgndpadとVDDの電位を供給するvddpadに、バンプや金属ワーヤ−等で接続され、そこから、ASICのチップの対向する両端から、ASICチップ内部に電源を供給することで、コモンモードの電流成分を打ち消し、〔同じ電源ライン上でも、かつ、ＶＤＤ，ＧＮＤあわせて考えた場合でも〕、１電源端子が電流を供給する負荷を実効的に減らし、かつ、等価的な配線長を短くできる作用が生じる。
【００３１】
３：同一のクロック端子に接続されて、その端子からのクロックスキューが互いに異なる論理ブロックが複数形成されているASICにおいて、
個別論理ブロックのffの同時スイッチングによって生じる電流ピークの立ち上がり時間ｔｒが全て500nsec程度又はそれ以上であるようにする事で、カウンセラーと電流の集中を防ぎ、ノイズの発生を防ぐ作用が生じる。
【００３２】
４：同一の基本クロック端子に接続されて、その端子からのクロックスキューが互いに異なる論理ブロックが少なくとも２つ以上有しており、
少なくとも前記クロックと別系統のクロックを有するブロックを1個以上有しており、互いにクロックONするタイミングが異なっており、
少なくとも同じ電源ライン間に、複数のブロックがまたがって配置することで、短距離の論理ブロック間で電荷の移動が生じる事で、長い電源ライン上を流れる過渡電流、即ち電流のｄｉ／ｄｔを小さくする作用が生じる。
【００３３】
５：前記別系統のクロックの周波数は、基本クロック周波数の１／２以下か、又は、間欠のクロックであることで、ノイズの生成を小さくする作用が生じる。
【００３４】
６：少なくとも、前記分離されたブロックへの電源、VDD、GND間には、静電容量が分散して、挿入することで、より効果的に不要輻射を抑える作用が生じる。
【００３５】
７：前記容量は、ASICの制御に用いていない空きゲートを構成しているＭＯＳ容量を用いる事でより効果的に、資源を活用し不要輻射を抑える作用が生じる。
【００３６】
８：前記ASICは、QFP構造のリードフレームに実装されている物に対して、有効に不要輻射を抑える作用が生じる。
【００３７】
９：前記ASICは、リードフレーム等の電源に接続する信号引出し部分は、少なくともＬ成分の大きな材質で構成する事で、より効果的に不要輻射を抑える作用が生じる。
【００３８】
１０：ASICのIO端子の少なくとも一本以上がバッファを介さず、直接、ASICの置かれている基板外の回路、負荷やセンサー等に直接接続可能にしたので、複写機等のプリンタの設計を簡単化しコストダウン可能とし、かつ、不要輻射の少ない安定した画像形成装置を構成できる作用がある。
【発明の効果】
【００３９】
以上説明したように、本発明によれば、
同一のクロック端子に接続されて、その端子からのクロックスキューの分布が互いに異なる論理ブロックを少なくとも２つ以上有しており、同じ電源ライン間に、少なくとも２つ以上の前記複数のブロックがまたがって配置されコンタクトやメタル配線や、ポリSi等の配線手段で各ブロック中に含まれるFF素子の電源端子に電源が供給される様に構成したので、短距離の論理ブロック間で電荷の移動が生じる事で、長い電源ライン上を流れる過渡電流、即ち電流の立ち上がり時間ｔｒを小さくでき、本特許で言及している不要輻射源をなくす事のできる効果がある。
【００４０】
２：GND及びVDDの外部電源が接続するgnd、及びvddの電源端子が、パッケージの対抗面またはそれに相当する位置にそれぞれペアーで配置され、それぞれasicにgnd電位を供給するgndpadとVDDの電位を供給するvddpadに、バンプや金属ワーヤ−等で接続され、そこから、ASICのチップの対向する両端から、ASICチップ内部に電源を供給することで、コモンモードの電流成分を打ち消し、〔同じ電源ライン上でも、かつ、ＶＤＤ，ＧＮＤあわせて考えた場合でも〕、１電源端子が電流を供給する負荷を実効的に減らし、かつ、等価的な配線長を短くでき、本特許で言及している不要輻射源をなくす事のできる効果がある。
【００４１】
３：同一のクロック端子に接続されて、その端子からのクロックスキューが互いに異なる論理ブロックが複数形成されているASICにおいて、個別論理ブロックのffの同時スイッチングによって生じる電流ピークの立ち上がり時間ｔｒが全て500nsec程度又はそれ以上であるようにする事で、カウンセラーと電流の集中を防ぎ、本特許で言及している不要輻射源をなくす事のできる効果がある。
【００４２】
４：同一の基本クロック端子に接続されて、その端子からのクロックスキューが互いに異なる論理ブロックが少なくとも２つ以上有しており、少なくとも前記クロックと別系統のクロックを有するブロックを1個以上有しており、互いにクロックONするタイミングが異なっており、少なくとも同じ電源ライン間に、複数のブロックがまたがって配置することで、短距離の論理ブロック間で電荷の移動が生じる事で、長い電源ライン上を流れる過渡電流、即ち電流の立ち上がり時間ｔｄ（ｔｒ）を小さくし、本特許で言及している不要輻射源をなくす事のできる効果がある。
【００４３】
５：前記別系統のクロックの周波数は、基本クロック周波数の１／２以下か、又は、間欠のクロックであることで、より効果的に本特許で言及している不要輻射源をなくす事のできる効果がある。
【００４４】
６：少なくとも、前記分離されたブロックへの電源、VDD，GND間には、静電容量が分散して、挿入することで、より効果的に本特許で言及している不要輻射源をなくす事のできる効果がある。
【００４５】
７：前記容量は、ASICの制御に用いていない空きゲートを構成しているＭＯＳ容量を用いる事でより効果的に、資源を活用し本特許で言及している不要輻射源をなくす事のできる効果がある。
【００４６】
８：前記ASICは、QFP構造のリードフレームに実装されている物に対して、有効に不要輻射を抑える効果が生じる。
【００４７】
９：前記ASICは、リードフレーム等の電源に接続する信号引出し部分は、少なくともＬ成分の大きな材質で構成する事で、より効果的に不要輻射を抑える効果が生じる。
【００４８】
又、ASICのIO端子の少なくとも一本以上がバッファを介さず、直接、ASICの置かれている基板外の回路、負荷やセンサー等に直接接続可能にしたので、複写機等のプリンタの設計を簡単化しコストダウン可能とし、かつ、不要輻射の少ない安定した画像形成装置を構成できる効果がある。
【発明を実施するための最良の形態】
【００４９】
（第一の実施例）
以下、図面を参照して本発明の実施の形態例を詳細に説明する。同期回路の場合、１本のクロック信号により全てのＦ／Ｆが動作するようになっているため、クロック信号に対する負荷がかなり大きい。信号の立ちあり、立下りの波形なまりも大きくなりがちである。そのため、クロック信号には多数の駆動能力の異なるバッファを挿入しながら駆動能力を調整する必要がある。即ち、１本のクロックが、駆動能力を調整することにより、枝分かれしていくことになる。これがクロックツリーである。
【００５０】
本実施例では、一つの機能ブロックであっても、ある一定数以下のＦＦがブロックに入るようにブロック構成を分離し、クロック入力端子から各ブロックのクロック入力端子までの遅延（グローバルバッファでの）を分散させかつ、ブロック中のタイミングはブロック毎で取れるように、タイミングを調整するようにする。
【００５１】
同時にブロック間の動作が同時に重ならない様に、デレーの値は正しく計算して、ＶＤＤ，ＧＮＤの電源間の過渡電流のピークが互いに重ならぬ様に、すこしづつタイミングを遅延して調整する。
【００５２】
具体的な回路を図1に示し、説明する。
【００５３】
1〜６はグローバルバッファ（ドライブ能力の大きなクロックバッファ）で、図2のように、ＡＳＩＣの中で、クロック入力端子から遠方の回路のドライブや、個別ブロック毎のドライブ用バッファとして配置されている。２−３のクロック入力端子が２−１７の入力ＰＡＤを通して、１のグローバルバファ（クロックバッファでも可）の入力端子に接続され、１のグローバルバファの出力端子が２〜６のグローバルバファの入力端子に接続され、２〜６のグローバルバファの出力端子はそれぞれ２０〜２４のブロック中の７〜１９，１９−２のクロックバッファの入力端子に接続されている。（２のグローバルバファの出力端子は２０中の７，８のクロックバッファの入力端子に接続され、３のグローバルバッファの出力端子は、２１のブロック中の９，１０のクロックバッファ入力端子に接続され、４のグローバルバファの出力端子は２２のブロック中の１１，１２，１３のクロックバッファの入力端子に接続され、５のグローバルバファの出力端子は２３のブロック中の１４，１５，１６，１７のクロックバッファの入力端子に接続され、６のグローバルバッファの出力端子は２４のブロック中の１９，１９−２のクロックバッファの入力端子に接続されている。そして、それぞれのバッファは、それぞれの出力の負荷の大きさを考慮しかつ、２−３の入力端子CLKからのクロック信号のLからH，HからLへのクロック信号の遷移のタイミング遅延が各ブロック毎に互いに異なるようにデメンジョンを調整してある。）具体的なデレーは、図１０に示す様なタイミングで、2〜６のグローバルバッファの出力信号が出力される。
【００５４】
２０〜２３は４つのブロックで１つの機能を構成するブロックで、ＦＦの規模を考慮して分割して設計されたもので、２０と２１は、７０の信号線で接続され、２１と２２は７３の信号線で接続され、２２と２３は７４の信号線で接続され、２０と２３は７１，７２の信号線で接続されている。
【００５５】
２０〜２３の回路は、インタフェースの一部のDFFがかかれているが、実際には図示していない最大数千個（プロセスによっては、数万個）のDFFやゲート回路で各ブロックは構成されており、ブロック毎に当該クロックの動作を満足するタイミングが保証されるように設計されている。インタフェース用のDFFとして、２０のブロックでは、２５〜３０のDFFが表記されており、２１のブロックでは、３１〜３３のDFFが、２２のブロックでは３４，３５のDFFが、２３のブロックでは３６〜４０のDFFが、２４のブロックでは４１，４２のDFFが説明のための例として表記されている。
【００５６】
各ブロック間では、７０の信号線は２７のDFFのQ出力端子と３２のDFFのD入力端子を接続し、７１の信号線は、２８のDFFのQ出力端子と３8のDFFのD入力端子を接続し、７２の信号線は、３０のDFFのQ出力端子と３7のDFFのD入力端子を接続している。７３の信号線は、３３のDFFのQ出力端子と34のDFFのD入力端子を接続している。７４の信号線は、３５のDFFのQ出力端子と３６のDFFのD入力端子を接続している。
【００５７】
また、２０のブロックは２−１，２−２の入力端子がそれぞれ、２−２０，２−１９のIOパッドを介して直接入力され、２−１１のIOパッドを通して２−７の出力端子に直接外部に信号SIG4OUTが出力される。
【００５８】
同様に、２３のブロックからは、２−１２，２−１３のIOパッドを通してそれぞれ、２−７，２−８の出力端子に信号SIG1OUT，SIG2OUTが出力される。
【００５９】
２１のブロックには２−４の入力端子が２−１６のIOパッドを通してSIG3INの信号が直接入力されている。
【００６０】
２４のブロックには、２−５の入力端子が２−１５のIOパッドを通してSIG４INの信号が直接入力されており、同時に、２−１４のIOパッドを通して２−９の出力端子に直接外部に信号SIG３OUTが出力される。
【００６１】
２４のブロックは他のブロックと関係の無い独立した機能ブロックとなっている。
【００６２】
各ブロックには、本実施例ではMAX３０００個程度のFFで構成されているが、図では、説明に必要な最小限のFFしか表示していない。
【００６３】
次にクロック系統の接続及び機能、動作について説明する。ブロック内のクロックの接続については、２３のブロック内を例にとって説明する。１４，１５，１６，１７のクロックバッファは、それぞれ違うドライブ能力を持つバッファで、FFの位置と役割に応じてタイミング調整を微調するために、使い分けられている。（通常、バッファは、2個のインバータの組み合わせで作られるため、前段のインバータのデメンジョン（ドライブ能力）と、後段のインバータのデメンジョン（ドライブ能力）の組み合わせをかえることで、必要なドライブ能力と、遅延時間を有するバッファを作る事が出来る。必要なら複数このバファを組み合わせる事も可能である。非特許文献４参照）
１４のクロックバッファは、３６のFFが、他の２２のブロックチュウの３５のFFからの信号を受けるFFのクロックとして使用され、３６のクロック端子に例としてつながっているが、当然その他、それと同等のタイミングを作る必要のある図示されていない他のFFのクロック端子にも接続されている。
【００６４】
同様に１５のクロックバッファは、３７，３８のFFが、他の２０のブロック中の２８，３０のFFからの信号を受けるFFのクロックとして使用され、３７，３８のクロック端子に例としてつながっているが、当然その他、それと同等のタイミングを作る必要のある図示されていない他のFFのクロック端子にも接続されている。
【００６５】
同様に１６のクロックバッファは、３９のFFのクロック端子に接続され、同様に１７のクロックバッファは、４０のFFのクロック端子に接続され、それぞれ外部端子に接続される外部回路と同期がとりやすくタイミング調整されている。
【００６６】
他のブロックにあるクロックバッファもそれぞれのブロックのレイアウトの位置、制御対象のFFの数でドライブ能力を調整して構成されている。同様に、７，８クロックバッファで２０のブロック中のＦＦのタイミングのチューニング行い、９，１０のクロックバッファで２１のブロック中のＦＦのタイミングのチューニング行い、１１，１２，１３クロックバッファで２２のブロック中のＦＦのタイミングのチューニング行い、１９，１９−２のクロックバッファで２４のブロックのタイミングのチューニングを行っている。これらのタイミングのチューニング例を一例として、図9にタイミングチャートを示す。
【００６７】
実際、２０，２１，２２，２３，２４のブロックは小さく分割されているので、内部のFFのクロックスキュータイミングは±３００ｐsのばらつきに抑える設計が可能である。
【００６８】
そして、２０，２１，２２，２３，２４はそれぞれ、図9(a)のように互いに５００PSのCLKのクロック入力端子からのデレーを持つように１，２，３，４，５，６のデメンジョン（ドライブ能力）をチューニングする事で、電源ON、OFFの過渡電流を連続にかつ、ブロック毎の電流の立ち上がりｔｒ（ｔｄ）の傾斜を小さくする設計が可能となる。図９(b)にそのようにブロックのタイミング調整をした場合の、総電流の様子を示すグラフを示す。又、従来のようにすべてのＦＦを±３００ＰＳのスキューの範囲のタイミングで調整した場合の電流のグラフを図１０に示す。今簡単のために、２０，２１，２２，２３，２４のブロック中のFFの数が同数とすると、それぞれのブロックで流れるピーク電流がP（mA）とすると、９−３の場合のピーク電流は、５×P（ｍＡ）となり、従来例に対して、５つのブロックに分割した場合、同じスキューの範囲でのチューニングでもｄｉ／ｄｔの値は、１／５程度となる。ただし、このように複数のブロックに分割した場合、２４のように他のブロックとのインタフェースを持たない独立した機能ブロックは、ブロック間のタイミングのチューニングを考える必要は無く、ＩＯとクロックとのＡＣスペック規定に従って、クロックのチューニングをすれば良い。
【００６９】
具体的には、2-3のCLKに対する２−５のSIG4INの入力信号のセットアップホールド規定、及び、２−９のSIG３OUTに対する出力遅延規定を調整すればよい。
【００７０】
そしてこのブロックは、他のブロックの配置場所を考慮した遅延条件を宛てて、そのブロック自体は、±３００PS（６００PSの範囲）のスキュー範囲でクロックの到達時間がばらつくように１９，１９−２クロックバッファのデメンジョンを調節する。
【００７１】
必要であれば、さらに異なったドライブ能力、遅延時間を持ったクロックバッファをブロック内に追加して調整する必要がある。（これは、他のブロックも同じである。）
それに対して、２０〜２３で構成される機能ブロックの場合には、ブロック間のデータインタフェースのタイミングの調整も、ＡＳＩＣの外部とのＩＯのタイミング以外に必要となる。
【００７２】
そのような部分は、タイミング調整が容易（クロックに対するセットアップホールド保証）となるように、２８，３８のＦＦ間、３０−３７のＦＦ間、２７−３２のＦＦ間、３３，３４のＦＦ間、３５−３６のＦＦ間のように間にゲート回路をおかず、直接ＦＦでデータを受けるようにする事で、タイミング調整を簡単にできるようにする事ができる。
【００７３】
そして、例えば２３のブロック自体は、２０，２２とのブロック間のACスペックを満足しつつ、かつ、２−７，２−８の出力端子に対する出力遅延（CLKに対する）等のACスペックをまんぞくしつつ、そのブロック内で±３００Psのスキューに収まるように、１４〜１７のクロックバッファのデレー値とドライブ能力値を最適計算して決めて配置する。
【００７４】
そのことは、他のブロックも同様の扱いでデレーのチューニングをすればよい。
【００７５】
２０のブロックは、２１、２３のブロック間のタイミングを考慮しつつ、２−１の入力端子のAC規定、即ち当該入力端子の入力信号のCLKに入力される個ロックに対するセットアップ、ホールドを守るように、かつ、２−６の出力端子に対する出力遅延（CLKに対する）等のACスペックをまんぞくしつつそのブロック内で±３００Psのスキューに収まるように、７〜８のクロックバッファのデレー値とドライブ能力値を最適計算して決めて配置する。
【００７６】
同様に、２１のブロックも同様である。
【００７７】
即ち、２０，２２とのブロック間のACスペックを満足しつつ、かつ、２−４の入力端子のAC規定、即ち当該入力端子の入力信号のCLKに入力されるクロックに対するセットアップ、ホールドを守るように、又、２−６の出力端子に対する出力遅延（CLKに対する）等のACスペックを満足しつつ、そのブロック内で±３００Psのスキューに収まるように、７〜８のクロックバッファのデレー値とドライブ能力値を最適計算して決めて配置する。
【００７８】
同様に、２２のブロックも同様である。
【００７９】
即ち、２１，２３とのブロック間のACスペックを満足しつつ、そのブロック内で±３００Psのスキューに収まるように、１１〜１３のクロックバッファのデレー値とドライブ能力値を最適計算して決めて配置する。
【００８０】
これらの計算は、当然図2のレイアウトのブロック図のレイアウトイメージを用い、回線距離、配線容量、配線インピーダンス、バッファの駆動能力、負荷の大きさ等を考慮してレイアウトしたときのタイミングがメットするようにチューニングされる。
【００８１】
このように構成することにより、電源配線上の電流の遅延時間が事実上無いとしてかつ、理想的電圧源が印加されていると考えると、回路を流れる電流が、従来手法であれば図１０に対して、今回の物であれば、図9(b)の様に電流ピークを小さくし、かつ立ち上がりｄｉ／ｄｔを小さくすることができる。
【００８２】
このようにしても、電源のレイアウトによっては、ｔｄ＜L√εｒ／Coの条件が見かけ上の配線長Ｌが増大すると生じて（L：配線長、Co：光速、εｒ：比誘電率、ｔｄ：電圧の立ち上がり時間）回路を分布定数的に扱う必要がでてくる場合が生じる。
【００８３】
この条件を超えると、不連続に突然ノイズが生じるため、これを緩和するために実効的なＬの長さを小さくする必要が生じる。
【００８４】
即ち、di/dtを小さくする必要はあるが、それが本質的なノイズの支配的な物理量ではなく、重要なのはｔｒである。即ち、ｔｒを小さくすることが重要である。
【００８５】
そのために、グローバルな電源配線を図３のように配置する。
【００８６】
詳細に関して説明する。
【００８７】
図２に対して、電源用入力端子と、電源のＰＡＤ、グローバルの電源配線、及び各ブロックへの電源供給のためのコンタクト等が、３−１〜３−１００で追加記述され、図３に示してある。
【００８８】
３−１，３−５はＩＣのチップの縦方向の対抗面にあるＶＤＤの電源の入力端子で、それぞれ、３−３と３−７の内部電源用ＰＡＤに接続されており、３−３と３−７はグローバルな電源ライン３−１９で相互に接続されそのラインと２０のブロックのＦＦやクロックバッファを構成する図示してないＭＯＳ ＦＥＴのＶＤＤ信号線と３−９，３−１０を通じてコンタクトがとられており、２１のブロックの図示してないＦＦやクロックバッファを構成するＭＯＳ ＦＥＴのＶＤＤ信号線と３−１１，３−１２，３−１３を通じてコンタクトがとられており、それぞれ＋の電源が供給される様に構成されている。
【００８９】
３−２，３−６はＩＣのチップの縦方向の対抗面にあるＧＮＤの電源の入力端子で、それぞれ、３−４と３−８の内部電源用ＰＡＤに接続されており、３−４と３−８はグローバルな電源ライン３−２０で相互に接続されそのラインと２０のブロックのＦＦやクロックバッファを構成する図示していないＭＯＳ ＦＥＴのＧＮＤ信号線と３−１４，３−１５を通じてコンタクトがとられており、２１のブロックの図示してないＦＦやクロックバッファを構成するＭＯＳ ＦＥＴのＶＤＤ信号線と３−１６，３−１７，３−１８を通じてコンタクトがとられておりそれぞれ−の電源が供給される様に構成されている。
【００９０】
同様に、３−２１，３−２５はＩＣのチップの縦方向の対抗面にあるＶＤＤの電源の入力端子で、それぞれ、３−２３と３−２７の内部電源用ＰＡＤに接続されており、３−２３と３−２７はグローバルな電源ライン３−３９で相互に接続されそのラインと２３のブロックのＦＦやクロックバッファを構成する図示してないＭＯＳ ＦＥＴのＶＤＤ信号線と３−２９，３−３０，３−３１を通じてコンタクトがとられており、２２のブロックの図示してないＦＦやクロックバッファを構成するＭＯＳ ＦＥＴのＶＤＤ信号線と３−３２，３−３３を通じてコンタクトがとられており、それぞれ＋の電源が供給される様に構成されている。
【００９１】
３−２２，３−２６はＩＣのチップの縦方向の対抗面にあるＧＮＤの電源の入力端子で、それぞれ、３−２４と３−２８の内部電源用ＰＡＤに接続されており、３−２４と３−２８はグローバルな電源ライン３−４０で相互に接続されそのラインと２３のブロックのＦＦやクロックバッファを構成する図示していないＭＯＳ ＦＥＴのＧＮＤ信号線と３−３４，３−３５，３−３６を通じてコンタクトがとられており、２３のブロックの図示してないＦＦやクロックバッファを構成するＭＯＳ ＦＥＴのＶＤＤ信号線と、３−３７，３−３８を通じてコンタクトがとられておりそれぞれ−の電源が供給される様に構成されている。
【００９２】
３−４１，３−４５はＩＣのチップの縦方向の対抗面にあるＶＤＤの電源の入力端子で、それぞれ、３−４３と３−４７の内部電源用ＰＡＤに接続されており、３−４３と３−４７はグローバルな電源ライン３−５９で相互に接続されそのラインと２３のブロックのＦＦやクロックバッファを構成する図示してないＭＯＳ ＦＥＴのＶＤＤ信号線と３−４９，３−５０，３−５１を通じてコンタクトがとられており、２４のブロックの図示してないＦＦやクロックバッファを構成するＭＯＳ ＦＥＴのＶＤＤ信号線と３−５２，３−５３を通じてコンタクトがとられており、それぞれ＋の電源が供給される様に構成されている。
【００９３】
３−４２，３−４６はＩＣのチップの縦方向の対抗面にあるＧＮＤの電源の入力端子で、それぞれ、３−４４と３−４８の内部電源用ＰＡＤに接続されており、３−４４と３−４８はグローバルな電源ライン３−６０で相互に接続されそのラインと２３のブロックのＦＦやクロックバッファを構成する図示していないＭＯＳ ＦＥＴのＧＮＤ信号線と３−５４，３−５５，３−５６を通じてコンタクトがとられており、２４のブロックの図示してないＦＦやクロックバッファを構成するＭＯＳ ＦＥＴのＶＤＤ信号線と、３−５７，３−５８を通じてコンタクトがとられておりそれぞれ−の電源が供給される様に構成されている。
【００９４】
３−６１，３−６５はＩＣのチップの横方向の対抗面にあるＶＤＤの電源の入力端子で、それぞれ、３−６３と３−６７の内部電源用ＰＡＤに接続されており、３−６３と３−６７はグローバルな電源ライン３−７９で相互に接続されそのラインと２０のブロックのＦＦやクロックバッファを構成する図示してないＭＯＳ ＦＥＴのＶＤＤ信号線と３−６９，３−７０を通じてコンタクトがとられており、２３のブロックの図示してないＦＦやクロックバッファを構成するＭＯＳ ＦＥＴのＶＤＤ信号線と３−７２，３−７３を通じてコンタクトがとられており、それぞれ＋の電源が供給される様に構成されている。
【００９５】
３−６２，３−６６はＩＣのチップの横方向の対抗面にあるＧＮＤの電源の入力端子で、それぞれ、３−６４と３−６８の内部電源用ＰＡＤに接続されており、３−６４と３−６８はグローバルな電源ライン３−８０で相互に接続されそのラインと２０のブロックのＦＦやクロックバッファを構成する図示していないＭＯＳ ＦＥＴのＧＮＤ信号線と３−７４，３−７５を通じてコンタクトがとられており、２３のブロックの図示してないＦＦやクロックバッファを構成するＭＯＳ ＦＥＴのＶＤＤ信号線と、３−７７，３−７８を通じてコンタクトがとられておりそれぞれ−の電源が供給される様に構成されている。
【００９６】
３−８１，３−８５はＩＣのチップの横方向の対抗面にあるＶＤＤの電源の入力端子で、それぞれ、３−８３と３−８７の内部電源用ＰＡＤに接続されており、３−８３と３−８７はグローバルな電源ライン３−９９で相互に接続されそのラインと２１のブロックのＦＦやクロックバッファを構成する図示してないＭＯＳ ＦＥＴのＶＤＤ信号線と３−８９を通じてコンタクトがとられており、２２のブロックの図示してないＦＦやクロックバッファを構成するＭＯＳ ＦＥＴのＶＤＤ信号線と３−９０を通じてコンタクトがとられており、２４のブロックの図示してないＦＦやクロックバッファを構成するＭＯＳ ＦＥＴのＶＤＤ信号線と３−９１を通じてコンタクトがとられており、それぞれ＋の電源が供給される様に構成されている。
【００９７】
３−８２，３−８６はＩＣのチップの横方向の対抗面にあるＧＮＤの電源の入力端子で、それぞれ、３−８４と３−８８の内部電源用ＰＡＤに接続されており、３−８４と３−８８はグローバルな電源ライン３−１００で相互に接続されそのラインと２１のブロックのＦＦやクロックバッファを構成する図示していないＭＯＳ ＦＥＴのＧＮＤ信号線と３−９４を通じてコンタクトがとられており、２２のブロックの図示してないＦＦやクロックバッファを構成するＭＯＳ ＦＥＴのＶＤＤ信号線と、３−９５を通じてコンタクトがとられており、２４のブロックの図示してないＦＦやクロックバッファを構成するＭＯＳ ＦＥＴのＶＤＤ信号線と、３−９６を通じてコンタクトがとられており、それぞれ−の電源が供給される様に構成されている。なお３−１，３−２，３−５，３−６，３−２１，３−２２，３−２５，３−２６，３−４１，３−４２，３−４５，３−４６，３−６１，３−６２，３−６５，３−６６，３−８１，３−８２，３−８５，３−８６は、リードフレーム等を通じて、電源に接続される入力端子である。
【００９８】
次に動作に関して説明する。
【００９９】
図４に簡単化した等価回路を示す。
【０１００】
４−１，４−２が、パッケージ外部に付加される外部電源で、４−１の−側が３−Ｘ２に接続され、＋側が３−Ｘ１に接続されている。
【０１０１】
同様に、４−２の−側が３−Ｘ６に接続され、＋側が３−Ｘ５に接続されている。この場合、Ｘは、０を含むMAX８までの正の偶数である。
【０１０２】
３−ＸＸの端子は、図３でいうところの、電源入力端子で、それは、通常ＱＦＰパッケージであればリードフレームであり、そのリードフレームのインピーダンスを、今は、４−１４，４−１５，４−１８，４−１の等価的なインダクタンス値Ｌと４−１６，４―１７，４−２０，４−２１の等価的抵抗値Ｒｉｎで表示してあり、３−Ｘ１に対して４−１４と４−１６が直列挿入されており、３−Ｘ２に対して４−１５と４−１７が直列挿入されており、３−Ｘ５に対して４−１８と４−２０が直列挿入されており、３−Ｘ６に対して４−１９と４−２１が直列挿入されている。
【０１０３】
４−１６と４−２０の間は、３−（Ｘ＋１）９のグローバル電源配線が接続され（Ｘ＝０のときは、３−１９のグローバルラインの意味）４−１７と４−２１の間には３−（Ｘ＋２）０のグローバル電源配線が接続されている。Ｘ＝０のときは、３−２０のグローバルラインの意味）３−（Ｘ＋１）９のグローバル電源配線と、３−（Ｘ＋２）０のグローバル電源配線の間にＡＳＩＣを構成するＦＦやクロックバッファの電源端子が接続されるが、過渡的な電流を考察するのに必要な等価回路としては、４−３，４−４や、４−５，４−６のＭＯＳＦＥＴからなる複数個のＣＭＯＳのインバータ回路と、そのドライブするゲートの入力容量、４−７，４−８，４−９，４−１０等を考えればよい。
【０１０４】
具体的にいえば、３−（Ｘ＋１）９のグローバル電源配線と、３−（Ｘ＋２）０のグローバル電源配線の間には、４−３のＰＣＨ  ＭＯＳＦＥＴと４−４のＮＣＨ  ＭＯＳＦＥＴで構成されたバッファが２０の中にＮ個ＦＦがあるとすると、クロックバッファも含めＮ個程度の等価バッファとして等価的に置き換えられ配置され、同時にそれが駆動する直列に接続された４−７と４−８の等価ゲート容量がそれぞれＮ個程度接続されていると考える事ができる。
【０１０５】
同様に、３−（Ｘ＋１）９のグローバル電源配線と、３−（Ｘ＋２）０のグローバル電源配線の間には、４−５のＰＣＨ  ＭＯＳＦＥＴと４−６のＮＣＨ  ＭＯＳＦＥＴで構成されたバッファが２３の中にＭ個ＦＦがあるとすると、Ｍ個程度の等価バッファとして等価的に置き換えられ配置され、同時にそれが駆動する直列に接続された４−７と４−８の等価ゲート容量がそれぞれＭ個接続されていると考える事ができる。
【０１０６】
４−３，４−４のＭＯＳ ＦＥＴのゲートは４−１１のクロックバッファの出力端子に接続され、その入力端子が４−１３のクロック入力端子ＣＬＫに接続されている。
【０１０７】
同様に、４−５，４−６のＭＯＳＦＥＴのゲートは、４−１２のクロックバッファの出力端子に接続され、その入力端子が４−１３のクロック入力端子ＣＬＫに接続されている。
【０１０８】
今、簡単のためにＮ＝Ｍとして、またＶＩＮ１＝ＶＩＮ２とする。
【０１０９】
４−１１のクロックバッファと４−１２のクロックバッファのデレー値が同じとすると、３−（Ｘ＋１）９のグローバル電源配線と、３−（Ｘ＋２）０のグローバル電源配線の間に配置されたＤＦＦはすべて同時にスイッチングする。その場合、ちょうど４４−３，４−４からなるインバータが反転するとき流れる電流×ＤＦＦの個数（Ｎ＋Ｍ）だけの電流が瞬間に流れる事になる。
【０１１０】
その場合、ＶＩＮ１から流れ込む電流４−１５と４−２から流れ込む電流４−１６とは逆方向に流れ、３−（Ｘ＋１）９のグローバル電源配線と、３−（Ｘ＋２）０のグローバル電源配線上で電流が０の地点４−１４で配線をきっても、回路的には同じ事となる。（また、逆方向の電流が流れることで、コモンモード的なノイズが抑えられる効果も生じる）
即ち実効的には、このように対向面の電源端子に電源を接続することで、大電流の流れる実効の配線長は、前記グローバル配線の全長の半分にまで減らす事も可能となる。もちろん、４−１１と４−１２のクロックバッファのデレー値が異なりかつ、ＮとＭの値のバランスが崩れる事で、実行長はＬ＞実効長＞Ｌ／２となるが、
ｔｄ＜L√εｒ／Co
のＬを小さくする効果は期待でき、ノイズの生じるスレッシュのtdの値を小さくする事が出来、同じtdであればよりノイズに対するマージンをとることができることになる効果がある。かつ、その配線につながる等価的負荷の数も、最もバランスがとれ小さくなる場合は（Ｎ＋Ｍ）／２となり、電流の立ち上がりの傾きを抑える効果も生じる。
【０１１１】
次に４−１１（実際には１と２の特性をあわせたもの）と、４−１２（１と５の特性をあわせたもの）のデレー値が異なり図１０のタイムチャートのような信号が２０と２３のブロックに入る場合を考えてみる。
【０１１２】
この場合、まず４−３，４−４のＭＯＳＦＥＴで象徴される２０のブロック中のＤＦＦが、クロックが立ち上がった後５００ＰＳでＯＮする。
【０１１３】
これらのＦＦはこの２０のブロックのスキューの分布に応じて過渡電流が４−３と４−４に象徴されるN組のＭＯＳ  ＦＥＴの貫通電流、あるいは、４−７，４−８の容量の充（放）電電流として、流れる。
【０１１４】
４−１１と４−１２によるデレーの差が無いと、電流は、ほとんどが４−１，４−２の電源からしか流れないが、本実施例のように、デレーの差があると、２０のブロックのFFが同時ONした瞬間、２３のブロックの４−９または、４−１０のどちらかの容量に蓄えられた電荷（４−７，４−６のFETの条件による）が、内部で、放電電流として流れるため、非常に急峻な過渡電流は、４−１５，４−１６の電流としては流れ無くなる。同時に、このことは、リードフレームには、非常に急峻なカウンセラーと電流を流さなくて済むため、リードフレーム分の配線長が短縮可能で、かつ全体として電流の立ち上がり時間tr も緩和する効果が生じる。
【０１１５】
同様に次のタイミングで２０のブロックに流れる過渡電流が無くなり、逆に２３のブロックのff等が同時スイッチングされるとき、４−６，４−７のM組のMOSの貫通電流、またはM個の４−９、あるいは４−１０の容量の充電の場合にも、２０のブロックの４−７，４−８の容量（勿論N組の）に影響されｔｒの立ち上がりが緩和される。
【０１１６】
なおこのような、電源配線は、理論的には1対あれば電源供給が可能であるが、実際には０を含む0〜８の偶数をXに割り当てた図3のように、複数の電源ペアーラインを互いに平行及び垂直方向に複数配置することで、なおいっそう過渡電流を分散させる事が可能となる。
【０１１７】
それらの電源は、階層を分離して接続する事も可能であるし、同一階層に配置した場合も、本実施形に含む物とする。
【０１１８】
第2の実施例
QFP構造の２５６PINのASICについて説明する。図1５、図1６に関係する図を示す。図1５はＱＦＰの外形図の見取り図である。
【０１１９】
このようなパッケージの外周は、２５ｍｍ×２５ｍｍぐらいあり、内部におくｃｈｉｐのチップサイズも通常、５ｍｍ２程度、またはそれ以上ある。
【０１２０】
このような構造のVDDから図１６の４−１，４−２，４−３の入力PAD、内部ロジック、出力PADにいたる引きまわれる配線長は、５ｍｍから１５ｍｍぐらいあり、等価回路的に考えても、少なくともASIC上の配線だけでも５ｍｍ以上ある。
【０１２１】
また、同時に、ＶＳＳから４−１，４−２，４−３の入力PAD、内部ロジック、出力PADにいたる内部に引き回される配線長も同等あると考えられる。
【０１２２】
このような条件で、ＡＳＩＣのクロックスキューの調整を、±３００ＰＳ程度に絞ると、部分的には立ち上がりが１５０ＰＳ程度又はそれ以下〜２５０ＰＳ程度の条件が出来てしまう可能性があり、事実そのレベルのスキューで不要輻射がでる事が確認されている。
【０１２３】
レイアウト条件においては、ｄｅｓｉｇｎ  ｗａｖｅ  magazine  200211月号  P１４３に紹介されているように、
ｔｄ＝L√εｒ／Co
（L：配線長、Co：光速、εｒ：比誘電率、ｔｄ：電圧の立ち上がり時間）
の条件より立ち上がりtdが厳しくなると、回路を分布定数的に扱う必要がでてくることが知られている。
【０１２４】
このことは、このぐらいの急峻な信号の立ち上がりが生じると、回路定数が変わってしまい、分布定数で扱う必要のある領域となってしまい、それによって、回路から不要輻射が当然増加してしまうことが分かっている。
【０１２５】
例えば、tr＝0.2nsの立ち上がりでは、εｒ＝3.9のASICのSiO2上では、Lが６ｍｍ以上あると、分布定数で扱わねばならぬ領域に入ることがわかるが、このことは、このレベルのスキューの範囲では、チップサイズが１０ｍｍ２程度が普通のASICにおいては、容易に不要輻射が生じてしまう可能性があることが、推察されるし、実際起こっている。
【０１２６】
この場合、その不要輻射の信号が、VDD，VSSラインに乗り、それが、４−３の出力PADの電源をふらし、結果としてその変位が４−３の出力PADが出力する出力信号にクロックによる遷移実施時の不要輻射信号が、重畳されたり、直接空間への輻射として外部に出力されてしまう原因となる。
【０１２７】
このため、このような４−２の内部ロジックを、第一の実施例のように、レイアウト時にタイミング管理して、スキューを十分大きく広げることにより、（ｔｄ＞L√εｒ／Coとなるような条件で）不要輻射源を消す事が可能となる。なお、このような不要輻射が良く起こるのは、通常のＡＳＩＣで(0.35uルールレベル)、通常のゲートの充放電による過渡電流と、貫通電流の和でこのような輻射が生じる可能性があり、そのような場合でもこの対策は非常に有効である。又、周波数的にも、１０MHZ〜５００MHZの範囲で動作するASICに特に有効である。これ以上の周波数の場合は、十分なスキューを取る余裕がなくなるため、このような手法以外で不要輻射対策をとる必要がある。１０MHZ以下の周波数でもスキューをきつくするようにチューニングする現代のツールを用いた場合、有効となる。この場合、個別のブロックでの電流のtr（ｔｒ＝ｔｄ）は、全ての分割したブロックが生成する個別の電流の立ち上がり毎の立ち上がり時間のtrも500nsec以上とする事で、Lは、１５ｍｍまでは、不要輻射は生じなくなる。
【０１２８】
実施形１での対策で、実際のASICではチップ上の実効の電源配線長もほぼ半減するレベルまでくると考えられる結果がえられており、通常実用に供する１０ｍｍ角までのASICで、１０ｍｍ程度のリードフレームの配線で引き回されるQFPでも上記原因での不要輻射は抑える事が可能となる。
【０１２９】
同時に、リードフレーム長が長い場合、その電源に供するリードフレームの材質のみ又は、リードフレーム全体をFeのようなインダクタンスの大きな物を用いる事により、前記電流の立ち上がりｔｒを小さくする事が可能となり、不要輻射を抑える効果が大きくなる。〔リードフレームの特性は図１４参照〕
具体的には、Cuのリードフレームに変えて、Feのリードフレームを使うか、電源の端子のみCuのリードフレームにFeのメッキを付加することも、効果がある。
【０１３０】
これは、Cuに炊いて、Feのインダクタンスが、３〜４倍にもなり、感光体面と電流によるこのインダクタンスでのLdi/dtの効果で電流の立ち上がりが緩やかになり、ｔｒが大きくなるためである。
【０１３１】
次に、第３の実施例について説明する。
【０１３２】
図11に第３の実施例を示す。
【０１３３】
１１−１〜１１−５がPCH  MOS FETによって形成されるMOS容量で、１１−６〜１１−１０がNCH  MOS FETによって形成されるMOS容量で、１１−１と１１−６、１１−２と１１−７、１１−３と１１−８、１１−４と１１−９、１１−５と１１−１０がペアーとなり、それぞれ、２０，２１，２２，２３，２４のブロックに供給されるVDD，GND間に接続されている。
【０１３４】
これらのペアーは、それぞれ、図2の、２−３４，２−３３，２−３２，２−３１，２−３０の領域のゲートを形成するためのMOSFETを容量にして、用いている。
【０１３５】
個別のMOSFETは、PCH  MOSは、ゲートとソースがVDDに接続され、ドレインがVSSに接続される構造になり、NCHMOSは、ゲートとソースがVSSに接続され、ドレインがVDDに接続される構造となっている。
【０１３６】
このように構成することで、ブロック毎に分けて電源に容量を付加することが出来、各ブロックに流れる過渡電流のピークを制限し、電流の立ち上がりを遅くする事が可能となる。また、これらのＭＯＳＦＥＴは、２−３４，２−３３，２−３２，２−３１，２−３０の領域外でも、シーオブゲート構造は、配線領域にあるＭＯＳを用いて、配線領域に均一にＭＯＳ容量を付加することができる。
【０１３７】
又、図11は、図1に対してクロックの構造が異なっており、２４のブロックに入るクロックが２−３のＣＬＫとは別の独立なクロックとなっており、６の入力の接続が異なっている。
【０１３８】
６の入力は、１１−１のＯＲ回路の出力端子に接続され、１１−１の一方の入力端子１１−２は、外部のＨＷＲＸ信号に接続され、他方の入力端子１１−３は、外部のＣＳＸ信号に接続されている。
【０１３９】
次に動作について説明する。
【０１４０】
ＣＰＵは、図11のＡＳＩＣに対してＨＷＲＸ，ＣＳＸに当該ＡＳＩＣの動作直前に２２−５の端子にあらかじめ値を設定しておき、２４のブロックのレジスタに図１２の信号を加えて、４１，４２のレジスタに値を書いておく。
【０１４１】
そして、図11の全体回路が動作中は、２４のクロックは通常書き換えない。
【０１４２】
時には、周期的に書き換える場合もあるが、その場合には、図１２の信号が、ＣＬＫのクロックの倍以上の周期で（8倍から１６倍が多い）ＣＰＵが信号を生成し、データを書き換えることも可能である。
【０１４３】
このようなブロックと、電源が接続している２１，２２，２３のブロックは、２４がアクセスされるクロックのスキュータイミングが同じであっても、第一の実施例と同じ様に２１，２２，２３のクロックが入るタイミングでもほとんどのタイミングでクロックはでないので、第一の実施例と同じように、２４のブロック中の４４−９，４４−１０の容量分で２１，２２，２３のブロックの電流の立ち上がり時電荷が補充され、リードフレームに流れる電流のｔｒの値を抑える事が可能となる効果が生じる。特に、複数のクロック間のクロック関係が完全な非同期の場合、より効果がある。
【０１４４】
次に第４の実施例について、説明する。
【０１４５】
図13に第５の実施例の複写機のブロック図を示す。
【０１４６】
複写機１３−１は、通常、スキャナー、プリンターより構成され、外部の人間のキー操作で、圧板上の被複写情報が、転写媒体上にコピーされるようにスキャナー、プリンタに備えられたモータが紙等の媒体を搬送しながら、媒体の位置を検出するセンサーで位置情報を検出して、媒体の位置を正確に把握して情報をコピーするように動作するが、この一般的な動作に関しては公知なので省略する。
【０１４７】
このような複写機で、例えば、ＡＳＩＣ１３−４のモータ制御用ＡＳＩＣは、本特許の構成で作られた不要輻射対策の技術を用いていて、１３−３の基板上に実装され、モータドライバの実装された１３−２とは別基板で１３−１の離れた実装領域の確保できる場所に格納されている。
【０１４８】
１３−２の基板上にはモータドライバが具備されており、その基板は例えばモータの実装される排紙部近くに置かれている。そのドライバーの相信号入力端子が１６−６の信号線を通じて、１３−１０のバッファを介して１３−４のＡＳＩＣのクロック出力端子に接続されている。１３−７は、ドライバの制御信号（レベルでの信号）を渡す信号線とする。
【０１４９】
具体的には、１３−６は、１３−２の第2の基板上のバッファ１３−１０の入力端子に接続され、その出力端子が１３−９のモータドライバの（電源の接続は、図示していない部分でＧＮＤ間、ＶＤＤ間で接続されている）又、１３−４の制御出力端子が、１３−５のバッファの入力端子に接続され、その出力端子が図示されていない１３−１の本体の操作部のモニター表示回路の制御信号入力端子に接続されている。同時に、１３−１の本体の操作部のプリント動作スタート信号が、１３−８を介して１３−４に接続されている構造を、例として説明する。
【０１５０】
次に動作に関して説明する。
【０１５１】
今１３−１の本体の操作部のプリント動作スタート信号情報を、第一の基板に構成された１３−４のＡＳＩＣが、１３−８の信号線を通じて検出して、それに対応した制御情報を１３−６，１３−７を用いて１３−９のモータドライバに送出する。
【０１５２】
同時に、１３−４は、１３−５のバッファを通じて、モータのスタート信号が送出された事を、図示していない本体の制御回路に返すように動作する。
【０１５３】
このような構成は、通常、ＩＯ部と内部電源分離構造を持つ、２電源方式のＡＳＩＣであれば問題なく構成可能であるが、単一電源構造で、大規模ＡＳＩＣ（１０万ゲート以上）の場合、第一、第二、第三の実施例のような工夫が無ければ、放射ノイズが大きくなり、ノイズ対策が困難となり、通常、基板をまたいでの信号のやり取りの場合、同一基板上に１３−５の様なバッファや、トランジスタ等の信号変換回路を設けてノイズ成分をカットオフしたりして、ノイズ対策を行っている。
【０１５４】
それに対して、本クレームのように同じ電源配線間にクロックスキューの異なるブロックを分散させたり、ＡＳＩＣ内部に、ゲートを構成するＭＯＳ  ＦＥＴ等で容量を付加することで、このノイズ発生源を消滅させる事が出来、１３−６，１３−７のように、同一基板上にバッファや、トランジスタ等の信号変換回路なしで、不要輻射を生じさせず、基板を跨ぐ配線接続が可能となる。なお、上記のように、ＩＯと内部電源を別構成にしているＡＳＩＣにおいても、内部の回路で電源部にノイズが乗り、内部ゲートのスレッシュホールド電圧が変動する事で、ＡＳＩＣで生成するクロック生成回路のクロックの出力クロックに微妙なジッタが出るような場合、例えばそれが、ＣＣＤの駆動回路等だとすると、クロックにジッタが乗ることで、画像にノイズ成分が乗ってしまう問題がある。
【０１５５】
このような場合も、同じ電源配線間にクロックスキューの異なるブロックを分散させたり内部のブロックの電源間に容量を分散させて付加することは、非常に効果が生じる。
【図面の簡単な説明】
【０１５６】
【図１】第一の実施例を説明する図
【図２】第一の実施例のレイアウトイメージ
【図３】第一の実施例の電源配線構造を示す図
【図４】第一の実施例の等価回路
【図５】実施例の効果を説明する図
【図６】DFFの詳細説明図
【図７】インバータの詳細説明図
【図８】DFFの貫通電流として流れる電流を説明する図
【図９】ブロック毎に流れる電流と、全体電流を示す図
【図１０】ブロック間のタイミングのずれを説明するタイムチャート
【図１１】第三の実施例を示す図
【図１２】第2のクロックを示す図
【図１３】第４の実施例を示す図
【図１４】リードフレームの等価回路及び物理定数を示す図
【図１５】ＱＦＰの外形図の見取り図
【図１６】ＡＳＩＣの電源構成とインターフェイを示す図
【符号の説明】
【０１５７】
１−６  グローバルバッファ
２５−４２  DFF
７−１９  クロックバッファ
２−１１〜２−２１  IOパッド
VDD，VDDINα  ＋電源（端子）
VSS，VSSINα  −電源（端子）
１４−１  リードフレームの等価回路
６−１，６−２  インバータ
７−１，７−２  MOSFET
１１−１  ORのゲート回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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