(57)【要約】      （修正有）【課題】高周波帯域で使用されるデバイスにおいても、小型でかつノイズの影響が少なく、信頼性の高い半導体装置、容易に作業性よく高精度のテストが可能であり、信号の訛りもなく良品率の高い半導体装置を提供する。【解決手段】絶縁層を介して積層された複数の導電体層を内部に有するとともに、少なくとも１つの半導体集積回路１２を搭載する基板１１であって、前記半導体集積回路に接続された第１の電極端子１３と、前記基板の上層に配される上部基板２１の端子２４と接続される第２の電極端子１４と、前記第１および第２の電極端子の外周の少なくとも一部に、前記上部基板の外縁よりも外側に位置する第３の電極端子１５とを具備している。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁層を介して積層された複数の導電体層を内部に有するとともに、少なくとも１つの半導体集積回路を搭載する基板であって、
前記半導体集積回路に接続された第１の電極端子と、
前記基板の上層に配される上部基板の端子と接続される第２の電極端子と、
前記第１および第２の電極端子の外周の少なくとも一部に、前記上部基板の外縁よりも外側に位置する第３の電極端子とを具備した基板。
【請求項２】
請求項１に記載の基板であって、
前記第１乃至第３の電極端子形成面と、相対向する面に、
前記基板の下層に配される下部基板または実装基板と接続するための第４の接続端子を具備した基板。
【請求項３】
請求項２に記載の基板であって、
前記４の接続端子は、半田ボールである基板。
【請求項４】
第１の半導体集積回路の搭載された基板上に、
第２の半導体集積回路の搭載された上部基板を積層した積層型の半導体装置であって、
前記基板は、前記第１の半導体集積回路を搭載するように構成され、絶縁層を介して積層された複数の導電体層を内部に有するとともに、
前記第１の半導体集積回路に接続された第１の電極端子と、
上層に配される上部基板の端子と接続される第２の電極端子と、
前記第１および第２の電極端子の外周の少なくとも一部に、前記上部基板の外縁よりも外側に位置する第３の電極端子とを具備し、
前記上部基板は、前記第２の電極端子を介して前記基板の前記第３の電極端子に電気的に接続された半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記第１乃至第３の電極端子形成面と、相対向する面に、
前記基板の下層に配される下部基板または、実装基板と、接続するための第４の接続端子を具備した半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記第４の接続端子は、半田ボールである半導体装置。
【請求項７】
請求項５に記載の半導体装置であって、
前記３の電極端子に、電子部品が搭載された半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記電子部品はフィルタである半導体装置。
【請求項９】
請求項７に記載の半導体装置であって、
前記電子部品はバイパスコンデンサである半導体装置。
【請求項１０】
請求項７に記載の半導体装置であって、
前記電子部品は増幅回路である半導体装置。
【請求項１１】
請求項４乃至１０のいずれかに記載の半導体装置であって、
前記第３の接続端子は前記基板の最表層の導電体層よりも下層に位置する導電体層で構成され、前記第３の接続端子の周囲が、前記基板を構成する絶縁性基板で囲まれた半導体装置。
【請求項１２】
請求項４乃至１０のいずれかに記載の半導体装置であって、
前記第３の電極端子は、前記基板の周縁部全体にわたって一列に形成された電極パッドである半導体装置。
【請求項１３】
請求項１２に記載の半導体装置であって、
前記第３の電極端子は、前記第２の接続端子よりも狭ピッチの部分を有する半導体装置。
【請求項１４】
請求項１２に記載の半導体装置であって、
前記第３の電極端子は、複数ピッチにわたって一体的に接続された領域を有する半導体装置。
【請求項１５】
請求項４乃至１４のいずれかに記載の半導体装置であって、
前記第３の電極端子は、外部接続端子と非接続の検査用端子を含む半導体装置。
【請求項１６】
絶縁層を介して積層された複数の導電体層を内部に有するとともに、少なくとも１つの第１の半導体集積回路を搭載するように構成され、
前記第１の半導体集積回路に接続された第１の電極端子と、
上層に配される上部基板の端子と接続される第２の電極端子と、
前記第１および第２の電極端子の外周の少なくとも一部に、前記上部基板の外縁よりも外側に位置する第３の電極端子とを具備した第１の基板を用意する工程と、
前記基板の前記第３の電極端子にプローブを当接せしめ、前記第１の半導体集積回路の搭載された前記第１の基板を検査する工程とを含む半導体装置の検査方法。
【請求項１７】
絶縁層を介して積層された複数の導電体層を内部に有するとともに、少なくとも１つの第１の半導体集積回路を搭載するように構成され、
前記第１の半導体集積回路に接続された第１の電極端子と、
上層に配される上部基板の端子と接続される第２の電極端子と、
前記第１および第２の電極端子の外周の少なくとも一部に、前記上部基板の外縁よりも外側に位置する第３の電極端子とを具備した基板を用意する工程と、
前記基板の前記第１の電極端子を介して前記第１の半導体集積回路を接続する工程と、
第２の半導体集積回路の搭載された上部基板を前記第２の電極端子に仮接続する工程と、
前記第１の基板の前記第３の電極端子にプローブを当接せしめることにより、前記第２の半導体集積回路の搭載された前記基板を検査する工程と、
前記検査する工程で、合格であると判断された前記第１の基板の、前記第２の電極端子を介して電気的に接続されるように第２の半導体集積回路装置を搭載した上部基板を本接続する工程とを含む半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法であって、
さらに前記第３の電極端子を用いて、前記第１の基板と上部基板との間の信号を測定する工程を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板、これを用いた半導体装置、半導体装置の検査方法および半導体装置の製造方法に係り、特に基板の端子配置に関する。
【背景技術】
【０００２】
電子部品の小型化への要求に伴い、半導体集積回路や回路部品を搭載した半導体装置においては、多数の集積回路チップや回路部品を搭載する必要があり、配線スペースや、実装スペースの有効活用化への要求が高まっている。
【０００３】
そこで例えば、機能あるいはメモリ容量あたりの実装面積を低減した上で、積層後の良品率を向上するようにした積層半導体装置が提案されている（特許文献１）。
この積層半導体装置では、基板の主面の端部に沿ってボンディングパッドが設けられた第１の基板の主面に、第１のボンディングパッドが露出するように半導体チップをフェイスダウンで載置し、この第１のボンディングパッドを用いてテストを行い、この半導体装置の良品を選別すると共に、さらに同様にして形成された第２のボンディングパッドを有する第２の半導体チップを搭載した第２の基板を、前記第１の基板上に、第１のボンディングパッドが露出するように載置し、これら第１および第２のボンディングパッドを用いて第１および第２の半導体チップを外部接続している。
【０００４】
このような積層半導体装置では、さらなる高集積化が進むにつれて、ピン数の増大は進む一方であり、相互接続に必要な端子数も増大しており、これら第１および第２のボンディングパッドのみでは接続が不可能であり、基板同士を面接触により接続するいわゆる半田ボールを用いた表面実装が提案されている。
例えば、図１１に示すように、実装基板上で平置きして形成されていたＳｏＣ１０１０と、メモリ装置１０２０とを、図１２に示すように、積層して形成したいわゆるパッケージオンパッケージ（ＰｏＰ）が提案されている。
【０００５】
このような積層半導体装置では、実装面積の削減をはかることができ、信号の配線長が低減される分、信号配線容量の低減を図ることができ、ノイズの削減を図ることが可能となる。
【０００６】
近年、複雑な機能マクロを一つのＬＳＩに集積するシステムオンチップ（ＳｏＣ）と呼ばれるシステム設計が進展してきている。ここで、「機能マクロ」とは、主に、ＬＳＩの機能設計の段階で使用される概念であり、所定の機能を実現するための一群の回路の集まりを一つのセル（ブロック）として認識したものであり、一般に、ＩＰ（設計資産）化されてライブラリーに登録されている。このように高集積化されたＬＳＩを用いて積層半導体装置を形成する場合には、特に第１の基板に搭載された第１の半導体チップと、第２の基板に搭載された第２の半導体チップとの相互接続が必要となるが、第１または第２の基板を介して相互接続すると、信号測定ができないという問題があった。
【０００７】
特に、１００ＭＨｚ以上の周波数帯域で用いるような高周波ＬＳＩを用いたシステムオンチップにおいては、高速であって波形訛に対してシビアなものであり、基板上の配線長や、テスト回路への配線長に起因する遅延だけでなく、電極パッドなどの接続端子による減衰やマッチングの問題も深刻であり、配線長はなるべく短くし、配線容量を小さくするための工夫がなされている。このような状況の中で、基板の小型化薄型化をはじめ、ピン数の低減あるいは導電体層の層数低減も大きな問題となっている。
【０００８】
さらにまた、フィルタ部品や、バイパスコンデンサなどを搭載する必要がある場合も多いが、実装基板上にこれらの外付け部品を搭載した場合は、配線長の長さに起因する配線抵抗が深刻な問題となる。
このように、特に、半導体集積回路チップを積層構造で搭載する基板においては、配線の引き回しをなるべく少なくすると共に、配線自体に起因するインピーダンスの低減をはかる必要があった。
【０００９】
また、機能マクロの各々は、回路規模、回路の性質や動作等が異なり、テストに必要なテストパターン数が異なることから、ＬＳＩテスタの負担が重く、したがって、各機能マクロのテストを効率的に行うことは、重要な課題となっている。
【００１０】
このように、機能マクロのテストを効率的に行うことも重要な課題のひとつであった。図１２に示した従来の積層半導体装置では、第２の半導体チップは第２の基板および第１の基板を通って外部接続されるため、そのことがネックとなって、他の機能マクロを含めたＬＳＩ全体のテスト効率が低下することがある。
【００１１】
【特許文献１】特開２００５−３０２８７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は前記実情に鑑みてなされたもので、高周波帯域で使用されるデバイスにおいても、小型でかつノイズの影響が少なく、信頼性の高い半導体装置を提供することを目的とする。
また、本発明は、容易に作業性よく高精度のテストが可能であり、信号の訛りもなく良品率の高い半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
そこで本発明の基板は、絶縁層を介して積層された複数の導電体層を内部に有するとともに、少なくとも１つの半導体集積回路を搭載する基板であって、前記半導体集積回路に接続された第１の電極端子と、前記基板の上層に配される上部基板の端子と接続される第２の電極端子と、前記第１および第２の電極端子の外周の少なくとも一部に、前記上部基板の外縁よりも外側に位置する第３の電極端子とを具備したことを特徴とする。
この構成によれば、上部基板との積層後も露出する第３の電極端子を用いてテストを行うこともでき、配線長を短縮することができるため、余計な配線容量の増大を防止し、信頼性の高い半導体装置を提供することが可能となる。また、高精度の検査工程を実施した後、良品のみを実装するようにすれば、製造歩留まりが大幅に向上する。
また本発明の半導体装置は、第１の半導体集積回路の搭載された基板上に、第２の半導体集積回路の搭載された上部基板を積層した積層型の半導体装置であって、前記基板は、前記第１の半導体集積回路を搭載するように構成され、絶縁層を介して積層された複数の導電体層を内部に有するとともに、前記第１の半導体集積回路に接続された第１の電極端子と、上層に配される上部基板の端子と接続される第２の電極端子と、前記第１および第２の電極端子の外周の少なくとも一部に、前記上部基板の外縁よりも外側に位置する第３の電極端子とを具備し、前記上部基板は、前記第２の電極端子を介して前記基板の前記第３の電極端子に電気的に接続されたことを特徴とする。
この構成によれば、第３の電極端子が、上部基板よりも外側に配されており、基板および実装基板を介することなく、この第３の電極端子を用いて容易に検査を行うことができ、高周波帯域においてもノイズのない高精度の信号検出が実現され、検査精度の向上を図ることが可能である。
また、本発明の半導体装置の検査方法は、前記基板の前記第３の電極端子にプローブを当接せしめ、前記第１の半導体集積回路の搭載された前記基板をテストすることによって、基板を介して出力される信号特性を検査する。
また本発明の半導体装置の製造方法は、第２の半導体集積回路の搭載された上部基板を、第１の半導体集積回路の搭載された基板の第２の電極端子に仮接続する工程と、前記第１の基板の前記第３の電極端子にプローブを当接せしめることにより、前記第２の半導体集積回路の搭載された前記基板を検査する工程と、前記検査する工程で、合格であると判断された前記上部基板の、前記第２の電極端子を介して電気的に接続されるように第２の半導体集積回路装置を搭載した上部基板を本接続する工程とを含む。
この構成によれば、実際に積層した状態で基板を介して出力される信号特性を検出することにより、高精度の信号出力を得ることができる検査工程を実施し、合格であると判断されたもののみを実装している。従って、不必要に不良品を出すこともなく、高精度の信号特性テストを実施することができるため、高精度の検査結果に基づいた実装が可能となり、歩留まりの向上をはかることができる。
【発明の効果】
【００１４】
本発明によれば、特に高周波帯域で使用される積層型半導体装置において、検査を容易かつ高精度にすることが可能となる。また実装面積の削減をはかるとともに、信号配線容量の低減を図り、ノイズの削減をはかることが可能となる。
例えばマルチキャリア信号の信号処理をはじめ、高周波信号の信号処理を行うように構成された半導体集積回路の搭載された複数の基板（基板および上部基板）を、積層して半導体装置を形成するに際し、ピン数が多い場合であっても、実装面積の増大を招くことなく、基板（基板および上部基板）の厚さ方向の距離の増大による、インダクタンスの増大も最小限に抑えることができる。
【発明を実施するための最良の形態】
【００１５】
以下本発明の実施の形態について図面を参照しつつ詳細に説明する。
（実施の形態１）
本実施の形態１の半導体集積回路装置では、図１に断面図を示すように、ＳｏＣ（システムオンチップ）と呼ばれる、機能マクロを集積化した第１の半導体集積回路チップ１２を、３層の配線パターンを備えた積層基板からなる第１の基板１１上に搭載した第１のモジュール１０上に、メモリを構成する第２の半導体集積回路チップ２２を第２の基板(上部基板)２１上に搭載した第２のモジュール２０を積層し、積層構造の回路モジュール２００を構成するもので、第１のモジュール１０の第１の基板の外周に、第２の基板の外縁よりも外側に露出する第３の電極端子１５を具備し、この第３の電極端子１５を、検査用のプローブのための端子として用い、最終的には、この第３の電極端子１５にフィルタやバイパスコンデンサなどの外付け部品３０ａ（図４（ａ）参照）などを搭載し得るようにしたことを特徴とする。
【００１６】
図２（ａ）はこの第１のモジュール１０を示す要部説明図であり、図２（ｂ）は第１のモジュール１０の第１の基板を示す上面図である。ここで第１の基板は、絶縁層１１Ｔを介して積層された第１乃至第３の導電体層１１ａ乃至１１ｃを有し、各導電体層がビアコンタクトＨを介して所望の回路を構成するように接続されて形成されている。
【００１７】
この第１の基板は通常は導電体層からなる配線パターンを形成したフィルムキャリアを、絶縁性接着剤を介して積層して形成したもので、各導電体層はビアコンタクトＨを介して相互に接続されるとともに、上方の最表面にはビアコンタクトＨを介してアルミニウムパッドからなる第１乃至第３の電極端子１３，１４，１５上が導出されている。ここでは、フィルムキャリアと絶縁性接着剤とを、絶縁層１１Ｔとして表示している。一方、下方の最表面には同様にビアコンタクトＨを介して、半田ボールからなる第４の接続端子１６が導出されており、実装基板１００に接続されている。ここでは、実装基板１００の配線パターン（図示していないが）に熱圧着により接続されている。
【００１８】
ここで第１の基板１０の最表面には、および表面側には第１の半導体集積回路チップ１２を搭載する第１の電極端子１３と、上部の第２のモジュール２０の電極端子に接続される第２の電極端子１４と、さらにこの外側に、これらの回路とは独立して形成された第３の電極端子１５とが形成されている。この第３の電極端子１５は上部基板の外縁Ｒ０に相当する領域よりも外側に配されている。一方、この第１の基板の裏面側には、前記導電体層１１ａに接続するパッド１７に接続するように形成された半田ボールからなる第４の接続端子１６が設けられ、これが実装基板１００との接続を実現するように構成されている。第１の半導体集積回路チップ１２は第１の電極端子１３に対してフェイスダウンで接続されており、熱硬化性樹脂１８で覆われている。
【００１９】
また第２の基板も前記第１の基板と同様に積層基板で構成されているが、第２の基板２１も同様に、絶縁層を介して積層された複数層の導電体層を有し、各導電体層がビアコンタクトＨを介して所望の回路を構成するように接続されて形成されている。表面側には第２の半導体集積回路チップ２２を搭載するパッドが設けられボンディングワイヤ２３を介してワイヤボンディングにより接続されており、ビアコンタクトを介して裏面側の電極端子２４に接続されている。この電極端子２４は、下部に位置する第１のモジュール１０の第２の電極端子１４に接続されている。なおここで第３の電極端子１５は、フィルタやバイパスコンデンサなどの電子部品（図４の３０ａ、３０ｂ、３０ｃなど）を接続する外部接続端子とオープンのまま非接続の検査用端子すなわち、非接続で放置されている端子を含む。
【００２０】
次にこの半導体モジュールの製造工程について図３を参照しつつ説明する。
まず、第１および第２のモジュールを形成する(ステップＳ１、ステップＳ２)。
そして、第１のモジュール上に第２のモジュールを載置し、仮止めを行う(ステップＳ３)。
この後、第３の電極端子１５に検査用プローブを充て、信号特性などのテストを行う(ステップＳ４)。
このテストで合格であるか否かを判断する(ステップＳ５)。
この判断ステップＳ５で合格であると判断されると、半田溶融温度まで加熱し、第１のモジュール１０上に第２のモジュール２０を固着する(ステップＳ６)。
そしてさらに、図４（ａ）および（ｂ）に示すように、第３の電極端子１５を用いてフィルタ３０ａおよびバイパスコンデンサ３０ｂ、増幅器３０ｃを固着する(ステップＳ７)。
このようにして形成された回路モジュール２００を実装基板１００上に載置し、半田ボールを介して固着する(ステップＳ８)。
一方テストで不合格であると判断されると、第２のモジュールを廃棄する(ステップＳ9)。
【００２１】
なお、上記方法では、第１および第２のモジュール１０，２０の固着およびフィルタ３０ａおよびバイパスコンデンサ３０ｂ、増幅器３０ｃの固着は同一の加熱工程を利用して実施するようにしてもよい。
【００２２】
このように、第２のモジュールの出力をそのまま第１のモジュールから第３の電極端子を介して取り出し、特性テストを行うようにしているため、不要な配線容量をもつことなく、そのままの信号状況を検出することができ、高精度のテストが可能となる。また、第１および第２のモジュールを固着する前に不良の検出を行うことができるため、第１のモジュールはそのまま使用でき、製造歩留まりが向上する。第２のモジュールの積層に先立ち、まず第１のモジュールを検査するようにしてもよい。
【００２３】
ここで図５（ａ）および（ｂ）に本発明と比較例の回路モジュールの比較を示す。本発明の回路モジュールは図５（ａ）に示すように、上層の第２のモジュールとの接続用の端子としての第２の電極端子の外側すなわち外周ランドに第３の電極端子を配置し、これを第２のモジュール用の取り出し端子、あるいは検査用の端子とすることにより、信号配線を短くすることができる。つまり図５（ｂ）に示す比較例の場合には第３の電極端子が無く、第１の基板の第４の接続端子１６を介して実装基板１００に接続し、この実装基板１００上で検査プローブを当てるという方法がとられている（図５（ｂ）において右側に位置する第４の接続端子１６にもパッド１７が接続され上層の第２の半導体集積回路装置と電気的に接続されている）。これに対し、本発明の場合は、信号配線を極めて短縮することができる。またフィルタやバイパスコンデンサなどの電子部品の実装も従来は実装基板１００で行われており、メモリを搭載する第２のモジュール２０からの配線長が長くなり、ノイズの原因となっていたのに対し、第１の基板上の第３の電極端子を介して接続できるため、実装基板からのノイズなどの影響も回避することができる。
なお、前記実施の形態において第４の接続端子は、半田ボールで構成したが、半田ボールに限定されることなく、バンプを用いたり、あるいは異方性導電膜を用いて下部基板と接続することも可能である。
【００２４】
（実施の形態２）
次に本発明の実施の形態２について説明する。
本実施の形態２では、前記実施の形態１において図５（ａ）に示した、第３の電極端子１５に相当する部分の端子構造について説明する。前記実施の形態１において第１の基板１１では最表層に第１乃至第３の電極端子を形成したが、本実施の形態の第１の基板では、図６（ｂ）に示すように、第３の電極端子１５Ｓを凹部内に露出する第２の導電体層１１ｂで構成したものである。すなわち、本実施の形態では、第１の基板に相当する基板の第３層配線を構成する第３の導電体層１１ｃおよびその下の絶縁層１１Ｔ（フィルムキャリアを含む）を除去し、凹部を形成しこの凹部に露出する第２の導電体層１１ｂで構成したことを特徴とする。
【００２５】
製造に際しては、図６（ａ）に示すように第１乃至第３の導電体層１１ａ乃至１１ｃが絶縁層１１Ｔを介して積層された積層基板をフォトリソグラフィによりエッチングし、第２の導電体層を露出させることにより、形成することができる。あるいは、フィルムキャリア上の導電体層をあらかじめパターニングした状態で積層してもよい。
【００２６】
図７（ａ）および（ｂ）は、この実施の形態２の構造を持つ第３の電極端子を用いた回路モジュールおよびこの回路モジュールにフィルタ３０ａなどの電子部品を実装した状態を示す図である。この半導体装置では、第１の基板の第３の電極端子１５Ｓが、第３層配線を構成する第３の導電体層１１ｃおよびその下の絶縁層１１Ｔ（フィルムキャリアを含む）を除去し手形成された凹部に露出する第２の導電体層１１ｂで構成されている。他は図１および図４に示した実施の形態１の回路モジュールと同様に形成されている。
この構成によれば、プローブをあてて検査を行う場合、この凹部にプローブが入ることになり、位置決めが極めて容易であり、かつ接触性も良好に維持することができる。
また、フィルタやバイパスコンデンサなどの部品を実装する際も位置決めが容易となり、実装作業性の向上をはかることができる。
【００２７】
また、図６（ｃ）に示すように、最表層の第３の導電体層１１ｃに第３の電極端子を形成することも可能である。この場合は、位置あわせはしにくいが、配線長は短くすることができるため、信号特性の向上をはかることができる。
なお本実施の形態では、３層配線構造の積層基板を用いたが、前記実施の形態１と同様に５層配線構造、あるいはそれ以外の複数層の配線層を持つ多層配線構造の積層基板を用いる場合にも適用可能であることはいうまでもない。
【００２８】
（実施の形態３）
次に本発明の実施の形態３について説明する。
本実施の形態３では、前記実施の形態１において、図１（ｂ）に示した第１の基板の第３の電極端子１５の配置を変更した端子構造をもつ変形例について説明する。前記実施の形態１において第１の基板１１では外周に配置した第３の電極端子１５は等しいピッチで同じ大きさとなるように形成して配列したが、本実施の形態では、第３の電極端子１５を図８（ａ）および（ｂ）に示すように、一箇所の大面積領域と、等ピッチで形成された通常面積領域とで形成された接地用の第３の電極端子１５Ｇと、一箇所の大面積領域で構成された電源用の第３の電極端子１５ｖと、通常の信号取り出し用の第３の電極端子１５ｓとで構成されたことを特徴とする。ここで図８（ｂ）は図８（ａ）のコーナー部の一点鎖線で囲んだ領域の拡大説明図である。ここでは第３の電極端子１５は全て同一となるように形成し、内周側に２列に配列された第２の電極端子と接続するように、第１の基板１１の内部配線（導電体層）を介して接続されるか、千鳥状に、内側外側交互にワイヤボンディングを行うことによって電気的接続がなされている。
【００２９】
この構成によれば、接地端子のピン数が多い場合であっても、貫通ビアで基板の裏面すなわち集積回路が実装されない面の実装面積が低下することもない。また、差動プローブなどは、信号と接地端子が近くに無いと測定が困難であるが、この場合は信号端子に近い領域に接地端子が存在している為、容易に測定が可能である。また基板の厚さ方向の距離の増大による、インダクタンスの増大も最小限に抑えることができる。このように、電源および接地を適切に配置することが可能となり、特性ばらつきの低減をはかることができる。
【００３０】
（実施の形態４）
次に本発明の実施の形態４について説明する。
本実施の形態４では、第３の電極端子１５の形状の変形例について説明する。実施の形態３では第３の電極端子１５を同じ形状で配列形成したが、本実施の形態では、信号の見分けを容易にするために、形状や間隔を不規則にし、目印を形成したことを特徴とする。
図９および図１０に示すように、奇数番目と偶数番目とで、形状が相互に異なるようにしたものである。
【００３１】
ここでは隣接する２つの第３の電極端子１５は上述したように相補形状をなすかあるいは、それに近い形状をなし、左右非対称となるように構成した。そして、ここでも第３の電極端子１５の内周側に２列に配列された第２の電極端子１４と接続するように、第１の基板１１の内部配線（導電体層）を介して接続されるか、千鳥状に、内側外側交互にワイヤボンディングを行うことによって電気的接続がなされる。
この構成によれば、あえて形状や間隔を規則的にずらし、目印を形成することにより、特性ばらつきの低減をはかることができる。
【００３２】
このように、回路モジュール２００を構成する集積回路実装基板として第１および第２の基板１１，２１が用いられている。
【００３３】
この構成では、メモリを構成する第２の集積回路２２の信号が電極端子２４を介して下層側の第１の基板１１の第２の電極端子１４を介して、その外周の第３の電極端子１５に取り出されるように構成される。
【００３４】
ここで、第１の基板１１および第２の基板は共に、フィルムキャリアを構成する樹脂フィルムに貼着された銅箔をパターニングし、積層して固着することによって形成される。
【００３５】
この第１および第２の基板１１、２１は、絶縁層１１Ｔと、これら絶縁層１１Ｔの間に接地層、電源層、配線層などのパターンを構成する導電体層１１ａ、１１ｂ、１１ｃをはさむとともに表面および裏面に接続用の電極パッドを構成する配線パターンを配し、これらを、絶縁層１１Ｔに形成されたビアホールＨで電気的に接続するように構成されている。そのビアホールの穴加工は、たとえば、レーザ加工、ドリルによる加工または金型による加工で形成することができる。レーザ加工は、微細なピッチで貫通孔を形成することができ、削り屑が発生しないため好ましい。レーザ加工では、炭酸ガスレーザやエキシマレーザを用いると加工が容易である。電気的接続の方法としては無電解めっきなどで形成しても良いし、導電性物質を充填することで形成しても良い。
【００３６】
又、配線パターンや接地層、電源層を構成する導電体層１１ａ、１１ｂ、１１ｃは、銅箔で構成されるが、これに限定されることなく導電性樹脂組成物など電気導電性を有する物質であればよい。たとえば、配線パターンとして銅箔を用いる場合、たとえば、電解メッキにより作製された厚さ１２μｍ〜３５μｍ程度の銅箔が適用可能である。銅箔は、絶縁層との接着性を向上させるため、絶縁層と接触する面を粗面化することが望ましい。また、銅箔としては、接着性および耐酸化性向上のため、銅箔表面をカップリング処理したものや、銅箔表面に錫、亜鉛またはニッケルをメッキしたものも使用可能である。また、この金属層としては、エッチング法あるいは打ち抜き法で形成された金属板のリードフレームを用いてもよい。リードフレームを用いる場合には、リードフレーム上に印刷法などによってグリーンシートを１ユニット毎に分割形成して固着後、必要に応じて部品実装を行い、さらに次の層の絶縁層を積層し、さらに次の層の導電体層・・・というように順次積み重ねて積層し最後にここのユニットを構成する積層基板に分割することにより、容易に形成可能である。
【００３７】
また、本発明の第１および第２の基板１１，２１の形成は以下のように形成してもよい。例えば、無機フィラーと熱硬化性樹脂とを含む混合物から構成され、いわゆるグリーンシートと呼ばれるコンポジットシートを用い、未硬化の状態で、必要に応じて回路部品用や導電路用の穴加工をした状態で積層し２００℃程度で乾燥硬化させることによって回路部品や導電路を内蔵した状態で積層される。回路部品用や導電路用の穴は、たとえば、レーザ加工、ドリルによる加工または金型による加工で形成することができる。レーザ加工は、微細なピッチで貫通孔を形成することができ、削り屑が発生しないため好ましい。レーザ加工では、炭酸ガスレーザやエキシマレーザを用いると加工が容易である。なお、混合物を成型してグリーンシートを形成する際に、同時に形成してもよい。無機フィラーには、たとえば、Ａｌ２Ｏ３、ＭｇＯ、ＢＮ、ＡｌＮまたはＳｉＯ２などを用いることができる。熱硬化性樹脂には、たとえば、耐熱性が高いエポキシ樹脂、フェノール樹脂またはシアネート樹脂が好ましい。エポキシ樹脂は、耐熱性が特に高いため特に好ましい。なお、混合物は、さらに分散剤、着色剤、カップリング剤または離型剤を含んでいてもよい。
【００３８】
また、絶縁シートの材料として、無機フィラーと熱硬化性樹脂との混合物を用いた場合、セラミック基板と異なり、高温で焼成する必要がなく２００℃程度で乾燥することによって形成されるため、製造が容易である。
【００３９】
また、絶縁シートに用いる無機フィラーを選択することによって、絶縁シートの線膨張係数、熱伝導度、誘電率などを容易に制御することができる。絶縁シートの線膨張係数を半導体素子とほぼ等しくすると、温度変化によるクラックの発生等を防止することができ、信頼性の高い基板を構成することができる。絶縁シートの熱伝導性を向上させると、高密度で回路部品を実装した場合にも、信頼性の高い集積回路実装基板を得ることができる。
【００４０】
なお、前記実施の形態において用いた第１および第２の半導体集積回路チップについては、メモリに限定されることなく、種々の機能素子に適用可能であることはいうまでもない。
【産業上の利用可能性】
【００４１】
本発明の基板によれば、ノイズの影響を受けないように構成されているため、高周波回路を含む、種々の分野に適用可能である。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態１の回路モジュールを示す図
【図２】本発明の実施の形態１の回路モジュールを構成する第１のモジュールを示す図
【図３】本発明の実施の形態１の回路モジュールの製造工程を示すフローチャート図
【図４】本発明の実施の形態１の半導体集積回路装置の分解斜視図、
【図５】本発明の実施の形態１の回路モジュールの要部拡大図
【図６】本発明の実施の形態２の回路モジュールを示す図
【図７】本発明の実施の形態３の基板の要部を示す図
【図８】本発明の実施の形態３の基板の要部を示す図
【図９】本発明の実施の形態４の基板の要部を示す図
【図１０】本発明の実施の形態４の基板の要部を示す図
【図１１】従来例の回路モジュールを示す図
【図１２】従来例の回路モジュールを示す図
【符号の説明】
【００４３】
１０  第１のモジュール
１１  第１の基板
１２  第１の集積回路
１３  第１の電極端子
１４  第２の電極端子
１５  第３の電極端子
１６  第４の接続端子
１７  パッド
１８  熱硬化性樹脂
２０  第２のモジュール
２１  第２の基板
２２  第２の集積回路
２３  ボンディングワイヤ
２４  電極端子
１００  実装基板
２００  回路モジュール
Ｒ０    上部基板の外縁
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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