(57)【要約】【課題】再生データに含まれるジッタを簡易且つ正確にモニタ可能にする。【解決手段】入力データＤｉｎを入力して第１再生クロックＣＬＫ１を出力する第１クロック再生部１０と、前記入力データＤｉｎと前記第１再生クロックＣＬＫ１を入力して再生データＤｏｕｔを出力するデータ再生部２０と、前記再生データＤｏｕｔを入力して第２再生クロックＣＬＫ２を出力する第２クロック再生部３０と、前記第２再生クロックＣＬＫ２を入力してジッタ量を検出するジッタ検出部とを備える。ジッタ検出部は、ゲーティング回路４０、積分回路５０およびジッタ算出回路６０からなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力データを入力して第１再生クロックを出力する第１クロック再生部と、前記入力データと前記第１再生クロックを入力して再生データを出力するデータ再生部と、前記再生データを入力して第２再生クロックを出力する第２クロック再生部と、前記第２再生クロックを入力してジッタ量を検出するジッタ検出部とを備えることを特徴とするＣＤＲ回路。
【請求項２】
入力データを入力して第１再生クロックを出力する第１クロック再生部と、前記入力データと前記第１再生クロックを入力して再生データを出力するデータ再生部と、前記再生データを入力して第２再生クロックを出力する第２クロック再生部と、該第２再生クロックを入力してジッタ量を検出するジッタ検出部とを備え、該ジッタ検出部から出力する前記ジッタ量を示す信号を前記第１クロック再生部にフィードバックし前記第１再生クロックのジッタ量を調節することを特徴とするＣＤＲ回路。
【請求項３】
請求項１又は２に記載のＣＤＲ回路において、
前記第２クロック再生部のジッタ周波数透過帯域を、前記第１クロック再生部のジッタ周波数透過帯域よりも広くしたことを特徴とするＣＤＲ回路。
【請求項４】
請求項１、２又は３に記載のＣＤＲ回路において、
前記ジッタ検出部は、前記第２再生クロックの遷移エッジを検出するゲーティング回路と、該ゲーティング回路の出力により容量が充放電される積分回路と、該積分回路の充放電電圧からジッタ量を算出するジッタ算出回路とを備えることを特徴とするＣＤＲ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、波形の乱れた入力データからクロックを再生して、そのクロックにより入力データを識別し再生するＣＤＲ（クロック・データ・リカバリ）回路に関するものであり、特に、再生データのジッタ特性を表示し、あるいは回路内部で使用することにより、ＣＤＲ特性を簡易に選別、調整可能としたＣＤＲ回路に関するものである。
【背景技術】
【０００２】
図５に従来のＣＤＲ回路を示す（例えば、非特許文献１参照）。従来のクロック・データ再生方式は、クロック再生部１０とデータ再生部２０からなる。クロック再生部１０は、伝送されてきたデータＤｉｎを入力し、その位相と周波数を検出して、内部のＰＬＬ回路を構成する発振回路で発生するクロックを同期させ、再生クロックＣＬＫ１として出力する。データ再生部２０は、フリップフロップで構成され、再生クロックＣＬＫ１で入力データＤｉｎを保持し、波形整形して、Ｑ端子から再生データＤｏｕｔとして出力する。
【０００３】
伝送されてきた入力データＤｉｎは、時間方向の揺れ（ジッタ）を含む。クロック再生部１０は、低周波のジッタに対しては、位相検出が応答するように設計されるため、再生クロックＣＬＫ１が入力データＤｉｎの低周波ジッタに追随する。このため、入力データＤｉｎが低周波ジッタを含んでいても、入力データＤｉｎの時間中心に再生クロックＣＬＫ１のトリガが入り、データ再生部２０で安定して入力データＤｉｎを取り込むことができる。
【０００４】
一方、高周波のジッタに対しては、クロック再生部１０は、位相検出が応答しないように設計されており、再生クロックＣＬＫ１は入力データＤｉｎの高周波ジッタに追随しない。よって、入力データＤｉｎが、（１周期以上の高周波ジッタを含んでいるとデータ再生部２０は誤ったデータを取り込むが）１周期未満の高周波ジッタを含んでいても、再生クロックＣＬＫ１には重畳されないため、データ再生部２０の出力である再生データＤｏｕｔから、高周波ジッタを取り除くことができる。このように、従来のＣＤＲ回路は、高周波ジッタを低減し、次段の回路で受信しやすい再生クロックＣＬＫ１と再生データＤｏｕｔを出力する。
【非特許文献１】Behzad Razavi"Design of Integrated Circuits for Optical Communications",McGraw-Hill 2003,Chapter 9,pp.288-332。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＣＤＲ回路は、入力データＤｉｎに含まれる高周波ジッタを、再生データＤｏｕｔにおいていかに除去しているかが、その性能の主要な部分を占める。ところが、ＬＳＩ化されたＣＤＲ回路は、回路内で発生するジッタ量や除去するジッタ量を決めるクロック再生部１０内のクロック発振回路やフィードバック回路の特性が、それら各回路を構成するトランジスタや、抵抗、容量の製造バラツキに大きく影響を受ける。
【０００６】
このため、従来のＣＤＲ回路では、ジッタ量を性能保証するためには、再生データＤｏｕｔをオシロスコープ等で波形モニタして、評価・選別しなければならず、高価な高周波パターン発生器や高周波信号をモニタ可能なオシロスコープを用意する必要があった。また、評価・選別にあたっては、人手も必要になり、性能保証した製品の出荷には多くのコストを要する課題があった。
【０００７】
本発明の目的は、再生データに含まれるジッタ量を簡易且つ正確にモニタ可能にし、さらにジッタ量を低減可能にしたＣＤＲ回路を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１にかかる発明のＣＤＲ回路は、入力データを入力して第１再生クロックを出力する第１クロック再生部と、前記入力データと前記第１再生クロックを入力して再生データを出力するデータ再生部と、前記再生データを入力して第２再生クロックを出力する第２クロック再生部と、前記第２再生クロックを入力してジッタ量を検出するジッタ検出部とを備えることを特徴とする。
請求項２にかかる発明のＣＤＲ回路は、入力データを入力して第１再生クロックを出力する第１クロック再生部と、前記入力データと前記第１再生クロックを入力して再生データを出力するデータ再生部と、前記再生データを入力して第２再生クロックを出力する第２クロック再生部と、該第２再生クロックを入力してジッタ量を検出するジッタ検出部とを備え、該ジッタ検出部から出力する前記ジッタ量を示す信号を前記第１クロック再生部にフィードバックし前記第１再生クロックのジッタ量を調節することを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載のＣＤＲ回路において、前記第２クロック再生部のジッタ周波数透過帯域を、前記第１クロック再生部のジッタ周波数透過帯域よりも広くしたことを特徴とする。
請求項４にかかる発明は、請求項１、２又は３に記載のＣＤＲ回路において、前記ジッタ検出部は、前記第２再生クロックの遷移エッジを検出するゲーティング回路と、該ゲーティング回路の出力により容量が充放電される積分回路と、該積分回路の充放電電圧からジッタ量を算出するジッタ算出回路とを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、再生データの低周波および高周波のジッタ量を得ることができるので、それをジッタ表示出力として簡易なモニタが可能となる。再生クロックのジッタモニタ方法はこれまでにも存在したが、ＣＤＲ回路の特性を決定する再生データのジッタ量が正確にモニタ可能となる。このことにより、これまで検査・選別に多くのコストを要したＣＤＲ回路を、ＬＳＩテスタ等を用いて、簡易に短時間に人手を介さずに、低コストに検査・選別することが可能となる。
また、得られたジッタ量を第１クロック再生部にフィードバックさせることにより、本ＣＤＲ回路を構成するデバイスのバラツキがある場合でも、本ＣＤＲ回路個々について、別々に、再生データのジッタ量を低減する方向に第１クロック再生部を制御することが可能となり、ＣＤＲ回路のジッタ特性における選別において、歩留りを高める効果を生む。
【発明を実施するための最良の形態】
【００１０】
＜第１実施例＞
図１は本発明の第１実施例のＣＤＲ回路の構成を示すブロック図である。クロック再生部１０およびデータ再生部２０は図５で説明した従来と同じ回路であるが、クロック再生回路１０を以下では第１クロック再生回路とよぶ。３０は第２クロック再生部、４０は第１ゲーティング回路、５０は積分回路、６０はジッタ算出回路であり、これらでジッタ検出部が構成される。
【００１１】
第２クロック再生部３０は、データ再生部２０から出力する再生データＤｏｕｔを入力して、第２再生クロックＣＬＫ２を出力するが、その内部の位相同期手段が、第１クロック再生部１０で応答可能な周波数以上の高周波までジッタに応答可能な位相同期回路を具備する。つまり、第２クロック再生部３０のジッタ周波数透過帯域は、第１クロック再生部１０のジッタ周波数透過帯域よりも広い。
【００１２】
第１ゲーティング回路４０は、バッファ４１、遅延回路４２、およびＮＡＮＤ回路４３からなり、第２再生クロックＣＬＫ２のエッジを検出し、遅延回路４２の遅延時間であるデータ周期Ｔの1/2のパルス幅のパルスＰ１を出力する。
【００１３】
積分回路５０は、スイッチ５１、電流２Ｉの電流源５２、電流Ｉの電流源５３、および容量値Ｃの容量５４からなり、第１ゲーティング回路４０のＮＡＮＤ回路４３の出力パルスＰ１がハイレベルのときスイッチ５１がオンして容量Ｃに電流Ｉを充電させ、ローレベルのときスイッチ５１がオフして容量Ｃの電荷を電流Ｉで放電する。
【００１４】
ジッタ算出回路６０は、積分回路５０の積分出力Ｖｏを入力して、ジッタ量を電圧値で出力し、これが表示用の出力となる。
【００１５】
図２を用いて、第１実施例のＣＤＲ回路の動作を説明する。伝送されてきた入力データＤｉｎは、時間方向の揺れ（ジッタ）を含む。図２では、各部のデータをデータ周期Ｔごとに折り返し表示したアイパターンの形式で書いている。入力データＤｉｎは、中心部分の白丸内以外は、時間方向のジッタと、信号のハイレベルとローレベルの揺れによりエラーフリーにならない領域である。第１クロック再生部１０は、入力データＤｉｎの平均的な遷移エッジ（図中の白線で表示）に内部発振クロックＣＬＫ１の位相を合わせる。この時、低周波のジッタに対しては、位相検出が応答するように設計されているが、高周波のジッタに対しては、位相検出が応答しないように設計されている。第１再生クロックＣＬＫ１は、入力データＤｉｎの高周波ジッタを除いた形で生成される。データ再生部２０はこの第１再生クロックＣＬＫ１でトリガされて入力データＤｉｎを取り込み、Ｑ端子から再生データＤｏｕｔを出力する。これにより、再生データＤｏｕｔは、入力データＤｉｎの高周波ジッタを取り除いた信号として出力される。
【００１６】
しかし、第１再生クロックＣＬＫ１は、入力データＤｉｎの低周波ジッタと第１クロック再生部１０の中のクロック発振回路の低周波ジッタおよび高周波ジッタを含んでいる。加えて、データ再生部２０は、そのデータ再生部２０自身の応答特性や電源ノイズの影響による低周波ジッタおよび高周波ジッタを含む。データ再生部２０が、出力ドライバを含む場合には、その出力ドライバの低周波ジッタおよび高周波ジッタも加えられて、これら全てのジッタが再生データＤｏｕｔに現れる。
【００１７】
図２では、再生データジッタ量をｔと表している。第２クロック再生部３０は、再生データＤｏｕｔの位相の変化を高い周波数まで検出する。検出した位相変化は、第２クロック再生部３０の中の発振回路で発生したクロックの位相変化として重畳される。第２クロック再生部３０の出力である第２再生クロックＣＬＫ２にはジッタが現れ、その値は再生データジッタ量ｔに近い値となる。これは第２クロック再生部３０の応答が、高周波ジッタに追随するためである。これと対照的に、第１クロック再生部１０の出力である第１再生クロックＣＬＫ１は、再生データＤｏｕｔより少ないジッタしか含まないため、再生データＤｏｕｔのジッタ評価として適当ではない。
【００１８】
第１ゲーテイング回路４０、積分回路５０、ジッタ算出回路６０からなるジッタ検出部は、ジッタを含んだ第２再生クロックＣＬＫ２のジッタ量を、電圧で表示する部分である。第１ゲーテイング回路４０は、第２再生クロックＣＬＫ２の立ち上りエッジを起点として、一定の時間幅を持つパルスに変換する。図２では、その時間幅をクロック周期Ｔの２分の１である例を示している。第２クロック再生部３０の応答特性はジッタの周波数に対して十分高速であるため、再生データＤｏｕｔのジッタ量（全振れ幅ｔ）は、第２再生クロックＣＬＫ２のジッタとして現れる。このジッタ量ｔは、クロックＣＬＫ２の隣り合う立ち上り点の時間間隔が、クロックの周期Ｔに対して「Ｔ＋Δｔ」になって現れる（図２は、Δｔがｔ／２の場合）。したがって、第１ゲーテイング回路４０の出力パルスＰ１のパルス立ち下がりから、次のパルスの立ち上りまでの時間は、「Ｔ／２＋Δｔ」となる。
【００１９】
このパルスＰ１が積分回路５０に入力すると、パルスＰ１がハイレベルの時間はスイッチ５１がオンして、電流（２Ｉ−Ｉ＝Ｉ）が容量Ｃに流れ込み、積分回路５０の出力電位Ｖｏは
Ｉ×（Ｔ／２）×（１／Ｃ）
だけ上昇する。また、パルスＰ１がロウレベルの時間は、スイッチ５１がオフして、電流Ｉが容量Ｃから流れ出し、積分回路５０の出力電位Ｖｏは
Ｉ×（Ｔ／２＋Δｔ）×（１／Ｃ）
だけ下降する。
【００２０】
よって、この１周期後の出力電位は、
Ｖｏ（Ｔ）＝−（１／Ｃ）×Ｉ×Δｔ                 （１）
のように、Δｔで表現できる。この１周期の後、第１ゲーテイング回路４０出力のパルスＰ１の立ち下がりから、次のパルスの立ち上りまでの時間が「Ｔ／２＋ｔ／２」になるまで積分回路５０の出力電位Ｖｏの最下点は下降を続け、最下点であるＶｏｍｉｎを示す。
Ｖｏｍｉｎ＝−（１／Ｃ）×Ｉ×（ｔ／２）              （２）
【００２１】
ジッタ算出回路６０は、（２）式で表されるピーク電圧Ｖｏｍｉｎを検出して、積分回路５０内で使用している容量値Ｃと電流値Ｉの値よりｔの値を算出し、表示する。ピーク電圧Ｖｏｍｉｎの検出には、平均値Ｖｏ１からの電圧差を増幅し、ピーク検出回路等を用いて出力のピーク電圧Ｖｏｍｉｎを保持する。また、保持した電圧Ｖｏｍｉｎは、アナログ電圧で表示するだけでなく、アナログ／デジタル（Ａ／Ｄ）変換回路を用いてデジタル値で表示することも可能である。
【００２２】
第１実施例に使用する第２クロック再生部３０の回路例を図３に示した。第２クロック再生部３０は、バッファ回路３１１、遅延回路３１２、ＮＡＮＤ回路３１３からなる第２ゲーティング回路３１と、インバータ３２１，３２２、ＮＡＮＤ回路３２３からなるゲーテッドＶＣＯ３２で構成される。
【００２３】
第２ゲーティング回路３１は、入力する再生データＤｏｕｔの立ち上がりエッジで、遅延回路３１２の遅延時間幅だけのパルスＰ２を生成する。このパルスＰ２をエッジパルスと呼ぶ。第２ゲーティング回路３１を構成する入力バッファ回路３１１やＮＡＮＤ回路３１３の周波数特性が再生データＤｏｕｔを扱える程度であれば、エッジパルスＰ２の立ち上がり時間位置は、再生データＤｏｕｔのジッタに十分追随して変化する。
【００２４】
エッジパルスＰ２は、ゲーテッドＶＣＯ３２を構成するＮＡＮＤ回路３２３の一方の入力端子に入力する。ゲーテッドＶＣＯ３２は、再生データＤｏｕｔの周波数近傍で発振し第２再生クロックＣＬＫ２を出力している。そこに、エッジパルスＰ２が入力すると、ＮＡＮＤ論理により、出力再生クロックＣＬＫ２のエッジ位置がエッジパルスＰ２の時間位置に変化して、再生データＤｏｕｔに対して、周波数だけで位相同期がかかる。
【００２５】
この時、ゲーテッドＶＣＯ３２を構成する回路は、出力するクロックＣＬＫ２の周波数を伝播可能な帯域を持っているため、エッジパルスＰ２の時間位置が第２再生クロックＣＬＫ２の周波数と同じ程度の周波数で変化しても、出力する第２再生クロックＣＬＫ２の位相は、それに追随して変化する。すなわち、再生データＤｏｕｔのジッタは、第２クロック再生部３０の出力である第２再生クロックＣＬＫ２のジッタとして反映される。よって、本発明第１実施例の動作が実現される。
【００２６】
以上のように、第１実施例によれば、ＣＤＲ回路の再生データの低周波および高周波ジッタを表示出力する簡易なモニタが可能となる。再生データのジッタモニタ方法はこれまでにも存在したが、ＣＤＲ回路の特性を決定する再生データのジッタが正確にモニタ可能となる。このことにより、これまで検査・選別に多くのコストを要したＣＤＲ回路を、ＬＳＩテスタ等を用いて、簡易に短時間に人手を介さずに、低コストに検査・選別することが可能となる。
【００２７】
＜第２実施例＞
図４は本発明の第２実施例のＣＤＲ回路の構成を示すブロック図である。第２実施例が第１実施例と異なる点は、ジッタ算出回路６０の出力であるジッタ表示出力を、第１クロック再生部１０Ａにフィードバックすることである。第１クロック再生部１０Ａは、第１実施例に示した第１クロック再生部１０をベースとして、ジッタ制御端子を付加したものである。
【００２８】
この第１クロック再生部１０Ａとしては、例えば、前記非特許文献１のp.234、Figure 9.49に示されるＣＤＲアーキテクチャが適用できる。このＣＤＲアーキテクチャでは、出力クロックのジッタは、再生クロックを生成するＰＬＬ回路を構成するチャージポンプ回路（ＣＰ）と電圧制御発信回路（ＶＣＯ）のゲインに依存する。
【００２９】
そこで、本実施例では、ジッタ算出回路６０から出力するジッタ表示出力の電位を用いて、第１クロック再生部１０Ａを構成するＰＬＬ回路のチャージポンプ回路（ＣＰ）のゲインを増減するチャージポンプ電流を変化させることで、ジッタ量を外部からの調整なく低減させることが可能となる。その他、電圧制御発振回路（ＶＣＯ）のゲインを変更させるように、ジッタ表示出力の電位を用いることも可能である。当業者であれば、ＣＤＲアーキテクチャのジッタ量を低減するために調整を可能とする付加回路は、容易に追加できるので、詳しい説明は省略する。
【００３０】
第２実施例によれば、得られたジッタ表示出力を第１クロック再生部１０Ａにフィードバックさせるので、ＣＤＲ回路を構成するデバイスにバラツキがある場合でも、ＣＤＲ回路個々について、別々に、再生データのジッタを低減する方向に第１クロック再生部１０Ａを制御することが可能となり、ＣＤＲ回路のジッタ特性における選別において、歩留りを高める効果を生む。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１実施例のＣＤＲ回路の構成を示すブロック図である。
【図２】図１のＣＤＲ回路のジッタ量検出の動作波形図である。
【図３】図１のＣＤＲ回路の第２クロック再生部の構成を示すブロック図である。
【図４】本発明の第２実施例のＣＤＲ回路の構成を示すブロック図である。
【図５】従来のＣＤＲ回路の構成を示すブロック図である。
【符号の説明】
【００３２】
１０，１０Ａ：第１クロック再生部
２０：データ再生部
３０：第２クロック再生部、３１：第２ゲーティング回路、３１１：バッファ回路、３１２：遅延回路、３１３：ＮＡＮＤ回路、３２：ゲーテッドＶＣＯ、３２１，３２２：インバータ、３２３：ＮＡＮＤ回路
４０：第１ゲーティング回路、４１：バッファ回路、４２：遅延回路、４３：ＮＡＮＤ回路
５０：積分回路、５１：スイッチ、５２，５３：電流源、５４：容量
６０：ジッタ算出回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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