(57)【要約】      （修正有）【課題】入力電圧範囲を広く取ることを可能とする差動増幅回路の提供。【解決手段】入力端子に入力対が共通に接続され、出力対が負荷素子（Ｍ２、Ｍ４）対に共通に接続された第１導電型の第１の差動対（Ｍ３、Ｍ５）と、第２導電型の第２の差動対（Ｍ７、Ｍ９）と、第１の電源（ＶＤＤ）と出力端子（Ｏ）間に接続された第１の出力トランジスタ（Ｍ１１）と、第２の電源と前記出力端子（Ｏ）間に接続された第２の出力トランジスタ（Ｍ１２）と、を備え、前記第１、第２の差動対の各第１の出力電流（Ｉ５、Ｉ１０）に、前記第1、第２の差動対の各第２の出力の電流（Ｉ７、Ｉ１０）をカレントミラー（Ｍ６、Ｍ８）、（Ｍ１，Ｍ２）で夫々折り返した電流（Ｉ６、Ｉ１）を加算した値の電流（Ｉ４、Ｉ９）を、前記第１、第２の差動対の各第１の出力に接続する負荷素子（Ｍ４、Ｍ９）に夫々流す構成としている。【選択図】図１
2008092106.tif 000002
【特許請求の範囲】
【請求項１】
第１、第２の入力端子に入力対がそれぞれ接続され、出力対が負荷素子対にそれぞれ接続された第１導電型の第１の差動対と、前記第１、第２の入力端子に入力対がそれぞれ接続され、出力対が負荷素子対にそれぞれ接続された第２導電型の第２の差動対と、を含む入力段と、
第１の電源と出力端子間に接続され、前記第１の差動対の第１の出力に制御端子が接続された第１の出力トランジスタと、第２の電源と前記出力端子間に接続され、前記第２の差動対の第１の出力に制御端子が接続された第２の出力トランジスタと、を含む出力段と、を備え、
前記第２の差動対の第１の出力に接続する負荷素子には、前記第２の差動対の第１の出力の電流と、前記第１の差動対の第２の出力に流れる電流に基づき第１の電流合成回路にて生成された電流と、を加算した値の電流が流れ、
前記第１の差動対の第１の出力に接続する負荷素子には、前記第１の差動対の第１の出力の電流と、前記第２の差動対の第２の出力に流れる電流に基づき第２の電流合成回路にて生成された電流と、を加算した値の電流が流れる構成とされてなる、ことを特徴とする差動増幅回路。
【請求項２】
前記第１の電流合成回路は、前記第１の差動対の第２の出力に接続する負荷素子が入力側を構成し、前記第２の差動対の第１の出力に接続する負荷素子に出力が接続された第１のカレントミラーを備え、前記第２の差動対の第１の出力に接続する負荷素子には、前記第２の差動対の第１の出力の電流に、前記第１のカレントミラーの出力電流を加算した値の電流が流れ、
前記第２の電流合成回路は、前記第２の差動対の第２の出力に接続する負荷素子が入力側を構成し、前記第１の差動対の第１の出力に接続する負荷素子に出力が接続された第２のカレントミラーを備え、前記第１の差動対の第１の出力に接続する負荷素子には、前記第１の差動対の第１の出力の電流に、前記第２のカレントミラーの出力電流を加算した値の電流が流れる、ことを特徴とする請求項１記載の差動増幅回路。
【請求項３】
前記第１の差動対の第１の出力に接続する前記負荷素子と、前記第１の出力トランジスタとが第３のカレントミラーを構成し、
前記第２の差動対の第１の出力に接続する前記負荷素子と、前記第２の出力トランジスタとが第４のカレントミラーを構成している、ことを特徴とする請求項１又は２記載の差動増幅回路。
【請求項４】
第１、第２の入力端子に入力対がそれぞれ接続され、出力対が負荷素子対にそれぞれ接続された第１導電型の第１の差動対と、
前記第１、第２の入力端子に入力対がそれぞれ接続され、出力対が負荷素子対にそれぞれ接続された第２導電型の第２の差動対と、
を含む入力段と、
第１の電源と第１の出力端子間に接続され、前記第１の差動対の第１の出力に制御端子が接続され、第１の出力トランジスタと、第２の電源と前記第１の出力端子間に接続され、前記第２の差動対の第１の出力に制御端子が接続された第２の出力トランジスタと、前記第１の電源と第２の出力端子に接続され、前記第１の差動対の第２の出力に制御端子が接続された第３の出力トランジスタと、前記第２の電源と前記第２の出力端子間に接続され、前記第２の差動対の第２の出力に制御端子が接続された第４の出力トランジスタと、を含む出力段と、
を備え、
前記第１の差動対の第１の出力に接続する負荷素子と、前記第１の出力トランジスタとが第１のカレントミラーを構成し、
前記第１の差動対の第２の出力に接続する負荷素子と、前記第３の出力トランジスタとが第２のカレントミラーを構成し、
前記第２の差動対の第１の出力に接続する負荷素子と、前記第２の出力トランジスタとが第３のカレントミラーを構成し、
前記第２の差動対の第２の出力に接続する負荷素子と、前記第４の出力トランジスタとが第４のカレントミラーを構成している、ことを特徴とする差動増幅回路。
【請求項５】
前記負荷素子は、ダイオード接続されたトランジスタよりなる、ことを特徴とする請求項１乃至４のいずれか一に記載の差動増幅回路。
【請求項６】
位相補償用の容量を、
（Ａ）前記第１の出力トランジスタの制御端子と前記出力端子の間と、前記第２の出力トランジスタの制御端子と前記出力端子の間、
（Ｂ）前記第１の差動対の出力対の間と、前記第２の差動対の出力対の間、
のうち、
（Ａ）、又は、（Ｂ）、又は、（Ａ）と（Ｂ）に備える、ことを特徴とする請求項１乃至４のいずれか一に記載の差動増幅回路。
【請求項７】
共通接続されたソースが第１の電流源に接続され、ドレインが、第１、第２の負荷素子に接続され、ゲートが反転入力端子と非反転入力端子にそれぞれ接続された、第１導電型のトランジスタ対よりなる第１の差動対を備え、
前記第１、第２の負荷素子は、ソースが第１の電源に接続され、ダイオード接続された第２導電型のトランジスタよりなり、
共通接続されたソースが、第２の電流源に接続され、ドレインが、第３、第４の負荷素子にそれぞれ接続され、ゲートが前記反転入力端子と前記非反転入力端子にそれぞれ接続された、第２導電型のトランジスタ対よりなる第２の差動対を備え、
前記第３、第４の負荷素子は、ソースが第２の電源に接続され、ダイオード接続された第１導電型のトランジスタよりなり、
前記第１の電源と出力端子間に接続され、前記第２の負荷素子と前記第１の差動対のドレインの接続点にゲートが接続された、第２導電型の第１の出力トランジスタと、
前記第２の電源と前記出力端子間に接続され、前記第４の負荷素子と前記第２の差動対のドレインとの接続点に制御端子が接続された、第１導電型の第２の出力トランジスタと、
ソースが前記第１の電源に接続され、前記第１の負荷素子とカレントミラーを構成する第２導電型の第１のトランジスタと、
ソースが前記第２の電源に接続され、前記第３の負荷素子とカレントミラーを構成する第１導電型の第２のトランジスタと、
を備え、
前記第１のトランジスタのドレインは、前記第４の負荷素子のドレインとゲートの接続点に接続され、
前記第２のトランジスタのドレインは、前記第２の負荷素子のドレインとゲートの接続点に接続されている、ことを特徴とする差動増幅回路。
【請求項８】
位相補償用の容量を、
（Ａ）前記第１の出力トランジスタのゲートとドレインの間と、前記第２の出力トランジスタのゲートとドレインの間、
（Ｂ）前記第１の差動対のドレインの間と、前記第２の差動対のドレインの間、
のうち、
（Ａ）、又は、（Ｂ）、又は、（Ａ）と（Ｂ）に備える、ことを特徴とする請求項６記載の差動増幅回路。
【請求項９】
請求項１乃至８のいずれか一に記載の差動増幅回路を含む電圧比較器。
【請求項１０】
請求項１乃至８のいずれか一に記載の差動増幅回路を含む演算増幅器。
【請求項１１】
請求項１乃至８のいずれか一に記載の差動増幅回路を含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路に関し、特に、入力差動段に少なくとも極性の異なる２つの差動対を備えた差動増幅回路に関する。
【背景技術】
【０００２】
近時、半導体の加工技術の進展により、例えばＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor）を回路構成要素とするＬＳＩにおいては、ＭＯＳＦＥＴの実現寸法が微細化されており、ＭＯＳＦＥＴへ印加可能な電圧も低下しつつある。また、携帯可能な各種電子機器等に対する性能要求や需要の高まり、該機器を構成するＬＳＩ以外の電池や周辺部品等の進歩、さらには、性能要求とも関連するが機器の動作電力の省電力化、機器を生産、構成する際に必要とされる資源の省資源化等への社会的要請等により、これらの機器の電源電圧や入出力信号振幅の低減化の要求が高まっている。
【０００３】
電源電圧や入出力信号、特に入力信号振幅が低減化されるに従って、電子機器を構成する電子回路が正常に扱える入力信号振幅の電源電圧に対する比率の要求が高まることになる。例えば、Ｎｃｈ型ＭＯＳＦＥＴ、Ｐｃｈ型ＭＯＳＦＥＴのいずれにおいても、通常ＣＭＯＳＬＳＩで多用されるエンハンスメント型ＦＥＴにおいては、入力電圧として有効な電圧範囲には限度がある。エンハンスメント型ＦＥＴにおいては、出力電流をオフ状態に保つために有効な入力電圧として対応出来ない閾値電圧が存在し、ゲートに印加される入力電圧が、Ｎｃｈ型ＭＯＳＦＥＴでは、ソース電圧に対して閾値電圧以上、Ｐｃｈ型ＭＯＳＦＥＴでは、ソース電圧から閾値電圧を差し引いた値以下でないと、有効な入力電圧として対応出来ない。ゲート・ソース間電圧（又はその絶対値）が閾値電圧（又は絶対値）より小の場合、ＭＯＳＦＥＴはオフするためである。
【０００４】
電源電圧の低電圧化、入力信号振幅の縮減により、ＦＥＴの閾値電圧の割合が増加する、即ち有効な入力電圧として対応出来ない割合が増加し、電子回路の性能が実質的に低下することになる。よって、回路技術上の工夫により、例えばＭＯＳＦＥＴでは閾値電圧の存在を意識することなく、有効な入力電圧として対応出来る範囲を拡大する要求が高まっている。このため、例えばＮｃｈ型ＭＯＳＦＥＴを入力部分とする差動増幅回路とＰｃｈ型ＭＯＳＦＥＴを入力部分とする差動増幅回路を組み合わせ、それぞれの出力信号を合成した上で最終的な出力信号を得る回路が従来より知られている。その一例として、非特許文献１に記載された構成を図７に示す。
【０００５】
図７の回路において、ＩＰはプラス（非反転）入力端子、ＩＭはマイナス（反転）入力端子、Ｏは出力端子である。端子の動作は一般的な差動入力、単一出力の差動増幅回路の記号である図２に示される通りである。非反転入力端子ＩＰへの入力電圧をＶＰ、反転入力端子ＩＭへの入力電圧をＶＭ、Ｏからの出力電圧をＶＯとすると、これらの関係は、次式（１）で与えられる。
【０００６】
2008092106.tif 000003
【０００７】
ここで、Ａは差動入力、単一出力の差動増幅率である。
【０００８】
図７の回路において、
ＩＣ、ＩＤはそれぞれ等価的定電流源、
Ｍ３３〜Ｍ３８はそれぞれＰｃｈ型ＭＯＳＦＥＴ、
Ｍ３１〜Ｍ３２、Ｍ３９〜Ｍ４２はそれぞれＮｃｈ型ＭＯＳＦＥＴ、
ＶＢ１〜ＶＢ３はそれぞれバイアス電圧源
を表している。
【０００９】
図７の回路において、ＶＰ、ＶＭ、ＶＯの関係は、概略、次の通りに得られる。
【００１０】
電源電圧をＶＤＤ、ＭＯＳＦＥＴ  Ｍ３１〜Ｍ３４のドレイン電流をそれぞれＩ３１〜Ｉ３４とする。さらに簡単のために、ＭＯＳＦＥＴ  Ｍｘ（Ｘは３１〜３４）の利得係数βをβｘ、ゲート幅をＷｘ、ゲート長をＬｘ、閾値電圧をＶｔｈｘ、ドレイン・ソース間電圧をＶＤＳｘ、アーリー電圧をＶＡｘとし、これらのＭＯＳＦＥＴが何れも飽和領域で動作しているとすれば、各ドレイン電流Ｉ３１〜Ｉ３４と、入力電圧ＶＰ、ＶＭとの関係は、次式（２）〜（５）で与えられる。
【００１１】
2008092106.tif 000004
【００１２】
2008092106.tif 000005
【００１３】
2008092106.tif 000006
【００１４】
2008092106.tif 000007
【００１５】
ＭＯＳＦＥＴ  Ｍ３５、Ｍ３６は、それぞれバイアス電圧源が与えられた、実質、等価的定電流源として動作している。ＭＯＳＦＥＴ  Ｍ３５、Ｍ３６のドレイン電流をそれぞれＩ３５、Ｉ３６とすれば、次式（６）、（７）が得られる。
【００１６】
2008092106.tif 000008
【００１７】
2008092106.tif 000009
【００１８】
ここで、ＭＯＳＦＥＴ  Ｍ３６、Ｍ３８、Ｍ４０、Ｍ４２で構成される出力回路において出力電圧ＶＯは、ＭＯＳＦＥＴ  Ｍ３８のドレイン電流Ｉ３８と、ＭＯＳＦＥＴ  Ｍ４０のドレイン電流Ｉ４０の差電流に比例し、次式（８）のように表される。
【００１９】
2008092106.tif 000010
【００２０】
上式（６）、（７）を用い、さらに、ＭＯＳＦＥＴ  Ｍ３５、Ｍ３６のドレイン電流Ｉ３５とＩ３６は等しい値、ＭＯＳＦＥＴ  Ｍ４１とＭ４２はゲート幅／ゲート長比が１のカレントミラー回路として動作していることが望ましいと考えられるから、ＭＯＳＦＥＴ  Ｍ４１とＭ４２のドレイン電流Ｉ４１とＩ４２も等しい値であることを用いると、上式（２）〜（５）から、次式（９）が導かれる。
【００２１】
2008092106.tif 000011
【００２２】
よって、上式（８）から、次式（１０）が得られる。
2008092106.tif 000012
【００２３】
以上により、図７の回路は、全体として、差動増幅回路として動作していることが分かる。
【００２４】
なお、同相入力電圧範囲を広くしたレイル・ツ・レイル型（rail-to−rail）増幅器として、特許文献１の記載も参照される。特許文献１の図２５には、ＮチャネルＭＯＳトランジスタ（Ｍｎ１１、Ｍｎ１２）よりなる第１の差動対の負荷素子対（ダイオード接続されたＰチャネルＭＯＳトランジスタＭｐ１５、Ｍｐ１７）のそれぞれに流れる電流をカレントミラーで折り返して、ＰチャネルＭＯＳトランジスタ（Ｍｐ１１、Ｍｐ１２）よりなる第２の差動対の負荷素子対（Ｍｎ１４、Ｍｎ１５）にそれぞれ流す構成とした差動増幅回路が開示されている。
【００２５】
【特許文献１】特開平１１−１５０４２７号公報（図２５）
【非特許文献１】Behzad Razavi、”Design of Analog CMOS Integrated Circuit”、McGraw-Hill Higher Education、２０００年、第３２６頁
【発明の開示】
【発明が解決しようとする課題】
【００２６】
図７に示した差動増幅回路においては、入力電圧、出力電圧、さらには回路の各部の動作電流の範囲を広く取ることが困難である、という問題点がある。これは回路の動作成立条件を示す式（６）、（７）から導出される。
【００２７】
例えば、ＭＯＳＦＥＴ  Ｍ３１、Ｍ３２のドレイン電流Ｉ３１、Ｉ３２については、
2008092106.tif 000013
2008092106.tif 000014
の範囲に留まらない場合、ＭＯＳＦＥＴ  Ｍ３５〜Ｍ４２から構成される出力回路は正常な動作を行えなくなる。
【００２８】
この制限は、ＭＯＳＦＥＴ  Ｍ３５のドレイン電流Ｉ３５やＭＯＳＦＥＴ  Ｍ３６のドレイン電流Ｉ３６を十分大きく取れば緩和される。しかしながら、この場合、回路全体の電源消費電流が増加する。
【００２９】
また、ＭＯＳＦＥＴ  Ｍ３７〜Ｍ４０が正常に動作するためには、ぞれぞれに対して、
2008092106.tif 000015
のいずれの電流値においても、ＭＯＳＦＥＴ  Ｍ３７〜Ｍ４０に与えられているバイアス電圧ＶＢ２、ＶＢ３との関係で決定される範囲に留まる必要がある。
【００３０】
さらに、出力電圧ＶＯの範囲も余り広くとろうとすると、Ｍ３８、Ｍ４０のドレイン・ソース間電圧が低下し、式（１３）との関係で決定される正常な動作範囲を逸脱する可能性がある。
【００３１】
以上の通り、少なくとも、ＭＯＳＦＥＴ  Ｍ３７〜Ｍ４０のいずれかが正常に動作しないと、差動増幅回路全体も、正常に動作しなくなることは明らかである。
【００３２】
図７の差動増幅回路において、入力電圧、出力電圧、さらには回路の各部の動作電流の範囲を広く取ることが困難である理由は、Ｎｃｈ型ＭＯＳＦＥＴを入力部分とする差動増幅回路の出力電流と、Ｐｃｈ型ＭＯＳＦＥＴを入力部分とする差動増幅回路の出力電流の合成において、別に定められた電流との減算合成を行っているためである。また、これらの電流信号経路へ直列に差動増幅回路とは別のＭＯＳＦＥＴが挿入される構成としたことによる。
【課題を解決するための手段】
【００３３】
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
【００３４】
本発明に係る差動増幅回路は、互いに極性の異なる第１、第２の差動増幅回路の出力電流を加算合成する構成としている。
【００３５】
より詳しくは、本発明に係る差動増幅回路は、第１、第２の入力端子に入力対がそれぞれ接続され、出力対が負荷素子対にそれぞれ接続された第１導電型の第１の差動対と、前記第１、第２の入力端子に入力対がそれぞれ接続され、出力対が負荷素子対にそれぞれ接続された第２導電型の第２の差動対と、を含む入力段と、第１の電源と出力端子間に接続され、前記第１の差動対の第１の出力に制御端子が接続された第１の出力トランジスタと、第２の電源と前記出力端子間に接続され、前記第２の差動対の第１の出力に制御端子が接続された第２の出力トランジスタと、を含む出力段と、を備え、前記第２の差動対の第１の出力に接続する負荷素子には、前記第２の差動対の第１の出力の電流と、前記第１の差動対の第２の出力に流れる電流に基づき第１の電流合成回路にて生成された電流と、を加算した値の電流が流れ、前記第１の差動対の第１の出力に接続する負荷素子には、前記第１の差動対の第１の出力の電流と、前記第２の差動対の第２の出力に流れる電流に基づき第２の電流合成回路にて生成された電流と、を加算した値の電流が流れる構成とされている。
【００３６】
本発明に係る差動増幅回路において、前記第１の電流合成回路は、前記第１の差動対の第２の出力に接続する負荷素子が入力側を構成し、前記第２の差動対の第１の出力に接続する負荷素子に出力が接続された第１のカレントミラーを備え、前記第２の差動対の第１の出力に接続する負荷素子には、前記第２の差動対の第１の出力の電流に、前記第１のカレントミラーの出力電流を加算した値の電流が流れる。また、前記第２の電流合成回路は、前記第２の差動対の第２の出力に接続する負荷素子が入力側を構成し、前記第１の差動対の第１の出力に接続する負荷素子に出力が接続された第２のカレントミラーを備え、前記第１の差動対の第１の出力に接続する負荷素子には、前記第１の差動対の第１の出力の電流に、前記第２のカレントミラーの出力電流を加算した値の電流が流れる。
【００３７】
本発明において、前記第１の差動対の第１の出力に接続する負荷素子と、前記第１の出力トランジスタとが第３のカレントミラーを構成し、前記第２の差動対の第１の出力に接続する負荷素子と、前記第２の出力トランジスタとが第４のカレントミラーを構成している。
【００３８】
本発明の別の側面（アスペクト）に係る差動増幅回路は、第１、第２の入力端子に入力対がそれぞれ接続され、出力対が負荷素子対にそれぞれ接続された第１導電型の第１の差動対と、前記第１、第２の入力端子に入力対がそれぞれ接続され、出力対が負荷素子対にそれぞれ接続された第２導電型の第２の差動対と、を含む入力段と、第１の電源と第１の出力端子間に接続され、前記第１の差動対の第１の出力に制御端子が接続され、第１の出力トランジスタと、第２の電源と前記第１の出力端子間に接続され、前記第２の差動対の第１の出力に制御端子が接続された第２の出力トランジスタと、前記第１の電源と第２の出力端子に接続され、前記第１の差動対の第２の出力に制御端子が接続された第３の出力トランジスタと、前記第２の電源と前記第２の出力端子間に接続され、前記第２の差動対の第２の出力に制御端子が接続された第４の出力トランジスタと、を含む出力段と、を備え、前記第１の差動対の第１の出力に接続する負荷素子と、前記第１の出力トランジスタとが第１のカレントミラーを構成し、前記第１の差動対の第２の出力に接続する負荷素子と、前記第３の出力トランジスタとが第２のカレントミラーを構成し、前記第２の差動対の第１の出力に接続する負荷素子と、前記第２の出力トランジスタとが第３のカレントミラーを構成し、前記第２の差動対の第２の出力に接続する負荷素子と、前記第４の出力トランジスタとが第４のカレントミラーを構成している。
【００３９】
本発明において、位相補償用の容量を、
（Ａ）前記第１の出力トランジスタの制御端子と前記出力端子の間と、前記第２の出力トランジスタの制御端子と前記出力端子の間、
（Ｂ）前記第１の差動対の出力対の間と、前記第２の差動対の出力対の間、
のうち、
（Ａ）、又は、（Ｂ）、又は、（Ａ）と（Ｂ）に備えた構成としてもよい。
【００４０】
本発明において、前記負荷素子は、ダイオード接続されたトランジスタよりなる。
【００４１】
本発明に係る差動増幅回路は、共通接続されたソースが第１の電流源に接続され、ドレインが、第１、第２の負荷素子に接続され、ゲートが反転入力端子と非反転入力端子にそれぞれ接続された、第１導電型のトランジスタ対よりなる第１の差動対を備え、前記第１、第２の負荷素子は、ソースが第１の電源に接続され、ダイオード接続された第２導電型のトランジスタよりなる。さらに、共通接続されたソースが、第２の電流源に接続され、ドレインが、第３、第４の負荷素子にそれぞれ接続され、ゲートが前記反転入力端子と前記非反転入力端子にそれぞれ接続された、第２導電型のトランジスタ対よりなる第２の差動対を備え、前記第３、第４の負荷素子は、ソースが第２の電源に接続され、ダイオード接続された第１導電型のトランジスタよりなる。さらに、前記第１の電源と出力端子間に接続され、前記第２の負荷素子と前記第１の差動対のドレインの接続点にゲートが接続された、第２導電型の第１の出力トランジスタと、前記第２の電源と前記出力端子間に接続され、前記第４の負荷素子と前記第２の差動対のドレインとの接続点に制御端子が接続された、第１導電型の第２の出力トランジスタと、ソースが前記第１の電源に接続され、前記第１の負荷素子とカレントミラーを構成する第２導電型の第１のトランジスタと、ソースが前記第２の電源に接続され、前記第３の負荷素子とカレントミラーを構成する第１導電型の第２のトランジスタと、を備え、前記第１のトランジスタのドレインは、前記第４の負荷素子のドレインとゲートの接続点に接続され、前記第２のトランジスタのドレインは、前記第２の負荷素子のドレインとゲートの接続点に接続されている。
【発明の効果】
【００４２】
本発明によれば、第１、第２の差動増幅回路の出力電流の加算合成を行うことで、電流値が概略零となることは実質有り得ないため、回路が正常に動作しなくなる可能性はない。
【発明を実施するための最良の形態】
【００４３】
上記した本発明についてさらに詳細に説述すべく添付図面を参照して説明する。本発明に係る差動増幅回路は、図１を参照すると、差動入力端子（反転入力端子ＩＭ、非反転入力端子ＩＰ）に入力対が接続され、出力対が負荷素子（Ｍ２、Ｍ４）対に接続された、第１導電型の第１の差動対（Ｍ３、Ｍ５）を含む第１の差動増幅回路と、差動入力端子（反転入力端子ＩＭ、非反転入力端子ＩＰ）に入力対が接続され、出力対が負荷素子対（Ｍ８、Ｍ１０）に接続された、第２導電型の第２の差動対（Ｍ７、Ｍ９）を含む第２の差動増幅回路と、を入力段として備え、出力段として、第１の電源（ＶＤＤ）と出力端子（Ｏ）間に接続され、第１の差動対の第１の出力（Ｍ５の出力）に制御端子が接続された第１の出力トランジスタ（Ｍ１１）と、第２の電源（ＧＮＤ）と出力端子（Ｏ）間に接続され、第２の差動対（Ｍ７、Ｍ９）の第１の出力（Ｍ９の出力）に制御端子が接続された第２の出力トランジスタ（Ｍ１２）と、を備えている。第２の差動対（Ｍ７、Ｍ９）の第１の出力（Ｍ９の出力）に接続する負荷素子（Ｍ１０）には、第２の差動対（Ｍ７、Ｍ９）の第１の出力（Ｍ９の出力）の電流（Ｉ９）と、第１の差動対（Ｍ３、Ｍ５）の第２の出力（Ｍ３の出力）に流れる電流（Ｉ３）に基づき第１の電流合成回路（Ｍ１、Ｍ２）にて生成された電流（Ｉ１）と、を加算した値の電流（Ｉ１０）が流れる。第１の差動対（Ｍ３、Ｍ５）の第１の出力（Ｍ５の出力）に接続する負荷素子（Ｍ４）には、第１の差動対（Ｍ３、Ｍ５）の第１の出力（Ｍ５の出力）の電流（Ｉ５）と、第２の差動対（Ｍ７、Ｍ９）の第２の出力（Ｍ７の出力）に流れる電流（Ｉ７）に基づき第２の電流合成回路（Ｍ６、Ｍ８）にて生成された電流（Ｉ６）と、を加算した値の電流（Ｉ４）が流れる構成とされている。
【００４４】
本発明に係る差動増幅回路において、前記第１の電流合成回路は、第１の差動対（Ｍ３、Ｍ５）の第２の出力（Ｍ３の出力）に接続する負荷素子（Ｍ２）が入力側を構成し、第２の差動対（Ｍ７、Ｍ９）の第１の出力（Ｍ９の出力）に接続する負荷素子（Ｍ１０）に出力が接続された第１のカレントミラー（Ｍ１、Ｍ２）を備え、第２の差動対（Ｍ７、Ｍ９）の第１の出力（Ｍ９の出力）に接続する負荷素子（Ｍ１０）には、第２の差動対（Ｍ７、Ｍ９）の第１の出力（Ｍ９の出力）の電流に、第１のカレントミラー（Ｍ１、Ｍ２）の出力電流（Ｉ１）を加算した値の電流（Ｉ１０）が流れる。また、第２の電流合成回路は、第２の差動対（Ｍ７、Ｍ９）の第２の出力（Ｍ７の出力）に接続する負荷素子（Ｍ８）が入力側を構成し、第１の差動対（Ｍ３、Ｍ５）の第１の出力（Ｍ５の出力）に接続する負荷素子（Ｍ４）に出力が接続された第２のカレントミラー（Ｍ６、Ｍ８）を備え、第１の差動対（Ｍ３、Ｍ５）の第１の出力（Ｍ５の出力）に接続する負荷素子（Ｍ４）には、第１の差動対（Ｍ３、Ｍ５）の第１の出力（Ｍ５の出力）の電流（Ｉ５）に、第２のカレントミラー（Ｍ６、Ｍ８）の出力電流（Ｉ６）を加算した値の電流（Ｉ４）が流れる。このように、本発明に係る差動増幅回路は、入力段の第１、第２の差動対の出力電流を加算合成を行い、加算した電流を第１、第２の差動対の負荷素子に流すことで、例えばＧＮＤ電位から電源電位の範囲の入力電圧に対して、第１、第２の差動対の負荷素子の電流値が、概略零となることは、実質、生じ得なくなり、このため、回路が正常に動作しなくなる可能性はない。以下、具体的な実施例に即して説明する。
【実施例】
【００４５】
図１は、本発明の第１の実施例の構成を示す図である。図１を参照すると、一端がＧＮＤ（グランド電位）に接続された電流源（等価的定電流源）ＩＡと、共通接続されたソースが電流源ＩＡの他端に接続され、ゲートがマイナス（反転）入力端子ＩＭとプラス（非反転）入力端子ＩＰにそれぞれ接続され、第１の差動対をなすＮｃｈ型ＭＯＳＦＥＴ  Ｍ３、Ｍ５と、ソースが電源ＶＤＤに接続され、ドレインがＮｃｈ型ＭＯＳＦＥＴ  Ｍ３のドレインに接続され、ダイオード接続されたＰｃｈ型ＭＯＳＦＥＴ  Ｍ２と、ソースが電源ＶＤＤに接続され、ドレインがＮｃｈ型ＭＯＳＦＥＴ  Ｍ５のドレインに接続され、ダイオード接続されたＰｃｈ型ＭＯＳＦＥＴ  Ｍ４とを備え、これらは、第１の差動増幅回路を構成している。
【００４６】
さらに、ソースが電源ＶＤＤに接続され、ゲートがＰｃｈ型ＭＯＳＦＥＴ  Ｍ２のゲートに接続されたＰｃｈ型ＭＯＳＦＥＴ  Ｍ１を備えている。Ｐｃｈ型ＭＯＳＦＥＴ  Ｍ２、Ｍ４は、差動対Ｍ３、Ｍ５の能動負荷回路を構成し、Ｐｃｈ型ＭＯＳＦＥＴ  Ｍ１、Ｍ２はカレントミラーを構成している。
【００４７】
さらに、一端がＧＮＤに接続された電流源（等価的定電流源）ＩＢと、共通接続されたソースが電流源ＩＢの他端に接続され、ゲートがマイナス（反転）入力端子ＩＭとプラス（非反転）入力端子ＩＰにそれぞれ接続され、第２の差動対をなすＰｃｈ型ＭＯＳＦＥＴ  Ｍ７、Ｍ９と、ソースがＧＮＤに接続され、ドレインが、Ｐｃｈ型ＭＯＳＦＥＴ  Ｍ７のドレインに接続され、ダイオード接続されたＮｃｈ型ＭＯＳＦＥＴ  Ｍ８と、ソースがＧＮＤに接続され、ドレインが、Ｐｃｈ型ＭＯＳＦＥＴ  Ｍ９のドレインに接続され、ダイオード接続されたＮｃｈ型ＭＯＳＦＥＴ  Ｍ１０とを備え、これらは、第２の差動増幅回路を構成している。
【００４８】
さらに、ソースがＧＮＤに接続され、ゲートがＮｃｈ型ＭＯＳＦＥＴ  Ｍ８のゲートに接続され、ドレインが、ダイオード接続されたＰｃｈ型ＭＯＳＦＥＴ  Ｍ４のゲートに接続されたＮｃｈ型ＭＯＳＦＥＴ  Ｍ６を備えている。Ｐｃｈ型ＭＯＳＦＥＴ  Ｍ１のドレインは、ダイオード接続されたＮｃｈ型ＭＯＳＦＥＴ  Ｍ１０のゲートに接続されている。Ｎｃｈ型ＭＯＳＦＥＴ  Ｍ８、Ｍ１０は、差動対Ｍ７、Ｍ９の能動負荷回路を構成し、Ｎｃｈ型ＭＯＳＦＥＴ  Ｍ６、Ｍ８はカレントミラーを構成している。
【００４９】
また、出力回路として、ソースが電源に接続され、ドレインが出力端子Ｏに接続され、ゲートがＭＯＳＦＥＴ  Ｍ４のドレインに接続されたＰｃｈ型ＭＯＳＦＥＴ  Ｍ１１と、ソースがＧＮＤに接続され、ドレインが出力端子Ｏに接続され、ゲートがＭＯＳＦＥＴ  Ｍ１０のドレインに接続されたＮｃｈ型ＭＯＳＦＥＴ  Ｍ１２を備えている。ＭＯＳＦＥＴ  Ｍ１１、Ｍ１２は、出力トランジスタともいう。
【００５０】
第１の差動増幅回路のＭＯＳＦＥＴ  Ｍ４と出力回路の出力ＭＯＳＦＥＴ  Ｍ１１はカレントミラーを構成し、第２の差動増幅回路のＭＯＳＦＥＴ  Ｍ１０と出力回路の出力ＭＯＳＦＥＴ  Ｍ１２はカレントミラーを構成している。
【００５１】
非反転入力端子ＩＰへの入力電圧をＶＰ、反転入力端子ＩＭへの入力電圧をＶＭ、Ｏからの出力電圧をＶＯとすると、これらの関係は、前記した式（１）で与えられ、図２に示すように、非反転入力端子ＩＰ、反転入力端子ＩＭの入力電圧ＶＰ、ＶＭを差動増幅した電圧ＶＯ（シングルエンデッド出力）が出力される。
【００５２】
図１の回路においては、ＶＰ、ＶＭ、ＶＯの関係は、概略次の通りに得られる。
【００５３】
電源電圧をＶＤＤ、ＭＯＳＦＥＴ  Ｍ３、Ｍ５、Ｍ７、Ｍ９のドレイン電流を、それぞれＩ３、Ｉ５、Ｉ７、Ｉ９とする。簡単のためにＭＯＳＦＥＴ  Ｍｘ（Ｘは３、５、７、９）のβをβｘ、ゲート幅をＷｘ、ゲート長をＬｘ、閾値電圧をＶｔｈｘ、ドレイン・ソース間電圧をＶＤＳｘ、アーリー電圧をＶＡｘとし、これらのＭＯＳＦＥＴが何れも飽和領域で動作しているものとすると、ドレイン電流Ｉ３、Ｉ５、Ｉ７、Ｉ９と、入力電圧ＶＰ、ＶＭとの関係は、次式（１４）〜（１７）の通りに得られる。
【００５４】
2008092106.tif 000016
【００５５】
2008092106.tif 000017
【００５６】
2008092106.tif 000018
【００５７】
2008092106.tif 000019
【００５８】
これより、ＭＯＳＦＥＴ  Ｍ１、Ｍ４、Ｍ６、Ｍ１０のドレイン電流をそれぞれＩ１、Ｉ４、Ｉ６、Ｉ１０とし、簡単のために、ＭＯＳＦＥＴ  Ｍ４と、Ｍ１１、Ｍ１０とＭ１２のゲート幅／ゲート長比を１とすれば、次式（１８）、（１９）が得られる。
【００５９】
2008092106.tif 000020
【００６０】
2008092106.tif 000021
【００６１】
ＭＯＳＦＥＴ  Ｍ１１、Ｍ１２のドレイン電流をそれぞれＩ１１、Ｉ１２とし、さらに、簡単のために、ＭＯＳＦＥＴ  Ｍ４とＭ１１、Ｍ１０とＭ１２のゲート幅／ゲート長比を１とすると、次式（２０）が得られる。
【００６２】
2008092106.tif 000022
【００６３】
2008092106.tif 000023
であることから、次式（２２）が得られる。
【００６４】
2008092106.tif 000024
【００６５】
以上により、図１の回路は、差動増幅回路として動作していることが分かる。なお、図１の回路においては、第１の差動対（Ｍ３及びＭ５）を入力差動段として含む第１の差動増幅回路と、第２の差動対（Ｍ７及びＭ９）を入力差動段として含む第２の差動増幅回路について、それぞれの回路が正常に動作可能なＶＰ、ＶＭの範囲は、概略表１の通りとなる。ここで、Ｖｔｈｎ、ＶｔｈｐはそれぞれＮｃｈ型ＭＯＳＦＥＴ、Ｐｃｈ型ＭＯＳＦＥＴの閾値電圧である。
【００６６】
【表１】
2008092106.tif 000025
【００６７】
表１から分かる通り、図１の回路においては、次式（２３）が満たされれば、非反転入力端子ＩＰ及び反転入力端子ＩＭへ印加される入力電圧ＶＰ、ＶＭが０〜ＶＤＤの全範囲において、常に、少なくとも一個の差動増幅回路が動作している。
【００６８】
2008092106.tif 000026
【００６９】
よって、本発明による差動増幅回路においては、所謂、レイル・ツー・レイル（Ｒａｉｌ  ｔｏ  Ｒａｉｌ）入力型と呼ばれる電源電圧全範囲の入力電圧に対応可能な差動増幅回路として動作していることになる。
【００７０】
本発明の第１の実施例の回路の動作成立条件を示す式（１８）、（１９）においては、第１及び第２の差動増幅回路のそれぞれの出力電流の合成において、加算合成を用いていることが示されている。よって、図７に示した従来差動増幅回路における問題点が解決されている。
【００７１】
即ち、第１の差動対（Ｍ３、Ｍ５）のＭＯＳＦＥＴ  Ｍ５のドレイン電流Ｉ５と、第２の差動対（Ｍ７、Ｍ８）のＭＯＳＦＥＴ  Ｍ７のドレイン電流Ｉ７に関して、電流Ｉ７を、カレントミラー回路（ＭＯＳＦＥＴ  Ｍ８、Ｍ６）で一旦、電流Ｉ６へ変換した上で、Ｉ６とＩ５を加算して、第１の差動対（Ｍ３、Ｍ５）のＭＯＳＦＥＴ  Ｍ５に接続するＭＯＳＦＥＴ  Ｍ４に流れる電流Ｉ４とし、カレントミラー回路（ＭＯＳＦＥＴ  Ｍ４、Ｍ１１よりなる）により、出力回路のＭＯＳＦＥＴ  Ｍ１１のドレイン電流Ｉ１１（＝Ｉ４）を得ている。
【００７２】
同様に、第１の差動対（Ｍ３、Ｍ５）のＭＯＳＦＥＴ  Ｍ３の電流Ｉ３を、第２のカレントミラー回路（ＭＯＳＦＥＴ  Ｍ２、Ｍ１よりなる）で一旦、電流Ｉ１へ変換した上で、これと、第２の差動対（Ｍ７、Ｍ９）のＭＯＳＦＥＴ  Ｍ９のドレイン電流Ｉ９と加算してＩ１０として、カレントミラー回路（ＭＯＳＦＥＴ  Ｍ１０、Ｍ１２よりなる）により、出力回路のＭＯＳＦＥＴ  Ｍ１２のドレイン電流Ｉ１２（＝Ｉ１０）を得ている。
【００７３】
ＭＯＳＦＥＴ  Ｍ１１とＭ１２は、プッシュプル出力回路を構成しており、ドレイン電流Ｉ１１とドレイン電流Ｉ１２の値に応じて、式（２１）の動作を得ている。
【００７４】
図３は、図１の等価的定電流源として用いている電流源ＩＡ、ＩＢの具体的な構成を示す図である。電流源ＩＡは、ソースがＧＮＤに接続されたＮｃｈ型ＭＯＳＦＥＴ  Ｍ２３から構成され、Ｎｃｈ型ＭＯＳＦＥＴ  Ｍ２３のドレイン電流が出力電流（シンク電流）とされる。電流源ＩＢは、ソースが電源ＶＤＤに接続されたＰｃｈ型ＭＯＳＦＥＴ  Ｍ２４から構成され、Ｐｃｈ型ＭＯＳＦＥＴ  Ｍ２４のドレイン電流が出力電流（ソース電流）とされる。電流源ＩＡにバイアス電圧を与える回路として、ソースがＧＮＤに接続され、ゲートがドレインに接続され、さらにＮｃｈ型ＭＯＳＦＥＴ  Ｍ２３のゲートに接続されたＮｃｈ型ＭＯＳＦＥＴ  Ｍ２２を備え、電流源ＩＢにバイアス電圧を与える回路として、ソースがＶＤＤに接続され、ゲートがドレインに接続され、さらにＰｃｈ型ＭＯＳＦＥＴ  Ｍ２４のゲートに接続されたＰｃｈ型ＭＯＳＦＥＴ  Ｍ２１を備えている。Ｎｃｈ型ＭＯＳＦＥＴ  Ｍ２２のドレインとＰｃｈ型ＭＯＳＦＥＴ  Ｍ２１のドレインは抵抗Ｒ１を介して接続されている。
【００７５】
図１の回路は、比較回路（コンパレータ；電圧比較回路）としても使用可能である。さらに、演算増幅回路（ＯＰアンプ）としても、使用可能である。この場合、回路設計や動作条件等にも依存するが一般的に発振防止のために、位相補償回路が必要である。
【００７６】
図４は、本発明の第２の実施例の構成を示す図である。図４において、位相補償回路は、容量（キャパシタ）Ｃ１〜Ｃ４である。図４の構成は、図１の構成に、容量Ｃ１〜Ｃ４が追加されている。容量Ｃ１、Ｃ２は、第１の差動対（Ｍ３、Ｍ５）の出力対の間と、第２の差動対（Ｍ７、Ｍ９）の出力対の間にそれぞれ接続され、容量Ｃ３、Ｃ４は、出力回路のＭＯＳＦＥＴ  Ｍ１１、Ｍ１２のドレインとゲート間に接続されている。なお、これらの容量Ｃ１〜Ｃ４は全てが必要という訳ではなく、回路設計や動作条件に応じて、容量Ｃ１と容量Ｃ２のみ、あるいは、容量Ｃ３と容量Ｃ４のみにより実現することも可能である。
【００７７】
図５は、本発明の第３の実施例の構成を示す図である。図１の第１の実施例では、差動入力、単一出力（シングルエンデッド出力）の場合の構成（図２参照）を示していたが、本実施例おいては、図６に示すように、差動入力、差動出力の構成となっている。非反転入力端子ＩＰ、反転入力端子ＩＭの電圧を差動増幅し、非反転出力端子ＯＰ、反転出力端子ＯＭから差動出力する。ＩＰへの入力電圧をＶＰ、ＩＭへの入力電圧をＶＭ、ＯＰからの出力電圧をＶＯＰ、ＯＭからの出力電圧をＶＯＭとすると、これらの関係は概略、次式（２４）の通りに得られる。
【００７８】
2008092106.tif 000027
【００７９】
ここで、Ａは差動入力、差動出力の差動増幅率である。
【００８０】
図５を参照すると、共通接続されたソースが電流源ＩＡに接続され、ゲートがマイナス（反転）入力端子ＩＭとプラス（非反転）入力端子ＩＰにそれぞれ接続され、第１の差動対をなすＮｃｈ型ＭＯＳＦＥＴ  Ｍ３、Ｍ５と、ソースが電源ＶＤＤに接続され、ドレインがＮｃｈ型ＭＯＳＦＥＴ  Ｍ３のドレインに接続され、ダイオード接続されたＰｃｈ型ＭＯＳＦＥＴ  Ｍ２と、ソースが電源ＶＤＤに接続され、ドレインがＮｃｈ型ＭＯＳＦＥＴ  Ｍ５のドレインに接続され、ダイオード接続されたＰｃｈ型ＭＯＳＦＥＴ  Ｍ４と、を備えている。
【００８１】
さらに、共通接続されたソースが電流源ＩＢに接続され、ゲートがマイナス（反転）入力端子ＩＭとプラス（非反転）入力端子ＩＰにそれぞれ接続され、第２の差動対をなすＰｃｈ型ＭＯＳＦＥＴ  Ｍ７、Ｍ９と、ソースがＧＮＤに接続され、ドレインが、Ｐｃｈ型ＭＯＳＦＥＴ  Ｍ７のドレインに接続され、ダイオード接続されたＮｃｈ型ＭＯＳＦＥＴ  Ｍ８と、ソースがＧＮＤに接続され、ドレインが、Ｐｃｈ型ＭＯＳＦＥＴ  Ｍ９のドレインに接続され、ダイオード接続されたＮｃｈ型ＭＯＳＦＥＴ  Ｍ１０と、ソースがＧＮＤに接続され、ゲートがＮｃｈ型ＭＯＳＦＥＴ  Ｍ８のゲートに接続され、ドレインがＰｃｈ型ＭＯＳＦＥＴ  Ｍ１のドレインに接続されたＮｃｈ型ＭＯＳＦＥＴ  Ｍ６と、を備えている。Ｎｃｈ型ＭＯＳＦＥＴ  Ｍ８、Ｍ１０は、差動対Ｍ７、Ｍ９の能動負荷回路を構成し、Ｎｃｈ型ＭＯＳＦＥＴ  Ｍ６、Ｍ８はカレントミラーを構成している。
【００８２】
また、非反転出力端子ＯＰの出力回路として、ソースが電源ＶＤＤに接続され、ドレインが出力端子ＯＰに接続され、ゲートがＭＯＳＦＥＴ  Ｍ４のゲートに接続されたＰｃｈ型ＭＯＳＦＥＴ  Ｍ１１と、ソースがＧＮＤに接続され、ドレインが出力端子ＯＰに接続され、ゲートがＭＯＳＦＥＴ  Ｍ１０のドレインに接続されたＮｃｈ型ＭＯＳＦＥＴ  Ｍ１２を備えている。反転出力端子ＯＭの出力回路として、ソースが電源に接続され、ドレインが出力端子ＯＭに接続され、ゲートがＭＯＳＦＥＴ  Ｍ２のゲートに接続されたＰｃｈ型ＭＯＳＦＥＴ  Ｍ１と、ソースがＧＮＤに接続され、ドレインが出力端子ＯＭに接続され、ゲートがＭＯＳＦＥＴ  Ｍ８のドレインに接続されたＮｃｈ型ＭＯＳＦＥＴ  Ｍ６を備えている。
【００８３】
上式（２１）に示したように、非反転出力端子ＯＰの出力電圧ＶＯＰは、ＭＯＳＦＥＴ  Ｍ１１とＭ１２のドレイン電流Ｉ１１とＩ１２の差電流Ｉ１１−Ｉ１２に比例する。同様にして、反転出力端子ＯＭの出力電圧ＶＯＭは、ＭＯＳＦＥＴ  Ｍ１とＭ６のドレイン電流Ｉ１とＩ６の差電流Ｉ１−Ｉ６に比例する。簡単のために、ＭＯＳＦＥＴ  Ｍ１とＭ２、Ｍ６とＭ８、Ｍ４とＭ１１、Ｍ１０とＭ１２のゲート幅／ゲート長比をそれぞれ１とすれば、ＭＯＳＦＥＴ  Ｍ１のドレイン電流ＭＯＳＦＥＴ  Ｍ１とＭ６の出力電流Ｉ１、Ｉ６の差電流は、Ｉ３とＩ７の差電流で与えられ、Ｉ３∝ＶＭ、Ｉ７∝ＶＭより、反転出力端子ＯＭの電圧ＶＯＭは、入力電圧ＶＭに対応した電圧となる。また、ＭＯＳＦＥＴ  Ｍ１１とＭ１２の出力電流Ｉ１１、Ｉ１２の差電流Ｉ１１−Ｉ１２は、Ｉ５とＩ９の差電流で与えられ、Ｉ５∝ＶＰ、Ｉ９∝ＶＰより、非反転出力端子ＯＰの電圧ＶＯＰは、入力電圧ＶＰに対応した電圧となる。よって、式（２４）が成り立つ。
【００８４】
本発明の回路の構成によると、入力信号、出力信号、さらには回路の各部の動作信号の範囲を広くとることが可能となる。換言すれば、本発明によれば、ＭＯＳＦＥＴにおいて、入力電圧、出力電圧、回路の各部の動作電流として広い範囲がとられたとしても、回路の動作状態の遷移が小さくなる。これは例えば、回路の出力電流、出力電圧、周波数特性、増幅率、オフセット電圧、電源消費電流等といった諸特性の変動が小さいことを意味している。すなわち回路の動作特性を向上している。
【００８５】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１の実施例の差動増幅回路の構成を示す図である。
【図２】差動入力、単一出力増幅回路の記号とその端子名の例を示す図である。
【図３】定電流源の構成例を示す図である。
【図４】本発明の第２の実施例の差動増幅回路の構成を示す図である。
【図５】本発明の第３の実施例の差動増幅回路の構成を示す図である。
【図６】差動入力、差動出力増幅回路の記号とその端子名の例を示す図である。
【図７】非特許文献１に開示された差動増幅回路の構成を示す図である。
【符号の説明】
【００８７】
ＩＡ、ＩＢ、ＩＣ，ＩＤ  定電流源
ＩＭ  反転入力端子
ＩＰ  非反転入力端子
Ｍ１、Ｍ２、Ｍ４、Ｍ７、Ｍ９、Ｍ１１、Ｍ２１、Ｍ２４、Ｍ３３、Ｍ３４、Ｍ３５、Ｍ３６、Ｍ３７、Ｍ３８  Ｐｃｈ型ＭＯＳＦＥＴ
Ｍ３、Ｍ５、Ｍ６、Ｍ８、Ｍ１０、Ｍ１２、Ｍ２２、Ｍ２３、Ｍ３１、Ｍ３２、Ｍ３９、Ｍ４０、Ｍ４１、Ｍ４２  Ｎｃｈ型ＭＯＳＦＥＴ
Ｏ  出力端子
ＯＭ  反転出力端子
ＯＰ  非反転出力端子
【図１】
2008092106.tif 000028
【図２】
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【図３】
2008092106.tif 000030
【図４】
2008092106.tif 000031
【図５】
2008092106.tif 000032
【図６】
2008092106.tif 000033
【図７】
2008092106.tif 000034