(57)【要約】【課題】不純物のイオン注入および拡散で形成したチャネル層は、底部に不純物濃度の低い領域が形成され、また、チャネル層形成工程以降の熱処理により拡散が進行するため、チャネル層およびトレンチを必要以上に深く形成する必要があり、低容量化、低オン抵抗化を阻んでいた。【解決手段】チャネル層下方に、高濃度のｎ型不純物層を設ける。ｎ型不純物はプロトンを採用する。プロトンは注入深さのコントロールが容易である。ｎ型不純物層は、チャネル層の拡散の進行を阻むため、所望のチャネル層深さが得られる位置にｎ型不純物層を形成することによりチャネル層深さを正確に制御できる。これによりチャネル層、トレンチは必要かつ十分な深さに形成できるので、低容量化、低オン抵抗化が図れる。【選択図】    図１
2008078397.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板上に一導電型半導体層を積層する工程と、
前記半導体層の表面から所定の深さに高濃度の一導電型不純物層を形成する工程と、
前記一導電型不純物層上の前記半導体層表面に逆導電型のチャネル層を形成する工程と、
前記一導電型不純物層を貫通するトレンチを形成する工程と、
少なくとも前記トレンチ内壁に絶縁膜を形成する工程と、
前記トレンチ内にゲート電極を形成する工程と、
前記トレンチに隣接する前記半導体層表面に一導電型のソース領域を形成する工程と、
を具備することを特徴とする絶縁ゲート型半導体装置の製造方法。
【請求項２】
前記一導電型不純物層は、前記チャネル層の下方全面に形成されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置の製造方法。
【請求項３】
前記絶縁膜は、６００Å以上１５００Å以下の膜厚であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置の製造方法。
【請求項４】
前記チャネル層は、イオン注入および拡散により形成されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置の製造方法。
【請求項５】
前記一導電型不純物層は、プロトンの照射により形成されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置の製造方法。
【請求項６】
前記一導電型不純物層の不純物濃度は、前記チャネル層および前記半導体層より高濃度であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置の製造方法。
【請求項７】
前記チャネル層は、前記一導電型不純物層の形成直後の深さで拡散が制御されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置の製造方法。
【請求項８】
前記一導電型不純物層は、当該不純物が後の熱処理により前記半導体層に拡散されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置の製造方法に係り、特にトレンチ構造の絶縁ゲート型半導体装置において低容量化および低オン抵抗化が実現する絶縁ゲート型半導体装置の製造方法に関する。
【背景技術】
【０００２】
図１１は従来の半導体装置の断面図であり、一例としてｎチャネル型のトレンチ構造のＭＯＳＦＥＴを示す。
【０００３】
ｎ＋型のシリコン半導体基板２１の上にｎ−型のエピタキシャル層２２を積層するなどしてドレイン領域を設け、その表面にｐ型のチャネル層２４を設ける。
【０００４】
トレンチ２７は、チャネル層２４を貫通し、ドレイン領域まで到達して設けられ、トレンチ２７の内壁をゲート酸化膜３１で被膜し、トレンチ２７に充填されたポリシリコンよりなるゲート電極３３を設ける。
【０００５】
トレンチ２７に隣接したチャネル層２４表面にはｎ＋型のソース領域３５が設けられ、隣り合う２つのセルのソース領域３５間のチャネル層２４表面にはｐ＋型のボディ領域３４が配置される。さらにゲート電極３３に印加時にはソース領域３５からトレンチ２７に沿ってチャネル（図示せず）が形成される。ゲート電極３３上は層間絶縁膜３６で覆う。層間絶縁膜３６間のコンタクトホールＣＨに露出したソース領域３５およびボディ領域３４にはバリアメタル層（不図示）がコンタクトし、アルミニウム合金などによるソース電極３８が設けられる。
【０００６】
図１２を参照して、従来の半導体装置の製造方法について説明する。
【０００７】
ｎ＋型シリコン半導体基板２１にｎ−型のエピタキシャル層２２を積層してドレイン領域を形成する。表面にｐ型のチャネル層２４を形成し、チャネル層２４を貫通してドレイン領域２２まで達するトレンチ２７を形成する（図１２（Ａ））。
【０００８】
トレンチ２７の内壁にゲート酸化膜３１を形成し、ポリシリコンによりトレンチ２７に埋設したゲート電極３３を形成する（図１２（Ｂ））。
【０００９】
トレンチ２７周囲のチャネル層２４表面にイオン注入によりｎ＋型不純物領域を形成し、隣合うｎ＋型不純物領域間のチャネル層２４表面にｐ＋型不純物領域を形成する。全面に絶縁膜を形成してｎ＋型のソース領域３５およびｐ＋型のボディ領域３４を形成し、絶縁膜にコンタクトホールＣＨを形成すると共にゲート電極３３上を覆う層間絶縁膜３６を形成する（図１２（Ｃ））。
【００１０】
その後全面にソース電極となる金属層を形成し、図１１に示す最終構造を得る（例えば特許文献１参照）。
【特許文献１】特開２００２−３４３８０５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図１３および図１４を参照して、従来のＭＯＳＦＥＴについて説明する。図１３（Ａ）は従来構造のＭＯＳＦＥＴの拡大断面図である。
【００１２】
チャネル層２４はイオン注入および拡散により形成された領域であり、深さ方向（基板垂直方向）に沿って不純物プロファイルは均一とならず、特に底部付近では不純物濃度が大幅に低減する。
【００１３】
チャネル層２４には、耐圧やリーク電流の抑制等を考慮した所定の不純物濃度と、オン抵抗、容量等を考慮した所定の深さが要求される。しかし、上記の如くチャネル層２４の底部付近で不純物濃度が大幅に低減し、実質的な特性にほとんど影響しない領域が発生する（以下この領域をテール部２４ｔと称する）。つまりチャネル層２４は、チャネル層２４として必要な深さの領域を実効チャネル部２４ｓとすると、テール部２４ｔの形成深さを考慮して実効チャネル部２４ｓより十分深く形成される。
【００１４】
一方トレンチ２７にはゲート電極３３が埋め込まれ、トレンチ２７に沿ったチャネル層２４にチャネルを形成するため、トレンチ２７はチャネル層２４より深く設ける必要がある。しかし、トレンチ２７が必要以上に深いと内壁に設けられるゲート絶縁膜（酸化膜）３１により容量が増加し、スイッチング特性が劣化する問題がある。
【００１５】
つまり、容量を低減するにはトレンチ２７の深さはなるべく浅い方が望ましい。そこで、チャネル層２４（テール部２４ｔ）下端からトレンチ２７底部までの距離ｄ２は、プロセス上のばらつきを考慮して限界まで縮小されており、例えば０．２μ〜０．３μｍである。
【００１６】
ところで製造工程において、トレンチ２７は図１２（Ａ）の如くチャネル層２４形成後に異方性エッチングにより形成される。また、トレンチ２７形成後に、熱酸化によりその内壁にゲート酸化膜３１が形成される（図１２（Ｂ））。
【００１７】
しかし、不純物の拡散領域であるチャネル層２４は、この熱酸化の影響を受けて所定の深さ以上に拡散が進む。つまり、チャネル層２４（テール部２４ｔ）下端とトレンチ２７底部の距離ｄ２を上述の如く非常に小さくすると、図１４の如くトレンチ２７底部よりチャネル層２４が深くなってしまう問題があった。
【００１８】
一般にゲート酸化膜３１は高温の熱処理により形成されるが、特に低容量化を図るために、ゲート酸化膜３１の膜厚を厚く（例えば６００Å〜１５００Å程度）形成する場合は、その熱処理時間が長時間となる。ここでは、ゲート酸化膜３１の膜厚を例えば７００Å〜１０００Å程度として説明するが、その場合熱酸化の温度は１１００℃程度で時間は１２０分（７００Å）〜１８０分（１０００Å）程度である。つまり、チャネル層２４を形成後にこのような高温で長時間の熱処理を行うと、不純物の拡散領域であるチャネル層２４の拡散が所定の深さより進んでしまう。
【００１９】
更に、ドレイン−ソース間耐圧を向上させるため、ｎ−型エピタキシャル層２２の比抵抗ρを増加させる場合がある。この場合ｎ−型エピタキシャル層２２の不純物濃度を低くするため、チャネル層２４の不純物が拡散しやすくなってしまう。
【００２０】
つまり、低容量化およびドレイン−ソース間耐圧の向上を図ったＭＯＳＦＥＴでは、トレンチ２７深さはゲート酸化膜３１（およびそれ以降の製造工程）の熱酸化による拡散の影響も考慮して、更に深く形成する必要があり、装置の低容量化にも限界があった。
【００２１】
また、図１４の如きチャネル層の形状になると、トレンチ２４底部が接するｎ−型半導体層の面積（すなわち電流経路の面積）ａ２が狭小になり、抵抗が増加してしまう問題もあった。
【課題を解決するための手段】
【００２２】
本発明はかかる課題に鑑みてなされ、第１に、一導電型半導体基板上に一導電型半導体層を積層する工程と、前記半導体層の表面から所定の深さに高濃度の一導電型不純物層を形成する工程と、前記一導電型不純物層上の前記半導体層表面に逆導電型のチャネル層を形成する工程と、前記一導電型不純物層を貫通するトレンチを形成する工程と、少なくとも前記トレンチ内壁に絶縁膜を形成する工程と、前記トレンチ内にゲート電極を形成する工程と、前記トレンチに隣接する前記半導体層表面に一導電型のソース領域を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００２３】
本発明によれば、第１に、高濃度のｎ型不純物領域（プロトン層）が、チャネル層の拡散の進行を抑制するため、チャネル層を浅く（必要かつ十分な深さに）形成することができる。これにより、チャネル層の過剰拡散を考慮して必要以上に深く形成していた従来と比較してチャネル長を短縮できるので、オン抵抗の低減が図れる。
【００２４】
第２に、チャネル層を従来より浅くできることに伴いトレンチ深さを浅く（必要かつ十分な深さに）形成できる。つまり、ゲート電極深さ（ゲート長）を短縮できるので、ゲート電極と半導体によるＭＯＳ構造の面積を低減でき、例えばゲート−ソース間容量Ｃｇｓを低減できる。つまり、チャネル層などの設計パラメータを変更することなく、ＭＯＳＦＥＴの低容量化が図れる。更に、ゲート−ソース間容量Ｃｇｓ＋ゲート−ドレイン間容量Ｃｇｄで近似的に表わされる入力容量Ｃｉｓｓを低減でき、スイッチング特性（速度）を向上させることができる。
【００２５】
第３に、ｎ−型半導体層の不純物濃度が低く、また長時間の熱処理によりゲート酸化膜を厚く形成する場合であっても、チャネル層が必要以上に拡散することを防止できる。従って、ドレイン−ソース間耐圧の向上および低容量化を実現する半導体装置において、チャネル層の拡散深さの制御が正確に行える。
【００２６】
第４に、チャネル層形成後の熱処理工程を経ても、チャネル層の過剰な拡散が抑制できる。チャネル層が過剰に拡散すると、トレンチよりチャネル層が深くなり、トレンチ底部が接するｎ−型半導体層の面積ａ２の狭小化し、抵抗が増大する問題がある。しかし、本実施形態によればこれを回避できる。
【００２７】
また従来では、チャネル層形成後の熱処理工程によってもチャネル層の拡散が進行するため、チャネル層形成後の複数の熱処理工程の影響を考慮する必要があり、チャネル層の形成条件の制御が複雑であった。しかし、本実施形態によれば、後の熱処理工程の影響を考慮することなく、チャネル層深さはｎ型不純物層の深さで制御可能である。従って、チャネル層形成条件の制御が容易となる。
【発明を実施するための最良の形態】
【００２８】
本発明の実施の形態を、ｎチャネル型のトレンチ構造のＭＯＳＦＥＴを例に図１から図１０を参照して説明する。  
【００２９】
図１は、ＭＯＳＦＥＴの構造を示す断面図である。
【００３０】
ＭＯＳＦＥＴは、半導体基板１と、半導体層２と、トレンチ７と、チャネル層４と、ゲート電極１３と、ソース領域１５と、一導電型不純物層３とを有する。
【００３１】
ｎ＋型シリコン半導体基板１の上にｎ−型半導体層２を積層するなどした基板１０によりドレイン領域Ｄを設ける。ｎ−型半導体層２は、例えばｎ＋型シリコン半導体基板１上にエピタキシャル成長により形成されたエピタキシャル層である。ｎ−型半導体層２表面にはチャネル層４が設けられる。
【００３２】
チャネル層４はｐ型不純物のイオン注入および拡散により設けられた不純物領域であり、所定の耐圧を得るための不純物ドーズ量（例えば２Ｅ１３ｃｍ−2程度）とオン抵抗や容量等を考慮した所定の深さ（例えば２μｍ程度）を有する。
【００３３】
チャネル層４の下方には、高濃度（ｎ＋＋）のｎ型不純物層３を設ける。ｎ型不純物層３は、例えばプロトン（Ｈ＋）の照射（ドーズ量：１Ｅ１１ｃｍ−２〜１Ｅ１３ｃｍ−２程度）により設けられ、不純物濃度は、チャネル層４およびｎ−型半導体層２と比較して十分高い。ｎ型不純物層３は、少なくともチャネル層４が設けられる領域全面に配置される。  本実施形態のｎ型不純物層３は、チャネル層４の過剰な拡散を防止する。すなわち、チャネル層４は、ｎ型不純物層３より深く拡散することはない。
【００３４】
尚、後に詳述するが、ｎ型不純物層３は、当該ｎ型不純物層３形成後の熱処理の影響を受け、次第にｎ−型半導体層２に拡散する。つまり、図１に示す最終構造において、実際には高濃度のｎ型不純物層３は残存していない。しかしここでは説明の便宜上、ｎ型不純物層３の形成直後の位置（および不純物濃度）を示し、チャネル層４はｎ型不純物層３の形成直後の深さで拡散が制御されていることを示す。
【００３５】
トレンチ７は、チャネル層４およびｎ型不純物層３を貫通する深さに設けられる。トレンチ７に隣接したチャネル層４表面には高濃度のｎ型（ｎ＋）のソース領域１５が設けられ、隣り合う２つのソース領域１５間のチャネル層４表面には高濃度のｐ型（ｐ＋）のボディ領域１４が配置される。これによりゲート電極１３に印加時にはソース領域１５からトレンチ７に沿ってチャネル（図示せず）が形成される。ゲート電極１３上は層間絶縁膜１６で覆い、層間絶縁膜１６間はソース電極１８とのコンタクトホールＣＨとなる。コンタクトホールＣＨから露出したソース領域１５およびボディ領域１４には、バリアメタル層（不図示）を介して、アルミニウム合金などにより形成されたソース電極１８が電気的に接続する。
【００３６】
図２は、本実施形態のＭＯＳＦＥＴを示す拡大断面図である。既述の如くｎ型不純物層３は、図２に示す最終構造において、実際には、ｎ−型半導体層２に広く拡散している。しかしここでは説明の便宜上、ｎ型不純物層３の形成直後の位置（および不純物濃度）を破線で示す。
【００３７】
図２を参照し、ｎ型不純物層３は、プロトン照射により設けられる。破線で示すｎ型不純物層３の形成直後の厚みｄ１１は０．１μｍ〜０．２μｍ程度であり、基板１０（チャネル層４）表面からの深さｄ１２は１．８μｍ程度である。
【００３８】
そしてｎ型不純物層３を形成後に、ｎ−型エピタキシャル層２表面に不純物を注入し、長時間の熱処理により不純物を拡散してチャネル層４が設けられる。
【００３９】
このとき、ｎ型不純物層３はチャネル層４に対しては、逆導電型の非常に高濃度の不純物層であるので、チャネル層４の拡散が進みｎ型不純物層３に達した場合であっても、ｎ型不純物層３により相殺され、これを超えて拡散することがない。従って、チャネル層４の拡散深さを、ｎ型不純物層３の形成直後の深さｄ１２で留めることができる。
【００４０】
従って、ｎ型不純物層３の深さｄ１２を、チャネル層４に必要かつ十分な深さとすることで、チャネル層４深さを正確に制御できる。
【００４１】
また、テール部の発生も抑制できるので、従来と同じチャネル形成条件であればその深さを浅くできる。従って、オン抵抗を低減できる。
【００４２】
また、テール部の深さを考慮する必要がないので、トレンチ７も必要且つ十分な深さに形成できる。従来では、動作に実質影響しないテール部２４ｔまで貫通するトレンチ２７を形成する必要があり、トレンチ２７は実際に必要な深さ以上に形成されていた。すなわち、チャネル長Ｘｃ’も必要以上に長くなっていた（図１３参照）。
【００４３】
しかし、本実施形態によれば、従来のテール部深さを考慮する必要がない（あるいは非常にテール部深さを浅くできる）ので、トレンチ７を浅く形成することができ、チャネル長Ｘｃも短くできる。
【００４４】
これによりゲート電極１３と半導体によるＭＯＳ構造の面積を低減できる。従って例えばゲート−ソース間容量Ｃｇｓが低減し、ゲート−ソース間容量Ｃｇｓ＋ゲート−ドレイン容量Ｃｇｄで近似される入力容量Ｃｉｓｓが低減するため、スイッチング特性が向上する。
【００４５】
更に、従来ではチャネル層２４の拡散が進行し、基板の深さ（垂直）方向のみならず水平方向にも拡散が進行する（横拡散）ため、トレンチ底部が接するｎ−型半導体層（すなわち電流経路）の面積ａ２が狭小化する問題があった（図１４参照）。しかし、本実施形態では、チャネル層４の拡散を抑制できるので、図２の如く、トレンチ７底部が接するｎ−型半導体層の面積ａ１の狭小化を防止できる。従って、電流経路の低減による抵抗の増加を抑制できる。
【００４６】
尚、上記のチャネル層４の不純物濃度および深さ、ｎ型不純物層３の形成条件は一例であり、これらはＭＯＳＦＥＴに要求される特性に応じて適宜選択する。
【００４７】
図３から図１０を参照し、ｎチャネル型ＭＯＳＦＥＴの製造方法の一例を示す。
【００４８】
第１工程（図３参照）：一導電型半導体基板上に一導電型半導体層を積層する工程。
【００４９】
まず、ｎ＋型シリコン半導体基板１にｎ−型半導体層２を積層するなどした基板１０を準備し、ドレイン領域Ｄを形成する。ｎ−型半導体層２は、例えばｎ＋型シリコン半導体基板１上にエピタキシャル成長により形成されたエピタキシャル層であり、不純物濃度は、例えば２Ｅ１４ｃｍ−３程度の低濃度層である。
【００５０】
第２工程（図４参照）：  半導体層の表面から所定の深さに高濃度の一導電型不純物層を形成する工程。
【００５１】
少なくともチャネル層の形成領域に、ｎ型不純物（プロトン：Ｈ＋）を照射する。ドーズ量は、１Ｅ１１ｃｍ−２〜１Ｅ１３ｃｍ−２程度である。これにより、基板１０の表面から所定の深さｄ１２にｎ型不純物層３を形成する。また深さｄ１２は、後の工程で形成されるチャネル層に必要且つ十分な深さ（約１．８μｍ）である。ｎ型不純物層３の厚みｄ１１は０．１μｍ〜０．２μｍ程度である。プロトンは注入深さの制御が容易である。
【００５２】
第３工程（図５参照）：一導電型不純物層上の半導体層表面に逆導電型のチャネル層を形成する工程。
【００５３】
表面に酸化膜（不図示）を形成した後、チャネル層の形成領域の酸化膜をエッチングして基板１０表面を露出する。この酸化膜をマスクとして全面に例えばドーズ量１．０Ｅ１２〜１．０Ｅ１３ｉｏｎｓ・ｃｍ-２、加速エネルギー５０ＫｅＶ程度でボロン等を注入した後、熱処理により拡散してｐ型のチャネル層４を形成する。
【００５４】
チャネル層４はイオン注入および拡散で形成する領域であるため、その下方には不純物濃度が低く動作に実質的に影響しないテール部が形成される。しかし、本実施形態では、チャネル層４の最下端の不純物濃度の薄い領域は、チャネル層４と比較して非常に高濃度のｎ型不純物層３によって相殺されるため、テール部は発生しないか、あるいは形成されたとしても非常に薄くなる。
【００５５】
また、チャネル層４は、拡散の進行がｎ型不純物層３により抑制され、これより深く拡散することはない。従って、ｎ型不純物層３を適切な深さに設けることにより、チャネル層４深さを正確に制御できる。
【００５６】
尚、ｎ型不純物層３は、本工程の熱処理（不図示の酸化膜形成および不純物拡散）の影響も受け、破線の如く若干拡散する。しかし、ｎ型不純物層３により本工程以降の熱処理工程においてチャネル層４の不要な拡散の進行を防止できる。
【００５７】
つまり、ｐ型のチャネル層４とｎ型不純物層３の境界部ではｐ型とｎ型の不純物の拡散が相殺される。一方、ｎ型不純物の下方への拡散により若干下方へｎ型不純物層３は広がる。
【００５８】
第４工程（図６参照）：  一導電型不純物層を貫通するトレンチを形成する工程。
【００５９】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜（不図示）を生成し、レジスト膜によるマスクをトレンチ開口部となる部分を除いてかける。ＣＶＤ酸化膜をドライエッチングして部分的に除去し、ｎ−型半導体層２が露出したトレンチ開口部を形成する。
【００６０】
更に、レジスト膜除去後ＣＶＤ酸化膜をマスクとしてトレンチ開口部のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、トレンチ７を形成する。トレンチ７深さはチャネル層４およびｎ型不純物層３を貫通する深さに形成する。
【００６１】
第５工程（図７参照）：  少なくともトレンチ内壁に絶縁膜を形成する工程。
【００６２】
ダミー酸化をしてトレンチ７内壁とチャネル層４表面にダミー酸化膜（不図示）を形成し、ドライエッチングの際のエッチングダメージを除去する。このダミー酸化で形成されたダミー酸化膜をフッ酸などの酸化膜エッチャントにより除去する。
【００６３】
これにより安定したゲート酸化膜を形成することができる。また高温で熱酸化することによりトレンチ７開口部に丸みをつけ、トレンチ７開口部での電界集中を避ける効果もある。その後、ゲート酸化膜１１を形成する。本実施形態では、ゲート酸化膜１１の膜厚を厚く（６００Å〜１５００Å）形成し、ゲート容量を低減する。ここでは、一例としてゲート酸化膜１１の膜厚を７００Å〜１０００Åとして説明する。すなわち、全面を１１００℃程度で１２０分（７００Åの場合）〜１８０分（１０００Åの場合）の熱酸化を行い、ゲート酸化膜１１を形成する。
【００６４】
従来では、この程度の熱酸化の工程により、チャネル層の拡散が必要以上に進行してしまう問題があった。しかし、本実施形態では、ゲート酸化膜形成のための高温の熱処理を長時間行っても、ｎ型不純物層３によってチャネル層４の必要以上の拡散の進行を抑制できる。
【００６５】
この熱処理によりｎ型不純物層３は、破線の如くｎ−型半導体層２に深く拡散するため、図４に示した形成直後の高濃度のｎ型不純物層３は殆ど残存しない。しかし、チャネル層４は本工程を含めこれ以降の各熱処理工程を経ても、拡散は進行せず、ｎ型不純物層３の形成直後の深さｄ１２までを最大深さとすることができる。
【００６６】
つまり、ｐ型のチャネル層４とｎ型不純物層３の境界部ではｐ型とｎ型の不純物の拡散が相殺される。一方、ｎ型不純物の下方への拡散により下方へｎ型不純物層３は広がる。また、ｎ型不純物（プロトン：Ｈ＋）の機能はこの工程の熱処理工程により失われる。
【００６７】
第６工程（図８参照）：  トレンチ内にゲート電極を形成する工程。
【００６８】
全面にノンドープのポリシリコン層を堆積し、例えばリン（Ｐ）を高濃度に注入・拡散して高導電率化を図る。全面に堆積したポリシリコン層をマスクなしでドライエッチして、トレンチ７に埋設したゲート電極１３を形成する。尚、不純物がドープされたポリシリコンを全面に堆積後、エッチバックしてトレンチ７にゲート電極１３を埋設してもよい。
【００６９】
第７工程（図９参照）：  トレンチに隣接する半導体層表面に一導電型のソース領域を形成する工程。
【００７０】
レジスト膜によるマスクによりボディ領域の形成領域に選択的にボロン（Ｂ）等のｐ型不純物を注入エネルギー５０ＫｅＶ、ドーズ量１０１５ｉｏｎｓ・ｃｍ−２台程度でイオン注入し、ｐ＋型不純物領域１４’を形成した後、レジスト膜を除去する（図９（Ａ））。
【００７１】
更に、新たなレジスト膜でソース領域の形成領域およびゲート電極１３を露出する様にマスクして、ヒ素（Ａｓ）等のｎ型不純物を注入エネルギー５０ＫｅＶ、ドーズ量５Ｅ１５ｉｏｎｓ・ｃｍ−２程度でイオン注入し、ｎ＋型不純物領域１５’を形成する（図９（Ｂ））。
【００７２】
その後、図９（Ｃ）のごとく全面に、層間絶縁膜となるＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの絶縁膜１６’をＣＶＤ法により堆積する。この成膜時の熱処理（１０００℃未満、３０分程度）により、ｐ＋型不純物領域１４’およびｎ＋型不純物領域１５’を拡散してトレンチ７に隣接するチャネル層４表面にソース領域１５を形成する。同時に、ソース領域１５間に位置するボディ領域１４を形成する。
【００７３】
なお、本実施形態ではｐ＋型不純物領域１４’形成後、ｎ＋型不純物領域１５’を形成しているが、ｎ＋型不純物領域１５’を形成後、ｐ＋型不純物領域１４’を形成してもよい。
【００７４】
第８工程（図１０参照）：金属配線層を形成する工程。
【００７５】
レジスト膜をマスクにして絶縁膜１６’をエッチングし、少なくともゲート電極１３上に層間絶縁膜１６を残すと共に、ソース領域１５およびボディ領域１４が露出したコンタクトホールＣＨを形成する。
【００７６】
その後シリコンノジュールを抑制し、また、スパイク（金属とシリコン基板との相互拡散）を防止するために、チタン系の材料によるバリアメタル層（不図示）を形成する。
【００７７】
そして全面に例えばアルミニウム合金を５０００Å程度の膜厚にスパッタし金属配線層を形成する。その後、金属とシリコン表面を安定させるために、合金化熱処理を行う。この熱処理は、水素含有ガス中で、３００〜５００℃（例えば４００℃程度）の温度で３０分程度行い、金属膜内の結晶ひずみを除去し、界面を安定化させる。金属配線層はソース電極１８およびゲートパッド電極（不図示）など所定の形状にパターニングされる。ソース電極１８は、コンタクトホールＣＨを介してソース領域１５およびボディ領域１４と電気的に接続する。これにより、図１に示す最終構造を得る。
【００７８】
さらに図示はしないが、パッシベーション膜となるＳｉＮ等を設ける。その後更に、ダメージ除去のために３００〜５００℃（例えば４００℃）で３０分程度の熱処理を行う。
【００７９】
以上、本発明の実施の形態ではｎチャネル型のＭＯＳＦＥＴを例に説明したが、これに限らず、上記のＭＯＳＦＥＴの一導電型半導体基板１の下層に逆導電型半導体層を設けた絶縁ゲート型バイポーラトランジスタ（Insulated  Gate  Bipolar  Transistor：ＩＧＢＴ）をはじめ絶縁ゲート型の半導体素子であれば同様に実施でき同様の効果が得られる。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施形態の絶縁ゲート型半導体装置を説明する断面図である。
【図２】本発明の実施形態の半導体装置を説明する断面図である。
【図３】本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１１】従来の絶縁ゲート型半導体装置を説明する断面図である。
【図１２】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１３】従来の絶縁ゲート型半導体装置を説明する断面図である。
【図１４】従来の絶縁ゲート型半導体装置を説明する断面図である。
【符号の説明】
【００８１】
１    ｎ＋型半導体基板
２    ｎ−型半導体層
３    ｎ型不純物層
４    チャネル層
７    トレンチ
１０  基板
１１  ゲート酸化膜
１３  ゲート電極
１４  ボディ領域
１５  ソース領域
１６  層間絶縁膜
１８  ソース電極
２１  ｎ＋半導体基板
２２  ｎ−型エピタキシャル層（ドレイン領域）
２４  チャネル層
２４ｓ  実効チャネル領域
２４ｔ  テール部  
２７  トレンチ
３１  ゲート酸化膜
３３  ゲート電極
３４  ボディ領域
３５  ソース領域
３６  層間絶縁膜
３８  ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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