(57)【要約】【課題】従来の半導体装置においては、受動素子を形成するための工程を追加する必要がある。【解決手段】半導体装置１は、半導体基板１０、ＦＥＴ（電界効果トランジスタ）２０、コンタクトプラグ３０、抵抗素子４０（特定部材）、および配線５０を備えている。ＦＥＴ２０には、コンタクトプラグ３０が接続されている。このコンタクトプラグ３０と同一の層（配線層６０の最下層）中に、抵抗素子４０が設けられている。コンタクトプラグ３０および抵抗素子４０は、同一の材料によって形成されている。抵抗素子４０の上面の一部に、配線５０が接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
トランジスタが形成された半導体基板と、
前記半導体基板上に設けられ、前記トランジスタに接続されたコンタクトプラグと、
前記半導体基板上の、前記コンタクトプラグと同一の層中に設けられるとともに、当該コンタクトプラグと同一の材料からなり、受動素子を構成する特定部材と、
前記特定部材の上面の一部に接続された配線と、
を備えることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記受動素子は、抵抗素子である半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記特定部材は、前記半導体基板の基板面に平行な方向に沿って延在しており、当該延在方向の両端において前記配線に接続されている半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記特定部材は、前記半導体基板の基板面に平行な方向に沿って延在しており、当該延在方向の両端以外の部分において前記配線に接続されることにより前記両端部が前記配線から突出している
および/または前記配線は、当該延在方向の両端以外の部分において前記特定部材に接続されることにより前記両端部が前記特定部材から突出している半導体装置。
【請求項５】
請求項２乃至４いずれかに記載の半導体装置において、
前記特定部材中の最短の電流経路は、前記半導体基板の基板面に平行である半導体装置。
【請求項６】
請求項２に記載の半導体装置において、
前記特定部材は、前記半導体基板の基板面に平行な面内を蛇行するように設けられている半導体装置。
【請求項７】
請求項２乃至５いずれかに記載の半導体装置において、
複数の前記特定部材が設けられており、前記複数の前記特定部材は、前記配線によって互いに直列に接続されており、１つの前記抵抗素子を構成している半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記複数の前記特定部材は、互いに対向するように配置されている半導体装置。
【請求項９】
請求項２乃至４いずれかに記載の半導体装置において、
一つの前記特定部材は、３以上の前記配線に接続されている半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記特定部材は、前記半導体基板の基板面に平行な方向に沿って延在しており、当該延在方向の両端以外の部分において前記配線に接続されることにより前記両端部が前記配線から突出している
および/または前記配線は、当該延在方向の両端以外の部分において前記特定部材に接続されることにより前記両端部が前記特定部材から突出している半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、
前記受動素子は、容量素子である半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
複数の前記特定部材が設けられており、前記複数の前記特定部材は、前記容量素子の一方の電極として機能する第１の特定部材と、前記容量素子の他方の電極として機能する第２の特定部材とを含んでいる半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記各特定部材は、前記半導体基板の基板面に平行な方向に沿って延在しており、当該延在方向の端部において前記配線に接続されている半導体装置。
【請求項１４】
請求項１２または１３に記載の半導体装置において、
前記第１および第２の特定部材は、複数ずつ設けられ、交互に配置されている半導体装置。
【請求項１５】
請求項１２乃至１４いずれかに記載の半導体装置において、
前記第１および第２の特定部材は、それぞれの端部を残して互いに対向している半導体装置。
【請求項１６】
請求項１乃至１５いずれかに記載の半導体装置において、
前記特定部材の高さと前記コンタクトプラグの高さとは、互いに等しい半導体装置。
【請求項１７】
請求項１乃至１６いずれかに記載の半導体装置において、
前記特定部材は、前記半導体基板の素子分離領域上に設けられている半導体装置。
【請求項１８】
請求項１乃至１７いずれかに記載の半導体装置において、
前記特定部材は、前記配線と直接に接続されている半導体装置。
【請求項１９】
請求項１乃至１８いずれかに記載の半導体装置において、
前記特定部材は、均一な幅を有している半導体装置。
【請求項２０】
請求項１乃至１９いずれかに記載の半導体装置において、
前記特定部材の面のうち面積が最大である面は、前記半導体基板の基板面に垂直である半導体装置。
【請求項２１】
請求項１乃至２０いずれかに記載の半導体装置において、
前記配線は、銅配線である半導体装置。
【請求項２２】
半導体基板にトランジスタを形成する工程と、
前記半導体基板上に、前記トランジスタに接続されるようにコンタクトプラグを形成する工程と、
前記半導体基板上に、受動素子を構成する特定部材を形成する工程と、
前記特定部材の上面の一部に接続されるように配線を形成する工程と、を含み、
前記コンタクトプラグおよび前記特定部材は、同時に形成されることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２に記載の半導体装置の製造方法において、
前記配線は、ダマシン法により形成される半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図７は、従来の半導体装置を示す断面図である。半導体装置１００においては、半導体基板１０１に、トランジスタ１０２およびＳＴＩ（Shallow Trench Isolation）１０３が形成されている。半導体基板１０１上には、ポリシリコン抵抗１０４が設けられている。ポリシリコン抵抗１０４のシート抵抗値は、例えば４５０Ω／sq.である。このポリシリコン抵抗１０４は、導電プラグ１０５を介して配線（図示せず）に接続されている。また、トランジスタ１０２には、コンタクトプラグ１０６が接続されている。
【０００３】
これらのポリシリコン抵抗１０４、導電プラグ１０５およびコンタクトプラグ１０６は、多層に設けられた配線層１０７の最下層に形成されている。配線層１０７の最上層には、メタル抵抗１０８が設けられている。メタル抵抗１０８は、例えばＴｉＮからなる。その場合、シート抵抗値は、例えば２０Ω／sq.である。このメタル抵抗１０８は、導電プラグ１０９を介して配線（図示せず）に接続されている。
【０００４】
図８は、ポリシリコン抵抗１０４またはメタル抵抗１０８を示す斜視図である。前者の場合、その高さｈ２および幅ｗ２は、例えば、それぞれ０．１μｍおよび１μｍである。後者の場合、その高さｈ２および幅ｗ２は、例えば、それぞれ０．０１μｍおよび０．３μｍである。
【０００５】
なお、本発明に関連する先行技術文献としては、特許文献１，２が挙げられる。
【特許文献１】特開２００４−４０００９号公報
【特許文献２】特開平１０−６５１０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、このようにポリシリコン抵抗１０４やメタル抵抗１０８等の受動素子を設ける場合、当該受動素子を形成するための工程を追加する必要がある。それにより、半導体装置の製造工程数が増大してしまう。
【課題を解決するための手段】
【０００７】
本発明による半導体装置は、トランジスタが形成された半導体基板と、上記半導体基板上に設けられ、上記トランジスタに接続されたコンタクトプラグと、上記半導体基板上の、上記コンタクトプラグと同一の層中に設けられるとともに、当該コンタクトプラグと同一の材料からなり、受動素子を構成する特定部材と、上記特定部材の上面の一部に接続された配線と、を備えることを特徴とする。
【０００８】
この半導体装置においては、受動素子を構成する特定部材が、コンタクトプラグと同一の層中に設けられるとともに当該コンタクトプラグと同一の材料からなっている。したがって、この特定部材は、コンタクトプラグと同時に形成することが可能である。これにより、製造工程数の増大を招くことなく、受動素子を得ることができる。
【０００９】
また、本発明による半導体装置の製造方法は、半導体基板にトランジスタを形成する工程と、上記半導体基板上に、上記トランジスタに接続されるようにコンタクトプラグを形成する工程と、上記半導体基板上に、受動素子を構成する特定部材を形成する工程と、上記特定部材の上面の一部に接続されるように配線を形成する工程と、を含み、上記コンタクトプラグおよび上記特定部材は、同時に形成されることを特徴とする。
【００１０】
この製造方法においては、受動素子を構成する特定部材をコンタクトプラグと同時に形成している。これにより、製造工程数の増大を招くことなく、受動素子を得ることができる。
【発明の効果】
【００１１】
本発明によれば、製造工程数の増大を招くことなく受動素子を得ることが可能な半導体装置およびその製造方法が実現される。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しつつ、本発明による半導体装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
【００１３】
図１は、本発明による半導体装置の第１実施形態を示す断面図である。半導体装置１は、半導体基板１０、ＦＥＴ（電界効果トランジスタ）２０、コンタクトプラグ３０、抵抗素子４０（特定部材）、および配線５０を備えている。本実施形態において、半導体基板１０は、シリコン基板である。半導体基板１０には、素子分離領域としてＳＴＩ１２が形成されている。また、半導体基板１０上には、配線層６０が設けられている。配線層６０は、コンタクト・配線層６２と第１配線・配線層６４とを含んでいる。さらに、第１配線・配線層６４は、エッチストッパ膜６６と第１配線・層間絶縁層６８とを含んでいる。
【００１４】
半導体基板１０には、ＦＥＴ２０も形成されている。このＦＥＴ２０は、半導体基板１０中に形成されたソース・ドレイン領域２２と半導体基板１０上に形成されたゲート電極２４とを有している。ソース・ドレイン領域２２の表層２２ａおよびゲート電極２４の表層２４ａは、それぞれシリサイド化されている。また、ゲート電極２４の側壁上には、サイドウォール２５が形成されている。
【００１５】
ＦＥＴ２０のソース・ドレイン領域２２には、コンタクトプラグ３０が接続されている。このコンタクトプラグ３０と同一の層（コンタクト・配線層６２）中に、抵抗素子４０が設けられている。抵抗素子４０は、半導体基板１０のＳＴＩ１２上に設けられている。コンタクトプラグ３０の高さと抵抗素子４０の高さとは、互いに等しい。また、コンタクトプラグ３０および抵抗素子４０は、同一の材料によって形成されている。かかる材料としては、例えばＷ（タングステン）が挙げられる。なお、コンタクトプラグ３０および抵抗素子４０の各々について、その側面上および下面上に、ＴｉＮ等のバリアメタルが設けられていてもよい。抵抗素子４０がＷおよびＴｉＮからなる場合、そのシート抵抗値は、例えば２．１Ω／sq.である。
【００１６】
図２は、抵抗素子４０および配線５０を示す斜視図である。この図からわかるように、抵抗素子４０は、半導体基板１０の基板面に平行な方向（図中の左右方向）に沿って延在している。これに伴い、抵抗素子４０中の最短の電流経路も、当該基板面に平行となる。また、抵抗素子４０の面のうち面積が最大である面は、半導体基板１０の基板面に垂直である。ここで、抵抗素子４０の高さｈ１は、例えば０．３μｍ程度である。また、抵抗素子４０は均一な幅を有しており、その幅ｗ１は、例えば０．１μｍ程度である。
【００１７】
抵抗素子４０の上面の一部に、配線５０が接続されている。具体的には、抵抗素子４０は、その延在方向の両端において配線５０に接続されている。これらの抵抗素子４０および配線５０は、互いに直接に接続されている。本実施形態において配線５０は、銅配線である。
【００１８】
図１に戻って、本発明による半導体装置の製造方法の一実施形態として、半導体装置１の製造方法の一例を説明する。まず、半導体基板１０にＦＥＴ２０を形成する。次に、半導体基板１０上に、ＦＥＴ２０に接続されるようにコンタクトプラグ３０を形成するとともに、抵抗素子４０を形成する。これらのコンタクトプラグ３０および抵抗素子４０は、同時に形成する。その後、抵抗素子４０の上面の一部に接続されるように配線５０を形成する。本実施形態において配線５０は、ダマシン法により形成される。
【００１９】
本実施形態の効果を説明する。半導体装置１においては、抵抗素子４０が、コンタクトプラグ３０と同一の層中に設けられるとともにコンタクトプラグ３０と同一の材料からなっている。したがって、この抵抗素子４０は、コンタクトプラグ３０と同時に形成することが可能である。すなわち、コンタクトプラグ３０を形成する際に用いるマスクパターンを変更するだけで、抵抗素子４０を形成することが可能である。実際、上述した製造方法においては、抵抗素子４０をコンタクトプラグ３０と同時に形成している。これにより、製造工程数の増大を招くことなく、抵抗素子４０を得ることができる。
【００２０】
これに対して、図７に示した半導体装置１００においては、ポリシリコン抵抗１０４の形成に伴い、当該ポリシリコン抵抗１０４のシリサイド化を防ぐためのシリサイドブロック膜の成膜工程が追加されてしまう。かかるシリサイドブロック膜を設けないと、トランジスタ１０２のソース・ドレイン領域の表層およびゲート電極の表層のシリサイド化の工程のときに、ポリシリコン抵抗１０４までもがシリサイド化されてしまう。また、シリサイド化されるべき部位上に成膜されたシリサイドブロック膜は、除去しなければならない。したがって、そのためのエッチング工程も追加されてしまう。そのうえ、当該エッチングのときシリコン中に入った不純物は、シリサイドの異常成長を引き起こしてしまう。この点、本実施形態によれば、シリサイドブロック膜の成膜およびエッチングが不要であるので、かかる問題を回避できる。
【００２１】
さらに、半導体装置１００においてメタル抵抗１０８には、高抵抗な材料を用いる必要がある。したがって、メタル抵抗１０８の形成は、ビアプラグ等と同時に行うことができず、工程の追加を要する。また、メタル抵抗１０８は配線層１０７の最上層に設けられているため、既存の配線に加えてさらなる配線の引き回しが必要となる。そのため、素子面積が大きくなってしまうという問題がある。この点、本実施形態によれば、抵抗素子４０が配線層６０の最下層に設けられているため、最上層でのさらなる配線の引き回しが不要となり、素子面積を小さく抑えることができる。
【００２２】
また、本実施形態においては、抵抗素子４０の高さがコンタクトプラグ３０の高さに等しい。これにより、抵抗素子４０を配線５０に直接接続することができる。実際、半導体装置１において抵抗素子４０および配線５０は、互いに直接に接続されている。このため、抵抗素子４０と配線５０とを接続するための導電プラグが不要である。したがって、図７の半導体装置１００とは異なり、かかる導電プラグを形成するための工程を追加する必要がない。
【００２３】
抵抗素子４０の面のうち面積が最大である面は、半導体基板１０の基板面に垂直である。つまり、半導体基板１０に対向する、抵抗素子４０の下面は、比較的小さな面積をもつ面ということになる。これにより、抵抗素子４０と半導体基板１０との間に生じる寄生容量を小さく抑えることができる。
【００２４】
抵抗素子４０は、コンタクトプラグ３０と同一の材料からなるため、微細加工に適している。このことも、素子面積を小さく抑えることに寄与する。
【００２５】
配線５０として、ダマシン法によって形成された銅配線が用いられている。これにより、抵抗素子４０の上面の一部にのみ配線５０が接続された構造を容易に実現することができる。
【００２６】
抵抗素子４０は、ポリシリコン抵抗やメタル抵抗に比して、小さなシート抵抗値を有する。したがって、この抵抗素子４０は、抵抗値の比較的小さな抵抗素子を必要とする回路に好適に適用することができる。かかる回路としては、例えばＡＤコンバータ回路が挙げられる。
【００２７】
ところで、特許文献１には、第１メタル配線および第２メタル配線、ならびにそれらを接続するスルーホールによって構成された抵抗素子が開示されている。スルーホール内には、抵抗材料が埋め込まれている。しかしながら、この抵抗素子においては、半導体基板の基板面に垂直な方向の抵抗成分を主に用いている。それゆえ、所望の抵抗値を得るためには、大きな面積が必要となる。この点、本実施形態によれば、基板面に平行な方向の抵抗成分を用いているので、小さな面積で所望の抵抗値を得ることが可能である。
（第２実施形態）
【００２８】
図３は、本発明による半導体装置の第２実施形態を示す断面図である。半導体装置２は、半導体基板１０、ＦＥＴ２０、コンタクトプラグ３０、複数の容量電極７０（特定部材）、および配線５０を備えている。半導体基板１０、配線層６０、ＦＥＴ２０およびコンタクトプラグ３０の構成は、図１で説明したとおりである。また、各容量電極７０の構成は、図１の抵抗素子４０と同様である。したがって、各容量電極７０は、コンタクトプラグ３０と同一の層中に設けられるとともに、コンタクトプラグ３０と同一の材料からなる。
【００２９】
図４は、容量電極７０および配線５０を示す斜視図である。この図からわかるように、容量電極７０は、容量素子の一方の電極として機能する容量電極７０ａ（第１の特定部材）と、他方の電極として機能する容量電極７０ｂ（第２の特定部材）とを含んでいる。容量電極７０ａおよび容量電極７０ｂは、複数ずつ設けられ、交互に配置されている。隣り合う容量電極７０ａと容量電極７０ｂとは、それぞれの端部を残して互いに対向している。これらの容量電極７０ａ，７０ｂによって、櫛形の容量素子が構成されている。なお、容量電極７０ａおよび容量電極７０ｂは、必ずしも複数設けられている必要はなく、互いに対向するように、それぞれ１つずつ設けられていてもよい。
【００３０】
容量電極７０ａは、容量電極７０ｂに対向しない端部において配線５０ａに接続されている。配線５０ａは、複数の容量電極７０ａの同じ側（図中の右側）の端部に接続されている。配線５０ａどうしは、互いに電気的に接続されている。同様に、容量電極７０ｂは、容量電極７０ａに対向しない端部において配線５０ｂに接続されている。配線５０ｂは、複数の容量電極７０ｂの同じ側（図中の左側）の端部に接続されている。配線５０ｂどうしは、互いに電気的に接続されている。配線５０ａおよび配線５０ｂは、例えば、それぞれグランドおよび電源に接続される。なお、本実施形態において複数の配線５０ａは、一体の配線として設けられていてもよい。配線５０ｂについても同様である。
【００３１】
かかる構成の半導体装置２も、図１の半導体装置１と同様にして製造することができる。したがって、容量電極７０は、コンタクトプラグ３０と同時に形成される。
【００３２】
本実施形態の効果を説明する。容量電極７０の面のうち面積が最大である面が半導体基板１０の基板面に垂直である。つまり、容量電極７０の側面積が大きくなる。このことは、櫛形の容量素子を構成する上で有利である。
【００３３】
各容量電極７０は、均一な厚みを有している。このため、複数の容量電極７０を互いに平行に配置することで、それらの間隔も均一にできる。このため、容量電極７０は、容量素子を構成するのに適している。
【００３４】
ところで、特許文献２には、コンタクト電極と同時に形成される容量電極によって構成された容量素子が開示されている。しかしながら、この容量素子においては、容量電極の上面の全体に配線が接続される。それゆえ、配線間の間隔、および配線の位置ずれマージンを考慮すると、容量電極間の距離を小さくするのが困難である。
【００３５】
この点、本実施形態によれば、容量電極７０の上面の一部にのみ配線５０が接続されているので、配線５０どうしは対向させることなく、容量電極７０どうしを対向させることが可能である。したがって、容量電極７０間の距離を小さくすることができる。さらに、隣り合う容量電極７０は、それぞれの端部を残して互いに対向しており、互いに対向しない端部において配線５０に接続されている。これにより、配線５０と容量電極７０とが対向しない構造が得られる。かかる構造によれば、容量電極７０間の距離を一層小さくすることができる。本実施形態のその他の効果は、第１実施形態と同様である。
【００３６】
本発明による半導体装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、抵抗素子について、図２に示したもの以外にも、様々な態様が考えられる。その一例を図５、６、９、および１０に示す。図５において、抵抗素子４０は、半導体基板の基板面に平行な面内を蛇行するように設けられている。この抵抗素子４０も、その両端において配線５０に接続されている。
【００３７】
図６においては、互いに対向するように配置された複数の抵抗素子４０が設けられている。図９において、抵抗素子４０は、半導体基板の基板面に平行な方向に沿って延在しており、当該延在方向の両端以外の部分において配線５０に接続されることによりその両端部が配線５０から突出している。またさらに、配線５０は、当該延在方向の両端以外の部分において抵抗素子４０に接続されることによりその両端部が抵抗素子４０から突出している。これらの抵抗素子４０は、配線５０によって互いに直列に接続されており、１つの抵抗素子を構成している。また、図１０（ａ）および（ｂ）に示すように、抵抗素子４０は、その両端部に接続された配線５０以外にさらに配線５０と接続されてもよい。すなわち、一つの抵抗素子４０は、３以上の配線５０に接続されていてもよい。また図１０（ｂ）においても、配線５０は、当該延在方向の両端以外の部分において抵抗素子４０に接続されることによりその両端部が抵抗素子４０から突出している。図５、６、９、および１０の構造によれば、抵抗素子を一直線状に配置できるスペースが充分にない場合であっても、大きな抵抗値を得ることができる。
【００３８】
また、上記実施形態においては、特定部材の端部に配線が接続されている例を示した。しかし、配線は、特定部材の上面の一部に接続されていればよく、図９および図１０に示したように、端部以外の部分に接続されていてもよい。
【図面の簡単な説明】
【００３９】
【図１】本発明による半導体装置の第１実施形態を示す断面図である。
【図２】図１の半導体装置の一部を示す斜視図である。
【図３】本発明による半導体装置の第２実施形態を示す断面図である。
【図４】図２の半導体装置の一部を示す斜視図である。
【図５】実施形態の一変形例を説明するための斜視図である。
【図６】実施形態の他の変形例を説明するための斜視図である。
【図７】従来の半導体装置を示す断面図である。
【図８】図７の半導体装置の一部を示す斜視図である。
【図９】実施形態の他の変形例を説明するための斜視図である。
【図１０】実施形態の他の変形例を説明するための斜視図である。
【符号の説明】
【００４０】
１    半導体装置
２    半導体装置
１０    半導体基板
１２    ＳＴＩ
２０    ＦＥＴ
２２    ソース・ドレイン領域
２４    ゲート電極
２５    サイドウォール
３０    コンタクトプラグ
４０    抵抗素子
５０    配線
５０ａ    配線
５０ｂ    配線
６０    配線層
６２      コンタクト・配線層
６４      第１配線・配線層
６６      エッチストッパ膜
６８      第１配線・層間絶縁層
７０    容量電極
７０ａ    容量電極
７０ｂ    容量電極
１００    半導体装置
１０１    半導体基板
１０２    トランジスタ
１０３    ＳＴＩ
１０４    ポリシリコン抵抗
１０５    導電プラグ
１０６    コンタクトプラグ
１０７    配線層
１０８    メタル抵抗
１０９    導電プラグ
【図１】
2008124449.tif 000003
【図２】
2008124449.tif 000004
【図３】
2008124449.tif 000005
【図４】
2008124449.tif 000006
【図５】
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【図６】
2008124449.tif 000008
【図７】
2008124449.tif 000009
【図８】
2008124449.tif 000010
【図９】
2008124449.tif 000011
【図１０】
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