(57)【要約】【課題】  サンプル時の増幅器の負荷容量を低減し、高速動作が可能な増幅回路及びそれを用いた増幅回路装置を提供する。【解決手段】  差動入出力端子と中点電位入力端子とを備えた増幅器１と、差動入力端子におけるサンプル時のオフセット電圧を記憶しホールド時に出力する第１及び第２のオフセット電圧モニタ・出力ブロック15，16と、サンプル時に一対の信号入力端子に接続され、ホールド時に各オフセット電圧モニタ・出力ブロックから出力されるオフセット電圧に切り替えられる一端と、サンプル時に基準電圧に、ホールド時に差動入力端子に切り替えられる他端を有する第１及び第２の入力容量11，12と、差動入力端子に接続された一端と、サンプル時に一対の信号入力端子に、ホールド時に差動出力端子に切り替えられる他端を有する第１及び第２の帰還容量13，14と、サンプル時に増幅器のユニティンゲインを設定する設定部とを備えて増幅回路を構成する。【選択図】        図１
2008259090.tif 000002
【特許請求の範囲】
【請求項１】
一対の信号入力端子に入力された信号を増幅して一対の信号出力端子から出力する増幅回路であって、
一対の差動入力端子と、一対の前記信号出力端子の各々に接続された一対の差動出力端子と、基準電圧に接続された中点電位入力端子とを備えた増幅器と、
一方の前記差動入力端子におけるサンプル時のオフセット電圧をモニタして記憶し且つホールド時に出力する第１のオフセット電圧モニタ・出力ブロックと、
前記サンプル時には一方の前記信号入力端子に接続され、前記ホールド時には前記第１のオフセット電圧モニタ・出力ブロックから出力される前記オフセット電圧に接続が切り替えられる一端と、前記サンプル時には前記基準電圧に、前記ホールド時には一方の前記差動入力端子に接続が切り替えられる他端とを有する第１の入力容量と、
一方の前記差動入力端子に接続された一端と、前記サンプル時には一方の前記信号入力端子に、前記ホールド時には一方の前記差動出力端子に接続が切り替えられる他端とを有する第１の帰還容量と、
他方の前記差動入力端子におけるサンプル時のオフセット電圧をモニタして記憶し且つホールド時に出力する第２のオフセット電圧モニタ・出力ブロックと、
前記サンプル時には他方の前記信号入力端子に接続され、前記ホールド時には前記第２のオフセット電圧モニタ・出力ブロックから出力される前記オフセット電圧に接続が切り替えられる一端と、前記サンプル時には前記基準電圧に、前記ホールド時には他方の前記差動入力端子に接続が切り替えられる他端とを有する第２の入力容量と、
他方の前記差動入力端子に接続された一端と、前記サンプル時には他方の前記信号入力端子に、前記ホールド時には他方の前記差動出力端子に接続が切り替えられる他端とを有する第２の帰還容量と、
前記サンプル時に前記増幅器にユニティゲインを設定するユニティゲイン設定部とを備えた増幅回路。
【請求項２】
前記第１及び第２のオフセット電圧モニタ・出力ブロックは、それぞれ、前記オフセット電圧をデジタル信号に変換するアナログ／デジタル変換回路と、前記デジタル信号を記憶するメモリと、前記メモリに記憶されたデジタル信号をアナログ信号に変換し、前記オフセット電圧として出力するデジタル／アナログ変換回路とを備えていることを特徴とする請求項１に係る増幅回路。
【請求項３】
前記第１のオフセット電圧モニタ・出力ブロックは、
非反転入力端子が前記基準電圧に接続され、前記サンプル時には反転入力端子に、前記ホールド時には前記第１の入力容量の一端に接続が切り替えられ、第１のオフセット電圧モニタ・出力ブロックの出力となる出力端子を有する第１のサブアンプと、
前記サンプル時には一方の前記差動入力端子に、前記ホールド時には前記第１のサブアンプの出力端子に接続が切り替えられる一端と、前記第１のサブアンプの反転入力端子に接続された他端とを有する第１のサブキャパシタとを備え、
更に、前記第２のオフセット電圧モニタ・出力ブロックは、
非反転入力端子が前記基準電圧に接続され、前記サンプル時には反転入力端子に、前記ホールド時には前記第２の入力容量の一端に接続が切り替えられ、第２のオフセット電圧モニタ・出力ブロックの出力となる出力端子を有する第２のサブアンプと、
前記サンプル時には他方の前記差動入力端子に、前記ホールド時には前記第２のサブアンプの出力端子に接続が切り替えられる一端と、前記第２のサブアンプの反転入力端子に接続された他端とを有する第２のサブキャパシタとを備えていることを特徴とする請求項１に係る増幅回路。
【請求項４】
前記第１及び第２のオフセット電圧モニタ・出力ブロックは、それぞれ、前記オフセット電圧をデジタル信号に変換するアナログ／デジタル変換回路と、前記デジタル信号を記憶するメモリと、前記メモリに記憶されたデジタル信号をアナログ信号に変換し、前記オフセット電圧として出力する第１のデジタル／アナログ変換回路と、前記メモリに記憶されたデジタル信号をアナログ信号に変換し、出力する第２のデジタル／アナログ変換回路と、前記第２のデジタル／アナログ変換回路の出力を中心とする一定値の範囲に前記オフセット電圧が入っているかモニタし、外れている場合に前記アナログ／デジタル変換回路を動作させるように制御するするウィンドウコンパレータとを備えていることを特徴とする請求項１に係る増幅回路。
【請求項５】
複数個の増幅部が直列接続されてなり、入力される信号を増幅する増幅回路装置であって、前記複数個の増幅部は請求項１〜４のいずれか１項に係る増幅回路を少なくとも１個含むことを特徴とする増幅回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、増幅回路及びそれを用いた増幅回路装置に関するものである。
【背景技術】
【０００２】
従来より、増幅回路のオフセット電圧を除去する技術として、Behzad Razavi 著の「Design of Analog CMOS Integrated Circuits 」の第 438頁のFigure12.50 に示すようなチョッパ形の回路構成を用いる方法が知られている。前述の著書に記載されている増幅回路はシングルエンド形式の回路構成であるが、本発明と対応させて説明するため、これを差動入力差動出力の構成にしたものを図９に示す。図９に示すように、この増幅回路は、第１，第２の入力端子102 ，103 と、第１，第２の出力端子104 ，105 と、中点電位入力端子106 とを備えた増幅器101 と、中点電位125 と、第１，第２の入力端子107 ，108 と、第１，第２の出力端子109 ，110 と、第１，第２の入力容量111 ，112 と、第１，第２の帰還容量113 ，114 と、第１，第２，第３，第４，第５，第６のサンプル用スイッチ115 ，116 ，117 ，118 ，119 ，120 と、第１，第２，第３，第４のホールド用スイッチ121 ，122 ，123 ，124 と、スイッチ制御用デジタル回路126 とを備えている。
【０００３】
そして、前記増幅器の中点電位入力端子106 を前記中点電位125 に接続し、前記増幅器の第１の入力端子102 と第１の入力容量111 の一方と第１の帰還容量113 の一方とをそれぞれ接続し、前記増幅器の第2 の入力端子103 と第2 の入力容量112 の一方と第2 の帰還容量114 の一方とをそれぞれ接続し、前記増幅器の第１の入力端子102 と増幅器の第１の出力端子104 とを第１のサンプル用スイッチ115 を介して接続し、前記増幅器の第２の入力端子103 と増幅器の第２の出力端子105 とを第２のサンプル用スイッチ116 を介して接続し、前記増幅器の第１の出力端子104 と前記第１の帰還容量113 の他方とを第１のホールド用スイッチ121 を介して接続し、前記増幅器の第２の出力端子105 と前記第２の帰還容量114 の他方とを第２のホールド用スイッチ122 を介して接続し、前記第１の入力容量111 の他方を第３のサンプル用スイッチ117 を介して前記第１の入力端子107 と接続すると共に、第３のホールド用スイッチ123 を介して中点電位125 と接続し、前記第２の入力容量112 の他方を第４のサンプル用スイッチ118 を介して前記第１の入力端子108 と接続すると共に、第４のホールド用スイッチ124 を介して中点電位125 と接続し、第１の入力端子107 と前記第１の帰還容量113 の他方とを第５のサンプル用スイッチ119 を介して接続し、第２の入力端子108 と前記第２の帰還容量114 の他方とを第６のサンプル用スイッチ120 を介して接続し、前記増幅器の第１の出力端子104 と第１の出力端子109 とを、前記増幅器の第２の出力端子105 と第２の出力端子110 とをそれぞれ接続するように構成し、更に前記第１乃至第６のサンプル用スイッチ115 ，116 ，117 ，118 ，119 ，120 を入力信号をサンプルするときにオンになるように、また前記第１乃至第４のホールド用スイッチ121 ，122 ，123 ，124 をサンプルした信号をホールドする時にオンになるように、スイッチ制御用デジタル回路126 でそれぞれ制御するように構成されている。
【０００４】
次に、このように構成されている増幅回路の動作について説明する。まず入力信号をサンプルするときの等価回路を図10に示す。サンプルの際には、第１から第６のサンプル用スイッチ115 ，116 ，117 ，118 ，119 ，120 のスイッチがＯＮになる。このとき、第１，第２のサンプル用スイッチ115 ，116 により、増幅器の第１の入力端子102 と増幅器の第１の出力端子104 とが、また増幅器の第２の入力端子103 と増幅器の第２の出力端子105 とがそれぞれ接続されているので、増幅器101 はユニティゲイン動作となり、理想的には中点電位入力端子106 に入力されている中点電位（Ｖref)125 が第１，第２の出力端子109 ，110 に出力されることになる。しかしながら、増幅器には一般的に入力オフセット電圧があり、入力間の電圧にはずれが存在する。このずれをそれぞれ＋ΔＶ／２，−ΔＶ／２と置くと、第１，第２の出力端子109 ，110 に出力される電圧ＶO1S ，ＶO2S はそれぞれ、
ＶO1S ＝Ｖref ＋ΔＶ／２
ＶO2S ＝Ｖref −ΔＶ／２    ・・・・・・・・・・・・・・・・・（１）
となる。
【０００５】
また、このとき、第１の入力端子107 に入力されている電圧をＶIN1 ，第２の入力端子108 に入力されている電圧をＶIN2 とすると、第１の入力容量111 と第１の帰還容量113 にはＶIN1 −ＶO1S ，第２の入力容量112 と第２の帰還容量114 にはＶIN2 −ＶO2S なる電圧がそれぞれ印加されている。よって、第１，第２の入力容量111 ，112 と第１，第２の帰還容量113 ，114 に蓄積される電荷ＱS1，ＱS2，ＱF1，ＱF2は、それぞれ（１）式より、
ＱS1＝ＣS1・｛ＶIN1 −（Ｖref ＋ΔＶ／２）｝
ＱS2＝ＣS2・｛ＶIN2 −（Ｖref −ΔＶ／２）｝
ＱF1＝ＣF1・｛ＶIN1 −（Ｖref ＋ΔＶ／２）｝
ＱF2＝ＣF2・｛ＶIN2 −（Ｖref −ΔＶ／２）｝  ・・・・・・・・（２）
となる。ここで、ＣS1，ＣS2は第１及び第２の入力容量の容量値、ＣF1，ＣF2は第１及び第２の帰還容量の容量値を示す。
【０００６】
次に、ホールド時の動作を図11を用いて説明する。第１，第２の入力容量111 ，112 と第１，第２の帰還容量113 ，114 には、初期電荷として（２）式に示す電荷がそれぞれ蓄積されている。オフセット電圧が存在しなければ第１の入力容量111 に蓄積された電荷は第１の帰還容量113 へ、第２の入力容量112 に蓄積された電荷は第２の帰還容量114 へそれぞれ転送されるが、増幅器の第１，第２の入力端子102 ，103 の間にはΔＶのオフセットが存在する。よって、ＣS1＝ＣS2＝ＣS と置くと、中点電位125 側を基準として、第１の入力容量111 には＋ＣS ・ΔＶ／２なる電荷が、第２の入力容量112 には−ＣS ・ΔＶ／２なる電荷がそれぞれ残留することになる。よって、第１の入力容量111 から第１の帰還容量113 に流れ込む電荷ＱS1′は、
ＱS1′＝ＱS1＋ＣS ・ΔＶ／２
＝ＣS ｛ＶIN1 −（Ｖref ＋ΔＶ／２）｝＋ＣS ・ΔＶ／２
＝ＣS （ＶIN1 −Ｖref ）    ・・・・・・・・・・・・・・（３）
となり、同様に第２の入力容量112 から第２の帰還容量114 に流れ込む電荷ＱS2′は、
ＱS2′＝ＱS2−ＣS ・ΔＶ／２
＝ＣS ｛ＶIN2 −（Ｖref −ΔＶ／２）｝−ＣS ・ΔＶ／２
＝ＣS （ＶIN2 −Ｖref ）    ・・・・・・・・・・・・・・（４）
となる。
【０００７】
以上のことから、ＣF1＝ＣF2＝ＣF として、第１の出力端子109 側について考えると、  ＣF ｛ＶO1−（Ｖref ＋ΔＶ／２）｝＝ＱS1′＋ＱF1
ＶO1−（Ｖref ＋ΔＶ／２）＝ＣS ／ＣF ・（ＶIN1 −Ｖref ）
＋｛ＶIN1 −（Ｖref ＋ΔＶ／２）｝
ＶO1＝（１＋ＣS ／ＣF ）・（ＶIN1 −Ｖref ）＋Ｖref     ・・・・・・・（５）
となり、同様に第２の出力端子110 側について考えると、
ＣF ｛ＶO2−（Ｖref −ΔＶ／２）｝＝ＱS2′＋ＱF2
ＶO2−（Ｖref −ΔＶ／２）＝ＣS ／ＣF ・（ＶIN2 −Ｖref ）
＋｛ＶIN2 −（Ｖref −ΔＶ／２）｝
ＶO2＝（１＋ＣS ／ＣF ）・（ＶIN2 −Ｖref ）＋Ｖref     ・・・・・・・（６）
となる。よって、差動出力ＶOD＝ＶO1−ＶO2は、
ＶOD＝ＶO1−ＶO2＝（１＋ＣS ／ＣF ）・（ＶIN1 −ＶIN2 ）  ・・・・・・（７）
となり、入力オフセット電圧をキャンセルしつつ、入力信号を増幅して出力していることがわかる。
【非特許文献１】Behzad Razavi 著「Design of Analog CMOS Integrated Circuits 」
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、前述した従来例においては、サンプル時に、増幅器の第１の出力端子104 には第１の入力容量111 と第１の帰還容量113 との並列容量が、増幅器の第２の出力端子105 には第２の入力容量112 と第２の帰還容量114 との並列容量が、それぞれ負荷容量として接続されることとなる。このため、サンプル時に増幅器101 の出力が安定するまでの時間が掛かることとなり、増幅回路を高速化することができないという問題がある。
【０００９】
本発明は、従来用いられている増幅回路における上記問題点を解消するためになされたもので、サンプル時の増幅器の負荷容量を低減し、高速動作が可能な増幅回路及びそれを用いた増幅回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記問題点を解決するため請求項１に係る発明は、一対の信号入力端子に入力された信号を増幅して一対の信号出力端子から出力する増幅回路であって、一対の差動入力端子と、一対の前記信号出力端子の各々に接続された一対の差動出力端子と、基準電圧に接続された中点電位入力端子とを備えた増幅器と、一方の前記差動入力端子におけるサンプル時のオフセット電圧をモニタして記憶し且つホールド時に出力する第１のオフセット電圧モニタ・出力ブロックと、前記サンプル時には一方の前記信号入力端子に接続され、前記ホールド時には前記第１のオフセット電圧モニタ・出力ブロックから出力される前記オフセット電圧に接続が切り替えられる一端と、前記サンプル時には前記基準電圧に、前記ホールド時には一方の前記差動入力端子に接続が切り替えられる他端とを有する第１の入力容量と、一方の前記差動入力端子に接続された一端と、前記サンプル時には一方の前記信号入力端子に、前記ホールド時には一方の前記差動出力端子に接続が切り替えられる他端とを有する第１の帰還容量と、他方の前記差動入力端子におけるサンプル時のオフセット電圧をモニタして記憶し且つホールド時に出力する第２のオフセット電圧モニタ・出力ブロックと、前記サンプル時には他方の前記信号入力端子に接続され、前記ホールド時には前記第２のオフセット電圧モニタ・出力ブロックから出力される前記オフセット電圧に接続が切り替えられる一端と、前記サンプル時には前記基準電圧に、前記ホールド時には他方の前記差動入力端子に接続が切り替えられる他端とを有する第２の入力容量と、他方の前記差動入力端子に接続された一端と、前記サンプル時には他方の前記信号入力端子に、前記ホールド時には他方の前記差動出力端子に接続が切り替えられる他端とを有する第２の帰還容量と、前記サンプル時に前記増幅器にユニティゲインを設定するユニティゲイン設定部とを備えたことを特徴としたものである。
【００１１】
請求項２に係る発明は、請求項１に係る増幅回路において、前記第１及び第２のオフセット電圧モニタ・出力ブロックは、それぞれ、前記オフセット電圧をデジタル信号に変換するアナログ／デジタル変換回路と、前記デジタル信号を記憶するメモリと、前記メモリに記憶されたデジタル信号をアナログ信号に変換し、前記オフセット電圧として出力するデジタル／アナログ変換回路とを備えていることを特徴とするものである。
【００１２】
請求項３に係る発明は、請求項１に係る増幅回路において、前記第１のオフセット電圧モニタ・出力ブロックは、非反転入力端子が前記基準電圧に接続され、前記サンプル時には反転入力端子に、前記ホールド時には前記第１の入力容量の一端に接続が切り替えられ、第１のオフセット電圧モニタ・出力ブロックの出力となる出力端子を有する第１のサブアンプと、前記サンプル時には一方の前記差動入力端子に、前記ホールド時には前記第１のサブアンプの出力端子に接続が切り替えられる一端と、前記第１のサブアンプの反転入力端子に接続された他端とを有する第１のサブキャパシタとを備え、更に、前記第２のオフセット電圧モニタ・出力ブロックは、非反転入力端子が前記基準電圧に接続され、前記サンプル時には反転入力端子に、前記ホールド時には前記第２の入力容量の一端に接続が切り替えられ、第２のオフセット電圧モニタ・出力ブロックの出力となる出力端子を有する第２のサブアンプと、前記サンプル時には他方の前記差動入力端子に、前記ホールド時には前記第２のサブアンプの出力端子に接続が切り替えられる一端と、前記第２のサブアンプの反転入力端子に接続された他端とを有する第２のサブキャパシタとを備えていることを特徴とするものである。
【００１３】
請求項４に係る発明は、請求項１に係る増幅回路において、前記第１及び第２のオフセット電圧モニタ・出力ブロックは、それぞれ、前記オフセット電圧をデジタル信号に変換するアナログ／デジタル変換回路と、前記デジタル信号を記憶するメモリと、前記メモリに記憶されたデジタル信号をアナログ信号に変換し、前記オフセット電圧として出力する第１のデジタル／アナログ変換回路と、前記メモリに記憶されたデジタル信号をアナログ信号に変換し、出力する第２のデジタル／アナログ変換回路と、前記第２のデジタル／アナログ変換回路の出力を中心とする一定値の範囲に前記オフセット電圧が入っているかモニタし、外れている場合に前記アナログ／デジタル変換回路を動作させるように制御するするウィンドウコンパレータとを備えていることを特徴とするものである。
【００１４】
請求項５に係る発明は、複数個の増幅部が直列接続されてなり、入力される信号を増幅する増幅回路装置であって、前記複数個の増幅部は請求項１〜４のいずれか１項に係る増幅回路を少なくとも１個含むことを特徴とするものである。
【発明の効果】
【００１５】
請求項１に係る発明によれば、サンプル時に入力容量を増幅器の出力端子から切り離すことができ、サンプル時の増幅器の負荷容量を減らせるので、高速に動作させることが可能な増幅回路を実現できる。また、請求項２及び３に係る発明によれば、請求項１に係る発明と同様の効果を得ることができる。また、請求項４に係る発明によれば、請求項１に係る発明と同様の効果に加えて、保持したオフセット電圧が変動した場合のみアナログ／デジタル変換回路を動作することになるので、消費電流を抑えることができる。また、請求項５に係る発明によれば、請求項１〜４のいずれか１項に係る増幅回路が使用されているので、動作速度が速く、オフセット電圧の影響をキャンセルできる高利得モジュール等の増幅回路装置を実現できる。
【発明を実施するための最良の形態】
【００１６】
次に、本発明を実施するための最良の形態について説明する。
【実施例】
【００１７】
まず、本発明に係る増幅回路の実施例１について説明する。図１は実施例１に係る増幅回路の構成を示す回路構成図であり、請求項１に係る発明の実施例に対応している。この実施例に係る増幅回路は、一対の信号入力端子７，８に入力された信号を増幅して一対の信号出力端子９，10から出力する増幅回路であって、一対の差動入力端子２，３と、一対の前記信号出力端子９，10の各々に接続された一対の差動出力端子４，５と、基準電圧33に接続された中点電位入力端子６とを備えた増幅器１と、一方の前記差動入力端子２におけるサンプル時のオフセット電圧をモニタして記憶し且つホールド時に出力する第１のオフセット電圧モニタ・出力ブロック15と、前記サンプル時には一方の前記信号入力端子７に接続され、前記ホールド時には前記第１のオフセット電圧モニタ・出力ブロック15から出力される前記オフセット電圧に切り替えられる一端と、前記サンプル時には前記基準電圧33に、前記ホールド時には一方の前記差動入力端子２に接続が切り替えられる他端とを有する第１の入力プル容量11と、一方の前記差動入力端子２に接続された一端と、前記サンプル時には一方の前記信号入力端子７に、前記ホールド時には一方の前記差動出力端子４に接続が切り替えられる他端とを有する第１の帰還容量13と、他方の前記差動入力端子３におけるサンプル時のオフセット電圧をモニタして記憶し且つホールド時に出力する第２のオフセット電圧モニタ・出力ブロック16と、前記サンプル時には他方の前記信号入力端子８に接続され、前記ホールド時には前記第２のオフセット電圧モニタ・出力ブロック16から出力される前記オフセット電圧に切り替えられる一端と、前記サンプル時には前記基準電圧33に、前記ホールド時には他方の前記差動入力端子３に接続が切り替えられる他端とを有する第２の入力容量12と、他方の前記差動入力端子３に接続された一端と、前記サンプル時には他方の前記信号入力端子８に、前記ホールド時には他方の前記差動出力端子５に接続が切り替えられる他端とを有する第２の帰還容量14と、前記サンプル時に前記増幅器１にユニティゲインを設定するユニティゲイン設定部を構成する第１，第２のサンプル用スイッチ17，18とを備えている。なお、図１において19〜26は第３〜第10のサンプル用スイッチを、27〜32は第１〜第６のホールド用スイッチをそれぞれ示しており、34はスイッチ制御用デジタル回路である。
【００１８】
次に、図１に示した増幅回路の動作について説明する。入力信号をサンプルするときの等価回路を図２に示す。サンプル時には第１から第10のサンプル用スイッチ17，18，19，20，21，22，23，24，25，26がＯＮになる。このとき、ユニティゲイン設定部を構成する第１，第２のサンプル用スイッチ17，18により、増幅器１はユニティゲイン動作となり、理想的には中点電位入力端子６に接続された基準電圧（Ｖref)33が増幅器の一対の差動出力端子４，５より出力されることになる。しかしながら増幅器には一般的に入力オフセット電圧が存在する。増幅器１の第１の入力端子２の入力オフセット電圧を＋ΔＶ／２，第２の入力端子３の入力オフセット電圧を−ΔＶ／２とおくと、増幅器１の第１，第２の出力端子４，５に出力される電圧ＶO1S ，ＶO2S はそれぞれ、
ＶO1S ＝Ｖref ＋ΔＶ／２
ＶO2S ＝Ｖref −ΔＶ／２    ・・・・・・・・・・・・・・・・・（８）
となる。
【００１９】
また、このとき、第１，第２の信号入力端子７，８にそれぞれＶIN1 ，ＶIN2 なる電圧が印加されているとすると、第１，第２の入力容量11，12、及び第１，第２の帰還容量13，14に蓄積される電荷ＱS1，ＱS2，ＱF1，ＱF2はそれぞれ、
ＱS1＝ＣS1・（ＶIN1 −Ｖref ）
ＱS2＝ＣS2・（ＶIN2 −Ｖref ）
ＱF1＝ＣF1・｛ＶIN1 −（Ｖref ＋ΔＶ／２）｝
ＱF2＝ＣF2・｛ＶIN2 −（Ｖref −ΔＶ／２）｝  ・・・・・・・・（９）
となる。
【００２０】
このとき、図２からわかるように増幅器１の第１の出力端子４には第１の帰還容量13のみが、増幅器１の第２の出力端子５には第２の帰還容量14のみが、それぞれ負荷容量として付いているのみであり、サンプル時に増幅器１の出力が落ち着くまでの時間は図９に示した従来例より速くなる。また、このとき、第１，第２のオフセット電圧モニタ・出力ブロック15，16は、それぞれ増幅器１の第１，第２の入力端子２，３の電圧値（Ｖref ＋ΔＶ／２，Ｖref −ΔＶ／２）をオフセット電圧としてモニタする。
【００２１】
次に、ホールド時の動作について図３の等価回路を用いて説明する。第１，第２の入力容量11，12，及び第１，第２の帰還容量13，14には初期電荷として（９）式に示す電荷が蓄積されている。また、第１，第２のオフセット電圧モニタ・出力ブロック15，16からは、サンプル時にモニタした電圧値が第１，第２の入力容量11，12の一端にそれぞれ出力される。このため、図３を見ればわかるように、第１，第２の入力容量11，12の両端はそれぞれ同電位になるので、第１，第２の入力容量11，12に蓄積されていた電荷ＱS1，ＱS2は、全て第１，第２の帰還容量13，14にそれぞれ転送されることになる。
【００２２】
以上のことからＣF1＝ＣF2＝ＣF ，ＣS1＝ＣS2＝ＣS として第１の信号出力端子９側について考えると、
ＣF ｛ＶO1−（Ｖref ＋ΔＶ／２）｝＝ＱS1＋ＱF1
ＣF ｛ＶO1−（Ｖref ＋ΔＶ／２）｝＝ＣS ・（ＶIN1 −Ｖref ）
＋ＣF ｛ＶIN1 −（Ｖref ＋ΔＶ／２）｝
ＶO1−（Ｖref ＋ΔＶ／２）＝ＣS ／ＣF ・（ＶIN1 −Ｖref ）
＋｛ＶIN1 −（Ｖref ＋ΔＶ／２）｝
ＶO1＝（１＋ＣS ／ＣF ）・（ＶIN1 −Ｖref ）＋Ｖref   ・・・・・・・・（10）
となる。
【００２３】
同様に第２の信号出力端子10側について考えると、
ＣF ｛ＶO2−（Ｖref −ΔＶ／２）｝＝ＱS2＋ＱF2
ＣF ｛ＶO2−（Ｖref −ΔＶ／２）｝＝ＣS ・（ＶIN2 −Ｖref ）
＋ＣF ｛ＶIN2 −（Ｖref −ΔＶ／２）｝
ＶO2−（Ｖref −ΔＶ／２）＝ＣS ／ＣF ・（ＶIN2 −Ｖref ）
＋｛ＶIN2 −（Ｖref −ΔＶ／２）｝
ＶO2＝（１＋ＣS ／ＣF ）・（ＶIN2 −Ｖref ）＋Ｖref   ・・・・・・・・（11）
となる。よって、差動出力ＶOD＝ＶO1−ＶO2は、
ＶOD＝ＶO1−ＶO2＝（１＋ＣS ／ＣF ）・（ＶIN1 −ＶIN2 ）  ・・・・・・（12）
となる。
【００２４】
以上のことから、本実施例１の増幅回路では従来例と同じように入力オフセット電圧をキャンセルできる。また、増幅回路ではゲインを大きく取るために、入力容量＞帰還容量とするのが一般的であり、大容量である入力容量をサンプル時に増幅器から切り離せるので、サンプル時の負荷容量を低減することができ、増幅動作の高速化ができることがわかる。
【００２５】
次に、実施例２に係る増幅回路を図４に基づいて説明する。この実施例は請求項２に係る発明の実施例に対応している。この実施例に係る増幅回路は、図１に示した実施例１に係る増幅回路における第１のオフセット電圧モニタ・出力ブロック15を、前記オフセット電圧をデジタル信号に変換する第１のアナログ／デジタル変換回路35と、前記デジタル信号を記憶する第１のメモリ37と、前記第１のメモリ37に記憶されたデジタル信号をアナログ信号に変換し、前記オフセット電圧として出力する第１のデジタル／アナログ変換回路39とで構成し、第２のオフセット電圧モニタ・出力ブロック16を、前記オフセット電圧をデジタル信号に変換する第２のアナログ／デジタル変換回路36と、前記デジタル信号を記憶する第２のメモリ38と、前記第２のメモリ38に記憶されたデジタル信号をアナログ信号に変換し、前記オフセット電圧として出力する第２のデジタル／アナログ変換回路40とで構成している。
【００２６】
図４に示したこの実施例２においても、図１に示した実施例１の場合と同様に、サンプル時の基本動作は図２の等価回路で、ホールド時の基本動作は図３の等価回路でそれぞれ示すことができ、出力電圧も実施例１と同様に、（10），（11），（12）式で表すことができるので、ここでは第１，第２のオフセット電圧モニタ・出力ブロック15，16の動作のみについて説明する。
【００２７】
実施例２の場合、第１，第２のオフセット電圧モニタ・出力ブロック15，16は、それぞれ、サンプル時にはアナログ／デジタル変換回路35，36がオフセット電圧をそれぞれデジタル信号に変換し、変換された信号は第１，第２のメモリ37，38で保持される。そしてホールド時には第１，第２のメモリ37，38で保持していたデジタル信号が出力され、第１，第２のデジタル／アナログ変換回路39，40でアナログ信号に変換され、第１，第２の入力容量11，12の一端にそれぞれ出力される。このように第１，第２のオフセット電圧モニタ・出力ブロック15，16を制御することで、実施例１に記載したオフセット電圧モニタ・出力ブロックの機能を実現でき、実施例１と同様の効果をもつ高速な増幅回路を実現できる。
【００２８】
次に、実施例３に係る増幅回路を図５に基づいて説明する。この実施例は請求項３に係る発明の実施例に対応している。この実施例に係る増幅回路は、図１に示した実施例１に係る増幅回路における、第１のオフセット電圧モニタ・出力ブロック15を、非反転入力端子が前記基準電圧33に接続され、前記サンプル時には反転入力端子に、前記ホールド時には前記第１の入力容量11の一端に接続が切り替えられ、第１のオフセット電圧モニタ・出力ブロック15の出力となる出力端子を有する第１のサブアンプ41と、前記サンプル時には一方の前記差動入力端子２に、前記ホールド時には前記第１のサブアンプ41の出力端子に接続が切り替えられる一端と、前記第１のサブアンプ41の反転入力端子に接続された他端とを有する第１のサブキャパシタ45とを備えて構成し、更に第２のオフセット電圧モニタ・出力ブロック16を、非反転入力端子が前記基準電圧33に接続され、前記サンプル時には反転入力端子に、前記ホールド時には前記第２の入力容量12の一端に接続が切り替えられ、第２のオフセット電圧モニタ・出力ブロック16の出力となる出力端子を有する第２のサブアンプ42と、前記サンプル時には他方の前記差動入力端子３に、前記ホールド時には前記第２のサブアンプ42の出力端子に接続が切り替えられる一端と、前記第２のサブアンプ42の反転入力端子に接続された他端とを有する第２のサブキャパシタ46とを備えて構成していることを特徴としている。なお、図５において、43，44は第11及び第12のサンプル用スイッチを、47，48は第７及び第８のホールド用スイッチを示している。
【００２９】
図５に示したこの実施例３においても、図１に示した実施例１の場合と同様に、サンプル時の基本動作は図２の等価回路で、ホールド時の基本動作は図３の等価回路でそれぞれ示すことができ、出力電圧も実施例１と同様に、（10），（11），（12）式で表すことができるので、ここでは第１，第２のオフセット電圧モニタ・出力ブロック15，16の動作のみについて説明する。
【００３０】
実施例３の場合、第１のオフセット電圧モニタ・出力ブロック15は、サンプル時には第11のサンプル用スイッチ43がＯＮすることで第１のサブアンプ41はボルテージフォロアとして動作し、その出力端子にはＶref ＋ΔＶOF1 なる電圧が現れる。ここで、ΔＶOF1 は第１のサブアンプ41の入力オフセット電圧である。よって第１のサブキャパシタ45には、第１のサブアンプ41の反転端子を基準として、
ＶS1＝（Ｖref ＋ΔＶ／２）−（Ｖref −ＶOF）＝ΔＶ／２−ＶOF1   ・・・・（13）
なる電圧が保持される。
【００３１】
次に、ホールド時には（13）式で表される電圧を保持した第１のサブキャパシタ45が、第１のサブアンプ41の出力端子と反転端子との間に接続される。このとき、反転端子の電圧はＶref ＋ΔＶOF1 であるので、出力端子には、
ＶOS1 ＝（ΔＶ／２−ＶOF1 ）＋（Ｖref ＋ＶOF1 ）＝Ｖref ＋ΔＶ／２
・・・・・・・（14）
なる電圧が出力される。この電圧はサンプル時にモニタしたオフセット電圧に等しいことから、「サンプル時にモニタしたオフセット電圧をホールド時に出力する」というオフセット電圧モニタ・出力ブロックの機能を実現できていることがわかる。
【００３２】
第２のオフセット電圧モニタ・出力ブロック16は、サンプル時には第12のサンプル用スイッチ44がＯＮすることで第２のサブアンプ42はボルテージフォロアとして動作し、その出力端子にはＶref −ΔＶOF2 なる電圧が現れる。ここで、−ΔＶOF2 は第１のサブアンプ42の入力オフセット電圧である。よって第２のサブキャパシタ46には、第１のサブアンプ42の反転端子を基準として、
ＶS2＝（Ｖref −ΔＶ／２）−（Ｖref ＋ＶOF2 ）＝−ΔＶ／２−ＶOF2 
・・・・・・・（15）
なる電圧が保持される。
【００３３】
次に、ホールド時には（15）式で表される電圧を保持した第２のサブキャパシタ46が、第２のサブアンプ42の出力端子と反転端子との間に接続される。このとき、反転端子の電圧はＶref ＋ΔＶOF2 であるので、出力端子には、
ＶOS2 ＝（−ΔＶ／２−ＶOF2 ）＋（Ｖref ＋ＶOF2 ）＝Ｖref −ΔＶ／２
・・・・・・・（16）
なる電圧が出力される。この電圧はサンプル時にモニタしたオフセット電圧に等しいことから、「サンプル時にモニタしたオフセット電圧をホールド時に出力する」というオフセット電圧モニタ・出力ブロックの機能を実現できていることがわかる。
【００３４】
実施例３の場合、第１，第２のサブキャパシタ45，46がサンプル時に増幅器１の負荷容量となるが、第１，第２のサブキャパシタ45，46の大きさは増幅回路のゲインにはなんら影響がなく、増幅器１のオフセット電圧を保持さえできればよいので、第１，第２の入力容量11，12より十分小さくでき、従来例である図９に示した増幅回路よりも増幅器１のサンプル時の負荷容量を減らすことができる。
【００３５】
上述したように第１，第２のオフセット電圧モニタ・出力ブロック15，16を構成し、動作させることで、オフセット電圧モニタ・出力ブロックの機能を実現でき、実施例１と同様にオフセットキャンセル機能を備えた高速な増幅回路を実現できる。
【００３６】
次に、実施例４に係る増幅回路を、図６に基づいて説明する。この実施例は請求項４に係る発明の実施例に対応している。この実施例に係る増幅回路は、実施例１に係る増幅回路における、第１のオフセット電圧モニタ・出力ブロック15を、前記オフセット電圧をデジタル信号に変換する第１のアナログ／デジタル変換回路35と、前記デジタル信号を記憶する第１のメモリ37と、前記第１のメモリ37に記憶されたデジタル信号をアナログ信号に変換し、前記オフセット電圧として出力する第１のデジタル／アナログ変換回路39と、前記第１のメモリ37に記憶されたデジタル信号をアナログ信号に変換し出力する第３のデジタル／アナログ変換回路49と、前記第３のデジタル／アナログ変換回路49の出力を中心とする一定値の範囲に前記オフセット電圧が入っているかモニタし、外れている場合に前記第１のアナログ／デジタル変換回路35を動作させるように制御するする第１のウィンドウコンパレータ51とで構成し、第２のオフセット電圧モニタ・出力ブロック16を、前記オフセット電圧をデジタル信号に変換する第２のアナログ／デジタル変換回路36と、前記デジタル信号を記憶する第２のメモリ38と、前記第２のメモリ38に記憶されたデジタル信号をアナログ信号に変換し、前記オフセット電圧として出力する第２のデジタル／アナログ変換回路40と、前記第２のメモリ38に記憶されたデジタル信号をアナログ信号に変換し出力する第４のデジタル／アナログ変換回路50と、前記第４のデジタル／アナログ変換回路50の出力を中心とする一定値の範囲に前記オフセット電圧が入っているかモニタし、外れている場合に前記第２のアナログ/ デジタル変換回路36を動作させるように制御するする第２のウィンドウコンパレータ52とで構成している。
【００３７】
図６に示した実施例４においても、図１に示した実施例１の場合と同様に、サンプル時の基本動作は図２の等価回路で、ホールド時の基本動作は図３の等価回路でそれぞれ示すことができ、出力電圧も実施例１と同様に、（10），（11），（12）式で表すことができるので、ここでは第１，第２のオフセット電圧モニタ・出力ブロック15，16の動作のみについて説明する。
【００３８】
第４の実施例の場合、第１のオフセット電圧モニタ・出力ブロック15は、サンプル時に第１のアナログ／デジタル変換回路35がオフセット電圧をデジタル信号に変換し、変換された信号は第１のメモリ37で保持される。そしてホールド時には第１のメモリ37で保持していたデジタル信号が出力され、第１のデジタル／アナログ変換回路39でアナログ信号に変換され、第１の入力容量11の一端に出力される。そして、次回以降のサンプル時には、第１のメモリ37で保持していたデジタル信号は第３のデジタル／アナログ変換回路49でアナログ信号に変換され、第１のウィンドウコンパレータ51に出力される。第１のウィンドウコンパレータ51は、第３のデジタル／アナログ変換回路49の出力を中心とする一定値の範囲に増幅器１の第１の入力端子2 のオフセット電圧が入っているかモニタし、外れている場合にのみ第１のアナログ／デジタル変換回路35を動作させるように制御する。
【００３９】
更に、第２のオフセット電圧モニタ・出力ブロック16は、サンプル時に第２のアナログ／デジタル変換回路36がオフセット電圧をデジタル信号に変換し、変換された信号は第２のメモリ38で保持される。そしてホールド時には第２のメモリ38で保持していたデジタル信号が出力され、第２のデジタル／アナログ変換回路40でアナログ信号に変換され、第２の入力容量12の一端に出力される。そして、次回以降のサンプル時には、第２のメモリ38で保持していたデジタル信号は第４のデジタル／アナログ変換回路50でアナログ信号に変換され、第２のウィンドウコンパレータ52に出力される。第２のウィンドウコンパレータ52は、第４のデジタル／アナログ変換回路50の出力を中心とする一定値の範囲に増幅器１の第２の入力端子3 のオフセット電圧が入っているかモニタし、外れている場合にのみ第２のアナログ／デジタル変換回路36を動作させるように制御する。
【００４０】
なお、第１，第２のウィンドウコンパレータ51，52のウィンドウ範囲は、増幅回路が許容できるオフセット電圧より若干小さい値に設定すればよい。
【００４１】
このように第１，第２のオフセット電圧モニタ・出力ブロック15，16を制御することで、実施例１におけるオフセット電圧モニタ・出力ブロックと同様の機能を実現でき、実施例１と同様の効果をもつ高速な増幅回路を実現できる。更に、大電流を消費する第１，第２のアナログ／デジタル変換回路35，36を必要なときのみ動作させるようにすることで、消費電流を抑えることが可能となる。
【００４２】
次に、本発明に係る増幅回路を用いた増幅回路装置の実施例を実施例５として、図７に基づいて説明する。この実施例は、請求項５に係る発明の増幅回路装置の例としての高利得モジュールの構成を示したものである。図７に示す高利得モジュール53は、第１，第２，第３の増幅回路54，55，56を直列に接続して、高利得を得ることができるように構成されている。ここで、第１，第２，第３の増幅回路54，55，56には、上記実施例１〜４のいずれかに示した増幅回路が用いられている。なお、図７において、57は入力端子、58は出力端子である。
【００４３】
次に、図７に示した高利得モジュールの動作について説明する。高利得を増幅回路一つで実現しようとすると、歪などの点で不利になるため、一般的に複数の増幅回路を直列に接続し、所望の利得を得る方式が使われている。しかしながら、増幅回路を直列に接続することで信号成分だけでなく、オフセット成分も後段の増幅回路で増幅されてしまう。わかりやすいように、図７の構成で、増幅回路にオフセットキャンセル機能がない場合を考えると、第１，第２，第３の増幅回路54，55，56の増幅率をそれぞれ、β1 ，β2 ，β3 とし、入力オフセット電圧をＶO1，ＶO2，ＶO3とし、入力信号をＶIN，出力信号をＶOUT とすると、入力と出力の関係は次のようになる。
ＶOUT ＝β3 ・〔β2 ・｛β1 ・（ＶIN＋ＶO1）＋ＶO2｝＋ＶO3〕  ・・・・（17）
（17）式からわかるように、入力端子に近い増幅回路ほど、入力オフセット電圧が大きく増幅されてしまうのがわかる。そこで、増幅回路を直列に接続するような高利得モジュールでは、オフセットキャンセル機能を各増幅回路にもたせるのが一般的である。
【００４４】
そこで、各増幅回路に上記実施例１〜４のいずれかの増幅回路を用いることで、例えばイメージセンサのように微弱で高速な信号の増幅に適した、高速でオフセットをキャンセルできる高利得モジュールを得ることができる。
【００４５】
なお、実施例５の増幅回路装置の例として、高利得モジュールについて説明したが、本実施例は高利得モジュールに限定されるものではなく、例えば、図８に示すようなパイプライン方式のアナログ／デジタル変換回路では各ステージの増幅回路が直列に繋がれているが、このように直列に複数の増幅回路が接続されている増幅回路装置であれば、その増幅回路に上記各実施例に係る増幅回路を適用することが可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明に係る増幅回路の実施例１の構成を示す回路構成図である。
【図２】実施例１のサンプル時の動作を説明するための等価回路図である。
【図３】実施例１のホールド時の動作を説明するための等価回路図である。
【図４】本発明の実施例２の構成を示す回路構成図である。
【図５】本発明の実施例３の構成を示す回路構成図である。
【図６】本発明の実施例４の構成を示す回路構成図である。
【図７】本発明に係る増幅回路装置の例として高利得モジュールの構成を示す回路構成図である。
【図８】本発明に係る増幅回路装置の他の例であるパイプライン方式のアナログ／デジタル変換回路の構成を示す回路構成図である。
【図９】従来の増幅回路の一例を示す回路構成図である。
【図１０】図９に示す従来の増幅回路のサンプル時の動作を説明するための等価回路図である。
【図１１】図９に示す従来の増幅回路のサンプル時の動作を説明するための等価回路図である。
【符号の説明】
【００４７】
１  増幅器
２  増幅器の第１の入力端子
３  増幅器の第２の入力端子
４  増幅器の第１の出力端子
５  増幅器の第２の出力端子
６  増幅器の中点電位入力端子
７  第１の入力端子
８  第２の入力端子
９  第１の出力端子
10  第２の出力端子
11  第１の入力容量
12  第２の入力容量
13  第１の帰還容量
14  第２の帰還容量
15  第１のオフセット電圧モニタ・出力ブロック
16  第２のオフセット電圧モニタ・出力ブロック
17  第１のサンプル用スイッチ
18  第２のサンプル用スイッチ
19  第３のサンプル用スイッチ
20  第４のサンプル用スイッチ
21  第５のサンプル用スイッチ
22  第６のサンプル用スイッチ
23  第７のサンプル用スイッチ
24  第８のサンプル用スイッチ
25  第９のサンプル用スイッチ
26  第10のサンプル用スイッチ
27  第１のホールド用スイッチ
28  第２のホールド用スイッチ
29  第３のホールド用スイッチ
30  第４のホールド用スイッチ
31  第５のホールド用スイッチ
32  第６のホールド用スイッチ
33  基準電圧
34  スイッチ制御用デジタル回路
35  第１のＡＤ変換回路
36  第２のＡＤ変換回路
37  第１のメモリ
38  第２のメモリ
39  第１のＤＡ変換回路
40  第２のＤＡ変換回路
41  第１のサブアンプ
42  第２のサブアンプ
43  第11のサンプル用スイッチ
44  第12のサンプル用スイッチ
45  第１のサブキャパシタ
46  第２のサブキャパシタ
47  第７のホールド用スイッチ
48  第８のホールド用スイッチ
49  第３のＤＡ変換回路
50  第４のＤＡ変換回路
51  第１のウィンドウコンパレータ
52  第２のウィンドウコンパレータ
53  高利得モジュール
54  高利得モジュールを構成する第１の増幅回路
55  高利得モジュールを構成する第２の増幅回路
56  高利得モジュールを構成する第３の増幅回路
57  高利得モジュールの入力端子
58  高利得モジュールの出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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