(57)【要約】【課題】抵抗体に接続される金属シリサイド非形成のコンタクト構造において、バリアメタルとシリコンとのシリサイド反応を活性化させて、高精度な抵抗素子を備える半導体装置およびその製造方法を提供する。【解決手段】半導体基板１００上に絶縁膜１０１を介して形成されたシリコン膜からなる抵抗体１０２と、抵抗体１０２上に形成された層間絶縁膜１０４と、層間絶縁膜１０４に形成されたコンタクトホールと、コンタクトホール内に形成され、前記抵抗体１０２と接続する配線部１０５と、層間絶縁膜１０４上に形成され、前記配線部１０５と接続する金属配線１０６とを備え、抵抗体１０２は膜中に第１導電型の不純物元素を含み、且つ表層側にシリコンよりも原子量の大きな元素がドーピングされていることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
抵抗体を有する半導体装置において、
半導体基板上に絶縁膜を介して形成されたシリコン膜からなる抵抗体と、
前記抵抗体上に形成された層間絶縁膜と、
前記層間絶縁膜に形成されたコンタクトホールと、
前記コンタクトホール内に形成され、前記抵抗体と接続する配線部と、
前記層間絶縁膜上に形成され、前記配線部と接続する金属配線とを備え、
前記抵抗体は膜中に第１導電型の不純物元素を含み、且つ表層側にシリコンよりも原子量の大きな元素がドーピングされている
ことを特徴とする半導体装置。
【請求項２】
前記シリコンよりも原子量の大きな元素は、前記第１導電型の不純物元素と同族の元素である
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シリコンよりも原子量の大きな元素は、シリコンと同族の元素、あるいは電気的に不活性な元素である
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記シリコンよりも原子量の大きな元素は、前記抵抗体のコンタクト領域にドーピングされている
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記シリコン膜は、ポリシリコン膜もしくはアモルファスシリコン膜である
ことを特徴とする請求項１から４の何れかに記載の半導体装置。
【請求項６】
抵抗体を有する半導体装置の製造方法において、
半導体基板上に絶縁膜を介してシリコン膜からなる抵抗体を形成する工程と、
イオン注入により前記抵抗体に第１導電型の不純物元素をドーピングする工程と、
熱処理により前記抵抗体中の前記第１導電型の不純物元素を活性化する工程と、
前記抵抗体上に層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホール内に前記抵抗体と接続する配線部を形成する工程と、
前記層間絶縁膜上に前記配線部と接続する金属配線を形成する工程とを含み、
前記熱処理の後で前記層間絶縁膜を形成する前に、イオン注入により前記抵抗体の表層側にシリコンよりも原子量の大きな元素をドーピングする
ことを特徴とする半導体装置の製造方法。
【請求項７】
前記熱処理の前に、前記抵抗体の表面に絶縁被膜を形成する
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記シリコンよりも原子量の大きな元素は、前記第１導電型の不純物元素と同族の元素である
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記シリコンよりも原子量の大きな元素は、シリコンと同族の元素、あるいは電気的に不活性な元素である
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記シリコンよりも原子量の大きな元素の注入深さは、前記抵抗体の膜厚の１／２０以上でかつ１／５以下となるような加速エネルギでイオン注入する
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１１】
前記シリコンよりも原子量の大きな元素のドーズ量は、前記第１導電型の不純物元素のドーズ量の１／２０以上でかつ１／１０以下でイオン注入する
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高精度が要求される抵抗素子を備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路に搭載されているアナログ回路を構成する素子のひとつである抵抗素子のひとつに、シリコン膜を用いたシリコン抵抗体がある。近年、微細化にともない、ＭＯＳゲート部、コンタクト部に遷移金属とシリコンの合金である金属シリサイドが用いられており、シリコン抵抗素子においても、特許文献１に示すような構造が用いられている。
【０００３】
すなわち、シリコン基板より構成された半導体基板上にシリコン酸化膜により形成されたフィールド酸化膜が形成されている。このフィールド酸化膜上にポリシリコンにより形成された抵抗体が形成されている。抵抗体上には層間絶縁膜が形成されており、その層間絶縁膜には、抵抗体の左右両端部に位置する部分にコンタクトホールを形成する。コンタクトホール内には、コンタクトプラグが形成されており、抵抗体はコンタクトプラグを介して、金属配線と接続されている。
【０００４】
コンタクトプラグと抵抗体との接触抵抗、すなわちコンタクト抵抗値は小さいほうが望ましい。コンタクト抵抗値を低減させる方法としては、遷移金属とシリコンの合金である金属シリサイド化が一般的に用いられている。金属シリサイドは、シリコンとチタンやコバルト、ニッケル等の高融点の遷移金属とを固相反応させて、抵抗率の低いチタンシリサイドやコバルトシリサイド、ニッケルシリサイドを形成させて、低抵抗化させる技術である。
【特許文献１】特開２００４−７９８９３号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１の構成によれば、抵抗体のコンタクト領域及び予備領域のみ、金属シリサイド化させることで、金属シリサイド層の膜質、膜厚のバラツキによるコンタクト抵抗の変動を極力抑制することにより、抵抗素子の抵抗値のバラツキを抑制することができる。
【０００６】
本発明者らが、抵抗体のコンタクト領域及び予備領域のみを金属シリサイド化させて、抵抗素子を形成し、抵抗素子の電気特性を評価した結果、コンタクト部を金属シリサイド化させることで、ペア配置の抵抗素子の抵抗値のバラツキ（以下、相対精度と記載する）が悪化することが分かった。また、半導体基板面内での抵抗素子の抵抗値のバラツキ（以下、絶対精度と記載する）に関しては、コンタクト領域及び予備領域の金属シリサイドの有無に依存しないことが分かった。
【０００７】
相対精度悪化の原因を調査した結果、コンタクト領域及び予備領域を金属シリサイド化することで、コンタクト抵抗が低減されるが、１〜５Ω／□程度の金属シリサイド層と２００〜６００Ω／□程度の抵抗体の界面での、接触抵抗が増大していると推測できる。接触抵抗の算出の結果、接触抵抗は２０Ω／□以下であることが分かり、数百Ω／□の抵抗素子に対しては、数％の割合となるため、金属シリサイド層の変動により抵抗素子の抵抗値の変動が生じて、相対精度の悪化を引き起こしたと考えられる。
【０００８】
また、コンタクトプラグ材料である金属材料、例えば、Ｗ（タングステン）等の形成には、バリアメタルが必要不可欠である。一般的に用いられるバリアメタルは、ＴｉＮ、ＴａＮ等の遷移金属の金属合金である。これらのバリアメタルは抵抗率が低く、シリコンとの反応性が低いため、金属配線とシリコンの界面に用いられている。コンタクトプラグ材料にＷを用いる場合、ＴｉＮをバリアメタルとして用いることが多いが、ＴｉＮはシリコンとの接触抵抗が高く、ＴｉＮとＴｉの積層膜を成長後、熱処理によりＴｉとシリコンをシリサイド反応させることで抵抗値を低減させている。したがって、金属シリサイド非形成のコンタクト構造においても、コンタクトプラグのバリアメタルとシリコンにおいてシリサイド反応が生じている。
【０００９】
このように従来技術では、抵抗体に接続されたコンタクトにおいて、コンタクト領域のみを金属シリサイド化することで、コンタクト抵抗の低減とコンタクト抵抗のバラツキを極力抑制させる方法である。しかしながら、高精度な抵抗素子に対しては、金属シリサイド層の膜質、膜厚の変動による、抵抗値変動により生じる相対精度の変動を抑制しきれないという問題があった。
【００１０】
本発明は上記を鑑みて、抵抗体に接続される金属シリサイド非形成のコンタクト構造において、バリアメタルとシリコンとのシリサイド反応を活性化させて、高精度な抵抗素子を備える半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、抵抗体を有する半導体装置において、半導体基板上に絶縁膜を介して形成されたシリコン膜からなる抵抗体と、前記抵抗体上に形成された層間絶縁膜と、前記層間絶縁膜に形成されたコンタクトホールと、前記コンタクトホール内に形成され、前記抵抗体と接続する配線部と、前記層間絶縁膜上に形成され、前記配線部と接続する金属配線とを備え、前記抵抗体は膜中に第１導電型の不純物元素を含み、且つ表層側にシリコンよりも原子量の大きな元素がドーピングされていることを特徴とする。
【００１２】
上記の半導体装置において、前記シリコンよりも原子量の大きな元素は、前記抵抗体の表層から当該抵抗体の膜厚の１／２０以上でかつ１／５以下となる深さにドーピングされていることが好ましい。
【００１３】
上記の半導体装置において、前記シリコンよりも原子量の大きな元素のドーズ量は、前記第１導電型の不純物元素のドーズ量の１／２０以上でかつ１／１０以下であることが好ましい。
【００１４】
上記の半導体装置において、前記シリコン膜は、ポリシリコン膜もしくはアモルファスシリコン膜であることが好ましい。
【００１５】
本発明に係る半導体装置によると、コンタクト領域の金属シリサイド化によるシリサイド層の膜質、膜厚変動によるコンタクト抵抗変動を抑制するため、抵抗体には第１導電型の不純物を含み、かつ表層側にシリコンよりも原子量の大きな元素が注入されており、接続されるコンタクトを金属シリサイド非形成として、積層バリアメタルのＴｉとシリコンとの金属シリサイド反応が活性化することにより、高精度な抵抗素子を備える半導体装置を提供することができる。
【００１６】
上記の半導体装置において、前記シリコンよりも原子量の大きな元素は、前記第１導電型の不純物元素と同族の元素であることが好ましい。これにより、前記シリコンよりも原子量の大きな元素が前記第１導電型の不純物元素を相殺することがなく、実質的な不純物量は増加してシリコン表層部の抵抗値を低減するので、コンタクト抵抗値はより低減されてコンタクト抵抗値の変動を抑制することが可能となり、より高精度な抵抗素子を形成することが可能となる。
【００１７】
上記の半導体装置において、前記シリコンよりも原子量の大きな元素は、シリコンと同族の元素、あるいは電気的に不活性な元素であることが好ましい。これにより、前記シリコンよりも原子量の大きな元素が前記第１導電型の不純物元素を相殺することがなく、シリコン表層部の実質的な不純物量は変動しないから、抵抗体の抵抗値は変動しないので、より高精度な抵抗素子を形成することが可能となる。
【００１８】
上記の半導体装置において、前記シリコンよりも原子量の大きな元素は、前記抵抗体のコンタクト領域にドーピングされていることが好ましい。これにより、前記シリコンよりも原子量の大きな元素は前記抵抗体のコンタクト領域のみに選択的に注入されるから、抵抗体の本体部の抵抗値は変動しないので、より高精度な抵抗素子を形成することが可能となる。
【００１９】
また本発明に係る半導体装置の製造方法は、抵抗体を有する半導体装置の製造方法において、半導体基板上に絶縁膜を介してシリコン膜からなる抵抗体を形成する工程と、イオン注入により前記抵抗体に第１導電型の不純物元素をドーピングする工程と、熱処理により前記抵抗体中の前記第１導電型の不純物元素を活性化する工程と、前記抵抗体上に層間絶縁膜を形成する工程と、前記層間絶縁膜にコンタクトホールを形成する工程と、前記コンタクトホール内に前記抵抗体と接続する配線部を形成する工程と、前記層間絶縁膜上に前記配線部と接続する金属配線を形成する工程とを含み、前記熱処理の後で前記層間絶縁膜を形成する前に、イオン注入により前記抵抗体の表層側にシリコンよりも原子量の大きな元素をドーピングすることを特徴とする。
【００２０】
上記の半導体装置の製造方法において、前記熱処理の前に、前記抵抗体の表面に絶縁被膜を形成することが好ましい。
【００２１】
上記の半導体装置の製造方法において、前記シリコンよりも原子量の大きな元素の注入深さは、前記抵抗体の膜厚の１／２０以上でかつ１／５以下となるような加速エネルギでイオン注入することが好ましい。
【００２２】
上記の半導体装置の製造方法において、前記シリコンよりも原子量の大きな元素のドーズ量は、前記第１導電型の不純物元素のドーズ量の１／２０以上でかつ１／１０以下でイオン注入することが好ましい。
【００２３】
上記の半導体装置の製造方法において、前記シリコン膜は、ポリシリコン膜もしくはアモルファスシリコン膜であることが好ましい。
【００２４】
本発明に係る半導体装置の製造方法によると、コンタクト領域の金属シリサイド化によるシリサイド層の膜質、膜厚変動によるコンタクト抵抗変動を抑制するため、抵抗体には第１導電型の不純物を含み、かつ表層側にシリコンよりも原子量の大きな元素が注入されており、接続されるコンタクトを金属シリサイド非形成として、積層バリアメタルのＴｉとシリコンとの金属シリサイド反応が活性化することにより、高精度な抵抗素子を備える半導体装置の製造方法を提供することができる。
【００２５】
上記の半導体装置の製造方法において、前記シリコンよりも原子量の大きな元素は、前記第１導電型の不純物元素と同族の元素であることが好ましい。これにより、前記シリコンよりも原子量の大きな元素が前記第１導電型の不純物元素を相殺することがなく、実質的な不純物量は増加してシリコン表層部の抵抗値を低減するので、コンタクト抵抗値はより低減されてコンタクト抵抗値の変動を抑制することが可能となり、より高精度な抵抗素子を形成することが可能となる。
【００２６】
上記の半導体装置の製造方法において、前記シリコンよりも原子量の大きな元素は、シリコンと同族の元素、あるいは電気的に不活性な元素であることが好ましい。これにより、前記シリコンよりも原子量の大きな元素が前記第１導電型の不純物元素を相殺することがなく、シリコン表層部の実質的な不純物量は変動しないから、抵抗体の抵抗値は変動しないので、より高精度な抵抗素子を形成することが可能となる。
【００２７】
上記の半導体装置の製造方法において、前記シリコンよりも原子量の大きな元素は、前記抵抗体にマスクを形成することにより、前記抵抗体のコンタクト領域のみにイオン注入することが好ましい。これにより、前記シリコンよりも原子量の大きな元素は前記抵抗体のコンタクト領域のみに選択的に注入されるから、抵抗体の本体部の抵抗値は変動しないので、より高精度な抵抗素子を形成することが可能となる。
【発明の効果】
【００２８】
本発明に係る半導体装置およびその製造方法によると、バリアメタルであるＴｉＮはシリコンとの接触抵抗が大きく、一般的にＴｉＮ／Ｔｉの積層構造膜が用いられており、ＴｉＮ／Ｔｉ積層バリアメタル膜の成長後に、ＲＴＮ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｎｉｔｒｉｄａｔｉｏｎ）処理を行うことで、Ｔｉとシリコンとにシリサイド反応を生じさせている。バリアメタルＴｉとシリコンとの金属シリサイド形成においては、シリコンよりも原子量の大きな元素を抵抗体の表層側に注入することで、シリコン表層がアモルファス化し、バリアメタルＴｉとのシリサイド反応が活性されるため、抵抗体に接続された金属シリサイド非形成のコンタクト構造においても、バリアメタルとシリコンとのシリサイド反応が活性化し、コンタクト抵抗値の変動の抑制が可能となり、高精度な抵抗素子を形成することが可能となる。
【発明を実施するための最良の形態】
【００２９】
（第１の実施形態）
第１の実施形態の半導体装置およびその製造方法について図１を参照しながら説明する。
【００３０】
図１（ａ）に示す様に、半導体基板１００上に形成された絶縁膜となるフィールド酸化膜１０１上に、シリコン膜となるポリシリコンもしくはアモルファスシリコン膜を成長させる。シリコン膜の成長膜厚は、３００ｎｍとする。但し、ＭＯＳゲート部や他素子と共通化のため、他膜厚を選択することも可能である。その後、周知のイオン注入法により、膜中に第１導電型の不純物となる第一不純物としてIII族元素のＢ（ホウ素）をドーピングした後、周知の方法により抵抗体形状にパターニングする。注入とパターニングの順序は逆としても問題はない。Ｂの注入において、加速エネルギ５〜４０ｋｅＶ、ドーズ量１×１０13〜１×１０16ｃｍ-2とする。イオン注入法によりドーピングすることでＰ型抵抗体１０２とする。このときの注入深さは抵抗体膜厚の１／２よりも表層側に注入ピークが分布するように加速エネルギを選択し、また、ドーズ量は、目的の抵抗値となるように選択する。
【００３１】
図１（ｂ）に示す様に、アウトデフィージョン(out diffusion)を抑制するため抵抗体１０２上に数十〜数百ｎｍの絶縁被膜１０３を成長させる。絶縁被膜１０３の膜厚はデバイス構造に適した膜厚を選択する。その後、８５０℃、４５ｍｉｎのファーネスアニールを行った後、第二不純物として、シリコン元素よりも原子量の大きな元素であるＶ族元素であるＡｓ（ヒ素）を加速エネルギ５〜８０ｋｅＶ、ドーズ量１×１０12〜１×１０15ｃｍ-2にてイオン注入法によりドーピングする。前記第二不純物はシリコン表層側から、抵抗体膜厚の１／２０以上でかつ１／５以下となるように加速エネルギを選択し、ドーズ量は、前記第一不純物のドーズ量の１／２０以上でかつ１／１０以下となるように選択する。
【００３２】
図１（ｃ）に示す様に、周知の技術により層間絶縁膜１０４を成長した後、エッチング法によりコンタクトホールを形成し、コンタクトバリアメタルとなるＴｉ／ＴｉＮを成長させて、Ｎ2雰囲気中にて６５０℃、３０ｓｅｃの急速熱処理により、Ｔｉとシリコンのシリサイド反応を生じさせて、その後、配線部となるコンタクトプラグ１０５及び金属配線１０６を形成する。
【００３３】
第１の実施形態によると、シリコンよりも原子量の大きな元素であるＡｓを抵抗体１０２のシリコン表層側に注入することで、シリコン表層がアモルファス化し、バリアメタルＴｉとのシリサイド反応が活性されるため、抵抗体１０２に接続された金属シリサイド非形成のコンタクト構造においても、バリアメタルとシリコンとのシリサイド反応が活性化し、コンタクト抵抗値の変動の抑制が可能となり、高精度な抵抗素子を形成することができる。
【００３４】
（第２の実施形態）
第２の実施形態の半導体装置およびその製造方法について図２を参照しながら説明する。
【００３５】
図２（ａ）に示す様に、半導体基板２００上に形成された絶縁膜となるフィールド酸化膜２０１上に、シリコン膜となるポリシリコンもしくはアモルファスシリコン膜を成長させる。シリコン膜の成長膜厚は、３００ｎｍとする。但し、ＭＯＳゲート部や他素子と共通化のため、他膜厚を選択することも可能である。その後、周知のイオン注入法により、膜中に第１導電型の不純物となる第一不純物としてＶ族元素のＰ（リン）をドーピングした後、周知の方法により抵抗体形状にパターニングする。注入とパターニングの順序は逆としても問題はない。Ｐの注入において、加速エネルギ５〜４０ｋｅＶ、ドーズ量１×１０13〜１×１０16ｃｍ-2とする。イオン注入法によりドーピングすることでＮ型抵抗体２０２とする。このときの注入深さは抵抗体膜厚の１／２よりも表層側に注入ピークが分布するように加速エネルギを選択し、また、ドーズ量は、目的の抵抗値となるように選択する。
【００３６】
図２（ｂ）に示す様に、アウトデフィージョンを抑制するため抵抗体２０２上に数十〜数百ｎｍの絶縁被膜２０３を成長させる。絶縁被膜２０３の膜厚はデバイス構造に適した膜厚を選択する。その後、８５０℃、４５ｍｉｎのファーネスアニールを行った後、第二不純物として、シリコン元素よりも原子量の大きな元素であるＶ族元素のＡｓを加速エネルギ５〜８０ｋｅＶ、ドーズ量１×１０12〜１×１０15ｃｍ-2にてイオン注入法によりドーピングする。前記第二不純物はシリコン表層側から、抵抗体膜厚の１／２０以上でかつ１／５以下となるように加速エネルギを選択し、ドーズ量は、前記第一不純物のドーズ量の１／２０以上でかつ１／１０以下となるように選択する。尚、第一不純物としてIII族元素のＢを用いた場合は、第二不純物としては同族のＩｎ（インジウム）を用いることができる。
【００３７】
図２（ｃ）に示す様に、周知の技術により層間絶縁膜２０４を成長した後、エッチング法によりコンタクトホールを形成し、コンタクトバリアメタルとなるＴｉ／ＴｉＮを成長させて、Ｎ2雰囲気中にて６５０℃、３０ｓｅｃの急速熱処理により、Ｔｉとシリコンのシリサイド反応を生じさせて、その後、配線部となるコンタクトプラグ２０５及び金属配線２０６を形成する。
【００３８】
第２の実施形態によると、第１の実施形態と同じ効果に加えて、抵抗体２０２を形成する第一不純物と、シリコンよりも原子量の大きな元素である第二不純物とは同族の元素であるから、第二不純物が第一不純物を相殺することがなく、実質的な不純物量は増加してシリコン表層部の抵抗値を低減するので、コンタクト抵抗値はより低減されてコンタクト抵抗値の変動を抑制することが可能となり、より高精度な抵抗素子を形成することが可能となる。
【００３９】
（第３の実施形態）
第３の実施形態の半導体装置およびその製造方法について図３を参照しながら説明する。
【００４０】
図３（ａ）に示す様に、半導体基板３００上に形成された絶縁膜となるフィールド酸化膜３０１上に、シリコン膜となるポリシリコンもしくはアモルファスシリコン膜を成長させる。シリコン膜の成長膜厚は、３００ｎｍとする。但し、ＭＯＳゲート部や他素子と共通化のため、他膜厚を選択することも可能である。その後、周知のイオン注入法により、膜中に第１導電型の不純物となる第一不純物としてIII族元素のＢをドーピングした後、周知の方法により抵抗体形状にパターニングする。注入とパターニングの順序は逆としても問題はない。Ｂの注入において、加速エネルギ５〜４０ｋｅＶ、ドーズ量１×１０13〜１×１０16ｃｍ-2とする。イオン注入法によりドーピングすることでＰ型抵抗体３０２とする。このときの注入深さは抵抗体膜厚の１／２よりも表層側に注入ピークが分布するように加速エネルギを選択し、また、ドーズ量は、目的の抵抗値となるように選択する。
【００４１】
図３（ｂ）に示す様に、アウトデフィージョンを抑制するため抵抗体３０２上に数十〜数百ｎｍの絶縁被膜３０３を成長させる。絶縁被膜３０３の膜厚はデバイス構造に適した膜厚を選択する。その後、８５０℃、４５ｍｉｎのファーネスアニールを行った後、第二不純物として、シリコン元素よりも原子量の大きな元素であるＧｅ（ゲルマニウム）、Ｋｒ（クリプトン）等を加速エネルギ５〜８０ｋｅＶ、ドーズ量１×１０12〜１×１０15ｃｍ-2にてイオン注入法によりドーピングする。前記第二不純物はシリコン表層側から、抵抗体膜厚の１／２０以上でかつ１／５以下となるように加速エネルギを選択し、ドーズ量は、前記第一不純物のドーズ量の１／２０以上でかつ１／１０以下となるように選択する。
【００４２】
図３（ｃ）に示す様に、周知の技術により層間絶縁膜３０４を成長した後、エッチング法によりコンタクトホールを形成し、コンタクトバリアメタルとなるＴｉ／ＴｉＮを成長させて、Ｎ2雰囲気中にて６５０℃、３０ｓｅｃの急速熱処理により、Ｔｉとシリコンのシリサイド反応を生じさせて、その後、配線部となるコンタクトプラグ３０５及び金属配線３０６を形成する。
【００４３】
第３の実施形態によると、第１の実施形態と同じ効果に加えて、シリコンよりも原子量の大きな元素である第二不純物としてシリコンと同じIV族の元素、あるいは電気的に不活性なVIII族の元素を用いるから、第二不純物が第一不純物を相殺することがなく、シリコン表層部の実質的な不純物量は変動しないから、抵抗体３０２の抵抗値は変動しないので、より高精度な抵抗素子を形成することが可能となる。
【００４４】
（第４の実施形態）
第４の実施形態の半導体装置およびその製造方法について図４を参照しながら説明する。
【００４５】
図４（ａ）に示す様に、半導体基板４００上に形成された絶縁膜となるフィールド酸化膜４０１上に、シリコン膜となるポリシリコンもしくはアモルファスシリコン膜を成長させる。シリコン膜の成長膜厚は、３００ｎｍとする。但し、ＭＯＳゲート部や他素子と共通化のため、他膜厚を選択することも可能である。その後、周知のイオン注入法により、膜中に第１導電型の不純物となる第一不純物としてIII族元素のＢをドーピングした後、周知の方法により抵抗体形状にパターニングする。注入とパターニングの順序は逆としても問題はない。Ｂの注入において、加速エネルギ５〜４０ｋｅＶ、ドーズ量１×１０13〜１×１０16ｃｍ-2とする。イオン注入法によりドーピングすることでＰ型抵抗体４０２とする。このときの注入深さは抵抗体膜厚の１／２よりも表層側に注入ピークが分布するように加速エネルギを選択し、また、ドーズ量は、目的の抵抗値となるように選択する。
【００４６】
図４（ｂ）に示す様に、アウトデフィージョンを抑制するため抵抗体４０２上に数十〜数百ｎｍの絶縁被膜４０３を成長させる。絶縁被膜４０３の膜厚はデバイス構造に適した膜厚を選択する。その後、８５０℃、４５ｍｉｎのファーネスアニールを行った後、第二不純物として、シリコン元素よりも原子量の大きな元素であるＶ族元素であるＡｓを加速エネルギ５〜８０ｋｅＶ、ドーズ量１×１０12〜１×１０15ｃｍ-2にてイオン注入法によりドーピングする。前記第二不純物はシリコン表層側から、抵抗体膜厚の１／２０以上でかつ１／５以下となるように加速エネルギを選択し、ドーズ量は、前記第一不純物のドーズ量の１／２０以上でかつ１／１０以下となるように選択する。このとき、工程増加となるがフォトレジストマスク４０４を形成することにより、抵抗体４０２のコンタクト領域のみに第二不純物を注入打ち分けすることで、抵抗値変動及び温度特性変動を抑制することが出来る。
【００４７】
図４（ｃ）に示す様に、フォトレジストマスク４０４をアッシングや洗浄等のフォトレジスト除去技術により除去し、周知の技術により層間絶縁膜４０５を成長した後、エッチング法によりコンタクトホールを形成し、コンタクトバリアメタルとなるＴｉ／ＴｉＮを成長させて、Ｎ2雰囲気中にて６５０℃、３０ｓｅｃの急速熱処理により、Ｔｉとシリコンのシリサイド反応を生じさせて、その後、配線部となるコンタクトプラグ４０６及び金属配線４０７を形成する。
【００４８】
第４の実施形態によると、第１の実施形態と同じ効果に加えて、シリコンよりも原子量の大きな元素である第二不純物はコンタクト領域のみに選択的に注入するから、抵抗体４０２の本体部の抵抗値は変動しないので、より高精度な抵抗素子を形成することが可能となる。
【００４９】
（第５の実施形態）
第５の実施形態の半導体装置およびその製造方法について図５を参照しながら説明する。
【００５０】
図５（ａ）に示す様に、半導体基板５００上に形成された絶縁膜となるフィールド酸化膜５０１上に、シリコン膜となるポリシリコンもしくはアモルファスシリコン膜を成長させる。シリコン膜の成長膜厚は、３００ｎｍとする。但し、ＭＯＳゲート部や他素子と共通化のため、他膜厚を選択することも可能である。その後、周知のイオン注入法により、膜中に第１導電型の不純物となる第一不純物としてIII族元素のＢをドーピングした後、周知の方法により抵抗体形状にパターニングする。注入とパターニングの順序は逆としても問題はない。Ｂの注入において、加速エネルギ５〜４０ｋｅＶ、ドーズ量１×１０13〜１×１０16ｃｍ-2とする。イオン注入法によりドーピングすることでＰ型抵抗体５０２とする。このときの注入深さは抵抗体膜厚の１／２よりも表層側に注入ピークが分布するように加速エネルギを選択し、また、ドーズ量は、目的の抵抗値となるように選択する。
【００５１】
図５（ｂ）に示す様に、アウトデフィージョンを抑制するため抵抗体５０２上に数十〜数百ｎｍの絶縁被膜５０３を成長させる。絶縁被膜５０３の膜厚はデバイス構造に適した膜厚を選択する。その後、８５０℃、４５ｍｉｎのファーネスアニールを行った後、第二不純物として、シリコン元素よりも原子量の大きな元素であるＶ族元素であるＡｓを加速エネルギ５〜８０ｋｅＶ、ドーズ量１×１０12〜１×１０15ｃｍ-2にてイオン注入法によりドーピングする。前記第二不純物はシリコン表層側から、抵抗体膜厚の１／２０以上でかつ１／５以下となるように加速エネルギを選択し、ドーズ量は、前記第一不純物のドーズ量の１／２０以上でかつ１／１０以下となるように選択する。このとき、工程増加となるが酸化膜や窒化膜等のハードマスク５０４を形成することにより、抵抗体のコンタクト領域のみに第二不純物を注入打ち分けすることで、抵抗値変動及び温度特性変動を抑制することが出来る。
【００５２】
図５（ｃ）に示す様に、周知の技術により層間絶縁膜５０５を成長した後、エッチング法によりコンタクトホールを形成し、コンタクトバリアメタルとなるＴｉ／ＴｉＮを成長させて、Ｎ2雰囲気中にて６５０℃、３０ｓｅｃの急速熱処理により、Ｔｉとシリコンのシリサイド反応を生じさせて、その後、配線部となるコンタクトプラグ５０６及び金属配線５０７を形成する。
【００５３】
第５の実施形態によると、第１の実施形態と同じ効果に加えて、第４の実施形態と同様にして、より高精度な抵抗素子を形成することが可能となる。
【産業上の利用可能性】
【００５４】
本発明は、高精度な抵抗素子を備える半導体装置等に有用である。
【図面の簡単な説明】
【００５５】
【図１】第１の実施形態における半導体装置の製造工程を示す断面図
【図２】第２の実施形態における半導体装置の製造工程を示す断面図
【図３】第３の実施形態における半導体装置の製造工程を示す断面図
【図４】第４の実施形態における半導体装置の製造工程を示す断面図
【図５】第５の実施形態における半導体装置の製造工程を示す断面図
【符号の説明】
【００５６】
１００，２００，３００，４００，５００  半導体基板
１０１，２０１，３０１，４０１，５０１  フィールド酸化膜（絶縁膜）
１０２，２０２，３０２，４０２，５０２  抵抗体
１０３，２０３，３０３，４０３，５０３  層間絶縁膜（絶縁被膜）
１０４，２０４，３０４，４０５，５０５  層間絶縁膜
１０５，２０５，３０５，４０６，５０６  コンタクトプラグ（配線部）
１０６，２０６，３０６，４０７，５０７  金属配線
４０４  フォトレジストマスク
５０４  ハードマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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