(57)【要約】【課題】熱処理に対して高い信頼性が維持され、且つ、高周波特性を向上させたＨＥＭＴなどの化合物半導体装置を実現させようとする。【解決手段】Ｐを組成の一部として含んでゲートリセス６Ａに対向するｉ−ＩｎＰエッチングストッパ層５と、ｉ−ＩｎＰエッチングストッパ層５のゲートリセス６Ａで画成された領域内に在って該領域内の他の領域に比較して薄くされた領域と、該薄くされた領域に形成されたゲート電極９とを備える。【選択図】        図１
2008140935.tif 000002
【特許請求の範囲】
【請求項１】
Ｐを組成の一部として含んでゲートリセスに対向する化合物半導体層と、
該化合物半導体層の該ゲートリセスで画成された領域内に在って該領域内の他の領域に比較して薄くされた領域と、
該薄くされた領域に形成されたゲート電極と
を備えてなることを特徴とする化合物半導体装置。
【請求項２】
Ｐを組成の一部として含んだ化合物半導体層がエッチングストッパ層であること
を特徴とする請求項１記載の化合物半導体装置。
【請求項３】
Ｐを組成の一部として含んだ化合物半導体層の薄くされた領域に形成されたゲート電極を除いた部分を覆う絶縁性の保護膜
を備えてなることを特徴とする請求項１或いは請求項２記載の化合物半導体装置。
【請求項４】
Ｐを組成の一部として含んだ化合物半導体層がＩｎＰ、ＩｎＧａＰ、ＩｎＡｌＰ、ＩｎＡｌＡｓＰ、ＩｎＧａＡｓＰから選択された何れか一つであること                    を特徴とする請求項１乃至３の何れか１記載の化合物半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体素子を用いて構成される例えばＭＭＩＣ（ｍｏｎｏｌｉｔｈｉｃ  ｍｉｃｒｏｗａｖｅ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔｓ）などの化合物半導体装置の改良に関する。
【背景技術】
【０００２】
一般に、化合物半導体素子として、ＩｎＰ−ＨＥＭＴ（ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒ）などの電界効果型デバイスやＩｎＰ−ＨＢＴ（ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒ）などのバイポーラ型デバイスが知られている。
【０００３】
これ等のデバイスのうち、ＩｎＰ−ＨＥＭＴは、その高速動作特性が優れていることから、光通信システムの信号処理回路、その他の高速デジタル回路に多用され、また、その低雑音特性が優れていることから、マイクロ波やミリ波帯で使用さられる増幅器にも採用されつつある。
【０００４】
図１７は従来例１のＩｎＰ−ＨＥＭＴを表す要部切断側面図であり、図に於いて、１は半絶縁性ＩｎＰ基板、２はｉ−ＩｎＡｌＡｓバッファ層、３はｉ−ＩｎＧａＡｓチャネル層、４はｎ−ＩｎＡｌＡｓ電子供給層、５はｉ−ＩｎＰエッチングストッパ層、６はｎ−ＩｎＧａＡｓキャップ層、６Ａはリセス、７はソース電極、８はドレイン電極、９はゲート電極をそれぞれ示している。
【０００５】
図１７から明らかなように、通常、ＩｎＰ−ＨＥＭＴに於いては、電子供給層４としてｎ−ＩｎＡｌＡｓを用いることが多く、そして、キャップ層６をリセスエッチングするにはウェットエッチング法を適用するのであるが、キャップ層６の材料であるＩｎＧａＡｓとのエッチング選択比大きくする為、ＩｎＰからなるエッチングストッパ層５を設けるようにしている。
【０００６】
ゲート電極９はＩｎＰエッチングストッパ層５上に形成したり、或いは、ゲート電極形成予定領域に在るＩｎＰエッチングストッパ層５をドライエッチングしてＩｎＡｌＡｓ電子供給層４を表出させてゲート電極９を形成するようにしている。
【０００７】
図１８は従来例２のＩｎＰ−ＨＥＭＴを表す要部切断側面図であり、図１７に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。従来例２が従来例１と相違する点は、ゲート電極９をｎ−ＩｎＡｌＡｓ電子供給層４の直上に形成したことにある（例えば、特許文献１、特許文献２、特許文献３などを参照。）。
【０００８】
ＨＥＭＴでは、特に高周波特性を改善する為、電子供給層４をできるだけ薄く形成して用いるようにしているので、図１８に示した構成のＨＥＭＴは特性向上に適している。
【０００９】
ところが、電子供給層４の材料であるｎ−ＩｎＡｌＡｓは熱処理することに依って、Ｆパッシベーション（例えば、非特許文献１を参照。）と呼ばれるキャリヤ空乏化の劣化現象が起きるので、これを抑えないと信頼性と高速性の両立は難しくなる。
【００１０】
また、従来例２として説明したエッチングストッパ層を二重に形成する例（例えば、特許文献４を参照。）も知られているが、この場合、材料として異なるものを種々と用いなければならず、製造プロセスが複雑化する。
【特許文献１】特開平１０−２０９４３４号公報
【特許文献２】特開２００５−０３２９８０号公報
【特許文献３】特開２００４−１１９８２０号公報
【特許文献４】特開平２００６−０８０１５２号公報
【非特許文献１】Ｎ．Ｈａｙａｆｕｊｉ  ｅｔ  ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，ｖｏｌ．６６，Ｎｏ．７，ｐｐ．８６３−８６５（１９９５）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明では、熱処理に対して高い信頼性が維持され、且つ、高周波特性を向上させたＨＥＭＴなどの化合物半導体装置を実現させようにとする。
【課題を解決するための手段】
【００１２】
本発明に依る化合物半導体装置に於いては、Ｐを組成の一部として含んでゲートリセスに対向する化合物半導体層と、該化合物半導体層の該ゲートリセスで画成された領域内に在って該領域内の他の領域に比較して薄くされた領域と、該薄くされた領域に形成されたゲート電極とを備えてなることが基本になっている。
【発明の効果】
【００１３】
前記手段を採ることに依り、ゲート電極直下にはＦパッシベーションに対する耐性が大きいＩｎＰエッチングストッパ層が存在しているので、ＩｎＰエッチングストッパ層が全く存在しない構造と比較すると熱処理に対する信頼性は格段に向上し、しかも、高速動作特性はＩｎＰエッチングストッパ層が全く存在しない構造と比較すると若干低下するものの、ＩｎＰエッチングストッパ層が完全に残っている構造と比較するとゲート電極とチャネル層間の距離は短くなってｇm は向上する。従って、例えば、ＭＭＩＣを構成するのに用いた場合には安定動作に寄与することができる。
【発明を実施するための最良の形態】
【００１４】
図１は本発明に依る化合物半導体装置の実施例１、即ち、ＨＥＭＴの一例を表す要部切断側面図であり、図１７及び図１８に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００１５】
図１に見られるＨＥＭＴが図１７又は図１８に見られるＨＥＭＴと相違するところは、ｉ−ＩｎＰエッチングストッパ層５に於けるゲート電極９の直下部分が薄膜化されている点にある。尚、記号５Ａはエッチングストッパ層５が薄くされた部分を指示している。
【００１６】
図２は本発明に依る化合物半導体装置の実施例２、即ち、ＨＥＭＴの一例を表す要部切断側面図であり、図１に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００１７】
図２に見られるＨＥＭＴが図１に見られるＨＥＭＴと相違するところは、ｎ−ＩｎＧａＡｓキャップ層６に於けるリセス６Ａ内及び表出された部分の全面に亙ってＳｉＮからなる保護膜１０で覆った点にある。
【００１８】
図３乃至図９は実施例１を製造する工程を説明する為の工程要所に於けるＨＥＭＴの要部切断側面図、図１０はＩｎＰ層をドライエッチングした際のエッチング時間（横軸）とＩｎＰ層厚み（縦軸）との関係を表す線図であり、以下、これ等の図を参照しつつ説明する。尚、図１に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００１９】
図３参照
（１）
ＭＯＣＶＤ（ｍｅｔａｌ  ｏｒｇａｎｉｃ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法を適用することに依り、半絶縁性ＩｎＰ基板１上に厚さ３００ｎｍのｉ−ＩｎＡｌＡｓバッファ層２、厚さ２５ｎｍのｉ−ＩｎＧａＡｓチャネル層３、厚さ１０ｎｍで不純物濃度５×１０18ｃｍ-3のｎ−ＩｎＡｌＡｓ電子供給層４、厚さ５ｎｍのｉ−ＩｎＰエッチングストッパ層５、厚さ５０ｎｍで不純物濃度１×１０19ｃｍ-3のｎ−ＩｎＧａＡｓキャップ層６を成長させる。
【００２０】
図４参照
（２）
フォトリソグラフィ法のレジストプロセスを適用することに依り、素子領域を覆うレジスト膜を形成してから、エッチャントをリン酸＋過酸化水素水の混合液とするウェットエッチング法を適用することに依り、キャップ層６の表面から少なくともチャネル層３全体までを除去した素子分離のメサ構造を形成する。
【００２１】
（３）
メサ構造形成の為のマスクとして用いたレジスト膜を除去してから、フォトリソグラフィ法に於けるレジストプロセスを適用することに依り、ｎ−ＩｎＧａＡｓキャップ層６上のソース電極及びドレイン電極形成予定部分に開口をもつレジスト膜を形成する。
【００２２】
（４）
蒸着法を適用することに依り、Ｔｉ／Ｐｔ／Ａｕからなる電極膜を形成してから、前記レジスト膜を溶解剥離することで、その上の電極膜をリフトオフ法にて形成し、ソース電極７及びドレイン電極８を形成する。
【００２３】
図５参照
（５）
電子ビーム露光法のレジストプロセスを適用することに依り、リセス形成予定部分に開口をもつレジスト膜（図示せず）を形成する。尚、電子ビーム露光法は、フォトリソグラフィ法に代替して良い。
【００２４】
（６）
ＩｎＰに対して選択性があるエッチャントを用いたウェットエッチング法を適用することに依り、前記レジスト膜をマスクとしてキャップ層６をエッチングする。この場合、エッチャントは、ＩｎＰに対して選択性があれば良く、例えば、リン酸、過酸化水素水、水の混合液、或いは、クエン酸、過酸化水素水、水の混合液でもよい。尚、リセス６Ａの底にはＩｎＰエッチングストッパ層５が表出されることは云うまでもない。
【００２５】
図６参照
（７）
フォトリソグラフィ法のレジストプロセスを適用することに依り、ゲート電極形成予定部分に開口１１Ａをもつレジスト層１１を形成する。特性を向上させる為には、開口１１Ａを微細に形成することが好ましく、その場合は電子ビーム露光法を適用する。尚、図示していないが、リフトオフ性を良好にする為、一般には、レジスト層１１を３層レジスト層にする。
【００２６】
図７及び図１０参照
（８）
エッチャントをＳＦ6 とするドライエッチング法を適用することに依り、開口１１Ａ内に表出されているｉ−ＩｎＰエッチングストッパ層５の表面を徐々にエッチングする。ここで、記号５Ａは薄くされた部分を表示している。
【００２７】
図１０はエッチング時間とエッチング厚みとの関係を表す線図であり、ＩｎＰのエッチングレートは３ｎｍ／分の程度であるから、充分に時間制御することが可能である。ここで、ｉ−ＩｎＰエッチングストッパ層５の厚みは５ｎｍであるから、約１分で３〜４ｎｍのエッチングを行って、１〜２ｎｍを残すように確実に制御することができる。
【００２８】
図８参照
（９）
蒸着法を適用することに依り、Ｔｉ／Ｐｔ／Ａｕかなる電極金属層を開口１１Ａ内も含めて全面に形成する。
【００２９】
図９参照
（１０）
レジスト層１１を溶解剥離するリフトオフ法を適用することに依り、レジスト層１１上の電極金属層を除去し、ゲート電極９を完成させる。
【００３０】
図１１乃至図１５は実施例２を製造する工程を説明する為の工程要所に於けるＨＥＭＴの要部切断側面図、以下、これ等の図を参照しつつ説明する。尚、実施例２を製造する工程で、半絶縁性ＩｎＰ基板１１上に各半導体層を成長させてから、ソース電極７及びドレイン電極８を形成するまでの工程は、既説明の実施例１を製造する工程と全く同じであるから省略し、その次の工程から説明する。また、図３乃至図９に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとする。
【００３１】
図１１参照
（１）
プラズマＣＶＤ法を適用することに依り、リセス内に表出されたＩｎＰエッチングストッパ層５上も含めて全面に厚さ５０ｎｍのＳｉＮからなる保護膜１０を形成する。尚、このＳｉＮからなる保護膜１０でＩｎＰエッチングストッパ層５の表面が保護される。
【００３２】
図１２参照
（２）
フォトリソグラフィ法のレジスプロセスを適用することに依り、ゲート電極形成予定部分に開口１１Ａをもつレジスト層１１を形成する。尚、ここでも、特性を向上させる為、電子ビーム露光法を適用して開口１１Ａを作製することが好ましく、また、リフトオフ性を良好にする為、レジスト層１１は３層レジスト層にすると良い。
【００３３】
図１３参照
（３）
エッチャントをＳＦ6 とするドライエッチング法を適用することに依り、開口１１Ａ内に表出されているＳｉＮからなる保護膜１０を３０ｎｍ／分のレートでエッチングし、引き続いて行われるｉ−ＩｎＰエッチングストッパ層５のエッチングは、ＳｉＮからなる保護膜１０がエッチングされた後のオーバーエッチングで規定量のエッチングを行うようにし、ＩｎＰエッチングストッパ層５の残りである薄くされた部分５Ａが１〜２ｎｍとなるように制御する。
【００３４】
図１４参照
（４）
蒸着法を適用することに依り、Ｔｉ／Ｐｔ／Ａｕからなる電極金属層を開口１１Ａ内も含めて全面に形成する。
【００３５】
図１５参照
（５）
レジスト層１１を溶解剥離するリフトオフ法を適用することに依り、レジスト層１１上の電極金属層を除去し、ゲート電極９を完成させる。
【００３６】
実施例１及び実施例２の構造をもつＨＥＭＴと、従来例、即ち、図１８に見られる構造のＨＥＭＴとを３５０℃の熱処理を行って熱安定性を比較した。
【００３７】
図１６は熱安定性を比較した結果を示す線図であり、横軸には熱処理時間（分）を、また、縦軸にはｇm をそれぞれ採ってある。図からすると、従来のＨＥＭＴ（図１８参照）では熱処理とともにｇm が低下していることが看取され、そして、本発明に依るＨＥＭＴではｇm の低下は起こらないことが看取される。
【００３８】
この理由は、本発明に依るＨＥＭＴに於いては、ゲート電極の直下にＩｎＰ層を残してある為、Ｆパッシベーションによるキャリヤの減少が抑制されていることに依る。
【図面の簡単な説明】
【００３９】
【図１】実施例１の化合物半導体装置（ＨＥＭＴ）の一例を表す要部切断側面図である。
【図２】実施例２の化合物半導体装置（ＨＥＭＴ）の一例を表す要部切断側面図である。
【図３】実施例１を製造する工程を説明する為の工程要所に於けるＨＥＭＴの要部切断側面図である。
【図４】実施例１を製造する工程を説明する為の工程要所に於けるＨＥＭＴの要部切断側面図である。
【図５】実施例１を製造する工程を説明する為の工程要所に於けるＨＥＭＴの要部切断側面図である。
【図６】実施例１を製造する工程を説明する為の工程要所に於けるＨＥＭＴの要部切断側面図である。
【図７】実施例１を製造する工程を説明する為の工程要所に於けるＨＥＭＴの要部切断側面図である。
【図８】実施例１を製造する工程を説明する為の工程要所に於けるＨＥＭＴの要部切断側面図である。
【図９】実施例１を製造する工程を説明する為の工程要所に於けるＨＥＭＴの要部切断側面図である。
【図１０】ＩｎＰ層をドライエッチングした際のエッチング時間（横軸）とＩｎＰ層厚み（縦軸）との関係を表す線図である。
【図１１】実施例２を製造する工程を説明する為の工程要所に於けるＨＥＭＴの要部切断側面図である。
【図１２】実施例２を製造する工程を説明する為の工程要所に於けるＨＥＭＴの要部切断側面図である。
【図１３】実施例２を製造する工程を説明する為の工程要所に於けるＨＥＭＴの要部切断側面図である。
【図１４】実施例２を製造する工程を説明する為の工程要所に於けるＨＥＭＴの要部切断側面図である。
【図１５】実施例２を製造する工程を説明する為の工程要所に於けるＨＥＭＴの要部切断側面図である。
【図１６】熱安定性を比較した結果を示す線図である。
【図１７】従来例１のＩｎＰ−ＨＥＭＴを表す要部切断側面図である。
【図１８】従来例２のＩｎＰ−ＨＥＭＴを表す要部切断側面図である。
【符号の説明】
【００４０】
１  半絶縁性ＩｎＰ基板
２  ｉ−ＩｎＡｌＡｓバッファ層
３  ｉ−ＩｎＧａＡｓチャネル層
４  ｎ−ＩｎＡｌＡｓ電子供給層
５  ｉ−ＩｎＰエッチングストッパ層
６  ｎ−ＩｎＧａＡｓキャップ層
７  ソース電極
８  ドレイン電極
９  ゲート電極
１０  ＳｉＮからなる保護膜
１１  レジスト膜
１１Ａ  開口
【図１】
2008140935.tif 000003
【図２】
2008140935.tif 000004
【図３】
2008140935.tif 000005
【図４】
2008140935.tif 000006
【図５】
2008140935.tif 000007
【図６】
2008140935.tif 000008
【図７】
2008140935.tif 000009
【図８】
2008140935.tif 000010
【図９】
2008140935.tif 000011
【図１０】
2008140935.tif 000012
【図１１】
2008140935.tif 000013
【図１２】
2008140935.tif 000014
【図１３】
2008140935.tif 000015
【図１４】
2008140935.tif 000016
【図１５】
2008140935.tif 000017
【図１６】
2008140935.tif 000018
【図１７】
2008140935.tif 000019
【図１８】
2008140935.tif 000020