(57)【要約】【課題】半導体素子側面へのろう材の濡れ上がりを防止するとともに、半導体素子を高い位置精度で基台に接合することが可能な半導体素子の接合構造、及び半導体素子の接合方法を提供することを目的とする。【解決手段】先ず第１接合部Ａにより半導体素子に形成された脚状部１８と基台とを高い位置精度で接合した後に、第２接合部Ｂにより十分な強度の接合を行うため、高い位置精度で半導体素子を基台に接合することができる。また、第４電極２３のろう材層は脚状部１８の間に位置するため、脚状部１８が障壁となって溶融したろう材層が半導体素子側面への濡れ上がりを防止する。このため、ろう材の濡れ上がりによる半導体素子への悪影響も生じることはない。【選択図】図２
2008140810.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子が基台に接合された半導体素子の接合構造において、
前記半導体素子と前記基台とは、少なくとも２箇所の接合部で接合されていることを特徴とする半導体素子の接合構造。
【請求項２】
半導体素子が基台に接合された半導体素子の接合構造において、
前記半導体素子は第１の電極部及び第２の電極部を有し、
前記基台は第３の電極部及び第４の電極部を有し、
前記第１の電極部と前記第３の電極部とが接合され、前記第２の電極部と前記第４の電極部とが接合されていることを特徴とする半導体素子の接合構造。
【請求項３】
半導体素子が基台に接合された半導体素子の接合構造において、
前記半導体素子は、前記基台と接合する第１の接合面に第１の電極部と凹状部とを備えると共に、前記凹状部に第２の電極部を備え、
前記基台は、前記半導体素子と接合する第２の接合面において、前記第１の電極部と対向する位置に第３の電極部を備えると共に前記第２の電極部と対向する位置に第４の電極部を備え、
前記第１の電極部と前記第３の電極部とが接合され、前記第２の電極部と前記第４の電極部とが接合されていることを特徴とする半導体素子の接合構造。
【請求項４】
半導体素子が基台に接合された半導体素子の接合構造において、
前記基台は、前記半導体素子と接合する第１の接合面に第１の電極部と凹状部とを備えると共に、前記凹状部に第２の電極部を備え、
前記半導体素子は、前記基台と接合する第２の接合面において、前記第１の電極部と対向する位置に第３の電極部を備えると共に前記第２の電極部と対向する位置に第４の電極部を備え、
前記第１の電極部と前記第３の電極部とが接合され、前記第２の電極部と前記第４の電極部とが接合されていることを特徴とする半導体素子の接合構造。
【請求項５】
半導体素子を基台に接合する半導体素子の接合方法において、
前記半導体素子を前記基台に第１の接合部で接合した後、前記第１の接合部とは異なる第２の接合部で接合することを特徴とする半導体素子の接合方法。
【請求項６】
半導体素子を基台に接合する半導体素子の接合方法において、
前記半導体素子は、前記基台と接合する第１の接合面に第１の電極部及び第２の電極部を備え、
前記基台は、前記半導体素子と接合する第２の接合面において、前記第１の電極部と対向する位置に第３の電極部を備えると共に前記第２の電極部と対向する位置に第４の電極部を備え、
前記第１の電極部と前記第３の電極部とを接合した後に、前記第２の電極部と前記第４の電極部とを接合することを特徴とする半導体素子の接合方法。
【請求項７】
半導体素子を基台に接合する半導体素子の接合方法において、
前記半導体素子は、前記基台と接合する第１の接合面に第１の電極部と凹状部とを備えると共に、前記凹状部に第２の電極部を備え、
前記基台は、前記半導体素子と接合する第２の接合面において、前記第１の電極部と対向する位置に第３の電極部を備えると共に前記第２の電極部と対向する位置に第４の電極部を備え、
前記第１の電極部と前記第３の電極部とを接合した後に、前記第２の電極部と前記第４の電極部とを接合することを特徴とする半導体素子の接合方法。
【請求項８】
半導体素子を基台に接合する半導体素子の接合方法において、
前記基台は、前記半導体素子と接合する第１の接合面に第１の電極部と凹状部とを備えると共に、前記凹状部に第２の電極部を備え、
前記半導体素子は、前記基台と接合する第２の接合面において、前記第１の電極部と対向する位置に第３の電極部を備えると共に前記第２の電極部と対向する位置に第４の電極部を備え、
前記第１の電極部と前記第３の電極部とを接合した後に、前記第２の電極部と前記第４の電極部とを接合することを特徴とする半導体素子の接合方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を高い位置精度で基台に搭載することができる半導体素子の接合構造、及び半導体素子の接合方法に関するものである。
【背景技術】
【０００２】
半導体素子はダイオード、トランジスタ等の能動部品として、またメモリ等の記録デバイス、フォトダイオード等の受光デバイス、半導体レーザ等の発光デバイスなど、様々な機能を有するものが幅広く開発され、現代の電気電子機器にとって必要不可欠なものである。これら半導体素子は通常その用途に応じて基台等に搭載、接合した後、所定の部位に配設され使用される。特に半導体レーザはレーザ光発生時に高温となることから、用いる基台としては発生した熱を効果的に放熱し半導体レーザを比較的低温に維持するためのヒートシンクを有するものが好ましい。
【０００３】
下記[特許文献１]では、Ａｇ（銀）を１〜３０重量％含むＳｎ（スズ）を主体としたろう材（[特許文献１]におけるダイボンドメタル）を用いて半導体レーザをヒートシンクに接合する発明が開示されている。[特許文献１]に開示された発明によれば、上記のろう材を半導体レーザとヒートシンクとの接合に用いることで、半導体レーザとヒートシンク間の熱伝導率を高め、半導体レーザで発生した熱を効率的に発散（放熱）することができる。
【０００４】
【特許文献１】特開平０３−２１１７８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したような半導体レーザは、レーザ光を光情報記録媒体に照射して、この光情報記録媒体に情報信号を記録したり、記録された情報信号を再生するための光源として広く用いられている。光情報記録媒体へのレーザ光源として用いられる半導体レーザは、レーザ光を光情報記録媒体側へ出射し、そのレーザ光が光情報記録媒体にて反射された反射光をフォトディテクタ等の受光素子で受光、検出し情報信号として処理する。このため半導体レーザは、出射したレーザ光が光情報記録媒体にて反射された後、正確に受光素子に入射するよう高い位置精度で光ピックアップ等に搭載される必要がある。
【０００６】
しかしながら、[特許文献１]に開示された発明では、半導体レーザをヒートシンクやヒートシンクを有する基台にろう材を用いて接合する際に、半導体レーザがろう材に沈み込んで半導体レーザの発光点位置がばらつく場合がある。また、溶融したろう材の表面張力によって半導体レーザが傾いたまま基台に接合されるなどして、照射するレーザ光の角度、方向にばらつきが生じる場合がある。半導体レーザから出射されたレーザ光は光情報記録媒体の所定位置及び受光素子に正確に到達しなければならないため、発光点位置のばらつきや照射方向のばらつきは歩留まり低下を招く原因となるため、更なる改善が望まれる。
【０００７】
更に、[特許文献１]に開示された発明では、溶融したろう材が半導体素子の側面に濡れ上がる可能性がある。このろう材の濡れ上がりは、半導体レーザにおいては半導体レーザ使用時にリーク電流を生じさせ、素子特性を劣化させる原因となる。このように、ろう材の半導体素子側面への濡れ上がりは半導体素子特性に悪影響を及ぼす場合があり、これを防止するための更なる改善が望まれる。
【０００８】
本発明は、上記事情に鑑みてなされたものであり、半導体素子側面へのろう材の濡れ上がりを防止するとともに、半導体素子を高い位置精度で基台に接合することが可能な半導体素子の接合構造、及び半導体素子の接合方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、
半導体素子が基台に接合された半導体素子の接合構造において、
前記半導体素子と前記基台とは、少なくとも２箇所の接合部で接合されていることを特徴とする半導体素子の接合構造を提供することにより、上記課題を解決する。
【００１０】
また、半導体素子が基台に接合された半導体素子の接合構造において、
前記半導体素子は第１の電極部及び第２の電極部を有し、
前記基台は第３の電極部及び第４の電極部を有し、
前記第１の電極部と前記第３の電極部とが接合され、前記第２の電極部と前記第４の電極部とが接合されていることを特徴とする半導体素子の接合構造を提供することにより、上記課題を解決する。
【００１１】
また、半導体素子が基台に接合された半導体素子の接合構造において、
前記半導体素子は、前記基台と接合する第１の接合面に第１の電極部と凹状部とを備えると共に、前記凹状部に第２の電極部を備え、
前記基台は、前記半導体素子と接合する第２の接合面において、前記第１の電極部と対向する位置に第３の電極部を備えると共に前記第２の電極部と対向する位置に第４の電極部を備え、
前記第１の電極部と前記第３の電極部とが接合され、前記第２の電極部と前記第４の電極部とが接合されていることを特徴とする半導体素子の接合構造を提供することにより、上記課題を解決する。
【００１２】
また、半導体素子が基台に接合された半導体素子の接合構造において、
前記基台は、前記半導体素子と接合する第１の接合面に第１の電極部と凹状部とを備えると共に、前記凹状部に第２の電極部を備え、
前記半導体素子は、前記基台と接合する第２の接合面において、前記第１の電極部と対向する位置に第３の電極部を備えると共に前記第２の電極部と対向する位置に第４の電極部を備え、
前記第１の電極部と前記第３の電極部とが接合され、前記第２の電極部と前記第４の電極部とが接合されていることを特徴とする半導体素子の接合構造を提供することにより、上記課題を解決する。
【００１３】
また、半導体素子を基台に接合する半導体素子の接合方法において、
前記半導体素子を前記基台に第１の接合部で接合した後、前記第１の接合部とは異なる第２の接合部で接合することを特徴とする半導体素子の接合方法を提供することにより、上記課題を解決する。
【００１４】
また、半導体素子を基台に接合する半導体素子の接合方法において、
前記半導体素子は、前記基台と接合する第１の接合面に第１の電極部及び第２の電極部を備え、
前記基台は、前記半導体素子と接合する第２の接合面において、前記第１の電極部と対向する位置に第３の電極部を備えると共に前記第２の電極部と対向する位置に第４の電極部を備え、
前記第１の電極部と前記第３の電極部とを接合した後に、前記第２の電極部と前記第４の電極部とを接合することを特徴とする半導体素子の接合方法を提供することにより、上記課題を解決する。
【００１５】
また、半導体素子を基台に接合する半導体素子の接合方法において、
前記半導体素子は、前記基台と接合する第１の接合面に第１の電極部と凹状部とを備えると共に、前記凹状部に第２の電極部を備え、
前記基台は、前記半導体素子と接合する第２の接合面において、前記第１の電極部と対向する位置に第３の電極部を備えると共に前記第２の電極部と対向する位置に第４の電極部を備え、
前記第１の電極部と前記第３の電極部とを接合した後に、前記第２の電極部と前記第４の電極部とを接合することを特徴とする半導体素子の接合方法を提供することにより、上記課題を解決する。
【００１６】
また、半導体素子を基台に接合する半導体素子の接合方法において、
前記基台は、前記半導体素子と接合する第１の接合面に第１の電極部と凹状部とを備えると共に、前記凹状部に第２の電極部を備え、
前記半導体素子は、前記基台と接合する第２の接合面において、前記第１の電極部と対向する位置に第３の電極部を備えると共に前記第２の電極部と対向する位置に第４の電極部を備え、
前記第１の電極部と前記第３の電極部とを接合した後に、前記第２の電極部と前記第４の電極部とを接合することを特徴とする半導体素子の接合方法を提供することにより、上記課題を解決する。
【発明の効果】
【００１７】
本発明に係る半導体素子の接合構造、及び半導体素子の接合方法は、上記の構成及び手順により、
接合に用いるろう材の半導体素子側面への濡れ上がりを防止するとともに、半導体素子を高い位置精度で基台に接合することができる。
【発明を実施するための最良の形態】
【００１８】
本発明に係る半導体素子の接合構造、及び半導体素子の接合方法の実施の形態について図面に基づいて説明する。図１は、本発明に係る半導体素子の製造方法の概略を説明する図である。図２は、本発明に係る半導体素子を示す図である。図３は本発明に係る半導体素子と基台との第１の形態の接合構造を説明する図である。図４は本発明に係る半導体素子と基台との第２の形態の接合構造を説明する図である。図５は本発明に係る半導体素子と基台との第３の形態の接合構造を説明する図である。図６は本発明に係る半導体素子の脚状部の形状の例を示す斜視図である。尚、本形態においては半導体素子として半導体レーザを、また基台としてはヒートシンクを有するものを例に用いて説明を行うが、半導体レーザ及び基台の各部の寸法、組成、層構成等はこれに限定されるものではない。また、本発明は特に半導体レーザに限定されるものではない。
【００１９】
本発明に係る半導体素子の製造方法の概略をリッジ導波路型の半導体レーザを例に図１、図２を用いて説明する。図２に示す本発明に係る半導体素子であるリッジ導波路型の半導体レーザ５０は、図１（ａ）〜（ｄ）に示す手順により作製される。
【００２０】
先ず、図１（ａ）に示すように、ｎ型ＧａＡｓ基板２上に、厚さ１．５μｍのｎ型Ａｌ０．５Ｇａ０．５Ａｓクラッド層３（Ｓｉドープ濃度が１×１０１８ｃｍ−３）、厚さ０．０７μｍのＡｌ０．１３Ｇａ０．８７Ａｓ活性層４（アンドープ）、厚さ０．３μｍのｐ型Ａｌ０．５Ｇａ０．５Ａｓ第１クラッド層５（Ｚｎドープ濃度が１×１０１８ｃｍ−３）、厚さ０．０３μｍのｐ型Ａｌ０．７Ｇａ０．３Ａｓエッチングストッパ層６（Ｚｎドープ濃度が１×１０１８ｃｍ−３）、厚さ０．７μｍのｐ型Ａｌ０．５Ｇａ０．５Ａｓ第２クラッド層７（Ｚｎドープ濃度が１×１０１８ｃｍ−３）、厚さ０．３μｍのｐ型ＧａＡｓキャップ層８（Ｚｎドープ濃度が５×１０１９ｃｍ−３）を順次、ＭＯＣＶＤ（Ｍｅｔａｌｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：有機金属気相成長）法や、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：分子線エピタキシャル成長）法等の周知の手法によりエピタキシャル成長させ形成する。
【００２１】
次に、ｐ型ＧａＡｓキャップ層８上に例えばフォトリソグラフィ法等によりレジストからなるマスク２０を所定の幅に形成する。その後、マスク２０に覆われていない領域のｐ型Ａｌ0.5Ｇａ０．５Ａｓ第２クラッド層７及び、ｐ型ＧａＡｓキャップ層８をｐ型Ａｌ0.７Ｇａ０．３Ａｓエッチングストッパ層６の上面までウエットエッチング法等により除去し、図１（ｂ）に示す、リッジストライプ９を形成する。
【００２２】
次に、リッジストライプ９の両側に、周知の手法により厚さ１．０μｍのｎ型ＧａＡｓ電流狭窄層１０１、１０２をエピタキシャル成長させ形成する。次に、マスク２０を除去した後、周知の手法を用いてリッジストライプ９及びｎ型ＧａＡｓ電流狭窄層１０２上に、厚さ６．０μｍのｐ型ＧａＡｓコンタクト層１１をエピタキシャル成長させ形成する。これにより図１（ｃ）に示すように、リッジストライプ９を有する半導体積層物が形成される。以上が半導体層形成工程による半導体層の形成である。尚、図１に示すリッジストライプ９を有する半導体積層物は、図１中では１つの半導体素子に対してのみ記載しているが、実際には円板状のｎ型ＧａＡｓ基板２の平面上に複数配列されている。
【００２３】
次に、脚状部形成工程において、ｐ型ＧａＡｓコンタクト層１１上にレジストなどからなるマスク１０を、半導体レーザの少なくとも中央に相当する所定の部分を除いてフォトリソグラフィ法等により形成する。次に、マスク１０が形成されていない部分のｐ型ＧａＡｓコンタクト層１１を、リン酸系のエッチャントによりエッチングし、深さ４μｍの凹部を形成する。これにより図１（ｄ）に示すように、ｐ型ＧａＡｓコンタクト層１１に高さ４μｍの凸状の脚状部１８が形成される。
【００２４】
次にマスク１０を除去した後、電極層形成工程（金属層形成工程）において、脚状部１８の端面に脚状部１８側から順に厚さが１５０ｎｍのＡｕＢｅ（金−ベリリウム）層、厚さが４００ｎｍのＡｕ（金）層を、蒸着法やスパッタ法等の周知の手法により成膜する。これにより、脚状部１８に第１電極１３（第１金属層）が形成される。また、脚状部１８の間に挟まれたｐ型ＧａＡｓコンタクト層１１の凹部底面に、ｐ型ＧａＡｓコンタクト層１１側から順に厚さが１５０ｎｍのＡｕＢｅ層、厚さが１．６５μｍのＡｕ層、厚さが１００ｎｍのＴｉ（チタン）層、厚さが１００ｎｍのＰｔ（プラチナ）層、厚さが１００ｎｍのＡｕ層を、蒸着法やスパッタ法等の周知の手法により成膜する。これにより、ｐ型ＧａＡｓコンタクト層１１にｐ側オーミック電極としての第２電極１２（第２金属層）が形成される。尚、第２電極１２を構成するＴｉ層及び、Ｐｔ層は後述する第４電極２３中のＳｎ成分が半導体層側に拡散することを防止するためのバリア層である。
【００２５】
次に、ｎ型ＧａＡｓ基板２を全体の厚みが約１００μｍとなるように研磨する。その後、ｎ型ＧａＡｓ基板２の裏面にｎ型ＧａＡｓ基板２側から順に厚さ２００ｎｍのＡｕＧｅＮｉ層、厚さ５００ｎｍのＡｕ層を、蒸着法やスパッタ法等の周知の手法により成膜する。これによりｎ型ＧａＡｓ基板２にｎ側オーミック電極１４が形成される。
【００２６】
次に、各電極が形成された半導体積層物に３００℃〜５００℃の熱処理を所定の条件で施すことにより、第２電極１２、ｎ側オーミック電極１４、及び第１電極１３の各電極に接しているそれぞれの半導体層の界面部分にオーミック特性を付与する。これにより、オーミック特性を有する第２電極１２、ｎ側オーミック電極１４、及び第１電極１３が完成する。
【００２７】
次に、半導体素子形成工程により、各電極及び各半導体層が形成されたｎ型ＧａＡｓ基板２を所定の寸法のバー状になるように１次劈開する。次に、１次劈開したバー状の半導体積層物の所定の面にＬＲコーティングを施し、その反対面にＨＲコーティングを施す。最後に、再度所定の寸法のチップ形状になるようにバー状の半導体積層物を２次劈開する。これにより、図２に示す、端面に第１電極１３を備えた凸状の脚状部１８とｐ型ＧａＡｓコンタクト層１１の凹部底面に第２電極１２を有する半導体レーザ５０が作製される。
【００２８】
上記のようにして作製された半導体レーザ５０は、ｎ側オーミック電極１４を負極として、第２電極１２を正極として電流を供給することにより発振し、この発振が発振閾値を超えるとレーザ発振となりＡｌ0.１３Ｇａ0.８７Ａｓ活性層４からレーザ光を放出する。
【００２９】
次に、本発明に係る半導体素子の基台への接合構造、及び接合方法を説明する。先ず、本発明に係る半導体素子である半導体レーザ５０をヒートシンク２１を有する基台３０に接合する第１の形態を図３を用いて説明する。
【００３０】
基台３０を構成するヒートシンク２１の半導体レーザ５０が接合される面には、図３（ａ）に示されるように、導電層２４が形成される。導電層２４上には半導体レーザ５０の第１電極１３に対向する位置に第３電極２２（第３金属層）が、半導体レーザ５０の第２電極１２に対向する位置に、少なくともろう材層を有する第４電極２３（第４金属層）とが、蒸着法やスパッタ法などの周知の手法により形成される。
【００３１】
ヒートシンク２１の材料は半導体レーザ５０の出力によって適宜選択されるが、熱伝導率の高いＳｉ（珪素）、ＡｌＮ（窒化アルミニウム）、Ｃｕ（銅）等を用いることができる。
【００３２】
導電層２４は後述する第１接合部Ａ及び第２接合部Ｂを介して半導体レーザ５０に電流を注入するためのものであり、Ａｌ、Ａｕ、Ｃｕ、Ａｇ（銀）、Ｐｔ等の導電性を有する金属を用いることができる。中でもコストの面からＡｌを用いることが好ましい。また、導電層２４にＡｕを用い、かつ後述する第１接合部Ａの形成に超音波接合を用いる場合には、導電層２４が第３電極２２を兼ねることができる。尚、導電層２４にＡｕを用いる場合には、第４電極２３のろう材層と導電層２４の間にバリア層を形成することが好ましい。また、ヒートシンク２１が導電性の材料で、かつ半導体レーザ５０へ電流を供給する上で特に問題が生じなければ導電層２４は形成しなくとも良い。
【００３３】
第４電極２３に用いられるろう材層の材料は、Ｓｎを主体としてＡｕ、Ｂｉ（ビスマス）、Ｃｕ、Ａｇのうち１種類以上の元素を含有するものを用いることが好ましく、中でもＡｕＳｎを用いることが特に好ましい。尚、本形態においては、ろう材層の材料としてＡｕＳｎを用いた例を示す。
【００３４】
次に、基台３０の第３電極２２と半導体レーザ５０の第１電極１３との接合を超音波接合により行う例を説明する。超音波接合により第１電極１３と第３電極２２とを接合する場合、第３電極２２はヒートシンク２１側から順に厚さが５０ｎｍのＴｉ層と厚さが４００ｎｍのＡｕ層とで構成される。尚、第３電極２２を構成するＴｉ層は第３電極２２を構成するＡｕ層と導電層２４との密着性を向上させるものであり、同様の効果を有する材料であればＴｉに換えて用いることもできる。
【００３５】
第１電極１３と第３電極２２との超音波接合は、例えば６０ＫＨｚ〜１２０ＫＨｚ（横波）の超音波振動を加えつつ、基台３０の第３電極２２と半導体レーザ５０の第１電極１３を接触させることで行う。超音波振動を加えつつ第３電極２２と第１電極１３とを接触させることにより、第１電極１３の表層に位置するＡｕ層と第３電極２２の表層に位置するＡｕ層とが超音波接合して第１接合部Ａが形成され、図３（ｂ）に示すように、第１電極１３と第３電極２２とが接合する。この際、第４電極２３が溶融しない程度の温度に加熱することで、第１接合部Ａの接合強度を更に向上することができる。
【００３６】
ただし、超音波接合により形成される第１接合部Ａのみでは接合強度が低く、長期間に亘り安定した接合状態を維持するには不十分である。このため、図３（ｃ）に示されるように、第４電極２３を所定の温度まで加熱することにより第４電極２３のろう材層を溶融し、第４電極２３と第２電極１２とをろう着することで第２接合部Ｂを形成する。この第２接合部Ｂにより、半導体レーザ５０と基台３０とは十分な接合強度にて接合される。
【００３７】
次に、第１接合部Ａの形成を固相拡散を用いて行う例を説明する。この場合には、第３電極２２はヒートシンク２１側から厚さが５０ｎｍのＴｉ層、厚さが５０ｎｍのＡｕ層、厚さが５００ｎｍのＳｎ層とで構成される。
【００３８】
第１電極１３と第３電極２２との固相拡散による接合は、半導体レーザ５０の第１電極１３と基台３０の第３電極２２とを接触させ、その材料系における最低融点に満たない温度で加熱することで行う。本例においては第１電極１３の表層がＡｕ層であり、第３電極２２の表層がＳｎ層であるため、ＡｕＳｎ系の最低融点に満たない２１０℃〜２１５℃程度の温度に加熱する。これにより、第１電極１３の表層に位置するＡｕ層のＡｕ原子と第３電極２２の表層に位置するＳｎ層のＳｎ原子とが相互に固相拡散して一様なＡｕＳｎ膜となる。これにより、第１接合部Ａが形成され第１電極１３と第３電極２２とが接合する。
【００３９】
ただし、固相拡散により形成される第１接合部Ａは溶融接合するろう着ではないために接合強度が低く、長期間に亘り安定した接合状態を維持するには不十分である。このため、超音波接合時と同様、第４電極２３を所定の温度まで加熱することによりろう材層を溶融し、第４電極２３と第２電極１２とをろう着することで第２接合部Ｂを形成する。この第２接合部Ｂにより、半導体レーザ５０と基台３０とは十分な接合強度にて接合される。
【００４０】
このとき、第２接合部Ｂ形成時の加熱により第１接合部Ａが溶融しないことが重要である。これには、例えば第１電極１３のＡｕ層の層厚と第３電極２２のＳｎ層の層厚とを調整して、第１電極１３のＡｕと第３電極２２のＳｎとの重量比をほぼＡｕ：Ｓｎ＝８０：２０（ｗｔ％）にするとともに、第４電極２３のろう材層であるＡｕＳｎ層の組成比、層厚、及び第２電極１２のＡｕ層の層厚とを調整して、第２電極１２及び第４電極２３中のＡｕと、第４電極２３中のＳｎとの重量比をほぼＡｕ：Ｓｎ＝１０：９０（ｗｔ％）とする。ここで、Ａｕ：Ｓｎ＝８０：２０（ｗｔ％）のＡｕＳｎの融点は２８１℃であり、Ａｕ：Ｓｎ＝１０：９０（ｗｔ％）のＡｕＳｎの融点は２１７℃であるため、第２接合部Ｂ形成時の加熱温度をこの間の温度、例えば２３０℃とすれば、第２接合部Ｂ形成時の加熱によって第１接合部Ａが溶融することはなく、よって半導体レーザ５０の位置ずれも生じない。尚、第１電極１３の構成にＰｔ層、Ｔｉ層からなるバリア層を加え、第３電極２２のＳｎ成分が第１電極１３を通して半導体層へ拡散することを防止するようにしても良い。
【００４１】
尚、固相拡散により第１接合部Ａの形成を行う場合には、第１電極１３の表層は必ずしもＡｕ層とする必要はなく、Ｓｎと固相拡散する金属であれば、Ａｇ層やＣｕ層としても良い。この場合でも、第２接合部Ｂ形成時の加熱温度により第１接合部Ａが溶融しないように、第１電極１３、第２電極１２、第３電極２２及び第４電極２３の接合に関与する金属層の層厚、比率等を調整する必要がある。
【００４２】
上記のように第１接合部Ａの形成に固相拡散を用いる場合には、加熱温度を変えることで第１接合部Ａの形成と第２接合部Ｂの形成を連続して行うことができる。このため、半導体素子と基台との接合工程を簡略化することが可能となる。
【００４３】
次に、本発明に係る半導体素子である半導体レーザ５０をヒートシンク２１を有する基台３０ａに接合する第２の形態を図４を用いて説明する。図４に示す基台３０ａはヒートシンク２１と導電層２４との間に、半導体レーザ５０の第２電極１２と対向する位置を除いてスペーサ層３１が形成される。そして、導電層２４上には、半導体レーザ５０の第１電極１３と対向する位置に第３電極２２が、半導体レーザ５０の第２電極１２と対向する位置にろう材層を有する第４電極２３が形成される。
【００４４】
上記のように基台３０ａの第２電極１２と対向する位置にはスペーサ層３１が形成されていないため、基台３０ａの第２電極１２と対向する位置にはスペーサ層３１の有無による凹状部が形成され、この凹状部に第４電極２３が形成されることとなる。尚、スペーサ層３１は少なくとも第３電極２２の成膜領域（形成領域）下に形成され、第４電極２３の成膜領域（形成領域）下に形成されていなければ、どのような形状で形成しても良い。また、スペーサ層３１に用いる材料は、ヒートシンク２１及び導電層２４と密着性を有していれば特に限定は無い。
【００４５】
スペーサ層３１は、予めスペーサ層３１の非形成領域をマスキングし、スパッタ法、蒸着法などの周知の手法により形成することができる。また、ヒートシンク２１の全面にスペーサ層を成膜し、非形成領域以外をマスキングした後に、エッチングにより非形成領域部分を除去してスペーサ層３１を形成しても良い。更に、ヒートシンク２１の材料にＳｉが用いられている場合には、ヒートシンク２１の表面を酸化もしくは窒化して、ＳｉＯ２（二酸化珪素）膜もしくはＳｉＮ（窒化珪素）膜を形成し、これを同様にマスキングした後に、フッ化水素系のエッチャントを用いたエッチングにより非形成領域部分を除去してスペーサ層３１を形成することもできる。尚、ヒートシンク２１の表面を酸化するなどしてスペーサ層を得る上記の手法によれば、スパッタ等の高度な成膜手法を用いることなくスペーサ層３１をヒートシンク２１上に形成することができる。
【００４６】
半導体レーザ５０の基台３０ａへの接合は第１の形態と同様に、超音波接合もしくは固相拡散により第１電極１３と第３電極２２とを接合して第１接合部Ａを形成した後、第２電極１２と第４電極２３とをろう着することで第２接合部Ｂを形成することで行う。
【００４７】
第２の形態の基台への接合構造では、スペーサ層３１の有無により形成された凹状部の段差の分だけ脚状部１８の長さを短くすることが可能となる。このため、脚状部１８形成の際のｐ型ＧａＡｓコンタクト層１１のエッチング加工量が少なくなり、脚状部１８形成時のエッチング時間を短縮できることに加え、エッチング加工時の厚みばらつきの影響を低減することができる。更に、脚状部１８の長さが短ければ、ｐ型ＧａＡｓコンタクト層１１自体の層厚をも薄くすることが可能となり、ｐ型ＧａＡｓコンタクト層１１の成膜時間も短縮することができる。
【００４８】
次に、本発明に係る半導体素子である半導体レーザ５０をヒートシンク２１を有する基台３０ｂに接合する第３の形態を図５を用いて説明する。図５に示す基台３０ｂを構成するヒートシンク２１には、半導体レーザ５０の第２電極１２と対向する位置に、ウエットエッチングやドライエッチング等の周知の手法により凹状部が形成される。そして、ヒートシンク２１の表面上には凹状部を含んで３μｍ程度の厚みのＡｕからなる導電層２４ａが蒸着法やスパッタ法などの周知の手法により形成され、更に導電層２４ａの凹状部にはろう材層を有する第４電極２３が形成される。尚、導電層２４ａと第４電極２３の間には、第４電極２３に含まれるＳｎ成分が導電層２４ａのＡｕ中に拡散することを防止するため、Ｔｉ層及びＰｔ層等からなるバリア層４１を蒸着法やスパッタ法などの周知の手法により形成することが好ましい。
【００４９】
半導体レーザ５０の基台３０ｂへの接合は、超音波接合により第１電極１３と導電層２４ａとを接合して第１接合部Ａを形成した後、第２電極１２と第４電極２３とをろう着することで第２接合部Ｂを形成することで行う。
【００５０】
第３の形態の基台への接合構造では、第２の形態と同様の効果を得られることに加え、熱伝導率の高いＡｕを比較的層厚の厚い導電層２４ａに用いることで、半導体レーザ５０で生じる熱をヒートシンク２１の広範囲に効率良く伝導することが可能となり、基台３０ｂに極めて高い放熱特性を付与することができる。更に、導電層２４ａにＡｕを用いることで第３電極２２の形成が不要となり生産性の向上を図ることが可能となる。
【００５１】
尚、導電層２４ａをＡｕに替えて熱伝導率の高いＣｕ、Ａｇ、Ｐｔ等の金属で形成しても、Ａｕを導電層２４ａに用いたときと同様の高い放熱特性を得ることができる。ただし、この場合には第３電極２２を形成する必要がある。そして、導電層２４ａに第３電極２２を形成する場合には、第１電極１３と第３電極２２との接合に、超音波接合に加え固相拡散による接合も用いることができる。
【００５２】
上記のいずれの接合構造においても、第１接合部Ａにより半導体レーザ５０と基台３０、３０ａ、３０ｂとを固定した後に、ろう着による第２接合部Ｂの形成が行われるため、第２接合部Ｂ形成時に第４電極２３のろう材層が溶融し厚み分布が不均一となっても、半導体レーザ５０が傾くことはない。同じく、溶融した第４電極２３へ半導体レーザ５０が沈み込むこともない。よって、半導体レーザ５０を高い位置精度で基台３０、３０ａ、３０ｂに接合することが可能となり、基台に搭載された半導体レーザ５０のレーザ光の照射方向や発光点位置にばらつきが生じることはない。
【００５３】
また、第４電極２３のろう材層は脚状部１８の間に位置するため、脚状部１８が障壁となって、溶融した第４電極２３中のろう材が半導体レーザ５０の側面に濡れ上ることを防止することができる。このため、半導体レーザ５０使用時にリーク電流は発生せず、これによる素子特性の劣化も生じることはない。
【００５４】
更に、半導体レーザ５０の発光点位置はｐ型Ａｌ０．５Ｇａ０．５Ａｓ第１クラッド層５からｐ型ＧａＡｓコンタクト層１１までの各半導体層の層厚と、第１電極１３及び、第３電極２２の高さ寸法により決定され、脚状部１８の高さ寸法及び、基台３０ａ、３０ｂの凹状部の深さ寸法には関与しない。このことから、脚状部１８の形成及び、基台３０ａ、３０ｂの凹状部の形成には高い加工精度が不要で、加工条件の管理が容易となり、よって生産効率を向上させることができる。
【００５５】
更にまた、第２電極１２と溶融前の第４電極２３とは近接していれば必ずしも接触させる必要はない。これは、第２接合部Ｂ形成時に溶融した第４電極２３のろう材層はその表面張力により中央部分が盛り上がり、第２電極１２と溶融前の第４電極２３の隙間間隔が１μｍ以下、好ましくは５００ｎｍ以下であれば、十分な接合強度で第２電極１２と第４電極２３とを接合することができるためである。
【００５６】
またこれとは逆に、第２電極１２の層厚と溶融前の第４電極２３の層厚との和が、脚状部１８の高さ寸法（第２、第３の接合構造の場合には、脚状部１８の高さ寸法と基台３０ａ、３０ｂの凹状部の深さ寸法との和）を超える場合でも、第４電極２３のろう材層が半導体レーザ５０の基台３０、３０ａ、３０ｂへの搭載時の荷重等により変形するなどして、第１電極１３と第３電極２２との接触を妨げなければ、半導体レーザ５０は基台３０、３０ａ、３０ｂに高い位置精度で接合することができる。
【００５７】
これらのことから、第２電極１２と第４電極２３の層厚に関しても高い寸法精度が不要で、これらの電極の形成条件の管理が容易となり、この点に関しても生産効率の向上を図ることができる。
【００５８】
また、前述のように半導体レーザ５０の発光点位置はｐ型Ａｌ０．５Ｇａ０．５Ａｓ第１クラッド層５からｐ型ＧａＡｓコンタクト層１１までの各半導体層の層厚と、第１電極１３及び、第３電極２２の高さ寸法により決定される。このことから、第１電極１３、第３電極２２を構成する各金属層の厚みや構成する金属層の数を増減するなどして、半導体レーザ５０の発光点位置の高さを高精度に調整することができる。尚、半導体レーザ５０への電流印加は第２電極１２のみからでも行うことができるため、第１電極１３には必ずしも導電性を付与する必要は無い。よって、第１電極１３や第３電極２２の構成に導電性を有さない例えばＳｉＯ２層などの安価な材料層を加えて半導体レーザ５０の発光点位置の高さを調整することも可能である。
【００５９】
以上のことから、本発明に係る半導体素子の接合構造、及び半導体素子の接合方法によれば、先ず第１接合部Ａにより半導体素子に形成された脚状部１８と基台とを高い位置精度で接合した後に、第２接合部Ｂにより十分な強度の接合を行うため、高い位置精度で半導体素子を基台に接合することができる。また、第４電極２３のろう材層は脚状部１８の間に位置するため、脚状部１８が障壁となって溶融したろう材層の半導体素子側面への濡れ上がりを防止する。このため、ろう材の濡れ上がりによる半導体素子への悪影響も生じることはない。
【００６０】
尚、脚状部１８は図１の手順により作製された図６（ａ）に示すようなＵ字形状の他に、作製する半導体素子、接合に用いられる基台等の形状、目的に応じて、図６（ｂ）に示すようにロの字状に形成しても良いし、図６（ｃ）、（ｄ）に示すように複数の柱状としても良い。また、図６に示す以外の任意の形状とすることもできる。
【００６１】
また、前述のように本形態においては半導体素子として半導体レーザを、基台としてヒートシンクを有するものを例に用いて説明を行ったが、特に半導体レーザに限定されるものではなく、半導体レーザアレイや、フォトディテクタ、ＣＭＯＳ等の受光素子、ＯＥＩＣ、トランジスタ、ＩＣ等にも応用が可能である。更に、本発明は本発明の要旨を逸脱しない範囲で変更して実施することができる。
【図面の簡単な説明】
【００６２】
【図１】本発明に係る半導体素子の製造方法の概略を説明する図である。
【図２】本発明に係る半導体素子を示す図である。
【図３】本発明に係る半導体素子と基台との第１の形態の接合構造を説明する図である。
【図４】本発明に係る半導体素子と基台との第２の形態の接合構造を説明する図である。
【図５】本発明に係る半導体素子と基台との第３の形態の接合構造を説明する図である。
【図６】本発明に係る半導体素子の脚状部の形状の例を示す斜視図である。
【符号の説明】
【００６３】
１１    ｐ型ＧａＡｓコンタクト層
１８    脚状部
１２    第２電極
１３    第１電極
２１    ヒートシンク
２２    第３電極
２３    第４電極
２４、２４ａ    導電層
３０、３０ａ、３０ｂ    基台
３１    スペーサ層
５０    半導体レーザ
Ａ    第１接合部
Ｂ    第２接合部
【図１】
2008140810.tif 000003
【図２】
2008140810.tif 000004
【図３】
2008140810.tif 000005
【図４】
2008140810.tif 000006
【図５】
2008140810.tif 000007
【図６】
2008140810.tif 000008