(57)【要約】【課題】良好な電気的特性を得ながら、高い残留分極量を得ることができる半導体装置及びその製造方法を提供する。【解決手段】シリコン基板等の上又は上方に形成された絶縁膜１上に、強誘電体キャパシタ５が形成されている。強誘電体キャパシタ５には、絶縁膜１上に形成された下部電極２、その上に形成された容量絶縁膜３、及びその上に形成された上部電極４が設けられている。容量絶縁膜３としては、ＢｉＦｅ1-XＣｒXＯ3膜が形成されている。このＢｉＦｅ1-XＣｒXＯ3膜は、ＢｉＦｅＯ3を主成分とした膜であり、Ｃｒの含有量が８ｍｏｌ％以下、好ましくは３ｍｏｌ％〜８ｍｏｌ％となっている。つまり、１ｍｏｌのＢｉＦｅ1-XＣｒXＯ3に０．０８ｍｏｌ以下、好ましくは０．０３ｍｏｌ〜０．０８ｍｏｌのＣｒが含まれている。このような構造の強誘電体キャパシタでは、高い残留分極量Ｐｒを得ながら、リーク電流Ｉleakを低く抑えることができる。【選択図】図１
2008078248.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極と、
前記第１の電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された第２の電極と、
を有し、
前記容量絶縁膜として、ＢｉＦｅ1-XＣｒXＯ3（０＜Ｘ≦０．０８）で表される強誘電体膜が形成されていることを特徴とする半導体装置。
【請求項２】
前記容量絶縁膜の抗電界は、０．３ＭＶ／ｃｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の電極と前記第２の電極との間のリーク電流は、電界強度が−０．９ＭＶ／ｃｍ乃至０．９ＭＶ／ｃｍである場合、１０-3Ａ／ｃｍ2以下であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記容量絶縁膜の比誘電率は、前記第１の電極と前記第２の電極との間に１×１０3Ｈｚ乃至１×１０6Ｈｚの電界が印加された場合、７０乃至１４０であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記容量絶縁膜の厚さは、３００ｎｍ以下であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
基板の上方に第１の導電膜を形成する工程と、
前記第１の導電膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に第２の導電膜を形成する工程と、
を有し、
前記強誘電体膜として、ＢｉＦｅ1-XＣｒXＯ3（０＜Ｘ≦０．０８）で表される膜を形成することを特徴とする半導体装置の製造方法。
【請求項７】
前記強誘電体膜を形成する工程を６００℃以下で行うことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記強誘電体膜を形成する工程は、
ゾル・ゲル液からなる塗布膜の形成と、前記塗布膜の仮焼成と、を繰り返す工程と、
前記仮焼成後の複数の塗布膜に対し、本焼成を行う工程と、
を有することを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記塗布膜の厚さを３０ｎｍ以下とすることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記強誘電体膜の厚さを３００ｎｍ以下とすることを特徴とする請求項６乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリに好適な半導体装置の製造方法に関する。
【背景技術】
【０００２】
不揮発性ランダムアクセスメモリ（ＲＡＭ）には、例えば、電源を切っても直前の記憶を保持することができるという特徴や、ランダムアクセスが可能であるという特徴等がある。このため、ユビキタス社会の基盤を形成するデバイスとして有望である。
【０００３】
不揮発性ＲＡＭの一つとして、強誘電体メモリが挙げられる。強誘電体メモリは、自発分極を有する強誘電体膜を容量絶縁膜とした強誘電体キャパシタを備えている。強誘電体メモリは、消費電力が小さいことからモバイル分野の次世代メモリとして期待されている。
【０００４】
現在実用化されている強誘電体メモリでは、１つのメモリセルに１個のトランジスタ及び１個の強誘電体キャパシタが設けられており、このような構造は１Ｔ１Ｃ型とよばれる。このような構造では、強誘電体キャパシタがメモリセルにおいてある程度の大きさを占めることは避けられない。その一方で、強誘電体キャパシタに蓄積される電荷の量は、その面積に比例する。従って、微細化に伴って蓄積可能な電荷量が少なくなり、記憶保持に必要な電荷を蓄積することができなくなってしまう。即ち、容量の増加には限界がある。
【０００５】
例えば、１５０ｎｍルールのプロセスで強誘電体メモリを作製する場合、メモリセルの面積を０．２７μｍ2としたときに、強誘電体キャパシタの面積が０．１１μｍ2となることが非特許文献１に記載されている。
【０００６】
また、現在のＣＭＯＳプロセスで作製されるセンスアンプの読み取り能力を考慮すると、強誘電体キャパシタの面積が０．１１μｍ2程度の場合、記憶保持動作に必要な最小限の残留分極量ＱSWは３０．１μＣ／ｃｍ2と見積もられる。
【０００７】
一方、現在実用化されている強誘電体材料は、主に、ＰｂＺｒ1-XＴｉXＯ3及びＳｒＢｉ2Ｔａ2Ｏ9である。ＰｂＺｒ1-XＴｉXＯ3の残留分極量ＱSWは、強誘電体キャパシタに使用される程度の厚さにおいて最大で３０μＣ／ｃｍ2程度であり、ＳｒＢｉ2Ｔａ2Ｏ9の残留分極量ＱSWは、強誘電体キャパシタに使用される程度の厚さにおいて最大で１０μＣ／ｃｍ2程度である。従って、強誘電体材料としてＰｂＺｒ1-XＴｉXＯ3を用いれば、記憶保持動作に必要な最小限の残留分極量ＱSWを確保できる。
【０００８】
しかしながら、チップ面積から商業性を判断すると、この世代（１５０ｎｍルール）の１チップ当たりの最大メモリ容量は６４Ｍｂｉｔと考えられる。このため、従来の技術では、より一層の微細化及び大容量化が困難である。
【０００９】
特許文献１には、ＢｉＦｅＯ3からなる強誘電体層を形成する技術が記載されている。例えば、正方晶系で（００１）配向の強誘電体（ＢｉＦｅＯ3）層を形成するための、その下地（電極）の構造や形成方法が記載されている。また、強誘電体層自体の形成方法も記載されている。しかしながら、これらの技術をもってしても、１５０ｎｍルール以降の世代において十分な容量を確保することはできない。例えば、残留分極量が十分ではなく、また、リーク電流を十分に抑えることができない。具体的には、ＢｉＦｅＯ3の常温におけるリーク電流は１０-2Ａ／ｃｍ2以上であり、このままでは強誘電体メモリに使用することはできない。
【００１０】
特許文献２には、強誘電体層（ペロブスカイト型酸化物薄膜）に対して窒素雰囲気中での熱処理を実行すると、強誘電体層のリーク電流が低減されることが記載されている。しかしながら、特許文献２には、ペロブスカイト型酸化物薄膜の具体的な材料についての記載がない。また、熱処理の具体的な方法及び効果に関する詳細な説明がない。
【００１１】
特許文献３には、ゾル・ゲル法により種々の金属酸化物薄膜を形成する技術が記載されている。しかしながら、特許文献３には、金属酸化物薄膜の電気的特性を良好とするための具体的な方法が開示されていない。
【００１２】
このように、従来、強誘電体キャパシタの容量をより増大させるための有効な技術が要請されているものの、十分なものは存在しない。
【００１３】
【特許文献１】特開２００５−１１９３１号公報
【特許文献２】特開２０００−４９２８５号公報
【特許文献３】特開２０００−３２７３１１号公報
【非特許文献１】'2005 International Conference on Solid State Devices and Materials' Extended Abstract pp. 1026-1027
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、良好な電気的特性を得ながら、高い残留分極量を得ることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本願発明者等は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１６】
本発明に係る半導体装置には、第１の電極と、前記第１の電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された第２の電極と、が設けられている。そして、前記容量絶縁膜として、ＢｉＦｅ1-XＣｒXＯ3（０＜Ｘ≦０．０８）で表される強誘電体膜が形成されている。
【００１７】
本発明に係る半導体装置の製造方法では、基板の上方に第１の導電膜を形成し、その後、前記第１の導電膜上に強誘電体膜を形成する。次に、前記強誘電体膜上に第２の導電膜を形成する。なお、前記強誘電体膜として、ＢｉＦｅ1-XＣｒXＯ3（０＜Ｘ≦０．０８）で表される膜を形成する。
【発明の効果】
【００１８】
本発明によれば、ＢｉＦｅ1-XＣｒXＯ3（０＜Ｘ≦０．０８）で表される膜を強誘電体膜として用いているので、後述のように、リーク電流の低減等を達成しながら、高い残留分極量を得ることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。
【００２０】
（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態に係る強誘電体キャパシタを示す断面図である。
【００２１】
シリコン基板等の上又は上方に形成された絶縁膜１上に、強誘電体キャパシタ５が形成されている。強誘電体キャパシタ５には、絶縁膜１上に形成された下部電極２、その上に形成された容量絶縁膜３、及びその上に形成された上部電極４が設けられている。
【００２２】
上部電極４及び下部電極２としては、例えば、Ｐｔ膜、Ｉｒ膜若しくはＲｕ膜等の貴金属膜、又はＩｒＯ2膜、ＳｒＲｕＯ3膜、ＹＢＣＯ膜又はＬＳＣＯ膜等の導電性酸化物膜が形成されている。
【００２３】
また、容量絶縁膜３としては、ＢｉＦｅ1-XＣｒXＯ3膜が形成されている。このＢｉＦｅ1-XＣｒXＯ3膜は、ＢｉＦｅＯ3を主成分とした膜であり、Ｃｒの含有量が０ｍｏｌ％より多く８ｍｏｌ％以下、好ましくは３ｍｏｌ％〜８ｍｏｌ％となっている。つまり、１ｍｏｌのＢｉＦｅ1-XＣｒXＯ3に０ｍｏｌより多く０．０８ｍｏｌ以下、好ましくは０．０３ｍｏｌ〜０．０８ｍｏｌのＣｒが含まれている。
【００２４】
このような構造の強誘電体キャパシタでは、残留分極量ＱSWは７０μＣ／ｃｍ2以上となり、抗電界ＥCは０．３ＭＶ／ｃｍ以下となる。また、印加される電界が抗電界の３倍以内の範囲内でのリーク電流Ｉleakは１×１０-3Ａ／ｃｍ2以下となる。つまり、高い残留分極量ＱSWを得ながら、リーク電流Ｉleakを低く抑えることができる。
【００２５】
また、印加する電界の周波数が１×１０3Ｈｚ〜１×１０6Ｈｚの範囲では、比誘電率εrが７０〜１４０程度となる。
【００２６】
本実施形態に係る強誘電体キャパシタの電気的特性が良好である理由は、以下のようなものであると考えられる。
【００２７】
例えば、Ｃｒを添加しないＢｉＦｅＯ3から構成された容量絶縁膜では、それにかかる電界強度を大きくしていくと、所定の電界強度を超えた場合に著しくリーク電流が増大することが本願発明者等により見出された。この現象は、強誘電体にかかる電界強度が大きくなった場合、Ｆｅイオンの電荷を２価（Ｆｅ2+）と３価（Ｆｅ3+）との間で変化させながら、電子がホッピング伝導する機構によるものである可能性がある。
【００２８】
ここで、ＢｉＦｅＯ3にＣｒを適量（８ｍｏｌ％以下、好ましくは３ｍｏｌ％〜８ｍｏｌ％）添加することで、上記のホッピング伝導が抑制されているのだと考えられる。例えば、Ｃｒは、２価のイオン、３価のイオン、又は４価のイオンになる可能性がある。このため、Ｆｅイオンから離れた（ホッピングした）電子が、Ｃｒ（イオン）によって固定され、一方でＣｒの側ではチャージが変わるというモデルが考えられる。
【００２９】
また、Ｃｒの添加によって、Ｆｅの３価のイオンと２価のイオンとの存在比率が変わることでリーク電流が抑制される可能性もあると考えられる。
【００３０】
次に、強誘電体キャパシタ５を製造する方法について説明する。図２は、強誘電体キャパシタ５を製造する方法を示すフローチャートであり、図３は、図２中のステップＳ２の詳細を示すフローチャートである。
【００３１】
先ず、ステップＳ１において、シリコン基板等の上又は上方に形成された絶縁膜１上に、下部電極２の元となる膜である下部電極膜を形成する。下部電極膜としては、例えば、Ｐｔ膜等の貴金属膜、又はＩｒＯ2膜等の導電性酸化物膜を、例えば、スパッタリング法、ＣＶＤ法、又はエピタキシャル成長法等により形成する。
【００３２】
次に、ステップＳ２において、下部電極膜上に、容量絶縁膜３の元となる強誘電体膜を形成する。ここでは、強誘電体膜として、Ｃｒを８ｍｏｌ％以下、好ましくは３ｍｏｌ％〜８ｍｏｌ％含有するＢｉＦｅ1-XＣｒXＯ3膜をゾル・ゲル法により形成する。
【００３３】
また、ＢｉＦｅ1-XＣｒXＯ3膜の形成に当たっては、図３に示すように、先ず、ステップＳ２１において、ゾル・ゲル液を、例えばスピンコート法により、下部電極膜上に塗布することにより、適当な厚さの塗布膜を形成する。ここでは、例えば、スピナーの回転速度を２０００ｒｐｍ〜３５００ｒｐｍとし、塗布時間を１０秒間〜６０秒間とする。また、塗布膜の厚さは、３０ｎｍ以下とすることが好ましく、例えば２０ｎｍ〜２５ｎｍ程度とする。なお、従来の方法では、スピンコート法により強誘電体膜を形成する場合、塗布膜の厚さは４０ｎｍ〜５０ｎｍ程度としている。
【００３４】
次に、ステップＳ２２において、塗布膜を仮焼成することにより、その上に他の膜を積層できる状態とする。この仮焼成では、先ず、１５０℃〜２５０℃で１分間〜１０分間の加熱を行うことにより乾燥させ、続いて、３００℃〜４００℃で５分間〜２０分間の加熱を行う。なお、これらの一連の仮焼成は、例えば大気中で行う。
【００３５】
そして、仮焼成後の強誘電体膜の厚さが所望の厚さに達していなければ、ステップＳ２１に戻り、仮焼成後の強誘電体膜上に、再度塗布膜を形成し、ステップＳ２２の仮焼成を行う。このような処理を、所望の厚さ（例えば２００ｎｍ〜３００ｎｍ）の強誘電体膜が得られるまで繰り返す。繰り返し回数の目安は、２回〜３０回程度である。
【００３６】
所望の厚さの強誘電体膜が得られた後には、ステップＳ３において、強誘電体膜に対し、不活性ガス中で４５０℃〜６００℃の本焼成を行う。本焼成の時間は、例えば５分間〜３０分間とする。
【００３７】
次いで、ステップＳ４において、強誘電体膜上に、上部電極４の元となる膜である上部電極膜を形成する。上部電極膜としては、例えば、Ｐｔ膜等の貴金属膜、又はＩｒＯ2膜等の導電性酸化物膜を、例えば、スパッタリング法、ＣＶＤ法、又はエピタキシャル成長法等により形成する。
【００３８】
続いて、ステップＳ５において、上部電極膜、強誘電体膜及び下部電極膜をパターニングする。この結果、上部電極４、容量絶縁膜３及び下部電極２が形成され、これに伴って、強誘電体キャパシタ５が完成する。なお、これらの膜は、一括してパターニングしてもよく、また、個々にパターニングしてもよい。
【００３９】
なお、ステップＳ３の焼成を不活性ガス雰囲気中で行っているのは、上記のリーク電流を低減させるモデルを実現させるためである。例えば、大気中で焼成を行うと、大気中に存在している酸素の影響で、ホッピングした電子をＣｒによって固定するという機能が十分に働かず、焼成された強誘電体膜のリーク電流を低減することが困難となってしまう。このため、ステップＳ３の焼成は、不活性ガス雰囲気中で行うことが好ましい。なお、強誘電体膜と反応しないガス（例えば希ガス、窒素ガス）を用いてもよい。
【００４０】
また、ステップＳ３の焼成を６００℃以下で行っているのは、強誘電体キャパシタに接続されるセル選択用トランジスタ及びロジック回路に使われるトランジスタのゲートコンタクトを構成するシリサイドの劣化を防止するためである。即ち、シリサイドとして、Ｗシリサイド、Ｔｉシリサイド、Ｃｏシリサイド又はＮｉシリサイド等が用いられ、これらの耐熱温度（６００℃程度）以下で処理するためである。また、トランジスタのゲートが多結晶シリコン以外の材料からなる場合、例えばメタルゲートの場合に、その耐熱温度以下で処理する必要があるためでもある。
【００４１】
（第２の実施形態）
次に、本発明の第２の実施形態に係るスタック型の強誘電体メモリ（半導体装置）の製造方法について説明する。図４Ａ乃至図４Ｇは、本発明の第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【００４２】
先ず、図４Ａに示すように、シリコン基板等の半導体基板１１の表面に、例えばＳＴＩ（shallow trench isolation）により素子分離領域１２を形成する。次いで、素子分離領域１２により区画された素子活性領域において、半導体基板１１の表面にウェル１３を形成する。続いて、ゲート絶縁膜１７、ゲート電極１８、低濃度不純物拡散層１６、サイドウォール２０、高濃度不純物拡散層１５及びシリサイド層１９をウェル１３の表面に形成することにより、ＭＯＳトランジスタ１４を形成する。１組の低濃度不純物拡散層１６及び高濃度不純物拡散層１５から１個のソース・ドレイン領域が構成される。なお、各ＭＯＳトランジスタ１４には、２個のソース・ドレイン領域を形成するが、その一方は、２個のＭＯＳトランジスタ１４間で共有させる。
【００４３】
次に、全面にシリコン酸窒化膜２１を、ＭＯＳトランジスタ１４を覆うようにして形成し、更に全面にシリコン酸化膜２２を、例えば有機ＣＶＤ法により形成する。シリコン酸窒化膜２１は、シリコン酸化膜２２を形成する際のゲート絶縁膜１７等の水素劣化を防止するために形成されている。
【００４４】
その後、図４Ｂに示すように、各ソース・ドレイン領域まで到達するコンタクトホールをシリコン酸化膜２２及びシリコン酸窒化膜２１に形成することにより、プラグコンタクト部を開口する。そして、コンタクトホール内に、グルー膜２３として、５０ｎｍのＴｉＮ膜及び３０ｎｍのＴｉ膜からなる積層膜を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰ（化学機械的研磨）を行って平坦化することにより、Ｗプラグ２４を形成する。平坦化終了後、ＮＨ3ガスを用いたプラズマにて、シリコン酸化膜２２（層間絶縁膜）の表面を若干窒化する。
【００４５】
次いで、図４Ｃに示すように、全面に下部電極膜２５、強誘電体膜２６及び上部電極膜２７を順次形成する（ステップＳ１〜Ｓ４）。強誘電体膜２６としては、第１の実施形態と同様に、ＢｉＦｅ1-XＣｒXＯ3膜を形成する。
【００４６】
続いて、パターニング及びエッチング技術を用いて、上部電極膜２７、強誘電体膜２６及び下部電極膜２５を加工することにより、上部電極膜２７を上部電極とし、下部電極膜２５を下部電極とし、強誘電体膜２６を容量絶縁膜とするスタック型の強誘電体キャパシタを形成する（ステップＳ５）。なお、この加工では、例えばプラズマＴＥＯＳ（tetraethyl orthosilicate）膜及びＴｉＮ膜の積層膜（図示せず）をハードマスクとして使用し、上部電極膜２７、強誘電体膜２６及び下部電極膜２５を一括してエッチングする。
【００４７】
次に、強誘電体キャパシタを覆うアルミナ保護膜２８を全面に形成する。アルミナ保護膜２８は、例えばＣＶＤ法により形成し、その厚さは、例えば５乃至２０ｎｍ、本実施形態では１０ｎｍとする。アルミナ保護膜２８のステップカバレッジは良好である。続いて、５５０℃でＯ2雰囲気の炉内アニールを６０分間行うことにより、強誘電体膜２６に生じたエッチングダメージを回復させる。
【００４８】
次いで、図４Ｄに示すように、全面に層間絶縁膜２９を成膜した後、これをＣＭＰにより平坦化する。層間絶縁膜２９としては、例えばシリコン酸化膜を成膜する。ＣＭＰ後の残し膜厚は、例えば上部電極２７上で４００ｎｍとする。
【００４９】
続いて、図４Ｅに示すように、パターニング及びエッチング技術を用いて、層間絶縁膜２９及びアルミナ保護膜２８に、２個のＭＯＳトランジスタ１４により共有されたソース・ドレイン領域に接続されたＷプラグ２４まで到達するコンタクトホールを形成する。次に、このコンタクトホール内にグルー膜３０として、例えば５０ｎｍのＴｉＮ膜を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰを行って平坦化することにより、Ｗプラグ３１を形成する。その後、例えば３５０℃でＮ2プラズマに層間絶縁膜２９及びＷプラグ３１の表面を晒す。このプラズマ処理の時間は、例えば１２０秒間である。
【００５０】
次いで、全面にＷ酸化防止膜（図示せず）を形成する。Ｗ酸化防止膜としては、例えばＳｉＯＮ膜を使用することができ、その厚さは例えば１００ｎｍ程度とする。そして、パターニング及びエッチング技術を用いて、図４Ｆに示すように、Ｗ酸化防止膜及び層間絶縁膜２９に、上部電極膜２７まで到達するコンタクトホールと、下部電極膜２５まで到達するコンタクトホール（図示せず）とを形成する。続いて、層間絶縁膜２９の堆積時の水素による損傷及びエッチングによる損傷を回復させるためのアニールを施す。このアニールは、例えば５５０℃でＯ2雰囲気の炉内アニールとしてもよく、その時間は例えば６０分間である。このアニールの後、Ｗ酸化防止膜をエッチバックにより除去する。
【００５１】
次に、グルー膜、配線材料膜及びグルー膜を順次堆積する。下層のグルー膜としては、例えば厚さが７０ｎｍのＴｉＮ膜と５ｎｍのＴｉ膜との積層膜を形成し、配線材料膜としては、例えば厚さが４００ｎｍのＡｌ−Ｃｕ合金膜を形成し、上層のグルー膜としては、例えば厚さが３０ｎｍのＴｉＮ膜と６０ｎｍのＴｉ膜との積層膜を形成する。
【００５２】
次いで、上層のグルー膜上に反射防止膜（図示せず）を塗布により形成し、更にレジストを塗布する。続いて、レジスト膜を配線パターンに整合するように加工し、加工後のレジスト膜をマスクとして、反射防止膜、上層のグルー膜、配線材料膜及び下層のグルー膜をエッチングする。反射防止膜としては、例えばＳｉＯＮ膜を形成し、その厚さは例えば３０ｎｍ程度とする。このようなエッチングにより、図２Ｆに示すように、Ｗプラグ３１及び／又は上部電極膜２７に電気的に接続されるグルー膜３２、配線３３及びグルー膜３４が形成される。
【００５３】
その後、図４Ｇに示すように、全面に層間絶縁膜３５を成膜した後、これをＣＭＰにより平坦化する。層間絶縁膜３５としては、例えばシリコン酸化膜を成膜する。続いて、パターニング及びエッチング技術を用いて、層間絶縁膜３５に、グルー膜３４まで到達するコンタクトホールを形成する。次に、このコンタクトホール内にグルー膜３６として、例えば５０ｎｍのＴｉＮ膜を形成した後、例えばＣＶＤ法によりＷ膜を埋め込み、ＣＭＰを行って平坦化することにより、Ｗプラグ３７を形成する。
【００５４】
その後、更に上層の配線及び層間絶縁膜等を形成する。そして、例えばＴＥＯＳ酸化膜及びＳｉＮ膜からなるカバー膜を形成して強誘電体キャパシタを有する強誘電体メモリを完成させる。なお、上層配線の形成に際しては、例えば、上部電極膜２７に接続された配線３３がプレート線に接続されるようにし、２個のＭＯＳトランジスタ１４により共有されたソース・ドレイン領域に接続された配線３３がビット線に接続されるようにする。ゲート電極１８については、それ自体をワード線としてもよく、また、上層配線において、ゲート電極１８がワード線に接続されるようにしてもよい。
【００５５】
このようにして製造された強誘電体メモリでは、第１の実施形態に係る強誘電体キャパシタと同様の強誘電体キャパシタを備えている。従って、第１の実施形態と同様の効果が得られる。例えば、更なる微細化に対応することが可能となり、６５ｎｍルールのプロセスに適用した場合には、最大メモリ容量を２５６Ｍｂｉｔ程度とすることも可能である。
【００５６】
なお、本発明はスタック型の強誘電体キャパシタ以外にも適用可能であり、種々の３次元構造を有するメモリに適用することもできる。この場合には、より一層メモリ容量を大きくすることができる。また、本発明を不揮発性メモリ以外の半導体装置に適用してもよい。
【００５７】
以下、本願発明者等が行った試験の内容及び結果について説明する。
【００５８】
（第１の試験）
第１の試験では、容量絶縁膜の組成とヒステリシスループ（分極−電界曲線）の形状との関係について検証した。試料は、第１の実施形態と同様にして作製した。但し、ＢｉＦｅ1-XＣｒXＯ3膜におけるＸの値を、０、０．０３、０．０６の３種類とした。印加する電界の周波数は１００ｋＨｚとし、最大の電界強度は±７５０ｋＶ／ｃｍとした。この結果を図５に示す。図５中の破線がＸ＝０の場合のヒステリシスループを示し、実線がＸ＝０．０３の場合のヒステリシスループを示し、点線がＸ＝０．０６の場合のヒステリシスループを示している。
【００５９】
図５に示すように、Ｃｒが添加されていない試料（Ｘ＝０）では、ヒステリシスループの傾斜がなだらかで、残留分極量が低かった。これに対し、Ｃｒが添加されている試料（Ｘ＝０．０３、０．０６）では、ヒステリシスループの傾斜が急峻で、残留分極量が高くなった。例えば、Ｘ＝０．０３の場合には、残留分極量が１００μＣ／ｃｍ2であった。また、抗電界は２５８ｋＶ／ｃｍであった。
【００６０】
（第２の試験）
第２の試験では、容量絶縁膜の組成とリーク電流との関係について検証した。試料は、第１の実施形態と同様にして作製した。但し、ＢｉＦｅ1-XＣｒXＯ3膜におけるＸの値を、０、０．０３、０．０６の３種類とした。この結果を図６に示す。図６中の実線がＸ＝０の場合のリーク電流の変化を示し、破線がＸ＝０．０３の場合のリーク電流の変化を示し、点線がＸ＝０．０６の場合のリーク電流の変化を示している。
【００６１】
図６に示すように、Ｃｒが添加されていない試料（Ｘ＝０）では、電界が約３０ｋＶ／ｃｍを超えると、急激にリーク電流が増加した。これに対し、Ｃｒが添加されている試料（Ｘ＝０．０３、０．０６）では、電界の増加に付随してリーク電流が徐々に増加するものの、急激な増加は生じなかった。
【００６２】
（第３の試験）
第３の試験では、容量絶縁膜の組成と比誘電率εrの周波数依存性との関係について検証した。試料は、第１の実施形態と同様にして作製した。但し、ＢｉＦｅ1-XＣｒXＯ3膜におけるＸの値を、０、０．０３、０．０６の３種類とした。この結果を図７に示す。図７中の実線がＸ＝０の場合のリーク電流の変化を示し、破線がＸ＝０．０３の場合のリーク電流の変化を示し、点線がＸ＝０．０６の場合のリーク電流の変化を示している。
【００６３】
図７に示すように、比誘電率εrはいずれの試料においても低かった。なお、従来、使用されているＰｂＺｒ1-XＴｉXＯ3の比誘電率εrは５００程度であり、ＳｒＢｉ2Ｔａ2Ｏ9の比誘電率εrは２００〜３００程度である。
【００６４】
（第４の試験）
第４の試験では、容量絶縁膜の組成及び厚さと配向性との関係について検証した。試料は、第１の実施形態と同様にして作成した。但し、ＢｉＦｅ1-XＣｒXＯ3膜におけるＸの値を、０、０．０３、０．０６、０．０８、０．１、０．２の６種類とした。また、容量絶縁膜の厚さを、２００ｎｍ、３００ｎｍ、４００ｎｍ、５００ｎｍの４種類とした。この結果を図８Ａ〜図８Ｄに示す。図８Ａに、厚さが２００ｎｍの試料の結果を示し、図８Ｂに、厚さが３００ｎｍの試料の結果を示し、図８Ｃに、厚さが４００ｎｍの試料の結果を示し、図８Ｄに、厚さが５００ｎｍの試料の結果を示している。
【００６５】
図８Ａ〜図８Ｄに示すように、概ね、容量絶縁膜の厚さが２００ｎｍ又は３００ｎｍで、Ｘの値が０．０３〜０．０８の場合に良好な配向性が得られた。なお、図８Ａ〜図８Ｄに示すように、容量絶縁膜は、主に（１１１）配向、（０１２）配向、（１１０）配向、（０２４）配向、（１１６）配向及び（３００）配向の配向性を有している。即ち、容量絶縁膜が特定の面方位に優先的に配向することはなく、ランダム配向の多結晶から構成されているといえる。なお、容量絶縁膜が下部電極膜の配向を引き継ぐエピタキシャル膜であってもよい。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態に係る強誘電体キャパシタを示す断面図である。
【図２】強誘電体キャパシタ５を製造する方法を示すフローチャートである。
【図３】図２中のステップＳ２の詳細を示すフローチャートである。
【図４Ａ】本発明の第２の実施形態に係る強誘電体メモリの製造方法を示す断面図である。
【図４Ｂ】図４Ａに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図４Ｃ】図４Ｂに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図４Ｄ】図４Ｃに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図４Ｅ】図４Ｄに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図４Ｆ】図４Ｅに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図４Ｇ】図４Ｆに引き続き、強誘電体メモリの製造方法を示す断面図である。
【図５】第１の試験の結果を示すグラフである。
【図６】第２の試験の結果を示すグラフである。
【図７】第３の試験の結果を示すグラフである。
【図８Ａ】第４の試験の結果を示すグラフである（膜厚：２００ｎｍ）。
【図８Ｂ】第４の試験の結果を示すグラフである（膜厚：３００ｎｍ）。
【図８Ｃ】第４の試験の結果を示すグラフである（膜厚：４００ｎｍ）。
【図８Ｄ】第４の試験の結果を示すグラフである（膜厚：５００ｎｍ）。
【符号の説明】
【００６７】
１：絶縁膜
２：下部電極
３：容量絶縁膜
４：上部電極
５：強誘電体キャパシタ
２５：下部電極膜
２６：強誘電体膜
２７：上部電極膜
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
2008078248.tif 000009
【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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