(57)【要約】【課題】負荷を短時間で安定状態にすることが可能な半導体集積回路装置を提供する。【解決手段】例えば、スタートアップ回路ＳＴ−ＵＰと、電流バイアス回路ＩＢＩＡＳと、温度補正回路Ｔ−ＣＰＳと、スイッチ回路ＳＷ１，ＳＷ２と、プリチャージ回路ＰＣ１，ＰＣ２と、ＰＭＯＳトランジスタＭＰ１，ＭＰ２を備えた定電流回路ＩＳを設ける。ＳＴ−ＵＰは、イネーブル信号ＥＮを受けて１ショットパルス信号を生成する。ＩＢＩＡＳは、ＭＰ１のゲートを駆動し、例えば正の温度特性を備えた電流Ｉ１を生成する。Ｔ−ＣＰＳは、ＭＰ２のゲートを駆動し、例えば負の温度特性を備えた電流Ｉ２を生成する。ＳＷ１，ＳＷ２は、ＥＮが非活性の際にＩＢＩＡＳおよびＴ−ＣＰＳの電源を遮断する。ＰＣ１，ＰＣ２は、ＳＴ−ＵＰからの１ショットパルス信号を受けて、ＭＰ１，ＭＰ２を一定期間オーバードライブする。【選択図】図１
2008103943.tif 000002
【特許請求の範囲】
【請求項１】
第１信号が活性化された際に、第１パルス幅を備えた第２信号を出力するパルス生成回路と、
第１ノードによってドライブされ、出力ノードに第１電流を出力する第１トランジスタと、
第２ノードによってドライブされ、前記出力ノードに第２電流を出力する第２トランジスタと、
前記第１電流が温度上昇に伴って増加または減少するように前記第１ノードをドライブする第１回路と、
前記第２電流が温度上昇に伴って減少または増加するように前記第２ノードをドライブする第２回路と、
前記第１回路の電源経路に接続され、前記第１信号の活性化によってオンとなり、前記第１信号の非活性化によってオフとなる第１スイッチ回路と、
前記第２回路の電源経路に接続され、前記第１信号の活性化によってオンとなり、前記第１信号の非活性化によってオフとなる第２スイッチ回路と、
前記第１ノードに接続され、前記第２信号を受けて前記第１パルス幅の期間で前記第１トランジスタをオーバードライブする第１プリチャージ回路と、
前記第２ノードに接続され、前記第２信号を受けて前記第１パルス幅の期間で前記第２トランジスタをオーバードライブする第２プリチャージ回路とを有することを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第１トランジスタおよび前記第２トランジスタは、ソースが電源電圧に接続されたＰＭＩＳトランジスタであり、
前記第１プリチャージ回路および前記第２プリチャージ回路は、ソースが接地電圧に接続されたＮＭＩＳトランジスタであることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記第１回路は、
ソースが電源電圧に接続された第１ＰＭＩＳトランジスタと、
ソースが前記電源電圧に接続され、ゲートがドレインおよび第１ＰＭＩＳトランジスタのゲートに共通に接続された第２ＰＭＩＳトランジスタと、
ソースが第１抵抗を介して第３ノードに接続され、ドレインが前記第２ＰＭＩＳトランジスタのドレインに接続された第１ＮＭＩＳトランジスタと、
ソースが前記第３ノードに接続され、ゲートがドレインおよび前記第１ＮＭＩＳトランジスタのゲートに共通に接続され、ドレインが前記第１ＰＭＩＳトランジスタのドレインに接続された第２ＮＭＩＳトランジスタとを備え、
前記第２ＰＭＩＳトランジスタおよび前記第１ＮＭＩＳトランジスタのドレインが前記第１ノードとなっており、
前記第１スイッチ回路は、前記第３ノードと接地電圧の間に接続された第３ＮＭＩＳトランジスタであることを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、さらに
前記第１ＰＭＩＳトランジスタおよび前記第２ＮＭＩＳトランジスタのドレインと前記電源電圧の間に接続され、ゲートに前記第２信号が入力される第３ＰＭＩＳトランジスタを有することを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、
前記第２回路は、
電源電圧と前記第２ノードの間に直列接続され、それぞれダイオード接続された複数のＰＭＩＳトランジスタと、
前記第２ノードと第４ノードの間に接続された第２抵抗とを備え、
前記第２スイッチ回路は、前記第４ノードと接地電圧の間に接続されたＮＭＩＳトランジスタであることを特徴とする半導体集積回路装置。
【請求項６】
請求項１記載の半導体集積回路装置において、
前記第１回路は、
ソースが電源電圧に接続された第１ＰＭＩＳトランジスタと、
ソースが前記電源電圧に接続され、ゲートがドレインおよび第１ＰＭＩＳトランジスタのゲートに共通に接続された第２ＰＭＩＳトランジスタと、
ソースが第１抵抗を介して第３ノードに接続され、ドレインが前記第２ＰＭＩＳトランジスタのドレインに接続された第１ＮＭＩＳトランジスタと、
ソースが前記第３ノードに接続され、ゲートがドレインおよび前記第１ＮＭＩＳトランジスタのゲートに共通に接続され、ドレインが前記第１ＰＭＩＳトランジスタのドレインに接続された第２ＮＭＩＳトランジスタとを備え、
前記第２ＰＭＩＳトランジスタおよび前記第１ＮＭＩＳトランジスタのドレインが前記第１ノードとなっており、
前記第１スイッチ回路は、前記第３ノードと接地電圧の間に接続された第３ＮＭＩＳトランジスタであり、
前記第２回路は、
電源電圧と前記第２ノードの間に直列接続され、それぞれダイオード接続された複数のＰＭＩＳトランジスタと、
前記第２ノードと第４ノードの間に接続された第２抵抗とを備え、
前記第２スイッチ回路は、前記第４ノードと前記接地電圧の間に接続された第４ＮＭＩＳトランジスタであることを特徴とする半導体集積回路装置。
【請求項７】
請求項１記載の半導体集積回路装置において、さらに、
所定の機能を備えた回路ブロックと、
前記出力ノードによってドライブされ、前記回路ブロックの電源遮断機能を備えた電源スイッチとを備えることを特徴とする半導体集積回路装置。
【請求項８】
所定の機能を備えた回路ブロックと、
第１信号の活性化によって出力ノードに第３電流を出力する定電流回路と、
第３信号の活性化によって前記出力ノードに第４電流を出力する第３トランジスタと、
前記回路ブロックの電源経路に接続され、前記出力ノードによってドライブされる電源スイッチと、
前記出力ノードの電位を監視し、第１電位に達した際に前記第３信号を活性化する第１検出回路と、
前記出力ノードの電位を監視し、第２電位に達した際に第４信号を活性化する第２検出回路と、
前記第４信号が活性化された際に前記第１信号を非活性化する制御回路とを備え、
前記定電流回路は、
前記第１信号が活性化された際に、第１パルス幅を備えた第２信号を出力するパルス生成回路と、
第１ノードによってドライブされ、前記出力ノードに前記第３電流の一部となる第１電流を出力する第１トランジスタと、
第２ノードによってドライブされ、前記出力ノードに前記第３電流の他の一部となる第２電流を出力する第２トランジスタと、
前記第１回路の電源経路に接続され、前記第１信号の活性化によってオンとなり、前記第１信号の非活性化によってオフとなる第１スイッチ回路と、
前記第２回路の電源経路に接続され、前記第１信号の活性化によってオンとなり、前記第１信号の非活性化によってオフとなる第２スイッチ回路と、
前記第１ノードに接続され、前記第２信号を受けて前記第１パルス幅の期間で前記第１トランジスタをオーバードライブする第１プリチャージ回路と、
前記第２ノードに接続され、前記第２信号を受けて前記第１パルス幅の期間で前記第２トランジスタをオーバードライブする第２プリチャージ回路とを有することを特徴とする半導体集積回路装置。
【請求項９】
請求項８記載の半導体集積回路装置において、
前記電源スイッチは、ソースが接地電圧に接続されたＮＭＩＳトランジスタであることを特徴とする半導体集積回路装置。
【請求項１０】
請求項９記載の半導体集積回路装置において、
前記第１トランジスタおよび前記第２トランジスタは、ソースが電源電圧に接続されたＰＭＩＳトランジスタであり、
前記第１プリチャージ回路および前記第２プリチャージ回路は、ソースが前記接地電圧に接続されたＮＭＩＳトランジスタであることを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０記載の半導体集積回路装置において、
前記第１回路は、
ソースが前記電源電圧に接続された第１ＰＭＩＳトランジスタと、
ソースが前記電源電圧に接続され、ゲートがドレインおよび前記第１ＰＭＩＳトランジスタのゲートに共通に接続された第２ＰＭＩＳトランジスタと、
ソースが第１抵抗を介して第３ノードに接続され、ドレインが前記第２ＰＭＩＳトランジスタのドレインに接続された第１ＮＭＩＳトランジスタと、
ソースが前記第３ノードに接続され、ゲートがドレインおよび前記第１ＮＭＩＳトランジスタのゲートに共通に接続され、ドレインが前記第１ＰＭＩＳトランジスタのドレインに接続された第２ＮＭＩＳトランジスタとを備え、
前記第２ＰＭＩＳトランジスタおよび前記第１ＮＭＩＳトランジスタのドレインが前記第１ノードとなっており、
前記第１スイッチ回路は、前記第３ノードと前記接地電圧の間に接続された第３ＮＭＩＳトランジスタであることを特徴とする半導体集積回路装置。
【請求項１２】
請求項１１記載の半導体集積回路装置において、さらに、
前記第１ＰＭＩＳトランジスタおよび前記第２ＮＭＩＳトランジスタのドレインと前記電源電圧の間に接続され、ゲートに前記第２信号が入力される第３ＰＭＩＳトランジスタを有することを特徴とする半導体集積回路装置。
【請求項１３】
請求項１０記載の半導体集積回路装置において、
前記第２回路は、
前記電源電圧と前記第２ノードの間に直列接続され、それぞれダイオード接続された複数のＰＭＩＳトランジスタと、
前記第２ノードと第４ノードの間に接続された第２抵抗とを備え、
前記第２スイッチ回路は、前記第４ノードと前記接地電圧の間に接続されたＮＭＩＳトランジスタであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に関し、特に、定電流回路を含んだ半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、特許文献１には、第１バイアス回路、第２バイアス回路、電流合算回路、第１プルダウン手段、第２プルダウン手段、及び自動パルス発生器を備えたバイアス回路が示されている。第１バイアス回路は正の温度特性を備えた電流を発生し、第２バイアス回路は負の温度特性を備えた電流を発生し、電流合算回路は、この第１および第２バイアス回路の電流を合算し第１バイアス電流を出力する。第１および第２プルダウン手段は、自動パルス発生器からの始動パルスに応じて、それぞれ第１および第２バイアス回路内の端子電圧を降下させ、これらの回路を始動させる。このような構成を用いることで、パワーダウン状態からアクティブ状態に遷移する時にバイアス電流を速やかに所定のレベルに到達させることが可能となる。
【特許文献１】特開２０００−２４２３４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、携帯電話機を始めとしてモバイル機器の需要が増大している。特に、モバイル機器は、バッテリによって駆動されるため、低消費電力が強く求められる。そこで、モバイル機器などに搭載のＬＳＩでは、例えば、内部を複数の回路ブロックに分割し、ある時間帯で未使用となっている回路ブロックをスタンバイ状態にすることなどによって低消費電力化を図っている。
【０００４】
図１３は、本発明の前提として検討した半導体集積回路装置において、その構成概要の一例を示す回路図である。図１３に示す半導体集積回路装置は、電源電圧ＶＤＤと接地電圧ＶＳＳＭの間に設けられた回路ブロックＢＬＫと、このＶＳＳＭを共通の接地電圧ＶＳＳに接続する複数の電源スイッチ（ＮＭＯＳトランジスタ）ＰＳＷ１〜ＰＳＷｎと、ＰＳＷ１〜ＰＳＷｎのオン／オフを制御する電源スイッチコントローラＶＳＷＣから構成される。ＶＳＷＣは、ＰＳＷ１〜ＰＳＷｎのゲートＶＳＷＧＴと電源電圧ＶＣＣの間に並列接続されたＰＭＯＳトランジスタＭＰ１１，ＭＰ１２と、ＶＳＷＧＴとＶＳＳの間に接続されたＮＭＯＳトランジスタＭＮ７を含み、これらのオン／オフを制御することでＰＳＷ１〜ＰＳＷｎのオン／オフ（即ちＢＬＫのアクティブ／スリープ）を制御する。
【０００５】
図１４は、図１３の回路の動作例を示す波形図である。まず、スリープ状態から信号ｒｅｑがアサートされると、ウェイクアップ状態となる。ウェイクアップ状態では、まず、ドライバ回路ＤＶ１を介してＭＰ１１がオンに、ＭＮ７がオフに駆動され、ＭＰ１１がＰＭＯＳドライブ素子ＩＳ＿ｒｅｆとして機能することでＶＳＷＧＴのゲート容量を充電する。ただし、ＭＰ１１の駆動能力は低く設計されているため、ＰＳＷ１〜ＰＳＷｎがしきい値を超えるまでの時間（時間Ｔ１０に該当）がある程度必要となる。
【０００６】
ＰＳＷ１〜ＰＳＷｎがしきい値を超えると、時間Ｔ１１において、ＶＳＳＭ等に蓄えられていた電荷（ＶＣＣレベルにチャージされた電荷）がＶＳＳに向けて放電する。そして、これに伴い突入電流が発生する。この時間Ｔ１１では、この電荷の放電に伴いＶＳＷＧＴの電位は上がらず、ほぼ一定電位を保つことになる。電荷の放電が完了すると、時間Ｔ１２において、再びＶＳＷＧＴの電位が徐々に上昇する。そして、信号ＶＳＷＭＯ（ＶＳＷＧＴの最遠端電位をモニタするための信号）の電位がシュミットトリガ回路ＳＣＨ１のしきい値を超えると、ＮＡＮＤ回路ＮＤ３を介してＭＰ１２がオンに駆動される。
【０００７】
ＭＰ１２は、ＭＰ１１に比べて駆動能力が高く設計されており、ＭＰ１２のオンによってＶＳＷＧＴの電位が急速に上昇し、ＰＳＷ１〜ＰＳＷｎが強いオン状態に駆動される（時間Ｔ１３に該当）。そして、コンパレータ回路ＣＭＰ１によって、ＶＳＷＭＯの電位が所定の検出電位（例えばＶＣＣに近い電位）を超えると、信号ａｃｋがアサートされ、これによってウェイクアップが完了し、ＢＬＫがアクティブ状態へと遷移する。なお、信号ｒｅｑがネゲートされると、ＭＰ１１，ＭＰ１２がオフに、ＭＮ７がオンに駆動され、ＢＬＫがスリープ状態へと遷移する。
【０００８】
このような電源スイッチコントローラＶＳＷＣでは、ウェイクアップ時間（即ち電源遮断状態から電源復帰状態への遷移時間）を可能な限り短くすることと、この電源復帰に伴い発生する突入電流のピークを可能な限り抑えることが求められる。ただし、この両者は、トレードオフの関係となり、例えば、ウェイクアップ時間を短くするために図１３のＶＳＷＧＴを短時間で急速に充電すると、前述した突入電流のピークが大きくなる。そうすると、例えば、ＶＳＳに接続された他の回路ブロックに大きなノイズが周り込み、誤動作等を誘発する。一方、突入電流のピークを抑えるためにはＶＳＷＧＴの充電速度をある程度制御する必要があるが、そうすると、ウェイクアップ時間が長くなり、モバイル機器等の利便性が低下することになる。
【０００９】
そこで、図１３および図１４では、前述したトレードオフのバランスを保つため、ＭＰ１１とＭＰ１２により２段階に分けてＶＳＷＧＴの充電を行っている。しかしながら、この回路では、例えば、ＰＭＯＳドライブ素子ＩＳ＿ｒｅｆのばらつきに起因して、ウェイクアップ時間および突入電流にばらつきが生じる恐れがある。すなわち、ＩＳ＿ｒｅｆ内のＰＭＯＳトランジスタＭＰ１１において、プロセスばらつきや電源電圧ＶＣＣのばらつき、または温度依存性などが生じると、ウェイクアップ時間が過剰になったり、突入電流が過剰になったりといった事態が生じる。このようなばらつきを加味してシミュレーションでの検討を行った結果、図１４の実線と波線で示すように、ウェイクアップ時間Ｔ１（および突入電流のピーク値）が３〜５倍程度ばらつくことが判明した。なお、通常は、信頼性を重視し、ばらつきが生じても突入電流が規格値を超えないように設計するため（すなわちＭＰ１１の駆動能力を絞り込むため）、ウェイクアップ時間が犠牲になる場合が多い。
【００１０】
このような問題を解決するためには、例えば特許文献１のような技術を利用して、安定したバイアス電流で電源スイッチＰＳＷ１〜ＰＳＷｎを駆動するような方式が考えられる。しかしながら、特許文献１の技術では、始動パルスによってひとたびバイアス回路を起動すると、電源電圧が投入されている間はバイアス回路に定常電流が流れ続ける回路構成であるため、十分な低消費電力化が図れない恐れがある。また、例えば電源スイッチのような負荷容量が大きい負荷回路を駆動した場合に、それを安定状態にするまでの時間（すなわち前述したウェイクアップ時間に該当）を短縮できない恐れがある。さらに、第２バイアス回路の電流は、第１バイアス回路の電流を利用して生成しているため、十分な温度補償特性を得られない恐れがある。
【００１１】
そこで、本発明の目的は、負荷を短時間で安定状態にすることが可能な半導体集積回路装置を提供することにある。また、本発明の他の目的は、バイアス回路を搭載した半導体集積回路装置の低消費電力化を実現することにある。本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明による半導体集積回路装置は、パルス生成回路と、第１回路および第２回路と、第１トランジスタおよび第２トランジスタと、第１スイッチ回路および第２スイッチ回路と、第１プリチャージ回路および第２プリチャージ回路とを有する定電流回路となっている。パルス生成回路は、第１信号が活性化された際に１ショットパルス信号を生成する。第１トランジスタは第１回路でドライブされることで第１電流を出力し、第２トランジスタは第２回路でドライブされることで第２電流を出力する。第１回路は、第１電流が正または負の温度特性を持つように第１トランジスタをドライブし、これとは反対に、第２回路は、第２電流が負または正の温度特性を持つように第２トランジスタをドライブする。そして、この第１電流と第２電流を合算することで定電流出力を得る。第１スイッチ回路および第２スイッチ回路は、それぞれ第１回路および第２回路の電源経路（すなわち電源電圧との間または接地電圧との間）に設けられ、第１信号が非活性化された際にオフとなり第１回路および第２回路の電源を遮断する。第１および第２プリチャージ回路は、それぞれ、パルス生成回路の１ショットパルス信号を受け、そのパルスの期間で第１および第２トランジスタをオーバードライブする。
【００１４】
このような定電流回路を用いることで、温度等に依存せずにばらつきが小さい定電流を生成することが可能となる。また、このような定電流回路で負荷を駆動する際には、当該負荷を短時間で安定状態にすることが可能となる。すなわち、第１および第２プリチャージ回路により負荷容量の初期充電を行うことで、負荷を定電流により安定して駆動できる状態を短時間で作り出すことができる。さらに、負荷を駆動する必要がない場合には、第１および第２スイッチ回路により低消費電力化を図ることが可能となる。
【００１５】
ここで、第１回路としては、例えば、２個のＰＭＩＳトランジスタからなるカレントミラー回路と、２個のＮＭＩＳトランジスタからなるカレントミラー回路を２段接続し、一方のＮＭＩＳトランジスタのソースに電流値設定用の第１抵抗を加えたような構成が挙げられる。この場合、抵抗に温度依存性がないものとすると、電源電圧やプロセス依存性が小さく、正の温度特性を備えた電流を生成することができ、この電流で第１トランジスタを駆動することで第１電流も正の温度特性を備えたものとなる。一方、第２回路としては、例えば、複数のダイオード接続のＰＭＩＳトランジスタを直列接続し、これによって得られるしきい値に基づく電位で第２トランジスタを駆動するような構成が挙げられる。この場合は、しきい値の負の温度特性に伴い第２電流も負の温度特性を備える。このように、それぞれ独立した回路構成で正または負の温度特性を備えた電流を生成することで、温度依存性を備えない定電流を高精度で生成することが可能となる。
【００１６】
また、本発明による半導体集積回路装置は、電源スイッチによって電源遮断が可能な回路ブロックを含み、この電源スイッチを、第３トランジスタと前述したような定電流回路で並列にドライブする構成となっている。ここで、電源スイッチをオフからオンに遷移させる過程では、まず、電源スイッチに大きな突入電流が流れるのを防止するため定電流回路による抑制を加えながらドライブし、電源スイッチがある程度オンとなった段階で第３トランジスタによるドライブを開始する。この際に前述したような定電流回路の第１および第２プリチャージ回路を用いることで、大きな容量を備えた電源スイッチがしきい値を超えるまでの時間を短くできる。また、これに加えて定電流回路の電流ばらつきが小さいことから、第３トランジスタによるドライブが開始されるまでの期間において、突入電流値とその期間の長さのばらつきが小さく、かつその期間の平均値も短くすることができる。さらに、電源スイッチがオフの間や十分にオンとなった後は、前述した第１および第２スイッチ回路で定電流回路の動作を停止することで、消費電力の低減が実現可能となる。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、負荷を短時間で安定状態にすることが可能な半導体集積回路装置を実現できる。また、半導体集積回路装置の消費電力が低減できる。
【発明を実施するための最良の形態】
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１９】
また、以下の実施の形態においては、ｐチャネル型のＭＩＳ（Metal Insulator Semiconductor）トランジスタ（ＰＭＩＳトランジスタ）の一例としてＰＭＯＳ（P-Metal Oxide Semiconductor）トランジスタを用い、ｎチャネル型のＭＩＳトランジスタ（ＮＭＩＳトランジスタ）の一例としてＮＭＯＳトランジスタを用いることとする。以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置において、その構成の一例を示すブロック図である。図１に示す半導体集積回路装置は、イネーブル信号ＥＮを受けて定電流Ｉの出力を開始する定電流回路ＩＳとなっている。定電流回路ＩＳは、スタートアップ回路ＳＴ−ＵＰと、電流バイアス回路ＩＢＩＡＳと、温度補正回路Ｔ−ＣＰＳと、スイッチ回路ＳＷ１，ＳＷ２と、プリチャージ回路ＰＣ１，ＰＣ２と、出力トランジスタ（ここではＰＭＯＳトランジスタ）ＭＰ１，ＭＰ２などから構成される。ＭＰ１およびＭＰ２は、ソースが電源電圧ＶＣＣに、ドレインが共通に接続されている。
【００２１】
スタートアップ回路ＳＴ−ＵＰは、イネーブル信号ＥＮが活性化された際に、１ショットパルス信号を出力する。電流バイアス回路ＩＢＩＡＳは、ＳＴ−ＵＰからの出力信号やイネーブル信号ＥＮの活性化を受けて起動し、ＭＰ１が電流Ｉ１を出力するようにＭＰ１の制御入力ノード（ゲート）をドライブする。温度補正回路Ｔ−ＣＰＳは、イネーブル信号ＥＮの活性化を受けて起動し、ＭＰ２が電流Ｉ２を出力するようにＭＰ２の制御入力ノード（ゲート）をドライブする。スイッチ回路ＳＷ１は、ＩＢＩＡＳの電源経路（すなわち、ＩＢＩＡＳと電源電圧との間または接地電圧との間）に設けられる。ここでは、ＩＢＩＡＳと接地電圧ＶＳＳの間に設けられたＮＭＯＳトランジスタＭＮ１となっており、イネーブル信号ＥＮの非活性化を受けて、ＩＢＩＡＳとＶＳＳの接続を切り離す。同様に、スイッチ回路ＳＷ２は、Ｔ−ＣＰＳの電源経路に設けられる。ここでは、Ｔ−ＣＰＳとＶＳＳの間に設けられたＮＭＯＳトランジスタＭＮ２となっており、イネーブル信号ＥＮの非活性化を受けて、Ｔ−ＣＰＳとＶＳＳの接続を切り離す。
【００２２】
プリチャージ回路ＰＣ１は、ＭＰ１のゲートに接続される。ここでは、ＭＰ１のゲートとＶＳＳの間に設けられたＮＭＯＳトランジスタＭＮ３となっており、ＳＴ−ＵＰからの１ショットパルス信号のパルス幅に基づいてＭＰ１のゲートをＶＳＳに駆動する。すなわち、ＳＴ−ＵＰによって定められる時間、ＭＰ１をオーバードライブし、ＭＰ１の出力ノード（ドレイン）における負荷容量をプリチャージする。同様に、プリチャージ回路ＰＣ２は、ＭＰ２のゲートに接続される。ここでは、ＭＰ２のゲートとＶＳＳの間に設けられたＮＭＯＳトランジスタＭＮ４となっており、ＳＴ−ＵＰからの１ショットパルス信号のパルス幅に基づいてＭＰ２のゲートをＶＳＳに駆動する。すなわち、ＳＴ−ＵＰによって定められる時間、ＭＰ２をオーバードライブし、ＭＰ２の出力ノード（ドレイン）における負荷容量をプリチャージする。
【００２３】
図２は、図１における電流バイアス回路と温度補正回路の基本概念を示す概念図である。図２では、電流Ｉ１を生成するメイン電流バイアス回路ＩＢＩＡＳｍと、電流Ｉ２を生成するサブ電流バイアス回路ＩＢＩＡＳｓを合算（ＡＤＤ）することで電流Ｉを生成している。ＩＢＩＡＳｍは、温度の上昇と共に電流Ｉが増加する正の温度特性か、または、温度の上昇と共に電流Ｉが減少する負の温度特性を備えている。一方、ＩＢＩＡＳｓは、ＩＢＩＡＳｍが正の温度特性の場合には、負の温度特性を備えたものとし、ＩＢＩＡＳｍが負の温度特性の場合には、正の温度特性を備えたものとする。そうすると、合算した電流Ｉ（＝Ｉ１＋Ｉ２）を、温度に依存しない定電流とすることができる。
【００２４】
このＩＢＩＡＳｍは、図１でのＩＢＩＡＳおよびＭＰ１に該当し、ＩＢＩＡＳｓは、図１でのＴ−ＣＰＳおよびＭＰ２に該当する。各電流の大きさは、例えば、ＩＢＩＡＳｍからの電流Ｉ１をＩＢＩＡＳｓからの電流Ｉ２よりも大きく設計するとよい。すなわち、まずＩＢＩＡＳｍを設計し、この出力電流Ｉ１の温度依存性勾配を電流Ｉ２の温度依存性勾配で打ち消せるようにＩＢＩＡＳｓを設計する。ここで、ＩＢＩＡＳｓは、前述した特許文献１のようにＩＢＩＡＳｍの電流を利用せずに、ＩＢＩＡＳｍから完全に独立した回路とし、ＩＢＩＡＳｓ単独で温度依存性勾配を決定できるようにする。これによって、温度依存性がない定電流を容易にまたは高精度に設計可能となる。
【００２５】
以上、図１のような定電流回路を用いることで、例えば、次のような効果が得られる。第１に、スタートアップ回路ＳＴ−ＵＰにより、電流バイアス回路ＩＢＩＡＳを起動すると共に、プリチャージ回路ＰＣ１，ＰＣ２を介して出力トランジスタＭＰ１，ＭＰ２のオーバードライブも行っているため、負荷を短時間で安定状態にすることが可能となる。すなわち、例えば大きい負荷容量を備えたトランジスタを安定したバイアス状態で駆動したい場合などでは、その初期段階として当該トランジスタのしきい値を超えさせるまでに時間を要してしまう。図１の構成を用いると、この時間を短縮可能となり、負荷が安定状態となるまでの時間も短縮できる。また、定電流回路が温度依存性を持つ場合、電流Ｉのばらつきに伴い結果的に負荷を安定状態にするまでの時間が増大してしまう。図１の構成を用いると、このようなばらつきを抑制でき、常に一定の短い時間で負荷を安定状態にすることができる。
【００２６】
第２に、イネーブル信号ＥＮによりスイッチ回路ＳＷ１，ＳＷ２をオフに駆動することで、電流バイアス回路ＩＢＩＡＳおよび温度補正回路Ｔ−ＣＰＳの消費電力を低減でき、定電流回路ＩＳを動作させる必要がない場合に低消費電力化が図れる。すなわち、通常、バイアス回路（定電流回路）は、安定状態となるまでに時間を要することなどから常時オンさせて使用する場合が多い。しかしながら、図１の構成を用いると、必要がない場合にＩＢＩＡＳやＴ−ＣＰＳの動作を停止しても、その後の復帰時間（すなわち定電流回路ＩＳを起動してから負荷を安定状態にするまでの時間）を短縮できることから、特に問題は生じない。
【００２７】
図３は、図１の半導体集積回路装置において、その詳細な構成の一例を示す回路図である。図３において、セットアップ回路ＳＴ−ＵＰは、例えば、１ショットパルス生成回路ＰＧと、その出力ノードＮａにゲートが接続され、電源電圧ＶＣＣにソースが接続されたＰＭＯＳトランジスタＭＰ７から構成される。ＰＧは、イネーブル信号ＥＮと、ＥＮを奇数段（ここでは５段）のインバータ回路で遅延させた信号とをＮＡＮＤ演算する回路となっており、これらのインバータ回路の段数によって１ショットパルスのパルス幅が定められる。
【００２８】
電流バイアス回路ＩＢＩＡＳは、ＮＭＯＳトランジスタＭＮ５，ＭＮ６からなるカレントミラー回路の上にＰＭＯＳトランジスタＭＰ３，ＭＰ４からなるカレントミラー回路を積み重ねた２段構成のカレントミラー回路と、電流値設定用の抵抗Ｒ１とを備えたものとなっている。ＭＰ３，ＭＰ４のソースは電源電圧ＶＣＣに接続され、ＭＰ３，ＭＰ４のゲートは共通に接続され、ＭＰ３のドレインはＭＮ５のドレインに接続され、ＭＰ４のドレインはＭＮ６のドレインとＭＰ４のゲートに接続される。また、ＭＮ５のドレインはＭＰ３のドレインとＭＮ５のゲートに接続され、ＭＮ５のゲートはＭＮ６のゲートと共通に接続され、ＭＮ５のソースは共通ノードＮｃに接続され、ＭＮ６のドレインはＭＰ４のドレインに接続され、ＭＮ６のソースは抵抗Ｒ１を介してＮｃに接続される。
【００２９】
このようなＩＢＩＡＳに対し、ＳＴ−ＵＰ内のＭＰ７のドレイン出力がＭＰ３およびＭＮ５のドレインに入力され、イネーブル信号ＥＮをゲート入力、電源電圧ＶＣＣをソース入力とするＰＭＯＳトランジスタＭＰ８のドレイン出力が、ＭＰ３，ＭＰ４のゲートに入力される。一方、ＭＰ４およびＭＮ６のドレイン出力となるノードＮｂは、出力トランジスタ（ＰＭＯＳトランジスタ）ＭＰ１のゲートに接続される。更に、共通ノードＮｃと接地電圧ＶＳＳの間には、スイッチ回路ＳＷ２となるＮＭＯＳトランジスタＭＮ２が設けられ、ＭＮ２は、ソースがＶＳＳに、ドレインがＮｃに、ゲートがＥＮに接続される。
【００３０】
温度補正回路Ｔ−ＣＰＳは、例えば、それぞれダイオード接続されたＰＭＯＳトランジスタＭＰ５およびＭＰ６と、抵抗Ｒ２とがそれぞれ直接に接続された回路となっている。すなわち、ＭＰ５のソースは電源電圧ＶＣＣに接続され、ＭＰ５のゲートとドレインは共通に接続され、ＭＰ６のソースはＭＰ５のゲートおよびドレインに接続され、ＭＰ６のゲートとドレインは共通に接続されると共に抵抗Ｒ２の一端に接続される。そして、ＭＰ６のドレイン出力が、出力トランジスタ（ＰＭＯＳトランジスタ）ＭＰ２のゲートに入力される。また、抵抗Ｒ２の他端と接地電圧ＶＳＳの間には、スイッチ回路ＳＷ１となるＮＭＯＳトランジスタＭＮ１が設けられ、ＭＮ１は、ソースがＶＳＳに、ドレインがＲ２に、ゲートがＥＮに接続される。
【００３１】
一方、出力トランジスタＭＰ１のゲートには、プリチャージ回路ＰＣ１となるＮＭＯＳトランジスタＭＮ３が接続され、出力トランジスタＭＰ２のゲートには、プリチャージ回路ＰＣ２となるＮＭＯＳトランジスタＭＮ４が接続される。ＭＮ３は、ソースがＶＳＳに、ドレインがＭＰ１のゲートに接続され、ゲートには、１ショットパルス生成回路ＰＧの出力をインバータ回路ＩＶ１によって反転した信号が入力される。ＭＮ４も同様に、ソースがＶＳＳに、ドレインがＭＰ２のゲートに接続され、ゲートには、ＰＧの出力をＩＶ１によって反転した信号が入力される。さらに、ＭＰ１およびＭＰ２のゲートには、ＭＰ１のゲートをドレイン、電源電圧ＶＣＣをソースとするＭＰ９と、ＭＰ２のゲートをドレイン、電源電圧ＶＣＣをソースとするＭＰ１０が設けられ、ＭＰ９，ＭＰ１０のゲートは、イネーブル信号ＥＮに接続される。これによって、ＥＮが非活性状態の際にはＭＰ１，ＭＰ２がオフとなる。
【００３２】
つぎに、図３の半導体集積回路装置の動作について説明する。図４は、図３の半導体集積回路装置において、その一部の回路を抽出したものであり、（ａ）は電流バイアス回路周りの回路図、（ｂ）は温度補正回路周りの回路図である。図４（ａ）に示すように、電流バイアス回路ＩＢＩＡＳにおけるＭＮ５のゲート−ソース間電圧をＶｇｓ１とし、ＭＮ６のゲート−ソース間電圧をＶｇｓ２とし、ＭＮ５およびＭＮ６のソース−ドレイン間電流をそれぞれＩａおよびＩｂとおくと、式（１）の関係が成り立つ。
【００３３】
Ｖｇｓ１＝Ｖｇｓ２＋Ｉｂ×Ｒ１      （１）
そして、ＭＮ６の素子サイズ（Ｗ／Ｌ）をＭＮ５の素子サイズのＮ倍とし、ＭＮ５，ＭＮ６は、式（２）に基づく飽和領域で動作することを考慮すると、式（２）の関係式を式（１）に代入することで、式（３）が得られる。
【００３４】
Ｉｄｓ＝μ×Ｃｏｘ／２×（Ｗ／Ｌ）×（Ｖｇｓ−Ｖｔｈ）２      （２）
【００３５】
【数１】
2008103943.tif 000003
ここで、ＭＰ３とＭＰ４の素子サイズ（Ｗ／Ｌ）が同一と仮定すると、Ｉａ＝Ｉｂであることを要求する。したがって、Ｉｂは、式（４）で与えられる。
【００３６】
【数２】
2008103943.tif 000004
式（４）において、移動度μは温度に反比例するため、Ｉｂは温度に比例し、正の温度特性を持つ。したがって、Ｉｂを出力トランジスタＭＰ１によってミラーリングした電流Ｉ１も、正の温度特性を持つことになる。
【００３７】
一方、図４（ｂ）において、出力トランジスタＭＰ２のゲート−ソース間電圧をＶｇｓ３とし、ＭＰ２が定常状態として飽和領域で動作する場合、ＭＰ２のソース−ドレイン間電流Ｉ２は、前述した式（２）に基づき式（５）で与えられる。
【００３８】
Ｉ２＝μ×Ｃｏｘ／２×（Ｗ／Ｌ）×（Ｖｇｓ３−Ｖｔｈ）２      （５）
ここで、Ｖｇｓ３は、温度補正回路Ｔ−ＣＰＳ内のダイオード接続からなるＭＰ５，ＭＰ６によって、Ｖｇｓ３＝２Ｖｔｈとなる。したがって、これを式（５）に代入すると、式（６）が得られる。
【００３９】
Ｉ２＝μ×Ｃｏｘ／２×（Ｗ／Ｌ）×（Ｖｔｈ）２      （６）
式（６）において、移動度μは温度に反比例し、また、しきい値Ｖｔｈは、温度の上昇に伴い小さくなることから、Ｉ２は温度に反比例し、負の温度特性を持つことになる。したがって、前述したＩ１の正の温度特性をＩ２の負の温度特性で打ち消せるように、ＭＰ２の素子サイズ（Ｗ／Ｌ）などを調整することで、図１および図２のようにＩ１とＩ２を合算した電流Ｉは温度依存性を持たない定電流とすることができる。また、電流Ｉ１は、図４（ａ）のような回路構成により生成することで、電源電圧ＶＣＣやプロセスの変動にも殆ど依存せず、この電流Ｉ１をメインとする電流Ｉも、電源電圧ＶＣＣやプロセスの変動に殆ど依存しない定電流とすることができる。
【００４０】
なお、ここでは、電流バイアス回路ＩＢＩＡＳよる電流Ｉ１を正の温度特性を持つものとしたが、式（４）におけるＩｂは抵抗Ｒ１の材質等によっては負の温度特性を持つこともあり、これに伴いＩ１が負の温度特性を持つことがある。この場合には、温度補正回路Ｔ−ＣＰＳを一般的に知られている正の温度特性を持つ回路で形成すればよい。
【００４１】
図５は、図３のスタートアップ回路関連の動作例を説明する波形図である。図５では、図３におけるイネーブル信号ＥＮと、１ショットパルス生成回路ＰＧの出力ノードＮａと、電流バイアス回路ＩＢＩＡＳの出力ノードＮｂと、出力トランジスタＭＰ１，ＭＰ２からの出力電流Ｉが示されている。ＥＮが‘Ｌ’レベル（非活性化レベル）から‘Ｈ’レベル（活性化レベル）に遷移すると、ＩＢＩＡＳのスイッチ回路ＳＷ２（ＭＮ２）および温度補正回路Ｔ−ＣＰＳのスイッチ回路ＳＷ１（ＭＮ１）がオンすることでこれらが動作可能状態になると共に、ＰＧによって、‘Ｌ’レベルの１ショットパルス信号が出力される。この１ショットパルス信号を受け、ＭＰ７を介してそのドレインノードが電源電圧ＶＣＣに駆動され、ＭＮ３を介してそのドレインノードＮｂが接地電圧ＶＳＳに駆動される。これに伴い瞬時に、ＩＢＩＡＳが正常に動作できるバイアス点にバイアスされ、所定の電流を流せる起動状態となる。また、Ｔ−ＣＰＳは、ＥＮの‘Ｈ’レベルへの遷移に伴い起動状態となる。
【００４２】
一方、この１ショットパルス信号が‘Ｌ’レベルの期間は、ＭＮ３，ＭＮ４（すなわちプリチャージ回路ＰＣ１，ＰＣ２）のオンにより出力トランジスタＭＰ１，ＭＰ２がオーバードライブされ、比較的大きな電流Ｉが出力される。これによって、ＭＰ１，ＭＰ２のドレインに大きな負荷容量を備えた負荷回路が接続された場合でも、当該負荷回路を早期に起動状態に遷移させることが可能となる。
【００４３】
その後、１ショットパルス信号が‘Ｌ’レベルから‘Ｈ’レベルに遷移すると、ＭＮ３，ＭＮ４によるオーバードライブが停止し、これに伴いＩＢＩＡＳの出力ノードＮｂも、ＶＣＣとＶＳＳの間の所定のレベルとなり、ＩＢＩＡＳおよびＴ−ＣＰＳの特性で定められる安定した定電流Ｉが出力される。これによって、負荷回路も安定状態で駆動される。なお、図５では、比較対象として、スタートアップ回路ＳＴ−ＵＰを備えない場合の波形例を破線で示しているが、この場合、ＳＴ−ＵＰを備える場合と比較して、安定した定電流Ｉを出力できるようになるまで例えば数百ｎｓ程度遅れることがある。
【００４４】
以上、本実施の形態１の半導体集積回路装置を用いることで、ばらつきが小さい定電流を高速に生成することが可能となる。また、この定電流の高速生成に加えて、前述したプリチャージ回路の機能により、定電流で負荷容量が大きい負荷回路を駆動する場合でも、それを短時間で安定状態にすることが可能となる。さらに、前述したスイッチ回路の機能によって、定電流を生成する必要がない場合での低消費電力化を実現できる。
【００４５】
なお、ここでは、図１の出力トランジスタとして電流ソース用のＰＭＯＳトランジスタＭＰ１，ＭＰ２を用いたが、場合によっては、電流シンク用のＮＭＯＳトランジスタを用いることも可能である。この場合だと、例えば、プリチャージ回路ＰＣ１，ＰＣ２やスイッチ回路ＳＷ１，ＳＷ２を、ソースを電源電圧ＶＣＣとするＰＭＯＳトランジスタで構成すればよい。また、この場合、図３においては、例えば、電流バイアス回路ＩＢＩＡＳ内の抵抗Ｒ１をＰＭＯＳトランジスタのソース側に設置し、温度補正回路Ｔ−ＣＰＳ内をＮＭＯＳトランジスタのダイオード接続で構成し、その他の各素子も適宜極性等が合うように移動および変更すればよい。
【００４６】
（実施の形態２）
本実施の形態２では、実施の形態１で説明した定電流回路ＩＳを内部電源遮断の制御に適用した場合について説明する。図６は、本発明の実施の形態２による半導体集積回路装置において、その構成の一例を示すブロック図である。図６に示す半導体集積回路装置（半導体チップＣＰ）は、複数の回路ブロックＢＬＫ１〜ＢＬＫ３，ＢＬＫ＿ｃｍ，ＢＬＫ＿ａｇと、複数系統の電源電圧ＶＤＤ，ＶＣＣＡと、複数系統の接地電圧ＶＳＳＭ１〜ＶＳＳＭ３，ＶＳＳ，ＶＳＳＡと、各回路ブロックの電源遮断を制御する各種電源遮断回路を含んだものとなっている。
【００４７】
電源遮断回路には、複数の電源スイッチＰＳＷ＿ＢＫ１〜ＰＳＷ＿ＢＫ３と、複数の電源スイッチコントローラＶＳＷＣ１〜ＶＳＷＣ３と、システムコントローラＳＹＳＣなどが含まれている。ＰＳＷ＿ＢＫ１〜ＰＳＷ＿ＢＫ３は、例えば、厚膜のＭＯＳトランジスタや薄膜のＭＯＳトランジスタなどであるが、ゲートリーク電流低減の観点からは、厚膜のＭＯＳトランジスタを用いた方が望ましい。
【００４８】
ＢＬＫ１はＶＤＤとＶＳＳＭ１で動作し、ＢＬＫ２はＶＤＤとＶＳＳＭ２で動作し、ＢＬＫ３はＶＤＤとＶＳＳＭ３で動作する。ＢＬＫ１〜ＢＬＫ３は、例えば、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、ＲＡＭ（Random Access Memory）、その他の特定用途ＩＰ（Intellectual Property）などであり、互いにデータ信号などの送受信を行う。また、ＢＬＫ＿ｃｍは、ＶＤＤとＶＳＳで動作し、例えば各回路ブロックで共通に使用されるクロック系の回路やＲＡＭなどである。ＢＬＫ＿ａｇは、ＶＣＣＡとＶＳＳＡで動作し、例えば、ＡＤＣ（Analog Digital Converter）等のアナログ回路である。このようなクロック系の回路やアナログ回路などは、通常、常時電源投入状態で使用される。
【００４９】
ＰＳＷ＿ＢＫ１はＶＳＳＭ１とＶＳＳの間に設けられ、ＰＳＷ＿ＢＫ２はＶＳＳＭ２とＶＳＳの間に設けられ、ＰＳＷ＿ＢＫ３はＶＳＳＭ３とＶＳＳの間に設けられる。このＰＳＷ＿ＢＫ１〜ＰＳＷ＿ＢＫ３のオン／オフを個別に制御することで、ＢＬＫ１〜ＢＬＫ３が使用されない期間で個別に電源遮断状態（スリープ状態）に遷移させることができる。ＰＳＷ＿ＢＫ１のオン／オフはＶＳＷＣ１によって制御され、ＰＳＷ＿ＢＫ２のオン／オフはＶＳＷＣ２によって制御され、ＰＳＷ＿ＢＫ３のオン／オフはＶＳＷＣ３によって制御される。ＳＹＳＣは、例えばＢＬＫ１をスリープ状態から復帰させたい場合にＶＳＷＣ１に対して信号ｒｅｑを送信し、ＢＬＫ１の電源復帰が完了しアクティブ状態となった場合にＶＳＷＣ１から信号ａｃｋを受信する。同様にして、ＳＹＳＣは、ＢＬＫ２を復帰させたい場合にはＶＳＷＣ２に対して信号ｒｅｑを送信し、ＢＬＫ３を復帰させたい場合にはＶＳＷＣ３に対して信号ｒｅｑを送信し、完了後には信号ａｃｋを受信する。
【００５０】
図７は、図６の半導体集積回路装置のレイアウト構成の一例を示す概略図である。図７では、半導体チップＣＰ内に、前述したような各回路ブロックＢＬＫ１〜ＢＬＫ３，ＢＬＫ＿ｃｍ，ＢＬＫ＿ａｇと、電源スイッチコントローラＶＳＷＣ１〜ＶＳＷＣ３などが配置されている。回路ブロックＢＬＫ１〜ＢＬＫ３のそれぞれの両脇には、前述したような電源スイッチＰＳＷ＿ＢＫの領域が備わっている。なお、図６では、記載を省略して、各回路ブロック（例えばＢＬＫ１）に対して１個の電源スイッチ（例えばＰＳＷ＿ＢＫ１）を設けているが、実際には、１個ではなく複数の電源スイッチが並列に設けられ、この複数の電源スイッチが図７の電源スイッチの領域に配置される。
【００５１】
図８は、図６の半導体集積回路装置において、その電源スイッチコントローラの構成例を示す回路図である。図８に示す電源スイッチコントローラＶＳＷＣは、出力トランジスタ（ＰＭＯＳトランジスタ）ＭＰ１２と、ＮＭＯＳトランジスタＭＮ７と、シュミットトリガ回路ＳＣＨ１と、コンパレータ回路ＣＭＰ１と、ＡＮＤ回路ＡＤ１と、ＮＡＮＤ回路ＮＤ２と、インバータ回路ＩＶ２，ＩＶ３と、定電流回路ＩＳなどを備えている。定電流回路ＩＳは、実施の形態１で述べた図１や図３のような回路である。そして、ＶＳＷＣの出力となる信号（信号ノード）ＶＳＷＧＴによって、複数の電源スイッチ（ＮＭＯＳトランジスタ）ＰＳＷ１〜ＰＳＷｎ（例えば、図６のＰＳＷ＿ＢＫ１に該当）が制御され、回路ブロックＢＬＫ（例えば図６のＢＬＫ１に該当）のスリープ状態やアクティブ状態が制御される。
【００５２】
定電流回路ＩＳにはＡＮＤ回路ＡＤ１の出力が入力され、ＩＳの出力はＶＳＷＧＴに接続される。ＡＤ１は、一方の入力が信号ｒｅｑであり、他方の入力が信号ａｃｋをＩＶ２で反転した信号となっている。ＭＰ１２は、ソースが電源電圧ＶＣＣに、ドレインがＶＳＷＧＴに、ゲートがＮＤ２の出力に接続される。ＭＮ７は、ソースが接地電圧ＶＳＳに、ドレインがＶＳＷＧＴに接続され、ゲートには信号ｒｅｑをＩＶ３で反転した信号が入力される。ＮＤ２は、一方の入力が信号ｒｅｑであり、他方の入力がシュミットトリガ回路ＳＣＨ１の出力となっている。ＳＣＨ１には、ＶＳＷＧＴの最遠端電位をモニタするための帰還信号である信号ＶＳＷＭＯが入力される。また、ＶＳＷＭＯは、一端に所定の検出電位が入力されたコンパレータ回路ＣＭＰ１の他端にも入力され、ＣＭＰ１によって信号ａｃｋが出力される。
【００５３】
このような構成において、まず、回路ブロックＢＬＫの初期状態をスリープ状態とすると、ｒｅｑおよびａｃｋ共に‘Ｌ’レベルであり、ＭＮ７がオン、ＭＰ１２がオフとなっている。そして、定電流回路ＩＳにおいては、ｒｅｑの‘Ｌ’レベルに伴い図１および図３のイネーブル信号ＥＮに‘Ｌ’レベルが入力され、スイッチ回路ＳＷ１，ＳＷ２の機能により電流バイアス回路ＩＢＩＡＳおよび温度補正回路Ｔ−ＣＰＳの動作が停止している。したがって、電源スイッチＰＳＷ１〜ＰＳＷｎのオフに伴い回路ブロックＢＬＫの消費電力を削減していることに加え、定電流回路ＩＳの消費電力も削減している。
【００５４】
次いで、ＢＬＫをスリープ状態からアクティブ状態に遷移させるため、ｒｅｑを‘Ｌ’レベルから‘Ｈ’レベルに遷移させると、ＭＮ７がオフとなり、ＭＰ１２もＳＣＨ１の‘Ｌ’レベル出力に伴いオフを維持する。そして、定電流回路ＩＳが図１および図３で述べたような動作を開始する。すなわち、ＩＢＩＡＳおよびＴ−ＣＰＳが高速に起動され、その初期段階でプリチャージ回路ＰＣ１，ＰＣ２に伴う比較的大きな電流ＩがＶＳＷＧＴに出力される。これにより、ＰＳＷ１〜ＰＳＷｎの大きなゲート容量が急速に充電され、ＰＳＷ１〜ＰＳＷｎは短時間でしきい値を超えた状態となる。つまり、前述した図１４で説明すると、時間Ｔ１０を短縮することができる。その後は、ＰＣ１，ＰＣ２の停止に伴い安定した定電流Ｉが出力され、ＰＳＷ１〜ＰＳＷｎでの突入電流を抑制しながら、ＶＳＳＭの電荷がＶＳＳに向けて放電される。
【００５５】
このＶＳＳＭの電荷の放電後、ＶＳＷＧＴの電位が上昇し、ＶＳＷＭＯの電位がＳＣＨ１のしきい値を超えると、ＮＤ２の出力が‘Ｌ’レベルに遷移し、定電流回路ＩＳ内の出力トランジスタよりも十分に大きい駆動能力を備えたＭＰ１２がオンとなる。これによって、ＶＳＷＧＴがほぼＶＣＣレベルに駆動され、ＰＳＷ１〜ＰＳＷｎが強いオン状態となる。また、ＶＳＷＧＴ（ＶＳＷＭＯ）がほぼＶＣＣレベルになると、ＣＭＰ１が‘Ｈ’レベルを出力し、ａｃｋがアサートされることでＢＬＫがアクティブ状態となる。そうすると、ＡＤ１の出力が‘Ｌ’レベルとなり、ＩＳ内のＩＢＩＡＳおよびＴ−ＣＰＳがスイッチ回路ＳＷ１，ＳＷ２により動作を停止し、出力トランジスタＭＰ１，ＭＰ２がオフに駆動される。このように、アクティブ状態となった際にもＩＳの動作を停止することで、より低消費電力化が図れる。
【００５６】
また、スリープ状態からアクティブ状態に遷移させる際、前述したように定電流回路ＩＳのばらつきが小さいため、短時間で安定的にアクティブ状態へ遷移させることが可能となる。すなわち、前述した図１４で説明すると、実線と破線のばらつきを小さくでき、突入電流のピーク値を常に一定のレベルに保ちつつ、ウェイクアップ時間を常に一定の短い時間とすることができる。
【００５７】
以上、本実施の形態２の半導体集積回路装置を用いることで、内部電源遮断された回路ブロックを、突入電流を抑制しながら短時間で電源復帰させることが可能になる。また、内部電源遮断時に、当該回路ブロックに加えて定電流回路での消費電力も削減できる。さらに、当該回路ブロックが完全に電源復帰した後においても、定電流回路での消費電力を削減できる。このようなことから、半導体集積回路装置の低消費電力化が可能となる。
【００５８】
（実施の形態３）
本実施の形態３では、実施の形態１で説明した定電流回路ＩＳをＩ／Ｏ回路の制御に適用した場合について説明する。図９は、本発明の実施の形態３による半導体集積回路装置において、その構成の一例を示す回路図である。本実施の形態３の半導体集積回路装置は、図９に示すような小振幅信号を生成するのに適したＩ／Ｏ回路ＩＯ１を含み、ＰＭＯＳトランジスタＭＰ２２と、ＮＭＯＳトランジスタＭＮ２２と、カレントミラー回路ＭＬｐ，ＭＬｎと、定電流回路ＩＳ１，ＩＳ２などによって構成される。
【００５９】
カレントミラー回路ＭＬｐは、ソースが電源電圧ＶＣＣに、ゲートが共通に接続された２個のＰＭＯＳトランジスタＭＰ２０，ＭＰ２１で構成され、ＭＰ２０のドレインに接続された定電流回路ＩＳ２の電流をコピーし、ＭＰ２１のドレインからＭＰ２２のソースに供給する。カレントミラー回路ＭＬｎは、ソースが電源電圧ＶＳＳに、ゲートが共通に接続された２個のＮＭＯＳトランジスタＭＮ２０，ＭＮ２１で構成され、ＭＮ２０のドレインに接続された定電流回路ＩＳ１の電流をコピーし、ＭＮ２１のドレインからＭＮ２２のソースに供給する。
【００６０】
ＭＰ２２はソースがＭＬｐに、ゲートが入力信号（信号入力ノード）Ｖｉｎに接続され、ＭＮ２２はソースがＭＬｎに、ゲートがＶｉｎに接続され、ＭＰ２２とＭＮ２２のドレインが信号出力ノードとして共通に接続されている。定電流回路ＩＳ１，ＩＳ２は、図１や図３に示したような回路となっている。ＩＳ２に関しては、例えば、図１や図３におけるＰＭＯＳトランジスタＭＰ１，ＭＰ２からの出力電流ＩをＮＭＯＳトランジスタからなるカレントミラー回路でコピーして適用する。
【００６１】
このような構成において、Ｖｉｎに‘Ｈ’レベルの信号が入力されると、ＩＳ１に基づく電流Ｉが負荷抵抗Ｒ２０に流れ、‘Ｌ’レベルの信号が入力されると、ＩＳ２に基づく電流Ｉが負荷抵抗Ｒ２０に流れる。これによって、負荷抵抗Ｒ２０には、「ＶＣＣ／２」を基準に振幅「Ｉ×Ｒ２０」の信号が伝送される。
【００６２】
図１０は、本発明の実施の形態３による半導体集積回路装置において、その他の構成の一例を示す回路図である。本実施の形態３の半導体集積回路装置は、図１０に示すようなスルーレートコントロール機能を備えたＩ／Ｏ回路ＩＯ２を含み、ＰＭＯＳトランジスタＭＰ２３，ＭＰ２４と、ＮＭＯＳトランジスタＭＮ２３，ＭＮ２４と、定電流回路ＩＳ１，ＩＳ２と、容量Ｃ１，Ｃ２などによって構成される。ＭＰ２３は、ソースが電源電圧ＶＣＣに、ゲートが入力信号（信号入力ノード）Ｖｉｎ１に、ドレインが定電流回路ＩＳ２とＭＰ２４のゲートに接続される。ＭＮ２３は、ソースが接地電圧ＶＳＳに、ゲートが入力信号（信号入力ノード）Ｖｉｎ２に、ドレインが定電流回路ＩＳ１とＭＮ２４のゲートに接続される。
【００６３】
ＭＰ２４は、ソースがＶＣＣに、ゲートがＩＳ２等に接続され、ＭＮ２４は、ソースがＶＳＳに、ゲートがＩＳ１等に接続され、ＭＰ２４とＭＮ２４のドレインは信号出力ノードＶｏｕｔに共通に接続されている。容量Ｃ１は、ＭＰ２４のゲート−ドレイン間に接続され、容量Ｃ２は、ＭＮ２４のゲート−ドレイン間に接続される。定電流回路ＩＳ１，ＩＳ２は、図１や図３に示したような回路となっている。ＩＳ２に関しては、例えば、図１や図３におけるＰＭＯＳトランジスタＭＰ１，ＭＰ２からの出力電流ＩをＮＭＯＳトランジスタからなるカレントミラー回路でコピーして適用する。
【００６４】
このような構成において、Ｖｉｎ１およびＶｉｎ２に‘Ｈ’レベルの信号が入力されると、ＭＰ２４のゲート電荷がＩＳ２の出力抵抗Ｒと容量Ｃ１による遅延時間（Ｔ＝Ｃ１×Ｒ）を伴いながら放電され、ＭＮ２４のゲート電荷がＭＮ２３によって放電される。したがって、ＭＰ２４を介し、遅延時間（Ｔ＝Ｃ１×Ｒ）でスルーレートが制御された‘Ｈ’レベル信号がＶｏｕｔに出力される。一方、Ｖｉｎ１およびＶｉｎ２に‘Ｌ’レベルの信号が入力されると、ＭＰ２４のゲート電荷がＭＰ２３によって充電され、ＭＮ２４のゲート電荷がＩＳ１の出力抵抗Ｒと容量Ｃ２による遅延時間（Ｔ＝Ｃ２×Ｒ）を伴いながら充電される。したがって、ＭＮ２４を介し、遅延時間（Ｔ＝Ｃ２×Ｒ）でスルーレートが制御された‘Ｌ’レベル信号がＶｏｕｔに出力される。
【００６５】
図１１は、図９または図１０のＩ／Ｏ回路を含んだ半導体集積回路装置のレイアウト構成例を示す概略図である。図１１に示す半導体集積回路装置（半導体チップＣＰ）は、例えば、その半導体チップＣＰ内の外周部分に図９または図１０で述べたようなＩ／Ｏ回路ＩＯ１，ＩＯ２が複数配置される。ただし、定電流回路ＩＳ１，ＩＳ２は、複数のＩ／Ｏ回路で共通使用することが可能であり、図１１の例では、ある一箇所の領域に定電流回路ＩＳを配置して、そこから複数のＩ／Ｏ回路ＩＯに対して電流を供給している。これによって回路面積の低減が可能となる。
【００６６】
以上、本実施の形態３の半導体集積回路装置を用いることで、高精度なＩ／Ｏ回路、または低消費電力化が可能なＩ／Ｏ回路、あるいは高速起動が可能なＩ／Ｏ回路を実現可能となる。すなわち、図９や図１１に述べたような出力信号の振幅制御やスルーレート制御を高精度に行うためには、ばらつきが小さい定電流回路ＩＳ１，ＩＳ２が必要とされる。また、例えばスリープ状態の際に低消費電力化を図るためには、定電流回路ＩＳ１，ＩＳ２の動作を停止することが効果的である。さらに、Ｉ／Ｏ回路を例えばスリープ状態からアクティブ状態に短時間で復帰される（即ち高速起動させる）ためには、定電流回路ＩＳ１，ＩＳ２の起動が高速であることと、比較的素子サイズが大きく負荷容量が大きい最終段のトランジスタ（図９のＭＬｐ，ＭＬｎや図１０のＭＰ２４，ＭＮ２４に該当）の初期充電を高速に行うことが効果的である。このような事項は、これまでの説明から判るように、図１や図３で述べたような定電流回路ＩＳを用いることで満たすことが可能となる。
【００６７】
（実施の形態４）
本実施の形態４では、実施の形態１で説明した定電流回路ＩＳをレギュレータ回路の制御に適用した場合について説明する。図１２は、本発明の実施の形態４による半導体集積回路装置において、その構成の一例を示す概略図である。図１２に示す半導体集積回路装置は、レギュレータ回路ＶＲＥＧと、図１や図３に示したような定電流回路ＩＳと、例えばＣＰＵなどの所定の機能を備えた回路ブロックＢＬＫを含んでいる。
【００６８】
ＶＲＥＧは、ＰＭＯＳトランジスタＭＰ３０と、アンプ回路ＡＭＰと、位相補償容量Ｃ３などから構成される。ＭＰ３０は、ソースが電源電圧ＶＣＣに、ドレインがＢＬＫおよびＣ３に、ゲートがＡＭＰの出力に接続される。ＡＭＰは、一方の入力が定電流回路ＩＳからの出力電流に応じて生成される参照電圧Ｖｒｅｆとなっており、他方の入力がＭＰ３０のドレインからの帰還信号となっている。
【００６９】
このような半導体集積回路装置では、参照電圧Ｖｒｅｆの大きさに基づいて、ＭＰ３０を介してＢＬＫに供給する電源電圧の大きさが定められる。したがって、ＢＬＫに対して安定した値の電源電圧を供給するためには、定電流回路ＩＳのばらつきを小さくする必要がある。また、回路ブロックＢＬＫがスリープ状態の場合には、ＶＲＥＧおよびＩＳの動作を停止すると、より低消費電力化を図ることができる。さらに、スリープ状態からアクティブ状態に復帰する際には、早期にＶｒｅｆを安定させ、ＶＲＥＧからＢＬＫに供給される電源電圧を短時間で安定させる必要がある。
【００７０】
このような事項は、これまでの説明から判るように、図１や図３に示すような定電流回路ＩＳを用いることで満たすことができる。すなわち、例えば、スリープ状態では、スイッチ回路ＳＷによって電流バイアス回路ＩＢＩＡＳおよび温度補正回路Ｔ−ＣＰＳの動作が停止し、Ｖｒｅｆが接地電圧ＶＳＳレベルとなる。そして、ＡＭＰの出力がＶＣＣに近づくと共にＭＰ３０がオフとなりＶＲＥＧが停止する。一方、アクティブ状態に復帰する際には、ＩＳが短時間で起動すると共に、その初期段階で所定の時間だけＶｒｅｆをオーバードライブし、比較的大きい容量を備えたＭＰ３０のゲートを急速にプリチャージすることで、ＶＲＥＧの出力を短時間で安定化させることができる。
【００７１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７２】
例えば、ここでは、定電流回路を、電源スイッチやＩ／Ｏ回路や電源回路に適用する例を説明したが、勿論これらに限定されるものではなく、高速起動や低消費電力化が求められる各種用途で有効活用することができる。
【産業上の利用可能性】
【００７３】
本発明による半導体集積回路装置は、特に、電源スイッチによる低消費電力機能を備えた半導体集積回路装置に適用して有益な技術であり、これに限らず、定電流回路を含む半導体集積回路装置に対して広く適用可能である。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施の形態１による半導体集積回路装置において、その構成の一例を示すブロック図である。
【図２】図１における電流バイアス回路と温度補正回路の基本概念を示す概念図である。
【図３】図１の半導体集積回路装置において、その詳細な構成の一例を示す回路図である。
【図４】図３の半導体集積回路装置において、その一部の回路を抽出したものであり、（ａ）は電流バイアス回路周りの回路図、（ｂ）は温度補正回路周りの回路図である。
【図５】図３のスタートアップ回路関連の動作例を説明する波形図である。
【図６】本発明の実施の形態２による半導体集積回路装置において、その構成の一例を示すブロック図である。
【図７】図６の半導体集積回路装置のレイアウト構成の一例を示す概略図である。
【図８】図６の半導体集積回路装置において、その電源スイッチコントローラの構成例を示す回路図である。
【図９】本発明の実施の形態３による半導体集積回路装置において、その構成の一例を示す回路図である。
【図１０】本発明の実施の形態３による半導体集積回路装置において、その他の構成の一例を示す回路図である。
【図１１】図９または図１０のＩ／Ｏ回路を含んだ半導体集積回路装置のレイアウト構成例を示す概略図である。
【図１２】本発明の実施の形態４による半導体集積回路装置において、その構成の一例を示す概略図である。
【図１３】本発明の前提として検討した半導体集積回路装置において、その構成概要の一例を示す回路図である。
【図１４】図１３の回路の動作例を示す波形図である。
【符号の説明】
【００７５】
ＩＳ  定電流回路
ＩＳ＿ｒｅｆ  ＰＭＯＳドライブ素子
ＳＴ−ＵＰ  スタートアップ回路
ＩＢＩＡＳ  電流バイアス回路
Ｔ−ＣＰＳ  温度補正回路
ＳＷ  スイッチ回路
ＰＣ  プリチャージ回路
ＭＰ  ＰＭＯＳトランジスタ
ＭＮ  ＮＭＯＳトランジスタ
ＰＧ  １ショットパルス生成回路
ＩＶ  インバータ回路
Ｒ  抵抗
ＢＬＫ  回路ブロック
ＰＳＷ  電源スイッチ
ＶＳＷＣ  電源スイッチコントローラ
ＳＹＳＣ  システムコントローラ
ＣＰ  半導体チップ
ＮＤ  ＮＡＮＤ回路
ＳＣＨ  シュミットトリガ回路
ＣＭＰ  コンパレータ回路
ＭＬ  カレントミラー回路
ＩＯ  Ｉ／Ｏ回路
Ｃ  容量
ＡＭＰ  アンプ回路
ＶＲＥＧ  レギュレータ回路
【図１】
2008103943.tif 000005
【図２】
2008103943.tif 000006
【図３】
2008103943.tif 000007
【図４】
2008103943.tif 000008
【図５】
2008103943.tif 000009
【図６】
2008103943.tif 000010
【図７】
2008103943.tif 000011
【図８】
2008103943.tif 000012
【図９】
2008103943.tif 000013
【図１０】
2008103943.tif 000014
【図１１】
2008103943.tif 000015
【図１２】
2008103943.tif 000016
【図１３】
2008103943.tif 000017
【図１４】
2008103943.tif 000018