(57)【要約】【課題】  移相量を常に一定に制御可能とし、電源電圧変動時等の影響の低減、素子バラツキの影響を低減する移相回路の提供。【解決手段】基準周波数信号が入力されて２分配され一方の信号は位相比較器１０２の一方の入力となり、他方の信号は移相器１０１を介してその位相が移相された後に、前記位相比較器１０２の他方の入力となり、位相比較器１０２の出力はループフィルタ（ＬＰＦ）１０３を介して差動増幅器１０４の一方の入力端子に入力され、差動増幅器１０４の出力信号により移相器１０１の移相量が制御されるＰＬＬループを有し、差動増幅器１０４の他方の入力端子に印加される基準電圧により前記移相器１０１での移相量が定まる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基準周波数信号が入力されて２つに分配され、
前記基準周波数信号を分配した一方の信号を、第１の入力端子に入力する位相比較器と、
前記基準周波数信号を分配した他方の信号を入力し該他方の信号の位相を移相した信号を出力する移相器と、
を備え、
前記移相器の出力信号は、前記位相比較器の第２の入力端子に入力され、
前記位相比較器の出力を入力するローパスフィルタと、
第１の入力端子が前記ローパスフィルタの出力に接続された差動増幅器と、
を備え、
前記差動増幅器の出力信号により、前記移相器の移相量が制御されるＰＬＬループを有し、
前記差動増幅器の第２の入力端子に印加される基準電圧により、前記移相器の移相量が定まる、ことを特徴とする移相回路。
【請求項２】
前記ローパスフィルタと前記差動増幅器とを一体としてなるアクティブローパスフィルタを備えている、ことを特徴とする請求項１記載の移相回路。
【請求項３】
前記位相比較器の第１及び第２の入力端子の前に、分周数の互いに等しい第１、第２の周波数分周器が挿入されている、ことを特徴とする請求項１又は２記載の移相回路。
【請求項４】
前記基準電圧が、電源電圧の４分の１であり、移相量がπ／４である、ことを特徴とする請求項１乃至３のいずれか一に記載の移相回路。
【請求項５】
基準周波数信号を入力し該信号の位相を移相した信号を出力する第１の移相器と、
前記第１の移相器で位相が移相された信号が２つに分配され、
前記２つに分配された一方の信号を第１の入力端子に入力する位相比較器と、
前記２つに分配された他方の信号を入力し該他方の信号の位相を移相した信号を出力する第２の移相器と、
を備え、
前記第２の移相器の出力信号が前記位相比較器の第２の入力端子に入力され、
前記位相比較器の出力を入力するローパスフィルタと、
第１の入力端子が前記ローパスフィルタの出力に接続された差動増幅器と、
を備え、
前記差動増幅器の出力信号により、前記第１および第２の移相器の移相量が制御されるＰＬＬループを有し、
前記差動増幅器の第２の入力端子に印加される基準電圧により、前記第１及び第２の移相器の移相量が定まる、ことを特徴とする移相回路。
【請求項６】
前記ローパスフィルタと前記差動増幅器とを一体としてなるアクティブローパスフィルタを備えている、ことを特徴とする請求項５記載の移相回路。
【請求項７】
前記位相比較器の第１、第２の入力端子の前に、分周数が互いに等しい第１、第２の周波数分周器が挿入されている、ことを特徴とする請求項５又は６記載の移相回路。
【請求項８】
前記基準電圧が電源電圧の４分の１であり、前記第１及び第２の移相器の移相量がπ／４であり、移相量の和がπ／２であることを特徴とする請求項５又は６記載の移相回路。
【請求項９】
基準周波数信号を第１の入力端子に入力する位相比較器と、
制御電圧によって発振周波数を可変させる電圧制御発振器と、
を備え、
前記電圧制御発振器の出力信号が前記位相比較器の第２の入力端子に入力され、
前記位相比較器の出力を入力とするローパスフィルタと、
前記ローパスフィルタの出力を第１の入力端子に入力する差動増幅器と、
を備え、
前記差動増幅器の出力信号により、前記電圧制御発振器の発振周波数が制御されるＰＬＬループを有し、
前記差動増幅器の第２の入力端子に印加される基準電圧により、前記移相器の移相量が定まることを特徴とする移相回路。
【請求項１０】
前記ローパスフィルタと前記差動増幅器とを一体としてなるアクティブローパスフィルタを備えている、ことを特徴とする請求項９記載の移相回路。
【請求項１１】
前記位相比較器の第１、第２の入力端子の前に、分周数が互いに等しい第１、第２の周波数分周器が挿入されている、ことを特徴とする請求項９又は１０記載の移相回路。
【請求項１２】
前記基準電圧が電源電圧の２分の１であり、移相器の移相量がπ／２であることを特徴とする請求項９又は１０記載の移相回路。
【請求項１３】
前記基準電圧を可変する手段を有し、
前期移相器の移相量を可変自在としてなる、ことを特徴とする請求項１乃至３、請求項５乃至７、および請求項９乃至１１のいずれか一記載の移相回路。
【請求項１４】
前記位相比較器の第２の入力端子に入力される信号が、移相回路の出力信号として用いられる、ことを特徴とする請求項１乃至１２のいずれか一に記載の移相回路。
【請求項１５】
前記第１の移相器に入力される基準周波数信号と、前記位相比較器の第２の入力端子に入力される信号が、移相回路の出力信号として用いられる、ことを特徴とする請求項５乃至８のいずれか一に記載の移相回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、移相回路に関し、特に半導体集積回路上に形成される高精度な移相回路に関する。
【背景技術】
【０００２】
携帯無線端末等では直交復調方式が用いられ、一般的にはローカル（ＬＯ）信号にπ／２の位相差を持たせ、２つのミキサで周波数変換するやり方があり、あるいは、サブハーモニックミキサを用いる場合には、ＬＯ信号にπ／４の位相差を持たせる必要がある。例えば、そのための９０°（π／２）移相器としては、図１４に示したＲＣ−ＣＲを用いた回路が普通であったが、最近では高周波（ＲＦ）信号を直接ベースバンド信号に変換するダイレクトコンバージョン方式の受信方式が一般的になり、ＬＯ周波数をＲＦ周波数の２倍の周波数に設定してフリップ・フロップから構成される図１５（Ａ）に示したジョンソン・カウンタで２分周してπ／２の位相差を得る場合が多く見受けられる。図１５（Ｂ）は、図１５（Ａ）の回路の動作波形を示す図であり、ｆＬＯ１を２逓倍した２ｆＬＯ１で駆動される、１段目と２段目のフリップフロップ（ＦＦ）の出力Ｑからは、ｆＬＯ１（Ｉ）（同相信号）と、９０°（π／２）の位相差のｆＬＯ１（Ｑ）（直交信号）が出力される。
【０００３】
スーパーヘテロダインの１方式であるＩＦ周波数を低く設定して集積化し易い周波数帯にした「Ｌｏｗ−ＩＦ方式」と呼ばれる受信方式もある。Ｌｏｗ−ＩＦ方式でも、直交復調方式が用いられ、ＬＯ信号にπ／２の位相差を持たせる必要がある。この場合には、ＲＦ周波数とＬＯ周波数はＩＦ周波数だけ異なるので自己混合（ｓｅｌｆ−ｍｉｘｉｎｇ）の問題やＬＯスプリアスの問題に関しても厳しくなくなる。また、サブハーモニックミキサに要求されるＬＯ信号に持たせるπ／４の位相差は高周波の場合には特に困難を伴う。
【０００４】
特許文献１（特開平１０−２００３７６号公報）には、こうした目的でπ／４の位相差を得るための移相器が記載されている。図１６に示すように、１０．７ＭＨｚ当りのＩＦ帯ではＯＰアンプを用いた２組のＲＣアクティブ帯域通過フィルタ（ＢＰＦ）のＲとＣの定数を変更して、具体的には第１のＲＣアクティブＢＰＦ（２１）においては、Ｒ１＝５ｋΩ、Ｒ２＝１０ｋΩ、Ｃ＝１．７４ｐＦとし、第２のＲＣアクティブＢＰＦ（２２）においては、Ｒ１＝５ｋΩ、Ｒ２＝１０ｋΩ、Ｃ＝３．１０ｐＦとすると、集積回路上では製造バラツキが生じて、抵抗Ｒ１、Ｒ２や容量Ｃの絶対値が設計値からズレても、抵抗Ｒ１、Ｒ２の比や容量Ｃの比は、ほぼ一定に保たれるから、ＣＲの時定数の間でも比を取るとほぼ一定になることが期待される。
【０００５】
したがって、図１７（Ａ）、（Ｂ）に振幅、位相の周波数特性として示すように、所望のＢＰＦでは、中心周波数は、設計値からズレても、ＢＰＦ間での位相差は、ほぼ一定になることが期待される。
【０００６】
現実には、第１のＲＣアクティブＢＰＦ（２１）と、第２のＲＣアクティブＢＰＦ（２２）では、Ｒ１、Ｒ２はいずれも等しい値に設定されており、Ｒ１：Ｒ２＝１：２となっている。Ｒ１、Ｒ２の比が整数値になっているために、第１のＲＣアクティブＢＰＦ（２１）と第２のＲＣアクティブＢＰＦ（２２）間でも抵抗比を維持し易い。
【０００７】
しかし、容量Ｃについては、第１のＲＣアクティブＢＰＦ（２１）では１．７４ｐＦと第２のＲＣアクティブＢＰＦ（２２）では３．１０ｐＦとなっており、その比が３．１０／１．７４＝１．７８１６となり、整数値には設定されていない。
【０００８】
したがって、第１のＲＣアクティブＢＰＦ（２１）と第２のＲＣアクティブＢＰＦ（２２）とでは、容量比を一定値に維持することは、事実上は非常に難しく、寄生容量まで考慮すると、このように半端な容量比の値を一定に維持することは不可能であると言える。なぜなら、ＲＣアクティブＢＰＦの周波数特性には、当然ではあるが、抵抗に付く寄生容量の値と容量に付く寄生容量の値が効いてくることは論を待たない。
【０００９】
ここで、抵抗に付く寄生容量の値と容量に付く寄生容量の値は製造バラツキでもそれほどは変動せず、０．数ｐＦ程度となるものと期待できるが、抵抗の値と容量の値はそれぞれ±２０％程度の製造バラツキがあり、抵抗に付く寄生容量の値と容量に付く寄生容量の値と意図した容量値（１．７４ｐＦおよび３．１０ｐＦ）の総和は、意図した容量値に±２０％程度の製造バラツキがあると、第１のＲＣアクティブＢＰＦ（２１）と第２のＲＣアクティブＢＰＦ（２２）との間ではその比が一定になることはない。
【００１０】
一方、高周波の場合には、図１８に示すように、ＲＣアクティブＢＰＦを諦め、ＲＣ全域通過フィルタとバッファ・アンプとの組み合わせに変更している。
【００１１】
π／４の位相差を得るには、第１のＲＣ全域通過フィルタ（４３）では、Ｒ＝１６８Ω、Ｃ＝１．５ｐＦ、第２のＲＣ全域通過フィルタ（４４）では、Ｒ＝１１２Ω、Ｃ＝１．０ｐＦとなる。
【００１２】
この値では、１６８Ω：１１２Ω＝３：２、１．５ｐＦ／１．０ｐＦ＝３：２と、これらの比がいずれも小さな値の自然数となっており、抵抗に付く寄生容量の値と容量に付く寄生容量の値と意図した容量値（１．５ｐＦおよび１．０ｐＦ）の総和は意図した容量値に±２０％程度の製造バラツキがあっても、第１のＲＣ全域通過フィルタ（４３）と第２のＲＣ全域通過フィルタ（４４）との間でも、その比がほぼ一定になるように設定されている。
【００１３】
すなわち、単位抵抗を５６Ω、単位容量を０．５ｐＦとし、単位抵抗に付く寄生容量をａ、単位容量に付く寄生容量をｂ、単位容量当りの製造バラツキによる変化量をｃとすると、第１のＲＣ全域通過フィルタ（４３）では、
Ｒｔｏｔａｌ１＝５６Ω×３＝１６８Ω、
Ｃｔｏｔａｌ１＝３ａ＋３ｂ＋３×（０．５ｐＦ＋ｃ）
＝３×（ａ＋ｂ＋ｃ＋０．５ｐＦ）
となる。
【００１４】
一方、第２のＲＣ全域通過フィルタ（４４）では、
Ｒｔｏｔａｌ２＝５６Ω×２＝１１２Ω、
Ｃｔｏｔａｌ２＝２ａ＋２ｂ＋２×（０．５ｐＦ＋ｃ）
＝２×（ａ＋ｂ＋ｃ＋０．５ｐＦ）
となる。
【００１５】
したがって、
Ｒｔｏｔａｌ１×Ｃｔｏｔａｌ１／（Ｒｔｏｔａｌ２×Ｃｔｏｔａｌ２）
＝３×３／（２×２）＝（３／２）２
となり、第１のＲＣ全域通過フィルタ（４３）と第２のＲＣ全域通過フィルタ（４４）とでは、製造バラツキや寄生容量があっても、時定数の比が一定になるように設定されており、集積回路上に実現された場合にも、時定数の比がほぼ一定になると期待できる訳である。
【００１６】
【特許文献１】特開平１０−２００３７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上記した従来の回路は、下記記載の問題点を有している。
【００１８】
第１の問題点は、バラツキが大きくなる、ということである。その理由は、オープンループ回路で構成されているためである。
【００１９】
第２の問題点は、移相量を電子的に可変するとか、微小範囲で調整するとかの機能を持たせることが困難である、ということである。
【００２０】
その理由は、ＲＣフィルタの素子の相対精度で移相量を決定しているためである。
【００２１】
本発明は、上記問題点に鑑みて創案されたものであって、ＰＬＬループを構成して移相量を常に一定に制御する、移相回路を提供することにある。
【００２２】
本発明は、特性・性能を向上し、電源電圧変動時の影響の低減、素子バラツキの影響の低減、高精度化を図る移相回路を提供することにある。
【課題を解決するための手段】
【００２３】
本発明の１つの側面（アスペクト）に係る移相回路は、基準周波数が入力されて２分配され、一方の信号は位相比較器の一方の入力となり、他方の信号は移相器を介して位相が移相された後に、前記位相比較器の他方の入力となり、前記位相比較器の出力にはローパスフィルタを介して差動増幅器の一方の入力端子に入力され、前記差動増幅器の出力信号により前記移相器の移相量が制御されるＰＬＬループを有し、前記差動増幅器の他方の入力端子に印加される基準電圧により前記移相器の移相量が定まる。
【００２４】
本発明において、前記ローパスフィルタと前記差動増幅器が一体となったアクティブローパスフィルタである。
【００２５】
本発明において、前記位相比較器の２つの入力端子の前に、分周数が互いに等しい第１、第２の周波数分周器が挿入される構成としてもよい。
【００２６】
本発明において、前記基準電圧が電源電圧の４分の１であり、移相量がπ／４である。
【００２７】
本発明の他の側面（アスペクト）に係る移相回路は、基準周波数が入力されて第１の移相器を介して位相が移相された後に２分配され、一方の周波数信号は位相比較器の一方の入力となり、他方の周波数信号は第２の移相器を介して位相が移相された後に前記位相比較器の他方の入力となり、前記位相比較器の出力にはローパスフィルタを介して差動増幅器の一方の入力端子に入力され、前記差動増幅器の出力信号により前記第１および第２の移相器の移相量が制御されるＰＬＬループを有し、前記差動増幅器の他方の入力端子に印加される基準電圧により前記移相器の移相量が定まる。
【００２８】
本発明において、前記ローパスフィルタと前記差動増幅器が一体となったアクティブローパスフィルタである。
【００２９】
本発明において、前記位相比較器の２つの入力端子の前に、分周数が互いに等しい第１、第２の周波数分周器が挿入される。
【００３０】
本発明において、前記基準電圧が電源電圧の４分の１であり、それぞれの移相器の移相量がπ／４であり、移相量の和がπ／２である。
【００３１】
本発明のさらに他の側面（アスペクト）に係る移相回路は、基準周波数が位相比較器の一方の入力となり、ＶＣＯ（電圧制御発振器）の出力が前記位相比較器の他方の入力となり、前記位相比較器の出力はローパスフィルタを介して差動増幅器の一方の入力端子に入力され、前記差動増幅器の出力信号により前記ＶＣＯが制御されるＰＬＬループを有し、前記差動増幅器の他方の入力端子に印加される基準電圧により前記移相器の移相量が定まる。
【００３２】
本発明において、前記ローパスフィルタと前記差動増幅器が一体となったアクティブローパスフィルタである。
【００３３】
本発明において、前記位相比較器の２つの入力端子の前に、分周数が互いに等しい第１、第２の周波数分周器が挿入される。
【００３４】
本発明において、前記基準電圧が電源電圧の２分の１であり、移相器の移相量がπ／２である。
【００３５】
本発明において、前記基準電圧を可変する手段を有し、移相器の移相量を可変自在とする構成としてもよい。
【発明の効果】
【００３６】
本発明によれば、位相器の移相量をＰＬＬで制御しているため、位相器の移相量を一定とすることができる。
【００３７】
本発明によれば、電源電圧から基準電圧を得てＰＬＬループの位相器の移相量を決定しているため、バラツキに対する影響を低減することができる。
【発明を実施するための最良の形態】
【００３８】
次に、発明を実施するための最良の形態について図面を参照して詳細に説明する。
【００３９】
図１は、本発明の一実施形態の移相回路の構成を示すブロック図である。図１において、基準周波数ｆＲＥＦが入力端子１００から印加され、一方は位相比較器１０２の一方の入力信号となり、他方は移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１で移相され、位相比較器１０２の他方の入力信号とされる。したがって、位相比較器１０２の２つの入力信号が位相差を持つ信号１と信号２として利用できる。
【００４０】
位相比較器１０２の出力信号は矩形波形となり、ラグリード・フィルタからなるループ・フィルタ（ＬＰＦ）１０３により平滑化され直流電圧となる。この電圧は差動増幅器１０４（電圧利得が−ＧＶ）により増幅されて移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１の制御電圧ＶＣＯＮとなっている。ここで、移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１は、制御電圧ＶＣＯＮが高くなると位相遅れが大きくなるものとする。したがって、負帰還ループを構成しており、すなわち、ＰＬＬループを構成している。また、この基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして可変すれば、移相量を可変することができることになる。
【００４１】
次に図１の回路の動作を説明する。図１において、移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１はＰＬＬループ内に取り込まれているから、ループ・フィルタ１０３をラグリード型フィルタとして、位相遅れが９０°（π／２）以内に納まるものとして、移相器１０１での位相変化幅は、位相遅れで高々９０°（π／２）しか許容されない。これは、移相器１０１での位相変化幅が、位相遅れで９０°（π／２）を超えると、ＰＬＬの負帰還ループが維持できなくなり、正帰還となって発振してしまい、安定動作とはならなくなるからである。
【００４２】
この条件を考慮すると、移相器１０１として利用可能な構成は、ＲＣからなる１次ＬＰＦなどに限定される。高周波での利用を前提としているから、印加電圧で容量値が変化するバラクタ容量を可変Ｃとして用いるのが最も容易である。
【００４３】
このように、入力された基準周波数ｆＲＥＦと移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１の出力信号間に位相差が生じるから、この２つの信号を位相の異なる信号として利用する。
【００４４】
ここで注意すべき点は、基準周波数の位相を変化させるが、周波数には何も変化はないことである。
【００４５】
また、位相比較器１０２には、ＸＯＲ（Ｅｘｃｌｕｓｉｖｅ  ＯＲ；排他的論理和）回路を用いる。ＸＯＲ回路は、ディジタル回路であり、出力振幅はｈｉｇｈの場合に、電源電圧ＶＤＤ、ｌｏｗの場合にＧＮＤ電圧０Ｖをとる。
【００４６】
したがって、位相比較器１０２にＸＯＲ回路を用い、差動増幅器１０４の正相入力端子（＋）に印加される基準電圧が電源電圧ＶＤＤの半分（１／２）の場合には、ＰＬＬループが引き込まれてロックした場合に、位相比較器１０２の２つの入力信号間には、９０°（π／２）の位相差が生じるが、基準電圧を電源電圧ＶＤＤの半分（１／２）から変更することで、ＰＬＬループが引き込まれてロックした場合に、位相比較器１０２の２つの入力信号間に生じる位相差を、９０°（π／２）から異ならせることができる。したがって、この基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして可変すれば、移相量を可変することができることになる。
【００４７】
このことから、位相比較器１０２は線形動作し、差動増幅器１０４の正相入力端子に与えられる基準電圧がＶＤＤ／２で、位相比較器１０２の２つの入力信号間に生じる位相差は９０°であるから、基準電圧の設定値が１％の誤差を持つと、移相誤差は、１．１°に相当することになる。
【００４８】
すなわち、基準電圧を１％可変すると移相を１．１°だけ可変することができることになる。
【００４９】
＜実施例１＞
図２は、本発明の移相回路の一実施例を示す回路図である。図２において、基準周波数ｆＲＥＦが入力端子１００から印加され、一方はインターフェース回路１０５で矩形波に波形整形されて位相比較器１０２であるＸＯＲ回路の一方の入力信号となり、他方は移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１で位相が４５°（π／４）だけ遅れ、振幅が１／√２に減衰した後に、インターフェース回路１０６で振幅が増幅され、矩形波に波形整形されて位相比較器１０２であるＸＯＲ回路の他方の入力信号となっている。したがって、位相比較器１０２の２つの入力信号が位相差を持つ信号として利用できる。ＸＯＲ回路の出力信号は、デューティが１：３の矩形波形となり、ラグリード・フィルタからなるループ・フィルタ１０３により平滑化されると、直流電圧としてはＶＤＤ／４の値となる。ループ・フィルタ１０３を構成するラグリード・フィルタは、一端がフィルタ入力端をなし、他端がフィルタ出力端をなす抵抗Ｒ１と、抵抗Ｒ１の他端とＧＮＤ電位間に直列に接続された抵抗Ｒ２と容量Ｃよりなる。
【００５０】
ループ・フィルタ１０３により平滑化された直流電圧は、基準電圧としてＶＤＤ／４の電圧が正相入力端子に印加された差動増幅器１０４（電圧利得が−ＧＶ）により増幅されて、移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１の制御電圧ＶＣＯＮとなっている。すなわち、ＰＬＬループを構成している。したがって、この基準電圧をスイッチ等で分圧抵抗を切り替えて、ＶＤＤ／４から、±１％程度可変することで、移相量を４５°（π／４）から±１．１°（±０．０１２２２π）程度だけ可変できることになる。
【００５１】
図２において、移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１はＰＬＬループ内に取り込まれていることから、ループ・フィルタ１０３をラグリード型フィルタとしているので、位相遅れが９０°（π／２）以内に納まるものとすると、移相器１０１での位相変化幅は位相遅れで高々９０°（π／２）しか許容されない。それを超えるとＰＬＬの負帰還ループが維持できなくなり、正帰還となって発振してしまい安定動作とはならなくなる。
【００５２】
この条件を考慮すると、移相器１０１として利用可能なのは、ＲＣからなる１次ＬＰＦなどに限定される。高周波での利用を前提としているから、印加電圧で容量値が変化するバラクタ容量を可変Ｃとして用いるのが最も容易である。
【００５３】
このように、入力された基準周波数と移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１の出力信号間に位相差が生じるから、この２つの信号を位相の異なる信号として利用する。ここで注意すべき点は、基準周波数の位相を変化させるだけで周波数は何も変わらないことである。
【００５４】
また、位相比較器１０２に用いられるＸＯＲ回路は、ディジタル回路であり、出力振幅はｈｉｇｈの場合に電源電圧ＶＤＤ、ｌｏｗの場合にＧＮＤ電圧０Ｖをとる。したがって、位相比較器１０２にＸＯＲ回路を用い、基準電圧が電源電圧ＶＤＤの半分（１／２）の場合には、ＰＬＬループが引き込まれてロックした場合に、位相比較器１０２の２つの入力信号間には、９０°（π／２）の位相差が生じるが、基準電圧を電源電圧ＶＤＤの４分の１（ＶＤＤ／４）に変更することで、ＰＬＬループが引き込まれてロックした場合に、位相比較器１０２の２つの入力信号間に生じる位相差を４５°（π／４）に設定することができる。
【００５５】
ここで、移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１は、制御電圧ＶＣＯＮが高くなると位相遅れが大きくなるものとする。例えば、移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１を、ＲＣの１次ＬＰＦとし、容量Ｃが電極間に電圧を印加することでその容量値を大きくできるバラクタ（ｖａｒａｃｔｏｒ  ｄｉｏｄｅ）を用い、印加電極間電圧の増加に対し容量値が単調に増加するものとすれば、ＲＣの１次ＬＰＦからなる移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１において、位相差が４５°（π／４）になる点は、１次ＬＰＦの３ｄＢカットオフ周波数においてであり、この点付近における周波数の変化に対する位相の変化量は大きい。すなわち、傾きが大きな領域であり、位相比較器１０２は線形動作すると、基準電圧ＶＤＤ／２で位相差９０°であるから、基準電圧の設定値が１％の誤差を持つと移相誤差は、１．１°に相当することになる。したがって、基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして、±１％程度可変すれば、移相量を±１．１°程度可変することができる。
【００５６】
＜実施例２＞
図３に示すように、ループ・フィルタと差動増幅器を一体化する構成としてもよい。図３において、基準周波数ｆＲＥＦが入力端子から印加され、一方はインターフェース回路１０５で矩形波に波形整形されて位相比較器１０２であるＸＯＲ回路の一方の入力信号となり、他方は移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１で位相が４５°（π／４）だけ遅れ、振幅が１／√２に減衰した後に、インターフェース回路１０６で振幅が増幅され、矩形波に波形整形されて位相比較器１０２であるＸＯＲ回路の他方の入力信号となっている。したがって、位相比較器１０２の２つの入力信号が位相差を持つ信号として利用できる。ＸＯＲ回路の出力信号はデューティが１：３の矩形波形となり、平滑化されると直流電圧としては電源電圧ＶＤＤの４分の１の値（ＶＤＤ／４）となる。この信号が、ラグリード・フィルタ特性と電圧利得を有するＲＣアクティブフィルタ１０７からなるループ・フィルタに入力される。このＲＣアクティブフィルタ１０７を構成する差動増幅器１０４の正相入力端子（＋）には、基準電圧としてＶＤＤ／４の電圧が印加されており、差動増幅器１０４の逆相入力端子（−）と出力端子間には、抵抗Ｒ３と容量Ｃの直列回路と、抵抗Ｒ２とが並列に接続され、差動増幅器１０４の正相入力端子とＸＯＲ回路との間には抵抗Ｒ１が接続され、直流電圧利得ＧＶは、−Ｒ２／Ｒ１となる。
【００５７】
信号は、この電圧利得で増幅され、高域信号成分が除去されて移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１の制御電圧となっている。すなわち、ＰＬＬループを構成している。したがって、この基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして可変すれば、移相量を可変することができることになる。
【００５８】
図３の回路動作を説明する。図３において、移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１はＰＬＬループ内に取り込まれているから、ループ・フィルタをラグリード型フィルタとしているので位相遅れが９０°（π／２）以内に納まるものとすると、移相器１０１での位相変化幅は位相遅れで高々９０°（π／２）しか許容されない。それを超えるとＰＬＬの負帰還ループが維持できなくなり、正帰還となって発振してしまい安定動作とはならなくなる。
【００５９】
この条件を考慮すると移相器１０１として利用可能なのはＲＣからなる１次ＬＰＦなどに限定される。高周波での利用を前提としているから、印加電圧で容量値が変化するバラクタ容量を可変Ｃとして用いるのが最も容易である。このように、入力された基準周波数と移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１の出力信号間に位相差が生じるから、この２つの信号を位相の異なる信号として利用する。ここで注意すべき点は基準周波数の位相を変化させるだけで周波数は何も変わらないことである。また、位相比較器１０２には用いられるＸＯＲ回路はディジタル回路であり、出力振幅はｈｉｇｈの場合に電源電圧ＶＤＤ、ｌｏｗの場合にＧＮＤ電圧０Ｖをとる。したがって、位相比較器１０２にＸＯＲ回路を用い基準電圧が電源電圧ＶＤＤの半分（ＶＤＤ／２）の場合には、ＰＬＬループが引き込まれてロックした場合に位相比較器の２つの入力信号間には９０°（π／２）の位相差が生じるが、基準電圧を電源電圧ＶＤＤの４分の１（ＶＤＤ／４）に変更することでＰＬＬループが引き込まれてロックした場合に位相比較器の２つの入力信号間に生じる位相差を４５°（π／４）に設定することができる。
【００６０】
ここで、移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１は制御電圧ＶＣＯＮが高くなると位相遅れが大きくなるものとする。例えば、移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１をＲＣの１次ＬＰＦとし、容量Ｃが電極間に電圧を印加することでその容量値を大きくできるバラクタを用い、印加電極間電圧の増加に対し容量値が単調に増加するものとすれば、ＲＣの１次ＬＰＦからなる移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１において、位相差が４５°（π／４）になる点は、１次ＬＰＦの３ｄＢカットオフ周波数においてであり、この点付近における周波数の変化に対する位相の変化量は大きい。すなわち、傾きが大きな領域であり、位相比較器１０２は線形動作すると、基準電圧ＶＤＤ／２で位相差９０°であるから、基準電圧の設定値が１％の誤差を持つと移相誤差は１．１°に相当することになる。したがって、基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして±１％程度可変すれば、移相量を±１．１°程度可変することができる。
【００６１】
＜実施例３＞
図４に示すように、図２に示した回路において、ＸＯＲ回路を用いた位相比較器１０２のそれぞれの入力端子の前に、インターフェース回路１０５、１０６に代えて、同一分周数の周波数分周回路１０８、１０９を挿入し、位相比較器１０２への入力周波数を低くすることができる。
【００６２】
図４において、基準周波数ｆＲＥＦが入力端子から印加され、一方は分周数ｎの周波数分周回路１０８を介して位相比較器１０２であるＸＯＲ回路の一方の入力信号となり、他方は移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１で位相が４５°（π／４）だけ遅れ、振幅が１／√２に減衰した後に、分周数ｎの周波数分周回路１０９を介して、矩形波に波形整形されて位相比較器１０２であるＸＯＲ回路の他方の入力信号となっている。したがって、位相比較器１０２の２つの入力信号が位相差を持つ信号として利用できる。
【００６３】
ここで、分周数ｎの各周波数分周回路の出力波形はデューティが１：１の矩形波形（デューティ比が５０％）となるように、分周数ｎが設定されている。この場合に、位相比較器１０２であるＸＯＲ回路の出力信号は、デューティが１：３の矩形波形となり、ラグリード・フィルタからなるループ・フィルタ１０３により平滑化されると直流電圧としてはＶＤＤ／４の値となる。ループ・フィルタ１０３の出力電圧は、基準電圧としてＶＤＤ／４の電圧が印加された差動増幅器１０４（電圧利得が−ＧＶ）により増幅されて移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１の制御電圧となっている。すなわち、ＰＬＬループを構成している。したがって、この基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして可変すれば、移相量を可変することができることになる。
【００６４】
図４の回路の動作を説明する。図４において、移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１はＰＬＬループ内に取り込まれているから、ループ・フィルタ１０３をラグリード型フィルタとしているので位相遅れが９０°（π／２）以内に納まるものとすると、移相器１０１での位相変化幅は、位相遅れで高々９０°（π／２）しか許容されない。それを超えると、ＰＬＬの負帰還ループが維持できなくなり、正帰還となって発振してしまい、安定動作とはならなくなる。この条件を考慮すると、移相器１０１として利用可能なのはＲＣからなる１次ＬＰＦなどに限定される。高周波での利用を前提としているから、印加電圧で容量値が変化するバラクタ容量を可変Ｃとして用いるのが最も容易である。
【００６５】
このように、入力端子１００に入力された基準周波数ｆＲＥＦと移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１の出力信号の間に位相差が生じるから、この２つの信号を位相の異なる信号として利用する。ここで注意すべき点は基準周波数ｆＲＥＦの位相を変化させるだけで周波数は何も変わらないことである。
【００６６】
また、位相比較器１０２をなすＸＯＲ回路はディジタル回路であり、出力振幅はｈｉｇｈの場合に電源電圧ＶＤＤ、ｌｏｗの場合にＧＮＤ電圧０Ｖをとる。したがって、位相比較器にＸＯＲ回路を用い基準電圧が電源電圧ＶＤＤの半分（１／２）の場合には、ＰＬＬループが引き込まれてロックした場合に位相比較器の２つの入力信号間には９０°（π／２）の位相差が生じるが、基準電圧を電源電圧ＶＤＤの４分の１（ＶＤＤ／４）に変更することでＰＬＬループが引き込まれてロックした場合に位相比較器の２つの入力信号間に生じる位相差を４５°（π／４）に設定することができる。ここで、移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１は制御電圧ＶＣＯＮが高くなると位相遅れが大きくなるものとする。例えば、移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）をＲＣの１次ＬＰＦとし、容量Ｃが電極間に電圧を印加することでその容量値を大きくできるバラクタを用い、印加電極間電圧の増加に対し容量値が単調に増加するものとすれば、ＲＣの１次ＬＰＦからなる移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）において、位相差が４５°（π／４）になる点は１次ＬＰＦの３ｄＢカットオフ周波数においてであり、この点付近における周波数の変化に対する位相の変化量は大きい。すなわち、傾きが大きな領域であり、位相比較器１０２は線形動作すると、基準電圧がＶＤＤ／２で位相差９０°であることから、基準電圧の設定値が１％の誤差を持つと移相誤差は１．１°に相当することになる。したがって、基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして±１％程度可変すれば、移相量を±１．１°程度可変することができる。
【００６７】
＜実施例４＞
図５は、本発明の第４の実施例の構成を示す図である。図５を参照すると、本実施例は、図３に示した回路において、ＸＯＲ回路を用いた位相比較器１０２のそれぞれの入力端子の前に、インターフェース回路１０５、１０６に代えて、同一分周数の周波数分周回路１０８、１０９を挿入し、位相比較器１０２への入力周波数を低くすることができる。すなわち、ループ・フィルタと差動増幅器を一体化したＲＣアクティブフィルタ（アクティブＬＰＦ）１０７を用いることができる。
【００６８】
図５において、基準周波数ｆＲＥＦが入力端子１００から印加され、一方は分周数ｎの周波数分周回路１０８を介して位相比較器１０２であるＸＯＲ回路の一方の入力信号となり、他方は移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１で位相が４５°（π／４）だけ遅れ、振幅が１／√２に減衰した後に、分周数ｎの周波数分周回路１０９を介して、矩形波に波形整形され、位相比較器１０２であるＸＯＲ回路の他方の入力信号となっている。したがって、位相比較器１０２の２つの入力信号が位相差を持つ信号として利用できる。
【００６９】
ここで、分周数ｎの各周波数分周回路１０８、１０９の出力波形はデューティが１：１の矩形波形（デューティ比が５０％）となるように分周数ｎが設定されている。この場合に、位相比較器１０２であるＸＯＲ回路の出力信号はデューティが１：３の矩形波形となり、平滑化されると、直流電圧としては、電源電圧ＶＤＤの４分の１の値（ＶＤＤ／４）となる。この信号が、ラグリード・フィルタ特性と電圧利得を有するＲＣアクティブフィルタ１０７からなるループ・フィルタに入力される。ＲＣアクティブフィルタ１０７を構成する差動増幅器１０４の正相入力端子（＋）には、基準電圧としてＶＤＤ／４の電圧が印加されており、差動増幅器１０４の逆相入力端子（−）と出力端子間には、抵抗Ｒ３と容量Ｃの直列回路と、抵抗Ｒ２とが並列に接続され、差動増幅器１０４の正相入力端子と、ＸＯＲ回路との間には抵抗Ｒ１が接続され、直流電圧利得ＧＶは、−Ｒ２／Ｒ１となる。信号は、この電圧利得で増幅され、高域信号成分が除去されて移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１の制御電圧ＶＣＯＮとなっている。すなわち、ＰＬＬループを構成している。したがって、この基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして可変すれば、移相量を可変することができることになる。
【００７０】
図５の回路の動作を説明する。図５において、移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１は、ＰＬＬループ内に取り込まれているから、ループ・フィルタをラグリード型フィルタとしているので位相遅れが９０°（π／２）以内に納まるものとすると、移相器１０１での位相変化幅は、位相遅れで高々９０°（π／２）しか許容されない。それを超えるとＰＬＬの負帰還ループが維持できなくなり、正帰還となって発振してしまい安定動作とはならなくなる。この条件を考慮すると、移相器１０１として利用可能な構成は、ＲＣからなる１次ＬＰＦなどに限定される。高周波での利用を前提としているから、印加電圧で容量値が変化するバラクタ容量を可変Ｃとして用いるのが最も容易である。このように、入力された基準周波数と移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１の出力信号間に位相差が生じるから、この２つの信号を位相の異なる信号として利用する。ここで注意すべき点は基準周波数の位相を変化させるだけで周波数は何も変わらないことである。
【００７１】
また、位相比較器１０２にはＸＯＲ回路を用いる。ＸＯＲ回路はディジタル回路であり、出力振幅はｈｉｇｈの場合に電源電圧ＶＤＤ、ｌｏｗの場合にＧＮＤ電圧０Ｖをとる。
したがって、位相比較器１０２にＸＯＲ回路を用い基準電圧が電源電圧ＶＤＤの半分（ＶＤＤ／２）の場合には、ＰＬＬループが引き込まれてロックした場合に位相比較器１０２の２つの入力信号間には９０°（π／２）の位相差が生じるが、基準電圧を電源電圧ＶＤＤの４分の１（ＶＤＤ／４）に変更することでＰＬＬループが引き込まれてロックした場合に位相比較器１０２の２つの入力信号間に生じる位相差を４５°（π／４）に設定することができる。
【００７２】
ここで、移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１は制御電圧ＶＣＯＮが高くなると位相遅れが大きくなるものとする。例えば、移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１を、ＲＣの１次ＬＰＦとし、容量Ｃが電極間に電圧を印加することでその容量値を大きくできるバラクタを用い、印加電極間電圧の増加に対し容量値が単調に増加するものとすれば、ＲＣの１次ＬＰＦからなる移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１０１において、位相差が４５°（π／４）になる点は１次ＬＰＦの３ｄＢカットオフ周波数においてであり、この点付近における周波数の変化に対する位相の変化量は大きい。すなわち、傾きが大きな領域であり、位相比較器１０２は線形動作すると、基準電圧ＶＤＤ／２で位相差９０°であるから、基準電圧の設定値が１％の誤差を持つと移相誤差は１．１°に相当することになる。したがって、基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして±１％程度可変すれば、移相量を±１．１°程度可変することができる。
【００７３】
＜実施例５＞
次に、π／２（９０°）移相回路の構成方法について説明する。良く知られているように、ＰＬＬループを構成して制御するためには、負帰還ループを構成する必要がある。しかし、１次ＬＰＦから構成された移相器を単に２次ＬＰＦに変更したのでは、２次ＬＰＦで位相が、０°から１８０°まで回り、更に、ループ・フィルタ（１次ＬＰＦ）でも同様に位相が回るために、現実には、負帰還ループを構成することができない。
【００７４】
ＰＬＬ回路にループ・フィルタ（１次ＬＰＦ）は必須であるために、ＰＬＬループ内に取り込める移相器は、１次ＬＰＦが限度である。
【００７５】
したがって、２次ＬＰＦを２つの１次ＬＰＦに分解して、一方を、ＰＬＬループ内に配置し、他方をＰＬＬループ外に配置する。
【００７６】
ただし、２つの１次ＬＰＦは同一とし、同一制御電圧ＶＣＯＮが印加され、その時の移相量が同一になるものと期待できる。
【００７７】
図６において、基準周波数ｆＲＥＦが入力端子１００から印加され第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０で、位相が４５°（π／４）だけ遅れ、振幅が１／√２に減衰し２分配される。すなわち、一方は、インターフェース回路１０５で振幅が増幅され、矩形波に波形整形されて位相比較器１０２であるＸＯＲ回路の一方の入力信号となり、他方は、第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１で位相が４５°（π／４）だけ遅れ、振幅が１／√２に減衰した後に、インターフェース回路１０６で振幅が増幅され、矩形波に波形整形されて位相比較器１０２であるＸＯＲ回路の他方の入力信号となっている。ここで、第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０と第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１とは、共通に制御電圧ＶＣＯＮで制御されている。したがって、第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０と第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１でのそれぞれの移相量はほぼ等しい。このことにより、２つの移相器での移相量の総和は９０°（π／２）となる。したがって、基準周波数と位相比較器１０２の一方の入力信号が位相差を持つ信号として利用できる。
【００７８】
ＸＯＲ回路の出力信号はデューティが１：３の矩形波形となり、ラグリード・フィルタからなるループ・フィルタ１０３により平滑化されると直流電圧としてはＶＤＤ／４の値となる。ループ・フィルタ１０３の出力電圧は、基準電圧としてＶＤＤ／４の電圧が印加された差動増幅器１０４（電圧利得が−ＧＶ）により増幅されて第１、第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１１０、１１１の制御電圧ＶＣＯＮとなっている。すなわち、ＰＬＬループを構成している。したがって、この基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして可変すれば、移相量を可変することができることになる。
【００７９】
図６の回路の動作を説明する。図６において、第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０はＰＬＬループの外に配置され、第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１はＰＬＬループ内に取り込まれているから、ループ・フィルタをラグリード型フィルタとしているので位相遅れが９０°（π／２）以内に納まるものとすると、第２の移相器１１１での位相変化幅は位相遅れで高々９０°（π／２）しか許容されない。それを超えるとＰＬＬの負帰還ループが維持できなくなり、正帰還となって発振してしまい安定動作とはならなくなる。この条件を考慮すると第１の移相器１１０と第２の移相器１１１を同一とした場合に、移相器として利用可能なのはＲＣからなる１次ＬＰＦなどに限定される。高周波での利用を前提としているから、印加電圧で容量値が変化するバラクタ容量を可変Ｃとして用いるのが最も容易である。
【００８０】
このように、入力された基準周波数と第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１の出力信号間に位相差が生じるから、この２つの信号を位相の異なる信号として利用する。ここで注意すべき点は基準周波数の位相を変化させるだけで周波数は何も変わらないことである。また、位相比較器１０２にはＸＯＲ回路を用いる。ＸＯＲ回路はディジタル回路であり、出力振幅はｈｉｇｈの場合に電源電圧ＶＤＤ、ｌｏｗの場合にＧＮＤ電圧０Ｖをとる。
【００８１】
したがって、位相比較器１０２にＸＯＲ回路を用い、差動増幅器１０４の正相入力端子の基準電圧が電源電圧ＶＤＤの半分（１／２）の場合には、ＰＬＬループが引き込まれてロックした場合に位相比較器１０２の２つの入力信号間には、９０°（π／２）の位相差が生じるが、基準電圧を電源電圧ＶＤＤの４分の１（ＶＤＤ／４）に変更することでＰＬＬループが引き込まれてロックした場合に位相比較器１０２の２つの入力信号間に生じる位相差を４５°（π／４）に設定することができる。
【００８２】
ここで、第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０と第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１は共に制御電圧ＶＣＯＮが高くなると位相遅れが大きくなるものとする。例えば、２つの移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１１０、１１１をＲＣの１次ＬＰＦとし、容量Ｃが電極間に電圧を印加することでその容量値を大きくできるバラクタを用い、印加電極間電圧の増加に対し容量値が単調に増加するものとすれば、ＲＣの１次ＬＰＦからなるいずれの移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１１０、１１１においても、位相差が４５°（π／４）になる点は１次ＬＰＦの３ｄＢカットオフ周波数においてであり、この点付近における周波数の変化に対する位相の変化量は大きい。すなわち、傾きが大きな領域であり、位相比較器１０２は線形動作すると、基準電圧ＶＤＤ／２で位相差９０°であることから、基準電圧の設定値が１％の誤差を持つと、移相誤差は１．１°に相当することになる。他に生じる移相誤差は、第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０と第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１の整合性に起因する。したがって、基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして±１％程度可変すれば、移相量を±２．２°程度可変することができる。
【００８３】
＜実施例６＞
図７は、本発明の第６の実施例の構成を示す図である。図７を参照すると、本実施例は、図６の構成において、ループ・フィルタと差動増幅器を一体化したものである。図７において、基準周波数ｆＲＥＦが入力端子から印加され第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０で位相が４５°（π／４）だけ遅れ、振幅が１／√２に減衰し２分配される。すなわち、一方はインターフェース回路１０５で振幅が増幅され、矩形波に波形整形されて、位相比較器１０２であるＸＯＲ回路の一方の入力信号となり、他方は第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１で位相が４５°（π／４）だけ遅れ、振幅が１／√２に減衰した後に、インターフェース回路１０６で振幅が増幅され、矩形波に波形整形されて位相比較器１０２であるＸＯＲ回路の他方の入力信号となっている。ここで、第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０と第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１とは、共通に制御電圧ＶＣＯＮで制御されている。したがって、第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０と第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１でのそれぞれの移相量はほぼ等しい。このことにより、２つの移相器での移相量の総和は９０°（π／２）となる。したがって、基準周波数と位相比較器１０２の一方の入力信号が位相差を持つ信号として利用できる。
【００８４】
位相比較器１０２であるＸＯＲ回路の出力信号はデューティが１：３の矩形波形となり、平滑化されると直流電圧としては電源電圧ＶＤＤの４分の１の値（ＶＤＤ／４）となる。この信号が、ラグリード・フィルタ特性と電圧利得を有するＲＣアクティブフィルタ１０７からなるループ・フィルタに入力される。ＲＣアクティブフィルタ１０７を構成する差動増幅器１０４の正相入力端子（＋）には基準電圧としてＶＤＤ／４の電圧が印加されており、差動増幅器１０４の逆相入力端子（−）と出力端子間には、抵抗Ｒ３と容量Ｃの直列回路と、抵抗Ｒ２とが並列に接続され、差動増幅器１０４の正相入力端子とＸＯＲ回路との間には抵抗Ｒ１が接続され、直流電圧利得ＧＶは、−Ｒ２／Ｒ１となる。信号はこの電圧利得ＧＶで増幅され、高域信号成分が除去されて第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０と第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１の共通の制御電圧となっている。すなわち、第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０を除いた回路ブロックでＰＬＬループを構成している。したがって、この基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして可変すれば、移相量を可変することができることになる。
【００８５】
図７の回路の動作を説明する。図７において、第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０はＰＬＬループの外に配置され、第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１はＰＬＬループ内に取り込まれているから、ループ・フィルタをラグリード型フィルタとしているので位相遅れが９０°（π／２）以内に納まるものとすると、第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１での位相変化幅は位相遅れで高々９０°（π／２）しか許容されない。それを超えるとＰＬＬの負帰還ループが維持できなくなり、正帰還となって発振してしまい安定動作とはならなくなる。この条件を考慮すると移相器として利用可能なのはＲＣからなる１次ＬＰＦなどに限定される。高周波での利用を前提としているから、印加電圧で容量値が変化するバラクタ容量を可変Ｃとして用いるのが最も容易である。
【００８６】
このように、入力された基準周波数ｆＲＥＦと第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１の出力信号間に位相差が生じるから、この２つの信号を位相の異なる信号として利用する。ここで注意すべき点は基準周波数の位相を変化させるだけで周波数は何も変わらないことである。
【００８７】
また、位相比較器１０２にはＸＯＲ回路を用いる。ＸＯＲ回路はディジタル回路であり、出力振幅はｈｉｇｈの場合に電源電圧ＶＤＤ、ｌｏｗの場合にＧＮＤ電圧０Ｖをとる。
したがって、位相比較器１０２にＸＯＲ回路を用い基準電圧が電源電圧ＶＤＤの半分（ＶＤＤ／２）の場合には、ＰＬＬループが引き込まれてロックした場合に位相比較器１０２の２つの入力信号間には９０°（π／２）の位相差が生じるが、基準電圧を電源電圧ＶＤＤの４分の１（ＶＤＤ／４）に変更することでＰＬＬループが引き込まれてロックした場合に位相比較器１０２の２つの入力信号間に生じる位相差を４５°（π／４）に設定することができる。
【００８８】
ここで、第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０と第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１は共に制御電圧ＶＣＯＮが高くなると位相遅れが大きくなるものとする。例えば、２つの移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１１０、１１１をＲＣの１次ＬＰＦとし、容量Ｃが電極間に電圧を印加することでその容量値を大きくできるバラクタを用い、印加電極間電圧の増加に対し容量値が単調に増加するものとすれば、ＲＣの１次ＬＰＦからなる移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１１０、１１１において、位相差が４５°（π／４）になる点は、１次ＬＰＦの３ｄＢカットオフ周波数においてであり、この点付近における周波数の変化に対する位相の変化量は大きい。すなわち、傾きが大きな領域であり、位相比較器１０２は線形動作すると、基準電圧ＶＤＤ／２で位相差９０°であるから、基準電圧の設定値が１％の誤差を持つと移相誤差は１．１°に相当することになる。他に生じる移相誤差は第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０と第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１の整合性に起因する。したがって、基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして±１％程度可変すれば、移相量を±２．２°程度可変することができる。
【００８９】
＜実施例７＞
図８は、本発明の第７の実施例の構成を示す図である。図６に示した回路において、ＸＯＲ回路を用いた位相比較器１０２のそれぞれの入力端子の前に、インターフェース回路１０５、１０６に代えて、同一分周数の周波数分周回路１０８、１０９を挿入し、位相比較器１０２への入力周波数を低くすることができる。
【００９０】
図８において、基準周波数ｆＲＥＦが入力端子１００から印加され第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０で位相が４５°（π／４）だけ遅れ、振幅が１／√２に減衰し２分配される。すなわち、一方は分周数ｎの周波数分周回路１０８を介して位相比較器１０２であるＸＯＲ回路の一方の入力信号となり、他方は第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１で位相が４５°（π／４）だけ遅れ、振幅が１／√２に減衰した後に、分周数ｎの周波数分周回路１０９を介して、矩形波に波形整形されて位相比較器１０２であるＸＯＲ回路の他方の入力信号となっている。ここで、第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０と第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１とは、共通に制御電圧ＶＣＯＮで制御されている。したがって、第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０と第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１でのそれぞれの移相量はほぼ等しい。このことにより、２つの移相器での移相量の総和は９０°（π／２）となる。したがって、基準周波数と位相比較器１０２の一方の入力信号が位相差を持つ信号として利用できる。
【００９１】
ＸＯＲ回路の出力信号はデューティが１：３の矩形波形となり、ラグリード・フィルタからなるループ・フィルタ１０３により平滑化されると直流電圧としてはＶＤＤ／４の値となる。ループ・フィルタ１０３の出力電圧は、基準電圧としてＶＤＤ／４の電圧が印加された差動増幅器（電圧利得が−ＧＶ）により増幅されて、第１、第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１１０、１１１の制御電圧となっている。すなわち、ＰＬＬループを構成している。したがって、この基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして可変すれば、移相量を可変することができることになる。
【００９２】
次に、図８の回路の動作を説明する。図８において、第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０はＰＬＬループの外に配置され、第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１はＰＬＬループ内に取り込まれているから、ループ・フィルタをラグリード型フィルタとしているので位相遅れが９０°（π／２）以内に納まるものとすると、第２の移相器１１１での位相変化幅は位相遅れで高々９０°（π／２）しか許容されない。それを超えると、ＰＬＬの負帰還ループが維持できなくなり、正帰還となって発振してしまい安定動作とはならなくなる。この条件を考慮すると、第１の移相器１１０と第２の移相器１１１を同一とした場合に、移相器として利用可能なのはＲＣからなる１次ＬＰＦなどに限定される。高周波での利用を前提としているから、印加電圧で容量値が変化するバラクタ容量を可変Ｃとして用いるのが最も容易である。
【００９３】
このように、入力された基準周波数と第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１の出力信号間に位相差が生じるから、この２つの信号を位相の異なる信号として利用する。ここで注意すべき点は基準周波数の位相を変化させるだけで周波数は何も変わらないことである。
【００９４】
また、位相比較器１０２にはＸＯＲ回路を用いる。ＸＯＲ回路はディジタル回路であり、出力振幅はｈｉｇｈの場合に電源電圧ＶＤＤ、ｌｏｗの場合にＧＮＤ電圧０Ｖをとる。
したがって、位相比較器１０２にＸＯＲ回路を用い基準電圧が電源電圧ＶＤＤの半分（１／２）の場合には、ＰＬＬループが引き込まれてロックした場合に位相比較器１０２の２つの入力信号間には９０°（π／２）の位相差が生じるが、基準電圧を電源電圧ＶＤＤの４分の１（ＶＤＤ／４）に変更することでＰＬＬループが引き込まれてロックした場合に位相比較器１０２の２つの入力信号間に生じる位相差を４５°（π／４）に設定することができる。
【００９５】
ここで、第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０と第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１は共に制御電圧ＶＣＯＮが高くなると位相遅れが大きくなるものとする。例えば、２つの移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１１０、１１１をＲＣの１次ＬＰＦとし、容量Ｃが電極間に電圧を印加することでその容量値を大きくできるバラクタを用い、印加電極間電圧の増加に対し容量値が単調に増加するものとすれば、ＲＣの１次ＬＰＦからなるいずれの移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１１０、１１１においても、位相差が４５°（π／４）になる点は１次ＬＰＦの３ｄＢカットオフ周波数においてであり、この点付近における周波数の変化に対する位相の変化量は大きい。すなわち、傾きが大きな領域であり、位相比較器１０２は線形動作すると、基準電圧ＶＤＤ／２で位相差９０°であるから、基準電圧の設定値が１％の誤差を持つと、移相誤差は１．１°に相当することになる。他に生じる移相誤差は、第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０と第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１の整合性に起因する。したがって、基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして、±１％程度可変すれば、移相量を±２．２°程度可変することができる。
【００９６】
＜実施例８＞
図９は、本発明の第８の実施例の構成を示す図である。図９に示すように、図８の構成において、ループ・フィルタと差動増幅器を一体化することができる。
【００９７】
図９において、基準周波数ｆＲＥＦが入力端子１００から印加され第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０で位相が４５°（π／４）だけ遅れ、振幅が１／√２に減衰し２分配される。すなわち、一方は、分周数ｎの周波数分周回路１０８を介して位相比較器１０２であるＸＯＲ回路の一方の入力信号となり、他方は第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１で位相が４５°（π／４）だけ遅れ、振幅が１／√２に減衰した後に、分周数ｎの周波数分周回路１０９を介して、矩形波に波形整形されて、位相比較器１０２であるＸＯＲ回路の他方の入力信号となっている。ここで、第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０と第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１とは、共通に制御電圧ＶＣＯＮで制御されている。
【００９８】
したがって、第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０と第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１でのそれぞれの移相量はほぼ等しい。このことにより、２つの移相器での移相量の総和は９０°（π／２）となる。したがって、基準周波数と位相比較器１０２の一方の入力信号が位相差を持つ信号として利用できる。
【００９９】
位相比較器１０２であるＸＯＲ回路の出力信号はデューティが１：３の矩形波形となり、平滑化されると直流電圧としては電源電圧ＶＤＤの４分の１の値（ＶＤＤ／４）となる。この信号が、ラグリード・フィルタ特性と電圧利得を有するＲＣアクティブフィルタ１０７からなるループ・フィルタに入力される。このＲＣアクティブフィルタ１０７を構成する差動増幅器１０４の正相入力端子（＋）には基準電圧としてＶＤＤ／４の電圧が印加されており、差動増幅器１０４の逆相入力端子（−）と出力端子間には、抵抗Ｒ３と容量Ｃの直列回路と、抵抗Ｒ２とが並列に接続され、差動増幅器１０４の正相入力端子とＸＯＲ回路との間には、抵抗Ｒ１が接続され、直流電圧利得ＧＶは−Ｒ２／Ｒ１となる。信号はこの電圧利得ＧＶで増幅され、高域信号成分が除去されて第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０と第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１の共通の制御電圧となっている。
【０１００】
すなわち、第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０を除いた回路ブロックでＰＬＬループを構成している。したがって、この基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして可変すれば、移相量を可変することができることになる。
【０１０１】
次に図９の回路の動作を説明する。図９において、第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０はＰＬＬループの外に配置され、第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１はＰＬＬループ内に取り込まれているから、ループ・フィルタをラグリード型フィルタとしているので位相遅れが９０°（π／２）以内に納まるものとすると、第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１での位相変化幅は位相遅れで高々９０°（π／２）しか許容されない。それを超えると、ＰＬＬの負帰還ループが維持できなくなり、正帰還となって発振してしまい安定動作とはならなくなる。この条件を考慮すると移相器として利用可能なのはＲＣからなる１次ＬＰＦなどに限定される。高周波での利用を前提としているから、印加電圧で容量値が変化するバラクタ容量を可変Ｃとして用いるのが最も容易である。
【０１０２】
このように、入力された基準周波数ｆＲＥＦと第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１の出力信号間に位相差が生じるから、この２つの信号を位相の異なる信号として利用する。ここで注意すべき点は、基準周波数ｆＲＥＦの位相を変化させるだけで周波数は何も変わらないことである。
【０１０３】
また、位相比較器１０２にはＸＯＲ回路を用いる。ＸＯＲ回路はディジタル回路であり、出力振幅はｈｉｇｈの場合に電源電圧ＶＤＤ、ｌｏｗの場合にＧＮＤ電圧０Ｖをとる。
したがって、位相比較器１０２にＸＯＲ回路を用い基準電圧が電源電圧ＶＤＤの半分（ＶＤＤ／２）の場合には、ＰＬＬループが引き込まれてロックした場合に位相比較器１０２の２つの入力信号間には９０°（π／２）の位相差が生じるが、基準電圧を電源電圧ＶＤＤの４分の１（ＶＤＤ／４）に変更することでＰＬＬループが引き込まれてロックした場合に位相比較器１０２の２つの入力信号間に生じる位相差を４５°（π／４）に設定することができる。
【０１０４】
ここで、第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０と第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１は共に制御電圧ＶＣＯＮが高くなると位相遅れが大きくなるものとする。例えば、２つの移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１１０、１１１をＲＣの１次ＬＰＦとし、容量Ｃが電極間に電圧を印加することでその容量値を大きくできるバラクタを用い、印加電極間電圧の増加に対し容量値が単調に増加するものとすれば、ＲＣの１次ＬＰＦからなる移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１１０、１１１において、位相差が４５°（π／４）になる点は１次ＬＰＦの３ｄＢカットオフ周波数においてであり、この点付近における周波数の変化に対する位相の変化量は大きい。すなわち、傾きが大きな領域であり、位相比較器１０２は線形動作すると、基準電圧ＶＤＤ／２で位相差９０°であることから、基準電圧の設定値が１％の誤差を持つと移相誤差は１．１°に相当することになる。他に生じる移相誤差は第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）１１０と第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）１１１の整合性に起因する。したがって、基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして±１％程度可変すれば、移相量を±２．２°程度可変することができる。
【０１０５】
＜実施例９＞
図１０に示すように、電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）を用いた良く知られたＰＬＬ回路を用いても９０°（π／２）移相回路を実現することができる。
【０１０６】
図１０において、基準周波数ｆＲＥＦが入力端子１００から印加され、インターフェース回路１０５で矩形波に波形整形されて位相比較器１０２であるＸＯＲ回路の一方の入力信号となり、ＶＣＯ１１２からの発振周波数が印加され、インターフェース回路１０６で矩形波に波形整形されて位相比較器１０２であるＸＯＲ回路の他方の入力信号となっている。したがって、位相比較器１０２の２つの入力信号が位相差を持つ信号として利用できる。
【０１０７】
ＸＯＲ回路の出力信号はデューティが１：１の矩形波形となり、ラグリード・フィルタからなるループ・フィルタ１０３により平滑化されると、直流電圧としてはＶＤＤ／２の値となる。ループ・フィルタ１０３の出力電圧は、基準電圧としてＶＤＤ／２の電圧が印加された差動増幅器１０４（電圧利得が−ＧＶ）により増幅されて、ＶＣＯ１１２の制御電圧ＶＣＯＮとなっている。すなわち、ＰＬＬループを構成している。したがって、この基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして可変すれば、移相量を可変することができることになる。
【０１０８】
次に図１０の回路の動作を説明する。図１０において、ＶＣＯ１１２、位相比較器１０２、ループ・フィルタ（ラグリード型フィルタ）１０３はＰＬＬ回路を構成している。高周波での利用を前提としているから、ＶＣＯ１１２のタンク回路には、ＬＣタンク回路を用い、容量Ｃには、印加電圧で容量値が変化するバラクタ容量を可変Ｃとして用いるのが最も容易である。
【０１０９】
また、位相比較器１０２にはＸＯＲ回路を用いる。ＸＯＲ回路はディジタル回路であり、出力振幅はｈｉｇｈの場合に電源電圧ＶＤＤ、ｌｏｗの場合にＧＮＤ電圧０Ｖをとる。
したがって、位相比較器１０２にＸＯＲ回路を用い基準電圧が電源電圧ＶＤＤの半分（１／２）の場合には、ＰＬＬループが引き込まれてロックした場合に位相比較器１０２の２つの入力信号間には９０°（π／２）の位相差が生じる。このように、入力された基準周波数とＶＣＯ１１２の出力信号間に位相差が生じるから、この２つの信号を位相の異なる信号として利用する。
【０１１０】
ここで、ＶＣＯ１１２は、制御電圧ＶＣＯＮが高くなると発振周波数が下がるものとする。例えば、ＶＣＯ１１２をＬＣタンク回路からなる同調回路を持つものとし、容量Ｃが電極間に電圧を印加することでその容量値を大きくできるバラクタを用い、印加電極間電圧の増加に対し容量値が単調に増加するものとすれば良い。
【０１１１】
位相比較器１０２は線形動作すると、基準電圧ＶＤＤ／２で位相差９０°であることから、基準電圧の設定値が１％の誤差を持つと、移相誤差は１．１°に相当することになる。したがって、基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして±１％程度可変すれば、移相量を±１．１°程度可変することができる。
【０１１２】
＜実施例１０＞
図１１は、本発明の第１０の実施例の構成を示す図である。図１１を参照すると、本実施例は、図１０のループ・フィルタと差動増幅器を一体化することができる。
【０１１３】
図１１において、基準周波数ｆＲＥＦが入力端子１００から印加されインターフェース回路１０５で矩形波に波形整形されて位相比較器１０２であるＸＯＲ回路の一方の入力信号となり、ＶＣＯ１１２からの発振周波数が印加され、インターフェース回路１０６で振幅が増幅され、矩形波に波形整形されて位相比較器１０２であるＸＯＲ回路の他方の入力信号となっている。したがって、位相比較器１０２の２つの入力信号が位相差を持つ信号として利用できる。
【０１１４】
ＸＯＲ回路の出力信号はデューティが１：１の矩形波形となり、平滑化されると直流電圧としては電源電圧ＶＤＤの２分の１の値（ＶＤＤ／２）となる。この信号が、ラグリード・フィルタ特性と電圧利得を有するＲＣアクティブフィルタ１０７からなるループ・フィルタに入力される。ＲＣアクティブフィルタ１０７を構成する差動増幅器１０４の正相入力端子（＋）には基準電圧としてＶＤＤ／２の電圧が印加されており、差動増幅器１０４の逆相入力端子（−）と出力端子間には、抵抗Ｒ３と容量Ｃの直列回路と、抵抗Ｒ２とが並列に接続され、差動増幅器１０４の正相入力端子とＸＯＲ回路との間には抵抗Ｒ１が接続され、直流電圧利得ＧＶは、−Ｒ２／Ｒ１となる。信号はこの電圧利得ＧＶで増幅され、高域信号成分が除去されてＶＣＯ（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）１１２の制御電圧となっている。すなわち、ＰＬＬループを構成している。したがって、この基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして可変すれば、移相量を可変することができることになる。
【０１１５】
次に図１１の回路の動作を説明する。図１１において、ＶＣＯ１１２、位相比較器１０２、アクティブフィルタ１０７からなるループ・フィルタ（ラグリード型フィルタ）はＰＬＬ回路を構成している。高周波での利用を前提としているから、印加電圧で容量値が変化するバラクタ容量を可変Ｃとして用いるのが最も容易である。
【０１１６】
また、位相比較器１０２にはＸＯＲ回路を用いる。ＸＯＲ回路はディジタル回路であり、出力振幅はｈｉｇｈの場合に電源電圧ＶＤＤ、ｌｏｗの場合にＧＮＤ電圧０Ｖをとる。
したがって、位相比較器１０２にＸＯＲ回路を用い基準電圧が電源電圧ＶＤＤの半分（ＶＤＤ／２）の場合には、ＰＬＬループが引き込まれてロックした場合に位相比較器１０２の２つの入力信号間には９０°（π／２）の位相差が生じる。このように、入力された基準周波数とＶＣＯ１１２の出力信号間に位相差が生じるから、この２つの信号を位相の異なる信号として利用する。
【０１１７】
ここで、ＶＣＯ１１２は、制御電圧ＶＣＯＮが高くなると発振周波数が下がるものとする。例えば、ＶＣＯ１１２をＬＣタンク回路からなる同調回路を持つものとし、容量Ｃが電極間に電圧を印加することでその容量値を大きくできるバラクタを用い、印加電極間電圧の増加に対し容量値が単調に増加するものとすれば良い。
【０１１８】
位相比較器１０２は線形動作すると、基準電圧ＶＤＤ／２で位相差９０°であるから、基準電圧の設定値が１％の誤差を持つと移相誤差は１．１°に相当することになる。したがって、基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして±１％程度可変すれば、移相量を±１．１°程度可変することができる。
【０１１９】
＜実施例１１＞
図１２は、本発明の第１１の実施例の構成を示す図である。図１２を参照すると、本実施例は、図１０に示した回路において、ＸＯＲ回路を用いた位相比較器１０２のそれぞれの入力端子の前に、インターフェース回路１０５、１０６に代えて、同一分周数の周波数分周回路１０８、１０９を挿入し、位相比較器１０２への入力周波数を低くすることができる。
【０１２０】
図１２において、基準周波数ｆＲＥＦが入力端子１００から印加され、分周数ｎの周波数分周回路１０８を介して位相比較器１０２であるＸＯＲ回路の一方の入力信号となり、ＶＣＯ１１２からの発振周波数が印加され、分周数ｎの周波数分周回路１０９を介して位相比較器１０２であるＸＯＲ回路の他方の入力信号となっている。したがって、位相比較器１０２の２つの入力信号が位相差を持つ信号として利用できる。
【０１２１】
ＸＯＲ回路の出力信号はデューティが１：１の矩形波形となり、ラグリード・フィルタからなるループ・フィルタ１０３により平滑化されると直流電圧としてはＶＤＤ／２の値となる。ループ・フィルタ１０３の出力電圧は、基準電圧としてＶＤＤ／２の電圧が印加された差動増幅器１０４（電圧利得が−ＧＶ）により増幅されてＶＣＯ１１２の制御電圧ＶＣＯＮとなっている。すなわち、ＰＬＬループを構成している。したがって、この基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして可変すれば、移相量を可変することができることになる。
【０１２２】
次に、図１２の回路の動作を説明する。図１２において、ＶＣＯ１１２、分周回路１０８、１０９、位相比較器１０２、ループ・フィルタ（ラグリード型フィルタ）１０３は、ＰＬＬ回路を構成している。高周波での利用を前提としているから、ＶＣＯ１１２のタンク回路にはＬＣタンク回路を用い、容量Ｃには印加電圧で容量値が変化するバラクタ容量を可変Ｃとして用いるのが最も容易である。
【０１２３】
また、位相比較器１０２にはＸＯＲ回路を用いる。ＸＯＲ回路はディジタル回路であり、出力振幅はｈｉｇｈの場合に電源電圧ＶＤＤ、ｌｏｗの場合にＧＮＤ電圧０Ｖをとる。
したがって、位相比較器１０２にＸＯＲ回路を用い基準電圧が電源電圧ＶＤＤの半分（１／２）の場合には、ＰＬＬループが引き込まれてロックした場合に位相比較器１０２の２つの入力信号間には９０°（π／２）の位相差が生じる。このように、入力された基準周波数とＶＣＯ１１２の出力信号間に位相差が生じるから、この２つの信号を位相の異なる信号として利用する。
【０１２４】
ここで、ＶＣＯ１１２は制御電圧ＶＣＯＮが高くなると発振周波数が下がるものとする。例えば、ＶＣＯ１１２をＬＣタンク回路からなる同調回路を持つものとし、容量Ｃが電極間に電圧を印加することでその容量値を大きくできるバラクタを用い、印加電極間電圧の増加に対し容量値が単調に増加するものとすれば良い。
【０１２５】
位相比較器１０２は線形動作すると、基準電圧ＶＤＤ／２で位相差９０°であるから、基準電圧の設定値が１％の誤差を持つと、移相誤差は１．１°に相当することになる。したがって、基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして±１％程度可変すれば、移相量を±１．１°程度可変することができる。
【０１２６】
＜実施例１２＞
図１３は、本発明の第１２の実施例の構成を示す図である。図１２を参照すると、本実施例は、図１２のループ・フィルタ１０３と差動増幅器１０４を一体化したものである。
【０１２７】
図１３において、基準周波数ｆＲＥＦが入力端子１００から印加され、分周数ｎの周波数分周回路１０８を介して位相比較器１０２であるＸＯＲ回路の一方の入力信号となり、ＶＣＯ１１２からの発振周波数が印加され、分周数ｎの周波数分周回路１０９を介して位相比較器１０２であるＸＯＲ回路の他方の入力信号となっている。したがって、位相比較器１０２の２つの入力信号が位相差を持つ信号として利用できる。
【０１２８】
位相比較器１０２であるＸＯＲ回路の出力信号はデューティが１：１の矩形波形となり、平滑化されると直流電圧としては電源電圧ＶＤＤの２分の１の値（ＶＤＤ／２）となる。この信号が、ラグリード・フィルタ特性と電圧利得を有するＲＣアクティブフィルタ１０７からなるループ・フィルタに入力される。このＲＣアクティブフィルタ１０７を構成する差動増幅器１０４の正相入力端子（＋）には基準電圧としてＶＤＤ／２の電圧が印加されており、差動増幅器１０４の逆相入力端子（−）と出力端子間には、抵抗Ｒ３と容量Ｃの直列回路と、抵抗Ｒ２とが並列に接続され、差動増幅器１０４の正相入力端子とＸＯＲ回路との間には抵抗Ｒ１が接続され、直流電圧利得ＧＶは−Ｒ２／Ｒ１となる。信号はこの電圧利得ＧＶで増幅され、高域信号成分が除去されてＶＣＯ１１２（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）の制御電圧となっている。すなわち、ＰＬＬループを構成している。したがって、この基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして可変すれば、移相量を可変することができることになる。
【０１２９】
次に図１３の回路の動作を説明する。図１３において、ＶＣＯ１１２、周波数分周回路１０８、１０９、位相比較器１０２、アクティブフィルタ１０７からなるループ・フィルタ（ラグリード型フィルタ）は、ＰＬＬ回路を構成している。
【０１３０】
高周波での利用を前提としているから、印加電圧で容量値が変化するバラクタ容量を可変Ｃとして用いるのが最も容易である。また、位相比較器１０２にはＸＯＲ回路を用いる。ＸＯＲ回路はディジタル回路であり、出力振幅はｈｉｇｈの場合に電源電圧ＶＤＤ、ｌｏｗの場合にＧＮＤ電圧０Ｖをとる。
【０１３１】
したがって、位相比較器１０２にＸＯＲ回路を用い基準電圧が電源電圧ＶＤＤの半分（ＶＤＤ／２）の場合には、ＰＬＬループが引き込まれてロックした場合に位相比較器１０２の２つの入力信号間には９０°（π／２）の位相差が生じる。このように、入力された基準周波数とＶＣＯ１１２の出力信号間に位相差が生じるから、この２つの信号を位相の異なる信号として利用する。
【０１３２】
ここで、ＶＣＯ１１２は制御電圧ＶＣＯＮが高くなると発振周波数が下がるものとする。例えば、ＶＣＯ１１２をＬＣタンク回路からなる同調回路を持つものとし、容量Ｃが電極間に電圧を印加することでその容量値を大きくできるバラクタを用い、印加電極間電圧の増加に対し容量値が単調に増加するものとすれば良い。
【０１３３】
位相比較器１０２は線形動作すると、基準電圧ＶＤＤ／２で位相差９０°であるから、基準電圧の設定値が１％の誤差を持つと移相誤差は１．１°に相当することになる。したがって、基準電圧をスイッチ等で分圧抵抗の一部を切り替えるなどして±１％程度可変すれば、移相量を±１．１°程度可変することができる。
【０１３４】
本発明の活用例として、ＬＳＩ上に集積される無線端末用フロントエンドにおいて、サブハーモニックミキサを用いるダイレクトコンバージョン方式の受信システム用の４５°（π／４）移相回路や一般的なダイレクトコンバージョン方式の受信システム用の９０°（π／２）移相回路やその他の直交変復調回路用の９０°（π／２）移相回路が挙げられる。特に、最近の集積回路プロセスの超々微細化の進展に伴い、周波数特性が向上し、ＲＦ−ＭＯＳとして１チップ上に集積される場合の要求が高まっているが、本発明は、そうした要望に答えることができる。
【図面の簡単な説明】
【０１３５】
【図１】本発明の一実施例の構成を示すブロック図である。
【図２】本発明の第１の実施例の回路構成を示す図である。
【図３】本発明の第２の実施例の回路構成を示す図である。
【図４】本発明の第３の実施例の回路構成を示す図である。
【図５】本発明の第４の実施例の回路構成を示す図である。
【図６】本発明の第５の実施例の回路構成を示す図である。
【図７】本発明の第６の実施例の回路構成を示す図である。
【図８】本発明の第７の実施例の回路構成を示す図である。
【図９】本発明の第８の実施例の回路構成を示す図である。
【図１０】本発明の第９の実施例の回路構成を示す図である。
【図１１】本発明の第１０の実施例の回路構成を示す図である。
【図１２】本発明の第１１の実施例の回路構成を示す図である。
【図１３】本発明の第１２の実施例の回路構成を示す図である。
【図１４】ＲＣ−ＣＲを用いた従来の９０°移相回路の構成を示す図である。
【図１５】ジョンソン・カウンタを用いた従来の９０°移相回路の構成を示す図である。
【図１６】特許文献１に記載された回路構成を示す図である。
【図１７】特許文献１に記載された回路の周波数特性を示す図である。
【図１８】特許文献１に記載された他の回路構成を示す図である。
【符号の説明】
【０１３６】
２１  第１の帯域通過フィルタ（ＲＣアクティブＢＰＦ）
２２  第２の帯域通過フィルタ（ＲＣアクティブＢＰＦ）
４１  第１の全域通過フィルタ
４２  第２の全域通過フィルタ
４３  第１のＲＣ全域通過フィルタ
４４  第１のＲＣ全域通過フィルタ
１００  入力端子
１０１  移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ）
１０２  位相比較器（ＸＯＲ）
１０３  ループフィルタ（ＬＰＦ）
１０４  差動増幅器
１０５、１０６  インターフェース回路
１０７  ＲＣアクティブフィルタ（アクティブＬＰＦ）
１０８、１０９  周波数分周回路
１１０  第１の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ１）
１１１  第２の移相器（Ｐｈａｓｅ  ｓｈｉｆｔｅｒ２）
１１２  ＶＣＯ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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