(57)【要約】【課題】複数電源で動作する半導体装置のパワーオンリセットに際して、セット部品のコスト低減と誤動作防止を図る。【解決手段】ＡＤコンバータ２は、ＡＤ変換制御信号Ｓｃのアサートにより第２の電源電圧ＶｂのＡＤ変換を行い、ＡＤ変換値が設定値に達したときに一致信号Ｓｅをアサートする一方、ＡＤ変換制御信号Ｓｃのネゲートにより通常動作モードで入力信号ＳinのＡＤ変換を行う。リセット制御回路４は、リセット入力端子電圧Ｖｒの上昇に伴うリセット入力信号Ｓｒのアサートに同期してＡＤ変換制御信号Ｓｃをアサートし、一致信号Ｓｅのアサートに同期してＡＤ変換制御信号Ｓｃをネゲートしかつ内部リセット信号Ｓｎをアサートして、第２の電源電圧Ｖｂより高電位の第１の電源電圧Ｖａで駆動される第１の内部回路１０ａと第２の電源電圧Ｖｂで駆動される第２の内部回路１０ｂをリセット解除する。【選択図】図１
2008153733.tif 000002
【特許請求の範囲】
【請求項１】
電源投入に伴う第１の電源電圧の立ち上がり完了に伴って発振を開始しクロックを生成出力する発振回路と、
内部リセット信号のアサートによってパワーオンリセットされて前記第１の電源電圧で駆動され前記発振回路からのクロックに同期した動作を開始する第１の内部回路と、
前記内部リセット信号のアサートによってパワーオンリセットされて前記第１の電源電圧よりも低電位の第２の電源電圧で駆動され前記発振回路からのクロックに同期した動作を開始する第２の内部回路と、
前記第１の電源電圧の立ち上がり完了に伴って動作を開始し、前記発振回路からのクロックに同期して動作し、ＡＤ変換制御信号がアサートされたときに前記第２の電源電圧のＡＤ変換を行い、前記第２の電源電圧のＡＤ変換値が設定値に達したときに一致信号をアサートして出力する一方、前記ＡＤ変換制御信号がネゲートされたときは通常動作モードでＡＤ変換対象の入力信号のＡＤ変換を行うＡＤコンバータと、
前記第１の電源電圧の立ち上がり完了に伴って動作を開始し、外部から印加されるリセット入力端子電圧の上昇に伴うリセット入力信号のアサートに同期して前記ＡＤ変換制御信号をアサートして前記ＡＤコンバータに出力するとともに、前記一致信号のアサートに同期して前記ＡＤ変換制御信号をネゲートしかつ前記内部リセット信号をアサートするリセット制御回路とを備えた半導体装置。
【請求項２】
前記第１の電源電圧を入力とし、前記第１の電源電圧より低電位の前記第２の電源電圧を生成して前記ＡＤコンバータおよび前記第２の内部回路に供給するレギュレータを備えている請求項１に記載の半導体装置。
【請求項３】
前記リセット制御回路は、前記内部リセット信号として前記第１の内部回路に対する内部リセット信号と前記第２の内部回路に対する内部リセット信号とを個別的に生成出力するように構成され、かつ前記第１の内部回路からのレギュレータ制御信号によって前記第２の内部回路に対する前記内部リセット信号の論理が制御され、
前記レギュレータは、前記第１の内部回路からの前記レギュレータ制御信号によってオン・オフ制御されるように構成されている請求項２に記載の半導体装置。
【請求項４】
前記第１の内部回路からの動作制御信号でオン・オフ制御される間欠動作制御回路を備え、前記ＡＤコンバータは、前記間欠動作制御回路からアサートされた間欠動作制御信号を入力している期間において、一定時間ごとに前記第２の電源電圧をＡＤ変換するように構成されている請求項１に記載の半導体装置。
【請求項５】
前記第１の内部回路からの制御信号で制御され、前記ＡＤコンバータに対して、前記一致信号をアサートさせるときの前記第２の電源電圧のＡＤ変換値に対する前記設定値を変更しかつ任意に前記第２の電源電圧をＡＤ変換させる制御を行うＡＤ変換制御レジスタ回路を備えた請求項１に記載の半導体装置。
【請求項６】
前記第２の内部回路に相当するものおよび前記第２の電源電圧に相当するものがそれぞれ複数あり、前記ＡＤコンバータは、前記複数の前記第２の電源電圧を時分割でＡＤ変換し、すべての第２の電源電圧のＡＤ変換値が設定値に達成したときに前記一致信号をアサートする複数電源対応方式のＡＤコンバータに構成されている請求項１に記載の半導体装置。
【請求項７】
前記第２の電源電圧が前記第１の電源電圧より低電位であることに代えて、前記第２の電源電圧が前記第１の電源電圧より高電位であり、前記第２の電源電圧を前記ＡＤコンバータが変換できる電位まで降下させる電圧変換回路を備えている請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤコンバータを内蔵し複数電源で動作する半導体装置において、パワーオン時や動作モード変更時のリセット動作を確実に実施し、かつセットの部品コストを低減化するための技術に関する。
【背景技術】
【０００２】
従来の半導体装置におけるパワーオン時のリセット手段としては一般的に、抵抗素子と容量素子からなるＲＣリセット回路が用いられている。２つの電源で動作する半導体装置においては、そのリセットの解除はすべての電源が立ち上がってからでなければならない。そのため、１つの電源で動作する半導体装置に比べて、抵抗素子と容量素子の値を大きくし、リセット期間を長くとる必要がある。
【０００３】
以下、２つの電源で動作する従来の半導体装置について、パワーオン時のリセットシーケンスを説明する。
【０００４】
図１５は従来の技術における半導体装置Ｂの構成を示すブロック図である。発振回路１、ＡＤコンバータ２ｊ、バッファ３および第１の内部回路１０ａは、その電源入力端子が第１の電源入力端子Ｔ１に接続され、外部からの第１の電源電圧Ｖａで駆動されるようになっている。一方、第２の内部回路１０ｂは、その電源入力端子が第２の電源入力端子Ｔ２に接続され、外部からの第２の電源電圧Ｖｂで駆動されるようになっている。発振回路１は、発振入力端子Ｔ３と発振出力端子Ｔ４に接続され、さらに外部の発振子Ｘと容量素子Ｃ１，Ｃ２に接続されている。発振回路１はクロックＣＫを発生し、発生したクロックＣＫはＡＤコンバータ２ｊ、第１の内部回路１０ａおよび第２の内部回路１０ｂへ出力される。外部の抵抗素子Ｒ１と容量素子Ｃ３はパワーオン時にリセット入力端子電圧Ｖｒを発生し、リセット入力端子Ｔ５を介してバッファ３に出力される。バッファ３は入力されてくるリセット入力端子電圧Ｖｒを波形整形してリセット入力信号Ｓｒを生成し、第１の内部回路１０ａおよび第２の内部回路１０ｂへ出力する。ＡＤコンバータ２ｊは、発振回路１からのクロックを受けてＡＤ入力端子Ｔ６からの入力信号ＳinをＡＤ変換する。
【０００５】
次に、上記構成の従来の半導体装置の動作を図１６に示すタイミングチャートに従って説明する。
【０００６】
まず時刻ｔ１において、半導体装置Ｂの電源を投入する。これにより、第１の電源入力端子Ｔ１、リセット入力端子Ｔ５にそれぞれ第１の電源電圧Ｖａ、リセット入力端子電圧Ｖｒが印加される。リセット入力端子電圧Ｖｒは、抵抗素子Ｒ１と容量素子Ｃ３で決まる時定数に従って上昇してゆく。
【０００７】
時刻ｔ２において、第２の電源入力端子Ｔ２に第２の電源電圧Ｖｂが印加され始める。このとき、第１の電源電圧Ｖａは完全に立ち上がっている。
【０００８】
時刻ｔ３において、リセット入力端子電圧Ｖｒがバッファ３で“Ｈ”レベルであると認識される所定のレベルＶthになる。すると、バッファ３によるリセット入力端子電圧Ｖｒの波形整形によりリセット入力信号Ｓｒが“Ｈ”レベルに反転し、これが入力されて第１の内部回路１０ａと第２の内部回路１０ｂがパワーオンリセットを受け、動作開始状態になる。このとき、もちろん第２の電源電圧Ｖｂも完全に立ち上がっている。リセット入力信号Ｓｒの立ち上がりは、第１の電源電圧Ｖａと第２の電源電圧Ｖｂがともに完全に立ち上がったあとのタイミングである必要がある。そして、その要件を満たすような傾きでリセット入力信号Ｓｒを上昇変化させる必要があり、これに合わせて抵抗素子Ｒ１と容量素子Ｃ３の値が調整されている。
【０００９】
なお、上記以外の従来の技術として、専用の電圧検知リセット回路を内蔵させ、電源電圧を検知してリセット解除を行う技術もある（例えば特許文献１参照）。
【特許文献１】特開２００４―３０４３３４号公報（第５−６頁、第１−９図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、上記のような従来の半導体装置で、パワーオンリセットを行う場合、２つの電源それぞれの立ち上がり時間を考慮したリセット入力端子電圧Ｖｒを生成する必要がある。つまり、１つの電源だけで動作する半導体装置に比べて、リセット入力端子電圧Ｖｒの上昇の期間を長くとる必要がある。そのため、抵抗素子Ｒ１と容量素子Ｃ３による時定数を大きくする必要があり、結果として、ＲＣリセット回路の部品コスト高、回路実装空間の増大を招いている。また、適切なＲＣ定数を決定しないと、半導体装置が誤動作するという問題もある。半導体装置に電源電圧を検知するための専用の電圧検知リセット回路を搭載すれば、半導体装置のコストが高くなる。
【００１１】
本発明は、このような事情に鑑みて創作したものであり、複数電源で動作する半導体装置のパワーオンリセットに際して、セット部品のコスト低減と誤動作防止を図ることを目的としている。
【課題を解決するための手段】
【００１２】
本発明による半導体装置は、
電源投入に伴う第１の電源電圧の立ち上がり完了に伴って発振を開始しクロックを生成出力する発振回路と、
内部リセット信号のアサートによってパワーオンリセットされて前記第１の電源電圧で駆動され前記発振回路からのクロックに同期した動作を開始する第１の内部回路と、
前記内部リセット信号のアサートによってパワーオンリセットされて前記第１の電源電圧よりも低電位の第２の電源電圧で駆動され前記発振回路からのクロックに同期した動作を開始する第２の内部回路と、
前記第１の電源電圧の立ち上がり完了に伴って動作を開始し、前記発振回路からのクロックに同期して動作し、ＡＤ変換制御信号がアサートされたときに前記第２の電源電圧のＡＤ変換を行い、前記第２の電源電圧のＡＤ変換値が設定値に達したときに一致信号をアサートして出力する一方、前記ＡＤ変換制御信号がネゲートされたときは通常動作モードでＡＤ変換対象の入力信号のＡＤ変換を行うＡＤコンバータと、
前記第１の電源電圧の立ち上がり完了に伴って動作を開始し、外部から印加されるリセット入力端子電圧の上昇に伴うリセット入力信号のアサートに同期して前記ＡＤ変換制御信号をアサートして前記ＡＤコンバータに出力するとともに、前記一致信号のアサートに同期して前記ＡＤ変換制御信号をネゲートしかつ前記内部リセット信号をアサートするリセット制御回路とを備えたものである。
【００１３】
この構成によれば次の作用が発揮される。すなわち、半導体装置の電源を投入すると、第１の電源電圧および第２の電源電圧が上昇を開始し、第１の電源電圧が発振回路、ＡＤコンバータ、リセット制御回路および第１の内部回路に供給され、第１の電源電圧より低電位の第２の電源電圧が第２の内部回路に供給される。発振回路で生成されたクロックはＡＤコンバータ、第１の内部回路および第２の内部回路に供給される。一方、半導体装置の電源投入に伴ってリセット入力端子電圧も上昇を開始し、設定値に達するとリセット入力信号がアサートされる。このリセット入力信号のアサートを受けたリセット制御回路は、ＡＤ変換制御信号をアサートしてＡＤコンバータに出力する。そして、ＡＤ変換制御信号のアサートを受けたＡＤコンバータは、第１の電源電圧より低電位の第２の電源電圧のＡＤ変換を行い、第２の電源電圧のＡＤ変換値が設定値に達すると、一致信号をアサートしてリセット制御回路に返す。一致信号のアサートを受けたリセット制御回路は、ＡＤ変換制御信号をネゲートしてＡＤコンバータに出力しかつ内部リセット信号をアサートして第１の内部回路および第２の内部回路に出力する。内部リセット信号のアサートを受けた第１の内部回路および第２の内部回路は、パワーオンリセットされて発振回路からのクロックに同期した動作を開始する。また、ＡＤ変換制御信号のネゲートを受けたＡＤコンバータは、通常動作モードに移行し、ＡＤ変換対象の入力信号に対するＡＤ変換を開始する。
【００１４】
上記において、ＡＤコンバータによる第２の電源電圧のＡＤ変換値が設定値に達したことを確認したタイミングで早期に内部リセット信号をアサートできるため、第２の電源電圧が設定電圧になるタイミングの確認が不確かな従来技術に比べて、リセット入力端子電圧の上昇速度を速いものにすることが可能となる。その結果、外付けのＲＣリセット回路のＲＣ定数を小さくでき、外付け部品のコスト低減が可能となる。また、第２の電源の入力タイミングにばらつきがあっても、そのタイミングばらつきを効果的に吸収するため、半導体装置の誤動作が防止される。
【００１５】
上記構成の半導体装置において、前記第１の電源電圧を入力とし、前記第１の電源電圧より低電位の前記第２の電源電圧を生成して前記ＡＤコンバータおよび前記第２の内部回路に供給するレギュレータを備えているという態様がある。この半導体装置は、第２の電源電圧を半導体装置の内部において第１の電源電圧から生成するものである。このように構成すれば、半導体装置の製造ばらつきのためにレギュレータが出力する第２の電源電圧の立ち上がりタイミングが変動しても、そのタイミングの変動を効果的に吸収することができ、半導体装置の誤動作は防止される。
【００１６】
上記のレギュレータに言及した半導体装置において、前記リセット制御回路は、前記内部リセット信号として前記第１の内部回路に対する内部リセット信号と前記第２の内部回路に対する内部リセット信号とを個別的に生成出力するように構成され、かつ前記第１の内部回路からのレギュレータ制御信号によって前記第２の内部回路に対する前記内部リセット信号の論理が制御され、
前記レギュレータは、前記第１の内部回路からの前記レギュレータ制御信号によってオン・オフ制御されるように構成されているという態様がある。
【００１７】
このように構成すれば、第１の内部回路の動作の結果に応じて第２の内部回路の動作を停止してもよいときには、第１の内部回路からのレギュレータ制御信号によってリセット制御回路を介して第２の内部回路の動作を停止させ、さらにそのレギュレータ制御信号によってレギュレータも動作を停止させることにより、レギュレータでの消費電力を削減することが可能となる。
【００１８】
また上記構成の半導体装置において、前記第１の内部回路からの動作制御信号でオン・オフ制御される間欠動作制御回路を備え、前記ＡＤコンバータは、前記間欠動作制御回路からアサートされた間欠動作制御信号を入力している期間において、一定時間ごとに前記第２の電源電圧をＡＤ変換するように構成されているという態様がある。このように構成すれば、内部回路の動作中に一定時間ごとに第２の電源電圧の変動を監視するので、第２の電源電圧が徐々に降下する可能性のあるような仕様のシステムにも適用可能となる。
【００１９】
また上記構成の半導体装置において、前記第１の内部回路からの制御信号で制御され、前記ＡＤコンバータに対して、前記一致信号をアサートさせるときの前記第２の電源電圧のＡＤ変換値に対する前記設定値を変更しかつ任意に前記第２の電源電圧をＡＤ変換させる制御を行うＡＤ変換制御レジスタ回路を備えているという態様がある。このように構成すれば、内部回路をリセットするときの第２の電源電圧のＡＤ変換値に対する設定値を任意に変更できるので、第２の電源電圧が変動する仕様のシステムにも適用可能となる。
【００２０】
また上記構成の半導体装置において、前記第２の内部回路に相当するものおよび前記第２の電源電圧に相当するものがそれぞれ複数あり、前記ＡＤコンバータは、前記複数の前記第２の電源電圧を時分割でＡＤ変換し、すべての第２の電源電圧のＡＤ変換値が設定値に達成したときに前記一致信号をアサートする複数電源対応方式のＡＤコンバータに構成されているという態様がある。このように構成すれば、第２の内部回路および第２の電源電圧に相当するものがそれぞれ複数ある仕様の半導体装置に対しても適用可能で、外付けのＲＣリセット回路のＲＣ定数を小さくして外付け部品のコスト低減が可能となる。
【００２１】
また上記構成の半導体装置において、前記第２の電源電圧が前記第１の電源電圧より低電位であることに代えて、前記第２の電源電圧が前記第１の電源電圧より高電位であり、前記第２の電源電圧を前記ＡＤコンバータが変換できる電位まで降下させる電圧変換回路を備えているという態様がある。このように構成すれば、第２の電源電圧が第１の電源電圧より高電位となっている仕様の半導体装置に対しても適用可能で、外付けのＲＣリセット回路のＲＣ定数を小さくして外付け部品のコスト低減が可能となる。
【発明の効果】
【００２２】
本発明によれば、第２の電源電圧の上昇レベルをＡＤコンバータで確認してから内部リセット信号をアサートするため、第２の電源電圧が設定電圧になるタイミングの確認が不確かな従来技術に比べて、リセット入力端子電圧の上昇速度を速いものにすることが可能で、外付けのＲＣリセット回路のＲＣ定数を小さくし、外付け部品のコストを低減することができる。また、第２の電源の入力タイミングにばらつきがあっても、そのタイミングばらつきを効果的に吸収するため、半導体装置の誤動作を防止することができる。さらに、電源電圧を検知するための専用の電圧検知リセット回路を搭載する必要がなく、半導体装置自身のコスト上昇を抑制することも可能である。
【発明を実施するための最良の形態】
【００２３】
以下、本発明にかかわる半導体装置の実施の形態を図面を用いて詳細に説明する。
【００２４】
（実施の形態１）
図１は本発明の実施の形態１における半導体装置の構成を示すブロック図である。図１において、Ａは半導体装置、１は発振回路、２はＡＤコンバータ、３はバッファ、４はリセット制御回路、１０ａは第１の内部回路、１０ｂは第２の内部回路、Ｔ１は第１の電源入力端子、Ｔ２は第２の電源入力端子、Ｔ３は発振入力端子、Ｔ４は発振出力端子、Ｔ５はリセット入力端子、Ｔ６はＡＤ入力端子、Ｘは発振子、Ｃ１，Ｃ２，Ｃ３は容量素子、Ｒ１は抵抗素子である。
【００２５】
発振回路１、ＡＤコンバータ２、バッファ３および第１の内部回路１０ａは、その電源入力端子が第１の電源入力端子Ｔ１に接続され、外部からの第１の電源電圧Ｖａで駆動されるようになっている。第２の内部回路１０ｂは、その電源入力端子が第２の電源入力端子Ｔ２に接続され、外部からの第２の電源電圧Ｖｂで駆動されるようになっている。
【００２６】
発振回路１は、発振入力端子Ｔ３と発振出力端子Ｔ４に接続され、さらに外部の発振子Ｘと容量素子Ｃ１，Ｃ２に接続されている。この発振回路１は、クロックＣＫを発生し、発生したクロックＣＫをＡＤコンバータ２、第１の内部回路１０ａおよび第２の内部回路１０ｂへ出力するように構成されている。外部の抵抗素子Ｒ１と容量素子Ｃ３はパワーオン時にリセット入力端子電圧Ｖｒを発生し、リセット入力端子Ｔ５を介してバッファ３に入力するようになっている。バッファ３は入力されてくるリセット入力端子電圧Ｖｒを波形整形してリセット入力信号Ｓｒを生成し、リセット制御回路４へ出力するようになっている。
【００２７】
リセット制御回路４は、バッファ３からのリセット入力信号Ｓｒを入力し、リセット入力信号Ｓｒが“Ｈ”レベルに立ち上がるタイミングでＡＤコンバータ２の動作を制御するＡＤ変換制御信号Ｓｃを立ち上げる一方、ＡＤコンバータ２からの一致信号Ｓｅの立ち上がりに同期してＡＤ変換制御信号Ｓｃを立ち下げ、かつ第１の内部回路１０ａおよび第２の内部回路１０ｂに対する内部リセット信号Ｓｎを立ち上げるように構成されている。
【００２８】
ＡＤコンバータ２は、発振回路１からのクロックＣＫに同期して動作し、リセット制御回路４からのＡＤ変換制御信号Ｓｃの論理に応じて、第２の電源入力端子Ｔ２からの第２の電源電圧ＶｂをＡＤ変換する状態と、ＡＤ入力端子Ｔ６から入力される入力信号ＳinをＡＤ変換する状態とに切り替えられるように構成されている。すなわち、リセット制御回路４からのＡＤ変換制御信号Ｓｃが“Ｈ”レベルのときは、第２の電源電圧ＶｂをＡＤ変換するモードになり、第２の電源電圧Ｖｂに対するＡＤ変換を繰り返し、ＡＤ変換値があらかじめ設定してある設定値と同一になると、一致信号Ｓｅを“Ｈ”レベルに立ち上げてリセット制御回路４へ出力するようになっている。
【００２９】
第１の内部回路１０ａおよび第２の内部回路１０ｂは、リセット制御回路４からの内部リセット信号Ｓｎが立ち上がると、パワーオンリセットが行われて動作を開始し、発振回路１からのクロックＣＫに同期して動作するように構成されている。
【００３０】
次に、上記のように構成された本実施の形態の半導体装置の動作を図２に示すタイミングチャートに従って説明する。
【００３１】
まず時刻ｔ１において、半導体装置Ａの電源を投入する。これにより、第１の電源入力端子Ｔ１、第２の電源入力端子Ｔ２、リセット入力端子Ｔ５にそれぞれ第１の電源電圧Ｖａ、第２の電源電圧Ｖｂ、リセット入力端子電圧Ｖｒが印加される。リセット入力端子電圧Ｖｒは、抵抗素子Ｒ１と容量素子Ｃ３で決まる時定数に従って上昇してゆく。なお、図２では、第２の電源電圧Ｖｂの立ち上がりは遅れている。
【００３２】
時刻ｔ２において、リセット入力端子電圧Ｖｒがバッファ３で“Ｈ”レベルであると認識される所定のレベルＶthになる。このとき、第１の電源電圧Ｖａは完全に立ち上がっている。また、第２の電源電圧Ｖｂも立ち上がり始める。リセット入力端子電圧Ｖｒが所定のレベルＶthになると、バッファ３によるリセット入力端子電圧Ｖｒの波形整形によりリセット入力信号Ｓｒが“Ｈ”レベルに反転する。ここで、リセット入力端子電圧Ｖｒの傾きは、抵抗素子Ｒ１と容量素子Ｃ３の値を調整することで変更できる。第１の電源電圧Ｖａの立ち上がりが完了したあとにリセット入力端子電圧Ｖｒが“Ｈ”レベルと認識されるように、抵抗素子Ｒ１と容量素子Ｃ３の値を調整してある。また、同じ時刻ｔ２において、リセット入力信号Ｓｒの“Ｈ”レベル反転を受けたリセット制御回路４は、ＡＤ変換制御信号Ｓｃを“Ｈ”レベルに立ち上げてＡＤコンバータ２に出力する。“Ｈ”レベルのＡＤ変換制御信号Ｓｃを受け取ったＡＤコンバータ２は、第２の電源入力端子Ｔ２からの第２の電源電圧ＶｂをＡＤ変換するモードとなる。このモードになると、ＡＤコンバータ２は、第２の電源電圧Ｖｂに対して繰り返しＡＤ変換を行い、ＡＤ変換値があらかじめ設定してある設定値と同一になると、一致信号Ｓｅを“Ｈ”レベルに反転する。これが時刻ｔ３のタイミングである。
【００３３】
時刻ｔ３において、ＡＤコンバータ２からの一致信号Ｓｅが“Ｈ”レベルに反転し、これがリセット制御回路４に与えられる。一致信号Ｓｅが“Ｈ”レベルになると、リセット制御回路４は、ＡＤ変換制御信号Ｓｃを“Ｌ”レベルに反転し、ＡＤコンバータ２に出力するとともに、内部リセット信号Ｓｎを“Ｈ”レベルに立ち上げる。“Ｌ”レベルのＡＤ変換制御信号Ｓｃを受け取ったＡＤコンバータ２は、第２の電源電圧ＶｂをＡＤ変換するモードから、ＡＤ入力端子Ｔ６からの入力信号ＳinをＡＤ変換するモードに移行する。これは、通常のＡＤコンバータのモードである。一方、“Ｈ”レベルの内部リセット信号Ｓｎを受け取った第１の内部回路１０ａおよび第２の内部回路１０ｂはパワーオンリセットを受け、動作開始状態になる。
【００３４】
上記において、第２の電源電圧Ｖｂは、第１の電源電圧Ｖａに比べて低く設定されており、パワーオン時の立ち上がりが第１の電源電圧Ｖａよりも遅い。そこで、第１の電源電圧Ｖａおよび第２の電源電圧Ｖｂがともに立ち上がりを完了するタイミングを捕捉するのに、第２の電源電圧Ｖｂの遷移をＡＤコンバータ２でチェックするようにしているのである。
【００３５】
本実施の形態によれば、ＡＤコンバータ２による第２の電源電圧ＶｂのＡＤ変換値が設定値に達したことを確認したタイミングで早期に内部リセット信号Ｓｎをアサートできるため、第２の電源電圧Ｖｂが設定電圧になるタイミングの確認が不確かな従来技術に比べて、リセット入力端子電圧Ｖｒの上昇速度を速いものにすることができる。その結果、外付けのＲＣリセット回路のＲＣ定数を小さくでき、外付け部品のコストを低減することができる。さらに、第２の電源電圧Ｖｂの入力タイミングにばらつきがあっても、そのタイミングばらつきを効果的に吸収できるので、半導体装置Ａの誤動作を防止することができる。また、電源電圧を検知するための専用の電圧検知リセット回路を半導体装置Ａに搭載する必要がないため、半導体装置自身のコスト上昇を抑制することができる。
【００３６】
（実施の形態２）
図３は本発明の実施の形態２における半導体装置の構成を示すブロック図である。本実施の形態における半導体装置Ａは、第２の電源電圧Ｖｂを半導体装置Ａの内部において第１の電源電圧Ｖａから生成するように構成されている。図３において、５は第１の電源電圧Ｖａからそれよりも低電位の第２の電源電圧Ｖｂを生成する降圧タイプのレギュレータである。このレギュレータ５は、その電源入力端子が第１の電源入力端子Ｔ１に接続され、その出力端子はＡＤコンバータ２および第２の内部回路１０ｂに接続され、さらに第２の電源入力端子Ｔ２を介して容量素子Ｃ４に接続されている。その他の構成については、実施の形態１と同様であるので同一部分に同一符号を付すにとどめ、説明を省略する。
【００３７】
次に、上記のように構成された本実施の形態の半導体装置の動作を図４に示すタイミングチャートに従って説明する。
【００３８】
時刻ｔ１において、第１の電源電圧Ｖａが上昇を開始すると、第１の電源電圧Ｖａを入力とするレギュレータ５は、第１の電源電圧Ｖａより低電位の第２の電源電圧Ｖｂを生成し、ＡＤコンバータ２と第２の内部回路１０ｂとに出力する。この第２の電源電圧Ｖｂは容量素子Ｃ４に印加され、容量素子Ｃ４を充電することにより、安定化される。第２の電源電圧Ｖｂの立ち上がりは、第１の電源電圧Ｖａの立ち上がりより遅いものとなる。その他の動作については、実施の形態１と同様であるので説明を省略する。
【００３９】
本実施の形態によれば、半導体装置の製造ばらつきのためにレギュレータ５が出力する第２の電源電圧Ｖｂの立ち上がりタイミングが変動しても、そのタイミングの変動を効果的に吸収することができ、半導体装置Ａの誤動作を防止することができる。
【００４０】
（実施の形態３）
図５は本発明の実施の形態３における半導体装置の構成を示すブロック図である。本実施の形態における半導体装置Ａは、第１の内部回路１０ａに対するリセットと第２の内部回路１０ｂに対するリセットとを個別化したものである。
【００４１】
リセット制御回路４ａは、第１の内部回路１０ａから“Ｈ”レベルのレギュレータ制御信号Ｓrgを入力すると、第２の内部回路１０ｂへの内部リセット信号Ｓnbを“Ｌ”レベルに切り替えるとともに、“Ｌ”レベルのレギュレータ制御信号Ｓrgを入力すると、ＡＤコンバータ２の動作を制御するＡＤ変換制御信号Ｓｃを“Ｈ”レベルに切り替えるように構成されている。レギュレータ５ａは、第１の内部回路１０ａからのレギュレータ制御信号Ｓrgによりオン・オフ制御されるようになっている。その他の構成については、実施の形態１，２と同様であるので同一部分に同一符号を付すにとどめ、説明を省略する。
【００４２】
次に、上記のように構成された本実施の形態の半導体装置の動作を図６に示すタイミングチャートに従って説明する。
【００４３】
時刻ｔ３において、実施の形態１の場合と同様にして、一致信号Ｓｅのアサートを受けたリセット制御回路４ａは、第１の内部回路１０ａに対する内部リセット信号Ｓnaをアサートするとともに、第２の内部回路１０ｂに対する内部リセット信号Ｓnbをアサートする。時刻ｔ１〜ｔ３でのその他の動作については、実施の形態２の場合と同様であるので説明を省略する。なお、時刻ｔ３では、レギュレータ制御信号Ｓrgは“Ｌ”レベルとなっている。
【００４４】
次に時刻ｔ４において、第１の内部回路１０ａがその内部の論理に従って“Ｈ”レベルのレギュレータ制御信号Ｓrgを出力すると、レギュレータ５ａはその動作を停止するとともに、リセット制御回路４ａによる内部リセット信号Ｓnbが“Ｌ”レベルに反転し、第２の内部回路１０ｂにリセットをかける。レギュレータ５ａが動作を停止すると、第２の電源電圧Ｖｂは降下し始める。なお、内部リセット信号Ｓnaは“Ｈ”レベルに維持される。
【００４５】
次に時刻ｔ５において、第１の内部回路１０ａがその内部の論理に従って“Ｌ”レベルのレギュレータ制御信号Ｓrgを出力すると、レギュレータ５ａが再び動作を開始し、第２の電源電圧Ｖｂが上昇を開始する。同時に、リセット制御回路４ａが再びＡＤ変換制御信号Ｓｃを“Ｈ”レベルに立ち上げる。ＡＤ変換制御信号Ｓｃのアサートを受けたＡＤコンバータ２は、上昇しつつある第２の電源電圧ＶｂのＡＤ変換を行う。このとき、第２の電源電圧Ｖｂは、あらかじめ設定してある設定値以下なので一致信号Ｓｅは“Ｌ”レベルになる。その後、第２の電源電圧ＶｂのＡＤ変換値があらかじめ設定してある設定値と同一になると、ＡＤコンバータ２は一致信号Ｓｅを“Ｈ”レベルに反転する。これが時刻ｔ６のタイミングである。このとき、第２の電源電圧Ｖｂは再度完全に立ち上がっている。
【００４６】
時刻ｔ６において、ＡＤコンバータ２からの一致信号Ｓｅが“Ｈ”レベルに反転し、これがリセット制御回路４ａに与えられる。一致信号Ｓｅが“Ｈ”レベルになると、リセット制御回路４ａは、ＡＤ変換制御信号Ｓｃを“Ｌ”レベルに反転し、ＡＤコンバータ２に出力するとともに、第２の内部回路１０ｂに対する内部リセット信号Ｓnbを“Ｈ”レベルに立ち上げる。“Ｌ”レベルのＡＤ変換制御信号Ｓｃを受け取ったＡＤコンバータ２は、第２の電源電圧ＶｂをＡＤ変換するモードから、ＡＤ入力端子Ｔ６からの入力信号ＳinをＡＤ変換するモードに移行する。“Ｈ”レベルの内部リセット信号Ｓnbを受け取った第２の内部回路１０ｂはパワーオンリセットを受け、動作を再開する。
【００４７】
上記において、時刻ｔ４から時刻ｔ５までの間は、レギュレータ５ａは動作停止状態となっている。また、時刻ｔ４から時刻ｔ６までの間は、第２の内部回路１０ｂは動作停止状態となっている。これにより、半導体装置の仕様として低消費電力モードを持つことになる。
【００４８】
本実施の形態によれば、第１の内部回路１０ａの動作の結果に応じて第２の内部回路１０ｂの動作を停止してもよいときには、第１の内部回路１０ａからのレギュレータ制御信号Ｓrgによってリセット制御回路４ａを介して第２の内部回路１０ｂの動作を停止させ、さらにそのレギュレータ制御信号Ｓrgによってレギュレータ５ａも動作を停止させることにより、消費電力を低減することが可能となる。
【００４９】
（実施の形態４）
図７は本発明の実施の形態４における半導体装置の構成を示すブロック図である。本実施の形態においては、上記の実施の形態１の構成を前提として、ＡＤコンバータ２ａを間欠的にオン・オフ動作させる間欠動作制御回路６が追加されている。この間欠動作制御回路６は、その電源入力端子が第１の電源入力端子Ｔ１に接続されている。間欠動作制御回路６は、第１の内部回路１０ａからの動作制御信号Ｓｏでオン・オフ制御され、オン時には、間欠動作制御信号ＳｉをアサートしてＡＤコンバータ２ａに出力するように構成されている。ＡＤコンバータ２ａは、実施の形態１の場合の機能に加えて、間欠動作制御回路６からのアサートされた間欠動作制御信号Ｓｉが入力されたときに、第２の電源電圧ＶｂをＡＤ変換するモードで動作するように構成されている。間欠動作制御信号Ｓｉは一定の周期で“Ｈ”レベルと“Ｌ”レベルとが繰り返されるようになっている。その他の構成については、実施の形態１と同様であるので同一部分に同一符号を付すにとどめ、説明を省略する。
【００５０】
次に、上記のように構成された本実施の形態の半導体装置の動作を図８に示すタイミングチャートに従って説明する。
【００５１】
時刻ｔ１〜ｔ３での動作は、実施の形態１の場合と同様であるので説明を省略する。
【００５２】
時刻ｔ４において、第１の内部回路１０ａがその内部の論理に従って“Ｈ”レベルの動作制御信号Ｓｏを出力すると、間欠動作制御回路６が起動される。これ以降、間欠動作制御信号Ｓｉの“Ｈ”レベルと“Ｌ”レベルとが一定の周期で交互に繰り返され、ＡＤコンバータ２ａに出力される。
【００５３】
ＡＤコンバータ２ａは、“Ｈ”レベルの間欠動作制御信号Ｓｉを入力している期間において、第２の電源電圧ＶｂをＡＤ変換する。間欠動作制御信号Ｓｉが“Ｌ”レベルになると、ＡＤ入力端子Ｔ６からの入力信号ＳinをＡＤ変換する。すなわち、時刻ｔ４〜ｔ５の期間では、第２の電源電圧Ｖｂの再チェックを行い、時刻ｔ５〜ｔ６の期間では入力信号ＳinをＡＤ変換する。また、時刻ｔ６〜ｔ８の期間では、第２の電源電圧Ｖｂの再チェックを行う。
【００５４】
この間欠動作の中で、時刻ｔ７において、ＡＤコンバータ２ａによる第２の電源電圧ＶｂのＡＤ変換値が設定値より下降すると、ＡＤコンバータ２ａは、一致信号Ｓｅを“Ｌ”レベルに反転してリセット制御回路４に出力し、リセット制御回路４は内部リセット信号Ｓｎを“Ｌ”レベルにして第１の内部回路１０ａと第２の内部回路１０ｂへ出力し、両内部回路１０ａ，１０ｂをリセットする。
【００５５】
本実施の形態によれば、動作中に一定時間ごとに第２の電源電圧Ｖｂを監視するので、第２の電源電圧Ｖｂが徐々に降下する可能性のあるような仕様のシステムにも適用することできる。
【００５６】
（実施の形態５）
図９は本発明の実施の形態５における半導体装置の構成を示すブロック図である。本実施の形態においては、上記の実施の形態１の構成を前提として、ＡＤ変換制御レジスタ回路７が追加されている。このＡＤ変換制御レジスタ回路７は、その電源入力端子が第１の電源入力端子Ｔ１に接続されている。ＡＤ変換制御レジスタ回路７は、ＡＤコンバータ２ｂに対して、第２の電源電圧ＶｂをＡＤ変換するモードに移行する制御と、第２の電源電圧ＶｂのＡＤ変換値に対する比較基準の設定値を変更する制御とを行うように構成されている。ＡＤコンバータ２ｂは、実施の形態１の場合の機能に加えて、ＡＤ変換制御レジスタ回路７からも制御されるように構成されている。その他の構成については、実施の形態１と同様であるので同一部分に同一符号を付すにとどめ、説明を省略する。
【００５７】
次に、上記のように構成された本実施の形態の半導体装置の動作を図１０に示すタイミングチャートに従って説明する。
【００５８】
時刻ｔ１〜ｔ３での動作は、実施の形態１の場合と同様であるので説明を省略する。
【００５９】
時刻ｔ４にて、ＡＤ変換制御レジスタ回路７から設定値情報Ｓｕが出力され、時刻ｔ５にかけて、ＡＤコンバータ２ｂにおいて第２の電源電圧ＶｂのＡＤ変換値に対する比較基準の設定値が変更される。ここでは、設定値は初期値よりも小さな値に設定したとする。
【００６０】
時刻ｔ６において、第２の電源電圧Ｖｂが徐々に降下し始める。
【００６１】
時刻ｔ７になると、ＡＤ変換制御レジスタ回路７から“Ｈ”レベルのＡＤ変換制御信号Ｓｐが出力され、ＡＤコンバータ２ｂは第２の電源電圧ＶｂをＡＤ変換するモードに移行し、第２の電源電圧ＶｂをＡＤ変換し始める。
【００６２】
時刻ｔ８になると、第２の電源電圧ＶｂがＡＤコンバータ２ｂ内の設定値（時刻ｔ４から時刻ｔ５の間に変更した値）まで降下し、ＡＤコンバータ２ｂからは“Ｌ”レベルの一致信号Ｓｅが出力される。そうすると、リセット制御回路４からの内部リセット信号Ｓｎは“Ｌ”レベルになる。
【００６３】
本実施の形態によれば、第１の内部回路１０ａおよび第２の内部回路１０ｂをリセットするときの第２の電源電圧ＶｂのＡＤ変換値に対する設定値を任意に変更できるため、第２の電源電圧Ｖｂが変動する仕様のシステムにも適用することできる。
【００６４】
（実施の形態６）
図１１は本発明の実施の形態６における半導体装置の構成を示すブロック図である。上記の各実施の形態では、第１の電源電圧Ｖａより低い電位の電源電圧で動作される内部回路が第２の内部回路１０ｂの１つのみであったのに対して、本実施の形態では第１の電源電圧Ｖａより低い電位の電源電圧で動作される内部回路が複数設けられているものとする。１０ｎはそのような内部回路の代表例である。この内部回路１０ｎは、１または複数存在しているものとする。Ｔｎは内部回路１０ｎに電源電圧Ｖｎを供給する電源入力端子である。本実施の形態では、複数電源対応方式のＡＤコンバータ２ｃが設けられている。
【００６５】
複数電源対応方式のＡＤコンバータ２ｃは、リセット制御回路４からのＡＤ変換制御信号Ｓｃが“Ｈ”レベルのときに、内部回路１０ｂに対する電源電圧Ｖｂおよび１または複数の内部回路１０ｎに対する電源電圧Ｖｎを時分割でＡＤ変換し、それぞれのＡＤ変換値を各設定値と比較し、すべてが一致するに至ったときに初めて一致信号Ｓｅをアサートして出力する構成になっている。ＡＤ変換制御信号Ｓｃが“Ｌ”レベルのときは、ＡＤコンバータ２ｃは、ＡＤ入力端子Ｔ６からの入力信号ＳinをＡＤ変換する。リセット制御回路４から出力される内部リセット信号Ｓｎは、すべての内部回路１０ａ，１０ｂ，１０ｎに共通のものとなっている。その他の構成については、実施の形態１と同様であるので同一部分に同一符号を付すにとどめ、説明を省略する。
【００６６】
次に、上記のように構成された本実施の形態の半導体装置の動作を図１２に示すタイミングチャートに従って説明する。
【００６７】
まず時刻ｔ１において、第１の電源電圧Ｖａおよびリセット入力端子電圧Ｖｒが上昇を開始する。
【００６８】
時刻ｔ２において、リセット入力端子電圧Ｖｒはバッファ３で“Ｈ”レベルであると認識される所定のレベルＶthになり、リセット制御回路４は“Ｈ”レベルのＡＤ変換制御信号Ｓｃを出力する。このとき、第１の電源電圧Ｖａは完全に立ち上がっている。また、第２の電源入力端子Ｔ２に第２の電源電圧Ｖｂが印加され始める。
【００６９】
時刻ｔ３において、第２の電源電圧Ｖｂも完全に立ち上がり、第ｎの電源電圧Ｖｎが印加され始める。
【００７０】
時刻ｔ４において、第ｎの電源電圧Ｖｎも完全に立ち上がり、第２の電源電圧Ｖｂおよび第ｎの電源電圧Ｖｎがすべて設定値になるに至ったことからＡＤコンバータ２ｃは“Ｈ”レベルの一致信号Ｓｅを出力する。その結果、リセット制御回路４からの内部リセット信号Ｓｎは“Ｈ”レベルになる。その他の動作については、実施の形態１と同様であるので説明を省略する。
【００７１】
本実施の形態によれば、複数電源対応方式のＡＤコンバータ２ｃで複数の電源の電圧を確認してから内部リセットの解除ができる。すなわち、第１の電源電圧Ｖａより低電位の電源電圧で動作する内部回路を複数備えている場合でも、早期に内部リセット信号Ｓｎをアサートできるため、リセット入力端子電圧Ｖｒの上昇速度を速いものにすることができ、外付けのＲＣリセット回路のＲＣ定数を小さくして、外付け部品のコストを低減することができる。
【００７２】
（実施の形態７）
図１３は本発明の実施の形態７における半導体装置の構成を示すブロック図である。上記の各実施の形態では、発振回路１、ＡＤコンバータ２、第１の内部回路１０ａに対する第１の電源電圧Ｖａが第２の内部回路１０ｂに対する第２の電源電圧Ｖｂよりも高電位であった。これに対して、本実施の形態では、第１の電源電圧Ｖａが第２の電源電圧Ｖｂよりも低電位となっている。上記の各実施の形態では、ＡＤコンバータ２に対して第２の電源電圧Ｖｂを直接に入力していたが、本実施の形態の場合は第２の電源電圧Ｖｂが高電位であるので、第２の電源電圧Ｖｂを降圧してからＡＤコンバータ２に供給するための電圧変換回路８が追加されている。電圧変換回路８の電源入力端子は第１の電源入力端子Ｔ１に接続されている。つまり、電圧変換回路８は、低電位の第１の電源電圧Ｖａで駆動されるようになっている。電圧変換回路８は第２の電源電圧ＶｂをＡＤコンバータ２で扱える電圧の調整電源電圧Ｖｂ′まで降下させる。その他の構成については、実施の形態１と同様であるので同一部分に同一符号を付すにとどめ、説明を省略する。
【００７３】
上記のように構成された本実施の形態の半導体装置の動作は、図１４のタイミングチャートに示す通りである。
【００７４】
すなわち、リセット制御回路４から“Ｈ”レベルのＡＤ変換制御信号Ｓｃを受け取ったＡＤコンバータ２は、電圧変換回路８からの調整電源電圧Ｖｂ′をＡＤ変換するモードとなり、そのＡＤ変換値があらかじめ設定してある設定値と同一になると、一致信号Ｓｅを“Ｈ”レベルに反転し、リセット制御回路４は、ＡＤ変換制御信号Ｓｃを“Ｌ”レベルに反転するとともに、内部リセット信号Ｓｎを“Ｈ”レベルに立ち上げ、第１の内部回路１０ａおよび第２の内部回路１０ｂがパワーオンリセットを受け、動作開始状態になる。
【００７５】
本実施の形態によれば、第２の電源電圧Ｖｂが第１の電源電圧Ｖａより高電位となっている仕様の半導体装置に対しても適用可能で、外付けのＲＣリセット回路のＲＣ定数を小さくして、外付け部品のコストを低減することができる。
【産業上の利用可能性】
【００７６】
本発明は、ＡＤコンバータを内蔵し複数電源で動作する半導体装置において、パワーオン時や動作モード変更時のリセット動作を確実に実施し、かつセットの部品コストの低減化する技術として有用である。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施の形態１における半導体装置の構成を示すブロック図
【図２】本発明の実施の形態１における半導体装置の動作を示すタイミングチャート
【図３】本発明の実施の形態２における半導体装置の構成を示すブロック図
【図４】本発明の実施の形態２における半導体装置の動作を示すタイミングチャート
【図５】本発明の実施の形態３における半導体装置の構成を示すブロック図
【図６】本発明の実施の形態３における半導体装置の動作を示すタイミングチャート
【図７】本発明の実施の形態４における半導体装置の構成を示すブロック図
【図８】本発明の実施の形態４における半導体装置の動作を示すタイミングチャート
【図９】本発明の実施の形態５における半導体装置の構成を示すブロック図
【図１０】本発明の実施の形態５における半導体装置の動作を示すタイミングチャート
【図１１】本発明の実施の形態６における半導体装置の構成を示すブロック図
【図１２】本発明の実施の形態６における半導体装置の動作を示すタイミングチャート
【図１３】本発明の実施の形態７における半導体装置の構成を示すブロック図
【図１４】本発明の実施の形態７における半導体装置の動作を示すタイミングチャート
【図１５】従来の技術における半導体装置の構成を示すブロック図
【図１６】従来の技術における半導体装置の動作を示すタイミングチャート
【符号の説明】
【００７８】
１  発振回路
２，２ａ，２ｂ  ＡＤコンバータ
２ｃ  複数電源対応方式のＡＤコンバータ
３  バッファ
４  リセット制御回路
４ａ  内部回路独立制御対応のリセット制御回路
５  レギュレータ
６  間欠動作制御回路
７  ＡＤ変換制御レジスタ回路
８  電圧変換回路
１０ａ  第１の内部回路
１０ｂ  第２の内部回路
１０ｎ  第ｎの内部回路
Ａ  半導体装置
ＣＫ  クロック
Ｃ１，Ｃ２，Ｃ３，Ｃ４  容量素子
Ｒ１  抵抗素子
Ｓｃ  ＡＤ変換制御信号
Ｓｅ  一致信号
Ｓｉ  間欠動作制御信号
Ｓin  ＡＤ変換対象の入力信号
Ｓｎ  内部リセット信号
Ｓna  第１の内部回路に対する内部リセット信号
Ｓnb  第２の内部回路に対する内部リセット信号
Ｓｏ  動作制御信号
Ｓｐ  ＡＤ変換制御信号
Ｓｒ  リセット入力信号
Ｓrg  レギュレータ制御信号
Ｓｕ  設定値情報
Ｔ１  第１の電源入力端子
Ｔ２  第２の電源入力端子
Ｔ３  発振入力端子
Ｔ４  発振出力端子
Ｔ５  リセット入力端子
Ｔ６  ＡＤ入力端子
Ｔｎ  第ｎの電源入力端子
Ｖａ  第１の電源電圧
Ｖｂ  第２の電源電圧
Ｖｂ′  調整電源電圧
Ｖｎ  第ｎの電源電圧
Ｖｒ  リセット入力端子電圧
Ｘ  発振子
【図１】
2008153733.tif 000003
【図２】
2008153733.tif 000004
【図３】
2008153733.tif 000005
【図４】
2008153733.tif 000006
【図５】
2008153733.tif 000007
【図６】
2008153733.tif 000008
【図７】
2008153733.tif 000009
【図８】
2008153733.tif 000010
【図９】
2008153733.tif 000011
【図１０】
2008153733.tif 000012
【図１１】
2008153733.tif 000013
【図１２】
2008153733.tif 000014
【図１３】
2008153733.tif 000015
【図１４】
2008153733.tif 000016
【図１５】
2008153733.tif 000017
【図１６】
2008153733.tif 000018