(57)【要約】      （修正有）【課題】トレンチ埋め込みにＰＳＺ（Ｐｏｌｙｓｉｌａｚａｎｅ）酸化膜を使用する際、トレンチ側面の保護、ボロン(boron; B)の偏析(segregation)を防止し、漏洩電流(leakagecurrent)を防止するための半導体素子の素子分離膜形成方法を提供する。【解決手段】半導体基板内にトレンチを形成する段階、しきい値電圧の調節のために注入された不純物の拡散防止のイオン注入工程を実施する段階、トレンチ内にフルオリン(Fluorine; F)系列の不活性ガスを用いたイオン注入工程を実施する段階、およびトレンチを埋め込む素子分離膜を形成する段階を含む。【選択図】図３ｄ
2008078600.tif 000002
【特許請求の範囲】
【請求項１】
しきい値電圧を調節するために半導体基板内に第1イオン注入を実施する段階;
上記半導体基板の上部に素子分離領域を露出させるためのハードマスク膜を形成する段階;
上記半導体基板の上記素子分離領域をエッチングしてトレンチを形成する段階;
上記しきい値電圧の調節のために注入された不純物の拡散を防止するために上記トレンチの側壁に第2のイオン注入を実施する段階;及び
上記トレンチが埋め込まれるように上記素子分離領域に素子分離膜を形成する段階を含む半導体素子の素子分離膜形成方法。
【請求項２】
上記第1イオン注入を実施する前に、
上記半導体基板内にTN-ウェルイオン注入及びp-ウェルイオン注入を実施してTN-ウェル接合及びp-ウェル接合を形成する段階をさらに含む請求項1に記載の半導体素子の素子分離膜形成方法。
【請求項３】
上記ハードマスク膜の下にバッファ酸化膜及び窒化膜が積層構造で形成される請求項1に記載の半導体素子の素子分離膜形成方法。
【請求項４】
上記バッファ酸化膜の下にトンネル酸化膜及びポリシリコン膜が積層構造で形成される請求項3に記載の半導体素子の素子分離膜形成方法。
【請求項５】
上記ハードマスク膜を形成した後、
上記半導体基板の活性領域の縁部に3価の不純物が注入されるように第3のイオン注入を実施する段階をさらに含む請求項1に記載の半導体素子の素子分離膜形成方法。
【請求項６】
上記3価の不純物はボロンである請求項5に記載の半導体素子の素子分離膜形成方法。
【請求項７】
上記第3のイオン注入は、傾斜イオン注入で行う請求項5に記載の半導体素子の素子分離膜形成方法。
【請求項８】
上記第3のイオン注入は、5KeV〜50KeVのイオン注入エネルギーと1E11ion/cm2〜1E14ion/cm2の上記ボロンを注入する請求項6に記載の半導体素子の素子分離膜形成方法。
【請求項９】
上記第3のイオン注入は、上記半導体基板を90度ずつ回転させながら3度〜30度の角度で上記ボロンを注入する請求項6に記載の半導体素子の素子分離膜形成方法。
【請求項１０】
上記第2のイオン注入は、フルオリン系列の不活性ガスを用いる請求項1に記載の半導体素子の素子分離膜形成方法。
【請求項１１】
上記第2のイオン注入は、5KeV〜50KeVのイオン注入エネルギーと1E11ion/cm2〜1E14ion/cm2の上記フルオリンを注入する請求項10に記載の半導体素子の素子分離膜形成方法。
【請求項１２】
上記第2のイオン注入は、上記半導体基板を90度ずつ回転させながら3度〜30度の角度で上記フルオリンを注入する請求項10に記載の半導体素子の素子分離膜形成方法。
【請求項１３】
上記素子分離膜形成工程は、
上記トレンチが埋め込まれるように全体構造の上部にSOD層を形成する段階;
上記SOD層を熱処理する段階;及び
熱処理された上記SOD層が上記素子分離領域にのみ残留するようにエッチング工程を実施する段階をさらに含む請求項1に記載の半導体素子の素子分離膜形成方法。
【請求項１４】
上記SOD層は、PSZ物質で形成する請求項13に記載の半導体素子の素子分離膜形成方法。
【請求項１５】
上記熱処理工程は、100℃〜1000℃の温度でH2またはN2とH2を混合した混合ガスを用いて実施する請求項13に記載の半導体素子の素子分離膜形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の素子分離膜形成方法に関するものであり、特に、フルオリン(Fluorine; F)イオン注入工程を実施してトレンチ側面の保護、ボロン(boron;B)の偏析(segregation)防止及び漏洩電流(leakage current)を防止するための半導体素子の素子分離膜形成方法に関するものである。
【背景技術】
【０００２】
最近、高集積化されるフラッシュメモリ素子を具現するにおいて、素子構造の形成及び特性確保に容易なSA-STI(SelfAligned Shallow Trench Isolation)スキーム(scheme)を適用して素子分離膜を形成することにより、トンネル酸化膜の損傷を防止して劣悪な素子特性を改善している。
【０００３】
一般的なナンドフラッシュメモリ素子では、半導体基板内にトレンチを形成した後、トレンチを埋め込むためにトレンチ内に絶縁膜を形成する。この時、トレンチを埋め込むための埋め込み物質として絶縁膜であるHDP(High Density Plasma)酸化膜を主に用いている。
【０００４】
しかし、素子が縮小化するにつれてこれまで用いたHDP酸化膜によりトレンチ内にボイド(void)及びシーム(seam)が発生している。これを解決するために、トレンチ埋め込み工程時にSOD(SpinOn Dielectric)物質であるPSZ(Polysilazane)を現在用いている。
【０００５】
しかし、トレンチ埋め込み物質として PSZを適用すれば、物質固有の引張ストレス(tensilestress)によりトレンチ側面が脆弱になり、トレンチ側面に注入されたボロン(B)ドーパントが損失する。
【０００６】
また、トレンチ形成工程によりトレンチ側面のボロン(B)ドーパントの欠乏(depletion)が酷くなり、HVNMOSトランジスタに漏洩電流が発生する。
【０００７】
図1は、トレンチをHDP酸化膜とPSZで埋め込んだ時に発生するストレスとボロン(B)の移動方向を示した断面図である。
【０００８】
図1を参照すれば、(a)はトレンチをPSZで埋め込んだ時にトレンチ内に発生する引張ストレスとボロン(B)がトレンチ表面と反対方向に移動することを示したものであり、(b)はトレンチをHDP酸化膜で埋め込んだ時にトレンチ内に発生する圧縮(compressive)ストレスとボロン(B)がトレンチ表面に移動することを示したものである。
【０００９】
図2aは、アニール工程を実施した後、SIMS(Secondary Ion MassSpectroscopy)を用いてトレンチ表面の深さによるボロン(B)の濃度変化を示したグラフである。
【００１０】
図2aを参照すれば、曲線aはトレンチ内に砒素(As)のみイオン注入した時にボロン(B)が注入された深さによるボロン(B)の濃度変化を示したグラフであり、曲線bはトレンチ内にイオン注入工程を実施した後、HDP酸化膜を利用したトレンチ埋め込み工程及びアニール工程を実施した時にトレンチ表面の深さによるボロン(B)の濃度変化を示したグラフであり、曲線cはトレンチ内にイオン注入工程を実施した後、PSZを用いたトレンチ埋め込み工程及びアニール工程を実施した時にトレンチ表面の深さによるボロン(B)の濃度変化を示したグラフであり、曲線dはイオン注入工程を実施してウェル(well)を形成した後、注入されたイオンを活性化させるためのアニール工程を実施した時にトレンチ表面の深さによるボロン(B)の濃度変化を示したグラフである。ここで、曲線bとcの工程条件は同一であり、トレンチを埋め込む物質であるHDP酸化膜とPSZのみが異なり、曲線aとdは曲線bとcを比較するために示したグラフであり、曲線dは100℃の温度でアニール工程を実施することにより、他の条件の曲線よりボロン(B)の活性化程度が高い。
【００１１】
曲線bとcを比較して見れば、曲線bが曲線cに比べてトレンチ表面のボロン(B)濃度が高く、深さが深くなるほどボロン(B)の濃度が逆転して曲線cが曲線bに比べて高くなる。従って、PSZを用いた曲線cがHDP酸化膜を利用した曲線bに比べてトレンチ表面のボロン(B)濃度が増加することが分かる。
【００１２】
図2bは、アニール工程を実施した後、SRP(Spreading Resistanced Probe)を用いてトレンチ表面の深さによるボロン(B)の濃度変化を示したグラフである。
【００１３】
図2bを参照すれば、曲線eはトレンチ内にイオン注入工程を実施した後、HDP酸化膜を利用したトレンチ埋め込み工程及びアニール工程を実施した時にトレンチ表面の深さによるボロン(B)の濃度変化を示したグラフであり、曲線fはトレンチ内にイオン注入工程を実施した後、PSZを用いたトレンチ埋め込み工程及びアニール工程を実施した時にトレンチ表面の深さによるボロン(B)の濃度変化を示したグラフであり、曲線gはイオン注入工程を実施してウェル(well)を形成した後、注入されたイオンを活性化させるためのアニール工程を実施した時にトレンチ表面の深さによるボロン(B)の濃度変化を示したグラフである。
【００１４】
従って、 HDP酸化膜を利用した曲線eが PSZを用いた曲線fに比べてトレンチ表面のボロン(B)濃度が増加することが分かる。
【００１５】
図2bのグラフは、図2aのグラフに比べてボロン(B)の濃度変化をさらに明確に示したグラフであり、図2aと類似の結果を示することが分かる。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上述した問題を解決するために案出された本発明の目的は、フルオリン(F)イオン注入工程を実施してトレンチ側面の保護、ボロン(B)の偏析防止及び漏洩電流を防止するための半導体素子の素子分離膜形成方法を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の実施例による半導体素子の素子分離膜形成方法は、しきい値電圧を調節するために半導体基板内に第1イオン注入工程を実施する段階と、上記半導体基板の上部に素子分離領域を露出させるハードマスク膜を形成する段階と、上記半導体基板の上記素子分離領域をエッチングしてトレンチを形成する段階と、上記しきい値電圧の調節のために注入された不純物の拡散を防止するために上記トレンチの側壁に第2のイオン注入工程を実施する段階と、上記トレンチが埋め込まれるように上記素子分離領域に素子分離膜を形成する段階を含む半導体素子の素子分離膜形成方法を提供する。
【００１８】
上記において、上記第1イオン注入工程を実施する前に、上記半導体基板内にTN-ウェルイオン注入工程及びp-ウェルイオン注入工程を実施してTN-ウェル接合及びp-ウェル接合を形成する工程をさらに含む。
【００１９】
上記ハードマスク膜の下にバッファ酸化膜及び窒化膜が積層構造で形成される。
【００２０】
上記バッファ酸化膜の下にトンネル酸化膜及びポリシリコン膜が積層構造で形成される。
【００２１】
上記ハードマスク膜を形成した後、上記半導体基板の活性領域の縁部に3価の不純物が注入されるように第3のイオン注入工程を実施する工程をさらに含む。
【００２２】
上記3価の不純物はボロンとする。
【００２３】
上記第3のイオン注入工程は、傾斜イオン注入する。
【００２４】
上記第3のイオン注入工程は、5KeV〜50KeVのイオン注入エネルギーと1E11ion/cm2〜1E14ion/cm2の上記ボロンを注入し、上記半導体基板を90度ずつ回転させながら3度〜30度の角度で上記ボロンを注入する。
【００２５】
上記第2のイオン注入工程は、フルオリン系列の不活性ガスを用いる。
【００２６】
上記第2のイオン注入工程は、5KeV〜50KeVのイオン注入エネルギーと1E11ion/cm2〜1E14ion/cm2の上記フルオリンを注入し、上記半導体基板を90度ずつ回転させながら3度〜30度の角度で上記フルオリンを注入する。
【００２７】
上記素子分離膜形成工程は、上記トレンチが埋め込まれるように全体構造の上部にSOD層を形成し、上記SOD層を熱処理した後、熱処理された上記SOD層が上記素子分離領域にのみ残留するようにエッチング工程を実施する工程をさらに含む。
【００２８】
上記SOD層はPSZ物質で形成する。
【００２９】
上記熱処理工程は、100℃〜1000℃の温度でH2またはN2とH2を混合した混合ガスを用いて実施する。
【発明の効果】
【００３０】
上述した通り本発明の効果は次の通りである。
【００３１】
第一に、トレンチ内にフルオリン(F)イオン注入工程を実施することにより、トレンチ側面の保護、ボロン(B)の偏析防止及び漏洩電流を防止することができる。
【００３２】
第二に、トレンチ内にフルオリン(F)イオン注入工程を実施し、ボロン(B)イオン注入工程時に発生するポイント欠陥を選択的に除去することにより、後続のアニール工程により安定したトランジスタの製造が可能である。
【００３３】
第三に、フルオリン(F)イオン注入工程を短くすることにより、トレンチ側面のボロン(B)の損失を抑制することができる。
【００３４】
第四に、フルオリン(F)イオン注入工程時に適切な工程条件を適用することにより、トレンチ内のボロン(B)の損失を防止することができる。
【発明を実施するための最良の形態】
【００３５】
以下、添付した図面を参照して本発明の実施例を詳細に説明すれば、次の通りである。
【００３６】
図3a〜図3dは、本発明の実施例による半導体素子の素子分離膜形成方法を説明するために順次示した素子の断面図である。
【００３７】
図3aを参照すれば、他のトランジスタと分離された(isolated)ウェル接合を具現するため、Pタイプの半導体基板(100)内にTN-ウェルイオン注入工程及びp-ウェルイオン注入工程を実施してTN-ウェル接合(102)及びp-ウェル接合(104)を形成する。この時、半導体基板(100)の表面に薄いチャネル接合を形成するために質量が比較的大きいBF2をドーパントとして5KeV〜50KeVのイオン注入エネルギーと1E11ion/cm2〜1E14ion/cm2のドーズ量でイオン注入工程を実施する。イオン注入時にドーパントのイオン衝突を極大化するために3度〜45度の傾斜(tilted)イオン注入を実施する。
【００３８】
その後、p-タイプのドーパントイオンを用いたセルVt調節用イオン注入工程を実施してセルVt接合(106)を形成する。この時、セルVt調節用イオン注入工程は、質量が少ないB11をドーパントとして5KeV〜50KeVのイオン注入エネルギーと1E11ion/cm2〜1E14ion/cm2のドーズ量でイオン注入工程を実施する。その上、セルVt調節用イオン注入工程時にドーパントのチャネリング(channeling)を抑制するために1度〜50度の傾斜イオン注入工程を実施する。
【００３９】
その後、半導体基板(100)の上部にトンネル酸化膜(108)、フローティングゲート用ポリシリコン膜(110)、バッファ酸化膜(112)、窒化膜(114)及びハードマスク膜(116)を順次形成する。
【００４０】
図3bを参照すれば、ハードマスク膜(116)の上部にフォトレジストパターン(118)を形成した後、フォトレジストパターン(118)をマスクにして素子分離領域(X)を露出させハードマスク膜(116)、窒化膜(114)、バッファ酸化膜(112)及びポリシリコン膜(110)をエッチングする。その後、NMOSトランジスタの漏洩電流を改善するために半導体基板(100)の活性領域の縁部に3価の不純物であるボロン(B)が注入されるようにイオン注入工程を実施してボロン(B)接合(120)を形成する。この時、ボロン(B)イオン注入工程は、5KeV〜50KeVのイオン注入エネルギーと1E11ion/cm2〜1E14ion/cm2のボロン(B)を注入し、半導体基板(100)を90度ずつ回転させながら3度〜30度の角度でボロン(B)を注入する。ここで、ボロン(B)イオン注入工程によりエッチングされたハードマスク膜(116)、窒化膜(114)、バッファ酸化膜(112)及びポリシリコン膜(110)の側面にポイント欠陥(pointdefect)が発生する。
【００４１】
図3cを参照すれば、フォトレジストパターン(118)を除去した後、ハードマスク膜(116)をマスクにしてトンネル酸化膜(108)及び半導体基板(100)の一部をエッチングしてトレンチ(122)を形成する。トレンチ(122)形成工程において、高電圧のイン-プット(in-put)トランジスタの場合、印加される高電圧によるボロン(B)の損失を防止するためにトレンチ(122)エッチング工程をハードマスク膜(116)、窒化膜(114)、バッファ酸化膜(112)及びポリシリコン膜(110)を順次エッチングする第1エッチング工程とトンネル酸化膜(108)及び半導体基板(100)をエッチングする第2エッチング工程で２回に渡って実施する。しかし、これによりチャネル接合領域のエッチングダメージ(damage)がより増加し、トレンチ(122)の側面でボロン(B)の濃度がさらに減少するようになる。これを防止するためにフルオリン(F)系列の不活性ガスを用いてイオン注入工程を実施する。この時、フルオリン(F)イオン注入工程は、5KeV〜50KeVのイオン注入エネルギーと1E11ion/cm2〜1E14ion/cm2のフルオリン(F)を注入し、半導体基板(100)を90度ずつ回転させながら3度〜30度の角度でフルオリン(F)を注入する。
【００４２】
図3dを参照すれば、トレンチ(122)を埋め込むために全体構造の上部に素子分離膜(Y)であるSOD層(124)を形成する。この時、SOD層(124)はPSZ物質で形成する。SOD層(124)の内部に残留するH2のアウトガシング(outgassing)とフルオリン(F)を活性化させるために熱処理工程を実施する。この時、熱処理工程は100℃〜1000℃の温度でH2またはN2とH2を混合した混合ガスを用いて実施する。熱処理工程を通じてSOD層(124)の引張ストレスを誘発するH2をフルオリン(F)と化学反応させてボロン(B)の損失を防止することにより、後続工程である高温熱処理工程によりボロン(B)の損失とSOD層(124)の内部に残留するH2を除去することができる。
【００４３】
図面には示されていないが、熱処理されたSOD層(124)がトレンチ(122)内にのみ残留するようにエッチング工程を実施する。
【００４４】
本発明の技術思想は、上記望ましい実施例により具体的に記述されたが、上記の実施例はその説明のためのものであり、その制限のためのものでないことを周知しなければならない。また、本発明の技術分野において通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるものである。
【図面の簡単な説明】
【００４５】
【図１ａ】トレンチをHDP酸化膜とPSZで埋め込んだ時に発生するストレスとボロン(B)の移動方向を示した断面図である。
【図１ｂ】トレンチをHDP酸化膜とPSZで埋め込んだ時に発生するストレスとボロン(B)の移動方向を示した断面図である。
【図２ａ】アニール工程を実施した後、SIMS(Secondary Ion MassSpectroscopy)を用いてトレンチ表面の深さによるボロン(B)の濃度変化を示したグラフである。
【図２ｂ】アニール工程を実施した後、SRP(Spreading Resistanced Probe)を用いてトレンチ表面の深さによるボロン(B)の濃度変化を示したグラフである。
【図３ａ】本発明の実施例による半導体素子の素子分離膜形成方法を説明するために順次示した素子の断面図である。
【図３ｂ】本発明の実施例による半導体素子の素子分離膜形成方法を説明するために順次示した素子の断面図である。
【図３ｃ】本発明の実施例による半導体素子の素子分離膜形成方法を説明するために順次示した素子の断面図である。
【図３ｄ】本発明の実施例による半導体素子の素子分離膜形成方法を説明するために順次示した素子の断面図である。
【符号の説明】
【００４６】
100 :半導体基板
102 : TN-ウェル接合
104 : p-ウェル接合
106 :セルVt接合
108 :トンネル酸化膜
110 :ポリシリコン膜
112 :バッファ酸化膜
114 :窒化膜
116 :ハードマスク膜
118 :フォトレジストパターン
120 :ボロン接合
122 :トレンチ
124 : SOD層
【図１ａ】
2008078600.tif 000003
【図１ｂ】
2008078600.tif 000004
【図２ａ】
2008078600.tif 000005
【図２ｂ】
2008078600.tif 000006
【図３ａ】
2008078600.tif 000007
【図３ｂ】
2008078600.tif 000008
【図３ｃ】
2008078600.tif 000009
【図３ｄ】
2008078600.tif 000010