(57)【要約】【課題】  アクセスサイクルの実行効率を低下させることなくリフレッシュするメモリ領域を変更し、消費電力を削減する。【解決手段】  リフレッシュレジスタは、リフレッシュ動作を禁止するメモリブロックを示す禁止ブロック情報を記憶する。リフレッシュ制御回路は、禁止ブロック情報に対応するメモリブロックを除くメモリブロックのリフレッシュ動作を周期的に実行する。レジスタ制御回路は、メモリブロックのいずれかのアクセスサイクル中に、外部からの入力に応じてリフレッシュレジスタに禁止ブロック情報を書き込む。これにより、リフレッシュレジスタの書き換えを、アクセスサイクルとは別の動作サイクルを用いて行う必要がなくなる。余分な動作サイクルを挿入する必要がないため、アクセスサイクルの実行効率を低下させることなくリフレッシュするメモリ領域を変更できる。この結果、消費電力を削減できる。【選択図】    図４
2008152841.tif 000002
【特許請求の範囲】
【請求項１】
ダイナミックメモリセルを有する複数のメモリブロックと、
リフレッシュ動作を禁止するメモリブロックを示す禁止ブロック情報を記憶するリフレッシュレジスタと、
前記リフレッシュレジスタに記憶された禁止ブロック情報に対応するメモリブロックを除くメモリブロックのリフレッシュ動作を周期的に実行するリフレッシュ制御回路と、
前記メモリブロックのいずれかのアクセスサイクル中に、外部からの入力に応じて前記リフレッシュレジスタに前記禁止ブロック情報を書き込むレジスタ制御回路とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記メモリセルに書き込むデータ信号を受け、あるいは前記メモリセルから読み出されるデータ信号を出力するデータ端子を備え、
前記レジスタ制御回路は、前記データ信号が前記データ端子に伝達されない期間に前記データ端子を介して供給される前記ブロック禁止情報を前記リフレッシュレジスタに書き込むことを特徴とする半導体メモリ。
【請求項３】
請求項２記載の半導体メモリにおいて、
前記リフレッシュレジスタを書き換えるためのレジスタコマンド信号を受けるコマンド端子を備え、
前記レジスタ制御回路は、前記レジスタコマンド信号に同期して前記データ端子を介して供給される前記ブロック禁止情報を前記リフレッシュレジスタに書き込むことを特徴とする半導体メモリ。
【請求項４】
請求項２記載の半導体メモリにおいて、
前記リフレッシュレジスタを書き換えるための専用信号を受ける専用端子を備え、
前記レジスタ制御回路は、前記専用信号に同期して前記データ端子を介して供給される前記ブロック禁止情報を前記リフレッシュレジスタに書き込むことを特徴とする半導体メモリ。
【請求項５】
請求項２記載の半導体メモリにおいて、
半導体メモリは、前記アクセスサイクルを実行するためのアクセスコマンド信号をクロック信号の第１エッジに同期して受け、前記第１エッジより後に現れるクロック信号の第２エッジに同期して書き込みデータまたは読み出しデータをデータ端子に入出力し、
前記レジスタ制御回路は、前記第１エッジと前記第２エッジの間に存在する中間エッジまたは前記第１エッジに同期して前記データ端子に供給される前記ブロック禁止情報を前記リフレッシュレジスタに書き込むことを特徴とする半導体メモリ。
【請求項６】
請求項２記載の半導体メモリにおいて、
アクセスするメモリセルを示すアドレス信号を受け、前記メモリセルに書き込むデータ信号を受け、あるいは前記メモリセルから読み出されるデータ信号を出力するアドレスデータ端子を備え、
前記レジスタ制御回路は、前記アドレス信号および前記データ信号が前記アドレスデータ端子に伝達されない期間に前記アドレスデータ端子を介して供給される前記ブロック禁止情報を前記リフレッシュレジスタに書き込むことを特徴とする半導体メモリ。
【請求項７】
請求項１記載の半導体メモリにおいて、
アクセスするメモリセルを示すアドレス信号を受けるアドレス端子を備え、
前記レジスタ制御回路は、前記アドレス信号が前記アドレス端子に供給されない期間に
前記アドレス端子を介して供給される前記ブロック禁止情報を前記リフレッシュレジスタに書き込むことを特徴とする半導体メモリ。
【請求項８】
ダイナミックメモリセルを有する複数のメモリブロックと、リフレッシュ動作を禁止するメモリブロックを示す禁止ブロック情報を記憶するリフレッシュレジスタとを備えた半導体メモリの動作方法であって、
前記メモリブロックのいずれかのアクセスサイクル中に、外部からの入力に応じて前記リフレッシュレジスタに前記禁止ブロック情報を書き込み、
前記リフレッシュレジスタに記憶された禁止ブロック情報に対応するメモリブロックを除くメモリブロックのリフレッシュ動作を周期的に実行することを特徴とする半導体メモリの動作方法。
【請求項９】
ダイナミックメモリセルを有する複数のメモリブロックと、リフレッシュ動作を禁止するメモリブロックを示し、外部から供給される禁止ブロック情報を記憶するリフレッシュレジスタと、前記リフレッシュレジスタに記憶された禁止ブロック情報に対応するメモリブロックを除くメモリブロックのリフレッシュ動作を周期的に実行するリフレッシュ制御回路とを有する半導体メモリの動作を制御するメモリコントローラであって、
メモリコントローラによる前記半導体メモリのアクセスサイクル中で、データ信号を前記半導体メモリに入出力しない期間、またはアドレス信号を前記半導体メモリに出力しない期間に、前記半導体メモリのデータ端子またはアドレス端子に前記禁止ブロック情報を出力することを特徴とするメモリコントローラ。
【請求項１０】
半導体メモリと、前記半導体メモリのアクセスを制御するメモリコントローラと、メモリコントローラを介して前記半導体メモリをアクセスする少なくとも１つのマスタコントローラとを備えたシステムであって、
前記半導体メモリは、
ダイナミックメモリセルを有する複数のメモリブロックと、
リフレッシュ動作を禁止するメモリブロックを示す禁止ブロック情報を記憶するリフレッシュレジスタと、
前記リフレッシュレジスタに記憶された禁止ブロック情報に対応するメモリブロックを除くメモリブロックのリフレッシュ動作を周期的に実行するリフレッシュ制御回路と、
前記メモリブロックのいずれかのアクセスサイクル中に、外部からの入力に応じて前記リフレッシュレジスタに前記禁止ブロック情報を書き込むレジスタ制御回路とを備え、
前記メモリコントローラは、前記マスタコントローラからのアクセス要求に伴う前記半導体メモリのアクセスサイクル中で、データ信号を前記半導体メモリに入出力しない期間またはアドレス信号を前記半導体メモリに出力しない期間に、前記半導体メモリのデータ端子またはアドレス端子に前記禁止ブロック情報を出力することを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミックメモリセルを有する半導体メモリ、メモリコントローラおよびシステムに関する。
【背景技術】
【０００２】
近時、バッテリーを使用して動作する携帯電話等の携帯機器が普及してきている。これ等携帯機器に実装される半導体メモリは、バッテリーを長時間使用可能にするために低消費電力であることが要求される。また、最近の携帯機器では、画像や音楽ファイルなどの大量のデータが扱われる場合が多い。これ等携帯機器のワークメモリは、記憶容量が小さくビット単価の高いＳＲＡＭから記憶容量が大きくビット単価の安いＤＲＡＭへの置き換えが進んでいる。これに伴い、携帯機器向けに、低消費電力のＤＲＡＭが要求されている。
【０００３】
待機中の消費電力を下げるために、パーシャルセルフリフレッシュモードを有するＤＲＡＭが開発されている（例えば、特許文献１、２参照）。この種のＤＲＡＭは、消費電力を削減するために、セルフリフレッシュモード中にメモリ領域の一部のみでリフレッシュ動作を実行する。
【特許文献１】特開２００３−６８０７５号公報
【特許文献２】特開２００２−２６９９８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
セルフリフレッシュモード中にリフレッシュ動作を実行するメモリ領域は、例えば、セルフリフレッシュモードにエントリするためのエントリコマンドとともに供給されるアドレス信号に応じて設定される。あるいは、リフレッシュ動作を実行するメモリ領域は、モードレジスタ設定コマンドとともに供給されるアドレス信号に応じて設定される。
【０００５】
一方、携帯機器等のシステム機器の機能が向上してきており、複数のコントローラが携帯機器に搭載される場合がある。この場合、半導体メモリは、複数のコントローラによりアクセスされる。コントローラが使用するメモリ領域は、システム機器の動作状況により変化する。半導体メモリの消費電力は、システム機器の動作状況に応じて、使用しないメモリ領域のリフレッシュ動作を禁止することで削減可能である。しかしながら、モードレジスタ設定またはセルフリフレッシュモードとメモリアクセスとは排他的に実行されるため、リフレッシュ動作を実行するメモリ領域を変更するためには、アクセスサイクルの合間にモードレジスタ設定コマンド等を半導体メモリに供給する必要がある。このため、メモリ領域の変更の頻度が高くなるほど、アクセスサイクルの実行効率が低下し、システム機器の性能は低下する。または、アクセス効率の低下が許容できないシステム機器では、メモリ領域の変更が行えないため、本来不要なリフレッシュ動作が実行され、消費電力を削減することができない。
【０００６】
本発明の目的は、アクセスサイクルの実行効率を低下させることなくリフレッシュするメモリ領域を変更することで、消費電力を削減することである。
【課題を解決するための手段】
【０００７】
半導体メモリは、ダイナミックメモリセルを有する複数のメモリブロック、リフレッシュレジスタ、リフレッシュ制御回路およびレジスタ制御回路を有している。リフレッシュ
レジスタは、リフレッシュ動作を禁止するメモリブロックを示す禁止ブロック情報を記憶する。リフレッシュ制御回路は、リフレッシュレジスタに記憶された禁止ブロック情報に対応するメモリブロックを除くメモリブロックのリフレッシュ動作を周期的に実行する。レジスタ制御回路は、メモリブロックのいずれかのアクセスサイクル中に、外部からの入力に応じてリフレッシュレジスタに禁止ブロック情報を書き込む。これにより、リフレッシュレジスタの書き換えを、アクセスサイクルとは別の動作サイクルを用いて行う必要がなくなる。余分な動作サイクルを挿入する必要がないため、アクセスサイクルの実行効率を低下させることなくリフレッシュするメモリ領域を変更できる。この結果、消費電力を削減できる。
【０００８】
例えば、半導体メモリは、半導体メモリのアクセスを制御するメモリコントローラと、メモリコントローラを介して半導体メモリをアクセスする少なくとも１つのマスタコントローラとともにシステムに搭載される。メモリコントローラは、半導体メモリのアクセスサイクル中で、データ信号を半導体メモリに入出力しない期間、またはアドレス信号を半導体メモリに出力しない期間に、半導体メモリのデータ端子またはアドレス端子にブロック禁止信号を出力する。
【発明の効果】
【０００９】
本発明では、アクセスサイクルの実行効率を低下させることなくリフレッシュするメモリ領域を変更できる。この結果、消費電力を削減できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付いている信号は、負論理を示している。末尾に”Ｚ”の付いている信号は、正論理を示している。図中の二重丸は、外部端子を示している。
【００１１】
図１は、本発明の第１の実施形態の半導体メモリＭＥＭを示している。半導体メモリＭＥＭは、例えば、外部クロックＣＬＫに同期して動作するクロック同期式のＦＣＲＡＭ（Fast Cycle RAM）である。ＦＣＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭのインタフェースを有し、チップ内部で自動的にリフレッシュ動作を実行可能な擬似ＳＲＡＭである。
【００１２】
メモリＭＥＭは、クロックバッファ１０、コマンドデコーダ１２、パルス生成回路１４、リフレッシュレジスタ１６、リフレッシュ判定部２０を有する動作制御回路１８、リフレッシュタイマ２２、リフレッシュ要求回路２４、リフレッシュアドレスカウンタ２６、アドレスバッファ／ラッチ２８、アドレス選択回路３０、データ入出力バッファ３２、バスコントローラ３４およびメモリコア３６を有している。なお、メモリＭＥＭは、図２に示すように、ＣＰＵとともにシステムＳＹＳを構成する。
【００１３】
クロックバッファ１０は、クロック端子で受けたクロック信号ＣＬＫを、内部クロック信号ＩＣＬＫとして各回路ブロックに供給する。各回路ブロックは、内部クロック信号ＩＣＬＫに同期して動作する。なお、図示しないクロックイネーブル信号ＣＫＥをクロックバッファ１０に供給し、クロックイネーブル信号ＣＫＥのレベルに応じて内部クロック信号ＩＣＬＫの生成を停止してもよい。内部クロック信号ＩＣＬＫが出力されない場合（クロックイネーブル信号ＣＫＥが非活性レベルの場合）、一部のメモリセルＭＣのリフレッシュ動作は停止し、メモリＭＥＭの動作モードは、少なくとも一部のメモリセルＭＣのデータを保持しないパワーダウンモードまたはセルフリフレッシュモードに移行する。
【００１４】
コマンドコーダ１２は、コマンド信号ＣＭＤを受け、コマンド信号ＣＭＤの論理レベルに応じて認識したコマンドを、メモリコア３６のアクセス動作を実行するために読み出しコマンド信号ＲＤまたは書き込みコマンド信号ＷＴ等として出力する。読み出しコマンド信号ＲＤおよび書き込みコマンド信号ＷＴは、メモリコア３６をアクセス動作するための外部アクセス要求である。例えば、コマンド信号ＣＭＤは、チップイネーブル信号／ＣＥ１、アウトプットイネーブル信号／ＯＥ、ライトイネーブル信号／ＷＥおよびアドレスバリッド信号／ＡＤＶにより構成される。
【００１５】
パルス生成回路１４は、アクセスコマンド（読み出しコマンド信号ＲＤまたは書き込みコマンド信号ＷＴ）に応答して領域設定信号ＲＦＳＥＴを出力する。リフレッシュレジスタ１６は、データ端子ＤＱを介して供給されるデータ信号ＤＱ（ＩＤＱ）を領域設定信号ＲＦＳＥＴに同期して保持し、保持している信号をリフレッシュブロックアドレス信号ＲＢＡとして出力する。リフレッシュブロックアドレス信号ＲＢＡは、メモリブロックＭＢＬＫ０−７のうちリフレッシュ動作を禁止するメモリブロックＭＢＬＫを示す禁止ブロック情報である。換言すれば、リフレッシュブロックアドレス信号ＲＢＡは、リフレッシュ動作を実行するメモリブロックＭＢＬＫを示す。
【００１６】
動作制御回路１８は、読み出しコマンド信号ＲＤ、書き込みコマンド信号ＷＲまたはリフレッシュ要求信号ＲＲＥＱに応答してメモリコア３６に読み出し動作、書き込み動作またはリフレッシュ動作を実行させるためのワード線活性化信号ＷＬＺ、センスアンプ活性化信号ＬＥＺ、コラム選択信号ＣＬＺおよびプリチャージ制御信号ＢＲＳを出力する。ワード線活性化信号ＷＬＺは、ワード線ＷＬの活性化タイミングを制御し、センスアンプ活性化信号ＬＥＺ、センスアンプＳＡの活性化タイミングを制御する。コラム選択信号ＣＬＺは、コラムスイッチＣＳＷのオン／オフタイミングを制御し、プリチャージ制御信号ＢＲＳは、プリチャージ回路ＰＲＥのオン／オフタイミングを制御する。
【００１７】
動作制御回路１８のリフレッシュ判定部２０は、読み出しコマンドＲＤおよび書き込みコマンドＷＴと、リフレッシュ要求ＲＲＥＱとの優先順を決めるためのアービタとして動作する。例えば、リフレッシュ判定部２０は、読み出しコマンドＲＤとリフレッシュ要求ＲＲＥＱを同時に受けたときに、リフレッシュ要求ＲＲＥＱを優先させる。読み出しコマンドＲＤに応答する読み出し動作は、リフレッシュ要求ＲＲＥＱに応答するリフレッシュ動作が完了するまで保留される。逆に、読み出し動作中にリフレッシュ要求ＲＲＥＱが供給されたとき、リフレッシュ要求ＲＲＥＱに応答するリフレッシュ動作は読み出し動作が完了するまで保留される。書き込みコマンドＷＴについても同様である。リフレッシュ判定部２０は、リフレッシュ動作を実行するときに、リフレッシュ信号ＲＥＦＺを活性化する。但し、リフレッシュ判定部２０は、リフレッシュアドレス信号ＲＲＡＤが、リフレッシュブロックアドレス信号ＲＢＡにより示されるリフレッシュ動作を禁止するメモリブロックＭＢＬＫを示すとき、リフレッシュ動作を禁止し、リフレッシュ信号ＲＥＦＺを活性化しない。動作制御回路１８は、リフレッシュ信号ＲＥＦＺの活性化に同期してリフレッシュ動作を実行する。このため、リフレッシュ信号ＲＥＦＺが非活性化されている場合、リフレッシュ要求信号ＲＲＥＱに応答するリフレッシュ動作は実行されない。
【００１８】
リフレッシュタイマ２２は、発振信号ＯＳＣを所定の周期で出力する発振器を有している。リフレッシュ要求回路２４は、発振信号ＯＳＣの周波数を分周して、リフレッシュ要求信号ＲＲＥＱ（内部アクセス要求）を生成する。リフレッシュアドレスカウンタ２６は、リフレッシュ要求信号ＲＲＥＱに同期して、リフレッシュアドレス信号ＲＲＡＤを順次生成する。リフレッシュ判定部２０、リフレッシュタイマ２２、リフレッシュ要求回路２４およびリフレッシュアドレスカウンタ２６は、リフレッシュレジスタ１６に記憶された禁止ブロック情報ＲＢＡに対応するメモリブロックＭＢＬＫを除くメモリブロックＭＢＬＫのリフレッシュ動作を周期的に実行するリフレッシュ制御回路として動作する。
【００１９】
リフレッシュアドレス信号ＲＲＡＤは、メモリブロックＭＢＬＫおよびワード線ＷＬを選択するためのアドレス信号であり、ロウアドレス信号ＲＡＤと同じビット数を有する。リフレッシュアドレス信号ＲＲＡＤの下位ビットは、メモリブロックＭＢＬＫを選択するために割り当てられ、リフレッシュアドレス信号ＲＲＡＤの上位ビットは、ワード線ＷＬを選択するために割り当てられる。このため、リフレッシュ動作は、リフレッシュ要求信号ＲＲＥＱが生成される毎に、まずメモリブロックＭＢＬＫ０−７で順次実行され、メモリブロックＭＢＬＫ０−７のリフレッシュ動作が１回ずつ実行された後に、リフレッシュ動作のために選択されるワード線ＷＬが切り替えられる。
【００２０】
アドレスバッファ／ラッチ２８は、アドレス信号ＡＤＤを受け、受けたアドレスをロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして出力する。コラムアドレス信号ＣＡＤは、ビット線ＢＬ、／ＢＬを選択するために供給される。アドレス選択回路３０は、リフレッシュ動作を実行するときに、リフレッシュアドレス信号ＲＲＡＤを選択し（ＲＥＦＺ＝高レベル）、リフレッシュ動作を実行しないときにロウアドレス信号ＲＡＤを選択し（ＲＥＦＺ＝低レベル）、選択した信号を内部ロウアドレス信号ＩＲＡＤとしてメモリコア２８に出力する。
【００２１】
データ入出力バッファ３２は、書き込みデータ信号をデータ端子ＤＱを介して受信し、受信したデータ信号を内部データ信号ＩＤＱとして出力する。また、データ入出力バッファ３２は、メモリセルＭＣからの読み出しデータ信号を受信し、受信したデータ信号をデータ端子ＤＱに出力する。バスコントローラ３４は、書き込み動作時に、内部データ信号ＩＤＱ（書き込みデータ）を直列並列変換してデータバスＤＢに出力する。バスコントローラ３４は、読み出し動作時に、データバスＤＢ上の読み出しデータを並列直列変換して内部データ信号ＩＤＱとして出力する。例えば、データバスＤＢのビット幅は、データ端子ＤＱのビット幅の２倍である。
【００２２】
メモリコア３６は、記憶容量が互いに等しい８個のメモリブロックＭＢＬＫ０−７（ＭＢＬＫ）と、メモリブロックＭＢＬＫ０−７に共通なロウデコーダＲＤＥＣ、プリチャージ回路ＰＲＥ、センスアンプＳＡ、コラムスイッチＣＳＷ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。各メモリブロックＭＢＬＫ０−７は、複数のダイナミックメモリセルＭＣ、一方向に並ぶメモリセルＭＣに接続されたワード線ＷＬ、一方向と直交する方向に並ぶメモリセルＭＣに接続されたビット線ＢＬ、／ＢＬとを有する。この例では、ビット線ＢＬ、／ＢＬは、メモリブロックＭＢＬＫ０−７に共通に配線されている。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタに一端をビット線ＢＬ（または／ＢＬ）に接続するための転送トランジスタとを有している。キャパシタの他端は、プリチャージ電圧線ＶＰＲに接続されている。転送トランジスタのゲートは、ワード線ＷＬに接続されている。ワード線ＷＬの選択により、読み出し動作、書き込み動作、およびリフレッシュ動作のいずれかが実行される。
【００２３】
ロウアドレスデコーダＲＤＥＣは、ワード線ＷＬのいずれかを選択するために、内部ロウアドレス信号ＩＲＡＤをデコードする。プリチャージ回路ＰＲＥは、メモリセルＭＣの非アクセス時にプリチャージ制御信号ＢＲＳに同期してビット線ＢＬ、／ＢＬをプリチャージ電圧線ＶＰＲに接続する。センスアンプＳＡは、ビット線対ＢＬ、／ＢＬに読み出されたデータ信号の信号量の差を増幅する。コラムアドレスデコーダＣＤＥＣは、データ信号を入出力するビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡＤをデコードする。コラムスイッチＣＳＷは、コラムアドレス信号ＣＡＤに対応するビット線ＢＬ、／ＢＬをリードアンプＲＡおよびライトアンプＷＡに接続する。リードアンプＲＡは、読み出しアクセス動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出
しデータを増幅する。ライトアンプＷＡは、書き込みアクセス動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。
【００２４】
図２は、第１の実施形態のシステムＳＹＳを示している。システムＳＹＳは、ＳｏＣ（System on Chip）および図１に示したメモリＭＥＭを含んで構成される。システムＳＹＳは、例えば、ＣｏＣ（Chip on Chip）技術を用いてＳｏＣおよびメモリＭＥＭを互いに貼り合わせることで、ＳｉＰ（System in Package）として構成されている。なお、システムＳＹＳは、ＳｏｃおよびメモリＭＥＭをフレキシブル基板等のシステム基板上に搭載することで構成されてもよい。
【００２５】
ＳｏＣは、ＣＰＵ、６個のマスタコントローラＭＡ０−５（ＭＡ）およびメモリコントローラＭＣＮＴを有している。ＣＰＵは、マスタコントローラＭＡ０−５のバス権等を制御するマスタ制御部ＭＡＣＵを有し、システムＳＹＳの全体を制御する。なお、ＣＰＵも、マスタコントローラの一種として動作する。マスタ制御部ＭＡＣＵは、システムＳＹＳの動作状況に応じてマスタコントローラＭＡ０−５を動作させるためにマスタ制御信号ＭＡＣＴ０−５（ＭＡＣＴ）を出力する。例えば、各マスタ制御信号ＭＡＣＴ０−５は、マスタコントローラＭＡ０−５の動作を許可するマスタ選択信号（チップセレクト信号）、マスタコントローラＭＡ０−５を低消費電力状態に設定する低消費電力信号、およびクロック信号を含む。
【００２６】
マスタコントローラＭＡ０−５は、例えば、ＤＳＰ、ＤＭＡＣ、外部インタフェース制御回路、またはシステム動作の一部を実現するマクロなどであり、ワークデータ等を一時的に記憶するためにメモリＭＥＭをアクセスする。マスタコントローラＭＡ０−５は、メモリＭＥＭをアクセスするときに、図３に示すコマンド信号ＳＣＭＤおよびアドレス信号ＳＡＤＤを出力する。マスタコントローラＭＡ０−５は、書き込みアクセス動作ではデータ信号ＳＤＱ（図３）をメモリコントローラＭＣＮＴに出力し、読み出しアクセス動作ではデータ信号ＳＤＱをメモリコントローラＭＣＮＴから入力する。このために、ＣＰＵ、マスタコントローラＭＡ０−５およびメモリコントローラＭＣＮＴの間には、コマンド信号線ＳＣＭＤ、アドレス信号線ＳＡＤＤおよびデータ信号線ＳＤＱを含むシステムバス（図示せず）が配線されている。
【００２７】
メモリコントローラＭＣＮＴは、システムバスを介してＣＰＵおよびメモリコントローラＭＣＮＴ０−５から供給されるアクセス要求に応じて、メモリＭＥＭをアクセスするためにコマンド信号ＣＭＤ、アドレス信号ＡＤを出力し、データ信号ＤＱを入出力する。メモリコントローラＭＣＮＴは、リフレッシュ領域制御部ＲＦＡＣＵを有している。リフレッシュ領域制御部ＲＦＡＣＵは、マスタ制御信号ＭＡＣＴ０−５中のマスタ選択信号に応じて、アクセスされる可能性のあるメモリブロックＭＢＬＫを求める。リフレッシュ領域制御部ＲＦＡＣＵの詳細は、図３で説明する。クロック信号ＣＬＫは、例えば、ＳｏＣ内で生成してもよく、システムＳＹＳに外付けされるオシレータにより生成してもよい。なお、メモリＭＥＭがＣＰＵによってもアクセスされる場合、マスタ制御信号ＭＡＣＴ０−５（マスタ選択信号）に加えてＣＰＵからのマスタ選択信号（図示せず）がメモリコントローラＭＣＮＴに供給される。
【００２８】
図３は、図２に示したメモリコントローラＭＣＮＴの詳細を示している。メモリコントローラＭＣＮＴは、リフレッシュ領域制御部ＲＦＡＣＵの他にコマンド制御部ＣＣＵ、アドレス制御部ＡＣＵ、データ制御部ＤＣＵおよびタイミング制御部ＴＣＵを有している。リフレッシュ領域制御部ＲＦＡＣＵは、外部メモリ領域レジスタＥＭＲＥＧおよび変換テーブルＣＴＢＬを有している。外部メモリ領域レジスタＥＭＲＥＧは、各マスタコントローラＭＡ０−５が使用するメモリＭＥＭのメモリ領域を予め記憶する。各マスタコントロ
ーラＭＡ０−５が使用するメモリ領域は、システム仕様で予め決められている。外部メモリ領域レジスタＥＭＲＥＧは、マスタ制御信号ＭＡＣＴ０−５（マスタ選択信号）に応じて、メモリＭＥＭの使用領域を求め、使用領域信号ＭＵＳとして出力する。使用領域信号ＭＵＳは、後述する図５に示すように、動作が許可されたマスタコントローラＭＡ０−５が使用するメモリＭＥＭのメモリ領域を示す。
【００２９】
変換テーブルＣＴＢＬは、使用領域信号ＭＵＳに対応するメモリブロックＭＢＬＫを示すリフレッシュブロックアドレス信号ＲＢＡ０をタイミング制御部ＴＣＵに出力する。リフレッシュブロックアドレス信号ＲＢＡ０は、使用するメモリブロックＭＢＬＫを示すとともにリフレッシュ動作を禁止するメモリブロックＭＢＬＫを示す。このように、リフレッシュ領域制御部ＲＦＡＣＵは、マスタコントローラＭＡ０−５が使用するメモリＭＥＭのメモリ領域に応じて禁止ブロック情報（ＲＢＡ０）を生成する。変換テーブルＣＴＢＬは、使用領域信号ＭＵＳに応じて、使用領域信号ＭＵＳが示すメモリ領域を含むメモリブロックＭＢＬＫを除くメモリブロックＭＢＬＫを示す禁止ブロック情報（ＲＢＡ０）を生成する領域変換部として動作する。なお、変換テーブルＣＴＢＬは、メモリ回路で構成してもよく、論理回路で構成してもよい。
【００３０】
コマンド制御部ＣＣＵ、アドレス制御部ＡＣＵおよびデータ制御部ＤＣＵは、システムバスから供給されるコマンド信号ＳＣＭＤ、アドレス信号ＳＡＤＤおよびデータ信号ＳＤＱ（書き込みデータ）を受け、受けた信号をタイミング制御部ＴＣＵに出力する。さらに、データ制御部ＤＣＵは、タイミング制御部ＴＣＵを介してメモリＭＥＭから供給されるデータ信号（読み出しデータ）をデータ信号ＳＤＱとして出力する。なお、コマンド制御部ＣＣＵ、アドレス制御部ＡＣＵおよびデータ制御部ＤＣＵは、各マスタコントローラＭＡ０−５からのアクセス要求信号（ＳＣＭＤ信号等）を、メモリＭＥＭにアクセス可能な信号に変換する機能を有してもよい。タイミング制御部ＴＣＵは、コマンド制御部ＣＣＵ、アドレス制御部ＡＣＵおよびデータ制御部ＤＣＵからのアクセス信号を、メモリＭＥＭをアクセス可能なタイミングに調整し、コマンド信号ＣＭＤ、アドレス信号ＡＤＤおよび書き込みデータ信号ＤＱとして出力する。タイミング制御部ＴＣＵは、メモリＭＥＭからの読み出しデータ信号ＤＱをシステムバスの仕様に合わせたタイミングに調整し、データ制御部ＤＣＵに出力する。さらに、タイミング制御部ＴＣＵは、マスタコントローラＭＡ０−５からのデータ信号ＳＤＱと競合しない期間に、リフレッシュ領域制御部ＲＦＡＣＵからのリフレッシュブロックアドレス信号ＲＢＡ０（禁止ブロック情報）をデータ信号ＤＱ（書き込みデータ）としてメモリＭＥＭに出力する。
【００３１】
図４は、第１の実施形態の半導体メモリＭＥＭの動作を示している。この例では、アクセスコマンド信号（書き込みコマンドＷＴ１、読み出しコマンドＲＤ１および書き込みコマンドＷＴ２＝外部アクセス要求）がクロック信号ＣＬＫの立ち上がりエッジに同期してメモリコントローラＭＣＮＴからメモリＭＥＭに順次供給される。書き込みコマンドＷＴ１、ＷＴ２は、低レベルの／ＣＥ１信号、／ＷＥ信号および高レベルの／ＯＥ信号により認識される。読み出しコマンドＲＤ１は、低レベルの／ＣＥ１信号、／ＯＥ信号および高レベルの／ＷＥ信号により認識される。
【００３２】
メモリコントローラＭＣＮＴは、アクセスコマンド信号とともにアドレス端子ＡＤＤが有効であることを示す／ＡＤＶ信号を低レベルに変化させ、アドレス端子ＡＤＤにアドレス信号ＡＤＤを出力する。メモリコントローラＭＣＮＴは、書き込みコマンドＷＴ１、ＷＴ２の供給から２クロック後に書き込みデータ信号Ｄ０、Ｄ１をデータ端子ＤＱに順次出力する（書き込みデータレイテンシ＝２、書き込みバースト長＝２）。メモリＭＥＭは、読み出しコマンドＲＤ１の供給から３クロック後に読み出しデータ信号Ｑ０、Ｑ１をデータ端子ＤＱに順次出力する（読み出しデータレイテンシ＝３、読み出しバースト長＝２）。
【００３３】
書き込みデータレイテンシは、書き込みコマンドＷＴを受けてから最初の書き込みデータＤ１を受けるまでのクロックサイクル数である。読み出しデータレイテンシは、読み出しコマンドＲＤを受けてから最初の読み出しデータＱ１が出力されるまでのクロックサイクル数である。バースト長は、１回の書き込みコマンドＷＴに応答してデータ端子ＤＱで受けるデータの入力回数、および１回の読み出しコマンドＲＤに応答してデータ端子ＤＱから出力されるデータの出力回数である。データレイテンシは、クロック信号ＣＬＫの周波数に応じて、図示しないモードレジスタ（またはコンフィギュレーションレジスタ）により設定される。バースト長は、モードレジスタ（またはコンフィギュレーションレジスタ）により１、２、４、８、フルバーストのいずれかに設定可能である。
【００３４】
さらに、この実施形態では、メモリコントローラＭＣＮＴは、アクセスコマンド信号を受けるクロック信号ＣＬＫの立ち上がりエッジに同期して８ビットのリフレッシュブロックアドレス信号ＲＢＡをデータ端子ＤＱに出力する。図１のパルス生成回路１４は、アクセスコマンドに同期して領域設定信号ＲＦＳＥＴを出力する。リフレッシュレジスタ１６は、データ入出力バッファ３２で受信され、内部データ信号線ＩＤＱに伝達されたリフレッシュブロックアドレス信号ＲＢＡを、例えば領域設定信号ＲＦＳＥＴの立ち下がりエッジに同期して保持し、保持したリフレッシュブロックアドレス信号ＲＢＡをリフレッシュ判定部２０に出力する。
【００３５】
リフレッシュレジスタ１６に保持されるリフレッシュブロックアドレス信号の値は、下位ビットから上位ビットに向けてメモリブロックＭＢＬＫ０−７を順次示す。値が”１”のビットは、リフレッシュ動作が実行され、対応するメモリブロックＭＢＬＫのデータが保持されることを示す。値が”０”のビットは、リフレッシュ動作が禁止され、対応するメモリブロックＭＢＬＫのデータが保持されないことを示す。
【００３６】
リフレッシュレジスタ１６は、書き込みコマンドＷＴ１が供給される前、１６進数で３Ｃ（８ビット）のリフレッシュブロックアドレス値を保持している。このとき、メモリブロックＭＢＬＫ２−５のリフレッシュ動作は、リフレッシュ要求信号ＲＲＥＱに同期して実行されるが、メモリブロックＭＢＬＫ０−１、６−７のリフレッシュ動作は禁止される。リフレッシュレジスタ１６は、領域設定信号ＲＦＳＥＴの立ち下がりエッジに同期してリフレッシュブロックアドレス信号ＲＢＡ（１６進数で３Ｆ）を保持する。このとき、メモリブロックＭＢＬＫ０−５のリフレッシュ動作は、リフレッシュ要求信号ＲＲＥＱに同期して実行されるが、メモリブロックＭＢＬＫ６−７のリフレッシュ動作は禁止される。
【００３７】
同様に、リフレッシュレジスタ１６は、読み出しコマンドＲＤ１に同期して供給されるリフレッシュブロックアドレス信号ＲＢＡ（１６進数で３８）を保持する。このとき、メモリブロックＭＢＬＫ３−５のリフレッシュ動作は、リフレッシュ要求信号ＲＲＥＱに同期して実行されるが、メモリブロックＭＢＬＫ０−２、６−７のリフレッシュ動作は禁止される。さらに、リフレッシュレジスタ１６は、書き込みコマンドＷＴ２に同期して供給されるリフレッシュブロックアドレス信号ＲＢＡ（１６進数でＣ０）を保持する。このとき、メモリブロックＭＢＬＫ６−７のリフレッシュ動作は、リフレッシュ要求信号ＲＲＥＱに同期して実行されるが、メモリブロックＭＢＬＫ０−５のリフレッシュ動作は禁止される。
【００３８】
このように、本実施形態では、メモリブロックＭＢＬＫのいずれかのアクセスサイクル中に、外部からの入力されるデータ信号ＤＱ（ＲＢＡ）に応じてリフレッシュレジスタ１６の禁止ブロック情報（ＲＢＡ）が書き換えられる。そして、リフレッシュ動作を実行するメモリブロックＭＢＬＫ（リフレッシュ動作を禁止するメモリブロックＭＢＬＫ）が切り替えられる。ここで、アクセルサイクルとは、アクセスコマンド信号を受けてからアク
セス動作が完了するまでの期間（この例では、５クロックサイクル）である。リフレッシュレジスタ１６は、アクセスコマンドが供給される毎に書き換えられる。図１に示したパルス生成回路１４およびデータ入出力バッファ３２は、アクセスサイクル中に、リフレッシュレジスタ１６に禁止ブロック情報ＲＢＡを書き込むレジスタ制御回路として動作する。換言すれば、レジスタ制御回路は、データ信号がデータ端子ＤＱに伝達されない期間にデータ端子ＤＱを介して供給されるブロック禁止情報ＲＢＡをリフレッシュレジスタ１６に書き込む。
【００３９】
図５は、第１の実施形態におけるリフレッシュ領域の変化を示している。図５において、メモリＭＥＭに供給されるアクセスコマンドおよびリフレッシュブロックアドレス信号ＲＢＡは、図４と同じである。図中の網掛けのメモリブロックＭＢＬＫは、リフレッシュ動作が実行されることを示す。白いメモリブロックＭＢＬＫは、リフレッシュ動作が禁止されることを示す。
【００４０】
この実施形態では、マスタコントローラＭＡ０−５が使用するメモリＭＥＭの記憶領域は、予め決められおり、割り当てが変わることはない。すなわち、マスタコントローラＭＡ０−５によるメモリＭＥＭの使用領域は、スタティックに設定される。図中のＳＡ、ＥＡは、割り当てられた記憶領域の開始アドレスおよび終了アドレスをそれぞれ示す。マスタコントローラＭＡ０では、開始アドレスＳＡ０はブロックＭＢＬＫ０に含まれ、終了アドレスＥＡ０は、ブロックＭＢＬＫ１に含まれる。マスタコントローラＭＡ１では、開始アドレスＳＡ１および終了アドレスＥＡ１はブロックＭＢＬＫ２に含まれる。マスタコントローラＭＡ２では、開始アドレスＳＡ２および終了アドレスＥＡ２はブロックＭＢＬＫ３に含まれる。マスタコントローラＭＡ３では、開始アドレスＳＡ３はブロックＭＢＬＫ３に含まれ、終了アドレスＥＡ３は、ブロックＭＢＬＫ５に含まれる。マスタコントローラＭＡ４では、開始アドレスＳＡ４はブロックＭＢＬＫ５に含まれ、終了アドレスＥＡ４は、ブロックＭＢＬＫ６に含まれる。マスタコントローラＭＡ５では、開始アドレスＳＡ５はブロックＭＢＬＫ６に含まれ、終了アドレスＥＡ５は、ブロックＭＢＬＫ７に含まれる。
【００４１】
ＣＰＵは、マスタコントローラＭＡ０−１、３がメモリＭＥＭをアクセスし、マスタコントローラＭＡ２、４−５がメモリＭＥＭをアクセスしないことを判断したときに、マスタ制御信号ＭＡＣＴ０−１、３を高レベル（Ｈ）に設定し、マスタ制御信号ＭＡＣＴ２、４−５を低レベル（Ｌ）に設定する。図３に示した外部メモリ領域レジスタＥＭＲＥＧは、マスタ制御信号ＭＡＣＴ０−５の値に応じて使用領域信号ＭＵＳ（ＳＡ０−ＥＡ０、ＳＡ１−ＥＡ１、ＳＡ３−ＥＡ３）を出力する。変換テーブルＣＴＢＬは、使用領域信号ＭＵＳに対応するリフレッシュブロックアドレス信号ＲＢＡ０をタイミング制御部ＴＣＵに出力する。書き込みコマンドＷＴ１に同期して１６進数で３Ｆを示すリフレッシュブロックアドレス信号ＲＢＡがメモリＭＥＭに出力される。そして、メモリブロックＭＢＬＫ０−５がリフレッシュ許可ブロックに設定され、メモリブロックＭＢＬＫ６−７がリフレッシュ禁止ブロックに設定される。
【００４２】
同様に、マスタコントローラＭＡ３がメモリＭＥＭをアクセスし（ＭＡＣＴ３＝Ｈ）、マスタコントローラＭＡ０−２、４−５がメモリＭＥＭをアクセスしないことを（ＭＡＣＴ０−２、４−５＝Ｌ）、ＣＰＵにより判断されたときに、外部メモリ領域レジスタＥＭＲＥＧから使用領域信号ＭＵＳ（ＳＡ３−ＥＡ３）が出力される。メモリコントローラＭＣＮＴは、読み出しコマンドＲＤ１に同期して１６進数で３８を示すリフレッシュブロックアドレス信号ＲＢＡをメモリＭＥＭに出力する。そして、メモリブロックＭＢＬＫ３−５がリフレッシュ許可ブロックに設定され、メモリブロックＭＢＬＫ０−２、６−７がリフレッシュ禁止ブロックに設定される。
【００４３】
マスタコントローラＭＡ５がメモリＭＥＭをアクセスし（ＭＡＣＴ５＝Ｈ）、マスタコントローラＭＡ０−４がメモリＭＥＭをアクセスしないことを（ＭＡＣＴ０−４＝Ｌ）、ＣＰＵにより判断されたときに、外部メモリ領域レジスタＥＭＲＥＧから使用領域信号ＭＵＳ（ＳＡ５−ＥＡ５）が出力される。メモリコントローラＭＣＮＴは、書き込みコマンドＷＴ２に同期して１６進数でＣ０を示すリフレッシュブロックアドレス信号ＲＢＡをメモリＭＥＭに出力する。そして、メモリブロックＭＢＬＫ６−７がリフレッシュ許可ブロックに設定され、メモリブロックＭＢＬＫ０−５がリフレッシュ禁止ブロックに設定される。
【００４４】
図６は、第１の実施形態におけるスタンバイ電流ＩＳＴＢＹの変化を示している。図中の網掛けのメモリブロックＭＢＬＫは、リフレッシュ動作が実行されることを示す。白いメモリブロックＭＢＬＫは、リフレッシュ動作が禁止されることを示す。一般に、ダイナミックメモリセルＭＣを有する半導体メモリＭＥＭでは、スタンバイ電流ＩＳＴＢＹは、主にリフレッシュ動作により発生する。
【００４５】
この実施形態では、動作するマスタコントローラＭＡにアクセスされるメモリブロックＭＢＬＫのみでリフレッシュ動作が実行される。スタンバイ電流ＩＳＴＢＹは、リフレッシュ動作が実行されるメモリブロックＭＢＬＫの数に応じて変化する。したがって、スタンバイ電流ＩＳＴＢＹの平均値ＡＶＥは、本発明前の平均値ＡＶＥ０より下がる。本発明前には、リフレッシュ動作を実行するメモリブロックＭＢＬＫを切り替えるために、アクセス動作の合間にモードレジスタ設定コマンド等を半導体メモリに供給する必要があった。リフレッシュ動作を実行するメモリブロックＭＢＬＫの変更頻度を高くすると、アクセス動作の実行効率が低下し、システムの性能は低下する。このため、実際には、全てのメモリブロックＭＢＬＫ０−７でリフレッシュ動作を実行する場合が多かった。このとき、スタンバイ電流ＩＳＴＢＹの平均値ＡＶＥ０は、全てメモリブロックＭＢＬＫ０−７でリフレッシュ動作を実行するときのスタンバイ電流ＩＳＴＢＹに等しい。本発明の適用により、スタンバイ電流ＩＳＴＢＹを従来に比べて大幅に削減可能である。なお、本発明では、リフレッシュ動作を実行するメモリブロックＭＢＬＫの数を、アクセス効率を低下させることなく最適に設定できるため、消費電力を従来に比べて削減できる。
【００４６】
図７−９は、第１の実施形態におけるスタンバイ電流ＩＳＴＢＹの削減効果を示している。図では、説明を簡単にするため、メモリＭＥＭが４個のメモリブロックＭＢＬＫ０−３を有する例を示す。図の左側のＭＢＬＫ０−３、ＭＢＬＫ０−２、ＭＢＬＫ０−１およびＭＢＬＫ０は、リフレッシュ動作が実行されるメモリブロックＭＢＬＫを示している。ＲＥＦＢＬＫは、リフレッシュ動作が実行されるべきメモリブロックＭＢＬＫの番号を示している。図１で説明したように、リフレッシュアドレスカウンタ２６の下位ビットはリフレッシュアドレス信号ＲＲＡＤに割り当てられているため、リフレッシュ動作ＲＥＦが実行されるメモリブロックＭＢＬＫは、リフレッシュ要求信号ＲＲＥＱが生成される毎に、順次切り替えられる。図中の○印は、リフレッシュ要求信号ＲＲＥＱに応答して対応するメモリブロックＭＢＬＫでリフレッシュ動作ＲＥＦが実行されることを示している（リフレッシュ許可ブロック）。図中のＸ印は、リフレッシュ要求信号ＲＲＥＱが発生しても、対応するメモリブロックＭＢＬＫでリフレッシュ動作ＲＥＦが実行されないことを示している（リフレッシュ禁止ブロック）。図中の各枠内の数値（％）は、全てのメモリブロックＭＢＬＫ０−３でリフレッシュ動作を実行するときに対するスタンバイ電流ＩＳＴＢＹの比率を示している。
【００４７】
図７では、リフレッシュ要求信号ＲＲＥＱが４μｓ毎に発生し、リフレッシュするメモリブロックＭＢＬＫの切り替えの頻度がリフレッシュ要求信号ＲＲＥＱの発生周期より短い場合（例えば、１μｓ）を示している。図８では、リフレッシュ要求信号ＲＲＥＱが４μｓ毎に発生し、リフレッシュするメモリブロックＭＢＬＫの切り替えの頻度がリフレッ
シュ要求信号ＲＲＥＱの発生周期と同じ場合を示している。図９では、リフレッシュ要求信号ＲＲＥＱが４μｓ毎に発生し、リフレッシュするメモリブロックＭＢＬＫの切り替えの頻度がリフレッシュ要求信号ＲＲＥＱの発生周期より長い場合（例えば、３２ｍｓ）を示している。図９の○印およびＸ印は、各メモリブロックＭＢＬＫがリフレッシュ許可ブロックであるか、リフレッシュ禁止ブロックであるかを示している。いずれの場合においても、マスタコントローラＭＡによりアクセスされないメモリブロックＭＢＬＫのリフレッシュ動作ＲＥＦを禁止することにより、スタンバイ電流ＩＳＴＢＹを削減できる。
【００４８】
図１０は、第１の実施形態の半導体メモリＭＥＭの動作を示している。図の（ａ）は、本発明の動作を示し、図の（ｂ）、（ｃ）は、本発明前の動作を示している。本発明では、書き込みコマンドＷＴまたは読み出しコマンドＲＤに応答するアクセス動作（書き込み動作または読み出し動作）毎に、リフレッシュ動作を実行するメモリブロックＭＢＬＫ（リフレッシュ許可ブロックＲＥＢＬＫ）が設定される。すなわち、アクセス動作を実行している間にリフレッシュ許可ブロックＲＥＢＬＫが設定される。アクセス動作の頻度を低下させることなく、マスタコントローラＭＡ０−５の動作状況に合わせてリフレッシュブロックＲＥＦＢＬＫを変更できる。この結果、システムＳＹＳの性能を低下させることなく、スタンバイ電流ＩＳＴＢＹおよび動作電流を削減できる。
【００４９】
これに対して、本発明前（ｂ）では、リフレッシュ許可ブロックＲＥＢＬＫを変更するために、アクセスコマンドの間にモードレジスタ設定コマンドＭＲＳを挿入する必要があった。または、アクセスコマンドの間に専用端子からリフレッシュブロックＲＥＦＢＬＫを変更するコマンドを供給する必要があった。本発明前（ｃ）では、リフレッシュ許可ブロックＲＥＢＬＫを変更するために、アクセスコマンドの間にコンフィギュレーションレジスタの設定コマンドＣＲＳを挿入する必要があった。設定コマンドＣＲＳは、例えば、６つの読み出し／書き込みサイクル（Ｒ／Ｗ）が必要である。この結果、アクセス動作の頻度が下がり、システムＳＹＳの性能が低下していた。
【００５０】
図１１は、第１の実施形態の半導体メモリＭＥＭの動作の状態遷移を示している。この実施形態では、スタンバイ状態ＳＴＢＹ（／ＣＥ１＝Ｈ）中にチップイネーブル信号／ＣＥ１が低レベルＬに変化することで、メモリＭＥＭの状態はアクティブ状態ＡＣＴＶに移行する。アクティブ状態ＡＣＴＶにおいて、書き込みコマンドＷＴ（／ＷＥ＝Ｌ、／ＯＥ＝Ｈ）または読み出しコマンドＲＤ（／ＷＥ＝Ｈ、／ＯＥ＝Ｌ）が供給されることで、書き込み動作ＷＴまたは読み出し動作ＲＤが実行され、同時にリフレッシュ許可ブロックＲＥＢＬＫが設定される。チップイネーブル信号／ＣＥ１が低レベルＬから高レベルＨに変化することで、メモリＭＥＭの状態は、アクティブ状態ＡＣＴＶからスタンバイ状態ＳＴＢＹに移行する。スタンバイ状態ＳＴＢＹに戻る直前のアクセス動作において、最適なリフレッシュ許可ブロックＲＥＢＬＫが設定される。最小限のメモリブロックＭＢＬＫのみでリフレッシュ動作が実行されるため、スタンバイ電流ＩＳＴＢＹを従来に比べて削減できる。さらに、状態遷移図が簡易に示されることは、メモリＭＥＭの制御論理を簡易にできることを示す。この結果、メモリコントローラＭＣＮＴの回路規模を削減できる。
【００５１】
図１２は、本発明前の半導体メモリの動作の状態遷移の一例を示している。本発明前、モードレジスタ設定コマンドＭＲＳまたはコンフィギュレーションレジスタの設定コマンドＣＲＳを供給することで、リフレッシュ許可ブロックＲＥＢＬＫを変更していた。レジスタ設定コマンドＭＲＳ、ＣＲＳ中、アクセスコマンドＲＤ／ＷＴは供給できない（ＲＤ／ＷＴは禁止）。同様に、アクティブ期間ＡＣＴＶ中（アクセス動作ＲＤ／ＷＴ中）、レジスタ設定コマンドＭＲＳ、ＣＲＳは供給できない（ＭＲＳ、ＣＲＳは禁止）。このため、リフレッシュ許可ブロックＲＥＢＬＫを変更する場合、アクセス効率が低下する。
【００５２】
図１３は、本発明前の半導体メモリの動作の状態遷移の別の例を示している。この例で
は、レジスタ設定コマンドＭＲＳ、ＣＲＳにより、セルフリフレッシュモードＳＲＥＦ中またはパワーダウンモードＰＤＷＮ中にリフレッシュ動作を実行するメモリブロックＭＢＬＫが設定される。レジスタ設定コマンドＭＲＳ、ＣＲＳ中、アクセスコマンドＲＤ／ＷＴは供給できない（ＲＤ／ＷＴは禁止）。スタンバイモードＳＴＢＹは、外部アクセスコマンドＲＤ／ＷＴが供給されない動作モードである（例えば、／ＣＥ１＝Ｈ）。スタンバイモードＳＴＢＹでは、全てのメモリブロックＭＢＬＫのリフレッシュ動作が実行される。セルフリフレッシュモードＳＲＥＦおよびパワーダウンモードＰＤＷＮは、メモリＭＥＭ内部で生成するリフレッシュ要求信号により少なくとも一部のメモリブロックＭＢＬＫでリフレッシュ動作のみを実行し、アクセス動作が即座に実行できない動作モードである。図１３においても、アクティブ期間ＡＣＴＶ中（アクセス動作ＲＤ／ＷＴ中）、レジスタ設定コマンドＭＲＳ、ＣＲＳは供給できないため、リフレッシュ許可ブロックＲＥＢＬＫを変更する場合、アクセス効率が低下する。
【００５３】
以上、第１の実施形態では、リフレッシュレジスタ１６の書き換えを、アクセスサイクルとは別の動作サイクルを用いて行う必要がなくなる。換言すれば、リフレッシュレジスタ１６を、アクセスサイクルと同時に書き換えできる。余分な動作サイクルを挿入する必要がないため、アクセスサイクルの実行効率を低下させることなくリフレッシュするメモリ領域を変更できる。この結果、消費電力を削減できる。
【００５４】
また一般に、データ端子ＤＱは、複数のビットで構成され、データ信号の入出力タイミングは全てのビットで同じである。このため、データ端子ＤＱを用いることで、各メモリブロックＭＢＬＫ０−７をリフレッシュ許可ブロックまたはリフレッシュ禁止ブロックに容易に設定できる。
【００５５】
図１４は、本発明の第２の実施形態の半導体メモリＭＥＭを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のコマンドデコーダ１２およびパルス生成回路１４の代わりにコマンドデコーダ１２Ａおよびパルス生成回路１４Ａが形成されている。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、例えば、外部クロックＣＬＫに同期して動作するクロック同期式のＦＣＲＡＭである。この実施形態のシステムＳＹＳおよびメモリコントローラＭＣＮＴは、第１の実施形態（図２、図３）と同じである。
【００５６】
メモリＭＥＭは、コマンド端子ＣＭＤとして図１に加えてチップイネーブル端子ＣＥ２を有している。コマンドコーダ１２Ａは、コマンド信号ＣＭＤの論理レベルに応じて読み出しコマンド信号ＲＤ、書き込みコマンド信号ＷＴまたはレジスタコマンド信号ＲＣＭＤを出力する。レジスタコマンド信号ＲＣＭＤは、リフレッシュレジスタ１６を書き換えるためのコマンド信号である。パルス生成回路１４Ａは、レジスタコマンド信号ＲＣＭＤに応答して領域設定信号ＲＦＳＥＴを出力する。コマンドデコーダ１２Ａ、パルス生成回路１４Ａおよびデータ入出力バッファ３２は、アクセスサイクル中に、リフレッシュレジスタ１６に禁止ブロック情報ＲＢＡを書き込むレジスタ制御回路として動作する。
【００５７】
図１５は、第２の実施形態の半導体メモリＭＥＭの動作を示している。第１の実施形態（図４）と同じ動作については、詳細な説明を省略する。図１５に示した以外のメモリＭＥＭの動作は、上述した図５−図１０と同じである。但し、この実施形態では、１２番目のクロックサイクルに示すように、アクセス動作ＷＴ、ＲＤが実行されない期間がある場合、図１０（ｂ）のモードレジスタ設定コマンドＭＲＳの代わりにレジスタコマンドＲＣＭＤを供給することにより、リフレッシュブロックアドレス信号ＲＢＡを書き換え可能である。
【００５８】
この例では、書き込みコマンドＷＴ１および読み出しコマンドＲＤ１がメモリコントローラＭＣＮＴからメモリＭＥＭに順次供給される。読み出しコマンドＲＤ１に対応する読み出し動作の実行後、／ＣＥ１信号が低レベルに保持され、メモリＭＥＭはアクティブ状態ＡＣＴＶ（図１６）を続ける。メモリＭＥＭは、低レベルの／ＣＥ１信号、ＣＥ２信号を受けたときに、レジスタコマンドＲＣＭＤを認識し、領域設定信号ＲＦＳＥＴを出力する。そして、メモリＭＥＭは、領域設定信号ＲＦＳＥＴの立ち下がりエッジに同期して、データ端子ＤＱ（ＩＤＱ）に供給された伝達されたリフレッシュブロックアドレス信号ＲＢＡ（禁止ブロック情報）を保持する。
【００５９】
この例では、レジスタコマンドＲＣＭＤは、０番目、７番目および１２番目のクロック信号ＣＬＫに同期して、データ端子ＤＱにデータ信号ＤＱが伝達されないデータアイドル期間中に供給される。レジスタコマンドＲＣＭＤは、アクセスサイクル中だけでなく非アクセスサイクル中にも、／ＣＥ１信号の低レベル期間中にＣＥ２信号の低レベルへの変化に同期して供給可能である。すなわち、リフレッシュブロックアドレス信号ＲＢＡ（禁止ブロック情報）は、アクセスサイクルと並行して供給可能である。このため、レジスタコマンド信号ＲＣＭＤの供給の自由度が増える。
【００６０】
図１６は、第２の実施形態の半導体メモリＭＥＭの動作の状態遷移を示している。図１１と同じ動作については、詳細な説明は省略する。この実施形態では、読み出し動作中（ＲＤ）、書き込み動作中（ＷＴ）またはスタンバイ状態中（ＳＴＢＹ）に、ＣＥ２信号の低レベルＬへの変化に同期してリフレッシュ許可ブロックＲＥＢＬＫが設定される。リフレッシュ許可ブロックＲＥＢＬＫの設定状態から、詠み出し動作（ＲＤ）、書き込み動作（ＷＴ）またはスタンバイ状態ＳＴＢＹへの復帰は、ＣＥ２信号を高レベルＨに変化させることで行われる。
【００６１】
なお、従来の擬似ＳＲＡＭタイプのＦＣＲＡＭでは、ＣＥ２信号が、スタンバイモード中に低レベルに変化したときに、予め選択されたメモリ領域のリフレッシュ動作以外の内部動作を禁止するパワーダウンモードに移行する。全てのリフレッシュ動作を禁止することも可能である。この実施形態では、アクセスコマンドが実行中でもリフレッシュブロックアドレス信号ＲＢＡが供給可能であり、リフレッシュ許可ブロックが常に最適に設定される。このため、パワーダウンモードは不要である。但し、アドレスバッファ２８およびデータ入出力バッファ３２等を非活性化するパワーダウンモードが必要な場合、／ＣＥ１信号の低レベル中にＣＥ２信号が低レベルに変化したときに、リフレッシュ許可ブロックを設定し、／ＣＥ１信号の高レベル中にＣＥ２信号が低レベルに変化したときに、パワーダウンモードに移行すればよい。
【００６２】
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、外部から供給されるレジスタコマンドＲＣＭＤに同期してリフレッシュレジスタ１６を書き換える。これにより、システムＳＹＳは、データ端子ＤＱが使用されないデータアイドル期間中に、任意のタイミングでレジスタコマンドＲＣＭＤを出力し、リフレッシュレジスタ１６を書き換えできる。レジスタコマンドＲＣＭＤの供給タイミングが決まったタイミングに拘束されないため、メモリＭＥＭの使い勝手を向上できる。この結果、メモリコントローラＭＣＮＴおよびシステムＳＹＳの動作タイミングを柔軟に制御できる。
【００６３】
図１７は、本発明の第３の実施形態の半導体メモリＭＥＭを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態のパルス生成回路１４の代わりにパルス生成回路１４Ａが形成されている。また、第１の実施形態の半導体メモリＭＥＭに入力端子ＲＦおよび入力バッファ３８を加えて構成されている。その他の構成は、第１の
実施形態と同じである。すなわち、半導体メモリＭＥＭは、例えば、外部クロックＣＬＫに同期して動作するクロック同期式のＦＣＲＡＭである。この実施形態のシステムＳＹＳおよびメモリコントローラＭＣＮＴは、第１の実施形態（図２、図３）と同じである。
【００６４】
入力バッファ３８は、入力端子ＲＦ（専用端子）を介して供給される入力信号ＲＦ（専用信号）を受け、受けた信号をレジスタコマンド信号ＲＣＭＤとしてパルス生成回路１４Ａに出力する。レジスタコマンド信号ＲＣＭＤは、第２の実施形態と同様に、リフレッシュレジスタ１６を書き換えるためのコマンド信号である。パルス生成回路１４Ａは、レジスタコマンド信号ＲＣＭＤに応答して領域設定信号ＲＦＳＥＴを出力する。入力バッファ３８、パルス生成回路１４Ａおよびデータ入出力バッファ３２は、アクセスサイクル中に、リフレッシュレジスタ１６に禁止ブロック情報ＲＢＡを書き込むレジスタ制御回路として動作する。
【００６５】
図１８は、第３の実施形態の半導体メモリＭＥＭの動作を示している。第１および第２の実施形態（図４、図１５）と同じ動作については、詳細な説明を省略する。図１８に示した以外のメモリＭＥＭの動作は、上述した図５−図１０と同じである。また、この実施形態では、／ＣＥ１信号が高レベルのときにも（スタンバイ状態ＳＴＢＹ）、リフレッシュブロックアドレス信号ＲＢＡを書き換え可能である。
【００６６】
図１８に示した動作は、ＲＦ信号がＣＥ２信号の代わりに供給されること、および１２番目のクロックサイクルの／ＣＥ１信号が高レベルＨでもよいことを除き、第２の実施形態（図１５）と同じである。すなわち、この例では、データ端子ＤＱにデータ信号ＤＱが伝達されないデータアイドル期間中に、０番目、７番目および１２番目のクロック信号ＣＬＫに同期して、ＲＦ信号が供給され、データ端子ＤＱにリフレッシュブロックアドレス信号ＲＢＡが供給される。１２番目のクロックサイクルに示されるように、ＲＦ信号は、／ＣＥ１信号のレベルに関わりなく供給可能である。このため、リフレッシュブロックアドレス信号ＲＢＡを書き換えの自由度が増える。なお、ＲＦ信号は、データ端子ＤＱが使用されない期間であれば、任意のタイミングで供給可能である。例えば、ＲＦ信号は、書き込みコマンドＷＴ１および読み出しコマンドＲＤ１に同期して供給されてもよい。
【００６７】
図１９は、第３の実施形態の半導体メモリＭＥＭの動作の状態遷移を示している。図１１と同じ動作については、詳細な説明は省略する。この実施形態では、読み出し動作中（ＲＤ）、書き込み動作中（ＷＴ）、読み出し動作ＲＤおよび書き込み動作ＷＴを実行していないアクティブ状態中（ＡＣＴＶ）またはスタンバイ状態中（ＳＴＢＹ）に、ＲＦ信号の高レベルＨへの変化に同期してリフレッシュ許可ブロックＲＥＢＬＫが設定される。／ＣＥ１が低レベルＬの期間にＲＦ信号が低レベルＬに変化すると、リフレッシュ許可ブロックＲＥＢＬＫの設定状態からアクティブ状態ＡＣＲＶに移行する。／ＣＥ１が高レベルＨの期間にＲＦ信号が低レベルＬに変化すると、リフレッシュ許可ブロックＲＥＢＬＫの設定状態からスタンバイ状態ＳＴＢＹに移行する。
【００６８】
以上、第３の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、リフレッシュ許可ブロックＲＥＢＬＫを、／ＣＥ１信号のレベルに関わりなく書き換えできる。この結果、リフレッシュブロックアドレス信号ＲＢＡを書き換えの自由度をさらに増やすことができる。すなわち、メモリＭＥＭの使い勝手をさらに向上でき、メモリコントローラＭＣＮＴおよびシステムＳＹＳの性能をさらに向上できる。
【００６９】
図２０は、第４の実施形態のシステムＳＹＳを示している。第１の実施形態（図２）と同じ要素については、詳細な説明を省略する。この実施形態では、後述する図２２に示すように、マスタコントローラＭＡ０−５が使用するメモリブロックＭＢＬＫは、システム
ＳＹＳの動作状況に応じてＣＰＵにより決められる。すなわち、マスタコントローラＭＡ０−５によるメモリＭＥＭの使用領域は、ダイナミックに設定される。このために、ＣＰＵは、図２のマスタ制御部ＭＡＣＵの代わりに外部メモリ管理部ＥＭＭＵを有している。
【００７０】
外部メモリ管理部ＥＭＭＵは、ＣＰＵ内で生成される使用領域信号ＭＵＳに応じて、リフレッシュ動作を実行するメモリブロックＭＢＬＫのアドレスを示す使用領域信号ＭＵＳ２を生成する。使用領域信号ＭＵＳ２の具体的な値は、図２２で説明する。ＳｏＣ上には、使用領域信号ＭＵＳ２をＣＰＵからメモリコントローラＭＣＮＴのリフレッシュ領域制御部ＲＦＡＣＵに伝達する専用の信号線ＭＵＳ２が配線されている。なお、使用領域信号ＭＵＳ２は、ＣＰＵとメモリコントローラＭＣＮＴの間に配線される内部アドレスバスまたは内部データバスを利用して、アドレス信号またはデータ信号が伝達されない期間に伝達されてもよい。システムＳＹＳのその他の構成は、図２と同じである。図に示したメモリＭＥＭは、第１の実施形態のメモリＭＥＭと同じである。
【００７１】
図２１は、図２０に示したメモリコントローラＭＣＮＴの詳細を示している。第１の実施形態（図３）と同じ要素については、詳細な説明を省略する。この実施形態では、第１の実施形態のリフレッシュ領域制御部ＲＦＡＣＵから外部メモリ領域レジスタＥＭＲＥＧを削除して構成されている。その他の構成は、図３と同じである。リフレッシュ領域制御部ＲＦＡＣＵの変換テーブルＣＴＢＬは、ＣＰＵから受けた使用領域信号ＭＵＳ２に対応するメモリブロックＭＢＬＫを示すリフレッシュブロックアドレス信号ＲＢＡ０をタイミング制御部ＴＣＵに出力する。
【００７２】
図２２は、第４の実施形態におけるリフレッシュ領域の変化を示している。メモリＭＥＭをアクセスするマスタコントローラＭＡ０−５（動作するＭＡ０−５）の変化は、図５と同じである。このため、ＣＰＵが生成する使用領域信号ＭＵＳは、図５と同じである。また、各マスタコントローラＭＡ０−５が使用するメモリＭＥＭの記憶領域のサイズは、図５と同じである。但し、各マスタコントローラＭＡ０−５によりアクセスされるメモリブロックＭＢＬＫは、ダイナミックに切り替えられる。具体的には、ＣＰＵは、システムＳＹＳの動作状況に応じて、番号の小さいメモリブロックＭＢＬＫから順にメモリＭＥＭの使用領域を設定する。各メモリブロックＭＢＬＫ０−７のアドレス空間は、例えば、４ｋワードである（１６進数で０００−ＦＦＦ）。
【００７３】
この例では、ＣＰＵの外部メモリ管理部ＥＭＭＵから出力される使用領域信号ＭＵＳ２は、使用するメモリブロックＭＢＬＫの最大アドレスを示す。変換テーブルＣＴＢＬは、使用領域信号ＭＵＳ２が１６進数で２ＦＦＦを示すときに、メモリブロックＭＢＬＫ０−２でリフレッシュ動作を実行し、メモリブロックＭＢＬＫ３−７のリフレッシュ動作を禁止するために、１６進数で０７を示すリフレッシュブロックアドレス信号ＲＢＡを出力する。メモリコントローラＭＣＮＴのタイミング制御部ＴＣＵは、リフレッシュブロックアドレス信号ＲＢＡをアクセスコマンドに同期してメモリＭＥＭに出力する。
【００７４】
使用領域信号ＭＵＳ２が１６進数で４ＦＦＦを示すときに、メモリブロックＭＢＬＫ０−４でリフレッシュ動作を実行し、メモリブロックＭＢＬＫ５−７のリフレッシュ動作を禁止するために、１６進数で１Ｆを示すリフレッシュブロックアドレス信号ＲＢＡが出力される。同様に、使用領域信号ＭＵＳ２が１６進数で１ＦＦＦを示すときに、メモリブロックＭＢＬＫ０−１でリフレッシュ動作を実行し、メモリブロックＭＢＬＫ２−７のリフレッシュ動作を禁止するために、１６進数で０３を示すリフレッシュブロックアドレス信号ＲＢＡが出力される。
【００７５】
以上、第４の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、動作するマスタコントローラＭＡまたはＣＰＵによ
るメモリＭＥＭの使用領域がダイナミックに変化するシステムＳＹＳにおいても、アクセス動作の実行効率を低下させることなく、スタンバイ電流ＩＳＴＢＹおよび消費電力を削減できる。
【００７６】
図２３は、本発明の第５の実施形態の半導体メモリＭＥＭを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態の半導体メモリＭＥＭに遅延回路ＣＬＫＤを加えて構成されている。リフレッシュレジスタ１６は、データ信号ＩＤＱではなく、ロウアドレス信号ＲＡＤを受ける。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、例えば、外部クロックＣＬＫに同期して動作するクロック同期式のＦＣＲＡＭである。この実施形態のシステムＳＹＳおよびメモリコントローラＭＣＮＴは、第１の実施形態（図２、図３）と同じである。
【００７７】
遅延回路ＣＬＫＤは、読み出しコマンド信号ＲＤまたは書き込みコマンド信号ＷＴを１クロックサイクル遅らせてパルス生成回路１４に出力する。また、リフレッシュレジスタ１６は、アドレスバッファ／ラッチ２８で受信され、ロウアドレス信号線ＲＡＤに伝達されたリフレッシュブロックアドレス信号ＲＢＡを、領域設定信号ＲＦＳＥＴの立ち下がりエッジに同期して保持し、保持したリフレッシュブロックアドレス信号ＲＢＡをリフレッシュ判定部２０に出力する。遅延回路ＣＬＫＤ、パルス生成回路１４およびアドレスバッファ／ラッチ２８は、アクセスサイクル中に、リフレッシュレジスタ１６に禁止ブロック情報ＲＢＡを書き込むレジスタ制御回路として動作する。
【００７８】
図２４は、第５の実施形態の半導体メモリＭＥＭの動作を示している。この例では、リフレッシュブロックアドレス信号ＲＢＡは、アクセスコマンドＷＴ１、ＲＤ１、ＷＴ２を受けた次のクロックサイクルで、アドレス端子ＡＤＤを介して供給される。領域設定信号ＲＦＳＥＴは、アクセスコマンドＷＴ１、ＲＤ１、ＷＴ２を受けた次のクロックサイクルに生成される。また、アドレス端子ＡＤＤでリフレッシュブロックアドレス信号ＲＢＡを受けるために、／ＡＤＶ信号は、アクセスコマンドＷＴ１、ＲＤ１、ＷＴ２を受けた次のクロックサイクルまで低レベルに活性化される。その他の動作は、第１の実施形態（図４）と同じである。
【００７９】
以上、第５の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、アドレス端子ＡＤＤを介してリフレッシュブロックアドレス信号ＲＢＡを受けることによって、アクセス動作の実行効率を低下させることなく、スタンバイ電流ＩＳＴＢＹを削減できる。一般に、アドレス端子ＡＤＤは、データ端子ＤＱに比べて使用頻度が低い。とくに、バースト動作モードを有するメモリＭＥＭでは、アドレス端子ＡＤＤの使用頻度は、相対的に低い。また、アドレス端子ＡＤＤは入力専用の端子であり、アドレス信号ＡＤＤが供給されるタイミングは、アクセスコマンドに依存せず同じである。このため、アクセス動作中にリフレッシュブロックアドレス信号ＲＢＡを受ける半導体メモリＭＥＭの設計を容易にできる。
【００８０】
図２５は、本発明の第６の実施形態の半導体メモリＭＥＭを示している。第１、第３および第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００８１】
この実施形態では、第１の実施形態のパルス生成回路１４の代わりに第３の実施形態（図１７）のパルス生成回路１４Ａが形成されている。また、メモリＭＥＭは、第３の実施形態の入力端子ＲＦおよび入力バッファ３８を有している。リフレッシュレジスタ１６は、第５の実施形態（図２３）と同様に、アドレスバッファ／ラッチ２８で受信され、ロウアドレス信号線ＲＡＤに伝達されたリフレッシュブロックアドレス信号ＲＢＡを、領域設
定信号ＲＦＳＥＴの立ち下がりエッジに同期して保持し、保持したリフレッシュブロックアドレス信号ＲＢＡをリフレッシュ判定部２０に出力する。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、例えば、外部クロックＣＬＫに同期して動作するクロック同期式のＦＣＲＡＭである。この実施形態のシステムＳＹＳおよびメモリコントローラＭＣＮＴは、第１の実施形態（図２、図３）と同じである。入力バッファ３８、パルス生成回路１４Ａおよびアドレスバッファ／ラッチ２８は、アクセスサイクル中に、リフレッシュレジスタ１６に禁止ブロック情報ＲＢＡを書き込むレジスタ制御回路として動作する。
【００８２】
図２６は、第６の実施形態の半導体メモリＭＥＭの動作を示している。この実施形態の動作は、リフレッシュブロックアドレス信号ＲＢＡがデータ端子ＤＱではなくアドレス端子ＡＤＤに供給されることを除き、第３の実施形態（図１７）と同じである。以上、第６の実施形態においても、上述した第１、第３および第５の実施形態と同様の効果を得ることができる。
【００８３】
図２７は、本発明の第７の実施形態の半導体メモリＭＥＭを示している。第１および第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、第１の実施形態のアドレス端子ＡＤＤの代わりにアドレスデータ端子ＡＤＱを有し、第５の実施形態の遅延回路ＣＬＫＤを有している。リフレッシュレジスタ１６は、アドレスデータ端子ＡＤＱおよびデータ端子ＤＱに供給されるリフレッシュブロックアドレス信号ＲＢＡを、領域設定信号ＲＦＳＥＴに同期して保持し出力する。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、例えば、外部クロックＣＬＫに同期して動作するクロック同期式のＦＣＲＡＭである。この実施形態のシステムＳＹＳおよびメモリコントローラＭＣＮＴは、第１の実施形態（図２、図３）と同じである。
【００８４】
アドレスデータ端子ＡＤＱは、アドレス信号ＡＤＤを受け、データ信号ＤＱを入出力する兼用端子である。リフレッシュブロックアドレス信号ＲＢＡは、アクセスコマンドを受けた次のクロックサイクルで、アドレスデータ端子ＡＤＱおよびデータ端子ＤＱを介して供給される。リフレッシュレジスタ１６は、アドレスデータ端子ＡＤＱおよびデータ端子ＤＱで受けるリフレッシュブロックアドレス信号ＲＢＡを、領域設定信号ＲＦＳＥＴに同期して保持し出力する。遅延回路ＣＬＫＤ、パルス生成回路１４、アドレスバッファ／ラッチ２８およびデータ入出力バッファ３２は、アクセスサイクル中に、リフレッシュレジスタ１６に禁止ブロック情報ＲＢＡを書き込むレジスタ制御回路として動作する。
【００８５】
図２８は、第７の実施形態の半導体メモリＭＥＭの動作を示している。この実施形態の動作は、リフレッシュブロックアドレス信号ＲＢＡがデータ端子ＤＱに供給されること、およびデータ信号ＤＱがアドレスデータ端子ＡＤＱに供給されることを除き、第５の実施形態（図２４）と同じである。但し、アドレスデータ端子ＡＤＱで受けるリフレッシュブロックアドレス信号ＲＢＡは、データ信号として供給されるため、／ＡＤＶ信号は、アドレス信号ＡＤＤ１、ＡＤＤ２、ＡＤＤ３を受けるときのみ低レベルに活性化される。なお、アドレスデータ端子ＡＤＱで受けるリフレッシュブロックアドレス信号ＲＢＡを、アドレス信号としてアドレスバッファ／ラッチ２８で受けてもよい。以上、第６の実施形態においても、上述した第１および第５の実施形態と同様の効果を得ることができる。
【００８６】
図２９は、本発明の第８の実施形態の半導体メモリＭＥＭを示している。第６および第７の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、第６の実施形態のアドレス端子ＡＤＤの代わりにアドレスデータ端子ＡＤＱを有している。リフレッシュレジスタ１６は、アドレスデータ端子ＡＤＱおよびデータ端子ＤＱに供給されるリフレッシュブロ
ックアドレス信号ＲＢＡを、領域設定信号ＲＦＳＥＴに同期して保持し出力する。その他の構成は、第６の実施形態と同じである。すなわち、半導体メモリＭＥＭは、例えば、外部クロックＣＬＫに同期して動作するクロック同期式のＦＣＲＡＭである。この実施形態のシステムＳＹＳおよびメモリコントローラＭＣＮＴは、第１の実施形態（図２、図３）と同じである。入力バッファ１４、パルス生成回路１４Ａ、アドレスバッファ／ラッチ２８およびデータ入出力バッファ３２は、アクセスサイクル中に、リフレッシュレジスタ１６に禁止ブロック情報ＲＢＡを書き込むレジスタ制御回路として動作する。
【００８７】
図３０は、第８の実施形態の半導体メモリＭＥＭの動作を示している。この実施形態の動作は、リフレッシュブロックアドレス信号ＲＢＡがデータ端子ＤＱに供給されること、およびデータ信号ＤＱがアドレスデータ端子ＡＤＱに供給されることを除き、第５の実施形態（図２４）と同じである。但し、アドレスデータ端子ＡＤＱで受けるリフレッシュブロックアドレス信号ＲＢＡは、データ信号として供給されるため、／ＡＤＶ信号は、アドレス信号ＡＤＤ１、ＡＤＤ２、ＡＤＤ３を受けるときのみ低レベルに活性化される。なお、アドレスデータ端子ＡＤＱで受けるリフレッシュブロックアドレス信号ＲＢＡは、アドレス信号としてアドレスバッファ／ラッチ２８で受けてもよい。以上、第８の実施形態においても、上述した第１、第３、第６および第７の実施形態と同様の効果を得ることができる。
【００８８】
図３１は、第９の実施形態のシステムＳＹＳを示している。第１の実施形態（図２）と同じ要素については、詳細な説明を省略する。この実施形態では、図２０に示したマスタコントローラＭＡ０−５により実現される機能がアプリケーションソフトウエアＡＰＬ０−５）により実現される。例えば、アプリケーションソフトウエアＡＰＬ０−５は、ＤＳＰ処理機能、ＭＰＥＧデータ処理機能、データ暗号化機能、通信機能等をそれぞれ有する。アプリケーションソフトウエアＡＰＬ０−５は、プログラムとしてメモリＭＥＭに記憶されている。メモリＭＥＭには、アプリケーションソフトウエアＡＰＬ０−５の実行に必要なワークデータ等を記憶してもよい。そして、ＣＰＵがプログラムを実行することにより、アプリケーションソフトウエアＡＰＬ０−５の機能が実現される。なお、プログラムは、ＣＰＵに内蔵される図示しない内蔵メモリに記憶させてもよい。この場合、メモリＭＥＭは、アプリケーションソフトウエアＡＰＬ０−５の実行に必要なワークデータを記憶するバッファメモリとして機能する。
【００８９】
アプリケーションソフトウエアＡＰＬ０−５により使用されるメモリブロックＭＢＬＫは、アプリケーションソフトウエアＡＰＬ０−５の動作状況に応じてＣＰＵにより決められる。すなわち、メモリＭＥＭの使用領域は、ソフトウエアによりダイナミックに設定される。このために、ＣＰＵは、図２のマスタ制御部ＭＡＣＵの代わりに外部メモリ管理部ＥＭＭＵを有している。
【００９０】
外部メモリ管理部ＥＭＭＵは、ソフトウエアにより使用される仮想アドレスまたは論理アドレスの使用領域信号ＭＵＳをメモリブロックＭＢＬＫの物理アドレスの使用領域信号ＭＵＳ２に変換する。ＳｏＣ上には、使用領域信号ＭＵＳ２をＣＰＵからメモリコントローラＭＣＮＴのリフレッシュ領域制御部ＲＦＡＣＵに伝達する専用の信号線ＭＵＳ２が配線されている。なお、使用領域信号ＭＵＳ２は、ＣＰＵとメモリコントローラＭＣＮＴの間に配線される内部アドレスバスまたは内部データバスを利用して、アドレス信号またはデータ信号が伝達されない期間に伝達されてもよい。システムＳＹＳのその他の構成は、図２０と同じである。図に示したメモリＭＥＭは、第１の実施形態のメモリＭＥＭと同じである。
【００９１】
第９の実施形態におけるリフレッシュ領域の変化は、第４の実施形態（図２２）と同じである。但し、図２０のＭＡＣＴ０−５の”Ｈ”、”Ｌ”は、アプリケーションソフトウ
エアＡＰＬ０−５の起動中、停止中をそれぞれ示す。ＣＰＵが実行するアプリケーションソフトウエアＡＰＬ０−５によりアクセスされるメモリブロックＭＢＬＫは、ダイナミックに切り替えられる。具体的には、ＣＰＵは、システムＳＹＳの動作状況に応じて、番号の小さいメモリブロックＭＢＬＫから順にメモリＭＥＭの使用領域を設定する。各メモリブロックＭＢＬＫ０−７のアドレス空間は、例えば、４ｋワードである（１６進数で０００−ＦＦＦ）。なお、第１の実施形態（図５）と同様に、アプリケーションソフトウエアＡＰＬ０−５毎に使用する専用のメモリ領域を予め決めてもよい。
【００９２】
以上、第９の実施形態においても、上述した第１および第４の実施形態と同様の効果を得ることができる。さらに、マスタコントローラＭＡ０−５の機能がソフトウエアにより実現される場合にも、アクセスサイクルの実行効率を低下させることなくリフレッシュするメモリ領域を変更できる。
【００９３】
なお、上述した実施形態では、本発明を擬似ＳＲＡＭタイプのクロック同期式のＦＣＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、ＳＤＲＡＭタイプのＦＣＲＡＭまたはＳＤＲＡＭに適用してもよい。あるいは、本発明を、クロック非同期のＦＣＲＡＭ、クロック非同期のＤＲＡＭに適用してもよい。ＤＲＡＭおよびＳＤＲＡＭでは、例えば、アクセスコマンドは、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥにより認識される。
【００９４】
上述した実施形態では、メモリブロックＭＢＬＫ０−７の記憶容量を全て等しくする例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図３１（ａ）に示すように、メモリブロックＭＢＬＫ０−７の記憶容量を、番号の小さい側から大きい側にかけて、２倍ずつ大きくしてもよい。あるいは、図３１（ｂ）に示すように、メモリブロックＭＢＬＫ０−７の記憶容量を、番号の小さい側および大きい側ほど大きくしてもよい。メモリブロックＭＢＬＫ０−７の記憶容量を均等に割り当てないことにより、システムＳＹＳが使用する記憶容量に合わせて、メモリブロックＭＢＬＫ０−７をマスタコントローラＭＡ０−５に容易に割り付けることができる。具体的には、図５に示したようにメモリブロックＭＢＬＫが複数のマスタコントローラＭＡに割り付けられることを防止できる。この結果、図３に示した変換テーブルＣＴＢＬの論理を簡易にできる。また、例えば、常時使用される小容量の領域とシステム動作に応じて使用される大容量の領域をもつシステムＳＹＳでは、記憶領域の割り付けを最適化できる。また、記憶領域の割り当て方法を複数もち、起動後にモードレジスタ設定により選択できるようにしてもよい。
【００９５】
上述した第２の実施形態では、チップイネーブル信号ＣＥ２を用いて、レジスタコマンド信号ＲＣＭＤを生成し、リフレッシュレジスタ１６を書き換える例について述べた。レジスタコマンド信号ＲＣＭＤによるリフレッシュレジスタ１６の書き換えは、第５の実施形態（図２３）のメモリＭＥＭに適用してもよい。
【００９６】
上述した第２および第３の実施形態では、リフレッシュブロックアドレス信号ＲＢＡをデータ端子ＤＱに供給する例について述べた。第５および第６の実施形態では、リフレッシュブロックアドレス信号ＲＢＡをアドレス端子ＡＤＤに供給する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、リフレッシュブロックアドレス信号ＲＢＡをデータ端子ＤＱおよびアドレス端子ＡＤＤの両方を用いて供給してもよい。リフレッシュブロックアドレス信号ＲＢＡのビット数を増やすことは、メモリブロックＭＢＬＫの数が多いときに有効である。
【００９７】
上述した実施形態では、本発明を、クロック信号ＣＬＫの立ち上がりエッジに同期して外部信号を受けるＳＤＲタイプの半導体メモリに適用する例について述べた。本発明はか
かる実施形態に限定されるものではない。例えば、本発明を、クロック信号ＣＬＫの立ち上がりエッジおよび立ち下がりエッジの両方に同期して外部信号を受けるＤＤＲタイプの半導体メモリに適用してもよい。
【００９８】
上述した実施形態では、禁止ブロック情報（リフレッシュブロックアドレス信号ＲＢＡ）をデータ入出力端子ＤＱに供給する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、データ入力端子とデータ出力端子が独立して有する半導体メモリでは、禁止ブロック情報は、データ入力端子に供給される。
【００９９】
さらに、図２０のシステムＳＹＳに第２−第３、第５−第８の実施形態の半導体メモリＭＥＭを搭載し、図２１のメモリコントローラＭＣＮＴによりメモリＭＥＭをアクセスしてもよい。
【０１００】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
ダイナミックメモリセルを有する複数のメモリブロックと、
リフレッシュ動作を禁止するメモリブロックを示す禁止ブロック情報を記憶するリフレッシュレジスタと、
前記リフレッシュレジスタに記憶された禁止ブロック情報に対応するメモリブロックを除くメモリブロックのリフレッシュ動作を周期的に実行するリフレッシュ制御回路と、
前記メモリブロックのいずれかのアクセスサイクル中に、外部からの入力に応じて前記リフレッシュレジスタに前記禁止ブロック情報を書き込むレジスタ制御回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記メモリセルに書き込むデータ信号を受け、あるいは前記メモリセルから読み出されるデータ信号を出力するデータ端子を備え、
前記レジスタ制御回路は、前記データ信号が前記データ端子に伝達されない期間に前記データ端子を介して供給される前記ブロック禁止情報を前記リフレッシュレジスタに書き込むことを特徴とする半導体メモリ。
（付記３）
付記２記載の半導体メモリにおいて、
前記リフレッシュレジスタを書き換えるためのレジスタコマンド信号を受けるコマンド端子を備え、
前記レジスタ制御回路は、前記レジスタコマンド信号に同期して前記データ端子を介して供給される前記ブロック禁止情報を前記リフレッシュレジスタに書き込むことを特徴とする半導体メモリ。
（付記４）
付記２記載の半導体メモリにおいて、
前記リフレッシュレジスタを書き換えるための専用信号を受ける専用端子を備え、
前記レジスタ制御回路は、前記専用信号に同期して前記データ端子を介して供給される前記ブロック禁止情報を前記リフレッシュレジスタに書き込むことを特徴とする半導体メモリ。
（付記５）
付記２記載の半導体メモリにおいて、
半導体メモリは、前記アクセスサイクルを実行するためのアクセスコマンド信号をクロック信号の第１エッジに同期して受け、前記第１エッジより後に現れるクロック信号の第２エッジに同期して書き込みデータまたは読み出しデータをデータ端子に入出力し、
前記レジスタ制御回路は、前記第１エッジと前記第２エッジの間に存在する中間エッジまたは前記第１エッジに同期して前記データ端子に供給される前記ブロック禁止情報を前
記リフレッシュレジスタに書き込むことを特徴とする半導体メモリ。
（付記６）
付記２記載の半導体メモリにおいて、
アクセスするメモリセルを示すアドレス信号を受け、前記メモリセルに書き込むデータ信号を受け、あるいは前記メモリセルから読み出されるデータ信号を出力するアドレスデータ端子を備え、
前記レジスタ制御回路は、前記アドレス信号および前記データ信号が前記アドレスデータ端子に伝達されない期間に前記アドレスデータ端子を介して供給される前記ブロック禁止情報を前記リフレッシュレジスタに書き込むことを特徴とする半導体メモリ。
（付記７）
付記１記載の半導体メモリにおいて、
アクセスするメモリセルを示すアドレス信号を受けるアドレス端子を備え、
前記レジスタ制御回路は、前記アドレス信号が前記アドレス端子に供給されない期間に前記アドレス端子を介して供給される前記ブロック禁止情報を前記リフレッシュレジスタに書き込むことを特徴とする半導体メモリ。
（付記８）
付記７記載の半導体メモリにおいて、
前記リフレッシュレジスタを書き換えるためのレジスタコマンド信号を受けるコマンド端子を備え、
前記レジスタ制御回路は、前記レジスタコマンド信号に同期して前記アドレス端子を介して供給される前記ブロック禁止情報を前記リフレッシュレジスタに書き込むことを特徴とする半導体メモリ。
（付記９）
付記７記載の半導体メモリにおいて、
前記リフレッシュレジスタを書き換えるための専用信号を受ける専用端子を備え、
前記レジスタ制御回路は、前記専用信号に同期して前記アドレス端子を介して供給される前記ブロック禁止情報を前記リフレッシュレジスタに書き込むことを特徴とする半導体メモリ。
（付記１０）
付記７記載の半導体メモリにおいて、
半導体メモリは、前記アドレス信号および前記アクセスサイクルを実行するためのアクセスコマンド信号をクロック信号の第１エッジに同期して受け、
前記レジスタ制御回路は、前記第１エッジより後に現れるクロック信号のエッジに同期して前記アドレス端子に供給される前記ブロック禁止情報を前記リフレッシュレジスタに書き込むことを特徴とする半導体メモリ。
（付記１１）
付記１記載の半導体メモリにおいて、
前記メモリセルに書き込むデータ信号を受け、あるいは前記メモリセルから読み出されるデータ信号を出力するデータ端子と、
アクセスするメモリセルを示すアドレス信号を受けるアドレス端子とを備え、
前記レジスタ制御回路は、前記メモリセルをアクセスするためのアクセスコマンド信号に応答して領域設定信号を出力し、
前記リフレッシュレジスタは、前記領域設定信号に同期して、前記データ端子および前記アドレス端子の少なくとも一方に供給される前記ブロック禁止情報を記憶することを特徴とする半導体メモリ。
（付記１２）
付記１１記載の半導体メモリにおいて、
前記アクセスコマンド信号を所定のクロックサイクル遅らせるクロック遅延回路を備え、
前記レジスタ制御回路は、前記クロック遅延回路により遅らされたアクセスコマンド信
号に同期して領域設定信号を出力することを特徴とする半導体メモリ。
（付記１３）
ダイナミックメモリセルを有する複数のメモリブロックと、リフレッシュ動作を禁止するメモリブロックを示す禁止ブロック情報を記憶するリフレッシュレジスタとを備えた半導体メモリの動作方法であって、
前記メモリブロックのいずれかのアクセスサイクル中に、外部からの入力に応じて前記リフレッシュレジスタに前記禁止ブロック情報を書き込み、
前記リフレッシュレジスタに記憶された禁止ブロック情報に対応するメモリブロックを除くメモリブロックのリフレッシュ動作を周期的に実行することを特徴とする半導体メモリの動作方法。
（付記１４）
付記１３記載の半導体メモリの動作方法において、
前記メモリセルに書き込むデータ信号をデータ端子で受け、あるいは前記メモリセルから読み出されるデータ信号を前記データ端子から出力し
前記データ信号が前記データ端子に伝達されない期間に前記データ端子を介して供給される前記ブロック禁止情報を前記リフレッシュレジスタに書き込むことを特徴とする半導体メモリの動作方法。
（付記１５）
付記１３記載の半導体メモリの動作方法において、
アクセスするメモリセルを示すアドレス信号をアドレス端子で受け、
前記アドレス信号が前記アドレス端子に供給されない期間に前記アドレス端子を介して供給される前記ブロック禁止情報を前記リフレッシュレジスタに書き込むことを特徴とする半導体メモリの動作方法。
（付記１６）
ダイナミックメモリセルを有する複数のメモリブロックと、リフレッシュ動作を禁止するメモリブロックを示し、外部から供給される禁止ブロック情報を記憶するリフレッシュレジスタと、前記リフレッシュレジスタに記憶された禁止ブロック情報に対応するメモリブロックを除くメモリブロックのリフレッシュ動作を周期的に実行するリフレッシュ制御回路とを有する半導体メモリの動作を制御するメモリコントローラであって、
メモリコントローラによる前記半導体メモリのアクセスサイクル中で、データ信号を前記半導体メモリに入出力しない期間、またはアドレス信号を前記半導体メモリに出力しない期間に、前記半導体メモリのデータ端子またはアドレス端子に前記禁止ブロック情報を出力することを特徴とするメモリコントローラ。
（付記１７）
付記１６記載のメモリコントローラにおいて、
メモリコントローラを介して前記半導体メモリをアクセスする少なくとも１つのマスタコントローラが使用する前記半導体メモリのメモリ領域に応じて前記禁止ブロック情報を生成するリフレッシュ領域制御部と、
前記半導体メモリをアクセスするために前記マスタコントローラから受けるコマンド信号、アドレス信号およびデータ信号を前記半導体メモリに出力するとともに、前記リフレッシュ領域制御部により生成された前記禁止ブロック情報を、前記マスタコントローラからの前記アドレス信号または前記データ信号と競合しない期間に前記半導体メモリに出力するタイミング制御部とを備えていることを特徴とするメモリコントローラ。
（付記１８）
付記１７記載のメモリコントローラにおいて、
前記リフレッシュ領域制御部は、前記マスタコントローラが使用する前記半導体メモリのメモリ領域を示す使用領域信号に応じて、前記使用領域信号が示すメモリ領域を含むメモリブロックを除くメモリブロックを示す禁止ブロック情報を生成する領域変換部を備えていることを特徴とするメモリコントローラ。
（付記１９）
付記１８記載のメモリコントローラにおいて、
前記リフレッシュ領域制御部は、前記各マスタコントローラが使用する前記半導体メモリのメモリ領域を記憶するとともに、前記マスタコントローラが前記半導体メモリを使用することを示すマスタ選択信号を受け、受けたマスタ選択信号に対応する前記メモリ領域を前記使用領域信号として出力する外部メモリ領域レジスタを備えていることを特徴とするメモリコントローラ。
（付記２０）
半導体メモリと、前記半導体メモリのアクセスを制御するメモリコントローラと、メモリコントローラを介して前記半導体メモリをアクセスする少なくとも１つのマスタコントローラとを備えたシステムであって、
前記半導体メモリは、
ダイナミックメモリセルを有する複数のメモリブロックと、
リフレッシュ動作を禁止するメモリブロックを示す禁止ブロック情報を記憶するリフレッシュレジスタと、
前記リフレッシュレジスタに記憶された禁止ブロック情報に対応するメモリブロックを除くメモリブロックのリフレッシュ動作を周期的に実行するリフレッシュ制御回路と、
前記メモリブロックのいずれかのアクセスサイクル中に、外部からの入力に応じて前記リフレッシュレジスタに前記禁止ブロック情報を書き込むレジスタ制御回路とを備え、
前記メモリコントローラは、前記マスタコントローラからのアクセス要求に伴う前記半導体メモリのアクセスサイクル中で、データ信号を前記半導体メモリに入出力しない期間またはアドレス信号を前記半導体メモリに出力しない期間に、前記半導体メモリのデータ端子またはアドレス端子に前記禁止ブロック情報を出力することを特徴とするシステム。
【産業上の利用可能性】
【０１０１】
本発明は、ダイナミックメモリセルを有する半導体メモリ、この半導体メモリをアクセスするメモリコントローラおよびこの半導体メモリが搭載されるシステムに適用可能である。
【図面の簡単な説明】
【０１０２】
【図１】本発明の第１の実施形態の半導体メモリを示すブロック図である。
【図２】第１の実施形態のシステムを示すブロック図である。
【図３】図２に示したメモリコントローラの詳細を示すブロック図である。
【図４】第１の実施形態の半導体メモリの動作を示すタイミング図である。
【図５】第１の実施形態におけるリフレッシュ領域の変化を示す説明図である。
【図６】第１の実施形態におけるスタンバイ電流の変化を示す説明図である。
【図７】第１の実施形態におけるスタンバイ電流の削減効果を示す説明図である。
【図８】第１の実施形態におけるスタンバイ電流の削減効果を示す説明図である。
【図９】第１の実施形態におけるスタンバイ電流の削減効果を示す説明図である。
【図１０】第１の実施形態の半導体メモリの動作を示す説明図である。
【図１１】第１の実施形態の半導体メモリの動作を示す状態遷移図である。
【図１２】本発明前の半導体メモリの動作の一例を示す状態遷移図である。
【図１３】本発明前の半導体メモリの動作の別の例を示す状態遷移図である。
【図１４】本発明の第２実施形態の半導体メモリを示すブロック図である。
【図１５】第２の実施形態の半導体メモリの動作を示すタイミング図である。
【図１６】第２の実施形態の半導体メモリの動作を示す状態遷移図である。
【図１７】本発明の第３実施形態の半導体メモリを示すブロック図である。
【図１８】第３の実施形態の半導体メモリの動作を示すタイミング図である。
【図１９】第３の実施形態の半導体メモリの動作を示す状態遷移図である。
【図２０】第４の実施形態のシステムを示すブロック図である
【図２１】図２０に示したメモリコントローラの詳細を示すブロック図である。
【図２２】第４の実施形態におけるリフレッシュ領域の変化を示す説明図である。
【図２３】本発明の第５実施形態の半導体メモリを示すブロック図である。
【図２４】第５の実施形態の半導体メモリの動作を示すタイミング図である。
【図２５】本発明の第６実施形態の半導体メモリを示すブロック図である。
【図２６】第６の実施形態の半導体メモリの動作を示すタイミング図である。
【図２７】本発明の第７実施形態の半導体メモリを示すブロック図である。
【図２８】第７の実施形態の半導体メモリの動作を示すタイミング図である。
【図２９】本発明の第８実施形態の半導体メモリを示すブロック図である。
【図３０】第８の実施形態の半導体メモリの動作を示すタイミング図である。
【図３１】第９の実施形態のシステムを示すブロック図である
【図３２】メモリブロックのサイズの別の例を示す説明図である。
【符号の説明】
【０１０３】
１０‥クロックバッファ；１２、１２Ａ‥コマンドデコーダ；１４、１４Ａ‥パルス生成回路；１６‥リフレッシュレジスタ；１８‥動作制御回路；２０‥リフレッシュ判定部；２２‥リフレッシュタイマ；２４‥リフレッシュ要求回路；２６‥リフレッシュアドレスカウンタ；２８‥アドレスバッファ／ラッチ；３０‥アドレス選択回路；３２‥データ入出力バッファ；３４‥バスコントローラ；３６‥メモリコア；３８‥入力バッファ；ＣＥ２‥コマンド端子；ＣＬＫＤ‥遅延回路；ＭＢＬＫ０−７‥メモリブロック；ＭＣ‥メモリセル；ＭＣＮＴ‥メモリコントローラ；ＲＢＡ‥禁止ブロック情報；ＲＦ‥専用端子；ＳＹＳ‥システム
【図１】
2008152841.tif 000003
【図２】
2008152841.tif 000004
【図３】
2008152841.tif 000005
【図４】
2008152841.tif 000006
【図５】
2008152841.tif 000007
【図６】
2008152841.tif 000008
【図７】
2008152841.tif 000009
【図８】
2008152841.tif 000010
【図９】
2008152841.tif 000011
【図１０】
2008152841.tif 000012
【図１１】
2008152841.tif 000013
【図１２】
2008152841.tif 000014
【図１３】
2008152841.tif 000015
【図１４】
2008152841.tif 000016
【図１５】
2008152841.tif 000017
【図１６】
2008152841.tif 000018
【図１７】
2008152841.tif 000019
【図１８】
2008152841.tif 000020
【図１９】
2008152841.tif 000021
【図２０】
2008152841.tif 000022
【図２１】
2008152841.tif 000023
【図２２】
2008152841.tif 000024
【図２３】
2008152841.tif 000025
【図２４】
2008152841.tif 000026
【図２５】
2008152841.tif 000027
【図２６】
2008152841.tif 000028
【図２７】
2008152841.tif 000029
【図２８】
2008152841.tif 000030
【図２９】
2008152841.tif 000031
【図３０】
2008152841.tif 000032
【図３１】
2008152841.tif 000033
【図３２】
2008152841.tif 000034