(57)【要約】      （修正有）【課題】ゾルゲル法で形成した強誘電体膜を有する強電体メモリにおいて、強誘電体キャパシタの電気特性を向上させる半導体装置及びその製造方法を提供する。【解決手段】強誘電体膜を含む半導体装置の製造方法を、下部電極層７２上にペロブスカイト型強誘電体材料を溶媒中に溶解したゾルゲル溶液を塗布し、前記強誘電体材料の塗布膜を形成する工程と、前記塗布膜から前記溶媒を除去し、前記下部電極７２上において非晶質状態または微結晶よりなる強誘電体膜７３を形成する成膜工程と、前記非晶質状態または微結晶よりなる強誘電体膜７３を、前記強誘電体材料の結晶化温度近傍の第１の温度で熱処理し、前記下部電極層の結晶配向に合わせて結晶化する第１の熱処理工程と、前記結晶化した強誘電体膜７３を、酸化雰囲気中、前記第１の温度よりも高い第２の温度で熱処理し、前記結晶化した強誘電体膜中の酸素欠損を補償する第２の熱処理工程とにより、実行する。【選択図】図６Ｇ
2008078389.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体膜を含む半導体装置の製造方法であって、
下部電極層上に、ペロブスカイト型強誘電体材料を溶媒中に溶解したゾルゲル溶液を塗布し、前記強誘電体材料の塗布膜を形成する工程と、
前記塗布膜から前記溶媒を除去し、前記下部電極上において非晶質状態または微結晶よりなる強誘電体膜を形成する成膜工程と、
前記非晶質状態または微結晶よりなる強誘電体膜を、前記強誘電体材料の結晶化温度近傍の第１の温度で熱処理し、前記下部電極層の結晶配向に合わせて結晶化する第１の熱処理工程と、
前記結晶化した強誘電体膜を、酸化雰囲気中、前記第１の温度よりも高い第２の温度で熱処理し、前記結晶化した強誘電体膜中の酸素欠損を補償する第２の熱処理工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の温度は、前記非晶質状態または微結晶よりなる強誘電体膜の結晶化が、前記下部電極との界面からのみ生じるように選択されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２の温度は、前記第１の温度よりも５０℃以上高いことを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第１の熱処理工程は常圧下での急速熱処理により実行され、前記第１の温度は、前記強誘電体膜の結晶化温度に対し５０℃を超えて高くなることがなく、また前記結晶化温度に対して１５℃を超えて低くなることがない温度範囲に設定されることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置の製造方法。
【請求項５】
強誘電体膜を含む半導体装置の製造方法であって、
下部電極層上に、ペロブスカイト型強誘電体材料よりなる第１の強誘電体膜をＭＯＣＶＤ法により形成する工程と、
前記第１の強誘電体膜上に、ペロブスカイト型強誘電体材料を溶媒中に溶解したゾルゲル溶液を塗布し、前記強誘電体材料の塗布膜を形成する工程と、
前記塗布膜から前記溶媒を除去し、前記下部電極上において非晶質状態または微結晶よりなる第２の強誘電体膜を形成する成膜工程と、
前記非晶質状態または微結晶よりなる第２の強誘電体膜を、前記強誘電体材料の結晶化温度近傍の第１の温度で熱処理し、前記下部電極層の結晶配向に合わせて結晶化する第１の熱処理工程と、
前記結晶化した第２の強誘電体膜を、酸化雰囲気中、前記第１の温度よりも高い第２の温度で熱処理し、前記結晶化した第２の強誘電体膜中の酸素欠損を補償する第２の熱処理工程と、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特に強誘電体キャパシタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリは電圧駆動される不揮発性半導体メモリ素子であり、高速で動作し、消費電力が小さく、しかも電源を遮断しても保持している情報が消失しない好ましい特性を有している。強誘電体メモリは、すでにＩＣカードや携帯電子機器に使われている。
【０００３】
図１は、いわゆるスタック型とよばれる強誘電体メモリ装置１０の構成を示す断面図である。
【０００４】
図１を参照するに、強誘電体メモリ装置１０はいわゆる１Ｔ１Ｃ型の装置であり、シリコン基板１１上に素子分離領域１１Ｉにより画成された素子領域中１１Ａに二つのメモリセルトランジスタが、ビット線を共有して形成されている。
【０００５】
より具体的には、前記シリコン基板１１中には前記素子領域１１Ａとしてｎ型ウェルが形成されており、前記素子領域１１Ａ上には、ポリシリコンゲート電極１３Ａを有する第1のＭＯＳトランジスタとポリシリコンゲート電極１３Ｂを有する第２のＭＯＳトランジスタが、それぞれゲート絶縁膜１２Ａおよび１２Ｂを介して形成されている。
【０００６】
さらに前記シリコン基板１１中には、前記ゲート電極１３Ａの両側壁面に対応してｐ−型のＬＤＤ領域１１ａ，１１ｂが形成されており、また前記ゲート電極１３Ｂの両側壁面に対応してｐ−型のＬＤＤ領域１１ｃ，１１ｄが形成されている。ここで前記第１および第２のＭＯＳトランジスタは前記素子領域１１Ａ中に共通に形成されているため、同一のｐ−型拡散領域が、ＬＤＤ領域１１ｂとＬＤＤ領域１１ｃとして共用されている。
【０００７】
前記ポリシリコンゲート電極１３Ａ上には、シリサイド層１４Ａが、またポリシリコンゲート電極１３Ｂ上にはシリサイド層１４Ｂが、それぞれ形成されており、さらに前記ポリシリコンゲート電極１３Ａの両側壁面および前記ポリシリコンゲート電極１３Ｂの両側壁面上には、それぞれの側壁絶縁膜が形成されている。
【０００８】
さらに前記シリコン基板１１中には、前記ゲート電極１３Ａのそれぞれの側壁絶縁膜の外側に、ｐ＋型の拡散領域１１ｅおよび１１ｆが形成されており、また前記ゲート電極１３Ｂのそれぞれの側壁絶縁膜の外側には、ｐ＋型の拡散領域１１ｇおよび１１ｈが形成されている。ただし、前記拡散領域１１ｆと１１ｇは、同一のｐ＋型拡散領域より構成されている。
【０００９】
さらに前記シリコン基板１１上には、前記シリサイド層１４Ａおよび側壁絶縁膜を含めて前記ゲート電極１３Ａを覆うように、また前記シリサイド層１４Ｂおよび側壁絶縁膜を含めて前記ゲート電極１３Ｂを覆うように、ＳｉＯＮ膜１５が形成されており、前記ＳｉＯＮ膜１５上にはＳｉＯ２よりなる層間絶縁膜１６が形成されている。さらに前記層間絶縁膜１６中には、前記拡散領域１１ｅ，１１ｆ（従って拡散領域１１ｇ），１１ｈをそれぞれ露出するようにコンタクトホール１６Ａ，１６Ｂ，１６Ｃが形成され、前記コンタクトホール１６Ａ，１６Ｂ，１６Ｃには、Ｔｉ膜とＴｉＮ膜を積層した密着層１７ａ，１７ｂ，１７ｃを介して、Ｗ（タングステン）よりなるビアプラグ１７Ａ，１７Ｂ，１７Ｃが形成される。
【００１０】
さらに前記層間絶縁膜１６上には、前記タングステンプラグ１７Ａにコンタクトして、下部電極１８Ａと多結晶強誘電体膜１９Ａと上部電極２０Ａを積層した第１の強誘電体キャパシタＣ１が、また前記前記タングステンプラグ１７Ｃにコンタクトして、下部電極１８Ｃと多結晶強誘電体膜１９Ｃと上部電極２０Ｃを積層した第２の強誘電体キャパシタＣ２が形成されている。
【００１１】
さらに前記層間絶縁膜１６上には前記強誘電体キャパシタＣ１，Ｃ２を覆うようにＡｌ２Ｏ３よりなる水素バリア膜２１が形成され、さらに前記水素バリア膜２１上には次の層間絶縁膜２２が形成されている。
【００１２】
さらに前記層間絶縁膜２２中には、前記強誘電体キャパシタＣ１の上部電極２０Ａを露出するコンタクトホール２２Ａと、前記ビアプラグ１７Ｂを露出するコンタクトホール２２Ｂと、前記強誘電体キャパシタＣ２の上部電極２０Ｃを露出するコンタクトホール２２Ｃが形成され、前記コンタクトホール２２Ａ〜２２ＣにはＴｉ膜とＴｉＮ膜を積層した密着層２３ａ，２３ｂ，２３ｃをそれぞれ介してタングステンプラグ２３Ａ，２３Ｂ，２３Ｃがそれぞれ形成される。
【００１３】
さらに前記層間絶縁膜２２上には、前記タングステンプラグ２３Ａ，２３Ｂ，２３Ｃにそれぞれ対応して、Ｔｉ／ＴｉＮ積層構造のバリアメタル膜を伴って、Ａｌ配線パターン２４Ａ，２４Ｂ，２４Ｃが形成されている。
【特許文献１】特開２００１−１２６９５５号公報
【特許文献２】特開平１１−２９２６２６号公報
【特許文献３】特開２００４−３３５４９１号公報
【特許文献４】特開２００５−１８３８５０号公報
【特許文献５】特開２００２−２４６５６４号公報
【特許文献６】特開２００５−１８３８４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
従来、強誘電体メモリを構成する強誘電体膜は、ゾルゲル法、スパッタ法あるいはＭＯＣＶＤ法により形成する技術が提案されているが、真空プロセスを必要としないゾルゲル法では、強誘電体膜を安価に形成することができる。
【００１５】
一方、図１のような強誘電体メモリでは、強誘電体キャパシタ絶縁膜となる多結晶強誘電体膜１９Ａ，１９Ｃの結晶配向が非常に重要である。ＰＺＴなどの強誘電体は正方晶系のペロブスカイト構造を有し、ＴｉやＺｒなどの金属原子がペロブスカイト構造中でｃ軸方向に変位することで強誘電性が発現する。そこで、図１の強誘電体メモリ１０のように、強誘電体膜を上下電極間に挟持した構成の強誘電体キャパシタでは、電界方向が強誘電体のｃ軸方向に平行になるように強誘電体膜は（００１）配向を有するのが理想的で、前記強誘電体膜が（１００）配向を有する場合には、強誘電性は発現しない。
【００１６】
しかし、ペロブスカイト膜では、正方晶系とは言っても、ｃ軸とａ軸の差はわずかであり、このため通常の製法で形成したＰＺＴ膜では、（００１）配向した結晶粒と（１００）配向した結晶粒がほぼ同数発生し、その他の方位のものも発生することを考えると、実際に強誘電体キャパシタの動作に寄与する結晶の割合はわずかであった。このような事情から、従来、強誘電体メモリの技術分野では、強誘電体膜１９Ａ，１９Ｃを、全体として（１１１）配向膜として形成し、配向方位を<１１１>方向にそろえることで、大きなスイッチング電荷量ＱSWを確保することが行われている。
【００１７】
このような事情で強誘電体メモリでは、強誘電体キャパシタの下部電極としてＰｔ膜を自己配向Ｔｉ膜などの配向制御膜上に、（１１１）配向で形成し、その上にＰＺＴなどの強誘電体膜を（１１１）配向で形成している。ここで自己配向Ｔｉ膜は、（００２）配向を示す。
【００１８】
ゾルゲル法で強誘電体膜を形成する場合には、形成したい強誘電体膜のゾルゲル溶液を、下部電極を形成された下地層上に塗布し、これを結晶化が生じないような低温で熱処理することでゾルゲル溶液中の溶媒を除去した後、残ったアモルファス相あるいは微結晶状態の膜を、結晶化温度を大きく超える高温、例えば６５０℃の酸化雰囲気、例えば酸素ガス雰囲気中で熱処理し、強誘電体膜を前記下部電極の結晶方位に整合した方位で結晶化させることが行われる。このような高温酸化雰囲気中での熱処理により、強誘電体膜は、所定配向で結晶化すると同時に、膜中の酸素欠損が補償される。
【００１９】
ところで本発明の発明者は、本発明の基礎となる研究においてゾルゲル法で形成した強誘電体膜、特にＰＺＴ膜の電気特性を向上させる研究を行っていたところ、このような結晶化熱処理の結果、図２（Ａ），２（Ｂ）に示すように、ＰＺＴ膜の表面に、異なった配向方位でＰＺＴ結晶粒が形成されることがあることを見出した。ただし図２（Ａ）はこのようにして得られたＰＺＴ膜の走査電子顕微鏡写真を、図２（Ｂ）はその模式的断面図を示す。
【００２０】
図２（Ａ），２（Ｂ）を参照するに、ＰＺＴ膜は１００％の酸素雰囲気中、６５０℃で結晶化熱処理をされたものであり、試料基板中央部の状態を示しているが、ＰＺＴ膜は（１１１）配向したＰｔ膜上に形成されており、一方前記Ｐｔ膜は、同じく（１１１）配向したＩｒＯｘ膜上に形成されている。
【００２１】
図２Ａ，２Ｂよりわかるように、前記ＰＺＴ膜はＰｔ膜から成長した柱状のＰＺＴ結晶より構成されており、前記Ｐｔ膜の（１１１）配向を引き継いで（１１１）配向している。
【００２２】
一方、図２Ａには、このようなＰＺＴの柱状結晶で構成される膜の表面部分に、別の大きなＰＺＴ結晶が生じているのがわかる。この別のＰＺＴ結晶は、前記Ｐｔ膜の界面から成長したものではなく、このためＰｔ膜の配向方位を引き継ぐことなく、ランダムな方位を有している。
【００２３】
強誘電体キャパシタにおいて強誘電体膜中にこのような配向方位の規制されない強誘電体結晶が多数存在すると、スイッチング電荷量などの強誘電体キャパシタの電気特性は劣化してしまう。
【課題を解決するための手段】
【００２４】
一の側面において本発明は、強誘電体膜を含む半導体装置の製造方法であって、下部電極層上に、ペロブスカイト型強誘電体材料を溶媒中に溶解したゾルゲル溶液を塗布し、前記強誘電体材料の塗布膜を形成する工程と、前記塗布膜から前記溶媒を除去し、前記下部電極上において非晶質状態または微結晶よりなる強誘電体膜を形成する成膜工程と、前記非晶質状態または微結晶よりなる強誘電体膜を、前記強誘電体材料の結晶化温度近傍の第１の温度で熱処理し、前記下部電極層の結晶配向に合わせて結晶化する第１の熱処理工程と、前記結晶化した強誘電体膜を、酸化雰囲気中、前記第１の温度よりも高い第２の温度で熱処理し、前記結晶化した強誘電体膜中の酸素欠損を補償する第２の熱処理工程と、を含むことを特徴とする半導体装置の製造方法を、提供する。
【発明の効果】
【００２５】
本発明によれば、ゾルゲル法により成膜された非晶質あるいは微結晶よりなる強誘電体膜を結晶化する際に、熱処理温度を制御することにより、前記強誘電体膜の表面部分から下方に進行する結晶化を抑制することができ、結晶化工程を、前記強誘電体膜の結晶化が、その下の下部電極との界面からのみ、かつ上方に進行するように制御することが可能で、膜全体にわたり、結晶配向が下部電極表面における結晶配向に整合した強誘電体膜を得ることが可能である。
【発明を実施するための最良の形態】
【００２６】
［第１の実施形態］
図３（Ａ）〜（Ｅ）は、本発明の第１の実施形態による強電体キャパシタの製造工程を示す。
【００２７】
図３（Ａ）を参照するに、図示しないシリコン基板を覆うシリコン酸化膜４１上には、（００２）配向を有するＴｉ膜４２が配向制御膜としてスパッタ法により形成されており、前記配向制御膜４２上には、ＴｉＡｌＮ膜４３が、酸素拡散バリア膜として、反応性スパッタ法により形成されている。なお前記シリコン酸化膜４１は、その表面にＡｌ2Ｏ3膜を担持していてもよい。なお、後の実施形態で説明するが、前記シリコン酸化膜４１の表面、あるいは前記Ａｌ2Ｏ3膜の表面の酸素原子をＮＨ基で終端しておくことにより、前記Ｔｉ膜４２の（００２）配向を促進することができる。
【００２８】
例えば前記Ｔｉ膜４２は、ＤＣスパッタ装置中において被処理基板とターゲット間の距離を６０ｍｍに設定し、圧力が０．１５ＰａのＡｒ雰囲気中、２０℃の基板温度で２．６ｋＷのスパッタパワーを５秒間供給することにより形成される。また前記ＴｉＡｌＮ膜４３は、同じＤＣスパッタ装置中、ＴｉおよびＡｌの合金ターゲットを使い、圧力が２５３．３ＰａのＡｒ／Ｎ2雰囲気中、Ａｒガスを４０ｓｃｃｍ、窒素ガスを１０ｓｃｃｍの流量で供給しながら４００℃の基板温度で、１．０ｋＷのスパッタパワーを供給することにより、１００ｎｍの膜厚に形成される。
【００２９】
さらに前記酸素拡散バリア膜４３上には、厚さが５０〜１００ｎｍのＩｒ膜と、厚さが３０ｎｍのＩｒＯｘ膜と、厚さが５０ｎｍのＰｔ膜を積層した下部電極４４が形成されている。ここで前記Ｐｔ膜は（１１１）配向を有し、その上に形成される強誘電体膜の配向を（１１１）配向に効果的に規制する。一方前記Ｉｒ膜は、Ｐｂなどの金属元素の拡散バリアとして設けられ、強誘電体膜中のＰｂなどの金属元素がＴｉＡｌＮ膜１３へと拡散し、強誘電体膜が剥離するのを抑制する。さらに前記Ｉｒ膜とＰｔ膜の間に形成されるＩｒＯｘ膜はアモルファス相で形成され、その上に形成されるＰｔ膜の（１１１）配向を促進する。ここで前記Ｐｔ膜はＡｒ雰囲気中、４００℃の基板温度および０．２Ｐａの圧力で、０．５ｋＷのスパッタパワーで１００ｎｍの膜厚に形成され、一方、前記Ｉｒ膜は、基板温度４００℃のスパッタにより形成され、さらに前記ＩｒＯｘ膜は、基板温度５０℃のスパッタにより、先にも述べたようにアモルファス相で形成される。
【００３０】
次に図３（Ａ）の工程では、このようにして得られた構造に対してＡｒ雰囲気中、６５０℃の温度で６０秒間の急速熱処理を行い、前記下部電極４４中において、前記Ｐｔ膜とＩｒＯｘ膜、Ｉｒ膜を緻密化し、密着性および結晶性を向上させる。
【００３１】
なお前記Ｐｔ膜の代わりに、Ｐｔを含む貴金属合金を使うことも可能である。
【００３２】
次に図３（Ｂ）の工程において、前記下部電極４４上に、ゾルゲルＰＺＴ溶液をスピンコートし、ＰＺＴ塗布膜４５ａを形成する。かかるゾルゲルＰＺＴ溶液のスピンコートは、例えば所望のＰＺＴ膜の構成元素の前駆体を所定のモル比で混合した有機溶媒、例えば１０重量％ブタノール溶液からなる強誘電体薄膜形成用ゾルゲル溶液を使い、これを湿度４０％の大気中、室温で被処理基板を５０００ｒｐｍの回転数で３０秒間スピンコートすることにより形成される。本実施形態では、Ｐｂ，Ｌａ，Ｚｒ，Ｔｉを、モル比で１．１０：２：４０：６０の割合（Ｐｂ，Ｌａ，Ｚｒ，Ｔｉ＝１．１０：２：４０：６０）で含むゾルゲルＰＺＴ溶液を使っている。このＰＺＴ溶液は、実際にはＰＬＺＴ溶液となっているが、以下では、ＰＬＺＴ組成もＰＺＴと一括して表記することにする。
【００３３】
次に図３（Ｂ）の工程において、前記図３（Ａ）の構造を常圧の酸素雰囲気中、ＰＺＴの結晶化が生じないような２００〜４５０℃の温度、例えば２４０℃において熱処理し、前記ＰＺＴ塗布膜４５ａに含まれるブタノールなどの溶媒を気化させる。
【００３４】
図３（Ｂ）の工程では、このような溶媒の気化に伴い、ＰＺＴ塗布膜４５ａは収縮し、前記膜４５ａを構成するゲルの密度が、次の結晶化工程に向けて増大される。
【００３５】
ここで図３（Ｂ）の最適熱処理温度は形成したい強誘電体膜の材料組成に応じて異なり、本実施形態では２４０℃が最適である。
【００３６】
図３（Ｂ）の工程熱処理を例えば４回繰り返すことにより、前記下部電極４４上には厚さが１２０ｎｍのアモルファス相あるいは微結晶状態のＰＺＴ膜４５Ａが、１２０ｎｍの膜厚に形成される。
【００３７】
次に図３（Ｃ）の工程において、前記図３（Ｂ）の構造を酸素雰囲気中、あるいは不活性ガスを含む酸素雰囲気中など、適当な雰囲気中において、常圧下あるいは減圧下、４０〜１５０℃／分、例えば１２５℃／分程度の大きな昇温速度で急速熱処理（ＲＴＡ）を行い、前記アモルファス相あるいは微結晶状態のＰＺＴ膜４５Ａを結晶化させ、これを結晶化ＰＺＴ膜４５Ｂに変換する。
【００３８】
特に本実施形態では、前記図３（Ｃ）の結晶化熱処理を常圧で行う場合、その際の熱処理温度を、前記アモルファス相あるいは微結晶状態のＰＺＴ膜４５Ａの結晶化温度に対し、これより１５℃低い温度を下限、またこれより５０℃高い温度を上限とする温度範囲に設定して行う。また前記図３（Ｃ）の結晶化熱処理を減圧下、例えば１００Ｐａで行う場合、熱処理温度を、前記アモルファス相あるいは微結晶状態のＰＺＴ膜４５Ａの結晶化温度に対し、これより２５℃低い温度を下限、またこれより４０℃高い温度を上限とする温度範囲、例えば５５０℃に設定して行う。
【００３９】
前記図３（Ｃ）の工程のＰＺＴ膜４５Ａの結晶化熱処理を、このように膜４５Ａの結晶化温度に近い温度において実行することにより、前記アモルファス相あるいは微結晶状態のＰＺＴ膜４５Ａの結晶化が、下部電極４４との界面から上方へと進行するが、前記ＰＺＴ膜４５Ａの表面部分から下方へ結晶化が進むことはない。これに伴い、前記結晶化ＰＺＴ膜４５Ｂは図４に示すように（１１１）配向した柱状のＰＺＴ結晶よりなる微構造を示し、先に図２（Ａ），（Ｂ）で説明したような配向方位が規制されない結晶粒が生じることがない。
【００４０】
なお前記図３（Ｃ）の熱処理工程は、酸化雰囲気あるいは不活性雰囲気など、適当な雰囲気で実行することができ、特定の雰囲気に限定されることはない。
【００４１】
次に図３（Ｄ）の工程において、前記図３（Ｃ）の構造が酸化雰囲気中、前記図３（Ｃ）の工程の熱処理温度よりも５０℃以上高い温度、例えば６５０℃で熱処理され、前記結晶化ＰＺＴ膜４５Ｂ中において酸素欠損補償を行う。この図３（Ｄ）の工程では、すでに図３（Ｃ）の工程においてアモルファス相あるいは微結晶状態のＰＺＴ膜４５Ａの結晶化が実質的に完了しているため、高い温度で熱処理を行っても、不規則な結晶成長が生じることはない。また図３（Ｄ）の段階でさらにＰＺＴ膜４５Ｂの結晶化が進行しても、その程度がわずかであれば、結晶化は既に形成されている（１１１）配向のＰＺＴ柱状結晶粒に規制されて生じるため、不規則な結晶方位を有するＰＺＴ結晶が成長することはない。
【００４２】
一方、前記図３（Ｃ）の結晶化工程が不十分であると、図３（Ｄ）の高温熱処理工程で不規則な結晶成長が生じる恐れがあるため、前傷３（Ｃ）の熱処理温度は、強誘電体膜の結晶化温度を基準に、先に説明した下限値を下回らないように設定する必要がある。
【００４３】
さらに図３（Ｅ）の工程において、前記ＰＺＴ膜４５Ｂ上に、ＰＺＴとの間に良好な界面を形成するＩｒＯｘを使って、上部電極４６が、スパッタ法により形成される。本実施形態では前記上部電極４６として触媒作用にあるＰｔの使用を避けており、これにより活性化された水素によるＰＺＴ膜４５Ｂの還元が抑制される。
【００４４】
より具体的に説明すると、前記図３（Ｄ）の工程の後、前記ＰＺＴ膜４５Ｂ上には、最初に厚さが５０ｎｍのＩｒＯｘ膜がスパッタ法により、例えば３００℃の基板温度でＡｒガスおよび酸素ガスを、それぞれ１２０ｓｃｃｍおよび８０ｓｃｃｍの流量で供給し、１〜２ｋＷのスパッタパワーを投入することで、例えば５０ｎｍの膜厚に、また成膜時点ですでに結晶化した状態で、形成される。
【００４５】
次にこのようにして形成されたＩｒＯｘ膜は、酸素ガスを２０ｓｃｃｍ，Ａｒガスを２０００ｓｃｃｍの流量で供給しながら７２５℃の温度で６０秒間急速熱処理され、完全に結晶化される。またこの急速熱処理により、前記ＰＺＴ膜４５Ｂ中に上部電極４６の形成に伴って生じた酸素欠損が補償される。
【００４６】
次に、このようにして形成された第１の酸化イリジウム膜（前記ＩｒＯｘ膜）上に、第２の酸化イリジウム膜（ＩｒＯｙ膜）がスパッタ法により、０．８ＰａのＡｒ雰囲気中、１．０ｋＷのスパッタパワーで１００〜３００ｎｍ、例えば２００ｎｍの厚さに形成される。このようにして形成された前記第２の酸化イリジウム膜は、ＩｒＯ2の化学量論組成に近い組成を有し、水素あるいは水に対してＰｔのような触媒作用を生じることがなく、図３（Ｅ）の構造上に多層配線構造を形成した場合にも、ＰＺＴ膜４５Ｂが、水分を含む層間絶縁膜から放出される水素により還元されてしまう問題が抑制され、強誘電体キャパシタの水素耐性が向上する。
【００４７】
前記上部電極４６をこのように二層構造とすることにより、前記下層のＩｒＯｘ膜とその下のＰＺＴ膜４５Ｂとの間に優れた密着性が確保され、前記上層のＩｒＯｙ膜により、上に述べたように強誘電体キャパシタの水素耐性が向上する。
【００４８】
なお本実施形態において前記上部電極４６として、ＩｒＯｘの代りにＩｒ，Ｒｕ，Ｒｈ，Ｒｅ，Ｏｓ，Ｐｄ、あるいはこれらの酸化物、さらにＳｒＲｕＯ3などの導電性酸化物を使うことも可能である。また前記上部電極４６を、これらの金属または導電性酸化物層の積層構造とすることも可能である。
【００４９】
本実施例では、さらに前記上部電極４６の表面部分に、図示は省略するがＩｒ膜を形成してもよい。これにより、前記上部電極４６を介したＨ2Ｏの強誘電体膜１５Ｂへの侵入が抑制され、また配線パターンとのコンタクト特性が向上する。
【００５０】
図５（Ａ）は、このようにして得られた強誘電体キャパシタのスイッチング電荷量ＱSWを、図５（B）は、前記強誘電体キャパシタのスイッチング電荷量ＱSWを、前記強誘電体キャパシタ上に三層構造の多層配線構造を形成した後の状態、すなわち実際の強誘電体キャパシタが使われる状態について、それぞれ示す図である。ただし図５（Ａ）中、曲線Ａは、上記実施形態による強誘電体キャパシタ（試料１）の特性を、曲線Ｂ，Ｃは、ゾルゲル法で形成したＰＺＴ膜を、溶媒除去工程の後、直ちに酸素雰囲気中、６５０℃で結晶化熱処理および酸素欠損補償処理を行う従来の方法で形成したもので、曲線Ｂは上部電極をＰｔで形成した場合（試料２）、曲線ＣはＩｒＯｘにより形成した場合（試料３）を示す。
【００５１】
図５（Ａ），（Ｂ）を参照するに、図５（Ａ）の強誘電体キャパシタ形成直後の状態では、従来の条件で、かつ上部電極としてＰｔ膜を形成した試料が、最も大きなスイッチング電荷量を示すのに対し、図５（Ｂ）に示すように実際に強誘電体キャパシタ上に多層配線構造を形成した場合には、上部電極にＰｔを使った試料の電気特性は著しく劣化し、一方、曲線Ａで示す本願発明の試料が最も大きなスイッチング電荷量を示すのがわかる。
【００５２】
前記試料２において、多層配線構造の形成後にスイッチング電荷量が大きく減少する現象は、明らかに多層配線構造を構成する層間絶縁膜中のＨ２ＯがＰｔ上部電極により活性化され、その結果形成された水素ラジカルが強誘電体キャパシタ中に侵入し、強誘電体膜を還元していることを示している。
［第２の実施形態］
次に図６Ａ〜６Ｔを参照しながら、本発明の第２の実施形態による強誘電体メモリの製造工程を説明する。
【００５３】
図６Ａを参照するに、シリコン基板６１中には素子領域６１Ａとしてｎ型ウェルが形成されており、前記素子領域６１Ａ上には、ポリシリコンゲート電極６３Ａを有する第1のＭＯＳトランジスタとポリシリコンゲート電極６３Ｂを有する第２のＭＯＳトランジスタが、それぞれゲート絶縁膜６２Ａおよび６２Ｂを介して形成されている。
【００５４】
さらに前記シリコン基板６１中には、前記ゲート電極６３Ａの両側壁面に対応してｐ−型のＬＤＤ領域６１ａ，６１ｂが形成されており、また前記ゲート電極１３Ｂの両側壁面に対応してｐ−型のＬＤＤ領域６１ｃ，６１ｄが形成されている。ここで前記第１および第２のＭＯＳトランジスタは前記素子領域６１Ａ中に共通に形成されているため、同一のｐ−型拡散領域が、前記ＬＤＤ領域６１ｂとＬＤＤ領域６１ｃとして共用されている。
【００５５】
前記ポリシリコンゲート電極６３Ａ上には、シリサイド層６４Ａが、またポリシリコンゲート電極６３Ｂ上にはシリサイド層６４Ｂが、それぞれ形成されており、さらに前記ポリシリコンゲート電極６３Ａの両側壁面および前記ポリシリコンゲート電極６３Ｂの両側壁面上には、それぞれの側壁絶縁膜が形成されている。
【００５６】
さらに前記シリコン基板６１中には、前記ゲート電極６３Ａのそれぞれの側壁絶縁膜の外側に、ｐ＋型の拡散領域６１ｅおよび６１ｆが形成されており、また前記ゲート電極６３Ｂのそれぞれの側壁絶縁膜の外側には、ｐ＋型の拡散領域６１ｇおよび６１ｈが形成されている。ただし、前記拡散領域６１ｆと６１ｇは、同一のｐ＋型拡散領域より構成されている。
【００５７】
さらに前記シリコン基板６１上には、前記シリサイド層６４Ａおよび側壁絶縁膜を含めて前記ゲート電極６３Ａを覆うように、また前記シリサイド層６４Ｂおよび側壁絶縁膜を含めて前記ゲート電極６３Ｂを覆うように、ＳｉＯＮ膜６５が例えば２００ｎｍの厚さに形成されており、前記ＳｉＯＮ膜６５上にはＳｉＯ２よりなる層間絶縁膜６６が、ＴＥＯＳを原料としたプラズマＣＶＤ法により、例えば１０００ｎｍの厚さに形成されている。さらに前記層間絶縁膜６６はＣＭＰ法により平坦化され、さらに前記層間絶縁膜６６中に、前記拡散領域６１ｅ，６１ｆ（従って拡散領域６１ｇ），６１ｈをそれぞれ露出するようにコンタクトホール６６Ａ，６６Ｂ，６６Ｃが形成される。前記コンタクトホール６６Ａ，６６Ｂ，６６Ｃには、厚さが３０ｎｍのＴｉ膜と厚さが２０ｎｍのＴｉＮ膜を積層した密着層６７ａ，６７ｂ，６７ｃを介して、Ｗ（タングステン）よりなるビアプラグ６７Ａ，６７Ｂ，６７Ｃが形成される。
【００５８】
さらに図６Ａの構造では前記層間絶縁膜６６上に、厚さが例えば１３０ｎｍの別のＳｉＯＮ膜６７を介してシリコン酸化膜よりなる次の層間絶縁膜６８が、前記層間絶縁膜６６と同様にしてＴＥＯＳを原料とするプラズマＣＶＤ法により、例えば３００ｎｍの厚さに形成されている。ここで前記ＳｉＯＮ膜６７に代わりにＳｉＮ膜あるいはＡｌ2Ｏ3膜を使うことも可能である。
【００５９】
次に図６Ｂの工程において前記層間絶縁膜６８中に、前記ビアプラグ６７Ａ，６７Ｃを露出するビアホール６８Ａ，６８Ｃがそれぞれ形成され、前記ビアホール６８Ａにはタングステンよりなり前記ビアプラグ６７Ａとコンタクトするように、ビアプラグ６９Ａが、前記密着層６７ａと同様なＴｉ膜とＴｉＮ膜を積層した密着層６９ａを介して形成される。また前記ビアホール６８Ｃにはタングステンよりなり前記ビアプラグ６７Ｃとコンタクトするようにビアプラグ６９Ｃが、前記密着層６７ｃと同様なＴｉ膜とＴｉＮ膜を積層した密着層６９ｃを介して形成される。
【００６０】
次に図６Ｃの工程において、前記層間絶縁膜６８の表面をＮＨ3プラズマで処理し、ＮＨ基を前記層間絶縁膜６８表面の酸素原子に結合させ、次いでＴｉ膜７０がスパッタ法により、前記層間絶縁膜６８上に前記ビアプラグ６９Ａ，６９Ｂを覆うように、例えば先の図３（Ａ）のＴｉ膜４２と同様な条件で、例えば２０ｎｍの厚さに形成される。前記層間絶縁膜６８の表面をこのようにＮＨ3プラズマで処理しておくことにより、前記層間絶縁膜６８表面の酸素原子はＮＨ基により終端され、Ｔｉ原子と優先的に結合してその配向を規制することがないため、前記Ｔｉ膜７０は理想的な（００２）配向を有する。
【００６１】
さらに図６Ｃでは、前記Ｔｉ膜７０を窒素雰囲気中、６５０℃の温度で急速熱処理し、（１１１）配向のＴｉＮ膜７０に変換する。
【００６２】
次に図６Ｄの工程において、前記ＴｉＮ膜７０上にＴｉＡｌＮ膜７１を、酸素拡散バリアとして、前記図３（Ａ）のＴｉＡｌＮ膜４３と同様な条件で形成し、さらに図６Ｅの工程では、前記ＴｉＡｌＮ膜７１上に、やはり前記図３（Ａ）の下部電極４４と同様に、厚さが５０〜１００ｎｍのＩｒ膜と厚さが３０ｎｍのＩｒＯｘ膜と厚さが５０ｎｍのＰｔ膜がスパッタ法により積層され、下部電極層７２が形成される。
【００６３】
次に前記図６Ｅの構造を先の実施形態と同様にＡｒ雰囲気中、６５０℃以上の温度で６０秒間熱処理し、引き続き、図６Ｆの工程において、前記下部電極層７２上にＰＺＴ塗布膜が、先に図３（Ｂ）のＰＺＴ塗布膜４５ａと同様にゾルゲル法により形成される。さらに２４０℃の熱処理により溶媒を除去することにより、前記下部電極層７２上に前記ＰＺＴ塗布膜から、アモルファス相あるいは微結晶状態のＰＺＴ膜７３ａが、前記図３（Ｂ）のＰＺＴ膜４５Ａと同様に、例えば１２０ｎｍの厚さに形成される。
【００６４】
次に図６Ｇの工程において、このようにして得られたアモルファス相あるいは微結晶状態のＰＺＴ膜７３ａは、５５０℃の温度で、酸素ガスを１０００ｓｃｃｍ、Ａｒガスを１０００ｓｃｃｍに流量で供給しながら３０〜１２０秒間熱処理され、その結果、前記ＰＺＴ膜７３ａは前記図３（Ｃ）のＰＺＴ膜４５Ｂと同様に結晶化され、結晶化ＰＺＴ膜７３に変換される。
【００６５】
このＰＺＴ膜７３の結晶化熱処理は、前にも説明したように、ＰＺＴの結晶化温度の近傍の温度で、特にＰＺＴ膜の表面部分からの結晶化が生じないような温度で実行され、その結果、先に図４で説明したように、（１１１）配向の柱状ＰＺＴ結晶が、前記下部電極７２の表面から上方に向かって成長する。
【００６６】
なお本発明において強誘電体膜はＰＺＴ膜に限定されるものではなく、Ｌａ，Ｃａ，Ｓｒ及びＳｉから選ばれる少なくとも一つの元素がドープされたＰＺＴ膜、ＰＬＺＴ膜、ＢＬＴ（（Ｂｉ，Ｌａ）4Ｔｉ3Ｏ12）膜、ＳＢＴ膜、及びＢｉ層状構造、例えば（Ｂｉ１−ｘＲｘ）Ｔｉ3Ｏ12（Ｒは希土類元素、０<ｘ<１）、ＳｒＢｉ2Ｔａ2Ｏ9，ＳｒＢｉ4Ｔｉ4Ｏ15などを使うことも可能である。これらの誘電体材料もＰＺＴと同様にペロブスカイト構造を単位としているが、最適な結晶化温度は異なり、ＰＺＴあるいはＬａ，Ｃａ，Ｓｒ，Ｓｉなどを微量添加されるＰＺＴは６００℃以下で結晶化させるのが好ましく、一方、ＢＬＴは６７０℃以下、またＳＢＴは７５０℃以下で結晶化させるのが好ましい。
【００６７】
このため本発明では、図６Ｇの結晶化熱処理温度を、前記図３（Ｃ）の結晶化工程と同様に、強誘電体材料の結晶化温度を基準に設定しており、常圧下で前記結晶化熱処理を行う場合には結晶化熱処理温度の上限を結晶化温度の５０℃以内に設定し、また下限を１５℃以内に設定する。また減圧下で前記結晶化熱処理を行う場合には結晶化熱処理温度の上限を結晶化温度の４０℃以内に設定し、また下限を２５℃以内に設定する。この結晶化熱処理温度が低すぎると、強誘電体膜の結晶化が十分に進まず、次に説明するより高温での酸素欠損補償熱処理の際に、強誘電体膜表面からの結晶化を招く恐れがある。
【００６８】
図６Ｇの工程では、さらに前記結晶化熱処理工程の後、前記結晶化熱処理温度よりも５０℃以上高い、例えば６５０℃の酸素雰囲気中において、前記図３（Ｄ）の工程と同様に熱処理され、ＰＺＴ膜７３中の酸素欠損が補償される。なお図示の例では、この酸素欠損補償を酸素１００％の雰囲気中で行っているが、本発明はこのような特定の場合に限定されるものではなく、酸素と不活性ガスの混合ガス中においてこの酸素欠損補償熱処理を行うことも可能である。
【００６９】
次に図６Ｈの工程において、前記ＰＺＴ膜７３上には先の実施形態の図３（Ｅ）の上部電極層４６と同様にして二層構造のＩｒＯｘよりなる上部電極膜７４がスパッタ法により形成され、図６Ｉの工程において前記上部電極膜７４上に、ＴｉＡｌＮ膜７５とシリコン酸化膜７６が、それぞれ反応性スパッタ法およびＴＥＯＳ原料を使ったプラズマＣＶＤ法により、ハードマスク層として形成される。
【００７０】
さらに図６Ｊの工程で前記シリコン酸化膜７６がパターニングされ、所望の強誘電体キャパシタＣ１，Ｃ２に対応したハードマスクパターン７６Ａ，７６Ｂが形成される。
【００７１】
さらに次の図６Ｋの工程において、前記ハードマスクパターン７６Ａ，７６Ｂをマスクに、その下のＴｉＡｌＮ膜７５，上部電極層７４，ＰＺＴ膜７３および下部電極層７２が、前記ＴｉＡｌＮ膜７１が露出するまで、ＨＢｒ，Ｏ2，ＡｒおよびＣ4Ｆ8を使ったドライエッチングによりパターニングされ、前記ハードマスクパターン７６Ａの下に前記強誘電体キャパシタＣ１に対応して、下部電極パターン７２Ａ，ＰＺＴパターン７３Ａ，上部電極パターン７４ＡおよびＴｉＡｌＮマスクパターン７５Ａを積層した構造が、また前記ハードマスクパターン７６Ｂの下に前記強誘電体キャパシタＣ２に対応して、下部電極パターン７２Ｂ，ＰＺＴパターン７３Ｂ，上部電極パターン７４ＢおよびＴｉＡｌＮマスクパターン７５Ｂを積層した構造が得られる。ここで前記下部電極パターン７２Ａ，ＰＺＴパターン７３Ａ，上部電極パターン７４Ａが強誘電体キャパシタＣ１を構成し、下部電極パターン７２Ｂ，ＰＺＴパターン７３Ｂ，上部電極パターン７４Ｂが強誘電体キャパシタＣ２を構成する。
【００７２】
次に図６Ｌの工程で前記ハードマスクパターン７６Ａ，７６Ｂがドライエッチングまたはウェットエッチングにより除去され、図６Ｍの工程において前記強誘電体キャパシタＣ１，Ｃ２をマスクに、前記層間絶縁膜６８上のＴｉＮ膜７０およびその上のＴｉＡｌＮ膜７１がドライエッチングにより除去される。
【００７３】
さらに図６Ｎの工程で、前記図６Ｍの工程で露出した前記層間絶縁膜６８上に、前記強誘電体キャパシタＣ１およびＣ２の側壁面および上面を連続して覆うように非常に薄い、膜厚が２０ｎｍ以下のＡｌ2Ｏ3膜が、水素バリア膜としてスパッタ法あるいはＡＬＤ法により形成され、次いで図６Ｏの工程で、酸素雰囲気中、５５０〜７５０℃、例えば６５０℃で熱処理を行うことにより、前記強誘電体キャパシタＣ１，Ｃ２中のＰＺＴ膜７３Ａ，７３Ｂにおいて、図６Ｋのドライエッチング工程などで生じたダメージを回復させる。
【００７４】
さらに図６Ｐの工程において前記図６ＯのＡｌ2Ｏ3膜上に次のＡｌ2Ｏ3膜７８がＭＯＣＶＤ法により例えば２０ｎｍの膜厚に、やはり水素バリア膜として形成され、さらにこのようにして形成されたＡｌ2Ｏ3水素バリア膜７７，７８を覆うように、シリコン酸化膜よりなる層間絶縁膜７９が、ＴＥＯＳと酸素とヘリウムの混合ガスを原料としたプラズマＣＶＤ法により１５００ｎｍの膜厚に形成される。図６Ｑの工程では、このようにして形成された層間絶縁膜７９の表面をＣＭＰ法により平坦化した後、Ｎ2Ｏまたは窒素ガスを用いたプラズマ中で熱処理し、前記層間絶縁膜７９中の水分を除去する。さらに図６Ｑの工程では、前記層間絶縁膜７９上にＡｌ2Ｏ3膜８０が水素バリア膜として、スパッタまたはＭＯＣＶＤ法により２０〜１００ｎｍの厚さに形成される。図６Ｑの工程では前記層間絶縁膜７９は、ＣＭＰ法による平坦化工程の結果、例えば７００ｎｍの膜厚を有する。
【００７５】
次に図６Ｒの工程において前記水素バリア膜８０上には、シリコン酸化膜よりなる層間絶縁膜８１が、ＴＥＯＳ原料のプラズマＣＶＤ法により３００〜５００ｎｍの膜厚に形成され、ＣＭＰ法により平坦化された後、図６Ｓの工程において、前記層間絶縁膜８１中に前記強誘電体キャパシタＣ１の上部電極７４Ａを露出するビアホール８１Ａおよび前記強誘電体キャパシタＣ２の上部電極７４Ｃを露出するビアホール８１Ｃが形成される。
【００７６】
さらに図６Ｓの工程では、このようにして形成されたビアホール８１Ａおよび８１Ｃを介して酸化雰囲気中で熱処理を行い、前記ＰＺＴ膜７３Ａおよび７３Ｃに、かかるビアホール形成工程に伴って生じた酸素欠損を補償する。
【００７７】
次いで前記ビアホール８１Ａ，８１Ｃの底面および内壁面を、ＴｉＮの単層膜よりなるバリアメタル膜８２ａ，８２ｃによりそれぞれ覆い、さらに前記ビアホール８１Ａをタングステンプラグ８２Ａにより、また前記ビアホール８１Ｃをタングステンプラグ８２Ｃにより充填する。
【００７８】
さらに前記タングステンプラグ８２Ａ，８２Ｃの形成の後、前記層間絶縁膜８１中に前記ビアプラグ６７Ｂを露出するビアホール８１Ｂを形成し、これをタングステンビアプラグ８２Ｂで充填する。なお前記タングステンビアプラグ８２Ｂは通常のように、Ｔｉ／ＴｉＮ積層構造の密着膜８２ｂを伴っている。
【００７９】
さらに図６Ｔの工程において、前記層間絶縁膜８１上に、前記ビアプラグ８２Ａに対応してＡｌＣｕ合金よりなる配線パターン８３Ａが、Ｔｉ／ＴｉＮ積層構造の密着膜８３ａ，８３ｄに挟持された形で、前記ビアプラグ８２Ｂに対応してＡｌＣｕ合金よりなる配線パターン８３Ｂが、Ｔｉ／ＴｉＮ積層構造の密着膜８３ｂ，８３ｅに挟持された形で、さらに前記ビアプラグ８２Ｃに対応してＡｌＣｕ合金よりなる配線パターン８３Ｃが、Ｔｉ／ＴｉＮ積層構造の密着膜８３ｃ，８３ｆに挟持された形で、形成される。
【００８０】
また前記図６Ｔの構造上に、必要に応じてさらなる配線層が形成される。
【００８１】
このようにして形成された強誘電体メモリでは、前記強誘電体キャパシタＣ１，Ｃ３を構成するＰＺＴ膜７３Ａ，７３Ｃ中において、一様な（１１１）配向の柱状ＰＺＴ結晶より構成されるため、先に図５（Ａ），（Ｂ）で説明したように優れた電気特性を有している。
【００８２】
図７中、曲線Ａは、図６Ｔの強誘電体メモリにおける前記ＰＺＴ膜７３Ａおよび７３Ｃのスイッチング電荷量を、曲線Ｂは、図６（Ｇ）の結晶化工程と酸素欠損補償工程を同時に、６５０℃の温度で酸素１００％雰囲気中において行った場合を、また曲線Ｃは、前記曲線Ｂと同様に図６（Ｇ）の結晶化工程と酸素欠損補償工程を同時に、６５０℃の温度で酸素１００％雰囲気中において行い、さらに前記ＰＺＴ膜を上部電極にＰｔ膜を使った場合のスイッチング電荷量を示す。
【００８３】
図７を参照するに、本実施形態による強誘電体メモリでは、他の方法Ｂ，Ｃに比べて最大のスイッチング電荷量が確保されるのみならず、印加電圧に対する立ち上がりが急峻で、強誘電体メモリは低電圧動作可能であることがわかる。
【００８４】
図７の結果は、本発明の方法により、前記強誘電体キャパシタＣ１，Ｃ３を構成するＰＺＴ膜７３Ａ，７３Ｃが、一様な（１１１）配向の柱状ＰＺＴ結晶より構成され、不規則な配向を有するＰＺＴ結晶粒の形成が抑制されていることを示している。
［第３の実施形態］
図８Ａ〜図８Ｃは、本発明の第３の実施形態による強誘電体メモリの製造工程の一部を示す。
【００８５】
図８Ａは、先の実施形態において図６Ｅに続く工程であり、前記下部電極層７２上にＰＺＴ膜７３Ｍが、ＭＯＣＶＤ法により形成される。
【００８６】
より具体的には、Ｐｂの原料としてＰｂ（ＤＰＭ）2を、Ｚｒの原料としてＺｒ（ｄｍｈｄ）4を、Ｔｉの原料としてＴｉ（Ｏ−ｉＯｒ）2（ＤＰＭ）2を、いずれもＴＨＦ溶媒中に３モル％の濃度で溶解し、このようにして形成されたそれぞれの液体原料を、ＭＯＣＶＤ装置の原料気化器に、流量が０．４７４ｍｌ／分のＴＨＦ溶媒とともに、それぞれ０．３２６ｍｌ／分，０．２００ｍｌ／分、および０．２００ｍｌ／分の流量で供給し、Ｐｂ，ＺｒおよびＴｉの原料ガスを形成する。
【００８７】
さらにこのようにして形成された原料ガスを前記ＭＯＣＶＤ装置中に導入し、ＰＺＴ膜７３Ｍを、前記下部電極層７１上に６６５Ｐａの圧力下、６２０℃の基板温度で例えば８０ｎｍの膜厚に形成する。
【００８８】
このようにして形成されたＰＺＴ膜７３Ｍは、表面モフォロジが劣り、そのまま上部電極を形成すると界面特性が劣るのみならず、工程劣化も増大するため、本実施形態では、図８Ｂの工程において、前記ＰＺＴ膜７３Ｍ上にゾルゲル法により、先の図６Ｆと同様にしてＰＺＴ塗布膜を形成し、これを例えば２４０℃で熱処理して溶媒を除去することにより、アモルファス相あるいは微結晶状態のＰＺＴ膜７３ａを形成する。
【００８９】
さらに図８Ｃの工程において、前記ＰＺＴ膜７３ａを先の図６Ｇの工程と同様に、最初に５５０℃の結晶化熱処理工程で結晶化させ、次いでより高い６５０℃の酸化熱処理工程を行うことにより酸素欠損を補償し、ＰＺＴ膜７３を前記ＰＺＴ膜７３Ｍ上に形成する。ここで前記ＰＺＴ膜７３は塗布膜から形成されているため、優れた表面モフォロジを有している。
【００９０】
さらに図８Ｄの工程において前記ＰＺＴ膜７３上に上部電極７４が形成され、さらに前記図６Ｉ以降の工程が、引き続きなされる。
【００９１】
本発明により、ＭＯＣＶＤ法で形成されたＰＺＴ膜の表面モフォロジを向上させ、半導体装置の歩留まりおよび信頼性を向上させることが可能となる。
［第４の実施形態］
図９は、本発明の第４の実施形態による強誘電体メモリの構成を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００９２】
先に説明した図６Ａ〜６Ｔの実施形態では、図６Ｂの工程において、前記ビアプラグ６９Ａ，６９Ｃの形成を、前記ビアホール６８ａ，６８ｃをタングステン膜で充填した後、前記層間絶縁膜６８上の余計なタングステン膜をＣＭＰ法で除去することにより形成しているが、このようなＣＭＰ法では、前記ビアプラグ６９Ａ，６９Ｂの表面を完全に平坦にすることは困難で、前記ビアプラグ６９Ａ，６９Ｃの上部には、一般に深さが２０〜５０ｎｍに達する凹部が形成されてしまう。
【００９３】
このような凹部は、その上に形成される強誘電体キャパシタの結晶配向に大きな影響を与えるため、本実施形態では、前記図６Ｂの工程の後、図６Ｃの工程の前に、前記層間絶縁膜６８上に（００２）配向のＴｉ膜を、かかる凹部を充填するように堆積し、窒化処理により（１１１）配向のＴｉＮ膜に変換した後、その表面をＣＭＰ法で平坦化することを行っている。
【００９４】
その結果、図９の強誘電体メモリでは、前記層間絶縁膜６８と前記ＴｉＮ膜７０Ａの間に、前記ビアプラグ６９Ａ上部の凹部を充填するように、（１１１）配向のＴｉＮ膜７０ａが介在し、また前記層間絶縁膜６８と前記ＴｉＮ膜７０Ｃの間に、前記ビアプラグ６９Ｃ上部の凹部を充填するように、（１１１）配向のＴｉＮ膜７０ｃが介在している。なおこのようなＴｉＮ膜７０ａ，７０ｃは、図６Ｋのパターニング工程において、強誘電体キャパシタＣ１，Ｃ２を構成する他の膜と共にパターニングされる。
【００９５】
本発明によれば、かかる構成により、前記ビアプラグ６９Ａ，６９Ｃの上部にＣＭＰ工程において凹部が形成されても、強誘電体膜７３Ａ，７３Ｃの配向を（１１１）方向に確実に規制することが可能である。
【００９６】
図１０は、図９の一変形例により強誘電体メモリの構成を示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００９７】
図１０を参照するに、本実施形態では、前記ＴｉＮ膜７０ａ，７０ｃをＣＭＰにより平坦化する際に、前記層間絶縁膜６８上の部分を除去しており、その結果、前記ＴｉＮ膜７０ａ，７０ｃは、ビアホール６８Ａ，６８Ｃ中にだけ残存している。
【００９８】
その他は図９と同様であり、説明を省略する。
［第５の実施形態］
図１１は、本発明の第５の実施形態による強誘電体メモリの構成を示す。
【００９９】
図１１を参照するに、本実施形態では前記図６Ｐの工程の後、図６Ｑの工程で層間絶縁膜７９を形成した後、直ちに前記層間絶縁膜７９中に、前記ビアプラグ６７Ｂを露出するビアホールを形成し、これをタングステンで充填して前記ビアプラグ８２Ｂを形成する。
【０１００】
さらに前記ビアプラグ８２Ｂが形成された後、前記層間絶縁膜７９上にＳｉＯＮ膜などの酸素バリア膜を形成し、この状態で前記層間絶縁膜７９中に、前記強誘電体キャパシタＣ１の上部電極７４Ａと前記強誘電体キャパシタＣ２の上部電極７４Ｃを露出するコンタクトホールを形成する。
【０１０１】
さらに前記コンタクトホールを介して前記強誘電体キャパシタＣ１中のＰＺＴ膜７３Ａおよび強誘電体キャパシタＣ２中のＰＺＴ膜７３Ｃを酸素雰囲気中で熱処理し、酸素欠損を補償した後、前記酸素バリア膜を除去し、前記層間絶縁膜７９上に、電極パターン８３Ａ，８３Ｂ，８３Ｃを、それぞれ前記強誘電体キャパシタＣ１の上部電極７４Ａ、ビアプラグ８２Ｂ，および前記強誘電体キャパシタＣ２の上部電極７４Ｃに対応して形成する。
【０１０２】
かかる構成においても、前記ＰＺＴ膜７３Ａ，７３Ｂが、（１１１）配向した柱状のＰＺＴ膜で形成され、しかも不規則な配向のＰＺＴ粒子の形成が抑制されるため、強誘電体キャパシタＣ１，Ｃ２は、先に図７で説明したのと同様な優れた電気特性を示す。
［第６の実施形態］
以上の各実施形態では、強誘電体キャパシタをメモリセルトランジスタ直上に形成した、いわゆるスタック構造の強誘電体メモリであったが、本発明は図９に示すように、いわゆるプレーナ型構造の強誘電体メモリの製造においても同様に有効である。
【０１０３】
図９を参照するに、シリコン基板１０１中には素子分離領域１０１Ｉにより、例えばｎ型の素子領域１０１Ａが画成されており、前記シリコン基板１０１上には前記素子領域１０１Ａにおいてｐ型のポリシリコンゲート電極１０３が、ゲート絶縁膜１０２を介して形成されている。
【０１０４】
前記シリコン基板１０１中には、前記素子領域１０１Ａ中、前記ゲート電極１０３の第1の側にｐ-型の第1の拡散領域１０１ａが形成され、第２の側には同じｐ-型の第２の拡散領域１０１ｂが形成されている。さらに
前記ゲート電極１０３には側壁絶縁膜が形成され、前記シリコン基板１０１中、前記側壁絶縁膜の外側には、前記拡散領域１０１ａ、１０１ｂにそれぞれ対応してｐ＋型の拡散領域１０１ｃ，１０ｄが形成されている。
【０１０５】
さらに前記シリコン基板１０１上には前記ゲート電極１０４を覆うようにＳｉＯＮ膜１０５が形成されており、前記ＳｉＯＮ膜１０５上には層間絶縁膜１０６が形成されている。
【０１０６】
さらに前記層間絶縁膜１０６は酸素バリア膜を構成する別のＳｉＯＮ膜１０７により覆われており、前記ＳｉＯＮ膜１０７上には前記素子分離構造１０１Ｉ上に、下部電極１０８と強誘電体膜１０９と上部電極１１０を積層した強誘電体キャパシタＣが形成されている。
【０１０７】
ここで前記下部電極１０８は、先に説明した下部電極層７２と同様にスパッタ法により形成され、強誘電体膜１０９は前記強誘電体膜７３と同様にゾルゲル法により形成される。また前記上部電極は、先に説明した上部電極層７４と同様にスパッタ法により形成される。
【０１０８】
前記強誘電体キャパシタは、Ａｌ2Ｏ3膜よりなる水素バリア膜１１１により覆われ、さらにその上に、前記ＳｉＯＮ膜１０７を覆うように形成された別のＡｌ2Ｏ3膜１１２が、やはり水素バリア膜１１１として形成されている。
【０１０９】
さらに前記水素バリア膜１１２上には層間絶縁膜１１３が、前記強誘電体キャパシタＣを覆うように形成され、前記層間絶縁膜１１３中には、前記上部電極１１０および下部電極１０８を露出するビアホール１１３Ａ，１１３Ｂがそれぞれ形成されており、かかるビアホール１１３Ａ，１１３Ｂを介して前記強誘電体膜１０９の酸素欠損補償を行った後、ビアプラグ１１４Ａ，１１４Ｂを前記ビアホール１１３Ａ，１１３Ｂ中にそれぞれ形成する。
【０１１０】
さらに前記ビアプラグ１１４Ａ，１１４Ｂの形成の後、前記拡散領域１０１ｃを露出するビアホール１１３Ｃ中に、タングステンビアプラグ１１４Ｃが形成される。
【０１１１】
かかる構成においても、ゾルゲル法で形成された強誘電体膜１０９が最初に結晶化温度に近い温度で熱処理され、その後酸化雰囲気中、より高い温度で熱処理されるため、前記強誘電体膜１０９は（１１１）配向した柱状結晶より構成され、先に図２で説明したような問題が回避される。
【０１１２】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載された要旨内において様々な変形・変更が可能である。
【０１１３】
（付記１）  強誘電体膜を含む半導体装置の製造方法であって、
下部電極層上にペロブスカイト型強誘電体材料を溶媒中に溶解したゾルゲル溶液を塗布し、前記強誘電体材料の塗布膜を形成する工程と、
前記塗布膜から前記溶媒を除去し、前記下部電極上において非晶質状態または微結晶よりなる強誘電体膜を形成する成膜工程と、
前記非晶質状態または微結晶よりなる強誘電体膜を、前記強誘電体材料の結晶化温度近傍の第１の温度で熱処理し、前記下部電極層の結晶配向に合わせて結晶化する第１の熱処理工程と、
前記結晶化した強誘電体膜を、酸化雰囲気中、前記第１の温度よりも高い第２の温度で熱処理し、前記結晶化した強誘電体膜中の酸素欠損を補償する第２の熱処理工程と、を含むことを特徴とする半導体装置の製造方法。
【０１１４】
（付記２）
前記第１の温度は、前記非晶質状態または微結晶よりなる強誘電体膜の結晶化が、前記下部電極との界面からのみ生じるように選択されることを特徴とする付記１記載の半導体装置の製造方法。
【０１１５】
（付記３）
前記第２の温度は、前記第１の温度よりも５０℃以上高いことを特徴とする付記１または２記載の半導体装置の製造方法。
【０１１６】
（付記４）
前記第１の熱処理工程は常圧下での急速熱処理により実行され、前記第１の温度は、前記強誘電体膜の結晶化温度に対し５０℃を超えて高くなることがなく、また前記結晶化温度に対して１５℃を超えて低くなることがない温度範囲に設定されることを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置の製造方法。
【０１１７】
（付記５）
前記第１の熱処理工程は、減圧下での急速熱処理により実行され、前記第１の温度は、前記強誘電体膜の結晶化温度に対し４０℃を超えて高くなることがなく、また前記結晶化温度に対して２５℃を超えて低くなることがない温度範囲に設定されることを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置の製造方法。
【０１１８】
（付記６）
前記第１の温度は、４８０〜７００℃の温度範囲に設定されることを特徴とする付記３記載の半導体装置の製造方法。
【０１１９】
（付記７）
前記第２の温度は、６５０℃以上であることを特徴とする付記６記載の半導体装置の製造方法。
【０１２０】
（付記８）
前記強誘電体膜はＰＺＴ膜であり、前記第１の熱処理は、２００〜５５０℃の温度範囲で実行され、前記第２の熱処理は、４８０〜７００℃の温度範囲で実行されることを特徴とする付記１〜７のうち、いずれか一項記載の半導体装置の製造方法。
【０１２１】
（付記９）
前記下部電極層は、その表面において（１１１）配向を有し、前記強誘電体膜は、（１１１）配向の柱状結晶粒より構成されることを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置の製造方法。
【０１２２】
（付記１０）
強誘電体膜を含む半導体装置の製造方法であって、
下部電極層上に、ペロブスカイト型強誘電体材料よりなる第１の強誘電体膜をＭＯＣＶＤ法により形成する工程と、
前記第１の強誘電体膜上に、ペロブスカイト型強誘電体材料を溶媒中に溶解したゾルゲル溶液を塗布し、前記強誘電体材料の塗布膜を形成する工程と、
前記塗布膜から前記溶媒を除去し、前記下部電極上において非晶質状態または微結晶よりなる第２の強誘電体膜を形成する成膜工程と、
前記非晶質状態または微結晶よりなる第２の強誘電体膜を、前記強誘電体材料の結晶化温度近傍の第１の温度で熱処理し、前記下部電極層の結晶配向に合わせて結晶化する第１の熱処理工程と、
前記結晶化した第２の強誘電体膜を、酸化雰囲気中、前記第１の温度よりも高い第２の温度で熱処理し、前記結晶化した第２の強誘電体膜中の酸素欠損を補償する第２の熱処理工程と、を含むことを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【０１２３】
【図１】本発明の関連技術による強誘電体メモリの構成を示す図である。
【図２】（Ａ），（Ｂ）は、本発明の課題を説明する図である。
【図３】（Ａ）〜（Ｅ）は、本発明の第1の実施形態による強誘電体キャパシタの製造工程を示す図である。
【図４】図３の工程で形成された強誘電体膜の表面状態を示す図である。
【図５】図３（Ａ）〜（Ｅ）の工程で形成された強誘電体キャパシタの電気特性を示す図である。
【図６Ａ】本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その１）である。
【図６Ｂ】本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その２）である。
【図６Ｃ】本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その３）である。
【図６Ｄ】本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その４）である。
【図６Ｅ】本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その５）である。
【図６Ｆ】本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その６）である。
【図６Ｇ】本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その７）である。
【図６Ｈ】本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その８）である。
【図６Ｉ】本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その９）である。
【図６Ｊ】本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その１０）である。
【図６Ｋ】本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その１１）である。
【図６Ｌ】本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その１２）である。
【図６Ｍ】本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その１３）である。
【図６Ｎ】本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その１４）である。
【図６Ｏ】本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その１５）である。
【図６Ｐ】本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その１６）である。
【図６Ｑ】本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その１７）である。
【図６Ｒ】本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その１８）である。
【図６Ｓ】本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その１９）である。
【図６Ｔ】本発明の第２の実施形態による強誘電体メモリの製造工程を説明する図（その２０）である。
【図７】本発明第２実施形態の強誘電体メモリの電気特性を示す図である。
【図８Ａ】本発明の第３の実施形態による強誘電体メモリの製造工程を示す図（その１）である。
【図８Ｂ】本発明の第３の実施形態による強誘電体メモリの製造工程を示す図（その２）である。
【図８Ｃ】本発明の第３の実施形態による強誘電体メモリの製造工程を示す図（その３）である。
【図８Ｄ】本発明の第３の実施形態による強誘電体メモリの製造工程を示す図（その４）である。
【図９】本発明の第４の実施形態による強誘電体メモリの構成を示す図である。
【図１０】第４の実施形態の一変形例による強誘電体メモリの構成を示す図である。
【図１１】本発明の第５の実施形態による強誘電体メモリの構成を示す図である。
【図１２】本発明の第６の実施形態による強誘電体メモリの構成を示す図である。
【符号の説明】
【０１２４】
４１  絶縁層
４２，７０，７０Ａ，７０Ｃ  Ｔｉ膜
４３，７１，７１Ａ，７１Ｃ７５  ＴｉＡｌＮ膜
４４，７２，７２Ａ，７２Ｃ，１０８  下部電極
４５ａ  ＰＺＴ塗布膜
４５Ａ，７３ａ  アモルファスＰＺＴ膜
４５Ｂ，７３，７３Ａ，７３Ｃ，１０９  結晶化ＰＺＴ膜
４６，７４，７４Ａ，７４Ｃ．１１０  上部電極
６１，１０１  基板
６１Ａ，１０１Ａ  素子領域
６１Ｉ，１０１Ｉ  素子分離構造
６１ａ〜６１ｆ，１０１ａ〜１０１ｄ  拡散領域
６２Ａ，６２Ｂ，１０２  ゲート絶縁膜
６３Ａ，６３Ｂ，１０３  ゲート電極
６４Ａ，６４Ｂ，１０４  ゲートシリサイド層
６５，６７，１０７  ＳｉＯＮ膜
６６，６８，７９，８１，１０６，１１３  層間絶縁膜
６６Ａ，６６Ｂ，６６Ｃ，６８Ａ，６８Ｃ，８１Ａ，８１Ｂ，８１Ｃ  ビアホール
６７Ａ〜６７Ｃ，６９Ａ，６９Ｃ，８２Ａ〜８２Ｃ，１１４Ａ〜１１４Ｃ  ビアプラグ
６７ａ，６７ｂ，６７ｃ，６９ａ，６９ｃ，８２ａ，８２ｂ，８２ｃ  密着膜
７６  ハードマスク膜
７６Ａ，７６Ｂ  ハードマスクパターン
７７，７８，８０，１１１，１１２  Ａｌ2Ｏ3水素バリア膜
８３Ａ，８３Ｂ，８３Ｃ  配線パタ―ン
【図１】
2008078389.tif 000003
【図３】
2008078389.tif 000004
【図５】
2008078389.tif 000005
【図６Ａ】
2008078389.tif 000006
【図６Ｂ】
2008078389.tif 000007
【図６Ｃ】
2008078389.tif 000008
【図６Ｄ】
2008078389.tif 000009
【図６Ｅ】
2008078389.tif 000010
【図６Ｆ】
2008078389.tif 000011
【図６Ｇ】
2008078389.tif 000012
【図６Ｈ】
2008078389.tif 000013
【図６Ｉ】
2008078389.tif 000014
【図６Ｊ】
2008078389.tif 000015
【図６Ｋ】
2008078389.tif 000016
【図６Ｌ】
2008078389.tif 000017
【図６Ｍ】
2008078389.tif 000018
【図６Ｎ】
2008078389.tif 000019
【図６Ｏ】
2008078389.tif 000020
【図６Ｐ】
2008078389.tif 000021
【図６Ｑ】
2008078389.tif 000022
【図６Ｒ】
2008078389.tif 000023
【図６Ｓ】
2008078389.tif 000024
【図６Ｔ】
2008078389.tif 000025
【図７】
2008078389.tif 000026
【図８Ａ】
2008078389.tif 000027
【図８Ｂ】
2008078389.tif 000028
【図８Ｃ】
2008078389.tif 000029
【図８Ｄ】
2008078389.tif 000030
【図９】
2008078389.tif 000031
【図１０】
2008078389.tif 000032
【図１１】
2008078389.tif 000033
【図１２】
2008078389.tif 000034
【図２】
2008078389.tif 000035
【図４】
2008078389.tif 000036