(57)【要約】【課題】安価で高速作動が得られる少ビットのＤ／Ａ変換器を用いて、コストを抑えた、高速作動する高精度、高分解能のＤ／Ａ変換器を提供すること。【解決手段】  ＮビットのデジタルデータＮのＭＳＢからＬＳＢ側へ、Ｎ１ビットが入力される第１Ｄ／Ａ変換器と、前記ＮビットのデジタルデータＮをアドレスとして、デジタルデータＮそれぞれに対する予め設定されたデジタル補償値ＮｃＮが記憶されて、前記デジタルデータＮの入力により、これに対応する少なくもＮ２＝（Ｎ−Ｎ１＋２）ビットのこのデジタル補償値ＮｃＮを出力する精度補償値メモリと、前記精度補償値メモリの出力に接続したＮ２ビットの第２Ｄ／Ａ変換器と、前記第１Ｄ／Ａ変換器の出力を増幅率２（Ｎ−Ｎ１）で増幅する増幅器と、前記増幅器の出力と前記第２Ｄ／Ａ変換器の出力とを加算する加算器とを具備して成り、前記加算器の出力結果をデジタル入力データＮのアナログ変換値とすることを特徴とする合成Ｄ／Ａ変換器、およびこの合成Ｄ／Ａ変換器による磁気共鳴イメージング装置。【選択図】図１
2008103875.tif 000002
【特許請求の範囲】
【請求項１】
ＮビットのデジタルデータＮのＭＳＢからＬＳＢ側へ、Ｎ１ビットが入力される第１Ｄ／Ａ変換器と、
前記ＮビットのデジタルデータＮをアドレスとして、デジタルデータＮそれぞれに対する予め設定されたデジタル補償値ＮｃＮが記憶されて、前記デジタルデータＮの入力により、これに対応する少なくもＮ２＝（Ｎ−Ｎ１＋２）ビットのこのデジタル補償値ＮｃＮを出力する精度補償値メモリと、
前記精度補償値メモリの出力に接続したＮ２ビットの第２Ｄ／Ａ変換器と、
前記第１Ｄ／Ａ変換器の出力を増幅率２（Ｎ−Ｎ１）で増幅する増幅器と、
前記増幅器の出力と前記第２Ｄ／Ａ変換器の出力とを加算する加算器と、
を具備して成り、前記加算器の出力結果をデジタル入力データＮのアナログ変換値とすることを特徴とする合成Ｄ／Ａ変換器。
【請求項２】
前記精度補償値メモリに記憶される前記デジタル補償値ＮｃＮは、
ＮビットのデジタルデータＮが入力され、高精度、高分解能の量子化アナログ変換をする基準Ｄ／Ａ変換器と、
この基準Ｄ／Ａ変換器が出力する変換基準値に対し、補償対象である前記第１Ｄ／Ａ変換器の前記デジタルデータＮに対する出力を、前記増幅器により増幅率２（Ｎ−Ｎ１）で増幅し、この増幅結果と前記第２Ｄ／Ａ変換器の出力をゼロ値として加算する前記加算器の出力を減算する減算器と、
この減算器の出力が入力されて、Ｎ２ビットのデジタル補償値ＮｃＮを出力する補償値Ａ／Ｄ変換器と、
この補償値Ａ／Ｄ変換器から出力されるＮ２ビットのデジタル補償値ＮｃＮを、精度補償値メモリの前記デジタルデータＮをメモリ番地とする記録領域に記録するデータ書き込み手段と、
を具備して成なる補償値生成書き込み手段により、入力データＮの各デジタル値に対し、生成し、記録したものであることを特徴とする請求項１記載の合成Ｄ／Ａ変換器。
【請求項３】
傾斜磁場コイル電源部が駆動する傾斜磁場コイルによる傾斜磁場によって放射される被検体からの磁気共鳴信号に基づいて、この被検体に関する画像を再構成する磁気共鳴イメージング装置であって、
前記傾斜磁場コイル電源部は、
デジタルタイムシーケンスデータを発生する制御コンピュータ部により制御される傾斜磁場データ生成部と、
前記デジタルタイムシーケンスデータを量子化アナログ値に変換する請求項１に記載の合成Ｄ／Ａ変換器と、
前記量子化アナログ値を前記傾斜磁場コイルの励磁電流とするレベルまで増幅する電流アンプと、
を具備したことを特徴とする磁気共鳴イメージング装置。
【請求項４】
前記傾斜磁場コイル電源部の前記デジタルタイムシーケンスデータを量子化アナログ値に変換する合成Ｄ／Ａ変換器は、
請求項２に記載の補償値生成書き込み手段により前記精度補償値メモリのデータを生成、記録した合成Ｄ／Ａ変換器を具備したことを特徴とする磁気共鳴イメージング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気共鳴イメージング装置（ＭＲＩ装置）の傾斜磁場コイルを駆動する傾斜磁場電源装置に係わり、特に、この電源を構成する高精度、高分解能のＤ／Ａ（デジタル／アナログ）変換器の技術に関する。
【背景技術】
【０００２】
磁気共鳴イメージング装置（ＭＲＩ装置）には、静磁場を発生する例えば静磁場磁石、或いは静磁場コイル、この静磁場に重畳される傾斜磁場を発生するための傾斜磁場コイル、更に高周波磁場を発生する高周波コイルと、これ等の磁場発生用コイルが所定の磁場強度となる印加電流とそのタイミングを制御するコイル駆動電源装置とが備えられている。さらに、これ等コイルの磁場の強度や経時安定性は、得られる画像の画質を左右するので、デジタル値による制御が一般的に行われる（例えば、特許文献１、特許文献２を参照。）。特に傾斜磁場コイルの駆動においては、大電流を高精度、例えば０／００（パーミル）程度の精度で制御することが要求されるので、デジタル値による傾斜磁場信号が、高性能のＤ／Ａ変換器によりアナログ値に変換されて、電流アンプを介して増幅された励磁電流がコイルに印加される。
【０００３】
デジタル値をアナログ値に変換するＤ／Ａ変換器（変換回路）については、従来、１６ビット以下の少ビットのＤ／Ａ変換器では、低価格で比較的高速のものが、市場に提供されて一般的に普及している。
【０００４】
一方、産業技術の進歩と共に、多ビットのＤ／Ａ変換器の必要性は高まり、例えば、上述のように医用ＭＲＩ診断装置の傾斜磁場コイルの駆動では、高精度、高分解能のＤ／Ａ変換器を高安定に、且つ高速に作動させることが求められている。この様な多ビットの高精度、高分解能のＤ／Ａ変換器は、回路構成においては従来技術の延長で、高速、高分解能のＤ／Ａ変換器を実現することはできるが、性能の選択や特性の調整などに高度な技術が必要であり、結果として非常に高価なものと成り、その用途は一般民生用としては、限界が有る。
【０００５】
安価に多ビットのＤ／Ａ変換器を実現する技術として、上位のデータをアナログに変換するＤ／Ａ変換機能と下位のデータをアナログに変換するＤ／Ａ変換機能とを、高速、高分解能の少ビットのＤ／Ａ変換器をそれぞれ分担し、組み合わせて実現しているもの（例えば、特許文献３、特許文献４を参照。）がある。これ等においても、遅延回路やラッチ手段を作動させることにより、フルビットの変換の高速化には限界がある。
【０００６】
また、Ｄ／Ａ変換器には、基本的に、１／２ＬＳＢの精度しか保障していないため、これ等の誤差の累積によりアナログ出力結果は、リニアリティが所望の分解能を達成できない。これは、例えば図７（ａ）に示すような、８ビットのデジタルデータ入力信号Dを、上位４ビットのＤ／Ａ変換器Ａ７１と、下位４ビットのＡ／Ｄ変換器Ｂ７２それぞれで分担させて、上位のＤ／Ａ変換器Ａ７１の出力を増幅器７３により、上位ビット出力に対応する電圧まで増幅して下位のＡ／Ｄ変換器Ｂ７２の出力と加算器７４で加算して、８ビットのＤ／Ａ変換器Ｃ７５として作動させる典型的な構成においても生じる。そのアナログ出力値は、図７（ｂ）に一部を拡大して表示するように、理想的なＤ／Ａ出力値８１と成るべきところ、上位ビット毎の変換出力誤差分８２ａ、８２ｂ、及び下位／上位のＤ／Ａ変換出力誤差８３を含む階段状出力となって、出力特性（実際のＤ／Ａ出力値）８１ａには凹凸が有る変換結果となって、リニアリティが低下する出力精度における問題もある。
【特許文献１】特開平５−３８６３号公報。
【特許文献２】特開平１１−３１８８５５号公報。
【特許文献３】特開平８−１９５６７７号公報。
【特許文献４】特開平４−６８８２０号公報。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
解決しようとする問題点は、画質性能を向上したＭＲＩ装置とするために、傾斜磁場コイルの駆動電源において、従来技術の延長上の高速、高分解能のＤ／Ａ変換器を用いて構成すると、分解能が高くなる程、コストの増加が著しく、ひいては装置自体がコスト高と成ることである。また、Ｄ／Ａ変換器には、基本的に１／２ＬＳＢの精度しか保障されていないため、低コストの少ビットのＤ／Ａ変換器を複数組み合わせると、性能特性のバラツキにより出力結果のリニアリティが低下し、所望の分解能及び精度を達成できないことである。
【０００８】
本発明は上記のような従来の問題点に鑑みてなされたもので、一般的に安価で高速作動が得られる少ビットのＤ／Ａ変換器を用いて、高速作動する高精度、高分解能のＤ／Ａ変換器のコストを抑えて提供すると共に、この高精度、高分解能のＤ／Ａ変換器を備えて、ＭＲＩの画質を向上した磁気共鳴イメージング装置の提供を目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、本発明の請求項１の合成Ｄ／Ａ変換器は、ＮビットのデジタルデータＮのＭＳＢからＬＳＢ側へ、Ｎ１ビットが入力される第１Ｄ／Ａ変換器と、前記ＮビットのデジタルデータＮをアドレスとして、デジタルデータＮそれぞれに対する予め設定されたデジタル補償値ＮｃＮが記憶されて、前記デジタルデータＮの入力により、これに対応する少なくもＮ２＝（Ｎ−Ｎ１＋２）ビットのこのデジタル補償値ＮｃＮを出力する精度補償値メモリと、前記精度補償値メモリの出力に接続したＮ２ビットの第２Ｄ／Ａ変換器と、前記第１Ｄ／Ａ変換器の出力を増幅率２（Ｎ−Ｎ１）で増幅する増幅器と、前記増幅器の出力と前記第２Ｄ／Ａ変換器の出力とを加算する加算器とを具備して成り、前記加算器の出力結果をデジタル入力データＮのアナログ変換値とすることを特徴とするものを提供する。
【００１０】
さらに、本発明の請求項２の合成Ｄ／Ａ変換器においては、前記デジタル補償値ＮｃＮは、ＮビットのデジタルデータＮが入力され、高精度、高分解能の量子化アナログ変換をする基準Ｄ／Ａ変換器と、この基準Ｄ／Ａ変換器が出力する変換基準値に対し、補償対象である前記第１Ｄ／Ａ変換器の前記デジタルデータＮに対する出力を、前記増幅器により増幅率２（Ｎ−Ｎ１）で増幅し、この増幅結果と前記第２Ｄ／Ａ変換器の出力をゼロ値として加算する前記加算器の出力を減算する減算器と、この減算器の出力が入力されて、Ｎ２ビットのデジタル補償値ＮｃＮを出力する補償値Ａ／Ｄ変換器と、この補償値Ａ／Ｄ変換器から出力されるＮ２ビットのデジタル補償値ＮｃＮを、精度補償値メモリの前記デジタルデータＮをメモリ番地とする記録領域に記録するデータ書き込み手段とを具備して成なる補償値生成書き込み手段により、入力データＮの各デジタル値に対し、生成し、記録したものであることを特徴とするものを提供する。
【００１１】
また、上記の目的を達成するために、本発明の請求項３の磁気共鳴イメージング装置は、傾斜磁場コイル電源部が駆動する傾斜磁場コイルによる傾斜磁場によって放射される被検体からの磁気共鳴信号に基づいて、この被検体に関する画像を再構成する磁気共鳴イメージング装置であって、前記傾斜磁場コイル電源部は、デジタルタイムシーケンスデータを発生する制御コンピュータ部により制御される傾斜磁場データ生成部と、前記デジタルタイムシーケンスデータを前記精度補償値メモリを具備して量子化アナログ値に変換する前記合成Ｄ／Ａ変換器と、前記量子化アナログ値を前記傾斜磁場コイルの励磁電流とするレベルまで増幅する電流アンプとを具備したことを特徴とするものを提供する。
【００１２】
さらに、本発明の請求項４の磁気共鳴イメージング装置においては、前記傾斜磁場コイル電源部の合成Ｄ／Ａ変換器は、前記補償値生成書き込み手段により生成記録した前記精度補償値メモリによる合成Ｄ／Ａ変換器を具備したことを特徴とするものを提供する。
【発明の効果】
【００１３】
本発明によれば、複数の安価で高速の作動をするＤ／Ａ変換器を組み合わせて、予め設定した精度補償データに基づく変換を行うので、高速、高精度の作動をする多ビットの高分解能のＤ／Ａ変換器を安価で提供できる。また、この高速、高精度の作動をする多ビットの高分解能のＤ／Ａ変換器により磁場コイルを駆動する磁気共鳴イメージング装置は、高速で且つ高分解能のＭＲＩ画像の撮像を行うことができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について図面を用いて説明する。
【００１５】
図５は本実施形態に係る磁気共鳴イメージング装置（ＭＲＩ装置）の構成を示す図である。この図５に示すＭＲＩ装置は、静磁場磁石５１、傾斜磁場コイル５２、傾斜磁場コイル駆動電源部５３、寝台５４、寝台制御部５５、ＲＦコイルユニット５６ａ，５６ｂ，５６ｃ、送信部５７、選択回路５８、受信部５９および制御コンピュータ部６１、さらに、この制御コンピュータ部６１に接続した記憶部６２、入力部６４、表示部６３を具備する。また、傾斜磁場コイル駆動電源部５３は、制御コンピュータ部６１からの指示により傾斜磁場コイル５２の駆動に関するデジタル情報を発生する傾斜磁場データ生成部５３ｃ、このデジタル情報をアナログ値に変換するＤ／Ａ変換器５３ｂ、このアナログ値を傾斜磁場コイル５２の励磁電流に変換する電流アンプ５３ａを具備する。
【００１６】
静磁場磁石５１は、中空の円筒形をなし、内部の空間に一様な静磁場を発生する。この静磁場磁石５１としては、例えば永久磁石、超伝導磁石等が使用される。
【００１７】
傾斜磁場コイル５２は、中空の円筒形をなし、静磁場磁石５１の内側に配置される。傾斜磁場コイル５２は、互いに直交するＸ，Ｙ，Ｚの各軸に対応する３種のコイルが組み合わされている。傾斜磁場コイル５２は、上記の３種のコイルが傾斜磁場コイル駆動電源部５３からそれぞれ個別に電流供給を受けて、磁場強度がＸ，Ｙ，Ｚの各軸に沿って傾斜する傾斜磁場を発生する。なお、Ｚ軸方向は、例えば静磁場と同方向とする。Ｘ，Ｙ，Ｚ各軸の傾斜磁場は、例えば、スライス選択用傾斜磁場Ｇs、位相エンコード用傾斜磁場Ｇeおよびリードアウト用傾斜磁場Ｇrにそれぞれ対応される。スライス選択用傾斜磁場Ｇsは、任意に撮影断面を決めるために利用される。位相エンコード用傾斜磁場Ｇeは、空間的位置に応じて磁気共鳴信号の位相を変化させるために利用される。リードアウト用傾斜磁場Ｇrは、空間的位置に応じて磁気共鳴信号の周波数を変化させるために利用される。
【００１８】
被検体６０は、寝台５４の天板５４ａに載置された状態で傾斜磁場コイル５２の空洞（撮影口）内に挿入される。寝台５４は、寝台制御部５５により駆動され、天板５４ａをその長手方向（図５中における左右方向）および上下方向に移動する。通常、この長手方向が静磁場磁石５１の中心軸と平行になるように寝台５４が設置される。
【００１９】
ＲＦコイルユニット５６ａは、１つまたは複数のコイルを円筒状のケースに収容して構成される。ＲＦコイルユニット５６ａは、傾斜磁場コイル５２の内側に配置される。ＲＦコイルユニット５６ａは、送信部５７から高周波パルス（ＲＦパルス）の供給を受けて、高周波磁場を発生する。
【００２０】
ＲＦコイルユニット５６ｂ，５６ｃは、天板５４ａ上に載置されたり、天板５４ａに内蔵されたり、あるいは被検体６０に装着される。そして撮影時には、被検体６０とともに傾斜磁場コイル５２の空洞内に挿入される。ＲＦコイルユニット５６ｂ，５６ｃは、それぞれ複数の要素コイルを備えるアレイコイルが利用され、被検体６０から放射される磁気共鳴信号を受信する。要素コイルのそれぞれの出力信号は、個別に選択回路５８に入力される。
【００２１】
送信部５７は、発振部、位相選択部、周波数変換部、振幅変調部および高周波電力増幅部を有している。発振部は、静磁場中における対象原子核に固有の共鳴周波数の高周波信号を発生する。位相選択部は、上記高周波信号の位相を選択する。周波数変換部は、位相選択部から出力された高周波信号の周波数を変換する。振幅変調部は、周波数変調部から出力された高周波信号の振幅を例えばシンク関数に従って変調する。高周波電力増幅部は、振幅変調部から出力された高周波信号を増幅する。そしてこの結果として送信部５７は、ラーモア周波数に対応するＲＦパルスをＲＦコイルユニット５６ａに供給する。
【００２２】
選択回路５８は、ＲＦコイルユニット５６ｂ，５６ｃから出力される多数の磁気共鳴信号からいくつかを選択する。そして選択回路５８は、選択した磁気共鳴信号を受信部５９へ与える。どのチャネルを選択するかは、制御コンピュータ部６１から指示される。
【００２３】
受信部５９は、前段増幅器、位相検波器およびアナログデジタル変換器を有する処理系を複数チャネル備えている。これら複数チャネルの処理系へは、選択回路５８が選択する磁気共鳴信号がそれぞれ入力される。前段増幅器は、磁気共鳴信号を増幅する。位相検波器は、前置増幅器から出力される磁気共鳴信号の位相を検波する。アナログデジタル変換器は、位相検波器から出力される信号をデジタル信号に変換する。受信部５９は、各処理系により得られるデジタル信号をそれぞれ出力する。
【００２４】
制御コンピュータ部６１は、図示していないＣＰＵやメモリ等を有しており、本実施形態のＭＲＩ装置を総括的に制御し、インタフェース部、データ収集部、再構成部および制御部の各機能部を有して構成されている。インタフェース部は、傾斜磁場コイル駆動電源部５３、寝台制御部５５、送信部５７、受信部５９および選択回路５８等の接続される各部間で授受される信号の入出力を行う。データ収集部は、受信部５９から出力されるデジタル信号を収集し、この収集結果、すなわち磁気共鳴信号データを、記憶部６２に格納する。再構成部は、記憶部６２に記憶された磁気共鳴信号データに対して、後処理、すなわちフーリエ変換等の再構成を実行し、被検体６０内の所望核スピンのスペクトラムデータあるいは画像データを求める。
【００２５】
記憶部６２は、磁気共鳴信号データと、スペクトラムデータあるいは画像データとを、患者毎に記憶する。
【００２６】
表示部６３は、スペクトラムデータあるいは画像データ等の各種の情報を制御コンピュータ部６１の制御部の制御下で表示する。表示部６３としては、液晶表示器などの表示デバイスを利用可能である。
【００２７】
入力部６４は、オペレータからの各種指令や情報入力を受け付ける。入力部６４は、マウスやトラックボールなどのポインティングデバイス、モード切り替えスイッチ等の選択デバイス、あるいはキーボード等の入力デバイスを適宜に利用可能である。
【００２８】
以上が本実施形態に係るＭＲＩ装置の全体的な構成である。本実施形態における特徴は、傾斜磁場コイル５２の駆動に関する多ビットのデジタル情報を、高精度の画質で、且つ高速にＭＲＩデータを取得する励磁電流に関するアナログ値に変換する傾斜磁場コイル駆動電源部５３のＤ／Ａ変換器５３ｂにある。以下に、傾斜磁場コイル駆動電源部５３を構成する高精度、高速のＤ／Ａ変換器について詳細に説明する。
【００２９】
（第１の実施形態）
図１（ａ）は、本願実施形態のＮビットのデジタルデータが入力されるＤ／Ａ変換器の構成を示す機能回路ブロック図である。また、同図（ｂ）は、本実施形態のＤ／Ａ変換器に備える精度補償値メモリの補償値データを作成する補償データ設定装置の構成を示すブロック図である。
【００３０】
本実施形態のＤ／Ａ変換器の構成の詳細は、図１（ａ）、或いはその詳細の回路構成図である図２に示すように、入力Ｎビットであるデジタル信号Nの上位側のＭＳＢからＮ１ビットが入力される第１Ｄ／Ａ変換器１１（１１１）と、この変換後アナログ電圧を増幅する増幅器１３（１１３）と、同じく入力Ｎビットのデジタル信号Ｎが入力され、予め設定した精度補償データＮ２を出力する精度補償値メモリ１５（１１５）と、この出力の精度補償データＮ２が下位側のＬＳＭからＮ２ビットデータとして入力される第２Ｄ／Ａ変換器１２（１１２）と、増幅器１３（１１３）の出力とこの第２Ｄ／Ａ変換器１２（１１２）の出力を加算する加算器１４（１１４）とにより構成される。この構成により形成された本願実施形態のＤ／Ａ変換器を、これ等第１、第２Ｄ／Ａ変換器１１、１２（１１１、１１２）と区別するため、以降、合成Ｄ／Ａ変換器１０と呼称する。
【００３１】
この構成において、第１Ｄ／Ａ変換器１１の対応するＮ１ビットのＬＳＢ側の（２＋ｎ）ビットと第２Ｄ／Ａ変換器１２の対応するＮ２ビットのＭＳＢ側の（２＋ｎ）ビットは、入力Ｎビットデジタル信号の中位で少なくとも２ビットで重複する２＋ｎビットがそれぞれ配分割り当てられる（ただし、ｎは0を含む整数）。すなわち、Ｎ＝Ｎ１−２−ｎ＋Ｎ２（ただし、ｎは0を含む整数）の関係が成り立つ割り当てを、第１、第２のＤ／Ａ変換器の変換ビットに配分する。
【００３２】
図１（ａ）に示す本実施形態に具備する精度補償値メモリ１５は、同図（ｂ）、或いは図３にその詳細の回路構成図を示す補償データ設定装置３０により、その補償値データが予め設定、記録される。設定が行われた精度補償値メモリ１５（１１５）は、本願の合成Ｄ／Ａ変換器１０（１１０）のＮビットのデジタル入力に対応して、第２Ｄ／Ａ変換器１２（１１２）への入力に対応するＮ２ビットからなるデジタル補償データを出力するデータ変換装置として機能する。
【００３３】
図１（ｂ）、或いは図３に示す補償データ設定装置３０の実施形態は、Ｄ／Ａ変換の高精度の基準値を出力する高分解能Ｄ／Ａ変換器２１（１２１）の入力を、精度補償値メモリ１５の補償データを設定する対象となる本実施形態の合成Ｄ／Ａ変換器１０のデジタル入力と同じになる接続、すなわち、デジタル入力データＮとする。この高分解能Ｄ／Ａ変換器２１（１２１）の出力を減算器２２（１２２）に入力する。
【００３４】
一方、図１（ｂ）、或いは図３に示すように、対象の合成Ｄ／Ａ変換器は、第２Ｄ／Ａ変換器１２（１１２）の出力を加算器１４へ入力せずにゼロ値とし、ＭＳＢ側ビットに対応する第１のＤ／Ａ変換器１１（１１１）の出力が、増幅器１３（１１３）により増幅された増幅結果のみを、加算器１４（１１４）に接続する補償設定専用接続としたＤ／Ａ変換器２０を構成する。この補償設定専用接続の構成によるＤ／Ａ変換器２０の出力を、減算器２２（１２２）の他の入力である減算側の端子へ入力する。
【００３５】
したがって、この補償データ設定装置３０の減算器２２（１２２）の出力は、Ｎビットのデジタル入力Ｎに対する高精度の高分解能Ｄ／Ａ変換器２１（１２１）が出力する量子化アナログ基準値と、補償設定接続のＤ／Ａ変換器２０、すなわちデータの桁に対応する増幅を含む第１Ｄ／Ａ変換器１１（１１１）の変換結果アナログ値との差異値となる。この減算器２２（１２２）の減算結果アナログ値を、補償値Ａ／Ｄ変換器２３（１２３）に入力し、この差異値に対応するＮ２ビットのデジタル補償データに変換する。さらに、この変換結果のＮ２ビットのデジタル補償データを、精度補償値メモリ１５（１１５）のデジタル入力Ｎに関連する所定のアドレスの領域に書き込むデータライタ２４（１２４）を備える。
【００３６】
以上のように構成された補償データ設定装置３０の入力に、Ｎビットの全ビット０から全ビット１までの全てのデジタル値を順次入力する。それぞれのデジタル値の入力毎に、高精度の高分解能Ｄ／Ａ変換器２１（１２１）と補正対象の第１Ｄ／Ａ変換器１１（１１１）との変換結果差である減算器２２（１２２）の結果が、補償値Ａ／Ｄ変換器２３（１２３）に入力されて、その出力であるＮ２ビットの出力デジタルデータを、Ｎビットの各々入力値に対応するそれぞれＮ２ビットの補償値データとして、精度補償値メモリ１５（１１５）に、データライタ２４（１２４）が書き込み、保存する。
【００３７】
以下の説明では、説明を簡便で判り良くするために、Ｎ＝６、Ｎ１＝Ｎ２＝４、ｎ＝０とする、すなわち、４ビットＤ／Ａ変換器2個により６ビットＤ／Ａ変換器を本願発明の合成Ｄ／Ａ変換器１０として構成する図３を用いて説明する。その実数例の一覧の一部を図４に例示した、これも参照して、実施形態を説明する。
【００３８】
このＮビット入力の補償データ設定装置３０によって、精度補償値メモリ１１５に書き込まれる補償値データは、図４に変換状況の実数の例を一部例示しているように、例えば６ビットのデジタルデータNを、変換基準器の高分解能Ｄ／Ａ変換器1２１に入力し、６４段階の量子化アナログ値に変換し、基準値を生成する。すなわち、Ｄ／Ａ変換の標準値アナログ値４２を出力する図１（ｂ）に示す高分解能Ｄ／Ａ変換器1２１には、図４の入力Ｎ：入力デジタル値４１の各デジタル値が順次入力される。この入力４１により、高分解能Ｄ／Ａ変換器1２１から入力デジタルＮに対応した基準と成る量子化アナログ値Ｎａ４２が出力されて、減算器1２２に入力される。
【００３９】
なお、図４における実数値の例示において、Ｄ／Ａ変換器それぞれの出力には１／２ＬＳＢ以内の許容誤差を実機では含むが、煩雑を避けるために、アナログ値の表示例は、量子化したアナログ値で例示している。また、高分解能Ｄ／Ａ変換器１２１から出力される基準と成るアナログ値Ｎａ４２の量子化においては誤差が無いとし、この基準と比較した第１Ｄ／Ａ変換器１１１の変換及びその後の増幅における誤差も、図４の例示においては量子化値で示した。
【００４０】
一方、補償データを設定する対象となる精度補償値メモリ１１５を備え、第２Ｄ／Ａ変換器１１２の出力を加算器１１４へ入力する接続を断って、上位ビットＮ１（４ビット）４３に対応する第１Ｄ／Ａ変換器１１１の増幅された出力のみを加算器１１４に接続する補償設定専用の接続により構成したＤ／Ａ変換器２０の入力にも、高分解能Ｄ／Ａ変換器１２１と同様に、入力Ｎ：入力デジタル値４１の各デジタル値が順次入力される。
【００４１】
そして、この補償設定専用接続のＤ／Ａ変換器２０の加算器１１４の出力、すなわち増幅器１１３の出力４３が、同減算器１２２の減算側端子に入力される。この第１Ｄ／Ａ変換器１１１には、入力ＮのＭＳＢ側４ビット４３が入力されて、増幅器１１３はＬＳＢ側２ビットに対応する４（＝２２）倍の増幅率が設定される。したがって、一方の加算端子に接続が無い補償設定専用接続のＤ／Ａ変換器２０加算器１１４の出力、すなわち減算器２２の減算端子には、ＬＳＢ２桁の変化毎に、Ｎ１ビットの量子化アナログ値４４の０、４、８、・・・５６、６０が入力される。
【００４２】
しかし、Ｄ／Ａ変換器には一般的に１／２ＬＳＭの変換精度しか補償されず、第１Ｄ／Ａ変換器１１１の出力を増幅している場合では、最大で１／２ＬＳＢ×増幅率の出力誤差を生じ、この量子化アナログ値４４の０、４、８、・・・５６、６０にはそれぞれこの変換の誤差を含むアナログ値となっている。例えば、ここで例示する、Ｎ＝６、Ｎ１＝Ｎ２＝４、ｎ＝０の場合では、Ｎ２ビット側の１／２ＬＳＢ×２２＝２ビット相当以下の誤差を含むことになる。例えば、図４のデータの例示では、このアナログ出力値の誤差分４５を、Ｄ／Ａ変換器１０のＬＳＢのデータ1に相当する量子化単位のアナログ値によるカウント値ｎで示した、したがって同図のＡ出力値４６が、加算器１４の出力、すなわち減算端子への入力なる。高精度のＤ／Ａ変換器１２１では図４の量子化アナログ値４４の欄に示したデータ値となるべきところが、このままでは、Ｄ／Ａ変換器１１１の変換精度とその増幅により生じる精度の低下により、同図のＡ出力値４６の欄に示すような結果となり、Ｄ／Ａ変換器２０としては、リニアリティ−と分解能において精度が劣ることに成る。
【００４３】
減算器１２２の減算結果出力４７は、変換基準値とこれ等の上位側の変換誤差も含めたＤ／Ａ変換値との差分が出力されるので、これ等の補正を含めたアナログ値が出力される。
【００４４】
減算器１２２から出力されたアナログ値は、第２のＤ／Ａ変換器１１２と入力と同等ビット数のＮ２ビット、例えば、この例示では４ビットの出力をするＡ／Ｄ変換器１２３へ入力する。
【００４５】
このＡ／Ｄ変換器１２３の出力したデジタル値４８は、データライタ１２４が、Ｎビット入力の各デジタル値毎に、精度補償値メモリ１５の、例えばこの入力デジタル値４１を所定のメモリ番地とする領域に、補償データとして書き込み、記憶保存する。Ｎビットの全ビット０から全ビット１までの全てのデジタル値に対し、順次書き込みが行われて、全ての入力デジタル値に対する補償データ４８を、精度補償値メモリ１５に完備する。
【００４６】
図１（ａ）、或いは詳細な回路構成図である図２に示す本願実施形態のＤ／Ａ変換器１０（１１０）は、第１のＤ／Ａ変換器１１（１１１）と、これと対にして上述の補償データ設定装置３０によって補償データが書き込まれ精度補償値メモリ１５（１１５）とを組みにして、更に第２Ｄ／Ａ変換器１２（１１２）を加え、その出力を加算器１４（１１４）に接続した上述の構成により形成する。
【００４７】
本実施形態のＤ／Ａ変換器１１０（１０）の作用、作動の詳細を、図２を用いて説明する。すなわち、上述の補償データ設定装置３０の説明と同様に、入力Ｎが６ビット（Ｄ０〜Ｄ５）で、第１、第２のＤ／Ａ変換器１１１、１１２（１１、１２）をそれぞれ４ビット入力のＤ／Ａ変換器で構成するより具体的な回路構成を例示する。なお、この例示における精度補償値メモリ１１５は、上述の図３による補償データ設定装置の接続により、第１のＤ／Ａ変換器１１１と対を成して、６ビットの入力Ｎデータをメモリ番地として、４ビットのその精度補償データが、予め書き込み設定されている。
【００４８】
デジタル入力Ｎの上位（ＭＳＢ）の４（Ｎ１）ビットのデータＤ２、Ｄ３、Ｄ４、Ｄ５が、第１Ｄ／Ａ変換器１１１へ入力され、その変換量子化アナログ値が第１Ｄ／Ａ変換器１１１から出力される。この出力には、第１Ｄ／Ａ変換器１１１の精度保障の範囲として許容するこのＤ／Ａ変換器の１／２ＬＳＭ以下の誤差を含んでいる。この変換結果は、増幅器１１３に入力して、この第１Ｄ／Ａ変換器１１１が変換しない下位側２ビットに相当する増幅率４で増幅し、その出力が加算器１１４に入力される。
【００４９】
一方、６ビットからなるデジタル入力Ｎの全ビットのデータＤ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５が、精度補償値メモリ１１５に入力されて、例えば、このビットデータＤ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５をデータ検索先のアドレスとして精度補償値メモリ１１５が作動し、該当番地に予め書き込まれた４ビットの精度補償データが読み出されて、第２のＤ／Ａ変換器１１２に入力される。
【００５０】
この第２のＤ／Ａ変換器１１２に入力される４（Ｎ２）ビットのデータは、前述の補償データ設定装置の接続により、入力されたＮビットデータＤ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５の高精度Ｄ／Ａ変換器による基準の量子化アナログ値と、当該第１Ｄ／Ａ変換器１１１の変換結果値との差分値のデジタルデータである。したがって、第２のＤ／Ａ変換器１１２の量子化アナログ出力は、ＮビットデータＤ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５の基準変換値に対する、第１Ｄ／Ａ変換器１１１の変換不足値を補足する量子化アナログ値となる。この補足において、増幅器１１３による保障精度の低下も補正するデータ含む保障データが同Ｄ／Ａ変換の結果値として生成される。
【００５１】
第２Ｄ／Ａ変換器１１２の出力は、増幅器１１３の出力と共に、加算器１１４に入力され、この加算器１１４の出力は、変換出力の基準とした前述の補償データ設定装置の高分解能Ｄ／Ａ変換器２１の量子化アナログ出力値に相当するアナログ値を出力し、６ビットのＤ／Ａ変換器１０全体を通して、高精度で高分解能のＤ／Ａ変換器を提供できる。
【００５２】
本実施形態によれば、補償データ設定装置により、予め高分解能で高精度の基準Ｄ／Ａ変換器による基準の変換値に対するＬＳＢ側のＤ／Ａ変換値の補正データを、精度補償値メモリに記録保存している。変換すべきデジタルデータが入力されると、ＬＳＢ側を変換するＤ／Ａ変換器がこの補正データに対応するアナログ値を出力して、ＭＳＢ側のＤ／Ａ変換器の出力と加算されて、基準Ｄ／Ａ変換器の出力と同値と成る変換アナログ値を出力できて、しかも安価で且つ高速に作動する少ビットのＤ／Ａ変換器により構成できるので、高速で且つ高分解能、高精度の多ビットのＤ／Ａ変換器を、安いコストで提供できる。
【００５３】
（第２の実施形態）
図６は、本願発明の第２の実施形態に係る図５に示す磁気共鳴イメージング装置（ＭＲＩ装置）の傾斜磁場コイル駆動電源部５３について、その構成を示すブロック図である。本実施形態である磁気共鳴イメージング装置の傾斜磁場コイル駆動電源部５３のＤ／Ａ変換器５３ｂは、前述の第１の実施形態に係る図１（ａ）に示したＤ／Ａ変換器１０により構成される。本実施形態のＭＲＩ装置に実装されるＤ／Ａ変換器５３ｂの精度補償値メモリ１５は、予め、図1(ｂ)に示す補償データ設定装置３０により、その補償値データが予め設定、記録されたものである。
【００５４】
本実施形態のＭＲＩ装置に実装される傾斜磁場コイル駆動電源部５３においては、図６に示すように、制御コンピュータ部６１からＸ，Ｙ，Ｚの各軸に対応して形成する傾斜磁場の情報が、先ず、傾斜磁場データ生成部５３ｃに入力される。この傾斜磁場データ生成部５３ｃでは、入力された情報に基づいて、Ｘ，Ｙ，Ｚの各軸に沿って傾斜する磁場のデジタルデータのタイムシーケンスが生成され、そのデジタルデータが各軸毎のＤ／Ａ変換器５３ｂ（１０）へそれぞれ入力される。図６には、例えば、Ｄ／Ａ変換器５３ｂ（１０）へ入力するデータは２０ビットであり、これを１２ビットの第１、第２のＤ／Ａ変換器１１，１２、及び２０ビット入力の精度補償値メモリ１５により、アナログ値へ変換する場合について、デジタル線（ビット）数及びアナログ線を［Ａ］で例示する。
【００５５】
Ｄ／Ａ変換器５３ｂ（１０）へ入力されるデジタルデータのＭＳＢ側の例えば１２ビットを第１Ｄ／Ａ変換器１１に入力し、入力されるデジタルデータの全２０ビットが精度補償値メモリ１５へ入力される。
【００５６】
この第１Ｄ／Ａ変換器１１から出力されたデジタルデータのＭＳＢ側１２ビットの変換アナログ値は、第２Ｄ／Ａ変換器１２の分担するビット数に相当する、例えば、図6の例示では８ビットを分担するので、増幅率が２８＝２５６の増幅器１３に入力され、その出力は加算器１４へ入力される。
【００５７】
一方、２０ビットのデジタルデータが入力された精度補償値メモリ１５は、この入力に対応する１２ビットの精度補償データが読み出されて、この精度補償データは１２ビットの第２Ｄ／Ａ変換器１２に入力し、この第２Ｄ／Ａ変換器１２による変換結果のアナログ値は、加算器１４の他の加算端子に入力される。
【００５８】
加算器１４による２つのアナログ値の加算結果は、電流アンプ５３ａに入力されて、傾斜磁場コイル５２の励磁電流に対応する電流値レベルまで増幅され、各軸のコイル（図５には纏めて傾斜磁場コイル５２として図示）に供給される。
【００５９】
本実施形態によれば、磁気共鳴イメージング装置（ＭＲＩ装置）の傾斜磁場コイルの駆動電源に、高速で作動する少ビット入力のＤ／Ａ変換器複数とそのＤ／Ａ変換器の組と対になる補償データを予め記録した精度補償値メモリとにより構成した多ビットを高精度且つ高速でアナログ値に変換するＤ／Ａ変換器を装備するので、高分解で線形性に優れる多ビットのデジタルデータによる励磁信号データを、高速且つ高精度にアナログ値へ変換処理でき、結果として得るＭＲ画像の画質を向上することができる。また、構成する少ビットＤ／Ａ変換器及びメモリは、安価に入手できるので、コストを抑えた磁気共鳴イメージング装置（ＭＲＩ装置）を提供できる。
【図面の簡単な説明】
【００６０】
【図１】本願第１の実施形態に係るＤ／Ａ変換器の構成を示す機能回路ブロック図、及び本実施形態に備える精度補償値メモリの補償値データを作成する補償データ設定装置の構成図。
【図２】本願第１の実施形態のＤ／Ａ変換器の詳細な回路構成図。
【図３】本実施形態の補償値データを作成する補償データ設定装置の回路構成図。
【図４】本実施形態におけるＤ／Ａ変換の実数例の一部を示した図表。
【図５】本願第２の実施形態に係る磁気共鳴イメージング装置の構成を示す図。
【図６】本願第２の実施形態に係る傾斜磁場コイル駆動電源部の構成図。
【図７】従来の多ビットＤ／Ａ変換器の構成ブロック図とその精度劣化を示す模式図。
【符号の説明】
【００６１】
１０、５３ｂ・・・合成Ｄ／Ａ変換器、
１１、１１１・・・第１Ｄ／Ａ変換器、
１２、１１２・・・第２Ｄ／Ａ変換器、
１３、１１３・・・増幅器、
１４、１１４・・・加算器、
１５、１１５・・・精度補償値メモリ、
２０・・・補償設定専用接続としたＤ／Ａ変換器、
２１、１２１・・・高分解能Ｄ／Ａ変換器、
２２、１２２・・・減算器、
２３、１２３・・・補償値Ａ／Ｄ変換器、
２４、１２４・・・データライタ、
３０・・・補償データ設定装置、
５１・・・静磁場磁石、
５２・・・傾斜磁場コイル、
５３・・・傾斜磁場コイル駆動電源部、
５３ａ・・・電流アンプ、
５３ｂ・・・合成Ｄ／Ａ変換器、
５３ｃ・・・傾斜磁場データ生成
５４・・・寝台、
５４ａ・・・天板、
５５・・・寝台制御部、
５６ａ、５６ｂ、５６ｃ・・・ＲＦコイルユニット、
５７・・・送信部、
５８・・・選択回路、
５９・・・受信部、
６０・・・被検体、
６１・・・制御コンピュータ部、
６２・・・記憶部、
６３・・・表示部、
６４・・・入力部。
【図１】
2008103875.tif 000003
【図２】
2008103875.tif 000004
【図３】
2008103875.tif 000005
【図４】
2008103875.tif 000006
【図５】
2008103875.tif 000007
【図６】
2008103875.tif 000008
【図７】
2008103875.tif 000009