(57)【要約】【課題】ライン抵抗のばらつきを抑制する配線構造を提供する。【解決手段】半導体デバイスが提供される。この半導体デバイスは、カーボン・ドープのシリコン酸化膜の領域により分離される密に詰まったラインの領域と孤立ラインを含む領域とを含む。半導体デバイスの表面がエッチされるにつれ、エッチ・レートは、エッチされる材料に応じて変化する。それに応じて、孤立ラインの断面積は、その領域における遅いエッチング・プロセスを補償するために調節される必要がある。密に詰まったラインは、高さ、ａ、そして幅、ｂ、を有し、そのためａ＊ｂの断面積を有する。しかしながら、孤立ラインは、高さ、Ｄ＊ａ、そして幅、Ｅ＊ｂ、を有する、ここでＤ＊Ｅ＝１である。１つの又は複数のエッチング・プロセスが使用されることができ、それに応じてライン幅が調節される。【選択図】図４Ａ
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【特許請求の範囲】
【請求項１】
各ラインが幅ｂを有する複数の密に詰まったラインと、
幅Ｅ＊ｂを有する孤立ラインと、
を具備し、
前記複数の密に詰まったラインと前記孤立ラインは、高さａを有する密に詰まったラインと高さＤ＊ａを有する孤立ラインとを与えるようにエッチされ、ここで、
Ｄ≒１／Ｅ
であることを特徴とする半導体デバイス。
【請求項２】
Ｄ＝１．２そしてＥ＝０．８３である、請求項１の半導体デバイス。
【請求項３】
Ｄが１．１であり、そしてＥが０．９１である、請求項１の半導体デバイス。
【請求項４】
Ｄが１．２５であり、そしてＥが０．８０である、請求項１の半導体デバイス。
【請求項５】
前記エッチング・プロセスは、化学的機械的研磨プロセスを含む、請求項１の半導体デバイス。
【請求項６】
前記エッチング・プロセスは、反応性イオン・エッチングを含む、請求項１の半導体デバイス。
【請求項７】
前記エッチング・プロセスは、ダマシン・プロセスを含む、請求項１の半導体デバイス。
【請求項８】
ＤとＥとの間の関係は、線形である、請求項１の半導体デバイス。
【請求項９】
前記密に詰まったラインと前記孤立ラインは、銅で形成される、請求項１の半導体デバイス。
【請求項１０】
前記複数の密に詰まったラインと前記孤立ラインとの間にカーボン・ドープのシリコン酸化膜の領域をさらに含む、請求項１の半導体デバイス。
【請求項１１】
各ラインが幅ｂを有する第１の複数のラインと、
各ラインが幅Ｅ＊ｂを有する第２の複数のラインと、
前記第１の複数のラインを前記第２の複数のラインにつなぐ基体領域と
を具備し、
前記第１の複数のラインは、高さａにエッチされ、そして前記第２の複数のラインは、高さＤ＊ａにエッチされる
ことを特徴とする半導体デバイス。
【請求項１２】
Ｄ＝１．１そしてＥ＝０．９１である、請求項１１の半導体デバイス。
【請求項１３】
Ｄ＝１．２そしてＥ＝０．８３である、請求項１１の半導体デバイス。
【請求項１４】
Ｄ＝１．２５そしてＥ＝０．８０である、請求項１１の半導体デバイス。
【請求項１５】
前記エッチング・プロセスは、化学的機械的研磨プロセスを含む、請求項１１の半導体デバイス。
【請求項１６】
前記エッチング・プロセスは、反応性イオン・エッチングを含む、請求項１１の半導体デバイス。
【請求項１７】
前記エッチング・プロセスは、ダマシン・プロセスを含む、請求項１１の半導体デバイス。
【請求項１８】
Ｅは１より大きい数であり、かつＤは１より小さい数であり、そしてＤ＊Ｅ≒１である、請求項１１の半導体デバイス。
【請求項１９】
前記第１の複数のライン及び前記第２の複数のラインは、銅で形成される、請求項１１の半導体デバイス。
【請求項２０】
前記基体領域は、カーボン・ドープのシリコン酸化膜で形成される、請求項１１の半導体デバイス。
【発明の詳細な説明】
【背景技術】
【０００１】
従来型の半導体デバイスは、２つの一般的なタイプのライン：近接して配置されたグループのものと互いに実効的に孤立したグループのもの、を有する。ある種の配置では、複数の線は、カーボン・ドープのシリコン酸化膜（ＳｉＣＯＨ）により分離される。製造プロセスの間に、物質が、一般的に半導体デバイス上に堆積され、そして半導体デバイス表面のトポグラフィを平坦化するためにエッチング・プロセスが実行される。
【０００２】
このエッチング・プロセスが行われる速度は、物質の種類によって変化することがある。これは多くの場合、密に詰まったラインの領域ではより早いエッチ・レートに、そしてＳｉＣＯＨ領域及び／又は孤立ライン領域ではより遅いエッチ・レートという結果になる。原因不明の孤立ラインのより大きな高さのために、エッチ・レートの差は、密に詰まったラインが孤立ラインとは異なる抵抗を有するという結果になり得る。これはレース（race）条件、予想されない電圧レベル、等のような性能問題を生じさせることがある。
【発明の開示】
【課題を解決するための手段】
【０００３】
この概要は、単純化した形式で精選された概念を紹介するために提供され、それは詳細な説明において以下にさらに詳細に記述される。この概要は、特許請求される主題の鍵となる特徴又は本質的な特徴を識別するようには意図されていない。
【０００４】
様々な領域の間の複数のラインの概ね一様な抵抗を与える半導体デバイス製造プロセスを提供するニーズがある。この一様な抵抗を与えるために、エッチング・プロセスが一旦終了すると、各ラインの断面積は、大体一様になるはずである。この概ね一様な断面積を与えるために、孤立ラインの幅は、その概して大きな高さを配慮するために調節される。これは、密に詰まったラインと孤立ラインとの概ね一様な断面積を与え、それによってそれらのラインの各々に対して概ね一様な抵抗を提供する。
【０００５】
本明細書のこれらの態様及び他の態様は、例示の実施形態の下記の詳細な説明を考慮することで明らかになるであろう。
【発明を実施するための最良の形態】
【０００６】
本発明及びその可能性のある利点のより完全な理解は、添付した図面を考慮して例示の実施形態の以下の記載を参照することによって得られることができ、図面では同じ参照符号は、同じものを示す。
【０００７】
上記に要約された種々の態様は、様々な形式で具体化されることができる。下記の記述は、それらの態様がそこで実行されることができる様々な実施形態及び構成の説明の例として示される。記載される実施形態が単に例であること、そして他の実施形態が利用され得ることができそして本発明の範囲から逸脱することなく構造的変形及び機能的変形がなされ得ることが、理解される。
【０００８】
様々な結びつきが、以下の記述において複数の要素の間で説明されることが、注目される。一般的に、そして別なように指定されない限り、これらの結びつきは直接的又は間接的であり、そして本明細書がこの点において限定するように意図されていないことが、注目される。
【０００９】
図１は、望ましい特性を示している従来の半導体デバイス１００を説明する。デバイス１００は、密に詰まったライン１０２の領域１０８を含む。それに加えて、半導体デバイス１００は、孤立ライン１０４を含んでいる領域１１０を含む。密に詰まったライン１０２と孤立ライン１０４の両方は、銅、又は他の金属若しくは金属化物から形成されることができる。１本だけの孤立ライン１０４が示されているが、複数の孤立ライン１０４が、半導体デバイス上に形成されることができる。ライン１０２，１０４は、カーボン・ドープのシリコン酸化膜（ＳｉＣＯＨ）１０６、又は別の絶縁物の領域によって囲まれる。１つの具体例の配置では、ＳｉＣＯＨ層は、様々な金属層のライン・ピッチに応じて、１００ｎｍと４０００ｎｍとの間である。しかも、ライン・ピッチは、１６０ｎｍ（この場合、ライン／スペースがほぼ８０ｎｍ／８０ｎｍである）と１００μｍ（この場合、ライン／スペースがほぼ５０μｍ／５０μｍである）との間であり得る。
【００１０】
半導体デバイス１００の製造の間に、表面のトポグラフィを平滑にする及び／又は平坦化するために、エッチング・プロセスがデバイスの表面に実行される。このエッチングは、例えば、化学的機械的研磨、ダマシン処理、又は反応性イオン・エッチングのようないずれかの適切なプロセスを使用して行われることができる。
【００１１】
このエッチング・プロセスの間に、密に詰まったライン１０２及び孤立ライン１０４のそれぞれの一部は、除去される。金属が一般的に絶縁体材料よりも早い速度でエッチされるために、エッチング・プロセスは、孤立領域１１０よりも密に詰まった領域１０８において速い速度で進む。例えば、化学的機械的研磨（ＣＭＰ）が使用される場合、銅領域の研磨時間は、２３０秒であり、一方で、より小さなライナ領域の研磨時間は１２０秒であり、３５０秒の総研磨時間になる。同様に、反応性イオン・エッチング（ＲＩＥ）が使用される場合、７０秒を要する実際のライン・エッチングを含み、総研磨時間は６００秒であり得る。このエッチ・レートの増加は、密に詰まった領域１０８においては孤立領域１１０におけるよりも金属である表面領域の部分が大きくなるためである。結果の半導体デバイスは、図２に図示されており、以下にさらに議論される。
【００１２】
図１は、密に詰まったライン１０２の抵抗が孤立ライン１０４の抵抗と等しくなる望ましい半導体デバイス１００をさらに図示する。例えば、孤立ライン１０４と同様に密に詰まったライン１０２のそれぞれは、高さ“ａ”そして幅“ｂ”を有する。各ラインの断面積Ａ１は、次式により表される：
Ａ１＝ａ＊ｂ．
それに加えて、密に詰まった領域１０８内のライン１０２のそれぞれは、互いに等しい間隔で配置される。例えば、ライン１０２は、何らかの好ましくない影響なしに可能な最も密な配置を可能にするために、一般にそれ自身の幅“ｂ”と等しい距離の間隔で配置される。
【００１３】
図１に与えられた密に詰まったライン１０２と孤立ライン１０４の一様な断面積は、各ラインに対して一様な抵抗を一般に与える。等しい抵抗は、予想可能な振る舞いを与えるために望ましい品質であり、そして消費電力を減少させる際に及び予期せぬ電圧レベルを減少させる際に役立つ。しかしながら、この配置は、実世界の条件では実現することが困難なことがある。
【００１４】
異なる領域１０８，１１０におけるエッチ・レートの違いのために、ライン１０２，１０４の抵抗は、異なることがある。例えば、孤立ライン領域１１０においてエッチングが遅くなることは、図２の半導体デバイス２００に示されたように、孤立ライン１０４をより大きな高さにすることがあり、それによって密に詰まった領域のラインとは異なる断面積を有するようにさせる。例えば、図２の密に詰まったライン２０２は、それぞれ、高さ“ａ”、そして幅“ｂ”を有する。これらのラインのそれぞれの断面積、ＡＣｌｏｓｅは、次式により表される：
ＡＣｌｏｓｅ＝ａ＊ｂ．
しかしながら、孤立ライン２０４は、高さ“Ｄ＊ａ”そして幅“ｂ”を有する。このラインの断面積、ＡＩｓｏｌａｔｅｄは、次式により表される：
ＡＩｓｏｌａｔｅｄ＝（Ｄ＊ａ）＊ｂ．
ライン２０４の高さの増加により生じる断面積の増加は、係数Ｄだけ抵抗を減少させる。高さの増加、Ｄ、は、領域２１０のエッチングの低下のためである。エッチ・レートの低下は、エッチングされない高さ２１２により具体的な形に表される。エッチングされない高さ２１２は、絶縁膜の被覆面積に対する金属ラインの被覆面積に基づいてエッチ・レートが変わることに起因する。抵抗のこの違いは、電力の問題及びライン電圧値の不一致に加えて予想できない振る舞いを導くことがある。
【００１５】
予想できる動作及び妥当な消費電力を有する半導体デバイスを製造するために、密に詰まったラインと孤立ラインの断面積は、ほぼ等しくされるべきである。例えば、断面積は、５％未満の違い、又は好ましくは１％未満の違いであり得る。図３のグラフは、金属の異なる被覆面積によるエッチ・レートの変動を図示する。線３０２により示されるように、金属面の面積の割合が増加するにつれ、エッチ・レートも同様に増加する。例えば、孤立ライン領域表面積のほぼ１０％は、金属であり、表面積のほぼ５０％が金属である密に詰まった領域よりもエッチ・レートを遅くする。したがって、エッチングの増加は、密に詰まった領域において生じ、密に詰まったラインの断面積を孤立ラインよりも小さくする。別の材料に対してエッチ・レートを等しくすることは、実際にあり得ないので、１又は複数のラインの断面積は、全てのラインに対して等しい抵抗を保つために調節される必要がある。それに加えて、化学的機械的研磨又は反応性イオン・エッチング、若しくはエッチング・プロセスの任意の組み合わせを使用する場合の計算において、マスクは、この違いを補償するために再作成されることがある。
【００１６】
１つの例示の配置法では、従来のデバイスで用いられるように半導体デバイスを製造するために、同様のプロセスが使用される。しかしながら、孤立ラインは、密に詰まったラインよりも狭い幅を有することができる。例えば、孤立ラインの幅は、“Ｅ＊ｂ”であり得る、ここで、Ｅは１より小さな数である。上記のように、したがって、孤立ラインの高さは、“Ｄ＊ａ”である。密に詰まったラインと同じ断面積を保つために、Ｄ＊Ｅ＝１である。例えば：
ａ＊ｂ＝（Ｄ＊ａ）＊（Ｅ＊ｂ），
１＝Ｄ＊Ｅ，
Ｄ＝１／Ｅ．
図４Ａは、この配置法にしたがった半導体デバイス４００を図示する。半導体デバイス４００は、複数の密に詰まったライン４０２、孤立ライン４０４及びＳｉＣＯＨ領域４０６を含む。密に詰まったライン４０２は、高さ“ａ”及び幅“ｂ”を有する。したがって、密に詰まったライン４０２の断面積は、次式によって表される：
ＡＣｌｏｓｅｄ＝ａ＊ｂ．
密に詰まった領域４０８におけるラインの間隔は、次のように決定されることができる：ラインの大きさ（Ｌ）とスペースの大きさ（Ｓ）とが等しくなるように決められる場合、配線容量は、最小になる。ラインの大きさが３．６％だけ調節されると、配線容量は、最大１０％まで増加することがある。これは図４Ｂに示され、そこでは容量が最小にされている。縦線の範囲は、ライン・サイズのほぼ３．６％の変動幅を示し、ライン容量の１０％変動幅に対応する。等しいラインとスペースのピッチはある種の利点を与えることができるが、加工を容易にするために１０％又はそれより大きな許容範囲を設定することができる。そのように、例えば、ライン／スペース幅が１００ｎｍ／１００ｎｍである場合、１０％の容量許容範囲は、７．２ｎｍになるはずである。孤立ライン４０４は、高さ“Ｄ＊ａ”及び幅“Ｅ＊ｂ”を有する。孤立ライン４０４の幅は、孤立領域４１０の余分な高さ４１２を補償している。したがって、孤立ライン４０４の断面積は、次式によって表される：
ＡＩｓｏｌａｔｅｄ＝（Ｄ＊ａ）＊（Ｅ＊ｂ）．
密に詰まったライン４０２と孤立ライン４０４の断面積、同様に複数のラインの抵抗を等しくさせるために、Ｄ＊Ｅは、１に等しいはずである。例えば、もしＤ＝１．２であれば、Ｅ＝０．８３である。それに加えて、もしＤ＝１．１であれば、Ｅ＝０．９である。同様に、もしＤ＝１．２５であれば、Ｅ＝０．８である。ラインの厚さを制御することが困難であるため、マスクは、もともとのライン幅Ｅ＝１からＥ＝０．８３に修正され、それによって、ライン幅Ｅを減少させることによって深さＤの増加を考慮する。
【００１７】
しかも本発明の別の１つの態様では、Ｄは、１よりも小さく、一方でＥは、１よりも大きい。図５は、この配置法にしたがった半導体デバイス５００を図示する。半導体デバイス５００では、エッチ・レートは、孤立領域５１０では遅くなりそして密に詰まった領域５０８では早くなる。エッチ・レートの違いは、絶縁膜の違いであり得て、結果としてエッチ・レートの違いになる。
【００１８】
図６Ａは、Ｌ／Ｓ比がライン抵抗にどのように影響するかの１つの態様を説明するグラフである。示されたように、ライン抵抗のばらつきは、実際のエッチングが様々なラインのライン高さ（及び抵抗）をどのように変化させるかに基づいてウェハ上のラインの位置に応じて生じることがある。例えば、ラインが密に詰まった領域に位置するか孤立領域に位置するかどうかに応じて、ラインは、より大きな抵抗又はより小さな抵抗を有することがある。図６Ａに見られるように、ライン抵抗は、そのラインの位置に依存して最善のケース６０４と最悪のケース６０２との間で変動する。図６Ｂは、本発明の１又は複数の態様にしたがった所望のライン抵抗を図示する。線６１０は、ウェハ上のラインの位置とは無関係に概して一定のライン抵抗の例示である。一般に一定のライン抵抗を有することは、チップの設計をさらに容易にさせることができる。
【００１９】
異なるタイプのエッチング・プロセスが、使用されることがある。例えば、図７Ａ及び図７Ｂは、密に詰まった領域のラインと比較して孤立ライン領域中のラインのエッチングのライン高さ増加を示す。図７Ａは、スロープ７０２に沿って変化する第１のタイプのエッチング、例えば、ＣＭＰ、を示す。ここで、ライン高さの増加は、ＣＭＰを使用すると孤立ライン領域において１．２５である。ここで、設計者は、ライン幅Ｅを調節するはずであり、この増加した高さを補償するためにライン幅Ｅが０．８になるように調節されるはずである。これは、マスクがこの新たな値Ｅを補償するように調節されることを意味する。
【００２０】
図７Ｂは、別のタイプのエッチング・プロセス、例えば、スロープ７０４に沿って変化するＲＩＥ、を使用するラインのエッチングを示す。単純にするために、説明の目的で、ライン高さの同じ増加が示される。当然ながら、ライン高さの増加は、異なるタイプのエッチャント、異なるタイプの条件、エッチされる材料、及びその他に関連して変化することがある。
【００２１】
図８は、図７Ａと図７Ｂのエッチング・プロセスの組み合わせを示す。図８では、両方のエッチング・プロセスが使用されている。ここで、設計者は、組み合わせのエッチング・プロセスに対する孤立ラインのライン高さの増加を求め、そしてこの増加を補償するために孤立ライン領域内のラインのマスク・パターンを調節する。例えば、ＣＭＰによるライン高さの増加が１．２５であり、そしてＲＩＥによるライン高さの増加が１．２５である場合、その時には全体のライン高さの増加は、１．５６２５（＝１．２５×１．２５）になる。したがって、設計者は、次にこの１．５６２５倍のライン高さの増加を補償するために孤立ライン領域内のラインに対するマスクを調節することができる。したがって、ライン幅は、例えば、０．６４（＝１／１．５６２５）に減少される。異なるエッチング・プロセス、比率、材料、等が、様々な程度にライン高さの増加（又は減少）を変化させることが、認識される。上に説明されたプロセスを使用して、設計者は、それからライン幅を変更することができ、それに応じて変化するライン高さを補償する。
【００２２】
発明の主題が構造的特徴及び／又は方法論的な行為に特有の言語で説明されてきているとはいえ、添付された特許請求の範囲において規定される本発明の主題は、上に説明された特定の特徴又は行為に限定される必要がないことが、理解される。むしろ、上に説明された特定の特徴及び行為は、特許請求項の範囲を実行する例示の形式として開示される。添付された複数の請求項の範囲及び精神の範囲内である数多くの別の実施形態、変更及び変形が、本明細書を概観することから当業者には思い浮かぶであろう。
【図面の簡単な説明】
【００２３】
【図１】図１は、密に詰まったラインの領域と孤立したラインの領域を示す望ましい半導体デバイスの断面図である。
【図２】図２は、従来の半導体デバイスの１つの配置の断面図である。
【図３】図３は、従来の配置におけるエッチング・プロセスの結果を説明するグラフである。
【図４Ａ】図４Ａは、密に詰まったラインと孤立ラインの抵抗とが等しい１つの配置にしたがった半導体デバイスの断面図である。
【図４Ｂ】図４Ｂは、本発明の態様にしたがってラインの寸法変化に伴うキャパシタンス変動を示すグラフである。
【図５】図５は、本発明の態様にしたがって密に詰まったラインと孤立ラインの抵抗とが等しい別の配置にしたがった半導体デバイスの断面図である。
【図６Ａ】図６Ａは、本発明の態様にしたがってウェハ位置の変化に伴う実際のライン抵抗と望ましいライン抵抗とを図示するグラフである。
【図６Ｂ】図６Ｂは、本発明の態様にしたがってウェハ位置の変化に伴う実際のライン抵抗と望ましいライン抵抗とを図示するグラフである。
【図７Ａ】図７Ａは、本発明の態様にしたがったＣＭＰのエッチ・レートを示す。
【図７Ｂ】図７Ｂは、本発明の態様にしたがったＲＩＥのエッチ・レートを示す。
【図８】図８は、本発明の態様にしたがったＣＭＰとＲＩＥとの組み合わせエッチ・レートを示す。
【符号の説明】
【００２４】
１００，２００，４００，５００…半導体デバイス，１０２，２０２，４０２，５０２…密に詰まったライン，１０４，２０４，４０４，５０４…孤立ライン，１０６，２０６，４０６，５０６…カーボン・ドープのシリコン酸化膜，１０８，２０８，４０８，５０８…密に詰まったライン領域,１１０，２１０，４１０，５１０…孤立ライン領域，２１２…エッチングされない高さ，４１２…余分な高さ。 
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
2008124466.tif 000010
【図７Ａ】
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【図７Ｂ】
2008124466.tif 000012
【図８】
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【外国語明細書】
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